(57)【要約】【課題】従来の複合多層基板の場合にはセラミックの積層体２には底面導体膜２Ｃや容量形成用導体膜２Ｄ等の導体膜やビア導体（図示せず）を導体パターンとして設けられているため、基板の焼成時に導体パターン用の導体材料の収縮量とセラミック材料の収縮量との間に差を生じ、積層体２に大きなうねり（高低差）を生じる。キャビティ構造を有する積層体２の場合には、キャビティ２Ｂのある部分と無い部分との間には収縮量に更に大きな差を生じてうねりが大きくなり、しかも近年の低背化で積層体２の薄層化によるうねりが顕著になって電子部品を実装する際の電子部品の姿勢が不安定になり、電子部品の実装が困難になる。【解決手段】本発明の複合多層基板１０は、樹脂部１１とセラミック部１２との積層構造でキャビティ１０Ａを有し、キャビティ１０Ａは、セラミック部１２に形成された貫通孔１２Ｂと、樹脂部１１に形成された凹部１１Ｂとから構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
樹脂部とセラミック部との積層構造を有する複合多層基板であって、上記複合多層基板はキャビティを有し、且つ、上記キャビティは、上記セラミック部に形成された貫通孔と、上記樹脂部に形成された凹部とから構成されていることを特徴とする複合多層基板。
【請求項２】
上記キャビティの内部に第１のチップ型電子部品を有し、且つ、上記樹脂部の内部で且つ上記第１のチップ型電子部品の上記樹脂部側への投影領域とは別の領域に第２のチップ型電子部品を有することを特徴とする請求項１に記載の複合多層基板。
【請求項３】
上記第１のチップ型電子部品と上記第２のチップ型電子部品とは、少なくとも上下方向で一部重なることを特徴とする請求項２に記載の複合多層基板。
【請求項４】
上記セラミック部は、複数のセラミック層が積層されたセラミック積層体からなり、このセラミック積層体の内部及び表面に所定の導体パターンを有することを特徴とする請求項１〜請求項３のいずれか１項に記載の複合多層基板。
【請求項５】
上記樹脂部は、上記セラミック部との接合面とは反対側の面に端子電極を有し、上記端子電極は、上記樹脂部に形成されたビア導体を介して上記セラミック積層体に形成された上記導体パターンと接続されていることを特徴とする請求項４に記載の複合多層基板。
【請求項６】
上記第１のチップ型電子部品は、上記キャビティにおいて樹脂で封止されていることを特徴とする請求項２〜請求項５のいずれか１項に記載の複合多層基板。
【請求項７】
上記セラミック部は、複数の低温焼結セラミック層が積層されたセラミック積層体からなり、上記導体パターンは銀または銅を主成分とする導体材料によって形成されていることを特徴とする請求項１〜請求項６のいずれか１項に記載の複合多層基板。
【請求項８】
上記セラミック部の表面に、第３のチップ型電子部品が搭載されており、この第３のチップ型電子部品は樹脂層で覆われていることを特徴とする請求項６または請求項７に記載の複合多層基板。
【請求項９】
上記樹脂部は、複数の樹脂層が積層された樹脂積層体からなることを特徴とする請求項１〜請求項８のいずれか１項に記載の複合多層基板。
【請求項１０】
上記セラミック部に形成された上記貫通孔の開口径は、上記樹脂部に形成された上記凹部の開口径よりも小さいことを特徴とする請求項１〜請求項９の複合多層基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合多層基板に関し、更に詳しくは、低背化を促進しても電子部品を確実に実装することができる複合多層基板に関するものである。
【背景技術】
【０００２】
従来のこの種の複合多層基板としては例えば特許文献１に記載のキャビティ付き多層セラミック基板がある。この多層セラミック基板１は、例えば図１３の（ａ）に示すように、セラミック層２Ａが複数積層された積層体２として構成され、積層体２の一方の主面（同図では下面）にキャビティ２Ｂが形成されている。このキャビティ２Ｂ内には半導体チップ等の電子部品３が実装されている。このように積層体２をセラミックによって形成することによってキャビティ２Ｂを精度良く形成することができ、しかもキャビティ２Ｂ内に電子部品３を実装することによって多層セラミック基板１の低背化を促進することができる。尚、キャビティ２Ｂには底面導体膜２Ｃが形成され、この底面導体膜２Ｃと対向させた容量形成用導体膜２Ｄが積層体２内に形成されている。
【０００３】
【特許文献１】特開２００４−０６３６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の複合多層基板の場合には、特許文献１に記載のように積層体２には底面導体膜２Ｃや容量形成用導体膜２Ｄ等の導体膜やビア導体（図示せず）が導体パターンとして設けられているため、基板の焼成時に導体パターンを形成する導体材料の収縮量とセラミック材料の収縮量との間に差を生じ、積層体２に大きなうねり（高低差）を生じることがあった。キャビティ構造を有する積層体２の場合には、キャビティ２Ｂのある部分とキャビティ２Ｂの無い部分との間にはそれぞれの収縮量に更に大きな差を生じて高低差を生じ易い状態になり、しかも、近年の低背化によって積層体２の薄層化が進み、高低差がより顕著に現れ、高低差が例えば３０μｍを超えると更に以下のような問題を生じる。
【０００５】
例えばキャビティ２Ｂ内で高低差があると、キャビティ２Ｂ内に半導体チップ等の電子部品３を実装する際に、例えばワイヤボンディングを行うにしても電子部品３の姿勢が安定せず、電子部品３を実装することができないという問題があった。電子部品３がフリップチップ等の場合には、図１３の（ｂ）に示すようにキャビティ２Ｂの底面に高低差があると、キャビティ２Ｂに形成された接続端子に届かないバンプ３Ａが生じて断線不良を生じるという問題もあった。また、実装時に電子部品３が傾斜し、その角がキャビティ２Ｂに接触してチッピングを生じるという問題もある。
【０００６】
また、キャビティ２Ｂの深さＤは電子部品３の高さによって決まるが、基板の低背化を促進するためにはキャビティ２Ｂ以外の部分の厚さＣを極力薄くする必要があるが、この部分を薄くするとキャビティ２Ｂとは反対側の主面（同図では上面）に表面実装部品等の電子部品を実装する際に基板が割れたり、焼成時の収縮によって基板が割れたりするという問題もある。更に、キャビティ２Ｂの深さＤを浅くするにはキャビティ２Ｂの深さＤを電子部品３の高さ（ワイヤボンディングを必要とする電子部品の場合には、その高さにワイヤの高さを加算した高さ）のみにすることが望ましいが、この場合でもうねりの深さを考慮する必要があるため、うねりが低背化を阻害する要因になる。
【０００７】
また、キャビティ２Ｂ内の放熱が必要な場合には、図１４に示すようにキャビティ２Ｂの底面から積層体２の上面に抜けるサーマルビア２Ｅを設けるが、この場合にもセラミック材料とサーマルビア２Ｅの導体材料との間に焼成収縮差があるため、サーマルビア２Ｅの数を制限する必要があり、放熱性を十分に確保できないという問題がある。
【０００８】
本発明は、上記課題を解決するためになされたもので、低背化を促進することができると共に電子部品を確実に実装することができ、多機能化を実現することができる複合多層基板を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の請求項１に記載の複合多層基板は、樹脂部とセラミック部との積層構造を有する複合多層基板であって、上記複合多層基板はキャビティを有し、且つ、上記キャビティは、上記セラミック部に形成された貫通孔と、上記樹脂部に形成された凹部とから構成されていることを特徴とするものである。
【００１０】
また、本発明の請求項２に記載の複合多層基板は、請求項１に記載の発明において、上記キャビティの内部に第１のチップ型電子部品を有し、且つ、上記樹脂部の内部で且つ上記第１のチップ型電子部品の上記樹脂部側への投影領域とは別の領域に第２のチップ型電子部品を有することを特徴とするものである。
【００１１】
また、本発明の請求項３に記載の複合多層基板は、請求項２に記載の発明において、上記第１のチップ型電子部品と上記第２のチップ型電子部品とは、少なくとも上下方向で一部重なることを特徴とするものである。
【００１２】
また、本発明の請求項４に記載の複合多層基板は、請求項１〜請求項３のいずれか１項に記載の発明において、上記セラミック部は、複数のセラミック層が積層されたセラミック積層体からなり、このセラミック積層体の内部及び表面に所定の導体パターンを有することを特徴とするものである。
【００１３】
また、本発明の請求項５に記載の複合多層基板は、請求項４に記載の発明において、上記樹脂部は、上記セラミック部との接合面とは反対側の面に端子電極を有し、上記端子電極は、上記樹脂部に形成されたビア導体を介して上記セラミック積層体に形成された上記導体パターンと接続されていることを特徴とするものである。
【００１４】
また、本発明の請求項６に記載の複合多層基板は、請求項２〜請求項５のいずれか１項に記載の発明において、上記第１のチップ型電子部品は、上記キャビティにおいて樹脂で封止されていることを特徴とするものである。
【００１５】
また、本発明の請求項７に記載の複合多層基板は、請求項１〜請求項６のいずれか１項に記載の発明において、上記セラミック部は、複数の低温焼結セラミック層が積層されたセラミック積層体からなり、上記導体パターンは銀または銅を主成分とする導体材料によって形成されていることを特徴とするものである。
【００１６】
また、本発明の請求項８に記載の複合多層基板は、請求項６または請求項７に記載の発明において、上記セラミック部の表面に、第３のチップ型電子部品が搭載されており、この第３のチップ型電子部品は樹脂層で覆われていることを特徴とするものである。
【００１７】
また、本発明の請求項９に記載の複合多層基板は、請求項１〜請求項８のいずれか１項に記載の発明において、上記樹脂部は、複数の樹脂層が積層された樹脂積層体からなることを特徴とするものである。
【００１８】
また、本発明の請求項１０に記載の複合多層基板は、請求項１〜請求項９の発明において、上記セラミック部に形成された上記貫通孔の開口径は、上記樹脂部に形成された上記凹部の開口径よりも小さいことを特徴とするものである。
【発明の効果】
【００１９】
本発明の請求項１〜請求項１０に記載の発明によれば、低背化を促進することができると共に電子部品を確実に実装することができ、多機能化を実現することができる複合多層基板を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図１〜図１２に示す実施形態に基づいて本発明を説明する。尚、図１は本発明の複合多層基板の一実施形態を示す断面図、図２は図１に示す複合多層基板と従来の複合多層基板とを比較して示す断面図、図３〜図５はそれぞれ図１に示す複合多層基板の製造工程を説明するための説明図、図６の（ａ）、（ｂ）はそれぞれ図１に示す複合多層基板の他の製造工程の要部を示す説明図、図７〜図１２はそれぞれ本発明の複合多層基板の他の実施形態を示す断面図である。
【００２１】
本実施形態の複合多層基板１０は、例えば図１に示すように、樹脂部１１と、この樹脂部１１上に積層されたセラミック部１２との積層構造を有し、樹脂部１１を介してプリント配線基板等の実装基板（図示せず）に実装するようにしてある。プリント配線基板等の実装基板は、樹脂によって形成されていることが多いため、後述するように樹脂部１１はセラミック部１２の熱膨張率と実装基板の熱膨張率の間、例えばこれら両者の中間の熱膨張率を有する樹脂によって形成されている。このような樹脂部１１をセラミック部１２と実装基板との間に介在させることによって、複合多層基板１０と実装基板との間の熱膨張差を緩和し、延いては実装後の複合多層基板１０が高温環境下でも実装基板から脱離し難くしている。この樹脂部１１は、同図に示すように、複数の樹脂層１１Ａが積層された樹脂積層体として形成されており、また、セラミック部１２は、複数のセラミック層１２Ａが積層されたセラミック積層体として形成されている。そこで、以下、セラミック部１２をセラミック積層体１２として説明する。
【００２２】
而して、樹脂部１１の上面中央部には、図１に示すように、凹部１１Ｂが形成され、セラミック積層体１２には樹脂部１１の凹部１１Ｂに対応させた貫通孔１２Ｂが形成されている。本実施形態ではセラミック積層体１２に形成された貫通孔１２Ｂの開口径は、樹脂部１１に形成された凹部１１Ｂの開口径より大きく形成されている。樹脂部１１の凹部１１Ｂとセラミック積層体１２の貫通孔１２Ｂの両者が一体となって複合多層基板１０のキャビティ１０Ａが形成されている。キャビティ１０Ａ内には第１のチップ型電子部品１３が設けられている。キャビティ１０Ａは、セラミック積層体１２から樹脂部１１内に食い込み、樹脂部１１の凹部１１Ｂを第１のチップ型電子部品１３の実装空間として有効に利用している。また、樹脂部１１内にはセラミック積層体１２の下面に実装された第２のチップ型電子部品１４Ａ、１４Ｂが埋設され、樹脂部１１を第２のチップ型電子部品１４Ａ、１４Ｂの実装空間として更に有効に利用し、多機能化に向けて機能の拡張を図ることができる。
【００２３】
また、キャビティ１０Ａ内で第１のチップ型電子部品１３の周囲に形成された空間には樹脂が充填され、この樹脂によって第１のチップ型電子部品１３を封止し、この樹脂部（以下、「封止樹脂部」と称する。）１５の上面とセラミック積層体１２の上面とが一致し、一つの平坦面が形成されている。セラミック積層体１２の貫通孔１２Ｂの開口径は、樹脂部１１の凹部１１Ｂの開口径より大きく形成されているため、樹脂を充填する際、キャビティ１０Ａ内への樹脂の注入が容易になる。第１のチップ型電子部品１３を樹脂によって封止することで第１のチップ型電子部品１３を外部からの衝撃や湿気等から保護している。尚、セラミック積層体１０の貫通孔１２Ｂの開口径と樹脂部１１の凹部１１Ｂの開口径は略同じであっても良い。
【００２４】
次に、複合多層基板１０の各構成部分いついて更に詳述する。まず、樹脂部１１について説明すると、図１に示すように、樹脂部１１の下面には外部端子電極１１Ｃが所定のパターンで形成され、これらの外部端子電極１１Ｃを介して実装基板に接続される。樹脂部１１の凹部１１Ｂの底面にも外部端子電極１１Ｄが所定のパターンで形成され、これらの外部端子電極１１Ｄを介して第１のチップ型電子部品１３が接続されている。また、樹脂部１１にはビア導体１１Ｅが設けられ、このビア導体１１Ｅはセラミック積層体１２の導体パターンと実装基板の導体パターンを接続する役割を果たしている。尚、樹脂部１１とセラミック積層体１２との接合面に介在する外部端子電極は、後述する理由から樹脂部１１側に形成せず、セラミック積層体１２側に形成する。
【００２５】
樹脂層１１Ａは、熱硬化性樹脂と無機フィラーとの混合樹脂組成物によって形成されたものが好ましい。熱硬化性樹脂としては、例えば耐熱性、耐湿性に優れたエポキシ樹脂、フェノール樹脂、シアネート樹脂等を用いることができ、無機フィラーとしては例えばアルミナ、シリカ、チタニア等を用いることができる。このように無機フィラーを添加することによって、上述のように樹脂部１１の熱膨張率を調整することができると共に放熱性を向上させることができ、更に、樹脂部１１の製造時に樹脂の流動性を適宜制御することができる。第１、第２のチップ型電子部品１３、１４Ａ、１４Ｂとして高周波用電子部品を実装する場合には、樹脂部１１は誘電率の低い方が好ましい。
【００２６】
樹脂部１１の外部端子電極１１Ｃ、１１Ｄは、銅箔等の金属箔によって形成することができる。ビア導体１１Ｅは、樹脂部１１に形成されたビア導体用孔内に導電性樹脂を充填することによって形成することができる。導電性樹脂は、例えば金属粒子と熱硬化性樹脂とを含む導電性樹脂組成物である。金属粒子としては、例えば金、銀、銅、ニッケル等の金属を用いることができ、熱硬化性樹脂としては、例えばエポキシ樹脂、フェノール樹脂、シアネート樹脂等の樹脂を用いることができる。また、ビア導体１１Ｅは、必要に応じて、例えば無電解メッキ銅及び電解メッキ銅によって形成することができる。
【００２７】
次いで、セラミック積層体１２について説明すると、図１に示すように、セラミック積層体１２の下面には外部端子電極１２Ｃが所定のパターンで形成され、これらの外部端子電極１２Ｃを介して樹脂部１１のビア導体１１Ｅと接続されている。セラミック積層体１２の上面にも外部端子電極１２Ｄが所定のパターンで形成され、これらの外部端子電極１２Ｄを介して第３のチップ型電子部品（図示せず）が実装される。更に、セラミック積層体１２の各セラミック層１２Ａには面内導体１２Ｅが所定のパターンで形成され、上下の面内導体１２Ｅはそれぞれ所定のパターンで形成されたビア導体１２Ｆによって接続されている。これらの面内導体１２Ｅ、ビア導体１２Ｆ等によってセラミック積層体１２の導体パターンが形成されている。
【００２８】
セラミック層１２Ａは、セラミック材料によって形成されている。セラミック材料としては、特に制限されないが、例えば低温焼結セラミック（ＬＴＣＣ：Low  Temperature  Co-fired  Ceramic）材料が好ましく用いられる。低温焼結セラミック材料とは、１０００℃以下の温度で焼成することができるセラミック材料のことを云う。低温焼結セラミック材料としては、例えば、アルミナやフォルステライト、コージェライト等のセラミック粉末にホウ珪酸系ガラスを混合したガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等を挙げることができる。
【００２９】
セラミック積層体１２として低温焼結セラミック材料を用いることによって、外部端子電極１２Ｃ、１２Ｄ等の導体材料として、例えば銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）等の低抵抗で低融点をもつ金属を用いることができ、セラミック層１２Ａと低温で共焼結して一体化することができる。従って、外部端子電極１２Ｃ、１２Ｄ等の導体パターンは、焼結金属として形成されている。また、低温焼結セラミックを用いることにより、セラミック焼結体を素体とするコンデンサやインダクタ等の受動素子をセラミック積層体１２内に組み込むことができる。
【００３０】
セラミック積層体１２は、低温焼結セラミック材料によって形成されており、銅箔と同程度の表面粗さＲmax（数μｍ）を有するため、樹脂部１１との接合力が弱い。そこで、本実施形態では、セラミック積層体１２と樹脂部１１とを接続する外部端子電極１２Ｃは、上述のように焼結金属によって形成されている。外部端子電極１２Ｃを形成する焼結金属は、表面粗さＲmaxが数１０μｍで銅箔の表面粗さ数μｍと比較して一桁高いため、焼結金属のアンカー効果によって樹脂部１１との接合強度を高めることができる。このような表面粗さの差は、銅箔がメッキまたは銅板の圧延によって形成されたものであるのに対し、焼結金属は樹脂成分を体積比率１０〜４０％含有する導電性ペーストを焼き付けて形成されるため、その樹脂成分の焼失によって内部や表面に空洞が残存して表面粗さが大きくなることに起因にしている。
【００３１】
第１のチップ型電子部品１３は、例えば、半田ボール１６を介して樹脂部１１の凹部１１Ｂの底面に形成された外部端子電極１１Ｄに接続されている。第１のチップ型電子部品１３としては、例えば半導体チップ等の能動チップ部品や積層コンデンサや積層インダクタ等の受動チップ部品を設けることができる。第１のチップ型電子部品１３は、図２に示すように凹部の無い樹脂部１１’上に実装する場合と比較して、樹脂部１１の凹部１１Ｂ内に実装する場合の方が凹部１１Ｂの深さ分Ｌだけセラミック積層体１２を低背化することができる。つまり、第１のチップ型電子部品１３は、樹脂部１１の凹部１１Ｂ内に食い込んでいるため、従来のようにセラミック積層体１２の厚さは第１のチップ型電子部品１３の厚さ（高さ）の制限を受けず、低背化することができる。
【００３２】
また、樹脂部１１内の第２のチップ型電子部品１４Ａ、１４Ｂはいずれもキャビティ１０Ａ、つまり樹脂部１１の凹部１１Ｂ内に設けられた第１のチップ型電子部品１３を取り囲むように配置されている。換言すれば、第２のチップ型電子部品１４Ａ、１４Ｂは、第１のチップ型電子部品１３の投影領域、つまり直下の領域とは異なる別の領域に配置されている。また、第２のチップ型電子部品１４Ａ、１４Ｂは、第１のチップ型電子部品１３から外方に偏倚して配置されているため、第１のチップ型電子部品１３とは高さ方向で部分的に重複させて配置させることができる。第２のチップ型電子部品１４Ａ、１４Ｂは、焼成する必要のない樹脂部１１内に埋設されているため、受動チップ部品のみならず能動チップ部品も樹脂部１１内に設けることができ、多機能化を促進することができる。本実施形態では第２のチップ型電子部品１４Ａとして、例えば積層コンデンサ、積層インダクタ等の受動チップ部品が設けられ、第２のチップ型電子部品１４Ｂとして、例えば半導体チップ等の能動チップ部品が設けられている。
【００３３】
また、封止樹脂部１５を形成する樹脂は、樹脂部１１の樹脂層１１Ａと同様に、熱硬化性樹脂と無機フィラーとの混合樹脂組成物によって形成されたものが好ましい。
【００３４】
次に、図１に示すチップ複合多層基板１０の製造方法について、図３〜図６を参照しながら説明する。まず、セラミック積層体１１を作製する方法について説明する。まず、ＰＥＴ等の樹脂フィルム上に、例えば低温焼結セラミック材料を含むスラリーをコーティングして乾燥させ、厚み１０〜２００μｍ程度のセラミックグリーンシートを所定枚数作製する。
【００３５】
次いで、金型またはレーザ光を用いてセラミックグリーンシートに所定のパターンで例えば１００μｍ程度のビア導体用孔を複数空ける。そして、例えばＡｇまたはＣｕを主成分とする金属粉、樹脂、有機溶剤を混練して調製された導電性ペーストをセラミックグリーンシートのビア導体用孔内に充填し、乾燥させてビア導体部を形成する。更に、スクリーン印刷法を用いて同種の導電性ペーストをセラミックグリーンシート上に所定のパターンで印刷し、乾燥させて表面電極、面内導体となる面導体部を形成する。これと同一要領で他のセラミックグリーンシートにもビア導体部及び面導体部を形成する。これらのセラミックグリーンシートに金型、レーザ光等を用いてキャビティ１２Ｂ用の貫通孔を空ける。
【００３６】
次いで、上述のようにして作製されたセラミックグリーンシートを所定枚数積み重ねて、所定の圧力、例えば０．１〜１．５ＭＰａ、温度４０〜１００℃で熱圧着し、キャビティ１２Ｂ用の貫通孔を有する生のセラミック積層体を作製する。この生のセラミック積層体を焼成して、図３の（ａ）に示すセラミック積層体１２を得る。Ａｇ系導電性ペーストを用いる場合には生のセラミック積層体を空気中、８５０℃前後で焼成し、Ｃｕ系導電性ペーストを用いる場合には生のセラミック積層体を窒素ガス中、９５０℃前後で焼成する。セラミック積層体１２を得た後、必要に応じてセラミック積層体１２の上下両面に表出する外部端子電極１２Ｃ、１２Ｄ表面にＮｉ／ＳｎまたはＮｉ／Ａｕ等を湿式メッキ等によって成膜する。これら一連の工程で図３の（ａ）に示すセラミック積層体１２を得る。
【００３７】
然る後、セラミック積層体１２の下面の外部端子電極１２Ｃと第２のチップ型電子部品１４Ａ、１４Ｂの位置合わせを行った後、同図に（ｂ）に示すように第２のチップ型電子部品１４Ａ、１４Ｂを、半田等の接合材を介してセラミック積層体１２に実装する。
【００３８】
次に、樹脂部１１を作製する。まず、樹脂部１１の凹部１１Ｂ、つまりキャビティ１０Ａの底面となる部分の外部端子電極１１Ｄ及び樹脂部１１の下面の外部端子電極１１Ｃを作製する。それには、図４の（ａ）に示すようにＰＥＴ等からなる支持体１００上に厚み１０〜４０μｍ程度の金属箔、例えば銅箔を貼り付けた後、フォトレジストを塗布してレジスト層を銅箔上に形成し、所定のパターンで露光した後、現像して不要なレジスト層を除去する。次いで、エッチング処理を施して不要な銅箔部分を除去した後、レジスト膜を剥離して、同図に示すように支持体１００上に所定のパターンで外部端子電極１１Ｄを形成する。同様にして同図の（ｂ）に示すようにＰＥＴ等からなる支持体１００Ａ上に樹脂部１１の凹部１１Ｂの外部端子電極１１Ｃを所定のパターンで形成する。
【００３９】
次いで、図４の（ｃ）に示すようにエポキシ樹脂等の熱硬化性樹脂とアルミナ等の無機フィラーを混合したプリプレグ状態の樹脂シート１１１Ａを所定枚数作製する。樹脂シート１１１Ａにレーザ光等を用いてビア導体用孔を所定のパターンで空け、これらのビア導体用孔に導電性樹脂を充填してビア導体１１Ｅを形成する。更に、同図に示すように所定の樹脂シート１１１Ａに金型、レーザ光等を用いてキャビティ１０Ａ用の貫通孔１１１Ｂを空けると共に、所定の樹脂シート１１１Ａに支持体１００に形成された外部端子電極１１Ｄを転写する。そして、図４の（ｃ）に示すように、これらの樹脂シート１１１Ａをそれぞれ位置決めしながら所定の順序で支持体１００Ａ上に積層した後、所定の圧力で圧着して、図４の（ｄ）に示す、凹部１１Ｂを有する樹脂部１１を得る。
【００４０】
然る後、図５の（ａ）に示すように支持体１００Ａ上の樹脂部１１の上方でセラミック積層体１２を位置決めして熱圧着すると共に、第２のチップ型電子部品１４Ａ、１４Ｂを樹脂部１１内に埋設する。この加熱圧着によって樹脂部１１は完全に硬化する。加熱圧着する際、同図の（ｂ）に示すように、弾性体等が樹脂部１１とセラミック積層体１２との積層体の形態に即して等方圧プレスできる真空ラミネータ等を用いることが好ましい。等方圧プレスする際に、同図の（ｂ）に示すように積層体を金属プレート等の平坦な部材で支持することによって平坦性の良い樹脂部１１とセラミック積層体１２の複合多層基板本体１０Ｘを得ることができる。
【００４１】
この複合多層基板本体１０Ｘに形成されたキャビティ１０Ａ内に半導体チップ等の第１のチップ型電子部品１３を実装する。この際、第１のチップ型電子部品１３の実装面は樹脂部１１の樹脂層１１Ａによって形成されているため、セラミック層のようなうねり、つまり高低差がなく、キャビティ１０Ａ内で第１のチップ型電子部品１３の姿勢が安定し、第１のチップ型電子部品１３を、接続不良等を生じさせることなく正確且つ高精度に実装することができる。また、フリップチップ接続する際には、チッピングすることがなく、リフロー時にはセルフアライメントして高精度に実装することができる。
【００４２】
第１のチップ型電子部品１３を実装した後、キャビティ１０Ａ内にできた隙間に樹脂を充填して、図１に示すように第１のチップ型電子部品１３を封止した後、所定の熱処理を施すことにより封止樹脂部１５を形成する。
【００４３】
以上説明したように本実施形態によれば、複合多層基板１０のキャビティ１０Ａは、セラミック積層体１２に形成された貫通孔１２Ｂと、樹脂部１１に形成された凹部１１Ｂとから構成されているため、以下の効果が奏し得られる。
【００４４】
即ち、キャビティ１０Ａは、樹脂部１１の内部に至るまで形成されているため、樹脂部１１の一部を第１のチップ型電子部品１３の実装空間として利用できるため、複合多層基板１０の低背化を促進することができる。また、キャビティ１０Ａの底面を形成する樹脂部１１の凹部１１Ｂは焼成しないため、第１のチップ型電子部品１３の実装面となる凹部１１Ｂの底面（実装面）にうねりを生じることなく平坦に形成することができ、実装面での第１のチップ型電子部品１３の姿勢が安定し、ワイヤボンディング等による電気的な接続を確実に行うことができる。第１のチップ型電子部品１３がフリップチップ接続する場合でも第１の電子部品１３の複数の接続端子はそれぞれ凹部１１Ｂ内の外部端子電極１１Ｄと確実に届き、確実に接続することができ、実装時にはチッピングやフリップチップ等の接続不良を招く虞がない。しかも、セラミック積層体１２は貫通孔１２Ｂを有し、薄い部分がないため、実装面のうねりを考慮する必要がなく、キャビティ１０Ａの深さを設計通りに確保することができ、基板の低背化を促進することができる。また、第１のチップ型電子部品１３の実装面が樹脂層１２Ａであるため、セラミック層のような焼成収縮による割れがなく、また、脆くなく実装時の負荷に対する耐力もあるため、基板割れのような不良もなくなり、信頼性が向上する。
【００４５】
また、本実施形態によれば、キャビティ１０Ａの内部に第１のチップ型電子部品１３を有し、且つ、樹脂部１１の内部で且つ第１のチップ型電子部品１３の樹脂部１１への投影領域とは別の領域に第２のチップ型電子部品１４Ａ、１４Ｂを有するため、樹脂部１１を第２のチップ型電子部品１４Ａ、１４Ｂの実装空間として有効利用することによって、電子部品を高密度実装することができ、延いては複合多層基板１０の多機能化を促進することができる。また、第１のチップ型電子部品１３と第２のチップ型電子部品１４Ａ、１４Ｂとは、少なくとも上下方向で一部重なるように配置したため、高密度実装しながら複合多層基板１０の低背化を同時に実現することができる。
【００４６】
セラミック積層体１２は、複数のセラミック層１２Ａが積層されて構成され、その内部及び表面に外部端子電極１２Ｃ、１２Ｄ、面内導体１２Ｅ及びビア導体１２Ｆからなる導体パターンを有するため、第１のチップ型電子部品１３の周囲を配線領域として有効利用することができ、複合多層基板１０の低背化を促進することができる。また、樹脂部１１は、セラミック積層体１２との接合面とは反対側の面に外部端子電極１１Ｃを有し、この外部端子電極１１Ｃは、樹脂部１１に形成されたビア導体１１Ｅを介してセラミック積層体１２に形成された導体パターンである外部端子電極１２Ｃと接続されているため、樹脂部１１のビア導体１１Ｅを介してセラミック積層体１２の導体パターンと実装基板の導体パターンとを確実に接続することができ、延いては第１、第２のチップ型電子部品１３、１４Ａ、１４Ｂと実装基板とを確実に接続して複合多層基板１０の多機能化を実現することができる。
【００４７】
また、第１のチップ型電子部品１３は、キャビティ１０Ａにおいて封止樹脂部１５で封止されているため、封止樹脂部１５によって第１のチップ型電子部品１３を外部の衝撃や湿度等から確実に保護することができる。セラミック積層体１２は、複数の低温焼結セラミック層１２Ａが積層されて構成され、且つ、その導体パターンは銀または銅を主成分とする導体材料によって形成されているため、セラミック積層体１２と導体パターンを１０００℃以下の低温で共焼成することができ、低温焼成でも導体パターンを確実に形成することができる。
【００４８】
上記実施形態では、図４に示すように予めキャビティ１０Ａ用の貫通孔１１１Ｂを有する樹脂シート１１１Ａを積層して樹脂部１１を作製したが、図６の（ａ）に示すように貫通孔のない樹脂シートを所定枚数積層しただけの樹脂部１１’からでも凹部１１Ｂを形成することができる。即ち、貫通孔の無い樹脂シート１１１Ａを積層して樹脂部１１’を作製し、この樹脂部１１’の上方でセラミック積層体１２を位置決めした後、凹部１１Ｂに相当する突起部２００Ａを有する加熱プレス２００を用いて、所定の温度下で、位置決めされたセラミック積層体１２の上方から加熱プレス２００で加熱圧着すると、セラミック積層体１２が樹脂部１１’に圧着する際に、樹脂シートの樹脂が流動して、同図の（ｂ）に示すように、凹部１１Ｂを形成すると共にセラミック積層体１２側の第２のチップ型電子部品１４Ａ、１４Ｂを樹脂部１１’内に埋設した状態で樹脂部１１’と一体化して複合多層基板本体１０’が得られる。後は、上記実施形態と同一要領で複合多層基板１０を作製することができる。
【００４９】
次に、本発明の複合多層基板の更に他の実施形態について図７〜図１１を参照しながら説明する。尚、以下の説明では実施形態毎に番号を１０番ずつ加算して各実施形態の特徴部分を中心に説明する。
【００５０】
図７に示す複合多層基板２０は、図１に示す複合多層基板１０と同様に、樹脂部２１、セラミック部２２及び第１、第２のチップ型電子部品２３、２４Ａ、２４Ｂを備えている。更に、本実施形態の複合多層基板２０は、セラミック部２２の上面に実装された第３のチップ型電子部品２７Ａ、２７Ｂと、これらの第３のチップ型電子部品２７Ａ、２７Ｂを封止する第２封止樹脂部２８を備えている以外は、図１に示す複合多層基板１０と同様に構成されている。第３のチップ型電子部品２７Ａ、２７Ｂとしては、例えば半導体チップ等の能動チップ部品や積層コンデンサ、積層インダクタ等の受動チップ部品を実装することができる。
【００５１】
第３のチップ型電子部品２７Ａ、２７Ｂは、セラミック部２２上面の外部端子電極２２Ｄに対して実装されている。セラミック部２２は、焼成により形成されているが、このセラミック部２２には貫通孔２２Ｂが形成されているため、前述した理由からキャビティを有するセラミック積層体（図示せず）と比較して表面のうねり（高低差）が小さく、第３のチップ型電子部品２７Ａ、２７Ｂを精度良く実装することができ、接続不良等を格段に抑制することができる。
【００５２】
本実施形態によれば、セラミック積層体２２の表面（上面）に、第３のチップ型電子部品２７Ａ、２７Ｂが搭載されているため、上記実施形態の場合よりも更に多機能化した複合型多層基板２０を得ることができる。また、第３のチップ型電子部品２７Ａ、２７Ｂは第２封止樹脂部２８によって覆われているため、第３のチップ型電子部品２７Ａ、２７Ｂを外部の湿度等から確実に保護することができる。
【００５３】
図８に示す複合多層基板３０は、図１に示す複合多層基板１０と同様に、樹脂部３１、セラミック部３２及び第１、第２のチップ型電子部品３３、３４Ａ、３４Ｂを備えている。更に、本実施形態の複合多層基板３０は、樹脂部３１と、この樹脂部３１の下面に形成された第２樹脂部３８とからなる樹脂積層体を備え、この第２樹脂部３８内に設けられた第３のチップ型電子部品３７Ａ、３７Ｂとを備えている以外は、図１に示す複合多層基板１０と同様に構成されている。樹脂部３１と第２樹脂部３８は、例えばそれぞれ異なる樹脂成分を有している。第２樹脂部３８内にも樹脂部３１と同様に、例えば半導体チップ等の能動チップ部品や積層コンデンサ、積層インダクタ等の受動チップ部品を第３のチップ型電子部品３７Ａ、３７Ｂとして内蔵させることができ、更なる多機能化を促進することができる。本実施形態では、第３のチップ型電子部品３７Ａは、樹脂部３１の下面に形成された外部端子電極３１Ｃに接続され、第３のチップ型電子部品３７Ｂは、第２樹脂部３８の上面に形成された外部端子電極３８Ｄに接続されている。尚、同図において、３８Ｅは第２樹脂部３８に形成されたビア導体で、このビア導体３８Ｅは樹脂部３１のビア導体３１Ｅと実装基板とを接続する。本実施形態においても図７に示す複合多層基板２０と同様の作用効果を期することができる。
【００５４】
図９に示す複合多層基板４０は、図１に示す複合多層基板１０と同様に、樹脂部４１、セラミック部４２及び第１、第２のチップ型電子部品４３、４４Ａ、４４Ｂを備えている。本実施形態では、第２のチップ型電子部品４４Ａ、４４Ｂが樹脂部４１の下面に形成された外部端子電極４１Ｃに対して接続されている以外は、図１に示す複合多層基板１０と同様に構成されている。
【００５５】
また、図１０に示す複合多層基板５０は、樹脂部５１、セラミック部５２及び第１のチップ型電子部品５３を備え、第１のチップ型電子部品５３がボンディングワイヤ５３Ａを介してセラミック部５２の外部端子電極５２Ｄに接続されている以外は、図１に示す複合多層基板１０に準じて構成されている。つまり、本実施形態ではワイヤボンディングによっても上記各実施形態と同様に第１のチップ型電子部品５３をキャビティ５０Ａ内に実装できることを示したものである。本実施形態においても、キャビティ５０Ａの底面は樹脂部５１によって形成され、平坦であるため、キャビティ５０Ａ内で第１のチップ型電子部品５３の姿勢が安定し、第１のチップ型電子部品５３をセラミック部５２の外部端子電極５２Ｄに対して確実に接続することができる。本実施形態においても上記各実施形態と同様の作用効果を期することができる。
【００５６】
また、図１１に示す複合多層基板６０は、樹脂部６１、セラミック部６２及び第１のチップ型電子部品６３を備え、樹脂部６１の開口径がセラミック部６２の開口径よりも大きく形成されている以外は、図１に示す複合多層基板１０に準じて構成されている。図１１に○で囲んで示すように樹脂部６１の開口径をセラミック部６２の開口径よりも大きくすることによって、以下の利点が得られる。即ち、第１のチップ型電子部品６３としてベアチップを実装する場合には、接合材の濡れ上がりを防止することができ、また、フリップチップを実装する場合には、フリップチップ下のアンダーフィル材を充填した時にフリップチップ下に十分にアンダーフィル材が充填される前にキャビティ６０Ａの壁面をアンダーフィル材が濡れ上がることを防止することができる。
【００５７】
上記各実施形態ではキャビティが上面に形成された複合多層基板について説明したが、本発明の複合多層基板は、例えば図１２に示すようにキャビティが下向きに形成された、いわゆるダウンキャビティを有するものであっても良い。本実施形態の複合多層基板７０は、同図に示すように、樹脂部７１と、この樹脂部７１の下層として形成されたセラミック部７２との積層構造を有している。樹脂部７１の下面中央部には凹部７１Ｂが形成され、セラミック部７２には樹脂部７１の凹部７１Ｂに対応させた貫通孔７２Ｂが形成されている。これらの凹部７１Ｂ及び貫通孔７２Ｂが一体となってダウンキャビティ７０Ａを構成している。このダウンキャビティ７０Ａは、上記各実施形態と同様にセラミック部７２から樹脂部７１内に食い込み、実質的に上記各実施形態のキャビティと同一機能を有している。即ち、ダウンキャビティ７０Ａ内には第１のチップ型電子部品７３が収納され、このチップ型電子部品７３は樹脂部７１の凹部７１Ｂに形成された外部端子電極７１Ｄに接続されている。ダウンキャビティ７０Ａ内の第１のチップ型電子部品７３は封止樹脂部７５によって封止されている。セラミック部７２の上面の外部端子電極７２Ｃには第２のチップ型電子部品７４Ａ、７４Ｂがそれぞれ接続され、これらの第２のチップ型電子部品７４Ａ、７４Ｂは樹脂部７１によって封止されている。この複合多層基板７０は、セラミック部７２の下面が実装基板との実装面になる。複合多層基板７０の実装面と実装基板の実装面と間には混合樹脂組成物からなる混合樹脂層を介在させても良い。本実施形態の複合多層基板７０のその他の構成は、上記各実施形態に準じて構成されているため、図１２では符号のみ附してその説明は省略する。本実施形態においても上記各実施形態と同様の作用効果を期することができる。
【００５８】
本発明は上記各実施形態に何等制限されるものではなく、キャビティ付きの複合多層基板において、樹脂部とセラミック部との積層構造を有する複合多層基板であって、上記複合多層基板はキャビティを有し、且つ、上記キャビティは、上記セラミック部に形成された貫通孔と、上記樹脂部に形成された凹部とから構成されているものであれば、本発明に包含される。
【産業上の利用可能性】
【００５９】
本発明は、例えば種々の電子機器に用いられるチップ型電子部品を搭載した複合多層基板に好適に利用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の複合多層基板の一実施形態を示す断面図である。
【図２】図１に示す複合多層基板と従来の複合多層基板とを比較して示す断面図である。
【図３】（ａ）、（ｂ）はそれぞれ図１に示す複合多層基板のセラミック部にチップ型電子部品を実装する工程を説明するための説明図である。
【図４】（ａ）〜（ｄ）はそれぞれ図１に示す複合多層基板の樹脂部を製造する工程を説明するための説明図である。
【図５】（ａ）、（ｂ）はそれぞれ図１に示す複合多層基板のセラミック部と樹脂部とを圧着する工程を説明するための説明図である。
【図６】（ａ）、（ｂ）はそれぞれ図１に示す複合多層基板の他の製造工程の要部を示す説明図である。
【図７】本発明の複合多層基板の他の実施形態を示す断面図である。
【図８】本発明の複合多層基板の更に他の実施形態を示す断面図である。
【図９】本発明の複合多層基板の更に他の実施形態を示す断面図である。
【図１０】本発明の複合多層基板の更に他の実施形態を示す断面図である。
【図１１】本発明の複合多層基板の更に他の実施形態を示す断面図である。
【図１２】本発明の複合多層基板の更に他の実施形態を示す断面図である。
【図１３】従来の複合多層基板の一例を示す図で、（ａ）はその断面図、（ｂ）はその一部を拡大して示す断面図である。
【図１４】図１３に示す複合多層基板にサーマルビアを設けた場合の断面図である。
【符号の説明】
【００６１】
１０、１０Ｂ、２０、３０、４０、５０、６０、７０    複合多層基板
１０Ａ、２０Ａ、３０Ａ、４０Ａ、５０Ａ、６０Ａ、７０Ａ  キャビティ
１１、２１、３１、４１、５１、６１、７１    樹脂部
１１Ａ  樹脂層
１１Ｂ  凹部
１１Ｃ、１１Ｄ  外部端子電極（導体パターン、端子電極）
１２、２２、３２、４２、５２、６２、７２    セラミック部
１２Ａ  セラミック層
１２Ｂ  貫通孔
１２Ｃ、１２Ｄ  外部端子電極（導体パターン）
１３、２３、３３、４３、５３、６３、７３    第１のチップ型電子部品
１４Ａ、２４Ａ、３４Ａ、４４Ａ、７４Ａ  第２のチップ型電子部品
１４Ｂ、２４Ｂ、３４Ｂ、４４Ｂ、７４Ｂ  第２のチップ型電子部品
１５    封止樹脂部
２７Ａ、３７Ａ  第３のチップ型電子部品
２７Ｂ、３７Ｂ  第３のチップ型電子部品
２８    第２封止樹脂部（樹脂層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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