(57)【要約】【課題】  工程全体のマスクマスター作製及びエッチング工程の数を削減することができる複数の薄膜素子の形成方法を提供する。【解決手段】  本発明の方法は、可撓性基板（710）上で少なくとも１つの薄膜材料（720〜740）を粗くパターン形成すること、及び自動位置合わせインプリントリソグラフ（SAIL）工程を利用して、可撓性基板（710）上に複数の薄膜素子を形成することからなることを特徴とする。【選択図】  図７
2006032975.tif 000002
【特許請求の範囲】
【請求項１】
複数の薄膜素子を形成する方法であって、
可撓性基板（710）上で少なくとも１つの薄膜材料（720〜740）を粗くパターン形成すること、及び
自動位置合わせインプリントリソグラフ（SAIL）工程を利用して、前記可撓性基板（710）上に複数の薄膜素子を形成すること
からなる方法。
【請求項２】
前記少なくとも１つの薄膜材料（720〜740）を粗くパターン形成することが、アディティブ工程を利用して前記少なくとも１つの薄膜材料（720〜740）をパターン形成することを含む請求項１に記載の方法。
【請求項３】
前記少なくとも１つの薄膜材料（720〜740）を粗くパターン形成することが、サブトラクティブ工程を利用して前記少なくとも１つの薄膜材料（720〜740）をパターン形成することを含む請求項１に記載の方法。
【請求項４】
自動位置合わせインプリントリソグラフ（SAIL）工程を利用して、前記可撓性基板（710）上に複数の薄膜素子を形成することが、
前記可撓性基板（710）上に少なくとも１つの薄膜材料（720〜740）を付着すること、
前記少なくとも１つの薄膜材料（720〜740）上に３Ｄ構造（750）を形成すること、及び
前記複数の薄膜素子の所望の特性に基づいて、前記少なくとも１つの薄膜材料をパターン形成することを含む請求項１に記載の方法。
【請求項５】
自動位置合わせインプリントリソグラフ（SAIL）工程を利用して、前記可撓性基板（710）上に複数の薄膜素子を形成することが、平坦化材料（770）を付着することを含む請求項１に記載の方法。
【請求項６】
複数の薄膜素子を形成するシステムであって、
可撓性基板（710）上で少なくとも１つの薄膜材料（720〜740）を粗くパターン形成する手段と、
SAIL工程を利用して、前記複数の薄膜素子を形成する手段と
からなるシステム。
【請求項７】
前記複数の薄膜素子がPIRMアレイを含む請求項６に記載のシステム。
【請求項８】
前記少なくとも１つの薄膜材料（720〜740）を粗くパターン形成する前記手段が、シャドーマスク技法を利用して、前記少なくとも１つの薄膜材料（720〜740）を粗くパターン形成する手段を含む請求項７に記載のシステム。
【請求項９】
前記少なくとも１つの薄膜材料（720〜740）を粗くパターン形成する前記手段が、フォトリソグラフ技法を利用して、前記少なくとも１つの薄膜材料（720〜740）を粗くパターン形成する手段を含む請求項７に記載のシステム。
【請求項１０】
SAIL工程を利用して、前記複数の薄膜素子を形成する前記手段が、
前記可撓性基板（710）上に少なくとも１つの薄膜材料（720〜740）を付着する手段と、
前記少なくとも１つの薄膜材料（720〜740）上に３Ｄ構造（750）を形成する手段と、
前記複数の薄膜素子の所望の特性に基づいて、前記少なくとも１つの薄膜材料（720〜740）をパターン形成する手段と
からなる請求項７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体デバイスの分野に関する。より詳細には、本発明は、複数の薄膜デバイスを形成するための方法及びシステムに関する。
【背景技術】
【０００２】
半導体処理産業では、現在、既存の構造を縮小すること、及びさらに小さな構造を製造することに対する傾向が強くなってきている。この処理は一般的には微細加工と呼ばれている。微細加工が大きく影響を及ぼしている１つの分野は、マイクロエレクトロニクス（超小型電子工学）の分野である。詳細には、マイクロエレクトロニクス構造を縮小することによって、その構造は、価格が下がり、より高い性能を有し、消費電力が少なくなり、所与の寸法においてより多くの部品を収容できるようになる。微細加工はエレクトロニクス（電子工学）産業において広く利用されているが、バイオテクノロジー（生物工学）、光学、機械システム、感知装置（センシングデバイス）及び反応器のような他の応用形態にも適用されている。
【０００３】
微細加工を、廉価で堅牢な永久メモリ（PIRM：permanent inexpensive rugged memory）アレイを製造するために利用することができる。PIRMは、デジタル写真、デジタルオーディオ及び他の用途のための極めて低コストの記録保管用の固体メモリである。製造の点から見ると、PIRMは、パターン形成（パターニング）された上部金属層と、パターン形成された底部金属層との間に重ねて配置されている一連の半導体及び他の薄膜を含む。これらの金属層にわたって２ポートデバイスが形成されている。インプリントリソグラフィは、これらのアレイを製造するために利用される製造方法の一つの形式である。
【０００４】
インプリントリソグラフィは通常、製造されることになる構造の造作を有するマスターとパターン形成（パターニング）されることになる基板材料とを接触させることによって、基板材料上に薄膜を高解像度でパターン形成するために利用される。パターン形成される薄膜を、誘電体、半導体、金属又は有機材料とすることができ、薄膜又は個別の層としてパターン形成することができる。インプリントリソグラフィは、高い処理量を有し、幅の広い基板を取り扱うことができ、高解像度を与えるために基板の光学的な平坦さに依存しないことから、ロールツーロール処理において特に有用である。しかしながら、この実施態様の制約は、PIRM構造の２ポートデバイスの構成要素を形成するために、７つもの別々の高さを有するエンボス加工されたマスクが必要とされるという事実に関連している。結果として、この数の別々の高さを有するエンボス加工されたマスクによって、マスクのマスター作製、エッチング及びインプリンティングの各工程において大きな負担が強いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、PIRM製造工程に関連して先に言及された問題を克服する、複数の薄膜デバイスを製造するための方法及びシステムが必要とされている。その方法及びシステムは、簡単で、廉価で、しかも既存の技術に容易に適合できなければならない。本発明はこれらの要求に対処する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、複数の薄膜デバイスを形成する方法である。本方法は、可撓性基板上で少なくとも１つの材料を粗くパターン形成すること、及び自動位置合わせインプリントリソグラフ（SAIL）工程を利用して可撓性基板上に複数の薄膜素子を形成することを含む。
【０００７】
本発明の他の態様及び利点を、一例として本発明の原理を示す添付の図面とともに取り上げる以下に記載する詳細な説明から明らかにする。
【発明の効果】
【０００８】
本発明の一態様は、複数の薄膜素子を形成する方法に関する。本発明の方法は、可撓性基板（710）上で少なくとも１つの薄膜材料を粗くパターン形成すること、自動位置合わせインプリントリソグラフ（SAIL）工程を利用して可撓性基板上に複数の薄膜素子を形成することを含む。本発明の構成によって、別々の高さを有するエンボス加工されたマスクの高さの数を減少させることができ、工程全体のマスクマスター作製及びエッチング工程の数を削減することができる。
【発明を実施するための最良の形態】
【０００９】
本発明は、複数の薄膜素子を形成するための方法及びシステムに関する。以下の説明は、当業者が本発明を製造し、使用できるようにするために提示され、特許出願及びその要件との関連において与えられる。本明細書に記載される実施形態への種々の変更、一般的な原理及び特徴は当業者には容易に明らかになるであろう。したがって本発明を図示される実施形態に限定することを意図するのではなく、本発明は、本明細書に記載されている原理及び特徴に一致する最も広い範囲を与えられるべきである。
【００１０】
例示を目的として図面に示すように、半導体デバイスを形成するための方法及びシステムを開示する。その方法及びシステムの様々な実施形態が、可撓性基板上に複数の薄膜素子を形成するために、自動位置合わせインプリントリソグラフ（SAIL）工程と共働して利用されることになる粗いパターン形成（パターニング）工程を提供する。結果として、薄膜素子の構造に関係なく、その薄膜素子の完全な電気的分離（絶縁）が達成される。さらに、SAIL工程と共働する粗いパターン形成（パターニング）工程を提供することにより、関連するエンボス加工マスクによって利用される別々の高さのその数を大幅に削減することができ、それによって工程全体のマスクマスター作製及びエッチング工程の数も削減することができる。
【００１１】
従来の工程は２つの大きな欠点を抱えており、それらの欠点が開示する実施形態によって取り扱われる。第１に、従来のSAIL工程は、PIRMアレイ内の隣接する素子間を電気的に分離するために、ダイオードに真性アモルファスシリコン（Si）層を利用することに依存していた。これは、メモリセルが金属障壁層を含む場合に問題になる。開示する実施形態を利用することによって、交差型素子の構造とは関係なく、交差型素子の完全な電気的分離（絶縁）が実現される。
【００１２】
従来の工程の第２の欠点は、その工程が、エンボス加工されたポリマー製マスクの上にプラズマ化学気相成長（PECVD）法によってシリコン層を適用、堆積させることを必要とすることにある。この堆積温度は250℃である。この高い温度のために、SAIL工程のために利用することができるマスク材料が制限される。開示する実施形態を利用することにより、エンボス加工によるリソグラフ工程の前に、全てのPECVD工程を実施することができる。室温処理の、上部の金属堆積のみにエンボス加工されたポリマー製マスクが適用される。これにより、低い限界温度を有するマスク材料を利用することができ、全ての重要な層を、周囲の温度環境に曝露することなく、順に堆積することができる。
【００１３】
図１は、半導体デバイスを形成する方法の上位レベルの流れ図である。第１の工程110は、可撓性基板上の少なくとも１つの材料を粗くパターン形成（パターニング）することを含む。一実施形態では、この工程は、いくつかの薄膜層をパターン形成することを含む。最後の工程120は、SAIL工程を利用して可撓性基板上に複数の薄膜素子を形成することを含む。
【００１４】
上記の概念は可撓性基板とともに利用されることに関連して開示されているが、その工程は可撓性基板以外の基板とともに実施することもできることに留意されたい。
【００１５】
開示する実施形態は、PIRM回路の配置が反復性であるために可能である。したがって、一実施形態では、PIRM回路は３つの領域、すなわちスイッチダイオードメモリセルのみを含む領域と、ダイオード及び交差部（クロスオーバ）のみを有する領域と、バイア及び絶縁性の交差部（クロスオーバ）のみを有する領域とからなる繰返しパターンに分割することができる。パターンが上記の３つの領域に対応するように、基板の粗い予備パターン形成（パターニング）が実施される場合には、後続のSAIL工程を実行するのが著しく簡単になる。
【００１６】
図２は、これら３つの領域の繰返しパターンを示す構造の断面を示す。構造200は、メモリセル領域210、ダイオード領域220、バイア領域230を含む。底部金属240も示されている。バイア領域230は底部金属240のみを含む。ダイオード領域220は、底部金属240の上にダイオード層を含む。一実施形態では、ダイオード層はPIN薄膜シリコン構造である。メモリセル領域210は、ダイオード層及びスイッチ層によって覆われている底部金属240を含む。一実施形態では、スイッチ層はアモルファスシリコンアンチヒューズ又はポリマーヒューズ材料である。
【００１７】
性能及び信頼性の点から、各PIRM層は、３つの領域210、220、230を含む10〜1000区画にさらに細分されることに留意されたい。各区画内のダイオード領域220及びバイア領域230の最小幅は、粗くパターン形成された領域と、その領域の上にエンボス加工される後続のポリマー製マスクとの間の位置合わせ及びパターン形成の許容差によって制限される。図３は、これらの領域によって消費されるダイの割合を位置合わせ及びパターン形成の許容差の関数として示す。図３から明らかなように、３つの領域210、220、230の各領域間の境界における許容差は±S/2である。ただし、Sは、位置合わせ不良、基板の歪み、オーバーエッチング／アンダーエッチング、露光過剰／露光不足などの全ての原因によって生じる全位置決め誤差であり、各領域の最小幅を画定する。したがって、それらの領域がより狭ければ、バイアがダイオードになり、ダイオードがメモリセルとなるであろう。
【００１８】
さらに、図４は、ダイ上の区画の数と、位置合わせ許容差と、メモリのために利用することができるダイの量（面積）との間の関係を示すグラフである。一般的に、区画の数が多くなり、位置合わせ許容差が大きくなると、メモリのために利用することができるダイの面積が小さくなる。たとえば、±50 μmの位置合わせ許容差で100区画（10行×10列）が利用される場合には、25×25mmの寸法のダイの概ね30％がメモリとして利用できなくなるであろう。本特許出願の場合、「粗くパターニングされる」とは、10〜50 μm（マイクロメートル）を指しており、その場合に25μmは、位置合わせ許容差に対して失われる有効な面積と、その精度で位置合わせするために必要とされる工程のコストとの間の適度な妥協値を表している。
【００１９】
一実施形態では、工程110は付加的な工程、たとえばシャドーマスク技法によって達成される。シャドーマスクを用いる場合、薄い金属箔又はプラスチックシートのような可撓性の薄膜から形成される物理的なマスク（シャドーマスク）が基板上に直接配置される。マスクは、材料が基板上に堆積される位置に対応する開口を有する。他の全ての領域では、シャドーマスクが、材料が堆積されるのを物理的に阻止する。工程において使用した後に、マスクは蓄積された材料から取り除かれるか、又は廃棄されなければならない。
【００２０】
別の実施形態では、工程110は減法（サブトラクティブ）工程で達成される。この実施形態では、上部金属層までのデバイス層の全てが連続したブランケットとして堆積（付着）され、エッチング工程を利用して、連続した薄膜が図２に示す領域にパターン形成（パターニング）される。その領域の寸法が比較的大きいことから、エッチング工程のためのマスクは、スクリーン印刷又はロールツーロールフォトリソグラフィで適用、被着される。
【００２１】
先に開示された実施形態に関連して加法（アディティブ）工程及び減法（サブトラクティブ）工程を説明するが、インクジェット印刷のような種々の異なる工程を利用して、薄膜層を粗くパターン形成（パターニング）することができることは当業者には容易に理解されよう。
【００２２】
先に説明したように、自動位置合わせインプリントリソグラフィ（SAIL）は、弾性（コンプライアントな）スタンプを使用して、被覆された基板上に三次元（３Ｄ）のポリマー製マスクを形作ることにより、基板材料上で薄膜を高解像度でパターン形成（パターニング）するための工程である。パターン形成される薄膜を、誘電体、半導体、金属又は有機材料とすることができ、薄膜積層体又は個別の層としてパターン形成（パターニング）することができる。インプリントリソグラフィは、処理量がより高く、より幅の広い基板を取り扱うことができ、平坦でない基板も許容するので、ロールツーロール処理において特に有用である。
【００２３】
図５は、図１の流れ図の工程120のさらに詳細な流れ図である。第１の工程121は、可撓性基板上に１つ又は複数の材料層を堆積、付着することを含む。一実施形態では、その材料層は底部金属、ダイオード層及びスイッチ層を含む。第２の工程122は、材料層上に三次元（３Ｄ）構造を形成することを含む。一実施形態では、３Ｄ構造はインプリントポリマーであり、押圧工具（スタンピングツール）を利用して形成される。押圧工具（スタンピングツール）を利用して、材料層内に３Ｄパターンを形成するための方法は「A Method and System for Forming a Semiconductor Device」という名称の特許出願第10/184,587号に記載され、この特許出願を参照することにより、その内容を全て本明細書に取り入れる。最後の工程123は、複数の薄膜デバイスの所望の特性に基づいて、少なくとも１つの材料をパターン形成（パターニング）することを含む。
【００２４】
一旦、インプリントポリマー内に３Ｄパターンが形成されたなら、結果として形成された構造は、種々の半導体デバイスの形成において実施することができる。したがって、その構造は交差型メモリアレイを形成する際に特に有用である。
【００２５】
［交差型アレイ］
交差型（クロスポイント）メモリアレイは、平行に離隔して配置されている１組の導体からなる層、及びそれと直交し、かつ平行に離隔して配置されている１組の導体からなる層の２つの層と、その間に配置されている半導体層とを含むことが好ましい。２組の導体は行電極及び列電極を形成し、各行電極がただ１つの場所において各列電極と交差するように重ねられている。
【００２６】
交差型アレイをさらに詳細に理解するために、さらに図６を参照されたい。図６は交差型アレイ600の単一の素子を示す。それぞれ交差する場所において、直列に接続されているダイオード及びヒューズのように機能する半導体層630を介して、行電極610と列電極620との間に１つの接続が形成されている。アレイ内のダイオードは全て、全ての行電極と全ての列電極との間に共通の電位が印加される場合に、全てのダイオードに同じ方向のバイアスがかかるように配向されている。ヒューズ素子は、その中に臨界電流が流れるときに開回路になる個別の素子として実現することができ、又はダイオードの挙動の中に組み込まれる場合もある。
【００２７】
上記の交差型アレイは、限定はしないが、抵抗、キャパシタ、ダイオード、ヒューズ、アンチヒューズなどを含む、種々の半導体デバイスを形成する際に利用可能であることは当業者には容易に理解されよう。
【００２８】
図７は、一実施形態による構造の斜視図を示す。構造700は、可撓性基板710、底部金属層720、ダイオード層730、スイッチ層740、エンボス加工された３Ｄポリマー製マスクの２つの区画750、760を含む。エンボス加工されたポリマー製マスクの区画750、760はそれぞれ、PIRMアレイを形成するために必要とされる構造、すなわち薄膜のない領域と、パターン形成（パターニング）された底部金属線と、パターン形成（パターニング）された上部金属線と、絶縁性の交差部（クロスオーバ）と、上部金属から底部金属への接続（バイア）と、交差型（クロスポイント）ダイオードと、交差型（クロスポイント）メモリセルとを形成するために必要とされる全ての造作を含む。さらに、５つの別々のステップ高さ761、762、763、764、765を示す。薄い（約100 nm）ポリマー残留物755が、２つのエンボス加工されたポリマー製マスクの区画750と760との間の空間を繋ぐ。さらに、隣接するマスク段の間の垂直方向の隔離距離は約0.5〜1.0 μmである。
【００２９】
一実施形態では、可撓性基板710はポリイミド材料である。底部金属層720は、金属の１つ又は複数の層あるいは、導電性酸化物もしくは有機材料を含む他の導電性材料からなる１つ又は複数の層とすることができる。ダイオード層730は、薄膜シリコンPINダイオードとすることができる。スイッチ層740は、アモルファスシリコン層アンチヒューズとすることができ、アモルファスシリコン層アンチヒューズと下層のダイオードとの間に金属障壁が存在する。代替的には、スイッチ層は有機ポリマーヒューズである。エンボス加工されたポリマー製マスクの区画750、760は、光硬化性ポリマー材料などから形成される。
【００３０】
図８は、一実施形態による複数の薄膜デバイスを形成するための工程を示す。例示を目的として、図８（ａ）〜図８（ｇ）は、図８の工程の実施中に結果として形成される構造を示す。
【００３１】
第１の工程801は、３Ｄ構造の第１の部分を除去することを含む。この工程は、ポリマー残留物と、薄膜の全ての部分とを基板まで下方にエッチングすることを含む。ここでは、薄膜がポリマー製マスクよりも著しく速い速度でエッチングされるのであれば、ウエットエッチング工程又はドライエッチング工程のいずれをも利用することができる。図８（ａ）は、工程801を実行した後に結果として形成される構造を示す。図から明らかなように、可撓性基板710の第１の部分が露出されている。
【００３２】
第２の工程802は、第１の平坦化ポリマーを３Ｄ構造に適用することを含む。平坦化ポリマーの例として、フォトレジスト、UV（紫外線）硬化ポリマー及びスピンオンガラスを挙げることができる。３Ｄ構造及び第１の平坦化ポリマー材料は、他の部分には概ね影響を及ぼすことがないようにしながら、各材料に衝撃を加えることが可能であるようなエッチング工程が存在するように選択されることが重要である。一実施形態では、グラビアコーティングのような方法を利用して、ロールツーロール環境において再平坦化が実施される。グラビアコーティングは、テクスチャーローラを利用して良好に調整された薄い材料層を可撓性ウエブに転写するために商用印刷の分野において広く使用されている。
【００３３】
第３の工程803は、第１の平坦化ポリマーの一部を除去することを含む。図８（ｂ）は、第１の平坦化ポリマー770の残りの部分を含む構造を示す。一実施形態では、第１の平坦化ポリマーは、反応性イオンエッチング（RIE）又はイオンミリングのようなドライエッチング工程によって除去され、ただしそのエッチングは３Ｄポリマー構造に対して選択性を有する。
【００３４】
RIE工程では、基板は、いくつかの気体が導入された反応器内に配置される。RF電源を利用して、気体混合物内のプラズマに衝撃が加えられ、気体分子が分解されて、イオン及び反応性化学種が生成される。そのイオン及び反応性化学種は、エッチングされる材料の表面と反応して、別の気体材料が形成される。これは、RIEエッチングの化学的な関与として知られている。現実にはスパッタリング堆積工程に類似の物理的な関与もある。
【００３５】
イオンが十分に高いエネルギーを有する場合には、それらのイオンは、化学反応を利用することなく、エッチングされることになる材料に衝撃を与えて原子を放出させることができる。多くの調整すべきパラメータが存在するので、化学エッチング及び物理エッチングの平衡をとるドライエッチング工程を開発することは非常に難しい作業である。化学的な関与は等方性であり、物理的な関与は異方性が強いので、その平衡を変化させることにより、エッチングの異方性に影響を及ぼすことができる。したがって、RIEは方向性（異方性）の強いエッチングを実施することができる。
【００３６】
イオンミリングは物理的なドライエッチング技法であり、サンプルが加速された単一のエネルギーの不活性イオンからなる平行化されたビームに曝露され、それによってイオンが衝突することに起因して材料が除去される。イオンミリングシステムは、通常、約200 V〜約1.5kVの範囲の加速電圧を供給するカウフマン型の二重格子イオン源を組み込まれている。通常、作用する気体としてアルゴン（圧力（ｐ）約2×10-4 Torr）が利用される。試料は、到来するArイオンに対して傾けることができる回転式の水冷ステージに載置される。
【００３７】
イオンミリングは、サブミクロンの格子を製造するために利用され、また金属／絶縁体／半導体のようなかなり異なる材料でもエッチング速度が類似の大きさを有するので（500 eV−Arイオンの場合、たとえばGaAs：80 nm/min、Au：75nm/min、窒化シリコン：25nm/min、フォトレジスト：約20 nm/min）、金属／絶縁体／半導体の組み合わせのような材料を含む試料を構造化するためにも利用される。したがってイオンミリングは、異方性エッチングを実行するための非常に自由度の高い道具を提供する。
【００３８】
これまでに開示した実施形態に関連して、イオンミリング及びRIEエッチング工程を説明してきたが、本発明の精神及び範囲内に留まりながら、種々の異なるエッチング工程を利用することが可能であることは当業者には容易に理解されよう。
【００３９】
第４の工程804は、３Ｄ構造の第２の部分を除去することを含む。ここでは、１つ分のステップ高さが３Ｄ構造から除去される。図８（ｃ）は、３Ｄ構造（１つ又は複数）750、760から別のステップ高さが除去された後の構造を示す。その露出する表面は、３Ｄ構造の下の粗いパターンに応じて、底部金属層、ダイオード層又はスイッチ層である。一実施形態では、このエッチング工程は選択性を有し、エンボス加工されたポリマーを除去するが、第１の平坦化ポリマーを除去しない。
【００４０】
スイッチ層が導電性ポリマーヒューズである場合には、スイッチ層を非有機障壁によって保護し、スイッチ層が先行するエッチング工程の間にエッチングされるのを防ぐことが必要な場合もあることに留意されたい。この場合、非有機障壁は、その工程のこの時点でエッチングによって除去される。この工程は、アモルファスシリコンから形成されているスイッチ層と共働して金属障壁層が利用される場合には不要である。
【００４１】
第５の工程805は、構造の残りの部分に上部金属層を適用、被着することを含む。図８（ｄ）は、上部金属層780を適用した後の構造を示す。底部金属層と同様に、上部金属層780は、金属、有機物、誘電体又は半導体からなる１つ又は複数の層である。
【００４２】
次の工程806は、上部金属層に第２の平坦化ポリマーを堆積、付着することを含む。このポリマーは、第１の平坦化ポリマーと同じ種類のポリマーを利用でき、又は異なるポリマーを使用することができる。次の工程807は、第２の平坦化ポリマーの第１の部分を除去し、それにより上部金属層の第１の部分を露出させることを含む。図８（ｅ）は、第２の平坦化ポリマー790の残りの部分と、上部金属層780の露出された部分とを含む構造を示す。一実施形態では、第２の平坦化ポリマーは、RIE又はイオンミリングのようなドライ工程によって除去され、そのエッチングは上部金属層に対して選択性がある。
【００４３】
次の工程808は、第２の平坦化ポリマーの第２の部分を除去し、それにより上部金属の別の部分を露出させることを含む。図８（ｆ）は、第２の平坦化ポリマー790の残りの部分及び上部金属層780の別の露出された部分を含む構造を示す。図８（ｆ）から明らかなように、スイッチ層720の一部も露出する。
【００４４】
次の工程809は、第２の平坦化ポリマーの側壁から任意の金属を除去することを含む。一実施形態では、このエッチング工程は選択性を有し、上部金属層を除去するが、第２の平坦化ポリマー又は基板を除去しない。
【００４５】
最後の工程810は、第２の平坦化ポリマーの残りの部分を除去することを含む。図８（ｇ）は、PIRMアレイを製造する際に利用される薄膜素子の完全な構成要素、すなわち上部金属のみ、バイア、交差型（クロスポイント）ダイオード、交差型（クロスポイント）メモリセル、交差部（クロスオーバ）（エンボス加工されたポリマーによってもたらされている電気的な接続分離）、底部金属のみ、露出された基板を含む構造を示す。交差部（クロスオーバ）は、メモリセルを有する領域上に示されているが、交差部をダイオードのみの領域又は底部金属のみの領域上に堆積、付着することもできることに留意されたい。
【００４６】
図９は、別の実施形態による構造の斜視図を示す。構造900は、可撓性基板910、底部金属層920、ダイオード層930、スイッチ層940、エンボス加工された３Ｄポリマー製マスクの２つの区画950、960を含む。エンボス加工されたポリマー製マスクの各区画950、960は、PIRMアレイを形成するために必要とされる構造、すなわち薄膜のない領域、パターン形成された底部金属線、パターン形成された上部金属線、絶縁性の交差部（クロスオーバ）、上部金属から底部金属への接続（バイア）、交差型（クロスポイント）ダイオード、交差型（クロスポイント）メモリセルを形成するために必要とされる造作の全てを含む。
【００４７】
さらに、７つの別々の高さのステップ961、962、963、964、965、966、967を示す。薄い（約100 nm）ポリマー残留物955が、エンボス加工されたポリマー製マスクの２つの区画950と960の間の空間を繋ぐ。さらに隣接するマスク段の間の垂直方向の隔離距離は約0.5〜1.0 μmである。
【００４８】
先に説明された実施形態と同様に、可撓性基板910はポリイミド材料である。底部金属層920は、１つ又は複数の金属層、あるいは導電性酸化物もしくは有機材料を含む他の導電性材料からなる１つ又は複数の層とすることができる。ダイオード層930は、薄膜シリコンPINダイオードとすることができる。スイッチ層940は、アモルファスシリコン層アンチヒューズとすることができ、アモルファスシリコン層アンチヒューズと下層のダイオードの間には金属障壁が存在する。代替的には、スイッチ層を有機ポリマーヒューズとすることができる。エンボス加工されたポリマー製マスクの区画950、960は光硬化性ポリマー材料などから形成される。
【００４９】
図１０は、一実施形態による、複数の薄膜デバイスを形成するための工程を示す。例示するために、図１０（ａ）〜図１０（ｅ）が、図１０の工程の実施中に結果として形成される構造を示す。
【００５０】
第１の工程1001は、３Ｄ構造の第１の部分を除去することを含む。この工程は、任意のポリマー残留物と、薄膜の全ての部分とを基板まで下方にエッチングすることを含む。ここでは、薄膜層がポリマー製マスクよりも著しく速い速度でエッチングされるのであれば、ウエットエッチング又はドライエッチングのいずれの工程をも利用するができる。図１０（ａ）は、工程1001を実行した後に結果として形成される構造を示す。図から明らかなように、可撓性基板910の第１の部分が露出されている。
【００５１】
第２の工程1002は、３Ｄ構造に第１の平坦化ポリマーを適用、堆積することを含む。平坦化ポリマーの例として、フォトレジスト、UV（紫外線）硬化性ポリマー及びスピンオンガラスを挙げることができる。３Ｄ構造及び第１の平坦化ポリマー材料は、他の部分には概ね影響を及ぼすことがないようにしながら、各材料に衝撃を加えることが可能であるようなエッチング工程が存在するように選択されることが重要である。一実施形態では、グラビアコーティングのような方法を利用して、ロールツーロール環境において再平坦化が実施される。図１０（ｂ）は、第１の平坦化ポリマー970を堆積、適用した後の構造を示す。
【００５２】
第３の工程1003は、３Ｄ構造の第２の部分を除去することを含む。ここでは、１つ分のステップ高さが３Ｄ構造から除去される。図１０（ｃ）は、別のステップ高さが３Ｄ構造（１つ又は複数）950、960から除去された後の構造を示す。３Ｄ構造の下の粗いパターンに応じて、露出する表面は、底部金属層、ダイオード層又はスイッチ層の場合がある。ここでは、露出された表面は底部金属層920である。一実施形態では、このエッチング工程は選択性を有し、エンボス加工されたポリマーを除去するが、第１の平坦化ポリマーを除去しない。
【００５３】
第４の工程1004は、３Ｄ構造の第３の部分を除去することを含む。ここでは、別のステップ高さが３Ｄ構造から除去される。図１０（ｄ）は、別のステップ高さが３Ｄ構造（１つ又は複数）950、960から除去された後の構造を示す。露出された表面はダイオード層930である。一実施形態では、このエッチング工程は異方性であり、エンボス加工されたポリマーを除去するが、第１の平坦化ポリマーを除去しないような選択性を有する。
【００５４】
第５の工程1005は、３Ｄ構造の第４の部分を除去することを含む。ここでは、別のステップ高さが３Ｄ構造から除去される。図１０（ｅ）は、別のステップ高さが３Ｄ構造（１つ又は複数）950、960から除去された後の構造を示す。ここでは、露出された表面はスイッチ層940である。一実施形態では、このエッチング工程は異方性であり、エンボス加工されたポリマーを除去するが、第１の平坦化ポリマーを除去しないような選択性を有する。この工程の残りの工程は、図８に示される工程の工程805〜810と全く同じものである。
【００５５】
本発明の方法及びシステムの種々の実施形態は、可撓性基板上に複数の薄膜素子を形成するために、自動位置合わせインプリントリソグラフ（SAIL）工程と共働して利用されることになる粗いパターニング工程を提供する。結果として、その構造には関係なく、薄膜素子の完全な電気的な分離が達成される。さらに、SAIL工程とともに粗いパターニング工程を提供することにより、関連するエンボス加工されたマスクによって利用される別々の高さのその数を大幅に削減し、それによって全工程のマスクマスター作製及びエッチング工程の数を削減することができる。
【００５６】
さらに分析することなく、上記の説明が本発明の要点を十分に明らかにしているので、従来技術の観点から、本発明の一般的な、又は特有の態様の不可欠な特徴を適切に構成する造作を省くことなく、現在の知識を適用することによって、本発明人以外の人が種々の応用形態に対して本発明を容易に適合させることができるであろう。したがって、そのような応用形態は、添付の特許請求の範囲の記載と等価の意味及び範囲内に含まれるべきであり、そのように意図されている。本発明のある特定の実施形態に関して説明してきたが、当業者には明らかである他の実施形態も、添付の特許請求の範囲の記載において画定されるような本発明の範囲内にある。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態による半導体デバイスを形成する方法の上位レベルの流れ図である。
【図２】本発明の一実施形態の、３つの領域を画定する粗くパターン形成された初期の薄膜の平面図である。
【図３】それぞれの領域によって消費されるダイの割合を、位置合わせ及びパターン形成の許容差の関数として示す図である。
【図４】ダイ上の区画の数、位置合わせ許容差及びメモリのために利用することができるダイの量の間の関係を示すグラフである。
【図５】本発明の一実施形態の、図１の流れ図の工程120のさらに詳細な流れ図である。
【図６】本発明の一実施形態による交差型（クロスポイント）素子の図である。
【図７】本発明の一実施形態による構造の斜視図である。
【図８】本発明の一実施形態の、複数の薄膜デバイスを形成するための工程を示す図である。
【図８ａ】本発明の一実施形態の、図８の工程の実施中に結果として形成される構造を示す図である。
【図８ｂ】本発明の一実施形態の、図８の工程の実施中に結果として形成される構造を示す図である。
【図８ｃ】本発明の一実施形態の、図８の工程の実施中に結果として形成される構造を示す図である。
【図８ｄ】本本発明の一実施形態の、図８の工程の実施中に結果として形成される構造を示す図である。
【図８ｅ】本発明の一実施形態の、図８の工程の実施中に結果として形成される構造を示す図である。
【図８ｆ】本発明の一実施形態の、図８の工程の実施中に結果として形成される構造を示す図である。
【図８ｇ】本発明の一実施形態の、図８の工程の実施中に結果として形成される構造を示す図である。
【図９】本発明の別の実施形態による構造の斜視図である。
【図１０】本発明の別の実施形態の、複数の薄膜デバイスを形成するための工程を示す図である。
【図１０ａ】本発明の一実施形態の、図１０の工程の実施中に結果として形成される構造を示す図である。
【図１０ｂ】本発明の一実施形態の、図１０の工程の実施中に結果として形成される構造を示す図である。
【図１０ｃ】本発明の一実施形態の、図１０の工程の実施中に結果として形成される構造を示す図である。
【図１０ｄ】本発明の一実施形態の、図１０の工程の実施中に結果として形成される構造を示す図である。
【図１０ｅ】本発明の一実施形態の、図１０の工程の実施中に結果として形成される構造を示す図である。
【符号の説明】
【００５８】
210      メモリセル領域
220      ダイオード領域
230      バイア領域
240      底部金属
600      交差型アレイ
610      行電極
620      列電極
630      半導体層
710      可撓性基板
720      底部基板
730      ダイオード層
740      スイッチ層
750      区画
760      区画
770      平坦化ポリマー
780      上部金属層
790      平坦化ポリマー
910      可撓性基板
920      底部金属層
930      ダイオード層
940      スイッチ層
950      区画
955      ポリマー残留物
960      区画
961〜967      ステップ
970      平坦化ポリマー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図８ｅ】
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【図８ｆ】
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【図８ｇ】
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【図９】
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【図１０】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１０ｅ】
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