(57)【要約】【課題】ヘテロ界面を利用した電界効果型トランジスタの低オン抵抗化と高耐圧化の両立を可能にする半導体装置及びその製造方法を提供する。【解決手段】Ｎ＋型ＳｉＣ基板１とＮ−型ＳｉＣドレイン領域２から成る半導体基体の一主面に接して形成され、前記半導体基体とはバンドギャップが異なるヘテロ半導体領域（第一へテロ半導体領域４、第二ヘテロ半導体領域３、ソース引き出し領域１４、コンタクト領域１３から成る）と、前記ヘテロ半導体領域と前記半導体基体との接合部に隣り合う部分にゲート絶縁膜６を介して形成されたゲート電極７と、前記ヘテロ半導体領域と接続されたソース電極８と、前記半導体基体とオーミック接続されたドレイン電極１０とを有する半導体装置において、前記ヘテロ半導体領域は積層された１層目の多結晶Ｓｉ層１１、２層目の多結晶Ｓｉ層１２から成る。【選択図】    図１
2006278910.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体の一主面に接して形成され、前記半導体基体とはバンドギャップが
異なるヘテロ半導体領域と、
前記ヘテロ半導体領域と前記半導体基体との接合部に隣り合う部分にゲート絶
縁膜を介して形成されたゲート電極と、
前記ヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置に
おいて、
前記ヘテロ半導体領域は積層された複数の半導体層から成ることを特徴とする
半導体装置。
【請求項２】
前記ヘテロ半導体領域は第一導電型の第一へテロ半導体領域及び第二導電型の
第二ヘテロ半導体領域から成り、
前記ゲート電極は、前記第一ヘテロ半導体領域と第一導電型の前記半導体基体
との接合部に隣り合う部分に前記ゲート絶縁膜を介して形成され、
前記第二ヘテロ半導体領域が前記ソース電極に接続され、
前記第一へテロ半導体領域は、前記第二ヘテロ半導体領域の上に形成された第
一導電型の引き出し領域を介して前記ソース電極と接続されていることを特徴と
する請求項１記載の半導体装置。
【請求項３】
前記半導体基体がＳｉＣ、ＧａＮ、ダイヤモンドのいずれかから成り、
前記へテロ半導体領域が単結晶、アモルファス、多結晶のＳｉ、ＧａＡｓ、Ｇ
ｅ、ＳｉＧｅの少なくとも１つから成ることを特徴とする請求項１または２記載
の半導体装置。
【請求項４】
前記ヘテロ半導体領域の少なくとも最下層に第二導電型となる不純物を導入す
る工程と、
前記ヘテロ半導体領域の少なくとも最上層に第一導電型となる不純物を導入す
る工程とを有することを特徴とする請求項１または２記載の半導体装置の製造方
法。
【請求項５】
前記半導体基体上に前記へテロ半導体領域を形成するために多結晶Ｓｉ層を形
成する工程と、
前記多結晶Ｓｉ層の少なくとも最下層に第二導電型となる不純物を導入する工
程と、
前記多結晶Ｓｉ層の少なくとも最上層に第一導電型となる不純物を導入する工
程とを有し、
前記第一へテロ半導体領域は、前記ゲート絶縁膜と隣り合う領域において第一
導電型となる不純物を導入する工程により形成することを特徴とする請求項２記
載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の技術としては、下記特許文献１の「炭化珪素半導体装置」に記載される
ヘテロ界面を利用した電界効果型トランジスタがある。  
この従来例においては、ゲート電極に印加する電圧により、ヘテロ界面での障
壁厚さを制御し、素子オン時にはトンネル電流によりキャリアを通過させるもの
である。この素子では、ＭＯＳＦＥＴのようなチャネル領域が存在せず、高いチ
ャネル抵抗の影響を受けにくいデバイス構造を有することが特徴となっており、
高耐圧で低オン抵抗のパワー半導体スイッチを提供するものである。
【０００３】
【特許文献１】特開２００３−３１８３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術において、より高耐圧の逆方向特性を得るためには、多結晶Ｓｉ
層の不純物をＰ＋型とすることが考えられる。なお、オン抵抗を低い状態に保つ
ためには、ゲート絶縁膜の界面付近の多結晶Ｓｉ層をＮ＋型とし、さらにソース
電極と低抵抗で接続するために多結晶Ｓｉ層の表面部にＮ＋型のソース引き出し
領域を形成する必要があった。このような構造を形成しようとする場合、多結晶
Ｓｉ層に導電型の異なる領域を形成する必要があるが、厚みの限られた膜中に深
さ方向に不純物分布を持たせることは非常に困難であり、このため、ヘテロ界面
を利用した電界効果型トランジスタの低オン抵抗化と高耐圧化の両立が不可能で
あった。  
本発明の目的は、ヘテロ界面を利用した電界効果型トランジスタの低オン抵抗
化と高耐圧化の両立を可能にする半導体装置及びその製造方法を提供することに
ある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、半導体基体の一主面に接する前記半導
体基体とはバンドギャップが異なるヘテロ半導体領域と、このヘテロ半導体領域
と前記半導体基体との接合部に隣り合う部分にゲート絶縁膜を介して形成された
ゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基
体とオーミック接続されたドレイン電極とを有し、前記ヘテロ半導体領域は積層
された複数の半導体層から成っている。
【発明の効果】
【０００６】
本発明によれば、ヘテロ界面を利用した電界効果型トランジスタの低オン抵抗
化と高耐圧化の両立を可能にする半導体装置及びその製造方法を提供することが
できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下
で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。  
《第一の実施の形態》
本発明の第一の実施の形態について図１〜図７をもとに説明する。  
〈半導体装置の構成〉
図１（ａ）は、本実施の形態における電界効果トランジスタのデバイス断面構
造を示す図である。  
本図は単位セルを２個対向して並べた断面を示す。実際にはこれらのセルが複
数並列に接続されて素子を形成するが、これらの断面構造で代表して説明する。
【０００８】
まず、半導体装置の構成について説明する。高濃度Ｎ（すなわち、Ｎ＋）型Ｓ
ｉＣ基板（基板領域）１の一主面上には、低農度Ｎ（すなわち、Ｎ−）型ＳｉＣ
ドレイン領域２が形成されている。このドレイン領域２は、ＳｉＣ基板１上に成
長させたエピタキシャル層により構成されている。ＳｉＣはいくつかのポリタイ
プ（結晶多形）が存在するが、ここでは代表的な４Ｈ−ＳｉＣとして説明する。
なお、他の６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣであっても構わない。なお、図１では基
板１とドレイン領域２の厚みの概念を省略している。実際には基板１は数１００
μｍの厚みを持ち、ドレイン領域２の厚みは数μｍから１０数μｍ程度である。
【０００９】
Ｎ−型ＳｉＣドレイン領域２の一主面側には多結晶シリコンによるＰ＋型である
第二ヘテロ半導体領域３が形成されている。ＳｉＣと多結晶シリコンはバンドギ
ャップが異なり、電子親和力も異なる。界面にはヘテロ接合が形成される。これ
が多結晶シリコンをヘテロ半導体領域とする所以である。また、Ｎ−型ＳｉＣド
レイン領域２とＰ＋型の第二ヘテロ半導体領域３との接合部に隣接して、Ｎ＋型の
第一へテロ半導体領域４が形成されている。
【００１０】
この第一へテロ半導体領域４に接してゲート絶縁膜６を介してゲート電極７が
形成されている。Ｐ＋型の第二ヘテロ半導体領域３は、Ｐ＋型のコンタクト領域１
３を介してソース電極８に接続されている。また、Ｎ＋型の第一へテロ半導体領
域４は、同じくＮ＋型のソース引き出し領域１４を介してソース電極８と電気的
に低抵抗で接続されている。基板１の裏面には、ドレイン電極１０が電気的に低
抵抗でオーミック接続されている。ゲート電極７は、層間絶縁膜９によりソース
電極８とは絶縁分離されている。１５は層間絶縁膜９に設けられたコンタクトホ
ールである。
【００１１】
図２には、積層された多結晶Ｓｉから成るヘテロ半導体領域を拡大して示して
いる。１層目の多結晶Ｓｉ層１１の上に、２層目の多結晶Ｓｉ層１２が形成され
ている。ここで１層目の多結晶Ｓｉ層１１は、Ｐ＋型の第二ヘテロ半導体領域３
とＮ＋型の第一へテロ半導体領域４とからなっている。２層目の多結晶Ｓｉ層１
２は、Ｐ＋型のコンタクト領域１３とＮ＋型のソース引き出し領域１４とからなっ
ている。本実施の形態における構造上の特徴は、このようにヘテロ半導体領域が
積層された多結晶Ｓｉ層から成ることにある。
【００１２】
基本的なオン／オフの動作については従来例と同様であるが、本実施の形態に
おいては、主たるヘテロ接合、言い換えれば大部分のヘテロ接合がＰ＋型多結晶
Ｓｉによるものであるため、界面における障壁高さが大きい。そのため、逆方向
特性において高耐圧が得られると同時にゲート電極７からの電界により電流を駆
動する領域がＮ＋型多結晶ＳｉとＮ−型ＳｉＣのヘテロ接合であるために、オン抵
抗を小さくできるものとなる。
【００１３】
〈半導体装置の製造方法〉
以下、図２（ａ）〜図４（ｊ）を用いて、本実施の形態における電界効果型ト
ランジスタの製造方法を説明する。  
図１（ａ）では、高濃度Ｎ（Ｎ＋）型ＳｉＣ基板１の一主面上にエピタキシャ
ル成長させた低農度Ｎ（Ｎ−）型ＳｉＣドレイン領域２を形成する。
【００１４】
図２（ｂ）では、ドレイン領域２の表面が前処理等により清浄化された後、１
層目の多結晶シリコン層１１が堆積される。ここで多結晶シリコン層１１（図１
のヘテロ半導体領域３参照）は、Ｐ＋型となるようイオン注入等の手段を使って
不純物が導入される。不純物種としては例えば硼素（Ｂ）等が好適である。気相
拡散等の手段を用いても構わない。
【００１５】
図２（ｃ）では、さらにその上に２層目の多結晶シリコン層１２が積層される。
ここでは２層目の多結晶シリコン層１２にもＰ＋型となるようイオン注入等の手
段を使って不純物が導入される。図では多結晶シリコン層１２は全面に渡りＰ＋
型としているが、所望の領域に選択的にパターニングして不純物を導入しても構
わない。
【００１６】
図３（ｄ）では、２層目の多結晶Ｓｉ層１２の表面から、所望の位置にフォト
リソグラフィー等を用いて選択的にＮ＋型となる不純物がイオン注入等を用いて
導入され、図１のＮ＋型ソース引き出し領域１４を形成するためのＮ＋型不純物領
域３１が形成される。不純物種としては例えば砒素（Ａｓ）等が好適である。
【００１７】
ここで構造上注目すべきは、導入した不純物であるＡｓの拡散が抑えられ、１
層目の多結晶Ｓｉ層１１の底部ではＰ＋型領域が残っていることである。この深
さ方向の不純物分布について一旦、プロセスフローの説明から離れ、図５〜図７
をもとに説明する。
【００１８】
まず、本発明者らが鋭意実験を行った結果の一例を図５で説明する。図５にお
いては、横軸が多結晶Ｓｉ層の深さ方向の距離を表し、縦軸がＡｓの不純物量を
示す。例えば厚み１μｍの多結晶Ｓｉ層を２層積層した場合の、２次イオン質量
分析法（ＳＩＭＳ）による分析結果である。  
図には予めＢを各層に導入してＰ＋型としてからＡｓを表面よりイオン注入し
た場合を“（１）バックグランドはＢ＋ドープ”として記載している。何もドー
プしていない状態からＡｓをイオン注入した場合を“（２）バックグランドはノ
ンドープ”として記載している。また、熱処理としては電界効果トランジスタの
トータルプロセスを鑑み、Ｎ２雰囲気による９５０℃、２０分のアニールを２回
実施し、その後、１０００℃で１分のＲＴＡ（Rapid Thermal Anneal）を１回実
施した後のものである。  
同図から明らかなように、多結晶Ｓｉを積層構造とすることで界面にＡｓが溜
まっていることが判る。また、（１）バックグランドはＢ＋ドープとした場合に
は、Ａｓ分布が浅く表面濃度が高くなっている。本発明では、ヘテロ接合を利用
した電界効果型トランジスタの構造へこの現象を応用する。
【００１９】
図６において、そのコンセプトを説明する。横軸が多結晶Ｓｉ層の深さ方向の
距離を表し、縦軸がＡｓの不純物量を示す。破線で描かれたラインは、多結晶Ｓ
ｉ層が積層構造でない場合のＡｓ分布６１であり、実線で描かれたラインは、多
結晶Ｓｉが積層構造となっている場合のＡｓ分布６２である。  
多結晶Ｓｉ層が積層構造でない場合のＡｓ分布６１は、表面濃度が他方より低
く、なおかつ多結晶Ｓｉ層中でより深い位置まで分布する。それに対し、多結晶
Ｓｉ層が積層構造となっている場合のＡｓ分布６２では、表面濃度が高く、浅い
分布となる。また、１層目と２層目の境界においてＡｓが溜まる。積層された多
結晶Ｓｉ層の厚みをａとして、そのときのＰ＋型不純物の濃度がｂであったとす
ると、積層したことで、多結晶Ｓｉ層とＮ−型ＳｉＣドレイン領域２とのヘテロ
界面がＮ＋型にならずにＰ＋型領域を残せるということが判る。
【００２０】
図７は、積層された多結晶Ｓｉ層において、Ａｓ等の不純物が界面に溜まるメ
カニズムを説明したものである。１層目の多結晶Ｓｉ層１１の上に２層目の多結
晶Ｓｉ層１２が積層されている。ここで、１層目の多結晶Ｓｉ層１１の粒界部７
１に対して、２層目の多結晶Ｓｉ層１２の粒界部７２は、形成箇所がずれている。
このように不純物の拡散速度が速い粒界部７１、７２がずれることで、Ａｓが界
面に溜まるものと考えられる。  
以上説明したように、多結晶Ｓｉ層を積層することで、Ａｓの深さ方向の拡散
を抑制し、最表面側にＮ＋型領域、最底部にＰ＋型領域を形成することが可能であ
る。
【００２１】
ここで引き続きプロセスフローの説明に戻る。  
図３（ｅ）では、ゲート電極７（図１参照）を形成する箇所において、積層さ
れた多結晶Ｓｉ層がエッチングされる。エッチングされた多結晶Ｓｉ層の窪みを
エッチング部３２と呼ぶことにする。
【００２２】
図３（ｆ）では、エッチングに用いたマスクをそのまま用い、斜め回転イオン
注入等により、エッチング部３２の側面に砒素等の不純物が選択的に導入されて、
Ｎ＋型の第一へテロ半導体領域４が形成される。または、デポ膜からの拡散によ
る不純物の導入を用いて形成しても構わない。もしくは別のフォトマスクを用い、
表面から不純物を導入しても構わない。その後、シリコン酸化膜からなるゲート
絶縁膜６が厚み数１００〜数１０００Å程度堆積される。
【００２３】
図３（ｇ）では、ゲート絶縁膜６上にゲート電極７（図１）を形成するための
多結晶シリコン層３３が積層される。厚みは、ゲート電極としてエッチング部３
２を十分埋め込むように調整される。
【００２４】
図４（ｈ）では、ゲート電極７が所望の形状となるようにパターニングされる。
【００２５】
図４（ｉ）では、その上を被うように層間絶縁膜４１が形成される。  
図４（ｊ）では、層間絶縁膜４１の一部にコンタクトホール１５が開口され、
金属等によるソース電極８がヘテロ半導体領域３と電気的に低抵抗で接続される。
９はコンタクトホール１５が設けられた層間絶縁膜である。  
また、基板１の裏面側には全面に渡り低抵抗なオーミック接続となるように金
属等によるドレイン電極１０が形成される。以上のようにして本実施の形態の電
界効果型トランジスタが完成する。
【００２６】
〈動作〉
次に、本実施の形態の製造方法により作られた電界効果型トランジスタの動作
について、効果を交えて説明する。  
ソース電極８を基準としてゲート電極７に印加される電圧がある閾値電圧以下
の場合は、素子はオフ状態である。ドレイン電極１０に素子耐圧以下の高電圧が
印加された場合、第二ヘテロ半導体領域３や第一ヘテロ半導体領域４とドレイン
領域２とのヘテロ界面に障壁が存在するために、ドレイン電極１０とソース電極
８間には電流は流れず、耐圧を保持する。ドレイン電極１０とソース電極８間に
かかる電圧により、空乏層がＮ−型ドレイン領域２に伸張する。
【００２７】
ソース電極８を基準としてゲート電極７に印加される電圧がある閾値電圧以上
になると、素子はオン状態となる。ゲート電極７からの電界により、第一へテロ
半導体領域４とゲート絶縁膜６、Ｎ−型ＳｉＣドレイン領域２が交差するポイン
トにおいて障壁の厚みが狭まり、トンネル電流によりキャリアが通過できるよう
になる。ドレイン電極１０とソース電極８間に、第一へテロ半導体領域４、ソー
ス引き出し領域１４を介して電流が流れるようになる。
【００２８】
以上説明したように本実施の形態の半導体装置は、半導体基体（Ｎ＋型ＳｉＣ
基板１とＮ−型ＳｉＣドレイン領域２から成る）の一主面に接して形成され、前
記半導体基体とはバンドギャップが異なるヘテロ半導体領域（第一へテロ半導体
領域４、第二ヘテロ半導体領域３、ソース引き出し領域１４、コンタクト領域１
３から成る）と、前記ヘテロ半導体領域と前記半導体基体との接合部に隣り合う
部分にゲート絶縁膜６を介して形成されたゲート電極７と、前記ヘテロ半導体領
域と接続されたソース電極８と、前記半導体基体とオーミック接続されたドレイ
ン電極１０とを有する半導体装置において、前記ヘテロ半導体領域は積層された
複数の半導体層（１層目の多結晶Ｓｉ層１１、２層目の多結晶Ｓｉ層１２）から
成る。
【００２９】
このようにヘテロ半導体領域を積層構造とすることで、ヘテロ半導体領域に導
電型の異なる不純物領域を深さ方向に形成可能となり、それによってヘテロ界面
を利用した電界効果型トランジスタの低オン抵抗化と高耐圧化の両立が可能にな
るという効果がある。
【００３０】
また、前記ヘテロ半導体領域は第一導電型（ここではＮ＋型）の第一へテロ半
導体領域４及び第二導電型（ここではＰ＋型）の第二ヘテロ半導体領域３から成
り、ゲート電極７は、第一ヘテロ半導体領域４と第一導電型の前記半導体基体と
の接合部に隣り合う部分にゲート絶縁膜６を介して形成され、第二ヘテロ半導体
領域３がソース電極８に接続され、第一へテロ半導体領域４は、第二ヘテロ半導
体領域３の上に形成された第一導電型の引き出し領域１４を介してソース電極８
と接続されている。このような構成により、ヘテロ界面を利用した電界効果型ト
ランジスタの低オン抵抗化と高耐圧化の両立が可能になる。
【００３１】
また、前記半導体基体がＳｉＣ、ＧａＮ、ダイヤモンドのいずれかから成り
（ここではＳｉＣ）、前記へテロ半導体領域が単結晶、アモルファス、多結晶の
Ｓｉ、ＧａＡｓ、Ｇｅ、ＳｉＧｅの少なくとも１つから成る（ここでは多結晶Ｓ
ｉ）。このような構成により、一般的な半導体材料を使用し、ヘテロ界面を利用
した高耐圧の電界効果型トランジスタの低オン抵抗化と高耐圧化の両立が可能に
なる。
【００３２】
また、本実施の形態の半導体装置の製造方法は、前記ヘテロ半導体領域の少な
くとも最下層に第二導電型となる不純物を導入する工程と、前記ヘテロ半導体領
域の少なくとも最上層に第一導電型となる不純物を導入する工程とを有する。こ
のような構成により、ヘテロ半導体領域に導電型の異なる不純物領域を深さ方向
に形成可能となり、それによってヘテロ界面を利用した電界効果型トランジスタ
の低オン抵抗化と高耐圧化の両立が可能になる。
【００３３】
また、前記半導体基体上に前記へテロ半導体領域を形成するために多結晶Ｓｉ
層（１層目の多結晶Ｓｉ層１１、２層目の多結晶Ｓｉ層１２）を形成する工程
（図２（ｃ））と、前記多結晶Ｓｉ層の少なくとも最下層に第二導電型となる不
純物を導入する工程（図２（ｃ））と、前記多結晶Ｓｉ層の少なくとも最上層に
第一導電型となる不純物を導入する工程（図３（ｄ））とを有し、第一へテロ半
導体領域４は、ゲート絶縁膜６と隣り合う領域において第一導電型となる不純物
を導入する工程（図３（ｆ））により形成する。このような構成により、多結晶
Ｓｉ層に導電型の異なる不純物領域を深さ方向に形成可能となり、それによって
ヘテロ界面を利用した電界効果型トランジスタの低オン抵抗化と高耐圧化の両立
が可能になる。
【００３４】
《第二の実施の形態》
本発明の第二の実施の形態について第８、図９をもとに説明する。  
〈半導体装置の構成〉
図８は、本実施の形態における電界効果トランジスタのデバイス断面構造を示
すものである。  
本図も、図１と同様に、単位セルを２個対向して並べた断面に相当する。実際
にはこれらのセルが複数並列に接続されて素子を形成するが、これらの断面構造
で代表して説明する。
【００３５】
まず、半導体装置の構成について説明する。高濃度Ｎ（Ｎ＋）型ＳｉＣ基板１
の一主面上には低農度Ｎ（Ｎ−）型ＳｉＣドレイン領域２が形成されている。こ
のドレイン領域２は、ＳｉＣ基板１上に成長させたエピタキシャル層により構成
されている。ＳｉＣはいくつかのポリタイプ（結晶多形）が存在するが、ここで
は代表的な４Ｈ−ＳｉＣとして説明する。他の６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣであ
っても構わない。図８では、基板１とドレイン領域２の厚みの概念を省略してい
る。実際には基板は数１００μｍの厚みを持ち、ドレイン領域２の厚みは数μｍ
から１０数μｍ程度である。
【００３６】
Ｎ−型ＳｉＣドレイン領域２の一主面側に、多結晶シリコンによる各領域が形
成されている構成は、第１の実施の形態と同等である。Ｐ＋型の第二ヘテロ半導
体領域３と、Ｎ＋型の第一へテロ半導体領域４が形成され、該第一へテロ半導体
領域４に接してゲート絶縁膜６を介してゲート電極７が形成されている。Ｐ＋型
の第二ヘテロ半導体領域３は、Ｐ＋型のコンタクト領域１３を介してソース電極
８に接続されている。また、第一へテロ半導体領域４は同じくＮ＋型のソース引
き出し領域１４を介してソース電極８と電気的に低抵抗で接続されている。基板
１の裏面には、ドレイン電極１０が電気的に低抵抗でオーミック接続されている。
ゲート電極７は、層間絶縁膜９によりソース電極８とは絶縁分離されている。
【００３７】
図８（ｂ）には、積層された多結晶Ｓｉ層からなるヘテロ半導体領域を拡大し
て示している。本実施の形態の独特の構成として、１層目の多結晶Ｓｉ２１、２
層目の多結晶Ｓｉ２２、３層目の多結晶Ｓｉ２３、４層目の多結晶Ｓｉ２４が順
次積層されている。１層目の多結晶Ｓｉ２１、２層目の多結晶Ｓｉ２２は、Ｐ＋
型の第二ヘテロ半導体領域３とＮ＋型の第一へテロ半導体領域４とからなってい
る。また、３層目の多結晶Ｓｉ層２３、４層目の多結晶Ｓｉ層２４は、Ｐ＋型の
コンタクト領域１３とＮ＋型のソース引き出し領域１４とからなっている。本実
施の形態における構造上の特徴は、このようにヘテロ半導体領域が多層に積層さ
れた多結晶Ｓｉ層からなることにある。
【００３８】
基本的なオン／オフの動作については第一の実施の形態と同じである。
【００３９】
〈半導体装置の製造方法〉
以下、図９を用いて本実施の形態における電界効果型トランジスタの製造方法
で特徴的な部分を抜粋して説明する。
【００４０】
図９（ａ）では、高濃度Ｎ（Ｎ＋）型ＳｉＣ基板１の一主面上にエピタキシャ
ル成長させた低農度Ｎ（Ｎ−）型ＳｉＣドレイン領域２を形成する。
【００４１】
図９（ｂ）では、ドレイン領域２の表面が前処理等により清浄化された後、多
結晶シリコン層２１が堆積される。ここでＰ＋型となるようイオン注入等の手段
を使って不純物が導入される。不純物種としては例えば硼素（Ｂ）等が好適であ
る。気相拡散等の手段を用いても構わない。
【００４２】
図９（ｃ）では、さらのその上に多結晶シリコン層２２が積層される。ここで
は２層目の多結晶シリコン層２２にもＰ＋型となるようイオン注入等の手段を使
って不純物が導入される。図では全面に渡りＰ＋型としているが、所望の領域に
選択的にパターニングして不純物を導入しても構わない。
【００４３】
同様にして図９（ｄ）では、３層目の多結晶Ｓｉ層２３、４層目の多結晶Ｓｉ
層２４が連続的に積層される。Ｐ＋型とするための不純物の導入については、少
なくとも最下層がＰ＋型となり、なおかつコンタクト領域（図８の１３）がＰ＋型
となり、各層が低抵抗で接続されていれば良い。各層を積層した毎に硼素をイオ
ン注入することが容易に思いつくが、工程数を低減するためにイオン注入の回数
を減らしても構わない。最上層の４層目の多結晶Ｓｉ層２４が積層された後、所
望の位置にフォトリソグラフィー等を用いて選択的にＮ＋型となる不純物がイオ
ン注入等を用いて導入され、図８のＮ＋型ソース引き出し領域１４を形成するた
めのＮ＋型不純物領域９１が形成される。不純物種としては例えば砒素（Ａｓ）
等が好適である。
【００４４】
ここで構造上注目すべきは、導入した不純物であるＡｓの拡散が多段の積層に
より第一の実施の形態と比較してもさらに抑えられ、１層目の多結晶Ｓｉ層２１
の底部ではＰ＋型領域が残っていることである。
【００４５】
以上説明したように、多結晶Ｓｉ層を積層することでＡｓの深さ方向の拡散を
さらに抑制し、最表面側にＮ＋型領域、最底部にＰ＋型領域を確実に形成すること
が可能である。  
その他のプロセスフローは第一の実施の形態で説明したものと同じであるので
説明を省略する。
【００４６】
本実施の形態においては、多結晶Ｓｉを多層の積層構造とすることで、多結晶
Ｓｉ層に導電型の異なる不純物領域を深さ方向に形成可能となり、それによって
ヘテロ界面を利用した電界効果型トランジスタの低オン抵抗化と高耐圧化の両立
が可能になるという効果がある。
【００４７】
なお、図８（ａ）の２層目の多結晶Ｓｉ層２２にはＮ＋型不純物領域が形成さ
れていないのに対し、図９（ｄ）の２層目の多結晶Ｓｉ層２２の表面領域にＮ＋
型不純物領域９１が形成されているが、最下層のヘテロ界面がＰ＋型になってい
ればよく、どちらの構成をとってもよい。
【００４８】
《第三の実施の形態》
本発明の第三の実施の形態について図１０をもとに説明する。  
図１０（ａ）は、本発明における電界効果トランジスタのデバイス断面構造を
示す図であり、基本的には第一の実施の形態で説明した図１（ａ）と同等である。
ヘテロ半導体領域を拡大した図１０（ｂ）で違いを説明する。
【００４９】
１層目の多結晶Ｓｉ層１１の上に２層目の多結晶Ｓｉ層１２が形成されている
が、本実施の形態で特徴的なことは、１層目の多結晶Ｓｉ層１１の端部を覆うよ
うに、２層目の多結晶Ｓｉ層１２が形成されていることである。１層目の多結晶
Ｓｉ層１１はＰ＋型の第二ヘテロ半導体領域３となっている。２層目の多結晶Ｓ
ｉ層１２はＰ＋型のコンタクト領域１３とＮ＋型のソース引き出し領域１４と連続
したＮ＋型の第一へテロ半導体領域４となっている。本実施の形態においては、
Ｐ＋型の第二ヘテロ半導体領域３とＮ＋型の第一へテロ半導体領域４との間に界面
が存在している。この界面があるが故に第一へテロ半導体領域４から第二ヘテロ
半導体領域３へのＡｓ等の不純物の横方向への拡散が抑制される。すると、第一
へテロ半導体領域４は多結晶Ｓｉ層の厚み程度の非常に狭い領域で形成可能であ
り、低オン抵抗を実現しながらさらに高耐圧化が有利な電界効果トランジスタを
形成可能になるという独特の効果がある。
【００５０】
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載され
たものであって、本発明を限定するために記載されたものではない。したがって、
上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計
変更や均等物をも含む趣旨である。
【図面の簡単な説明】
【００５１】
【図１】（ａ）は本発明の第一の実施の形態におけるデバイス構造断面図、（ｂ）は（ａ）における積層された多結晶Ｓｉ層部を拡大したデバイス構造断面図である。
【図２】本発明の第一の実施の形態における製造工程を示すフロー図である。
【図３】本発明の第一の実施の形態における製造工程を示すフロー図である。
【図４】本発明の第一の実施の形態における製造工程を示すフロー図である。
【図５】積層された多結晶Ｓｉ層における不純物分布の実験結果を示す図である。
【図６】本発明におけるＡｓの不純物分布モデルを説明するデバイス構造断面図である。
【図７】本発明におけるＡｓの不純物分布概念を説明する図である。
【図８】（ａ）は本発明の第二の実施の形態におけるデバイス構造断面図、（ｂ）は（ａ）における積層された多結晶Ｓｉ層部を拡大したデバイス構造断面図である。
【図９】本発明の第二の実施の形態における製造工程の一部を示すフロー図である。
【図１０】（ａ）は本発明の第三の実施の形態におけるデバイス構造断面図、（ｂ）は（ａ）における積層された多結晶Ｓｉ層部を拡大したデバイス構造断面図である。
【符号の説明】
【００５２】
１…Ｎ＋ＳｉＣ基板                    ２…Ｎ−ＳｉＣドレイン領域
３…第二ヘテロ半導体領域              ４…第一へテロ半導体領域
６…ゲート絶縁膜                      ７…ゲート電極
８…ソース電極                        ９…層間絶縁膜
１０…ドレイン電極                    １１…１層目の多結晶Ｓｉ層
１２…２層目の多結晶Ｓｉ層            １３…コンタクト領域
１４…ソース引き出し領域              １５…コンタクトホール
２１…１層目の多結晶Ｓｉ層            ２２…２層目の多結晶Ｓｉ層
２３…３層目の多結晶Ｓｉ層            ２４…４層目の多結晶Ｓｉ層
３１…Ｎ＋型不純物領域                ３２…エッチング部
３３…多結晶Ｓｉ層
６１…積層構造としなかった場合の不純物分布
６２…積層構造とした場合の不純物分布
７１…１層目の多結晶Ｓｉの粒界部      ７２…２層目の多結晶Ｓｉの粒界部
９１…Ｎ＋型不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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