(57)【要約】【課題】高誘電率半導体デバイスの寿命を正確に予測することを目的とする。【解決手段】本発明は、集積回路寿命におけるホットキャリア注入の効果を決定するためのＭＩＳＦＥＴの試験方法を提供する。本方法は、ドレイン電圧を前記負荷電圧に等しい値に維持する間中、高誘電率誘電体を有するゲートへ正の負荷電圧を印加する。通常の動作電圧よりも大きい負荷電圧の使用が、集積回路の故障及び劣化を加速させる。スレッショルド電圧，トランスコンダクタンス，リニアドレイン電流，飽和ドレイン電流などの電気的パラメータを観測する。観測された電気的パラメータにおけるシフトがデバイス故障を示す。ゲート負荷電圧に対する被加速デバイス寿命の対数をプロットすることによるデータ解析が行われる。動作条件下でのデバイス寿命は、所定のデバイス動作電圧に関するプロットを基に推定することにより予測される。【選択図】図１
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【特許請求の範囲】
【請求項１】
高誘電率ゲート誘電体を備えたＭＩＳＦＥＴの寿命予測方法であって、前記ＭＩＳＦＥＴのゲートへ負荷バイアスを印加し、前記ＭＩＳＦＥＴのドレイン電圧を前記負荷バイアスより大きい又は等しい値に維持し、前記負荷バイアスが予め選択された電気的な前記ＭＩＳＦＥＴのパラメータシフトを引き起こすために必要とされた累積時間から被加速デバイス寿命を測定し、前記被加速デバイス寿命と前記負荷バイアスとの間の関数関係を導き出し、前記被加速デバイス寿命と前記負荷バイアスとの間の前記関数関係へ前記ＭＩＳＦＥＴの動作電圧を入力すると共に前記ＭＩＳＦＥＴの前記動作電圧に対応する時間を推定することにより寿命を予測することを特徴とするＭＩＳＦＥＴの寿命予測方法。
【請求項２】
前記ドレイン電圧は前記負荷電圧に等しいものであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項３】
前記負荷電圧は正の電圧であることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項４】
負荷電圧に対する前記被加速デバイス寿命の対数をプロットすることから前記関数関係を導き出すものであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項５】
ｙ軸が被加速デバイス寿命の対数を表し、ｘ軸が正のゲート負荷電圧を表すものであって、前記ｘ軸に対する前記ｙ軸をグラフ化することから前記関数関係を導き出すものであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項６】
前記高誘電率ゲート誘電体は、約７より十分大きいｋ値を有するものであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項７】
前記高誘電率ゲート誘電体は、ハフニウム系材料からなるものであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項８】
前記高誘電率ゲート誘電体は、アルミニウム系材料からなるものであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項９】
前記高誘電率ゲート誘電体は、ナノ結晶材料からなるものであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項１０】
前記予め選択された電気的なＭＩＳＦＥＴのパラメータシフトは、スレッショルド電圧におけるシフトであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項１１】
前記予め選択された電気的なＭＩＳＦＥＴのパラメータシフトは、リニアドレイン電流におけるシフトであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項１２】
前記予め選択された電気的なＭＩＳＦＥＴのパラメータシフトは、飽和ドレイン電流におけるシフトであることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【請求項１３】
負荷周期の間、当該高誘電率半導体デバイスの温度を、約８５℃と約１２５℃との間へ上昇させることを特徴とする請求項１記載のＭＩＳＦＥＴの寿命予測方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体デバイスの製造に関し、さらに具体的には、高誘電率（High-K）ゲート誘電体におけるホットキャリア効果に起因するデバイス寿命低下の予測に関する。
【背景技術】
【０００２】
金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）形状が小さくなるに伴い、デバイスのゲート酸化物厚も薄くなっている。この薄膜化は、全体的なデバイススケーリング（拡大縮小）の要望により、ある程度推進されている。例えば、ゲート導体幅が細くなると、その他のデバイス寸法が、適当なデバイス規模を維持するために減少する。このようにしてデバイス操作が行なわれる。ゲート酸化物厚の薄膜化を推進する別の要因は、薄膜化されたゲート誘電体厚から分かる増大されたトランジスタドレイン電流である。トランジスタドレイン電流は、ゲート導体に印加された電圧によってトランジスタチャネル領域に誘起された電荷量に比例する。ゲート誘電体（例えばゲート酸化物）を渡る所定の電圧降下によって誘起された当該電荷量は、ゲート誘電体容量の原因となる。
【０００３】
増大した静電容量を得る要求は、約３．９のｋ値を有する酸化シリコンよりも大きい誘電率を有する材料の使用を推進している。例えば２０以上のより一層高いｋ値は、種々の遷移金属酸化物を用いて得てもよい。これらの高誘電率材料は、比較的厚い誘電体層としても高い静電容量を得ることを可能とする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、高誘電率ゲート誘電体層に関するデバイス性能問題があった。より一層の高速動作に必要とされる増大した電界は、ホットキャリア（ＨＣ）注入及びトラップ発生を通じてデバイス性能に悪影響を与える。トラップは、スレッショルド傾きとスレッショルド電圧（Ｖt)との両方に影響を及ぼす。また、高トラップ濃度は、Frennkel-Poole（フレンケル−ポール）トンネル現象を通じて漏れ電流を誘発し、バイアス温度不安定性を引き起こす。デバイス性能の向上に対する要求の高まりを考えると、今日、ホットキャリア劣化は、半導体デバイス製造において、長期的な信頼度に関する最も大きな懸念事項の一つである。
【０００５】
近年多くの注目を浴びる高誘電率誘電体の種類は、ハフニウム系酸化物である。化学結合が主に電子対を共有するようなＳiＯ2（酸化シリコン）とは異なり、ハフニウム系酸化物は主にイオンを含むため、これら自身多くの問題を示す。この問題の一例としては、不正確であることが明らかであったデバイス寿命を予測するために、従来の加速負荷試験が使用されていたということである。一般に、例えばリングオシレータの発振速度，スレッショルド電圧（Ｖt），リニア（線形）トランスコンダクタンス（Ｇm,lin），飽和トランスコンダクタンス（Ｇm,sat），リニアドレイン電流（ＩDLIN），飽和ドレイン電流（ＩDSAT）などの実測パラメータは、時おり矛盾する結果を招く。時として、従来の方法は、デバイス寿命をけた違いに過大評価する。
【０００６】
そこで、デバイス寿命に関するホットキャリア劣化とその効果を測定するための改善された方法が半導体生産において必要となる。
【課題を解決するための手段】
【０００７】
上記及びその他の問題は、おおむね解決又は回避され、技術的効果は、半導体デバイス寿命の予測方法の検証を提供する本発明の好ましい実施例によっておおむね達成される。
【０００８】
本発明のその他の実施例は、高誘電率ゲート誘電体を備えたＭＩＳＦＥＴの寿命の予測方法を提供する。本方法は、負荷バイアスを印加する作業と、ＭＩＳＦＥＴのドレイン電圧を負荷電圧より大きい又は等しい値に保持する作業とを備える。さらに、実施例には、前記負荷バイアスが予め選択された電気的なＭＩＳＦＥＴのパラメータシフトを引き起こすために必要とされた累積時間から被加速デバイス寿命を測定する作業と、前記被加速寿命と前記負荷バイアスとの間の関数関係を導き出す作業とがある。好ましい実施例には、前記被加速寿命と前記負荷バイアスとの間の前記関数関係へＭＩＳＦＥＴの動作電圧を入力すると共に前記ＭＩＳＦＥＴの動作電圧に対応する時間を推定することによりＭＩＳＦＥＴの寿命を予測する作業がある。
【０００９】
その他の実施例は、集積回路の寿命を予測するための方法を提供する。本発明には、被加速負荷測定を行う作業と、それと同時に、負荷電圧より大きい又は等しい値にＮＭＯＳのドレインバイアスを設定する作業と、被加速デバイス寿命を測定する作業とがあり、前記被加速負荷測定には、ＮＭＯＳのゲートへ正電圧バイアスを印加する作業が含まれ、ＮＭＯＳのゲートには高誘電率ゲート誘電体が含まれる。好ましくは、被加速デバイス寿命は、正のバイアス負荷電圧が予め選択された集積回路パラメータシフトを引き起こすことを必要とする時間である。その他の実施例には、前記被加速デバイス寿命と前記正の負荷バイアスとの間の関数関係を導き出す作業と、前記関数関係へデバイス動作電圧を入力する作業とがある。さらに好ましくは、実施例には、通常動作条件で集積回路の寿命の推定値を提供するような対応する時間を、数字の上で推定する作業があるのがよい。
【００１０】
好ましい実施例には、負荷付与後に、デバイスに関する少なくとも１つの電気的パラメータを測定する作業がある。負荷付与及び測定の周期は、デバイスのホットキャリア（ＨＣ）電気的劣化について予め選択されたレベルが生じるまで繰り返される。全パラメータは、Ｉ−Ｖメーターを用いて容易に測定することができる。ＨＣ劣化が正温度依存性を示すため、他の実施例には、室温（約２５℃より上）より高い温度で負荷を与える実験を行う作業がある。ある実施例においては、ＨＣ負荷温度は約８５℃から約１２５℃までの温度である。
【００１１】
好ましい実施例において、デバイス劣化について予め選択されたレベルは、リニアトランスコンダクタンス（Ｇm,lin）におけるシフト，飽和トランスコンダクタンス（Ｇm,sat）におけるシフト，リニアドレイン電流（ＩDLIN）におけるシフト，飽和ドレイン電流（ＩDSAT）におけるシフト，リングオシレータの発振速度における損失又はスレッショルド電圧（Ｖt）におけるシフトを引き起こす負荷条件として定義される。データ解析には、実際にＶGで動作するデバイス寿命を対象にするため、ＶGに対する負荷条件下における被加速デバイス寿命の対数についてのプロットを基に推定することにより、実際の動作条件（すなわち実際のＶG）でのデバイス寿命を予測する作業が含まれる。また、別の実施例には、ｙ軸が被加速デバイス寿命の対数を表し、ｘ軸が正のゲート負荷電圧を表すものであって、前記ｘ軸に対する前記ｙ軸をグラフ化することから前記関数関係を導き出す作業も含まれる。
【００１２】
その他の実施例において、デバイス劣化について予め選択されたレベルは、リニアトランスコンダクタンス（Ｇm,lin）における１０％のシフト，飽和トランスコンダクタンス（Ｇm,sat）における１０％のシフト，リニアドレイン電流（ＩDLIN）における１０％のシフト，飽和ドレイン電流（ＩDSAT）における１０％のシフト，リングオシレータの発振速度における１０％の損失又はスレッショルド電圧（Ｖt）における２０ｍＶのシフトを引き起こす負荷条件として定義される。データ解析には、実際にＶGで動作するデバイス寿命を対象にするため、ＶGに対する負荷条件下における被加速デバイス寿命の対数についてのプロットを基に推定することにより、実際の動作条件（すなわち実際のＶG）でのデバイス寿命を予測する作業が含まれる。
【００１３】
その他の実施例において、前記高誘電率ゲート誘電体は、約７より十分大きいｋ値を有するもの，ハフニウム系材料，アルミニウム系材料，ナノ結晶材料からなるものであるのが好ましい。
【００１４】
さらに、本発明の実施例についての特徴及び効果は、以下に説明され、本発明に係る特許請求の範囲の対象を形成する。開示された具体的な実施例が、本発明の意図を実行するためのその他の構造又はプロセスを一部変更する又は設計することを基礎として、当業者によって容易に利用され得るであろうことが評価されるべきである。また、説明された実施例について、このような均等な構成及び変形例は、添付された特許請求の範囲に示す本発明の思想及び適用範囲から逸脱しないことを当業者によって理解されるべきである。
【発明の効果】
【００１５】
本発明の高誘電率半導体デバイスの寿命予測方法によれば、高誘電率半導体デバイスの寿命についての予測値を桁違いに正確なものとすることができる。
【発明を実施するための最良の形態】
【００１６】
現時点で好ましい実施例の作用と製造について以下詳細に説明する。しかし、以下に説明された実施例は、応用例又は本発明について検討された用途を限定するものではない。ここで議論された具体的な実施例は、本発明を実施するために、単に具体的な手段を説明したものにすぎず、発明の範囲すなわち添付された特許請求の範囲を限定するものではない。
【００１７】
本発明は、今から具体的な状況における好ましい実施例に関して説明されるだろう。すなわち、ＮＭＯＳについてホットキャリア注入（ＨＣＩ）加速負荷測定を使用した集積回路の寿命測定に関して説明される。負荷電圧はゲートとドレインとの両方に印加され、負荷ゲート電圧は、ＮＭＯＳトランジスタにおける正バイアス温度不安定性（ＰＢＴＩ）劣化の誘発に適している。この発明の実施例は、この処理過程に用いられる場合に特に有益であると考えられる。さらに、以下に説明された実施例は、具体的に言及されていない他の集積回路に関する応用例にも有益であると考えられる。従って、議論された具体的な実施例は、本発明を実施するために、単に具体的な手段を説明したものにすぎず、発明の範囲すなわち添付された特許請求の範囲を限定するものではない。
【００１８】
図１は、本発明の好ましい実施例に基づく高誘電率ゲート誘電体を備えた集積回路の試験方法を示している。好ましい実施例は、ＨfＳiＯＮ（窒化ハフニウムシリケート）ゲート誘電体に特に有益であるが、同様に、本方法はその他の高誘電率誘電体にも有益である。好ましい実施例において、高誘電率誘電体には、ＨfＳiＯＮ，窒化されたＡl2Ｏ3（酸化アルミニウム），７より大きい誘電率を有するその他の誘電体が含まれる。非高誘電率誘電体には、ＳiＯX（酸化シリコン）及びＳiＯＮ（窒酸化シリコン）が含まれる。
【００１９】
同図で示したように、本方法は、高誘電率誘電体ひいてはＭＩＳＦＥＴ集積回路デバイスのＨＣＩ劣化を観測するのに用いられるパラメータを選択することによって、ステップ110から始まる。ある前例においては、ＨfＳiＯＮゲート誘電体を備えたＭＩＳＦＥＴ集積回路デバイスは、ＣＭＯＳ工程で製造されていた。ＣＭＯＳ工程には、poly-Ｓi（多結晶シリコン）ゲート形成，Ｓ／Ｄ（ソース／ドレイン）注入，Ｓ／Ｄ活性化アニール（焼鈍し），及びコバルトサリサイドがある。高温アニール処理は、Ｓ／Ｄ注入を活性化するために、約1100℃で行っていた。
【００２０】
ＨＣＩによって加速されたデバイス寿命測定は、デバイス寿命予測に関して強制的な事項の一つであり、デバイスＡＣ（スイッチング）寿命についての好ましい手段である。
【００２１】
図１のステップに続いて、デバイス性能を観測するための標準的なパラメータには、スレッショルド電圧（Ｖt），リニアトランスコンダクタンス（Ｇm,lin），飽和トランスコンダクタンス（Ｇm,sat），リニアドレイン電流（ＩDLIN），飽和ドレイン電流（ＩDSAT）がある。これらのパラメータは、加速負荷試験に先立って最初に決定され、負荷周期が終わる毎に再測定される。それらは、周知の技術である従来方法を使用して測定される。
【００２２】
被加速デバイス寿命は累積負荷時間として定義され、デバイスパラメータにおいて予め選択された劣化は、この累積負荷時間に観測される。好ましい実施例に従って、被加速デバイス寿命は、無負荷値からＧm,lin，Ｇm,sat，ＩDLIN，ＩDSATにおいて約１０％のシフト、又はＶtにおいて約２０ｍＶのシフトを引き起こすことが要求された累積負荷時間として定義される。従って、一例として、図１におけるステップ110には、観測についての電気的パラメータとしてのスレッショルド電圧を選択する作業と、デバイス故障基準となる２０ｍＶのシフトを選択する作業とがある。
【００２３】
引き続き図１で、ステップ113には、負荷バイアスが正ゲートバイアス（ＶG＞０）となるような負荷バイアスを設定する作業がある。望ましくは、ＶGは、デバイスの動作電圧より大きくするのがよい。１．２Ｖデバイス（すなわち動作電圧が１．２Ｖである）に対しては、１．２＜ＶG＜３Ｖであれば、十分な結果を得る。また、ステップ113には、ＭＩＳＦＥＴデバイスに負荷を与えるための負荷時間を設定する作業がある。
【００２４】
ステップ115において、ＭＩＳＦＥＴは、負荷時間中に、ＭＩＳＦＥＴ内のＮＭＯＳに対する負荷バイアスの印加により負荷が与えられる。好ましい実施例によると、ステップ115は、さらに、ＮＭＯＳドレインバイアス電圧ＶDを印加する作業を備える。当該印加作業は、最大のホットキャリア劣化を示す条件であるＶD＝ＶGとした状態で行われる。以下に詳述した理由で、本発明の好ましい実施例は、非高誘電率誘電体デバイスについて使用される従来の方法に比べて、ＭＩＳＦＥＴデバイス寿命の予測値が数段正確なものになると考えられる。
【００２５】
ステップ115において負荷時間中にＶD＝ＶG＞０とした状態でＭＩＳＦＥＴに負荷を与えた後、ステップ118に示したように、例えばＧm,lin，Ｇm,sat，ＩDLIN，ＩDSAT又はＶtなどのすくなくとも１つのデバイスパラメータが測定される。ステップ118において、累積負荷時間が、現在の負荷条件に対する全負荷時間の総計に等しくなるように設定される。ステップ118には、さらに、デバイスパラメータが予め選択された劣化レベルを示すか否かを決定する作業がある。十分な劣化が観測されない場合には、ステップ119が生じる。
【００２６】
ステップ119は２つの作業を備える。最初に、ＭＩＳＦＥＴは、測定ステーション（ステップ118）から移送され、負荷ステーション（ステップ115）に戻される。また、ステップ119には、負荷時間が実用的な周期の範囲内で劣化を誘発する見込みがあるか否かを決定する作業がある。例えば、負荷／測定シーケンス（ステップ115と118）の後に、劣化が少し生じた又は生じていないならば、ステップ119は、負荷時間を例えばその２倍単位で増加させる。
【００２７】
予め選択された劣化レベルが、ステップ118において測定されたならば、本方法の実施例はステップ120へ進む。ステップ120には、被加速デバイス寿命を累積負荷時間に等く設定する作業がある。その後、本発明の実施例はステップ121へ進む。ステップ121には、少なくとも被加速デバイス寿命と負荷バイアスとをデータベースへ保存する作業がある。また、ステップ121は、予め選択されたデータポイント（すなわち、被加速デバイス寿命と負荷バイアスとの組み合わせ）の数が存在するか否かをチェックする。望ましくは、予め選択されたデータポイント数は、２と５との間であるのがよい。他の実施例においては、ステップ121には、さらに、データベースが、デバイス寿命を正確に予想するための十分なデータを有しているか否かを決定するために、例えば回帰分析などのような従来の統計的方法を使用する作業がある。
【００２８】
さらに多くのデータが必要であれば、ステップ123は、前回値に対して負荷バイアスを増加させ、累積負荷時間がゼロに設定され、負荷測定周期（115，118，119）が、別のＭＩＳＦＥＴを用いて、故障が発生するまで繰り返される。
【００２９】
以下に説明された一般的な実施例に関して、被加速デバイス寿命は５つの負荷条件について測定された。
【００３０】
引き続き図１において、少なくとも２つのゲート電圧について被加速デバイス寿命を得る作業の後に、図２に関して以下に説明されたように、当該データは解析される。しかしながら、図１において簡潔に言えば、データ解析（ステップ125）の後に、当該データは実際のデバイス動作条件と予測されたデバイス寿命とについて推定される（ステップ130）。さらに、図１のステップ130について以下に詳述する。
【００３１】
図２を参照すると、そこにはゲート電圧に対する被加速デバイス寿命の対数がプロットされている。被加速デバイス寿命は、図２においてはＨＣ寿命(s)と省略されている。ＨＣ寿命が１／ＶDに対してプロットされたような従来方法とは違って、好ましい実施例には、ゲート電圧の関数としてＨＣ寿命をプロットする作業がある。さらにまた、好ましい実施例に基づいて、典型的な試験用デバイスは１２５℃で負荷が与えられた。適した温度範囲は、室温よりも高い約８５℃から約１２５℃までの範囲である。
【００３２】
典型的な実施例に関して、負荷が与えられたＮＭＯＳは１．２Ｖデバイスであった。言い換えれば、通常の動作条件はＶD＝１．２Ｖを含み、図２において１．２Ｖで引かれた縦の破線によって示される。動作条件で予測されたデバイス寿命は、１．２Ｖへ戻って負荷電圧を基に推定することによって得られる。図２にさらに示されたように、典型的な試験用デバイスに関して予測されたデバイス寿命は、８年と算出される。
【００３３】
図２に示したように、本発明の実施例には、ＶGの関数として被加速デバイス寿命に関する対数をプロットする作業と、動作電圧を入力する作業と、その結果、動作電圧に対応して予測されたデバイス寿命を推定する作業とがある。他の実施例は、ｙ軸は被加速デバイス寿命の対数からなる一方、ｘ軸は正ゲート負荷電圧からなるようなｘ軸対ｙ軸をグラフにする作業と、動作電圧を入力する作業と、その結果、動作電圧に対応して予測されたデバイス寿命を推定する作業とを備える。他の実施例には、予測されたデバイス寿命を推定する作業をさらに容易にするための選択方式におけるデータをプロットする作業がある。プロット作業には、代替可能な点で使用されたように、基本的に同じ操作を行なう慣用的な統計的解法のみならず図式解法がある。同様に、推定作業は、代替可能な点で使用されたように、模範的な実施例に限定されないばかりでなく、基本的に同じ機能を発揮する他の方法と同様に、一般的に内挿法と呼ばれる統計的解法もある。
【００３４】
好ましい実施例の効果を図示するために、図３は、従来の加速負荷測定の結果についてプロットしたものである。周知の技術であるように、従来の加速試験には、ドレインバイアスに関してＨＣ寿命を特徴づける作業がある。所望のドレインバイアスに関して、ゲート負荷バイアスは、一般的に劣化を最大化するように選択される。ＮＭＯＳデバイスに関して、これは一般的には基板電流を最大化する、すなわちＩsubmax又はＶG＝ＶDとなるＶGで発生する（極薄ゲート酸化物及び短チャネルＮＭＯＳにおいては、最も厳しい負荷条件はＩsubmaxからＶG＝ＶDまで変更される。）。図３に示すように、典型的な高誘電率ＮＭＯＳが従来方法において特徴付けられる場合には、誤った予測デバイス寿命が10000年という結果を超える。図３において要約された測定は、ＶG＝ＶDで行われており、これもまた、極薄ゲート酸化物（＜２０Å）及び短チャネル（＜０．１３μｍ）ＮＭＯＳについての最も厳しい負荷条件である。
【００３５】
高誘電率ＮＭＯＳのＨＣＩデバイス寿命を正確に予測するための従来方法の不具合を説明する目的で、出願人は、トラップ構成を特徴付けることを目的とする試験を幾度か実施した。図４は、非高誘電率（ＳiＯＮ）誘電体に加えて高誘電率（ＨfＳiＯＮ）誘電体についての負荷時間に対するＮＭＯＳのＩdsat劣化をプロットしたものである。高誘電率（ＨfＳiＯＮ）誘電体と非高誘電率（ＳiＯＮ）誘電体とについての負荷時間に対するＩdsat劣化の相関関係に関する傾きにおける差異は、異なる劣化メカニズムを意味する。ＨＣＩ劣化メカニズムにおける差異が、デバイス寿命を正確に予測するための従来の試験方法についての不具合の原因となり得る。
【００３６】
出願人は、異なる劣化、すなわちトラップ構成を図示可能なメカニズムを提案する。具体的には、図５ａ及び図５ｂにおけるメカニズムである。非高誘電率誘電体については、酸化物接触面状態がＨＣＩ劣化の原因となる。これは、図５ａに示された酸化物接触面状態（Ｎit）210を用いて図示されている。しかしながら、ＨfＳiＯＮのような高誘電率誘電体については、図５ｂに示したように、トラップされた電荷（Ｑot）220が支配的なＨＣＩ劣化メカニズムをもたらす。出願人はさらに、ＶGによって引き起こされた一様な電子捕獲に加えて、ＨＣＩ負荷付与下でＶDによって発生したホット電子に起因するドレイン近傍の電子捕獲を提言する。従来例と好ましい実施例との両方にドレインバイアスがあるので、ドレイン近傍の局部的な破損は図５ａと図５ｂとの両方に示されている。
【００３７】
示唆されたＨＣＩ損失に関する新しいメカニズムに基づいて、出願人はさらに、ＶG及びＶD負荷付与に対するＩdsat損失の感度を調査した。図６は、ゲートバイアスは、ドレインバイアスよりも大きく劣化に影響を与え、さらに電子捕獲は主にゲートバイアスよって推進されることを意味することを示す。
【００３８】
この理解に基づいて、出願人はまた、高誘電率におけるＨＣＩ（ＶGがさらに影響を与える）での劣化モデルが、高誘電率における正バイアス温度不安定性ＰＢＴＩ（ＶG負荷のみ付与、ＶD＝０）と似ていることを見出した。この理解は、ＨＣＩ（好ましい実施例）とＰＢＴＩ（従来の方法）との両方に関する同様の寿命プロット（ＶGに対する寿命ログ）を意味する。
【００３９】
その結果、好ましい実施例に基づいて、ＨＣＩのＮＭＯＳがデバイス寿命へ与える影響は、ドレインバイアスの代わりにゲートバイアスに対する被加速デバイス寿命をプロットすることにより、さらに正確に予測される。新しい手順の効果は、予測デバイス寿命が、従来の方法（図２及び図３参照）を用いて予測されたものに比べて、少なくとも３桁（すなわち1000倍）違うという事実によって、明らかに示されている。
【００４０】
最後に、上述の本発明の実施例は、一例であり、限定されるものではない。本発明の特徴を含む技術を習得した当業者にとって自明な変形例は、本発明の適用範囲と添付された請求の範囲の範囲内となる。例えば、試験方法は、ＨfＳiＯＮの他に多くの高誘電率誘電体に応用される。
【００４１】
高誘電率誘電体は、約７より十分大きいｋ値を有している。適用可能な高誘電率誘電体には、Ｔa2Ｏ5（五酸化タンタル），ＴiＯ2（酸化チタン），Ａl2Ｏ3（酸化アルミニウム），ＺrＯ2（酸化ジルコニウム），ＨfＯ2（酸化ハフニウム），Ｙ2Ｏ3（酸化イットリウム），Ｌa2Ｏ3（酸化ランタン），及びこれらのアルミン酸塩やケイ酸塩などがある。高誘電率誘電体材料は、１つの金属酸化物の単一層、又は２以上の金属酸化物を含む幾つかの層から構成可能である。他の適用可能な高誘電率誘電体には、窒化シリコン，酸窒化ハフニウムシリケート，酸化ランタン，その他の周知の高誘電率誘電体材料がある。さらに、その他の適した高誘電率ゲート誘電体には、ハフニウム系材料，アルミニウム系材料，これらの化合物及びこれらの複合層がある。さらに、その他の適した高誘電率ゲート誘電体には、酸窒化物，酸素含有誘電体，窒素含有誘電体，これらの化合物及びこれらの複合層があるだろう。またさらに、高誘電率誘電体には、Ｈf０2，ＨfＳiＯx，ＨfＡlＯx，例えばＺrＯ2のようなジルコニウム，例えばＡl2Ｏ3などのアルミニウム，例えばＴiＯ2などのチタン，五酸化タンタル，例えばＬa2Ｏ3のような酸化ランタン，例えばＢＳＴ（チタン酸バリウムストロンチウム）などのバリウムストロンチウム化合物，例えばＰbＴiＯ3などの鉛系化合物，例えばＢaＴiＯ3，ＳrＴiＯ3，ＰbＺrＯ3，ＰＳＴ，ＰＺＮ，ＰＺＴ，ＰＭＮなどの同種の化合物，金属酸化物，金属ケイ酸塩，金属窒化物，これらの化合物及び複合層がある。高誘電率誘電体には、さらに例えばＳｉ，Ｇｅ，Ｆ，Ｃ，Ｂ，Ｏ，Ａｌ，Ｔｉ，Ｔａ，Ｌａ，Ｃｅ，Ｂｉ，Ｗ，又はＺｒなどがある。高誘電率誘電体はアモルファス（非晶質）でもよく、或いはナノ結晶構造を有していてもよい。
【００４２】
本発明の実施例とこれらの効果は詳細に説明されているが、添付された特許請求の範囲によって明示された本発明の思想と適用範囲を逸脱しない範囲において、様々な変形，置換及び改変が可能であることについて理解されるべきである。例えば、本発明の適用範囲内にあり続けながらも説明された多くの特徴，作用，プロセス，及び材料が変更され得ることが、当業者によって容易に理解されるだろう。その上、本発明の応用範囲は、明細書中で説明されたプロセス，設備，製品，物質の組成，手段，方法，ステップについての具体的な実施例に限定されることを意味するものではない。
【００４３】
当業者であれば、本発明に基づいて実施可能なように説明された該当する実施例のように、現在存在する又は将来的に開発される、工程，設備，製品，物質の組成，手段，方法，ステップが、同じ機能を十分に果たす、又は同じ結果を十分に得るということが、本発明の開示内容から容易に分かるだろう。それゆえ、添付された特許請求の範囲は、工程，設備，製品，物質の組成，手段，方法，ステップのような適用範囲内のものを包含することを意味する。
【図面の簡単な説明】
【００４４】
【図１】本発明の好ましい実施例において、ＭＩＳＦＥＴ寿命の予測方法を示すプロセスフローチャートである。
【図２】同上、ゲート負荷電圧に対する被加速デバイス寿命を示すグラフである。
【図３】従来の寿命予測方法において、ドレイン負荷電圧に対する被加速デバイス寿命を示すグラフである。
【図４】高誘電率誘電体及び非高誘電率誘電体についてのＮＭＯＳ劣化挙動を示すグラフである。
【図５】ＨＣ劣化メカニズムを示す断面図である。
【図６】ゲートバイアスがドレインバイアスよりも大きく劣化に影響を与えることを示すグラフである。
【図１】
2006194875.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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