(57)【要約】【課題】  サイドウォールの酸化膜・シリコン界面の窒化による界面準位の発生を抑制することにより、トランジスタの性能劣化を防止する。【解決手段】  基板１０１上に形成されたゲート電極１０４と、ゲート電極１０４の側壁に形成された第１のサイドウォールである酸化膜１０５と第２のサイドウォールである窒化膜１０６と、ゲート電極１０４の側方に位置する基板１０１の領域の中に形成された低濃度不純物拡散領域１０７と高濃度不純物拡散領域１０９とを備え、第１のサイドウォールである酸化膜１０５と低濃度不純物拡散領域１０７との界面における窒素濃度が１×１０20ｃｍ-3以下である。これにより低濃度不純物拡散領域１０７と第１のサイドウォールである酸化膜１０５の界面における界面準位の発生量が少なくなり、界面準位による低濃度不純物拡散領域への空乏層の形成を抑制し、トランジスタ性能の劣化を防止する。【選択図】  図１
2006032381.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された第１のサイドウォールである酸化膜と第２のサイドウォールである窒化膜と、
前記ゲート電極の側方に位置する前記基板の領域の中に形成された低濃度不純物拡散領域と高濃度不純物拡散領域とを備え、
前記第１のサイドウォールである酸化膜と前記低濃度不純物拡散領域との界面における窒素濃度が１×１０20ｃｍ-3以下であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極を構成する導電性膜は、Ｓｉ、Ｇｅ及びＣの群から選択された１種類以上の元素から構成される材料で形成されている請求項１記載の半導体装置。
【請求項３】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極膜を形成する工程と、
前記ゲート電極膜の少なくとも一部をエッチングすることによりゲート電極を形成する工程と、
前記ゲート電極の側方に位置する前記基板の領域の中に、低濃度不純物領域を形成する工程と、
前記低濃度不純物領域を形成した前記基板上に酸化膜を形成する工程と、
前記酸化膜と前記低濃度不純物領域との界面における窒素濃度を１×１０20ｃｍ-3以下とするような温度で、前記酸化膜の上に窒化膜を形成する工程と、
前記窒化膜および前記酸化膜に対して、異方性エッチングを行うことによって、前記ゲート電極の側壁に、前記酸化膜からなる第１のサイドウォールと、前記窒化膜からなる第２のサイドウォールとを形成する工程と、
前記第１のサイドウォールおよび前記第２のサイドウォールの側方に位置する前記基板の領域の中に、前記低濃度不純物領域より高い濃度を有する高濃度不純物領域を形成する工程とを含む半導体装置の製造方法。
【請求項４】
前記窒化膜を形成する工程における前記基板の温度を６００℃以下とする請求項３記載の半導体装置の製造方法。
【請求項５】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極膜を形成する工程と、
前記ゲート電極膜の少なくとも一部をエッチングすることによりゲート電極を形成する工程と、
前記ゲート電極の側方に位置する前記基板の領域の中に、低濃度不純物領域を形成する工程と、
前記低濃度不純物領域を形成した前記基板上に酸化膜を形成する工程と、
前記酸化膜の上に、前記酸化膜への窒素を構成元素とするガスの拡散を防止するための拡散防止膜を形成する工程と、
前記拡散防止膜の上に窒化膜を形成するとともに、前記拡散防止膜と、前記窒化膜を形成するための窒素を構成元素とするガスとを反応させることにより、前記酸化膜と前記低濃度不純物領域との界面における窒素濃度を１×１０20ｃｍ-3以下に制御する工程と、
前記窒化膜および前記酸化膜に対して、異方性エッチングを行うことによって、前記ゲート電極の側壁に、前記酸化膜からなる第１のサイドウォールと、前記窒化膜からなる第２のサイドウォールとを形成する工程と、
前記第１のサイドウォールおよび前記第２のサイドウォールの側方に位置する前記基板の領域の中に、前記低濃度不純物領域より高い濃度を有する高濃度不純物領域を形成する工程とを含む半導体装置の製造方法。
【請求項６】
前記窒素を構成元素とするガスは、ＮＨ3である請求項５記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程の際、前記ゲート電極膜の上にゲート保護膜を形成する工程と、
前記ゲート保護膜をパターニングし、前記パターニングされたゲート絶縁膜をマスクをとして、前記ゲート電極膜をエッチングする工程とを含む請求項３，４，５または６記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極膜を、Ｓｉ、Ｇｅ及びＣの群から選択された１種類以上の元素から構成される材料で形成する請求項３，４，５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ゲート電極の側壁にサイドウォールが形成された、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
最近、ＭＯＳトランジスタのソース・ドレイン領域へのコンタクト部材を形成するに際し、素子の高密度化に対応して、セルフアラインコンタクト構造（ＳＡＣ構造）が使用され始めている。これは、ＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造の形成に用いたサイドウォールを、コンタクトをセルフアラインで形成する時のエッチングストッパーとしても用いようとするものである。
【０００３】
サイドウォールをエッチングストッパーとして使用するために、サイドウォールにはシリコン窒化膜を使用するのが一般的である。
【０００４】
図８（ａ）〜（ｄ）は、従来の一般的なセルフアラインコンタクト構造を形成するために、シリコン窒化膜をサイドウォールとして有するＭＯＳトランジスタの製造方法を示す要部工程断面図である（特許文献１参照）。
【０００５】
最近のようにトランジスタの微細化が進んでくると、トランジスタの構造としてはいわゆるＬＤＤ構造が用いられ、その製造方法としては、ゲート電極の側面上にサイドウォールを形成し、さらに、このサイドウォールをマスクとするイオン注入により高濃度のソース・ドレイン領域を形成するのが一般的である。
【０００６】
まず、図８（ａ）に示す工程で、半導体基板４０１上に、ゲート絶縁膜用熱酸化膜４０２，ゲート電極用ポリシリコン膜４０３及びシリコン窒化膜４０４を順次形成した後、ゲートパターニング用のレジスト膜４０５を形成する。
【０００７】
次に、図８（ｂ）に示す工程で、レジスト膜４０５をエッチングマスクとして用い、シリコン窒化膜４０４、ポリシリコン膜４０３及び熱酸化膜４０２を順次エッチングして、ゲート上保護層４０４ａ、ゲート電極４０３ａ及びゲート絶縁膜４０２ａを形成した後、ゲート電極４０３ａなどをマスクとして、半導体基板４０１内に不純物（ｎチャネル型ＭＯＳトランジスタにおいてはリン又は砒素，ｐチャネル型ＭＯＳトランジスタにおいてはボロン）のイオン注入を行なって、低濃度ソース・ドレイン領域４０６を形成する。
【０００８】
その後、図８（ｂ）に示す工程で、基板４０１上にシリコン酸化膜４０７及びシリコン窒化膜４０８を堆積する。
【０００９】
次に、図８（ｃ）に示す工程で、シリコン酸化膜４０７及びシリコン窒化膜４０８に対して、異方性ドライエッチングを行なうことにより、ゲート電極４０３ａの側壁に酸化膜サイドウォール４０７ａと、窒化膜サイドウォール４０８ａとを形成する。
【００１０】
次に、図８（ｄ）に示す工程で、ゲート電極４０３ａ，酸化膜サイドウォール４０７ａ及び窒化膜サイドウォール４０８ａをマスクとして、不純物（ｎチャネル型ＭＯＳトランジスタにおいてはリン又は砒素，ｐチャネル型ＭＯＳトランジスタにおいてはボロン）のイオン注入を行って、高濃度ソース・ドレイン領域４０９を形成し、これによりＬＤＤ構造のＭＯＳトランジスタが完成する。
【特許文献１】特開２０００−１０６４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、前記従来の構成では、微細化が進むにつれ、以下のような不具合がある。すなわち、図８（ｂ）に示す工程における、シリコン酸化膜４０７の上に、シリコン窒化膜４０８を形成する際において、シリコン酸化膜４０７とシリコン基板４０１の界面に、シリコン窒化膜４０８を形成する材料ガスの一つであるＮＨ3（アンモニア）がシリコン酸化膜４０７中を拡散し、低濃度ソース・ドレイン領域４０６とシリコン酸化膜４０７の界面に窒化物４１０（図９）が形成される。
【００１２】
図９は、図８（ｄ）に示す工程において、低濃度ソース・ドレイン領域４０６と酸化膜サイドウォール４０７ａの界面に窒化物４１０が形成された様子を模式的に表した図である。
【００１３】
さらにその窒化物４１０は、低濃度ソース・ドレイン領域４０６と酸化膜サイドウォール４０７ａの界面に界面準位４１１を発生させ、界面準位４１１は低濃度ソース・ドレイン領域４０６中に空乏層４１３を形成する。この空乏層４１３により低濃度ソース・ドレイン領域４０６の深さ方向の幅が小さくなることによりトランジスタのソース・ドレインに寄与する寄生抵抗が上昇し、トランジスタの性能を劣化させるという課題を有していた。
【００１４】
したがって、この発明の目的は、上記課題に鑑みてなされたものであり、窒化膜をサイドウォールとするＬＤＤ構造のトランジスタにおいて、サイドウォールの酸化膜・シリコン界面の窒化による界面準位の発生を抑制することにより、トランジスタの性能劣化を防止することであり、サイドウォールと基板との界面における窒素濃度が、トランジスタの性能を劣化させない程度に制御された半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、この発明の請求項１記載の半導体装置は、基板上に形成されたゲート電極と、前記ゲート電極の側壁に形成された第１のサイドウォールである酸化膜と第２のサイドウォールである窒化膜と、前記ゲート電極の側方に位置する前記基板の領域の中に形成された低濃度不純物拡散領域と高濃度不純物拡散領域とを備え、前記第１のサイドウォールである酸化膜と前記低濃度不純物拡散領域との界面における窒素濃度が１×１０20ｃｍ-3以下である。
【００１６】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記ゲート電極を構成する導電性膜は、Ｓｉ、Ｇｅ及びＣの群から選択された１種類以上の元素から構成される材料で形成されている。
【００１７】
請求項３記載の半導体装置の製造方法は、基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極膜を形成する工程と、前記ゲート電極膜の少なくとも一部をエッチングすることによりゲート電極を形成する工程と、前記ゲート電極の側方に位置する前記基板の領域の中に、低濃度不純物領域を形成する工程と、前記低濃度不純物領域を形成した前記基板上に酸化膜を形成する工程と、前記酸化膜と前記低濃度不純物領域との界面における窒素濃度を１×１０20ｃｍ-3以下とするような温度で、前記酸化膜の上に窒化膜を形成する工程と、前記窒化膜および前記酸化膜に対して、異方性エッチングを行うことによって、前記ゲート電極の側壁に、前記酸化膜からなる第１のサイドウォールと、前記窒化膜からなる第２のサイドウォールとを形成する工程と、前記第１のサイドウォールおよび前記第２のサイドウォールの側方に位置する前記基板の領域の中に、前記低濃度不純物領域より高い濃度を有する高濃度不純物領域を形成する工程とを含む。
【００１８】
請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、前記窒化膜を形成する工程における前記基板の温度を６００℃以下とする。
【００１９】
請求項５記載の半導体装置の製造方法は、基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極膜を形成する工程と、前記ゲート電極膜の少なくとも一部をエッチングすることによりゲート電極を形成する工程と、前記ゲート電極の側方に位置する前記基板の領域の中に、低濃度不純物領域を形成する工程と、前記低濃度不純物領域を形成した前記基板上に酸化膜を形成する工程と、前記酸化膜の上に、前記酸化膜への窒素を構成元素とするガスの拡散を防止するための拡散防止膜を形成する工程と、前記拡散防止膜の上に窒化膜を形成するとともに、前記拡散防止膜と、前記窒化膜を形成するための窒素を構成元素とするガスとを反応させることにより、前記酸化膜と前記低濃度不純物領域との界面における窒素濃度を１×１０20ｃｍ-3以下に制御する工程と、前記窒化膜および前記酸化膜に対して、異方性エッチングを行うことによって、前記ゲート電極の側壁に、前記酸化膜からなる第１のサイドウォールと、前記窒化膜からなる第２のサイドウォールとを形成する工程と、前記第１のサイドウォールおよび前記第２のサイドウォールの側方に位置する前記基板の領域の中に、前記低濃度不純物領域より高い濃度を有する高濃度不純物領域を形成する工程とを含む。
【００２０】
請求項６記載の半導体装置の製造方法は、請求項５記載の半導体装置の製造方法において、前記窒素を構成元素とするガスは、ＮＨ3である。
【００２１】
請求項７記載の半導体装置の製造方法は、請求項３，４，５または６記載の半導体装置の製造方法において、前記ゲート電極を形成する工程の際、前記ゲート電極膜の上にゲート保護膜を形成する工程と、前記ゲート保護膜をパターニングし、前記パターニングされたゲート絶縁膜をマスクをとして、前記ゲート電極膜をエッチングする工程とを含む。
【００２２】
請求項８記載の半導体装置の製造方法は、請求項３，４，５または６記載の半導体装置の製造方法において、前記ゲート電極膜を、Ｓｉ、Ｇｅ及びＣの群から選択された１種類以上の元素から構成される材料で形成する。
【発明の効果】
【００２３】
この発明の請求項１記載の半導体装置によれば、第１のサイドウォールである酸化膜と低濃度不純物拡散領域との界面における窒素濃度が１×１０20ｃｍ-3以下であるので、第２のサイドウォールに窒化膜を使用した場合においても、窒化膜を酸化膜の上に形成する際に、低濃度不純物拡散領域と第１のサイドウォールである酸化膜の界面における窒素濃度が１×１０20ｃｍ-3以下となるような温度で窒化膜を形成することによって、低濃度不純物拡散領域と第１のサイドウォールである酸化膜の界面における界面準位の発生量が少なくなり、界面準位による低濃度不純物拡散領域への空乏層の形成を抑制することで、半導体装置を構成するトランジスタ性能の劣化を防止することが可能となる。
【００２４】
請求項２では、請求項１記載の半導体装置において、ゲート電極を構成する導電性膜は、Ｓｉ、Ｇｅ及びＣの群から選択された１種類以上の元素から構成される材料で形成されていることが望ましい。これにより、ゲート電極の電気抵抗を低くすることができる。
【００２５】
この発明の請求項３記載の半導体装置の製造方法によれば、低濃度不純物領域を形成した基板上に酸化膜を形成する工程と、酸化膜と低濃度不純物領域との界面における窒素濃度を１×１０20ｃｍ-3以下とするような温度で、酸化膜の上に窒化膜を形成する工程と、窒化膜および酸化膜に対して、異方性エッチングを行うことによって、ゲート電極の側壁に、酸化膜からなる第１のサイドウォールと、窒化膜からなる第２のサイドウォールとを形成する工程とを含むので、第２のサイドウォールに窒化膜を使用した場合においても、窒化膜を酸化膜の上に形成する際に、低濃度不純物拡散領域と第１のサイドウォールである酸化膜の界面における窒素濃度が１×１０20ｃｍ-3以下となるような温度で窒化膜を形成することによって、低濃度不純物拡散領域と第１のサイドウォールである酸化膜の界面における界面準位の発生量が少なくなり、界面準位による低濃度不純物拡散領域への空乏層の形成が抑制され、トランジスタ性能の劣化が防止された半導体装置を製造することが可能となる。
【００２６】
請求項４では、請求項３記載の半導体装置の製造方法において、窒化膜を形成する工程における基板の温度を６００℃以下とすることが望ましい。これにより、低濃度不純物拡散領域と第１のサイドウォールである酸化膜の界面における窒素濃度を確実に低減させることができる。
【００２７】
この発明の請求項５記載の半導体装置の製造方法によれば、低濃度不純物領域を形成した基板上に酸化膜を形成する工程と、酸化膜の上に、酸化膜への窒素を構成元素とするガスの拡散を防止するための拡散防止膜を形成する工程と、拡散防止膜の上に窒化膜を形成するとともに、拡散防止膜と、窒化膜を形成するための窒素を構成元素とするガスとを反応させることにより、酸化膜と低濃度不純物領域との界面における窒素濃度を１×１０20ｃｍ-3以下に制御する工程と、窒化膜および酸化膜に対して、異方性エッチングを行うことによって、ゲート電極の側壁に、酸化膜からなる第１のサイドウォールと、窒化膜からなる第２のサイドウォールとを形成する工程とを含むので、第２のサイドウォールに窒化膜を使用した場合においても、拡散防止膜と窒化膜を形成するための窒素を構成元素とするガスとを反応させることにより、窒素を構成元素とするガスが酸化膜を拡散して、低濃度不純物拡散領域と第１のサイドウォールである酸化膜の界面に到達することが防止でき、該界面における窒素濃度を１×１０20ｃｍ-3以下とすることによって、低濃度不純物拡散領域と第１のサイドウォールである酸化膜の界面における界面準位の発生量が少なくなり、界面準位による低濃度不純物拡散領域への空乏層の形成が抑制され、トランジスタ性能の劣化が防止された半導体装置を製造することが可能となる。
【００２８】
請求項６では、請求項５記載の半導体装置の製造方法において、窒素を構成元素とするガスとして、ＮＨ3を用いることができる。
【００２９】
請求項７では、請求項３，４，５または６記載の半導体装置の製造方法において、ゲート電極を形成する工程の際、ゲート電極膜の上にゲート保護膜を形成する工程と、ゲート保護膜をパターニングし、パターニングされたゲート絶縁膜をマスクをとして、ゲート電極膜をエッチングする工程とを含むことが望ましい。かかる構成とすることによって、ゲート電極をパターニングによって形成する際に、ゲート保護膜がハードマスクとして機能し、ゲート電極の上部がエッチングされるのを防止することが可能となる。
【００３０】
請求項８では、請求項３，４，５または６記載の半導体装置の製造方法において、ゲート電極膜を、Ｓｉ、Ｇｅ及びＣの群から選択された１種類以上の元素から構成される材料で形成することが望ましい。これにより、ゲート電極の電気抵抗を低くすることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００３２】
この発明の第１の実施形態の半導体装置について図１に基づいて説明する。
【００３３】
図１（ａ）は、本発明の第１の実施形態にかかる半導体装置を構成するＮチャネル型トランジスタの要部断面構造であり、図１（ｂ）は、図１（ａ）における、サイドウォールおよびソース・ドレイン部の拡大図である。なお、Ｐチャネル型トランジスタにおいても、ＭＩＳトランジスタの各部にドープされる不純物の導電型が異なるだけであり、同じ構造を有している。
【００３４】
図１（ａ）及び（ｂ）において、１０１はシリコン基板、１０２は各素子を電気的に分離するシリコン酸化膜からなる素子分離領域、１０３はシリコン酸化膜からなるゲート絶縁膜、１０４はＮ型（Ｐチャネル型トランジスタの場合はＰ型）のポリシリコンからなるゲート電極、１０５はシリコン酸化膜からなる第１のサイドウォール、１０６はシリコン窒化膜からなる第２のサイドウォール、１０７は低濃度不純物領域であるＮ型（Ｐチャネル型トランジスタの場合はＰ型）の低濃度ソース・ドレイン領域、１０８はＰ型（Ｐチャネル型トランジスタの場合はＮ型）のポケット領域、１０９は高濃度不純物領域であるＮ型（Ｐチャネル型トランジスタの場合はＰ型）の高濃度ソース・ドレイン領域、１１０は低濃度ソース・ドレイン領域１０７と酸化膜サイドウォール１０５の界面に形成された窒化物、１１１は低濃度ソース・ドレイン領域１０７と第１のサイドウォール１０５の界面に形成された窒化物１１０の界面準位により形成された空乏層、１１２は低濃度ソース・ドレイン領域１０７の拡散抵抗、１１３は高濃度ソース・ドレイン領域１０９およびゲート電極１０４表面に形成された低抵抗を有するコバルトシリサイドである。
【００３５】
上記のようにこの半導体装置は、シリコン基板１０１上に形成されたゲート電極１０４と、ゲート電極１０４の側壁に形成された第１のサイドウォールである酸化膜１０５と第２のサイドウォールである窒化膜１０６と、ゲート電極１０４の側方に位置する基板１０１の領域の中に形成された低濃度不純物拡散領域１０７と高濃度不純物拡散領域１０９とを備えている。
【００３６】
シリコン基板１０１は、トランジスタ動作に適したウェル濃度とスレッショルド電圧を制御している表面濃度を有している。低濃度ソース・ドレイン領域１０７と酸化膜サイドウォール１０５の界面に形成されたＳｉxＮyＯzからなる窒化物１１０における窒素濃度が１×１０17ｃｍ-3以上且つ１×１０20ｃｍ-3以下に制御されていることにより、窒化物１１０による界面準位の発生が抑制され、第１のサイドウォール１０５直下の低濃度ソース・ドレイン領域１０７中の空乏層１１１の広がりを抑制することができ、低濃度ソース・ドレイン領域１０７の拡散抵抗１１２の抵抗上昇を抑えることが可能になり、ＭＩＳトランジスタの性能劣化を防止することが可能となる。
【００３７】
なお、本実施形態において、第２のサイドウォール１０６をＬ型で説明したが、１／４楕円形のサイドウォールであっても、同様の効果が得られるのはいうまでもない。また、シリサイド１１３にコバルトシリサイドで説明しているが、チタンシリサイドやニッケルシリサイドなど他のシリサイド膜であっても同様の効果が得られることは言うまでもない。
【００３８】
この発明の第２の実施形態の半導体装置の製造方法について図２〜図４に基づいて説明する。本発明の第２の実施形態にかかる半導体装置の製造方法は、具体的には、本発明の第１の実施形態にかかる半導体装置において、第２のサイドウォール１０６を１／４楕円形とした半導体装置を製造するための製造方法である。
【００３９】
図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）並びに図４は、本発明の第２の実施形態にかかる半導体装置を構成するＮチャネル型トランジスタを製造する工程を説明する要部工程断面図である。なお、Ｐチャネル型トランジスタにおいても、ＭＩＳトランジスタの各部にドープされる不純物の導電型が異なるだけであり、基本的には図２〜図４に示す工程と同じ工程を行なう。
【００４０】
まず、図２（ａ）に示す工程で、シリコン基板２０１上に、素子分離領域２０２を形成した後、以下の工程によって、素子分離領域によって囲まれる活性領域にＭＩＳトランジスタを形成するための工程を行なう。
【００４１】
まず、熱酸化工程を行なってシリコン基板２０１の主面上に膜厚が約３ｎｍのシリコン酸化膜を形成した後、窒化処理を行なってシリコン酸窒化膜からなるゲート絶縁膜２０３（膜厚は約３ｎｍ）を形成する。そして、シリコン酸窒化膜２０３の上に、ポリシリコンからなるゲート電極膜２０４と、酸化シリコン膜からなるゲート保護膜２０５（膜厚は３０ｎｍ以下）を形成する。このとき、図示しないが、上記従来の技術において説明した図８（ａ）に示す工程と同じ工程を行なう。
【００４２】
すなわち、ゲート電極膜２０４及びゲート保護膜２０５を堆積した後に、フォトリソグラフィー及びドライエッチングを行なうことにより、ゲート絶縁膜２０３、ゲート電極膜２０４及びゲート保護膜２０５をパターニングして図２（ｂ）に示すように、ゲート絶縁膜２０３ａ、ゲート電極２０４ａ及びゲート保護膜２０５ａを形成する。
【００４３】
なお、ゲート電極２０４ａには、Ｎ型不純物（Ｐチャネル型ＭＩＳトランジスタにはＰ型不純物）がドープされている。また、ゲート保護膜２０５ａはゲート電極２０４ａをパターニングするためのハードマスクとして使用されており、膜厚が３０ｎｍ以下になっている。なお、ゲート保護膜２０５ａは必ずしも形成する必要はない。
【００４４】
その後、ゲート電極２０４ａ及びゲート保護膜２０５ａをマスクとして、ゲート電極２０４ａの側方に位置する基板の領域の中に、リンイオン（Ｐ+）を、傾き角：０〜４０度、注入エネルギー：１０〜３０ｋｅＶ、ドーズ量：約５×１０13ｃｍ-2の条件で注入して、低濃度不純物拡散領域である低濃度ソース・ドレイン領域２０６を形成する。なお、低濃度ソース・ドレイン領域２０６に代えてエクステンション領域を形成してもよく、その場合には、砒素イオン（Ａｓ）を、注入エネルギー：１０〜２０ｋｅＶ、ドーズ量：５×１０13ｃｍ-2の条件で注入する。また、ボロンイオン（又はフッ化ボロンイオン）を、傾き角：２０〜５０度、注入エネルギー：１０〜５０ｋｅＶ、ドーズ量：１〜５×１０13ｃｍ-2の条件で注入し、パンチスルーストッパー用のポケット注入領域２０７を形成する。なお、このポケット注入領域２０７は、必ずしも形成する必要はない。
【００４５】
その後、各領域２０６，２０７にドープされた不純物を活性化するために、処理温度：９００〜１０００℃、処理時間：１０〜６０ｓｅｃの条件でＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）処理を行なう。
【００４６】
以上の工程により、図２（ｂ）に示す構造が形成される。
【００４７】
次に、図３（ａ）に示す工程で、基板２０１の全面上に、厚みが１０〜２０ｎｍの薄いノンドープ酸化膜２０８（例えばＮＳＧ膜やＨＴＯ膜（高温酸化膜））と、厚みが１０〜１００ｎｍのシリコン窒化膜２０９とを順に堆積する。
【００４８】
シリコン窒化膜２０９の形成には、酸化膜２０８と低濃度不純物領域２０６との界面における窒素濃度を１×１０20ｃｍ-3以下とするような温度で、酸化膜２０８の上に窒化膜２０９を形成する。この場合、成膜温度が６００度以下でシリコン窒化膜が形成可能なＢＴ−ＢＡＳ（Ｂｉｓ−Ｔｅｒｔｉａｌｌｙ−Ｂｕｔｙｌ−Ａｍｉｎｏ−Ｓｉｌａｎｅ）やＨＣＤ（Ｈｅｘａ−Ｃｈｌｏｒｏ−Ｄｉｓｌａｎｅ）などを原材料とするものを使用し、窒化材料となるＮＨ3ガスを成膜前に流す時間（プリパージ時間）を１分以下とする。シリコン窒化膜２０９を形成する際、ＮＨ3が酸化膜２０８中を拡散し、シリコン基板２０１中に形成された低濃度ソース・ドレイン領域２０６とシリコン酸化膜２０８の界面に窒化物２１０が形成される。
【００４９】
次に、図３（ｂ）に示す工程で、異方性エッチングを行って、ゲート電極２０４ａの側壁にシリコン酸化膜からなる第１のサイドウォール２０８ａと、シリコン窒化膜からなる第２のサイドウォール２０９ａとを形成する。この加工により、ゲート保護膜２０５ａはさらにエッチングされ、その膜厚は１０ｎｍ以下になっている。
【００５０】
そして、ゲート電極２０４ａ及び各サイドウォール２０８ａ，２０９ａをマスクとして、砒素イオンを、傾き角：７度、注入エネルギー：３０〜５０ｋｅＶ、ドーズ量：３〜５×１０13ｃｍ-2の条件で注入して、低濃度不純物領域より高い濃度を有する高濃度不純物拡散領域である高濃度ソース・ドレイン領域２１１を形成する。
【００５１】
その後、高濃度ソース・ドレイン領域２１１にドープされた不純物を活性化するために、処理温度：９００〜１０９０℃、処理時間：６０秒以下の条件で、ＲＴＡ処理を行なう。
【００５２】
なお、図示していないが、第２のサイドウォール２０８ａを形成するシリコン窒化膜２０８の上にさらに選択的に除去できる材料膜（ＢＰＳＧやＰＳＧなど）を形成し、各サイドウォール２０７ａ，２０８ａ、ＢＰＳＧなどによる第３のサイドウォール形成後、第３のサイドウォールを希弗酸やＨＦの気相エッチングなどで選択的に除去することにより、Ｌ型サイドウォールを形成しても良い。
【００５３】
その後、図示していないが、シリサイドを形成しない部分を形成するための酸化膜を全面に形成し、フォトリソによるパターニング、希弗酸やバッファード弗酸などによる酸化膜エッチングを施すことにより（シリサイド領域は酸化膜除去される）、ゲート上保護膜２０５ａは除去される。
【００５４】
次に、図４に示す工程で、ＰＶＤ（Ｐｈｙｓｉｖａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン基板２０１の全面上にコバルト（膜厚は８〜１２ｎｍ）、キャップ膜窒化チタン（膜厚は１０〜３０ｎｍ）を形成し、処理温度：４００〜５００℃、処理時間：３０〜１２０秒の条件によるＲＴＡ処理で、シリコン基板２０１表面とコバルトおよびゲート電極２０４ａのポリシリコン表面とコバルトを反応させシリサイドを形成し、塩酸・過酸化水混合液やアンモニア・過酸化水混合液などでシリコンと反応していないコバルトや窒化チタンを選択除去し、シリサイド２１２を形成する。その後、シリサイド２１２の抵抗を低抵抗化させるために、処理温度：７００〜８５０℃の温度、処理時間：１５〜６０秒の条件によるＲＴＡ処理を行う。
【００５５】
本実施形態の製造方法によると、図３（ａ）に示す工程において、シリコン窒化膜２０９の形成温度が６００℃以下であり、また、成膜前のＮＨ3ガスのプリパージ時間が１分以下のため、酸化膜２０８を拡散するＮＨ3を抑制することができ、シリコン基板２０１に中に形成された低濃度ソース・ドレイン領域２０６と酸化膜２０８との界面に形成される窒化物２１０における窒素濃度が１×１０20ｃｍ-3以下に制御されている。その結果、窒化物２１０による界面準位の発生が抑制され、その界面準位に起因する低濃度ソース・ドレイン領域２０６中の空乏層の広がりが抑制され、その結果、低濃度ソース・ドレイン領域２０６の抵抗上昇を防止し、ＭＩＳトランジスタの性能低下を防止することができる。
【００５６】
この発明の第３の実施の形態の半導体装置の製造方法を図５〜図７に基づいて説明する。本発明の第３の実施形態にかかる半導体装置の製造方法は、具体的には、本発明の第１の実施形態にかかる半導体装置において、第２のサイドウォール１０６を１／４楕円形とした半導体装置を製造するための製造方法である。
【００５７】
図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）並びに図７（ａ）及び（ｂ）は、本発明の第３の実施形態にかかる半導体装置を構成するＮチャネル型トランジスタを製造する工程を説明する要部工程断面図である。なお、Ｐチャネル型トランジスタにおいても、ＭＩＳトランジスタの各部にドープされる不純物の導電型が異なるだけであり、基本的には図５〜図７に示す工程と同じ工程を行なう。
【００５８】
まず、図５（ａ）に示す工程で、シリコン基板３０１上に、素子分離領域３０２を形成した後、以下の工程によって、素子分離領域によって囲まれる活性領域にＭＩＳトランジスタを形成するための工程を行なう。
【００５９】
まず、熱酸化工程を行なってシリコン基板３０１の主面上に厚みが約３ｎｍのシリコン酸化膜を形成した後、窒化処理を行なってシリコン酸窒化膜からなるゲート絶縁膜３０３（膜厚は約３ｎｍ）を形成する。そして、ゲート絶縁膜３０３の上に、ポリシリコンからなるゲート電極膜３０４と、酸化シリコンからなるゲート保護膜３０５（膜厚は３０ｎｍ以下）を形成する。このとき、図示しないが、上記従来の技術において説明した図８（ａ）に示す工程と同じ工程を行なう。
【００６０】
すなわち、ゲート電極膜３０４及びゲート保護膜３０５を堆積した後に、フォトリソグラフィー及びドライエッチングを行なうことにより、ゲート絶縁膜３０３、ゲート電極膜３０４及びゲート保護膜３０５をパターニングして図５（ｂ）に示すように、ゲート絶縁膜３０３ａ、ゲート電極３０４ａ及びゲート保護膜３０５ａを形成する。
【００６１】
なお、ゲート電極３０４ａには、Ｎ型不純物（Ｐチャネル型ＭＩＳトランジスタにはＰ型不純物）がドープされている。また、ゲート保護膜３０５ａはゲート電極３０４ａをパターニングするためのハードマスクとして使用されており、膜厚が３０ｎｍ以下になっている。なお、ゲート保護膜３０５ａは必ずしも形成する必要はない。
【００６２】
その後、ゲート電極３０４ａ及びゲート保護膜３０５ａをマスクとして、ゲート電極３０４ａの側方に位置する基板の領域の中に、リンイオン（Ｐ+）を、傾き角：０〜４０度、注入エネルギー：１０〜３０ｋｅＶ，ドーズ量：約５×１０13ｃｍ-2の条件で注入して、低濃度不純物拡散領域である低濃度ソース・ドレイン領域３０６を形成する。なお、低濃度ソース・ドレイン領域３０６に代えてエクステンション領域を形成してもよく、その場合には、砒素イオン（Ａｓ）を、注入エネルギー１０〜２０ｋｅＶ、ドーズ量５×１０13ｃｍ-2の条件で注入する。また、ボロンイオン（又はフッ化ボロンイオン）を、傾き角：２０〜５０度、注入エネルギー：１０〜５０ｋｅＶ、ドーズ量：１〜５×１０13ｃｍ-2の条件で注入し、パンチスルーストッパー用のポケット注入領域３０７を形成する。なお、このポケット注入領域３０７は、必ずしも形成する必要はない。
【００６３】
その後、各領域３０６，３０７にドープされた不純物を活性化するために、処理温度：９００〜１０００℃、処理時間：１０〜６０ｓｅｃの条件でＲＴＡ処理を行なう。
【００６４】
次に、図６（ａ）に示す工程で、基板３０１の全面上に、膜厚が１０〜２０ｎｍの薄いノンドープ酸化膜３０８（例えばＮＳＧ膜やＨＴＯ膜）と、１〜１０原子層厚のシリコンで形成された拡散防止膜３２０を堆積する。
【００６５】
その後、図６（ｂ）に示す工程で、膜厚が１０〜１００ｎｍのシリコン窒化膜３０９を堆積する。シリコン窒化膜３０９の形成時に、窒化材料となるＮＨ3ガスを成膜前に流す時間（プリパージ時間）の間に、拡散防止膜３２０とＮＨ3が反応することにより、拡散防止膜３２０が絶縁体である窒化シリコン層３２０ａになり、酸化膜３０８と低濃度不純物領域３０６との界面における窒素濃度を１×１０20ｃｍ-3以下に制御する。一部のＮＨ3は、酸化膜３０８中を拡散し、シリコン基板３０１中に形成された低濃度ソース・ドレイン領域３０６と酸化膜３０８の界面に窒化物３１０が形成される。
【００６６】
次に、図７（ａ）に示す工程で、異方性エッチングを行って、ゲート電極３０４ａの側壁にシリコン酸化膜からなる第１のサイドウォール３０８ａと、シリコン窒化膜からなる第２のサイドウォール３０９ａとを形成する。この加工により、ゲート上保護膜３０５ａはさらにエッチングされ、膜厚が１０ｎｍ以下になっている。
【００６７】
そして、ゲート電極３０４ａ及び各サイドウォール３０８ａ，３０９ａをマスクとして、砒素イオンを、傾き角：７度、注入エネルギー：３０〜５０ｋｅＶ、ドーズ量：３〜５×１０13ｃｍ-2の条件で注入して、高濃度不純物拡散領域である高濃度ソース・ドレイン領域３１１を形成する。
【００６８】
その後、高濃度ソース・ドレイン領域３１１にドープされた不純物を活性化するために、処理温度：９００〜１０９０℃、処理時間：６０秒以下の条件で、ＲＴＡ処理を行なう。
【００６９】
なお、図示していないが、第２のサイドウォール３０８ａを形成する窒化膜３０８の上にさらに選択的に除去できる材料膜（ＢＰＳＧやＰＳＧなど）を形成し、各サイドウォール３０７ａ，３０８ａ、ＢＰＳＧなどによる第３のサイドウォール形成後、第３のサイドウォールを希弗酸やＨＦの気相エッチングなどで選択的に除去することにより、Ｌ型サイドウォールを形成しても良い。
【００７０】
その後、図示していないが、シリサイドを形成しない部分を形成するための酸化膜を全面に形成し、フォトリソによるパターニング、希弗酸やバッファード弗酸などによる酸化膜エッチングを施すことにより（シリサイド領域は酸化膜除去される）、ゲート上保護膜３０５ａは除去される。
【００７１】
次に、図７（ｂ）に示す工程で、ＰＶＤ法によりシリコン基板３０１の全面上にコバルト（膜厚は８〜１２ｎｍ）、キャップ膜窒化チタン（膜厚は１０〜３０ｎｍ）を形成し、処理温度：４００〜５５０℃、処理時間：３０〜１２０秒の条件によるＲＴＡ処理で、シリコン基板３０１表面とコバルトおよびゲート電極３０４ａのポリシリコン表面とコバルトを反応させシリサイドを形成し、塩酸・過酸化水混合液やアンモニア・過酸化水混合液などでシリコンと反応していないコバルトや窒化チタンを選択除去し、シリサイド３１２を形成する。その後、シリサイド３１２の抵抗を低抵抗化させるために、処理温度：７００〜８５０℃の温度、処理時間：１５〜６０秒の条件によるＲＴＡ処理を行う。
【００７２】
本実施形態の製造方法によると、図６（ａ）に示す工程において形成された、拡散防止膜３２０が、図６（ｂ）に示す工程の、シリコン窒化膜３０９の形成直前のＮＨ3プリパージの間において、ＮＨ3と反応することにより、拡散防止膜３２０が絶縁体である窒化シリコン層３２０ａになるため、シリコン酸化膜３０８を拡散するＮＨ3の量を著しく低減することができ、シリコン基板３０１に中に形成された低濃度ソース・ドレイン領域３０６と酸化膜３０８との界面に形成される窒化物３１０における窒素濃度が１×１０17ｃｍ-3以上且つ１×１０20ｃｍ-3以下に制御されている。その結果、窒化物３１０による界面準位の発生が抑制され、その界面準位に起因する低濃度ソース・ドレイン領域３０６中の空乏層の広がりが抑制され、その結果、低濃度ソース・ドレイン領域３０６の抵抗上昇を防止し、ＭＩＳトランジスタの性能低下を防止することができる。
【００７３】
本実施形態では、拡散防止膜３２０の構成材料としてシリコンを用いたが、ＮＨ3と反応して絶縁体となるゲルマニウムなど他の半導体材料であっても同様の効果が得られる。
また、本実施形態では、シリコン窒化膜３０９の形成のための窒化材料としてＮＨ3を用いたが、他の窒化材料として、Ｎ2Ｏを用いてもよい。
【００７４】
第１から第３の実施形態では、ゲート絶縁膜１０３としてシリコン酸化膜を、ゲート絶縁膜２０３，３０３としてシリコン酸窒化膜を用いたが、それぞれ、これに限定されるものではなく、ゲート絶縁膜１０３としてシリコン酸窒化膜を、ゲート絶縁膜２０３，３０３としてシリコン酸化膜を用いてもよく、更に、高誘電体材料からなる他の絶縁膜を用いてもよい。
【００７５】
第１から第３の実施形態では、ゲート電極膜１０４，２０４，３０４の材料としてポリシリコンを用いたが、これに限定されるものではなく、Ｓｉ、Ｇｅ及びＣの群から選択された１種類以上の元素から構成される材料を用いてもよい。
【産業上の利用可能性】
【００７６】
本発明に係る半導体装置およびその製造方法は、サイドウォールに窒化膜を使用した場合においても、窒化膜を酸化膜の上に形成する際に、低濃度不純物拡散領域と酸化膜の界面における窒素濃度が１×１０20ｃｍ-3以下となるような温度で窒化膜を形成することによって、低濃度不純物拡散領域と酸化膜の界面における界面準位の発生量が少なくなり、界面準位による低濃度不純物拡散領域への空乏層の形成が抑制され、トランジスタ性能の劣化が防止された半導体装置を製造することが可能となるという効果を有し、ゲート電極の側壁にサイドウォールが形成された、半導体装置および半導体装置の製造方法等に方法に有用である。
【図面の簡単な説明】
【００７７】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態にかかる半導体装置の要部断面図である。
【図２】（ａ）及び（ｂ）は、本発明の第２の実施形態にかかる半導体装置の製造方法を説明するための要部工程断面図である。
【図３】（ａ）及び（ｂ）は、本発明の第２の実施形態にかかる半導体装置の製造方法を説明するための要部工程断面図である。
【図４】本発明の第２の実施形態にかかる半導体装置の製造方法を説明するための要部工程断面図である。
【図５】（ａ）及び（ｂ）は、本発明の第３の実施形態にかかる半導体装置の製造方法を説明するための要部工程断面図である。
【図６】（ａ）及び（ｂ）は、本発明の第３の実施形態にかかる半導体装置の製造方法を説明するための要部工程断面図である。
【図７】（ａ）及び（ｂ）は、本発明の第３の実施形態にかかる半導体装置の製造方法を説明するための要部工程断面図である。
【図８】（ａ）から（ｄ）は従来の半導体装置の製造方法の各工程を示す要部工程断面図である。
【図９】従来の半導体装置の製造方法における課題を説明するための要部断面図である。
【符号の説明】
【００７８】
１０１  シリコン基板
１０２  素子分離領域
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５  第１のサイドウォール
１０６  第２のサイドウォール
１０７  低濃度ソース・ドレイン領域
１０８  ポケット領域
１０９  高濃度ソース・ドレイン領域
１１０  窒化物
１１１  空乏層
１１２  拡散抵抗
１１３  シリサイド
２０１  シリコン基板
２０２  素子分離領域
２０３  ゲート絶縁膜
２０４  ゲート電極
２０４ａ  ゲート電極
２０５  ゲート保護膜
２０５ａ  ゲート保護膜
２０６  低濃度ソース・ドレイン領域
２０７  ポケット注入領域
２０８  酸化膜
２０８ａ  第１のサイドウォール
２０９  シリコン窒化膜
２０９ａ  第２のサイドウォール
２１０  窒化物
２１１  高濃度ソース・ドレイン領域
２１２  シリサイド
３０１  シリコン基板
３０２  素子分離領域
３０３  ゲート絶縁膜
３０４  ゲート電極
３０４ａ  ゲート電極
３０５  ゲート保護膜
３０５ａ  ゲート保護膜
３０６  低濃度ソース・ドレイン領域
３０７  ポケット注入領域
３０８  酸化膜
３０８ａ  第１のサイドウォール
３０９  シリコン窒化膜
３０９ａ  第２のサイドウォール
３１０  窒化物
３１１  高濃度ソース・ドレイン領域
３１２  シリサイド
３２０  拡散防止膜
３２０ａ  窒化シリコン層
【図１】
2006032381.tif 000003
【図２】
2006032381.tif 000004
【図３】
2006032381.tif 000005
【図４】
2006032381.tif 000006
【図５】
2006032381.tif 000007
【図６】
2006032381.tif 000008
【図７】
2006032381.tif 000009
【図８】
2006032381.tif 000010
【図９】
2006032381.tif 000011