(57)【要約】【課題】Ｉ／Ｏデバイスとシステムメモリ間のデュアルポートＲＡＭ中間バッファに対するシングルアクセスが可能な高速アクセス制御装置およびそのデータ転送方法を提供する。【解決手段】ＳＤＲＡＭ１０９は、ＤＰＲＡＭ１０７の全ての領域と、ＤＰＲＡＭ１０７と同容量のＳＤＲＡＭ１０９の領域が、同一アドレスで二重化されたメモリ空間部１１０を備え、カスタムＩＣ１０５は、二重化されたメモリ空間部１１０領域におけるリード、ライト同時アクセスにより、ＤＰＲＡＭ１０７からＳＤＲＡＭ１０９へのデータ転送を１サイクルで行うようにＳＤＲＡＭ１０９のアドレスバス、コントロールバスを制御するＳＤＲＡＭ制御部１１４を備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
システムメモリのシンクロナスＤＲＡＭ（１０９）と、
ＣＰＵ（１０１）とＩ/Ｏデバイス（１０４）間のアクセス時に中間バッファとして使用するデュアルポートＲＡＭ（１０７）と、
前記デュアルポートＲＡＭ（１０７）と前記シンクロナスＤＲＡＭ（１０９）のバス変換を行ない前記デュアルポートＲＡＭ（１０７）へのアクセスを制御するＣＰＵ側制御部（１０８）を有するカスタムＩＣ（１０５）と、を備えた高速アクセス制御装置において、
前記シンクロナスＤＲＡＭ（１０９）は、前記デュアルポートＲＡＭ（１０７）の全ての領域と、前記デュアルポートＲＡＭ（１０７）と同容量の前記シンクロナスＤＲＡＭ（１０９）の領域が同一アドレスで二重化されたメモリ空間部（１１０）を備え、
前記カスタムＩＣ（１０５）は、前記二重化されたメモリ空間部（１１０）領域におけるリード、ライト同時アクセスにより前記デュアルポートＲＡＭ（１０７）から前記シンクロナスＤＲＡＭ（１０９）へのデータ転送を行うように、前記シンクロナスＤＲＡＭ（１０９）のアドレスバス、コントロールバスを制御するシンクロナスＤＲＡＭ制御部（１１４）を備えたことを特長とする高速アクセス制御装置。
【請求項２】
前記シンクロナスＤＲＡＭ制御部（１１４）は、
前記デュアルポートＲＡＭ（１０７）からのリードデータがシステムバス（１１１）上に出力されると同時に、ライトコマンドとカラムアドレスを前記シンクロナスＤＲＡＭ（１０９）に対して発行するＳＤＲＡＭ制御信号生成回路（３０３）と、
前記システムバス（１１１）と前記ＳＤＲＡＭ制御信号生成回路（３０３）とをデータ転送時に切り換えて、前記シンクロナスＤＲＡＭ（１０９）のアドレスバス、コントロールバスへ接続する制御信号セレクタ（３０２）と、を備えたことを特徴とする請求項１に記載の高速アクセス制御装置。
【請求項３】
システムメモリのシンクロナスＤＲＡＭ（１０９）と、
ＣＰＵ（１０１）とＩ/Ｏデバイス（１０４）間のアクセス時に中間バッファとして使用するデュアルポートＲＡＭ（１０７）と、
前記デュアルポートＲＡＭ（１０７）と前記シンクロナスＤＲＡＭ（１０９）のバス変換を行ない前記デュアルポートＲＡＭ（１０７）へのアクセスを制御するＣＰＵ側制御部（１０８）を有するカスタムＩＣ（１０５）と、を備えた高速アクセス制御装置において、
前記シンクロナスＤＲＡＭ（１０９）は、前記デュアルポートＲＡＭ（１０７）の全ての領域と、前記デュアルポートＲＡＭ（１０７）と同一アドレス、同一容量で二重化されたメモリ空間部（１１０）を具備するものとし、
前記シンクロナスＤＲＡＭ（１０９）の前記二重化されたメモリ空間部（１１０）のリードを禁止しライトのみ許可とするステップ（ＳＴ１）と、
前記シンクロナスＤＲＡＭ（１０９）に対し、前記デュアルポートＲＡＭ（１０７）の前記二重化されたメモリ空間部（１１０）のＲＯＷアドレスとバンク情報を含むＡＣＴコマンドを発行するステップ（ＳＴ２）と、
前記ＡＣＴコマンドを受けて、前記シンクロナスＤＲＡＭ（１０９）をアクティブ状態にするステップ（ＳＴ３）と、
コマンドサイクルに基づいて、リードコマンドとカラムアドレスを発行するステップ（ＳＴ４）と、
レイテンシ期間内に前記デュアルポートＲＡＭ（１０７）からデータをリードし、リードデータをシステムバス上に出力するステップ（ＳＴ５）と、
前記リードデータが前記システムバス上に出力されると同時に、前記シンクロナスＤＲＡＭ（１０９）に対して、ライトコマンドとカラムアドレスを発行するステップ（ＳＴ６）と、を備えたことを特徴とする高速アクセス制御装置のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルポートＲＡＭを介してＩ/ＯデバイスとＣＰＵとが接続されているマルチボードシステムを有する高速アクセス制御装置およびそのデータ転送方法に関する。  
【背景技術】
【０００２】
ＣＰＵがＩ/Ｏデバイスに対して、ある一定の周期内にまとまったデータを処理する場合、デュアルポートＲＡＭを介してアクセスする場合がある。
ＣＰＵの有するＩ/ＯバスとデュアルポートＲＡＭバスを接続した場合、ＣＰＵはデュアルポートＲＡＭのデータを、一旦、システムメモリのシンクロナスＤＲＡＭへコピーした後、処理を行う。これは、デュアルポートＲＡＭが、シンクロナスＤＲＡＭが有するクロック同期式バースト高速アクセスを有しておらずアクセス時間が遅くなる為と、Ｉ/ＯデバイスからデュアルポートＲＡＭへ転送されたデータが、ある周期以内に処理しなければオーバーフローしてしまう危険がある為である。
しかし、シンクロナスＤＲＡＭバスとデュアルポートＲＡＭバスとのバス変換回路を有するカスタムＩＣの場合は、シンクロナスＤＲＡＭへの転送がシンクロナスＤＲＡＭバスのみで実現でき、同期式バースト高速アクセスが可能となる為、転送速度は大幅に速くなる。
【０００３】
図５は、従来技術の高速アクセス制御装置を示すブロック図である。
図５において、１０１はＣＰＵ、１０２はＣＰＵ内蔵エリア制御部、１０３はＣＰＵ内蔵メモリ制御部、１０４はＩ／Ｏデバイス、１０５はカスタムＩＣ、１０６はＩ／Ｏデバイス側制御部、１０７はカスタムＩＣ１０５に内蔵のデュアルポートＲＡＭ（以降ＤＰＲＡＭと称す）、１０８はカスタムＩＣ１０５内のＣＰＵ側制御部でありバス制御回路、１０９はシステムメモリのシンクロナスＤＲＡＭ（以降ＳＤＲＡＭと称す）、１１１はシステムバス、Ｓ１はＳＤＲＡＭのＣＳ（チップセレクト）信号、Ｓ２はカスタムＩＣのＣＳ信号である。
以下、図５を用いて従来技術の高速アクセス制御装置の動作を説明する。
ＳＤＲＡＭバスでアクセスされるカスタムＩＣのＣＳ信号Ｓ２は、ＣＰＵ１０１のエリア制御部１０２により制御されている。カスタムＩＣ１０５内のＣＰＵ側制御部１０８により、ＳＤＲＡＭ１０９とＤＰＲＡＭ１０７のバス変換が行われる。また、Ｉ／Ｏデバイス側制御部１０６とＣＰＵ側制御部１０８はＤＰＲＡＭへのアクセスが衝突しないよう管理している。
Ｉ／Ｏデバイス１０４からＤＰＲＡＭ１０７に転送されたデータは、ある周期内であるデータ量が蓄積されると、ＣＰＵ１０１によりＤＰＲＡＭ１０７内蔵のカスタムＩＣ１０５からＳＤＲＡＭ１０９へ、あるまとまったデータ量のブロック単位で転送される。
【０００４】
図６は、従来技術によるＤＰＲＡＭからＳＤＲＡＭへのデータ転送のタイミングサイクル図である。
図６において、ＡＣＴはＡＣＴコマンド、Ｒはリードコマンド、ＲｏｗはＲＯＷ（行）アドレス、Ｃｏｌはカラム（列）アドレス、Ｗはライトコマンド、Ｄｏｕｔはリードデータ、Ｄｉｎはライトデータである。
以下、図６を用いて従来技術のデータ転送方法によるタイミングサイクルを説明する。
図６に示すタイミングサイクルのアクセス条件は、ＣＡＳレイテンシ２、バースト長４、リード／ライトは異なるバンク間によるアクセスである。
ＤＰＲＡＭリード時、ＡＣＴコマンド（ＡＣＴ）でバンクとＲＯＷアドレス（Ｒｏｗ）が有効となり、１クロック後、リードコマンド（Ｒ）が有効となり、同時にカラムアドレス（Ｃｏｌ）が有効なる。その後、レイテンシ２サイクル後、データがシステムバス上に出力（Ｄｏｕｔ）される。最後のデータ出力時に、ＳＤＲＡＭに対しＡＣＴコマンド（ＡＣＴ）でバンク、ＲＯＷアドレス（Ｒｏｗ）が有効になる。データ衝突を避ける為、１クロックのハイインピーダンス状態後、ライトコマンド（Ｗ）が有効となり、同時にカラムアドレス（Ｃｏｌ）が有効になる。
このように、ＣＰＵ１０１は、ＤＰＲＡＭ１０７のデータをリードし、そしてＳＤＲＡＭ１０９へライトする。すなわち、リードアクセスとライトアクセスの２度アクセスが必要である。
これに対し、フライバイ方式のＤＭＡ（ダイレクトメモリアクセス）を使用することで、1サイクルで転送することができる。
アクセス中は、ＳＤＲＡＭ１０９へのアドレスは保持され続け、デバイスＩ／Ｏ側はデータ線とコントロール信号のみでアクセスされる（例えば、特許文献１参照）。
【特許文献１】特開２００２−２８８１１７号公報  （第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術によるフライバイ方式の場合、ＳＤＲＡＭのアドレスのみが有効であり、Ｉ／Ｏデバイスのアドレスは有効ではない。ところが、ＤＰＲＡＭを使用する場合は、アドレス設定が必要であることから、フライバイ方式による1サイクル転送でなく、リード、ライトの２回アクセスが必要となる。この為、システムバス周波数最大で動作している場合は、これ以上の高速アクセスの実現は困難である、という問題があった。
本発明は、このような問題点に鑑みてなされたものであり、Ｉ／Ｏデバイスとシステムメモリ間のデュアルポートＲＡＭ中間バッファに対するシングルアクセスが可能な高速アクセス制御装置およびそのデータ転送方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記問題を解決するため、請求項１に記載の発明は、システムメモリのシンクロナスＤＲＡＭと、ＣＰＵとＩ/Ｏデバイス間のアクセス時に中間バッファとして使用するデュアルポートＲＡＭと、前記デュアルポートＲＡＭと前記シンクロナスＤＲＡＭのバス変換を行ない前記デュアルポートＲＡＭへのアクセスを制御するＣＰＵ側制御部を有するカスタムＩＣと、を備えた高速アクセス制御装置において、前記シンクロナスＤＲＡＭは、前記デュアルポートＲＡＭの全ての領域と、前記デュアルポートＲＡＭと同容量の前記シンクロナスＤＲＡＭの領域が同一アドレスで二重化されたメモリ空間部を備え、前記カスタムＩＣは、前記二重化されたメモリ空間部領域におけるリード、ライト同時アクセスにより前記デュアルポートＲＡＭから前記シンクロナスＤＲＡＭへのデータ転送を行うように、前記シンクロナスＤＲＡＭのアドレスバス、コントロールバスを制御するシンクロナスＤＲＡＭ制御部を備えたことを特長としている。
また、請求項２に記載の発明は、請求項１に記載の高速アクセス制御装置において、前記シンクロナスＤＲＡＭ制御部は、前記デュアルポートＲＡＭからのリードデータがシステムバス上に出力されると同時に、ライトコマンドとカラムアドレスを前記シンクロナスＤＲＡＭに対して発行するＳＤＲＡＭ制御信号生成回路と、前記システムバスと前記ＳＤＲＡＭ制御信号生成回路とをデータ転送時に切り換えて、前記シンクロナスＤＲＡＭのアドレスバス、コントロールバスへ接続する制御信号セレクタと、を備えたことを特徴としている。
また、請求項３に記載の発明は、システムメモリのシンクロナスＤＲＡＭと、ＣＰＵとＩ/Ｏデバイス間のアクセス時に中間バッファとして使用するデュアルポートＲＡＭと、  前記デュアルポートＲＡＭと前記シンクロナスＤＲＡＭのバス変換を行ない前記デュアルポートＲＡＭへのアクセスを制御するＣＰＵ側制御部を有するカスタムＩＣと、を備えた高速アクセス制御装置において、前記シンクロナスＤＲＡＭは、前記デュアルポートＲＡＭの全ての領域と、前記デュアルポートＲＡＭと同一アドレス、同一容量で二重化されたメモリ空間部を具備するものとし、前記シンクロナスＤＲＡＭの前記二重化されたメモリ空間部のリードを禁止しライトのみ許可とするステップと、前記シンクロナスＤＲＡＭに対し、前記デュアルポートＲＡＭの前記二重化されたメモリ空間部のＲＯＷアドレスとバンク情報を含むＡＣＴコマンドを発行するステップと、前記ＡＣＴコマンドを受けて、前記シンクロナスＤＲＡＭをアクティブ状態にするステップと、コマンドサイクルに基づいて、リードコマンドとカラムアドレスを発行するステップと、レイテンシ期間内に前記デュアルポートＲＡＭからデータをリードし、リードデータをシステムバス上に出力するステップと、前記リードデータが前記システムバス上に出力されると同時に、前記シンクロナスＤＲＡＭに対して、ライトコマンドとカラムアドレスを発行するステップと、を備えたことを特徴としている。
【発明の効果】
【０００７】
請求項１および２に記載の高速アクセス制御装置、および請求項３に記載の高速アクセス制御装置のデータ転送方法によれば、ＤＰＲＡＭのデータを、バス変換回路を通じてＳＤＲＡＭへ転送する際、ＳＤＲＡＭへのライトアクセスをする必要がなくなり、Ｉ／Ｏデバイスとシステムメモリ間のデュアルポートＲＡＭ中間バッファに対するリードアクセスのみのシングルアクセスでＳＤＲＡＭへ転送可能となる。その結果、大幅にアクセス時間を短縮することができ、システム性能の向上につながる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の具体的実施例について、図に基づいて説明する。
【実施例１】
【０００９】
図１は、本発明の高速アクセス制御装置の構成を示すブロック図である。なお、本発明の構成要素が従来技術と同じものについてはその説明を省略し、異なる点のみ説明する。
図１において、１１０は二重化されたメモリ空間部すなわち二重化エリア、１１２はシンクロナスＤＲＡＭデータバス（以降ＳＤＲＡＭデータバスと称す）、１１４はシンクロナスＤＲＡＭ制御部（以降ＳＤＲＡＭ制御部と称す）、Ｓ１１はシンクロナスＤＲＡＭ制御信号（以降ＳＤＲＡＭ制御信号と称す）、Ｓ１２はデュアルポートＲＡＭ転送許可信号（以降ＤＰＲＡＭ転送許可信号と称す）である。  
本実施例の特徴は以下のとおりである。
すなわち、ＳＤＲＡＭ１０９は、ＤＰＲＡＭ１０７の全ての領域と、ＤＰＲＡＭ１０７と同容量のＳＤＲＡＭ１０９の領域が、同一アドレスで二重化されたメモリ空間部１１０を備え、カスタムＩＣ１０５は、二重化されたメモリ空間部１１０領域におけるリード、ライト同時アクセスによりＤＰＲＡＭ１０７からＳＤＲＡＭ１０９へのデータ転送を行うようにＳＤＲＡＭ１０９のアドレスバス、コントロールバスを制御するＳＤＲＡＭ制御部１１４を備えるようにしている点である。
以下、図１を用いて本発明の高速アクセス制御装置における各構成要素間の接続を説明する。
システムバス１１１のＣＳ信号は、カスタムＩＣ１０５とＳＤＲＡＭ１０９に共通に接続されている。つまり、ＳＤＲＡＭ１０９とカスタムＩＣ１０５はエリア制御部１０２によって、同一エリアに配置されている。
ＳＤＲＡＭデータバス１１２は、データ信号、クロック信号、ＣＳ信号のみで、アドレスバス、コントロールバスは、カスタムＩＣ１０５のＳＤＲＡＭ制御部１１４により制御され、ＳＤＲＡＭ制御信号Ｓ１１のバスでＳＤＲＡＭ１０９に接続されている。
ＣＰＵのＩ／Ｏポートにより出力されるＤＰＲＡＭ転送許可信号Ｓ１２は、ある周期内で、ある一定量のデータがＤＰＲＡＭ１０７に蓄積され、ＣＰＵ１０１がこの蓄積されたデータをＳＤＲＡＭ１０９へ転送するとき、転送開始からこの蓄積された全てのデータがＳＤＲＡＭ１０９へ転送終了するまでの間アサートする。
【００１０】
図２は、本発明におけるデータ転送部のブロック図である。なお、構成要素が図１と同じものについてはその説明を省略し、異なる点のみ説明する。
図２において、３０２は制御信号セレクタ、３０３はシンクロナスＤＲＡＭ制御信号生成回路（以降ＳＤＲＡＭ制御信号生成回路と称す）、３０７はデュアルポートＲＡＭ制御部（以降ＤＰＲＡＭ制御部と称す）、３１２はシンクロナスＤＲＡＭコマンドデコーダ（以降ＳＤＲＡＭコマンドデコーダと称す）、Ｓ１３は選択信号、Ｓ１４は二重化時シンクロナスＤＲＡＭ制御信号（以降二重化時ＳＤＲＡＭ制御信号と称す）、Ｓ１５はデュアルポートＲＡＭリード信号（以降ＤＰＲＡＭリード信号と称す）である。  
図３は、本発明の高速アクセス制御装置のデータ転送方法を示すフローチャートである。
以下、図１、２、３を用いて本実施例の高速アクセス制御装置によるデータ転送の動作を説明する。
ＤＰＲＡＭ１０７のある領域に、ある容量のデータが蓄積されるとＣＰＵ１０１は、ＳＤＲＡＭ１０９への転送を開始する。まず、ＣＰＵ１０１はＤＰＲＡＭ転送許可信号Ｓ１２をアサートする。この期間、ＳＤＲＡＭ１０９の二重化領域のリードは禁止され、ライトのみとなる（ステップＳＴ１）。
ネゲート期間は二重化領域を選択してもＤＰＲＡＭ１０７のアクセスは禁止され、二重化領域はＳＤＲＡＭ１０９のみに配置され、リード、ライトが可能となる。
ＣＰＵ１０１はＳＤＲＡＭ１０９に対し、ＡＣＴコマンドを発行する（ステップＳＴ２）。
このＡＣＴコマンドはＲＯＷアドレスとバンク情報が含まれている。ＳＤＲＡＭコマンドデコーダ３１２により、ＤＰＲＡＭ領域、つまり二重化領域の選択を検出すると、ＳＤＲＡＭ制御部１１４へ選択信号Ｓ１３アサートし、ＳＤＲＡＭ制御部１１４がアクティブ状態になる。このとき、ＳＤＲＡＭの二重化領域も選択されている為、ＳＤＲＡＭもアクティブ状態になる（ステップＳＴ３）。
ＳＤＲＡＭ制御信号Ｓ１１は通常、システムバス１１１の信号が接続されている。選択信号Ｓ１３がアサートされると、ＳＤＲＡＭ制御部１１４の制御信号セレクタ３０２は、ＳＤＲＡＭ制御信号Ｓ１１をシステムバス１１１からＳＤＲＡＭ制御信号生成回路３０３に切り換える。ＣＰＵはＡＣＴコマンドを発行すると、コマンドサイクルでリードコマンドとカラムアドレスを発行する（ステップＳＴ４）。
ＳＤＲＡＭコマンドデコーダ３１２がリードコマンドを検出すると、ＤＰＲＡＭリード信号Ｓ１５をＤＰＲＡＭ制御部１１４とＳＤＲＡＭ制御信号生成回路３０３にアサートし、レイテンシ期間内にＤＰＲＡＭ制御部３０７により、ＤＰＲＡＭからデータをリードし、レイテンシ時にデータをシステムバス１１１上に出力する（ステップＳＴ５）。
ＳＤＲＡＭ制御信号生成回路３０３は、リードデータが出力されたのと同時に、ＳＤＲＡＭ制御信号Ｓ１１からライトコマンドとカラムアドレスをＳＤＲＡＭに対して発行する（ステップＳＴ６）。
ＳＤＲＡＭは二重化領域の為、ＡＣＴコマンドで既にアクティブ状態となり、コマンド待ち状態である為、ＳＤＲＡＭにライトすることが可能となる。これによりＣＰＵはＤＰＲＡＭからのリードアクセスのみで、同時にＳＤＲＡＭへのライトが可能となる。
ＣＰＵはある領域の全データ転送が終了すると、ＤＰＲＡＭ転送許可信号Ｓ１２を、ネゲートする（ステップＳＴ７）。
すると、ＳＤＲＡＭ制御部１１４の制御信号セレクタ３０２はＳＤＲＡＭ制御信号をシステムバス１１１へ切り換える。以降、二重化領域はＳＤＲＡＭのみの配置となり、その領域のＳＤＲＡＭのリード、ライトが許可される（ステップＳＴ８）。
【００１１】
図４は、本発明の二重化時におけるＤＰＲＡＭからＳＤＲＡＭへのデータ転送を示すタイミングサイクル図である。
図４において、ＡＣＴはＡＣＴコマンド、Ｒはリードコマンド、ＲｏｗはＲＯＷアドレス、Ｃｏｌはカラムアドレス、Ｗはライトコマンド、Ｄｏｕｔはリードデータ、Ｄｉｎはライトデータである。尚、図４に示すタイミングサイクルのアクセス条件は、図６と同じである。すなわち、ＣＡＳレイテンシ２、バースト長４、リード／ライトは異なるバンク間によるアクセスである。
以下、図４を用いて、本発明の二重化時におけるＤＰＲＡＭからＳＤＲＡＭへのデータ転送におけるタイミングサイクルの説明を行う。
ＤＰＲＡＭリード時のＡＣＴコマンド（ＡＣＴ）においてＲＯＷアドレス（Ｒｏｗ）は二重化領域の為、ＤＰＲＡＭとＳＤＲＡＭの両方が有効状態になる。１クロック後、リードコマンド（Ｒ）、カラムアドレス（Ｃｏｌ）が有効になる。この時、ＤＰＲＡＭ許可信号Ｓ１２がアサートされている為、ＳＤＲＡＭへのコマンドはカスタムＩＣ１０５内でシステムバス１１１から、ＳＤＲＡＭ制御信号生成回路３０３へ切り替わっている為、ＳＤＲＡＭへはリードコマンド（Ｒ）は出力されず、コマンド待ち状態のままである。ＳＤＲＡＭ制御信号生成回路３０３はリードデータ出力時に同時にライトコマンド（Ｗ）とカラムアドレス（Ｃｏｌ）と同一カラムアドレス（Ｃｏｌ）をＳＤＲＡＭに対し出力する。この為、リードデータ（Ｄｏｕｔ）がライトデータ（Ｄｉｎ）としてＳＤＲＡＭへライトされる。
【００１２】
以上述べたように、本発明の実施例に係る高速アクセス制御装置およびそのデータ転送方法は、シンクロナスＤＲＡＭバスとデュアルポートＲＡＭバスとを変換するバス変換回路、すなわちＣＰＵ側制御部１０８と、システムメモリとＩ／Ｏデバイスデータ用ＤＰＲＡＭとの二重化されたメモリ空間部を検出しデュアルポートＲＡＭからシンクロナスＤＲＡＭへの転送を制御するＳＤＲＡＭ制御部１１４を備え、ＤＰＲＡＭ１０７へのブロックデータが蓄積されるまでの時間と、ＤＰＲＡＭ１０７のデータがＳＤＲＡＭ１０９へ転送されるまでの時間の制御を制限化することで、ＤＰＲＡＭＳ１０７とＳＤＲＡＭ１０９のＡＣＴ命令、コマンドサイクル期間を共通化できるように構成しているので、二重化領域でのＤＰＲＡＭ１０７からＳＤＲＡＭ１０９への転送を、従来のリード、ライトの２アクセスから、リード、ライト同時アクセスを実現し、１サイクルでデータ転送を制御することができるのである。
その効果は、本発明の場合のタイムサイクル図である図４と、従来技術の場合のタイムサイクル図である図６とを比較すると一目瞭然である。
【産業上の利用可能性】
【００１３】
ＣＰＵがＩ／ＯデバイスのデータをＳＤＲＡＭへ高速転送することが求められるあらゆる制御装置に適用が可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の高速アクセス制御装置の構成を示すブロック図
【図２】本発明におけるデータ転送部のブロック図
【図３】本発明の高速アクセス制御装置のデータ転送方法を示すフローチャート
【図４】本発明の二重化時におけるＤＰＲＡＭからＳＤＲＡＭへのデータ転送を示すタイミングサイクル図
【図５】従来技術の高速アクセス制御装置を示すブロック図
【図６】従来技術によるＤＰＲＡＭからＳＤＲＡＭへのデータ転送のタイミングサイクル図
【符号の説明】
【００１５】
１０１  ＣＰＵ
１０２  エリア制御部
１０３  メモリ制御部
１０４  Ｉ／Ｏデバイス
１０５  カスタムＩＣ
１０６  Ｉ／Ｏデバイス側制御部
１０７  ＤＰＲＡＭ
１０８  ＣＰＵ側制御部
１０９  ＳＤＲＡＭ
１１０  二重化エリア
１１１  システムバス
１１２  ＳＤＲＡＭデータバス
１１４  ＳＤＲＡＭ制御部
３０２  制御信号セレクタ
３０３  ＳＤＲＡＭ制御信号生成回路
３０７  ＤＰＲＡＭ制御部
３１２  ＳＤＲＡＭコマンドデコーダ
Ｓ１  ＳＤＲＡＭ  ＣＳ信号
Ｓ２  カスタムＩＣ  ＣＳ信号
Ｓ１１  ＳＤＲＡＭ制御信号
Ｓ１２  ＤＰＲＡＭ転送許可信号
Ｓ１３  選択信号
Ｓ１４  二重化時ＳＤＲＡＭ制御信号
Ｓ１５  ＤＰＲＡＭリード信号
ＡＣＴ  ＡＣＴコマンド
Ｒ  リードコマンド
Ｒｏｗ  ＲＯＷアドレス
Ｃｏｌ  カラムアドレス
Ｗ  ライトコマンド
Ｄｏｕｔ  リードデータ
Ｄｉｎ  ライトデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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