(57)【要約】【課題】小型低耐圧の駆動回路を表示部と同一基板上に形成した液晶表示装置を実現する。【解決手段】画素に階調電圧を供給する駆動回路とは別に、画素電位を降圧させる回路を形成する。画素電極には正極性の信号を書き込み、書き込み後に画素電極に接続した容量を用いて画素電極の電位を降圧する。画素電極に供給する電圧は基準電極の基準電位に対し正極性にして、負極性の信号は画素電位制御信号を制御することにより作り出すことができる。このような方法で極性が反転した信号を作り出すと、駆動回路からは逆極性の信号を供給する必要が無くなり、周辺回路を低耐圧の素子で形成することが可能となる。【選択図】        図２
2006139298.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、第２の基板と、
上記第１の基板と第２の基板とに挟まれた液晶組成物と、
上記第１の基板に設けられた複数の画素電極と、
該画素電極に接続された画素容量と、
上記画素電極に接続された液晶容量と、
上記画素容量に画素電位制御信号を供給する画素電位制御信号線と、
上記画素電極に接続されたスイッチ素子と、
該スイッチ素子のオン・オフを制御する走査信号を供給する走査信号線と、
上記スイッチング素子を介して上記画素電極に映像信号を供給する映像信号線と
を備え、
上記液晶容量は上記画素電極を一方の電極とし、対向電極を他方の電極とする対向した２つの電極とを有し、
上記対向電極には第１の基準電圧が供給され、
上記画素電極には上記第１の基準電圧に対して第１の極性の映像信号が供給される液晶表示装置の駆動方法であって、
上記映像信号は第１の極性用の映像信号と第２の極性用の映像信号とからなり、
上記第２の極性用の映像信号は、
上記走査信号により上記スイッチング素子がオン状態となることで、
上記画素電極には上記映像信号線から第１の極性の映像信号が供給され、
上記走査信号により上記スイッチング素子がオフ状態となった後に、
上記画素電位制御信号が第１の電圧から第２の電圧に変化することで、
上記画素電極の電位が上記第１の極性とは逆極性の第２の極性の電位となることを特徴とする液晶表示装置の駆動方法。
【請求項２】
上記第１の基板はシリコン基板であることを特徴とする請求項１に記載の液晶表示装置の駆動方法。
【請求項３】
第１の基板と、第２の基板と、
上記第１の基板と第２の基板とに挟まれた液晶組成物と、
上記第１の基板に設けられた複数の画素電極と、
該画素電極に接続された画素容量と、
上記画素電極と第１の基板との間に設けられた遮光膜と、
上記画素電極に接続された液晶容量とを備え、
該液晶容量は上記画素電極を一方の電極とし、対向電極を他方の電極とする対向した２つの電極とを有し
上記画素容量に画素電位制御信号を供給する画素電位制御信号線を前記遮光膜で形成し、
上記画素電位制御信号を出力する出力回路と、該出力回路の上部に形成された上記遮光膜が接続された液晶表示装置の駆動方法であって、
上記対向電極には第１の基準電圧が供給され、
上記画素電極には上記第１の基準電圧に対して第１の極性の第２の極性用映像信号が供給され、
上記画素電位制御信号が第１の電圧から第２の電圧に変化することで、
上記画素電極の電位が上記第１の極性とは第１の基準電位に対して逆極性の第２の極性となることを特徴とする液晶表示装置の駆動方法。
【請求項４】
前記第１の基板はシリコン基板であることを特徴とする請求項３に記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動方法に係わり、特に、各画素に映像信号電圧を供給する回路に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、液晶表示装置は、小型表示装置から所謂ＯＡ機器等の表示端末用に広く普及している。この液晶表示装置は、基本的には少なくとも一方が透明なガラス板やプラスチック基板等からなる一対の絶縁基板の間に液晶組成物の層（液晶層）を挟持して所謂液晶パネル（液晶表示素子または液晶セルとも言う）を構成し、この液晶パネルの絶縁基板に形成した画素形成用の各種電極に選択的に電圧を印加して所定画素部分の液晶組成物を構成する液晶分子の配向方向を変化させて画素形成を行う形式（単純マトリクス）、上記各種電極と画素選択用のアクティブ素子を形成してこのアクティブ素子を選択することにより当該アクティブ素子に接続した画素電極と基準電極の間にある画素の液晶分子の配向方向を変化させて画素形成を行う形式（アクティブマトリクス）とに大きく分類される。画素毎にアクティブ素子（例えば、薄膜トランジスタ）を有し、このアクティブ素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。また、アクティブマトリクス型液晶表示装置の中で画素電極を形成した基板上に、画素電極を駆動する駆動回路をも形成する所謂駆動回路一体型液晶表示装置が知られている。
【０００３】
これら液晶表示装置において、液晶層に印加する電圧の極性を周期的に反転させる交流化駆動が行われている。交流化駆動を行う目的は直流電圧が液晶に印加されることによる劣化を防止するためである。画素電極と基準電極との間に電圧を印加するアクティブマトリクス型液晶表示装置において、交流化駆動を行う一つの方法として、基準電極に定電圧を印加し、画素電極に正極性、負極性の信号電圧を印加する方法がある。しかしながら、前述した交流化駆動方法では、駆動回路は正極性側の最高電圧と負極性側の最低電圧の電位差に耐えるよう高耐圧な回路である必要がある。また、薄膜トランジスタのオン・オフを制御する制御信号（走査信号）も高電圧が必要になる。
【０００４】
特許文献１には画素に書き込まれた画素電圧を補助容量電圧を降下させて画素電圧の振幅が大きくなるように変化させる記載があるが、画素電圧の変化はその振幅が大きくなる方向に変化するものであり、振幅が小さくなる方向に変化するものではない。
【０００５】
【特許文献１】特開２０００−８１６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、液晶表示装置においては、６４階調、あるいは２５６階調へとより多階調化が進みつつある。また、より画素数が多く高精細な液晶表示装置が望まれている。階調数が増加すると回路規模が大きくなり、画素数が多くなると各画素に信号を供給する駆動回路は高速で駆動されることとなる、また、画素が占めることのできる面積も減少する。ところが高耐圧回路では、回路を構成する各部を微細に形成することが困難であり回路規模が大きくなってしまう。特に小型の液晶パネルでは画素数の増加を要求されても、限られた画素の面積内に、高耐圧なアクティブ素子等の構成を形成することが困難であった。さらに駆動回路を液晶表示パネル内に組み込む駆動回路一体型の液晶表示装置では、駆動回路の面積が広がり、液晶表示パネルが大型化するという問題点が生じた。また、高耐圧回路では電極等の面積が広くなることから、容量成分が増加し高速駆動が困難で、消費電力も増加するという問題点があった。
【０００７】
本発明は前記従来技術の問題点を解決するためになされたものであり、本発明は液晶表示装置の駆動方法において、低耐圧の駆動回路で交流化駆動を可能とし、画素サイズ及び、駆動回路の回路規模を小さくし、高速駆動が可能となる技術を提供することにある。
【０００８】
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１０】
液晶表示装置の画素電極に、画素容量を接続し、画素容量に画素電位制御信号を供給することで、画素電極の電圧を変動させる。また画素電位制御信号を供給する信号線を遮光膜で形成する。
【発明の効果】
【００１１】
画素電極に供給する電圧は基準電極の基準電位に対し一方の極性（正極性）にして、他方の極性（負極性）の信号は画素電位制御信号を制御することにより作り出すことができる。このような方法で極性が反転した信号を作り出すと、駆動回路からは逆極性の信号を供給する必要が無くなり、周辺回路を低耐圧の素子で形成することが可能となる。
【発明を実施するための最良の形態】
【００１２】
液晶表示装置の画素電極に画素容量と液晶容量とを接続し、画素容量に画素電位制御信号を供給する画素電位制御信号線を接続し、画素電極には基準電圧に対して第１の極性の第２の極性用映像信号を供給し、画素電位制御信号を第１の電圧から第２の電圧に変化させることで、画素電極の電位が第１の極性とは基準電位に対して逆極性の第２の極性とする。
【実施例１】
【００１３】
以下、本発明実施の形態について図面を参照して説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１４】
図１は、本発明の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【００１５】
本実施の形態の液晶表示装置は、液晶パネル（液晶表示素子）１００と、表示制御装置１１１とで構成される。液晶パネル１００は、マトリックス状に画素部１０１が設けられた表示部１１０と、水平駆動回路（映像信号線駆動回路）１２０と、垂直駆動回路（走査信号線駆動回路）１３０と、画素電位制御回路１３５から構成される。また、表示部１１０と水平駆動回路１２０と垂直駆動回路１３０と画素電位制御回路１３５とは同一基板上に設けられている。
【００１６】
表示制御装置１１１は外部から送信されてくるクロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号等の制御信号を基に、水平駆動回路１２０および、垂直駆動回路１３０、画素電位制御回路１３５を制御する。また、表示制御装置１１１は液晶パネルに表示すべき表示信号を水平駆動回路１２０に供給する。１３１は表示制御装置１１１から出力する制御信号線であり、１３２は表示信号線である。
【００１７】
水平駆動回路１２０からは垂直方向（図中Y方向）に、複数本の映像信号線（ドレイン信号線または垂直信号線ともいう）１０３が延びており、また複数本の映像信号線１０３は水平方向（X方向）に並んで設けられている。垂直駆動回路１３０からは水平方向（X方向）に複数本の走査信号線（ゲート信号線または水平信号線ともいう）１０２が延びており、また複数本の走査信号線１０２は垂直方向（Y方向）に並んで設けられている。画素電位制御回路１３５からは水平方向（X方向）に複数本の画素電位制御線１３６が延びており、また複数本の画素電位制御線１３６は垂直方向（Y方向）に並んで設けられている。
【００１８】
水平駆動回路１２０は、水平シフトレジスタ１２１と、電圧選択回路１２３とから構成される。表示制御装置１１１から制御信号線１３１や表示信号線１３２が水平シフトレジスタ１２１と電圧選択回路１２３とに接続され、制御信号や表示信号が送信されている。なお、表示信号はアナログ信号の場合もデジタル信号の場合も利用可能である。また各回路の電源電圧線については表示を省略したが、必要な電圧が供給されているものとする。
【００１９】
表示制御装置１１１は、外部から垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、制御信号線１３１を介して垂直駆動回路１３０にスタートパルスを出力する。次に、表示制御装置１１１は水平同期信号に基づいて、１水平走査時間（以下１ｈと示す）毎に、走査信号線１０２を順次選択するようにシフトクロックを垂直駆動回路１３０に出力する。垂直駆動回路１３０は、シフトクロックに従い走査信号線１０２を選択し、走査信号線１０２に走査信号を出力する。すなわち、垂直駆動回路１３０は図１中上から順番に１水平走査時間１ｈの間、走査信号線１０２を選択する信号を出力する。
【００２０】
また、表示制御装置１１１は、ディスプレイタイミング信号が入力されると、これを表示開始と判断し、表示信号を水平駆動回路１２０に出力する。表示制御装置１１１から表示信号は順次出力されるが、水平シフトレジスタ１２１は表示制御装置１１１から送られてくるシフトクロックに従いタイミング信号を出力する。タイミング信号は、電圧選択回路１２３が各映像信号線１０２に出力すべき表示信号を取り込むタイミングを示している。
【００２１】
表示信号がアナログ信号である場合は、電圧選択回路１２３はタイミング信号に従いアナログ信号の中から一定の電圧を表示データ（階調電圧）として取り込み、該取り込んだ階調電圧を映像信号として映像信号線１０３に出力する。表示信号がデジタル信号の場合には、電圧選択回路１２３はタイミング信号に従い表示信号を取り込み、表示信号（デジタルデータ）に従い階調電圧を選択（デコード）して映像信号線１０３に出力する。映像信号線１０３に出力された階調電圧は、映像信号として垂直駆動回路１３０からの走査信号が出力されるタイミングに従い画素部１０１の画素電極に書き込まれる。
【００２２】
画素電位制御回路１３５は、表示制御装置１１１からの制御信号にもとづき、画素電極に書き込まれた映像信号の電圧を制御する。映像信号線１０３から画素電極に書き込まれた階調電圧は、対向電極の基準電圧に対してある電位差を有している。画素電位制御回路１３５は画素部１０１に制御信号を供給して画素電極と対向電極との間の電位差を変化させる。なお、画素電位制御回路１３５については後で詳述する。
【００２３】
次に図２を用いて、本発明の１実施の形態である液晶パネル１００の画素部１０１について説明する。図２は画素部１０１の等価回路を示す回路図である。画素部１０１は表示部１１０の隣接する２本の走査信号線１０２と、隣接する２本の映像信号線１０３との交差領域（４本の信号線で囲まれた領域）にマトリックス状に配置される。ただし、図２では図を簡略化するため１つの画素部だけを示している。各画素部１０１は、アクティブ素子３０と画素電極１０９を有している。また、画素電極１０９には画素容量１１５が接続されている。画素容量１１５の一方の電極は画素電極１０９に接続され、他方の電極は画素電位制御線１３６に接続されている。さらに画素電位制御線１３６は画素電位制御回路１３５に接続されている。なお、図２においては、アクティブ素子３０はｐ型トランジスタで示している。
【００２４】
前述したように、走査信号線１０２には垂直駆動回路１３０から走査信号が出力している。この走査信号によりアクティブ素子３０のオン・オフが制御される。映像信号線１０３には映像信号として階調電圧が供給されており、アクティブ素子３０がオンになると、映像信号線１０３から画素電極１０９に階調電圧が供給される。画素電極１０９に対向するように対向電極１０７（コモン電極）が配置されており、画素電極１０９と対向電極１０７との間には液晶層（図示せず）が設けられている。なお、図２に示す回路図上では画素電極１０９と対向電極１０７との間は等価的に液晶容量１０８が接続されているように表示した。画素電極１０９と対向電極１０７との間に電圧を印加することにより、液晶分子の配向方向等が変化し、それに伴い液晶層の光に対する性質が変化することを利用して表示が行われる。
【００２５】
液晶表示装置の駆動方法としては、前述したように液晶層に直流電流が印加されないように交流化駆動が行われる。交流化駆動を行うためには、対向電極１０７の電位を基準電位とした場合に、電圧選択回路１２３からは基準電位に対して正極性と負極性の電圧が階調電圧として出力する。しかしながら、電圧選択回路１２３を正極性と負極性の電位差に耐えるような高耐圧な回路とすると、アクティブ素子３０をはじめとし回路規模が大きくなるという問題や、動作速度が遅くなるといった問題が生じることとなる。
【００２６】
そこで、電圧選択回路１２３から画素電極１０９に供給する映像信号は、基準電位に対して同極性の信号を用いながらも交流化駆動を行うことを検討した。例えば、電圧選択回路１２３から出力する階調電圧は、基準電位に対し正極性の電圧を用い、基準電位に対し正極性の電圧を画素電極に書き込んだ後に、画素電位制御回路１３５から画素容量１１５の電極に印加している画素電位制御信号の電圧を引き下げることにより、画素電極１０９の電圧も降下させて、基準電位に対して負極性の電圧を生じることができる。このような駆動方法を用いると、電圧選択回路１２３が出力する最大値と最小値との差が小さいため、電圧選択回路１２３は低耐圧の回路とすることが可能となる。なお１例として、画素電極１０９に正極性の電圧を書き込んで画素電位制御回路１３５により負極性の電圧を生じさせる場合について説明したが、負極性の電圧を書き込んで正極性の電圧を生じさせるには、画素電位制御信号の電圧を引き上げることにより可能である。
【００２７】
次に図３を用いて、画素電極１０９の電圧を変動させる方法について説明する。図３は説明のため液晶容量１０８を第１のコンデンサ５３で表わし、画素容量１１５を第２のコンデンサ５４で表わし、アクティブ素子３０をスイッチ１０４で示したものである。画素容量１１５の画素電極１０９に接続される電極を電極５６とし、画素容量１１５の画素電位制御線１３６に接続される電極を電極５７とする。また、画素電極１０９と電極５６とが接続された点を節点５８で示す。ここでは説明のため、他の寄生容量は無視できるものとして、第１のコンデンサ５３の容量はＣＬで、第２のコンデンサ５４の容量はＣＣとする。
【００２８】
まず図３（ａ）に示すように、第２のコンデンサ５４の電極５７には外部から電圧Ｖ１を印加する。次に、走査信号によりスイッチ１０４がオンになると、映像信号線１０３から電圧が画素電極１０９及び電極５６に供給される。ここで、節点５８に供給された電圧をＶ２とする。
【００２９】
次に、図３（ｂ）に示すように、スイッチ１０４がオフになった時点で、電極５７に供給している電圧（画素電位制御信号）をＶ１からＶ３に降下させる。このとき、第１のコンデンサ５３と第２のコンデンサ５４とに充電された電荷の総量は変化しないことから、節点５８の電圧が変化して、節点５８の電圧は、Ｖ２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（Ｖ１−Ｖ３）となる。
【００３０】
ここで、第１のコンデンサ５３の容量ＣＬが第２のコンデンサ５４の容量ＣＣに比べて充分小さい場合（ＣＬ＜＜ＣＣ）は、ＣＣ／（ＣＬ＋ＣＣ）≒１となり節点５８の電圧はＶ２−Ｖ１＋Ｖ３となる。ここでＶ２＝０、Ｖ３＝０とすると、節点５８の電圧は−Ｖ１となる。
【００３１】
前述した方法によれば、画素電極１０９に映像信号線１０３から供給する電圧は対向電極１０７の基準電位に対し正極性にして、負極性の信号は電極５７に印加する電圧（画素電位制御信号）を制御することにより作り出すことができる。このような方法で負極性の信号を作り出すと、電圧選択回路１２３からは負極性の信号を供給する必要が無くなり、周辺回路を低耐圧の素子で形成することが可能となる。
【００３２】
次に図４を用いて、図２に示す回路の動作タイミングについて説明する。Φ１は映像信号線１０３に供給される階調電圧を示す。Φ２は走査信号線１０２に供給される走査信号である。Φ３は画素電位制御信号線１３６に供給される画素電位制御信号（降圧信号）である。Φ４は画素電極１０９の電位を示している。なお、画素電位制御信号Φ３は図３で示した電圧Ｖ３とＶ１で振幅する信号である。
【００３３】
図４を説明するあたり、Φ１は正極性用入力信号Φ１Ａと、負極性用入力信号Φ１Ｂを示している。ここで、負極性用とは画素電極に印加された電圧が画素電位制御信号により変動して、基準電位Ｖｃｏｍに対して負極性となる場合の信号のことである。本実施例では映像信号Φ１として正極性用入力信号Φ１Ａと負極性用入力信号Φ１Ｂ共に、対向電極１０７に印加された基準電位Ｖｃｏｍに対して電位が正極性となるような電圧が供給される場合を説明する。
【００３４】
図４において期間ｔ０からｔ２の間では、階調電圧Φ１が正極性用入力信号Φ１Ａの場合を示している。まず、ｔ０において画素制御信号Φ３として電圧Ｖ１を出力する。次に時刻ｔ１において走査信号Φ２が選択されロウレベルとなると、図２に示すｐ型トランジスタ３０がオン状態となり、映像信号線１０３に供給されている正極性用入力信号Φ１Ａが、画素電極１０９に書き込まれる。画素電極１０９に書き込まれる信号は図４ではΦ４で示している。また、図４においてｔ２で画素電極１０９に書き込まれた電圧はＶ２Ａで示している。次に、走査信号Φ２が非選択状態となり、ハイレベルになると、トランジスタ３０はオフ状態となり、画素電極１０９は電圧を供給する映像信号線１０３から切り離された状態になる。液晶表示装置は画素電極１０９に書き込まれた電圧Ｖ２Ａに従った階調を表示する。
【００３５】
次に、期間ｔ２からｔ４の間で階調電圧Φ１が負極性用入力信号Φ１Ｂの場合を説明する。負極性用入力信号Φ１Ｂの場合、時刻ｔ２において走査信号Φ２が選択され、画素電極１０９にはΦ４に示すような電圧Ｖ２Ｂが書き込まれる。その後、トランジスタ３０をオフ状態とし、時刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３において画素容量１１５に供給している電圧を画素電位制御信号Φ３に示すようにＶ１からＶ３に降圧する。画素電位制御信号Φ３をＶ１からＶ３に変動させると画素容量１１５が結合容量の役割を果たし、画素電位制御信号Φ３の振幅に従い、画素電極の電位を下げることができる。これにより基準電位Ｖｃｏｍに対して負極性の電圧Ｖ２Ｃを画素内に作り出すことができる。
【００３６】
前述した方法で、負極性の信号を作り出すと、周辺回路を低耐圧の素子で形成することが可能となる。すなわち、電圧選択回路１２３から出力する信号は正極性側の狭い振幅の信号であるため、電圧選択回路１２３は低耐圧の回路とすることが可能となる。さらに電圧選択回路１２３が低電圧で駆動可能であれば、他の周辺回路である、水平シフトレジスタ１２０、表示制御装置１１１等は低耐圧の回路であるため、液晶表示装置全体として低耐圧の回路による構成が可能となる。
【００３７】
次に図５を用いて、画素電位制御回路１３５の回路構成を示す。ＳＲは双方向シフトレジスタであり、上下双方向に信号をシフトすることが可能である。双方向シフトレジスタＳＲはクロックドインバータ６１、６２、６５、６６で構成されている。６７はレベルシフタで、６９は出力回路である。双方向シフトレジスタＳＲ等は電源電圧ＶＤＤで動作している。レベルシフタ６７は双方向シフトレジスタＳＲから出力する信号の電圧レベルを変換する。レベルシフタ６７からは電源電圧ＶＤＤより高電位である電源電圧ＶＢＢと電源電圧ＶＳＳ（ＧＮＤ電位）との間の振幅を有する信号が出力される。出力回路６９は電源電圧ＶＰＰとＶＳＳが供給されており、レベルシフタ６７からの信号に従い、電圧ＶＰＰとＶＳＳとを画素電位制御線１３６に出力する。図４にて説明した画素電位制御信号Φ３の電圧Ｖ１が電源電圧ＶＰＰで、電圧Ｖ３が電源電圧ＶＳＳとなる。なお、図５では出力回路６９をｐ型トランジスタとｎ型トランジスタからなるインバータで示している。ｐ型トランジスタに供給する電源電圧ＶＰＰとｎ型トランジスタに供給する電源電圧ＶＳＳの値を選ぶことで、電圧ＶＰＰとＶＳＳとを画素電位制御信号Φ３として出力することが可能である。
【００３８】
ただし、後述するようにｐ型トランジスタを形成するシリコン基板には基板電圧が供給されているので、電源電圧ＶＰＰの値は基板電圧に対して適切な値が設定される。
【００３９】
２６はスタート信号入力端子で、制御信号の一つであるスタート信号を画素電位制御回路１３５に供給する。図５に示す双方向シフトレジスタＳＲ１からＳＲｎは、スタート信号が入力すると外部から供給されるクロック信号のタイミングに従い、順番にタイミング信号を出力する。レベルシフタ６７はタイミング信号に従い電圧ＶＳＳと電圧ＶＢＢを出力する。出力回路６９はレベルシフタ６７の出力に従い電圧ＶＰＰと電圧ＶＳＳを画素電位制御線１３６に出力する。図４の画素電位制御信号Φ３に示すタイミングとなるように、スタート信号およびクロック信号を双方向シフタレジスタＳＲに供給することで、画素電位制御回路１３５から希望するタイミングで画素電位制御信号Φ３を出力することが可能である。なお２５はリセット信号入力端子である。
【００４０】
次に、図６（ａ）（ｂ）を用いて、双方向シフトレジスタＳＲに用いられるクロックドインバータ６１、６２を説明する。ＵＤ１は第１方向設定線、ＵＤ２は第２方向設定線である。
【００４１】
第１方向設定線ＵＤ１は、図５では下から上に走査する場合Ｈレベルで、第２方向設定線ＵＤ２は、図５では上から下に走査する場合Ｈレベルである。図５では図を見やすくするために結線を省略してあるが、第１方向設定線ＵＤ１、第２方向設定線ＵＤ２は共に双方向シフトレジスタＳＲを構成するクロックドインバータ６１、６２に接続されている。
【００４２】
クロックドインバータ６１は図６（ａ）に示すように、ｐ型トランジスタ７１、７２とＮ型トランジスタ７３、７４からなる。ｐ型トランジスタ７１は第２方向設定線ＵＤ２に接続されており、ｎ型トランジスタ７４は第１方向設定線ＵＤ１に接続されている。そのため第１方向設定線ＵＤ１がＨレベルで第２方向設定線ＵＤ２がＬレベルの場合、クロックドインバータ６１はインバータとして働き、第２方向設定線ＵＤ２がＨレベルで第１方向設定線ＵＤ１がＬレベルの場合ハイインピーダンスとなる。
【００４３】
逆にクロックドインバータ６２は図６（ｂ）に示すように、ｐ型トランジスタ７１は第１方向設定線ＵＤ１に接続されており、ｎ型トランジスタ７４は第２方向設定線ＵＤ２に接続されている。そのため第２方向設定線ＵＤ２がＨレベルの場合インバータとして働き、第１方向設定線ＵＤ１がＨレベルの場合ハイインピーダンスとなる。
【００４４】
次にクロックドインバータ６５は図６（ｃ）に示す回路構成であり、ＣＬＫ１がＨレベルで、ＣＬＫ２がＬレベルの場合に、入力を反転出力し、ＣＬＫ１がＬレベルで、ＣＬＫ２がＨレベルの場合に、ハイインピーダンスとなる。
【００４５】
また、クロックドインバータ６６は、図６（ｄ）に示す回路構成であり、ＣＬＫ２がＨレベルで、ＣＬＫ１がＬレベルの場合に、入力を反転出力し、ＣＬＫ２がＬレベルで、ＣＬＫ１がＨレベルの場合に、ハイインピーダンスとなる。図６では、クロック信号線の結線を省略してあるが図６のクロックドインバータ６５、６６にはクロック信号線ＣＬＫ１、ＣＬＫ２が接続されている。
【００４６】
以上説明したように、双方向シフトレジスタＳＲをクロックドインバータ６１、６２、６５、６６で構成することで、タイミング信号を順番に出力することが可能である。また画素電位制御回路１３５を双方向シフトレジスタＳＲで構成することで、画素電位制御信号Φ３を双方向に走査することが可能である。すなわち、垂直駆動回路１３０も同様の双方向シフトレジスタにより構成されており、本発明による液晶表示装置は上下双方向の走査が可能である。そのため、表示する像を上下逆転する場合などに、走査方向を反転して図中下から上に走査する。そこで垂直駆動回路１３０が下から上に走査する場合には、画素電位制御回路１３５も第１方向設定線ＵＤ１と第２方向設定線ＵＤ２の設定を変更することにより、下から上に走査するよう対応する。なお、水平シフトレジスタ１２１も同様の双方向シフトレジスタにより構成されている。
【００４７】
次に図７を用いて、本発明による反射型液晶表示装置の画素部を説明する。図７は本発明の一実施例である反射型液晶表示装置の模式断面図である。図７において、１００は液晶パネル、１は第１の基板である駆動回路基板、２は第２の基板である透明基板、３は液晶組成物、４はスペーサである、スペーサ４は駆動回路基板１と透明基板２との間に一定の間隔であるセルギャップ(cell gap)ｄを形成している。このセルギャップｄに液晶組成物３が挟持されている。５は反射電極（画素電極）で駆動回路基板１に形成されている。６は対向電極で反射電極５との間で液晶組成物３に電圧を印加する。７、８は配向膜で液晶分子を一定方向に配向させる。３０はアクティブ素子で反射電極５に階調電圧を供給する。
【００４８】
３４はアクティブ素子３０のソース領域、３５はドレイン領域、３６はゲート電極である。３８は絶縁膜、３１は画素容量を形成する第１の電極で、４０は画素容量を形成する第２の電極である。絶縁膜３８を介し第１の電極３１と第２の電極４０とは容量を形成する。図７では、第１の電極３１と第２の電極４０とを画素容量を形成する代表的な電極として示しており、他にも画素電極と電気的に接続した導体層と画素電位制御信号線と電気的に接続した導体層とが、誘電体層を挟んで対向していれば画素容量を形成することが可能である。
【００４９】
４１は第１の層間膜、４２は第１の導電膜である。第１の導電膜４２はドレイン領域３５から第２の電極４０とを電気的に接続している。４３は第２の層間膜、４４は第１の遮光膜、４５は第３の層間膜、４６は第２の遮光膜である。第２の層間膜４３と第３の層間膜４５にはスルーホール４２ＣＨが形成され、第１の導電膜４２と第２の遮光膜４６が電気的に接続されている。４７は第４の層間膜、４８は反射電極５を形成する第２の導電膜である。アクティブ素子３０のドレイン領域３５から第１の導電膜４２、スルーホール４２ＣＨ、第２の遮光膜４６を介して階調電圧は反射電極５に伝えられる。
【００５０】
本実施例の液晶表示装置は反射型であり、大量の光が液晶パネル１００に照射される。遮光膜は駆動回路基板の半導体層に光が入射しないよう遮光している。反射型液晶表示装置において液晶パネル１００に照射された光は、透明基板２側（図７中上側）から入射し、液晶組成物３を透過し反射電極５で反射し再度液晶組成物３、透明基板２を透過して液晶パネル１００から出射する。しかしながら、液晶パネル１００に照射される光の一部は、反射電極５の隙間から駆動回路基板側に漏れ込む。第１の遮光膜４４と第２の遮光膜４６はアクティブ素子３０に光が入射しないように設けられている。本実施例では、この遮光膜を導電層で形成し、第２の遮光膜４６を反射電極５に電気的に接続し、第１の遮光膜４４に画素電位制御信号を供給することで、遮光膜を画素容量の一部としても機能するようにしている。
【００５１】
なお、第１の遮光層４４に画素電位制御信号を供給すると、階調電圧が供給される第２の遮光膜４６と映像信号線１０３を形成する第１の導電層４２や走査信号線１０２を形成する導電層（ゲート電極３６と同層の導電層）との間に電気的シールド層として第１の遮光膜４４を設けることができる。このため、第１の導電層４２やゲート電極３６等と第２の遮光膜４６や反射電極５との間の寄生容量成分が減少する。前述したように液晶容量ＣＬに対して画素容量ＣＣは充分大きくする必要があるが、第１の遮光膜４４を電気的シールド層として設けると、液晶容量ＬＣと並列に接続される寄生容量も小さくなりより効率的である。さらに信号線からの雑音の飛び込みを減少することも可能となる。
【００５２】
また、液晶表示素子を反射型とし、駆動回路基板１の液晶組成物３側の面に反射電極５を形成した場合、駆動回路基板１として不透明なシリコン基板等を用いることが可能である。また、アクティブ素子３０や配線を反射電極５の下に設けることができ、画素となる反射電極５を広くし、所謂高開口率を実現することができる利点がある。また、液晶パネル１００に照射される光による熱を駆動回路基板１の裏面から放熱できるといった利点もある。
【００５３】
次に遮光膜を画素容量の一部として利用することについて説明する。第１の遮光膜４４と第２の遮光膜４６とは第３の層間膜４５を介して対向しており、画素容量の一部を形成している。４９は画素電位制御線１３６の一部を形成する導電層である。導電層４９により第１の電極３１と第１の遮光膜４４とは電気的に接続されている。また、導電層４９を用いて画素電位制御回路１３５から画素容量までの配線を形成することが可能である。ただし、本実施例では第１の遮光膜４４を配線として利用した。図８に第１の遮光膜４４を画素電位制御線１３６として利用する構成について示す。
【００５４】
図８は第１の遮光膜４４の配置を示す平面図である。４６は第２の遮光膜であるが、位置を示すために点線で示している。４２ＣＨはスルーホールで、第１の導電膜４２と第２の遮光膜４６とを接続している。なお、図８は第１の遮光膜４４を解り易く示すために、他の構成は省略している。第１の遮光膜４４は、画素電位制御線１３６の機能を有しており図中Ｘ方向に連続して形成されている。第１の遮光膜４４は遮光膜として機能するために表示領域全面を覆うように形成されているが、画素電位制御線１３６の機能も持たせるために、Ｘ方向に延在し（走査信号線１０２と並列の方向）、Ｙ方向に並んでライン状に形成され、画素電位制御回路１３５に接続される。また、画素容量の電極としても働くために、第２の遮光膜４６となるべく広い面積で重なるように形成されている。さらに、遮光膜として漏れる光が少なくなるように、隣接する第１の遮光膜４４の間隔はなるべく狭くなるよう形成されている。
【００５５】
ただし、図８に示すように隣接する第１の遮光膜４４の間隔を狭く形成すると、遮光膜４４の一部が隣接する第２の遮光膜４６と重なり合うことになる。前述したように、本液晶表示装置は双方向に走査可能である。そこで、双方向に画素電位制御信号を走査した場合に、次段の第２の遮光膜４６と重なり合う場合と重なり合わない場合とが生じる。図８の場合では、図中上から下に走査する場合に第１の遮光膜４４と次段の第２の遮光膜４６とが重なり合っている。
【００５６】
図９を用いて遮光膜４４の一部が次段の第２の遮光膜４６と重なり合うことによる問題点と解決方法を説明する。図９（ａ）は問題点を説明するタイミング図である。Φ２Ａは任意の行の走査信号でありＡ行目の走査信号とする。Φ２Ｂは次段の行の走査信号でありＢ行目の走査信号とする。なお、問題が発生する期間ｔ２からｔ３の間について説明し、その他の期間については省略する。
【００５７】
図９（ａ）において、Ａ行目において時刻ｔ２から２ｈ（２水平走査時間）後の時刻ｔ３に画素電位制御信号Φ３Ａを変化させている。時刻ｔ２から１ｈ後には走査信号Φ２Ａの出力は終了しており、走査信号Φ２Ａで駆動されるＡ行目のアクティブ素子３０はオフ状態となり、Ａ行目の画素電極１０９は映像信号線１０３から切り離されている。時刻ｔ２から２ｈ後の時刻ｔ３であれば、信号の切り換わりによる遅延等を考慮しても、Ａ行目のアクティブ素子３０は充分にオフ状態となっている。しかしながら、時刻ｔ３はＢ行目の走査信号Φ２Ｂが切り換わる時である。
【００５８】
Ａ行目の第１の遮光膜４４とＢ行目の第２の遮光膜４６とが重なり合っているため、Ｂ行目の画素電極とＡ行目の画素電位制御信号線との間で容量が生じていることになる。時刻ｔ３はＢ行目のアクティブ素子３０がオフ状態へと切り換わる時であるため、Ｂ行目の画素電極１０９は映像信号線１０３から充分に切り離されていない。この時にＢ行目の画素電極１０９との間で容量成分を有するＡ行目の画素電子制御信号Φ３Ａが切り換わると、画素電極１０９と映像信号線１０３との間が充分に切り離されていないため、映像信号線１０３と画素電極１０９との間で電荷が移動する。すなわち、Ａ行目の画素電子制御信号Φ３Ａの切り換わりが、Ｂ行目の画素電極１０９に書き込まれる電圧Φ４Ｂに影響を与えることとなる。
【００５９】
この画素電子制御信号Φ３Ａによる影響は、液晶表示装置の走査方向が一定であるならば均一な影響となり、あまり目立つことはない。しかしながら、赤、緑、青等の色毎に液晶表示装置を備え、各液晶表示装置の出力を重ねてカラー表示する場合に、液晶表示装置の光学的配置による理由で、例えば１つの液晶表示装置だけ下から上に走査し、他の液晶表示装置は上から下に走査することがある。このように複数の液晶表示装置のうちで走査方向が異なるものがある場合には、表示品質が不均一となり美観を損ねることとなる。
【００６０】
次に、図９（ｂ）を用いて解決方法を説明する。Ａ行目の画素電位制御信号Φ３ＡをＡ行目の走査信号Φ２Ａの開始より３ｈ遅れて出力するようにする。この場合、Ｂ行目の走査信号Φ２Ｂも切り換わった後であり、Ｂ行目のアクティブ素子３０は充分にオフ状態であるためＡ行目の画素電位制御信号Φ３ＡによるＢ行目の画素電極１０９に書き込まれる電圧Φ４Ｂに与える影響が減少する。
【００６１】
なお、この場合、負極性用入力信号が書き込まれる時間が、正極性用入力信号に対して３ｈもの間短くなるが、例えば走査信号線１０２の数が１００を超えるような場合では３％以下の値となる。そのため、負極性用入力信号と正極性用入力信号の実効値の違いは基準電位Ｖｃｏｍの値等により調整することが可能である。
【００６２】
次に図１０を用いて画素容量に供給される電圧ＶＰＰと基板電位ＶＢＢとの関係について説明する。図１０（ａ）は出力回路６９を構成するインバータ回路を示している。
【００６３】
図１０（ａ）において３２はｐ型トランジスタのチャンネル領域でありシリコン基板１にイオン打ち込み等の方法によりｎ型ウエルが形成されている。シリコン基板１には基板電圧ＶＢＢが供給されており、ｎ型ウエル３２の電位はＶＢＢとなっている。ソース領域３４とドレイン領域３５はｐ型半導体層であり、シリコン基板１にイオン打ち込み等の方法により形成される。ｐ型トランジスタ３０のゲート電極３６に基板電圧ＶＢＢより低電位の電圧が印加されるとソース領域３４とドレイン領域３５とが導通状態となる。
【００６４】
一般に絶縁部を設ける等の必要がないため構造が簡単になることから、同じシリコン基板のトランジスタには共通の基板電位ＶＢＢが印加されている。本発明の液晶表示装置は同じシリコン基板１上に駆動回路部のトランジスタと、画素部のトランジスタが形成されている。画素部のトランジスタも同様の理由で、同じ電位の基板電位ＶＢＢが印加されている。
【００６５】
図１０（ａ）に示すインバータ回路では、ソース領域３４には画素容量に供給される電圧ＶＰＰが印加されている。ソース領域３４はｐ型半導体層でありｎ型ウエル３２との間はｐｎ接合となっている。ｎ型ウエル３２の電位よりもソース領域３４の電位が高くなると、ソース領域３４からｎ型ウエル３２に電流が流れるという不具合が生じる。そのため、基板電圧ＶＢＢに対して電圧ＶＰＰは低電位になるように設定される。
【００６６】
前述したように画素電極の電圧は、画素電極に書き込まれた電圧をＶ２、液晶容量をＣＬ、画素容量をＣＣ、画素電極制御信号の振幅がＶＰＰとＶＳＳとすると、電圧降下後の画素電極の電圧は、Ｖ２−｛ＣＣ／（ＣＬ＋ＣＣ）｝×（ＶＰＰ−ＶＳＳ）で表わされる。ここで、ＶＳＳにＧＮＤ電位を選ぶと、画素電極の電圧変動の大きさは電圧ＶＰＰと液晶容量ＣＬと画素容量ＣＣで決まることになる。
【００６７】
図１０（ｂ）を用いてＣＣ／（ＣＬ＋ＣＣ）と電圧ＶＰＰとの関係を示す。なお説明を簡単にするために基準電圧ＶｃｏｍをＧＮＤ電位としている。また、電圧を印加しないと白表示（ノーマリーホワイト）となる方式の場合で、黒表示（階調最小）となるよう階調電圧が画素電極に印加される場合を説明する。図１０（ｂ）のΦ１は電圧選択回路１２３から画素電極に書き込まれる階調電圧を示している。Φ１Ａは正極性の場合で、Φ２Ａは負極性の場合の階調電圧である。黒表示なので基準電圧Ｖｃｏｍと画素電極に書き込まれる階調電圧の電位差が最大になるようにΦ１Ａ、Φ１Ｂともに設定される。図１０（ｂ）においてΦ１Ａは正極性用信号なので、従来通り基準電圧Ｖｃｏｍとの電位差が最大となるように＋Ｖｍａｘとし、Φ１ＢはＶｃｏｍ（ＧＮＤ）として、画素電極に書き込んだ後で画素容量を用いて引き下げる。
【００６８】
Φ４Ａ、Φ４Ｂ共に画素電極の電圧を示しており、Φ４ＡはＣＣ／（ＣＬ＋ＣＣ）が１の理想的な場合を示し、Φ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下となる場合を示す。Φ４Ａの負極性の場合、Φ１ＢはＶｃｏｍ（ＧＮＤ）が書き込まれているので、画素電極制御信号の振幅ＶＰＰに従い引き下げられた−Ｖｍａｘは、ＣＣ／（ＣＬ＋ＣＣ）＝１より、−Ｖｍａｘ＝−ＶＰＰとなる。
【００６９】
対してΦ４ＢはＣＣ／（ＣＬ＋ＣＣ）が１以下のため、＋Ｖｍａｘ＜ＶＰＰ２となるような画素電極制御信号を供給する必要がある。前述したようにＶＰＰ＜ＶＢＢである必要があるため、＋Ｖｍａｘ＜ＶＰＰ＜ＶＢＢといった関係になる。ここで、低耐圧回路とするために、画素電圧を引き下げる方法を用いているが、画素電極制御信号の電圧ＶＰＰが高電圧になってしまうと、基板電圧ＶＢＢが高電圧となってしまい結局高耐圧回路となってしまうという不具合が生じる。そのため、ＣＣ／（ＣＬ＋ＣＣ）がなるべく１となるように、すなわちＣＬ＜＜ＣＣとなるように、ＣＬとＣＣの値を定める必要がある。
【００７０】
なお、従来のガラス基板に薄膜トランジスタを形成する液晶表示装置では、画素電極をなるべく広く（所謂高開口率化）する必要があるため、せいぜいＣＬ＝ＣＣとすることが実現可能な程度である。また、本発明の液晶表示装置は駆動回路部と画素部とが同一シリコン基板上に形成されるものであるため、基板電位ＶＢＢを高電圧としては低耐圧化できないという問題点を有している。
【００７１】
次に図１１、図１２を用いてライン反転駆動する場合の実施例を説明する。図１１に示す液晶表示装置１００は奇数行用画素電位制御回路１３５（１）と偶数行用画素電位制御回路１３５（２）を有している。ライン反転駆動では例えば奇数行の画素電極に正極性の階調電圧が書き込まれる場合に、偶数行の画素電極に負極性の階調電圧を書き込み交流化駆動するものである。ライン反転駆動の場合、行毎に極性が反転しているために画素電位制御信号の波形も行毎に切り替える必要が生じる。そこで、図１１に示すように奇数行用と偶数行用の画素電位制御信号回路を設けて、図１２に示すように画素電位制御信号をΦ３ａ、Φ３ｂのように２種類の波形を交互に出力するようにすることでライン反転駆動が可能となる。
【００７２】
次に反射型液晶表示装置について説明する。反射型液晶表示素子の一つとして電界制御複屈折モード（ELECTRICALLY CONTROLLED BIRIEFRINGENCE MODE）が知られている。電界制御複屈折モードでは、反射電極と対向電極との間に電圧を印加し液晶組成物の分子配列を変化させ、その結果として液晶パネル中の複屈折率を変化させる。電界制御複屈折モードは、この複屈折率の変化を光透過率の変化として利用し像を形成するものである。
【００７３】
さらに図１３を用いて、電界制御複屈折モードの１つである単偏光板ツイストネマティクモード（ＳＰＴＮ）について説明する。９は偏光ビームスプリッタで光源（図示せず）からの入射光Ｌ１を２つの偏光に分割し、直線偏光となった光Ｌ２を出射する。図１３では、液晶パネル１００に入射させる光に、偏光ビームスプリッタ９を透過した光（Ｐ波）を用いる場合を示しているが、偏光ビームスプリッタ９で反射した光（Ｓ波）を用いることも可能である。液晶組成物３は液晶分子長軸が駆動回路基板１と透明基板２に対して平行に配列し、誘電異方性が正のネマティク液晶を用いる。また、液晶分子は配向膜７、８により約９０度ねじれた状態で配向している。
【００７４】
まず図１３（ａ）に電圧が印加されていない場合を示す。液晶パネル１００に入射した光は液晶組成物３の複屈折性により楕円偏光となり反射電極５面では円偏光となる。反射電極５で反射した光は再度液晶組成物３中を通過し再び楕円偏光となり出射時には直線偏光に戻り、入射光Ｌ２に対して９０度位相が回転した光Ｌ３（Ｓ波）として出射する。出射光Ｌ３は再び偏光ビームスプリッタ９に入射するが、偏光面で反射され出射光Ｌ４となる。この出射光Ｌ４をスクリーン等に照射して表示を行う。この場合、電圧を印加していない場合に光が出射する所謂ノーマリーホワイト（ノーマリオープン）と呼ばれる表示方式となる。
【００７５】
対して図１３（ｂ）に液晶組成物３に電圧が印加されている場合を示す。液晶組成物３に電圧が印加されると、液晶分子が電界方向に配列するため、液晶内で複屈折が起こらない。そのため、直線偏光で液晶パネル１００に入射した光Ｌ２はそのまま反射電極５で反射され入射光Ｌ２と同じ偏光方向の光Ｌ５として出射する。出射光Ｌ５は偏光ビームスプリッタ９を透過し光源に戻る。そのため、スクリーン等に光が照射されないため、黒表示となる。
【００７６】
単偏光板ツイストネマティクモードでは、液晶の配向方向が基板と平行であるため、一般的な配向方法を用いることができ、プロセス安定性が良い。またノーマリーホワイトで使用するため、低電圧側でおこる表示不良に対して裕度を持たせることができる。すなわち、ノーマリーホワイト方式では、暗レベル（黒表示）が高電圧を印加した状態で得られる。この高電圧の場合には液晶分子のほとんどが基板面に垂直な電界方向に揃っているので、暗レベルの表示は、低電圧時の初期配向状態にあまり依存しない。さらに、人間の目は、輝度ムラを輝度の相対的な比率として認識し、かつ、輝度に対し対数スケールに近い反応を有する。そのため、人間の目は暗レベルの変動には敏感である。こうした理由から、ノーマリーホワイト方式は、初期配向状態による輝度ムラに対して有利な表示方式である。
【００７７】
上述した電界制御複屈折モードでは高いセルギャップの精度が求められる。すなわち、電界制御複屈折モードでは、光が液晶中を通過する間に生じる異常光と常光との間の位相差を利用しているため、透過光強度は異常光と常光との間のリタデーションΔｎ・ｄに依存する。ここで、Δｎは屈折率異方性で、ｄはスペーサ４によって形成される透明基板２と駆動回路基板１との間のセルギャップである。
【００７８】
このため、本実施例の場合、表示ムラを考慮しセルギャップ精度は、±０．０５μｍ以下とした。また、反射型では液晶に入射した光は反射電極で反射し再度液晶を通過するため、同じ屈折率異方性Δｎの液晶を用いる場合、透過型に対してセルギャップｄは半分になる。一般の透過型液晶表示素子の場合セルギャップｄは５〜６μｍ程度であるのに対し、本実施例では約２μｍである。
【００７９】
本実施例では高いセルギャップ精度と、より狭いセルギャップに対応するため、従来からあるビーズ分散法に代わり柱状のスペーサを駆動回路基板１上に形成する方法を用いた。
【００８０】
図１４に駆動回路基板１上に設けられた反射電極５とスペーサ４との配置を説明する模式平面図を示す。一定の間隔を保つように多数のスペーサ４が駆動回路基板全面にマトリックス状に形成されている。反射電極５は液晶表示素子が形成する像の最小の画素である。図１４では簡略化のため、符号５Ａ、５Ｂで示す縦４画素、横５画素で示した。
【００８１】
図１４では縦４画素、横５画素の画素が、表示領域を形成している。液晶表示素子で表示する像はこの表示領域に形成される。表示領域の外側にはダミー画素１１１が設けられている。このダミー画素１１１の周辺にスペーサ４と同じ材料で周辺枠１１が設けられている。さらに、周辺枠１１の外側にはシール材１２が塗布される。１３は外部接続端子で液晶パネル１００に外部からの信号を供給するのに用いられる。
【００８２】
スペーサ４と周辺枠１１の材料には、樹脂材料を用いた。樹脂材料として例えば、株式会社ＪＳＲ製の化学増幅型ネガタイプレジスト「ＢＰＲ−１１３」（商品名）を用ることができる。反射電極５が形成された駆動回路基板１上にスピンコート法等でレジスト材を塗布し、マスクを用いてレジストをスペーサ４と周辺枠１１のパターンに露光する。その後除去剤を用いレジストを現像してスペーサ４と周辺枠１１とを形成する。
【００８３】
スペーサ４と周辺枠１１とをレジスト材等を原料として形成すると、塗布する材料の膜厚でスペーサ４と周辺枠１１の高さを制御でき、高い精度でスペーサ４と周辺枠１１を形成することが可能である。また、スペーサ４の位置はマスクパターンで決めることができ、希望する位置に正確にスペーサ４を設けることが可能である。液晶プロジェクタでは画素上にスペーサ４が存在すると、拡大投映された像にスペーサによる影が見えてしまう問題がある。スペーサ４をマスクパターンによる露光、現像で形成することで、映像表示した際に、問題とならない位置にスペーサ４を設けることができる。
【００８４】
また、スペーサ４と同時に周辺枠１１を形成しているので、液晶組成物３を駆動回路基板１と透明基板２との間に封入する方法として、液晶組成物３を駆動回路基板１に滴下しその後透明基板２を駆動回路基板１に貼り合せる方法を用いることができる。
【００８５】
液晶組成物３を駆動回路基板１と透明基板２の間に配置し、液晶パネル１００を組立てた後は、周辺枠１１により囲まれた領域内に液晶組成物３が保持される。また、周辺枠１１の外側にはシール材１２が塗布され、液晶組成物３を液晶パネル１００内に封入する。前述したように、周辺枠１１はマスクパターンを用いて形成されるので、高い位置精度で駆動回路基板１上に形成することができる。そのため、液晶組成物３の境界を高い精度で定めることが可能である。また、周辺枠１１はシール材１２の形成領域の境界も高い精度で定めることが可能である。
【００８６】
シール材１２は駆動回路基板１と透明基板２とを固定する役目と、液晶組成物３にとって有害な物質が進入することを阻止する役目がある。流動性があるシール材１２を塗布した場合に、周辺枠１１はシール材１２のストッパとなる。シール材１２のストッパとして、周辺枠１１を設けることで、液晶組成物３の境界やシール材１２の境界での設計裕度を狭くすることができ、液晶パネル１００の端辺から表示領域までの間を狭く（挟額縁化）することが可能である。
【００８７】
周辺枠１１と表示領域との間にはダミー画素１１３が設けられている。ダミー画素１１３は最外部の画素５Ｂと内部の画素５Ａとの表示品質を均一にするためのものである。内部の画素５Ａには隣合う画素が存在するため、隣合う画素との間で不要な電界が生じ、隣合う画素が無い場合に比較して表示品質が低下している。対して最外部の画素５Ｂで、ダミー画素１１３が無い場合では、表示品質を低下する不要な電界が生じていないので、表示品質が内部の画素５Ｂに比較して良くなっている。一部の画素に表示品質の差が生じると、それが表示ムラとなる。そのため、ダミー画素１１３を設けて画素５Ａ、５Ｂと同じように信号を供給し最外部の画素５Ｂと内部の画素５Ａとの表示品質を同等にしている。
【００８８】
さらに、表示領域を囲むように周辺枠１１が形成されていることから、駆動回路基板１をラビング処理する際に、周辺枠１１により周辺枠１１の近傍がうまくラビングできない問題がある。液晶組成物３を一定の方向に配向するため、配向膜を形成しラビング処理が行われる。本実施例の場合、駆動回路基板１にスペーサ４、周辺枠１１が形成された後に、配向膜７が塗布される。その後、液晶組成物３が一定方向に配向するよう、配向膜７を布等を用いて擦ることでラビング処理が行われる。
【００８９】
ラビング処理において、周辺枠１１が駆動回路基板１より突出しているため、周辺枠１１の近傍の配向膜７は、周辺枠１１による段差により充分に擦られない。そのため、周辺枠１１の近傍には液晶組成物３の配向が不均一な部分が生じやすい。液晶組成物３の配向不良による表示ムラを目立たなくするため、周辺枠１１の内側数画素をダミー画素１１３とすることで、表示に寄与しない画素としている。
【００９０】
ところが、ダミー画素１１３を設け、画素５Ａ、５Ｂと同じように信号を供給すると、ダミー画素１１３と透明基板２との間には液晶組成物３が存在するため、ダミー画素１１３による表示も観察されてしまうという問題が生じる。ノーマリホワイトで使用する場合、液晶組成物３に電圧を印加しないと、ダミー画素１１３が白く表示される。そのため、表示領域の境が明確でなくなり、表示品質をそこなう。ダミー画素１１３を遮光することも考えられるが、画素と画素の間隔は数μｍのため、表示領域の境に精度良く遮光枠を形成することは困難である。そこで、ダミー画素１１３には黒表示となるような電圧を供給し、表示領域を囲む黒枠として観察されるようにした。
【００９１】
図１５にダミー画素１１３の駆動方法について説明する。ダミー画素１１３には黒表示となるような電圧を供給するために、ダミー画素が設けられた領域は一面黒表示となる。一面黒表示となるならば、表示領域に設けた画素と同じように個別に設ける必要がなく、複数のダミー画素を電気的に接続して設けることができる。また、駆動に必要な時間を考えると、ダミー画素のために書き込み時間を設けことは無駄である。そこで、複数のダミー画素の電極を連続して設けて１つのダミー画素電極とすることが可能である。しかしながら、複数のダミー画素を接続して１つのダミー画素とすると画素電極の面積が増加することから、液晶容量が大きくなってしまう。前述したように液晶容量が大きくなると画素容量を用いて画素電圧を引き下げる効率が低下する。
【００９２】
そこで、ダミー画素も表示領域の画素と同様に個別に設けることとした。しかしながら、有効画素と同様に１ライン毎の書き込みを行った場合、新たに設けた複数行のダミー行を駆動する時間が長くなる。そして、その分有効画素に書き込みを行う時間が短くなってしまうという問題が生じる。対して高精細表示を行う場合には、高速の映像信号（ドットクロックの高い信号）が入力するため、ますます画素の書き込み時間に対する制限が生じる。そこで１画面の書き込み期間中に数ライン分の書き込み時間を節約するために、図１５に示すようにダミー画素については垂直駆動回路１３０の垂直双方向シフトレジスタＶＳＲから複数行分のタイミング信号を出力させて、複数のレベルシフタ６７と出力回路６９に入力させ走査信号を出力するようにした。また、同じく画素電極制御回路１３５についても双方向シフトレジスタＳＲから複数行分のタイミング信号を出力させて、複数のレベルシフタ６７と出力回路６９に入力させ画素電極制御信号を出力するようにした。
【００９３】
次に、図１６、図１７を用いて駆動回路基板１上に設けられるアクティブ素子３０とその周辺の構成を説明する。図１６、図１７において図７と同じ符号は同じ構成を示す。図１４はアクティブ素子３０周辺を示す概略平面図である。図１６は図１７のＩ−Ｉ線における断面図であるが、図１６と図１７との各構成間の距離は一致していない。また図１７は走査信号線１０２とゲート電極３６、映像信号線１０３とソース領域３５、ドレイン領域３４、画素容量を形成する第２の電極４０、と第１の導電層４２と、コンタクトホール３５ＣＨ、３４ＣＨ、４０ＣＨ，４２ＣＨの位置関係を示すもので、その他の構成は省略した。
【００９４】
図１６において、１は駆動回路基板であるシリコン基板、３２はシリコン基板１にイオン打ち込みで形成した半導体領域（ｐ型ウエル）、３３はチャネルストッパ、３４はｐ型ウエル３２にイオン打ち込みで導電化し形成したドレイン領域、３５はｐ型ウエル３２にイオン打ち込みで形成したソース領域、３１はｐ型ウエル３２にイオン打ち込みで導電化し形成した画素容量の第１の電極である。なお、本実施例ではアクティブ素子３０をｐ型トランジスタで示したが、ｎ型トランジスタとすることも可能である。
【００９５】
３６はゲート電極、３７はゲート電極端部の電界強度を緩和するオフセット領域、３８は絶縁膜、３９はトランジスタ間を電気的に分離するフィールド酸化膜、４０は画素容量を形成する第２の電極で絶縁膜３８を介しシリコン基板１に設けた第１の電極２１との間で容量を形成する。ゲート電極３６と第２の電極４０は、絶縁膜３８上にアクティブ素子３０のしきい値を低くするための導電層と低抵抗の導電層とを積層した２層膜からなっている。２層膜としては例えばポリシリコンとタングステンシリサイドの膜を用いることができる。４１は第１の層間膜、４２は第１の導電膜である。第１の導電膜４２は接触不良を防止するバリアメタルと低抵抗の導電膜の多層膜からなっている。第１の導電膜として、例えばチタンタングステンとアルミの多層金属膜をスパッタで形成して用いることができる。
【００９６】
図１７において１０２は走査信号線である。走査信号線１０２は、図１７中、Ｘ方向に延在しＹ方向に並設されていて、アクティブ素子３０をオン・オフする走査信号が供給される。走査信号線１０２はゲート電極と同じ２層膜からなっており、例えばポリシリコンとタングステンシリサイドを積層した２層膜を用いることができる。映像信号線１０３はＹ方向に延在しＸ方向に並設されていて、反射電極５に書き込まれる映像信号が供給される。映像信号線１０３は第１の導電膜４２と同じ多層金属膜からなっており、例えばチタンタングステンとアルミの多層金属膜を用いることができる。
【００９７】
映像信号は絶縁膜３８と第１の層間膜４１に空けられたコンタクトホール３５ＣＨを通り第１の導電膜４２によりドレイン領域３５に伝わる。走査信号線１０２に走査信号が供給されると、アクティブ素子３０はオンになり、映像信号は半導体領域（ｐ型ウエル）３２からソース領域３４に伝わり、コンタクトホール３４ＣＨを通り第１の導電膜４２に伝わる。第１の導電膜４２に伝わった映像信号は、コンタクトホール４０ＣＨを通り画素容量の第２の電極４０に伝わる。また、図１６に示すように映像信号はコンタクトホール４２ＣＨを通り反射電極５へと伝わっていく。コンタクトホール４２ＣＨはフィールド酸化膜３９の上に形成されている。フィールド酸化膜３９は膜厚が厚いため、フィールド酸化膜の上は他の構成に比較して高い位置となっている。コンタクトホール４２ＣＨはフィールド酸化膜３９上に設けられることで、上層の導電膜により近い位置とすることができ、コンタクトホールの接続部の長さを短くしている。
【００９８】
第２の層間膜４３は、第１の導電膜４２と第２の導電膜４４とを絶縁している。第２の層間膜４３は、各構成物により生じている凹凸を埋める平坦化膜４３Ａとその上を覆う絶縁膜４３Ｂとの２層で形成されている。平坦化膜４３ＡはＳＯＧ（spin on grass）を塗布して形成している。絶縁膜４３ＢはＴＥＯＳ膜であり、反応ガスとしてＴＥＯＳ（Tetraethylorthosilicate）を用いＳｉＯ２膜をＣＶＤにより形成したものである。
【００９９】
第２の層間膜４３の形成後、ＣＭＰ（ケミカル・メカニカル・ポリシング）により第２の層間膜４３は研磨される。第２の層間膜４３はＣＭＰにより研磨することで平坦化する。平坦化された第２の層間膜の上に第１の遮光膜４４が形成される。第１の遮光膜４４は第１の導電膜４２と同じタングステンとアルミの多層金属膜で形成している。
【０１００】
第１の遮光膜４４は駆動回路基板１の略全面を被っており、開口は図１６に示すコンタクトホール４２ＣＨの部分だけある。第１の遮光膜４４の上に第３の層間膜４５がＴＥＯＳ膜で形成されている。さらに第３の層間膜４５の上に第２の遮光膜４６が形成されている。第２の遮光膜４６は第１の導電膜４２と同じタングステンとアルミの多層金属膜で形成している。第２の遮光膜４６はコンタクトホール４２ＣＨで第１の導電膜４２と接続されている。コンタクトホール４２ＣＨでは、接続をとるために第１の遮光膜４４を形成する金属膜と第２の遮光膜４６を形成する金属膜とが積層されている。
【０１０１】
第１の遮光膜４４と第２の遮光膜４６を導電膜で形成し、間に第３の層間膜４５を絶縁膜（誘電膜）で形成し、第１の遮光膜４４に画素電位制御信号を供給し、第２の遮光膜４６に階調電圧を供給すると、第１の遮光膜４４と第２の遮光膜４６とで画素容量を形成することができる。また、階調電圧に対する第３の層間膜４５の耐圧と、膜厚を薄くして容量を大きくすることを考慮すると、第３の層間膜４５は１５０ｎｍから４５０ｎｍが好ましく、より好ましくは、約３００ｎｍである。
【０１０２】
次に、図１８に駆動回路基板１に透明基板２を重ね合わせた図を示す。駆動回路基板１の周辺部には、周辺枠１１が形成されており、液晶組成物３は周辺枠１１と駆動回路基板１と透明基板２とに囲まれた中に保持さる。重ね合わされた駆動回路基板１と透明基板２との間で周辺枠１１の外側には、シール材１２が塗布される。シール材１２により駆動回路基板１と透明基板２とが接着固定され液晶パネル１００が形成される。１３は外部接続端子である。
【０１０３】
次に図１９に示すように、液晶パネル１００に外部からの信号を供給するフレキシブルプリント配線板８０が外部接続端子１３に接続される。フレキシブルプリント配線板８０の両外側の端子は他の端子に比較して長く形成され、透明基板２に形成された対向電極５に接続され、対向電極用端子８１を形成している。すなわち、フレキシブルプリント配線板８０は、駆動回路基板１と透明基板２の両方に接続されている。
【０１０４】
従来の対向電極５への配線は駆動回路基板１に設けられた外部接続端子にフレキシブルプリント配線板が接続され、駆動回路基板１を経由して対向電極５に接続されるものであった。本実施例の透明基板２にはフレキシブルプリント配線板８０との接続部８２が設けられ、フレキシブルプリント配線板８０と対向電極５とが直接接続される。すなわち、液晶パネル１００は透明基板２と駆動回路基板１とが重ね合わされて形成されるが、透明基板２の一部は駆動回路基板１より外側に出て接続部８２を形成しており、この透明基板２の外側に出た部分でフレキシブルプリント配線板８０と接続されている。
【０１０５】
図２０、図２１に液晶表示装置２００の構成を示す。図２０は液晶表示装置２００を構成する各構成物の分解組立て図である。また図２１は液晶表示装置２００の平面図である。
【０１０６】
図２０に示すように、フレキシブルプリント配線板８０が接続された液晶パネル１００は、クッション材７１を間に挟んで、放熱板７２に配置される。クッション材７１は高熱伝導性であり、放熱板７２と液晶パネル１００との隙間を埋めて、液晶パネル１００の熱が放熱板７２に伝わり易すくする役目を持つ。７３はモールドで、放熱板７２に接着固定されている。
【０１０７】
また図２１に示すように、フレキシブルプリント配線板８０はモールド７３と放熱板７２との間を通りをモールド７３の外側に取り出されている。７５は遮光板で、光源からの光が液晶表示装置２００を構成する他の部材にあたることを防いでいる。７６は遮光枠で液晶表示装置２００の表示領域の外枠を表示する。
【０１０８】
以上、本発明者によってなされた発明を、前記発明の実施の形態に基づき具体的に説明したが、本発明は、前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態である液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の実施の形態である液晶パネルの一例を示すブロック図である。
【図３】画素電位を制御する方法を説明する概略回路図である。
【図４】図２に示す液晶パネルの駆動方法を示すタイミング図である。
【図５】画素電位制御回路の構成を示す概略回路図である。
【図６】画素電位制御回路に用いられるクロックドインバータを示す概略回路図である。
【図７】本発明の実施の形態である液晶表示装置の画素部を示す概略断面図である。
【図８】遮光膜を用いて画素電位制御線を形成する構成を示す概略平面図である。
【図９】本発明の実施の形態である液晶表示装置の駆動方法を示すタイミング図である
【図１０】本発明の実施の形態である液晶表示装置の動作を示す概略図である。
【図１１】本発明の実施の形態である液晶表示装置を示す概略平面図である。
【図１２】本発明の実施の形態である液晶表示装置の駆動方法を示すタイミング図である
【図１３】本発明の実施の形態である液晶表示装置を示す概略図である。
【図１４】本発明の実施の形態である液晶表示装置の液晶パネルを示す概略断面図である。
【図１５】本発明の実施の形態である液晶表示装置を示す概略平面図である。
【図１６】本発明による液晶表示装置の一実施の形態を説明するアクティブ素子周辺の概略断面図である。
【図１７】本発明による液晶表示装置の一実施の形態を説明するアクティブ素子周辺の概略平面図である。
【図１８】本発明の実施の形態である液晶表示装置の液晶パネルを示す概略図である。
【図１９】本発明の実施の形態である液晶表示装置の液晶パネルにフレキシブルプリント基板を接続した状態を示す概略図である。
【図２０】本発明の実施の形態である液晶表示装置を示す概略組み立て図である。
【図２１】本発明の実施の形態である液晶表示装置を示す概略図である。
【符号の説明】
【０１１０】
１１…周辺枠、１２…シール材、１４…外部接続端子、２５…走査リセット信号入力端子、２６…走査スタート信号入力端子、２７…走査終了信号出力端子、２８…リセット用トランジスタ、３０…アクティブ素子、３４…ソース領域、３５…ドレイン領域、３６…ゲート領域、３８…絶縁膜、３９…フィールド酸化膜、４１…第１の層間膜、４２…第１の導電膜、４３…第２の層間膜、４４…第１の遮光膜、４５…第３の層間膜、４６…第２の遮光膜、４７…第４の層間膜、４８…第２の導電膜、６１〜６２…クロックドインバータ、６５〜６６…クロックドインバータ、７１…クッション材、７２…放熱板、７３…モールド、７４…保護用接着材、７５…遮光板、７６…遮光枠、８０…フレキシブル配線板、１００…液晶パネル、１０１…画素部、１０２…走査信号線、１０３…映像信号線、１０４…スイッチング素子、１０７…対向電極、１０８…液晶容量、１０９…画素電極、１１０…表示部、１１１…表示制御装置、１２０…水平駆動回路、１２１…水平シフトレジスタ、１２２…表示データ保持回路、１２３…電圧選択回路、１３０…垂直駆動回路、１３１…制御信号線、１３２…表示データ線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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