(57)【要約】【課題】    活性領域と素子分離領域を別個の対象として応力を制御し，半導体装置の性能を向上する。【解決手段】    半導体装置は、ｐ−ＭＯＳ領域を有する半導体基板と、半導体基板表面部に形成され、ｐ−ＭＯＳ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、ｐ−ＭＯＳ活性領域を横断して，半導体基板上方に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、ｐ−ＭＯＳゲート電極構造を覆って、ｐ−ＭＯＳ活性領域上方に選択的に形成された圧縮応力膜と、ｐ−ＭＯＳ領域の素子分離領域上方に選択的に形成され，圧縮応力膜の応力を解放している応力解放領域と、を有し、ｐ−ＭＯＳチャネル領域にゲート長方向の圧縮応力とゲート幅方向の引張応力を印加する。【選択図】  図１２
2006013322.tif 000002
【特許請求の範囲】
【請求項１】
ｐチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｐチャネル型トランジスタ領域内にｐチャネル型活性領域を画定する素子分離領域と、
前記ｐチャネル型活性領域を横断して，前記半導体基板上方に形成され、下方にｐチャネル領域を画定するｐチャネル型ゲート電極構造と、
前記ｐチャネル型ゲート電極構造を覆って、前記ｐチャネル型活性領域上方に選択的に形成された圧縮応力膜と、
前記ｐチャネル型トランジスタ領域の素子分離領域上方に選択的に形成され，前記圧縮応力膜の応力を解放している応力解放領域と、
を有し、前記ｐチャネル型活性領域上方の前記圧縮応力膜が前記ｐチャネル領域にゲート長方向の圧縮応力を印加し、前記圧縮応力膜と前記応力解放領域が前記ｐチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
【請求項２】
前記応力解放領域が、イオン注入領域または前記圧縮応力膜を除去した領域で形成される請求項１記載の半導体装置。
【請求項３】
前記イオン注入領域が、電気的に不活性な不純物イオンを注入された領域である請求項２記載の半導体装置。
【請求項４】
前記応力解放領域が、前記圧縮応力膜を除去した領域で形成され、さらに前記ｐチャネル型トランジスタ領域の素子分離領域上に選択的に形成された引張応力膜を有し，前記引張応力膜も前記ｐチャネル領域にゲート幅方向の引張応力を印加する請求項１記載の半導体装置。
【請求項５】
前記半導体基板がｎチャネル型トランジスタ領域も有し、
前記素子分離領域が、前記ｎチャネル型トランジスタ領域内にｎチャネル型活性領域を画定し、
さらに、
前記ｎチャネル型活性領域を横断して，前記半導体基板上方に形成され、下方にｎチャネル領域を画定するｎチャネル型ゲート電極構造と、
前記ｎチャネル型ゲート電極構造を覆って，前記ｎチャネル型トランジスタ領域上方に形成された絶縁膜と、
を有する請求項１〜４のいずれか１項記載の半導体装置。
【請求項６】
前記絶縁膜が，引張応力を有する膜であり、前記ｎチャネル領域にゲート長方向の引っ張り応力を印加する請求項５記載の半導体装置。
【請求項７】
前記絶縁膜が，前記圧縮応力膜と同一の膜であり，全域で応力が解放されている請求項５記載の半導体装置。
【請求項８】
ｐチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｐチャネル型トランジスタ領域内にｐチャネル型活性領域を画定する素子分離領域と、
前記ｐチャネル型活性領域を横断して，前記半導体基板上方に形成され、下方にｐチャネル領域を画定するｐチャネル型ゲート電極構造と、
前記ｐチャネル型トランジスタ領域の素子分離領域上方に選択的に形成された引張応力膜と、
前記ｐチャネル型ゲート電極構造を覆って、前記ｐチャネル型活性領域上方に選択的に形成され，前記第引張応力膜と同一膜で形成され、応力が解放されている絶縁膜と、
を有し、前記ｐチャネル型トランジスタ領域の素子分離領域上方の前記引張応力膜が前記ｐチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
【請求項９】
前記半導体基板がｎチャネル型トランジスタ領域も有し、
前記素子分離領域が、前記ｎチャネル型トランジスタ領域内にｎチャネル型活性領域を画定し、
さらに、
前記ｎチャネル型活性領域を横断して，前記半導体基板上方に形成され、下方にｎチャネル領域を画定するｎチャネル型ゲート電極構造と、
前記ｎ−チャネル型ゲート電極構造を覆って，前記ｎチャネル型トランジスタ領域上方に形成され，前記引張応力膜と同一膜で形成された引張応力膜と、
を有する請求項８記載の半導体装置。
【請求項１０】
前記半導体基板が、（００１）面を有するシリコン基板であり、前記ゲート長方向が〈１１０〉方向である請求項１〜９のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に半導体基板上方に、応力を内蔵したコンタクトエッチストッパ膜を形成した半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置に対する、高集積化、高速化の要求が高い。従来は半導体集積回路装置の主構成要素であるＭＯＳ電界効果トランジスタ（ＦＥＴ）を微細化することにより高集積化、高速化が進められてきた。微細化することにより、当然集積度は向上でき、ゲート長が短縮化されることにより動作速度も高くなる。微細化は、設計パターンをレジスト膜に転写するリソグラフィ技術の進歩によって支えられてきた。近年、要求される最小加工寸法が、リソグラフィに用いる光の波長以下になっており、ＭＯＳＦＥＴのより一層の微細化が困難になりつつある。
【０００３】
なお、半導体基板上のゲート絶縁膜として酸化シリコン膜を用いた電界効果トランジスタが（ゲート電極として、金属でなく、半導体であるシリコンを用いていても）ＭＯＳＦＥＴと呼ばれてきた。ＦＥＴの微細化と共に、ゲート絶縁膜として酸化窒化シリコン膜や、酸化シリコン膜上にＨｆＯ２等の高誘電率絶縁膜を積層した構造等も採用されるようになった。本願においては、酸化シリコン以外のゲート絶縁膜を有するＦＥＴもＭＯＳＦＥＴと呼ぶ。すなわち、ＭＯＳＦＥＴは、絶縁ゲート電極を有する半導体電界効果トランジスタの意味である。
【０００４】
低消費電力を意図する半導体集積回路装置の多くにおいては，ｎチャネルＭＯＳＦＥＴ（ｎ−ＭＯＳＦＥＴ）とｐチャネルＭＯＳＦＥＴ（ｐ−ＭＯＳＦＥＴ）とで構成される相補型（Ｃ）ＭＯＳＦＥＴ（ＣＭＯＳと略記する）が用いられる。ＣＭＯＳ集積回路の高速化を実現するためには、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴの両者の性能を向上することが望まれる。
【０００５】
非特許文献１は、プラズマ（ＰＥ）化学気相堆積（ＣＶＤ）で形成した窒化シリコン膜である、圧縮応力膜であるコンタクトエッチストッパ膜の圧縮応力を大きくすると，ゲート長方向に圧縮歪みがかかり、ｐ−ＭＯＳのオン電流が増加し、ｎ−ＭＯＳのオン電流が減少することを報告している。
【０００６】
非特許文献２は、熱ＣＶＤにより形成した窒化シリコン膜である、引張応力膜であるコンタクトエッチストッパ膜の引張応力を大きくすると，ゲート長方向に引張歪がかかり、ｎ−ＭＯＳのオン電流が増加し、ｐ−ＭＯＳのオン電流が減少することを報告している。
【０００７】
なお、圧縮応力膜とは、下地シリコン基板上に圧縮された状態で形成された膜を指す。圧縮応力膜は圧縮応力を内臓する。引張応力膜とは下地上に引張られた状態で形成された膜を言う。引張応力膜は引張応力を内臓する。
【０００８】
このように、コンタクトエッチストッパ膜の内臓応力を増加すると、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳの一方はオン電流が増大するが、他方はオン電流が減少し、相殺されるためＣＭＯＳ全体としての性能は向上しない傾向がある。
【０００９】
非特許文献３は、強い応力を内臓する窒化シリコン膜でコンタクトエッチストッパ膜を形成し，オン電流が減少する導電型のＭＯＳＦＥＴ領域に対して、Ｇｅイオンを注入し，応力を解放することを報告している。ＰＥ−ＣＶＤで強い圧縮応力を有する窒化シリコン膜のコンタクトエッチストッパ膜を形成する場合は、ｎ−ＭＯＳ領域にＧｅイオンを注入する。熱ＣＶＤで強い引張応力を有する窒化シリコン膜のコンタクトエッチストッパを形成する場合は、ｐ−ＭＯＳ領域にＧｅイオンを注入する。ｐ−ＭＯＳＦＥＴのオン電流低下が抑制され、ＣＭＯＳ全体としての性能を向上することが可能となる。
【００１０】
非特許文献４および特許文献１は、Ｓｉ（００１）面上，〈１１０〉方向にゲート長方向を配置した場合，ｎ−ＭＯＳはゲート長方向の引張歪みに対してオン電流が増大し、ゲート幅方向の引張歪みに対してオン電流が増大し、ｐ−ＭＯＳはゲート長方向の引張歪みに対してオン電流は減少し（ゲート長方向の圧縮歪みに対してオン電流は増大し），ゲート幅方向の引張歪みに対してオン電流は増大することを開示している。
【００１１】
特許文献１は、さらにｎ−ＭＯＳ領域上方には引張応力膜でコンタクトエッチストッパ膜を形成し、ｐ−ＭＯＳ領域上方には圧縮応力膜でコンタクトエッチストッパ膜を形成し、ＣＭＯＳ全体の特性を向上させること、コンタクトエッチストッパ膜の面積によって応力を調整することを開示する。
【００１２】
特許文献２は、ゲート電極と素子分離領域との間の半導体表面をコンタクトエッチストッパとして機能する絶縁膜で覆った状態で、ｎ−ＭＯＳ領域上方に引張応力膜を形成し、ｐ−ＭＯＳ領域上方に圧縮応力膜を形成することを開示する。
【００１３】
【特許文献１】特開２００３−８６７０８号公報
【特許文献２】特開２００３−２７３２４０号公報
【非特許文献１】Ｉｔｏ  ｅｔ  ａｌ．：ＩＥＤＭ  ２０００  Ｔｅｃｈ．  Ｄｉｇ．，ｐ．２４７
【非特許文献２】Ｏｏｔｓｕｋａ  ｅｔ  ａｌ．：ＩＥＤＭ  ２０００  Ｔｅｃｈ．  Ｄｉｇ．，ｐ．５７５
【非特許文献３】Ｓｈｉｍｉｚｕ  ｅｔ  ａｌ．：ＩＥＤＭ  ２００１  Ｔｅｃｈ．  Ｄｉｇ．，ｐ．４３３
【非特許文献４】Ｋｕｍａｇａｉ  ｅｔ  ａｌ．：ＳＳＤＭ  ２００２，ｐ．１４
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は，応力を利用して性能を向上した半導体装置を提供することである。
本発明の他の目的は，ゲート長方向，ゲート幅方向の応力を制御して、性能を向上した半導体装置を提供することである。
【００１５】
本発明のさらに他の目的は，活性領域と素子分離領域を別個の対象として応力を制御し，性能を向上した半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の１観点によれば，
ｐチャネルＭＯＳＦＥＴ（ｐ−ＭＯＳ）領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｐ−ＭＯＳ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、
前記ｐ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、
前記ｐ−ＭＯＳゲート電極構造を覆って、前記ｐ−ＭＯＳ活性領域上方に選択的に形成され，圧縮応力を有する第１コンタクトエッチストッパ膜と、
前記ｐ−ＭＯＳ領域の素子分離領域上方に選択的に形成され，前記第１コンタクトエッチストッパ膜の応力を解放している応力解放領域と、
を有し、前記ｐ−ＭＯＳ活性領域上方の前記第１コンタクトエッチストッパ膜が前記ｐ−ＭＯＳチャネル領域にゲート長方向の圧縮応力を印加し、前記第１コンタクトエッチストッパ膜と前記応力解放領域が前記ｐ−ＭＯＳチャネル領域にゲート幅方向の引張応力を印加する半導体装置が提供される。
【００１７】
本発明の他の観点によれば、
ｐチャネルＭＯＳＦＥＴ（ｐ−ＭＯＳ）領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｐ−ＭＯＳ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、
前記ｐ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、
前記ｐ−ＭＯＳ領域の素子分離領域上方に選択的に形成され，引張応力を有する第４コンタクトエッチストッパ膜と、
前記ｐ−ＭＯＳゲート電極構造を覆って、前記ｐ−ＭＯＳ活性領域上方に選択的に形成され，前記第４コンタクトエッチストッパ膜と同一膜で形成され、応力が解放されている第５コンタクトエッチストッパ膜と、
を有し、前記ｐ−ＭＯＳ領域の素子分離領域上方の前記第４コンタクトエッチストッパ膜が前記ｐ−ＭＯＳチャネル領域にゲート幅方向の引張応力を印加する半導体装置が提供される。
【発明の効果】
【００１８】
チャネル領域に印加されるゲート長方向の応力、ゲート幅方向の応力により、ＭＯＳＦＥＴの性能が向上する。
【発明を実施するための最良の形態】
【００１９】
本発明者は、シリコン基板上に引張応力のコンタクトエッチストッパ膜を堆積し、このコンタクトエッチストッパ膜を部分的にエッチングした時の歪分布を計算した。平坦な面上に応力膜が堆積しても，シリコン基板に印加される応力は無視できる程度であり、応力膜が部分的に除去されたり、上方等に曲がったりした場合にシリコン基板に応力が印加されることが判った。
【００２０】
引張応力のコンタクトエッチストッパ膜が残る領域のシリコン基板表面近傍にコンタクトエッチストッパ膜の縁に対して直角な横方向の圧縮歪が生じ、引張応力のコンタクトエッチストッパ膜をエッチング除去した領域のシリコン基板表面近傍にコンタクトエッチストッパ膜の縁に対して直角な横方向の引張歪が生じることを見出した。
【００２１】
図１Ａは、ＣＭＯＳのｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴ夫々のオン電流を増加させる歪の種類（引張歪，圧縮歪）をゲート長方向，深さ方向，ゲート幅方向それぞれについてまとめたものである。なお、深さ方向の歪はゲート長方向の歪と相補的な関係にある。非特許文献４および特許文献１が開示するように、ｎ−ＭＯＳＦＥＴにおいてはゲート長方向、ゲート幅方向共に引張歪がオン電流を増加させるが、ｐ−ＭＯＳＦＥＴにおいてはゲート長方向は圧縮歪、ゲート幅方向は引張歪がオン電流を増加させる。
【００２２】
図１Ｂ−１Ｅは、上述の発明者の検討を概略的に示す断面図である。図１Ｂに示すように、平坦な表面を有するシリコン基板Ｓｕｂ上に引張応力膜ＴＳを形成する。引張応力膜は例えば熱ＣＶＤで形成した窒化シリコン膜である。シリコン基板Ｓｕｂには歪は生じていない。
【００２３】
図１Ｃに示すように、図１Ｂの引張応力膜ＴＳを部分的に，選択的に除去し，応力解放部Ｖ１，Ｖ２，Ｖ３で画定された引張応力膜パターンＴＳ１，ＴＳ２を残す。なお，応力解放部は応力を解放した領域であり，膜自体を除去するか，膜は残すがその応力を解放することで形成される。応力を解放するには例えばＧｅイオンを注入する。引張応力膜パターンＴＳ１は，応力を解放した応力解放部Ｖ１，Ｖ２に挟まれ、引張応力膜パターンＴＳ２は応力解放部Ｖ２，Ｖ３に挟まれている。
【００２４】
応力解放部Ｖ１，Ｖ２、Ｖ３の引張応力が解放されると、残る引張応力膜パターンＴＳ１、ＴＳ２を外側に引っ張る応力が消滅するので、引張応力膜パターンＴＳ１、ＴＳ２は矢印で示すように縮もうとする。この力により引張応力膜パターンＴＳ１、ＴＳ２下のシリコン基板Ｓｕｂには圧縮応力が印加される。応力解放部Ｖ２においては両側で外側に向かう応力が働くので、シリコン基板Ｓｕｂに引張応力が印加される。
【００２５】
ＭＯＳＦＥＴにおいては、ゲート電極を覆って引張応力を内蔵するコンタクトエッチストッパ膜が形成される。コンタクトエッチストッパ膜は、チャネル領域上方でシリコン基板から離れる方向に曲がるので，応力解放部に相当する構造となる。チャネル領域には，ゲート電極両側の引張応力膜により、応力解放部同様、引張応力が働く。
【００２６】
図１Ｄに示すように、平坦な表面を有するシリコン基板Ｓｕｂ上に圧縮応力膜ＣＳを形成する。圧縮応力膜は例えばプラズマ（ＰＥ）ＣＶＤで形成した窒化シリコン膜で形成できる。全面に圧縮応力膜ＣＳが形成されたシリコン基板Ｓｕｂには歪は生じていない。
【００２７】
図１Ｅに示すように、図１Ｄの圧縮応力膜ＣＳを部分的に，選択的に除去し、応力解放部Ｖ１，Ｖ２，Ｖ３で画定された圧縮応力膜パターンＣＳ１，ＣＳ２を残す。圧縮応力膜パターンＣＳ１は，圧縮応力を解放した応力解放部Ｖ１、Ｖ２に挟まれ、圧縮応力膜パターンＣＳ２は応力解放部Ｖ２、Ｖ３に挟まれている。
【００２８】
応力解放部Ｖ１，Ｖ２、Ｖ３の圧縮応力が解放されると，残る圧縮応力膜パターンＣＳ１、ＣＳ２を圧縮する応力が消滅するので，圧縮応力膜パターンＣＳ１，ＣＳ２は矢印で示すように拡がろうとする。この力により圧縮応力膜パターンＣＳ１，ＣＳ２下のシリコン基板Ｓｕｂには引張応力が印加される。応力解放部Ｖ２においては両側で内側に向かう応力が働くので，シリコン基板Ｓｕｂに圧縮応力が印加される。
【００２９】
ＭＯＳＦＥＴにおいて，ゲート電極を覆って圧縮応力を内臓するコンタクトエッチストッパ膜が形成されると、コンタクトエッチストッパ膜は、チャネル領域上方でシリコン基板から離れる方向に曲がる。応力解放部同様、チャネル領域には圧縮応力が働く。
【００３０】
なお，応力を解放するため、イオン注入を行う場合、イオン注入する原子ないし原子群は，シリコン中に入っても電気的に影響を及ぼさないことが好ましい。シリコン基板の場合、Ｇｅ，Ｃなどの同族元素、またはＡｒ等の不活性元素を用いることができよう。
【００３１】
図２Ａ−２Ｈは、ＭＯＳＦＥＴの上に引張応力膜を形成した時，どのような応力が生じるかを示す概略的断面図および平面図である。
図２Ａ、２Ｂは、引張応力膜がＭＯＳＦＥＴ領域全体に形成された状態を示す断面図，平面図である。シリコン基板表面部にシャロートレンチアイソレーション（ＳＴＩ）で形成された素子分離領域ＳＴＩが形成され、活性領域ＡＲを画定する。活性領域ＡＲ表面上に絶縁ゲート電極Ｇ，その側面上にサイドウォールＳＷが形成される。絶縁ゲート電極構造を覆って，引張応力膜ＴＳが形成される。なお，平面図ではサイドウォールＳＷは図示を省略している。以下同様である。
【００３２】
絶縁ゲート電極構造両側においては，引張応力膜ＴＳ１，ＴＳ２が基板表面に接しているが、絶縁ゲート電極構造上においては引張応力膜は基板表面から離れ、応力解放部Ｖ２を構成している。従って，縮まろうとする引張応力膜パターンＴＳ１，ＴＳ２が矢印で示すような応力を印加し、絶縁ゲート電極下のシリコン基板（チャネル領域）表面は外側に向かう力を受け，引張応力が印加される。
【００３３】
図２Ｃ、２Ｄは、引張応力膜がＭＯＳＦＥＴ領域中の活性領域上のみに配置され，素子分離領域ＳＴＩ上からは除去されている状態を示す断面図，平面図である。素子分離領域ＳＴＩ、活性領域ＡＲ，絶縁ゲート電極Ｇ，サイドウォールＳＷは、図２Ａ、２Ｂと同様である。引張応力膜ＴＳが形成され、素子分離領域ＳＴＩ上からは除去されている。引張応力膜を除去した応力解放部Ｖ１，Ｖ３を図２Ｄでは、点々を付して示している。
【００３４】
絶縁ゲート電極構造両側の活性領域においては，引張応力膜パターンＴＳ１、ＴＳ２が基板表面に接しているが、絶縁ゲート電極構造，素子分離領域ＳＴＩにおいては引張応力膜は基板表面から離れるか，除去されて、応力解放部Ｖ１、Ｖ２、Ｖ３を構成している。従って，縮まろうとする引張応力膜パターンＴＳ１、ＴＳ２が、絶縁ゲート電極Ｇ両側で矢印で示すような外側に向かう応力を印加し、絶縁ゲート電極Ｇ下のチャネル領域はゲート長方向に引張応力が印加される。
【００３５】
さらに絶縁ゲート電極Ｇに沿う方向で、活性領域内側に向かう力が働き，ゲート幅方向には圧縮応力が働く。
図２Ｅ、２Ｆは、引張応力膜がＭＯＳＦＥＴ領域中の素子分離領域ＳＴＩ上のみに残され、活性領域ＡＲ上からは除去されている状態を示す断面図、平面図である。シリコン表面上の絶縁ゲート電極Ｇ，その側面上のサイドウォールＳＷが構成する絶縁ゲート電極構造を覆って，引張応力膜ＴＳが形成され、活性領域ＡＲ上からは除去されている。引張応力膜を除去した領域に点々を付して示している。その他の点は，図２Ａ−２Ｄと同様である。
【００３６】
素子分離領域ＳＴＩ上にのみ残された引張応力膜が，縮まろうとして、矢印で示すように，活性領域ＡＲ周辺で外側に向かう応力を印加する。絶縁ゲート電極Ｇに沿う方向で、活性領域外側に向かう力が働き，ゲート幅方向には引張応力が働く。
【００３７】
図２Ｇ、２Ｈは、ＭＯＳＦＥＴ領域上に形成された引張応力膜が全て除去された状態を示す。引張応力膜がすべて除去されるので、応力は働かない。実際に膜を除去するとすれば，膜を形成した意味がないが，上述のようにイオン注入などにより，応力を解放することにより応力的には除去したのと同等の効果が生じる。
【００３８】
応力膜が，コンタクトエッチストッパ膜で形成される場合，素子分離領域上では応力解放のため，応力膜を除去してもよく，イオン注入などにより応力のみを解放し膜は残してもよい。活性領域上には，コンタクトエッチストッパ膜が必要であるので，応力解放はイオン注入などで行い，膜は残す。
【００３９】
図３Ａ−３Ｈは、ＭＯＳＦＥＴの上に圧縮応力膜を形成した時，どのような応力が生じるかを示す概略的断面図および平面図である。
図３Ａ、３Ｂは、圧縮応力膜がＭＯＳＦＥＴ領域全域に形成された状態を示す断面図，平面図である。シリコン表面上に絶縁ゲート電極Ｇ，その側面上にサイドウォールＳＷが形成され，この絶縁ゲート電極構造を覆って，圧縮応力膜ＣＳが形成される。絶縁ゲート電極構造両側においては，圧縮応力膜ＣＳ１，ＣＳ２が基板表面に接しているが、絶縁ゲート電極構造においては圧縮応力膜は基板表面から離れ，応力解放部Ｖ２を構成している。従って，拡がろうとする圧縮応力膜パターンＣＳ１，ＣＳ２が矢印で示すような応力を印加し、絶縁ゲート電極下のチャネル領域は内側に向かう力を受け，圧縮応力が印加される。
【００４０】
図３Ｃ、３Ｄは、圧縮応力膜がＭＯＳＦＥＴ領域中の活性領域上のみに配置され，素子分離領域ＳＴＩ上からは応力が解放されている状態を示す断面図，平面図である。シリコン表面上の絶縁ゲート電極Ｇ，その側面上のサイドウォールＳＷが構成する絶縁ゲート電極構造を覆って、圧縮応力膜ＣＳが形成され、素子分離領域ＳＴＩ上からは応力が解放されている。圧縮応力膜を除去した領域に点々を付して示している。
【００４１】
絶縁ゲート電極構造両側の活性領域においては、圧縮応力膜ＣＳ１，ＣＳ２が基板表面に接しているが、絶縁ゲート電極構造，素子分離領域ＳＴＩにおいては圧縮応力膜は基板表面から離れるか，除去されて、応力解放部Ｖ１，Ｖ２、Ｖ３を構成している。従って，拡がろうとする圧縮応力膜パターンＣＳ１，ＣＳ２が、絶縁ゲート電極Ｇ両側で矢印で示すような内側に向かう応力を印加し、絶縁ゲート電極Ｇ下のチャネル領域にはゲート長方向に圧縮応力が印加される。さらに絶縁ゲート電極Ｇに沿うゲート幅方向で、活性領域外側に向かう力が働き、ゲート幅方向には引張応力が働く。
【００４２】
図３Ｅ、３Ｆは、圧縮応力膜が、ＭＯＳＦＥＴ領域中の素子分離領域ＳＴＩ上のみに配置され，活性領域ＡＲ上からは応力が解放されている状態を示す断面図，平面図である。シリコン表面上の絶縁ゲート電極Ｇ，その側面上のサイドウォールＳＷが構成する絶縁ゲート電極構造を覆って、圧縮応力膜ＣＳが形成され，活性領域ＡＲ上からは応力が解放されている。圧縮応力膜を除去した領域に点々を付して示している。
【００４３】
素子分離領域ＳＴＩ上にのみ残された圧縮応力膜が，拡がろうとして、矢印で示すように，活性領域ＡＲ周辺で内側に向かう応力を印加する。絶縁ゲート電極Ｇに沿う方向で、活性領域内側に向かう力が働き，ゲート幅方向には圧縮応力が働く。
【００４４】
図３Ｇ、３Ｈは、ＭＯＳＦＥＴ領域上に形成された圧縮応力膜が応力的には全て除去された状態を示す。圧縮応力膜がすべて除去されるので，応力は働かない。
図４Ａは，上述の検討結果をまとめて示す表である。ＭＯＳＦＥＴ領域上に応力膜を形成し，応力を選択的に解放した時，ゲート長方向，深さ方向，ゲート幅方向に生じる歪を示す。なお，深さ方向の歪は，ゲート長方向の歪と相補的である。半導体装置において，所望の歪を得ようとするときは，この表に従って応力膜を選べばよい。（００１）面シリコン基板の上に形成したＭＯＳＦＥＴで、ゲート長方向が〈１１０〉方向の場合、ｎーＭＯＳはゲート長方向，ゲート幅方向で引張歪がオン電流を増加し、ｐ−ＭＯＳはゲート長方向の圧縮歪，ゲート幅方向の引張歪がオン電流を増加させる。
【００４５】
ゲート長方向に所定（例えば引張）応力を働かせるには、所定（例えば引張）応力の応力膜を形成し，活性領域上の応力は保持する必要がある。ゲート幅方向に引張応力を働かせるには，引張応力膜を形成して，活性領域上の応力は解放するか，圧縮応力膜を形成してＳＴＩ領域では応力を解放する必要がある。
【００４６】
図４Ｂは、コンタクトプラグの配置例を示す。活性領域ＡＲ上方のゲート電極Ｇの側壁上にサイドウォールＳＷが形成され、その両側にソースドレイン拡散層１９が形成されている。絶縁ゲート電極構造を覆って、例えば圧縮応力膜が形成され、素子分離領域ＳＴＩ上で応力が解放されている。コンタクトホールＣＨおよびそれを埋め込む導電性プラグは、ゲート幅方向で部分的に、図示の例ではソース／ドレイン拡散層の各々の選択された２か所に形成され、その両側および中間にスペースＳＰを残す。サイドウォールＳＷとコンタクトホールＣＨとが接する領域では、シリコン表面と接する圧縮応力膜が除去されるが、スペースＳＰには圧縮応力膜が残る。ＳＴＩ上の圧縮応力膜を除去することにより、圧縮応力膜が拡張しようとして矢印で示すような応力を印加し、シリコン基板に所望の歪みを与えることができる。
【００４７】
図５Ａ−５Ｄは、第１の実施例によるＣＭＯＳ構造を示す断面図，平面図である。図５Ａに示すように、（００１）面ｐ型シリコン基板１１の表面部にトレンチを形成し、絶縁層を埋め込んで、不要部を除去して、活性領域を画定するシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２を形成する。ｐ型不純物、ｎ型不純物を選択的に注入し，所望のｐウェル１３、ｎウェル１４を形成する。活性領域表面を熱酸化し，必要に応じてさらに窒化し，ゲート絶縁膜１５を形成する。
【００４８】
ゲート絶縁膜上に多結晶シリコン層を、例えば厚さ約１００ｎｍ堆積し，ゲート電極層を形成する。レジストパターンを用いてゲート電極層，ゲート絶縁膜をパターニングし，例えば〈１１０〉方向のゲート長５０ｎｍの絶縁ゲート電極Ｇ（Ｇｎ、Ｇｐをまとめて指す）を形成する。絶縁ゲート電極Ｇ両側の活性領域に選択的にｎ型不純物，ｐ型不純物をイオン注入し、ｎ型エクステンションＥｘｎ，ｐ型エクステンションＥｘｐを形成する。
【００４９】
絶縁ゲート電極Ｇを覆って酸化膜等の絶縁膜を堆積し，異方性エッチングを行なって絶縁ゲート電極Ｇ側壁上にのみサイドウォールＳＷを残す。サイドウォールＳＷをマスクとし、ｎ型不純物，ｐ型不純物を選択的にイオン注入し、ｎ型ソース／ドレイン拡散層１８、ｐ型ソース／ドレイン拡散層１９を形成する。ゲート電極にも不純物が注入され、ｎ−ＭＯＳ領域にｎ型ゲート電極Ｇｎ、ｐ−ＭＯＳ領域にｐ型ゲート電極Ｇｐが形成される。必要に応じＣｏ等のシリサイド反応可能な金属層を堆積し，シリサイド反応を行なってゲート電極Ｇ，ソース／ドレイン拡散層上にシリサイド層を形成する。
【００５０】
このようにして形成されたＣＭＯＳ構造を覆って，熱ＣＶＤにより，引張応力を有する窒化シリコン膜のコンタクトエッチストッパ膜２１を堆積する。例えば，シリコンソースガスとしてジクロルシラン（ＤＣＳ）＋モノシラン（ＳｉＨ４）＋ジシラン（Ｓｉ２Ｈ６）＋Ｓｉ２Ｈ４を５〜５０ｓｃｃｍ，窒素ソースガスとしてＮＨ３を５００〜１００００ｓｃｃｍ、その他のガスとしてＮ２＋Ａｒを５００〜１００００ｓｃｃｍ流し，圧力０．１〜４００ｔｏｒｒ，温度５００〜７００℃で熱ＣＶＤを行ない、引張応力１．４ＧＰａを内臓する厚さ約８０ｎｍの窒化シリコン膜２１を堆積する。
【００５１】
図５Ｂは、図５Ａに対応する平面図である。素子分離領域１２が活性領域ＡＲ１、ＡＲ２を画定し、活性領域の中間部を横断して絶縁ゲート電極Ｇｎ、Ｇｐが形成されている。サイドウォールＳＷ、窒化シリコン膜２１は図示を省略している。引張応力が形成され、その上にｐ−ＭＯＳ活性領域ＡＲ２上に開口を有するレジストパターンＰＲ１が形成される。
【００５２】
図５Ｃは、図５ＢのＶＣ−ＶＣ線に沿う断面図である。図５Ｃに示すようにシリコン基板上にレジスト膜を塗布し、ｐ−ＭＯＳ領域の活性領域ＡＲ２を露出する開口を有するレジストパターンＰＲ１を露光現像する。レジストパターンＰＲ１をマスクとしてＧｅイオンを加速エネルギ１００ｋｅＶ、ドーズ量５×１０１４atoms/cm2で注入し，シリコン窒化膜２１のｐ−ＭＯＳ活性領域ＡＲ２上を選択的に応力解放する。
【００５３】
図５Ｄに示すように，公知の工程により窒化シリコン膜２１の上に酸化シリコン等の層間絶縁膜２３を形成し，窒化シリコン膜２１をコンタクトエッチストッパ膜として利用して、コンタクト孔をエッチングし，導電性プラグ２５を埋め込む。導電性プラグ２５を覆って層間絶縁膜２７を堆積し、トレンチを形成して銅配線２８を埋め込む。銅配線２８を覆って層間絶縁膜３０を形成し，トレンチとビア孔を形成し，銅配線３１を埋め込む。層間絶縁膜形成，配線形成，の工程を必要回数繰り返し、ＣＭＯＳ構造を完成する。これらの配線形成工程は公知の技術によって行なう。
【００５４】
このようなＣＭＯＳ構造によれば，ｎ−ＭＯＳ領域は引っ張り応力を有するシリコン窒化膜で覆われるので，ゲート長方向に引張歪が生じ、オン電流が増加する。ｐ−ＭＯＳ領域においては，活性領域で引張応力が解放されているので，ゲート幅方向に引張歪が生じ、オン電流が増加する。ｎ−ＭＯＳＦＥＴもｐ−ＭＯＳＦＥＴも性能が向上し、ＣＭＯＳ全体として性能が向上する。
【００５５】
第１の実施例において、ｐ−ＭＯＳ領域は引張応力を有するコンタクトエッチストッパ膜で覆われるが、活性領域上の応力を解放することにより、チャネル領域にはゲート幅方向の引張歪が生じ、ｐ−ＭＯＳＦＥＴのオン電流が増加する。この効果は、ゲート幅方向に関する応力解放が重要であり、ゲート長方向に関しては厳密ではない。
【００５６】
図６Ａ、６Ｂは、ＮＯＲ型ＣＭＯＳ回路に対する応用例を示す。図６Ａに示すように横に長いｐ−ＭＯＳ活性領域ＡＲｐを横断して複数の絶縁ゲート電極Ｇｐ１、Ｇｐ２が形成される。隣接する絶縁ゲート間の活性領域は２つのｐ−ＭＯＳトランジスタの共通のソース／ドレイン領域として機能する。Ｇｅイオン注入用のレジストパターンＰＲ２は、活性領域ＡＲｐに合わせた開口を有する。図６Ｂに示すように、連結された複数のｐ−ＭＯＳトランジスタを開口するレジストパターンＰＲ２をマスクとして活性領域ＡＲｐにＧｅイオンを注入する。
【００５７】
図６Ｃ、６Ｄは，第１の実施例の第１の変形例を示す。２つのｐ−ＭＯＳ活性領域ＡＲｐ１、ＡＲｐ２がゲート長方向に並んで配置されている場合，その間の素子分離領域は、レジストで覆ってもよいが、図示の様に開口してしまってもよい。並んで配置された２つのｐ−ＭＯＳ活性領域ＡＲｐ１、ＡＲｐ２を開口し、ゲート幅方向に関しては素子分離領域１２の上を覆うレジストパターンＰＲ２を形成する。図６Ｄに示すように，レジストパターンＰＲ２をマスクとしてＧｅイオンを注入する。活性領域ＡＲｐ１、ＡＲｐ２上の引張応力が解放されるので、チャネル領域のゲート長方向の引張歪は解放され，ゲート幅方向で素子分離領域１２上に残る引張応力により，チャネル領域にはゲート幅方向の引張歪が生じ、オン電流が増加する。
【００５８】
図６Ｅ、６Ｆは、第１の実施例の第２の変形例を示す。ｐ−ＭＯＳ活性領域ＡＲ２を開口するレジストパターンＰＲ３は，ゲート長方向で素子分離領域１２も一部開口している。このようなレジストパターであっても、Ｇｅイオンの注入により活性領域上の引張応力は解放され、チャネル領域にはゲート幅方向で素子分離領域１２上に残る引張応力膜により，引張歪が生じる。
【００５９】
図７Ａ−７Ｄは、第２の実施例による半導体装置の構造および主要製造工程を概略的に示す断面図，平面図である。図７Ａに示すように，第１の実施例同様の工程により，（００１）面ｐ型シリコン基板１１の表面部に活性領域ＡＲ１、ＡＲ２を画定するシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２、ｐウェル１３、ｎウェル１４、ゲート絶縁膜１５、多結晶シリコン層１６で構成された絶縁ゲート電極Ｇを形成する。絶縁ゲート電極Ｇ両側の活性領域に選択的にｎ型不純物，ｐ型不純物をイオン注入し、ｎ型エクステンションＥｘｎ、ｐ型エクステンションＥｘｐを形成し、絶縁ゲート電極Ｇ側壁上にサイドウォールＳＷを形成する。
【００６０】
サイドウォールＳＷをマスクとし、ｎ型不純物，ｐ型不純物を選択的にイオン注入し、ｎ−ＭＯＳにｎ型ゲート電極Ｇｎ、ｎ型ソース／ドレイン拡散層１８、ｐ−ＭＯＳにｐ型ゲート電極Ｇｐ、ｐ型ソース／ドレイン拡散層１９を形成する。必要に応じＣｏ等のシリサイド反応可能な金属層を堆積し，シリサイド反応を行なってゲート電極Ｇ，ソース／ドレイン拡散層上にシリサイド層を形成する。ここまでは第１の実施例と同様である。
【００６１】
本実施例においては、ｎ−ＭＯＳ領域上には引張応力を有する窒化シリコン膜２１、ｐ−ＭＯＳ領域上には圧縮応力を有する窒化シリコン膜３２を形成する。
絶縁ゲート電極Ｇｎ、Ｇｐを覆って，シリコン基板上に圧縮応力を有する窒化シリコン膜３２を堆積する。例えば，シリコンソースガスとしてＳｉＨ４を１００〜１０００ｓｃｃｍ、窒素ソースガスとしてＮＨ３を５００〜１００００ｓｃｃｍ、その他のガスとしてＡｒ＋Ｎ２を５００〜１００００ｓｃｃｍ流し，圧力０．１〜４００ｔｏｏｒで、ＲＦ電力１００〜１０００Ｗのプラズマを生じさせ、ＰＥＣＶＤで圧縮応力約１．４ＧＰａ，厚さ約８０ｎｍの窒化シリコン膜３２を堆積する。
【００６２】
レジストパターンでｐ−ＭＯＳ領域を覆い、ｎ−ＭＯＳ領域上の圧縮応力窒化シリコン膜３２を除去する。次に，露出したｎ−ＭＯＳ領域を覆って，実施例１同様の熱ＣＶＤにより、１．４ＧＰａの引張応力を有する厚さ約８０ｎｍの窒化シリコン膜２１を形成する。ｎ−ＭＯＳ領域をレジストパターンで覆い，露出したｐ−ＭＯＳ領域上の引張応力窒化シリコン膜２１をエッチングして除去する。このようにして，図示の構造を得る。なお、最初に引張応力を有する窒化シリコン膜２１を形成し、ｐ−ＭＯＳ領域上の引張応力窒化シリコン膜２１を除去し、圧縮応力を有する窒化シリコン膜３２を堆積し、ｎ−ＭＯＳ領域上の圧縮応力窒化シリコン膜３２を除去してもよい。
【００６３】
図７Ｂに示すように，ｎ−ＭＯＳ領域全体と，ｐ−ＭＯＳ領域の活性領域とを覆うレジストパターンＰＲ４を形成する。ｐ−ＭＯＳ領域の素子分離領域１２上が露出される。
図７Ｃ、７Ｄに示すように、Ｇｅイオンを加速エネルギ１００ｋｅＶ，ドーズ量５×１０１４atoms/cm２で注入し、ｐ−ＭＯＳ領域の素子分離領域１２上の圧縮応力窒化シリコン膜３２中の圧縮応力を解放する。図７Ｃはゲート長方向の断面図，図７Ｄはゲート幅方向の断面図である。
【００６４】
ｐ−ＭＯＳ領域の活性領域ＡＲ２上に残る圧縮応力窒化シリコン膜３２により，絶縁ゲート電極Ｇｐ下方のチャネル領域にはゲート長方向の圧縮応力が印加される。ゲート幅方向の素子分離領域上の圧縮応力が解放されるので、活性領域ＡＲ２上に選択的に残る圧縮応力窒化シリコン膜３２の拡がろうとする力により、ゲート幅方向に引張歪が生じ、ｐ−ＭＯＳトランジスタのオン電流が増大する。
【００６５】
第２の実施例によれば、ｎ−ＭＯＳトランジスタは第１の実施例同様であり、ｐ−ＭＯＳ領域は圧縮応力を有するコンタクトエッチストッパ膜で覆われ、素子分離領域上の応力を解放することにより、ｐ−ＭＯＳ領域のチャネル領域にゲート長方向の圧縮歪，ゲート幅方向の引張歪が生じる。ｐ−ＭＯＳトランジスタの性能がさらに向上すると期待される。
【００６６】
図８Ａ、８Ｂは、ＮＯＲ型ＣＭＯＳ回路に対する応用例を示す。図８Ａに示すように横に長いｐ−ＭＯＳ活性領域ＡＲｐを横断して複数の絶縁ゲート電極Ｇｐ１、Ｇｐ２が形成される。Ｇｅイオン注入用のレジストパターンＰＲ５は、ｐ−ＭＯＳ領域の素子分離領域を露出する。図８Ｂに示すように、連結された複数のｐ−ＭＯＳトランジスタをマスクするレジストパターンＰＲ５を用いて、素子分離領域１２上にＧｅイオンを注入する。
【００６７】
図８Ｃ、８Ｄは，第２の実施例の第１の変形例を示す。２つのｐ−ＭＯＳ活性領域ＡＲｐ１、ＡＲｐ２がゲート長方向に並んで配置されている場合，その間の素子分離領域は、レジストを開口してもよいが，図示の様に覆ってしまってもよい。並んで配置された２つのｐ−ＭＯＳ活性領域ＡＲｐ１、ＡＲｐ２を覆い，ゲート幅方向に関しては活性領域ＡＲｐ１、ＡＲｐ２の上を覆うレジストパターンＰＲ６を形成する。図８Ｄに示すように、レジストパターンＰＲ６をマスクとしてＧｅイオンを注入する。活性領域ＡＲｐ１、ＡＲｐ２外側の素子分離領域１２上の圧縮応力が解放されるので、チャネル領域のゲート幅方向で引張歪が生じ、オン電流が増加する。
【００６８】
図８Ｅ、８Ｆは、第２の実施例の第２の変形例を示す。ｐ−ＭＯＳ活性領域ＡＲ２を覆うレジストパターンＰＲ７は，ゲート幅方向では素子分離領域１２上からは除去されている。しかし、ゲート長方向では、素子分離領域１２上に延在している。このようなレジストパターンであっても、Ｇｅイオンの注入により素子分離領域上の圧縮応力は解放され、チャネル領域にはゲート長方向の圧縮歪みとゲート幅方向の引張歪が生じる。
【００６９】
図９Ａ−９Ｄは，第３の実施例による半導体装置の構造および主要製造工程を概略的に示す断面図，平面図である。図９Ａに示すように，第１の実施例同様の工程により，（００１）面ｐ型シリコン基板１１の表面部に活性領域ＡＲ１、ＡＲ２を画定するシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２、ｐウェル１３、ｎウェル１４、ゲート絶縁膜１５と多結晶シリコン層１６で構成された絶縁ゲート電極Ｇを形成する。絶縁ゲート電極Ｇ両側の活性領域に選択的にｎ型不純物，ｐ型不純物をイオン注入し、ｎ型エクステンションＥｘｎ，ｐ型エクステンションＥｘｐを形成し、絶縁ゲート電極Ｇ側壁上にサイドウォールＳＷを形成する。
【００７０】
サイドウォールＳＷをマスクとし、ｎ型不純物，ｐ型不純物を選択的にイオン注入し、ｎ−ＭＯＳＦＥＴにｎ型ゲート電極Ｇｎ、ｎ型ソース／ドレイン拡散層１８、ｐ−ＭＯＳＦＥＴにｐ型ゲート電極Ｇｐ、ｐ型ソース／ドレイン拡散層１９を形成する。必要に応じＣｏ等のシリサイド反応可能な金属層を堆積し，シリサイド反応を行なってゲート電極Ｇ，ソース／ドレイン拡散層１８、１９上にシリサイド層を形成する。ｎ−ＭＯＳ領域上には引張応力を有する窒化シリコン膜２１、ｐ−ＭＯＳ領域上には圧縮応力を有する窒化シリコン膜３２を形成する。ここまでは第２の実施例と同様である。
【００７１】
図９Ｂに示すように，ｎ−ＭＯＳ領域全体と，ｐ−ＭＯＳ領域の活性領域とを覆うレジストパターンＰＲ８を形成する。ｐ−ＭＯＳ領域の素子分離領域１２上が露出される。
図９Ｃ、９Ｄに示すように、圧縮応力窒化シリコン膜３２をエッチングして、ｐ−ＭＯＳ領域の素子分離領域１２上の圧縮応力窒化シリコン膜３２中の圧縮応力を解放する。図９Ｃはゲート長方向の断面図、図９Ｄはゲート幅方向の断面図である。ｐ−ＭＯＳ領域の活性領域ＡＲ２上に残る圧縮応力窒化シリコン膜３２により，絶縁ゲート電極Ｇｐ下方のチャネル領域にはゲート長方向の圧縮応力が印加される。
【００７２】
ゲート幅方向の素子分離領域上の圧縮応力が解放されるので、活性領域ＡＲ２上に選択的に残る圧縮応力窒化シリコン膜３２が拡がろうとし、外側に向う力を発揮する。ゲート幅方向に引張歪が生じ、ｐ−ＭＯＳトランジスタのオン電流が増大する。
【００７３】
第３の実施例によれば、ｎ−ＭＯＳトランジスタは第１の実施例同様であり、ｐ−ＭＯＳ領域のチャネル領域にゲート長方向の圧縮歪，ゲート幅方向の引張歪が生じる。ｐ−ＭＯＳトランジスタの性能がさらに向上すると期待される。
【００７４】
図１０Ａ−１０Ｄは、第４の実施例による半導体装置の構成を概略的に示す断面図及び平面図である。
図１０Ａに示すように、半導体基板１１に前述の実施例同様の工程により、ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴを作成する。ゲート電極構造を覆って、半導体基板上に圧縮応力を有する窒化シリコン膜のコンタクトエッチストッパ膜３２を堆積する。
【００７５】
図１０Ｂは、半導体基板を上方より観察した平面図である。ＳＴＩによる素子分離領域１２により、ｎ−ＭＯＳ活性領域ＡＲ１、ｐ−ＭＯＳ活性領域ＡＲ２が画定されている。活性領域ＡＲ１、ＡＲ２を横切って、ゲート電極構造Ｇｎ、Ｇｐが形成されている。
【００７６】
図１０Ｃに示すように、ゲート電極構造を覆って半導体基板全面上に圧縮応力膜３２が形成され、この圧縮応力膜３２の上に、レジストパターンが形成される。レジストパターンＰＲ９は、ｐ−ＭＯＳ活性領域ＡＲ２の上にのみ形成される。
【００７７】
図１０Ｃ、１０Ｄで示すように、レジストパターンＰＲ９をマスクとしてＧｅイオンを注入する。図１０Ｃは、ゲート長方向に沿う断面図であり、図１０Ｄはゲート幅方向の断面図である。
【００７８】
ｎ−ＭＯＳ領域においては、全コンタクトエッチストッパ膜の応力が解放される。従って、圧縮応力に基づくオン電流の低下は低減される。ｐ−ＭＯＳ領域においては、素子分離領域１２上の応力のみが解放される。活性領域上に残る圧縮応力膜は外側に広がろうとする。ゲート長方向においては、圧縮応力が働き、ゲート幅方向においては引張応力が働く。従って、ｐ−ＭＯＳＦＥＴのオン電流は増加する。
【００７９】
図１１Ａ−１１Ｃは、第５の実施例による半導体装置の構成を概略的に示す断面図及び平面図である。図１１Ａ、１１Ｂは、ゲート長方向及びゲート幅方向の断面図であり、図１１Ｃは平面図である。本実施例においては、ｐ‐ＭＯＳ活性領域上にのみ圧縮応力膜のコンタクトエッチストッパ膜３２が形成され、ｎ−ＭＯＳ領域全域及びｐ−ＭＯＳ領域の素子分離領域上には引張応力膜のコンタクトエッチストッパ膜２１が形成される。
【００８０】
ｎ−ＭＯＳＦＥＴにおいては、ゲート長方向に引張応力が働き、オン電流が増加する。ｐ−ＭＯＳＦＥＴにおいては、圧縮応力膜３２は、素子分離領域上で応力解放されており、引張応力膜２１は、活性領域で応力解放されていると考えることができる。すなわち、コンタクトエッチストッパ膜２１，３２は、活性領域周辺で外側に広がろうとする力を発揮する。従って、ｐ−ＭＯＳＦＥＴは、ゲート長方向に圧縮応力、ゲート幅方向に引張応力を受け、オン電流を増加させる。
【００８１】
図１２Ａは、以上５つの実施例の特徴をまとめた表である。ｎ‐ＭＯＳＦＥＴのゲート長方向に引張応力を生じさせるためには、活性領域上に引張応力膜を形成する必要がある。もし，素子分離領域の応力を解放するとゲート幅方向に圧縮応力が生じることになる。これは好ましくないので、この場合応力解放場所は「なし」となる。従って，ゲート幅方向には応力は発生しない。実施例Ｅ１、Ｅ２、Ｅ３、Ｅ５がこの構成を有する。
【００８２】
実施例Ｅ４においては、圧縮応力膜の圧縮応力を全領域で解放しているため、ｎ−ＭＯＳ領域に応力は発生しない。圧縮応力によってオン電流が減少するところを、防止している。
【００８３】
ｎ−ＭＯＳＦＴのゲート幅方向に引張応力を働かせるには、引張応力膜であれば活性領域の応力を解放すればよいが、そうすると、ゲート長方向の応力が「なし」となってしまい効果が相殺される。圧縮応力膜であれば素子分離領域の応力を解放すればよいが、活性領域上に圧縮応力膜が残るとゲート長方向に圧縮応力が発生し、効果が相殺される。実施例においてはそのような構成は採用されていない。
【００８４】
ｐ−ＭＯＳＦＥＴのゲート長方向に圧縮応力を働かせるには、少なくとも活性領域上に圧縮応力膜を作成する必要がある。実施例Ｅ２、Ｅ３、Ｅ４、Ｅ５がこの構成を採用する。
【００８５】
ゲート幅方向に引張応力を生じさせるためには、引張応力膜であれば活性領域上の応力を開放させればよい。実施例Ｅ１、Ｅ５がこの構成を採用する。又、圧縮応力膜であれば素子分離領域上の応力を解放すればよい。実施例Ｅ２、Ｅ３、Ｅ４、Ｅ５がこの構成を採用する。
【００８６】
実施例Ｅ１は、引張応力膜のみを用い、ｎ‐ＭＯＳＦＥＴにおいてはゲート長方向に引張応力を生じさせ、ｐ−ＭＯＳＦＥＴにおいては、ゲート幅方向に引張応力を生じさせている。
【００８７】
実施例Ｅ４は、圧縮応力膜のみを用い、ｐ−ＭＯＳＦＥＴにおいてはゲート長方向に圧縮応力、ゲート幅方向に引張応力を生じさせている。但し、ｎ−ＭＯＳＦＥＴにおいては応力は生じていない。他の実施例Ｅ２、Ｅ３、Ｅ５は、引張応力膜と圧縮応力膜を用い、ｎ−ＭＯＳＦＥＴにはゲート長方向の引張応力、ｐ−ＭＯＳＦＥＴにはゲート長方向の圧縮応力のゲート幅方向の引張応力を生じさせている。
【００８８】
このような構成により、ＣＭＯＳＦＥＴのオン電流を向上させられるが、露光工程が追加となる。このため、レイアウトに対する制約が発生することがある。例えば、スタティック（Ｓ）ＲＡＭに上述の実施例の構成を適用しようとすると、ＳＲＡＭの面積が増加することがあり得る。又、入出力回路の特性は既存の品種と同じ性能が要求されることがある。
【００８９】
図１２Ｂは、半導体集積回路装置の構成を概略的に示す平面図である。半導体集積回路装置は、チップ１１内に論理回路４１、ＳＲＡＭ回路４２、入出力（Ｉ／Ｏ）回路４３を含む。上述の実施例による応力膜構造は、論理回路４１のみに適応され、入出力回路４３、ＳＲＡＭ回路４２には採用されない。
【００９０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、応力膜として窒化シリコン膜を用いる場合を説明したが、適当な応力を生じる誘電体膜であれば窒化シリコンに制限されない。ＣＭＯＳＦＥＴの構成としては、公知の種々の構成を採用することができる。その他、種々の変更、改良、組み合わせが可能_ことは当業者に自明であろう。
【００９１】
以下，本発明の特徴を付記する。
（付記１）（１）  
ｐチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｐチャネル型トランジスタ領域内にｐチャネル型活性領域を画定する素子分離領域と、
前記ｐチャネル型活性領域を横断して，前記半導体基板上方に形成され、下方にｐチャネル領域を画定するｐチャネル型ゲート電極構造と、
前記ｐチャネル型ゲート電極構造を覆って、前記ｐチャネル型活性領域上方に選択的に形成された圧縮応力膜と、
前記ｐチャネル型トランジスタ領域の素子分離領域上方に選択的に形成され，前記圧縮応力膜の応力を解放している応力解放領域と、
を有し、前記ｐチャネル型活性領域上方の前記圧縮応力膜が前記ｐチャネル領域にゲート長方向の圧縮応力を印加し、前記圧縮応力膜と前記応力解放領域が前記ｐチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
【００９２】
（付記２）
前記圧縮応力膜が、窒化シリコン膜である付記１記載の半導体装置。
（付記３）（２）
前記応力解放領域が、イオン注入領域または前記圧縮応力膜を除去した領域で形成される付記１記載の半導体装置。
【００９３】
（付記４）（３）  
前記イオン注入領域が、電気的に不活性な不純物イオンを注入された領域である付記３記載の半導体装置。
【００９４】
（付記５）（４）  
前記応力解放領域が、前記圧縮応力膜を除去した領域で形成され、さらに前記ｐチャネル型トランジスタ領域の素子分離領域上に選択的に形成された引張応力膜を有し，前記引張応力膜も前記ｐチャネル領域にゲート幅方向の引張応力を印加する付記１記載の半導体装置。
【００９５】
（付記６）
前記圧縮応力膜がプラズマＣＶＤで形成された窒化シリコン膜であり，前記引張応力膜が熱ＣＶＤで形成された窒化シリコン膜である付記５記載の半導体装置。
【００９６】
（付記７）（５）
前記半導体基板がｎチャネル型トランジスタ領域も有し、
前記素子分離領域が、前記ｎチャネル型トランジスタ領域内にｎチャネル型活性領域を画定し、
さらに、
前記ｎチャネル型活性領域を横断して，前記半導体基板上方に形成され、下方にｎチャネル領域を画定するｎチャネル型ゲート電極構造と、
前記ｎチャネル型ゲート電極構造を覆って，前記ｎチャネル型トランジスタ領域上方に形成された絶縁膜と、
を有する付記１〜４のいずれか１項記載の半導体装置。
【００９７】
（付記８）
前記絶縁膜が窒化シリコン膜である付記７記載の半導体装置。
（付記９）（６）  
前記絶縁膜が，引張応力を有する膜であり、前記ｎチャネル領域にゲート長方向の引っ張り応力を印加する付記８記載の半導体装置。
【００９８】
（付記１０）（７）
前記絶縁膜が，前記圧縮応力膜と同一の膜であり，全域で応力が解放されている付記７記載の半導体装置。
【００９９】
（付記１１）（８）
ｐチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｐチャネル型トランジスタ領域内にｐチャネル型活性領域を画定する素子分離領域と、
前記ｐチャネル型活性領域を横断して，前記半導体基板上方に形成され、下方にｐチャネル領域を画定するｐチャネル型ゲート電極構造と、
前記ｐチャネル型トランジスタ領域の素子分離領域上方に選択的に形成された引張応力膜と、
前記ｐチャネル型ゲート電極構造を覆って、前記ｐチャネル型活性領域上方に選択的に形成され，前記引張応力膜と同一膜で形成され、応力が解放されている絶縁膜と、
を有し、前記ｐチャネル型トランジスタ領域の素子分離領域上方の前記引張応力膜が前記ｐチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
【０１００】
（付記１２）
前記引張応力膜と，前記絶縁膜とが窒化シリコン膜である付記１１記載の半導体装置。
（付記１３）（９）
前記半導体基板がｎチャネル型トランジスタ領域も有し、
前記素子分離領域が、前記ｎチャネル型トランジスタ領域内にｎチャネル型活性領域を画定し、
さらに、
前記ｎチャネル型活性領域を横断して，前記半導体基板上方に形成され、下方にｎチャネル領域を画定するｎチャネル型ゲート電極構造と、
前記ｎチャネル型ゲート電極構造を覆って，前記ｎチャネル型トランジスタ領域上方に形成され，前記引張応力膜と同一膜で形成された引張応力膜と、
を有する付記１１記載の半導体装置。
【０１０１】
（付記１４）（１０）  
前記半導体基板が、（００１）面を有するシリコン基板であり、前記ゲート長方向が〈１１０〉方向である付記１〜１３のいずれか１項記載の半導体装置。
【０１０２】
（付記１５）  
ｎチャネル型トランジスタ領域、ｐチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｎチャネル型トランジスタ領域内にｎ−ＭＯＳ活性領域を画定し、前記ｐチャネル型トランジスタ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、
前記ｎ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上方に形成され，下方にｎ−ＭＯＳチャネル領域を画定するｎ−ＭＯＳゲート電極構造と、
前記ｐ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上方に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、
前記ｎ−ＭＯＳゲート電極構造、ｐ−ＭＯＳゲート電極構造を覆って、前記半導体基板上方に形成され，引張応力を有するコンタクトエッチストッパ膜と、
前記ｐチャネル型トランジスタ領域のｐ−ＭＯＳ活性領域上方で選択的に前記コンタクトエッチストッパ膜中に形成され，前記コンタクトエッチストッパ膜の応力を解放する応力解放領域と、
を有し、前記ｎチャネル型トランジスタ領域上方のコンタクトエッチストッパ膜が前記ｎ−ＭＯＳチャネル領域のゲート長方向に引張応力を印加し，前記ｐチャネル型トランジスタ領域の前記応力解放領域が前記ｐ−ＭＯＳチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
【０１０３】
（付記１６）  
前記応力解放領域が、イオン注入領域で形成される付記１５記載の半導体装置。
（付記１７）  
ｎチャネル型トランジスタ領域、ｐチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｎチャネル型トランジスタ領域内にｎ−ＭＯＳ活性領域を画定し、前記ｐチャネル型トランジスタ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、
前記ｎ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上方に形成され、下方にｎ−ＭＯＳチャネル領域を画定するｎ−ＭＯＳゲート電極構造と、
前記ｐ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上方に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、
前記ｎ−ＭＯＳゲート電極構造を覆って，前記ｎチャネル型トランジスタ領域上方に形成され、引張応力を有する第１コンタクトエッチストッパ膜と、
前記ｐチャネル型トランジスタ領域を覆って，前記ｐチャネル型トランジスタ領域上方に形成され，圧縮応力を有する第２コンタクトエッチストッパ膜と、
前記ｐチャネル型トランジスタ領域の前記素子分離領域上方で選択的に前記第２コンタクトエッチストッパ膜中に形成され，前記第２コンタクトエッチストッパ膜の圧縮応力を解放する応力解放領域と、
を有し、前記第１コンタクトエッチストッパ膜が前記ｎ−ＭＯＳチャネル領域のゲート長方向に引張応力を印加し、前記ｐ−ＭＯＳ活性領域上方の第２コンタクトエッチストッパ膜が前記ｐ−ＭＯＳチャネル領域にゲート長方向の圧縮応力を印加し、前記応力解放領域と前記ｐ−ＭＯＳ活性領域上方の第２コンタクトエッチストッパ膜とが前記ｐ−ＭＯＳチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
【０１０４】
（付記１８）
前記応力解放領域が，前記第２コンタクトエッチストッパ膜が除去された領域またはイオン注入領域で形成されている付記１７記載の半導体装置。
【０１０５】
（付記１９）  
ｎチャネル型トランジスタ領域、ｐチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｎチャネル型トランジスタ領域内にｎ−ＭＯＳ活性領域を画定し、前記ｐチャネル型トランジスタ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、
前記ｎ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上方に形成され，下方にｎ−ＭＯＳチャネル領域を画定するｎ−ＭＯＳゲート電極構造と、
前記ｐ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上方に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、
前記ｎ−ＭＯＳゲート電極構造、ｐ−ＭＯＳ電極構造を覆って、前記半導体基板上方に形成され，圧縮応力を有するコンタクトエッチストッパ膜と、
前記ｎチャネル型トランジスタ領域の全域と、前記ｐチャネル型トランジスタ領域の素子分離領域上方で選択的に前記コンタクトエッチストッパ膜中に形成され，前記コンタクトエッチストッパ膜の応力を解放する応力解放領域と、
を有し、前記ｐチャネル型トランジスタ領域上方の前記コンタクトエッチストッパ膜が前記ｐ−ＭＯＳチャネル領域のゲート長方向に圧縮応力を印加し、前記ｐ−ＭＯＳ活性領域上方のコンタクトエッチストッパ膜と前記応力解放領域が前記ｐ−ＭＯＳチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
【０１０６】
（付記２０）  
前記応力解放領域が、イオン注入領域で形成されている付記１９記載の半導体装置。
（付記２１）
ｎチャネル型トランジスタ領域、ｐチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記ｎチャネル型トランジスタ領域内にｎ−ＭＯＳ活性領域を画定し、前記ｐチャネル型トランジスタ領域内にｐ−ＭＯＳ活性領域を画定する素子分離領域と、
前記ｎ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上方に形成され，下方にｎ−ＭＯＳチャネル領域を画定するｎ−ＭＯＳゲート電極構造と、
前記ｐ−ＭＯＳ活性領域の中間部を横断して，前記半導体基板上方に形成され、下方にｐ−ＭＯＳチャネル領域を画定するｐ−ＭＯＳゲート電極構造と、
前記ｎチャネル型トランジスタ領域と前記ｐチャネル型トランジスタ領域の素子分離領域を覆って、前記半導体基板上方に形成され、引張応力を有する第１コンタクトエッチストッパ膜と、
前記ｐ−ＭＯＳ活性領域を覆って，前記半導体基板上方に形成され、圧縮応力を有する第２コンタクトエッチストッパ膜と、
を有し、前記第１コンタクトエッチストッパ膜が前記ｎ−ＭＯＳチャネル領域のゲート長方向に引張応力を印加し、前記第２コンタクトエッチストッパ膜が前記ｐ−ＭＯＳチャネル領域にゲート長方向の圧縮応力を印加し、前記ｐチャネル型トランジスタ領域の素子分離領域上の第１コンタクトエッチストッパ膜と前記ｐ−ＭＯＳ活性領域上の第２コンタクトエッチストッパ膜とが、前記ｐ−ＭＯＳチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
【０１０７】
（付記２２）  
前記素子分離領域が、前記ｐチャネル型トランジスタ領域に前記ｐ−ＭＯＳ活性領域と、隣接する他のｐ−ＭＯＳ活性領域とを画定し、前記応力解放領域が、前記ｐ−ＭＯＳ活性領域と前記他のｐ−ＭＯＳ活性領域のゲート幅方向に関して前記素子分離領域上に形成されている付記１７〜２０のいずれか１項記載の半導体装置。
【０１０８】
（付記２３）  
前記イオン注入領域が、電気的に不活性な不純物イオンを注入された領域である付記１６、１８、２０のいずれか１項記載の半導体装置。
【０１０９】
（付記２４）  
前記半導体基板が、（００１）面を有するシリコン基板であり、前記ゲート長方向が〈１１０〉方向である付記１５〜２３のいずれか１項記載の半導体装置。
【図面の簡単な説明】
【０１１０】
【図１】ＣＭＯＳ回路のオン電流を増加させることのできる応力をまとめた表と、応力を内蔵する膜をパターニングした時に発生する応力を説明する概略断面図である。
【図２（Ａ）】ＭＯＳＦＥＴ上に引張応力膜を形成した時発生し得る応力を示す断面図ある。
【図２（Ｂ）】ＭＯＳＦＥＴ上に引張応力膜を形成した時発生し得る応力を示す平面図である。
【図２（Ｃ）】ＭＯＳＦＥＴ上に引張応力膜を形成した時発生し得る応力を示す断面図である。
【図２（Ｄ）】ＭＯＳＦＥＴ上に引張応力膜を形成した時発生し得る応力を示す平面図である。
【図２（Ｅ）】ＭＯＳＦＥＴ上に引張応力膜を形成した時発生し得る応力を示す断面図である。
【図２（Ｆ）】ＭＯＳＦＥＴ上に引張応力膜を形成した時発生し得る応力を示す平面図である。
【図２（Ｇ）】ＭＯＳＦＥＴ上に引張応力膜を形成した時発生し得る応力を示す断面図である。
【図２（Ｈ）】ＭＯＳＦＥＴ上に引張応力膜を形成した時発生し得る応力を示す平面図である。
【図３（Ａ）】ＭＯＳＦＥＴ構造の上に圧縮応力膜を形成した時に、発生させることのできる応力を説明する断面図である。
【図３（Ｂ）】ＭＯＳＦＥＴ構造の上に圧縮応力膜を形成した時に、発生させることのできる応力を説明する平面図である。
【図３（Ｃ）】ＭＯＳＦＥＴ構造の上に圧縮応力膜を形成した時に、発生させることのできる応力を説明する断面図である。
【図３（Ｄ）】ＭＯＳＦＥＴ構造の上に圧縮応力膜を形成した時に、発生させることのできる応力を説明する平面図である。
【図３（Ｅ）】ＭＯＳＦＥＴ構造の上に圧縮応力膜を形成した時に、発生させることのできる応力を説明する断面図である。
【図３（Ｆ）】ＭＯＳＦＥＴ構造の上に圧縮応力膜を形成した時に、発生させることのできる応力を説明する平面図である。
【図３（Ｇ）】ＭＯＳＦＥＴ構造の上に圧縮応力膜を形成した時に、発生させることのできる応力を説明する断面図である。
【図３（Ｈ）】ＭＯＳＦＥＴ構造の上に圧縮応力膜を形成した時に、発生させることのできる応力を説明する平面図である。
【図４】ＭＯＳ領域を活性領域とＳＴＩ領域とに分けて圧縮応力膜、引張応力膜を選択的に形成した時に発生し得る応力の種類を示す表及びコンタクトプラグの配置例を示す平面図である。
【図５】第１の実施例による半導体装置を示す断面図及び平面図である。
【図６（Ａ）】第１の実施例の変形例を示す平面図である。
【図６（Ｂ）】第１の実施例の変形例を示す断面図である。
【図６（Ｃ）】第１の実施例の変形例を示す平面図である。
【図６（Ｄ）】第１の実施例の変形例を示す断面図である。
【図６（Ｅ）】第１の実施例の変形例を示す平面図である。
【図６（Ｆ）】第１の実施例の変形例を示す断面図である。
【図７】第２の実施例を示す断面図及び平面図である。
【図８（Ａ）】第２の実施例の変形例を示す平面図である。
【図８（Ｂ）】第２の実施例の変形例を示す断面図である。
【図８（Ｃ）】第２の実施例の変形例を示す平面図である。
【図８（Ｄ）】第２の実施例の変形例を示す断面図である。
【図８（Ｅ）】第２の実施例の変形例を示す平面図である。
【図８（Ｆ）】第２の実施例の変形例を示す断面図である。
【図９】第３の実施例を示す断面図及び平面図である。
【図１０】第４の実施例を示す断面図及び平面図である。
【図１１】第５の実施例を示す断面図及び平面図である。
【図１２】第１−第５の実施例の特徴をまとめた表及び半導体集積回路装置における実施例の応用例を示す平面図である。
【符号の説明】
【０１１１】
ＴＳ  引張応力膜
ＣＳ  圧縮応力膜
Ｖ  応力解放箇所
Ｓｕｂ  半導体基板
ＡＲ  活性領域
Ｇ  ゲート電極構造
ＳＷ  サイドウォール
１１  シリコン基板
１３  ｐウエル
１４  ｎウエル
１５  ゲート絶縁膜
１６  多結晶シリコン膜
１８  ｎ型ソース／ドレイン拡散層
１９  ｐ型ソース／ドレイン拡散層
２１  引張応力内蔵窒化シリコン膜
Ｅｘ  エクステンション領域
２３  層間絶縁膜
２５  導電性プラグ
２７  層間絶縁膜
２８  銅配線
３０  層間絶縁膜
３１  デュアルダマシン銅配線
３２  圧縮応力内蔵窒化シリコン膜
ＰＲ  レジストパターン
【図１】
2006013322.tif 000003
【図２（Ａ）】
2006013322.tif 000004
【図２（Ｂ）】
2006013322.tif 000005
【図２（Ｃ）】
2006013322.tif 000006
【図２（Ｄ）】
2006013322.tif 000007
【図２（Ｅ）】
2006013322.tif 000008
【図２（Ｆ）】
2006013322.tif 000009
【図２（Ｇ）】
2006013322.tif 000010
【図２（Ｈ）】
2006013322.tif 000011
【図３（Ａ）】
2006013322.tif 000012
【図３（Ｂ）】
2006013322.tif 000013
【図３（Ｃ）】
2006013322.tif 000014
【図３（Ｄ）】
2006013322.tif 000015
【図３（Ｅ）】
2006013322.tif 000016
【図３（Ｆ）】
2006013322.tif 000017
【図３（Ｇ）】
2006013322.tif 000018
【図３（Ｈ）】
2006013322.tif 000019
【図４】
2006013322.tif 000020
【図５】
2006013322.tif 000021
【図６（Ａ）】
2006013322.tif 000022
【図６（Ｂ）】
2006013322.tif 000023
【図６（Ｃ）】
2006013322.tif 000024
【図６（Ｄ）】
2006013322.tif 000025
【図６（Ｅ）】
2006013322.tif 000026
【図６（Ｆ）】
2006013322.tif 000027
【図７】
2006013322.tif 000028
【図８（Ａ）】
2006013322.tif 000029
【図８（Ｂ）】
2006013322.tif 000030
【図８（Ｃ）】
2006013322.tif 000031
【図８（Ｄ）】
2006013322.tif 000032
【図８（Ｅ）】
2006013322.tif 000033
【図８（Ｆ）】
2006013322.tif 000034
【図９】
2006013322.tif 000035
【図１０】
2006013322.tif 000036
【図１１】
2006013322.tif 000037
【図１２】
2006013322.tif 000038