(57)【要約】【課題】  ３端子デバイスを含む回路の性能を向上させる方法を提供する。【解決手段】  ３端子デバイス１０を含む回路の動作における、例えばＦＥＴのような３端子デバイスに関係するアーリー効果の影響を低減する。この影響の低減のため、３端子デバイスに起因するアーリー効果成分を低減するための制御部３０を設け、これによって、デバイスの第１の端子（例えばゲート）に受ける入力信号に関係した第１の信号に応答して、デバイスの第２の端子（例えばドレイン）の電位を制御することによって、デバイスの第２端子（ドレイン）と第３端子（例えばソース）との間の電位差を実質上一定にする。【選択図】        図７
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【特許請求の範囲】
【請求項１】
第１のノードと信号出力端子との間に接続され、その制御端子に信号入力端子に入力される入力信号を受ける第１のトランジスタと、
上記第１のノードに接続され、その制御端子に上記信号出力端子に供給される出力信号を受ける第２のトランジスタと、
上記第１のノードに接続され、上記第１及び第２のトランジスタに電流を供給するための第１の電流源と、
を有するバッファ回路。
【請求項２】
上記信号出力端子に接続され、上記第１のトランジスタに電流を供給するための第２の電流源を更に有し、
上記第１の電流源の電流供給能力が上記第２の電流源の電流供給能力の２倍である、請求項１に記載のバッファ回路。
【請求項３】
上記第１及び第２のトランジスタがＭＯＳトランジスタであり、
上記第１のトランジスタのバックゲートがそのソース端子に接続されており、
上記第２のトランジスタのバックゲートがそのソース端子に接続されている、
請求項１又は２に記載のバッファ回路。
【請求項４】
上記第１のトランジスタがＮＭＯＳトランジスタであり、上記第２のトランジスタがＰＭＯＳトランジスタである請求項３に記載のバッファ回路。
【請求項５】
第１のノードと信号出力端子との間に接続され、信号入力端子に入力される入力信号に応じた出力信号を上記信号出力端子に供給する第１のフォロア回路と、
上記第１のノードに接続され、上記信号出力端子に供給される上記出力信号に応じた信号を上記第１のノードに供給するための第２のフォロア回路と、
上記第１のノードに接続され、上記第１及び第２のフォロア回路に電流を供給するための第１の電流源と、
を有するバッファ回路。
【請求項６】
上記信号出力端子に接続され、上記第１のフォロア回路に電流を供給するための第２の電流源を更に有し、
上記第１の電流源の電流供給能力が上記第２の電流源の電流供給能力の２倍である、
請求項５に記載のバッファ回路。
【請求項７】
上記第１及び第２のフォロア回路がソースフォロア回路である請求項５又は６に記載のバッファ回路。
【請求項８】
第１の電流源と、
上記第１の電流源から電流の供給を受け、信号入力端子に入力される入力信号に応じた出力信号を信号出力端子に供給するトランジスタと、
上記信号入力端子に入力される上記入力信号に応じた信号を上記トランジスタと上記第１の電流源との接続中点に供給するためのボルテージフォロア回路と、
を有するバッファ回路。
【請求項９】
上記信号出力端子に接続され、上記トランジスタに電流を供給するための第２の電流源を更に有する請求項８に記載のバッファ回路。
【請求項１０】
第１の電流源と、
上記第１の電流源から電流の供給を受け、信号入力端子に入力される入力信号に応じた出力信号を信号出力端子に供給するソースフォロア回路と、
上記信号出力端子に接続され、上記ソースフォロア回路に電流を供給するための第２の電流源と、
上記信号入力端子に入力される上記入力信号に応じた信号を上記ソースフォロア回路と上記第１の電流源との接続中点に供給するためのボルテージフォロア回路と、
を有するバッファ回路。
【請求項１１】
上記ソースフォロア回路がＮＭＯＳトランジスタで構成される請求項９に記載のバッファ回路。
【請求項１２】
第１のノードと信号出力端子との間に接続され、信号入力端子に入力される入力信号に応じた出力信号を上記信号出力端子に供給する第１のソースフォロア回路と、
上記信号入力端子に入力される上記入力信号に応じた信号を上記第１のノードに供給するための第２のソースフォロア回路と、
上記第１のノードに接続され、上記第１及び第２のソースフォロア回路に電流を供給するための第１の電流源と、
上記信号出力端子に接続され、上記第１のソースフォロア回路に電流を供給するための第２の電流源と、
を有するバッファ回路。
【請求項１３】
上記第１の電流源の電流供給能力が上記第２の電流源の電流供給能力の２倍である請求項１２に記載のバッファ回路。
【請求項１４】
上記第１のソースフォロア回路がＮＭＯＳトランジスタで構成され、上記第２のソースフォロア回路がＰＭＯＳトランジスタで構成される請求項１２又は１３に記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３端子デバイスを使用する方法およびこれを使用した回路に関するものである。また、本発明は、３端子デバイスのアーリー効果による影響を低減するための方法および回路、並びにこの方法または回路を利用したバッファ等の回路に関するものである。
【従来の技術】
【０００２】
従来、高精度のバッファリングには、オペアンプを用いた閉ループのバッファが用いられ、またエミッタフォロアに代表される開ループのバッファも用いられていた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、オペアンプを用いた閉ループのバッファは、フィードバックループを有するため、高速化が難しかった。また、このような閉ループ・バッファは、バイポーラプロセスを用いたものでも、市販の汎用ＩＣでは、数十ｎｓ程度のセトリング時間を実現するのがやっとであり、その1桁下の数ｎｓのセトリング時間を実現するのは困難であった。まして、ＣＭＯＳプロセスを用いた閉ループ・バッファでは、数ｎｓのセトリング時間を実現することは、望むべくもなかった。さらに詳しく述べると、図１には、オペアンプを用いた閉ループのバッファの一般的構成例を示している。オペアンプの非反転入力端子が信号入力であり、信号出力をそのまま反転入力端子につなぎ、帰還率１のフィードバックをかけている。これでゲイン１倍のバッファ（ボルテージフォロア）となる。オペアンプ動作により、非反転入力と反転入力の電圧は、若干のオフセットはあるにしても、ほぼ等しくなるので、出力が入力に完全に追随し、ゲインエラーや高調波歪みなどの精度はかなり良い。一方、通常、オペアンプは数個以上のトランジスタからなり、信号経路にもそれなりの数のトランジスタが含まれ、またフィードバックをかけて用いられるので、余程特殊なプロセスを用いない限り、高速動作は望めない。さらに、オフセットを減らすために、アンプのＤＣゲインを上げたり、入力差動トランジスタのサイズを大きくしたりすれば、ますますスピードは落ちてくる。最先端のＣＭＯＳプロセスを用いても、１２bitのセトリングを数ｎｓで実現するのは至難の業である。
【０００４】
一方、エミッタフォロアのような開ループ・バッファでは、高速である反面、ゲインエラーや高調波歪みが大きいといった精度上の問題があった。詳細に述べると、図２に、ＮＭＯＳトランジスタＭ１を用いたソースフォロアの一般的構成を示している。Ｍ１のゲートが信号入力であり、ドレインは電源に接地されており、ソースは定電流源を介してグラウンドに終端されている。ソースが信号出力である。また、バックゲートは、精度向上のためソースに吊っている。この構成では、入力インピーダンスはほぼ無限大になり、出力インピーダンスはＭ１のｇｍ（トランスコンダクタンス）の逆数となり、かなり小さくなる。また、出力シンク電流は、最大で定電流源の大きさＩになり、出力ソース電流の最大は、それよりはるかに大きい。このため、ソースフォロアは、ドライブ能力の大きなバッファ（緩衝器）として用いられる。入力信号レベルと出力信号レベルは、Ｍ１のゲート−ソース間電圧(Ｖgs)分ずれるが、Ｖgsが常にほぼ一定ならば、単なるＤＣシフトとなり、出力は入力に完全に追随するので、ゲイン１倍のバッファとなる。ＤＣシフト自体は、恒常的オフセットであり、あまり問題にはならず、特にＡＣカップリングの入る用途などでは、全く問題にならない。
【０００５】
いま、このソースフォロアが、スイッチトキャパシタ回路などの容量性の負荷をドライブする場合を考える。この場合、出力電圧が完全にセトリングした状態では、出力電流がゼロとなるので、定電流源の電流ＩはすべてトランジスタＭ１を流れる。このとき、電流Ｉは、Ｍ１のゲート−ソース間電圧（Ｖgs）、ドレイン−ソース間電圧（Ｖds）とボディ（バックゲート）−ソース間電圧（Ｖbs）との関数となる。すなわち、電流Ｉは式１で表すことができる。
【０００６】
(数１)
Ｉ＝ｆ（Ｖgs，Ｖds，Ｖbs）       （１）
この電流Ｉが常に一定であると仮定すると、Ｖgs＝一定となるためには、Ｖds＝一定でかつＶbs＝一定であればよい。いまバックゲートをソースに吊っているので、常にＶbs＝０となる。しかし、ドレインを電源(一定)に吊っているため、入力信号に追随して出力信号（ソースの電圧）が動くと、ほぼそれに比例してＶdsも変化してしまう。電流ＩのＶdsに対する感度はそれほど大きくはなく、ＩはほぼＶgsで決まるが、入力信号の変化が大きいと、Ｖdsの変化の影響が無視できない。すなわち、上記の関係式において、Ｉ＝一定のとき、入力信号に追随して、Ｖdsが変化するので、Ｖgsも若干変化してしまう。そのためゲインエラーが生ずる。またＶgsの信号依存性が完全にリニアではないので、出力に高調波歪みが生ずる。したがって、図２の構成の回路では、信号経路に含まれるトランジスタが一つしかないため、根本的に高速動作が望めるが、上記のごとく精度上の問題が付きまとう。
【０００７】
以上の議論は、ＰＭＯＳトランジスタを用いた図３のソースフォロアにも全く同様に当てはまり、さらに、ＮＰＮ、ＰＮＰなどのバイポーラトランジスタを用いたエミッタフォロアにも当てはまる。
【０００８】
したがって、本発明の目的は、３端子デバイスを含む回路の動作の高速化かつ高精度化等の所定の目標を達成するのに使用できる、３端子デバイスを使用する方法、およびこの方法を使用した回路を提供することである。
【０００９】
本発明の別の目的は、３端子デバイスを含む回路の動作の高速化かつ高精度化等の所定の目標を達成するのに使用できる、アーリー効果成分低減の方法および回路を提供することである。
【００１０】
本発明のさらに別の目的は、アーリー効果成分低減法を用いた信号バッファの方法および回路を提供することである。
【００１１】
さらに、本発明の別の目的は、上記のようなバッファ回路を用いた各種の信号処理回路を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の３端子デバイスを使用する方法は、該３端子デバイスを含む回路の動作における、前記３端子デバイスに関係するアーリー効果の影響を低減すること、を特徴とする。
【００１３】
この本発明においては、前記アーリー効果の影響の低減は、前記回路の動作を高速かつ精度を高くするために行うことができる。
【００１４】
また、前記３端子デバイスの第１、第２および第３の端子の全てを無接地状態で使用するようにすることができる。さらに、前記３端子デバイスは、入力端子として機能する第１の端子と、第２の端子と、出力端子として機能する第３の端子とを有し、前記３端子デバイスの前記第２端子を非接地状態で使用するか、あるいは前記第１端子および第３端子も非接地で使用することにより、前記３端子デバイスを無接地状態で動作させるようにすることができる。この場合、前記第２端子と前記第３端子間の第１電位差を、前記入力信号の変化に拘わらず実質上一定に保持するようにすることができる。
【００１５】
また、本発明によるアーリー効果成分低減方法は、入力端子として機能する第１の端子と、第２の端子と、出力端子として機能する第３の端子とを有し、前記第１端子に入力される入力信号に応答して前記第３端子に出力信号を発生する３端子デバイスにおいて、該デバイスの出力信号におけるアーリー効果による成分を低減させるため、第１の端子に受ける前記入力信号に関係した第１の信号に応答して、前記デバイスの前記第２端子の電位を制御することによって、前記デバイスの前記第２端子と前記第３端子との間の第１の電位差（Ｖds）を実質上一定にすること、を特徴とする。
【００１６】
この本発明においては、前記第１端子と前記第３端子との間の第２の電位差（Ｖgs）は、前記第２端子と前記第３端子との間の前記第１電位差（Ｖds）に対し第１の関数（ｆ１）の関係を有するようにすることができる。
【００１７】
また、前記制御は、前記第１信号を入力端子に受けて第２の信号を出力端子に発生することにより、前記第１電位差（Ｖds）が前記第２電位差（Ｖgs）に対し第２の関数（ｆ２）の関係を有するようにすることができる。この場合、前記第２関数は、前記第２電位差（Ｖgs）を変数とする１次関数、または前記第２電位差（Ｖgs）を変数とする定数関数、またはこれら１次関数と定数関数の組み合わせの関数とすることができる。
【００１８】
また、本発明による、３端子デバイスを含むバッファ回路を使用して信号をバッファする信号バッファ方法は、前記バッファ回路の動作における前記３端子デバイスに関係するアーリー効果成分を低減すること、を特徴とする。
【００１９】
この本発明においては、前記３端子デバイスは、入力端子として機能する第１の端子と、第２の端子と、出力端子として機能する第３の端子とを有し、前記第１端子に入力される入力信号に応答して前記第３端子に出力信号を発生するようになっており、前記のアーリー効果成分を低減することは、イ）前記３端子デバイスの前記第１端子に、入力信号を受けるステップと、ロ）前記入力信号に関係した第１の信号を発生するステップと、ハ）前記第１信号に応答して、前記デバイスの前記第２端子の電位を制御することによって、前記デバイスの前記第２端子と前記第３端子との間の第１の電位差（Ｖds）を実質上一定にするステップと、ニ）前記第１端子に受けた前記入力信号をバッファした出力信号を、前記３端子デバイスの前記第３端子から発生するステップと、を含むようにできる。
【００２０】
また、本発明によるアーリー効果成分低減回路は、入力端子として機能する第１の端子と、第２の端子と、出力端子として機能する第３の端子とを有し、前記第１端子に入力される入力信号に応答して前記第３端子に出力信号を発生する３端子デバイスにおいて、該デバイスの出力信号におけるアーリー効果による成分を低減させるため、前記入力信号に関係した第１の信号を受け、該第１信号に応答して前記デバイスの前記第２端子の電位を制御する制御手段、を備え、これにより、前記デバイスの前記第２端子と前記第３端子との間の第１の電位差（Ｖds）を実質上一定にすることによってアーリー効果成分を低減すること、を特徴とする。
【００２１】
この本発明においては、前記第１端子と前記第３端子との間の第２の電位差（Ｖgs）は、前記第２端子と前記第３端子との間の前記第１電位差（Ｖds）に対し第１の関数（ｆ１）の関係を有するようにできる。
【００２２】
また、前記制御手段は、前記第１信号を入力端子に受けて第２の信号を出力端子に発生することにより、前記第１電位差（Ｖds）が前記第２電位差（Ｖgs）に対し第２の関数（ｆ２）の関係を有するようにすることができる。
【００２３】
さらに、前記第２関数は、前記第２電位差（Ｖgs）を変数とする１次関数、または前記第２電位差（Ｖgs）を変数とする定数関数、またはこれら１次関数と定数関数の組み合わせの関数とすることができる。
【００２４】
また、本発明によるバッファ回路は、上記のアーリー効果成分低減回路を備えたことを特徴とする。また、本発明によるアナログ回路、あるいはミックスド・シグナル回路は、上記バッファを回路を含むことを特徴とする。
【発明の実施の形態】
【００２５】
以下、図面を参照して、本発明を詳細に説明する。
【００２６】
先ず、図４を参照して、本発明による３端子デバイス使用の基本的概念について説明する。図４は、３端子デバイス（図示せず）を含む任意の信号処理回路１と、この信号処理回路を高性能化するためのアーリー効果影響低減回路３と、から成る回路Ａを示している。この信号処理回路としては、バッファ回路、このバッファ回路を含むアナログ回路あるいはミックスド・シグナル回路、その他の処理回路、等が含まれる。この信号処理回路１は、入力端子５に入力信号を受け、そして出力端子７に入力信号を処理した後の出力信号を発生する。この信号処理回路１に接続したアーリー効果影響低減回路３は、信号処理回路１における信号処理の速度、精度等の性能を向上させるため、本発明に従い、上記３端子デバイスのアーリー効果による影響を低減させるように動作する。
【００２７】
図７には、３端子デバイスのアーリー効果の影響を低減するための回路を詳細に示している。図７に示すように、３端子デバイス１０に対し、アーリー効果影響低減回路３の１実施形態として制御部３０を設けている。３端子デバイス１０は、ゲート、ドレイン、ソースをもつＦＥＴ、あるいはベース、コレクタ、エミッタを有するバイポーラトランジスタであり、そしてゲートまたはベースが第１端子１２として、ドレインまたはコレクタが第２端子１４として、ソースまたはエミッタが第３端子１６として機能する。
【００２８】
ここで、図５を参照して、３端子デバイスである電界効果トランジスタＦＥＴのアーリー効果について説明する。ＦＥＴのドレイン電流ＩＤは、飽和状態では式２で表すことができる。
【００２９】
【数２】
2006325273.tif 000003
【００３０】
ここで、
μは易動度、
ＣＯＸはゲート−ボディ間の単位容量、
Ｗはチャンネル幅、
Ｌはチャンネル長、
Ｖgsはゲート−ソース間電圧
ＶＴはスレッシュホールド電圧
１／λはアーリー電圧
Ｖdsはドレイン−ソース間電圧である。
【００３１】
図５に示したように、ドレイン電流ＩＤは、Ｖdsがある値より上の飽和状態では、点線で示したようにほほ一定となるが、アーリー効果により、実線で示すようにＶdsの増加にしたがってわずかに大きくなる。このドレイン電流におけるアーリー効果成分は、式２のλＶdsに起因するものであって、この式から分かるように、Ｖdsに比例している。３端子デバイスにおけるこのアーリー効果成分を低減するため、制御部３０は、３端子デバイスの第１端子に受けた入力信号に関係した第１の信号を受けるように接続した入力端子３２を有し、そしてこの出力端子３４は、その第１信号に応答して３端子デバイス１０の第２端子１４の電位を制御する。これにより、制御部３０は、３端子デバイス１０の第２端子１４と第３端子１６との間の第１の電位差（例えば、ＦＥＴのＶds）を実質上一定にすることによって、式２から分かるようにアーリー効果成分を低減する。
【００３２】
図６を参照して、３端子デバイス１０と制御部３０の動作について詳細に説明する。ここで、３端子デバイス１０がＦＥＴであるとして説明する。図６は、ＦＥＴを図２に示すソースフォロア接続で使用した場合に、その各端子電圧を示している。入力信号であるゲート電圧Ｖgが、図示のような直流電圧に正弦波が重畳された波形を有するとした場合、ソース電圧Ｖsは、ゲート−ソース間電圧Ｖgsだけゲート電圧Ｖgから低いが、ゲート電圧Ｖgと同じ波形を有している。ドレイン電圧Ｖdは、図２の従来のソースフォロア回路では、電源電圧VDDに等しいＶDである。
【００３３】
しかし、本発明では、点線で示したように、ゲート電圧Ｖgの波形に追従した波形で、しかもドレイン−ソース間電圧が一定となるようにする。言い換えれば、従来技術のソースフォロアでは、ドレイン端子を接地しているが、本発明では、ドレイン端子を無接地状態で使用し、そしてソースフォロア構成においては、ゲート、ドレインおよびソースの全ての端子を無接地状態で使用する。すなわち、本発明では、３端子デバイスを無接地状態で使用することも特徴としている。これにより、ドレイン電圧を制御することによって、ドレイン−ソース間電圧を一定に保持するようにする。ドレイン−ソース間電圧を一定にすることにより、アーリー効果による影響、すなわちドレイン電流のアーリー効果成分を低減させることができる。尚、従来技術では、図６に見られるように、ゲート電圧Ｖgの電圧変化に依存してドレイン−ソース間電圧が大幅に変化していることが分かる。
【００３４】
次に、制御部３０の制御の具体的な方法について、図２の従来技術のソースフォロア回路を参照して説明する。本発明では、上記の式（１）のＶdsを入力信号であるゲート電圧Ｖgによらずほぼ一定になるようにすることであり、そのためにソースフォロアのトランジスタＭ１のドレインが入力レベルに追随して変化するようにする。具体的には、前述のように、式１において、Ｖbs＝０でI＝一定としたとき、ｆ（Ｖgs，Ｖds）＝定数となるため、式１は、式３と書き直せる。
【００３５】
(数３)
Ｖgs＝ｆ１（Ｖds）    （３）
すなわち、Ｖgsは、Ｖdsの関数ｆ１で表される。ここで、Ｖgs＝一定とするには、Ｖds＝一定とすればよい。すなわち、このＶgsを入力信号であるゲート電圧Ｖgに拘わらず一定に保つには、Ｖdsを一定にすればよい。このため、
【００３６】
(数４)
Ｖds＝ｆ２（Ｖgs）                     （４）
とする制御を、図２のソースフォロアに追加すれば、以下となる。
【００３７】
(数５)
Ｖgs＝ｆ１（ｆ２（Ｖgs））＝ｆ３（Ｖgs）       （５）
ここで、Ｖgsについて式５を解くと、以下となる。
【００３８】
(数６)
Ｖgs＝一定                             （６）
以上から、式４のようにＶdsをＶgsの関数とすれば、式６で示すようにゲート−ソース間電圧Ｖgsを一定にすることができる。
【００３９】
したがって、本発明では、図７に示す制御部３０において、式４における関数ｆ２を実現する。ここで、関数ｆ２の例としては、定数関数、１次関数、またはこれら１次関数と定数関数の組み合わせの関数が含まれる。すなわち、ｆ２は、定数関数ｆ２＝ｋとしたり（但しｋは定数）、１次関数ｆ２＝ｘとしたり（但しｘ＝Ｖgs）、あるいは１次関数と定数関数の組み合わせであるｆ２＝ｘ＋ｋとすることができる。さらにまた、ｆ２は、適当な場合には、その他の任意の関数とすることもできる。
【００４０】
次に、図８−図１３を参照して、本発明のアーリー効果成分低減回路を組み込んだバッファ回路の実施形態について説明する。
【００４１】
図８および図９のバッファ回路は、アーリー効果成分低減に使用する関数ｆ２が定数関数である場合の実施形態であり、そして図８は、３端子デバイス１０として使用するＦＥＴがＮ形の回路を示し、他方、図９は、Ｐ形の回路の場合を示している。先ず、図８のバッファ回路は、Ｎ形のＭＯＳＦＥＴ１００を含む主たるＮＭＯＳソースフォロアＳＦ１に対し、Ｐ形のＭＯＳＦＥＴ３００を含むＰＭＯＳのソースフォロアＳＦ２を付加し、そしてＦＥＴ１００のドレインをＦＥＴ３００の出力レベルにクランプしている。この場合、図７の制御部３０として、３端子デバイス１０と同じデバイスを使用している。詳しくは、このバッファ回路は、Ｎ形のＭＯＳＦＥＴ１００を含み、これは、ゲートが入力端子１２０に接続され、ソースが定電流Ｉを流す定電流源１３０を介してグラウンドに接続され、ソースが出力端子１６０に接続されている。また、ボディ電極は、ソース端子に接続されている。この接続により、主たるソースフォロアＳＦ１が形成される。また、このバッファ回路は、Ｐ形のＭＯＳＦＥＴ３００を備え、これは、ゲートがＦＥＴ１００のソースに接続され、ドレインがグラウンドに接続され、そしてソースが定電流２Ｉを流す定電流源３２０を介して電源端子に接続されると共にＦＥＴ１００のドレインにも接続されている。また、このＦＥＴ３００のボディ電極は、ソースに接続されている。この接続により、上記の追加のＰＭＯＳのソースフォロアＳＦ２が構成される。尚、主たるＮＭＯＳソースフォロアＳＦ１の出力ソース電流および出力シンク電流の最大がともに電流Ｉとなるように、ＰＭＯＳソースフォロアＳＦ２の定電流源３２０の大きさを２Ｉとしている。これにより、定常状態において、ＦＥＴ１００とＦＥＴ３００の各々のドレイン−ソース間には、互いに等しい定電流Ｉが流れる。
【００４２】
このような構造を有する本発明のバッファ回路では、各部の電圧は、図６に示したようになる。詳細には、ＦＥＴ１００のソース電圧Ｖs１は、入力信号であるゲート電圧Ｖg１よりもゲート−ソース間電圧Ｖgs１だけ例えば低くなる。ＦＥＴ１００のソース電圧Ｖs１がゲート電圧Ｖg２となるＦＥＴ３００では、そのソース電圧Ｖs２が、ゲート電圧Ｖg２よりもゲート−ソース間電圧Ｖgs２だけ高くなり、そしてこのソース電圧Ｖs２がＦＥＴ１００のドレイン電圧Ｖd１となる。尚、ＦＥＴ３００のドレイン端子はグラウンドに接続されている。この結果、ＦＥＴ１００のドレイン−ソース間電圧Ｖds１がゲート−ソース間電圧Ｖgs２と等しくなる（Ｖds１＝Ｖgs２）。ここで、ＦＥＴ３００には、一定の電流Ｉ（＝２Ｉ−Ｉ）がドレイン−ソース間に流れるため、ドレイン−ソース間電圧Ｖds２は一定ではないにしても、式２からも明らかなようにλが小さいので、第１次近似ではＦＥＴ３００のゲート−ソース間電圧Ｖgs２はほぼ一定となる。このため、ＦＥＴ１００のドレイン−ソース間電圧Ｖds１も実質上一定となる。このように、実質上一定のＶds１により、図６の波形図にも示したように、ＦＥＴ１００のドレイン電圧（図６のＶd’）は、入力信号のレベルであるゲート電圧Ｖg（図６のＶg）に同調して動くため、ＦＥＴ１００のドレイン−ソース間電圧Ｖdsは入力信号レベルによらず、ほぼ一定となり、したがって式２におけるアーリー効果成分を大幅に低減することができる。この実施形態では、Ｖds１＝Ｖgs２＝一定であるため、上述の式４からも分かるように、アーリー効果成分低減のための関数ｆ２として定数関係が得られる。
【００４３】
まとめると、図８のバッファ回路では、元来高速なソースフォロアＳＦ１を基調とする構成を用いつつ、従来接地ノードであったドレインを接地せず、入力信号に同調した電圧レベルに追随させることにより、トランジスタのドレイン−ソース間電圧を常に一定に保つようにしたことにより、ゲート−ソース間電圧の入力信号レベル依存性が極力抑えられ、ゲインエラーや高調波歪みの小さい高速バッファが得られた。
【００４４】
図９は、図８とは３端子デバイスの導電形を逆にしたバッファ回路の実施形態であり、Ｐ形ＭＯＳＦＥＴ１０２と定電流源１３２とを備えた主たるＰＭＯＳのソースフォロアＳＦ１と、Ｎ形のＭＯＳＦＥＴ３０２と定電流源３２２とを備えた追加のソースフォロアＳＦ２とから構成されている。このバッファ回路は、３端子デバイスの極性が逆であることによる点を除けば、図８のバッファ回路と同様の動作をするため、その詳細な説明は省略する。尚、この実施形態でも、図８の回路と同様に、定数関数の関数ｆ２が実現され、これによって、大幅なアーリー効果成分低減が達成できる。
【００４５】
図１０および図１１に示すバッファ回路は、アーリー効果成分低減に使用する関数ｆ２が１次関数である場合の実施形態であり、図１０は、３端子デバイス１０として使用するＦＥＴがＮ形の回路を示し、他方、図１１は、Ｐ形の回路の場合を示している。先ず、図１０のバッファ回路は、Ｎ形のＭＯＳＦＥＴ１０４を含むＮＭＯＳソースフォロアＳＦに対し、ソースフォロアのＦＥＴ１０４のドレインをボルテージフォロアＶＦを用いて、入力信号レベルに同調させた実施形態である。この場合、図７の制御部３０として、３端子デバイス１０とは異なったデバイスまたは回路を使用している。すなわち、このバッファ回路は、Ｎ形のＭＯＳＦＥＴ１０４を含み、これは、ゲートが入力端子１２４に接続され、ソースが定電流Ｉを流す定電流源１３４を介してグラウンドに接続され、ソースが出力端子１６４に接続されている。また、ボディ電極は、ソース端子に接続されている。この接続により、ソースフォロアＳＦが形成される。また、このバッファ回路は、オペアンプ３０４を備え、これは、非反転入力が入力端子１２４に接続され、出力端子が２Ｉの定電流源３２４を介して電源端子に接続されると共にＦＥＴ１０４のドレインにも接続されている。また、このオペアンプ３０４の出力端子は、これの反転入力にも接続されている。この接続により、オペアンプ３０４によるボルテージフォロアＶＦを構成している。図８の回路と同じ理由で、ドレイン側の定電流源３２４の大きさは、２Ｉとしている。
【００４６】
このバッファ回路の動作については、スタティックな状態では、ボルテージフォロアＶＦが電流Ｉをシンクしている。このとき、オペアンプ３０４の反転入力と非反転入力との間の電位差はゼロであるため、オペアンプ３０４の出力端子の電位は、入力端子１２４の電位、すなわちＦＥＴ１０４のゲート電圧Ｖgと等しくなる。これにより、ＦＥＴ１０４のドレイン電圧Ｖdは、ゲート電圧Ｖgと等しいため（Ｖd＝Ｖg）、ドレイン−ソース間電圧Ｖdsはゲート−ソース間電圧Ｖgsと等しくなる（Ｖds＝Ｖgs）。ここで、Ｖgsが実質上一定とすれば、Ｖdsも実質上一定となることから、図８の回路と同様に、ＦＥＴ１０４のドレイン電圧（図６のＶd’）は、入力信号のレベルであるゲート電圧Ｖg（図６のＶg）に同調して動くため、ＦＥＴ１０４のドレイン−ソース間電圧Ｖdsは入力信号レベルによらず、ほぼ一定となり、アーリー効果成分を大幅に低減することができる。この実施形態では、Ｖds＝ＶgsでかつＶdsがＶgsに依存して変化するため、上述の式４からも分かるように、アーリー効果成分低減のための関数ｆ２として１次関数関係が得られる。
【００４７】
この図１０のバッファ回路は、図８および図９のバッファ回路と比較すると、図１０のボルテージフォロアＶＦ自体の応答速度は、図８および図９の追加のソースフォロアＳＦよりも遅いが、主たるソースフォロアのドレイン電圧レベルのセトリングが出力端子１６４における最終出力のセトリングに与える影響は小さい。本発明のようなバッファ回路を例えばアナログ−デジタル変換器またはデジタル−アナログ変換器のようなミックスド・シグナル回路の場合、最終出力のセトリングを１２bit精度としたとき、ＦＥＴ１０４のドレインのようなドレイン電圧レベルのセトリングは、６−８bit程度の精度でよい。そのため、ボルテージフォロアＶＦのオペアンプ３０４に比較的高速なものを使えば、図１０のバッファ回路構成でも十分に高速動作が可能である。
【００４８】
図１１は、図１０とは３端子デバイスの導電形を逆にしたバッファ回路の実施形態であり、Ｐ形ＭＯＳＦＥＴ１０６と定電流源１３６とを備えた主たるＰＭＯＳのソースフォロアＳＦと、オペアンプ３０６を備えたボルテージフォロアとから構成している。これでは、図７の制御部３０として、３端子デバイス１０とは異なったデバイスまたは回路を使用している。このバッファ回路は、３端子デバイスの極性が逆であることによる点を除けば、図１０のバッファ回路と同様の動作をするため、その詳細な説明は省略する。尚、この実施形態でも、図１０の回路と同様に、１次関数の関数ｆ２が実現され、これによって、大幅なアーリー効果成分低減が達成できる。
【００４９】
次に、図１２および図１３を参照して、アーリー効果成分低減に使用する関数ｆ２が１次関数と定数関数との組み合わせである場合のバッファ回路の実施形態を説明する。尚、図１２は、３端子デバイス１０として使用するＦＥＴがＮ形の回路を示し、図１３は、Ｐ形の回路の場合を示している。
【００５０】
先ず、図１２のバッファ回路は、Ｎ形のＭＯＳＦＥＴ１０８を含む主たるＮＭＯＳソースフォロアＳＦ１に対し、Ｐ形のＭＯＳＦＥＴ３０８を含むＰＭＯＳのソースフォロアＳＦ２を付加し、そしてＦＥＴ１０８のドレインをＦＥＴ３０８の出力レベルにクランプしている。詳しくは、このバッファ回路は、Ｎ形のＭＯＳＦＥＴ１０８を含み、これは、ゲートが入力端子１２８に接続され、ソースが定電流Ｉを流す定電流源１３８を介してグラウンドに接続され、ソースが出力端子１６８に接続されている。また、ボディ電極は、ソース端子に接続されている。この接続により、主たるソースフォロアＳＦ１が形成される。また、このバッファ回路は、Ｐ形のＭＯＳＦＥＴ３０８を備え、これは、ゲートがＦＥＴ１０８と同様に入力端子１２８に接続され、ドレインがグラウンドに接続され、そしてソースが定電流２Ｉを流す定電流源３２８を介して電源端子に接続されると共にＦＥＴ１０８のドレインにも接続されている。また、このＦＥＴ３０８のボディ電極は、ソースに接続されている。この接続により、上記の追加のＰＭＯＳのソースフォロアＳＦ２が構成される。尚、図８および図９と同様に、主たるＮＭＯＳソースフォロアＳＦ１の出力ソース電流および出力シンク電流の最大がともに電流Ｉとなるように、ＰＭＯＳソースフォロアＳＦ２の定電流源３２８の大きさを２Ｉとしている。
【００５１】
このような構造を有する本発明のバッファ回路では、各部の電圧は、図６に示したようになる。詳細には、ＦＥＴ１０８のソース電圧Ｖs１は、入力信号Ｖiであるゲート電圧Ｖg１よりもゲート−ソース間電圧Ｖgs１だけ例えば低くなってこれが出力電圧Ｖoとなる。ＦＥＴ１０８のゲート電圧Ｖg１と同じ電圧がゲート電圧Ｖg２（＝Ｖi）となるＦＥＴ３０８では、そのソース電圧Ｖs２が、ゲート電圧Ｖg２よりもゲート−ソース間電圧Ｖgs２だけ高くなり、そしてこのソース電圧Ｖs２がＦＥＴ１０８のドレイン電圧Ｖd１となる。尚、ＦＥＴ３０８のドレイン端子はグラウンドに接続されている。この結果、ＦＥＴ１０８のドレイン−ソース間電圧Ｖds１は、ＦＥＴ３０８のゲート−ソース間電圧Ｖgs２とＦＥＴ１０８のゲート−ソース間電圧Ｖgs１の和に等しくなる（Ｖds１＝Ｖgs１＋Ｖgs２）。ここで、図８と同様に、ＦＥＴ３０８には、一定の電流Ｉ（＝２Ｉ−Ｉ）がドレイン−ソース間に流れるため、ドレイン−ソース間電圧Ｖds２は一定ではないにしても、Ｖgs２は第１次近似ではほぼ一定となる。このため、ＦＥＴ１０８のドレイン−ソース間電圧Ｖds１＝Ｖgs１＋Ｃonstとなり、関数ｆ２として、１次関数と定数関数の組み合わせが生ずる。したがって、Ｖgs１が実質上一定であることが加われば、Ｖds１は実質上一定となることになり、図６の波形図にも示したように、ＦＥＴ１０８のドレイン電圧（図６のＶd’）は、入力信号Ｖiのレベルであるゲート電圧Ｖg（図６のＶg）に同調して動くため、ＦＥＴ１０８のドレイン−ソース間電圧Ｖds１は入力信号レベルＶiによらず、ほぼ一定となり、したがって式２におけるアーリー効果成分を大幅に低減することができる。
【００５２】
図１３は、図１２とは３端子デバイスの導電形を逆にしたバッファ回路の実施形態であり、Ｐ形ＭＯＳＦＥＴ１０９と定電流源１３９とを備えた主たるＰＭＯＳのソースフォロアＳＦ１と、Ｎ形のＭＯＳＦＥＴ３０９と定電流源３２９とを備えた追加のソースフォロアＳＦ２とから構成している。このバッファ回路は、３端子デバイスの極性が逆であることによる点を除けば、図１２のバッファ回路と同様の動作をするため、その詳細な説明は省略する。尚、この実施形態でも、図１２の回路と同様に、（１次関数＋定数関数）の関数ｆ２が実現され、これによっても、大幅なアーリー効果成分低減が達成できる。
【００５３】
以上に説明した図８〜図１３のバッファ回路の特性について説明する。付加回路に反対極性のソースフォロアＳＦを用いた実施例とボルテージフォロアＶＦを用いた実施例とを比べると、一般に前者はより高速であり、後者はより高精度である。
【００５４】
以下に、図３の従来技術のバッファ回路と、本発明による図９および図１１のバッファ回路でのシミュレーション結果の比較を示す。
【００５５】
【表１】
2006325273.tif 000004
【００５６】
上記表から分かるように、セットリング時間は、従来技術のものと比べ、ほぼ同様の高速動作が得られている。さらに、ゲインエラーは、本発明のものでは、従来のものよりも最大で２桁減少しており、そして全高調波歪みは、従来のものと比べほぼ２〜６ｄＢ向上している。但し、本発明のバッファ回路では、付加回路の分だけ消費電力は大きくなっている。
【００５７】
以上に、本発明の実施形態について説明したが、種々の変更が可能である。第１に、本発明はＦＥＴを用いる実施形態で説明したが、バイポーラトランジスタを用いた回路について全く同様に適用でき、そして同様の結果が得られる。この場合、ソースフォロアの代わりにコレクタ接地すなわちエミッタフォロアを使用すれば良い。また、バイポーラトランジスタの場合も、導電形は、ＮＰＮ型またはＰＮＰ型のいずれも使用することができる。第２に、上記の実施形態では、信号処理回路１の動作の高速、高精度を、アーリー効果の影響低減の目標としたが、それ以外の所望の目標を達成するのにも本発明を使用することも可能である。第３に、上記実施形態では、バッファ回路は、１段構成のみとしたが、必要に応じて上述のバッファ回路を複数段設けてバッファ回路を構成することもできる。第４に、本発明のバッファ回路は、アナログ回路だけでなく、ミックスド・シグナル回路にも使用可能である。
[発明の効果]
【００５８】
以上に詳細に述べた本発明によれば、３端子デバイスを含む回路の動作を、より一層高速化かつ高精度化する等のように高性能化することができる。また、アーリー効果の影響を、回路動作におけるアーリー効果成分を低減させることによって、簡単に実現することができる。さらに、本発明を用いたバッファ回路のバッファ動作のセトリング時間を、従来よりも一層短縮することができ、かつエラーや歪みがさらに少ない高精度なバッファの動作を実現することができる。
【図面の簡単な説明】
【００５９】
【図１】図１は、オペアンプを用いた従来の閉ループのバッファの一般的構成例を示す回路図。
【図２】図２は、ＮＭＯＳトランジスタＭ１を用いた従来のソースフォロア形の開ループ・バッファの一般的構成を示す回路図。
【図３】図３は、ＰＭＯＳトランジスタＭ１を用いた従来のソースフォロア形の開ループ・バッファの一般的構成を示す回路図。
【図４】図４は、本発明にしたがって構成した、３端子デバイスを含む任意の信号処理回路１と、この信号処理回路を高性能化するためのアーリー効果影響低減回路３と、から成る回路Ａを示すブロック図。
【図５】図５は、電界効果トランジスタＦＥＴにおけるドレイン電流ＩＤとドレイン−ソース間電圧Ｖdsとの関係を示すグラフ。
【図６】図６は、３端子デバイスの１例であるＦＥＴをソースフォロアに用いた場合のゲート、ドレイン、ソースを含む各部の電圧の波形を示す波形図。
【図７】図７は、図４の信号処理回路に含まれる３端子デバイスのアーリー効果の影響を低減するためのアーリー効果影響低減回路をより詳しく示す図。
【図８】図８は、アーリー効果成分低減に使用する関数ｆ２が定数関数である場合の本発明によるバッファ回路の実施形態を示す回路図。
【図９】図９は、図８とは３端子デバイスの導電形を逆にした本発明によるバッファ回路の実施形態を示す回路図。
【図１０】図１０は、アーリー効果成分低減に使用する関数ｆ２が１次関数である場合の本発明によるバッファ回路の実施形態を示す回路図。
【図１１】図１１は、図１０とは３端子デバイスの導電形を逆にした本発明によるバッファ回路の実施形態を示す回路図。
【図１２】図１２は、アーリー効果成分低減に使用する関数ｆ２が１次関数と定数関数との組み合わせである場合の本発明によるバッファ回路の実施形態の回路図。
【図１３】図１３は、図１２とは３端子デバイスの導電形を逆にした本発明によるバッファ回路の実施形態を示す回路図。
【符号の説明】
【００６０】
１  信号処理回路
３  アーリー効果影響低減回路
１０  ３端子デバイス
３０  制御部
１００，１０２，１０４，１０６，１０８，１０９  ＦＥＴ
３００，３０２，３０８，３０９  ＦＥＴ
３０４，３０６  オペアンプ
ＳＦ，ＳＦ１，ＳＦ２  ソースフォロア
ＶＦ  ボルテージフォロア
【図１】
2006325273.tif 000005
【図２】
2006325273.tif 000006
【図３】
2006325273.tif 000007
【図４】
2006325273.tif 000008
【図５】
2006325273.tif 000009
【図６】
2006325273.tif 000010
【図７】
2006325273.tif 000011
【図８】
2006325273.tif 000012
【図９】
2006325273.tif 000013
【図１０】
2006325273.tif 000014
【図１１】
2006325273.tif 000015
【図１２】
2006325273.tif 000016
【図１３】
2006325273.tif 000017