(57)【要約】【課題】  ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層のレイアウト面積を拡大する。【解決手段】  半導体基板１上に形成された溝６内に支持体８を埋め込んだ後、第２半導体層３を露出させる溝９を形成し、溝９を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部１０を形成し、半導体基板１、第２半導体層３および支持体８の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部１０に埋め込み絶縁層１１を形成する。【選択図】      図６
2006278853.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁層と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、
前記半導体層を素子分離する溝と、
前記溝内の一部に埋め込まれ、前記半導体層を前記半導体基板上で支持する支持体と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝内に埋め込まれ、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１溝に接続され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２溝内に埋め込まれた埋め込み絶縁体を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第２半導体層上を覆うようにして第１溝内に埋め込まれ、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１溝に接続され、前記第１半導体層の少なくとも一部を前記第２半導体層および前記支持体から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記支持体上を覆うようにして前記第２溝内に埋め込まれた埋め込み絶縁体を形成する工程と、
前記埋め込み絶縁体および前記支持体を薄膜化することにより、前記第２半導体層の表面を露出させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体基板および前記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記第２溝の端部は前記支持体で終端されていることを特徴とする請求項２から４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記第１溝を形成する前に、前記第２半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする請求項２から５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜上に支持体が形成され、その膜厚は４００ｎｍ以上であることを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第１溝内に支持体を埋め込む前に、前記第１溝内の第１半導体層および第２半導体層の側壁にキャップ酸化膜を形成した後、熱酸化法で側壁とキャップ酸化膜の界面に酸化膜を形成する工程を備えることを特徴とする請求項２から８のいずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記キャップ酸化膜を前記第１溝内に形成した後、第１半導体層および第２半導体層の一部を熱酸化する工程をさらに備えることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１溝内に支持体を埋め込む前に、前記第１溝内の第１半導体層および第２半導体層の側壁に半導体膜を形成する工程と、
前記半導体膜を熱酸化するとともに、前記第１半導体層および第２半導体層の一部を熱酸化する工程とを備えることを特徴とする請求項２から８のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報      Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳ  ｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅ  ｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ    Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−  ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
一方、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための領域をＳｉ層の周囲に確保する必要がある。このため、アクティブ領域として利用できない無駄な部分の面積が大きくなり、トランジスタの集積化に支障をきたすという問題があった。
【０００６】
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層のレイアウト面積を拡大することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁層と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、前記半導体層を素子分離する溝と、前記溝内の一部に埋め込まれ、前記半導体層を前記半導体基板上で支持する支持体と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００８】
これにより、半導体層下に絶縁層を形成するために、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する場合においても、上層の半導体層を支持する支持体を素子分離領域に配置することが可能となり、上層の半導体層を支持する支持体をアクティブ領域に形成する必要がなくなる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのレイアウト面積を拡大することができ、ＳＯＩトランジスタの集積度を向上させることができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝内に埋め込まれ、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１溝に接続され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２溝内に埋め込まれた埋め込み絶縁体を形成する工程とを備えることを特徴とする。
【００１０】
これにより、素子分離領域に形成された支持体を介して、第２半導体層を半導体基板上で支持することが可能となるとともに、第２溝を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基板上で支持する支持体をアクティブ領域に確保することなく、第２半導体層を半導体基板上で安定して支持することを可能となるとともに、第１半導体層上に第２半導体層が積層されている場合においても、第２半導体層と半導体基板との間の第１半導体層を除去することが可能となる。この結果、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層のアクティブ領域として利用できない無駄な部分の面積を削減することができ、絶縁体上に形成される第２半導体層のレイアウト面積を拡大することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第２半導体層上を覆うようにして第１溝内に埋め込まれ、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１溝に接続され、前記第１半導体層の少なくとも一部を前記第２半導体層および前記支持体から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記支持体上を覆うようにして前記第２溝内に埋め込まれた埋め込み絶縁体を形成する工程と、前記埋め込み絶縁体および前記支持体を薄膜化することにより、前記第２半導体層の表面を露出させる工程とを備えることを特徴とする。
【００１２】
これにより、第２半導体層を半導体基板上で支持する支持体をアクティブ領域に確保することなく、第２半導体層を半導体基板上で安定して支持することを可能となるとともに、第１溝に埋め込まれた支持体および第２溝に埋め込まれた埋め込み絶縁体を一括して薄膜化することが可能となる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、素子分離工程を簡略化しつつ、ＳＯＩトランジスタのレイアウト面積を拡大することができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前
記第２半導体層は単結晶Ｓｉ、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層および第１半導体層間の格子整合をとることを可能としつつ、半導体基板および第２半導体層よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２溝の端部は前記支持体で終端されていることを特徴とする。
これにより、支持体を除去することなく、第２溝を形成することができる。このため、第２半導体層および第１半導体層と支持体との間のエッチングレートが異なる場合においても、第２溝の形成時のエッチング工程を支障なく進めることができ、製造工程の煩雑化を抑制しつつ、第２半導体層の素子分離を行うことができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝を形成する前に、前記第２半導体層の表面に絶縁膜を形成する工程をさらに備えることを特徴とする。
これにより、第２半導体層の表面を保護しながら、その後の工程を進めることができ、第２半導体層に及ぶダメージを防止することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜は少なくともシリコン窒化膜を含むことを特徴とする。
【００１６】
これにより、半導体基板および第２半導体層の熱酸化にて埋め込み絶縁層を空洞部に形成した場合においても、第２半導体層の表面が熱酸化されることを防止することが可能となる。このため、第２半導体層の膜減りを低減しつつ、第２半導体層を埋め込み絶縁層上に配置することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜上に支持体が形成され、その膜厚は４００ｎｍ以上であることを特徴とする。
【００１７】
これにより、第1半導体層をエッチング除去する工程等において、第２半導体層を強固な支持体でその平坦性を保ったまま支持することができ、埋め込み酸化膜の膜厚均一性向上、アクティブ領域の面積拡大等に寄与する。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝内に支持体を埋め込む前に、前記第１溝内の第１半導体層および第２半導体層の側壁にキャップ酸化膜を形成した後、熱酸化法で側壁とキャップ酸化膜の界面に酸化膜を形成する工程を備えることを特徴とする。
【００１８】
これにより、第１半導体層の側壁をキャップ酸化膜にて覆ってから、第１溝内に支持体を埋め込むことが可能となる。このため、第１半導体層に含まれる成分が外方拡散することを抑制することができ、第１半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記キャップ酸化膜を前記第１溝内に形成した後、第１半導体層および第２半導体層の一部を熱酸化する工程をさらに備えることを特徴とする。
【００１９】
これにより、キャップ酸化膜を形成した後で、熱酸化を施すことで、第1半導体層に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第2半導体層の側壁に界面準位の少ない半導体／酸化膜界面を形成する事ができる。同時に、第１半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝内に支持体を埋め込む前に、前記第１溝内の第１半導体層および第２半導体層の側壁に半導体膜を形成する工程と、前記半導体膜を熱酸化するとともに、前記第１半導体層および第２半導体層の一部を熱酸化する工程とを備えることを特徴とする。
【００２０】
これにより、第1半導体層に含まれる成分が外方拡散する事を抑制しつつ、第2半導体層の側壁に界面準位の少ない半導体／酸化膜界面を形成する事ができる。同時に、第１半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００２２】
図１において、半導体基板１上にはエピタキシャル成長にて第１半導体層２が形成され、第１半導体層２上にはエピタキシャル成長にて第２半導体層３が形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２３】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に犠牲酸化膜４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００２４】
そして、ＣＶＤなどの方法によって、第１半導体層２および第２半導体層３の側壁にキャップ層７を形成する。ここで、キャップ層７としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層２および第２半導体層３の側壁にキャップ層７が形成された状態で、第１半導体層２および第２半導体層３の一部を熱酸化する。
【００２５】
これにより、第１半導体層２に含まれるＧｅなどの成分の外方拡散を抑制しつつ、第１溝６が形成された少なくとも第２半導体層３の側壁に界面準位の少ない半導体／酸化膜界面を形成する事ができる。このため、第１半導体層２に含まれる成分にて第２半導体層３が汚染されることを抑制しつつ、第２半導体層３に形成されるＳＯＩトランジスタの品質を向上させることができる。
【００２６】
次に、図３に示すように、ＣＶＤなどの方法により基板全面に支持体８を成膜した後、ＣＭＰ（化学的機械的研磨）またはエッチバックなどの方法にて支持体８を薄膜化することにより、酸化防止膜５の表面を露出させる。なお、支持体８は、溝６内における第１半導体層２および第２半導体層３の側壁にも成膜され、第２半導体層３を半導体基板１上で支持する。また、支持体８の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
【００２７】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させるとともに、溝６に接続された溝９を形成する。ここで、溝９の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００２８】
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層に凹部を形成するようにしてもよい。あるいは、溝９内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝９内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝９内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝９内の半導体基板１のオーバーエッチングを抑制することができる。
【００２９】
次に、図５に示すように、溝９を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部１０を形成する。
ここで、溝６内に支持体８を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝９を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
【００３０】
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３１】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００３２】
次に、図６に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部１０に埋め込み絶縁層１１を形成する。これにより、エピタキシャル成長時の第２半導体層３の膜厚および第２半導体層３の熱酸化時の埋め込み絶縁層１１の膜厚により、素子分離後の第２半導体層３の膜厚を規定することができる。このため、第２半導体層３の膜厚を精度よく制御することができ、第２半導体層３の膜厚のバラツキを低減させることを可能としつつ、第２半導体層３を薄膜化することができる。
【００３３】
なお、半導体基板１および第２半導体層３の熱酸化にて埋め込み絶縁層１１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。その際、第2半導体層３の側壁も熱酸化される。また、空洞部１０に埋め込み絶縁層１１を形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１１をリフローさせることが可能となり、埋め込み絶縁層１１のストレスを緩和させることが可能となるとともに、第２半導体層３との境界における界面準位を減らすことができる。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成しても良いし、空洞部１０が一部残るように形成しても良い。
【００３４】
また、図６の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部１０に埋め込み絶縁層１１を形成する方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００３５】
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３６】
また、第２半導体層３上に酸化防止膜５を設けることで、第２半導体層３の表面が熱酸化されることを防止しつつ、第２半導体層３の裏面側に埋め込み絶縁層１１を形成することが可能となり、第２半導体層３の膜減りを抑制することが可能となる。
また、溝６、９の配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、溝６内に支持体８を埋め込むことにより、第２半導体層３を半導体基板１上で支持する支持体８をアクティブ領域に確保する必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００３７】
そして、半導体基板１と第２半導体層３との間の空洞部１０に埋め込み絶縁層１１を形成した後、第２半導体層３を熱酸化することにより、第２半導体層３の側壁に熱酸化膜１２を形成する。ここで、第２半導体層３の側壁に熱酸化膜１２を形成する場合、１１００℃以上の高温のドライ酸化を用いることが好ましい。
これにより、第１溝６及び第２溝９が形成された第２半導体層３のコーナー部を丸めることができ、電界集中の緩和やゲート絶縁膜がコーナー部で薄膜化する現象の防止に役立つ。結果、ゲート絶縁膜の耐圧及び信頼性劣化の防止、コーナー部に閾値の低いトランジスタが寄生する現象の抑制等、極めて有効である。
【００３８】
次に、図７に示すように、ＣＶＤなどの方法により溝９内に埋め込み絶縁膜１３を埋め込んだ後、ＣＭＰまたはエッチバックなどの方法にて支持体８を薄膜化するとともに、犠牲酸化膜４および酸化防止膜５を除去することにより、第２半導体層３の表面を露出させる。なお、犠牲酸化膜４および酸化防止膜５を除去してから、溝９内に埋め込み絶縁膜１３を埋め込むようにしてもよい。
【００３９】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜１５を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１５が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極１４を形成する。
【００４０】
次に、ゲート電極１４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極１４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１４の側壁にサイドウォール１６を形成する。そして、ゲート電極１４およびサイドウォール１６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール１６の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１７ａ、１７を第２半導体層３に形成する。
【００４１】
これにより、第２半導体層３を半導体基板１上で支持する支持体８を溝６内に形成することが可能となり、支持体８をアクティブ領域に配置する必要がなくなる。このため、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのレイアウト面積を拡大することができ、ＳＯＩトランジスタの集積度を向上させることができる。
【００４２】
なお、上述した実施形態では、埋め込み絶縁層１１を介して半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、埋め込み絶縁層をそれぞれ介して複数の半導体層を半導体基板１上に積層するようにしてもよい。
また、上述した実施形態では、埋め込み絶縁層１１を形成する際に、第２半導体層３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法について説明したが、第２半導体層３上に酸化防止膜５を形成することなく、埋め込み絶縁層１１を形成するようにしてもよい。この場合、埋め込み絶縁層１１の形成時に第２半導体層３の表面に形成された絶縁膜は、エッチングまたは研磨により除去するようにしてもよい。
【００４３】
図９（ａ）は、本発明の第２実施形態に係る半導体装置のレイアウト方法を示す平面図、図９（ｂ）は、図９（ａ）のＡ９−Ａ９´線で切断した断面図、図９（ｃ）は、図９（ａ）のＢ９−Ｂ９´線で切断した断面図である。なお、図９は、図４の工程に対応するものである。
図９において、半導体基板２１上には、第１半導体層２２、第２半導体層２３、犠牲酸化膜２４および酸化防止膜２５が順次積層されている。そして、第１半導体層２２、第２半導体層２３、犠牲酸化膜２４および酸化防止膜２５には、半導体基板２１を露出させる溝２６が所定の方向に沿って形成され、溝２６の側壁にはキャップ層２７が形成されるとともに、溝２６内には支持体２８が埋め込まれている。また、第１半導体層２２、第２半導体層２３、犠牲酸化膜２４および酸化防止膜２５には、半導体基板２１を露出させる溝２９が溝２６と直交する方向に沿って形成されている。ここで、溝２６、２９は素子分離領域に配置されるとともに、溝２９の端部は支持体２８の位置で終端することができる。これにより、支持体２８を除去することなく溝２９を配置することができ、製造工程の煩雑化を抑制しつつ、第２半導体層２３の素子分離を行うことが可能となるとともに、支持体２８をアクティブ領域に配置する必要がなくなり、ＳＯＩトランジスタのレイアウト面積を拡大することができる。
【００４４】
図１０（ａ）〜図１８（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）〜図１８（ｂ）は、図１０（ａ）〜図１８（ａ）のＡ１１−Ａ１１´〜Ａ１９−Ａ１９´線でそれぞれ切断した断面図、図１０（ｃ）〜図１８（ｃ）は、図１０（ａ）〜図１８（ａ）のＢ１１−Ｂ１１´〜Ｂ１９−Ｂ１９´線でそれぞれ切断した断面図である。
【００４５】
図１０において、半導体基板３１上にはエピタキシャル成長にて第１半導体層３２が形成され、第１半導体層３２上にはエピタキシャル成長にて第２半導体層３３が形成されている。そして、第２半導体層３３の熱酸化により第２半導体層３３の表面に犠牲酸化膜３４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜３４上の全面に酸化防止膜３５を形成する。
【００４６】
次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜３５、犠牲酸化膜３４、第２半導体層３３および第１半導体層３２をパターニングすることにより、半導体基板３１の一部を露出させる溝３６を形成する。なお、溝３６の配置位置は、第２半導体層３３の素子分離領域の一部に対応させることができる。
そして、ＣＶＤなどの方法によって、第１半導体層３２および第２半導体層３３の側壁にキャップ層３７を形成する。ここで、キャップ層３７としては、例えば、シリコン酸化膜あるいはシリコン膜などを用いることができる。そして、第１半導体層３２および第２半導体層３３の側壁にキャップ層３７が形成された状態で、第１半導体層３２および第２半導体層３３の一部を熱酸化する。キャップ層を形成した後で、熱酸化を施すことで、第1半導体層に含まれる成分が外方拡散する事を抑制しつつ、少なくとも第2半導体層の側壁に界面準位の少ない半導体／酸化膜界面を形成する事ができる。同時に、第１半導体層に含まれる成分にて周囲が汚染されることを抑制することができる。
【００４７】
次に、図１２に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝３６内に埋め込まれた支持体３８を成膜する。なお、支持体３８は、溝３６内における第１半導体層３２および第２半導体層３３の側壁にも成膜され、第２半導体層３３を半導体基板３１上で支持する。基板全体を覆うように形成された支持体３８は、第2半導体層３３のたわみ等を抑制して、平坦性を保ったまま第2半導体層３３を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にする事が、好ましい。
【００４８】
次に、図１３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体３８、酸化防止膜３５、犠牲酸化膜３４、第２半導体層３３および第１半導体層３２をパターニングすることにより、第１半導体層３２の一部を露出させるとともに、溝３６に接続された溝３９を形成する。ここで、溝３９の配置位置は、第２半導体層３３の素子分離領域の一部に対応させることができる。
【００４９】
次に、図１４に示すように、溝３９を介してエッチングガスまたはエッチング液を第１半導体層３２に接触させることにより、第１半導体層３２をエッチング除去し、半導体基板３１と第２半導体層３３との間に空洞部４０を形成する。
次に、図１５に示すように、半導体基板３１および第２半導体層３３の熱酸化を行うことにより、半導体基板３１と第２半導体層３３との間の空洞部４０に埋め込み絶縁層４１を形成する。その際、第2半導体層３３の側壁も酸化される。なお、半導体基板３１および第２半導体層３３の熱酸化にて埋め込み絶縁層４１を形成する場合、反応律速となる低温のウェット酸化を用いることが好ましい。そして、半導体基板３１と第２半導体層３３との間の空洞部４０に埋め込み絶縁層４１を形成した後、第２半導体層３３を１１００℃以上高温で熱酸化することにより、第２半導体層３３の側壁に熱酸化膜４２を形成すると同時に第2半導体層のコーナー部を丸める。なお、第２半導体層３３の側壁に熱酸化膜４２を形成する場合、前記理由で、１１００℃以上の高温のドライ酸化を用いることが好ましい。
【００５０】
次に、図１６に示すように、ＣＶＤなどの方法により支持体３８上の全面が覆われるようにして溝３９内に埋め込まれた埋め込み絶縁膜４３を成膜する。
次に、図１７に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁膜４３、支持体３８を薄膜化するとともに、犠牲酸化膜３４および酸化防止膜３５を除去することにより、第２半導体層３３の表面を露出させる。
【００５１】
次に、図１８に示すように、第２半導体層３３の表面の熱酸化を行うことにより、第２半導体層３３の表面にゲート絶縁膜４５を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４５が形成された第２半導体層３３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３３上にゲート電極４４を形成する。
【００５２】
次に、ゲート電極４４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３内にイオン注入することにより、ゲート電極４４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層３３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層３３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極４４の側壁にサイドウォール４６を形成する。そして、ゲート電極４４およびサイドウォール４６をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３内にイオン注入することにより、サイドウォール４６の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層４７ａ、４７を第２半導体層３３に形成する。
【００５３】
これにより、第２半導体層３３を半導体基板３１上で支持する支持体３８をアクティブ領域に確保することなく、半導体基板３１に接続され、かつ第2半導体層３３上を覆うように形成された堅牢な支持体３８で第２半導体層３３を半導体基板３１上で安定して支持することを可能となるとともに、溝３６に埋め込まれた支持体３８および溝３９に埋め込まれた埋め込み絶縁体４３を一括して薄膜化することが可能となる。このため、ＳＯＩ基板を用いることなく、第２半導体層３３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、素子分離工程を簡略化しつつ、ＳＯＩトランジスタのレイアウト面積を拡大することができる。
【００５４】
図１９（ａ）は、本発明の第４実施形態に係る半導体装置のレイアウト方法を示す平面図、図１９（ｂ）は、図１９（ａ）のＡ２０−Ａ２０´線で切断した断面図、図１９（ｃ）は、図１９（ａ）のＢ２０−Ｂ２０´線で切断した断面図である。なお、図１９は、図１３の工程に対応するものである。
図１９において、半導体基板５１上には、第１半導体層５２、第２半導体層５３、犠牲酸化膜５４および酸化防止膜５５が順次積層されている。そして、第１半導体層５２、第２半導体層５３、犠牲酸化膜５４および酸化防止膜５５には、半導体基板５１を露出させる溝５６が所定の方向に沿って形成され、溝５６の側壁にはキャップ層５７が形成されるとともに、溝５６内には酸化防止膜５５上の全面を覆うように配置された支持体５８が埋め込まれている。また、第１半導体層５２、第２半導体層５３、犠牲酸化膜５４および酸化防止膜５５には、半導体基板５１を露出させる溝５９が溝５６と直交する方向に沿って形成されている。ここで、溝５６、５９は素子分離領域に配置されるとともに、溝５９の端部は支持体５８の位置で終端することができる。これにより、支持体５８を除去することなく溝５９を配置することができ、製造工程の煩雑化を抑制しつつ、第２半導体層５３の素子分離を行うことが可能となるとともに、支持体５８をアクティブ領域に配置する必要がなくなり、ＳＯＩトランジスタのレイアウト面積を拡大することができる。
【００５５】
図２０、図２３および図２４は、本発明の第５実施形態に係る半導体装置のレイアウト方法を示す平面図、図２１（ａ）および図２２（ａ）は、図２０のＡ３０−Ａ３０´線で切断した断面図、図２１（ｂ）および図２２（ｂ）は、図２０のＢ３０−Ｂ３０´線で切断した断面図である。なお、この第５実施形態では、ＳＲＡＭのレイアウトを例にとって示した。また、図２１では、上述した第２実施形態のレイアウトに対応した構成を示し、図２２では、上述した第４実施形態のレイアウトに対応した構成を示す。
【００５６】
図２０および図２１において、半導体基板６１上には、第１半導体層６２、第２半導体層６３、犠牲酸化膜６４および酸化防止膜６５が順次積層されている。そして、第１半導体層６２、第２半導体層６３、犠牲酸化膜６４および酸化防止膜６５には、半導体基板６１を露出させる溝６６が所定の方向に沿って形成され、溝６６の側壁にはキャップ層６７が形成されるとともに、溝６６内には支持体６８が埋め込まれている。また、第１半導体層６２、第２半導体層６３、犠牲酸化膜６４および酸化防止膜６５には、半導体基板６１を露出させる溝６９が溝６６と直交する方向に沿って形成されている。ここで、溝６６、６９は素子分離領域に配置されるとともに、溝６９の端部は支持体６８の位置で終端することができる。なお、第４実施形態のレイアウトでは、図２２に示すように、支持体６８が酸化防止膜６５上に全面に残されている。
【００５７】
そして、図２０に示すように、第２半導体層６３には、溝６６、６９で分離されたアクティブ領域Ｒ１〜Ｒ６が設けられている。さらに、前記実施例と同様に、第１半導体層６２を選択的にエッチング除去した後、埋め込み酸化膜を形成し、更に、溝６９を絶縁膜で埋め込み、CMP等で平坦化し、酸化防止膜６５、犠牲酸化膜６４を除去することで、第２半導体層を溝６６、６９に対応した部分に形成された素子分離領域でさし分離を行なう。続いて、第1半導体層６２にゲート絶縁膜を形成後、図２３に示すように、アクティブ領域Ｒ１にはゲート電極Ｇ１、Ｇ２が縦方向に配置され、アクティブ領域Ｒ１、Ｒ２にはゲート電極Ｇ３、Ｇ４が縦方向に配置され、アクティブ領域Ｒ３にはゲート電極Ｇ５、Ｇ６が縦方向に配置されている。また、アクティブ領域Ｒ４にはゲート電極Ｇ１１、Ｇ１２が縦方向に配置され、アクティブ領域Ｒ４、Ｒ５にはゲート電極Ｇ１３、Ｇ１４が縦方向に配置され、アクティブ領域Ｒ６にはゲート電極Ｇ１５、Ｇ１６が縦方向に配置されている。また、アクティブ領域Ｒ１、Ｒ２にはゲート電極Ｇ１７、Ｇ１８が横方向に配置されている。そして、アクティブ領域Ｒ１、Ｒ４にはＮ型不純物拡散層が形成され、Ｎチャンネル電界効果型トランジスタが形成されるとともに、アクティブ領域Ｒ２、Ｒ３、Ｒ５、Ｒ６にはＰ型不純物拡散層が形成され、Ｐチャンネル電界効果型トランジスタが形成されている。さらに、ゲート電極Ｇ１〜Ｇ６、Ｇ１１〜Ｇ１６、Ｇ１７、Ｇ１８上には下層配線層Ｈ１が形成されるとともに、図２４に示すように、下層配線層Ｈ１上には上層配線層Ｈ２が形成されている。そして、コンタクトホールＣＮ、ＨＯを介して、アクティブ領域Ｒ１〜Ｒ６、ゲート電極Ｇ１〜Ｇ６、Ｇ１１〜Ｇ１６、Ｇ１７、Ｇ１８、下層配線層Ｈ１および上層配線層Ｈ２が接続されることにより、ＳＲＡＭが構成されている。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置のレイアウト方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１９】本発明の第４実施形態に係る半導体装置のレイアウト方法を示す図。
【図２０】本発明の第５実施形態に係る半導体装置のレイアウト方法を示す図。
【図２１】図２０の半導体装置の断面構造の一例を示す断面図。
【図２２】図２０の半導体装置の断面構造のその他の例を示す断面図。
【図２３】本発明の第５実施形態に係る半導体装置のレイアウト方法を示す図。
【図２４】本発明の第５実施形態に係る半導体装置のレイアウト方法を示す図。
【符号の説明】
【００５９】
１、２１、３１、５１、６１  半導体基板、２、２２、３２、５２、６２  第１半導体層、３、２３、３３、５３、６３  第２半導体層、４、２４、３４、５４、６４犠牲酸化膜、５、２５、３５、５５、６５  酸化防止膜、６、９、２９、３６、３９、５９、６６、６９  溝、７、２７、３７、５７、６７  キャップ層、８、２８、３８、５８、６８  支持体、１０、４０  空洞部、１１、４１  埋め込み絶縁層、１２、４２  熱酸化膜、１３、４３  埋め込み絶縁膜、１４、４４  ゲート絶縁膜、１５、４５、Ｇ１〜Ｇ６、Ｇ１１〜Ｇ１６、Ｇ１７、Ｇ１８  ゲート電極、１６、４６  サイドウォールスペーサ、１７ａ、１７ｂ、４７ａ、４７ｂ  ソース／ドレイン層、Ｒ１〜Ｒ６  アクティブ領域、ＣＮ、ＨＯ  コンタクトホール、Ｈ１  下層配線層、Ｈ２  上層配線層
【図１】
2006278853.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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