(57)【要約】【課題】  軽負荷時の変換効率を改善した降圧型スイッチングレギュレータを提供する。【解決手段】  降圧型スイッチングレギュレータの制御回路１００は、スイッチング電圧ＶｓｗをインダクタＬ１に印加する。ドライバ回路１０は、ＰＷＭ信号Ｖｐｗｍにもとづき、各トランジスタのゲート端子に印加すべき第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。比較部３０はＶｓｗ＞０Ｖのとき、ハイレベルの比較信号Ｖｃｍｐを出力する。ラッチ回路４０は、同期整流用トランジスタＭ２がオンすべき期間において、比較信号Ｖｃｍｐをラッチし、検出信号Ｖｓｅｎｓとして出力する。強制オフスイッチＳＷ１は、検出信号Ｖｓｅｎｓがハイレベルにラッチされている期間、同期整流用トランジスタＭ２のゲート電圧を０Ｖに固定する。【選択図】  図２
2006325289.tif 000002
【特許請求の範囲】
【請求項１】
降圧型スイッチングレギュレータの制御回路であって、
入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、２つのトランジスタの接続点の電圧を、スイッチング電圧として本制御回路の外部に接続されるインダクタの一端に印加する出力段と、
前記スイッチングレギュレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲート端子に印加すべき第１、第２ゲート電圧を生成するドライバ回路と、
前記スイッチング電圧と所定のしきい値電圧を比較し、前記スイッチング電圧が前記しきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、
前記同期整流用トランジスタがオンすべき期間において、前記比較部から出力される比較信号をラッチし、検出信号として出力するラッチ回路と、
前記ドライバ回路から出力される前記第２ゲート電圧が入力され、前記検出信号が前記所定レベルにラッチされている期間、前記第２ゲート電圧をローレベルに固定して前記同期整流用トランジスタのゲート端子に出力するスイッチと、
を備えることを特徴とする制御回路。
【請求項２】
前記ラッチ回路は、前記ドライバ回路から出力される第２ゲート電圧がハイレベルの期間にアクティブとなり、前記比較部から出力される比較信号をラッチすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記ラッチ回路は、前記第２ゲート電圧がハイレベルからローレベルとなると、ラッチした前記検出信号をリセットすることを特徴とする請求項２に記載の制御回路。
【請求項４】
前記ラッチ回路は、Ｄフリップフロップを含み、当該Ｄフリップフロップは、リセット端子に前記第２ゲート電圧が入力され、データ端子にハイレベルの固定電圧が入力され、クロック端子に前記比較部から出力される比較信号が入力されることを特徴とする請求項３に記載の制御回路。
【請求項５】
前記ラッチ回路は、前記Ｄフリップフロップの出力信号と、前記比較部から出力される比較信号の論理和を出力するＯＲゲートをさらに含み、当該ＯＲゲートの出力信号を前記検出信号として出力することを特徴とする請求項４に記載の制御回路。
【請求項６】
前記しきい値電圧は、接地電位であることを特徴とする請求項１に記載の制御回路。
【請求項７】
前記比較部は、
前記スイッチング電圧および前記しきい値電圧を、正方向に所定電圧だけレベルシフトするレベルシフト回路と、
前記レベルシフト回路によりレベルシフトされた前記スイッチング電圧と前記しきい値電圧とを比較するコンパレータと、
を含み、前記コンパレータの出力信号を前記比較信号として出力することを特徴とする請求項１に記載の制御回路。
【請求項８】
前記比較部は、
前記第２ゲート電圧が入力され、当該第２ゲート電圧がローレベルからハイレベルに変化してから所定の遅延時間経過後にハイレベルとなるマスク信号を出力する遅延回路と、
前記遅延回路から出力されるマスク信号と、前記コンパレータの出力信号の論理和を出力するＡＮＤゲートと、をさらに含み、
当該ＡＮＤゲートの出力信号を前記比較信号として出力することを特徴とする請求項７に記載の制御回路。
【請求項９】
前記レベルシフト回路は、
ベース端子に前記スイッチング電圧が入力され、コレクタ端子が接地され、エミッタ端子から前記スイッチング電圧をレベルシフトした電圧を出力するＰＮＰ型の第１バイポーラトランジスタと、
ベース端子およびコレクタ端子が接地され、エミッタ端子から接地電位をレベルシフトした電圧を出力するＰＮＰ型の第２バイポーラトランジスタと、
前記第１、第２バイポーラトランジスタのエミッタ端子間に接続され、前記遅延回路から出力されるマスク信号がローレベルの期間、オン状態となるスイッチと、を含むことを特徴とする請求項７に記載の制御回路。
【請求項１０】
前記同期整流用トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の制御回路。
【請求項１１】
前記制御回路は、１つの半導体基板上に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の制御回路。
【請求項１２】
一端が接地されたキャパシタと、
前記キャパシタの他端にその一端が接続されたインダクタと、
前記インダクタの他端に、前記スイッチング電圧を供給する請求項１から１０のいずれかに記載の制御回路と、
を備え、前記キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。
【請求項１３】
電池電圧を出力する電池と、
マイコンと、
前記電池電圧を降圧して前記マイコンに供給する請求項１２に記載の降圧型スイッチングレギュレータと、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧型スイッチングレギュレータに関し、特に同期整流方式のスイッチングレギュレータの制御技術に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイコンが搭載されている。こうしたマイコンの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、１．５Ｖ以下の低電圧で動作するものがある。
一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、３Ｖ〜４Ｖ程度であり、この電圧をそのままマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイコンに供給するのが一般的である。
【０００３】
降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。
【０００４】
ここで、上述の電子機器に用いられるマイコンの消費電流は、動作時と待機時で大きく変化し、待機時にはわずかな電流しか流れないが、動作時にはある程度の電流が必要とされる。
たとえば、特許文献１、２には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギュレータが開示されている。
【０００５】
【特許文献１】特開２００４−３２８７５号公報
【特許文献２】特開２００２−２５２９７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図９（ａ）、（ｂ）はそれぞれ、同期整流方式スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。同図において、ＩＬは、インダクタに流れる電流を、Ｉｏは負荷電流を表しており、インダクタに流れる電流ＩＬの時間平均値が負荷電流Ｉｏとなる。図９（ａ）に示すように、重負荷時においては、負荷電流Ｉｏが大きいため、インダクタに流れる電流ＩＬは正の値をとり続ける。ところが、図９（ｂ）に示すように、軽負荷時において負荷電流Ｉｏが減少すると、インダクタに流れる電流ＩＬが斜線部のように負となり、インダクタに流れる電流ＩＬの向きが反転する。その結果、同期整流方式では、軽負荷時において、インダクタから同期整流用トランジスタを介して接地に対して電流が流れることになる。この電流は、負荷に供給されず、出力キャパシタから供給されるものであるため、電力を無駄に消費していることになる。
【０００７】
本発明はかかる課題に鑑みてなされたものであり、その目的は、同期整流方式の降圧型スイッチングレギュレータにおいて、軽負荷時に同期整流用トランジスタを介して接地に流れる電流を低減し、効率を改善した降圧型スイッチングレギュレータおよびその駆動回路の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、降圧型スイッチングレギュレータの制御回路に関する。この制御回路は、入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、２つのトランジスタの接続点の電圧を、スイッチング電圧として本制御回路の外部に接続されるインダクタの一端に印加する出力段と、スイッチングレギュレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号にもとづき、スイッチングトランジスタおよび同期整流用トランジスタのゲート端子に印加すべき第１、第２ゲート電圧を生成するドライバ回路と、スイッチング電圧と所定のしきい値電圧を比較し、スイッチング電圧がしきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、同期整流用トランジスタがオンすべき期間において、比較部から出力される比較信号をラッチし、検出信号として出力するラッチ回路と、ドライバ回路から出力される第２ゲート電圧が入力され、検出信号が所定レベルにラッチされている期間、第２ゲート電圧をローレベルに固定して同期整流用トランジスタのゲート端子に出力するスイッチと、を備える。
【０００９】
この態様によると、同期整流用トランジスタがオンすべき期間において、スイッチング電圧が正の電圧となると、同期整流用トランジスタを第２ゲート電圧にかかわらず強制的にオフ状態とし、インダクタに流れる電流の向きが反転するのを防止し、効率が悪化するのを防止することができる。この際、比較部から出力される比較信号をラッチ回路によりラッチすることにより、同期整流用トランジスタを強制的にオフ状態にした後に、スイッチング電圧が０Ｖを跨いでスイングしても、同期整流用トランジスタをオフ状態に保つことができ、降圧型スイッチングレギュレータを安定に動作させることができる。
【００１０】
ラッチ回路は、ドライバ回路から出力される第２ゲート電圧がハイレベルの期間にアクティブとなり、比較部から出力される比較信号をラッチしてもよい。
ドライバ回路から出力される第２ゲート電圧を参照することにより、同期整流用トランジスタがオンすべき期間を判定し、比較部から出力される比較信号を好適にラッチすることができる。
【００１１】
ラッチ回路は、第２ゲート電圧がハイレベルからローレベルとなると、ラッチした検出信号をリセットしてもよい。
第２ゲート電圧を参照し、同期整流用トランジスタがオンすべき期間が完了したことを契機として検出信号をリセットすることにより、次に同期整流用トランジスタがオンすべき期間において、再度上記のラッチ動作を行うことができる。
【００１２】
ラッチ回路は、Ｄフリップフロップを含み、当該Ｄフリップフロップは、リセット端子に第２ゲート電圧が入力され、データ端子にハイレベルの固定電圧が入力され、クロック端子に比較部から出力される比較信号が入力されてもよい。
【００１３】
ラッチ回路は、Ｄフリップフロップの出力信号と、比較部から出力される比較信号の論理和を出力するＯＲゲートをさらに含み、当該ＯＲゲートの出力信号を検出信号として出力してもよい。
これによれば、一度Ｄフリップフロップがラッチされた後に、比較部から出力される比較信号が変動しても、ＯＲゲートの出力はＤフリップフロップの出力信号に固定されるため、安定な降圧動作を行うことができる。
【００１４】
しきい値電圧は、接地電位であってもよい。
【００１５】
比較部は、スイッチング電圧およびしきい値電圧を、正方向に所定電圧だけレベルシフトするレベルシフト回路と、レベルシフト回路によりレベルシフトされたスイッチング電圧としきい値電圧とを比較するコンパレータと、を含み、コンパレータの出力信号を比較信号として出力してもよい。
コンパレータの前段にレベルシフト回路を設けることにより、接地電位などの低電圧との電圧比較を正常に行うことができる。
【００１６】
比較部は、第２ゲート電圧が入力され、当該第２ゲート電圧がローレベルからハイレベルに変化してから所定の遅延時間経過後にハイレベルとなるマスク信号を出力する遅延回路と、遅延回路から出力されるマスク信号と、コンパレータの出力信号の論理和を出力するＡＮＤゲートと、をさらに含んでもよい。当該ＡＮＤゲートの出力信号を比較信号として出力してもよい。
第２ゲート電圧がローレベルからハイレベルとなり、同期整流用トランジスタがオン状態に切り替えられると、スイッチング電圧が正方向にスイングする場合がある。このような場合に、あらかじめ、マスク信号によりスイッチング電圧がスイングする期間を、比較部による比較期間から除外することにより、スイングしたスイッチング電圧によって同期整流用トランジスタをオフするのを防止することができる。
【００１７】
レベルシフト回路は、ベース端子にスイッチング電圧が入力され、コレクタ端子が接地され、エミッタ端子からスイッチング電圧をレベルシフトした電圧を出力するＰＮＰ型の第１バイポーラトランジスタと、ベース端子およびコレクタ端子が接地され、エミッタ端子から接地電位をレベルシフトした電圧を出力するＰＮＰ型の第２バイポーラトランジスタと、第１、第２バイポーラトランジスタのエミッタ端子間に接続され、遅延回路から出力されるマスク信号がローレベルの期間、オン状態となるスイッチと、を含んでもよい。
マスク信号がローレベルの期間に第１、第２バイポーラトランジスタのエミッタ端子間を短絡することにより、同期整流用トランジスタをオフからオンに切り替えたときに発生するスイッチング電圧の変動にともなって、コンパレータの入力電圧が変動するのを防止することができる。
【００１８】
同期整流用トランジスタは、ＮＭＯＳトランジスタであってもよい。また、制御回路は、１つの半導体基板上に一体集積化されてもよい。
【００１９】
本発明の別の態様は、降圧型スイッチングレギュレータである。この降圧型スイッチングレギュレータは、一端が接地されたキャパシタと、キャパシタの他端にその一端が接続されたインダクタと、インダクタの他端に、スイッチング電圧を供給する上述の制御回路と、を備え、キャパシタの他端の電圧を出力する。
【００２０】
この態様によると、制御回路により、インダクタに流れる電流の向きが反転するのを好適に防止することができ降圧型スイッチングレギュレータの効率を改善することができる。
【００２１】
本発明のさらに別の態様は、電子機器である。この電子機器は、電池電圧を出力する電池と、マイコンと、電池電圧を降圧してマイコンに供給する上述の降圧型スイッチングレギュレータと、を備える。
【００２２】
この態様によると、マイコンに流れる電流が変動し、負荷電流が小さな軽負荷動作となった場合においても、効率よく降圧動作を行うことができ、電池の長寿命化を図ることができる。
【００２３】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２４】
本発明に係る降圧型スイッチングレギュレータによれば、変換効率を改善することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施の形態）
図１は、第１の実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末であり、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０を含む。
電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。
アナログ回路３３０は、パワーアンプや、アンテナスイッチ、ＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）、ミキサやＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）などの高周波回路を含み、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。
マイコン３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。
ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。
【００２６】
電源装置３２０は、多チャンネルのスイッチング電源であり、各チャンネルごとに、電池電圧Ｖｂａｔを必要に応じて降圧、または昇圧するスイッチングレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。
本実施形態に係る降圧型スイッチングレギュレータは、たとえば１．５Ｖで動作するマイコン３５０のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、本実施の形態に係る降圧型スイッチングレギュレータの構成について詳細に説明する。
【００２７】
図２は、第１の実施の形態に係る降圧型スイッチングレギュレータ２００の構成を示す回路図である。降圧型スイッチングレギュレータ２００は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路１００、インダクタＬ１、出力キャパシタＣ１を含む。制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、この制御回路１００に内蔵される。
出力キャパシタＣ１は一端が接地され、他端が負荷回路ＲＬおよびインダクタＬ１に接続される。インダクタＬ１は、制御回路１００と接続され、スイッチング電圧Ｖｓｗが印加される。
【００２８】
この降圧型スイッチングレギュレータ２００は、制御回路１００によってインダクタＬ１に流れる電流を制御し、出力キャパシタＣ１に電荷を充電することにより電池電圧Ｖｂａｔを降圧し、出力キャパシタＣ１に現れる電圧を負荷回路ＲＬに供給する。本実施例において、負荷回路ＲＬは、図１のマイコン３５０に相当する。
以下、負荷回路ＲＬに供給される電圧を出力電圧Ｖｏｕｔ、負荷回路ＲＬに流れる電流を負荷電流Ｉｏ、インダクタＬ１に流れる電流をＩＬという。以下、インダクタＬ１に流れる電流ＩＬは、負荷回路ＲＬに向かって流れる向きを正方向とする。
【００２９】
制御回路１００は、入力・出力端子として、入力端子１０２、スイッチング端子１０４、出力端子１０６を備える。入力端子１０２には電池３１０が接続され、入力電圧として電池電圧Ｖｂａｔが入力される。また、スイッチング端子１０４は、インダクタＬ１に接続され、制御回路１００の内部で生成したスイッチング電圧Ｖｓｗを出力する。また、出力端子１０６は、負荷回路ＲＬに印加される出力電圧Ｖｏｕｔが帰還される端子である。
【００３０】
制御回路１００は、ドライバ回路１０、ＰＷＭ制御部２０、比較部３０、ラッチ回路４０、強制オフスイッチＳＷ１、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２を含む。
【００３１】
スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタであって、ソース端子は入力端子１０２に接続され、ドレイン端子はスイッチング端子１０４に接続される。スイッチングトランジスタＭ１のバックゲート端子は入力端子１０２と接続され、バックゲート端子とドレイン端子間には、ボディダイオード（寄生ダイオード）Ｄ１が存在する。
同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタであって、ソース端子は接地され、ドレイン端子はスイッチングトランジスタＭ１のドレイン端子およびスイッチング端子１０４と接続される。また、同期整流用トランジスタＭ２のバックゲート端子は接地されている。同期整流用トランジスタＭ２のバックゲート端子とドレイン端子間には、ボディダイオードＤ２が存在する。
【００３２】
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、電池電圧Ｖｂａｔが印加される入力端子１０２と接地間に直列に接続されており、２つのトランジスタの接続点の電圧を、スイッチング電圧Ｖｓｗとして本制御回路１００の外部にスイッチング端子１０４を介して接続されるインダクタＬ１の一端に印加する。
【００３３】
ＰＷＭ制御部２０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが所定の基準電圧に近づくように、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のオン期間のデューティ比を規定するパルス幅変調信号（以下、ＰＷＭ信号という）を生成する。ＰＷＭ制御部２０には、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが、出力端子１０６を介して入力される。
抵抗Ｒ１、Ｒ２は、この出力電圧Ｖｏｕｔを分圧し、Ｒ２／（Ｒ１＋Ｒ２）倍した出力電圧Ｖｏｕｔ’を誤差増幅器２２の反転入力端子へと出力する。誤差増幅器２２の非反転入力端子には基準電圧Ｖｒｅｆが入力されており、出力電圧Ｖｏｕｔ’および基準電圧Ｖｒｅｆの誤差を増幅し、誤差電圧Ｖｅｒｒとして出力する。
【００３４】
発振器２６は、所定の周波数で発振し、三角波またはのこぎり波状の周期電圧Ｖｏｓｃを出力する。第１コンパレータ２４は、周期電圧Ｖｏｓｃと誤差電圧Ｖｅｒｒとを比較し、Ｖｏｓｃ＞Ｖｅｒｒのときハイレベル、Ｖｏｓｃ＜ＶｅｒｒのときローレベルとなるＰＷＭ信号Ｖｐｗｍを出力する。このＰＷＭ信号Ｖｐｗｍは、周期時間が一定で、出力電圧Ｖｏｕｔ’に応じてハイレベルとローレベルの期間が変化するパルス幅変調された信号となる。
【００３５】
ドライバ回路１０は、ＰＷＭ制御部２０から出力されるＰＷＭ信号Ｖｐｗｍにもとづき、スイッチングトランジスタＭ１のゲート端子に印加すべき第１ゲート電圧Ｖｇ１と、同期整流用トランジスタＭ２のゲート端子に印加すべき第２ゲート電圧Ｖｇ２と、を生成する。スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がローレベルのときがオンし、ハイレベルのときオフする。同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｇ２がハイレベルのときオンし、ローレベルのときオフする。
ドライバ回路１０は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がそれぞれオンする時間の比を、ＰＷＭ信号Ｖｐｗｍのハイレベルとローレベルのデューティ比にもとづいて設定し、２つのトランジスタを交互にオンオフさせる。スイッチングトランジスタＭ１、同期整流用トランジスタＭ２が同時にオンして貫通電流が流れるのを防止するため、ドライバ回路１０は、第１ゲート電圧Ｖｇ１がハイレベル、第２ゲート電圧Ｖｇ２がローレベルとなる期間（デッドタイム）を各周期ごとに設ける。
【００３６】
比較部３０には、スイッチング電圧Ｖｓｗが入力される。比較部３０は、スイッチング電圧Ｖｓｗと接地電位とを比較し、スイッチング電圧Ｖｓｗが接地電位（０Ｖ）を上回るとハイレベルの比較信号Ｖｃｍｐを出力する。比較部３０は、レベルシフト回路３２、第２コンパレータ３４を含む。
レベルシフト回路３２は、ＰＮＰ型の第１、第２バイポーラトランジスタＱ１、Ｑ２を含み、それぞれのベース端子に、スイッチング電圧Ｖｓｗおよび接地電位が入力される。各バイポーラトランジスタＱ１、Ｑ２のコレクタ端子は接地されており、そのエミッタ端子からは、スイッチング電圧Ｖｓｗおよび接地電位が順方向電圧Ｖｆ＝０．７Ｖ程度、正方向にレベルシフトされた電圧が出力される。
第２コンパレータ３４の非反転入力端子は、第１バイポーラトランジスタＱ１のエミッタ端子が接続され、反転入力端子には、第２バイポーラトランジスタＱ２のエミッタ端子が接続される。この第２コンパレータ３４、レベルシフト回路３２によりレベルシフトされたスイッチング電圧Ｖｓｗと接地電位（０Ｖ）とを比較し、Ｖｓｗ＞０Ｖのときハイレベルを、Ｖｓｗ＜０Ｖのときローレベルを出力する。
【００３７】
ラッチ回路４０には、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２と、比較部３０から出力される比較信号Ｖｃｍｐが入力される。このラッチ回路４０は、同期整流用トランジスタＭ２がオンすべき期間、すなわち、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２がハイレベルの期間にアクティブとなり、比較部３０から出力される比較信号Ｖｃｍｐをラッチし、ラッチした信号を検出信号Ｖｓｅｎｓとして出力する。また、ラッチ回路４０は、第２ゲート電圧Ｖｇ２がハイレベルからローレベルとなると、ラッチした検出結果をリセットする。
【００３８】
ラッチ回路４０は、Ｄフリップフロップ４２、ＯＲゲート４４、ＮＯＲゲート４６、インバータ４８を含む。Ｄフリップフロップ４２のセット端子およびデータ端子には、ハイレベルに対応する電源電圧Ｖｄｄが入力され、リセット端子は、ＮＯＲゲート４６の出力と接続される。ＮＯＲゲート４６には、インバータ４８によって反転された第２ゲート電圧Ｖｇ２および外部から与えられるイネーブル信号ＥＮが入力され、２つの信号の否定論理和をＤフリップフロップ４２のリセット端子に出力する。イネーブル信号ＥＮは、降圧型スイッチングレギュレータ２００の降圧動作を制御する信号であり、降圧型スイッチングレギュレータ２００は、イネーブル信号ＥＮがローレベルのとき降圧動作を行い、ハイレベルのとき降圧動作を停止するアクティブローとなっている。
【００３９】
また、ラッチ回路４０のクロック端子には、比較部３０から出力される比較信号Ｖｃｍｐが入力される。このラッチ回路４０は、第２ゲート電圧Ｖｇ２がハイレベルの期間に、比較信号Ｖｃｍｐがハイレベルとなると、出力端子からハイレベルの出力信号Ｖｑを出力する。
ＯＲゲート４４には、ラッチ回路４０から出力される比較信号ＶｃｍｐおよびＤフリップフロップ４２の出力信号Ｖｑが入力され、２つの信号の論理和を検出信号Ｖｓｅｎｓとして強制オフスイッチＳＷ１に出力する。なお、ＯＲゲート４４を設けずに、Ｄフリップフロップ４２の出力信号Ｖｑを強制オフスイッチＳＷ１に直接出力してもよい。
【００４０】
強制オフスイッチＳＷ１は、ドライバ回路１０と同期整流用トランジスタＭ２のゲート端子間に設けられ、ラッチ回路４０から出力される検出信号Ｖｓｅｎｓにもとづいて、同期整流用トランジスタＭ２のゲート端子に、第２ゲート電圧Ｖｇ２またはローレベルのいずれかを出力する。強制オフスイッチＳＷ１は、ラッチ回路４０から出力される検出信号Ｖｓｅｎｓがハイレベルにラッチされている期間、同期整流用トランジスタＭ２のゲート端子にローレベルを出力する。
【００４１】
図３は、強制オフスイッチＳＷ１の構成例を示す回路図である。強制オフスイッチＳＷ１は、インバータ５０、ＮＯＲゲート５２を含む。インバータ５０の入力端子には、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２が入力される。インバータ５０は、第２ゲート電圧Ｖｇ２を反転し、ＮＯＲゲート５２の第１の入力端子へ出力する。ＮＯＲゲート５２の第２の入力端子にはラッチ回路４０から出力される検出信号Ｖｓｅｎｓが入力される。強制オフスイッチＳＷ１は、ＮＯＲゲート５２の出力信号を第２ゲート電圧Ｖｇ２’として出力する。
このように構成した強制オフスイッチＳＷ１によれば、第２ゲート電圧Ｖｇ２がハイレベルで、かつ、検出信号Ｖｓｅｎｓがローレベルの期間のみ、同期整流用トランジスタＭ２のゲート端子に実際に印加される第２ゲート電圧Ｖｇ２’がハイレベルとなり、同期整流用トランジスタＭ２がオンとなる。一方、それ以外の期間では第２ゲート電圧Ｖｇ２’がローレベルとなり、同期整流用トランジスタＭ２はオフとなる。
【００４２】
以下、本実施の形態に係る制御回路１００の動作を図４をもとに説明する。図４は、本実施の形態に係る制御回路１００の動作状態を示すタイムチャートである。図４のタイムチャートは、負荷電流Ｉｏが小さい軽負荷時の動作を説明するものであり、同期整流用トランジスタＭ２を介してインダクタＬ１に流れる電流ＩＬがある時刻において０Ａとなる場合の動作を表している。このとき、イネーブル信号ＥＮはローレベルに固定されている。
第１ゲート電圧Ｖｇ１は、ハイレベルのときスイッチングトランジスタＭ１がオフ、ローレベルのときスイッチングトランジスタＭ１がオンする。すなわち、図中、Ｔｏｎ１で示されるのは、スイッチングトランジスタＭ１がオンの期間である。
【００４３】
第２ゲート電圧Ｖｇ２は、ドライバ回路１０により生成された同期整流用トランジスタＭ２に印加すべき電圧を示している。また、図中、第２ゲート電圧Ｖｇ２’は、実際に同期整流用トランジスタＭ２のゲート端子に印加される電圧を示している。第２ゲート電圧Ｖｇ２’がハイレベルのとき同期整流用トランジスタＭ２がオン、ローレベルのとき同期整流用トランジスタＭ２がオフとなる。図中、Ｔｏｎ２で示されるのは、同期整流用トランジスタＭ２がオンの期間である。
上述したように、ドライバ回路１０と、同期整流用トランジスタＭ２の間には、強制オフスイッチＳＷ１が設けられており、ラッチ回路４０から出力される検出信号Ｖｓｅｎｓがローレベルの期間、Ｖｇ２’＝Ｖｇ２となる。また、検出信号Ｖｓｅｎｓがハイレベルの期間、同期整流用トランジスタＭ２のゲート電圧Ｖｇ２’は、ドライバ回路１０から出力されるゲート電圧Ｖｇ２の値に関わらずローレベル（０Ｖ）となり、同期整流用トランジスタＭ２は強制的にオフとなる。
【００４４】
時刻Ｔ０〜Ｔ１の期間、スイッチングトランジスタＭ１がオン、同期整流用トランジスタＭ２がオフとなっている。時刻Ｔ１に、スイッチングトランジスタＭ１の第１ゲート電圧Ｖｇ１がハイレベルとなり、スイッチングトランジスタＭ１がオフとなる。その後、時刻Ｔ１〜Ｔ２の期間、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２はいずれもオフとなる。時刻Ｔ１にスイッチングトランジスタＭ１がオフになると、それまでインダクタＬ１に流れていた電流がスイッチングトランジスタＭ１から供給されなくなる。
【００４５】
ここで、インダクタＬ１に流れる電流ＩＬは連続でなければならないため、この電流は、同期整流用トランジスタＭ２のボディダイオード（寄生ダイオード）を介して供給される。すなわち、同期整流用トランジスタＭ２のバックゲート端子は接地されており、バックゲート端子とドレイン端子間には、図２に示すボディダイオードＤ２が存在する。したがって、時刻Ｔ１にスイッチングトランジスタＭ１がオフされてから、時刻Ｔ２に同期整流用トランジスタＭ２がオンするまでの期間、インダクタＬ１には、このボディダイオードＤ２を介して電流が供給される。この間、スイッチング端子１０４には、接地電位０Ｖからダイオードの順方向電圧Ｖｆ＝０．７Ｖだけ低いスイッチング電圧Ｖｓｗが現れる。
【００４６】
時刻Ｔ２において、第２ゲート電圧Ｖｇ２はローレベルからハイレベルに変化する。このとき、検出電圧Ｖｓｅｎｓはローレベルであるため、強制オフスイッチＳＷ１の出力である第２ゲート電圧Ｖｇ２’はハイレベルとなり、同期整流用トランジスタＭ２がオンする。同期整流用トランジスタＭ２がオンすることにより、同期整流用トランジスタＭ２のボディダイオードＤ２を介してインダクタＬ１に流れていた電流は、同期整流用トランジスタＭ２のドレイン電流として供給される。
この同期整流用トランジスタＭ２のドレイン電流がインダクタＬ１を介して出力キャパシタＣ１に流れることにより、出力キャパシタＣ１の出力電圧Ｖｏｕｔは徐々に上昇する。その結果、インダクタＬ１に、同期整流用トランジスタＭ２から出力キャパシタＣ１に向かって流れる電流は徐々に減少する。同期整流用トランジスタＭ２を介してインダクタＬ１に流れる電流ＩＬの減少が時間とともに減少すると、同期整流用トランジスタＭ２のドレインソース間電圧は徐々に低下していくため、スイッチング電圧Ｖｓｗは徐々に上昇し、接地電位０Ｖに近づいていく。
【００４７】
やがて時刻Ｔ３に、インダクタＬ１に流れる電流ＩＬが０Ａとなると、同期整流用トランジスタＭ２のドレインソース間電圧は０Ｖとなるため、スイッチング電圧Ｖｓｗは０Ｖとなる。このとき、比較部３０から出力される比較信号Ｖｃｍｐはローレベルからハイレベルに切り替わる。比較信号Ｖｃｍｐがハイレベルとなると、ラッチ回路４０から出力される検出信号Ｖｓｅｎｓもハイレベルとなる。その結果、強制オフスイッチＳＷ１によって同期整流用トランジスタＭ２のゲート電圧Ｖｇ２’は０Ｖに固定され、同期整流用トランジスタＭ２はオフとなる。
【００４８】
また、Ｄフリップフロップ４２のクロック端子にハイレベルの比較信号Ｖｃｍｐが入力されると、Ｄフリップフロップ４２の出力信号Ｖｑはハイレベルとなる。Ｄフリップフロップ４２のデータ端子にはハイレベルが入力されているため、Ｄフリップフロップ４２の出力信号Ｖｑは、次にリセットされるまでの間、ハイレベルに保たれる。こうしてＤフリップフロップ４２を含むラッチ回路４０は、比較部３０から出力される比較信号Ｖｃｍｐをラッチする。
【００４９】
時刻Ｔ３に第２ゲート電圧Ｖｇ２’がローレベルとなると、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２がともにオフとなり、ハイインピーダンス状態となる。このとき、インダクタＬ１によって電圧の振動が誘起され、スイッチング電圧Ｖｓｗは、図４に示すように大きくスイングする。このとき、スイッチング電圧Ｖｓｗが接地電位０Ｖを跨いで変動すると、比較信号Ｖｃｍｐもハイレベルとローレベルが切り替わることになる。
ここで、上述のように、本実施の形態に係る制御回路１００では、比較部３０およびＤフリップフロップ４２の出力信号の論理和にもとづいて、強制オフスイッチＳＷ１を制御している。したがって、比較信号Ｖｃｍｐの信号レベルが変動しても、Ｄフリップフロップ４２の出力信号Ｖｑはハイレベルにラッチされているため、ＯＲゲート４４の出力、すなわち検出信号Ｖｓｅｎｓはハイレベルのままとなる。その結果、スイッチング電圧Ｖｓｗの変動にかかわらず、同期整流用トランジスタＭ２をオフし続けることができる。
【００５０】
時刻Ｔ４に、ドライバ回路１０は、第２ゲート電圧Ｖｇ２をローレベルに切り替える。第２ゲート電圧Ｖｇ２がローレベルとなると、ＮＯＲゲート４６の出力はハイレベルからローレベルに切り替わり、Ｄフリップフロップ４２はリセットされ、その出力信号Ｖｑはローレベルとなる。その後、時刻Ｔ５に第１ゲート電圧Ｖｇ１がローレベルとなり、スイッチングトランジスタＭ１がオンする。
【００５１】
本実施の形態に係る制御回路１００は、時刻Ｔ０〜Ｔ５を一周期として、この動作を繰り返すことにより、電池電圧Ｖｂａｔを降圧し、所望の出力電圧Ｖｏｕｔを負荷回路ＲＬに対して供給する。
本実施の形態に係る制御回路１００によれば、スイッチング電圧Ｖｓｗをモニタし、同期整流用トランジスタＭ２がオンすべき期間において、スイッチング電圧Ｖｓｗが０Ｖより大きくなると、同期整流用トランジスタＭ２を強制的にオフする。その結果、軽負荷時にインダクタＬ１に流れる電流ＩＬの向きが反転し、同期整流用トランジスタＭ２を介して接地に向かって流れるのを防止し、効率の悪化を抑えることができる。
【００５２】
さらに、この制御回路１００は、ラッチ回路４０を備えており、スイッチング電圧Ｖｓｗが０Ｖより大きくなったときハイレベルとなる比較信号Ｖｃｍｐをラッチする。その結果、スイッチング電圧Ｖｓｗが０Ｖを跨いで変動する場合においても、強制オフスイッチＳＷ１の出力は切り替えられず、同期整流用トランジスタＭ２はオフ状態を保ち続けることができ、安定な降圧動作を行うことができる。
【００５３】
（第２の実施の形態）
図５は、第２の実施の形態に係る制御回路１００の比較部３０ａおよびラッチ回路４０の構成を示す回路図である。以降の図において、第１の実施の形態に係る制御回路１００と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。
本実施の形態に係る比較部３０ａは、図２の比較部３０に加えて、さらにＡＮＤゲート３６および遅延回路３８を含む。
【００５４】
遅延回路３８には、ドライバ回路１０から出力される第２ゲート電圧Ｖｇ２が入力される。この遅延回路３８は、第２ゲート電圧Ｖｇ２がローレベルからハイレベルに切り替わった時刻から所定の遅延時間τ経過後にローレベルからハイレベルに切り替わるマスク信号Ｖｍｓｋを生成し、出力する。遅延回路３８は、第２ゲート電圧Ｖｇ２がハイレベルからローレベルに切り替わると、マスク信号Ｖｍｓｋをローレベルとする。
ＡＮＤゲート３６の第１の入力端子には、第２コンパレータ３４から出力される比較信号Ｖｃｍｐが入力される。また、ＡＮＤゲート３６の第２の入力端子には、遅延回路３８から出力されるマスク信号Ｖｍｓｋが入力される。ＡＮＤゲート３６は、比較信号Ｖｃｍｐとマスク信号Ｖｍｓｋの論理積を第２比較信号Ｖｃｍｐ’として出力する。
【００５５】
図６は、第２の実施の形態に係る制御回路１００の動作状態を示すタイムチャートである。時刻Ｔ２に第２ゲート電圧Ｖｇ２がローレベルからハイレベルとなると、同期整流用トランジスタＭ２が急激にオンするため、スイッチング電圧Ｖｓｗが図６に示すように、−Ｖｆから大きく正方向に振れる場合がある。このとき、第２コンパレータ３４から出力される比較信号Ｖｃｍｐは、一旦ハイレベルとなる。このとき、マスク信号Ｖｍｓｋはローレベルであるため、検出信号Ｖｓｅｎｓはローレベルとなる。
【００５６】
時刻Ｔ２から所定の遅延時間τ経過後の時刻Ｔ３に、マスク信号Ｖｍｓｋがハイレベルとなる。マスク信号Ｖｍｓｋがハイレベルとなった後の時刻Ｔ４に、比較信号Ｖｃｍｐが再度ハイレベルになると、第２比較信号Ｖｃｍｐ’、Ｄフリップフロップ４２の出力信号Ｖｑがハイレベルとなり、ＯＲゲート４４から出力される検出信号Ｖｓｅｎｓがハイレベルとなる。その結果、第２ゲート電圧Ｖｇ２’はローレベルとなり、同期整流用トランジスタＭ２がオフとなる。
時刻Ｔ５に第２ゲート電圧Ｖｇ２がローレベルとなり、時刻Ｔ６に第１ゲート電圧Ｖｇ１がローレベルとなってスイッチングトランジスタＭ１がオンする。
【００５７】
本実施の形態に係る制御回路１００は、時刻Ｔ０〜Ｔ６を一周期として、この動作を繰り返すことにより、電池電圧Ｖｂａｔを降圧し、所望の出力電圧Ｖｏｕｔを負荷回路ＲＬに対して供給する。
この際、同期整流用トランジスタＭ２がオフからオンに切り替わる瞬間に発生するスイッチング電圧Ｖｓｗのスイングを、マスク信号Ｖｍｓｋを用いて除外することにより、インダクタＬ１に流れる電流ＩＬが正の期間に同期整流用トランジスタＭ２がオフするのを防止することができ、安定な降圧動作を行うことができる。
【００５８】
図７は、図５の制御回路１００の変形例を示す回路図である。図７の比較部３０ｂは、第２コンパレータ３４の反転入力端子および非反転入力端子間、すなわち、第１、第２バイポーラトランジスタＱ１、Ｑ２のエミッタ端子間にスイッチＳＷ２を備える。このスイッチＳＷ２は、遅延回路３８から出力されるマスク信号Ｖｍｓｋによってオンオフが制御され、マスク信号Ｖｍｓｋがローレベルのときオン、ハイレベルのときオフとなる。
【００５９】
図８は、図７の制御回路１００の動作状態を示すタイムチャートである。図８に示すように、同期整流用トランジスタＭ２がオフからオンに切り替えられる時刻Ｔ２において、マスク信号Ｖｍｓｋはローレベルとなっている。このとき、第２コンパレータ３４の入力に設けられたスイッチＳＷ２はオンするため、レベルシフト回路３２の第１、第２バイポーラトランジスタＱ１、Ｑ２のエミッタ電圧、すなわち第２コンパレータ３４の入力電圧は等しくなる。
【００６０】
その後、遅延時間τ経過後の時刻Ｔ３にマスク信号Ｖｍｓｋがハイレベルとなると、スイッチＳＷ２はオフし、スイッチング電圧Ｖｓｗは接地電位０Ｖへの固定状態から解放される。その後、比較部３０ｂは、スイッチング電圧Ｖｓｗと接地電位との比較を開始する。
【００６１】
図７の制御回路１００の比較部３０ｂ、ラッチ回路４０を用いた制御回路１００によれば、同期整流用トランジスタＭ２がオフからオンに切り替わる際に発生するスイッチング電圧Ｖｓｗのスイングが、第２コンパレータ３４による電圧検出の結果に悪影響を及ぼすのを抑制することができるため、より安定な降圧動作を実現することができる。
【００６２】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６３】
実施の形態では、制御回路１００を含む降圧型スイッチングレギュレータ２００により駆動される負荷回路としてマイコンを例に説明したが、これには限定されず、負荷電流が減少し、軽負荷状態で動作するさまざまな負荷回路に対して、駆動電圧を供給することができる。
【００６４】
実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。
【００６５】
また、本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【図面の簡単な説明】
【００６６】
【図１】第１の実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。
【図２】第１の実施の形態に係る降圧型スイッチングレギュレータの構成を示す回路図である。
【図３】図２の強制オフスイッチの構成例を示す回路図である。
【図４】第１の実施の形態に係る制御回路の動作状態を示すタイムチャートである。
【図５】第２の実施の形態に係る制御回路の比較部およびラッチ回路の構成を示す回路図である。
【図６】第２の実施の形態に係る制御回路の動作状態を示すタイムチャートである。
【図７】図５の制御回路の変形例を示す回路図である。
【図８】図７の制御回路の動作状態を示すタイムチャートである。
【図９】図９（ａ）、（ｂ）は、同期整流方式スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。
【符号の説明】
【００６７】
１００  制御回路、  １０２  入力端子、  １０４  スイッチング端子、  ２００  降圧型スイッチングレギュレータ、  １０  ドライバ回路、  ２０  ＰＷＭ制御部、  ３０  比較部、  ３２  レベルシフト回路、  ３６  ＡＮＤゲート、  ３８  遅延回路、  ４０  ラッチ回路、  ４２  Ｄフリップフロップ、  ４４  ＯＲゲート、  Ｌ１  インダクタ、  Ｃ１  出力キャパシタ、  Ｖｇ１  第１ゲート電圧、  Ｖｇ２  第２ゲート電圧、  Ｍ１  スイッチングトランジスタ、  Ｍ２  同期整流用トランジスタ、  ３００  電子機器、  ３１０  電池、  ３５０  マイコン。
【図１】
2006325289.tif 000003
【図２】
2006325289.tif 000004
【図３】
2006325289.tif 000005
【図４】
2006325289.tif 000006
【図５】
2006325289.tif 000007
【図６】
2006325289.tif 000008
【図７】
2006325289.tif 000009
【図８】
2006325289.tif 000010
【図９】
2006325289.tif 000011