(57)【要約】【課題】  半導体装置の閾値電圧を制御する。【解決手段】  ｎＭＯＳ形成領域とｐＭＯＳ形成領域にマスク９を形成した後、ｐＭＯＳ形成領域にあるマスク９を除去し、ｎＭＯＳ形成領域とｐＭＯＳ形成領域に所定量の金属１１を堆積して、ｐＭＯＳ形成領域のゲート電極３ｂをフルシリサイド化する。そして、これと同様の手順でｎＭＯＳ形成領域のゲート電極３ａを所定量の金属でフルシリサイド化する。堆積する金属の量によって各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ制御することができるため、各トランジスタについて最適な閾値電圧を得ることが可能になる。【選択図】  図６
2006278369.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを備える半導体装置の製造方法において、
半導体基板に複数のゲート電極を形成する工程と、
前記複数のゲート電極のうちの一のゲート電極上と他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記他のゲート電極上に第１のマスクを形成し、前記第１のマスク上と前記一のゲート電極上とを含む領域に金属を堆積して前記一のゲート電極をシリサイド化した後、
シリサイド化された前記一のゲート電極上に第２のマスクを形成し、前記第２のマスク上と前記他のゲート電極上とを含む領域に金属を堆積して前記他のゲート電極をシリサイド化する、
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記一のゲート電極上と前記他のゲート電極上とを含む領域に金属を堆積し、
前記一のゲート電極上に堆積された金属を一部除去して前記一のゲート電極上に堆積されている金属の量を減少させ、
前記一のゲート電極および前記他のゲート電極をシリサイド化する、
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記一のゲート電極上と前記他のゲート電極上とを含む領域に金属を堆積し、
前記一のゲート電極上に堆積された金属上にマスクを形成し、
前記マスク上と前記他のゲート電極上に堆積された金属上とを含む領域にさらに金属を堆積し、
前記一のゲート電極および前記他のゲート電極をシリサイド化する、
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体基板に前記複数のゲート電極を形成する工程においては、
前記複数のゲート電極のうちの前記一のゲート電極と前記他のゲート電極の膜厚が異なるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にサリサイド構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置では、その高速化、微細化、高集積化に伴い、そのトランジスタ構造内におけるソース・ドレイン領域のシート抵抗やコンタクト抵抗を低く抑えるために、シリサイド構造が広く用いられるようになっている。
【０００３】
シリサイド層は、一般的には、金属を全面に堆積させた後に熱処理を行って形成するため、ソース・ドレイン領域の上に金属がほぼ均一な膜厚で堆積され、ソース・ドレイン領域にほぼ同じ深さで形成される。ソース・ドレイン領域では、しばしばその接合部リークが問題となることがあるが、トランジスタ内におけるソース側とドレイン側での接合部リークに対する許容性の違いから、近年では、ソース側とドレイン側とで深さの異なるシリサイド層を形成する方法も提案されている（特許文献１参照）。
【０００４】
この提案では、シリコン基板上にゲート絶縁膜を介してゲート電極を形成し、ＬＤＤ領域、サイドウォール、ソース領域およびドレイン領域を形成した後、まず、全面にタングステン（Ｗ）等の金属を堆積し、次いで、ドレイン領域側にのみ金属窒化物等でシリサイド化の反応抑制層を形成し、再度全面に金属を堆積してアニールを行う方法等が開示されている。このような方法により、ゲート電極表面にシリサイド層を形成すると共に、ドレイン領域側では１回目に堆積した金属を、ソース領域側では１回目と２回目に堆積した金属を、それぞれシリサイド化に寄与させ、ドレイン領域側には浅いシリサイド層を、ソース領域側には深いシリサイド層を、それぞれ形成する試みがなされている。
【０００５】
また、ゲート電極には通常その材料にポリシリコンが用いられることが多いが、最近では、その表面だけでなく内部までシリサイド化（「フルシリサイド化」という。）したゲート電極（ＦＵＳＩゲート）についての報告もなされている。フルシリサイド化を行うと閾値電圧（Ｖth）がシフトするという問題が発生する場合があるが、そのようなＶthシフトは、ゲート電極内のシリコンと金属の組成（「シリサイド組成」という。）を変化させることによって抑えることが可能であることもわかってきている。
【特許文献１】特開平９−１５３５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、例えばシリコン基板にｎ型ＭＯＳトランジスタ（「ｎＭＯＳ」という。）とｐ型ＭＯＳトランジスタ（「ｐＭＯＳ」という。）といった複数のトランジスタを形成する場合、各トランジスタについて所望のＶthを得ることが非常に重要になってくる。しかし、従来のような各トランジスタに一括でシリサイド化を行う方法を用いると、各トランジスタのゲート電極にほぼ均一なシリサイド層が形成されるようになるため、各トランジスタについて精度の良いＶth制御を行うことは難しい。
【０００７】
また、従来は各トランジスタへのイオン注入条件をそれぞれ最適化することによってＶthの制御を行ってきた。しかし、半導体装置の性能向上に伴い、そのようなイオン注入による制御も難しくなってきているのが現状である。
【０００８】
本発明はこのような点に鑑みてなされたものであり、複数のトランジスタを備えた半導体装置の各トランジスタについて最適なＶthを得るための半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では上記課題を解決するために、複数のトランジスタを備える半導体装置の製造方法において、半導体基板に複数のゲート電極を形成する工程と、前記複数のゲート電極のうちの一のゲート電極上と他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
このような半導体装置の製造方法によれば、複数のゲート電極を形成した後、一のゲート電極上と他のゲート電極上にそれぞれ所定量の金属を堆積し、その金属を用いてゲート電極をシリサイド化する。これにより、各ゲート電極のシリサイド組成をそれぞれ制御することが可能になる。
【発明の効果】
【００１１】
本発明では、複数のトランジスタを備える半導体装置を形成する際に、一のゲート電極上と他のゲート電極上のそれぞれに所定量の金属を堆積し、その金属を用いて各ゲート電極をシリサイド化するようにした。これにより、各ゲート電極のシリサイド組成をそれぞれ制御することが可能になるので、それによって各トランジスタのＶthをそれぞれ制御し、各トランジスタについて最適なＶthを得ることが可能になる。その結果、複数のトランジスタを備えた半導体装置の高性能化を図ることができるようになる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、ｐＭＯＳおよびｎＭＯＳを備えた半導体装置の形成を例に、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
【００１３】
図１〜図８は第１の実施の形態の半導体装置の形成方法の説明図であって、図１は第１の実施の形態のゲート電極加工工程の要部断面模式図、図２は第１の実施の形態のサイドウォール形成工程の要部断面模式図、図３は第１の実施の形態の選択エピタキシャル成長工程の要部断面模式図、図４は第１の実施の形態のマスク形成工程の要部断面模式図、図５は第１の実施の形態のレジストパターニング工程の要部断面模式図、図６は第１の実施の形態の金属堆積工程の要部断面模式図、図７および図８は第１の実施の形態のシリサイド化工程の要部断面模式図である。以下、第１の実施の形態の半導体装置の形成方法について、図１〜図８を参照して順に説明する。
【００１４】
第１の実施の形態の半導体装置の形成方法においては、まず、図１に示すように、例えばシリコン基板１を用い、その所定領域にＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域（図示せず。）を形成する。続いて、そのシリコン基板１の表面を熱酸化し、その上にＣＶＤ（Chemical Vapor Deposition）法等を用いてポリシリコンおよび窒化シリコン（ＳｉＮ）膜を形成する。そして、ｎＭＯＳおよびｐＭＯＳのゲート電極部分を残して窒化シリコン膜、ポリシリコンおよび熱酸化膜の３層をフォトリソグラフィ技術を用いてエッチングする。これにより、ｎＭＯＳ、ｐＭＯＳが形成される領域（それぞれ「ｎＭＯＳ形成領域」、「ｐＭＯＳ形成領域」という。）のシリコン基板１上にゲート絶縁膜２ａ，２ｂを介してポリシリコンからなるゲート電極３ａ，３ｂが形成され、その上に窒化シリコンのハードマスク４ａ，４ｂが形成された積層構造が得られる。
【００１５】
なお、ゲート絶縁膜２ａ，２ｂには、熱酸化膜のほか、ｈｉｇｈ−ｋ絶縁膜等を用いることも可能である。
次いで、ｎＭＯＳ形成領域とｐＭＯＳ形成領域のうちのいずれか一方、例えばｐＭＯＳ形成領域をレジスト等で覆い、ｎＭＯＳ形成領域に積層構造をマスクにして所定条件でイオン注入を行う。そして、次にもう一方の領域、すなわちこの場合にはｎＭＯＳ形成領域をレジスト等で覆い、ｐＭＯＳ形成領域に積層構造をマスクにして所定条件でイオン注入を行う。その後、所定条件でアニールを行う。これにより、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域にそれぞれエクステンション領域５ａ，５ｂを形成する。
【００１６】
なお、エクステンション領域５ａ，５ｂの形成時には、イオン注入マスクとなる積層構造の側壁に薄いサイドウォール（図示せず。）を形成しておいてからイオン注入およびアニールを行うようにしてもよい。また、エクステンション領域５ａ，５ｂと共に、それらに隣接する所定導電型のポケット領域を形成するようにしてもよい。
【００１７】
その後、ＣＶＤ法等を用いて全面に窒化シリコン膜を形成し、異方性エッチングを行い、図２に示すように、ゲート絶縁膜２ａ，２ｂ、ゲート電極３ａ，３ｂおよびハードマスク４ａ，４ｂの側壁にサイドウォール６ａ，６ｂを形成する。
【００１８】
なお、サイドウォール６ａ，６ｂは、酸化シリコン（ＳｉＯ2）等、他の絶縁材料を用いて形成してもよい。また、例えば、まず全面に薄く酸化シリコン膜を形成しておいてからその上に厚く窒化シリコン膜を形成し、その後、異方性エッチングを行うことによって、内側に酸化シリコン、その外側に窒化シリコンが設けられた二重構造のサイドウォールを構成するようにしてもよい。
【００１９】
次いで、図３に示すように、シリコン基板１の露出表面に選択的にシリコンのエピタキシャル成長を行うことにより、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域に選択エピタキシャル層７ａ，７ｂを形成する。そして、例えば、ハードマスク４ａ，４ｂをリン酸等で除去した後、まずｐＭＯＳ形成領域をレジスト等で覆ってｎＭＯＳ形成領域にゲート電極３ａおよびサイドウォール６ａをマスクにして所定条件でイオン注入を行い、次にｎＭＯＳ形成領域をレジスト等で覆ってｐＭＯＳ形成領域にゲート電極３ｂおよびサイドウォール６ｂをマスクにして所定条件でイオン注入を行い、その後所定条件でアニールを行う。これにより、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域にそれぞれソース・ドレイン領域８ａ，８ｂを形成する。
【００２０】
なお、図中、選択エピタキシャル層７ａ，７ｂとソース・ドレイン領域８ａ，８ｂとは別個に図示しているが、イオン注入およびアニールは選択エピタキシャル層７ａ，７ｂに対しても行われ、図中のソース・ドレイン領域８ａ，８ｂと共に選択エピタキシャル層７ａ，７ｂもｎＭＯＳ、ｐＭＯＳのソース・ドレインとしての機能を果たすようになっている。
【００２１】
また、ゲート電極３ａ，３ｂの膜厚が薄く、後述のシリサイド化によってゲート電極３ａ，３ｂをフルシリサイド化したときに同時にソース・ドレイン領域８ａ，８ｂに形成されるシリサイド層がｐｎ接合を破ってしまうほどの深さまで形成されてしまう可能性が極めて低いような場合には、選択エピタキシャル層７ａ，７ｂは形成しなくても構わない。その場合は、サイドウォール６ａ，６ｂの形成後にハードマスク４ａ，４ｂを除去し、イオン注入およびアニールを行ってソース・ドレイン領域８ａ，８ｂを形成すればよい。
【００２２】
次いで、図４に示すように、ＣＶＤ法等を用いて全面に窒化シリコン膜を形成してマスク９を形成し、図５に示すように、ｎＭＯＳ形成領域をレジスト１０で覆うパターニングを行う。
【００２３】
そして、リン酸等を用いてｐＭＯＳ形成領域に露出する窒化シリコンのマスク９を除去した後、ｎＭＯＳ形成領域のレジスト１０を除去し、図６に示すように、全面にシリサイド化用の金属１１を堆積する。金属１１には、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、タングステン、モリブデン（Ｍｏ）等を用いることができる。
【００２４】
このとき、ｎＭＯＳ形成領域では、金属１１がマスク９上に堆積されるため、金属１１はゲート電極３ａおよび選択エピタキシャル層７ａとは接触しない。これに対し、ｐＭＯＳ形成領域では、金属１１の堆積前にマスク９が除去されているために、金属１１がゲート電極３ｂおよび選択エピタキシャル層７ｂと接触する。したがって、このような状態においてｐＭＯＳ形成領域のゲート電極３ｂをフルシリサイド化することのできる条件でアニールを行うと、図７に示すように、ゲート電極３ｂがフルシリサイド化されると共に、選択エピタキシャル層７ｂおよびその下層のソース・ドレイン領域８ｂがシリサイド化されてシリサイド層１２ｂが形成されるようになる。そして、未反応の金属１１は、硫酸等を用いて除去する。
【００２５】
ｐＭＯＳ形成領域のフルシリサイド化後は、図４〜図７に示した工程の処理と同様の処理をｎＭＯＳ形成領域に対して行う。すなわち、まず、窒化シリコンを用いてマスクを全面に形成する。そして、レジストパターニングを行ってｐＭＯＳ形成領域を覆うレジストを形成し、ｎＭＯＳ形成領域に露出するマスクを除去する。その後、レジストを剥離し、全面に所定の金属を堆積してｎＭＯＳ形成領域のゲート電極３ａのフルシリサイド化のためのアニールを行うことにより、図８に示すように、ｐＭＯＳ形成領域がマスク１３で覆われた状態で、ゲート電極３ａがフルシリサイド化されると共に、選択エピタキシャル層７ａおよびソース・ドレイン領域８ａがシリサイド化されてシリサイド層１２ａが形成される。未反応の金属は、硫酸等を用いて除去する。
【００２６】
以降は、従来公知の方法に従って層間絶縁膜、コンタクト、配線等を形成し、半導体装置を完成していけばよい。
このようにしてｎＭＯＳ形成領域とｐＭＯＳ形成領域のゲート電極３ａ，３ｂのフルシリサイド化を別々に行うようにすれば、各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ独立に制御することが可能になる。シリサイド組成を変化させるためには、図６に示したｐＭＯＳ形成領域に堆積する金属１１の膜厚とその後にｎＭＯＳ形成領域に堆積する金属の膜厚とを異ならせる、ｐＭＯＳ形成領域とｎＭＯＳ形成領域とで金属種を異ならせる、金属の膜厚と種類を共に異ならせる、アニール条件を異ならせる、等の方法を用いることができる。このようにゲート電極３ａ，３ｂをフルシリサイド化したときの各ゲート電極３ａ，３ｂ内のシリコンと金属の組成比を制御することにより、フルシリサイド化によって発生するＶthシフトをｎＭＯＳとｐＭＯＳのそれぞれについて制御することが可能になる。
【００２７】
ここで、図９はゲート電極内の金属含有量とフラットバンド電圧との関係を示す図である。図９には、一例としてシリサイド金属にニッケルを用いた場合のニッケル含有量とフラットバンド電圧（ＶFB）との関係を示している。図９において、横軸はＮｉ含有量（％）を表し、縦軸はＶFB（Ｖ）を表している。
【００２８】
この図９に示すように、ＮｉＳｉの場合すなわちＮｉ：Ｓｉの比率が１：１である場合を基準にすると、Ｎｉ含有量を変化させることで、ＶFBを、ｐ方向（価電子帯側）に０．４１Ｖ程度まで、ｎ方向（伝導帯側）に０．１２Ｖ程度まで、それぞれシフトさせることが可能である。例えば、ＮｉＳｉ（Ｎｉ含有量５０％）を基準に、ｐ方向をプラス（＋）、ｎ方向をマイナス（−）とすると、Ｎｉ2Ｓｉ（Ｎｉ含有量６７％）では＋０．１Ｖ程度、Ｎｉ3Ｓｉ（Ｎｉ含有量７５％）では＋０．１５Ｖ程度、ＮｉＳｉ2（Ｎｉ含有量３３％）では−０．１Ｖ程度、ＶFBをシフトさせることができる。
【００２９】
このＶFBとＶthとは密接に関係しており、ＶFBの制御はＶthの制御につながる。したがって、第１の実施の形態の半導体装置の形成方法によれば、ｎＭＯＳ形成領域とｐＭＯＳ形成領域のフルシリサイド化を別々に行って各ゲート電極３ａ，３ｂのシリサイド組成を制御することができるので、ｎＭＯＳとｐＭＯＳのＶthをそれぞれ最適制御することができる。その結果、ｎＭＯＳ、ｐＭＯＳの各トランジスタが最適なＶthを有する高性能の半導体装置を実現することが可能になる。
【００３０】
なお、この第１の実施の形態では、ｐＭＯＳ形成領域、ｎＭＯＳ形成領域の順にフルシリサイド化を行うようにしたが、逆にｎＭＯＳ形成領域、ｐＭＯＳ形成領域の順にフルシリサイド化をおこなうようにしても構わない。
【００３１】
次に、第２の実施の形態について説明する。
図１０〜図１３は第２の実施の形態の半導体装置の形成方法の説明図であって、図１０は第２の実施の形態の金属堆積工程の要部断面模式図、図１１は第２の実施の形態のレジストパターニング工程の要部断面模式図、図１２は第２の実施の形態のレジスト剥離工程の要部断面模式図、図１３は第２の実施の形態のシリサイド化工程の要部断面模式図である。以下、第２の実施の形態の半導体装置の形成方法について、上記の図１〜図３、および図１０〜図１３を参照して順に説明する。なお、図１０〜図１３では、上記の図１〜図８に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００３２】
この第２の実施の形態の半導体装置の形成方法では、上記第１の実施の形態の図１〜図３に示した工程までは同じである。その後、この第２の実施の形態では、まず、ハードマスク４ａ，４ｂをリン酸等で除去した後、図１０に示すように、全面にシリサイド化用の金属２０を堆積する。ここで堆積する金属２０は、後述のように、ｎＭＯＳ形成領域のゲート電極３ａのシリサイド組成を考慮した量（膜厚）で堆積する。
【００３３】
次いで、図１１に示すように、ｎＭＯＳ形成領域をレジスト２１で覆うパターニングを行い、ｐＭＯＳ形成領域に露出している金属２０をエッチングしてその膜厚を薄くする。金属２０のエッチングは、ドライエッチングで行っても、ウェットエッチングで行っても構わない。このエッチングにより、ｎＭＯＳ形成領域では厚く、ｐＭＯＳ形成領域では薄く、金属２０が残るようになる。ｐＭＯＳ形成領域の金属２０のエッチング量は、形成する半導体装置、特にｐＭＯＳの要求特性、具体的にはｐＭＯＳ形成領域のゲート電極３ｂのシリサイド組成を考慮して設定される。ｐＭＯＳ形成領域の金属２０のエッチング後は、図１２に示すように、レジスト２１を剥離して除去する。
【００３４】
そして、このような状態でゲート電極３ａ，３ｂのフルシリサイド化のためのアニールを行うと、図１３に示すように、ゲート電極３ａ，３ｂがフルシリサイド化されると共に、選択エピタキシャル層７ａ，７ｂおよびソース・ドレイン領域８ａ，８ｂがシリサイド化されてシリサイド層１２ａ，１２ｂが形成されるようになる。
【００３５】
図１２に示したように、金属２０の膜厚は、フルシリサイド化前、ｎＭＯＳ形成領域で厚く、ｐＭＯＳ形成領域で薄くなっているため、フルシリサイド化を行ったときには、ゲート電極３ａ，３ｂのシリサイド組成が異なってくる。すなわち、ｎＭＯＳ形成領域では最初に堆積した金属２０の量に応じたシリサイド組成のゲート電極３ａが得られるようになり、ｐＭＯＳ形成領域では最初に堆積した金属２０のエッチング後に残る量に応じたシリサイド組成のゲート電極３ｂが得られるようになる。なお、その後、未反応の金属２０は、硫酸等を用いて除去する。
【００３６】
このように、ｎＭＯＳ形成領域とｐＭＯＳ形成領域のフルシリサイド化を一括で行う場合でも、フルシリサイド化前におけるｎＭＯＳ形成領域とｐＭＯＳ形成領域の金属２０の膜厚をそれぞれ制御することにより、各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ独立に制御することが可能になる。それにより、ｎＭＯＳ、ｐＭＯＳの各トランジスタが最適なＶthを有する高性能の半導体装置を実現することが可能になる。
【００３７】
なお、この第２の実施の形態では、ｐＭＯＳ形成領域の金属２０の膜厚を薄くするようにしたが、逆に、ｎＭＯＳ形成領域の金属２０の膜厚を薄くしてシリサイド化を行うようにしても構わない。
【００３８】
次に、第３の実施の形態について説明する。
図１４〜図１６は第３の実施の形態の半導体装置の形成方法の説明図であって、図１４は第３の実施の形態の第１の金属堆積工程の要部断面模式図、図１５は第３の実施の形態の反応抑制層形成工程の要部断面模式図、図１６は第３の実施の形態の第２の金属堆積工程の要部断面模式図である。以下、第３の実施の形態の半導体装置の形成方法について、上記の図１〜図３、および図１４〜図１６を参照して順に説明する。なお、図１４〜図１６では、上記の図１〜図８に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００３９】
この第３の実施の形態の半導体装置の形成方法では、上記第１の実施の形態の図１〜図３に示した工程までは同じである。その後、この第３の実施の形態では、まず、ハードマスク４ａ，４ｂをリン酸等で除去した後、図１４に示すように、全面にシリサイド化用の金属３０を堆積する。ここで堆積する金属３０は、後述のように、ｎＭＯＳ形成領域のゲート電極３ａのシリサイド組成を考慮した膜厚で堆積する。
【００４０】
次いで、図１５に示すように、一旦全面に酸化シリコンや窒化シリコン等の金属３０と反応しないか反応があまり起こらないような材質の膜を形成し、それを例えばｎＭＯＳ形成領域にのみ残してｐＭＯＳ形成領域から除去することにより、ｎＭＯＳ形成領域にマスクとして反応抑制層３１を形成する。
【００４１】
次いで、図１６に示すように、再度全面にシリサイド化用の金属３２を堆積する。その際、この金属３２は、ｎＭＯＳ形成領域では反応抑制層３１の上に堆積され、ｐＭＯＳ形成領域では先に形成した金属３０の上に堆積される。ここで堆積する金属３２は、先に形成した金属３０と合計したときのｐＭＯＳ形成領域のゲート電極３ｂのシリサイド組成を考慮した膜厚で堆積する。
【００４２】
そして、このような状態でゲート電極３ａ，３ｂのフルシリサイド化のためのアニールを行うと、ｎＭＯＳ形成領域およびｐＭＯＳ形成領域のゲート電極３ａ，３ｂがフルシリサイド化されると共に、選択エピタキシャル層７ａ，７ｂおよびソース・ドレイン領域８ａ，８ｂがシリサイド化されるようになる。
【００４３】
図１６に示したように、フルシリサイド化前、ｎＭＯＳ形成領域のゲート電極３ａ上には金属３０、反応抑制層３１、金属３２が順に堆積され、ｐＭＯＳ形成領域のゲート電極３ｂ上には２層の金属３０，３２が順に堆積されている。そして、ｎＭＯＳ形成領域では反応抑制層３１上に堆積された金属３２がシリサイド化に寄与せずに金属３０のみがシリサイド化に寄与し、ｐＭＯＳ形成領域では２層の金属３０，３２が共にシリサイド化に寄与する。その結果、ゲート電極３ａ，３ｂで異なるシリサイド組成が得られるようになる。すなわち、フルシリサイド化を行ったときには、ｎＭＯＳ形成領域では１層分の金属３０の量（膜厚）に応じたシリサイド組成のゲート電極３ａが得られ、ｐＭＯＳ形成領域では２層分の金属３０，３２の量（膜厚）に応じたシリサイド組成のゲート電極３ｂが得られるようになる。
【００４４】
フルシリサイド化後は、まず、未反応の金属３２を硫酸等で除去し、次いでリン酸等で反応抑制層３１を除去し、最後に再び硫酸等で未反応の金属３０を除去することで、上記図１３に示したのと同様の構造が得られる。
【００４５】
このように反応抑制層３１を用いることによってｎＭＯＳ形成領域とｐＭＯＳ形成領域の各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ独立に制御することが可能になる。それにより、ｎＭＯＳ、ｐＭＯＳの各トランジスタが最適なＶthを有する高性能の半導体装置を実現することが可能になる。
【００４６】
なお、この第３の実施の形態では、ｎＭＯＳ形成領域に反応抑制層３１を残すようにしたが、逆に、ｐＭＯＳ形成領域に反応抑制層３１を残してシリサイド化を行うようにしても構わない。
【００４７】
次に、第４の実施の形態について説明する。
図１７〜図２０は第４の実施の形態の半導体装置の形成方法の説明図であって、図１７は第４の実施の形態のレジストパターニング工程の要部断面模式図、図１８は第４の実施の形態のポリシリコンエッチング工程の要部断面模式図、図１９は第４の実施の形態の金属堆積工程の要部断面模式図、図２０は第４の実施の形態のシリサイド化工程の要部断面模式図である。以下、第４の実施の形態の半導体装置の形成方法について、上記の図１〜図３、および図１７〜図２０を参照して順に説明する。なお、図１７〜図２０では、上記の図１〜図８に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００４８】
この第４の実施の形態の半導体装置の形成方法では、上記第１の実施の形態の図１〜図３に示した工程までは同じである。その後、この第４の実施の形態では、まず、ハードマスク４ａ，４ｂをリン酸等で除去した後、図１７に示すように、例えばｎＭＯＳ形成領域のゲート電極３ａが露出する開口部４０ａを有するレジスト４０をパターニングする。
【００４９】
そして、レジスト４０をマスクにして、図１８に示すように、ゲート電極３ａのポリシリコンをエッチングしてその膜厚を薄くする。その際、ゲート電極３ａのエッチング量は、後述の金属４１を堆積してフルシリサイド化を行ったときのゲート電極３ａのシリサイド組成を考慮した量とする。エッチング後、レジスト４０は剥離して除去する。
【００５０】
その後は、図１９に示すように、全面にシリサイド化用の金属４１を堆積する。ここで堆積する金属４１は、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域のゲート電極３ａ，３ｂのシリサイド組成を考慮した量（膜厚）で堆積する。
【００５１】
そして、このような状態でゲート電極３ａ，３ｂのフルシリサイド化のためのアニールを行うと、図２０に示すように、ｎＭＯＳ形成領域およびｐＭＯＳ形成領域のゲート電極３ａ，３ｂがフルシリサイド化されると共に、選択エピタキシャル層７ａ，７ｂおよびソース・ドレイン領域８ａ，８ｂがシリサイド化されてシリサイド層１２ａ，１２ｂが形成されるようになる。
【００５２】
図１９に示したように、フルシリサイド化前、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域のゲート電極３ａ，３ｂ上には同等の膜厚で金属４１が堆積されているが、ゲート電極３ａ，３ｂ自体の膜厚が異なっている。換言すれば、各ゲート電極３ａ，３ｂ上には、それらの膜厚に応じて、それぞれ所定量の金属４１が堆積されていることになる。すなわち、フルシリサイド化を行ったときには、ｎＭＯＳ形成領域ではｐＭＯＳ形成領域のゲート電極３ｂよりも金属４１の組成比が大きいゲート電極３ａが得られ、ｐＭＯＳ形成領域ではｎＭＯＳ形成領域のゲート電極３ａよりも金属４１の組成比が小さいゲート電極３ｂが得られるようになる。なお、フルシリサイド化後は、硫酸等で未反応の金属４１を除去する。
【００５３】
このように全面に金属４１を堆積する前にｎＭＯＳ形成領域とｐＭＯＳ形成領域の各ゲート電極３ａ，３ｂの膜厚をそれぞれ制御することにより、各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ独立に制御することが可能になる。それにより、ｎＭＯＳ、ｐＭＯＳの各トランジスタが最適なＶthを有する高性能の半導体装置を実現することが可能になる。
【００５４】
なお、この第４の実施の形態において、シリサイド化用の金属４１の堆積前にｎＭＯＳ形成領域、ｐＭＯＳ形成領域の各ゲート電極３ａ，３ｂの膜厚を制御するためには、上記の方法のほか、次の図２１〜図２６に示すような方法を用いることもできる。
【００５５】
ここで、図２１はポリシリコン形成工程の要部断面模式図、図２２はレジストパターニング工程の要部断面模式図、図２３はポリシリコンエッチング工程の要部断面模式図、図２４はハードマスク形成工程の要部断面模式図、図２５は平坦化工程の要部断面模式図、図２６はゲート電極加工工程の要部断面模式図である。なお、図２１〜図２６では、上記の図１に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５６】
まず、適所に素子分離領域（図示せず。）を形成した後、図２１に示すように、シリコン基板１の表面に熱酸化膜５０を形成し、その上にＣＶＤ法等を用いてポリシリコン５１を形成する。次いで、図２２に示すように、例えばｐＭＯＳ形成領域をレジスト５２で覆い、さらに、図２３に示すように、そのレジスト５２をマスクにしてｎＭＯＳ形成領域に露出するポリシリコン５１をエッチングし、その後、レジスト５２を剥離して除去する。次いで、図２４に示すように、全面にＣＶＤ法等によって窒化シリコン膜５３を形成し、さらに、図２５に示すように、ＣＭＰ（Chemical Mechanical Polishing）によってｎＭＯＳ形成領域とｐＭＯＳ形成領域の窒化シリコン膜５３を平坦化する。なお、このような平坦化工程は、場合により省略することも可能である。
【００５７】
最後に、図２６に示すように、ｎＭＯＳ、ｐＭＯＳのゲート電極部分を残して窒化シリコン膜５３、ポリシリコン５１および熱酸化膜５０の３層をフォトリソグラフィ技術を用いてエッチングする。これにより、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域のシリコン基板１上にゲート絶縁膜２ａ，２ｂを介してゲート電極３ａ，３ｂ、ハードマスク４ａ，４ｂが形成される。これにより、ｎＭＯＳ形成領域ではゲート電極３ａが相対的に薄く形成され、ｐＭＯＳ形成領域ではゲート電極３ｂが相対的に厚く形成されるようになる。
【００５８】
このようなゲート電極３ａ，３ｂの形成後は、上記の図２および図３に示した工程を経て、図１７以降の処理を行うようにすればよい。このような方法によっても、各ゲート電極３ａ，３ｂの膜厚をそれぞれ制御してシリサイド組成を独立に制御することが可能になる。
【００５９】
なお、この第４の実施の形態では、ｎＭＯＳ形成領域のゲート電極３ａの膜厚を薄くするようにしたが、逆に、ｐＭＯＳ形成領域のゲート電極３ｂの膜厚を薄くしてシリサイド化を行うようにしても構わない。
【００６０】
また、上記第１〜第３の実施の形態において、この第４の実施の形態の図１７に示した方法や図２１〜図２６に示した方法を用いて、ｎＭＯＳ形成領域、ｐＭＯＳ形成領域の各ゲート電極３ａ，３ｂをそれらの膜厚が異なるように形成するようにしてもよい。
【００６１】
以上説明したように、上記第１〜第４の実施の形態の半導体装置の形成方法によれば、ｎＭＯＳ形成領域とｐＭＯＳ形成領域の各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ独立に制御することができ、ｐＭＯＳの各トランジスタが最適なＶthを有する高性能の半導体装置を実現することが可能になる。
【００６２】
なお、上記第１〜第４の実施の形態における半導体装置の各部（形成過程にあるものを含む。）のサイズ（膜厚や長さ等）やイオン注入条件等の装置形成条件は、形成するｎＭＯＳ、ｐＭＯＳの要求特性等に応じて設定可能である。
【００６３】
また、上記第１〜第４の実施の形態では、各ゲート電極をフルシリサイド化するようにしたが、必ずしもフルシリサイド化することを要しない。例えば、フルシリサイド化が不要な素子領域にはゲート電極上にシリサイド化用の金属をより薄く形成する、あるいはシリサイド化前のゲート電極の膜厚（ポリシリコンの膜厚）を厚くするようにすればよい。また、シリサイド化は、すべてのゲート電極に対して行うことができるほか、一部のゲート電極に対してのみ行うことも可能である。
【００６４】
また、上記第１〜第４の実施の形態においては、シリコン基板１に代えてＳＯＩ（Silicon On Insulator）基板を用いることも可能であり、その場合も上記第１〜第４の実施の形態で述べたのと同様の方法で半導体装置を形成することが可能である。
【００６５】
また、ここでは、ｎＭＯＳとｐＭＯＳの２種類のトランジスタを備える半導体装置の形成方法を例にして述べたが、上記の形成方法は、その他の形態の半導体装置を形成する場合にも適用可能である。例えば、低Ｖthのトランジスタと高Ｖthのトランジスタが混載される半導体装置等である。
【００６６】
通常、高Ｖthトランジスタを形成する場合には、Ｖthを高めるためにシリコン基板へのイオン注入量を多くしてチャネル濃度を高くする方法が採られる。しかし、この場合、キャリア移動度が低下し、所望のオン電流が得られないといった問題が生じる可能性がある。そこで、フルシリサイド化によってＶthがシフトする現象を利用し、高Ｖthトランジスタのゲート電極のシリサイド組成を適当に設定すれば、チャネル濃度を増加させることなくＶthを高くすることが可能になる。
【００６７】
したがって、低Ｖthトランジスタと高Ｖthトランジスタが混載される半導体装置を形成する場合においても、上記の形成方法を用いることにより、各トランジスタのシリサイド組成、換言すれば各トランジスタのＶthを制御することが可能になるので、より高性能の半導体装置が実現可能になる。
【００６８】
（付記１）  複数のトランジスタを備える半導体装置の製造方法において、
半導体基板に複数のゲート電極を形成する工程と、
前記複数のゲート電極のうちの一のゲート電極上と他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６９】
（付記２）  前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記一のゲート電極および前記他のゲート電極のそれぞれのシリサイド組成に応じた量の金属を堆積してシリサイド化することを特徴とする付記１記載の半導体装置の製造方法。
【００７０】
（付記３）  前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記他のゲート電極上に第１のマスクを形成し、前記第１のマスク上と前記一のゲート電極上とを含む領域に金属を堆積して前記一のゲート電極をシリサイド化した後、
シリサイド化された前記一のゲート電極上に第２のマスクを形成し、前記第２のマスク上と前記他のゲート電極上とを含む領域に金属を堆積して前記他のゲート電極をシリサイド化する、
ことを特徴とする付記１記載の半導体装置の製造方法。
【００７１】
（付記４）  前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記一のゲート電極上と前記他のゲート電極上とを含む領域に金属を堆積し、
前記一のゲート電極上に堆積された金属を一部除去して前記一のゲート電極上に堆積されている金属の量を減少させ、
前記一のゲート電極および前記他のゲート電極をシリサイド化する、
ことを特徴とする付記１記載の半導体装置の製造方法。
【００７２】
（付記５）  前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記一のゲート電極上と前記他のゲート電極上とを含む領域に金属を堆積し、
前記一のゲート電極上に堆積された金属上にマスクを形成し、
前記マスク上と前記他のゲート電極上に堆積された金属上とを含む領域にさらに金属を堆積し、
前記一のゲート電極および前記他のゲート電極をシリサイド化する、
ことを特徴とする付記１記載の半導体装置の製造方法。
【００７３】
（付記６）  前記半導体基板に前記複数のゲート電極を形成する工程においては、
前記複数のゲート電極のうちの前記一のゲート電極と前記他のゲート電極の膜厚が異なるように形成することを特徴とする付記１記載の半導体装置の製造方法。
【００７４】
（付記７）  前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記一のゲート電極または前記他のゲート電極をフルシリサイド化することを特徴とする付記１記載の半導体装置の製造方法。
【００７５】
（付記８）  前記複数のゲート電極のうちの前記一のゲート電極上と前記他のゲート電極上のそれぞれに所定量の金属を堆積してシリサイド化する工程においては、
前記一のゲート電極上に堆積する金属の種類と前記他のゲート電極上に堆積する金属の種類とを異ならせることを特徴とする付記１記載の半導体装置の製造方法。
【００７６】
（付記９）  前記一のゲート電極と前記他のゲート電極のいずれか一方はｎ型ＭＯＳトランジスタのゲート電極であり、他方はｐ型ＭＯＳトランジスタのゲート電極であることを特徴とする付記１記載の半導体装置の製造方法。
【００７７】
（付記１０）  前記一のゲート電極と前記他のゲート電極のいずれか一方は高閾値電圧トランジスタのゲート電極であり、他方は低閾値電圧トランジスタのゲート電極であることを特徴とする付記１記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７８】
【図１】第１の実施の形態のゲート電極加工工程の要部断面模式図である。
【図２】第１の実施の形態のサイドウォール形成工程の要部断面模式図である。
【図３】第１の実施の形態の選択エピタキシャル成長工程の要部断面模式図である。
【図４】第１の実施の形態のマスク形成工程の要部断面模式図である。
【図５】第１の実施の形態のレジストパターニング工程の要部断面模式図である。
【図６】第１の実施の形態の金属堆積工程の要部断面模式図である。
【図７】第１の実施の形態のシリサイド化工程の要部断面模式図（その１）である。
【図８】第１の実施の形態のシリサイド化工程の要部断面模式図（その２）である。
【図９】ゲート電極内の金属含有量とフラットバンド電圧との関係を示す図である。
【図１０】第２の実施の形態の金属堆積工程の要部断面模式図である。
【図１１】第２の実施の形態のレジストパターニング工程の要部断面模式図である。
【図１２】第２の実施の形態のレジスト剥離工程の要部断面模式図である。
【図１３】第２の実施の形態のシリサイド化工程の要部断面模式図である。
【図１４】第３の実施の形態の第１の金属堆積工程の要部断面模式図である。
【図１５】第３の実施の形態の反応抑制層形成工程の要部断面模式図である。
【図１６】第３の実施の形態の第２の金属堆積工程の要部断面模式図である。
【図１７】第４の実施の形態のレジストパターニング工程の要部断面模式図である。
【図１８】第４の実施の形態のポリシリコンエッチング工程の要部断面模式図である。
【図１９】第４の実施の形態の金属堆積工程の要部断面模式図である。
【図２０】第４の実施の形態のシリサイド化工程の要部断面模式図である。
【図２１】ポリシリコン形成工程の要部断面模式図である。
【図２２】レジストパターニング工程の要部断面模式図である。
【図２３】ポリシリコンエッチング工程の要部断面模式図である。
【図２４】ハードマスク形成工程の要部断面模式図である。
【図２５】平坦化工程の要部断面模式図である。
【図２６】ゲート電極加工工程の要部断面模式図である。
【符号の説明】
【００７９】
１  シリコン基板
２ａ，２ｂ  ゲート絶縁膜
３ａ，３ｂ  ゲート電極
４ａ，４ｂ  ハードマスク
５ａ，５ｂ  エクステンション領域
６ａ，６ｂ  サイドウォール
７ａ，７ｂ  選択エピタキシャル層
８ａ，８ｂ  ソース・ドレイン領域
９，１３  マスク
１０，２１，４０，５２  レジスト
１１，２０，３０，３２，４１  金属
１２ａ，１２ｂ  シリサイド層
３１  反応抑制層
４０ａ  開口部
５０  熱酸化膜
５１  ポリシリコン
５３  窒化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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