(57)【要約】【課題】  複数の半導体素子を高密度に実装した上で、複数の半導体素子から発生する熱を効率良く放熱させることができる半導体素子実装構造体を提供する。【解決手段】  複数層の電気絶縁基材(11a-11c)を含む電気絶縁層(11)と、第１半導体素子(12)と、第２半導体素子(13)と、電気絶縁層(11)の主面(111)に設けられた放熱部(14)と、放熱部(14)と第１半導体素子(12)とを接続する第１導熱路(15)と、放熱部(14)と第２半導体素子(13)とを接続する第２導熱路(16)とを含み、第１半導体素子(12)は、放熱部(14)の少なくとも一部と第２半導体素子(13)との間に配置されている半導体素子実装構造体(1)とする。【選択図】      図１
2006013439.tif 000002
【特許請求の範囲】
【請求項１】
複数層の電気絶縁基材を含む電気絶縁層と、第１半導体素子と、第２半導体素子とを含み、前記第１半導体素子は前記電気絶縁層内に配置され、前記第２半導体素子は前記電気絶縁層内又は前記電気絶縁層の主面に配置されている半導体素子実装構造体であって、
前記電気絶縁層の主面に設けられた放熱部と、
前記放熱部と前記第１半導体素子とを接続する第１導熱路と、
前記放熱部と前記第２半導体素子とを接続する第２導熱路とを含み、
前記第１半導体素子は、前記放熱部の少なくとも一部と前記第２半導体素子との間に配置されていることを特徴とする半導体素子実装構造体。
【請求項２】
前記第１及び第２半導体素子は、それぞれの単位体積あたりの発熱量が異なり、
前記半導体素子実装構造体は、前記第１半導体素子と前記第２半導体素子とを接続する架橋導熱路を更に含む請求項１に記載の半導体素子実装構造体。
【請求項３】
前記第１及び第２半導体素子の少なくとも一方は、フリップチップ実装されている請求項１又は請求項２に記載の半導体素子実装構造体。
【請求項４】
前記第１半導体素子は、フリップチップ実装されており、
前記第１半導体素子と前記第１導熱路は、集熱パッド、導熱用バンプ及び集熱ランドのうち少なくとも一つを介して接続されている請求項１に記載の半導体素子実装構造体。
【請求項５】
前記第２半導体素子は、フリップチップ実装されており、
前記第２半導体素子と前記第２導熱路は、集熱パッド、導熱用バンプ及び集熱ランドのうち少なくとも一つを介して接続されている請求項１に記載の半導体素子実装構造体。
【請求項６】
前記第２半導体素子は、フリップチップ実装されており、
前記第２半導体素子と前記架橋導熱路は、集熱パッド、導熱用バンプ及び集熱ランドのうち少なくとも一つを介して接続されている請求項２に記載の半導体素子実装構造体。
【請求項７】
前記集熱パッド及び前記集熱ランドの少なくとも一方の接続面は、凹凸形状に形成されている請求項４〜６のいずれか１項に記載の半導体素子実装構造体。
【請求項８】
前記第２半導体素子は、前記第１半導体素子よりも面積が大きく、かつ前記電気絶縁基材を介して前記第１半導体素子を覆うように配置されている請求項１に記載の半導体素子実装構造体。
【請求項９】
前記第１半導体素子は、演算機能を有する半導体素子であり、
前記第２半導体素子は、記憶機能を有する半導体素子である請求項８に記載の半導体素子実装構造体。
【請求項１０】
前記第１及び第２導熱路の少なくとも一方は、少なくとも一部が金属粉末と樹脂とを含む熱伝導性ペーストから形成されている請求項１に記載の半導体素子実装構造体。
【請求項１１】
前記架橋導熱路の少なくとも一部は、金属粉末と樹脂とを含む熱伝導性ペーストから形成されている請求項２に記載の半導体素子実装構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が実装された多層配線基板、半導体パッケージ等の半導体素子実装構造体に関し、特に複数の半導体素子が実装された半導体素子実装構造体に関する。
【背景技術】
【０００２】
携帯電話、ノートパソコン、デジタルカメラ等に代表されるモバイル電子機器は、その小型化、薄型化及び軽量化が急速に進んでいる。さらに高性能化や多機能化に対する要求も著しく、その要求に対応するため半導体素子及び回路部品の小型化や、これらの電子部品の高密度実装技術は飛躍的に進展している。また、近年の半導体素子分野では、微細加工技術の進展に伴い、半導体素子実装構造体の高集積化や大規模化が進んでいるため、半導体素子実装構造体の消費電力が大きくなり、半導体素子から発生する多量の熱に対する放熱処理が重要な課題となってきている。
【０００３】
従来、半導体素子実装構造体の放熱手段としては、半導体素子実装構造体の表面に高熱伝導性金属で形成された放熱フィンを取り付けて、半導体素子から発生する熱を放熱する手段が知られている。
【０００４】
図６に、上述した放熱手段を備えた従来の半導体素子実装構造体の模式断面図を示す。図６に示すように、半導体素子実装構造体１００は、基材１０１と、基材１０１の開口部１０１ａに配置された半導体素子１０２と、基材１０１の図中上面に熱伝導性接着剤１０３を介して設けられたアルミニウム等からなるヒートシンク１０４とを備えている。これにより、半導体素子１０２から発生する熱がヒートシンク１０４に伝導され、この熱がヒートシンク１０４に設けられた放熱フィンの表面１０４ａから空気中に放散される。また、半導体素子実装構造体１００では、半導体素子１０２の回路形成面１０２ａに設けられた電極（図示せず）が、金線１０５、内部配線１０６ａ及びビア導体１０７を介して外部配線１０６ｂに接続されている。更に、外部配線１０６ｂに接触するバンプ１０８が形成されている。
【０００５】
しかし、このようなヒートシンクによる放熱手段を備えた半導体素子実装構造体は実装空間が大きくならざるを得ず、Multi Chip Package（ＭＣＰ）やSystem In Package（ＳＩＰ）等への適用が困難となってきている。このような課題を解決するために、ヒートシンクを用いることなく小型電子機器への搭載が可能な放熱構造を備えた半導体素子実装構造体が提案されている（例えば特許文献１〜３参照）。
【特許文献１】特開平９−１５３６７９号公報
【特許文献２】特開２００１−２４４６３８号公報
【特許文献３】特開２０００−１２７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１及び２に記載された半導体素子実装構造体は、単一の半導体素子をパッケージ、又は配線基板上に実装したものについての放熱構造であり、ＭＣＰや多層配線基板等の表面又は内部に高密度に実装された複数の半導体素子から発生する多量の熱を放熱させるには不充分であった。
【０００７】
また、上記特許文献３に記載された半導体素子実装構造体は、基板の表面に実装された半導体素子についての放熱構造であり、多層配線基板等に内蔵された半導体素子から発生する熱を放熱させるには不充分であった。
【０００８】
本発明は上記課題を解決するものであり、複数の半導体素子を高密度に実装した上で、複数の半導体素子から発生する熱を効率良く放熱させることができる半導体素子実装構造体を提供する。
【課題を解決するための手段】
【０００９】
本発明の半導体素子実装構造体は、複数層の電気絶縁基材を含む電気絶縁層と、第１半導体素子と、第２半導体素子とを含み、前記第１半導体素子は前記電気絶縁層内に配置され、前記第２半導体素子は前記電気絶縁層内又は前記電気絶縁層の主面に配置されている半導体素子実装構造体であって、
前記電気絶縁層の主面に設けられた放熱部と、
前記放熱部と前記第１半導体素子とを接続する第１導熱路と、
前記放熱部と前記第２半導体素子とを接続する第２導熱路とを含み、
前記第１半導体素子は、前記放熱部の少なくとも一部と前記第２半導体素子との間に配置されていることを特徴とする。
【発明の効果】
【００１０】
本発明の半導体素子実装構造体によれば、複数の半導体素子を高密度に実装した上で、複数の半導体素子から発生する熱を効率良く放熱させることができる半導体素子実装構造体を提供することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の半導体素子実装構造体は、複数層の電気絶縁基材を含む電気絶縁層と、第１半導体素子と、第２半導体素子とを含み、第１半導体素子は電気絶縁層内に配置され、第２半導体素子は電気絶縁層内又は電気絶縁層の主面に配置されている。電気絶縁基材は特に限定されないが、例えば熱硬化性樹脂と無機質フィラーとの混合材料からなるもの等が使用できる。電気絶縁基材の層数についても特に限定されず、２層以上であればよい。また、電気絶縁基材の厚みは、例えば１０〜６００μｍの範囲である。また、第１及び第２半導体素子の実装は、公知の方法により行うことができ、例えばフリップチップ接合方式等により実装することができる（例えば、特開２００２−２６１４４９号公報等参照）。
【００１２】
そして、本発明の半導体素子実装構造体は、上記構成に加え、電気絶縁層の主面に設けられた放熱部と、放熱部と第１半導体素子とを接続する第１導熱路と、放熱部と第２半導体素子とを接続する第２導熱路とを含み、第１半導体素子が、放熱部の少なくとも一部と第２半導体素子との間に配置されている。これにより、第１及び第２半導体素子を高密度に実装することができる上、第１及び第２半導体素子のそれぞれに接続された第１及び第２導熱路を介して、第１及び第２半導体素子から発生する熱を放熱部から効率良く放熱させることができる。
【００１３】
放熱部としては、例えば、電気絶縁層の主面に熱プレス等により設けられた銅箔等の金属箔を、公知のフォトリソグラフィー法によりパターニングすることにより形成した導体パターンが使用できる。また、第１及び第２導熱路としては、例えば、電気絶縁基材の所望の位置にレーザー等により貫通孔を形成し、この貫通孔内に金属粉末及び樹脂（例えば、エポキシ樹脂等の熱硬化性樹脂）を含む熱伝導性ペーストを充填した後、熱プレス等により加熱、加圧処理して形成したサーマルビアを使用することができる。このようなサーマルビアは容易に形成することができるため、本発明に使用される第１及び第２導熱路として好ましい。なお、上記貫通孔の径は、例えば１００〜５００μｍ程度であればよい。また、熱伝導性ペーストの代わりに、例えば貫通孔内を金属めっき処理して第１及び第２導熱路を形成してもよい。更には、導体パターンとサーマルビアとを組み合わせたものを第１及び第２導熱路として使用することもできる。
【００１４】
また、第１及び第２半導体素子のそれぞれの単位体積あたりの発熱量（以下、「発熱密度」という）が異なる場合、本発明の半導体素子実装構造体は、第１半導体素子と第２半導体素子とを接続する架橋導熱路を更に含んでいてもよい。発熱密度の大きい半導体素子から発生する熱を、架橋導熱路を介して発熱密度の小さい半導体素子に分散させることができるため、第１及び第２半導体素子から発生する熱をより効率良く放熱させることができるからである。また、この構成では、発熱密度の相違する第１及び第２半導体素子が架橋導熱路により接続されているため、相互に熱移動が生じ、第１及び第２半導体素子の温度が平均化される。これにより、半導体素子実装構造体の内部の温度が均一となって、熱的歪みの発生を防止することができるため、半導体素子実装構造体内の電気接続の信頼性を向上できる。なお、架橋導熱路は、上述した第１及び第２導熱路の形成方法と同様の方法で形成できる。特に、上述したサーマルビアは容易に形成することができるため、本発明に使用される架橋導熱路として好ましい。
【００１５】
また、本発明の半導体素子実装構造体において、第１及び第２半導体素子の少なくとも一方（以下、単に「半導体素子」ともいう）は、フリップチップ実装されていてもよい。半導体素子がフリップチップ実装されることにより、半導体素子実装構造体の小型化や薄型化が実現でき、モバイル電子機器の小型化や薄型化へのニーズに応えることができるからである。また、このとき、半導体素子と導熱路（第１又は第２導熱路）が、集熱パッド、導熱用バンプ及び集熱ランドのうち少なくとも一つを介して接続されていてもよい。半導体素子から発生する熱をより効率良く放熱させることができるからである。さらには、集熱パッド及び集熱ランドのうち少なくとも一方の接続面が、凹凸形状に形成されていてもよい。接続面の面積を増大させることができるため、半導体素子から発生する熱をより効率良く放熱させることができるからである。なお、上記「接続面」とは、例えば半導体素子と導熱路との間に、集熱パッド、導熱用バンプ及び集熱ランドがこの順に形成されている場合、集熱パッド及び集熱ランドのいずれの場合も導熱用バンプに接触する面が上記「接続面」となる。また、接続面の面積をより増大させるには、上記「凹凸形状」における凸部の高さ（又は凹部の深さ）が、０．５〜１０μｍの範囲であることが好ましい。また、集熱パッド、導熱用バンプ及び集熱ランドとしては、それぞれ慣用のパッド、バンプ及びランドが使用できる。
【００１６】
また、本発明の半導体素子実装構造体が架橋導熱路を更に含む場合は、第２半導体素子がフリップチップ実装され、かつ第２半導体素子と架橋導熱路が、集熱パッド、導熱用バンプ及び集熱ランドのうち少なくとも一つを介して接続されていてもよい。第２半導体素子から発生する熱をより効率良く放熱させることができるからである。この場合も、集熱パッド及び集熱ランドの少なくとも一方の接続面が、凹凸形状に形成されていてもよい。接続面の面積を増大させることができるため、第２半導体素子から発生する熱をより効率良く放熱させることができるからである。なお、集熱パッド、導熱用バンプ及び集熱ランドには、上述と同様にそれぞれ慣用のパッド、バンプ及びランドが使用できる。
【００１７】
また、本発明の半導体素子実装構造体は、第２半導体素子が、第１半導体素子よりも面積が大きく、かつ電気絶縁基材を介して第１半導体素子を覆うように配置されている半導体素子実装構造体であってもよい。面積がより大きい第２半導体素子と放熱部との間に、面積がより小さい第１半導体素子を収容できるため、半導体素子実装構造体の小型化が容易に実現できるからである。また、この構成によれば、第１及び第２導熱路を電気絶縁基材の厚み方向に貫通して形成することができるため、第１及び第２導熱路の長さをより短くできる。これにより、第１及び第２半導体素子から発生する熱を放熱部から更に効率良く放熱させることができる。この場合、第１半導体素子としては、例えば演算機能を有する半導体素子（例えば中央演算素子（ＣＰＵ））が使用でき、第２半導体素子としては、例えば記憶機能を有する半導体素子（例えばメモリ）が使用できる。演算機能を有する半導体素子の面積は、通常１．０ｃｍ2程度であり、記憶機能を有する半導体素子の面積は、通常３．０ｃｍ2程度であるため、上記構成の場合に用いる半導体素子として好適である。以下、本発明の実施形態について図面を参照して説明する。
【００１８】
［第１実施形態］
まず、本発明の第１実施形態について適宜図面を参照して説明する。参照する図１は、本発明の第１実施形態に係る半導体素子実装構造体の模式断面図である。
【００１９】
図１に示すように、第１実施形態に係る半導体素子実装構造体１は、電気絶縁基材１１ａ，１１ｂ，１１ｃを含む電気絶縁層１１と、電気絶縁基材１１ｂ内に配置された第１半導体素子１２と、電気絶縁基材１１ｃ内に配置された第２半導体素子１３と、電気絶縁層１１の電気絶縁基材１１ａ側の主面１１１に設けられた放熱部１４と、放熱部１４と第１半導体素子１２とを接続する第１導熱路１５と、放熱部１４と第２半導体素子１３とを接続する第２導熱路１６と、第１半導体素子１２と第２半導体素子１３とを接続する架橋導熱路１７とを含む。ここで、第１及び第２半導体素子１２，１３は、それぞれの発熱密度が異なる。また、第２導熱路１６は、電気絶縁基材１１ｃ内に配置された導体パターン１６ａと、電気絶縁基材１１ａ，１１ｂの厚み方向に形成されたサーマルビア１６ｂとから構成されている。また、第１導熱路１５は、電気絶縁基材１１ａの厚み方向に形成されたサーマルビアから構成され、架橋導熱路１７は、電気絶縁基材１１ｂの厚み方向に形成されたサーマルビアから構成されている。そして、第１半導体素子１２は、放熱部１４の一部と第２半導体素子１３との間に配置されている。これにより、第１及び第２半導体素子１２，１３を高密度に実装することができる上、第１及び第２半導体素子１２，１３のそれぞれに接続された第１及び第２導熱路１５，１６を介して、第１及び第２半導体素子１２，１３から発生する熱を放熱部１４から効率良く放熱させることができる。
【００２０】
また、半導体素子実装構造体１は、架橋導熱路１７を含むため、第１半導体素子１２と第２半導体素子１３との温度差に起因する熱流束が架橋導熱路１７内に生じ、発熱密度のより大きい半導体素子から発熱密度のより小さい半導体素子へと熱が伝わる。これにより、第１及び第２半導体素子１２，１３から発生する熱をより効率良く放熱させることができる。この場合、発熱密度のより大きい半導体素子は、第１及び第２半導体素子１２，１３のいずれであってもよい。
【００２１】
以上、本発明の第１実施形態について説明したが、本発明は上記実施形態に限定されない。例えば、図１では、架橋導熱路１７を設けたが、本発明は架橋導熱路を設けなくてもよい。また、図１では、第１半導体素子１２と第２半導体素子１３との間に電気絶縁基材を１層のみ配置したが、２層以上の電気絶縁基材を配置してもよい。また、第２半導体素子１３を、電気絶縁層１１の電気絶縁基材１１ｃ側の主面１１２に実装してもよい。また、第１及び第２半導体素子１２，１３以外の半導体素子（図示せず）を更に実装してもよい。また、第１導熱路、第２導熱路、架橋導熱路及び放熱部の個数についても、図１に示す個数に限定されない。また、第１及び第２導熱路１５，１６が、それぞれ異なる断面積を有していてもよい。また、電気絶縁層１１の側面１１３に、第２放熱部（図示せず）を更に設けてもよい。また、図２に示すように、放熱部１４が、電気絶縁層１１の両側の主面１１１，１１２に設けられた半導体素子実装構造体１０としてもよい。図２に示す構成では、第２導熱路１６は、電気絶縁基材１１ｃの厚み方向に形成されたサーマルビアから構成されている。なお、図１及び図２においては、本発明を説明する上で必要となる部材のみを描画したが、通常、電気絶縁層１１には、電気信号を伝送するビア導体や電極端子等が設けられている。もちろん、第１導熱路１５や第２導熱路１６が、電気信号を伝送するビア導体としての役割を担っていてもよいし、放熱部１４が、電極端子としての役割を担っていてもよい。
【００２２】
［第２実施形態］
次に、本発明の第２実施形態について適宜図面を参照して説明する。参照する図３は、本発明の第２実施形態に係る半導体素子実装構造体の模式断面図である。なお、図３において、上述した第１実施形態に係る半導体素子実装構造体１（図１参照）と同一構成のものには同一の符号を付し、その説明は省略する。
【００２３】
図３に示すように、第２実施形態に係る半導体素子実装構造体２は、４層の電気絶縁基材２１ａ〜２１ｄを含む電気絶縁層２１と、電気絶縁基材２１ｂ内に設けられた共通導熱路２２とを含み、第１及び第２導熱路１５，１６が、共通導熱路２２に接続されている。その他の構成は、上述した半導体素子実装構造体１（図１参照）と同様である。これにより、第１及び第２半導体素子１２，１３から発生する熱をより効率良く放熱させることができる。なお、共通導熱路２２の形成方法としては、放熱部１４の形成方法と同様の方法を用いることができる。また、共通導熱路２２が、グラウンド層や電源層としての役割を担っていてもよい。
【００２４】
以上、本発明の第２実施形態について説明したが、本発明は上記実施形態に限定されない。例えば、図３では、架橋導熱路１７を設けたが、本発明は架橋導熱路を設けなくてもよい。また、図３では、第１半導体素子１２と第２半導体素子１３との間に電気絶縁基材を１層のみ配置したが、２層以上の電気絶縁基材を配置してもよい。また、第２半導体素子１３を、電気絶縁層２１の電気絶縁基材２１ｄ側の主面２１２に実装してもよい。また、第１及び第２半導体素子１２，１３以外の半導体素子（図示せず）を更に実装してもよい。また、第１導熱路、第２導熱路、架橋導熱路及び放熱部の個数についても、図３に示す個数に限定されない。また、第１及び第２導熱路１５，１６が、それぞれ異なる断面積を有していてもよい。また、放熱部１４を電気絶縁層２１の両側の主面２１１，２１２に設けてもよい。また、電気絶縁層２１の側面２１３に、第２放熱部（図示せず）を更に設けてもよい。なお、図３においては、本発明を説明する上で必要となる部材のみを描画したが、通常、電気絶縁層２１には、電気信号を伝送するビア導体や電極端子等が設けられている。もちろん、第１導熱路１５や第２導熱路１６が、電気信号を伝送するビア導体としての役割を担っていてもよいし、放熱部１４が、電極端子としての役割を担っていてもよい。
【００２５】
［第３実施形態］
次に、本発明の第３実施形態について適宜図面を参照して説明する。参照する図４は、本発明の第３実施形態に係る半導体素子実装構造体の模式断面図である。なお、図４において、上述した第１実施形態に係る半導体素子実装構造体１（図１参照）と同一構成のものには同一の符号を付し、その説明は省略する。
【００２６】
図４に示すように、第３実施形態に係る半導体素子実装構造体３は、第１及び第２半導体素子１２，１３がフリップチップ実装されている。また、第２導熱路１６は、電気絶縁基材１１ａ，１１ｂの厚み方向に形成されたサーマルビアから構成されている。また、第１半導体素子１２と第１導熱路１５の接続箇所には、第１半導体素子１２側から順に集熱パッド３１、導熱用バンプ３２及び集熱ランド３３が設けられている。同様に、第２半導体素子１３と第２導熱路１６の接続箇所、及び第２半導体素子１３と架橋導熱路１７の接続箇所には、それぞれ第２半導体素子１３側から順に集熱パッド３１、導熱用バンプ３２及び集熱ランド３３が設けられている。その他の構成は、上述した半導体素子実装構造体１（図１参照）と同様である。これにより、第１及び第２半導体素子１２，１３から、それぞれ第１及び第２導熱路１５，１６へ効率よく熱を伝導させることができるため、第１及び第２半導体素子１２，１３から発生する熱をより効率良く放熱させることができる。
【００２７】
以上、本発明の第３実施形態について説明したが、本発明は上記実施形態に限定されない。例えば、図４では、架橋導熱路１７を設けたが、本発明は架橋導熱路を設けなくてもよい。また、第１半導体素子１２と第２半導体素子１３との間に配置される電気絶縁基材の層数についても、特に限定されない。また、第２半導体素子１３を、電気絶縁層１１の電気絶縁基材１１ｃ側の主面１１２に実装してもよい。また、第１及び第２半導体素子１２，１３以外の半導体素子（図示せず）を更に実装してもよい。また、第１導熱路、第２導熱路、架橋導熱路及び放熱部の個数についても、図４に示す個数に限定されない。また、第１及び第２導熱路１５，１６が、それぞれ異なる断面積を有していてもよい。また、放熱部１４を電気絶縁層１１の両側の主面１１１，１１２に設けてもよい。また、電気絶縁層１１の側面１１３に、第２放熱部（図示せず）を更に設けてもよい。なお、図４においては、本発明を説明する上で必要となる部材のみを描画したが、通常、電気絶縁層１１には、電気信号を伝送するビア導体や電極端子等が設けられている。もちろん、第１導熱路１５や第２導熱路１６が、電気信号を伝送するビア導体としての役割を担っていてもよいし、放熱部１４が、電極端子としての役割を担っていてもよい。
【００２８】
［第４実施形態］
次に、本発明の第４実施形態について適宜図面を参照して説明する。参照する図５は、本発明の第４実施形態に係る半導体素子実装構造体の模式断面図である。なお、図５において、上述した第１実施形態に係る半導体素子実装構造体１（図１参照）と同一構成のものには同一の符号を付し、その説明は省略する。
【００２９】
図５に示すように、第４実施形態に係る半導体素子実装構造体４は、第２半導体素子４３が、電気絶縁基材１１ｂを介して第１半導体素子４２を覆うように配置されている。また、第２半導体素子４３は、第１半導体素子４２に比べ面積が大きく、発熱密度が小さい。例えば第１半導体素子４２としては、中央演算素子（ＣＰＵ）のような演算機能を有する半導体素子を使用することができ、第２半導体素子４３としては、メモリのような記憶機能を有する半導体素子を使用することができる。また、第２導熱路１６は、電気絶縁基材１１ａ，１１ｂの厚み方向に形成されたサーマルビアから構成されている。その他の構成は、上述した半導体素子実装構造体１（図１参照）と同様である。これにより、面積がより大きい第２半導体素子４３と放熱部１４との間に、面積がより小さい第１半導体素子４２を収容した上で、第１及び第２半導体素子４２，４３のそれぞれに接続された第１及び第２導熱路１５，１６を介して、第１及び第２半導体素子４２，４３から発生する熱を放熱部１４から効率良く放熱させることができる。よって、放熱性が高い上、小型化が容易に実現できる半導体素子実装構造体を提供することができる。
【００３０】
以上、本発明の第４実施形態について説明したが、本発明は上記実施形態に限定されない。例えば、図５では、架橋導熱路１７を設けたが、本発明は架橋導熱路を設けなくてもよい。また、図５では、第１半導体素子４２と第２半導体素子４３との間に電気絶縁基材を１層のみ配置したが、２層以上の電気絶縁基材を配置してもよい。また、第２半導体素子４３を、電気絶縁層１１の電気絶縁基材１１ｃ側の主面１１２に実装してもよい。また、第１及び第２半導体素子４２，４３以外の半導体素子（図示せず）を更に実装してもよい。また、第１導熱路、第２導熱路、架橋導熱路及び放熱部の個数についても、図５に示す個数に限定されない。また、第１及び第２導熱路１５，１６が、それぞれ異なる断面積を有していてもよい。また、放熱部１４を電気絶縁層１１の両側の主面１１１，１１２に設けてもよい。また、電気絶縁層１１の側面１１３に、第２放熱部（図示せず）を更に設けてもよい。なお、図５においては、本発明を説明する上で必要となる部材のみを描画したが、通常、電気絶縁層１１には、電気信号を伝送するビア導体や電極端子等が設けられている。もちろん、第１導熱路１５や第２導熱路１６が、電気信号を伝送するビア導体としての役割を担っていてもよいし、放熱部１４が、電極端子としての役割を担っていてもよい。
【産業上の利用可能性】
【００３１】
上述したように、本発明における半導体素子実装構造体は、複数の半導体素子を高密度に実装した上で、複数の半導体素子から発生する熱を効率良く放熱させることができるため、ＭＣＰや多層配線基板等の半導体素子実装構造体の小型化を容易に達成することができる。よって、携帯電話等の小型化や薄型化が要求される電子機器に好適に使用できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１実施形態に係る半導体素子実装構造体の模式断面図である。
【図２】本発明の第１実施形態に係る半導体素子実装構造体の変形例を示す模式断面図である。
【図３】本発明の第２実施形態に係る半導体素子実装構造体の模式断面図である。
【図４】本発明の第３実施形態に係る半導体素子実装構造体の模式断面図である。
【図５】本発明の第４実施形態に係る半導体素子実装構造体の模式断面図である。
【図６】従来の放熱手段を備えた半導体素子実装構造体の模式断面図である。
【符号の説明】
【００３３】
１，２，３，４，１０  半導体素子実装構造体
１１，２１  電気絶縁層
１１ａ，１１ｂ，１１ｃ，２１ａ，２１ｂ，２１ｃ，２１ｄ  電気絶縁基材
１２，４２  第１半導体素子
１３，４３  第２半導体素子
１４    放熱部
１５    第１導熱路
１６    第２導熱路
１６ａ  導体パターン
１６ｂ  サーマルビア
１７    架橋導熱路
２２    共通導熱路
３１    集熱パッド
３２    導熱用バンプ
３３    集熱ランド
１１１，１１２，２１１，２１２  主面
１１３，２１３  側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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