(57)【要約】【課題】  容量を含むリファレンスセルを効率よく配置する。【解決手段】  第１のセンスアンプ２００と、第１のセンスアンプ２００に接続されたビット線ＢＬ１ａと、ビット線ＢＬ１ａに隣接して配置されるとともに、定電圧源に電気的に接続されたビット線ＢＬ２ａと、ソース・ドレインの一方がビット線ＢＬ１ａに接続されたトランジスタＴｒ１、ソース・ドレインの一方がビット線ＢＬ２ａに接続されるとともに、ソース・ドレインの他方がトランジスタＴｒ１のソース・ドレインの他方に接続されたトランジスタＴｒ２、およびトランジスタＴｒ１およびトランジスタＴｒ２のソース・ドレインの他方に接続された容量Ｃ１を含む第１のリファレンスセルＲＣ１と、を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のビット線と、
前記第１のビット線に隣接して配置された第２のビット線と、
ソース・ドレインの一方が前記第１のビット線に接続された第１のトランジスタ、ソース・ドレインの一方が前記第２のビット線に接続されるとともに、ソース・ドレインの他方が前記第１のトランジスタのソース・ドレインの他方に接続された第２のトランジスタ、および一方の電極が前記第１のトランジスタおよび前記第２のトランジスタのソース・ドレインの他方に接続された第１の容量を含む第１のリファレンスセルと、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
第１のセンスアンプをさらに含み、
前記第１のビット線は、前記第１のセンスアンプに接続され、
前記第２のビット線は、定電圧源に電気的に接続されたことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のビット線とは反対側において、前記第２のビット線に隣接して配置されるとともに、前記第１のセンスアンプに接続された第３のビット線と、
ソース・ドレインの一方が前記第２のビット線に接続された第３のトランジスタ、ソース・ドレインの一方が前記第３のビット線に接続されるとともに、ソース・ドレインの他方が前記第３のトランジスタのソース・ドレインの他方に接続された第４のトランジスタ、および一方の電極が前記第３のトランジスタおよび前記第４のトランジスタのソース・ドレインの他方に接続された第２の容量を含む第２のリファレンスセルと、
をさらに含むことを特徴とする半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１のビット線および前記第２のビット線を含み、並行して設けられた複数のビット線を含む第１のビット線群と、
前記第１のビット線群の前記複数のビット線の一端側に配置され、前記第１のセンスアンプを含む複数のセンスアンプを含む第１のセンスアンプ群と、
をさらに含み、
前記第１のビット線群において、前記第１のビット線および当該第１のビット線から偶数本目の前記ビット線は、一端側において、二本ずつ前記複数のセンスアンプの一つにそれぞれ接続され、前記センスアンプの一つに接続された二本ずつの前記ビット線の間に配置された前記ビット線は、前記定電圧源に電気的に接続されたことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１のビット線群の前記複数のビット線の前記一端側に設けられ、前記定電圧源に電気的に接続された第１の定電圧源接続用ワード線をさらに含み、
前記センスアンプの一つに接続された二本ずつの前記ビット線の間に配置された前記ビット線は、前記一端側において、前記第１の定電圧源接続用ワード線に接続され、当該第１の定電圧源接続用ワード線を介して前記定電圧源に電気的に接続されたことを特徴とする半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、
前記第１のビット線群の前記第２のビット線と同一線上に設けられた第４のビット線と、前記第４のビット線に隣接して設けられた第５のビット線と、を含み、前記第１のビット線群の前記複数のビット線とそれぞれ同一線上に設けられた複数のビット線を含む第２のビット線群をさらに含み、
前記第２のビット線群の前記複数のビット線の一端側に配置された複数のセンスアンプを含む第２のセンスアンプ群と、
をさらに含み、
前記第２のビット線群の前記複数のビット線の他端は、前記第１のビット線群の前記複数のビット線の他端と対向して設けられ、
前記第２のビット線群において、前記第４のビット線および前記第４のビット線から偶数本目の前記ビット線は、一端側において、二本ずつ前記第２のセンスアンプ群の前記複数のセンスアンプの一つにそれぞれ接続され、前記センスアンプの一つに接続された二本ずつの前記ビット線の間に配置された前記ビット線は、前記定電圧源に電気的に接続されたことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２のビット線群の前記複数のビット線の前記一端側に設けられ、前記定電圧源に電気的に接続された第２の定電圧源接続用ワード線をさらに含み、
前記第２のビット線群において、前記センスアンプの一つに接続された二本ずつの前記ビット線の間に配置された前記ビット線は、前記一端側において、前記第２の定電圧源接続用ワード線に接続され、当該第２の定電圧源接続用ワード線を介して前記定電圧源に電気的に接続されたことを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
前記第１のビット線群において、前記第１のビット線および当該第１のビット線から偶数本目の前記ビット線は、前記第２のビット線および当該第２のビット線から偶数本目の前記ビット線よりも長く形成され、
前記第２のビット線群において、前記第４のビット線および当該第４のビット線から偶数本目の前記ビット線は、前記第５のビット線および当該第５のビット線から偶数本目の前記ビット線よりも長く形成され、
前記第１のビット線群の前記第１のビット線および当該第１のビット線から偶数本目の前記ビット線と、前記第２のビット線群の前記第４のビット線および当該第４のビット線から偶数本目の前記ビット線とは、互い違いに隣接して配置された領域を有し、当該領域において、これらのビット線に接続された複数のメモリセルが配置されたことを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
第１の不純物拡散領域と、
第１のゲート領域を挟んで、前記第１の不純物拡散領域と反対側に位置する第２の不純物拡散領域と、
第２のゲート領域を挟んで前記第２の不純物拡散領域と反対側に位置する第３の不純物拡散領域と、
前記第１の不純物拡散領域に設けられるとともに、前記第１のビット線に接続された第１のコンタクトと、
前記第２の不純物拡散領域に設けられるとともに、前記第１の容量の前記一方の電極に接続された第２のコンタクトと、
前記第３の不純物拡散領域に設けられるとともに、前記第２のビット線に接続された第３のコンタクトと、
をさらに含み、
前記第１のトランジスタの第１のゲート電極は、前記第１のゲート領域に設けられ、
前記第２のトランジスタの第２のゲート電極は、前記第２のゲート領域に設けられたことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第２の不純物拡散領域は、前記第１の不純物拡散領域または前記第３の不純物拡散領域よりも広く形成されたことを特徴とする半導体装置。
【請求項１１】
請求項９または１０に記載の半導体装置において、
第３のゲート領域を挟んで、前記第３の不純物拡散領域と反対側に位置する第４の不純物拡散領域と、
第４のゲート領域を挟んで、前記第４の不純物拡散領域と反対側に位置する第５の不純物拡散領域と、
前記第３のゲート領域に設けられた第３のゲート電極を含む第３のトランジスタと、
前記第４のゲート領域に設けられた第４のゲート電極を含む第４のトランジスタと、
前記第１のビット線とは反対側において前記第２のビット線に隣接して配置された第３のビット線と、
前記第４の不純物拡散領域に設けられた第４のコンタクトと、
当該第４のコンタクトに一方の電極が接続された第２の容量と、
前記第５の不純物拡散領域に設けられるとともに、前記第３のビット線に接続された第５のコンタクトと、
をさらに含むことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第４の不純物拡散領域は、前記第３の不純物拡散領域または前記第５の不純物拡散領域よりも広く形成されたことを特徴とする半導体装置。
【請求項１３】
請求項１１または１２に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極との距離、または前記第３のゲート電極と前記第４のゲート電極との距離は、前記第２のゲート電極と前記第３のゲート電極との距離よりも広いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量を含むリファレンスセルを含む半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの読み出し動作を行う際には、以下のような処理が行われる。まず目的のメモリセルが接続されたビット線（データ線）の電圧をプリチャージ電圧にセットする。つづいて、そのメモリセルのトランジスタをオンとする。このとき、プリチャージ電圧にセットされたビット線の容量と、そのメモリセルの容量とが接続されることになり、メモリセルが１／０のいずれを記憶しているかにより、ビット線の電位が上下する。この変化を、セットされたプリチャージ電圧を基準として、センスアンプで増幅することによりメモリセルのデータが検出される。
【０００３】
従来、電源電圧（Ｖｃｃ）の半分の電圧（１／２Ｖｃｃ）がプリチャージ電圧として用いられている。一方、近年、ＤＲＡＭの消費電力を低減するために、電源電圧が低電圧下されてきている。そのため、メモリセルのトランジスタのドレイン−ソース間の電位差が１／２Ｖｃｃしかないと、電位差が小さく、メモリセルからデータを読み出してセンスアンプでメモリセルのデータを検出するまでに時間がかかってしまう。
【０００４】
このような問題を解決するために、ビット線のプリチャージ電圧をグランドとするグランドプリチャージ方式のＤＲＡＭの検討が進められている（特許文献１）。この方式のＤＲＡＭでは、１／２Ｖｃｃにプリチャージされたリファレンスセル（ダミーセル）を用い、センスアンプに接続されたビット線対の一方にメモリセルが、他方にリファレンスセルが接続される。ビット線対をグランドレベルにプリチャージした後、メモリセルおよびリファレンスセルの容量をそれぞれビット線に接続する。次いで、センスアンプでメモリセルからの出力とリファレンスセルからの出力との電位差を検知、増幅することにより、メモリセルのデータが検出される。
【０００５】
このように、プリチャージ電圧をグランドとすることにより、メモリセルのトランジスタのドレイン−ソース間の電位差を大きくすることができ、メモリセルからデータを読み出してセンスアンプでメモリセルのデータを検出する時間を短縮できることが期待される。
【特許文献１】特開２００４−２６５５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
グランドプリチャージ方式のＤＲＡＭにおいては、リファレンスセルが必要となるため、効率よくリファレンスセルを配置し、半導体装置の面積の増加を抑える工夫が必要となる。また、リファレンスセルの容量を所定の電圧にセットするために、定電圧源と接続するための経路が必要となる。
【課題を解決するための手段】
【０００７】
本発明によれば、
第１のビット線と、
前記第１のビット線に隣接して配置された第２のビット線と、
ソース・ドレインの一方が前記第１のビット線に接続された第１のトランジスタ、ソース・ドレインの一方が前記第２のビット線に接続されるとともに、ソース・ドレインの他方が前記第１のトランジスタのソース・ドレインの他方に接続された第２のトランジスタ、および一方の電極が前記第１のトランジスタおよび前記第２のトランジスタのソース・ドレインの他方に接続された第１の容量を含む第１のリファレンスセルと、
を含むことを特徴とする半導体装置が提供される。
【０００８】
このような構成とすれば、たとえば一方のビット線を介して第１の容量を定電圧源に接続し、第１の容量に電荷を蓄積しておき、その電荷を所定のタイミングで第１の容量から他方のビット線を介して取り出すことができる。その際、電荷の書き込みおよび読み出しがビット線を介して行われるので、第１のリファレンスセルを効率よく配置することができる。
【０００９】
本発明の半導体装置は、第１のセンスアンプをさらに含むことができ、前記第１のビット線は、前記第１のセンスアンプに接続することができ、また前記第２のビット線は、定電圧源に電気的に接続することができる。
【００１０】
このような構成とすることにより、第２のビット線を用いて第１のリファレンスセルに所定の電荷を蓄積するとともに、第１のビット線を用いてリファレンスセルから電荷を取り出し、センスアンプに出力することができる。
【００１１】
本発明の半導体装置は、前記第１のセンスアンプに接続された第３のビット線と、前記第３のビット線に接続されたメモリセルとをさらに含むことができる。本発明の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）を含むことができ、第１のビット線、第２のビット線、第１のリファレンスセル、および第３のビット線は、ＤＲＡＭ構造中に含まれる構成とすることができる。ここで、ＤＲＡＭ構造は、大部分の領域で、ビット線およびワード線が規則正しく繰り返しパターンで形成されるとともに、一部の領域で不規則な部分を含む構成とすることができる。本発明の第１のリファレンスセルは、そのような不規則な部分に配置することができる。
【００１２】
また、本発明の半導体装置において、ＤＲＡＭは、メモリセルの読み出し操作を行う際にビット線のプリチャージ電圧をグランドとするグランドプリチャージ方式とすることができる。本発明の半導体装置において、定電圧源は、１／２Ｖｃｃ（Ｖｃｃは電源電圧）を供給する構成とすることができる。
【００１３】
本発明の半導体装置は素子分離膜で他の領域から分離された複数の素子形成領域を有する構成とすることができる。各素子形成領域は、３つの不純物拡散領域とその間に設けられた２つのゲート電極とを含む構成とすることができる。本発明の半導体装置は、このような素子形成領域が規則正しく配置された構成とすることができる。ここで、第２の不純物拡散領域は、複数の素子形成領域が規則正しく配置された場合に、一の素子分離膜で分離される２つの素子形成領域の素子分離膜を介して隣接する２つの不純物拡散領域が、素子分離膜で分離されることなく接続して形成された構成とすることができる。つまり、第２の不純物拡散領域は第１の不純物拡散領域および第３の不純物拡散領域よりも広く形成される。本発明によれば、複数の素子形成領域が規則正しく配置された構成の半導体装置において、一部の素子形成領域を接続した構成とするだけで、効率よくリファレンスセルを配置することができる。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、容量を含むリファレンスセルを効率よく配置することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には共通の符号を付し、適宜説明を省略する。本実施の形態において、半導体装置は、ＤＲＡＭである。本実施の形態において、ＤＲＡＭは、メモリセルの読み出し操作を行う際にビット線のプリチャージ電圧をグランドとするグランドプリチャージ方式である。
【００１６】
図１は、本実施の形態における半導体装置の構成を示す回路図である。
半導体装置１００は、第１のセンスアンプ２００と、第１のセンスアンプ２００に接続されたビット線ＢＬ１（第１のビット線）と、ビット線ＢＬ１に隣接して配置されるとともに、定電圧源に電気的に接続されたビット線ＢＬ２（第２のビット線）と、ソース・ドレインの一方がビット線ＢＬ１に接続されたトランジスタＴｒ１（第１のトランジスタ）、ソース・ドレインの一方が第２のビット線ＢＬ２に接続されるとともに、ソース・ドレインの他方がトランジスタＴｒ１のソース・ドレインの他方に接続されたトランジスタＴｒ２（第２のトランジスタ）、および一方の電極がトランジスタＴｒ１およびトランジスタＴｒ２のソース・ドレインの他方に接続された容量Ｃ１（第１の容量）を含む第１のリファレンスセルＲＣ１とを含む。
【００１７】
半導体装置１００は、図中縦方向に延在するビット線ＢＬ１、ビット線ＢＬ２、ビット線ＢＬ３、およびビット線ＢＬ４を含む複数のビット線を含む。本実施の形態において、各ビット線ＢＬ１〜ＢＬ４は、途中で切断された構造を有する。たとえば、ビット線ＢＬ２は、ビット線ＢＬ２ａおよびビット線ＢＬ２ｂにより構成される。また、たとえば、ビット線ＢＬ３は、ビット線ＢＬ３ａおよびビット線ＢＬ３ｂにより構成される。各ビット線ＢＬ１〜ＢＬ４の切断部よりも図中上側のビット線ＢＬ１ａ、ビット線ＢＬ２ａ、ビット線ＢＬ３ａにより、第１のビット線群が構成される。また、各ビット線ＢＬ１〜ＢＬ４の切断部よりも図中下側のビット線ＢＬ２ｂ、ビット線ＢＬ３ｂ、およびビット線ＢＬ４ｂにより、第２のビット線群が構成される。
【００１８】
半導体装置１００は、図中横方向に延在するワード線ＷＬ１、ワード線ＷＬ３、ワード線ＷＬ４、ワード線ＷＬ５、ワード線ＷＬ６、ワード線ＷＬ８、ワード線ＷＬ１０、ワード線ＷＬ６’、ワード線ＷＬ５’、ワード線ＷＬ４’、ワード線ＷＬ３’、およびワード線ＷＬ１’を含む複数のワード線を含む。複数のワード線は、複数のビット線に略垂直な方向に延在し、複数のビット線に交差して設けられる。
【００１９】
半導体装置１００は、ビット線ＢＬ３ａに接続された第１のメモリセルＭＣ１と、ビット線ＢＬ１ａに接続された第２のメモリセルＭＣ２と、ビット線ＢＬ４ｂに接続された第３のメモリセルＭＣ３と、ビット線ＢＬ２ｂに接続された第４のメモリセルＭＣ４とを含む。
【００２０】
第１のメモリセルＭＣ１は、ソース・ドレインの一方がビット線ＢＬ３ａに接続され、ゲートがワード線ＷＬ８に接続されたトランジスタＴｒ５と、一方の電極がトランジスタＴｒ５のソース・ドレインの他方に接続された容量Ｃ３とを含む。第２のメモリセルＭＣ２は、ソース・ドレインの一方がビット線ＢＬ１ａに接続され、ゲートがワード線ＷＬ１０に接続されたトランジスタＴｒ６と、一方の電極がトランジスタＴｒ６のソース・ドレインの他方に接続された容量Ｃ４とを含む。第３のメモリセルＭＣ３は、ソース・ドレインの一方がビット線ＢＬ４ｂに接続され、ゲートがワード線ＷＬ１０に接続されたトランジスタＴｒ１１と、一方の電極がトランジスタＴｒ１１のソース・ドレインの他方に接続された容量Ｃ７とを含む。第４のメモリセルＭＣ４は、ソース・ドレインの一方がビット線ＢＬ２ｂに接続され、ゲートがワード線ＷＬ８に接続されたトランジスタＴｒ１２と、一方の電極がトランジスタＴｒ１２のソース・ドレインの他方に接続された容量Ｃ８とを含む。
【００２１】
半導体装置１００は、第１のリファレンスセルＲＣ１と、第２のリファレンスセルＲＣ２と、第３のリファレンスセルＲＣ３と、第４のリファレンスセルＲＣ４とを含む。
【００２２】
第１のリファレンスセルＲＣ１は、ソース・ドレインの一方がビット線ＢＬ１ａに接続され、ゲートがワード線ＷＬ６に接続されたトランジスタＴｒ１と、ソース・ドレインの一方がビット線ＢＬ２ａに接続され、ゲートがワード線ＷＬ５に接続され、ソース・ドレインの他方が、トランジスタＴｒ１のソース・ドレインの他方に接続されたトランジスタＴｒ２と、一方の電極がトランジスタＴｒ１のソース・ドレインの他方、およびトランジスタＴｒ２のソース・ドレインの他方に接続された容量Ｃ１とを含む。第２のリファレンスセルＲＣ２は、ソース・ドレインの一方がビット線ＢＬ２ａに接続され、ゲートがワード線ＷＬ４に接続されたトランジスタＴｒ３と、ソース・ドレインの一方がビット線ＢＬ３ａに接続され、ゲートがワード線ＷＬ３に接続され、ソース・ドレインの他方が、トランジスタＴｒ３のソース・ドレインの他方に接続されたトランジスタＴｒ４と、一方の電極がトランジスタＴｒ３のソース・ドレインの他方、およびトランジスタＴｒ４のソース・ドレインの他方に接続された容量Ｃ２とを含む。
【００２３】
第３のリファレンスセルＲＣ３は、ソース・ドレインの一方がビット線ＢＬ２ｂに接続され、ゲートがワード線ＷＬ３’に接続されたトランジスタＴｒ７と、ソース・ドレインの一方がビット線ＢＬ３ｂに接続され、ゲートがワード線ＷＬ４’に接続され、ソース・ドレインの他方が、トランジスタＴｒ７のソース・ドレインの他方に接続されたトランジスタＴｒ８と、一方の電極がトランジスタＴｒ７のソース・ドレインの他方、およびトランジスタＴｒ８のソース・ドレインの他方に接続された容量Ｃ５とを含む。第４のリファレンスセルＲＣ４は、ソース・ドレインの一方がビット線ＢＬ３ｂに接続され、ゲートがワード線ＷＬ５’に接続されたトランジスタＴｒ９と、ソース・ドレインの一方がビット線ＢＬ４ｂに接続され、ゲートがワード線ＷＬ６’に接続され、ソース・ドレインの他方が、トランジスタＴｒ９のソース・ドレインの他方に接続されたトランジスタＴｒ１０と、一方の電極がトランジスタＴｒ９のソース・ドレインの他方、およびトランジスタＴｒ１０のソース・ドレインの他方に接続された容量Ｃ６とを含む。
【００２４】
半導体装置１００は、さらに、ビット線ＢＬ１ａおよびビット線ＢＬ３ａの一端に接続された第１のセンスアンプ２００と、ビット線ＢＬ２ｂおよびビット線ＢＬ４ｂの一端に接続された第２のセンスアンプ２０２とを含む。
【００２５】
また、ビット線ＢＬ２ａの一端はワード線ＷＬ１に接続され、ビット線ＢＬ３ｂの一端は ワード線ＷＬ１’に接続される。ここで図示していないが、ワード線ＷＬ１およびワード線ＷＬ１’は、定電圧源に電気的に接続され、定電圧源接続用ワード線として機能する。本実施の形態において、ワード線ＷＬ１およびワード線ＷＬ１’は、１／２Ｖｃｃ電源に接続される。
【００２６】
図２は、本実施の形態における半導体装置１００の構成を示す上面図である。
半導体装置１００は、図１に示した構造に加えて、複数のビット線ＢＬ５およびＢＬ６、複数のワード線ＷＬ２、ＷＬ７、ＷＬ９、ＷＬ１１、ＷＬ１２、ＷＬ１３、およびＷＬ２’、第３のセンスアンプ２０４、ならびに第４のセンスアンプ２０６をさらに含む。
【００２７】
半導体装置１００は、中心部にメモリセル領域が形成され、メモリセル領域の両側に第１のリファレンスセル領域および第２のリファレンスセル領域が形成される。第１のリファレンスセル領域の端部には、第１のセンスアンプ２００および第３のセンスアンプ２０４により構成される第１のセンスアンプ群が配置される。第１のリファレンスセル領域において、ビット線ＢＬ２ａおよびビット線ＢＬ２ａから偶数本目のビット線は、ワード線ＷＬ１に接続され、ワード線ＷＬ１を介して定電圧源に電気的に接続される。また、ビット線ＢＬ１ａおよびビット線ＢＬ１ａから偶数本目のビット線は、二本ずつ第１のセンスアンプ群のセンスアンプの一つにそれぞれ接続される。
【００２８】
同様に、第２のリファレンスセル領域の端部には、第２のセンスアンプ２０２および第４のセンスアンプ２０６により構成される第２のセンスアンプ群が配置される。第２のリファレンスセル領域において、ビット線ＢＬ１ｂ（またはビット線ＢＬ３ｂ）およびビット線ＢＬ１ｂ（またはビット線ＢＬ３ｂ）から偶数本目のビット線は、ワード線ＷＬ１’に接続され、ワード線ＷＬ１’を介して定電圧源に電気的に接続される。また、ビット線ＢＬ２ｂおよびビット線ＢＬ２ｂから偶数本目のビット線は、二本ずつ第２のセンスアンプ群のセンスアンプの一つにそれぞれ接続される。なお、ここでは説明のためにメモリセル領域を簡略化して示しているが、半導体装置１００は、メモリセル領域に、図示した以外のワード線とメモリセルをさらに複数含むことができる。
【００２９】
また、第１のビット線群において、ビット線ＢＬ１ａおよびビット線ＢＬ１ａから偶数本目のビット線は、ビット線ＢＬ２ａおよびビット線ＢＬ２ａから偶数本目のビット線よりも長く形成される。第２のビット線群において、ビット線ＢＬ２ｂおよびビット線ＢＬ２ｂから偶数本目のビット線は、ビット線ＢＬ３ｂおよびビット線ＢＬ３ｂから偶数本目のビット線よりも長く形成される。第１のビット線群のビット線ＢＬ１ａとビット線ＢＬ１ａから偶数本目のビット線と、第２のビット線群のビット線ＢＬ２ｂおよびビット線ＢＬ２ｂから偶数本目のビット線とは、互い違いに隣接して配置された領域を有し、当該領域において、これらのビット線に接続された複数のメモリセルが配置される。
【００３０】
ここで、ワード線ＷＬ２およびワード線ＷＬ２’はダミーである。また、ビット線ＢＬ４ａ、ＢＬ１ｂ、およびＢＬ５ｂ等もメモリセルやリファレンスセルと接続されているわけではなく、半導体装置１００の動作には寄与しない。半導体装置１００の動作を考慮すると、半導体装置１００は、ワード線ＷＬ２またはＷＬ２’あるいはビット線ＢＬ４ａ、ＢＬ１ｂ、またはＢＬ５ｂを有しない構成とすることもできる。しかし、半導体装置１００を形成する際に、ビット線やワード線をできるだけ規則正しく繰り返しパターンで配置した方が、寸法ずれが生じにくい。そのため、本実施の形態において、半導体装置１００はこれらのダミーのワード線やビット線を有する構成とすることができる。これにより、半導体装置１００を精度よく形成することができる。ただし、ビット線ＢＬ４ａ、ＢＬ１ｂ、およびＢＬ５ｂは、必ずしもワード線ＷＬ１やワード線ＷＬ１’と接続されていなくてもよい。また、半導体装置１００は、ここでは図示した以外にも、ダミーのビット線やワード線を含むことができる。このようなダミーのビット線やワード線を形成することにより、実効的なビット線やワード線のパターン崩れを防ぐことができ、半導体装置１００の特性を良好に保つことができる。
【００３１】
本実施の形態において、半導体装置１００は、素子分離膜（図２では不図示）で他の領域から分離された複数の素子形成領域１０３を含む。各素子形成領域１０３は、３つの不純物拡散領域とその間に設けられた２つのゲート電極とを含む構成とすることができる。本実施の形態において、各素子形成領域１０３は、二つのワード線と一つのビット線とを横切るように、ワード線およびビット線に対して斜めに形成される。本実施の形態において、第１のリファレンスセルＲＣ１や第２のリファレンスセルＲＣ２が形成されるリファレンスセル形成領域では、素子形成領域１０３は、３つの素子形成領域１０３が素子分離膜で分離されることなく連続して接続された構成とされる。同様に、第３のリファレンスセルＲＣ３および第４のリファレンスセルＲＣ４が形成されるリファレンスセル形成領域でも、素子形成領域１０３は、３つの素子形成領域１０３が素子分離膜で分離されることなく連続して接続された構成とされる。
【００３２】
また、ワード線を規則正しく繰り返しパターンで形成した場合、ワード線ＷＬ３とワード線ＷＬ４との間、ワード線ＷＬ５とワード線ＷＬ６との間、ワード線ＷＬ６’とワード線ＷＬ５’との間、およびワード線ＷＬ４’とワード線ＷＬ３’との間には、それぞれ１本のワード線が形成される設計となっている。本実施の形態においては、ワード線ＷＬ３とワード線ＷＬ４との間、ワード線ＷＬ５とワード線ＷＬ６との間、ワード線ＷＬ６’とワード線ＷＬ５’との間、およびワード線ＷＬ４’とワード線ＷＬ３’との間にはワード線が形成されない。このような構成とすることにより、リファレンスセルにおいて定電圧源に接続されたコンタクトと容量との間にトランジスタが１つだけ形成された構成とすることができ、トランジスタの電流駆動能力を高く保ち、容量に効率よく電荷を蓄積することができる。すなわち、これらのワード線の間に、従来通り規則正しくワード線を配置すると、リファレンスセルにおいて、定電圧源に接続されたコンタクトと容量との間に２つのトランジスタが直列接続された構成となってしまう。そうなると、トランジスタの電流駆動能力が低下し、容量への電荷の蓄積を効率よく行うことができなくなってしまう。本実施の形態における半導体装置１００によれば、このような課題を解決することができる。
【００３３】
図３は、図２のＡ−Ａ’断面図である。ここでは、半導体装置１００の第１のリファレンスセル領域ＲＣ１および第２のリファレンスセルＲＣ２の構成を示す。
半導体装置１００は、不純物拡散領域１０２ａ（第１の不純物拡散領域）と、第１のゲート領域を挟んで、不純物拡散領域１０２ａと反対側に位置する不純物拡散領域１０２ｂ（第２の不純物拡散領域）と、第２のゲート領域を挟んで不純物拡散領域１０２ｂと反対側に位置する不純物拡散領域１０２ｃ（第３の不純物拡散領域）と、第３のゲート領域を挟んで、不純物拡散領域１０２ｃと反対側に位置する不純物拡散領域１０２ｄ（第４の不純物拡散領域）と、第４のゲート領域を挟んで、不純物拡散領域１０２ｄと反対側に位置する不純物拡散領域１０２ｅ（第５の不純物拡散領域）とを含む。
【００３４】
また、半導体装置１００は、不純物拡散領域１０２ａに設けられた第１のコンタクト１２０と、第１のゲート領域に設けられたワード線ＷＬ６（第１のゲート電極）を含むトランジスタＴｒ１（第１のトランジスタ）と、不純物拡散領域１０２ｂに設けられた第２のコンタクト１２１と、当該第２のコンタクト１２１に一方の電極が接続された容量Ｃ１（第１の容量）と、第２のゲート領域に設けられたワード線ＷＬ５（第２のゲート電極）を含むトランジスタＴｒ２（第２のトランジスタ）と、不純物拡散領域１０２ｃに設けられた第３のコンタクト１２２とを含む。トランジスタＴｒ１、容量Ｃ１、およびトランジスタＴｒ２とで第１のリファレンスセルＲＣ１が構成される。
【００３５】
半導体装置１００は、第３のゲート領域に設けられたワード線ＷＬ４（第３のゲート電極）を含むトランジスタＴｒ３（第３のトランジスタ）と、不純物拡散領域１０２ｄに設けられた第４のコンタクト１２３と、当該第４のコンタクト１２３に一方の電極が接続された容量Ｃ２（第２の容量）と、第４のゲート領域に設けられたワード線ＷＬ３（第４のゲート電極）を含むトランジスタＴｒ４（第４のトランジスタ）と、不純物拡散領域１０２ｅに設けられた第５のコンタクト１２４とを含む。トランジスタＴｒ３、容量Ｃ２、およびトランジスタＴｒ４とで第２のリファレンスセルＲＣ２が構成される。
【００３６】
ここで、不純物拡散領域１０２ｂおよび不純物拡散領域１０２ｄは、不純物拡散領域１０２ａ、不純物拡散領域１０２ｃ、および不純物拡散領域１０２ｅよりも広く形成される。また、ワード線ＷＬ６（第１のゲート電極）とワード線ＷＬ５（第２のゲート電極）との距離およびワード線ＷＬ４（第３のゲート電極）とワード線ＷＬ３（第４のゲート電極）との距離は、ワード線ＷＬ５とワード線ＷＬ４との距離よりも広く形成される。
【００３７】
半導体装置１００は、半導体基板１０１と、半導体基板１０１に形成された複数の不純物拡散領域１０２（１０２ａ〜１０２ｅを含む）と、複数の不純物拡散領域１０２を他の領域から電気的に分離する素子分離膜１０４とを含む。半導体装置１００は、半導体基板１０１上に形成された第１の層間絶縁膜１０６と、その上に形成された第２の層間絶縁膜１０８と、その上に形成された第３の層間絶縁膜１１０と、その上に形成された第４の層間絶縁膜１１２とを含む。
【００３８】
第１のコンタクト１２０、第３のコンタクト１２２、および第５のコンタクト１２４は、それぞれ、ビット線ＢＬ１ａ、ビット線ＢＬ２ａ、およびビット線ＢＬ３ａに接続される。すなわち、ビット線ＢＬ２ａに電荷が供給された状態で、たとえばワード線ＷＬ５が高電圧とされると、第３のコンタクト１２２、不純物拡散領域１０２ｃ、不純物拡散領域１０２ｂ、第２のコンタクト１２１を介して容量Ｃ１に電荷が供給される。この状態で、ワード線ＷＬ６が高電圧とされると、容量Ｃ１に蓄積されていた電荷が不純物拡散領域１０２ｂ、不純物拡散領域１０２ａ、および第１のコンタクト１２０を介してビット線ＢＬ１ａに供給され、第１のセンスアンプ２００に出力される。
【００３９】
図４は、図２のＢ−Ｂ’断面図である。ここでは、半導体装置１００の第２のメモリセルＭＣ２および第４のメモリセルＭＣ４の構成を示す。
半導体装置１０１上には、ワード線ＷＬ１１、ワード線ＷＬ１０、ワード線ＷＬ９、ワード線ＷＬ８、およびワード線ＷＬ７がこの順で規則正しく配置される。各ワード線間にはコンタクト１２６が設けられる。図中、ワード線ＷＬ１１の左のコンタクト１２６、ワード線ＷＬ１０とワード線ＷＬ９との間のコンタクト１２６、ワード線ＷＬ９とワード線ＷＬ８との間のコンタクト１２６、ワード線ＷＬ７の右のコンタクト１２６は、それぞれ、容量（Ｃ４またはＣ８）に接続される。ワード線ＷＬ１１とワード線ＷＬ１０との間のコンタクト１２６は、ビット線ＢＬ１ａに接続され、ワード線ＷＬ８とワード線ＷＬ７との間のコンタクト１２６は、ビット線ＢＬ２ｂに接続される。
【００４０】
また、半導体装置１００において、それぞれ素子分離膜１０４で囲まれた素子形成領域１０３には、三つの不純物拡散領域１０２が設けられる。不純物拡散領域１０２間のゲート領域には、ワード線が設けられ、ワード線とその両側の不純物拡散領域１０２とでトランジスタを構成する。なお、本図において、ワード線ＷＬ９は、素子分離膜１０４上に形成され、トランジスタのゲートとしては機能していない。しかし、図２を参照すれば明らかなように、ワード線ＷＬ９は、他の素子形成領域１０３において、トランジスタのゲートとして機能する。本実施の形態において、不純物拡散領域、ワード線、コンタクト、ビット線、および容量等を規則正しく配置することにより、半導体装置１０１上にメモリセルを効率よく形成することができる。
【００４１】
以上のような構成とすることにより、大部分の領域で、ビット線、ワード線、および素子形成領域が規則正しく繰り返しパターンで形成された構成の半導体装置に、メモリセルおよびリファレンスセルを効率よく配置することができる。とくに、リファレンスセルと定電圧源とを接続する経路としてワード線、ビット線、および不純物拡散領域を用いるので、新たな領域を設けることなく、リファレンスセルを配置することができる。また、定電圧源と電気的に接続された一のビット線を２つのリファレンスセルで共有するため、より効率のよい配置を行うことができる。
【００４２】
次に、図１から図４を参照して、以上のように構成された半導体装置１００の動作を説明する。
ここでは、第１のメモリセルＭＣ１からデータを読み出す処理を説明する。第１のメモリセルＭＣ１からデータを読み出す際には、リファレンスセルとして第１のリファレンスセルＲＣ１が用いられ、第１のセンスアンプ２００により第１のメモリセルＭＣ１と第１のリファレンスセルＲＣ１からの出力電位差に基づき、第１のメモリセルＭＣ１の容量Ｃ３の記憶データ「１」または「０（ゼロ）」を読み出す。
【００４３】
最初に、ビット線ＢＬ１ａおよびビット線ＢＬ３ａの電位をゼロ（ＧＮＤ）にする。このとき、ビット線ＢＬ２ａは、１／２Ｖｃｃ電源に接続されているため、ビット線ＢＬ２ａの電位は１／２Ｖｃｃである。
【００４４】
つづいて、ワード線ＷＬ５に電圧を印加し、トランジスタＴｒ２をオンとする。これにより、容量Ｃ１に１／２Ｖｃｃの電荷が蓄積する。次いで、ワード線ＷＬ６とワード線ＷＬ８に電圧を印加する。これにより、トランジスタＴｒ１およびトランジスタＴｒ５がオンとなり、第１のメモリセルＭＣ１の容量Ｃ３の記憶データと第１のリファレンスセルＲＣ１の容量Ｃ１のデータがそれぞれ、ビット線ＢＬ３ａおよびビット線ＢＬ１ａを介して第１のセンスアンプ２００に入力される。第１のセンスアンプ２００において、第１のメモリセルＭＣ１からの出力と第１のリファレンスセルＲＣ１の容量Ｃ１からの出力との電位差が検知・増幅され、第１のメモリセルＭＣ１の記憶データが検出される。
【００４５】
同様の処理により、第２のメモリセルＭＣ２からデータを読み出す際には、リファレンスセルとして第２のリファレンスセルＲＣ２が用いられ、第１のセンスアンプ２００により第２のメモリセルＭＣ２と第２のリファレンスセルＲＣ２からの出力電位差に基づき、第２のメモリセルＭＣ２の容量Ｃ４の記憶データ「１」または「０（ゼロ）」が検出される。
【００４６】
同様に、第３のメモリセルＭＣ３からデータを読み出す際には、リファレンスセルとして第３のリファレンスセルＲＣ３が用いられ、第２のセンスアンプ２０２により第３のメモリセルＭＣ３と第３のリファレンスセルＲＣ３からの出力電位差に基づき、第３のメモリセルＭＣ３の容量Ｃ７の記憶データ「１」または「０（ゼロ）」が検出される。
【００４７】
同様に、第４のメモリセルＭＣ４からデータを読み出す際には、リファレンスセルとして第４のリファレンスセルＲＣ４が用いられ、第２のセンスアンプ２０２により第４のメモリセルＭＣ４と第４のリファレンスセルＲＣ４からの出力電位差に基づき、第４のメモリセルＭＣ４の容量Ｃ８の記憶データ「１」または「０（ゼロ）」が検出される。
【００４８】
なお、ここでは、第１のメモリセルＭＣ１、第２のメモリセルＭＣ２、第３のメモリセルＭＣ３、および第４のメモリセルＭＣ４を一つずつしか図示していないが、半導体装置１００は、ビット線ＢＬ３ａ、ビット線ＢＬ１ａ、ビット線ＢＬ２ｂ、およびビット線ＢＬ４ｂにそれぞれ接続された複数のメモリセルを含むことができる。電圧を印加するワードラインを適宜選択することにより、上述したのと同様の手順により、各ビット線に接続されたメモリセルの容量の記憶データを読み出すことができる。
【００４９】
本実施の形態における半導体装置１００によれば、リファレンスセルと定電圧源との電気的接続にワード線、ビット線、および不純物拡散領域を用いるので、新たな領域を設けることなく、リファレンスセルを配置することができる。これにより、グランドプリチャージ方式のＤＲＡＭを簡易な構成で実現することができる。
【００５０】
次に、本実施の形態における半導体装置１００の製造方法を説明する。以下、図５〜図１０を参照して説明する。
まず、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により、シリコン基板である半導体基板１０１の素子形成領域１０３以外の領域に、素子分離膜１０４を形成する（図５）。このとき、リファレンスセル形成領域においては、他の領域よりも素子形成領域が広く形成される。
【００５１】
つづいて、半導体基板１０１全面に熱処理によりシリコン酸化膜を形成する。次いで、シリコン酸化膜上にＣＶＤ法によりポリシリコン膜を形成する。つづいて、リソグラフィ技術により、ポリシリコン膜をパターニングする。これにより、複数のワード線が形成される（図６）。このとき、第１のリファレンス領域において、ワード線ＷＬ３とワード線ＷＬ４との間隔およびワード線ＷＬ５とワード線ＷＬ６との間隔は、これらの間にワード線がそれぞれ１本ずつ形成されることを想定して設計されるが、ワード線ＷＬ３とワード線ＷＬ４との間およびワード線ＷＬ５とワード線ＷＬ６との間には、ワード線が形成されないようにパターニングされる。同様に、第２のリファレンス領域において、ワード線ＷＬ３’とワード線ＷＬ４’との間隔およびワード線ＷＬ５’とワード線ＷＬ６’との間隔は、これらの間にワード線がそれぞれ１本ずつ形成されることを想定して設計されるが、ワード線ＷＬ３’とワード線ＷＬ４’との間およびワード線ＷＬ５’とワード線ＷＬ６’との間には、ワード線が形成されないようにパターニングされる。なお、これらの領域にワード線を形成しないことにより、ワード線の繰り返しパターンがくずれるため、ワード線の寸法ずれが生じるおそれがある。本実施の形態における半導体装置１００の製造方法において、繰り返しパターンでない部分のワード線については、予め寸法ずれを算出しておき、その寸法ずれを補正するように、他の部分のワード線とはパターン幅が異なるマスクを用いてワード線形成のパターニングを行うことができる。これにより、半導体装置１００のワード線の寸法ずれを防ぐことができる。
【００５２】
つづいて、ワード線をマスクとして、半導体基板１０１にイオン注入を行い、不純物拡散領域１０２を形成する（図７）。その後、半導体基板１０１上全面に、第１の層間絶縁膜１０６（図３および図４参照）を形成する。このとき、第１の層間絶縁膜１０６を形成する前に、半導体基板１０１上全面にエッチングストッパ膜を形成してもよい。次いで、第１の層間絶縁膜１０６を選択的に除去して、半導体基板１０１の不純物拡散領域１０２に達するスルーホールを形成する。つづいて、スルーホール内に金属材料を埋め込み、スルーホール外部に露出した金属材料をＣＭＰ（Chemical Mechanical polishing）により除去する。これにより、コンタクトが形成される（図８）。
【００５３】
つづいて、第１の層間絶縁膜１０６上の対応するコンタクト上に、複数のビット線を形成する（図９）。このとき、ビット線ＢＬ１、ビット線ＢＬ３、およびビット線ＢＬ５は、図中下の第２のリファレンスセル領域側で切断部を有するように形成する。また、ビット線ＢＬ２、ビット線ＢＬ４、およびビット線ＢＬ６は、図中上の第１のリファレンスセル領域側で切断部を有するように形成する。これにより、一直線上に配置されたビット線の一部を定電圧源と電気的に接続するために用い、他の部分をセンスアンプに接続する構成とすることができる。
【００５４】
次いで、第１の層間絶縁膜１０６上の半導体基板１０１全面に第２の層間絶縁膜１０８（図３および図４参照）を形成する。つづいて、第２の層間絶縁膜１０８を選択的に除去して、所定のコンタクトに達する凹部を形成する。つづいて、凹部内に金属材料を埋め込み、凹部外部に露出した金属材料をＣＭＰにより除去する。これにより、第１の層間絶縁膜１０６に形成されたコンタクトに接続されたプラグが形成される。その後、第２の層間絶縁膜１０８上に第３の層間絶縁膜１１０（図３および図４参照）を形成する。つづいて、第３の層間絶縁膜１１０を選択的に除去し、第２の層間絶縁膜１０８に形成されたプラグに達する凹部を形成する。次いで、半導体基板１０１全面に、下部電極、容量膜、および上部電極がこの順で積層された容量を形成する（図１０）。その後、半導体基板１０１全面に第４の層間絶縁膜１１２（図３および図４参照）を形成する。これにより、図３および図４に示した構成の半導体装置１００が得られる。
【００５５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５６】
以上の実施の形態においては、半導体装置１００がＤＲＡＭである場合を例として説明したが、半導体装置１００は、ＤＲＡＭであるメモリ部と、ロジック部とを含む構成とすることもできる。メモリ部およびロジック部が混載された半導体装置においては、半導体装置の抵抗を下げるために、不純物拡散領域の不純物濃度が高く設定されることが多い。本発明の半導体装置では、定電圧源と接続する経路として不純物拡散領域を用いるため、不純物拡散領域の不純物濃度を高く設定し、抵抗が低い方が好ましい。また、本発明の半導体装置は、不純物拡散領域にＣｏＳｉ２層等のシリサイド層を形成した構成とすることもできる。
【００５７】
また、以上の実施の形態において、一つのセンスアンプに接続される二つのビット線が、センスアンプに対して同じ方向に並行して設けられた構成を示したが、一つのセンスアンプに接続される二つのビット線は、ビット線に対して異なる方向に延在した構成とすることもできる。
【００５８】
また、以上の実施の形態においては、図３および図４に示したように、シリンダ型の容量を例として示したが、容量はこのタイプに限られず、種々のタイプとすることができる。
【００５９】
また、以上の実施の形態においては、図３および図４に示したように、ビット線が容量よりも下層に配置された構成を示したが、これに限られず、たとえばビット線が容量の上層に配置された構成とすることもできる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態における半導体装置の構成を示す回路図である。
【図２】本発明の実施の形態における半導体装置の構成を示す上面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のＢ−Ｂ’断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す図である。
【図８】本発明の実施の形態における半導体装置の製造手順を示す図である。
【図９】本発明の実施の形態における半導体装置の製造手順を示す図である。
【図１０】本発明の実施の形態における半導体装置の製造手順を示す図である。
【符号の説明】
【００６１】
１００  半導体装置
１０１  半導体基板
１０２  不純物拡散領域
１０３  素子形成領域
１０４  素子分離膜
１０６  第１の層間絶縁膜
１０８  第２の層間絶縁膜
１１０  第３の層間絶縁膜
１１２  第４の層間絶縁膜
１２０  第１のコンタクト
１２１  第２のコンタクト
１２２  第３のコンタクト
１２３  第４のコンタクト
１２４  第５のコンタクト
１２６  コンタクト
２００  第１のセンスアンプ
２０２  第２のセンスアンプ
２０４  第３のセンスアンプ
２０６  第４のセンスアンプ
ＭＣ  メモリセル
ＲＣ  リファレンスセル
ＢＬ  ビット線
ＷＬ  ワード線
Ｔｒ  トランジスタ
Ｃ  容量
【図１】
2006278778.tif 000003
【図２】
2006278778.tif 000004
【図３】
2006278778.tif 000005
【図４】
2006278778.tif 000006
【図５】
2006278778.tif 000007
【図６】
2006278778.tif 000008
【図７】
2006278778.tif 000009
【図８】
2006278778.tif 000010
【図９】
2006278778.tif 000011
【図１０】
2006278778.tif 000012