(57)【要約】【課題】  少ない工程でアライメントマークとして利用できる段差を形成することが出来る、半導体装置の製造方法を提供する。【解決手段】  基板の表面又は基板上に形成した第１の膜の表面に、複数の凹部を形成する第１の工程と、凹部の内部に選択的に第２の膜を形成する第２の工程と、少なくとも１つの凹部及びその近傍を含む第１の領域に局所的エッチングを行って、第１の領域内の第２の膜の表面とその近傍との間に段差を形成する第３の工程とを備える。段差が形成された位置をアライメントマークとして利用する。【選択図】  なし【特許請求の範囲】
【請求項１】
基板の表面又は基板上に形成した第１の膜の表面に、複数の凹部を形成する第１の工程と、
前記凹部の内部に選択的に第２の膜を形成する第２の工程と、
少なくとも１つの凹部及びその近傍を含む第１の領域に局所的エッチングを行って、前記第１の領域内の第２の膜の表面とその近傍との間に段差を形成する第３の工程とを備え、
前記段差が形成された位置をアライメントマークとして利用することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の工程と前記第３の工程との間に、少なくとも第２の膜をエッチバックする第４の工程を備えることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の膜が絶縁膜であり、前記第２の膜が、該第１の膜内に形成された導電膜であることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
基板上に形成した第１の膜の表面に、底面が基板内部に達する複数の凹部を形成する第１の工程と、
前記凹部の内部に選択的に第２の膜を形成する第２の工程と、
少なくとも１つの凹部及びその近傍を含む第１の領域に局所的エッチングを行って、前記第１の領域と他の領域との間に段差を形成する工程と、
前記第１の領域及び他の領域の第１の膜を除去する工程と、
前記第２の膜をエッチバックして、前記第１の領域内の前記第２の膜の表面が基板表面よりも低くなる段差を形成し、かつ、前記他の領域内の前記第２の膜の表面と基板表面とがほぼ同じ高さになるように形成する工程とを備え、
前記第１の領域内の段差が形成された位置をアライメントマークとして利用することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の膜が窒化シリコン膜及び酸化シリコン膜を含み、前記第２の膜が酸化シリコン膜であることを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記局所的なエッチング工程では、フッ素ラジカルを局所的に照射することを特徴とする、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、アライメントマークとなる段差を形成する技術に関する。
【０００２】
半導体装置製造のフォトリソグラフィ工程では、半導体基板上に形成された段差の位置をレーザ光等で検出することによって、フォトマスクの位置合せが行われる。従来、この位置合せ用の段差には、半導体基板の表面の一部を選択酸化することによって形成した、素子分離用のＬＯＣＯＳ（Local oxidation of silicon）の段差が利用されていた。
【０００３】
ところが、近年、半導体装置の微細化の要請によって、素子分離にＳＴＩ（Shallow Trench Isolation）構造が用いられるようになって来ている。ＳＴＩ構造は、半導体基板の表面にトレンチ（溝）を形成し、トレンチの内部に絶縁膜を埋め込んだ後、半導体基板の表面を平坦化することによって形成される。ＳＴＩでは、この平坦化が行われることによって、このままではフォトマスクの位置合せに必要な段差が形成されない。そこで、ＳＴＩを有する半導体装置の製造に際しては、素子形成領域とは別にアライメントマーク部を設け、アライメントマーク部内にアライメントマークとなる段差を形成している。
【０００４】
図５（ａ）〜（ｄ）、図６（ｅ）、（ｆ）、及び、図７（ｇ）〜（ｉ）は、ＳＴＩ及び溝型のアライメントマークとなる段差の形成を行う、従来の半導体装置の製造工程を順次に示している。先ず、熱酸化により、シリコン基板１１の主表面に酸化膜を１０ｎｍ成長させて、パッド酸化膜１２を形成する。次いで、ＬＰ（Low Pressure）-ＣＶＤ（Chemical Vapor Deposition）法を用いて、パッド酸化膜１２上に窒化シリコン膜１３を１００ｎｍ程度成長させる。
【０００５】
次いで、ウエハの全面にフォトレジスト１４を塗布する。引き続き、フォトリソグラフィ法を用いて、素子部２１においてＳＴＩを形成する領域（素子分離領域）２３、及びアライメントマーク部２２においてアライメントマークとなる段差を形成する領域（マーク形成領域）２４のフォトレジスト１４を除去する（図５（ａ））。
【０００６】
次いで、フォトレジスト１４をマスクとするプラズマエッチングを行い、素子分離領域２３及びマーク形成領域２４の窒化シリコン膜１３を除去する。引き続き、アッシングによりフォトレジスト１４を除去する。更に、窒化シリコン膜１３をマスクとするプラズマエッチングを行い、素子分離領域２３及びマーク形成領域２４のパッド酸化膜１２を除去すると共に、シリコン基板１１に深さが２５０ｎｍのトレンチ１５を形成する。その後、エッチングダメージを除去するために、トレンチ１５の側壁に対して酸化処理等を行う（図５（ｂ））。
【０００７】
次いで、図５（ｃ）に示すように、ＨＤＰ(High Density Plasma)−ＣＶＤ法を用いて、酸化シリコン膜１６を４００ｎｍ成膜し、トレンチ１５を埋め込む。引き続き、図５（ｄ）に示すように、セリア砥粒から成るスラリを用い、窒化シリコン膜１３をストッパとしてＣＭＰ（Chemical Mechanical Polishing）を行い、素子分離領域２３及びマーク形成領域２４以外の領域の酸化シリコン膜１６を除去し、窒化シリコン膜１３を露出させる。
【０００８】
次いで、全面にフォトレジスト１９を塗布する。引き続き、図６（ｅ）に示すように、フォトリソグラフィ法を用いて、アライメントマーク部２２におけるフォトレジスト１９を除去する。更に、図６（ｆ）に符号Ｂで示すように、ドライエッチング法を用いて、アライメントマーク部２２における酸化シリコン膜１６の一部及び窒化シリコン膜１３をエッチングする。その後、図７（ｇ）に示すように、アッシング処理により、フォトレジスト１９を除去する。
【０００９】
次いで、図７（ｈ）に示すように、リン酸を用いたウェットエッチングにより、窒化シリコン膜１３を除去する。引き続き、各種のイオン注入等を行う。
【００１０】
次いで、図７（ｉ）に示すように、フッ酸系のエッチングによってパッド酸化膜１２を除去する。エッチングに際しては、酸化シリコン膜１６の一部も除去されるが、素子部２１において、素子分離領域２３の上面とそれ以外の領域の上面とがほぼ同じ高さになるように制御する。上記工程によって、素子分離領域２３にＳＴＩ１７を形成することが出来る。また、マーク形成領域２４では、酸化シリコン膜１６の一部が更に除去されて、酸化シリコン膜１６の上面とシリコン基板１１の上面との間でアライメントマーク１８として利用するのに必要な段差を形成することが出来る。アライメントマーク１８は、この例では、後のゲート電極のパターニング工程で用いられるフォトマスクの位置合せに利用される。以下、様々な公知の工程を経ることによって半導体装置を製造することが出来る。
【００１１】
フォトレジストを用いて、アライメントマークとなる段差を形成する半導体装置の製造方法については、例えば特許文献１に記載されている。なお、フォトリソグラフィ工程で形成されるレジストマスクの寸法精度を確認するために形成される、重ね合わせ測定用マークも同様の工程を経ることによって形成される。
【特許文献１】特開２００２−１３４７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、半導体装置の製造においては、製造工程を簡素化して、半導体装置製造のＴＡＴを短縮すると共に、コストを削減する必要がある。上記アライメントマークとなる段差の形成に際しては、そのための専用フォトレジスト工程が用いられており、このフォトレジスト工程によって製造プロセスが煩雑である。本発明は、上記に鑑み、少ない工程でアライメントマークとして利用できる段差を形成することが出来る、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の第１発明に係る半導体装置の製造方法は、基板の表面又は基板上に形成した第１の膜の表面に、複数の凹部を形成する第１の工程と、
前記凹部の内部に選択的に第２の膜を形成する第２の工程と、
少なくとも１つの凹部及びその近傍を含む第１の領域に局所的エッチングを行って、前記第１の領域内の第２の膜の表面とその近傍との間に段差を形成する第３の工程とを備え、
前記段差が形成された位置をアライメントマークとして利用することを特徴としている。
【００１４】
また、本発明の第２発明に係る半導体装置の製造方法は、基板上に形成した第１の膜の表面に、底面が基板内部に達する複数の凹部を形成する第１の工程と、
前記凹部の内部に選択的に第２の膜を形成する第２の工程と、
少なくとも１つの凹部及びその近傍を含む第１の領域に局所的エッチングを行って、前記第１の領域と他の領域との間に段差を形成する工程と、
前記第１の領域及び他の領域の第１の膜を除去する工程と、
前記第２の膜をエッチバックして、前記第１の領域内の前記第２の膜の表面が基板表面よりも低くなる段差を形成し、かつ、前記他の領域内の前記第２の膜の表面と基板表面とがほぼ同じ高さになるように形成する工程とを備え、
前記第１の領域内の段差が形成された位置をアライメントマークとして利用することを特徴としている。
【発明の効果】
【００１５】
本発明の第１発明によれば、局所的なエッチング工程のみを追加するだけで、他の領域内で、凹部の内部に形成された第２の膜の良好な埋め込み形状を維持したまま、第１の領域内で、第２の膜の表面とその近傍との間に段差を形成することが出来る。これによって、アライメントマークとして利用する段差の形成のための専用のフォトレジスト工程が不要となり、段差の形成に要する工程を大幅に簡素化することが出来る。従って、半導体装置製造のＴＡＴを短縮し、コストを削減することが出来る。なお、「基板上に形成した第１の膜」には、基板の表面上に形成した膜と、基板上に下地膜や多層配線等の下地構造を介して形成した膜の双方が含まれる。
【００１６】
本発明の第１発明では、前記第２の工程と前記第３の工程との間に、少なくとも第２の膜をエッチバックする第４の工程を備えることが出来る。また、前記第１の膜が絶縁膜であり、前記第２の膜が、該第１の膜内に形成された導電膜であるとすることが出来る。或いは、第１の膜及び第２の膜が、相互に異なる材料で構成される絶縁膜であるとすることも出来る。
【００１７】
本発明の第２発明によれば、局所的なエッチング工程のみを追加するだけで、他の領域内で、第２の膜の表面と基板表面とがほぼ同じ高さになるように形成し、第１の領域内で、第２の膜の表面が基板表面よりも低い段差を形成することが出来る。これによって、本発明の第１発明と同様の効果を得ることが出来る。本発明の第２発明では、前記第１の膜が窒化シリコン膜及び酸化シリコン膜を含み、前記第２の膜が酸化シリコン膜であるとすることが出来る。
【００１８】
本発明の好適な実施態様では、前記局所的なエッチング工程では、フッ素ラジカルを局所的に照射する。なお、本発明でアライメントマークとは、フォトリソグラフィ工程におけるフォトマスクの位置合せに利用される狭義のアライメントマークと、重ね合わせ測定用マークとを含む。また、凹部は、例えば溝又はスルーホールとして構成される。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。図１（ａ）〜（ｄ）、及び、図２（ｅ）〜（ｇ）は、本発明の第１実施形態に係る半導体装置の製造工程を順次に示している。本実施形態に係る半導体装置の製造方法では、ＳＴＩ及び溝型のアライメントマークとなる段差の形成を行う。
【００２０】
先ず、熱酸化により、シリコン基板１１の主表面に酸化膜を１０ｎｍ成長させて、パッド酸化膜１２を形成する。次いで、ＬＰ−ＣＶＤ法を用いて、パッド酸化膜１２上に、窒化シリコン膜１３を１００ｎｍ程度成長させる。引き続き、窒化シリコン膜１３上にフォトレジスト１４を塗布した後、フォトリソグラフィ法を用いて、素子分離領域２３及びマーク形成領域２４におけるフォトレジスト１４を除去する（図１（ａ））。
【００２１】
次いで、フォトレジスト１４をマスクとするプラズマエッチングを行い、素子分離領域２３及びマーク形成領域２４の窒化シリコン膜１３を除去する。引き続き、アッシングによりフォトレジスト１４を除去する。更に、窒化シリコン膜１３をマスクとするプラズマエッチングを行い、素子分離領域２３及びマーク形成領域２４のパッド酸化膜１２を除去すると共に、シリコン基板１１に深さ２５０ｎｍのトレンチ１５を形成する。このプラズマエッチングにより、窒化シリコン膜１３の一部も除去され、７０ｎｍの厚みになる。その後、エッチングダメージを除去するために、トレンチ１５の側壁に対して酸化処理等を行う（図１（ｂ））。
【００２２】
次いで、図１（ｃ）に示すように、ＨＤＰ−ＣＶＤ法を用いて、絶縁膜として酸化シリコン膜１６を４００ｎｍ成膜し、トレンチ１５を埋め込む。引き続き、図１（ｄ）に示すように、セリア砥粒から成るスラリを用い、窒化シリコン膜１３をストッパとしてＣＭＰを行い、素子分離領域２３及びマーク形成領域２４以外の領域の酸化シリコン膜１６を除去し、窒化シリコン膜１３を露出させる。セリア砥粒から成るスラリは、日立化成工業株式会社、セイミケミカル株式会社、及び昭和電工株式会社等の各社が製造している。
【００２３】
次いで、局所エッチング装置を用いて、図２（ｅ）に符号Ａで示すように、アライメントマーク部２２に対する局所エッチングを行い、アライメントマーク部２２の酸化シリコン膜１６の一部及び窒化シリコン膜１３を除去する。局所エッチングは、フッ素ラジカルの照射によって行う。引き続き、図２（ｆ）に示すように、リン酸を用いたウェットエッチングにより、残存する窒化シリコン膜１３を除去する。その後、各種のイオン注入等を行う。
【００２４】
次いで、図２（ｇ）に示すように、フッ酸系のエッチングによって、パッド酸化膜１２を除去する。エッチングに際しては、酸化シリコン膜１６の一部も除去されるが、素子部２１において、素子分離領域２３の上面とそれ以外の領域の上面とがほぼ同じ高さになるように制御する。素子分離領域２３の上面とそれ以外の領域の上面との間に段差が存在すると、後のフォトリソグラフィ工程で形成されるパターンの寸法、又はトランジスタ特性に悪影響が生じる可能性があるからである。
【００２５】
上記工程によって、素子分離領域２３にＳＴＩ１７を形成することが出来る。また、マーク形成領域２４では、酸化シリコン膜１６の一部が更に除去されて、酸化シリコン膜１６の上面とシリコン基板１１の上面との間でアライメントマーク１８として利用するのに必要な段差が形成できる。以下、様々な公知の工程を経ることによって本実施形態の半導体装置１０を製造する。
【００２６】
図３に、図２（ｅ）の局所エッチング工程で用いられる局所エッチング装置の一例について示す。局所エッチング装置４０は、半導体装置１０を載せるステージ４１と、ステージ４１をＸＹＺ方向に駆動するステージ駆動機構４２と、これらステージ４１及びステージ駆動機構４２を収容するチャンバ４３と、チャンバ４３の壁に配設された真空排気管４４とを備える。真空排気管４４は、チャンバ４３内のガスを排気して、チャンバ４３内を真空にするために配設されている。
【００２７】
局所エッチング装置４０は、また、反応ガスを供給するガス供給管４５と、放電によってプラズマを発生させるプラズマ発生部４６と、プラズマ発生部４６で発生したプラズマをチャンバ４３内に導入し、ステージ４１上の半導体装置１０表面に対して噴出するノズル４７と、チャンバ４３内のガスを排気する排気管４８とを備える。このような局所エッチング装置としては、例えばスピードファム株式会社が提供するＤＣＰ（Dry Chemical Planarization）装置を用いることが出来る。
【００２８】
本実施形態における局所エッチング工程では、ガス供給管４５から反応ガスとしてＳＦ6等のガスを導入し、プラズマ発生部４６でフッ素ラジカルを発生させる。また、ステージ駆動機構４２がステージ４１を駆動させることにより、半導体装置１０上のアライメントマーク部２２に対してフッ素ラジカルを局所的に噴出して、アライメントマーク部２２を局所的にエッチングすることが出来る。フッ素ラジカルによる局所エッチングの方法については、特開2000−124189号公報、特開2000−124193号公報、及び特開2002−252210号公報等に記載されている。なお、局所エッチングには、特開平5−82480号公報及び特開平5−90215号公報に記載されている、集束イオンビームを用いることも出来る。
【００２９】
本実施形態の半導体装置の製造方法によれば、ＳＴＩを製造する製造プロセスに加えて、局所エッチング工程のみを追加するだけで、アライメントマーク１８として利用するのに必要な段差が形成できる。従って、従来の半導体装置の製造方法に比して、アライメントマーク１８となる段差の形成のための専用のフォトレジスト工程が不要となり、アライメントマーク１８となる段差の形成に要する工程を大幅に簡素化することが出来る。これによって、半導体装置製造のＴＡＴを短縮し、コストを削減することが出来る。
【００３０】
図４（ａ）〜（ｃ）に、本発明の第２実施形態に係る半導体装置の製造工程を順次に示す。本実施形態に係る半導体装置の製造方法では、下地層上に形成された層間絶縁膜に、コンタクトプラグ及び溝型のアライメントマークとなる段差の形成を行う。
【００３１】
図４（ａ）に示す製造段階において、下地層３１上に、絶縁膜として酸化シリコン膜３２が成膜されている。コンタクトプラグを形成する領域（プラグ形成領域）２５及びアライメントマークとなる段差を形成する領域（マーク形成領域）２６の酸化シリコン膜３２にはスルーホール３３が形成されている。スルーホール３３内及び酸化シリコン膜３２上に、導電材として、不純物がドープされたポリシリコン３４が成膜されている。
【００３２】
先ず、図４（ｂ）に示すように、酸化シリコン膜３２をストッパとするＣＭＰを行い、酸化シリコン膜３２上のポリシリコン３４を除去する。これによって、素子部２１では、スルーホール３３内に埋め込まれたコンタクトプラグ３５を形成することが出来る。本工程のポリシリコン３４の除去に際しては、エッチバックを行っても構わない。
【００３３】
次いで、図４（ｃ）に符号Ａで示すように、局所エッチング装置を用いて、アライメントマーク部２２に対する局所エッチングを行う。局所エッチングによって、アライメントマーク部２２では、ポリシリコン３４と酸化シリコン膜３２との間のエッチングレート差によって、ポリシリコン３４の上面と酸化シリコン膜３２の上面との間でアライメントマーク３６として利用するのに必要な段差が形成できる。アライメントマーク３６は、後のフォトグラフィ工程で用いられるフォトマスクの位置合せに利用される。以下、様々な工程を経ることによって本実施形態の半導体装置を製造することが出来る。
【００３４】
本実施形態によれば、図４（ａ）においてマーク形成領域２６のスルーホール３３はポリシリコン３４によって完全に埋まっているため、図４（ｂ）に示したエッチバックを行うだけでは、マーク形成領域２６に段差が形成されない。しかし、図４（ｃ）に示した局所エッチングを行うことによって、素子部２１において、スルーホール３３内のコンタクトプラグ３５の良好な埋め込み形状を維持したまま、アライメントマーク部２２において、アライメントマーク３６として利用するのに必要な段差が形成できる。また、アライメントマーク３６となる段差は、ポリシリコン３４の厚さに関係なく形成することが出来る。なお、本実施形態では、マーク形成領域２６のポリシリコン３４の上面が酸化シリコン膜３２の上面よりも低い段差を形成したが、絶縁膜や導電材の材料、又はエッチングガスの選択によって、マーク形成領域２６のスルーホール３３内に埋め込まれた材料の上面が、マーク形成領域２６の近傍よりも高い段差を形成することも出来る。
【００３５】
なお、第１実施形態及び第２実施形態では、狭義のアライメントマークとなる段差の形成について説明したが、重ね合わせ測定用マークとなる段差についても、これらの実施形態と同様の製造プロセスを経ることによって形成することが出来る。
【００３６】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３７】
【図１】図１（ａ）〜（ｄ）は、第１実施形態に係る半導体装置の製造工程を順次に示す断面図である。
【図２】図２（ｅ）〜（ｇ）は、第１実施形態に係る半導体装置の図１に後続する製造工程を順次に示す断面図である。
【図３】局所エッチング装置の構成を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程を順次に示す断面図である。
【図５】図５（ａ）〜（ｄ）は、従来の半導体装置の製造工程を順次に示す断面図である。
【図６】図６（ｅ）、（ｆ）は、従来の半導体装置の図５に後続する製造工程を順次に示す断面図である。
【図７】図７（ｇ）〜（ｉ）は、従来の半導体装置の図６に後続する製造工程を順次に示す断面図である。
【符号の説明】
【００３８】
１０：半導体装置
１１：シリコン基板
１２：パッド酸化膜
１３：窒化シリコン膜
１４：フォトレジスト
１５：トレンチ
１６：酸化シリコン膜
１７：ＳＴＩ
１８：アライメントマーク
１９：フォトレジスト
２１：素子部
２２：アライメントマーク部
２３：素子分離領域
２４：マーク形成領域
２５：プラグ形成領域
２６：マーク形成領域
３１：下地層
３２：酸化シリコン膜
３３：スルーホール
３４：ポリシリコン
３５：コンタクトプラグ
３６：アライメントマーク
４０：局所エッチング装置
４１：ステージ
４２：ステージ駆動機構
４３：チャンバ
４４：真空排気管
４５：ガス供給管
４６：プラズマ発生器
４７：ノズル
４８：排気管
【図１】
2006013359.tif 000002
【図２】
2006013359.tif 000003
【図３】
2006013359.tif 000004
【図４】
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【図５】
2006013359.tif 000006
【図６】
2006013359.tif 000007
【図７】
2006013359.tif 000008