(57)【要約】【課題】組合せ回路の電源切断直前におけるデータをフリップフロップ回路に保持するための外部制御信号のタイミング設定を容易にする。【解決手段】マスターラッチと該マスターラッチに直列に接続されたスレーブラッチに互いに逆位相のマスタークロック信号とスレーブクロック信号を供給し、これにより該マスターラッチに入力されたデータを該スレーブラッチへシフトさせるようにしたフリップフロップ回路において、外部制御信号の入力により該マスタークロック信号と該スレーブクロック信号の信号レベルを同一値に固定する手段を設ける。【選択図】図１
2006013816.tif 000002
【特許請求の範囲】
【請求項１】
マスターラッチと該マスターラッチに直列に接続されたスレーブラッチに互いに逆位相のマスタークロック信号とスレーブクロック信号を供給し、これにより該マスターラッチに入力されたデータを該スレーブラッチへシフトさせるようにしたフリップフロップ回路において、外部制御信号の入力により該マスタークロック信号と該スレーブクロック信号の信号レベルを同一値に固定する手段を設けたことを特徴とするフリップフロップ回路。
【請求項２】
該外部制御信号の入力によりリセット信号を無効にする手段を備えたことを特徴とする請求項１記載のフリップフロップ回路。
【請求項３】
所定の論理演算処理を行う組合せ回路と、該組合せ回路と電源が分離され該組合せ回路に入出力されるデータを保持するフリップフロップ回路を備えた半導体装置において、
該フリップフロップ回路は、マスターラッチと該マスターラッチに直列に接続されたスレーブラッチに互いに逆位相のマスタークロック信号とスレーブクロック信号を供給し、これにより該マスターラッチに入力されたデータを該スレーブラッチへシフトさせるものであり、外部制御信号の入力により該マスタークロック信号と該スレーブクロック信号の信号レベルを同一値に固定する手段を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフリップフロップ回路及び半導体装置に関し、特に、低消費電力化を図る上で有効なフリップフロップ回路及び半導体装置に関する。
【背景技術】
【０００２】
電池を電源電圧供給源とする携帯電話等の電子機器では、電池寿命を延ばす上で電池性能の向上とともにその電子機器で用いられる半導体ＩＣの電力消費量を低減することが要求される。
【０００３】
一般に、半導体ＩＣは所定の論理演算処理を行う組合せ回路とその組合せ回路に入出力されるデータを保持するフリップフロップ回路で構成されており、半導体ＩＣをある特定の動作モードで動作させるためには、その動作モードに対応した論理演算処理を行う回路のみを動作させればよい。そこで、それらの回路ごとに電源を設け、電子機器を特定の動作モードで動作させるときには、それに対応した回路にのみ電源を供給しそれ以外の回路の電源を切断することによりその電子機器の消費電力を低減することができる(特許文献１)。
【０００４】
ところが、組合せ回路とフリップフロップ回路に共通の電源を用いると、組合せ回路の電源を切断したときその組合せ回路に接続されているフリップフロップ回路のデータまでも破壊されてしまうことになり、その結果、電源を再投入したときデータを初期化し改めて論理演算処理を開始せねばならない。これを回避するためには組合せ回路とフリップフロップ回路の電源を分離することが必要となる。
【０００５】
図３は組合せ回路とフリップフロップ回路の電源が分離された半導体ＩＣの構成を示す図である。この構成によれば、組合せ回路60の電源ＶDD1を切断した場合にもフリップフロップ回路61の電源ＶDD2を維持することができるので、電源ＶDD1切断時点におけるフリップフロップ回路61のデータを保持しておき、電源ＶDD1再投入後に保持されていたデータを組合せ回路60へ供給すれば、データの初期化を行うことなく組合せ回路60における論理演算処理を再開させることが可能となる。
【０００６】
図4はこのような目的で用いられる従来のフリップフロップ回路の構成を示したものである。フリップフロップ回路はマスターラッチ10、マスターラッチ10と直列に接続されたスレーブラッチ20、スレーブラッチ20に接続された出力バッファ部30、クロック生成部70及びインバータ60を備えている。
【０００７】
マスターラッチ10はクロックドインバータ11、12とＮＯＲ回路13によって構成され、スレーブラッチ20はクロックドインバータ21、22とＮＯＲ回路23によって構成されている。
【０００８】
また、クロック生成部70はＮＯＲ回路71とインバータ72により構成され、外部クロック信号ＣＫと後述する外部制御信号ＰＯＦＦが入力されたとき内部クロック信号ＣＫ´を生成してマスターラッチ10とスレーブラッチ20に供給する。
【０００９】
ここで、クロックドインバータ11は、図5に示したように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを直列に接続したもので構成され、クロック生成部70から供給される内部クロック信ＣＫ´がＬレベルのときオン状態となり入力データＤの反転信号ｘＤが出力される。内部クロック信ＣＫ´がＨレベルのときにはオフ状態となる。他のクロックドインバータ、12、21、22も同じ構成を有している。
【００１０】
以上のことから、図４に示したフリップフロップ回路において、内部クロック信号ＣＫ´がＬレベルのとき、マスターラッチ10のインバータ11、12はそれぞれオン状態、オフ状態、スレーブラッチ20のインバータ21、22はそれぞれオフ状態、オン状態となり、外部から入力されたデータＤはマスターラッチ10に取り込まれ保持される。内部クロック信号ＣＫ´がＬレベルからＨレベルに変化したとき、マスターラッチ10のインバータ11、12はそれぞれオフ状態、オン状態、スレーブラッチ20のインバータ21、22はそれぞれオン状態、オフ状態へと変化し、これによりマスターラッチ10に保持されていたデータＤはスレーブラッチ20にシフトする。
【００１１】
すなわち、図４に示したフリップフロップ回路では、内部クロック信号ＣＫ´がＨレベルからＬレベル、あるいはＬレベルからＨレベルに変化するクロックエッジでデータはマスターラッチ10からスレーブラッチ20へシフトし、さらに出力バッファ部30を経て組合せ回路へ出力される。
【００１２】
リセット信号ｘＲは外部クロック信号ＣＫとは非同期でインバータ60に入力される。インバータ60の出力はマスターラッチ10のＮＯＲ回路13とスレーブラッチ20のＮＯＲ回路23に入力され、外部クロック信号ＣＫにかかわらずマスターラッチ10とスレーブラッチ20のデータをリセットする。
【００１３】
外部制御信号ＰＯＦＦは外部クロック信号ＣＫとは非同期でクロック生成部70へ入力され、以下に述べるように組合せ回路の電源ＶDD1切断時点におけるフリップフロップ回路のデータを保持する。保持されたデータは電源を再投入したときに組合せ回路に供給される。
【００１４】
図６（ａ）、（ｂ）はフリップフロップ回路のタイミング図であり、図６（ａ）は外部クロック信号ＣＫがＨレベルの期間に外部制御信号ＰＯＦＦが入力された場合、図６（ｂ）は外部クロック信号ＣＫがＬレベルの期間に外部制御信号ＰＯＦＦが入力された場合を示している。外部制御信号ＰＯＦＦが入力された時刻をＴ0、組合せ回路の電源が切断された時刻をＴ1とする。
【００１５】
まず、図６（ａ）において、時刻Ｔ0以前には、外部クロック信号ＣＫがそのまま内部クロック信号ＣＫ´としてフリップフロップ回路に供給され、クロックエッジでデータがマスターラッチ10からスレーブラッチ20へシフトする。時刻Ｔ0で外部制御信号ＰＯＦＦが入力され信号レベルがＬレベルからＨレベルへ変化したとき、外部クロック信号ＣＫはそのままＨレベルを維持し、内部クロック信号ＣＫ´も同様にＨレベルを維持する。そのため、内部クロック信号ＣＫ´には外部クロック信号ＣＫと比べて余分なクロックエッジが生じることはなく、時刻Ｔ1時点におけるデータがマスターラッチ10に保持されることになる。そして、組合せ回路の電源ＶDD1が再投入されて外部制御信号ＰＯＦＦがＬレベルに変化したとき、この保持されたデータがスレーブラッチ20、出力バッファ部30を経て組合せ回路に供給される。従って、電源ＶDD1を一定期間切断し再投入した場合にもデータを初期化することなく論理演算処理を再開することができる。
【００１６】
ところが、図６（ｂ）に示したタイミングでは、時刻Ｔ0で外部制御信号ＰＯＦＦ信号がＬレベルからＨレベルに変化したとき内部クロック信号ＣＫ´の信号レベルはＬレベルからＨレベルへと変化する一方、外部クロック信号ＣＫの信号レベルはＬレベルのまま変化しない。従って、内部クロック信号ＣＫ´には外部クロック信号ＣＫに比べて余分なクロックエッジが発生することになり、これによりデータは余分にシフトして電源ＶDD1切断時点のデータが保持されなくなる。このようなデータの変化を避けるためには図６（ａ）に見られるように、外部制御信号ＰＯＦＦ信号が外部クロック信号ＣＫのＨレベル期間内に入力されるように外部制御信号ＰＯＦＦの入力タイミングを制御しなければならない。
【特許文献１】特開２００１−２５１１８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来のフリップフロップ回路で組合せ回路の電源切断時点におけるデータを保持するためには、外部クロック信号ＣＫがＨレベルの期間に外部制御信号ＰＯＦＦを入力する必要があり、そのタイミング設定が難しいという問題があった。
【００１８】
また、従来のフリップフロップ回路ではリセット信号が入力されたとき他の入力信号にかかわらずフリップフロップ回路のデータがリセットされる。そのため、フリップフロップ回路のデータを保持している期間中にリセット信号が誤って入力されると保持されていたデータがリセットされてしまうという問題が生じる。
【課題を解決するための手段】
【００１９】
本発明は、マスターラッチと該マスターラッチに直列に接続されたスレーブラッチに互いに逆位相のマスタークロック信号とスレーブクロック信号を供給し、これにより該マスターラッチに入力されたデータを該スレーブラッチへシフトさせるようにしたフリップフロップ回路において、外部制御信号の入力により該マスタークロック信号と該スレーブクロック信号の信号レベルを同一値に固定する手段を設けたこと、
あるいは、上記フリップフロップ回路において、該外部制御信号の入力によりリセット信号を無効にする手段を備えたこと、
あるいは、所定の論理演算処理を行う組合せ回路と、該組合せ回路と電源が分離され該組合せ回路に入出力されるデータを保持するフリップフロップ回路を備えた半導体装置において、該フリップフロップ回路は、マスターラッチと該マスターラッチに直列に接続されたスレーブラッチに互いに逆位相のマスタークロック信号とスレーブクロック信号を供給し、これにより該マスターラッチに入力されたデータを該スレーブラッチへシフトさせるものであり、外部制御信号の入力により該マスタークロック信号と該スレーブクロック信号の信号レベルを同一値に固定する手段を有することを特徴とする。
【発明の効果】
【００２０】
本発明のフリップフロップ回路は、外部制御信号の入力を契機としてマスタークロックとスレーブクロックの信号レベルを同一値に固定することにより、マスターラッチとスレーブラッチを同時に不活性にすることができる。そのため、外部制御信号の入力タイミングにかかわらず組合せ回路の電源切断直前のフリップフロップ回路のデータを保持することができるという利点がある。
【００２１】
また、外部制御信号の入力中に誤ってリセット信号が入力された場合においてもフリップフロップ回路に保持されているデータが破壊されることはなく半導体ＩＣの動作が安定になる。
【発明を実施するための最良の形態】
【００２２】
組合せ回路の電源を切断する直前のフリップフロップ回路のデータを外部制御信号の入力タイミングにかかわらず保持するという目的を簡単な回路構成で実現した。
【実施例１】
【００２３】
図１は本発明の実施例を示すフリップフロップ回路である。フリップフロップ回路はマスターラッチ10とマスターラッチ10に直列に接続されるスレーブラッチ20、出力バッファ部30、クロック生成部40、ＮＯＲ回路50から成っており、このうち、マスターラッチ10とスレーブラッチ20、出力バッファ部30は図４に示した従来のフリップフロップ回路と同じ構成である。
【００２４】
クロック生成部40はインバータ41、43、45、ＮＡＮＤ回路42、ＮＯＲ回路44から構成され、外部制御信号ＰＯＦＦと外部クロック信号ＣＫが入力されたとき、マスタークロック信号ＣＫＭとその反転信号ｘＣＫＭ及びスレーブクロック信号ＣＫＳとその反転信号ｘＣＫＳを生成し、それぞれマスターラッチ10とスレーブラッチ20に供給する。
【００２５】
ＮＯＲ回路50にはリセット信号ｘＲと外部制御信号ＰＯＦＦが入力される。ＮＯＲ回路50の出力はマスターラッチ10のＮＯＲ回路13とスレーブラッチ20内のＮＯＲ回路23に入力される。
【００２６】
リセット信号ｘＲは外部クロック信号ＣＫとは非同期で入力され、外部クロック信号ＣＫにかかわらずマスターラッチ10とスレーブラッチ20のデータをリセットすることができる。外部制御信号ＰＯＦＦは外部クロック信号ＣＫと非同期で組合せ回路の電源切断直前に入力される。
【００２７】
図２（ａ）、（ｂ）は外部制御信号ＰＯＦＦが入力されたときのフリップフロップ回路の動作を説明するタイミング図であり、先に説明した図６（ａ）、（ｂ）とそれぞれ対応する図である。図６（ａ）、（ｂ）と同様に時刻Ｔ0で外部制御信号ＰＯＦＦを入力し、その直後の時刻Ｔ1に組合せ回路の電源ＶDD1を切断するものとする。同図(ａ)は外部制御信号ＰＯＦＦが外部クロック信号ＣＫのＨレベル期間に入力された場合、同図(ｂ)は外部制御信号ＰＯＦＦが外部クロック信号ＣＫのLレベル期間に入力された場合を示している。
【００２８】
外部制御信号ＰＯＦＦが時刻Ｔ0以前においてＬレベルに設定されている期間中、クロック生成部40で生成されたマスタークロック信号ＣＫＭとその反転信号ｘＣＫＭはマスターラッチ10に、スレーブクロック信号ＣＫＳとその反転信号ｘＣＫＳはスレーブラッチ20に入力され、そのクロックエッジでデータＤはマスターラッチ10からスレーブラッチ20へとシフトする。
【００２９】
時刻Ｔ0で外部制御信号ＰＯＦＦが入力され信号レベルがＬレベルからＨレベルへ変化すると、マスタークロック信号ＣＫＭとスレーブクロック信号ＣＫＳは共にＬレベルに固定される。外部制御信号ＰＯＦＦが外部クロック信号ＣＫのＨレベルあるいはＬレベルのいずれの期間に入力された場合においても、図２(ａ)、(ｂ)に見られるように、組合せ回路の電源ＶDD1が切断される時刻Ｔ1で外部クロック信号ＣＫに対してマスタークロック信号ＣＫＭに余分なクロックエッジが生じることはなく、従って、組合せ回路の電源ＶDD1切断時点におけるデータがフリップフロップ回路に保持されることになる。即ち、外部制御信号ＰＯＦＦが入力されるタイミングに依存することなくフリップフロップ回路のデータを保持することができる。
【００３０】
上記フリップフロップ回路では、外部制御信号ＰＯＦＦが入力されている期間中ＮＯＲ回路50の出力はリセット信号ｘＲにかかわらずＬレベルに固定されデータはリセットされない。即ち、外部制御信号ＰＯＦＦの入力によりリセット信号は無効となるため、フリップフロップ回路のデータを保持している期間中、誤ってリセット信号が入力されたとしてもデータがリセットされることはなく、半導体ＩＣの動作が安定となる。
【００３１】
以上の実施例では組合せ回路及びフリップフロップ回路が正論理で動作する場合について述べたが、負論理で動作させる場合には外部制御信号ＰＯＦＦの入力によりマスタークロック信号とスレーブクロック信号の信号レベルをＨレベルに固定すればよいことになる。
【産業上の利用可能性】
【００３２】
フリップフロップ回路にデータを保持するためのタイミング設定が簡単となるため、低消費電力化半導体ＩＣの設計が容易となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例に係るフリップフロップ回路の構成を示す図である。
【図２】（ａ）、（ｂ）本発明の実施例に係るフリップフロップ回路の動作を説明す            るタイミング図である。
【図３】半導体ＩＣの回路構成を示す図である。
【図４】従来のフリップフロップ回路の構成を示す図である。
【図５】クロックドインバータの構成を示す図である。
【図６】（ａ）、（ｂ）従来のフリップフロップ回路の動作を説明するタイミング図            である。
【符号の説明】
【００３４】
10  マスターラッチ
11、12、21、22  クロックドインバータ
13、23、44、50、71  ＮＯＲ回路
20  スレーブラッチ
30  出力バッファ部
31、32、33、41、43、45、60、72  インバータ
40、70  クロック生成部
42  ＮＡＮＤ回路
60  組合せ回路
61  フリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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