(57)【要約】【課題】  伝送線路の特性に対応するマトリクスと、それを用いた畳み込み演算を用いずに、伝送線路の特性の大幅変化に追従可能とする。【解決手段】  等化回路１を制御する制御部２を備える適応等化回路が、予め設定されたデータパターンと等化回路１の出力データ判定結果のデータパターンとの一致を検出する手段３と、手段３が一致を検出する毎に、等化回路１を構成する複数のフィルタのゲインアンプへの入力と、等化回路１の出力とを順次モニタする手段４と、手段４によって等化回路１の出力と該複数のゲインアンプへの入力とがモニタされた結果を制御部２に与えて適応等化制御の演算を行なわせる手段５とを備える。【選択図】図１
2006222809.tif 000002
【特許請求の範囲】
【請求項１】
等化対象信号を等化する等化回路を制御する適応等化制御部を備える適応等化回路であって、
予め設定されたデータパターンと等化回路の出力のデータ判定結果のデータパターンとの一致を検出する一致検出手段と、
該一致検出手段が該データパターンの一致を検出するごとに、該等化回路の出力と、該等化回路を構成する複数のフィルタのゲインアンプへの入力とを順次モニタするモニタ手段と、
該モニタ手段によって該等化回路の出力と、該複数のゲインアンプへの入力とがモニタされた結果を前記適応等化制御部に与えて、適応化制御の演算を行なわせる演算制御手段とを備えることを特徴とする適応等化回路。
【請求項２】
前記予め設定されたデータパターンと、該パターンの長さとを変化可能とすることを特徴とする請求項１記載の適応等化回路。
【請求項３】
前記等化対象信号がデータの送信側から送られるデータ受信信号であり、前記適応等化回路が該データ受信信号に対する適応等化を行なうことを特徴とする請求項１記載の適応等化回路。
【請求項４】
前記適応等化制御部が論理回路によって構成され、前記モニタ手段がアナログ／デジタル変換器を備えることを特徴とする請求項１記載の適応等化回路。
【請求項５】
前記モニタ手段によるモニタ結果をそれぞれ一時的に保持する複数のモニタ結果保持手段をさらに備え、
前記演算制御手段が、該複数のモニタ結果保持手段のすべてに保持されたデータを前記適応等化制御部に与えるスイッチ手段とを備えることを特徴とする請求項１記載の適応等化回路。
【請求項６】
等化対象信号を等化する等化回路を制御する適応等化制御部を備える適応等化回路であって、
予め設定されたデータパターンに対応して、該等化回路を構成する複数のフィルタのゲインアンプへの入力の値をそれぞれ格納する複数の記憶手段と、
該設定されたデータパターンと、等化回路の出力データ判定結果のデータパターンとの一致を検出する一致検出手段と、
該一致検出手段によるデータパターンの一致検出に対応して、前記適応等化制御部に対して、制御のための期待振幅を与えて、前記複数の記憶手段の記憶内容を用いた適応化制御の演算を行なわせる演算制御手段とを備えることを特徴とする適応等化回路。
【請求項７】
前記予め設定されたデータパターンと、該パターンの長さとを変化可能とすることを特徴とする請求項６記載の適応等化回路。
【請求項８】
前記等化対象信号がデータの送信側から送られるデータ受信信号であり、前記適応等化回路が該データ受信信号に対する適応等化を行なうことを特徴とする請求項６記載の適応等化回路。
【請求項９】
前記適応等化制御部が論理回路によって構成され、前記複数の記憶手段が前記フィルタのゲインアンプへの入力のディジタル値を記憶することを特徴とする請求項６記載の適応等化回路。
【請求項１０】
等化対象信号を等化する等化回路を制御する適応等化制御部を備える適応等化回路であって、
該等化回路を構成する複数のフィルタのゲインアンプへの入力を直接モニタして、該適応等化制御部に与えるモニタ手段を備えることを特徴とする適応等化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば通信データなどの信号の等化方式に係り、さらに詳しくは、例えばＬＳＩが搭載されたボード間や筐体間でデータ送受信を行う場合の、データ受信回路における適応等化方式に係り、伝送路において生じた伝送歪みや外乱の影響による受信データの歪みを軽減する適応等化回路に関する。
【背景技術】
【０００２】
一般に損失が大きい伝送線路などを介してデータ送受信を行なう場合には、その損失を補うために受信側で等化回路が用いられる。図８は適応等化の概念の説明図である。同図に示すように、例えば伝送線路の温度が変化し、伝送線路出力信号におけるアイパターンが変化した時、受信側に備えられる等化回路によって受信信号のデータ振幅を確保するための適応等化が行なわれることにより、データ判定回路に対してデータ判定の十分可能なデータ振幅を確保することが可能となる。このように損失の大きい伝送線路、例えばよりコストの安い伝送線路を介してデータの送受信を行なう場合に、その伝送線路の特性に応じてデータ振幅の調整を行う適応等化は必須の技術である。
【０００３】
図９は、等化回路の代表例としてのアナログ・デリバティブ・イコライザの構成を示す。この等化回路は、入力信号の変化を強調するために１回微分要素（ｓ）と２回微分要素（ｓ2）を有するものである。適応等化においては、等化回路を構成する各フィルタの係数Ａ０、Ａ１、およびＡ２を調整し、データ判定回路への入力として十分なデータ振幅を確保する必要がある。すなわち適応等化は、この各フィルタの係数を調整することによって、受信側で要求されるビットエラーレートを満たすように受信データ振幅を確保する技術である。
【０００４】
図９において適応等化を実現するための制御では、伝送線路１００とデータ判定回路１０２との間に備えられる等化回路１０１の出力、すなわちデータ判定回路１０２への入力のデータ振幅をｙ、等化後の期待振幅をｄ、振幅誤差をｅ＝ｄ−ｙとする時、等化回路１０１を構成する各フィルタの利得アンプへの入力振幅Ｆｉ（ｉ＝０、１、２）と振幅誤差ｅが無相関となるような動作が行われる。
【０００５】
図１０は、図９のアナログ・デリバティブ・イコライザのインパルス応答を示す。等化回路１０１への入力、すなわち伝送線路１００の出力は、立ち上がりがなだらかで、かつ符号間干渉成分（ＩＳＩ）が大きくなっている。これに対して等化回路１０１の出力では、信号の変化が強調されて立ち上がりが急峻となり、かつＩＳＩも小さくなっている。
【０００６】
図１１は、適応等化方式の従来例の構成ブロック図である。同図において、送信回路１０５によって伝送線路１００を介して送信されたデータは受信回路１０６によって受信される。受信回路１０６の内部には図９のアナログ・デリバティブ・イコライザに相当する等化回路１０１、データ判定回路１０２、データ判定回路１０２の出力が入力され、適応等化制御回路１１０に対して１つの入力（Ｎビット）を与えるデマルチプレクサ（１対Ｎ）およびバッファ１０７、等化回路１０１の出力、すなわちデータ判定回路１０２への入力をＡＤ変換するＡＤコンバータ１０８を備えている。
【０００７】
また適応等化制御回路１１０は、伝送線路１００と等化回路１０１を構成する各フィルタの特性を反映する行列であるマトリクス１１１と、デマルチプレクサおよびバッファ１０７の出力とを用いて畳み込み演算を行い、等化回路１０１の内部ノードである各フィルタの利得アンプへの入力端子における信号の振幅Ｆ０、Ｆ１、およびＦ２を予測し、それらの予測結果と振幅誤差ｅとを用いて等化回路１０１の各フィルタの係数Ａ０、Ａ１、およびＡ２を演算し、各係数の調整を行わせるものである。
【０００８】
適応等化制御回路１１０の内部には、畳み込み演算部１１２、デマルチプレクサおよびバッファ１０７の出力Ｎビットのうちの１ビットを選択するセレクタ１１３、増幅器１１４、増幅器１１４の出力としての期待振幅ｄから、ＡＤコンバータ１０８の出力としての、データ判定回路１０２への入力データ振幅ｙを減算し、振幅誤差ｅを算出する減算器１１５、この振幅誤差ｅと前述のＦ０、Ｆ１、およびＦ２とを用いて、等化回路１０１内の各フィルタの係数を演算するための３つの乗算器、適応等化ループの収束時定数を決定する変数としての３つのステップサイズパラメータｓｓｐ、および３つの積分器が備えられている。
【０００９】
なお図１１において振幅誤差ｄを求めるためには、ＡＤコンバータ１０８の出力に対応したデータがデマルチプレクサおよびバッファ１０７の出力の中のどこに位置するかを知る必要がある。デマルチプレクサおよびバッファ１０７のバッファは、この位置合わせを行なうためのものである。この位置合わせを受信回路１０６側において行なう必要は必ずしもないが、ここでは便宜上受信回路１０６側で行なうことを仮定している。なおこの位置合わせについては公知の技術であり、その詳細な説明は省略する。さらに図１１では適応等化制御回路１１０側が論理回路によって構成されることを前提としており、このため受信回路１０６側にＡＤコンバータ１０８が備えられている。
【００１０】
図１２は、適応等化ループの動作を示すシミュレーションの結果である。ここではデータ判定回路１０２への入力データの期待振幅ｄを±０．１Ｖｐｐとしている。伝送線路の温度が−２０℃から＋８５℃まで変化しているにもかかわらず、入力データ振幅の平均値は期待振幅と等しい±０．１Ｖｐｐ程度となっており、十分なデータ振幅が確保されていることがわかる。また一番上の図にあるように等化回路を構成する各フィルタの係数Ａ０、Ａ１、およびＡ２の値はいずれも５０００ｎｓ程度で収束し、また中央部の振幅誤差の２乗平均も小さくなっていることがわかる。
【００１１】
このようにアナログ・デリバティブ・イコライザを用いた適応等化方式については次の文献がある。特にこの文献内の図８．２９が図１１の従来例に対応するものである。
【非特許文献１】Ｊａｎ  Ｗ．Ｍ．Ｂｅｒｇｍａｎｓ：ＤＩＧＩＴＡＬ  ＢＡＳＥＢＡＮＤ  ＴＲＡＮＳＭＩＳＳＩＯＮ  ＡＮＤ  ＲＥＣＯＲＤＩＮＧ，８．５，Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ（１９９６）
【００１２】
しかしながら図１１で説明した従来例においては、伝送路の特性と等化回路を構成する各フィルタの特性とを反映した行列としてのマトリクスの内容が固定であるために、伝送線路の温度変化や経時変化による特性変化に対する追従の範囲に制約が生ずるという問題点があった。特に伝送路特性が大幅に変化した場合、与えられたマトリクスを用いた場合には、等化回路を構成する各フィルタの係数Ａ０、Ａ１、およびＡ２の適切な値を見つけることができなくなるという問題点があった。
【００１３】
このような場合には、従来例ではマトリクスを変化させる必要がある。すなわち伝送線路の温度変化や経時変化に対応してそれぞれ専用のマトリクスを用意し、例えば温度の範囲ごとに適切なマトリクスを使う必要がある。複数のマトリクスを用意し、各マトリクスについて伝送路特性の追従範囲を把握することは莫大な工数を必要とする作業となり、等化回路の実際の運用にあたって大きな障害となるという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の課題は上述の問題点に鑑み、伝送線路の特性に対応するマトリクスと、それに基づく畳み込み演算を使用することなく、畳み込み演算によって推定されていた等化回路を構成する各フィルタの利得アンプへの入力振幅を直接モニタすることによって、伝送線路の特性が大幅に変化した場合にも追従可能な適応等化回路を提供することである。
【課題を解決するための手段】
【００１５】
図１は、本発明の適応等化回路の原理構成ブロック図である。同図は等化対象信号を等化する等化回路１を適応的に制御する適応等化制御部２を備える適応等化回路の原理構成ブロック図であり、この適応等化回路は少なくとも一致検出手段３、モニタ手段４、および演算制御手段５を備える。
【００１６】
一致検出手段３は予め設定されたデータパターンと等化回路の出力のデータ判定結果のデータパターンとの一致を検出するものであり、モニタ手段４は一致検出手段３がデータパターンの一致を検出する毎に、等化回路１の出力と、等化回路１を構成する複数のフィルタのゲインアンプへの入力とを直接順次モニタするものであり、演算制御手段５はモニタ手段４によって等化回路１の出力と、前述の複数のゲインアンプへの入力とがモニタされた時点で、そのモニタ結果を適応等化制御部２に与えて、適応化制御の演算を開始させるものである。
【００１７】
実施の形態においては、前述の予め設定されたデータパターンと、そのパターンの長さとを変化させることもでき、また等化対象信号がデータの送信側から送られるデータ受信信号であり、適応等化回路がそのデータ受信信号に対する適応等化を行なうこともでき、さらに適応等化制御部２が論理回路によって構成され、モニタ手段４がアナログ／デジタル変換器を備えることもできる。
【００１８】
次に実施の形態においては、適応等化回路がモニタ手段４によるモニタ結果をそれぞれ一時的に保持する複数のモニタ結果保持手段をさらに備え、演算制御手段５が複数のモニタ結果保持手段のすべてにデータが保持された時点で、保持されたデータを適応等化制御部２に与えるスイッチ手段を備えることもできる。
【００１９】
次に本発明の適応等化回路は、予め設定されたデータパターンに対して等化回路１を構成する複数のフィルタのゲインアンプへの入力の値をそれぞれ格納する複数の記憶手段と、設定されたデータパターンと等化回路１の出力データ判定結果データパターンとの一致を検出する一致検出手段と、一致検出手段がデータパターンの一致を検出した時、適応等化制御部２に対して、制御のための期待振幅を与えて、複数の記憶手段の記憶内容を用いた適応化制御の演算を開始させる演算制御手段とを備える。
【００２０】
実施の形態においては、この適応等化回路において前述のように予め設定されたデータパターンと、そのパターンの長さとを変化させることも、また等化対象信号データが送信側から送られるデータ受信信号であり、適応等化回路がそのデータ受信信号に対する適応等化を行なうことも、さらに適応等化制御部が論理回路によって構成され、複数の記憶手段が前述のゲインアンプへの入力のデジタル値をそれぞれ記憶することもできる。
【００２１】
さらに本発明の適応等化回路は、等化対象信号を等化する等化回路を適応的に制御する適応等化制御部を備える適応等化回路であり、等化回路を構成する複数のフィルタのゲインアンプへの入力を直接モニタして適応等化制御部に与えるモニタ手段を備えるものである。
【００２２】
以上のように本発明においては、伝送線路の特性と等化回路を構成するフィルタの特性とに対応するマトリクスと、そのマトリクスに基づいて各フィルタのゲインアンプへの入力推定を行なう畳み込み演算部とを用いることなく、等化回路を構成する複数のフィルタのゲインアンプへの入力を直接モニタするか、予め設定されたパターンに対するゲインアンプへの入力値の記憶内容を用いることによって適応等化の動作が実行される。
【発明の効果】
【００２３】
本発明によれば、伝送線路の特性が大幅に変化した場合にも、データ判定が十分正しく可能なデータ振幅を確保できるようになり、等化器としての性能が高い適応等化器を提供することが可能となる。また予め設定されたデータパターンとの一致を検出した時点で適応等化の制御演算を実行することによって、回路規模を縮小することが可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明においては、データ受信回路における適応等化方式を典型的な応用分野として発明の内容を説明するが、そのようなデータ伝送方式の１つとしてバックプレーン伝送がある。図２はそのようなバックプレーン伝送における適応等化の必要性の説明図である。
【００２５】
図２において、例えばＬＳＩの搭載されたボード８a、８b、８cの間でデータの送受信が行なわれる。このようなバックプレーン伝送においては、送信データに加えられる伝送歪みや外乱によって受信データに歪みが生じ、送信データにおけるアイが受信データ側で再現できなくなるため、適応等化によって歪みを軽減し、受信しやすい状態に等化することが必要である。このようなバックプレーン伝送においては、伝送路としてのケーブル長はせいぜい１ｍ程度であり、また周波数も数ＧＨｚ程度であることが多いが、さらに伝送距離が長くなったり、周波数が数十ＧＨｚ程度になると、前述のマトリクスを変化させる程度では適切な等化が不可能となり、以後説明する適応等化回路を用いることが必要となる。
【００２６】
図３は、本発明の第１の実施例における適応等化方式の説明図である。従来例の図１１におけると同様に、送信回路１０から伝送線路１１を介して送信された受信データは受信回路１２によって受信される。受信回路内の等化回路１５を適応的に制御する適応等化制御回路１３は、等化回路１５内の各フィルタのフィルタ係数Ａ０、Ａ１、およびＡ２を適応的に制御する。
【００２７】
受信回路１２の内部では、等化回路１５の出力が与えられるデータ判定回路１６によってデータの±１の判定が行われ、その結果はデマルチプレクサおよびバッファ１７を介して適応等化制御回路１３に与えられる。また等化回路１５内の各ノード、すなわち各フィルタの利得アンプの入力端子への入力値が３つのＡＤコンバータ１８、１９、２０を介して、さらに等化回路１５の出力がＡＤコンバータ２１を介して、適応等化制御回路１３に与えられる。
【００２８】
適応等化制御回路１３側では、まずデマルチプレクサおよびバッファ１７の出力のＮビットのうちで、セレクタ２５によってそのうちの１ビットが選択され、アンプ２６を介して期待振幅ｄとして減算器２７に与えられる。減算器２７にはＡＤコンバータ２１の出力データ振幅ｙも与えられ、減算器２７はｄとｙとの差を振幅誤差ｅとして３つの乗算器に与える。
【００２９】
一方３つのＡＤコンバータ１８、１９、２０の出力もそれぞれ乗算器に与えられる。これらの３つの出力は、図１１の従来例では畳み込み演算部１１２の３つの出力に相当する。図１１で説明したように、畳み込み演算部１１２は、マトリクス１１１とデマルチプレクサおよびバッファ１０７の出力を用いて、畳み込み演算によって等化回路１０１の内部ノードとしての各フィルタの利得アンプへの入力値を推定するものであり、その推定値として畳み込み演算部１１２からＦ０、Ｆ１、およびＦ２が出力される。この第１の実施例では、マトリクスや畳み込み演算部を用いることなく、等化回路１５の内部ノードにおける信号値としての各フィルタの利得アンプへの入力値を３つのＡＤコンバータ１８、１９、２０を用いて直接モニタし、Ｆ０、Ｆ１、およびＦ２として適応等化制御回路１３に与える点に基本的な特徴がある。なお、この３つのＡＤコンバータ１８、１９、２０は本発明の特許請求の範囲、請求項１０におけるモニタ手段に相当する。
【００３０】
適応等化制御回路１３は、基本的には従来例におけると同様に、等化回路内の各フィルタの利得アンプへの入力値Ｆ０、Ｆ１、およびＦ２と誤差振幅ｅとの相関結果を積分することによって平均化し、等化回路１５内の各フィルタの係数Ａ０、Ａ１、およびＡ２を出力することになる。
【００３１】
この第１の実施例では、４つのＡＤコンバータを用いることによって適応等化の原理に忠実な構成がとられているが、受信回路１２の内部に複数個のＡＤコンバータを配置することが必要となり、回路規模の点では問題がある。またここでは等化回路を構成するフィルタ数が０次、１次、および２次の３個である。しかしながら等化対象信号が伝送される伝送線路の特性によっては３次以上のフィルタが必要になり、さらに多くのＡＤコンバータが必要となる。
【００３２】
伝送線路１１の特性は、例えばボード線図によって表現され、ボード線図上では低周波では減衰が小さいが、高周波になるにしたがって減衰が大きくなる傾向がある。この高周波の領域における減衰の傾きが−４０ｄＢ／ｄｅｃ程度の場合には、図３に示すようにｓ2、すなわち２回の微分に相当するフィルタまででよいが、例えば高周波域における減衰特性の傾きが−６０ｄＢ／ｄｅｃ程度になると、さらにｓ3、すなわち３回微分に相当するフィルタが必要になり、したがって対応するＡＤコンバータがさらに必要となる。なお、本実施形態では適応等化制御回路１３側が基本的に論理回路によって構成され、ディジタル処理を行なうためにＡＤコンバータが用いられているが、この適応等化の制御をアナログ信号を用いて行なえばＡＤコンバータは不要となる。
【００３３】
図４は、適応等化方式の第２の実施例の説明図である。この第２の実施例では、第１の実施例で４個必要であったＡＤコンバータをインタリーブ（シリアル動作）させることによって、その数を１つとしたところに大きな特徴がある。すなわち受信回路１２の内部にはＡＤコンバータ３１が１個だけ備えられ、その前段に等化回路１５を構成する各フィルタの利得アンプへの入力値、および等化回路１５の出力が入力されるセレクタ３０が備えられている。
【００３４】
適応等化制御回路１３の内部には、ＡＤコンバータ３１の出力を一時的に保持するためのホールド回路３３、およびホールドされたデータを図３におけると同様にＦ０、Ｆ１、Ｆ２、および等化回路１５の出力ｙとして、３つの乗算回路や減算器２７に与えるためのスイッチ３４、およびセレクタ３０の切り替えとホールド回路３３へのデータ入力、およびスイッチ３４の動作を制御するためのＡＤコンバータ制御回路３５が備えられている。なおここで減算器２７に与えられる期待振幅ｄについては、後述する設定パターンに対応する値として既知であるものとし、例えば図１２で説明したような値、すなわち±０．１Ｖに相当するディジタル値が与えられるものとする。
【００３５】
この第２の実施例では、等化回路１５の出力に対するデータ判定回路１６の判定結果が予め設定されたデータパターン、例えば“０００１”と比較され、判定結果としてのデマルチプレクサおよびバッファ１７の出力のＮビットの中に、設定されたデータパターンが検出された時点でセレクタ３０の切り替えが行われ、セレクタ３０の出力結果がＡＤコンバータ３１によってデジタルデータに変換され、ホールド回路３３に上から順番にＦ０、Ｆ１、Ｆ２、およびｙの値としてホールドされるものとする。
【００３６】
ここで例えば“０００１”のデータパターンの設定について説明する。伝送線路１１の特性として過去の影響、すなわち前に送られたデータの影響がどれだけ残っているかを特性の尺度として考えることができる。すなわち過去の何ビットかのデータを見て、その中でデータの影響が残っているか否かを見ることが有効である。“０００１”というデータパターンにおいて“０”は−１に相当し、−１の影響が残っていると最後の“１”に相当する値が非常に小さくなり、それを大きくするためには大きな等化の動作が必要になり、“１”に近ければその等化の作用が小さくてよいことになる。これがデータパターンの例として“０００１”を選ぶ理由である。
【００３７】
このように第２の実施例では予め設定されたデータパターンが検出されるごとに、ホールド回路３３にＦ０、Ｆ１、Ｆ２、およびｙに相当するデジタルデータがホールドされ、そのデータがそろったところで、スイッチ３４によってそれらのデータが３つの乗算器と減算器２７に与えられることによって適応等化の制御動作、すなわち等化回路１５の内部の各フィルタの係数Ａ０、Ａ１、およびＡ２の演算が行われることになる。
【００３８】
図５は、図４におけるＡＤＣ制御回路３５の構成例のブロック図であり、図６は、第２の実施例における適応等化制御のための演算開始までの動作タイムチャートである。図５においてデマルチプレクサおよびバッファ１７の出力するＮビットのデータＤｅｍｕｘ＿ＤＴと、予め設定されたデータパターン、例えば“０００１”とが比較器４０によって比較され、一致が検出されるとカウンタ４１のカウント値がアップされ、比較器４０の出力がＤＥＴ信号として出力される。またこの比較器４０の出力は、比較器４２に対するイネーブル信号として与えられ、比較器４２はカウンタ４１の出力としてのＳＥＬ信号２ビットと“３”とを比較し、両者が一致した時、ＦＦ４３に比較結果としての“１”を出力し、ＦＦ４３の出力はカリキュレーション・イネーブル信号としてスイッチ３４に与えられる。これらの信号のうち、カウンタ４１の出力するＳＥＬ信号はセレクタ３０に対する選択制御信号となり、比較器４０の出力するＤＥＴ信号とカウンタ４１の出力するＳＥＬ信号との論理積に相当する信号、すなわちＤＥＴ信号が“１”の時のＳＥＬ信号はホールド・イネーブル信号としてホールド回路３３に与えられ、ＳＥＬ信号の値の増加につれてホールド回路３３の上から順に、ＡＤコンバータ３１の出力がホールドされることになる。
【００３９】
なお、本発明の特許請求の範囲、請求項１の一致検出手段は比較器４０に、モニタ手段はセレクタ３０とＡＤコンバータ３１に、演算制御手段は比較器４２、ＦＦ４３、およびスイッチ３４に相当し、請求項５の複数のモニタ結果保持手段はホールド回路３３に相当する。
【００４０】
図６のタイムチャートにおいては、デマルチプレクサおよびバッファ１７の出力としての３２ビットのデータＤｅｍｕｘ＿ＤＴ〔Ｎ−１：０〕（Ｎ＝３２）が、１６進表記の４ビットずつのデータとして表されている。その３２ビットのデータの中で、ＡＤコンバータ３１がどこをモニタするかはハード的に決定され、常に決まっている。アナログ信号のサンプル時点を含めた過去の４ビットについて、比較器４０は予め設定されたデータパターン、例えば“０００１”との比較を行なうものとする。ここで１６進表記の“８”は、２進表記では“１０００”であり、この“１０００”を過去から見ると“０００１”の順に見える。したがって比較器４０は、入力されるデマルチプレクスデータ３２ビットのうちで１６進の“８”に相当するパターンを検出した時点で、比較結果としてのＤＥＴ信号を出力することになる。この時点でカウンタ４１の出力はインクリメントされ、ＳＥＬ信号の値はデマルチプレクスデータのうちに“８”が存在するごとにインクリメントされ、その度にＡＤコンバータ３１の出力がホールド回路３３にホールドされる。なお、ここでＡＤコンバータ３１の出力は６ビットになっているが、例えば８ビットでもよいことは当然である。
【００４１】
すなわち最初にデマルチプレクスデータのうちに“８”が検出されると、ＳＥＬ信号の値は“１”となり、この時点でＡＤコンバータ３１の出力、ここでは“０２”がホールド回路３３の一番上、すなわちＦ０に相当する部分にホールドされる。デマルチプレクスデータのうちに次に“８”が検出されるとＳＥＬ信号の値は“２”となり、ＡＤコンバータ３１の出力としての“０５”がホールド回路３３で上から２番目、すなわちＦ１に相当する部分にホールドされ、その後さらにデマルチプレクスデータの内に“８”が存在するとＳＥＬ信号の値が“３”となり、ＡＤコンバータ３１の出力する“０９”がホールド回路で上から３番目の部分、すなわちＦ２に対応する部分にホールドされる。
【００４２】
デマルチプレクスデータのうちに次に“８”が検出されると、カウンタ４１はオーバーフローし、その出力するＳＥＬ信号は“０”にクリアされる。この時点でＡＤコンバータ３１の出力“０Ｄ”がホールド回路３３の最も下の部分、すなわちｙに相当する部分にホールドされ、この時フリップフロップ４３にＤＥＴの立下りエッジと一致するクロックの立ち上がりエッジで比較器４２の出力としての“１”が取り込まれ、その値がカリキュレーション・イネーブル信号としてスイッチ３４に与えられ、ホールド回路３３にホールドされていたデータが、スイッチ３４を介して等化回路係数変更演算のために出力される。
【００４３】
以上のように第２の実施例では予め設定されたデータパターンが検出された時点で順次ＡＤコンバータによるモニタを行なうことによってＡＤコンバータの数を減らし、回路規模を小さくすることができる。
【００４４】
図７は、本発明の適応等化方式の第３の実施例の説明図である。この第３の実施例においては、第２の実施例と同様に予め設定されたデータパターン、例えば“０００１”がデマルチプレクサおよびバッファ１７の出力から検出された時点で、等化回路の係数変更演算が行なわれる。ただしこの第３の実施例においては、回路をできるだけ簡単化し、また受信回路１２の回路構成を図１１で説明した従来構成と同じとし、適応制御回路側の一部の変更を行なうことによって、マトリクスや畳み込み演算部を必要としない適応等化制御を実現するものである。
【００４５】
このため適応等化制御回路１３に対して等化回路１５の内部ノードの信号値、すなわち各フィルタの利得アンプへの入力値を与えるための３つのレジスタ４５、４６、および４７が備えられると共に、適応等化制御回路１３の内部に設定されたデータパターン、例えば“０００１”と、デマルチプレクサおよびバッファ１７の出力を比較する比較器４８、比較器４８の出力するＤＥＴ信号が“１”の時に、期待振幅ｄからＡＤコンバータ２１の出力する等化回路１５の出力ｙの減算器２７による減算結果を振幅誤差ｅとして出力し、ＤＥＴ信号の値が“０”である時に振幅誤差ｅとして“０”を出力するセレクタ４９を備えている。
【００４６】
ここでレジスタ４５、４６、および４７に格納されるＦ０、Ｆ１、およびＦ２の値は、設定されたデータパターン、例えば“０００１”に対応する等化回路１５の内部ノードの信号値としての各フィルタの利得アンプへの入力の振幅値であり、この値は適応等化制御回路１３による各フィルタ係数Ａ０、Ａ１、およびＡ２の更新ループの外側にあるため、例えばシミュレーションによって容易に算出することができる。予めシミュレーションによって算出された値をＦ０、Ｆ１、およびＦ２の値として３つのレジスタ４５から４７に格納しておくことによって、等化回路係数変更の演算を行なうことができる。また期待振幅ｄの値としては、第２の実施例におけると同様に、例えば±０．１Ｖに相当するデジタル値を与えることができる。
【００４７】
なお、請求項６における複数の記憶手段はレジスタ４５〜４７に、一致検出手段は比較器４８に、また演算制御手段はセレクタ４９に相当する。
この第３の実施例では、デマルチプレクサおよびバッファ１７の出力において予め設定されたデータパターン、例えば“０００１”が１回検出されると、等化回路の係数変更演算が行われる。これに対して図４の第２の実施例では、この設定パターンが４回検出された後に等化回路係数変更演算が行われる。
【００４８】
すなわち図４の第２の実施例では、図７の第３の実施例に比べて等化回路の係数変更演算の回数が減ることになり、一面では消費電力削減につながるものであるが、適応等化ループの収束が遅くなり、適応等化動作が行われず、等化回路の状態がそのまま保持される時間が長くなることになる。
【００４９】
このような適応等化ループの収束性は、設定されるデータパターンの長さや、その内容によっても当然変化する。例えばこのデータパターンの長さを２ビットとし、その内容を例えば“０１”とすると、そのようなデータパターンがデマルチプレクサおよびバッファ１７の出力に存在する確率が大きくなり、ループの収束が早くなる。データパターンの長さを長くすれば、等化特性自体は良くなることが期待されるが、収束が遅くなることになる。その意味で４ビット程度の長さが適当と考えられる。なお図７の第３の実施例においてデータパターンを変更する場合には、それに対応して再度シミュレーションを実施し、レジスタ４５から４７に格納するＦ０からＦ２のデータを変更することが必要である。
【００５０】
図７の第３の実施例では、前述のように受信回路１２の構成は図１１の従来例におけると同じであり、マトリクスおよび適応等化制御回路内で処理の重い畳み込み演算部が不必要となり、またセレクタ１１３と増幅器１１４の代わりに比較器４８とセレクタ４９を備えるだけの改造をすれば、従来例の適応等化回路を比較的簡単に再利用することが可能となり、その意味では実用的に重要な実施例である。このような利点はデータパターンの固定によって得られたものである。
【００５１】
以上のように本発明によれば、等化回路を構成する各フィルタの利得アンプへの入力振幅を直接モニタすることによって、伝送路特性が大幅に変化した場合にも、マトリクスや畳み込み演算を用いる従来技術に比較して適応等化の十分な性能を確保すること、すなわち等化回路の出力としてデータ判定のための十分なデータ振幅を確保することが可能となる。また従来例の適応等化回路に対しても、設定されたデータパターンとの一致を検出した時にのみ等化回路の係数変更演算を行う構成とすることによって、従来の適応等化回路の一部変更を行なうことによって、従来回路の再利用が可能となると共に、その回路規模を縮小することが可能となる。
【図面の簡単な説明】
【００５２】
【図１】本発明の適応等化回路の原理構成ブロック図である。
【図２】本発明の適応等化方式が用いられるバックプレーン伝送の説明図である。
【図３】本発明の適応等化方式の第１の実施例の構成ブロック図である。
【図４】適応等化方式の第２の実施例の構成ブロック図である。
【図５】図４におけるＡＤコンバータ制御回路の構成例である。
【図６】第２の実施例における等化回路係数変更演算までの動作タイムチャートである。
【図７】適応等化方式の第３の実施例の構成ブロック図である。
【図８】適応等化方式の概念の説明図である。
【図９】アナログ・デリバティブ・イコライザの構成を示す図である。
【図１０】アナログ・デリバティブ・イコライザにおけるインパルス応答を示す図である。
【図１１】適応等化方式の従来例の構成ブロック図である。
【図１２】適応等化のシミュレーション結果の説明図である。
【符号の説明】
【００５３】
１、１５  等化回路
２  適応等化制御部
３  一致検出手段
４  モニタ手段
５  演算制御手段
８  ボード
１０  送信回路
１１  伝送線路
１２  受信回路
１３  適応等化制御回路
１６  データ判定回路
１７  デマルチプレクサおよびバッファ
１８、１９、２０、２１、３１  ＡＤコンバータ
２５、３０、４９  セレクタ
２６  アンプ
２７  減算器
３３  ホールド回路
３４  スイッチ
３５  ＡＤコンバータ制御回路
４０、４２、４８  比較器
４１  カウンタ
４３  フリップフロップ
４５、４６、４７  レジスタ
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図２】
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【図８】
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【図１２】
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