(57)【要約】【課題】  貫通電極を有した半導体装置の製造方法において、工程を簡略化して製造コストを極力低く抑えると共に、歩留まりの向上を図る。【解決手段】  半導体基板１０の表面に第１の絶縁膜１１を形成し、その一部をエッチングして、半導体基板１０の一部を露出する開口部１１ａを形成する。次に、開口部１１ａ内から第１の絶縁膜１１上に延びるパッド電極１２を形成する。半導体基板１０の裏面上には第２の絶縁膜１５を形成する。次に、開口部１１ａよりも大きい開口径を有したビアホール１６を形成する。そして、ビアホール１６内から第２の絶縁膜１５上に延びる第３の絶縁膜１７を形成し、ビアホール１６の底部の第３の絶縁膜１７をエッチングしてパッド電極１２を露出する。その後、ビアホール１６内に貫通電極１９及び配線層２０を形成する。最後に、半導体基板１０を複数の半導体チップ１０Ａに切断分離する。【選択図】  図１１
2006032699.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部をエッチングして、半導体基板の表面の一部を露出する開口部を形成する工程と、
前記開口部内から前記第１の絶縁膜上に延びるパッド電極を形成する工程と、
前記半導体基板の裏面上に第２の絶縁膜を形成する工程と、
前記開口部よりも大きい開口径を有し、かつ前記開口部に対応した位置の前記第２の絶縁膜及び前記半導体基板を貫通して前記パッド電極を露出するビアホールを形成する工程と、
前記ビアホール内から前記第２の絶縁膜上に延びる第３の絶縁膜を形成する工程と、
前記ビアホールの底部の第３の絶縁膜をエッチングして前記パッド電極を露出する工程と、
前記ビアホール内に、前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部をエッチングして、半導体基板の表面の一部を露出する開口部を形成する工程と、
前記開口部内から前記第１の絶縁膜上に延びるバリアメタル層を形成する工程と、
前記バリアメタル層上にパッド電極を形成する工程と、
前記半導体基板の裏面上に第２の絶縁膜を形成する工程と、
前記開口部よりも大きい開口径を有し、かつ前記開口部に対応した位置の前記第２の絶縁膜及び前記半導体基板を貫通して前記バリアメタル層を露出するビアホールを形成する工程と、
前記ビアホール内から前記第２の絶縁膜上に延びる第３の絶縁膜を形成する工程と、
前記ビアホールの底部の第３の絶縁膜をエッチングして前記バリアメタル層を露出する工程と、
前記ビアホール内に、前記バリアメタル層を介して前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部をエッチングにより薄膜化して、凹部を形成する工程と、
前記凹部内から前記第１の絶縁膜上に延びるパッド電極を形成する工程と、
前記半導体基板の裏面上に第２の絶縁膜を形成する工程と、
前記凹部よりも大きい開口径を有し、かつ前記凹部に対応した位置の前記第２の絶縁膜及び前記半導体基板を貫通して前記第１の絶縁膜を露出するビアホールを形成する工程と、
前記ビアホール内から前記第２の絶縁膜上に延びる第３の絶縁膜を形成する工程と、
前記ビアホールの底部の第３の絶縁膜及び前記第１の絶縁膜をエッチングして前記パッド電極を露出する工程と、
前記ビアホール内に、前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の表面の一部上に、ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかを形成する工程と、
前記半導体基板の表面に第１の絶縁膜を形成する工程と、
前記ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかと接する前記第１の絶縁膜の一部を除去して、当該ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかの表面の一部を露出する開口部を形成する工程と、
前記開口部内から前記第１の絶縁膜上に延びるパッド電極を形成する工程と、
前記半導体基板の裏面上に第２の絶縁膜を形成する工程と、
前記開口部よりも大きい開口径を有し、かつ前記開口部に対応した位置の前記第２の絶縁膜及び前記半導体基板を貫通して前記ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかを露出するビアホールを形成する工程と、
前記ビアホール内から前記第２の絶縁膜上に延びる第３の絶縁膜を形成する工程と、
前記ビアホールの底部の第３の絶縁膜、及び前記ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかをエッチングして前記パッド電極を露出する工程と、
前記ビアホール内に、前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板の裏面上に、前記貫通電極と接続された配線層を形成する工程を有することを特徴とする請求項１,２,３,４のうちいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記配線層上に導電端子を形成する工程を有することを特徴とする請求項５項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、貫通電極を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してパッド電極と接続された貫通電極を有する。また、当該半導体装置は、当該裏面上に半田等の金属部材から成るボール状の導電端子が格子状に複数配列されたものである。
【０００４】
そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板（例えばプリント基板）上の配線パターンに接続している。
【０００５】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。
【０００６】
次に、従来例に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法を図面を参照して説明する。図２４乃至図２７は、従来例に係る半導体装置の製造方法を説明する断面図である。
【０００７】
図２４に示すように、最初に、半導体基板５０の表面に、第１の絶縁膜５１を介してパッド電極５２を形成する。次に、必要に応じて支持体５４を、半導体基板５０の表面に樹脂層５３を介して接着する。
【０００８】
次に、半導体基板５０の裏面上に、第２の絶縁膜５５を形成し、さらに、当該第２の絶縁膜上に、レジスト層８０を選択的に形成する。レジスト層８０は、パッド電極５２の位置に対応して開口している。このレジスト層８０をマスクとして、第２の絶縁膜５５及び半導体基板５０をエッチングし、それらを貫通して第１の絶縁膜５１を露出するビアホール５６を形成する。
【０００９】
さらに、図２５に示すように、レジスト層８０をマスクとして、ビアホール５６の底部で露出する第１の絶縁膜５１をエッチングして除去する。
【００１０】
次に、図２６に示すように、ビアホール５６内から第２の絶縁膜５５上にかけて第３の絶縁膜５７を形成する。
【００１１】
その後、図２７に示すように、半導体基板５０の裏面から、ビアホール５６の底部の第３の絶縁膜５７をエッチングして除去し、パッド電極５２を露出する。
【００１２】
さらに、図示しないが、ビアホール５６内に、パッド電極と電気的に接続された不図示の貫通電極を形成する。また、上記貫通電極と電気的に接続した不図示の配線層を半導体基板５０の裏面上に形成し、さらに、上記配線層上を含む半導体基板５０の裏面上に不図示の保護層を形成する。そして、上記保護層の一部を開口して上記配線層の一部を露出し、その配線層上に不図示の導電端子を形成する。その後、半導体基板５０をダイシングにより複数の半導体チップに切断分離する。
【００１３】
なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００３−３０９２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述した従来例に係る半導体装置の製造方法では、図２５に示すように、ビアホール５６の底部の第１の絶縁膜５１をエッチングしてパッド電極５２を露出した後、第３の絶縁膜５７を形成し、さらに、図２７に示すように当該底部の第３の絶縁膜５７をエッチングしてパッド電極５２を再度露出していた。即ち、ビアホール５６の側壁に第３の絶縁膜５７を残存させながら当該底部でパッド電極５２を露出するためには、２回のエッチングを必要としていた。
【００１５】
さらに言えば、ビアホール５６の底部の第１の絶縁膜５１や第３の絶縁膜５７をエッチングして除去する際、被エッチング領域の角部への電界集中やオーバーエッチングにより、ビアホール５６の底部における半導体基板５０の角部が露出するという問題が生じていた。これにより、後にビアホール５６内に形成された不図示の貫通電極と半導体基板５０との間に絶縁不良が生じていた。
【００１６】
上記不図示の貫通電極と半導体基板５０との間の絶縁不良を回避するためには、第１の絶縁膜５１や第３の絶縁膜５７のオーバーエッチングの量を極力少量にとどめながら、パッド電極５２を確実に露出するように、当該エッチングを慎重に制御する必要があった。そのため、半導体装置の製造方法における工程が複雑となり、製造コストが増大するという問題が生じていた。
【００１７】
また、第１の絶縁膜５１のエッチングが不十分である場合、後にビアホール５６内に形成される不図示の貫通電極とパッド電極５２とが電気的に接続不良となるという問題が生じていた。そのため、半導体装置の歩留まりが低下していた。
【００１８】
そこで、本発明は、貫通電極を有した半導体装置の製造方法において、工程を簡略化して製造コストを極力低く抑えると共に、歩留まりの向上を図る。
【課題を解決するための手段】
【００１９】
本発明の半導体装置の製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有するものである。即ち、本発明の半導体装置の製造方法は、半導体基板の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜の一部をエッチングして、半導体基板の表面の一部を露出する開口部を形成する工程と、開口部内から第１の絶縁膜上に延びるパッド電極を形成する工程と、半導体基板の裏面上に第２の絶縁膜を形成する工程と、上記開口部よりも大きい開口径を有し、かつ当該開口部に対応した位置の第２の絶縁膜及び半導体基板を貫通してパッド電極を露出するビアホールを形成する工程と、ビアホール内から第２の絶縁膜上に延びる第３の絶縁膜を形成する工程と、ビアホールの底部の第３の絶縁膜をエッチングしてパッド電極を露出する工程と、ビアホール内に、パッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。
【００２０】
また、本発明の半導体装置の製造方法は、半導体基板の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜の一部をエッチングして、半導体基板の表面の一部を露出する開口部を形成する工程と、開口部内から第１の絶縁膜上に延びるバリアメタル層を形成する工程と、バリアメタル層上にパッド電極を形成する工程と、半導体基板の裏面上に第２の絶縁膜を形成する工程と、上記開口部よりも大きい開口径を有し、かつ当該開口部に対応した位置の第２の絶縁膜及び半導体基板を貫通してバリアメタル層を露出するビアホールを形成する工程と、ビアホール内から第２の絶縁膜上に延びる第３の絶縁膜を形成する工程と、ビアホールの底部の第３の絶縁膜をエッチングしてバリアメタル層を露出する工程と、ビアホール内に、バリアメタル層を介してパッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。
【００２１】
また、本発明の半導体装置の製造方法は、半導体基板の表面に第１の絶縁膜を形成する工程と、第１の絶縁膜の一部をエッチングにより薄膜化して、凹部を形成する工程と、凹部内から第１の絶縁膜上に延びるパッド電極を形成する工程と、半導体基板の裏面上に第２の絶縁膜を形成する工程と、上記凹部よりも大きい開口径を有し、かつ当該凹部に対応した位置の第２の絶縁膜及び半導体基板を貫通して第１の絶縁膜を露出するビアホールを形成する工程と、ビアホール内から第２の絶縁膜上に延びる第３の絶縁膜を形成する工程と、ビアホールの底部の第３の絶縁膜及び第１の絶縁膜をエッチングしてパッド電極を露出する工程と、ビアホール内に、パッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、半導体基板の表面の一部上に、ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかを形成する工程と、半導体基板の表面に第１の絶縁膜を形成する工程と、ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかと接する第１の絶縁膜の一部を除去して、当該ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかの表面の一部を露出する開口部を形成する工程と、開口部内から第１の絶縁膜上に延びるパッド電極を形成する工程と、半導体基板の裏面上に第２の絶縁膜を形成する工程と、上記開口部よりも大きい開口径を有し、かつ当該開口部に対応した位置の第２の絶縁膜及び半導体基板を貫通してゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかを露出するビアホールを形成する工程と、ビアホール内から第２の絶縁膜上に延びる第３の絶縁膜を形成する工程と、ビアホールの底部の第３の絶縁膜、及び前記ゲート酸化膜、ゲート電極、もしくは素子分離層のうちいずれかをエッチングしてパッド電極を露出する工程と、ビアホール内に、パッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。
【００２３】
また、本発明の半導体装置の製造方法は、上記工程に加えて、半導体基板の裏面上に、貫通電極と接続された配線層を形成する工程と、配線層上に導電端子を形成する工程を有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、ビアホールの底部でパッド電極を露出する際、当該底部の絶縁膜のエッチングを１回で完了することが可能となる。また、ビアホールの底部の絶縁膜をエッチングする際、パッド電極を確実に露出するために必要なエッチングの量を極力少量に抑えることができると共に、当該エッチングの制御を簡易に行うことができる。
【００２５】
また、本発明によれば、半導体基板とパッド電極とは、両者の間にバリアメタル層が介在されるため、接触しない。そのため、半導体基板と接触したパッド電極が合金化されて起こる不良、即ちシリコンノジュールの発生を抑止することが可能となる。
【００２６】
また、本発明によれば、ビアホールの形成前に、半導体基板とパッド電極との間に、薄膜化された絶縁膜、ゲート絶縁膜、ゲート電極、もしくは素子分離層のうちいずれかが形成されて、半導体基板の表面とパッド電極とが絶縁される。そのため、半導体基板の表面に形成された不図示の電子デバイスの回路テストを、ビアホールの形成前に行うことができる。
【００２７】
従って、貫通電極を有した半導体装置の製造方法において、その工程を簡略化して製造コストを極力低く抑えると共に、歩留まりを向上することが可能となる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１乃至図１１は、本実施形態に係る半導体装置の製造方法を説明する断面図である。なお、図１乃至図１１は、半導体基板のうち、不図示のダイシングラインの近傍を示している。
【００２９】
最初に、図１に示すように、表面に不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。また、半導体基板１０は、好ましくは約１３０μｍの膜厚を有している。
【００３０】
次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば、Ｐ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。また、第１の絶縁膜１１は、好ましくは約０．８μｍの膜厚を有して形成される。
【００３１】
次に、図２に示すように、半導体基板１０の表面と接する第１の絶縁膜１１の一部の箇所を選択的にエッチングして除去する。上記一部の箇所は、後にビアホールが形成される半導体基板１０の位置に対応した箇所である。このエッチングにより、半導体基板１０の表面の一部を露出する開口部１１ａが形成される。
【００３２】
次に、図３に示すように、開口部１１ａ内を含む第１の絶縁膜１１上に、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１２を形成する。パッド電極１２は、スパッタ法により形成されたアルミニウム（Ａｌ）から成る電極であることが好ましいが、その他の金属から成る電極であってもよい。ここで、パッド電極１２は、開口部１１ａの底部で半導体基板１０と接触し、かつ当該開口部１１ａ内から第１の絶縁膜１１上に延びるようにして形成される。また、パッド電極１２は、好ましくは約１μｍの膜厚を有して形成される。
【００３３】
次に、図４に示すように、パッド電極１２上に、樹脂層１３を介して支持体１４を形成する。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体１４は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成されている。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体１４は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。また、支持体１４はテープ状のものであってもよい。この支持体１４は、後の工程において除去されるものであってもよい。もしくは、支持体１４は、除去されずに残されてもよい。なお、支持体１４の形成は、必ずしも必要ではなく省略されても構わない。
【００３４】
次に、半導体基板１０の裏面上に、裏面絶縁膜として第２の絶縁膜１５を形成する。第２の絶縁膜１５は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第２の絶縁膜１５は、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。
【００３５】
次に、図５に示すように、不図示のレジスト層を用いて、第１の絶縁膜１１の開口部１１ａに対応した位置の第２の絶縁膜１５及び半導体基板１０を、当該開口部１１ａよりも大きく開口するようにしてエッチングする。このエッチングにより、第１の絶縁膜１１の開口部１１ａよりも大きい開口径を有し、かつ第２の絶縁膜１５及び半導体基板１０を貫通するビアホール１６が形成される。ここで、ビアホール１６の底部では、第１の絶縁膜１１の一部及びパッド電極１２の一部が露出される。
【００３６】
次に、図６に示すように、ビアホール１６内及び第２の絶縁膜１５上に、第３の絶縁膜１７を形成する。第３の絶縁膜１７は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。
【００３７】
次に、図７に示すように、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより、第３の絶縁膜１７のエッチングを行う。このエッチングにより、第２の絶縁膜１５上に形成された第３の絶縁膜１７、及びビアホール１６の底部に形成された第３の絶縁膜１７が除去される。即ち、ビアホール１６の側壁に形成された第３の絶縁膜１７が残されて、ビアホール１６の底部ではパッド電極１２の一部が露出される。また、当該底部で露出されたパッド電極１２の周囲では、第１の絶縁膜１１の一部が露出される。
【００３８】
なお、上記エッチングでは、パッド電極１２を確実に露出するために若干のオーバーエッチングを行う必要がある。しかしながら、ビアホール１６の底部ではパッド電極１２が第１の絶縁膜１１に覆われていないため、上記エッチングの量を極力少量に抑えることが可能となる。
【００３９】
次に、図８に示すように、ビアホール１６内及び半導体基板１０の裏面の第２の絶縁膜１５上に、バリアシード層１８を形成する。バリアシード層１８は、不図示のバリアメタル層とシード層とから成る積層構造を有している。ここで、上記バリアメタル層は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層から成る。上記シード層は、後述する配線層２０をメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。
【００４０】
バリアシード層１８は、例えば、スパッタ法、ＣＶＤ法、無電界メッキ法、もしくはその他の成膜方法によって形成される。
【００４１】
なお、ビアホール１６の側壁の第３の絶縁膜１７がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリアシード層１８は、銅（Ｃｕ）から成るシード層のみから成る単層構造を有していてもよい。
【００４２】
次に、ビアホール１６内を含むバリアシード層１８上に、例えば電界メッキ法により、例えば銅（Ｃｕ）から成る貫通電極１９、及びこの貫通電極１９と連続した配線層２０を形成する。メッキ膜厚は、貫通電極１９がビアホール１６内に完全もしくは不完全に埋め込まれるような厚さに調整される。ここで、貫通電極１９及び配線層２０は、バリアシード層１８を介して、ビアホール１６の底部で露出するパッド電極１２と電気的に接続される。
【００４３】
次に、半導体基板１０の裏面の配線層２０上に、配線層２０を所定のパターンにパターニングするための不図示のレジスト層を選択的に形成する。不図示のレジスト層は、所定のパターンに対応して残存させる配線層２０の領域上に形成される。残存させる配線層２０の領域は、少なくともビアホール１６の形成位置を含む。
【００４４】
次に、図９に示すように、不図示のレジスト層をマスクとして、配線層２０及びバリアシード層１８の不要部分をエッチングして除去する。もしくは、少なくとも配線層２０の不要部分をエッチングして除去する。このエッチングにより、配線層２０が所定の配線パターンにパターニングされる。
【００４５】
次に、図１０に示すように、上記不図示のレジスト層を除去した後、半導体基板１０の裏面上に、これを覆うようにして、例えばレジスト材料等から成る保護層２１を形成する。保護層２１のうち配線層２０に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層２０上に、例えばハンダ等の金属から成るボール状の導電端子２２が形成される。
【００４６】
次に、図１１に示すように、半導体基板１０の不図示のダイシングラインに沿ってダイシングを行い、当該半導体基板１０及びそれに積層された各層を切断分離する。これにより、複数の半導体置チップ１０Ａ及びそれに積層された各層から成る半導体装置が完成する。
【００４７】
上述したように、本実施形態の製造方法によれば、半導体基板１０をエッチングしてビアホール１６を形成した後、従来例のようにビアホール５６の底部でパッド電極５２を覆う第１の絶縁膜５１をエッチングする必要がない。そのため、ビアホール１６の底部でパッド電極１２を露出する際の絶縁膜のエッチングを１回で完了することが可能となる。また、ビアホール１６の底部でパッド電極１２を確実に露出するためのエッチングの量を極力少量に抑えることが可能となる。即ち、従来例に比してエッチングの制御を簡易に行うことができる。
【００４８】
結果として、貫通電極を有した半導体装置の製造方法において、その工程を簡略化して製造コストを極力低く抑えると共に、歩留まりを向上することが可能となる。
【００４９】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１２乃至図１５は、本実施形態に係る半導体装置の製造方法を説明する断面図である。なお、図１２乃至図１５は、半導体基板のうち、不図示のダイシングラインの近傍を示している。また、図１２乃至図１５では、第１の実施形態に係る図１乃至図１１に示したものと同一の構成要素については、同一の符号を付して説明する。
【００５０】
最初に、図１２に示すように、第１の実施形態と同様の不図示の電子デバイスが形成された半導体基板１０を準備し、第１の実施形態と同様に、第１の絶縁膜１１及びその開口部１１ａを形成する。
【００５１】
次に、開口部１１ａ内を含む第１の絶縁膜１１上に、バリアメタル層１２ｂを形成する。上記バリアメタル層１２ｂは、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層から成ることが好ましい。もしくは、バリアメタル層１２ｂは、上記以外の金属層から成るものであってもよい。ここで、バリアメタル層１２ｂは、開口部１１ａの底部で半導体基板１０と接触し、かつ当該開口部１１ａ内から第１の絶縁膜１１上に延びるようにして形成される。
【００５２】
次に、開口部１１ａ内を含むバリアメタル層１２ｂ上に、例えばスパッタ法により形成されたアルミニウム（Ａｌ）から成るパッド電極１２を形成する。ここで、バリアメタル層１２ｂの存在により、パッド電極１２と半導体基板１０とは互いに接触しない。そのため、半導体基板１０がシリコン基板から成り、かつパッド電極１２がアルミニウム（Ａｌ）から成る場合、パッド電極１２のアルミニウム（Ａｌ）が例えばアルミニウム酸化膜等の金属に合金化されて起こる不良、即ちシリコンノジュールの発生を抑止することが可能となる。また、パッド電極１２が銅（Ｃｕ）から成る場合、いわゆる銅拡散を抑止することができる。
【００５３】
次に、必要に応じて、第１の実施形態と同様に、パッド電極１２上に樹脂層１３を介して支持体１４を形成する。この支持体１４は、後の工程において除去されるものであってもよい。もしくは、支持体１４は、除去されずに残されてもよい。なお、支持体１４の形成は、必ずしも必要ではなく省略されても構わない。また、半導体基板１０の裏面には、第１の実施形態と同様に第２の絶縁膜１５を形成する。
【００５４】
次に、図１３に示すように、不図示のレジスト層を用いて、第１の絶縁膜１１の開口部１１ａに対応した位置の第２の絶縁膜１５及び半導体基板１０を、当該開口部１１ａよりも大きく開口するようにしてエッチングする。このエッチングにより、第１の絶縁膜１１の開口部１１ａよりも大きい開口径を有し、かつ第２の絶縁膜１５及び半導体基板１０を貫通するビアホール１６が形成される。ここで、ビアホール１６の底部では、第１の絶縁膜１１の一部及びバリアメタル層１２ｂの一部が露出される。
【００５５】
次に、図１４に示すように、ビアホール１６内及び第２の絶縁膜１５上に、第１の実施形態と同様に、第３の絶縁膜１７を形成する。
【００５６】
次に、図１５に示すように、第１の実施形態と同様に、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより第３の絶縁膜１７のエッチングを行う。このエッチングにより、第２の絶縁膜１５上に形成された第３の絶縁膜１７、及びビアホール１６の底部に形成された第３の絶縁膜が除去される。即ち、ビアホール１６の側壁に形成された第３の絶縁膜１７が残されて、ビアホール１６の底部ではバリアメタル層１２ｂの一部が露出される。また、当該底部で露出されたバリアメタル層１２ｂの周囲では、第１の絶縁膜１１の一部が露出される。
【００５７】
なお、上記エッチングでは、バリアメタル層１２ｂを確実に露出するために若干のオーバーエッチングを行う必要がある。しかしながら、ビアホール１６の底部ではバリアメタル層１２ｂが第１の絶縁膜１１に覆われていないため、上記エッチングの量を極力少量に抑えることが可能となる。
【００５８】
次に、図示しないが、第１の実施形態と同様に、ビアホール１６内及び半導体基板１０の裏面の第２の絶縁膜１５上に、不図示のバリアシード層を形成する。さらに、不図示のバリアシード層上に、不図示の貫通電極及び及びその貫通電極と連続した配線層を形成して、当該配線層を所定のパターンにパターンニングする。これら不図示のバリアシード層、貫通電極、配線層、及び導電端子は、第１の実施形態と同様の材質から成り、同様の形成方法によって形成される。
【００５９】
最後に、半導体基板１０の不図示のダイシングラインに沿ってダイシングを行い、当該半導体基板１０及びそれに積層された各層を切断分離する。これにより、複数の半導体置チップ１０Ａ及びそれに積層された各層から成る半導体装置が完成する。
【００６０】
上述したように、本実施形態の製造方法によれば、バリアメタル層１２ｂの存在により、パッド電極１２と半導体基板１０とは互いに接触しない。そのため、パッド電極１２を構成するアルミニウム（Ａｌ）が合金化されて起こる不良、即ちシリコンノジュールの発生を抑止することが可能となる。
【００６１】
また、第１の実施形態と同様に、半導体基板１０をエッチングしてビアホール１６を形成した後、従来例のようにビアホール５６の底部でパッド電極５２を覆う第１の絶縁膜５１をエッチングする必要がない。そのため、ビアホール１６の底部でバリアメタル層１２ｂを露出する際の絶縁膜のエッチングを１回で完了することが可能となる。また、ビアホール１６の底部でバリアメタル層１２ｂを確実に露出するためのエッチングの量を極力少量に抑えることが可能となる。即ち、従来例に比してエッチングの制御を簡易に行うことができる。
【００６２】
結果として、貫通電極を有した半導体装置の製造方法において、その工程を簡略化して製造コストを極力低く抑えると共に、歩留まりを向上することが可能となる。
【００６３】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１６乃至図１９は、本実施形態に係る半導体装置の製造方法を説明する断面図である。なお、図１６乃至図１９は、半導体基板のうち、不図示のダイシングラインの近傍を示している。また、図１６乃至図１９では、第１の実施形態に係る図１乃至図１１に示したものと同一の構成要素については、同一の符号を付して説明する。
【００６４】
最初に、図１６に示すように、第１の実施形態と同様に、第１の実施形態と同様の不図示の電子デバイスが形成された半導体基板１０を準備する。次に、上記不図示の電子デバイスを含む半導体基板１０の表面上に、第１の実施形態の第１の絶縁膜１１と同様の第１の絶縁膜２１を形成する。
【００６５】
次に、半導体基板１０の表面側から、第１の絶縁膜２１の一部の箇所を、その膜厚の途中まで選択的にエッチングして薄膜化する。上記一部の箇所は、後にビアホールが形成される半導体基板１０の位置に対応した箇所である。このエッチングにより、第１の絶縁膜２１が薄膜化されて成る底部を有した凹部２１ａが形成される。凹部２１ａの底部の薄膜化された第１の絶縁膜２１は、半導体基板１０の表面と接触している。
【００６６】
次に、凹部２１ａ内を含む第１の絶縁膜２１上に、不図示の電子デバイスと接続された外部接続用電極であるパッド電極２２を形成する。パッド電極２２は、第１の実施形態のパッド電極１２と同様に、例えばスパッタ法により形成されたアルミニウム（Ａｌ）から成り、凹部２１ａの底部から第１の絶縁膜２１上に延びるようにして形成される。
【００６７】
ここで、本実施形態では、第１の実施形態とは異なり、凹部２１ａの底部の薄膜化された第１の絶縁膜２１内の存在により、パッド電極２２が半導体基板１０の表面と接触しない。そのため、半導体基板１０がシリコン基板から成り、かつパッド電極がアルミニウム（Ａｌ）から成る場合、そのアルミニウムが半導体基板１０と接触して例えばアルミニウム酸化膜等の金属に合金化されて起こる不良、即ちシリコンノジュールの発生を抑止することが可能となる。
【００６８】
また、半導体基板１０やパッド電極２２の材質に関わらず、半導体基板１０の表面とパッド電極２２とが絶縁される。そのため、半導体基板１０の表面に形成された不図示の電子デバイスの回路テストを、ビアホール１６の形成工程よりも前の工程において行うことができる。
【００６９】
次に、必要に応じて、第１の実施形態と同様に、パッド電極２２上に、樹脂層１３を介して支持体１４を形成する。この支持体１４は、後の工程において除去されるものであってもよい。もしくは、支持体１４は、除去されずに残されてもよい。なお、支持体１４の形成は、必ずしも必要ではなく省略されても構わない。また、半導体基板１０の裏面には、第１の実施形態と同様に第２の絶縁膜１５を形成する。
【００７０】
次に、図１７に示すように、第１の実施形態と同様に、不図示のレジスト層を用いて、第１の絶縁膜２１の凹部２１ａに対応した位置の第２の絶縁膜１５及び半導体基板１０を、当該凹部２１ａよりも大きく開口するようにしてエッチングする。このエッチングにより、第１の絶縁膜２１の凹部２１ａよりも大きい開口径を有し、かつ第２の絶縁膜１５及び半導体基板１０を貫通するビアホール１６が形成される。ここで、第１の実施形態とは異なり、ビアホール１６の底部では、第１の絶縁膜２１が露出される。
【００７１】
次に、図１８に示すように、第１の実施形態と同様に、ビアホール１６内及び第２の絶縁膜１５上に、第１の実施形態と同様に、第３の絶縁膜１７を形成する。
【００７２】
次に、図１９に示すように、第１の実施形態と同様に、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより第３の絶縁膜１７のエッチングを行う。このエッチングにより、第２の絶縁膜１５上に形成された第３の絶縁膜１７、ビアホール１６の底部に形成された第３の絶縁膜１７、及び当該底部の薄膜化された第１の絶縁膜２１が除去される。即ち、ビアホール１６の側壁に形成された第３の絶縁膜１７が残されて、ビアホール１６の底部ではパッド電極２２の一部が露出される。また、当該底部で露出されたパッド電極２２の周囲では、第１の絶縁膜２１の一部が露出される。
【００７３】
なお、本実施形態では、ビアホール１６の底部の第３の絶縁膜１７を上記エッチングにより除去する際、薄膜化された第１の絶縁膜２１もエッチングして除去するため、第１の実施形態に比して、上記エッチング工程のエッチング量やエッチング時間が僅かに増大する。しかしながら、従来例のように、第１の絶縁膜５１及び第３の絶縁膜５７を２回のエッチングにより除去する必要は無いため、従来例に比してエッチングの量を少量に抑えることができる。
【００７４】
次に、図示しないが、第１の実施形態と同様に、ビアホール１６内及び半導体基板１０の裏面の第２の絶縁膜１５上に、不図示のバリアシード層を形成する。さらに、不図示のバリアシード層上に、不図示の貫通電極及び及びその貫通電極と連続した配線層を形成して、当該配線層を所定のパターンにパターンニングする。これら不図示のバリアシード層、貫通電極、配線層、及び導電端子は、第１の実施形態と同様の材質から成り、同様の形成方法によって形成される。
【００７５】
最後に、半導体基板１０の不図示のダイシングラインに沿ってダイシングを行い、当該半導体基板１０及びそれに積層された各層を切断分離する。これにより、複数の半導体置チップ１０Ａ及びそれに積層された各層から成る半導体装置が完成する。
【００７６】
上述したように、本実施形態の製造方法によれば、パッド電極２２が半導体基板１０の表面と接触しない。そのため、半導体基板と接触したパッド電極２２が合金化されて起こる不良、即ちシリコンノジュールの発生を抑止することが可能となる。
【００７７】
また、半導体基板１０の表面とパッド電極２２とが絶縁されるため、半導体基板１０の表面に形成された不図示の電子デバイスの回路テストを、ビアホール１６の形成工程よりも前の工程において行うことができる。
【００７８】
また、ビアホール１６の底部でパッド電極２２を露出する際の絶縁膜のエッチングを１回で完了することが可能となる。そのため、従来例に比してエッチングの量を少量に抑えると共に、エッチングの制御を簡易に行うことができる。
【００７９】
結果として、貫通電極を有した半導体装置の製造方法において、その工程を簡略化して製造コストを極力低く抑えると共に、歩留まりを向上することが可能となる。
【００８０】
次に、本発明の第４の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２０乃至図２３は、本実施形態に係る半導体装置の製造方法を説明する断面図である。なお、図２０乃至図２３は、第１の実施形態に係る図１乃至図１１に示したものと同一の構成要素については、同一の符号を付して説明する。
【００８１】
最初に、図２０に示すように、第１の実施形態と同様に、第１の実施形態と同様の不図示の電子デバイスが形成された半導体基板１０を準備する。次に、半導体基板１０のうち、後述するビアホール１６が形成される所定の箇所に、ゲート酸化膜１０ａを形成する。ゲート酸化膜１０ａは、例えば熱酸化によるシリコン酸化膜（ＳｉＯ２膜）もしくはその他の酸化膜から成る。
【００８２】
なお、図示しないが、半導体基板１０のうち、後述するビアホール１６が形成される上記所定の箇所には、ゲート酸化膜１０ａの替わりに、例えばポリシリコンから成るゲート電極層を形成してもよい。もしくは、上記所定の箇所には、ゲート酸化膜１０ａの替わりに、例えば熱酸化によるシリコン酸化膜（ＳｉＯ２膜）、Ｐ−ＴＥＯＳ膜、もしくはＢＰＳＧ膜から成る素子分離層を形成してもよい。
【００８３】
次に、上記不図示の電子デバイス及びゲート絶縁膜１０ａを含む半導体基板１０の表面上に、第１の絶縁膜１１と同様の第１の絶縁膜３１を形成する。次に、半導体基板１０の裏面と接する第１の絶縁膜３１の一部の箇所を選択的にエッチングして除去する。上記一部の箇所は、後にビアホールが形成される半導体基板１０の位置に対応した箇所である。このエッチングにより、半導体基板１０の表面上に形成されたゲート絶縁膜１０ａを露出する開口部３１ａが形成される。
【００８４】
次に、開口部３１ａ内を含む第１の絶縁膜３１上に、不図示の電子デバイスと接続された外部接続用電極であるパッド電極３２を形成する。パッド電極３２は、第１の実施形態のパッド電極３２と同様に、例えばスパッタ法により形成されたアルミニウム（Ａｌ）から成り、開口部３１ａの底部から第１の絶縁膜３１上に延びるようにして形成される。
【００８５】
ここで、本実施形態では、第１の実施形態とは異なり、開口部３１ａ内のパッド電極３２と半導体基板１０の表面との間に存在するゲート酸化膜１０ａにより、パッド電極３２が半導体基板１０の表面と接触しない。そのため、半導体基板１０がシリコン基板から成り、かつパッド電極がアルミニウム（Ａｌ）から成る場合、そのアルミニウムが半導体基板１０と接触して例えばアルミニウム酸化膜等の金属に合金化されて起こる不良、即ちシリコンノジュールの発生を抑止することが可能となる。
【００８６】
また、半導体基板１０やパッド電極３２の材質に関わらず、半導体基板１０の表面とパッド電極３２とが絶縁されるため、半導体基板１０の表面に形成された不図示の電子デバイスの回路テストを、ビアホール１６の形成工程よりも前の工程において行うことができる。
【００８７】
次に、必要に応じて、第１の実施形態と同様に、パッド電極３２上に、樹脂層１３を介して支持体１４を形成する。この支持体１４は、後の工程において除去されるものであってもよい。もしくは、支持体１４は、除去されずに残されてもよい。なお、支持体１４の形成は、必ずしも必要ではなく省略されても構わない。また、半導体基板１０の裏面には、第１の実施形態と同様に第２の絶縁膜１５を形成する。
【００８８】
次に、図２１に示すように、第１の実施形態と同様に、不図示のレジスト層を用いて、第１の絶縁膜３１の開口部３１ａに対応した位置の第２の絶縁膜１５及び半導体基板１０を、当該開口部３１ａよりも大きく開口するようにしてエッチングする。このエッチングにより、第１の絶縁膜３１の開口部３１ａよりも大きい開口径を有し、かつ第２の絶縁膜１５及び半導体基板１０を貫通するビアホール１６が形成される。ここで、第１の実施形態とは異なり、ビアホール１６の底部では、ゲート酸化膜１０ａが露出される。
【００８９】
次に、図２２に示すように、第１の実施形態と同様に、ビアホール１６内及び第２の絶縁膜１５上に、第１の実施形態と同様に、第３の絶縁膜１７を形成する。
【００９０】
次に、図２３に示すように、第１の実施形態と同様に、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより第３の絶縁膜１７のエッチングを行う。このエッチングにより、第２の絶縁膜１５上に形成された第３の絶縁膜１７、ビアホール１６の底部に形成された第３の絶縁膜１７、及び当該底部のゲート酸化膜１０ａが除去される。即ち、ビアホール１６の側壁に形成された第３の絶縁膜１７が残されて、ビアホール１６の底部ではパッド電極１２の一部が露出される。また、当該底部で露出されたパッド電極１２の周囲では、第１の絶縁膜３１の一部が露出される。
【００９１】
なお、本実施形態では、ビアホール１０の底部の第３の絶縁膜１７を上記エッチングにより除去する際、ゲート酸化膜１０ａもエッチングして除去するため、第１の実施形態に比して、上記エッチング工程のエッチング量やエッチング時間が僅かに増大する。しかしながら、従来例のように、第１の絶縁膜５１及び第３の絶縁膜５７を２回のエッチングにより除去する必要は無いため、従来例に比してエッチングの量を少量に抑えることができる。
【００９２】
次に、図示しないが、第１の実施形態と同様に、ビアホール１６内及び半導体基板１０の裏面の第２の絶縁膜１５上に、不図示のバリアシード層を形成する。さらに、不図示のバリアシード層上に、不図示の貫通電極及び及びその貫通電極と連続した配線層を形成して、当該配線層を所定のパターンにパターンニングする。これら不図示のバリアシード層、貫通電極、配線層、及び導電端子は、第１の実施形態と同様の材質から成り、同様の形成方法によって形成される。
【００９３】
最後に、半導体基板１０の不図示のダイシングラインに沿ってダイシングを行い、当該半導体基板１０及びそれに積層された各層を切断分離する。これにより、複数の半導体置チップ１０Ａ及びそれに積層された各層から成る半導体装置が完成する。
【００９４】
上述したように、本実施形態の製造方法によれば、パッド電極３２が半導体基板１０の表面と接触しない。そのため、半導体基板と接触したパッド電極３２が合金化されて起こる不良、即ちシリコンノジュールの発生を抑止することが可能となる。また、半導体基板１０やパッド電極３２の材質に関わらず、半導体基板１０の表面とパッド電極３２とが絶縁されるため、半導体基板１０の表面に形成された不図示の電子デバイスの回路テストを、ビアホール１６の形成工程よりも前の工程において行うことができる。
【００９５】
また、ビアホール１６の底部でパッド電極１１を露出する際の絶縁膜のエッチングを１回で完了することが可能となる。そのため、従来例に比して当該エッチングの量を少量に抑えると共に、エッチングの制御を簡易に行うことができる。
【００９６】
結果として、貫通電極を有した半導体装置の製造方法において、その工程を簡略化して製造コストを極力低く抑えると共に、歩留まりを向上することが可能となる。
【００９７】
なお、上述した第１、第２、第３、及び第４の実施形態において、貫通電極１９及び配線層２０を形成する工程は、上述した工程に限定されず、その他の工程により形成されてもよい。例えば、貫通電極１９及び配線層２０を形成する工程は、バリアシード層１８上のうち貫通電極１９及び配線層２０を形成しない領域に、貫通電極１９及び配線層２０のパターンニングのための不図示のレジスト層を形成し、これをマスクとしたメッキ法により行われてもよい。
【００９８】
また、貫通電極１９及び配線層２０は、銅（Ｃｕ）以外の金属から成り、メッキ法以外の方法により形成されてもよい。例えば、貫通電極１９及び配線層２０は、ＣＶＤ法により形成されてもよい。もしくは、貫通電極１９及び配線層２０は、スズ（Ｓｎ）をメッキ形成した後に銅（Ｃｕ）のメッキ形成を行うことにより形成されてもよい。もしくは貫通電極１９及び配線層２０は、アルミニウム（Ａｌ）もしくはアルミニウム合金等から成り、例えば、スパッタ法により形成されてもよい。また、貫通電極１９と配線層２０は、それぞれ別工程によって形成されてもよい。
【００９９】
また、上述した第１、第２，第３、及び第４の実施形態は、配線層２０、もしくは導電端子２２の形成に制限されない。即ち、ビアホール１６の開口部で露出する貫通電極１９と不図示の回路基板との電気的な接続が可能であれば、配線層２０もしくは導電端子２２は必ずしも形成される必要は無い。例えば、ビアホール１６の開口部で露出する貫通電極１９が、配線層２０及び導電端子２２を介さずに不図示の回路基板と接続されてもよい。もしくは、配線層２０を介さずに、ビアホール１６の開口部で露出する貫通電極１９上に導電端子２２が形成され、当該導電端子２２が不図示の回路基板と接続されてもよい。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２０】本発明の第４の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２１】本発明の第４の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２２】本発明の第４の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２３】本発明の第４の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２４】従来例に係る半導体装置の製造方法を説明する断面図である。
【図２５】従来例に係る半導体装置の製造方法を説明する断面図である。
【図２６】従来例に係る半導体装置の製造方法を説明する断面図である。
【図２７】従来例に係る半導体装置の製造方法を説明する断面図である。
【図１】
2006032699.tif 000003
【図２】
2006032699.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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