(57)【要約】【課題】  本発明は、大量生産上、多面取りが可能な大面積基板を用いて不純物元素を均一にドーピングする装置を備えた半導体装置の製造装置を提供する。【解決手段】  本発明は、イオン流の断面を線状もしくは長方形とし、かつ、イオン流に対し大面積基板を所定の傾斜角度θだけ傾斜させた状態に保ったまま、大面積基板をイオン流の長尺方向と垂直な方向に移動させることを特徴の一つとしている。本発明において、イオンビームの入射角は、傾斜角度θを変更することによって調節する。水平面に対し大面積基板を傾斜状態とすることで、イオン流の長尺方向の幅を基板の一辺の長さよりも短くすることができる。【選択図】  図１
2006032930.tif 000002
【特許請求の範囲】
【請求項１】
断面が線状または長方形のイオン流を発生する手段と、
前記イオン流を照射する手段と、
垂線に対して基板面を傾斜姿勢としたまま保持しつつ被処理基板を一方向に移動させる基板位置制御手段と、を有し、
移動している傾斜姿勢の被処理基板に対して前記イオン流を照射することを特徴とするドーピング装置。
【請求項２】
基板搬入室と、ドーピング室と、基板搬出室とが直列に配置されたドーピング装置であり、
前記ドーピング室には、断面が線状または長方形のイオン流を発生する手段と、垂線に対して基板面を傾斜姿勢としたまま保持しつつ被処理基板を一方向に移動させる基板位置制御手段とを有し、
基板搬入室からドーピング室を通過して基板搬出室まで一方向に移動する被処理基板に対して前記イオン流が照射されることを特徴とするドーピング装置。
【請求項３】
基板搬入室と、ドーピング室と、基板搬出室とが直列に配置されたドーピング装置であり、
前記ドーピング室には、断面が線状または長方形のイオン流を発生する第１の手段と、断面が線状または長方形のイオン流を発生する第２の手段と、被処理基板を一方向に移動させる基板位置制御手段とを有し、
基板搬入室からドーピング室を通過して基板搬出室まで一方向に移動する被処理基板に対して複数のイオン流が照射されることを特徴とするドーピング装置。
【請求項４】
請求項１乃至３のいずれか一において、さらに基板を加熱する手段を有することを特徴とするドーピング装置。
【請求項５】
請求項１乃至４のいずれか一において、前記イオン流を発生する手段は、高周波エネルギー、またはマイクロ波および磁場を含むことを特徴とするドーピング装置。
【請求項６】
請求項１乃至５のいずれか一において、前記基板姿勢に傾斜させた基板は、前記基板姿勢方向と直交する方向に移動させることを特徴とするドーピング装置。
【請求項７】
請求項１乃至６のいずれか一において、前記基板姿勢に傾斜させた基板は、一辺と平行、且つ、基板面の中心と通る線を軸として傾斜することを特徴とするドーピング装置。
【請求項８】
請求項１乃至５のいずれか一において、前記基板姿勢に傾斜させた基板は、複数の軸で傾斜することを特徴とするドーピング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置を作製する際に使用されるドーピング装置に関する。特に、本発明は大面積基板を処理する目的に好ましい構成を有するイオンドーピング装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
シリコンウェハを用いた半導体集積回路の作製において、半導体にｎ型またはｐ型を付与する不純物元素をドーピングして不純物形成領域を形成する方法が知られている。イオンの質量と電荷比を分離するドーピング方法は、イオン注入法と呼ばれ、半導体集積回路を作製する際に、広く用いられている。また、不純物元素を有するプラズマを発生させ、このプラズマ中の不純物イオンを高い電圧によって加速し、イオン流（イオンシャワー）として半導体中に注入するドーピング方法は、イオンドーピング法、もしくはプラズマドーピング方法と呼ばれ、ガラス基板を用いた液晶ディスプレイ等の製造工程で、広く用いられている。
【０００４】
半導体回路を有する電子機器の製造においては、大量生産を効率良く行うため、ウェハー基板ではなくマザーガラス基板を用い、一枚のマザーガラス基板から複数のデバイスを切り出す多面取りがよく行われている。マザーガラス基板のサイズは、１９９０年初頭における第１世代の３００×４００ｍｍから、２０００年には第４世代となり６８０×８８０ｍｍ、若しくは７３０×９２０ｍｍへと大型化して、一枚の基板から多数のデバイス、代表的には表示パネルが取れるように生産技術が進歩してきている。
【０００５】
従来のドーピング装置は、イオンの注入分布を均一化するため基板（またはウェハ）を回転させることが行われている。今後、さらに基板が大型化すると、従来のドーピング装置では、大型の基板を回転させる機構が大規模となる点で大量生産上、不利と考えられる。
【０００６】
また、従来のドーピング装置において、基板は傾斜軸を中心に回転されるので、イオンの注入分布は同心円状になってしまう。また、従来のドーピング装置において、基板の大きさはイオン流の外周内に収まるような大きさに限定されるため、イオンシャワーを無駄にしてしまい効率が悪いという問題もある。
【０００７】
そこで、本出願人は、特許文献１で基板を回転させずに移動させる線状ドーピング装置を示している。
【０００８】
また、本出願人は特許文献２でレーザー光を用いて基板を相対的に移動させるドーピング装置も開示している。
【特許文献１】特開平１０−１６２７７０
【特許文献２】特開２００１−２１０６０５
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、大量生産上、多面取りが可能な大面積基板を用いて不純物元素を均一にドーピングする装置を備えた半導体装置の製造装置を提供する。
【課題を解決するための手段】
【００１０】
本発明は、イオン流の断面を線状もしくは長方形とし、かつ、イオン流に対し大面積基板を所定の傾斜角度θだけ傾斜させた状態に保ったまま、大面積基板をイオン流の長尺方向と垂直な方向に移動させることを特徴の一つとしている。大面積基板としては、基板サイズが、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍ、またはこれら以上のサイズのものを用いる。本発明において、イオンビームの入射角は、傾斜角度θを変更することによって調節する。水平面に対し大面積基板を傾斜状態とすることで、イオン流の長尺方向の幅を基板の一辺の長さよりも短くすることができる。
【００１１】
本明細書で開示する発明の構成の一つは、
断面が線状または長方形のイオン流を発生する手段と、前記イオン流を照射する手段と、垂線に対して基板面を傾斜姿勢としたまま保持しつつ被処理基板を一方向に移動させる基板位置制御手段と、を有し、移動している傾斜姿勢の被処理基板に対して前記イオン流を照射することを特徴とするドーピング装置である。
【００１２】
また、ドーピング装置には基板搬入室と基板搬出室とが連結されており、ドーピング装置を挟んで基板搬入室と基板搬出室とが対向して設けられる。また、ドーピング室の基板ステージは、角度調節機能と、基板搬送機能とを持たせることが好ましい。加えて、ドーピング室に基板を加熱する手段を設けてもよい。
【００１３】
また、本明細書で開示する発明の構成の一つは、
基板搬入室と、ドーピング室と、基板搬出室とが直列に配置されたドーピング装置であり、前記ドーピング室には、断面が線状または長方形のイオン流を発生する手段と、垂線に対して基板面を傾斜姿勢としたまま保持しつつ被処理基板を一方向に移動させる基板位置制御手段とを有し、基板搬入室からドーピング室を通過して基板搬出室まで一方向に移動する被処理基板に対して前記イオン流が照射されることを特徴とするドーピング装置である。
【００１４】
また、基板搬入室またはドーピング装置には基板搬送ロボットが設けられ、そのロボットの保持部の姿勢を、水平状態で基板を保持する姿勢および傾斜状態で基板を保持する姿勢に自在に切り替える機構を持たせてもよい。
【００１５】
また、大面積基板を傾斜状態としたまま搬送させる構成とすると、特許文献１および特許文献２に示された従来の装置よりも占有床面積（フットプリント）を小さくすることができる。
【００１６】
また、大面積基板を傾斜状態に支持することによって自重による歪みを抑えることができる。従来では、大面積基板を水平状態に支持すると、その自重によって基板の中央部分が撓んで歪みが大きくなる問題があった。
【００１７】
また、本発明においては、大面積基板を回転させないため、無理な力が加わらず基板が割れない。
【００１８】
また、本発明のドーピング装置を用いた場合、斜め方向の一方向からのドーピングとなり、マスク或いはマスクとなる部材の片側のみ回り込んでドーピングされる。例えば、斜め方向からのドーピングによりゲート電極をマスクとしてＴＦＴのＬＤＤ領域を形成する場合には、片側だけゲート電極と重なるＬＤＤ領域が形成される。
【００１９】
また、基板の傾斜角度θは、大面積基板面の垂線と、イオンビームとの角度である。また、基板面をイオンビームに対する角度α（基板面とイオンビームの照射方向とがなす角度α＝９０°−θ）として、基板を搬送させるとも言える。
【００２０】
なお、斜めにドーピングを行う場合、傾斜させた基板面と垂直な面と、イオンを照射する方向とがなす傾斜角度θは０°＜θ＜９０°、または−９０°＜θ＜０°の範囲のうち、３０°〜６０°（または−３０°〜−６０°）とすることが好ましい。基板面に対して斜めにドーピングを行う場合において、イオンを照射する方向と、基板面と垂直な面とがなす最適な角度θを調べるためにシミュレーションを行った所、図４（Ｂ）と図５に示されるシミュレーション結果が導出された。図４（Ａ）に示すモデル図を想定し、ＴＲＩＭ（Transport of Ion in Matter）と呼ばれるソフトを用いてシミュレーションを行った。ＴＲＩＭはモンテカルロ法によってイオン注入過程のシミュレーションを行うためのソフトである。図４（Ｂ）におけるシミュレーションに用いた各数値は、リン（Ｐ）のドーズ量は３×１０15／cm2、加速電圧は８０ｋｅＶ、ゲート絶縁膜の膜厚は１５０ｎｍである。また、図５におけるシミュレーションに用いた各数値は、ボロン（Ｂ）のドーズ量は２×１０16／cm2、加速電圧は８０ｋｅＶ、ゲート絶縁膜の膜厚は１５０ｎｍである。図４（Ｂ）と図５において、縦軸は、図４（Ａ）中に示したマスク端面からの距離である回り込み量Ｌ（Lateral length）であり、横軸は、基板面に垂直な面とイオンの照射方向とがなす角度であるチルト角（図４（Ａ）中に示す角度θ）である。
【００２１】
また、イオン源を複数用意して、搬送されている基板に対して複数の異なるドーピング処理を順次行ってもよく、他の発明の構成の一つは、
基板搬入室と、ドーピング室と、基板搬出室とが直列に配置されたドーピング装置であり、前記ドーピング室には、断面が線状または長方形のイオン流を発生する第１の手段と、断面が線状または長方形のイオン流を発生する第２の手段と、被処理基板を一方向に移動させる基板位置制御手段とを有し、基板搬入室からドーピング室を通過して基板搬出室まで一方向に移動する被処理基板に対して複数のイオン流が照射されることを特徴とするドーピング装置である。
【００２２】
イオン源を複数用意することによって、複数の異なるドーピング処理を短時間に行うことができる。
【００２３】
また、上記各構成において、前記イオン流を発生する手段は、高周波エネルギー、またはマイクロ波および磁場を含むことを特徴の一つとしている。複数のイオン源を用いる場合は、異なる構成のイオン源を組み合わせることができる。
【００２４】
また、イオンビームを重力方向に照射する装置構成に限定されず、垂直に立てた状態に近い傾斜状態の基板に対してイオンビームを水平方向に照射するような装置構成としてもよい。
【００２５】
また、基板を傾斜させる軸は、基板の中心を通る軸（基板の一辺に平行な軸）に特に限定されず、任意の軸、または任意の複数の軸とすることができる。例えば、基板の対角線を軸として基板を傾斜させてもよい。この場合、ＴＦＴの作製工程でのレーザー光の照射方向と、基板の対角線を合わせてもよい。加えて、ＴＦＴの配置も基板の対角線に合わせて適宜配置することが好ましい。
【００２６】
また、上記各構成において、前記基板姿勢に傾斜させた基板は、前記基板姿勢方向と直交する方向に移動させることも特徴の一つとしている。また、ＴＦＴの作製工程でのレーザー光の照射方向と、基板の搬送方向を合わせてもよい。加えて、ＴＦＴの配置も基板の搬送方向に合わせて適宜配置することが好ましい。
【００２７】
本発明で用いるレーザ発振器は特に制限されることはなく、パルス発振または連続発振（ＣＷ）のいずれのレーザ発振器を用いることが可能である。パルス発振のレーザ発振器としては、エキシマレーザ、ＹＡＧレーザあるいはＹＶＯ4レーザ等を用いることができる。ＣＷのレーザ発振器としては、ＹＡＧレーザ、ＹＶＯ4レーザ、ＧｄＶＯ4レーザ、ＹＬＦレーザ、Ａｒレーザを用いることができる。ＣＷの固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、レーザ光の照射方向に沿って長く伸びた大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ:ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数Ｗ以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのエネルギー密度は０．００１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、走査速度を０．５〜２０００ｃｍ／ｓｅｃ程度（好ましくは１０〜２００ｃｍ／ｓｅｃ）とし、照射する。
【００２８】
また、パルス発振のレーザ光の発振周波数を０．５ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μm、走査方向に対して垂直な方向における幅が１〜５μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【００２９】
また、基板を傾斜状態で処理する処理ユニットと連結させて、インラインシステムを構成する全ての処理ユニットを傾斜させることもできる。
【発明の効果】
【００３０】
本発明により、回転させずに大面積基板を用いて不純物元素を均一にドーピングできる装置を備えた半導体装置の製造装置を実現できる。
【発明を実施するための最良の形態】
【００３１】
本発明の実施形態について、以下に説明する。
【００３２】
（実施の形態１）
図１（Ａ）は本発明のドーピング装置の一例を示す斜視図である。また、図２は本発明のドーピング装置全体の構造の一例を示す上面図である。なお、図２において図１（Ａ）と同一の箇所には同じ符号を用いている。
【００３３】
イオン源１２は、プラズマ室であるチャンバー内に設けられた熱電子放出用フィラメントと、チャンバーの周囲に極性を交互にして複数配置されたリング状の永久磁石とで構成されている。
【００３４】
また、加速電極部１３は、チャンバー下部開口部にアノードであるチャンバーと同電位に保たれるイオン閉込め電極と、イオン閉込め電極より数ｋＶ低電位に保たれる引出し電極と、引出し電極より数十ｋＶ低電位に保たれる加速電極とで構成されている。なお、イオン閉込め電極、引出し電極、および加速電極はグリッド状電極である。
【００３５】
また、イオンビームを遮断するシャッターを設けて開閉操作を行うことによって照射のオンオフを制御してもよい。
【００３６】
ガス導入口からチャンバー内に導入される作動ガス（水素や、フォスフィンや、ジボランなど）にフィラメントから放出される電子を作用させてプラズマを生成し、これを永久磁石の磁場によってチャンバ内に閉じこめつつ、引き出し電極によって電界を印加することでプラズマ中のイオンをイオン閉じこめ電極を通して引き出し、これを加速電極の電界で加速してイオンビーム１４を発生させる。
【００３７】
そして、ドーピング室１１内にイオンビーム１４が照射され、傾斜状態の基板１０にイオンが注入される。基板１０は、傾斜軸１６を中心として傾けられ、保持される。基板全面へのドーピング処理は、イオンビーム１４の断面は線状もしくは長方形とし、基板をイオンビーム１４の長尺方向に対して垂直な方向に移動させて行われる。
【００３８】
図２に示すように、イオン源１２の下方を通過するようにして基板１０を走査方向１５に移動させる。ドーピング室１１は、ゲート弁２３を介して基板搬入室２０と連結されている。基板搬入室２０には搬送ロボット２２が設けられており、複数の基板が収納される基板カセット２１からドーピング室の基板ステージ３０に基板１０を移載する。
【００３９】
基板の傾斜を水平状態と傾斜状態とで変更する際には、基板ステージ３０、或いは搬送ロボット２２で基板の傾斜角度の変更を行う。
【００４０】
基板ステージ３０で基板の傾斜角度の変更を行う場合、図３にその一例を示すように基板制御機構３２によって、基板の走査方向への移動およびステージの角度調節を行う。図３に示す基板制御機構３２を用いれば、水平方向からドーピングを行い、θを６０°以上１２０°未満として基板縦置き装置にも適用できる。基板の走査方向への移動はロボットに限らず、レールおよび駆動用ギヤードモータを用いてもよい。ステージの角度調節は、ゴニオメータなどの角度調節手段により行う。ゴニオメータが設けられたステージはゴニオステージとも呼ばれ、ステージ上方に回転中心があり、そこを支点として回転し、ステージ面が傾くステージである。また、土台３３から延ばした垂線を含む面と、基板１０の主表面とがなす角が角度αであり、基板面に垂直な面と土台３３から延ばした垂線を含む面との角度が傾斜角度θである。なお、基板１０は基板ステージ３０にクランパー３１で保持される。
【００４１】
また、図７に基板の傾斜角度の変更を行う他の例を示す。基板制御機構８３によって、基板の走査方向８４への移動を行い、基板ステージ８８に固定された基板８７を走査する。軸が直交する２つのゴニオメータ８５ａ、８５ｂを用いれば、複雑な傾斜状態を維持することができる。例えば、基板の対角線を傾斜軸８２とした傾斜状態の基板を維持することができる。この場合、傾斜軸８２と基板の走査方向８４は直交しない。第１のゴニオメータ８５ａは、基板のＸ方向と水平面となす角度が変更されるものであり、第２のゴニオメータ８５ｂは、基板のＹ方向と水平面となす角度が変更されるものであり、基板上に設けられた半導体膜の傾き（水平面に対する角度）を自由自在に調節することができる。また、パーソナルコンピュータ８６は、第１のゴニオメータ８５ａ、第２のゴニオメータ８５ｂ、及び基板制御機構８３に接続され、それぞれを制御する。
【００４２】
また、搬送ロボット２２で傾斜角度の変更を行う場合、搬送ロボット２２の保持部は基板を吸着することが可能であり、保持部は駆動手段によって所定の軸を中心に回動させることを可能とする。搬送ロボット２２の保持部を回動させることによって保持部の姿勢を変えることができ、保持部で吸着している基板の姿勢変更を行うことができる。
【００４３】
また、基板カセット２１において、基板を傾斜状態でストックする構造としてもよく、この場合には、基板の傾斜状態をほとんど変更することなく基板移載、およびドーピング処理を行うことができる。
【００４４】
また、同様にドーピング室１１は、ゲート弁２４を介して基板搬出室２５と連結されている。基板搬出室２５にも搬送ロボット２７が設けられ、搬送ロボット２７がドーピング処理を行った基板を基板カセット２６に収容する。
【００４５】
本発明のドーピング装置は、基板ステージにより傾斜状態を保ったまま基板を移動させてドーピング処理を行うため、大面積の基板の処理が可能となる。また、イオンビームの断面形状が四角形のため、全てのイオンビームが基板に照射され、効率よくイオン照射ができる。また、基板を回転させないため、イオンビームの長尺方向の幅を狭めることができる。
【００４６】
また、本発明は、上述した装置構成に特に限定されず、パーティクルの問題があるため基板は垂直に立てた状態に近い傾斜状態でイオンビームを水平方向に照射するような装置構成としてもよい。
【００４７】
図３０に基板を垂直に立てた装置構成の一例を示す。パーティクルの問題があるため基板６０１は垂直に立てた状態でイオンビーム６０２を水平方向に照射するような装置構成とすることが好ましい。また、基板カセットでは縦置きにしておき、基板を立てたまま搬送する機構によりチャンバーに搬入することが好ましい。なお、図３０（Ａ）ではイオンビーム照射手段６０３から照射されるイオンビームは線状となる図を示しているが特に限定されない。また、基板を保持して移動させる基板ステージ（例えば、図３に示す機構）は、２種類の動かし方がある。１つは、図３０（Ｂ）に示すように基板を角度βだけ傾ける方法であり、もう一つは、図３０（Ｃ）に示すように基板を角度βだけ傾ける方法である。また、イオンビームを照射している間、基板ステージはある角度βで固定してもよいし、ある角度範囲内で常に角度βを変化させてもよい。
【００４８】
また、斜めにドープを行いゲート電極の下方に不純物領域を形成するには、ＴＦＴの配置も考慮に入れる必要がある。図３０（Ｂ）および図３０（Ｃ）に示すように、基板を傾ける基板ステージの動かし方と、チャネル長方向６００ａ、６００ｂを合わせてＴＦＴを含む回路を設計することが好ましい。
【００４９】
また、本発明は、上述した装置構成に特に限定されず、基板ステージに代えて基板搬送ローラを用い、傾斜状態の基板を保持、および搬送してもよい。この場合、基板は下面を搬送ローラ等の保持部材に保持され、傾斜下端をサイドガイドによって保持される。サイドガイドは、下端支持ローラが基板の下端に接し、これを側方から保持することによって、基板の傾斜下方への移動を抑える役割を果たすものである。
【００５０】
また、上述した装置構成に特に限定されず、本発明のドーピング装置には、従来のイオンドーピング技術において公知であるイオン収束装置やイオン質量分離装置を付加してもよい。
【００５１】
また、斜めに基板を保持してドーピングを行いゲート電極の下方に不純物領域を形成するには、ＴＦＴの配置も考慮に入れる必要がある。図１（Ｂ）は、ドーピング室１１内における基板の状態を簡略に示した模式図である。図１（Ｂ）に示すように、基板を傾ける基板ステージの動かし方と、チャネル長方向１７を合わせてＴＦＴを含む回路を設計することが好ましい。
【００５２】
（実施の形態２）
また、効率よく複数のドーピング処理を行うため、一つのドーピング室に複数のイオン源を設ける構成としてもよい。
【００５３】
図６に本発明のドーピング装置全体の上面図の一例を示す。
【００５４】
図６に示すように第１のイオン源５２ａと、第２のイオン源５２ｂとを並列して設け、それぞれ第１のイオンビーム５４ａと、第２のイオンビーム５４ｂとを照射できるような装置となっている。
【００５５】
基板５０は、基板カセット６１から搬送ロボット６２で基板搬入室６０からゲート弁６３を介してドーピング室５１に搬入される。そして、基板５０は基板ステージ７０上に配置され、ドーピング室５１内を走査方向５５に移動して２つのイオン源の下方を通過する時、２回のイオンドーピング処理を行うことになる。そして、ドーピング処理を終えた基板はゲート弁６４を介して搬送ロボット６７によって基板搬出室６５の基板カセット６６に収納される。
【００５６】
例えば、２つのイオン源で加速電圧の異なる条件とし、高濃度不純物領域を形成するための第１のドーピング処理と、低濃度不純物領域を形成するための第２のドーピングを連続して行うことができる。
【００５７】
また、２つのイオン源に限定されず、３つ以上のイオン源を設けてもよい。
【００５８】
また、本実施の形態は実施の形態１と自由に組み合わせることができる。本実施の形態では、基板を水平に保持したまま移動させた例を示しているが、実施の形態１と同様に角度調節機能を有するステージを用いて、傾斜させたまま基板を移動させてもよい。
【００５９】
（実施の形態３）
本実施の形態に示すドーピング装置を用いた薄膜トランジスタの作製方法を、図８乃至図１１を用いて詳細に説明する。
【００６０】
絶縁表面を有する基板１００の上に下地膜として、スパッタリング法、ＰＶＤ法、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Chemical Vapor Deposition）などにより窒化酸化珪素膜（ＳｉＮＯ）を用いて下地膜１０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、酸化窒化珪素膜（ＳｉＯＮ）を用いて下地膜１０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）積層する。本実施の形態では、プラズマＣＶＤ法を用いて下地膜１０１ａ、下地膜１０１ｂを形成する。基板１００としてはガラス基板、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いて良い。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。また、下地膜として２層構造を用いてもよいし、下地（絶縁）膜の単層膜又は２層以上積層させた構造を用いてもよい。
【００６１】
次いで、下地膜上に半導体膜を形成する。半導体膜は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。本実施の形態では、非晶質半導体膜を、レーザ結晶化し、結晶性半導体膜とするものを用いるのが好ましい。
【００６２】
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体（以下「アモルファス半導体：ＡＳ」ともいう。）、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス（微結晶若しくはマイクロクリスタルとも呼ばれる。以下「ＳＡＳ」ともいう。）半導体などを用いることができる。
【００６３】
ＳＡＳは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ-1よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。未結合手（ダングリングボンド）を終端させるために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ＳＡＳは、珪化物気体をグロー放電分解（プラズマＣＶＤ）して形成する。珪化物気体としては、ＳｉＨ4、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることが可能である。またＦ2、ＧｅＦ4を混合させても良い。この珪化物気体をＨ2、又は、Ｈ2とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は２〜１０００倍の範囲、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚである。基板加熱温度は３００℃以下が好ましく、１００〜２００℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は１×１０20ｃｍ-3以下とすることが望ましく、特に、酸素濃度は５×１０19ｃｍ-3以下、好ましくは１×１０19ｃｍ-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡＳが得られる。また半導体膜としてフッ素系ガスより形成されるＳＡＳ層に水素系ガスより形成されるＳＡＳ層を積層してもよい。
【００６４】
非晶質半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。ポリシリコン（多結晶シリコン）には、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを添加し結晶化させたポリシリコンなどを含んでいる。もちろん、前述したように、セミアモルファス半導体又は半導体膜の一部に結晶相を含む半導体を用いることもできる。
【００６５】
半導体膜に、結晶性半導体膜を用いる場合、その結晶性半導体膜の作製方法は、公知の方法（レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等）を用いれば良い。また、ＳＡＳである微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質半導体膜にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって非晶質半導体膜の含有水素濃度を１×１０20ａｔｏｍｓ／ｃｍ3以下にまで放出させる。これは水素を多く含んだ非晶質半導体膜にレーザ光を照射すると膜が破壊されてしまうからである。
【００６６】
非晶質半導体膜への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体膜の表面のぬれ性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
【００６７】
連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ:ＹＶＯ4レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数Ｗ以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのエネルギー密度は０．００１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、走査速度を０．５〜２０００ｃｍ／ｓｅｃ程度（好ましくは１０〜２００ｃｍ／ｓｅｃ）とし、照射する。
【００６８】
なおレーザは、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Ａｒレーザ、Ｋｒレーザなどがあり、固体レーザとして、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、Ｙ2Ｏ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどが挙げられる。
【００６９】
また、パルス発振のレーザ光の発振周波数を０．５ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μm、走査方向に対して垂直な方向における幅が１〜５μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。
【００７０】
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光の照射により半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じるしきい値のばらつきを抑えることができる。
【００７１】
非晶質半導体膜の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。
【００７２】
本実施の形態では、下地膜１０１ｂ上に、非晶質珪素を用いて、非晶質半導体膜１１５を形成する。非晶質半導体膜１１５に、レーザ光１７０を矢印１７１の方向に走査しながら照射することで、結晶化させ、結晶性半導体膜１１６を形成する（図８（Ａ）および図８（Ｂ）参照）。なお、図８（Ｂ）は、照射時の模式的な斜視図を示しており、点線で囲まれた部分を活性層とするＴＦＴのチャネル長方向と一致させるように走査する。
【００７３】
このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよいが、本実施の形態では、低濃度ｐ型不純物領域を有するようにｎチャネル型薄膜トランジスタを作製し、薄膜トランジスタのしきい値電圧を制御する。よって、本発明を用いると、しきい値電圧制御のためのドーピング工程を必ずしも行わなくてよいので、工程が簡略化する。
【００７４】
次に結晶性半導体膜１１６をマスクを用いてパターニングする。本実施の形態ではフォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、半導体層１０２を形成する。
【００７５】
パターニングの際のエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ4、ＮＦ3、Ｃｌ2、ＢＣｌ3、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【００７６】
本発明において、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスク層などを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出（噴出）法（その方式によっては、インクジェット法とも呼ばれる。）は、特定の目的に調合された組成物の液滴を選択的に吐出（噴出）して所定のパターン（導電層や絶縁層など）を形成することができる。この際、被形成領域に酸化チタン膜などを形成する前処理を行ってもよい。また、パターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【００７７】
本実施の形態において、用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いることもできる。或いは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。
【００７８】
半導体層１０２を覆うゲート絶縁層１０５を形成する。ゲート絶縁層１０５はプラズマＣＶＤ法またはスパッタ法などを用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。ゲート絶縁層１０５としては、珪素の酸化物材料又は窒化物材料等の公知の材料で形成すればよく、積層でも単層でもよい。本実施の形態では、ゲート絶縁層は積層構造を用いる。半導体層１０２上に第一層目の絶縁膜として膜厚１〜１００ｎｍ、好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍである膜厚の薄い酸化珪素膜を形成する。第１層目の絶縁層の形成方法としては、ＧＲＴＡ（Gas  Rapid  Thermal  Anneal）法、ＬＲＴＡ（Lamp  Rapid  Thermal  Anneal）法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い第一層目の絶縁層を形成することができる。本実施形態では、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜３層の積層を用いる。またそれらや、酸化窒化珪素膜の単層、２層からなる積層でも良い。好適には、緻密な膜質を有する窒化珪素膜を用いるとよい。なお、低い成膜温度でゲートリーク電流に少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
【００７９】
次いで、ゲート絶縁層１０５上にゲート電極層として用いる膜厚２０〜１００nmの第１の導電膜１０６と、膜厚１００〜４００ｎｍの第２の導電膜１０７とを積層して形成する（図８（Ｃ）参照）。第１の導電膜１０６及び第２の導電膜１０７は、スパッタリング法、蒸着法、ＣＶＤ法等の公知の手法により形成することができる。第１の導電膜及び第２の導電膜はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジウム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０nmのタングステン膜、膜厚５００nmのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０nmの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第１の導電膜１０６として窒化タンタル（ＴａＮ）、第２の導電膜１０７としてタングステン（Ｗ）を用いる。
【００８０】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第２の導電膜１０７をパターニングし、第１のゲート電極層２０５を形成する。ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、第１の導電膜を所望のテーパー形状にエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、ＣＦ4、ＳＦ6もしくはＮＦ3などを代表とするフッ素系ガス又はＯ2を適宜用いることができる。
【００８１】
ゲート電極層の幅Ｄ１を細くすることによって、高速動作が可能な薄膜トランジスタを形成することができる。第１のゲート電極層２０５をチャネル方向の幅を細く形成する２つの方法を図１１に示す。図１１（Ａ）は、図８（Ｃ）に対応しており、基板１００上に、第２の導電膜１０７まで形成されている。
【００８２】
まず、第１の方法を図１１（Ｂ）、図１１（Ｃ）、図１１（Ｆ）を用いて説明する。第２の導電膜１０７上に、レジストからなるマスク２２０を形成する。マスク２２０はフォトリソグラフィ法や液滴吐出法などを用いて形成する。図１１（Ｂ）で示すように、マスク２２０を用いて第２の導電膜１０７をエッチングし、第１のゲート電極層２１０を形成する。その後、マスク２２０を除去せず、さらに第１のゲート電極層２１０を矢印２５５の方向にエッチングする。第１のゲート電極層２１０の幅を第１のゲート電極層２０５まで細らせ、第１のゲート電極層２０５を形成する（図１１（Ｃ）参照）。マスク２２０を除去し、図１１（Ｆ）に示すように、ゲート電極の幅Ｄ１が、２００ｎｍ〜１５００ｎｍ、好ましくは２００ｎｍ〜７００ｎｍである第１のゲート電極層２０５を完成することができる。
【００８３】
次に、第２の方法を図１１（Ｄ）、図１１（Ｅ）、図１１（Ｆ）を用いて説明する。第２の導電膜１０７上に、レジストからなるマスク２２０を形成する。マスク２２０はフォトリソグラフィ法や液滴吐出法などを用いて形成する。マスク２２０をさらに、矢印２５６の方向に、エッチング、アッシング等によりスリミングして、さらに幅の細いマスク２２１を形成する（図１１（Ｅ）参照）。微小に線幅細く形成されたマスク２２１を用いて、第２の導電膜１０７をパターニングし、マスク２２１を除去することによって、同様にゲート電極層の幅Ｄ１の狭い、第１のゲート電極層２０５を形成することができる。ゲート電極層の幅Ｄ１を当該範囲内に設定することにより、後にチャネル長の短い薄膜トランジスタを形成することが可能であり、高速度動作が可能な半導体装置を作製することが可能である。
【００８４】
次に、第１のゲート電極層２０５をマスクとして、ｐ型を付与する不純物元素２５１を添加する。ここでは、図１に示すドーピング装置を用い、半導体層１０２の表面に対して６０度未満、好ましくは５〜４５度で、ｐ型を付与する不純物元素を添加し、第１のｐ型不純物領域１０３ａ、第１のｐ型不純物領域１０３ｂを形成する（図８（Ｄ）参照）。ｐ型を付与する不純物元素は、半導体層表面に向かって斜めにドーピングされるので、第１のゲート電極層２０５で覆われる半導体層１０２の領域にも添加され、第１のｐ型不純物領域１０３ｂを形成する。一方、ｐ型を付与する不純物元素の一部は、第１のゲート電極層２０５によって遮蔽されるので、第１のｐ型不純物領域１０３ａは、ゲート電極層２０５に覆われている半導体領域を含んでいない。ここでは、第１のｐ型不純物領域１０３ａ、第１のｐ型不純物領域１０３ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【００８５】
また、図９にドーピング時における基板の状態を示す。図９（Ａ）は上面図を示し、図９（Ｂ）は図９（Ａ）中の点線ＩＪで切断した断面図、図９（Ｃ）は図９（Ａ）中の点線ＧＨで切断した断面図をそれぞれ示している。また、図９（Ｃ）と図８（Ｄ）は同一である。なお、図９において、図８と同じ箇所には同じ符号を用いる。
【００８６】
また、基板の回転する軸と平行な面で切断した場合、図９（Ｂ）に示すように垂直にドーピングされるように見えるが、特に限定されず、例えば、図７に示すステージを用いて複数の軸で基板を傾斜させれば、どの面で切断しても斜めにドーピングさせることもできる。
【００８７】
本実施例の形態では、不純物領域がゲート絶縁層を介してゲート電極層と重なる領域をＬｏｖ領域と示し、不純物領域がゲート絶縁層を介してゲート電極層と重ならない領域をＬｏｆｆ領域と示す。第１のｐ型不純物領域１０３ａ、１０３ｂにおいてゲート電極層２０５とオーバーラップしている領域はハッチングと白地で示されているが、これは、白地部分にボロンが添加されていないということを示すのではなく、上述したように、この領域のボロンの濃度分布がゲート電極層２０５のテーパー部の膜厚を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。
【００８８】
再び、第１のゲート電極層２０５をマスクとして、ｎ型を付与する不純物元素２５２を添加する。半導体層１０２の表面に対して垂直にｎ型を付与する不純物元素２５２を添加し、第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂを形成する（図１０（Ａ）参照）。第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂにおいては、既にｐ型を付与する不純物元素が添加されているため、ｐ型からｎ型へ反転するために第１のｐ型不純物領域１０３ａ、第１のｐ型不純物領域１０３ｂのｐ型を付与する不純物元素濃度よりも高い濃度のｎ型を付与する不純物元素を添加する。そして、第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂに、代表的には濃度１×１０17〜５×１０18／ｃｍ3でｎ型を付与する不純物元素が含まれるように形成する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【００８９】
ここでは、第１のゲート電極層２０５を用いて自己整合的にｎ型を付与する不純物元素２５２を添加したため、第１のｐ型不純物領域１０３ｂにおいて第１のゲート電極層２０５と重なっている領域には、ｎ型を付与する不純物元素２５２は添加されず、ｐ型不純物領域として残存する。よって、半導体層１０２には、第２のｐ型不純物領域２０８が形成され、第２のｐ型不純物領域２０８はＬｏｖ領域である。一方、第１のｎ型不純物領域１０４ａ、第１のｎ型不純物領域１０４ｂは、ゲート電極層２０５に覆われていないので、Ｌｏｆｆ領域である。
【００９０】
次に、第１の導電膜１０６、ゲート電極層２０５等を覆う絶縁層を形成した後、これをＲＩＥ（Reactive ion etching：反応性イオンエッチング）法による異方性のエッチングによって加工し、ゲート電極層２０５の側壁に自己整合的にサイドウォール（側壁スペーサ）２０１を形成する（図１０（Ｂ）参照）。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
【００９１】
本実施の形態では、ゲート電極層を積層構造とするため、第１の導電膜１０６が、エッチングストッパーとして機能する。次に、第１の導電膜１０６を第１のゲート電極層２０５及びサイドウォール２０１をマスクとして、エッチングし、第２のゲート電極層２０２を形成する。本実施の形態では、第１の導電膜１０６と第２の導電膜１０７を、エッチングの選択比が高い材料を用いているので、第１のゲート電極層２０５を第１の導電膜１０６をエッチングする際のマスクとして用いることができる。第１の導電膜１０６と第２の導電膜１０７とのエッチングの選択比があまり高くない場合は、サイドウォール２０１を形成する際、絶縁層を第１のゲート電極層２０５上に残すように形成したり、第１のゲート電極層２０５上にレジストからなるマスクを形成するとよい。このように第１のゲート電極層２０５を保護することによって、第１の導電膜１０６をエッチング加工する際、第１のゲート電極層２０５の膜減りを防ぐことができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、公知のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、ＣＦ4、ＳＦ6もしくはＮＦ3などを代表とするフッ素系ガス又はＯ2を適宜用いることができる。
【００９２】
次にサイドウォール２０１及び第１のゲート電極層２０５をマスクとして、半導体層１０２に、半導体層１０２の表面に対して垂直にｎ型を付与する不純物元素２５３を添加し、第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂを形成する（図１０（Ｃ）参照）。ここでは、第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂに、ｎ型を付与する不純物元素が５×１０19〜５×１０20／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてリン（Ｐ）を用いる。サイドウォール２０１がマスクとなりｎ型を付与する不純物元素が添加されない領域は、第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂとなる。第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂは、第２のゲート電極層２０２に覆われているため、Ｌｏｖ領域である。なお、半導体層１０２には、チャネル形成領域２０７が形成される（図１０（Ｃ）参照）。
【００９３】
第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂは、ｎ型を付与する不純物元素の濃度が高濃度である高濃度不純物領域であり、ソース領域及びドレイン領域として機能する。一方低濃度不純物領域である第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂは、第２のゲート電極層２０２に覆われているため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
【００９４】
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
【００９５】
次いで、パッシベーション膜として水素を含む絶縁膜１０８を形成する。この絶縁膜１０８としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。絶縁膜１０８は窒化珪素膜に限定されるものでなく、プラズマＣＶＤを用いた窒化酸化珪素（ＳｉＮＯ）膜でもよく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００９６】
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は絶縁膜１０８に含まれる水素により半導体層のダングリングボンドを終端する工程である。
【００９７】
絶縁膜１０８は窒化珪素、酸化珪素、酸化窒化珪素（ＳｉＯＮ）、窒化酸化珪素（ＳｉＮＯ）、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）を含む物質から選ばれた材料で形成することができる。また、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを用いてもよい。
【００９８】
次いで、層間絶縁膜となる絶縁層１０９を形成する（図１０（Ｄ）参照）。本発明において、平坦化のために設ける層間絶縁膜としては、耐熱性および絶縁性が高く、且つ、平坦化率の高いものが要求されている。こうした絶縁層の形成方法としては、スピンコート法で代表される塗布法を用いると好ましい。
【００９９】
本実施の形態では、絶縁層１０９の材料としては、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）を用いた塗布膜を用いる。焼成した後の膜は、アルキル基を含む酸化珪素膜（ＳｉＯｘ）と呼べる。このアルキル基を含む酸化珪素（ＳｉＯｘ）膜は、３００℃以上の加熱処理にも耐えうるものである。
【０１００】
絶縁層１０９は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁層１０９を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。スピンコート、また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。
【０１０１】
絶縁層１０９は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される絶縁膜の他に、耐熱性が高く、平坦化性がよいものであれば、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜など）、感光性または非感光性の有機材料（有機樹脂材料）（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなど）、レジスト、低誘電率であるＬｏｗ−ｋ材料などの一種、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。
【０１０２】
次いで、レジストからなるマスクを用いて絶縁層１０９、絶縁膜１０８、ゲート絶縁層１０５に半導体層１０２に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。本実施の形態では、絶縁層１０９及び絶縁膜１０８と、ゲート絶縁層１０５と選択比が取れる条件で、第１のエッチングを行い、絶縁層１０９及び絶縁膜１０８を除去する。次に第２のエッチングによって、ゲート絶縁層１０５を除去し、ソース領域又はドレイン領域である第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂに達する開口部を形成する。
【０１０３】
第１のエッチングを行い、絶縁層１０９及び絶縁膜１０８を除去する。エッチング（ウェットエッチングまたはドライエッチング）を行う。用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。中でも比較的原子半径が大きく、且つ、安価なアルゴンを用いることが好ましい。本実施の形態では、ＣＦ4、Ｏ2、Ｈｅ、Ａｒとを用いる。ドライエッチングを行う際のエッチング条件は、ＣＦ4の流量を３８０ｓｃｃｍ、Ｏ2の流量を２９０ｓｃｃｍ、Ｈｅの流量を５００ｓｃｃｍ、Ａｒの流量を５００ｓｃｃｍ、ＲＦパワーを３０００Ｗ、圧力を２５Ｐａとする。上記条件によりエッチング残渣を低減することができる。
【０１０４】
なお、ゲート絶縁層１０５上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させ、オーバーエッチングすると良い。１回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。さらにＣＦ4、Ｏ2、Ｈｅを用いて、ＣＦ4の流量を５５０ｓｃｃｍ、Ｏ2の流量を４５０ｓｃｃｍ、Ｈｅの流量を３５０ｓｃｃｍ、ＲＦパワーを３０００Ｗ、圧力を２５Ｐａとし、２回目のドライエッチングを行ってテーパー形状としてもよい。
【０１０５】
次に第２のエッチングとして、ゲート絶縁層１０５をエッチングし、ソース領域、ドレイン領域に達する開口部を形成する。開口部は、絶縁層１０９をエッチングした後、再度マスクを形成するか、エッチングされた絶縁層１０９をマスクとして、絶縁膜１０８及びゲート絶縁層１０５をエッチングし、開口部を形成すればよい。エッチング用ガスにＣＨＦ3とＡｒを用いてゲート絶縁層１０５のエッチング処理を行う。上記条件のエッチングにより、エッチング残渣を低減し、凹凸の少ない平坦性の高いコンタクトホールを形成することができる。なお、より半導体層上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１０６】
導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層１１２を形成する。このソース電極層又はドレイン電極層１１２は、後に形成する配線等と接し、薄膜トランジスタと配線を接続する配線である。ソース電極層又はドレイン電極層１１２は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層１１２の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａ等の金属又はその合金、若しくはその金属窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、ＴｉとＡｌとＴｉとを積層したのち、所望の形状にパターニングして、ソース電極層又はドレイン電極層１１２を形成する。
【０１０７】
以上の工程により、半導体層に、高濃度不純物領域である第２のｎ型不純物領域２０３ａ、第２のｎ型不純物領域２０３ｂ、低濃度不純物領域である第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂ、第２のｐ型不純物領域２０８、チャネル形成領域２０７を有する薄膜トランジスタ１５０を形成することができる（図１０（Ｅ）参照）。図１０（Ｅ）で示す、第２のｐ型不純物領域２０８の幅Ｄ２は５〜２００ｎｍが好ましく、第３のｎ型不純物領域２０６ａ、第３のｎ型不純物領域２０６ｂの幅は１０〜２００ｎｍが好ましい。第２のｐ型不純物領域の幅Ｄ２及び第３のｎ型不純物領域の幅Ｄ１を上記の範囲内にすることで、しきい値をシフトし、かつカットオフ電流を低減することが可能なｎチャネル型薄膜トランジスタを作製することが可能である。
【０１０８】
本実施の形態では、ｎチャネル型薄膜トランジスタに低濃度ｐ型不純物領域を形成したが、同様にしてｐチャネル型薄膜トランジスタに低濃度ｎ型不純物領域を形成することもできる。
【０１０９】
また、以下の方法により、図１０に示す基板１００からの薄膜トランジスタ１５０を剥離することが可能である。剥離方法としては、（１）基板１００に、３００〜５００度程度の耐熱性を有する基板を用い、基板１００と薄膜トランジスタ１５０の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、薄膜トランジスタ１５０を剥離する方法、（２）基板１００と薄膜トランジスタ１５０の間に水素を含む非晶質珪素膜を設け、レーザ光を照射、またはガス・溶液でのエッチングにより非晶質珪素膜を除去することで、薄膜トランジスタ１５０を剥離する方法、（３）薄膜トランジスタ１５０が形成された基板１００を機械的に削除、又は溶液やＣＦ3等のガスによるエッチングで除去することで、薄膜トランジスタ１５０を切り離す方法等が挙げられる。また、剥離した薄膜トランジスタ１５０は、用いられる用途に合わせて多様な材質や性質の物質に貼り合わせることができる。例えばフレキシブル基板への貼り付けは、市販の接着剤を用いればよく、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。
【０１１０】
上記のように、剥離した薄膜トランジスタ１５０をフレキシブル基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、フレキシブル基板は可撓性を有するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板１００を再利用すれば、安価な半導体装置の提供が可能である。また、本実施の形態で形成した薄膜トランジスタは、サイドウォール構造であるため、サブミクロン構造の薄膜トランジスタにおいてもＬＤＤ領域を形成することが可能である。
【０１１１】
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を形成することができるため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。本実施の形態における薄膜トランジスタは、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。
【０１１２】
また、本実施の形態で形成される半導体装置は、結晶性半導体膜を用いて形成することが可能であるため、高価な単結晶半導体基板を用いずとも、半導体装置を作製することができる。このため、コスト削減が可能である。さらに本実施の形態で作製した薄膜トランジスタ１５０を剥離し、フレキシブル基板に接着することにより、薄型の半導体装置の作製が可能である。
【０１１３】
本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることが可能である。
【０１１４】
（実施の形態４）
実施の形態３では、図１のドーピングを用い、第２のｐ型不純物領域２０８を有するＴＦＴを形成した例を示したが、特に限定されず、実施の形態３に示す構造を含めて、８種類の構造を得ることができる。ｎチャネル型薄膜トランジスタ（構造Ａ）低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタを４種類（構造Ｂ、構造Ｃ、構造Ｄ、構造Ｅ）、ｐチャネル型薄膜トランジスタ（構造Ｆ）、低濃度ｎ型不純物領域を有するｐチャネル型薄膜トランジスタを４種類（構造Ｇ、構造Ｈ、構造Ｉ、構造Ｊ）、合計８種類である。図１２（Ｂ）、図１３（Ｂ）、図１４（Ｂ）、図１５（Ｂ）に薄膜トランジスタの各構造を示す。
【０１１５】
低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタの電流電圧（Ｉ−Ｖ）特性のシミュレーション結果について、図１２及び図１３を用いて説明する。図１２（Ａ）は、図１２（Ｂ）に示すモデル図を想定し、標準のｎチャネル型薄膜トランジスタ及びドレイン側に低濃度ｐ型不純物領域（以下、ｐ―と示す。）を設けたｎチャネル型薄膜トランジスタのＩ−Ｖ特性を示す。
【０１１６】
図１２（Ｂ）には、それぞれの薄膜トランジスタの構造を示す。構造ＡはＬｏｆｆを有する標準のｎチャネル型薄膜トランジスタ、構造Ｂはｐ-の幅を１００ｎｍとしたｎチャネル型薄膜トランジスタ、構造Ｃはｐ-の幅を３００ｎｍとしたｎチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのＬ／Ｗを１０００／２００００ｎｍ、Ｌｏｆｆ領域の幅を３００ｎｍ、ゲート絶縁層の膜厚を２０ｎｍ、ソース領域及びドレイン領域（ｎ+と示す。）の不純物濃度を１×１０20ｃｍ-3、Ｌｏｆｆ領域の不純物濃度を１×１０18ｃｍ-3、ｐ-の不純物濃度を１×１０18ｃｍ-3として、Ｉ−Ｖ特性のシミュレーションを行った。
【０１１７】
図１２（Ａ）において実線が構造ＡのＩ−Ｖ特性、破線がそれぞれをｐ-を有する構造Ｂ及び構造ＣのＩ−Ｖ特性を示す。ｐ-を有することにより、薄膜トランジスタのしきい値が正側へシフトしていることが分かる。また、ｐ-の幅が大きくなるほど（即ち、構造Ｂより構造Ｃの方が）しきい値のシフト量が大きくなっていることが分かる。
【０１１８】
図１３は、ｐ-をソース側に有する薄膜トランジスタのＩ−Ｖ特性のシミュレーション結果を示す。図１３（Ａ）は、図１３（Ｂ）に示すモデル図を想定し、標準のｎチャネル型薄膜トランジスタ、及びソース側に第２ｐ型不純物領域（以下、ｐ―と示す。）を有するｎチャネル型薄膜トランジスタのＩ−Ｖ特性を示す。
【０１１９】
図１３（Ｂ）には、それぞれの薄膜トランジスタの構造を示す。構造Ａは、図１２（Ｂ）に示した標準のｎチャネル型薄膜トランジスタと同様であり、構造Ｄはｐ-の幅を１００ｎｍとしたｎチャネル型薄膜トランジスタ、構造Ｅはｐ-の幅を３００ｎｍとしたｎチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのＬ／Ｗ、Ｌｏｆｆ領域幅、ゲート絶縁層の膜厚、ｎ+の濃度は図１２で用いた値と同様の値を用いた。
【０１２０】
図１３（Ａ）において実線が構造ＡのＩ−Ｖ特性、破線がそれぞれをｐ-を有する構造Ｄ及び構造ＥのＩ−Ｖ特性を示す。ｐ-を有することにより、薄膜トランジスタのしきい値が正側へシフトしている。また、ｐ-の幅が大きくなるほど（即ち、構造Ｄより構造Ｅの方が）しきい値のシフト量が大きくなっている。さらに、カットオフ電流（Ｉｃｕｔ）が標準のｎチャネル型薄膜トランジスタよりも下がっている。カットオフ電流（Iｃｕｔ） とは、Ｉｄ −Ｖｇ 特性において、ゲート電圧Ｖｇ が０Ｖ の時のドレイン電流Ｉｄの値である。
【０１２１】
以上のように、ゲート電極に覆われ、かつチャネル形成領域とソース領域又はドレイン領域の一方とに低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタを用いることにより、しきい値がシフトしカットオフ電流が低減する。従来、高速動作を必要とされるＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等の薄膜トランジスタは、短チャネル構造であったが、チャネル長が短いと、しきい値が低下し、カットオフ電流が増加するという問題があった。しかし、本実施例の薄膜トランジスタは、短チャネル構造でカットオフ電流を低減することが可能である。このような薄膜トランジスタを要所に用いることで、半導体装置全体の消費電力を低減することが可能となる。例えば、ロジック用の薄膜トランジスタと電源との間に、このような薄膜トランジスタを接続し、動作時にはオン状態とし、非動作状態にはオフ状態とすることで、待機時の消費電力を低減することが可能となる。あるいは、特に高速動作を必要としないブロックにおいて、当該薄膜トランジスタでロジックを形成することで、消費電力を低減することが可能である。
【０１２２】
低濃度ｎ型不純物領域を有するｐチャネル型薄膜トランジスタの電流電圧（Ｉ−Ｖ）特性のシミュレーション結果について、図１４及び図１５を用いて説明する。図１４（Ａ）は、図１４（Ｂ）に示すモデル図を想定し、標準のｐチャネル型薄膜トランジスタ及びドレイン側に低濃度ｎ型不純物領域（以下、ｎ―と示す。）を設けたｐチャネル型薄膜トランジスタのＩ−Ｖ特性を示す。
【０１２３】
図１４（Ｂ）には、それぞれの薄膜トランジスタの構造を示す。構造ＦはＬｏｆｆを有する標準のｐチャネル型薄膜トランジスタ、構造Ｇはｎ-の幅を１００ｎｍとしたｐチャネル型薄膜トランジスタ、構造Ｈはｎ-の幅を３００ｎｍとしたｐチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのＬ／Ｗを１０００／２００００ｎｍ、Ｌｏｆｆ領域の幅を３００ｎｍ、ゲート絶縁層の膜厚を２０ｎｍ、ソース領域及びドレイン領域（ｐ+と示す。）の不純物濃度を１×１０20ｃｍ-3、Ｌｏｆｆ領域の不純物濃度を１×１０18ｃｍ-3、ｐ-の不純物濃度を１×１０18ｃｍ-3として、Ｉ−Ｖ特性のシミュレーションを行った。
【０１２４】
図１４（Ａ）において実線が構造ＦのＩ−Ｖ特性、破線がそれぞれをｐ-有する構造Ｇ及び構造ＨのＩ−Ｖ特性を示す。ｎ-を有することにより、薄膜トランジスタのしきい値が負側へシフトしていることが分かる。また、ｎ-の幅が大きくなるほど（即ち、構造Ｇより構造Ｈの方が）しきい値のシフト量が大きくなっていることが分かる。
【０１２５】
図１５は、ｎ-をソース側に有するｐチャネル型薄膜トランジスタのＩ−Ｖ特性のシミュレーション結果を示す。図１５（Ａ）は、図１５（Ｂ）に示すモデル図を想定し、標準のｐチャネル型薄膜トランジスタ、及びソース側に第２ｎ型不純物領域（以下、ｎ―と示す。）を有するｐチャネル型薄膜トランジスタのＩ−Ｖ特性を示す。
【０１２６】
図１５（Ｂ）には、それぞれの薄膜トランジスタの構造を示す。構造Ｆは、図１５（Ｂ）に示した標準のｐチャネル型薄膜トランジスタと同様であり、構造Ｉはｎ-の幅を１００ｎｍとしたｐチャネル型薄膜トランジスタ、構造Ｊはｎ-の幅を３００ｎｍとしたｐチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのＬ／Ｗ、Ｌｏｆｆ領域幅、ゲート絶縁層の膜厚、ｐ+の濃度は図１４で用いた値と同様の値を用いた。
【０１２７】
図１５（Ａ）において実線が構造ＦのＩ−Ｖ特性、破線がそれぞれをｎ-有する構造Ｉ及び構造ＪのＩ−Ｖ特性を示す。ｎ-を有することにより、薄膜トランジスタのしきい値が負側へシフトしている。また、ｎ-の幅が大きくなるほど（即ち、構造Ｉより構造Ｊの方が）しきい値のシフト量が大きくなっている。さらに、カットオフ電流（Ｉｃｕｔ）が標準のｐチャネル型薄膜トランジスタよりも下がっている。即ち、ｎチャネル型薄膜トランジスタと同様に、高速動作が可能であり、かつ消費電力を低減することが可能である。
【０１２８】
本実施の形態は、実施の形態１乃至３のいずれか一と自由に組み合わせることが可能である。
【０１２９】
（実施の形態５）
本発明の実施の形態を、図１６乃至図１９を用いて説明する。本実施の形態は、実施の形態３で作製した薄膜トランジスタを有する半導体装置において、半導体不揮発性記憶素子(以下、メモリトランジスタと示す。)が形成された例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１３０】
実施の形態３と同様に、基板４００上に下地膜として、下地膜４０１ａ、下地膜４０１ｂを積層し、半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５を形成する。半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ光を照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。なお、半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光の走査方向と平行になるように形成する。本実施の形態では、レーザ光としてパルス発振のレーザ光の発振周波数が８０ＭＨｚのレーザ光を用いる。レーザ光の走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
【０１３１】
半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５及び基板４００上に、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３を形成し、それらの上に絶縁膜４０６を成膜する。絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３とそれらの上に形成される絶縁膜４０６の積層は、膜厚１〜１００ｎｍ、好ましくは１〜１０ｎｍ、さらに好ましくは２〜５ｎｍであることが望ましい。絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３とそれらの上に形成される絶縁膜４０６は、後にメモリトランジスタではトンネル酸化膜として、薄膜トランジスタではゲート絶縁層の一部として機能する。このため、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３とそれらの上に形成される絶縁膜４０６の膜厚が薄いほどトンネル電流が流れやすく、高速動作が可能となるので好ましい。また、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３とそれらの上に形成される絶縁膜４０６の膜厚が薄い程、低電圧でフローティングゲート電極に電荷を蓄積させることが可能である。この結果、後に形成される半導体装置の消費電力を低減することができる。
【０１３２】
絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３の形成方法としては、ＧＲＴＡ法、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い絶縁膜を形成することができる。また、この方法の他、ＣＶＤ法、塗布法等を用いて形成してもよい。絶縁膜４０６としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜で形成することができる。また、基板４００側から酸化珪素膜と窒化珪素膜の積層や、酸化珪素膜と窒化珪素膜と酸化珪素膜との積層など積層構造としてもよい。
【０１３３】
本実施形態では、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３として、酸化珪素膜を、絶縁膜４０６としては窒化珪素膜を形成する。半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５の表面に形成された自然酸化膜を除去した後、ヒドロキシラジカルを含むオゾン水に数十秒〜数分曝して、半導体層４０２、半導体層４０３、半導体層４０４、半導体層４０５表面に酸化珪素膜を形成する。この後、ＧＲＴＡ法により酸化珪素膜をより緻密化し、膜厚１〜２ｎｍの絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３を形成する。この方法により、短時間且つ高温で処理することが可能であるため、基板を伸縮させずとも緻密且つ膜厚の薄い絶縁膜を形成することができる。次に、酸化珪素膜上に、絶縁膜４０６として膜厚１〜５ｎｍの窒化酸化珪素膜を成膜する。
【０１３４】
絶縁膜４０６上に分散された導電性粒子又は半導体粒子（以下、分散粒子と示す。）４０７を形成する（図１６（Ａ）参照）。分散粒子の作製方法としては、スパッタリング法、プラズマＣＶＤ法、ＬＰＣＶＤ法、蒸着法、液滴吐出法等の公知の手法を用いることができる。プラズマＣＶＤ法、ＬＰＣＶＤ法、蒸着法、液滴吐出法等で分散粒子を形成すると、成膜時の絶縁膜４０６への衝撃を低減することが可能であるため、絶縁膜４０６の欠陥の発生を抑制することが可能である。この結果、信頼性の高い半導体装置を作製することが可能である。また、導電性膜又は半導体膜を上記方法により成膜した後、所望の形状にエッチングして分散粒子を形成することができる。分散粒子の大きさは、０．１〜１０ｎｍ、好ましくは２〜５ｎｍである。また、導電性粒子の材料としては、金、銀、銅、パラジウム、白金、コバルト、タングステン、ニッケル等を用いることができる。半導体粒子の材料としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またシリコンゲルマニウム合金等を用いることができる。本実施の形態では、ここでは、分散粒子４０７としてシリコン微結晶をプラズマＣＶＤ法により形成する（図１６（Ａ）参照）。
【０１３５】
分散粒子４０７及び絶縁膜４０６上に絶縁膜を成膜する。絶縁膜としては、プラズマＣＶＤ法により膜厚１０〜２０ｎｍの窒化珪素膜、又は窒化酸化珪素膜を成膜する。
【０１３６】
次に、後にメモリトランジスタとなる半導体層４０２上の分散粒子４０７上にマスクを形成する。
【０１３７】
マスクを用いて分散粒子４０７の一部をエッチングして、フローティングゲート電極４１０を有する絶縁層４０８を形成する。絶縁膜及び分散粒子４０７の除去方法としては、ドライエッチング法、ウエットエッチング法等公知のエッチング方法を用いることが可能である。本実施の形態では、絶縁膜をドライエッチングにより除去し分散粒子４０７を露出する。なお、分散粒子４０７が形成されている絶縁膜４０６の膜厚が薄い場合にドライエッチングを用いると、プラズマ衝撃により絶縁膜４０６に欠陥が生じる可能性がある。このため、ウエットエッチングで除去を行うことが好ましい。ここでは、ＮＭＤ3溶液（テトラメチルアンモニウムハイドロオキサイドを０．２〜０．５％含む水溶液）等を用いたウエットエッチング法により、分散粒子であるシリコン微結晶を除去する。
【０１３８】
フローティングゲート電極は分散された粒子で形成されている。このため、トンネル酸化膜として機能する絶縁膜４０６に欠陥があった場合、フローティングゲート電極に蓄積した電荷すべてが、欠陥から半導体領域に流れ出ることを回避することができる。この結果、信頼性の高い半導体メモリトランジスタを形成することができる。
【０１３９】
次に、マスクを除去した後、フローティングゲート電極４１０を有する絶縁層４０８及び絶縁膜４０６上に絶縁膜４０９を成膜する（図１６（Ｂ）参照）。絶縁膜４０９は、膜厚１〜１００ｎｍ、好ましくは１０〜７０ｎｍ、さらに好ましくは１０〜３０ｎｍであることが望ましい。絶縁膜４０９は、メモリトランジスタにおいてフローティングゲート電極４１０と後に形成されるゲート電極層との絶縁性を保つ必要がある。このため、これらの間でリーク電流が増加しない程度の膜厚とすることが好ましい。絶縁膜４０９は、絶縁膜４０６と同様に、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜で形成することができる。なお、半導体層に接して酸化珪素膜を形成すると、ゲート絶縁膜と半導体領域との界面準位が低くなるため好ましい。ここでは、絶縁膜４０９として、膜厚１０ｎｍの酸化珪素膜と膜厚２０ｎｍの窒化珪素膜の積層構造で形成する。
【０１４０】
この後、絶縁膜４０９を成膜の後、分散粒子及びそれを覆うマスクパターンを形成して、第２フローティングゲート電極を形成しても良い。更には、同様の工程を繰り返して、複数に積層されたフローティングゲート電極を形成しても良い。
【０１４１】
絶縁膜４０９上に、導電膜としてＷを用いて形成する。本実施の形態では、ゲート電極層としてＷを用いる。導電膜を細線となるようにエッチングし、ゲート電極層４１１、ゲート電極層４１２、ゲート電極層４１３、ゲート電極層４１４を形成する（図１６（Ｃ）参照）。半導体層４０２〜４０５を覆うように、レジストからなるマスク４６１を形成する。
【０１４２】
図１に示すドーピング装置を用い、ゲート電極層４１４をマスクとして、ｐ型を付与する不純物元素４５１を、半導体層４０５に、半導体層表面に向かって斜めに添加し、第１のｐ型不純物領域４１５ａ、第１のｐ型不純物領域４１５ｂを形成する（図１６（Ｄ）参照）。なお、図１６（Ｄ）では簡略化のため、基板を水平にした図を示しているが、実際は基板を傾けて一方方向に移動させてドーピングを行う。ｐ型を付与する不純物元素４５１は、斜めにドーピングされるため、第１のｐ型不純物領域４１５ｂは、ゲート電極層４１４で覆われた半導体層４０５にも形成される。一方、ゲート電極層４１４がマスクとなって、ｐ型を付与する不純物元素４５１を遮蔽するため、第１のｐ型不純物領域４１５ａは、ゲート電極層４１４が形成される下の半導体層４０５には形成されない。ここでは、第１のｐ型不純物領域４１５ａ、第１のｐ型不純物領域４１５ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１４３】
次に、マスク４６１を除去し、半導体層４０３を覆うレジストからなるマスク４６２を形成する。マスク４６２は、新しく形成してもよいし、マスク４６１を加工して形成しても良い。ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４をマスクとして、半導体層４０２、半導体層４０４、半導体層４０５に、半導体層表面に垂直にｎ型を付与する不純物元素を添加し、第１のｎ型不純物領域４１６ａ、第１のｎ型不純物領域４１６ｂ、第１のｎ型不純物領域４１７ａ、第１のｎ型不純物領域４１７ｂ、第１のｎ型不純物領域４１８ａ、第１のｎ型不純物領域４１８ｂを形成する（図１７（Ａ）参照）。第１のｐ型不純物領域４１５ａ、第１のｐ型不純物領域４１５ｂには、ｐ型を付与する不純物元素が添加されているため、ｎ型不純物領域に反転するように、ｎ型を付与する不純物元素を添加する。第１のｎ型不純物領域４１６ａ、第１のｎ型不純物領域４１６ｂ、第１のｎ型不純物領域４１７ａ、第１のｎ型不純物領域４１７ｂ、第１のｎ型不純物領域４１８ａ、第１のｎ型不純物領域４１８ｂに、代表的には濃度１×１０17〜５×１０18／ｃｍ3でｎ型を付与する不純物元素が含まれるように形成する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。ｎ型を付与する不純物元素４５２は、垂直に添加されるため、ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４に遮蔽され、ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４に覆われている半導体層４０２、半導体層４０４、半導体層４０５の領域には添加されない。よって、ゲート電極層４１４の下の半導体層中に形成された第１のｐ型不純物領域の一部は残存し、第２のｐ型不純物領域４３５となる。第２のｐ型不純物領域４３５は、Ｌｏｖ領域として形成される。
【０１４４】
マスク４６２をエッチング等によって除去し、半導体層４０２、半導体層４０４、半導体層４０５を覆うマスク４６３ａ、マスク４６３ｂを形成する。マスク４６３ａ、マスク４６３ｂ及びゲート電極層４１２をマスクとして、ｐ型を付与する不純物元素４５３を、半導体層４０３に、半導体層４０３表面に垂直な方向で添加し、第３のｐ型不純物領域４２０ａ、第３のｐ型不純物領域４２０ｂを形成する（図１７（Ｂ）参照）。ここでは、第３のｐ型不純物領域４２０ａ、第３のｐ型不純物領域４２０ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１４５】
マスク４６３ａ、マスク４６３ｂをエッチング等によって除去し、絶縁膜４０９、ゲート電極層４１１、ゲート電極層４１２、ゲート電極層４１３及びゲート電極層４１４上に絶縁層を形成し、異方性エッチングを行い、ゲート電極層４１１、ゲート電極層４１２、ゲート電極層４１３及びゲート電極層４１４の側面にサイドウォール４２１、サイドウォール４２２、サイドウォール４２３、サイドウォール４２４を形成する（図１７（Ｃ）参照）。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。サイドウォール４２１、サイドウォール４２２、サイドウォール４２３、サイドウォール４２４を形成する際、絶縁層をゲート電極層４１１、ゲート電極層４１２、ゲート電極層４１３及びゲート電極層４１４上に残すように形成したり、ゲート電極層上に保護膜を形成してもよい。
【０１４６】
半導体層４０３を覆うレジストからなるマスク４６４を形成する。サイドウォール４２１、サイドウォール４２３、サイドウォール４２４、ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４をマスクとして、半導体層４０２、半導体層４０４、半導体層４０５に、半導体層表面に垂直にｎ型を付与する不純物元素４５４を添加し、第２のｎ型不純物領域４２５ａ、第２のｎ型不純物領域４２５ｂ、第２のｎ型不純物領域４２８ａ、第２のｎ型不純物領域４２８ｂ、第２のｎ型不純物領域４３１ａ、第２のｎ型不純物領域４３１ｂを形成する（図１８（Ａ）参照）。サイドウォールで覆われた半導体層中には、ｎ型を付与する不純物元素４５４は添加されないので、低濃度不純物領域である第３のｎ型不純物領域４２６ａ、第３のｎ型不純物領域４２６ｂ、第３のｎ型不純物領域４２９ａ、第３のｎ型不純物領域４２９ｂ、第３のｎ型不純物領域４３２ａ、第３のｎ型不純物領域４３２ｂとなる。第２のｎ型不純物領域４２５ａ、第２のｎ型不純物領域４２５ｂ、第２のｎ型不純物領域４２８ａ、第２のｎ型不純物領域４２８ｂ、第２のｎ型不純物領域４３１ａ、第２のｎ型不純物領域４３１ｂは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。第２のｎ型不純物領域４２５ａ、第２のｎ型不純物領域４２５ｂ、第２のｎ型不純物領域４２８ａ、第２のｎ型不純物領域４２８ｂ、第２のｎ型不純物領域４３１ａ、第２のｎ型不純物領域４３１ｂに、ｎ型を付与する不純物元素が５×１０19〜５×１０20／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【０１４７】
また、低濃度不純物領域である第３のｎ型不純物領域４２６ａ、第３のｎ型不純物領域４２６ｂ、第３のｎ型不純物領域４２９ａ、第３のｎ型不純物領域４２９ｂ、第３のｎ型不純物領域４３２ａ、第３のｎ型不純物領域４３２ｂは、ゲート電極層４１１、ゲート電極層４１３、ゲート電極層４１４に覆われていないＬｏｆｆ領域で形成されるため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。なお、半導体層４０２、半導体層４０４、半導体層４０５にはチャネル形成領域４２７、チャネル形成領域４３０、チャネル形成領域４３４が形成される。
【０１４８】
半導体層４０２、半導体層４０４、半導体層４０５を覆うレジストからなるマスク４６５ａ、マスク４６５ｂを形成する。マスク４６５ａ、マスク４６５ｂ、サイドウォール４２２及びゲート電極層４１２をマスクとして、ｐ型を付与する不純物元素４５５を、半導体層４０３に、半導体層４０３表面に垂直な方向で添加し、第４のｐ型不純物領域４３６ａ、第４のｐ型不純物領域４３６ｂ、第５のｐ型不純物領域４３７ａ、第５のｐ型不純物領域４３７ｂを形成する（図１８（Ｂ）参照）。ここでは、第４のｐ型不純物領域４３６ａ、第４のｐ型不純物領域４３６ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。また、第５のｐ型不純物領域４３７ａ、第５のｐ型不純物領域４３７ｂに、ｐ型を付与する不純物元素が５×１０18〜５×１０19／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。なお、半導体層４０３にはチャネル形成領域４３８が形成される。
【０１４９】
第４のｐ型不純物領域４３６ａ、第４のｐ型不純物領域４３６ｂは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第５のｐ型不純物領域４３７ａ、第５のｐ型不純物領域４３７ｂは、低濃度ｐ型不純物領域であり、ゲート電極層に覆われていないＬｏｆｆ領域で形成される。第５のｐ型不純物領域４３７ａ、第５のｐ型不純物領域４３７ｂはゲート電極層に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１５０】
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜４４３を適宜形成する。加熱処理により水素化を行い、絶縁層４４６を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。本実施の形態では、絶縁層４４６として、窒化酸化珪素膜と酸化窒化珪素膜を連続して成膜し、積層構造とする。
【０１５１】
絶縁層４４６、絶縁膜４４３、絶縁膜４０６、絶縁膜４０９、絶縁膜４８０、絶縁膜４８１、絶縁膜４８２、絶縁膜４８３にソース領域及びドレイン領域に達する開口部（コンタクトホール）を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層４４０ａ、ソース電極層又はドレイン電極層４４０ｂ、ソース電極層又はドレイン電極層４４１ａ、ソース電極層又はドレイン電極層４４１ｂ、ソース電極層又はドレイン電極層４４２ａ、ソース電極層又はドレイン電極層４４２ｂ、ソース電極層又はドレイン電極層４３９ａ、ソース電極層又はドレイン電極層４３９ｂを形成する（図１９（Ａ）参照）。本実施の形態では、ソース電極層又はドレイン電極層としてＡｌ、Ｔｉ、Ａｌの順で形成した積層を用いる。
【０１５２】
また、図１９（Ｂ）に示すように、ソース電極層又はドレイン電極層上に、ソース電極層又はドレイン電極層に達する開口部を有する絶縁層４４４を形成し、開口部に配線層４４５を形成する構造としてもよい。本実施の形態では、絶縁層４４４としてシロキサンポリマーを含む絶縁層を用い、配線層４４５はＴｉ、Ａｌの順で形成したＴｉの積層を用いる。
【０１５３】
メモリトランジスタ４７０、ｐチャネル型薄膜トランジスタ４７１、ｎチャネル型薄膜トランジスタ４７２、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ４７３を、同一基板上に有する半導体装置を形成することができる。本実施の形態の半導体装置のメモリトランジスタ及び薄膜トランジスタは、チャネル方向に結晶粒界のほとんど存在しない半導体領域で形成されるため、高速動作が可能である。また、低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタを有するため、高速動作が可能であり、且つ消費電力が低減されたＩＤチップなどの半導体装置を形成することが可能である。
【０１５４】
また、本実施の形態で作製するｐチャネル型薄膜トランジスタ４７１、ｎチャネル型薄膜トランジスタ４７２、及び低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ４７３は、ゲート絶縁層として、それぞれ半導体層表面に形成される絶縁膜４８１、絶縁膜４８２、絶縁膜４８３と、それらの上に形成される絶縁膜４０６及び絶縁膜４０９からなる積層を用いている。そのため、耐圧性が高く、高耐圧特性を有する薄膜トランジスタとすることができる。なお、絶縁膜４０９を除去してゲート絶縁層を絶縁膜４８１、絶縁膜４８２、絶縁膜４８３と、それらの上に形成される絶縁膜４０６との積層にすると、高速動作が可能な薄膜トランジスタとすることができる。このように、要求される機能によって、それに対応できる特性を有する薄膜トランジスタを作製し、半導体装置を作製することができる。
【０１５５】
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を形成することができるため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。即ち、ＣＰＵ、ＤＲＡＭ、画像処理回路、音声処理回路等の高速動作を重視する機能回路等と、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムＬＳＩ等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。
【０１５６】
本実施の形態は、実施形態１乃至４とそれぞれと組み合わせて用いることが可能である。
【０１５７】
（実施の形態６）
本発明のドーピング装置を用いた半導体装置の作製方法を用いて形成することができる半導体装置の１つに、ＩＤチップがある。ＩＤチップは、無線で識別情報などのデータの送受信が可能な半導体装置であり、様々な分野において実用化が進められている。ＩＤチップは、無線タグ、ＲＦＩＤ（Radio frequency identification）タグ、ＩＣタグとも呼ばれている。また、ガラス基板を用いたＩＤチップをＩＤＧチップ（Identification Glass Chip）、可撓性を有する基板を用いたＩＤチップをＩＤＦチップ（Identification Flexible Chip）と呼ぶことができ、本発明はどちらでも適用できる。
【０１５８】
図２０（Ａ）に、半導体装置の一つであるＩＤチップの一形態を、斜視図で示す。１１０１は集積回路、１１０２はアンテナに相当し、アンテナ１１０２は集積回路１１０１に接続されている。１１０３はカバー材としても機能する支持体、１１０４はカバー材に相当する。集積回路１１０１及びアンテナ１１０２は、支持体１１０３上に形成されており、カバー材１１０４は集積回路１１０１及びアンテナ１１０２を覆うように支持体１１０３と重なっている。なおカバー材１１０４は必ずしも用いる必要はないが、集積回路１１０１及びアンテナ１１０２をカバー材１１０４で覆うことで、ＩＤチップの機械的強度を高めることができる。
【０１５９】
図２０（Ｂ）に、半導体装置の一つであるＩＣカードの一形態を、斜視図で示す。１１０５は集積回路、１１０６はアンテナに相当し、アンテナ１１０６は集積回路１１０５に接続されている。１１０８はインレットシートとして機能する基板、１１０７、１１０９はカバー材に相当する。集積回路１１０５及びアンテナ１１０６は基板１１０８上に形成されており、基板１１０８は２つのカバー材１１０７、カバー材１１０９の間に挟まれている。なお、ＩＣカードは、集積回路１１０５に接続された表示装置を有していても良い。
【０１６０】
本実施の形態では、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を異なるカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、ＵＶ処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。
【０１６１】
支持体１１０３、カバー材１１０４は、プラスチック、有機樹脂、紙、繊維、カーボングラファイト等可とう性を有する材料を用いることができる。カバー材に生分解性樹脂を用いることにより、バクテリア等に分解され土壌に還元される。また、さらに、本実施の形態の集積回路は、シリコン、アルミニウム、酸素、窒素等で形成されているため、無公害性のＩＤチップを形成することが可能である。また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済みＩＤチップの焼却、又は裁断することが可能である。また、これらの材料を用いたＩＤチップは、焼却しても有毒ガスを発生しないため、無公害である。
【０１６２】
支持体１１０３、カバー材１１０４に挟まれた集積回路１１０１の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、支持体１１０３、カバー材１１０４を重ねたときの厚さをｄとしたとき、支持体１１０３、カバー材１１０４の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、支持体１１０３、カバー材１１０４の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、集積回路１１０１の面積は５ｍｍ角（２５ｍｍ2）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ2〜１６ｍｍ2）の面積を有するとよい。
【０１６３】
支持体１１０３、カバー材１１０４は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した集積回路１１０１自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、集積回路１１０１と、支持体１１０３、カバー材１１０４とは空隙がないように、密着させることができるため、完成したＩＤチップ自体も折り曲げに対して強い特性を有する。このような支持体１１０３、カバー材１１０４で囲われた集積回路１１０１は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
【０１６４】
本実施の形態では、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を異なるカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、ＵＶ処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。また、アンテナはＩＤチップのサイズと必ずしも同等である必要はなく、より大きくてもよいし小さくてもよく適宜設定すればよい。また、信号の送受信は、無線などの電磁波、光などを用いることができる。
【０１６５】
本実施の形態は、上記の実施の形態１乃至５のいずれとも自由に組み合わせることができる。
【０１６６】
（実施の形態７）
本実施の形態では、半導体装置の代表例であるＣＰＵなどのプロセッサの１チップのブロック図を図２１を用いて説明する。
【０１６７】
まず、オペコードがデータバスインターフェース１００１に入力されると、解析回路１００３（Instruction Decoderともいう）においてコードが解読され、信号が制御信号発生回路１００４（CPU Timing Control）に入力される。信号が入力されると、制御信号発生回路１００４から、演算回路１００９（以下、ＡＬＵと示す）、および記憶回路１０１０（以下、レジスタと示す）に制御信号が出力される。
【０１６８】
なお、制御信号発生回路１００４には、ＡＬＵ１００９を制御するＡＬＵコントローラ１００５（以下、ＡＣＯＮと示す）、レジスタ１０１０を制御する回路１００６（以下、ＲＣＯＮと示す）、タイミングを制御するタイミングコントローラ１００７（以下、ＴＣＯＮと示す）、および割り込みを制御する割り込みコントローラ１００８（以下、ＩＣＯＮと示す）を含む。
【０１６９】
一方、オペランドがデータバスインターフェース１００１に入力されると、ＡＬＵ１００９、およびレジスタ１０１０に出力される。そして、制御信号発生回路１００４から入力された制御信号に基づく処理（例えば、メモリリードサイクル、メモリライトサイクル、あるいはＩ／Ｏリードサイクル、Ｉ／Ｏライトサイクル等）がなされる。
【０１７０】
なお、レジスタ１０１０は、汎用レジスタ、スタックポインタ（ＳＰ）、プログラムカウンタ（ＰＣ）等により構成される。
【０１７１】
また、アドレスコントローラ１０１１（以下、ＡＤＲＣと示す）は、１６ビットのアドレスを出力する。
【０１７２】
なお、本実施の形態に示したプロセッサの構成は、一例であり、限定されるものではない。従って、本実施の形態に示す構成以外の公知のプロセッサの構成を用いることも可能である。
【０１７３】
本実施の形態は、実施の形態１乃至６それぞれと組み合わせて用いることができる。
【０１７４】
（実施の形態８）
ここでは、半導体装置の一例であるシステムＬＳＩに適用する場合について、図２２を用いて説明する。
【０１７５】
なお、システムＬＳＩとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するＬＳＩである。用途は多岐にわたり、例えば、携帯電話、ＰＤＡ、ＤＳＣ、テレビ、プリンタ、ＦＡＸ、ゲーム機、カーナビゲーション、ＤＶＤプレーヤ、などを挙げることができる。
【０１７６】
図２２に示すのは、システムＬＳＩの一例である。システムＬＳＩは典型的にはＣＰＵコア１６０１、不揮発性メモリ（ＮＶＭとも示す。）１６０４、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７等から構成される。もちろん、図２２に示すシステムＬＳＩは簡略化した一例であり、実際のシステムＬＳＩはその用途によって多種多様な回路設計が行われる。
【０１７７】
ＮＶＭ１６０４に実施の形態５で作製するメモリトランジスタを用いることができる。
【０１７８】
また、ＣＰＵコア１６０１、クロックコントローラ１６０３、メインメモリ１６０２、メモリコントローラ１６０５、割り込みコントローラ１６０６、Ｉ／Ｏポート１６０７を構成するトランジスタとして、本発明を用いて作製される高速動作が可能なトランジスタを用いることができる。これより、同一基板上に様々な回路を作製することが可能となる。
【０１７９】
本実施の形態は、実施の形態１乃至７それぞれと組み合わせて用いることができる。
【０１８０】
（実施の形態９）
本実施の形態は、実施の形態３とは工程が一部異なる例を図２３乃至図２６を用いて説明する。
【０１８１】
実施の形態３と同様に、基板３００上に下地膜として、下地膜３０１ａ、下地膜３０１ｂを積層し、半導体層３０２、半導体層３０３、半導体層３０４、半導体層３７０を形成する。半導体層３０２、半導体層３０３、半導体層３０４、半導体層３７０は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ光を照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。なお、半導体層３０２、半導体層３０３、半導体層３０４及び半導体層３７０は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光の走査方向と平行になるように形成する。
【０１８２】
半導体層３０２、半導体層３０３、半導体層３０４及び半導体層３７０上に、ゲート絶縁層３９５を形成し、第１の導電膜３９６及び第２の導電膜３９７を形成する（図２３（Ａ）参照）。本実施の形態では、半導体層３０２、半導体層３０３、半導体層３０４、半導体層３７０上に第一層目の絶縁膜として膜厚２〜５ｎｍである膜厚の薄い酸化珪素膜をＧＲＴＡ（Gas  Rapid  Thermal  Anneal）法により形成し、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜３層の積層をゲート絶縁層３９５として用いる。第１の導電膜３９６としてはＴａＮを、第２の導電膜３９７としてはＷを用いてスパッタリング法により形成する。
【０１８３】
第１の導電膜３９６及び第２の導電膜３９７を細線となるようにエッチングし、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７及び第１のゲート電極層３７１と、第２のゲート電極層３８０、第２のゲート電極層３８１、第２のゲート電極層３８２、第２のゲート電極層３７９を形成する。半導体層３０２、半導体層３０３を覆うように、レジストからなるマスク３６１それぞれ積層しゲート電極層を形成する。
【０１８４】
第１のゲート電極層３０７、第２のゲート電極層３８２、第１のゲート電極層３７１及び第２のゲート電極層３７９をマスクとして、ｐ型を付与する不純物元素３５１を図１のドーピング装置を用いて斜めにドーピングする。半導体層３０４、半導体層３７０に、半導体層表面に向かって斜めに添加し、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域３８５ａ、第１のｐ型不純物領域３８５ｂを形成する（図２３（Ｂ）参照）。なお、図２３（Ｂ）では簡略化のため、基板を水平にした図を示しているが、実際は基板を傾けて一方向に移動させてドーピングを行う。ｐ型を付与する不純物元素３５１は、斜めにドーピングされるため、第１のｐ型不純物領域３０８ｂ及び第１のｐ型不純物領域３８５ｂは、第１のゲート電極層３０７、第１のゲート電極層３７１とで覆われた半導体層３０４、半導体層３７０にも形成される。一方、第１のゲート電極層３０７、第１のゲート電極層３７１がマスクとなって、ｐ型を付与する不純物元素３５１を遮蔽するため、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３８５ａは、第１のゲート電極層３０７、第１のゲート電極層３７１が形成される下の半導体層３０４、半導体層３７０には形成されない。ここでは、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域３８５ａ、第１のｐ型不純物領域３８５ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１８５】
本実施の形態では、後に形成される半導体層３０４を有する薄膜トランジスタにおいて、第１のｐ型不純物領域３０８ｂが形成される領域をドレイン領域とし、半導体層３７０を有する薄膜トランジスタにおいて、第１のｐ型不純物領域３８５ｂが形成される領域をソース領域とする。半導体層のチャネル形成領域をレーザ光の走査方向と平行に配列し、かつゲート電極層をマスクとして一方の方向から斜めに不純物元素を添加することによって、ソース領域かドレイン領域のどちらか片方側にのみ、その薄膜トランジスタの導電性と異なる一導電性の不純物領域を形成することが可能となる。本発明を用いると、その異なる一導電性の不純物領域をソース領域に有する薄膜トランジスタ、及び異なる一導電性の不純物領域をドレイン領域に有する薄膜トランジスタ両方を同工程で形成することができる。どちらをソース領域、ドレイン領域と設定するかは、接続する配線等によって自由に設計でき、本発明は、このような回路にも十分対応できる。よって、より微細な薄膜トランジスタの特性の制御が可能となり、多様な薄膜トランジスタを作製することができるので、異なる機能を有する回路が複数必要な高精度な半導体装置を信頼性よく作製することができる。
【０１８６】
次に、マスク３６１を除去し、半導体層３０２を覆うレジストからなるマスク３６２を形成する。マスク３６２は、新しく形成してもよいし、マスク３６１を加工して形成しても良い。第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１をマスクとして、半導体層３０３、半導体層３０４、半導体層３７０に、半導体層表面に垂直にｎ型を付与する不純物元素を添加し、第１のｎ型不純物領域３０９ａ、第１のｎ型不純物領域３０９ｂ、第１のｎ型不純物領域３１０ａ、第１のｎ型不純物領域３１０ｂ、第１のｎ型不純物領域３７２ａ、第１のｎ型不純物領域３７２ｂを形成する（図２３（Ｃ）参照）。第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域３８５ａ、第１のｐ型不純物領域３８５ｂには、ｐ型を付与する不純物元素が添加されているため、ｎ型不純物領域に反転するように、ｎ型を付与する不純物元素を添加する。第１のｎ型不純物領域３０９ａ、第１のｎ型不純物領域３０９ｂ、第１のｎ型不純物領域３１０ａ、第１のｎ型不純物領域３１０ｂ、第１のｎ型不純物領域３７２ａ、第１のｎ型不純物領域３７２ｂに、代表的には濃度１×１０17〜５×１０18／ｃｍ3でｎ型を付与する不純物元素が含まれるように形成する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。ｎ型を付与する不純物元素３５２は、垂直に添加されるため、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１に遮蔽され、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１に覆われている半導体層３０３、半導体層３０４、半導体層３７０の領域には添加されない。よって、第１のゲート電極層３０７、第１のゲート電極層３７１の下の半導体層中に形成された第１のｐ型不純物領域の一部は残存し、第２のｐ型不純物領域３２４、第２のｐ型不純物領域３７７となる。第２のｐ型不純物領域３２４はドレイン側に、第２のｐ型不純物領域３７７は、ソース側に、それぞれＬｏｖ領域として形成される。
【０１８７】
マスク３６２をエッチング等によって除去し、半導体層３０３、半導体層３０４、半導体層３７０を覆うレジストからなるマスク３６４を形成する。マスク３６４及び第１のゲート電極層３０５をマスクとして、ｐ型を付与する不純物元素３５４を、半導体層３０２に、半導体層３０２表面に垂直な方向で添加し、第３のｐ型不純物領域３１６ａ、第３のｐ型不純物領域３１６ｂを形成する（図２４（Ａ）参照）。ここでは、第３のｐ型不純物領域３１６ａ、第３のｐ型不純物領域３１６ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０１８８】
マスク３６４をエッチング等によって除去し、ゲート絶縁層３９５、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１、第２のゲート電極層３８０、第２のゲート電極層３８１、第２のゲート電極層３８２及び第２のゲート電極層３７９上に絶縁層を形成する。絶縁層に異方性エッチングを行い、第１のゲート電極層３０５、第２のゲート電極層３８０、第１のゲート電極層３０６、第２のゲート電極層３８１、第１のゲート電極層３０７、第２のゲート電極層３８２、第１のゲート電極層３７１及び第２のゲート電極層３７９の側面にサイドウォール３１１、サイドウォール３１２、サイドウォール３１３、サイドウォール３７３を形成する。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。また、サイドウォール３１１、サイドウォール３１２、サイドウォール３１３及びサイドウォール３７３を形成する際に、半導体層３０２、半導体層３０３、半導体層３０４及び半導体層３７０をエッチングストッパーとしてエッチングし、半導体層３０２、半導体層３０３、半導体層３０４及び半導体層３７０を露出させ、絶縁層７２１、絶縁層７２２、絶縁層７２３及び絶縁層７２４を形成する。
【０１８９】
本実施の形態では、絶縁層をエッチングする際、絶縁層を第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、及び第１のゲート電極層３７０上に残すような形状にサイドウォール３１１、サイドウォール３１２、サイドウォール３１３、及びサイドウォール３７３を形成する（図２４（Ｂ）参照）。また、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７及び第１のゲート電極層３７０が露出するまで絶縁層をエッチングし、サイドウォールを形成した後、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、及び第１のゲート電極層３７０上に、それぞれ保護膜を形成しても良い。このように第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、及び第１のゲート電極層３７０を保護することによって、エッチング加工する際、第１のゲート電極層３０５、第１のゲート電極層３０６、第１のゲート電極層３０７、及び第１のゲート電極層３７０の膜減りを防ぐことができる。
【０１９０】
半導体層３０２を覆うレジストからなるマスク３６３を形成する。サイドウォール３１２、サイドウォール３１３、サイドウォール３７３、第１のゲート電極層３０６、第１のゲート電極層３０７、第１のゲート電極層３７１をマスクとして、半導体層３０３、半導体層３０４、半導体層３７０に、半導体層表面に垂直にｎ型を付与する不純物元素３５３を添加し、第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂ、第２のｎ型不純物領域３７４ａ、第２のｎ型不純物領域３７４ｂを形成する（図２４（Ｃ）参照）。サイドウォールで覆われた半導体層中には、ｎ型を付与する不純物元素３５３は添加されないので、低濃度ｎ型領域である第３のｎ型不純物領域３２０ａ、第３のｎ型不純物領域３２０ｂ、第３のｎ型不純物領域３２２ａ、第３のｎ型不純物領域３２２ｂ、第３のｎ型不純物領域３７５ａ、第３のｎ型不純物領域３７５ｂとなる。なお、半導体層３０３、半導体層３０４、半導体層３７０には、チャネル形成領域３２１、チャネル形成領域３２３、チャネル形成領域３７６が形成される。第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂ、第２のｎ型不純物領域３７４ａ、第２のｎ型不純物領域３７４ｂは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。本実施の形態では、第２のｐ型不純物領域３２４が形成されている側である第２のｎ型不純物領域３１５ｂをドレイン領域とし、第２のｐ型不純物領域３７７が形成されている側である第２のｎ型不純物領域３７４ｂをソース領域とする。よって、第２のｎ型不純物領域３１５ａはソース領域として、第２のｎ型不純物領域３７４ａはドレイン領域として機能する。第２のｎ型不純物領域３１４ａ、第２のｎ型不純物領域３１４ｂ、第２のｎ型不純物領域３１５ａ、第２のｎ型不純物領域３１５ｂに、ｎ型を付与する不純物元素が５×１０19〜５×１０20／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【０１９１】
一方、低濃度不純物領域である第３のｎ型不純物領域３２０ａ、第３のｎ型不純物領域３２０ｂ、第３のｎ型不純物領域３２２ａ、第３のｎ型不純物領域３２２ｂ、第３のｎ型不純物領域３７５ａ、第３のｎ型不純物領域３７５ｂは、第１ゲート電極層及び第２ゲート電極層に覆われていないＬｏｆｆ領域なため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、高速動作が可能でありながら、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１９２】
半導体層３０３、半導体層３０４、半導体層３７０を覆うレジストからなるマスク３６５を形成する。マスク３６５は、マスク３６４を除去せずにそのまま用いても良いし、マスク３６４を加工して形成しても良く、もちろん新たに形成してもよい。マスク３６５及び第１のゲート電極層３０５をマスクとして、ｐ型を付与する不純物元素３５５を、半導体層３０２に、半導体層３０２表面に垂直な方向で添加し、第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂ、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂを形成する（図２５（Ａ）参照）。ここでは、第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂに、ｐ型を付与する不純物元素が１×１０20〜５×１０21／cm3程度の濃度で含まれるように添加する。また、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂに、ｐ型を付与する不純物元素が５×１０18〜５×１０19／cm3程度の濃度で含まれるように添加する。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。なお、半導体層３０２には、チャネル形成領域３１９が形成される。
【０１９３】
第４のｐ型不純物領域３１７ａ、第４のｐ型不純物領域３１７ｂは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂは、低濃度不純物領域であり、ゲート電極層に覆われていないＬｏｆｆ領域で形成される。第５のｐ型不純物領域３１８ａ、第５のｐ型不純物領域３１８ｂはゲート電極層に覆われていないＬｏｆｆ領域であるため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１９４】
半導体層３０２、半導体層３０３、半導体層３０４、半導体層３７０、サイドウォール３１１、サイドウォール３１２、サイドウォール３１３、及びサイドウォール３７３上に導電膜７１４を形成する（図２５（Ｂ）参照）。導電膜７１４の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈｆ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜を成膜する。ここでは、スパッタリング法により、チタン膜を成膜する。
【０１９５】
次に、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と導電膜７１４とを反応させて、シリサイド７１５ａ、シリサイド７１５ｂ、シリサイド７１６ａ、シリサイド７１６ｂ、シリサイド７１７ａ及びシリサイド７１７ｂ、シリサイド７２５ａ及びシリサイド７２５ｂを形成する。この後、半導体層と反応しなかった導電膜７１４を除去する（図２５（Ｃ）参照）。
【０１９６】
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜３２５を適宜形成する。加熱処理により水素化を行い、絶縁層３２６を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。
【０１９７】
絶縁層３２６、絶縁膜３２５にソース領域及びドレイン領域に達する開口部（コンタクトホール）を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層３２８ａ、ソース電極層又はドレイン電極層３２８ｂ、ソース電極層又はドレイン電極層３２９ａ、ソース電極層又はドレイン電極層３２９ｂ、ソース電極層又はドレイン電極層３２７ａ、ソース電極層又はドレイン電極層３２７ｂ、ソース電極層又はドレイン電極層３９８ａ、ソース電極層又はドレイン電極層３９８ｂを形成する（図２６参照）。本実施の形態では、ソース電極層又はドレイン電極層３２７ａはソース電極層となり、ソース電極層又はドレイン電極層３２７ｂはドレイン電極層となる。一方、ソース電極層又はドレイン電極層３９８ａはドレイン電極層となり、ソース電極層又はドレイン電極層３９８ｂはソース電極層となる。よって、本実施の形態におけるｐチャネル型薄膜トランジスタ３３０、ｎチャネル型薄膜トランジスタ３３１、ドレイン領域側に低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３３２、ソース領域側に低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３７８が作製され、それを用いた半導体装置が作製される。本実施の形態では、同一基板上に、ＣＭＯＳ回路、特性を制御された薄膜トランジスタが設けられたＣＰＵが作製される。
【０１９８】
本実施の形態におけるｐチャネル型薄膜トランジスタ３３０、ｎチャネル型薄膜トランジスタ３３１、ドレイン領域側に低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３３２、ソース領域側に低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３７８はシリサイド構造であるため、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能である。また、低電圧での動作が可能であるため、消費電力を低減することが可能である。
【０１９９】
本実施の形態は、実施の形態１乃至７それぞれと組み合わせて用いることができる。
【０２００】
（実施の形態１０）
本実施の形態では、実施の形態９の工程を一部変更した例を図２７を用いて説明する。なお、実施の形態９と工程が一部異なる以外は、実施の形態９と同一であるため、ここでは同一の工程についての詳細な説明は省略する。
【０２０１】
実施の形態９の図２３（Ｂ）の工程では、基板に対して斜めに１回のドーピングを行う例を示したが、本実施の形態では、異なる角度のドーピングを２回行う例である。
【０２０２】
図２３（Ｂ）の工程に代えて、図２７（Ａ）に示すようにレジストからなるマスク７６１ａ、７６１ｂを形成し、１回目のドーピングを行う。ｐ型を付与する不純物元素７５１は、斜めにドーピングされるため、第１のｐ型不純物領域３０８ｂは、第１のゲート電極層３０７で覆われた半導体層３０４に形成される。一方、第１のゲート電極層３０７がマスクとなって、ｐ型を付与する不純物元素７５１を遮蔽するため、第１のｐ型不純物領域３０８ａは、第１のゲート電極層３０７が形成される下の半導体層３０４には形成されない。
【０２０３】
次に、マスク７６１ａ、７６１ｂを除去し、レジストからなるマスク７６６を形成する。マスク７６６は、新しく形成してもよいし、マスク７６１ａ、７６１ｂを加工して形成しても良い。
【０２０４】
次に、図２７（Ｂ）に示すように１回目とは異なる角度で斜めに２回目のドーピングを行う。ｐ型を付与する不純物元素７５２は、斜めにドーピングされるため、第１のｐ型不純物領域３８５ａは、第１のゲート電極層３７１で覆われた半導体層３７０に形成される。一方、第１のゲート電極層３７１がマスクとなって、ｐ型を付与する不純物元素７５２を遮蔽するため、第１のｐ型不純物領域３８５ｂは、第１のゲート電極層３７１が形成される下の半導体層３７０には形成されない。
【０２０５】
ここでは、上述した２回のドーピングによって、第１のｐ型不純物領域３０８ａ、第１のｐ型不純物領域３０８ｂ、第１のｐ型不純物領域３８５ａ、第１のｐ型不純物領域３８５ｂに、ｐ型を付与する不純物元素が５×１０17〜５×１０18／cm3程度の濃度で含まれるように添加する。また、ｐ型を付与する不純物元素が、５×１０16〜１×１０17／cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、ｐ型を付与する不純物元素としてボロン（Ｂ）を用いる。
【０２０６】
以降の工程は、実施の形態９に従えば、図２７（Ｃ）の断面図に示す構造が得られる。ｐチャネル型薄膜トランジスタ３３０、ｎチャネル型薄膜トランジスタ３３１、ドレイン領域側に低濃度ｐ型不純物領域を有するｎチャネル型薄膜トランジスタ３３２と、ドレイン領域側に低濃度ｐ型不純物領域７７７を有するｎチャネル型薄膜トランジスタ７７８を形成することができる。
【０２０７】
また、本実施の形態は、実施の形態１乃至９それぞれと組み合わせて用いることができる。
【０２０８】
（実施の形態１１）
本発明のドーピング装置を用いて作製される半導体装置の用途は広範にわたるが、例えば、半導体装置の一形態であるＩＤチップは、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。また、ＩＤチップのかわりに、プロセッサチップを用いることもできる。
【０２０９】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、ＩＤチップ１０２０を設けることができる（図２８（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、ＩＤチップ１０２１を設けることができる（図２８（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、、ＩＤチップ１０２３を設けることができる（図２８（Ｄ）参照）。書籍類とは、書物、本等を指し、ＩＤチップ１０２４を設けることができる（図２８（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指し、ＩＤチップ１０２５を設けることができる（図２８（Ｆ）参照）。身の回り品とは、鞄、眼鏡等を指し、ＩＤチップ１０２７を設けることができる（図２８（Ｈ）参照）。乗物類とは、自転車等の車両、船舶等を指し、ＩＤチップ１０２６を設けることができる（図２８（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０２１０】
紙幣、硬貨、有価証券類、証書類、無記名債券類等にＩＤチップを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にＩＤチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にＩＤチップを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。ＩＤチップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
【０２１１】
プロセッサチップは、生物の生体反応（生体信号（脳波、心電図、筋電図、血圧など））を測定評価する装置としても用いることができ、医療の分野でも活用することができる。図２８（Ｃ）に、人体に複数のプロセッサチップの取り付けることによって、脳波を測定する例を示す。人体に設けられた複数のプロセッサチップ１０２２ａ、プロセッサチップ１０２２ｂ、プロセッサチップ１０２２ｃから得られた情報を解析し、脳波を測定する。脳波やプロセッサチップから得られる情報によって、肉体的な健康状態や精神状態を知ることができる。また、プロセッサチップは小型で軽量なため、被験者に対する負担が軽減することができる。
【０２１２】
また、物の管理や流通のシステムに応用することが可能な例を図２９を用いて説明する。ここでは、商品へＩＤチップ（プロセッサチップ）を実装する例を説明する。図２９（Ａ）に示すように、ビール瓶１４００にラベル１４０１を用いてＩＤチップ１４０２を実装する。
【０２１３】
ＩＤチップ１４０２には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためマスクＲＯＭやメモリトランジスタ等の書き換え不能なメモリを用いて記録するとよい。加えてＩＤチップ１４０２には、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図２９（Ｂ）に示すように、ビール瓶１４００がベルトコンベア１４１２により流れ、ライタ装置１４１３を通過するときに、各配送先、配送日時を記録することができる。このような個別事項は、ＥＥＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。
【０２１４】
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、ＩＤチップへ記録するようなシステムを構築するとよい。
【０２１５】
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にＩＤチップを実装し、個別事項を記録することもできる。
【０２１６】
このような複数の配達先が記録されうる商品は、ＩＤチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、ＩＤチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。
【０２１７】
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、ＥＥＲＯＭ等の書き換え、消去可能なメモリを用いて記録するとよい。このようにＩＤチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。
【０２１８】
本実施の形態は、上記の実施の形態１乃至１０のいずれとも自由に組み合わせることができる。
【産業上の利用可能性】
【０２１９】
本発明により、大量生産上、多面取りが可能な大面積基板を用いて不純物元素を均一にドーピングする装置を実現するとともに、ドーピング処理に要する処理時間を短縮することができる。
【図面の簡単な説明】
【０２２０】
【図１】本発明のドーピング装置の斜視図である。（実施の形態１）
【図２】上面図である。（実施の形態１）
【図３】基板制御機構の断面図である。（実施の形態１）
【図４】シミュレーションに用いたモデル図および結果を示す図である。（実施の形態１）
【図５】シミュレーション結果を示す図である。
【図６】本発明のドーピング装置の上面図である。（実施の形態２）
【図７】基板制御機構の断面図の一例である。（実施の形態１）
【図８】ＴＦＴの作製工程を示す断面図の一例である。（実施の形態３）
【図９】ドーピング時の基板の様子を示す上面図および断面図。（実施の形態３）
【図１０】ＴＦＴの作製工程を示す断面図の一例である。（実施の形態３）
【図１１】ＴＦＴの作製工程のバリエーションを示す断面図の一例である。（実施の形態３）
【図１２】シミュレーションに用いたモデル図および結果を示す図。
【図１３】シミュレーションに用いたモデル図および結果を示す図
【図１４】シミュレーションに用いたモデル図および結果を示す図。
【図１５】シミュレーションに用いたモデル図および結果を示す図。
【図１６】半導体装置の作製方法を説明する図。（実施の形態５）
【図１７】半導体装置の作製方法を説明する図。（実施の形態５）
【図１８】半導体装置の作製方法を説明する図。（実施の形態５）
【図１９】半導体装置の作製方法を説明する図。（実施の形態５）
【図２０】半導体装置を示した斜視図。（実施の形態６）
【図２１】半導体装置の構成を示したブロック図。（実施の形態７）
【図２２】半導体装置の構成を示したブロック図。（実施の形態８）
【図２３】半導体装置の作製方法を説明する図。（実施の形態９）
【図２４】半導体装置の作製方法を説明する図。（実施の形態９）
【図２５】半導体装置の作製方法を説明する図。（実施の形態９）
【図２６】半導体装置の作製方法を説明する図。（実施の形態９）
【図２７】半導体装置の作製方法を説明する図。（実施の形態１０）
【図２８】半導体装置を用いた応用例を示す図。
【図２９】半導体装置を用いた応用例を示す図。
【図３０】ドーピング装置の斜視図の一例である。（実施の形態１）
【符号の説明】
【０２２１】
１０：基板
１１：ドーピング室
１２：イオン源
１３：加速電極部
１４：イオンビーム
１５：走査方向
１６：傾斜軸
１７：チャネル長方向
２０：基板搬入室
２１、２６：基板カセット
２２：搬送ロボット
２３、２４：ゲート弁
２５：基板搬出室
３０：基板ステージ
３１：クランパー
３２：基板制御機構
３３：土台
５０：基板
５１：ドーピング室
５２ａ、５２ｂ：イオン源
５３：加速電極部
５４：イオンビーム
５５：走査方向
６０：基板搬入室
６１、２６：基板カセット
６２：搬送ロボット
６３、６４：ゲート弁
６５：基板搬出室
７０：基板ステージ
８２：傾斜軸
８３：基板制御機構
８４：走査方向
８５ａ：Ｘ軸ゴニオメータ（第１のゴニオメータ）
８５ｂ：Ｙ軸ゴニオメーター（第２のゴニオメータ）
８６：ＰＣ
８７：基板
８８：基板ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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