(57)【要約】【課題】  従来と同等の容量値を確保し、かつキャパシタからのリーク電流を低減させることで消費電力を抑制することのできるキャパシタを提供する。【解決手段】  シリコン基板８が、一方の面の所定の領域に拡散領域７が形成され、キャパシタ１０の下部電極を構成する。第１のメタル層２が、第１の電源配線ＶＤＤに接続され、キャパシタ１０の上部電極を構成する。第２のメタル層６ａ、６ｂが、第２の電源配線ＧＮＤに接続され、シリコン基板８の拡散領域７が形成された面上に形成される。絶縁体から構成される酸化膜３が、第１のメタル層２とシリコン基板８の拡散領域７が形成された面との間に配置される。【選択図】図１
2006059939.tif 000002
【特許請求の範囲】
【請求項１】
一方の面の所定の領域に拡散領域が形成され、キャパシタの下部電極を構成するシリコン基板と、
第１の電源配線に接続され、キャパシタの上部電極を構成する第１のメタル層と、
第２の電源配線に接続され、前記シリコン基板の前記拡散領域が形成された面上に形成される第２のメタル層と、
前記第１のメタル層と前記シリコン基板の前記拡散領域が形成された面との間に配置され、絶縁体から構成される酸化膜と
から構成されることを特徴とするＭＩＳキャパシタ。
【請求項２】
前記第１のメタル層は、電気的に導通した第１の配線メタルを介して第１の電源配線に接続され、
前記第２のメタル層は、電気的に導通した第２の配線メタルを介して第２の電源配線に接続される
ことを特徴とする請求項１に記載のＭＩＳキャパシタ。
【請求項３】
前記第１の電源配線には前記ＭＩＳキャパシタを用いる半導体装置を構成するトランジスタのゲートが接続され、前記第２の電源配線には、該トランジスタのソースあるいはドレインが接続される
ことを特徴とする請求項１または２に記載のＭＩＳキャパシタ。
【請求項４】
前記第１、第２のメタル層は、ローカルインターコネクトで構成されることを特徴とする請求項１から３のいずれか１項に記載のＭＩＳキャパシタ。
【請求項５】
前記第１、第２のメタル層は、タングステンで構成される
ことを特徴とする請求項１から４のいずれか１項に記載のＭＩＳキャパシタ。
【請求項６】
前記酸化膜は、フィールド酸化膜で構成されることを特徴とする請求項１から５のいずれか１項に記載のＭＩＳキャパシタ。
【請求項７】
半導体集積回路においては、ノイズを低減させるキャパシタセルとして構成される
ことを特徴とする請求項１から６のいずれか１項に記載のＭＩＳキャパシタ。
【請求項８】
シリコン基板上の所定の領域に拡散領域を形成する工程と、
前記シリコン基板上に絶縁体から構成される絶縁層を形成する工程と、
前記絶縁層に、前記シリコン基板に形成された前記拡散領域と連通する第１、第２および第３の穴を形成する工程と、
前記第１の穴の底部に、所定の厚さの酸化膜を形成する工程と、
前記第１、第２および第３の穴にメタルを埋め込む工程と
を備えたことを特徴とするＭＩＳキャパシタ作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＩＳ（金属−絶縁体−シリコン、Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）キャパシタおよびＭＩＳキャパシタ作成方法に関する。
【背景技術】
【０００２】
半導体集積回路に搭載される複数のロジックセルは、電源配線（ＶＤＤ）と電源配線（ＧＮＤ）とに接続されて、半導体集積回路上に配置される。ロジックセル間の領域は、ロジックセルを論理接続情報にしたがって接続するためのメタル配線の形成領域とされる（例えば、特許文献１）。
【０００３】
半導体集積回路の電源配線の電圧値は、配線間のクロストークノイズやトランジスタの同時スイッチングノイズ等により、常に電圧変動が起こっている。この電圧変動により、トランジスタの動作速度の低下や誤動作等が発生する。そこで、電圧変動を抑制するため、電源配線間のメタル領域にデカップリング・キャパシタを設ける技術について開示されている（例えば、特許文献２）。これによれば、ノイズ等による一時的な電圧変動は、キャパシタ部にチャージされた電荷によって抑制される。
【０００４】
上記のような目的で半導体集積回路において使用されるキャパシタに関しては、従来は、例えばトランジスタのゲート酸化膜が薄くて高誘電率であることを利用し、トランジスタ構成部をそのまま利用したキャパシタが用いられてきた。かかるキャパシタは、ゲート部とその下層の基板部とを電極としたキャパシタから構成されるキャパシタセルが、メタル配線の形成領域に配置される。図８は従来技術に係るキャパシタの断面図であり、図９は従来技術に係るキャパシタのレイアウトの一例を示す図である。
【０００５】
シリコン基板５８上に、誘電率ε１の誘電体から構成されるゲート酸化膜５３を介したポリゲート５１と、タングステン等から構成されるＬＩＣ（ローカルインターコネクト）５６ａ、５６ｂとが配置される。ＬＩＣ５６ａ、５６ｂは、直接シリコン基板５８に接合される。ポリゲート５１はトランジスタのゲートに、ＬＩＣ５６ａ、５６ｂはソースあるいはドレインにそれぞれ接続される。シリコン基板５８のＬＩＣ５６ａ、５６ｂと接触する箇所には、拡散領域５７ａ、５７ｂが形成される。
【０００６】
図８および図９のキャパシタは、ポリゲート５１とポリゲート５１の下の基板部５８とを電極とし、誘電率ε１のゲート酸化膜５３を利用して構成され、キャパシタ５９によって、電圧変動を抑制するのに必要なキャパシタの容量Ｃ１を確保していた。
【特許文献１】特開平６−２１２６３号公報（要約、図１、０００９、００１０段落）
【特許文献２】特開２００１−１８５６２４号公報（要約、図２、０００９、００１０段落）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図８、図９のトランジスタのゲート酸化膜を利用したキャパシタ５０では、キャパシタ５９の容量Ｃ１を大きくするために電極として使用するポリゲート５１の面積を増加させると、電極上のポリゲート５１の抵抗が大きくなり、高周波ノイズに有効に作用するキャパシタ５９の容量Ｃ１は減少する、という課題が存在する。
【０００８】
また、近年の半導体集積回路の高集積化・高密度化により、トランジスタのゲート酸化膜の薄膜化が進むこととなった。ゲート酸化膜の薄膜化が進むと、キャパシタの容量Ｃ１は増加するが、リーク電流が大きくなる。このため、キャパシタを構成するチップ自身の消費電力の増大や、トランジスタがキャパシタとしての機能自体を果たせなくなり得る等の問題が生じてきている。
【０００９】
本発明は、従来と同等の容量値を確保し、かつキャパシタからのリーク電流を低減させることで消費電力を抑制することのできるキャパシタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明によれば、一方の面の所定の領域に拡散領域が形成され、キャパシタの下部電極を構成するシリコン基板と、第１の電源配線に接続され、キャパシタの上部電極を構成する第１のメタル層と、第２の電源配線に接続され、前記シリコン基板の前記拡散領域が形成された面上に形成される第２のメタル層と、前記第１のメタル層と前記シリコン基板の前記拡散領域が形成された面との間に配置され、絶縁体から構成される酸化膜とから構成されることを特徴とするＭＩＳキャパシタが提供される。
【００１１】
キャパシタの上部電極が、第１のメタル層により構成される。このため、キャパシタの電極部のシート抵抗を抑えることができる。上部電極を構成する第１のメタル層とシリコン基板との間に配置される酸化膜は、所望の厚さが設定される。このため、ＭＩＳキャパシタとしての仕様面積を変更せずとも、従来のキャパシタの容量と同等の容量を確保することができる。
【００１２】
第１のメタル層は、電気的に導通した第１の配線メタルを介して第１の電源配線に接続され、第２のメタル層は、電気的に導通した第２の配線メタルを介して第２の電源配線に接続されることとしてもよい。さらに、第１の電源配線には、トランジスタのゲートが接続され、第２の電源配線には、トランジスタのソースあるいはドレインが接続されることとしてもよい。
【００１３】
第１、第２のメタル層としては、ローカルインターコネクトで構成されることとしてもよい。例えばタングステンで構成されるのが好ましい。また、酸化膜として、例えばフィールド酸化膜で構成されるのが好ましい。
【００１４】
また、本発明によれば、シリコン基板上の所定の領域に拡散領域を形成する工程と、前記シリコン基板上に絶縁体から構成される絶縁層を形成する工程と、前記絶縁層に、前記シリコン基板に形成された前記拡散領域と連通する第１、第２および第３の穴を形成する工程と、前記第１の穴の底部に、所定の厚さの酸化膜を形成する工程と、前記第１、第２および第３の穴にメタルを埋め込む工程とを備えたことを特徴とするＭＩＳキャパシタ作成方法が提供される。
【発明の効果】
【００１５】
本発明によれば、キャパシタの上部電極がメタルにより構成されているため、キャパシタの電極部のシート抵抗を小さくすることができる。これにより、高周波領域での容量を増加させることが可能とされる。ＭＩＳキャパシタを構成する酸化膜として用いる誘電体やその酸化膜厚を自由に設定することができるため、ＭＩＳキャパシタの容量をフレキシブルに設定することが可能となり、より高誘電率な酸化膜材料を使用すれば容量を維持しつつキャパシタにおけるリーク電流を減少させてＭＩＳキャパシタの消費電力を抑制することもできる。また、ＭＩＳキャパシタを構成する電極面積は変更させる必要がないことから、キャパシタの占有面積を変更させずに、高周波ノイズをさらに効率的に抑制することが可能とされる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施の形態について、図面を参照しながら詳細に説明する。
図１は、本実施例に係るＭＩＳ（金属−絶縁体−シリコン、Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）キャパシタの断面図であり、図２は、本実施例に係るＭＩＳキャパシタを上面から見た図である。シリコン基板８上には、例えばフィールド酸化膜３等の酸化膜を介して接合された、タングステン等から構成されるローカルインターコネクト（以下ＬＩＣ）層２、直接シリコン基板８に接合されたＬＩＣ層６ａ、６ｂが接合されている。ＬＩＣ層２の上には、第１ビア層を介して電源配線ＶＤＤに接続される配線層４が配設される。ＬＩＣ層６ａ、６ｂの上には、第１ビア層を介して、電源配線ＧＮＤに接続される配線層５ａ、５ｂが配設される。ＬＩＣ層２とシリコン基板８との間に位置するフィールド酸化膜３、ＬＩＣ層６ａおよびＬＩＣ層６ｂと接合するシリコン基板８の表面上には、拡散領域７が形成される。
【００１７】
ＶＤＤ４に第１ビア層を介して接続されるＬＩＣ層２とシリコン基板８との間に容量膜として位置する酸化膜の例としては、本実施例においては、誘電率εのフィールド酸化膜３が使用される。フィールド酸化膜３は上部電極を構成するＬＩＣ層２、下部電極を構成するシリコン基板８と共にキャパシタ１０を形成する。フィールド酸化膜３の誘電率εは、ゲート酸化膜の誘電率ε１よりも大きくすることもできる。
【００１８】
電源配線ＶＤＤに接続されてキャパシタ１０の上部電極を構成するＬＩＣ層２は、導電性を備えたメタルによって構成されている。このため、シリコン基板８のフィールド酸化膜３と接する領域には、拡散領域が形成される。
【００１９】
図３は、本実施例に係るＭＩＳキャパシタの作成プロセスを説明する図である。以下、図面を参照しながら、ＭＩＳキャパシタ１の作成プロセスを説明する。
まず、図３（ａ）にあるように、シリコン基板８上に拡散領域７を形成する。図８に示される従来の拡散領域の形成される領域と比較して、図１の本実施例に係るＭＩＳキャパシタ１では、キャパシタ１０の下部の領域にも拡散領域７が形成される。次に、拡散領域７を形成したシリコン基板８上全体に、絶縁体層を形成した後、配線メタルおよび電極を形成する位置に、絶縁体層に穴を設ける。図３（ｂ）は、絶縁体層に、配線メタル、電極が形成される位置に穴が設けられた状態を表す図であり、同図中、穴の形成される絶縁体を斜線部で表す。穴の形成後、図３（ｃ）に示されるように、表面に酸化膜を形成し、図３（ｄ）に示されるように、電極が形成される箇所以外の酸化膜を、エッチングにより削除する。
【００２０】
図３（ｅ）は、メタルにより電極を構成した図である。各電極の穴にメタルを埋め込んでＬＩＣ層を形成し、メタルをシリコン基板の拡散領域に接触させる。最後に、配線用メタルを作成することによって、図１のようなＭＩＳキャパシタ１の作成プロセスが完了する。なお、図１においてはＬＩＣ層２、６ａあるいは６ｃと配線層４、５ａあるいは５ｂとの間にはビア層がそれぞれに形成されているが、これに限られない。本実施例に係るＭＩＳキャパシタの他の例として、例えばビア層はスタック構造を備える埋め込みビアとし、ここに配線を実装させることとしてもよい。図４は、かかるＭＩＳキャパシタ１Ａの断面図である。
【００２１】
上記のＭＩＳキャパシタの作成方法によれば、電極間用酸化膜として、任意の誘電率を備えた誘電体を任意の厚さで形成し、キャパシタ１０に所望の容量を与えることが可能とされる。このことを利用して、トランジスタ特有のリーク電流を無視することができるほどに小さく抑えることができる。一般的に、ゲートにおけるリーク電流Ｉｇと、ゲート酸化膜厚Ｔｏｘとの間には以下の関係が成り立つ。
【００２２】
Ｉｇ∝１／ＴＯＸ
上式が示すように、リーク電流の大きさはキャパシタ１０の酸化膜の厚さに反比例する。具体的には、ゲート酸化膜の厚さＴＯＸを２０Å厚くすることで、リーク電流Ｉｇはおよそ１桁分減少される。本実施例に係るＭＩＳキャパシタは、トランジスタのゲート酸化膜を用いる代わりにフィールド酸化膜からキャパシタ１０を構成する。このフィールド酸化膜は、厚さおよび誘電率を任意に設定することができる。誘電率εの誘電体（酸化膜）を用い、酸化膜厚（電極間の距離）Ｔ、電極面積Ｓのキャパシタ１０の容量Ｃは、以下の式で表される。
【００２３】
Ｃ＝ε・Ｓ／Ｔ     （１）
本実施例に係るＭＩＳキャパシタにおいては、同一の電極面積Ｓであっても、自由に誘電率εや厚さＴを設定することができることを利用して、リーク電流を減少させることができる。リーク電流を低減させることにより、キャパシタ１０における消費電力が抑制される。
【００２４】
図５は、本実施例に係るＭＩＳキャパシタの構造に基づいたキャパシタ１０の特性を説明する図である。ノイズ源の周波数をｆ、キャパシタ１０の容量をＣ、キャパシタ１０の上部電極を構成するＬＩＣ層について、シート抵抗をＲ、キャパシタ１０のインピーダンスをＺとする。なお、容量Ｃは、図１および２においてＬＩＣ層２と拡散領域とが重なり合う領域に発生する。
【００２５】
図５のインピーダンスＺは、以下のように表される。
Ｚ＝Ｒ＋１／ｊωｃ （２）
上式において、ｊは虚数を表す。図６は、（２）式のキャパシタのインピーダンスＺの絶対値とノイズの周波数ｆとの関係を近似的に表した図である。ノイズの高周波領域すなわちｆが大きい領域においては、インピーダンスＺの絶対値は、キャパシタ１０の容量よりも、主に抵抗Ｒの大きさによることになる。
【００２６】
ここで、本実施例に係るキャパシタ１０のシート抵抗Ｒに関しては、例えば、Ｒ＝０．３［Ω／□］である。一方、従来のキャパシタにおけるポリゲート層のシート抵抗Ｒｐは、例えば、Ｒｐ＝１０［Ω／□］である。すなわち、本実施例に係るキャパシタの上部電極の抵抗は、従来における、トランジスタのポリゲートを利用したキャパシタと比較して、０．３／１０＝０．０３倍、つまり約３０分の１に抑えられる。上部電極の抵抗を約３０分の１に抑えることで、高周波領域におけるシート抵抗Ｒの影響は小さくなり、キャパシタ１０の容量Ｃが主に高周波ノイズに作用される。言い替えれば、シート抵抗を小さくすることで、キャパシタの容量の変更を伴わずに、高周波領域のノイズに対して有効にキャパシタを作用させることが可能とされる。
【００２７】
図７は、本実施例に係るＭＩＳキャパシタを半導体集積回路上に配置した例である。同図において、キャパシタセル１とロジックセル２０とが、設計に基づいて半導体集積回路３０上に配置されている。ロジックセル２０は、半導体集積回路の論理接続情報に従って配置される。同図中左右方向に配置されたＶＤＤ配線およびＶＳＳ（ＧＮＤ）配線は、第１層目の電源配線であり、上下方向に配置されたＶＤＤ配線およびＶＳＳ配線は、さらに上に配置される第２層目の電源配線である。本実施例に係るキャパシタセル１は、配線間のクロスト−クノイズや、ロジックセル２０における同時スイッチング等で発生する電圧変動の抑制のために配置される。
【００２８】
ところで、本実施例に係るＭＩＳキャパシタすなわち図７のキャパシタセル１に関し、（１）式にあるように、その容量はフィールド酸化膜として用いる誘電体の誘電率εおよび酸化膜厚Ｔにより決定され、電極面積Ｓは変更させる必要がない。すなわち、本実施例のＭＩＳキャパシタは従来の仕様と比べてその占有面積を変える必要がないため、従来の半導体集積回路の設計を変更させずにキャパシタセル１を用いることができる。
【００２９】
以上説明したように、本実施例に係るＭＩＳキャパシタによれば、キャパシタの上部電極がメタルにより構成されているため、キャパシタの上部電極部のシート抵抗を小さくすることができる。これにより、高周波領域での容量を増加させることが可能とされる。また、ＭＩＳキャパシタを構成する酸化膜として用いる誘電体やその酸化膜厚を自由に設定することができるため、ＭＩＳキャパシタの容量をフレキシブルに設定することが可能となり、より高誘電率な酸化膜材料を使用すれば容量を維持しつつキャパシタにおけるリーク電流を減少させてＭＩＳキャパシタの消費電力を抑制することもできる。さらに、ＭＩＳキャパシタを構成する電極面積は変更させる必要がないことから、キャパシタの占有面積を変更させずに、高周波ノイズをさらに効率的に抑制することが可能とされる。
【図面の簡単な説明】
【００３０】
【図１】ＭＩＳキャパシタの断面図である。
【図２】ＭＩＳキャパシタを上面から見た図である。
【図３】ＭＩＳキャパシタの作成プロセスを説明する図である。
【図４】ＭＩＳキャパシタの断面図の他の例である。
【図５】ＭＩＳキャパシタの構造に基づいたキャパシタの特性を説明する図である。
【図６】キャパシタのインピーダンスの絶対値とノイズの周波数との関係を近似的に表した図である。
【図７】ＭＩＳキャパシタを半導体集積回路上に配置した例である。
【図８】従来技術に係るキャパシタの断面図である。
【図９】従来技術に係るキャパシタのレイアウトの一例を示す図である。
【符号の説明】
【００３１】
１      ＭＩＳキャパシタ
２      ＬＩＣ層
３      フィールド酸化膜
７      拡散領域
１０      キャパシタ
【図１】
2006059939.tif 000003
【図２】
2006059939.tif 000004
【図３】
2006059939.tif 000005
【図４】
2006059939.tif 000006
【図５】
2006059939.tif 000007
【図６】
2006059939.tif 000008
【図８】
2006059939.tif 000009
【図７】
2006059939.tif 000010
【図９】
2006059939.tif 000011