(57)【要約】【課題】  本発明は、貫通電極を有する半導体装置及びその製造方法において、半導体装置の信頼性及び歩留まりの向上を図る。【解決手段】  半導体基板１０上に第1の絶縁膜１１を介して形成されたパッド電極１２上に、高融点金属層１３を形成する。次に、パッド電極１２及び高融点金属層１３上を含む半導体基板１０の表面上にパッシベーション層１４を形成し、さらに、樹脂層１５を介して支持体１６を形成する。次に、半導体基板１０をエッチングして、半導体基板１０の裏面からパッド電極１２に到達するビアホール１７を形成する。次に、第２の絶縁膜１８を介して、ビアホール１７の底部で露出されたパッド電極１２と電気的に接続された貫通電極２０及び配線層２１を形成する。さらに、ソルダーレジスト層２２、導電端子２３を形成する。最後に、ダイシングにより半導体基板１０を半導体チップ１０Ａに切断分離する。【選択図】  図１２
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【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの表面上に形成されたパッド電極と、
前記パッド電極上に形成された高融点金属層と、
前記パッド電極及び前記高融点金属層上を覆うようにして前記半導体チップの表面上に形成された第１の保護層と、
前記半導体チップの裏面から当該パッド電極に到達するビアホールと、
前記ビアホール内に形成され、かつ当該ビアホールの底部のパッド電極と電気的に接続された貫通電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記高融点金属層は、チタン、チタン合金、タンタル、タンタル合金のうちいずれか１つを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記貫通電極と電気的に接続されて前記半導体チップの裏面上に延びる配線層と、
前記配線層を含む半導体チップ上に、当該配線層の一部上を露出するように形成された第２の保護層と、を備えることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記配線層の一部上に導電端子を備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板の表面上に形成されたパッド電極上に、高融点金属層を形成する工程と、
前記パッド電極及び前記高融点金属層上を含む半導体基板の表面上に、第１の保護層を形成する工程と、
前記半導体基板の裏面から当該パッド電極に到達するビアホールを形成する工程と、
前記ビアホール内に、当該底部で前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記高融点金属層は、チタン、チタン合金、タンタル、タンタル合金のうちいずれか１つから成ることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記貫通電極と電気的に接続されて前記半導体基板の裏面上に延びる配線層を形成する工程と、
前記配線層を含む半導体基板上に、当該配線層の一部上を露出するようにして第２の保護層を形成する工程と、を有することを特徴とする請求項５記載の半導体装置。
【請求項８】
前記配線層の一部上に導電端子を形成する工程を有することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
パッド電極と、当該パッド電極の表面上に積層された高融点金属層とが形成されている半導体基板の裏面から、当該パッド電極に到達するビアホールを形成する工程と、
前記ビアホール内に、その底部で前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記パッド電極及び前記高融点金属層上を含む半導体基板の表面上に、第１の保護層を形成する工程を含むことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してパッド電極と接続された貫通電極を有する。また、当該半導体装置は、当該裏面上に半田等の金属部材から成るボール状の導電端子が格子状に複数配列されたものである。
【０００４】
そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板（例えばプリント基板）上の配線パターンに接続している。このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。
【０００５】
次に、従来例に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法の概略を説明する。最初に、第１の絶縁膜を介してパッド電極が形成された半導体基板の表面に、樹脂層を介して支持体を接着する。なお、支持体は、必要に応じて接着されればよく、必ずしも接着される必要はない。
【０００６】
次に、半導体基板の裏面からパッド電極に到達するビアホールを、当該半導体基板のエッチングにより形成する。さらに、ビアホール内を含む半導体基板の裏面上に、当該ビアホールの底部でパッド電極を露出する第２の絶縁膜を形成する。
【０００７】
さらに、ビアホール内の第２の絶縁膜上に、当該底部で露出されたパッド電極と電気的に接続された貫通電極を形成する。また、同時に、上記貫通電極と接続した配線層を半導体基板の裏面の第２の絶縁膜上に形成する。そして、上記配線層上を含む半導体基板の裏面上に保護層を形成する。さらに、上記保護層の一部を開口して上記配線層の一部を露出し、その配線層上に導電端子を形成してもよい。その後、半導体基板をダイシングにより複数の半導体チップに切断分離する。
【０００８】
なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００３−３０９２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
次に、上述した従来例に係る半導体装置の製造方法の一部の工程を、図面を参照して説明する。図１３及び図１４は、従来例に係る半導体装置の製造方法を示す断面図である。
【００１０】
従来例に係る半導体装置では、図１３に示すように、いわゆる前工程によって、半導体基板５０の表面に絶縁膜５１を介してパッド電極５２が形成されている。また、その後の工程において、パッド電極５２が形成された半導体基板５０の表面上には、樹脂層５５を介して支持体５６が接着されている。ここで、パッド電極５２には、その成膜時に加わる熱応力（残留応力または真性応力という）が蓄積されているものと発明者は考察する。
【００１１】
しかしながら、図１４に示すように、レジスト層６０をマスクとして半導体基板５０をエッチングして、当該半導体基板５０を貫通するビアホール５７を形成すると、当該底部のパッド電極５２は、本来ならば水平の状態に保たれているべきところが、ビアホール５７の空間内に押し出されて湾曲するように変形してしまうことがあった。
【００１２】
このパッド電極５２の変形は、前工程でパッド電極５２が成膜される際に当該パッド電極５２に蓄積された上記応力が、熱サイクルテスト時等の熱的な負荷によってそれまでの均衡を失い、ビアホール５７の底部のパッド電極５２から集中的に開放されようとして起こると考えられる。また、パッド電極５２は、絶縁膜５１をエッチングした後にも湾曲することがあった。
【００１３】
また、ビアホール５７内の底部でパッド電極５２に接続される例えば銅（Ｃｕ）から成る不図示の貫通電極が形成された後に、パッド電極５２は、その貫通電極により半導体基板５０の裏面側に引っ張られるようにして湾曲して変形する。このときの変形は、貫通電極を形成する際に当該貫通電極に蓄積された残留応力と、パッド電極１２に蓄積された応力との関係により起こると考えられる。
【００１４】
さらに、上述したようなパッド電極５２の変形により、当該パッド電極５２に金属疲労を起因とする損傷や断線が生じる場合があった。そのため、変形したパッド電極５２上を含むビアホール５７内に、例えば銅（Ｃｕ）から成る不図示の貫通電極が形成された後では、当該貫通電極とビアホール５７内で露出するパッド電極との間に、接続不良が生じる場合があった。即ち、上記パッド電極５２の変形により、貫通電極を有する半導体装置の信頼性が低下するという問題が生じていた。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりが低下していた。そこで本発明は、貫通電極を有する半導体装置及びその製造方法において、当該半導体装置の信頼性及び歩留まりの向上を図る。
【課題を解決するための手段】
【００１５】
本発明の半導体装置及びその製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有するものである。即ち、本発明の半導体装置は、半導体チップと、半導体チップの表面上に形成されたパッド電極と、パッド電極上に形成された高融点金属層と、パッド電極及び高融点金属層上を覆うようにして半導体チップの表面上に形成された第１の保護層と、第１の保護層上に、樹脂層を介して接着された支持体と、半導体チップの裏面から当該パッド電極に到達するビアホールと、ビアホール内に形成され、かつ当該ビアホールの底部のパッド電極と電気的に接続された貫通電極と、を備えることを特徴とする。ここで、高融点金属層は、チタン、チタン合金、タンタル、タンタル合金のうちいずれか１つを含むものである。
【００１６】
また、本発明の半導体装置は、上記構成に加えて、貫通電極と電気的に接続されて半導体チップの裏面上に延びる配線層と、配線層を含む半導体チップ上に、当該配線層の一部上を露出するように形成された第２の保護層と、を備えることを特徴とする。さらに、本発明の半導体装置は、上記配線層の一部上に導電端子を備えてもよい。
【００１７】
また、本発明の半導体装置の製造方法は、半導体基板の表面上に形成されたパッド電極上に、高融点金属層を形成する工程と、パッド電極及び高融点金属層上を含む半導体基板の表面上に、第１の保護層を形成する工程と、第１の保護層上に、樹脂層を介して支持体を形成する工程と、半導体基板の裏面から当該パッド電極に到達するビアホールを形成する工程と、ビアホール内に、当該底部で前記パッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。ここで、高融点金属層は、チタン、チタン合金、タンタル、タンタル合金のうちいずれか１つを含むものである。
【００１８】
また、本発明の半導体装置の製造方法は、上記工程に加えて、電気的に接続されて半導体基板の裏面上に延びる配線層を形成する工程と、配線層を含む半導体基板上に、当該配線層の一部上を露出するようにして第２の保護層を形成する工程と、を有することを特徴とする。さらに、本発明の半導体装置の製造方法は、上記配線層の一部上に導電端子を形成する工程を有してもよい。
【００１９】
また、本発明の半導体装置の製造方法は、パッド電極と、当該パッド電極の表面上に積層された高融点金属層とが形成されている半導体基板の裏面から、当該パッド電極に到達するビアホールを形成する工程と、ビアホール内に、その底部で前記パッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。また、本発明の半導体装置の製造方法は、上記工程に加えて、パッド電極及び高融点金属層上を含む半導体基板の表面上に、第１の保護層を形成する工程を含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、パッド電極上に形成された高融点金属層が、それらを覆う第１の保護層（パッシベーション層）と、パッド電極とを接着する機能を有している。そのため、パッド電極は、上記高融点金属層を介することにより、第１の保護層から剥がれにくくなると共に、従来例に比して、半導体チップ（半導体基板）の表面に水平な状態で保持され易くなる。即ち、従来例にみられたような、ビアホールの底部で露出するパッド電極の変形を、極力抑止することができる。
【００２１】
また、ビアホールの底部で露出するパッド電極の変形を極力抑止することができるため、当該パッド電極と接続される貫通電極との接続不良が抑止され、貫通電極とパッド電極との接続に係る信頼性が向上する。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１乃至図１２は、本実施形態に係る半導体装置の製造方法を示す断面図である。なお、図１乃至図１２は、半導体基板のうち、不図示のダイシングラインの近傍を示している。
【００２３】
最初に、図１に示すように、表面に不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。また、半導体基板１０は、好ましくは約１３０μｍの膜厚を有している。
【００２４】
次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば、Ｐ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。また、第１の絶縁膜１１は、好ましくはＣＶＤ法により、約０．８μｍの膜厚を有して形成される。
【００２５】
次に、半導体基板１０の表面の第１の絶縁膜１１上に、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１２を形成する。パッド電極１２は、例えばアルミニウム（Ａｌ）から成り、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。このとき、パッド電極１２は水平状態を保って成膜されるが、その成膜時の条件に応じて所定の大きさの応力がパッド電極１２に蓄積される。
【００２６】
次に、図２に示すように、パッド電極１２上に、高融点金属層１３を形成する。この高融点金属層１３は、後述する第１の保護層であるパッシベーション層１４と、パッド電極１２とを接着する機能を有している。
【００２７】
高融点金属層１３は、チタン（Ｔｉ）、チタン合金、タンタル（Ｔａ）、タンタル合金のうちいずれか１つを含む金属から成る。高融点金属層１３を構成する上記チタン合金は、例えば、チタンナイトライド（ＴｉＮ）やチタンタングステン（ＴｉＷ）等であってもよい。また、上記タンタル合金は、例えば、タンタルナイトライド（ＴａＮ）やタンタルタングステン（ＴａＷ）であってもよい。もしくは、高融点金属層１３は、上記金属の積層構造から成る。もしくは、高融点金属層１３は、後述するパッシベーション層１４と、パッド電極１２とを接着する機能を有したものであれば、上記以外の金属から成るものであってもよい。
【００２８】
ここで、高融点金属層１３が、チタン（Ｔｉ）から成る場合、その膜厚は、約１０ｎｍ〜１５ｎｍであることが好ましい。また、このときの高融点金属層１３の成膜方法としては、スパッタ法を用いることが好ましい。また、高融点金属層１３が、チタンナイトライド（ＴｉＮ）から成る場合、その膜厚は、約１４０ｎｍ〜１５０ｎｍであることが好ましい。また、このときの高融点金属層１３の成膜方法としては、スパッタ法を用いることが好ましい。
【００２９】
次に、図３に示すように、半導体基板１０の表面上、即ち、パッド電極１２及び高融点金属層１３上、及び第１の絶縁膜１１上に、これらを覆うようにして、第１の保護層であるパッシベーション層１４を形成する。パッシベーション層１４は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。パッシベーション層１４は、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。
【００３０】
ここで、パッシベーション層１４に覆われる高融点金属層１３は、パッシベーション層１４とパッド電極１２とを接着している。そのため、パッド電極１２が、パッシベーション層１４から剥がれにくくなると共に、従来例に比して、半導体基板１０の表面に水平な状態で保持され易くなる。
【００３１】
なお、上述した高融点金属層１３は、その硬さが、パッシベーション層１４の硬さよりも大きく、かつパッド電極１２の硬さよりも小さいという関係を満たしていることが好ましい。この硬さの関係により、高融点金属層１３を介したパッド電極１２とパッシベーション層１４との密着性を高めることができる。
【００３２】
次に、図４に示すように、半導体基板１０の表面に、樹脂層１５を介して支持体１６を接着する。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体１６は、例えばガラスのような透明もしくは半透明の性状を有した材料により接着されている。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体１６は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。また、支持体１６はテープ状のものであってもよい。この支持体１６は、後の工程において除去されるものであってもよい。もしくは、支持体１６は、除去されずに残されてもよい。もしくは、支持体１６の接着は省略されてもよい。
【００３３】
次に、図５に示すように、半導体基板１０の裏面上に、第１のレジスト層４１を選択的に形成する。即ち、第１のレジスト層４１は、半導体基板１０の裏面上のうち、パッド電極１２に対応する位置に開口部を有している。
【００３４】
次に、この第１のレジスト層４１をマスクとして、好ましくはドライエッチング法により、半導体基板１０をエッチングする。このとき、例えば、エッチングガスとしては、ＳＦ６やＯ２やＣ４Ｆ８等を含むガスを用いる。そして、エッチングガスとしてＳＦ６やＯ２を用いた場合には、そのエッチング条件として、例えば、そのパワーは約１．５ＫＷのパワーで、ガス流量は３００／３０ｓｃｃｍで、圧力は２５Ｐａであることが好ましい。
【００３５】
こうして、上記エッチングにより、パッド電極１２上で半導体基板１０の裏面から当該表面に貫通するビアホールが形成される。ビアホール１７の底部では、第１の絶縁膜１１が露出されている。このとき、ビアホール１７の底部の第１の絶縁膜１１に接するパッド電極１２は、高融点金属層１３を介してパッシベーション層１４に接着されて半導体基板１０の表面に水平な状態で保持される。そのため、従来例にみられたように、パッド電極５２が第1の絶縁膜１１を介してビアホール１の空間と対峙する場合においても、パッド電極１２がビアホール１７の空間に押し出されるように湾曲して変形することが極力抑止される。そのため、パッド電極１２に金属疲労を起因とする損傷や断線が生じることを極力抑止することができる。
【００３６】
次に、図６に示すように、第１のレジスト層４１をマスクとして、ビアホール１７の底部で露出する第１の絶縁膜１１の一部を選択的に除去する。これにより、ビアホール１７の底部でパッド電極１２の一部が露出される。その後、第１のレジスト層４１を除去する。
【００３７】
次に、図７に示すように、ビアホール１７内を含む半導体基板１０の裏面上に、第２の絶縁膜１８を形成する。第２の絶縁膜１８は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第２の絶縁膜１８は、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。
【００３８】
次に、図８に示すように、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより、第２の絶縁膜１８のエッチングを行う。ここで、ビアホール１７の底部の第２の絶縁膜１８は、当該ビアホール１７の深さに応じて、半導体基板１０の裏面上の第２の絶縁膜１８よりも薄く形成される。そのため、上記エッチングにより、ビアホール１７の底部では、第２の絶縁膜１８が除去されてパッド電極１２の一部が露出されるが、半導体基板１０の裏面上及びビアホール１７の側壁では、第２の絶縁膜１８が残存する。
【００３９】
次に、図９に示すように、ビアホール１７内及び半導体基板１０の裏面の第２の絶縁膜１８上に、バリアメタル層１９を形成する。バリアメタル層１９は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層から成る。
【００４０】
バリアシード層１９は、例えば、スパッタ法、ＣＶＤ法、無電解メッキ法、もしくはその他の成膜方法によって形成される。このバリアメタル層１９上には不図示のシード層が形成される。このシード層は、後述する配線層２１をメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。
【００４１】
なお、ビアホール１７の側壁の第２の絶縁膜１８がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリアメタル層１９は省略してもよい。
【００４２】
次に、半導体基板１０の裏面上に形成されたバリアメタル層１９及びシード層を被覆するように配線形成層２０Ａを形成する。ここで、前記配線形成層２０Ａは、例えば電解メッキ法により、例えば銅（Ｃｕ）から成る金属層である。
【００４３】
次に、図１０に示すように、前記配線形成層２０Ａ上の所定の領域に第２のレジスト層４２を形成する。そして、前記第２のレジスト層４２をマスクとして、前記配線形成層２０Ａをパターニングして貫通電極２０、及びこの貫通電極２０と連続し、電気的に接続された配線層２１を形成する。メッキ膜厚は、貫通電極２０がビアホール１６内に不完全に埋め込まれるような厚さに調整される。もしくは、貫通電極２０は、ビアホール１７内に完全に埋め込まれるように形成されてもよい。なお、前記第２のレジスト層４２を形成する上記所定の領域とは、ビアホール１７の形成領域を除く領域であり、かつ後述する所定のパターンを有した配線層２１を形成しない半導体基板１０の裏面上の領域である。
【００４４】
ここで、貫通電極２０は、シード層及びバリアメタル層１９を介して、ビアホール１７の底部で露出するパッド電極１２と電気的に接続されて形成される。また、貫通電極２０と連続する配線層２１は、シード層及びバリアメタル層１９を介して、半導体基板１０の裏面上に所定のパターンを有して形成される。続いて、前記第２のレジスト層４２を除去した後に、前記配線層２１及びシード層をマスクとして、前記バリアメタル層１９をパターニング除去する。
【００４５】
なお、上述した貫通電極２０と配線層２１は、それぞれ別工程によって形成されてもよい。また、貫通電極２０及び配線層２１の形成は、上述したような銅（Ｃｕ）を用いた電解メッキ法によらず、その他の金属及び成膜方法によって形成されてもよい。例えば、貫通電極２０及び配線層２１は、アルミニウム（Ａｌ）もしくはアルミニウム合金等から成り、例えば、スパッタ法により形成されてもよい。この場合、ビアホール１７を含む半導体基板１０の裏面上に不図示のバリアメタル層を形成した後、ビアホール１７の形成領域を除く当該バリアメタル層上の所定の領域に不図示のレジスト層を形成する。そして、当該レジスト層をマスクとして上記金属から成る貫通電極及び配線層をスパッタ法により形成すればよい。もしくは、貫通電極２０及び配線層２１は、ＣＶＤ法により形成されてもよい。
【００４６】
次に、図１１に示すように、ビアホール１７内を含む半導体基板１０の裏面上、即ち、バリアシード層１９上、貫通電極２０上及び配線層２１上に、これらを覆うようにして、第２の保護層であるソルダーレジスト層２２を形成する。ソルダーレジスト層２２は、例えばレジスト材料等から成る。ソルダーレジスト層２２のうち配線層２１に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層２１上に、例えばハンダ等の金属から成るボール状の導電端子２３が形成される。
【００４７】
次に、図１２に示すように、不図示のダイシングラインに沿って当該半導体基板１０をダイシングする。これにより、貫通電極２０を有した半導体置チップ１０Ａから成る複数の半導体装置が完成する。
【００４８】
上述したように、本実施形態の半導体装置及びその製造方法によれば、ビアホール１７の底部のパッド電極１２は、高融点金属層１３により、パッシベーション層１４に接着されて半導体チップ１０Ａの表面に水平な状態で保持される。そのため、従来例にみられたように、パッド電極１２がビアホール１７の空間に押し出されるように湾曲して変形することが極力抑止されると共に、パッド電極１２に金属疲労を起因とする損傷や断線が生じることを極力抑止することができる。
【００４９】
また、ビアホール１７の底部のパッド電極１２の変形が極力抑止されるため、当該パッド電極１２と接続される貫通電極２０との接続不良が抑止され、貫通電極２０とパッド電極１２との接続に係る信頼性が向上する。結果として、貫通電極２０を有する半導体装置の信頼性及び歩留まりを向上することができる。
【００５０】
なお、上述した実施形態は、導電端子２３の形成に制限されない。即ち、貫通電極２０及び配線層２１と、不図示の回路基板との電気的な接続が可能であれば、導電端子２３は必ずしも形成される必要は無い。例えば、半導体装置がＬＧＡ（Ｌａｎｄ  Ｇｒｉｐ  Ａｒｒａｙ）型の半導体装置である場合、ソルダーレジスト層２２から局所的に露出する配線層２１の一部上に、導電端子２３を形成する必要はない。
【００５１】
また、上述した実施形態は、配線層２１の形成に制限されない。即ち、貫通電極２０がビアホール１７に完全に埋め込まれて形成される場合、配線層２１は必ずしも形成される必要は無い。例えば、当該貫通電極２０は、配線層２１及び導電端子２３を介さずに不図示の回路基板と直接接続されてもよい。もしくは、貫通電極２０は、ビアホール１７の開口部で露出する当該貫通電極２０上に導電端子２３を備え、配線層２１を介さずに、当該導電端子２３を介して不図示の回路基板と接続されてもよい。
【００５２】
また、上述した実施形態は、ビアホール１７の底部の開口径が、パッド電極１２の平面的な幅よりも広くなるように形成される場合についても適用される。この場合の本実施形態に係る半導体装置を図１３に示す。
【００５３】
そのような半導体装置の製造工程において、上述したような形状を有したビアホール１７Ａの形成工程は、半導体基板１を所定の条件によりオーバーエッチングすることにより行われる。この工程により、当該ビアホール１７Ａの底部で第１の絶縁膜１１に隣接するパッド電極１２の全面（ビアホール１７Aと対向する側の面）が、第１の絶縁膜１１を介して、ビアホール１７Ａの空間に対峙する。このように、パッド電極１２に対峙するビアホール１７Ａの空間の面積は、図１２に示した半導体装置のパッド電極１２に対峙するビアホール１７の空間の面積に比して大きい。そのため、パッド電極１２の成膜時に当該パッド電極１２に蓄積された応力が、ビアホール１７Ａの底部において効率よく開放される。従って、パッド電極１２がビアホール１７Ａの空間に押し出されるように湾曲して変形することが、より確実に抑止される。
【００５４】
さらに、ビアホール１７Ａの開口端部がパッド電極１２上にないため、この開口端部を支点としたパッド電極１２の変形が防止できる。そのため、パッド電極１２に金属疲労を起因とする損傷や断線が生じることを極力抑止することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１０】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１１】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１２】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１３】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１４】従来例に係る半導体装置の製造方法を示す断面図である。
【図１５】従来例に係る半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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