(57)【要約】      （修正有）【課題】画像データの圧縮処理において画像ブロックのサイズによる影響を減少しながらも、不必要なクロックのための期間の発生がなく、その構造及び計算が単純になるメモリー制御システムを提供する。 【解決手段】本発明によるメモリー制御システムは、a）複数のバンクを備えているメモリー部と、b）一つ以上のバスマスターと、c）アクセスを許容するバスマスターを選択するマスター選択信号と選択されたバスマスターから入力された駆動情報を出力する仲裁部と、d）マスター選択信号によって選択されたバスマスターのブロックモード信号、ブロック情報及びブロックに該当するデータを出力するバスマスター選択部と、e）ブロックのライングループのそれぞれが順次に互いに異なるバンクのそれぞれに貯蔵されるとか読出されるようにするメモリーコントローラーを備え、一番目のバンクに対するＲＡＳ信号とＣＡＳ信号の間に、二番目のＲＡＳ信号を入力する。【選択図】図５
2006309702.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンクを備えているメモリー部と、
バス使用要請信号、ブロックモード信号、ブロック情報、及びデータに対する駆動情報を出力して、前記ブロックに該当するデータを出力するとか読出されたデータの入力を受け取る一つ以上のバスマスターと、
前記バス使用要請信号及び前記駆動情報の入力を受け取って、アクセスを許容するバスマスターを選択するマスター選択信号と前記選択されたバスマスターから入力された駆動情報を出力する仲裁部と、
前記一つ以上のバスマスターから前記ブロックモード信号、前記ブロック情報、及び前記ブロックに該当するデータの入力を受け取って、前記マスター選択信号によって選択されたバスマスターのブロックモード信号、ブロック情報及びブロックに該当するデータを出力するバスマスター選択部と、
前記仲裁部から駆動情報の入力を受け取り、前記バスマスター選択部からブロックモード信号及びブロック情報の入力を受け取って、前記ブロックのライングループのそれぞれが順次に互いに異なるバンクのそれぞれに貯蔵されるか、あるいは読出されるようにするメモリーコントローラーを備えることを特徴とするメモリー制御システム。 
【請求項２】
前記駆動情報は、アドレス情報と制御情報を備えることを特徴とする請求項１に記載のメモリー制御システム。 
【請求項３】
前記ブロック情報は、前記ブロックの幅に対する情報、前記ブロックの高さに対する情報、及び各ライングループのローアドレス変化値を備えることを特徴とする請求項１に記載のメモリー制御システム。 
【請求項４】
前記ライングループは、一つ以上のラインで構成されることを特徴とする請求項１に記載のメモリー制御システム。 
【請求項５】
前記アドレス情報のアドレスマップは、バンクアドレスがローアドレスより下位ビットに割り当てられることを特徴とする請求項２に記載のメモリー制御システム。 
【請求項６】
前記メモリーコントローラーは、前記ライングループのそれぞれに該当するデータを順次に前記バンクのそれぞれの同一なローアドレス領域に貯蔵するかあるいは読出すことを特徴とする請求項１に記載のメモリー制御システム。 
【請求項７】
前記メモリーコントローラーは、特定バンクのアクセスのためのRAS命令とCAS命令の間に次バンクのアクセスのためのRAS命令を出力することを特徴とする請求項１に記載のメモリー制御システム。 
【請求項８】
前記メモリーコントローラーは、一つのバンクに対する予備の命令の充填を次バンクに対するアクセス動作の間に施行することを特徴とする請求項１に記載のメモリー制御システム。 
【請求項９】
前記メモリーコントローラーは、全てのバンクに対するアクセスが終わった後、全てのバンクに対する予備の命令の充填を施行することを特徴とする請求項１に記載のメモリー制御システム。 
【請求項１０】
前記メモリーコントローラーは、設定されたモードによってライングループに該当するデータを所定のバンクに貯蔵するとかバンクから読出した後、自動的に該当のバンクに対して予備の命令を充填することを特徴とする請求項１に記載のメモリー制御システム。 
【請求項１１】
前記メモリーコントローラーは、以前ライングループのアドレスにローアドレス変化値を加算して次ライングループのアドレスを計算することを特徴とする請求項３に記載のメモリー制御システム。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリー制御システムであって、更に詳しくは仲裁部(arbiter）を備えることを特徴とするメモリー制御システムに関する。 
【背景技術】
【０００２】
最近、DMB(Digital Multimedia Broadcasting)受信機を含む移動通信装置は、地上とか衛星から送信された多様なマルチメディア信号をデジタル方式で処理し、画像データを高速で処理するために画像データの圧縮を行っている。 
【０００３】
画像データの圧縮は、各フレームを構成する画像の動きに対する動き情報の検出に基づいてなされる。このように、動き情報を用いて画像データを圧縮する一般的な方法は次のようになされている。 
【０００４】
先ず、現在フレームに含まれた基準画像ブロックと以前フレームとしての直前フレームに含まれた比較画像ブロックのそれぞれとの差分が計算され、計算された差分の絶対値が最小となる比較画像ブロックが選定される。このように選定された比較画像ブロックと基準画像ブロックとの距離差及び動いた方向に基づいて動きベクトル(motion vector)が決定される。 
【０００５】
次に、直前フレームの検索領域でのブロックを動きベクトル位置に移動させたブロックと現在フレームの基準ブロックとの差分を求めて、直前フレームから現在フレームを補償するための誤差信号が出力される。このような誤差信号を用いて圧縮がなされると、デコーディングにおいて誤差信号を用いて特定フレームを復元する。それで、画像の圧縮率が高くなる。 
【０００６】
このように、現在フレーム、直前フレーム、基準画像ブロック、及び比較画像ブロックに該当する画像データは、SDRAM(Synchronous Dynamic Random Access Memory)のようなメモリーに貯蔵される。 
【０００７】
この時、次のような一般的な方法によってメモリーに画像データが貯蔵される。 
【０００８】
図１は画像データをメモリーに貯蔵する一般的な方法を説明するための図である。一般的な画像データの貯蔵方法は、一つのフレームを構成する画像データの各画像ライン別のスタートアドレス位置を同一にする。即ち、一番目の画像ライン(Bank０、RAS０)を構成する画像データ乃至１６番目の画像ライン(Bank０〜RAS１５)を構成する画像データのスタート位置は同一である。このように画像データが貯蔵されれば、画像ブロックを構成する各画像ラインのスタート位置も同一である。 
【０００９】
この時、各ラインのバンクアドレスがそれぞれ異なる値を有するようにメモリーマップを設定する場合には、SDRAMの特性を利用してバンクインターリビング(bank interleaving)方式で、もっと効率的なアクセスをすることができる。 
【００１０】
このようなバンクインターリビング方式を利用するためには、一般的なAMBA(Advanced Microcontroller Bus Architecture)インターフェースの他に追加の信号の遣り取りをする構造が必要なので、このような理由で特許文献１のようなメモリー制御システムが提案されている。 
【００１１】
図２は従来のメモリー制御システムのブロック構成図であり、図３aは従来のメモリー制御システムにおいてバスマスターとスレーブら間のデータアクセス時の仲裁のためのタイミング図であり、図３bは従来のメモリー制御システムのバンクインターリビング動作によるタイミング図である。 
【００１２】
図２及び図３aに図示されているように、バスマスター１(１１０a)とバスマスター２(１１０b)が同時に、SDRAM(１４０)にアクセスするための要請信号(HBUSREQ０、HBUSREQ１)を仲裁部(１２０)に出力する。これに従って、仲裁部(１２０)は、承認信号(HGRANT０、HGRANT１)を同時にバスマスター１(１１０a)とバスマスター２(１１０b)にそれぞれ出力し、バスマスター１(１１０a)とバスマスター２(１１０b)はバス所有権を有していると判断する。 
【００１３】
以後、バスマスター１(１１０a)とバスマスター２(１１０b)は、同時にアドレス情報(HADDR０、HADDR１)を仲裁部(１２０)に出力する。仲裁部(１２０)は、アクセスが要請されたバンクの中で、アクセス準備が早くなされているバンクにアクセスしようとするバスマスター１(１１０a)に実質的なバス所有権(bus ownership)を与える。これに従って、SDRAMコントローラー(１３０)が、データ(DATA１乃至 DATA４)を読出してバスマスター１(１１０a)に出力し、以後にデータ(DATA５乃至 DATA８)を読出してバスマスター２(１１０b)に出力する。 
【００１４】
図３bに図示されているように、従来のメモリー制御システムは、一番目のバンク(BA０)に対して、RAS命令(RAS０)とCAS命令(CAS０)を遂行した後、次バンク(BA１)に対してRAS命令(RAS１)とCAS命令(CAS２)を遂行している。また、この命令のタイミングはSDRAM(１４０)の特性、即ちtRCD (time of RAS to CAS)とtCL(time of CAS Latency)に適合するように合わせられて、データ読出時に不必要なクロックが出力される期間を取り除いて、一番目のバンクに貯蔵されたデータ(B０D０乃至B０D３)が読出された後、続いて二番目のバンクに貯蔵されたデータ(B１D０乃至B１D３)が読出される。 
【００１５】
しかしながら、従来のメモリー制御システムは、一つのバンクでデータを４個以上読み込む時にだけ不必要なクロックが出力される期間が生じるのを防ぐことができる。もし、４個未満のデータをアクセスするためには、一番目のバンク(Bank０)(１４２a)に対して遂行されるRAS命令とCAS命令の間に、二番目のバンク(Bank１)(１４２b)に対して、RAS命令が遂行されなければならないので、SDRAMコントローラー(１３０)の構造が複雑となる問題点が発生する。 
【００１６】
即ち、図３bに図示されているように、tRCDとtCLは決定されているから４個未満のデータをクロックが出力される期間なしにアクセスするためには、一つのバンクに対して遂行されるRAS命令とCAS命令の間に、次バンクに対するRAS命令が遂行されなければならない。例えば、SDRAMコントローラー(１３０)が、一番目のバンク(Bank０)のアクセスのためのRAS命令とCAS命令の間に、二番目のバンク(Bank１)のアクセスのためのRAS命令を処理しなければならないので、SDRAMコントローラー(１３０)は、一番目のバンク(Bank０)のアクセスのためのtRCDと二番目のバンク(Bank１)のアクセスのためのtRCDが保障されるかを個別的に計算しなければならない。 
【００１７】
このようなtRCDの保障確認のための個別的な計算に起因して、SDRAMコントローラー(１３０)が遂行しなければならない計算量が増加し、これによってSDRAMコントローラー(１３０)の構造が複雑となる。また、tRCDが保障されない場合、従来のメモリー制御システムは、tRCDの保障のための回路をさらに備えなければならないという問題点も発生する。従来のメモリー制御システムの仲裁部(１２０)も、SDRAMコントローラー(１３０)のアクセス状態をモニタリングしながら多くのバスマスターのアクセスを同時に活性化しなければならないので、バスマスターの個数が多くなるほど、回路が複雑になって誤謬発生の可能性が高くなる。 
【００１８】
このような従来のメモリーシステムは、図１の画像ブロックのサイズが小くなるほど目立つことになる。特に、H.２６４のような圧縮方式は、２x２サイズの画像ブロックを用いるので、従来のメモリーシステムの問題点が一層深刻になる。 
【００１９】
一方、従来のメモリー制御システムにおいては、一度のアクセスで二つ以上のバンクを連結するアクセスが不可能である。例えば、一つのバスマスターが、一番目のバンク(Bank０)(１４２a)の後部のアドレス領域から二番目のバンク(Bank１)(１４２b)の前部アドレス領域までのアクセスを希望する場合、一番目のバンク(Bank０)(１４２a)の後部のアドレス領域に対するアクセスが遂行された後、マスターから二番目のバンク(Bank１)(１４２b)に対するアクセス要請が別個でなさなければならない。従って、マスターがアクセスする時、不必要な時間遅延が発生されて、マスターの回路が複雑になる。 
【００２０】
また、一般的なデータインターフェースでは、バンクインターリビングに適合した順次のアドレスが発生されなく、特に、画像処理においては、多くの画像ラインのアクセスが一度に要求されるので、バンクインターリビングを必要とする構造においては、一つのマスターが一度に多くの画像ラインのアクセスを要請するのが一般的である。しかし、従来のメモリー制御システムは一つのマスターが一度に多くの画像ラインのアクセスを要請することはとっても難しいという問題点がある。 
【特許文献１】韓国公開特許１０-２００４-０１００６３１
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明は、上記のような問題点を解決するためのことで、画像データの圧縮処理において、画像ブロックのサイズによる影響を減少しながらも、不要なクロックが出力される期間がなく、構造及び計算が単純なメモリー制御システムを提供する。 
【課題を解決するための手段】
【００２２】
上記の目的を達成するための本発明によるメモリー制御システムはa）複数のバンクを備えているメモリー部と、b）バス使用要請信号、ブロックモード信号、ブロック情報、及びデータに対する駆動情報を出力して、ブロックに該当するデータを出力するとか読出されたデータの入力を受け取る一つ以上のバスマスターと、c）バス使用要請信号及び駆動情報の入力を受け取って、アクセスを許容するバスマスターを選択するマスター選択信号と選択されたバスマスターから入力された駆動情報を出力する仲裁部と、d）一つ以上のバスマスターからブロックモード信号、ブロック情報、及びブロックに該当するデータの入力を受け取って、マスター選択信号によって選択されたバスマスターのブロックモード信号、ブロック情報及びブロックに該当するデータを出力するバスマスター選択部と、e）仲裁部から駆動情報の入力を受け取り、バスマスターからブロックモード信号及びブロック情報の入力を受け取って、ブロックのライングループのそれぞれが順次に互いに異なるバンクのそれぞれに貯蔵されるとか読出されるようにするメモリーコントローラーを備えている。
【００２３】
好ましくは、駆動情報は、アドレス情報と制御情報を備えることを特徴とする。 
【００２４】
より具体的は、ブロック情報は、ブロックの幅に対する情報、ブロックの高さに対する情報、及び各ライングループのローアドレス変化値を備えることを特徴とする。 
【００２５】
好ましくは、ライングループは、一つ以上のラインで構成されることを特徴とする。 
【００２６】
好ましくは、アドレス情報のアドレスマップは、バンクアドレスがローアドレスより下位ビットに割り当てられることを特徴とする。 
【００２７】
好ましくは、メモリーコントローラーは、ライングループのそれぞれに該当するデータを順次バンクのそれぞれの同一なローアドレス領域に貯蔵するかあるいは読出すことを特徴とする。 
【００２８】
好ましくは、メモリーコントローラーは、特定バンクのアクセスのためのRAS命令とCAS命令の間に次バンクのアクセスのためのRAS命令を出力することを特徴とする。 
【００２９】
好ましくは、メモリーコントローラーは、一つのバンクに対する予備の命令の充填を次バンクに対するアクセス動作の間に施行することを特徴とする。 
【００３０】
好ましくは、メモリーコントローラーは、全てのバンクに対するアクセスが終わった後、全てのバンクに対する予備の命令の充填を施行することを特徴とする。 
【００３１】
好ましくは、メモリーコントローラーは、設定されたモードによってライングループに該当するデータを所定のバンクに貯蔵するかあるいはバンクから読出した後、自動的に該当のバンクに対して予備の命令を充填することを特徴とする。 
【００３２】
好ましくは、メモリーコントローラーは、直前ライングループのアドレスにローアドレス変化値を加算して次ライングループのアドレスを計算することを特徴とする。 
【発明の効果】
【００３３】
以上のように、本発明のメモリー制御システムは、構造の変更なしに画像ブロックのサイズによる影響を減少しながらも、不必要なクロックが出力される期間がなく、計算を単純にすることができる。 
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施例を添付された図面を参照して詳細に説明する。 
【００３５】
図４は本発明によるメモリー制御システムの動作の概念を説明するための図である。 図４の左側に図示されたことは貯蔵される一つのフレームの画像を、図４の中央に図示されたことは本発明のメモリー制御システムの動作によってメモリー部に貯蔵された画像データの状態を、図４の右側に図示されたことはメモリー部に貯蔵された画像データを本発明のメモリー制御システムの動作によって読出した結果を示すことである。 
【００３６】
図４の左側に図示されているように、各画像ラインに該当する画像データは、図４の中央に図示されているように、互いに異なるバンクにそれぞれ貯蔵される。即ち、フレームの一番目の画像ライン(画像ライン０)に該当する画像データは、一番目のバンク(Bank０)の一番目のローアドレス(RAS０)に該当する領域に貯蔵される。フレームの二番目の画像ライン(画像ライン１)に該当する画像データは、二番目のバンク(Bank１)の一番目のローアドレス(RAS０)に該当する領域に貯蔵される。フレームの三番目の画像ライン(画像ライン２)に該当する画像データは、三番目のバンク(Bank２)の一番目のローアドレス(RAS０)に該当する領域に貯蔵される。フレームの四番目の画像ライン(画像ライン３)に該当する画像データは、四番目のバンク(BANK３)の一番目のローアドレス(RAS０)に該当する領域に貯蔵される。そして、五番目の画像ライン(画像ライン４)に該当する画像データは再び一番目のバンク(BANK０)の二番目のローアドレス(RAS１)に該当する領域に貯蔵される。以後、このような過程が繰り返される。 
【００３７】
このような過程は、一つの画像ラインが一つのバンクに順次に貯蔵されることであるが、メモリーが複数のバンクよりなっている時、一つ以上の画像ラインよりなっている画像ライングループのそれぞれが順次にバンクのそれぞれに交互に貯蔵されることも可能である。例えば、フレームの一番目及び二番目の画像ラインに該当する画像データが、一番目のバンク(BANK０)に貯蔵される。フレームの三番目及び四番目のラインに該当する画像データが、二番目のバンク(BANK１)に貯蔵される。フレームの五番目及び六番目のラインに該当する画像データが、三番目のバンク(BANK２)に貯蔵される。フレームの七番目及び八番目のラインに該当する画像データが、四番目のバンク(BANK３)に貯蔵される。フレームの九番目及び十番目のラインに該当する画像データは、再び一番目のバンク(BANK０)に貯蔵され、このような過程が繰り返される。 
【００３８】
このような動作は、画像データを圧縮するために用いられる画像ブロックに対するアクセスにおいても同一に適用される。これに対する説明は図６と図７を参照して後述するようにする。 
【００３９】
図５は本発明によるメモリー制御システムのブロック構成図である。図５に図示されているように、本発明によるメモリー制御システムは、メモリー部(５１０）、複数のバスマスター(５２０a、５２０b、５２０c）、仲裁部(５３０）及びメモリーコントローラー(５４０)を備えている。 
【００４０】
メモリー部(５１０)は、複数のバンク(５１０a、５１０b、５１０c、５１０d)を含んで画像ブロックを構成する画像ライングループに該当するデータを貯蔵する。この時、画像ライングループは一つ以上の画像ラインより構成される。 
【００４１】
一つ以上のバスマスター(５２０a、５２０b、５２０c)は、バス使用要請信号(HBUSREQ０、HBUSREQ１、HBUSREQ２)、ブロックモード信号(BLC、MODE０、BLC、MODE１、BLC、MODE２)、画像ブロック情報(Width０〜Width２、Height０〜Height２、Increment０〜Increment２)、画像ブロックに該当するデータ(HWDATA０〜HWDATA２)、及び画像ブロックのデータに対する駆動情報(HADDR０〜HADDR２、HBUSRT０〜HBUSRT２、HWRITE０〜HWRITE２)を出力して、貯蔵する画像データを出力するとか読出された画像データを入力受け取る。この時、駆動情報は、アドレス情報(HADDR１〜HADDR３)と制御情報(HBURST１〜HBURST３、HWRITE１〜HWRITE３)を備えている。画像ブロック情報は、画像ブロックの幅(Width０〜Width２)、画像ブロックの高さ(Height０〜Height２)、及び各画像ライングループのアドレス変化値、即ち画像ライン変化率(Increment０〜Increment２)を備えている。この時、画像ライン変化率は、物理的なアドレスの増加量を意味する。例えば、n番目の画像ラインのスタートアドレスが０x４００であり、n+１番目の画像ラインのスタートアドレスが０x８００であると、画像ライン変化率(Increment)は０x４００である。このように、画像ライン変化率(Increment)によって、n+２番目の画像ラインのスタートアドレスは、０x C００に自動的に計算される。 
【００４２】
仲裁部(５３０)は、一つ以上のバスマスター(５２０a、５２０b、５２０c)からバス使用要請信号(HBUSREQ０、HBUSREQ１、HBUSREQ２)、及び画像ブロックに対する駆動情報の入力を受け取って、アクセスを許容するバスマスターを選択してマスター選択信号(HMASTER）と選択されたバスマスターから入力された駆動情報を出力する。 
【００４３】
バスマスター選択部(５３５)は、マルチフレクサー(MUX)を含んで、一つ以上のバスマスター(５２０a、５２０b、５２０c)から各画像ブロックを示すブロックモード信号(BLC、MODE０〜BLC、MODE２)、画像ブロックに該当する画像データ(HWDATA０〜HWDATA２)、及び画像ブロック情報(Width０〜Width２、Height０〜Height２、Increment０〜Increment２)を入力受け取って、仲裁部(５３０)から出力されたマスター選択信号(HMASTER)によって選択されたバスマスターのブロックモード信号(BLC、MODE１)、画像ブロック情報(Width１、Height１、Increment１)、及び画像ブロックに該当する画像データ(BIWDATA１)を出力する。 
【００４４】
メモリーコントローラー(５４０)は、仲裁部(５３０)から駆動情報の入力を受け取り、バスマスター選択部(５３５)からブロックモード信号(BLC、MODE０、BLC、MODE１、BLC、MODE２)を入力受け取って、駆動情報とブロックモード信号に該当する画像ブロックの画像ライングループのそれぞれが、順次にバンクのそれぞれの同一なローアドレス(row address)領域に貯蔵されるとか読出されるようにメモリー部(５１０)を制御する。 
【００４５】
次に、図面を参照して本発明のメモリー制御システムの動作を詳細に説明する。 
【００４６】
それぞれのバスマスター(５２０a、５２０bまたは５２０c)は、メモリー部(５１０)のバンク(５１０a、５１０b、５１０c、５１０d)にアクセスするための要請信号(HBUSREQ０、HBUSREQ１又はHBUSREQ２)を仲裁部(５３０)に出力し、画像ブロックに該当するデータ(HWDATA０、HWDATA１、HWDATA２)、ブロックモード信号(BLC、MODE０、BLC、MODE１、BLC、MODE２)及び画像ブロック情報(Width０〜 Width２、Height０〜Height２、Increment０〜Increment２）をバスマスター選択部(５３５)に出力する。 
【００４７】
仲裁部(５３０)は、バスマスター(５２０a、５２０b、５２０c)の中で、一つを選択して承認信号(HGRANT０、HGRANT１又はHGRANT２)を選択されたバスマスターに出力し、マスター選択信号(HMASTER)をバスマスター選択部(５３５)に出力する。この時、ディスプレイを担当するバスマスター１(５２０b)が選択されると、バスマスター１(５２０b)は駆動情報、即ち、アドレス情報(HADDR１）と制御情報(HBURST１、HWRITE１)を仲裁部(５３０)に出力する。 
【００４８】
また、仲裁部(５３０)は、データ処理準備要求(BIREQD)をメモリーコントローラー(５４０)に出力する。バンクがアクセス準備を完了すれば、仲裁部(５３０)は、駆動情報に対応するアドレス情報(BIADDR）及び制御情報(BIBA、BIBE、BIRCONT、BICCONT）を受け取ってメモリーコントローラーインターフェース(５３３)に出力する。 
【００４９】
また、仲裁部(５３０)は、バスマスター１(５２０b)がシステムバスを使うように準備信号(HREADY１)を出力して、バスマスター１(５２０b）とバンクたち(５１０a、５１０b、５１０c、５１０d）の間にデータ送信がなされるように仲栽する。 
【００５０】
一方、バスマスター選択部(５３５)は、仲裁部(５３０)から入力されたマスター選択信号(HMASTER)に従って、バスマスター１(５２０b)から送信された画像ブロックに該当するデータ(HWDATA１)、ブロックモード信号(BLC、MODE１)、及び画像ブロック情報(Width１、Height１、Increment１）をメモリーコントローラー(５４０)に出力する。 
【００５１】
ブロックモード信号(BLC、MODE１)、及び画像ブロック情報(Width１、Height１、Increment１)を入力受け取ったメモリーコントローラー(５４０)が、送信受け取ったアドレス情報(BIADDR)に従ってアクセス過程を進行する。 
【００５２】
この時、アドレス情報(BIADDR)のアドレスマップは図６のようである。図６に図示されているように、本発明のメモリー制御システムの動作のためにバンクアドレスがローアドレスより下位ビットに割り当てられる。これに従って、コラムアドレスが増加されながら、メモリーの特定バンク、特定ローラインの領域に画像データが貯蔵された後、バンクアドレスが増加してローアドレスはそのまま維持されるので、次バンクの特定ローラインに画像データが貯蔵される。 
【００５３】
このようなアドレスマップによるメモリーコントローラー(５４０)は、アドレス(ADDR)、及び制御情報(NDCS、NRAS、NCAS、NDWE、BAなど)に従ってメモリー部(５１０)にデータ(DATA)を書き込み、あるいは読み出す。 
【００５４】
図７は本発明のメモリー制御システムの動作によって読出され、あるいは読み出される画像データを示す図である。図７に図示されているように、幅(Width１)と高さ(Height１)、そして画像ライン増加率(Increment１)を有する画像ブロックの画像ラインは、順次にメモリーコントローラー(５４０)によって、各バンクに貯蔵され、あるいは各バンクから読出される。 
【００５５】
即ち、メモリーコントローラー(５４０)は、図６のアドレスマップによる特定バンク(BANK０)、特定ローライン(RAS０)の領域に０x００００から０x００CCまでコラムアドレスを増加させながら画像データを貯蔵する。以後、メモリーコントローラー(５４０)は、バンクアドレスを増加させて、次バンク(BANK１)を指定してローアドレスをそのまま維持させる。これに従って、BANK１、RAS０に該当する領域に０x００００から０x００CCまでのコラムアドレスが増加されながら画像データが貯蔵される。以後、このような過程を繰り返しながら画像ブロックに該当する画像データが貯蔵される。 
【００５６】
この時、メモリーコントローラー(５４０)は、特定画像ライン(n番目)に該当する画像データにアクセスする時、直前画像ライン(n-１番目）のアドレスに画像ライン増加率(Increment）を加算して特定画像ライン(n番目）のアドレスを計算する。 
【００５７】
このように、本発明のメモリー制御システムの動作によって、コラムアドレスが増加された後、ローアドレスよりバンクアドレスが優先的に増加されれば、メモリーの運営がより効率的になされることができる。また、本発明のメモリー制御システムは画像ライン増加率(Increment)を用いてアドレスを計算するので、計算量を大きく減らすことができる。 
【００５８】
図８は図７の画像ブロックに該当する画像データを示す図であり、図９は図８の画像データにアクセスするために本発明によるメモリー制御システムの動作によるコマンド及びアドレス入力タイミング図である。 
【００５９】
先ず、DATA００乃至DATA０３に対するアクセスのために、一番目のバンク(BANK０)の一番目のローアドレス(RAS０)を指定するためのRAS信号(９１０)が入力されれば、tRCDに該当するクロック以後に、読み取り命令(Read command１）とCAS信号(９２０)が入力される。 
【００６０】
この時、RAS信号(９１０)とCAS信号(９２０)の間のtRCD間にDATA１０乃至DATA１３に対するアクセスするために二番目のバンク(BANK１）の一番目のローアドレス(RAS０)を指定するためのRAS信号(９３０)が入力される。 
【００６１】
このような信号入力の可能な理由は、一般的にメモリーを構成するバンクのそれぞれに対する個別的な制御が可能であるからである。 
【００６２】
従って、本発明のように、一つの画像ラインが順次に交互されるバンクのそれぞれに貯蔵されれば、一つのバンクに貯蔵された特定画像ラインのアクセスのためのtRCD間に、次バンクに貯蔵された特定画像ラインのアクセスのためのRAS信号の入力が可能である。 
【００６３】
このように、二番目のバンク(BANK１)に貯蔵されたDATA１０乃至DATA１３のアクセスのための読み取り命令(read command２)を送らなければならない時点、即ち、二番目のバンク(BANK１)に対するCAS信号以前に、二番目のバンク(BANK１)に対するRAS信号(９３０)が一番目のバンク(BANK０)に対するRAS信号(９１０)とCAS信号(９２０)の間に入力されている状況なので、別途のクロック消費なしにアクセスをスタートすることができる。 
【００６４】
同様に、一番目のバンク(BANK０)に対する予備の命令の充填(９４０)は、二番目のバンク(BANK１)に対する読み取り動作の間に、空いているクロックで遂行することができることになるので、実際では予備の命令の充填のためのクロックは消費しなくても良い。即ち、予備の充填の命令もやはりバンク別に遂行されなければならないので、所定バンクに対するアクセスが終わって、次バンクに対するアクセスがなされる時、所定バンクに対する予備の命令の充填がなされ、全てのバンクに対するアクセスが終わった後には、全てのバンクに対する予備の命令の充填がなされる。 
【００６５】
もし、画像ブロックの幅が非常に小さくて、予備の命令の充填のためのクロックの余裕がない場合、メモリーコントローラー(５４０)は、画像ライングループに該当する画像データを所定のバンクに貯蔵するとかバンクから読出した後、自動的に該当のバンクに対して予備の命令の充填することで、予備の命令の充填のためのクロックが出力される期間の発生を防ぐことができる。 
【００６６】
このように、過程が二番目のバンク(BANK１)乃至四番目のバンク(BANK３)に対して同様になされる。即ち、一つのバンクの特定ラインに該当する画像データに、アクセスするためのRAS信号とCAS信号間に次バンクの特定ラインに該当する画像データにアクセスするためのRAS信号が入力される。また、一つのバンクに対する予備の命令の充填は、次バンクに対するアクセス動作の間になされる。 
【００６７】
この時、本発明のメモリー制御システムは図７及び図８に図示されているように、画像ブロックを構成する各画像ラインを各バンク(BANK０、BANK１、BANK２、BANK３)の同一なローアドレス(RAS０)に貯蔵又は読出することも可能であり、各画像ラインを各バンクの他のローアドレスに貯蔵又は読出することも可能である。 
【００６８】
このような過程を整理すれば、一つのバンクの特定ラインに該当する画像データに対するアクセスがなされる間に、次バンクの特定ラインに該当する画像データに対するアクセス命令がなされることができる。このような動作に基づいて、図９のDATA００乃至DATA０３に対するアクセスとDATA１０乃至DATA１３に対するアクセスが連続的に発生するので、不必要なクロックのための期間の発生を防ぐことができる。 
【００６９】
従来のメモリー制御システムにおいては、バンクインターリビング方式で所定個未満のデータをアクセスするためには、その構造が複雑となる問題点が発生する。これに比べて、本発明のメモリー制御システムにおいては、アクセスを要請するバスマスターによって、ブロックモード信号及び画像ブロック情報に基づいてアクセスの形態が既に決定されてメモリーコントローラーに伝逹され、画像ブロックの各画像ラインが順次に各バンクの同一なローアドレス領域に貯蔵されるので、一つのバンクに対するRAS命令とCAS命令との間に、次バンクに対するRAS命令とCAS命令が遂行されることができ、予備の命令の充填は次バンクに対する読み取り動作の間にすることができる。 
【００７０】
したがって、本発明のメモリー制御システムは簡単な構造で、アクセスされる画像ブロックのサイズによる影響を少なく受けながらも不必要なクロックのための期間の発生を防ぐことができる。 
【００７１】
また、一般的な画像処理のようなメモリーアクセスは、一度に多くのラインをアクセスするとか多くのバンクのアクセスを要求するが、従来のメモリー制御システムは、一つのマスター内で一度に二つ以上のアクセスをすることは不可能である。しかし、発明のメモリー制御システムは、画像ブロックを構成する各画像ラインのデータを順次に各バンクのアドレスに貯蔵するので、このような問題点を解決することができる
このように、本発明が属する技術分野の当業者は、本発明のその技術的思想や必須な構成特徴を変更しなくても、他の具体的な形態で実施することができるということを理解することができるはずである。従って、以上で記述した実施例は例示的なことに過ぎなく、限定的なことではないこととして理解しなければならない。 
【００７２】
本発明は、前記した詳細な説明より後述する特許請求範囲によって示され、特許請求範囲の範囲、そしてそれに均等する概念から導出される全ての変更または変形された形態は、本発明の範囲に含まれることに解釈される。
【００７３】
例えば、本発明のメモリー制御システムは、画像データを処理することに利用されることができるだけでなく、一般的なデータを処理する時にも適用が可能である。
【図面の簡単な説明】
【００７４】
【図１】画像データをメモリーに貯蔵する従来の方法を説明するための図である。
【００７５】
【図２】従来のメモリー制御システムのブロック構成図である。
【図３ａ】従来のメモリー制御システムにおいてバスマスターとスレーブら間のデータアクセス時の仲裁のためのタイミング図である。
【図３ｂ】従来のメモリー制御システムのバンクインターリビング動作によるタイミング図である。
【図４】本発明によるメモリー制御システムの動作の概念を説明するための図である。
【図５】本発明によるメモリー制御システムのブロック構成図である。
【図６】本発明によって貯蔵された画像データにアクセスするためのアドレスマップを示す図である。
【図７】本発明のメモリー制御システムの動作によって読出されるとか貯蔵される画像データを示す図である。
【図８】図７の画像ブロックに該当する画像データを示す図である。
【図９】図８の画像データにアクセスするために本発明によるメモリー制御システムの動作によるコマンド及びアドレス入力タイミング図である。
【符号の説明】
【００７６】
５１０  メモリー部、５１０a、５１０b、５１０c、５１０d  複数のバンク、５２０a、５２０b、５２０c  バスマスター、５３０  仲裁部、５３５  バスマスター選択部、５４０  メモリーコントローラー。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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