(57)【要約】      （修正有）【課題】薄膜トランジスタの結晶質半導体層における活性領域に含まれる触媒元素の濃度を十分に低減させ、そのような装置を、工程数を増やす事なく、かつ低コストに製造する事を提供する。【解決手段】薄膜トランジスタ１０は、チャネル領域７、ソースおよびドレイン領域９を含む結晶質領域を有する半導体層１３と、半導体層１３の少なくともチャネル領域７、ソースおよびドレイン領域９の上に形成されたゲート絶縁膜３と、ゲート絶縁膜３を介してチャネル領域７に対向するように形成されたゲート電極５とを有し、半導体層１３は、ソースおよびドレイン領域９よりも高い濃度で触媒元素を含むゲッタリング領域１１をさらに有し、ゲッタリング領域１１の上のゲート絶縁膜３は、ゲート絶縁膜３のうち少なくともゲート電極５と半導体層１３との間に位置する部分よりも薄い。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの薄膜トランジスタを備えた半導体装置であって、
前記少なくとも１つの薄膜トランジスタは、
チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、
前記半導体層の少なくとも前記チャネル領域、前記ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有し、
前記半導体層は、前記ソース領域およびドレイン領域よりも高い濃度で触媒元素を含むゲッタリング領域をさらに有し、
前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分は、第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１絶縁膜と組成または密度の異なる第２絶縁膜とを含む積層構造を有しており、
前記ゲート絶縁膜は前記ゲッタリング領域上にも形成されており、前記ゲッタリング領域上の前記ゲート絶縁膜は、前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分よりも薄い半導体装置。
【請求項２】
前記ゲッタリング領域上の前記ゲート絶縁膜は、前記ゲート絶縁膜のうち前記ソースおよびドレイン領域上の前記ゲート絶縁膜よりも薄い半導体装置。
【請求項３】
前記ゲッタリング領域上の前記ゲート絶縁膜は、前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分よりも、少なくとも一層以上少ない絶縁膜から構成されている請求項１または２に記載の半導体装置。
【請求項４】
前記ゲッタリング領域上の前記ゲート絶縁膜は、前記ソースおよびドレイン領域上の前記ゲート絶縁膜よりも、少なくとも一層以上少ない絶縁膜から構成されている請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分は、前記第１および第２絶縁膜からなる二層構造を有しており、
前記第１絶縁膜は、前記半導体層のうち少なくとも前記チャネル領域、前記ソース領域、前記ドレイン領域および前記ゲッタリング領域上に形成されており、
前記第２絶縁膜は前記ゲッタリング領域上に形成されていない、または、前記第２絶縁膜は前記ゲッタリング領域上に形成されており、前記ゲッタリング領域上の前記第２絶縁膜は、前記第２絶縁膜のうち前記ゲート電極と前記半導体層との間に位置する部分よりも薄い請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ソースおよびドレイン領域上の前記ゲート絶縁膜は、前記第１および第２絶縁膜からなる二層構造を有している請求項５に記載の半導体装置。
【請求項７】
前記第１絶縁膜および前記第２絶縁膜は、酸化ケイ素または窒化ケイ素から形成されており、前記第１絶縁膜および前記第２絶縁膜におけるケイ素の組成率は互いに異なる請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第１絶縁膜は酸化ケイ素を主成分として含み、前記第２絶縁膜は窒化ケイ素を主成分として含んでいる請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記ゲッタリング領域に含まれる前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を含む請求項１から８のいずれかに記載の半導体装置
【請求項１０】
前記ゲッタリング領域における前記触媒元素の濃度は５×１０18ａｔｏｍｓ／ｃｍ3以上である請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記ゲッタリング領域は、前記半導体層のうち前記少なくとも１つの薄膜トランジスタの動作時に電子または正孔が移動する領域以外の領域に形成されている請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記ゲッタリング領域は、少なくとも前記チャネル領域とは接しないように形成される請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記ゲッタリング領域では、前記ソースおよびドレイン領域、および／または前記チャネル領域よりも、非晶質成分の割合が多く結晶質成分の割合が少ない請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
前記ゲッタリング領域は、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とを含む請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記ゲッタリング領域は、前記ｎ型を付与する不純物元素を１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含み、前記ｐ型を付与する不純物元素を１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含む請求項１４に記載の半導体装置。
【請求項１６】
前記半導体層において少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている、請求項１から１５のいずれかに記載の半導体装置。
【請求項１７】
前記半導体層において少なくとも前記チャネル領域は複数の結晶ドメインを有し、前記結晶ドメインのドメイン径は２μｍ以上１０μｍ以下である、請求項１から１６のいずれかに記載の半導体装置。
【請求項１８】
前記ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素の合金材料の一種または複数種から形成されている請求項１から１７のいずれかに記載の半導体装置。
【請求項１９】
前記半導体層の前記チャネル領域と前記ソースおよびドレイン領域との間に、低濃度不純物領域をさらに備えた請求項１から１８のいずれかに記載の半導体装置。
【請求項２０】
前記少なくとも１つの薄膜トランジスタはＮチャネル型薄膜トランジスタである請求項１から１９のいずれかに記載の半導体装置。
【請求項２１】
前記ゲッタリング領域は、前記ソース領域あるいはドレイン領域よりも高い濃度でｎ型を付与する周期表第５族Ｂに属する不純物元素を含む請求項２０に記載の半導体装置。
【請求項２２】
Ｐチャネル型薄膜トランジスタをさらに備え、
前記Ｐチャネル型薄膜トランジスタは、
チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有し、
前記半導体層は、前記ソース領域およびドレイン領域よりも高い濃度で触媒元素を含むゲッタリング領域をさらに有し、
前記ゲート絶縁膜のうち前記ゲート電極と前記半導体層との間に位置する部分は、前記第１絶縁膜および前記第２絶縁膜を含む積層構造を有し、
Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜は、前記Ｎチャネル型および前記Ｐチャネル型薄膜トランジスタにおける前記ゲート絶縁膜のうち前記ゲート電極と前記半導体層との間に位置する部分よりも薄い請求項２０または２１に記載の半導体装置。
【請求項２３】
前記Ｎチャネル型およびＰチャネル型薄膜トランジスタにおいて、前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分は、前記第１および第２絶縁膜からなる二層構造を有しており、前記第１絶縁膜は、前記半導体層のうち少なくとも前記チャネル領域、前記ソース領域、前記ドレイン領域および前記ゲッタリング領域上に形成されており、
前記Ｐチャネル型薄膜トランジスタにおいて、前記第２絶縁膜は、前記ゲッタリング領域、前記ソース領域および前記ドレイン領域上に形成されていない、または、前記第２絶縁膜は前記ゲッタリング領域、前記ソース領域および前記ドレイン領域上に形成されており、前記ゲッタリング領域、前記ソースおよび前記ドレイン領域上の前記第２絶縁膜は、前記第２絶縁膜のうち前記ゲート電極と前記半導体層との間に位置する部分よりも薄い請求項２２に記載の半導体装置。
【請求項２４】
薄膜トランジスタを備えた半導体装置の製造方法であって、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、
前記結晶質半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する工程と、
前記島状半導体層上に、組成または密度の互いに異なる２層の絶縁膜を含む積層絶縁膜を形成する工程と、
前記積層絶縁膜のうち、前記島状半導体層の少なくともゲッタリング領域となる領域上に位置する部分を薄膜化することによって、ゲッタリング領域となる領域上でチャネル領域となる領域上よりも薄いゲート絶縁膜を形成する工程と
前記島状半導体層のうち少なくとも前記ゲッタリング領域となる領域に、ゲッタリング能力を有するゲッタリング元素を添加する工程と、
前記島状半導体層に対して第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する半導体装置の製造方法。
【請求項２５】
前記ゲート絶縁膜を形成する工程は、前記積層絶縁膜のうち、前記島状半導体層の少なくともゲッタリング領域となる領域上に位置する部分の少なくとも最上層を除去する工程を含む請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記ゲート絶縁膜を形成する工程において、前記積層絶縁膜のうち少なくとも最下層は除去されずに残される請求項２４に記載の半導体装置の製造方法。
【請求項２７】
前記積層絶縁膜を形成する工程は、
前記半導体層上に下層絶縁膜を形成する工程と、
前記下層絶縁膜上に、前記下層絶縁膜における組成または密度と異なる組成または密度を有する上層絶縁膜を形成する工程と
を含み、
前記ゲート絶縁膜を形成する工程は、
前記上層絶縁膜のうち、前記島状半導体層の少なくともゲッタリング領域となる領域上に位置する部分を薄膜化あるいは除去する工程を含む請求項２４から２６のいずれかに記載の半導体装置の製造方法。
【請求項２８】
前記上層絶縁膜のうち、前記島状半導体層の少なくともゲッタリング領域となる領域上に位置する部分を薄膜化あるいは除去する工程は、前記下層絶縁膜をエッチングストッパーとして行われる請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記ゲート絶縁膜を形成する工程は、前記島状半導体層のゲッタリング領域となる領域上でソースおよびドレイン領域となる領域上よりも薄いゲート絶縁膜を形成する工程であり、
前記島状半導体層のうちソースおよびドレイン領域となる領域に、前記ゲート絶縁膜を介して不純物元素を添加する工程（Ａ）をさらに含み、
前記島状半導体層のうち少なくとも前記ゲッタリング領域となる領域に、ゲッタリング能力を有するゲッタリング元素を添加する工程は、前記島状半導体層のうち前記ゲッタリング領域となる領域に、前記ゲート絶縁膜を介して前記不純物元素を前記ゲッタリング元素として添加する工程（Ｂ）を含み、
前記工程（Ａ）および（Ｂ）は、同一のエッチング装置内で同一のマスクを用いて行われる請求項２４から２８のいずれかに記載の半導体装置の製造方法。
【請求項３０】
Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、
前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、
前記島状半導体層上に下層絶縁膜および前記下層絶縁膜と組成または密度の異なる上層絶縁膜をこの順で形成することにより、前記下層および上層絶縁膜を含む積層絶縁膜を形成する工程と、
前記積層絶縁膜上にゲート電極を形成する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とを露呈し、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及び前記Ｎチャネル型薄膜トランジスタのゲート電極を覆う第１のマスクを形成する工程と、
前記第１のマスク及びＰチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、前記積層絶縁膜を介してｐ型を付与する不純物元素をドープする工程と、
前記上層絶縁膜のうち、前記第１のマスクおよび前記Ｐチャネル型薄膜トランジスタの前記ゲート電極より露呈している領域を除去または薄膜化することにより、下層絶縁膜から形成される第１絶縁膜と上層絶縁膜から形成される第２絶縁膜とを含むゲート絶縁膜を形成する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域を露呈し、前記Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタの前記ゲート電極を覆う第２のマスクを形成する工程と、
前記島状半導体層のうち前記第２のマスクから露呈している領域に、ゲート絶縁膜を介してｎ型を付与する不純物元素をドープすることにより、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程と、
第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する半導体装置の製造方法。
【請求項３１】
Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、
前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、
前記島状半導体層上に下層絶縁膜および前記下層絶縁膜と組成または密度の異なる上層絶縁膜をこの順で形成することにより、前記下層および上層絶縁膜を含む積層絶縁膜を形成する工程と、
前記積層絶縁膜上にゲート電極を形成する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とを露呈し、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及び前記Ｎチャネル型薄膜トランジスタのゲート電極を覆う第１のマスクを形成する工程と、
前記上層絶縁膜のうち、前記第１のマスク及びＰチャネル型薄膜トランジスタの前記ゲート電極から露呈している領域を除去または薄膜化することにより、下層絶縁膜から形成される第１絶縁膜と上層絶縁膜から形成される第２絶縁膜とを含むゲート絶縁膜を形成する工程と、
前記第１のマスクおよび前記Ｐチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、前記第１絶縁膜を介して、前記島状半導体層にｐ型を付与する不純物元素をドープする工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域を露呈し、前記Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタの前記ゲート電極を覆う第２のマスクを形成する工程と、
前記島状半導体層のうち前記第２のマスクから露呈している領域に、ゲート絶縁膜を介してｎ型を付与する不純物元素をドープすることにより、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程と、
第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する半導体装置の製造方法。
【請求項３２】
Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、
前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、
前記島状半導体層上に下層絶縁膜および前記下層絶縁膜と組成または密度の異なる上層絶縁膜をこの順で形成することにより、前記下層および上層絶縁膜を含む積層絶縁膜を形成する工程と、
前記積層絶縁膜上にゲート電極を形成する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とが露呈し、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及び前記Ｎチャネル型薄膜トランジスタのゲート電極を覆う第１のマスクを形成する工程と、
前記第１のマスクおよび前記Ｐチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、前記積層絶縁膜を介して、前記島状半導体層にｐ型を付与する不純物元素をドープする工程と、
前記上層絶縁膜のうち、前記第１のマスク及び前記Ｐチャネル型薄膜トランジスタの前記ゲート電極から露呈している領域を除去または薄膜化することにより、下層絶縁膜から形成される第１絶縁膜と上層絶縁膜から形成される第２絶縁膜とを含むゲート絶縁膜を形成する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちソース領域、ドレイン領域およびゲッタリング領域となる領域と、前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域とを露呈し、前記Ｎチャネル型薄膜トランジスタのＬＤＤ領域となる領域と、前記Ｐチャネル型薄膜トランジスタのソースおよびドレイン領域となる領域と、前記Ｐチャネル型薄膜トランジスタの前記ゲート電極とを覆う第２のマスクを形成する工程と、
前記島状半導体層のうち前記第２のマスクから露呈している領域に、ゲート絶縁膜を介してｎ型を付与する不純物元素をドープすることにより、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程と、
第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する半導体装置の製造方法。
【請求項３３】
Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、
結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、
前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、
前記島状半導体層上に下層絶縁膜および前記下層絶縁膜と組成または密度の異なる上層絶縁膜をこの順で形成することにより、前記下層および上層絶縁膜を含む積層絶縁膜を形成する工程と、
前記積層絶縁膜上にゲート電極を形成する工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とが露呈し、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及び前記Ｎチャネル型薄膜トランジスタのゲート電極を覆う第１のマスクを形成する工程と、
前記上層絶縁膜のうち、前記第１のマスク及び前記Ｐチャネル型薄膜トランジスタの前記ゲート電極から露呈している領域を除去または薄膜化することにより、下層絶縁膜から形成される第１絶縁膜と上層絶縁膜から形成される第２絶縁膜とを含むゲート絶縁膜を形成する工程と、
前記第１のマスクおよび前記Ｐチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、前記第１絶縁膜を介して、前記島状半導体層にｐ型を付与する不純物元素をドープする工程と、
前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちソース領域、ドレイン領域およびゲッタリング領域となる領域と、前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域とを露呈し、前記Ｎチャネル型薄膜トランジスタのＬＤＤ領域となる領域と、前記Ｐチャネル型薄膜トランジスタのソースおよびドレイン領域となる領域と、前記Ｐチャネル型薄膜トランジスタの前記ゲート電極とを覆う第２のマスクを形成する工程と、
前記島状半導体層のうち前記第２のマスクから露呈している領域に、ゲート絶縁膜を介してｎ型を付与する不純物元素をドープすることにより、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程と、
第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する半導体装置の製造方法。
【請求項３４】
前記ゲート絶縁膜を形成する工程は、前記上層絶縁膜に対するエッチング速度が前記下層絶縁膜に対するエッチング速度よりも大きくなるようなエッチング条件で、前記上層絶縁膜をエッチングする工程を含む請求項３０から３３のいずれかに記載の半導体装置の製造方法。
【請求項３５】
前記ゲート絶縁膜を形成する工程は、前記下層絶縁膜をエッチングストッパー膜として用いて前記上層絶縁膜をエッチングする工程を含む請求項３０から３４のいずれかに記載の半導体装置の製造方法。
【請求項３６】
前記積層絶縁膜を形成する工程は、酸化ケイ素を主成分とする下層絶縁膜を形成する工程と、窒化ケイ素を主成分とする上層絶縁膜を形成する工程とを含む請求項３０から３５のいずれかに記載の半導体装置の製造方法。
【請求項３７】
前記積層絶縁膜を形成する工程は、前記下層絶縁膜を形成した後、大気中に曝すこと無く前記上層絶縁膜を形成する工程を含む請求項３０から３６のいずれかに記載の半導体装置の製造方法。
【請求項３８】
前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程は、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちソース領域及びドレイン領域となる領域に比べて、前記Ｎチャネル型及びＰチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域で、より結晶破壊が進んで非晶質化されやすいドーピング条件にて前記ｎ型を付与する不純物元素をドープする工程を含む請求項３０から３７のいずれかに記載の半導体装置の製造方法。
【請求項３９】
前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程は、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域に比べて、前記Ｎチャネル型及びＰチャネル型薄膜トランジスタのゲッタリング領域では、ラマン分光スペクトルの非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが大きくなるように、前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域と、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域とを形成する工程である請求項３０から３８のいずれかに記載の半導体装置の製造方法。
【請求項４０】
第２の加熱処理工程の後でも、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域に比べて、前記Ｎチャネル型及びＰチャネル型薄膜トランジスタのゲッタリング領域では、ラマン分光スペクトルの非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが大きい状態が保持される請求項３９に記載の半導体装置の製造方法。
【請求項４１】
前記ゲッタリング領域は、前記島状半導体層のうち電子または正孔が移動する領域以外の領域に形成される請求項２４から４０のいずれかに記載の半導体装置の製造方法。
【請求項４２】
前記ゲッタリング領域は、前記ソース領域またはドレイン領域と接し、前記チャネル領域および前記ＬＤＤ領域とは接しないように形成される請求項２４から４１のいずれかに記載の半導体装置の製造方法。
【請求項４３】
前記第２の加熱処理工程の後、少なくとも前記ソース領域あるいはドレイン領域の一部を含むコンタクト部に電気的に接続される配線を形成する工程を更に包含する請求項２４から４２のいずれかに記載の半導体装置の製造方法。
【請求項４４】
前記第２の加熱処理工程により、前記島状半導体層のうち、少なくとも前記ソース領域およびドレイン領域にドープされた前記ｎ型不純物あるいは／およびｐ型不純物の活性化を行う請求項２４から４３のいずれかに記載の半導体装置の製造方法
【請求項４５】
前記結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程は、
開口部を有するマスクを前記非晶質半導体膜上に形成する工程と、
前記開口部を通して前記触媒元素を前記非晶質半導体膜の選択された領域に添加する工程と
を含む請求項２４から４４のいずれかに記載の半導体装置の製造方法。
【請求項４６】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、およびＣｕからなる群から選択された少なくとも１種の元素を含む請求項２４から４５のいずれかに記載の半導体装置の製造方法。
【請求項４７】
前記第１の加熱処理工程の後、前記半導体膜にレーザー光を照射する工程を更に包含する請求項２４から４６のいずれかに記載の半導体装置の製造方法。
【請求項４８】
請求項１から２３のいずれかに記載の半導体装置を備えた電子機器。
【請求項４９】
前記半導体装置を用いて表示動作が実行される表示部を備えた請求項４８に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」と略す。）を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、大型で高解像度の液晶表示装置や有機ＥＬ表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成する試みがなされている。特に、同一基板上に画素部および駆動回路が設けられた液晶表示装置は、パーソナルコンピュータ（ＰＣ）向けのモニターとしてだけでなく、様々な用途に用いられてきており、一般家庭の中に進出し始めている。例えば、ＣＲＴ（Ｃａｔｈｏｄｅ−ｒａｙ  Ｔｕｂｅ）のかわりにテレビジョンとして液晶ディスプレイが、また、娯楽として映画を観たりゲームをしたりするための液晶フロントプロジェクターが、一般家庭に導入されるようになり、液晶表示装置の市場規模はかなりの勢いで大きくなってきている。さらに、ガラス基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発もさかんに進められている。
【０００３】
高解像度な画像表示を行おうとすると画素に書き込む情報量が増え、さらにその情報は短時間で書き込まれなければ、そのような膨大な情報量を有する高精細な画像を動画表示したりすることは不可能である。そのため、駆動回路に用いられるＴＦＴは、より高速で動作することが求められている。高速動作を可能にするためには、高い電界効果移動度が得られる良好な結晶性を有する結晶質半導体膜を用いてＴＦＴを形成することが求められている。
【０００４】
ガラス基板上に良質な結晶質半導体膜を得る方法として、本発明者らは、非晶質半導体膜に結晶化を促進する作用を有する金属元素（触媒元素）を添加した後、加熱処理を施すことにより、従来より低温・短時間の加熱処理で、結晶の配向性が揃った良好な半導体膜が得られる技術を開発している。
【０００５】
しかし、触媒元素を用いて得られた結晶質ケイ素膜をそのまま半導体層として用いて作製されたＴＦＴには、オフ電流が突発的に増加してしまうという問題がある。結晶質ケイ素膜中では触媒元素が不規則に偏析しており、特に結晶粒界においてこのような偏析が顕著であることが確認されている。この偏析された触媒元素が、電流の逃げ道（リークパス）となり、オフ電流の突発的な増加を引き起こしているのではないかと考えられる。そこで、結晶質ケイ素膜の作製工程の後、触媒元素を半導体膜中から移動させて、半導体膜中の触媒元素濃度を低減させる必要がある。なお、本明細書では、半導体膜あるいは半導体膜のうちの所定の領域（チャネル領域や活性領域）から触媒元素を取り除くことを「ゲッタリング」と称する。
【０００６】
ゲッタリングを行うために、従来から様々な方法が提案されている。例えば特許文献１には、触媒元素を用いて結晶化された結晶質ケイ素膜の一部に、ゲッタリング領域として非晶質化された領域（非晶質領域）を形成する方法が開示されている。特許文献１の方法によると、非晶質領域が形成された結晶質ケイ素膜に対して加熱処理を行うことにより、非晶質領域の格子欠陥を利用して、そこに触媒元素を移動（ゲッタリング）させることができる。また、このような非晶質領域を、結晶質ケイ素膜のうち半導体素子形成領域以外に形成する方法と、結晶質ケイ素膜のうちＴＦＴのソース領域またはドレイン領域となる領域をゲッタリング領域として利用する方法とが開示されている。
【０００７】
しかしながら、結晶質ケイ素膜のうち半導体素子形成領域以外に非晶質ケイ素膜を形成する方法では、ゲッタリングのための工程付加によるプロセスの複雑化および高コスト化が問題となる。ソース領域またはドレイン領域となる領域をゲッタリング領域として利用する方法によると、製造工程が簡略化できるので、上記問題は改善されるが、非晶質領域のままではソース領域やドレイン領域として機能しないため、レーザー光などを用いて非晶質領域を活性化させる付加工程が必要となる。この付加工程で用いるレーザー照射装置は、高価であると共に装置構造が複雑であり、メンテナンス性も良くない。よって、装置面で製造コストが大きくなるので、必要不可欠な工程以外では極力使用したくない装置である。
【０００８】
一方、ゲッタリングのために非晶質領域の格子欠陥を利用する代わりに、触媒元素を移動させる作用を有する周期表第５族Ｂに属する元素（代表的には、リン、ヒ素等：ｎ型を付与する不純物元素でもある）を利用する方法も提案されている。
【０００９】
例えば特許文献２は、リンのもつゲッタリング作用に注目し、ＴＦＴのチャネル形成領域からソースおよびドレイン領域へ触媒元素を移動させることによりゲッタリングを行う方法が提案されている。この方法では、触媒元素を用いて結晶化させた結晶質ケイ素膜から、ＴＦＴの半導体層を形成する。この半導体層を用いてＮチャネル型ＴＦＴを作製する場合は、ソースおよびドレイン領域にリンをドーピングした後、加熱処理することにより、チャネル形成領域中の触媒元素をソースおよびドレイン領域へ移動させる。一方、Ｐチャネル型ＴＦＴを作製する場合には、ゲッタリングに用いるためのリンと、リンの濃度よりも高い濃度のホウ素とをソースおよびドレイン領域にドープする。この後、加熱処理することにより、触媒元素をソースおよびドレイン領域へ移動させる。
【００１０】
特許文献２の方法は、レーザー照射装置を用いないため、前述したような装置面の問題は有していない。しかしながら、特許文献２の方法を用いて薄膜トランジスタを量産することは困難である。その理由を以下に説明する。
【００１１】
特許文献２の方法では、Ｎチャネル型ＴＦＴにおいて、ソース領域およびドレイン領域にドープされたｎ型を付与する５族Ｂに属する元素（リン等）は単独でゲッタリング元素として作用するが、Ｐチャネル型ＴＦＴにおいて、ｐ型を付与する３族Ｂに属する元素（ボロン等）はゲッタリング元素として作用しないため、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域にもゲッタリング元素としてｎ型を付与する５族Ｂに属する元素を添加する必要がある。すなわち、Ｐチャネル型ＴＦＴにおいては、触媒元素に対するゲッタリングのために高濃度にｎ型不純物元素が添加された領域をｐ型に反転させる（カウンタードープという）必要がある。ＴＦＴの半導体層において、ソース領域およびドレイン領域の電気抵抗は、ＴＦＴオン動作時に寄生抵抗となり、ＴＦＴの電流値を低下させるため、出来る限り低抵抗であることが望ましい。しかしながら、ｎ型をｐ型に反転させるためには、ｎ型不純物元素に対して１．５〜３倍以上の濃度のｐ型不純物元素を添加しなければならない。したがって、ゲッタリング効果を上げるためにｎ型を付与する５族Ｂに属する元素の添加量を上げると、ｐ型を付与する３族Ｂに属する元素の添加量もそれを反転させるために非常に高い濃度にまで上げる必要があり、ドーピング装置の処理能力を大きく圧迫していた。
【００１２】
一般的に、特許文献２に開示される方法のように、ソース領域またはドレイン領域をゲッタリング領域として利用する方法では、触媒元素によって半導体素子の特性が低下する可能性がある。例えばＴＦＴ素子において、確率的にＴＦＴオフ時のリーク電流が大きい不良ＴＦＴが出現する。そのようなＴＦＴにおける不良の原因を解析すると、チャネル形成領域とドレイン領域などのゲッタリング領域との接合部、すなわちゲッタリング領域と非ゲッタリング領域との境界部に、触媒元素によるシリサイド化合物が存在していることが確認されている。つまり、触媒元素によってＴＦＴオフ動作時にリーク電流が増大してしまう現象は、チャネル領域とドレイン領域との接合部に存在する触媒元素の偏析によって引き起こされることが判明している。従って、ソース領域またはドレイン領域をゲッタリング領域として利用すると、製造工程を簡略できる一方で、触媒元素によるＴＦＴオフ動作時においてリーク電流が増大する問題を根本的に解決することは難しい。
【００１３】
また、特許文献３は、触媒元素を用いて結晶化された結晶質ケイ素膜の一部にリンなど５族Ｂ元素を選択的に導入し、基板の歪点を超えない温度範囲で加熱処理を行うことによって、５族Ｂの元素が導入された領域に触媒元素を移動（ゲッタリング）させる方法を開示している。このゲッタリング工程の後、５族Ｂの元素が導入された領域（ゲッタリング領域）を除去し、５族Ｂ元素が導入された以外の領域、すなわち触媒元素が除去された領域を使用して半導体装置の活性領域を形成している。
【００１４】
特許文献３の方法では、ゲッタリング領域は、結晶質ケイ素膜のうちＴＦＴの半導体層となる領域以外の領域に設けられるので、上述したカウンタードープを行う必要はない。しかしながら、この方法では、ゲッタリングに対する余分な工程が付加されるのに加え、さらにゲッタリング領域を除去するといった工程が増える。その結果、製造プロセスは複雑化し、製造コストは増加する。また、特許文献３の方法によって完成したＴＦＴは、半導体層内にゲッタリング領域を有していない。ゲッタリング領域を完全に取り除いてしまった場合、もしゲッタリング後に残留している触媒元素があると、ゲッタリング後の熱処理工程等で、そのような触媒元素が再度シリサイド化して析出することがある。
【特許文献１】特開平８−２１３３１７号公報
【特許文献２】特開平８−３３０６０２号公報
【特許文献３】特開平１０−２７０３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このように、従来の方法によると、量産性に優れた実用的なプロセスによって、良好な結晶質半導体膜を得るために非晶質半導体膜に添加される触媒元素に起因する素子特性の低下を十分に抑制できなかった。
【００１６】
本発明は上記問題に鑑みてなされたものであり、その目的は、薄膜トランジスタを備えた半導体装置において、薄膜トランジスタの性能を低下させることなく、結晶質半導体層における活性領域に含まれる触媒元素の濃度を十分に低減することにある。また、そのような装置を、工程数を増やすことなく、かつ低コストに製造することである。
【課題を解決するための手段】
【００１７】
本発明の半導体装置は、少なくとも１つの薄膜トランジスタを備えた半導体装置であって、前記少なくとも１つの薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、前記半導体層の少なくとも前記チャネル領域、前記ソース領域および前記ドレイン領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有し、前記半導体層は、前記ソース領域およびドレイン領域よりも高い濃度で触媒元素を含むゲッタリング領域をさらに有し、前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分は、第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１絶縁膜と組成または密度の異なる第２絶縁膜とを含む積層構造を有しており、前記ゲート絶縁膜は前記ゲッタリング領域上にも形成されており、前記ゲッタリング領域上の前記ゲート絶縁膜は、前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分よりも薄い。
【００１８】
ある好ましい実施形態において、前記ゲッタリング領域上の前記ゲート絶縁膜は、前記ゲート絶縁膜のうち前記ソースおよびドレイン領域上の前記ゲート絶縁膜よりも薄い。
【００１９】
前記ゲッタリング領域上の前記ゲート絶縁膜は、前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分よりも、少なくとも一層以上少ない絶縁膜から構成されていてもよい。
【００２０】
前記ゲッタリング領域上の前記ゲート絶縁膜は、前記ソースおよびドレイン領域上の前記ゲート絶縁膜よりも、少なくとも一層以上少ない絶縁膜から構成されていてもよい。
【００２１】
ある好ましい実施形態において、前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分は、前記第１および第２絶縁膜からなる二層構造を有しており、前記第１絶縁膜は、前記半導体層のうち少なくとも前記チャネル領域、前記ソース領域、前記ドレイン領域および前記ゲッタリング領域上に形成されており、前記第２絶縁膜は前記ゲッタリング領域上に形成されていない、または、前記第２絶縁膜は前記ゲッタリング領域上に形成されており、前記ゲッタリング領域上の前記第２絶縁膜は、前記第２絶縁膜のうち前記ゲート電極と前記半導体層との間に位置する部分よりも薄い。
【００２２】
前記ソースおよびドレイン領域上の前記ゲート絶縁膜は、前記第１および第２絶縁膜からなる二層構造を有していることが好ましい。
【００２３】
好ましくは、前記第１絶縁膜および前記第２絶縁膜は、酸化ケイ素または窒化ケイ素から形成されており、前記第１絶縁膜および前記第２絶縁膜におけるケイ素の組成率は互いに異なる。
【００２４】
前記第１絶縁膜は酸化ケイ素を主成分として含み、前記第２絶縁膜は窒化ケイ素を主成分として含んでいてもよい。
【００２５】
前記ゲッタリング領域に含まれる前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を含んでもいてもよい。
【００２６】
前記ゲッタリング領域における前記触媒元素の濃度は５×１０18ａｔｏｍｓ／ｃｍ3以上であることが好ましい。
【００２７】
前記ゲッタリング領域は、前記半導体層のうち前記少なくとも１つの薄膜トランジスタの動作時に電子または正孔が移動する領域以外の領域に形成されていることが好ましい。
【００２８】
好ましくは、前記ゲッタリング領域は、少なくとも前記チャネル領域とは接しないように形成される。
【００２９】
前記ゲッタリング領域では、前記ソースおよびドレイン領域、および／または前記チャネル領域よりも、非晶質成分の割合が多く結晶質成分の割合が少ないことが好ましい。
【００３０】
前記ゲッタリング領域は、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とを含んでいてもよい。
【００３１】
前記ゲッタリング領域は、前記ｎ型を付与する不純物元素を１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含み、前記ｐ型を付与する不純物元素を１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含んでいてもよい。
【００３２】
前記半導体層において少なくともチャネル領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されていることが好ましい。
【００３３】
前記半導体層において少なくとも前記チャネル領域は複数の結晶ドメインを有し、前記結晶ドメインのドメイン径は２μｍ以上１０μｍ以下であってもよい。
【００３４】
前記ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素の合金材料の一種または複数種から形成されていてもよい。
【００３５】
前記半導体層の前記チャネル領域と前記ソースおよびドレイン領域との間に、低濃度不純物領域をさらに備えていてもよい。
【００３６】
ある好ましい実施形態において、前記少なくとも１つの薄膜トランジスタはＮチャネル型薄膜トランジスタである。
【００３７】
前記ゲッタリング領域は、前記ソース領域あるいはドレイン領域よりも高い濃度でｎ型を付与する周期表第５族Ｂに属する不純物元素を含んでもよい。
【００３８】
ある好ましい実施形態において、Ｐチャネル型薄膜トランジスタをさらに備え、前記Ｐチャネル型薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む結晶質領域を備えた半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを有し、前記半導体層は、前記ソース領域およびドレイン領域よりも高い濃度で触媒元素を含むゲッタリング領域をさらに有し、前記ゲート絶縁膜のうち前記ゲート電極と前記半導体層との間に位置する部分は、前記第１絶縁膜および前記第２絶縁膜を含む積層構造を有し、Ｎチャネル型薄膜トランジスタにおける前記ゲッタリング領域上の前記ゲート絶縁膜は、前記Ｎチャネル型および前記Ｐチャネル型薄膜トランジスタにおける前記ゲート絶縁膜のうち前記ゲート電極と前記半導体層との間に位置する部分よりも薄い。
【００３９】
ある好ましい実施形態では、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタにおいて、前記ゲート絶縁膜のうち少なくとも前記ゲート電極と前記半導体層との間に位置する部分は、前記第１および第２絶縁膜からなる二層構造を有しており、前記第１絶縁膜は、前記半導体層のうち少なくとも前記チャネル領域、前記ソース領域、前記ドレイン領域および前記ゲッタリング領域上に形成されており、前記Ｐチャネル型薄膜トランジスタにおいて、前記第２絶縁膜は、前記ゲッタリング領域、前記ソース領域、および前記ドレイン領域上に形成されていない、または、前記第２絶縁膜は前記ゲッタリング領域、前記ソース領域、および前記ドレイン領域上に形成されており、前記ゲッタリング領域、前記ソースおよび前記ドレイン領域上の前記第２絶縁膜は、前記第２絶縁膜のうち前記ゲート電極と前記半導体層との間に位置する部分よりも薄い。
【００４０】
本発明の半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、前記結晶質半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する工程と、前記島状半導体層上に、組成または密度の互いに異なる２層の絶縁膜を含む積層絶縁膜を形成する工程と、前記積層絶縁膜のうち、前記島状半導体層の少なくともゲッタリング領域となる領域上に位置する部分を薄膜化することによって、ゲッタリング領域となる領域上でチャネル領域となる領域上よりも薄いゲート絶縁膜を形成する工程と前記島状半導体層のうち少なくとも前記ゲッタリング領域となる領域に、ゲッタリング能力を有するゲッタリング元素を添加する工程と、前記島状半導体層に対して第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００４１】
前記ゲート絶縁膜を形成する工程は、前記積層絶縁膜のうち、前記島状半導体層の少なくともゲッタリング領域となる領域上に位置する部分の少なくとも最上層を除去する工程を含んでもよい。
【００４２】
前記ゲート絶縁膜を形成する工程において、前記積層絶縁膜のうち少なくとも最下層を除去せずに残してもよい。
【００４３】
ある好ましい実施形態において、前記積層絶縁膜を形成する工程は、前記半導体層上に下層絶縁膜を形成する工程と、前記下層絶縁膜上に、前記下層絶縁膜における組成または密度と異なる組成または密度を有する上層絶縁膜を形成する工程とを含み、前記ゲート絶縁膜を形成する工程は、前記上層絶縁膜のうち、前記島状半導体層の少なくともゲッタリング領域となる領域上に位置する部分を薄膜化あるいは除去する工程を含む。
【００４４】
前記上層絶縁膜のうち、前記島状半導体層の少なくともゲッタリング領域となる領域上に位置する部分を薄膜化あるいは除去する工程は、前記下層絶縁膜をエッチングストッパーとして行われることが好ましい。
【００４５】
ある好ましい実施形態において、前記ゲート絶縁膜を形成する工程は、前記島状半導体層のゲッタリング領域となる領域上でソースおよびドレイン領域となる領域上よりも薄いゲート絶縁膜を形成する工程であり、前記島状半導体層のうちソースおよびドレイン領域となる領域に、前記ゲート絶縁膜を介して不純物元素を添加する工程（Ａ）をさらに含み、前記島状半導体層のうち少なくとも前記ゲッタリング領域となる領域に、ゲッタリング能力を有するゲッタリング元素を添加する工程は、前記島状半導体層のうち前記ゲッタリング領域となる領域に、前記ゲート絶縁膜を介して前記不純物元素を前記ゲッタリング元素として添加する工程（Ｂ）を含み、前記工程（Ａ）および（Ｂ）は、同一のエッチング装置内で同一のマスクを用いて行われる。
【００４６】
本発明の他の半導体装置の製造方法は、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、前記島状半導体層上に下層絶縁膜および前記下層絶縁膜と組成または密度の異なる上層絶縁膜をこの順で形成することにより、前記下層および上層絶縁膜を含む積層絶縁膜を形成する工程と、前記積層絶縁膜上にゲート電極を形成する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とを露呈し、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及び前記Ｎチャネル型薄膜トランジスタのゲート電極を覆う第１のマスクを形成する工程と、前記第１のマスク及びＰチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、それより露呈している領域の前記半導体層に対し、前記積層絶縁膜を介してｐ型を付与する不純物元素をドープする工程と、前記上層絶縁膜のうち、前記第１のマスクおよび前記Ｐチャネル型薄膜トランジスタの前記ゲート電極より露呈している領域を除去または薄膜化することにより、下層絶縁膜から形成される第１絶縁膜と上層絶縁膜から形成される第２絶縁膜とを含むゲート絶縁膜を形成する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域を露呈し、前記Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタの前記ゲート電極を覆う第２のマスクを形成する工程と、前記島状半導体層のうち前記第２のマスクから露呈している領域に、ゲート絶縁膜を介してｎ型を付与する不純物元素をドープすることにより、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程と、第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００４７】
本発明のさらに他の半導体装置の製造方法は、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、前記島状半導体層上に下層絶縁膜および前記下層絶縁膜と組成または密度の異なる上層絶縁膜をこの順で形成することにより、前記下層および上層絶縁膜を含む積層絶縁膜を形成する工程と、前記積層絶縁膜上にゲート電極を形成する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とを露呈し、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及び前記Ｎチャネル型薄膜トランジスタのゲート電極を覆う第１のマスクを形成する工程と、前記上層絶縁膜のうち、前記第１のマスク及びＰチャネル型薄膜トランジスタの前記ゲート電極から露呈している領域を除去または薄膜化することにより、下層絶縁膜から形成される第１絶縁膜と上層絶縁膜から形成される第２絶縁膜とを含むゲート絶縁膜を形成する工程と、前記第１のマスクおよび前記Ｐチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、前記第１絶縁膜を介して、前記島状半導体層にｐ型を付与する不純物元素をドープする工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層全体と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層のゲッタリング領域となる領域を露呈し、前記Ｐチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及びＰチャネル型薄膜トランジスタの前記ゲート電極を覆う第２のマスクを形成する工程と、前記島状半導体層のうち前記第２のマスクから露呈している領域に、ゲート絶縁膜を介してｎ型を付与する不純物元素をドープすることにより、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程と、第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００４８】
本発明のさらに他の半導体装置の製造方法は、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、前記島状半導体層上に下層絶縁膜および前記下層絶縁膜と組成または密度の異なる上層絶縁膜をこの順で形成することにより、前記下層および上層絶縁膜を含む積層絶縁膜を形成する工程と、前記積層絶縁膜上にゲート電極を形成する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とが露呈し、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及び前記Ｎチャネル型薄膜トランジスタのゲート電極を覆う第１のマスクを形成する工程と、前記第１のマスクおよび前記Ｐチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、前記積層絶縁膜を介して、前記島状半導体層にｐ型を付与する不純物元素をドープする工程と、前記上層絶縁膜のうち、前記第１のマスク及び前記Ｐチャネル型薄膜トランジスタの前記ゲート電極から露呈している領域を除去または薄膜化することにより、下層絶縁膜から形成される第１絶縁膜と上層絶縁膜から形成される第２絶縁膜とを含むゲート絶縁膜を形成する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちソース領域、ドレイン領域およびゲッタリング領域となる領域と、前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域とを露呈し、前記Ｎチャネル型薄膜トランジスタのＬＤＤ領域となる領域と、前記Ｐチャネル型薄膜トランジスタのソースおよびドレイン領域となる領域と、前記Ｐチャネル型薄膜トランジスタの前記ゲート電極とを覆う第２のマスクを形成する工程と、前記島状半導体層のうち前記第２のマスクから露呈している領域に、ゲート絶縁膜を介してｎ型を付与する不純物元素をドープすることにより、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程と、第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００４９】
本発明のさらに他の半導体装置の製造方法は、Ｎチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタを備えた半導体装置の製造方法であって、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む結晶質半導体膜を得る工程と、前記結晶質半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する工程と、前記島状半導体層上に下層絶縁膜および前記下層絶縁膜と組成または密度の異なる上層絶縁膜をこの順で形成することにより、前記下層および上層絶縁膜を含む積層絶縁膜を形成する工程と、前記積層絶縁膜上にゲート電極を形成する工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域と前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層の全体とが露呈し、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域及び前記Ｎチャネル型薄膜トランジスタのゲート電極を覆う第１のマスクを形成する工程と、前記上層絶縁膜のうち、前記第１のマスク及び前記Ｐチャネル型薄膜トランジスタの前記ゲート電極から露呈している領域を除去または薄膜化することにより、下層絶縁膜から形成される第１絶縁膜と上層絶縁膜から形成される第２絶縁膜とを含むゲート絶縁膜を形成する工程と、前記第１のマスクおよび前記Ｐチャネル型薄膜トランジスタの前記ゲート電極をマスクとして、前記第１絶縁膜を介して、前記島状半導体層にｐ型を付与する不純物元素をドープする工程と、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちソース領域、ドレイン領域およびゲッタリング領域となる領域と、前記Ｐチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域とを露呈し、前記Ｎチャネル型薄膜トランジスタのＬＤＤ領域となる領域と、前記Ｐチャネル型薄膜トランジスタのソースおよびドレイン領域となる領域と、前記Ｐチャネル型薄膜トランジスタの前記ゲート電極とを覆う第２のマスクを形成する工程と、前記島状半導体層のうち前記第２のマスクから露呈している領域に、ゲート絶縁膜を介してｎ型を付与する不純物元素をドープすることにより、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタの活性層となる島状半導体層に前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程と、第２の加熱処理を行うことにより、前記島状半導体層中の前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００５０】
ある好ましい実施形態において、前記ゲート絶縁膜を形成する工程は、前記上層絶縁膜に対するエッチング速度が前記下層絶縁膜に対するエッチング速度よりも大きくなるようなエッチング条件で、前記上層絶縁膜をエッチングする工程を含む。
【００５１】
前記ゲート絶縁膜を形成する工程は、前記下層絶縁膜をエッチングストッパー膜として用いて前記上層絶縁膜をエッチングする工程を含んでもよい。
【００５２】
前記積層絶縁膜を形成する工程は、酸化ケイ素を主成分とする下層絶縁膜を形成する工程と、窒化ケイ素を主成分とする上層絶縁膜を形成する工程とを含んでもよい。
【００５３】
前記積層絶縁膜を形成する工程は、前記下層絶縁膜を形成した後、大気中に曝すこと無く前記上層絶縁膜を形成する工程を含んでもよい。
【００５４】
前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程は、前記Ｎチャネル型薄膜トランジスタの活性層となる島状半導体層のうちソース領域及びドレイン領域となる領域に比べて、前記Ｎチャネル型及びＰチャネル型薄膜トランジスタの活性層となる島状半導体層のうちゲッタリング領域となる領域で、より結晶破壊が進んで非晶質化されやすいドーピング条件にて前記ｎ型を付与する不純物元素をドープする工程を含むことが好ましい。
【００５５】
前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域を形成するとともに、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域を形成する工程は、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域に比べて、前記Ｎチャネル型及びＰチャネル型薄膜トランジスタのゲッタリング領域では、ラマン分光スペクトルの非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが大きくなるように、前記Ｎチャネル型薄膜トランジスタにおけるソース領域およびドレイン領域と、前記Ｎチャネル型およびＰチャネル型薄膜トランジスタのそれぞれにおけるゲッタリング領域とを形成する工程であってもよい。
【００５６】
第２の加熱処理工程の後でも、前記Ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域に比べて、前記Ｎチャネル型及びＰチャネル型薄膜トランジスタのゲッタリング領域では、ラマン分光スペクトルの非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃが大きい状態が保持されることが好ましい。
【００５７】
前記ゲッタリング領域は、前記島状半導体層のうち電子または正孔が移動する領域以外の領域に形成されることが好ましい。
【００５８】
前記ゲッタリング領域は、前記ソース領域またはドレイン領域と接し、前記チャネル領域および前記ＬＤＤ領域とは接しないように形成されることが好ましい。
【００５９】
前記第２の加熱処理工程の後、少なくとも前記ソース領域あるいはドレイン領域の一部を含むコンタクト部に電気的に接続される配線を形成する工程を更に包含してもよい。
【００６０】
前記第２の加熱処理工程により、前記島状半導体層のうち、少なくとも前記ソース領域およびドレイン領域にドープされた前記ｎ型不純物あるいは／およびｐ型不純物の活性化を行うこともできる。
【００６１】
ある好ましい実施形態において、前記結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程は、開口部を有するマスクを前記非晶質半導体膜上に形成する工程と、前記開口部を通して前記触媒元素を前記非晶質半導体膜の選択された領域に添加する工程とを含む。
【００６２】
前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、およびＣｕからなる群から選択された少なくとも１種の元素を含んでもよい。
【００６３】
前記第１の加熱処理工程の後、前記半導体膜にレーザー光を照射する工程を更に包含してもよい。
【００６４】
本発明の電子機器は、上記半導体装置を備える。また、前記半導体装置を用いて表示動作が実行される表示部を備えていてもよい。
【発明の効果】
【００６５】
本発明によると、触媒元素を用いて形成された結晶質半導体層の活性領域、特にチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部に残留する触媒元素を十分に低減できる。特に、Ｎチャネル型ＴＦＴにおいて、ソースおよびドレイン領域の高抵抗化を抑えつつ、ゲッタリング能力に優れたゲッタリング領域を形成できる。従って、高信頼性で高性能な薄膜トランジスタを備えた半導体装置を提供できる。さらに、本発明によれば、上記半導体装置を簡易なプロセスで製造できる。
【発明を実施するための最良の形態】
【００６６】
ゲッタリングするためのメカニズムとしては、結晶質半導体膜のうちのある領域の触媒元素に対する固溶度を他の領域よりも上げると、触媒元素がその所定の領域に移動するという作用（第１のゲッタリング作用）によるものと、結晶質半導膜の一領域に触媒元素をトラップするような欠陥あるいは局所的な偏析サイトが形成されると、その領域に触媒元素が移動してトラップされる作用（第２のゲッタリング作用）によるものとがある。
【００６７】
特許文献２および３に開示される方法のように、触媒元素を移動させる作用を有する周期表第５族Ｂに属する元素（ゲッタリング元素）を結晶質ケイ素膜に導入すると、ゲッタリング元素が導入された領域での触媒元素に対する固溶度が上がる。すなわち、第１のゲッタリング作用を利用してゲッタリングの移動が行われる。これに対して、特許文献１に開示される方法では、非晶質領域の格子欠陥が触媒元素をトラップする局所的な偏析サイトとなるので、第２のゲッタリング作用を利用したゲッタリングが行われる。また、非晶質領域における触媒元素の自由エネルギーは結晶質領域よりも低いために、触媒元素が非晶質領域へ拡散し易いような性質も持ち合わせている。
【００６８】
ここで、ゲッタリング工程を簡略化するための有効な方法の一つとして、前述のような、ＴＦＴ半導体層のソース領域またはドレイン領域となる領域に触媒元素を移動させ、チャネル領域から触媒元素を取り除くような方法では、前述の課題に加え、大きな問題点が生じることがわかった。ゲッタリング領域におけるゲッタリング能力を高めるためには、第１のゲッタリング作用および第２のゲッタリング作用を十分に引き出すことが必要である。しかし、結晶質半導体膜のうちＴＦＴのソース領域やドレイン領域となる領域において、ゲッタリング作用を十分に高めることは困難である。なぜなら、ゲッタリング効率を高めるためには、ゲッタリング領域（ソースおよびドレイン領域となる領域）に多量のゲッタリング元素を導入し、さらにその領域を非晶質化させることが有効となるが、このようなプロセスはゲッタリング領域の抵抗値を大きく悪化させる。そのようなゲッタリング領域を、ゲッタリング工程の後にソース領域およびドレイン領域として機能させるのは難しいからである。
【００６９】
ゲッタリング元素を結晶質半導体膜に多量にイオン注入すると、注入された領域の結晶は崩れ非晶質化される。このときの非晶質化は、半導体膜の上面側より開始され、下面側まで完全に非晶質化されてしまうと、その後、加熱処理を行なっても回復しないような状態となる。ソース領域およびドレイン領域をゲッタリング領域として利用する従来の方法では、イオン注入後のゲッタリング領域を、後の加熱処理において、ある程度結晶回復させ、低抵抗化させる必要がある。このため、このような方法では、多量のゲッタリング元素を注入してゲッタリング効率を上げることは難しく、結晶回復できるレベルの注入量に抑えておく必要がある。しかしながら、ゲッタリング元素の注入量が少ないと、ゲッタリング能力が大きく低下するため、ゲッタリング元素の注入量のコントロールが最大の課題となっている。
【００７０】
上記方法をドライバ一体型の液晶表示装置に実際に適用したところ、基板の一部では、ソース領域、ドレイン領域が非晶質化し高抵抗となって、その部分に形成されたＴＦＴのオン特性が不良となり、ドライバ不良が発生した。また、基板の他の一部では、ゲッタリング元素の導入量が少ないために、ゲッタリング不足が生じ、オフ動作時のリーク電流増大により、ライン欠陥や点欠陥が発生した。このように、プロセスマージンが極めて少ないため、上記液晶表示装置の量産に適用できるものではなかった。
【００７１】
特許文献１の方法では、非晶質領域のままではソースおよびドレイン領域として機能しないためレーザー光などを用いて活性化する付加工程が必要としている。但し、上述したように、レーザー照射装置は、高価であると共に装置構造が複雑であり、メンテナンス性も良くないため、結果的に製造コストが大きくなると共に、良品率を低下させる原因にもなる。また、レーザー照射だけでは、チャネル領域とソース領域、ドレイン領域との接合部に生じた結晶欠陥を回復させることができず、信頼性の悪化やオフ動作時のリーク電流の増大などが見られる。また、このようなソース領域およびドレイン領域をそのままゲッタリング領域として利用する従来の方法では、いずれにしても、このチャネル領域とソース・ドレイン領域の接合部はゲッタリング領域と非ゲッタリング領域との境界でもあり、チャネル領域とドレイン領域との接合部に存在する触媒元素の偏析を取り除くことができない。
【００７２】
さらに、特許文献１の方法のように、非晶質状態となっているゲッタリング領域（ソース領域およびドレイン領域）を最終的に結晶化してしまうと、その後のゲッタリング作用は小さくなり、加熱処理で一旦移動させた触媒元素が、その後の工程で逆流することがある。また、製造工程内でこのような触媒元素の逆流がないようにしたとしても、ＴＦＴの駆動で少なからず熱が発生し、一旦ゲッタリング領域に移動させた触媒元素が、ＴＦＴ駆動時にチャネル領域へと逆流し、信頼性において問題が生じる場合が見られる。したがって、ＴＦＴの活性層においてゲッタリング領域を設ける場合には、その領域はＴＦＴ完成時においても同様のゲッタリング状態を維持し、ゲッタリング工程時と同レベルのゲッタリング能力を保つようにしておくことが望ましいことがわかっている。
【００７３】
本発明は、上述したような従来のゲッタリング方法の課題を解決するためになされたものである。以下、図面を参照しながら、本発明による好ましい実施形態の半導体装置を説明する。なお、本明細書における「半導体装置」は、半導体層を活性層として有する薄膜トランジスタを備えていればよく、薄膜トランジスタ、アクティブリクス基板、液晶表示装置などを含む。
【００７４】
本実施形態の半導体装置は、図１に示す薄膜トランジスタ１０を備えている。薄膜トランジスタ１０は、基板１の上に形成され、チャネル領域７と、ソース領域およびドレイン領域９と、ゲッタリング領域１１とを含む結晶質領域を有する半導体層１３と、半導体層１３の上に形成されたゲート絶縁膜３と、ゲート絶縁膜３を介してチャネル領域７に対向するように形成されたゲート電極５とを有する。ゲート絶縁膜３は、半導体層１３のうち少なくともチャネル領域７と、ソース領域およびドレイン領域９と、ゲッタリング領域１１とを覆っている。本実施形態では、ゲート絶縁膜３のうち少なくともゲート電極５と半導体層１３との間に位置する部分は、組成または密度の互いに異なる二層を含む複数の絶縁膜で構成され、かつ、ゲッタリング領域１１の上のゲート絶縁膜３は、ゲート絶縁膜３のうち少なくともゲート電極５と半導体層１３との間に位置する部分よりも薄いことを特徴としている。好ましくは、ゲッタリング領域１１の上のゲート絶縁膜３の厚さは、ソースおよびドレイン領域９の上のゲート絶縁膜３の厚さよりも小さい。
【００７５】
薄膜トランジスタ１０では、ゲート絶縁膜３は、半導体層１３を覆う第１絶縁膜３ａと、第１絶縁膜３ａの上に形成され、少なくともチャネル領域７を覆う第２絶縁膜３ｂとから構成される二層構造を有しているが、組成または密度の互いに異なる２層を含んでいればよく、３層以上の積層構造を有していてもよい。
【００７６】
本実施形態では、薄膜トランジスタ１０の半導体層１３に、ソース領域およびドレイン領域９とは別にゲッタリング領域１１を有している。また、そのゲッタリング領域１１の上に設けられたゲート絶縁膜３の厚さは、チャネル領域７の上よりも薄くなるよう構成される。すなわち、ゲート絶縁膜３を選択的に薄膜化し、その部分にゲッタリング領域１１を形成している。トップゲート型ＴＦＴにおいては、半導体層１３に対する不純物元素の注入は、一般的にゲート絶縁膜３を越して行なわれる。いわゆるゲート絶縁膜３に対してのスルードープである。このとき、半導体層１３に注入される不純物元素の濃度と、その領域での結晶状態（非晶質化度合い）とは、このイオン注入条件（主に加速電圧とドーズ量）とゲート絶縁膜３の厚さによって決まる。
【００７７】
言い換えると、本実施形態では、半導体層１３のうちソースおよびドレイン領域９となる領域以外の領域にゲッタリングのための専用領域１１を設け、半導体層１３の上にゲート絶縁膜３を設ける。このとき、例えば、ゲート絶縁膜３のうち、低抵抗が要求されるソースおよびドレイン領域９の上に位置する部分の厚さが、ゲッタリング能力が要求されるゲッタリング領域１１の上に位置する部分の厚さよりも大きくなるようにゲート絶縁膜３を設け、このゲート絶縁膜越しにスルードーピング処理を行なうと、ゲッタリング領域１１とソースおよびドレイン領域９とを異なるドーピング状態とすることができる。
【００７８】
本実施形態では、ゲッタリング領域１１は、半導体層１３において、薄膜トランジスタ１０の動作時に電子または正孔が移動する領域（活性領域）以外に形成されている。また、ゲッタリング領域１１は、少なくともチャネル領域７とは隣接しない位置に形成されている。
【００７９】
なお、本明細書において、ＴＦＴの「活性層」は、結晶質半導体膜からなる島状半導体層から形成され、チャネル領域、ソースおよびドレイン領域、ゲッタリング領域、ＬＤＤ領域などを含む結晶質半導体層を指す。これに対し、ＴＦＴの「活性領域」は、結晶質半導体層のうちソースおよびドレイン領域、チャネル領域、ＬＤＤ領域などを含み、ゲッタリング領域は含まないものとする。
【００８０】
これにより、薄膜トランジスタ１０の動作時に電子または正孔が移動する領域であるソースおよびドレイン領域９は、ゲッタリングに左右されず、実質上分離した工程で形成されるので、低抵抗化を目的としてｎ型不純物やｐ型不純物の添加量を最適化できる。また、ゲッタリング領域１１の注入量や非晶質化度合いなども、ソースおよびドレイン領域９とは別個に、ゲッタリングの目的のみに絞って最適化することができる。よって、前述のソース／ドレイン領域をゲッタリング領域として利用する従来方法と比べると、本実施形態によるゲッタリング方法は、プロセスの短縮や簡略化はそのままに、プロセスマージンをより広くでき、さらにはゲッタリング能力を大きく高めることができる。また、ドーピング装置のスループットも向上することができる。
【００８１】
さらに、ソースおよびドレイン領域をゲッタリング領域として用いる従来方法とは異なり、ソースおよびドレイン領域９も非ゲッタリング領域となるので、チャネル領域７とソースおよびドレイン領域９との接合部のゲッタリングを、従来方法よりも良好に実効できるので、ＴＦＴ特性上問題となっているオフ動作時のリーク電流の増大をほぼ完全に抑えることができ、さらに高い信頼性も同時に確保することができる。
【００８２】
本実施形態では、前述したように、少なくともチャネル領域７に対応する領域のゲート絶縁膜３が、組成あるいは密度が異なる二層以上の絶縁膜で構成されている。また、ゲッタリング領域１１の上のゲート絶縁膜３は、チャネル領域７のゲート絶縁膜３よりも薄い。例えば、ゲート絶縁膜３のうちゲッタリング領域１１の上に位置する部分が、チャネル領域７の上に位置する部分よりも一層以上少ない層から構成されていてもよいし、あるいは、ゲート絶縁膜３のうちゲッタリング領域１１の上に位置する部分が、ソース領域およびドレイン領域９の上に位置する部分よりも一層以上少ない層から構成されていてもよい。
【００８３】
薄膜トランジスタ１０を備えた半導体装置は、例えば次のような方法で製造できる。
【００８４】
まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜に対して第１の加熱処理を行う。これにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。次いで、結晶質領域を含む半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する。続いて、島状半導体層上に、組成あるいは密度が互いに異なる複数の絶縁膜を積層させることにより、積層構造を有する絶縁膜（積層絶縁膜）を形成する。
【００８５】
上記積層絶縁膜のうち、少なくとも島状半導体層においてゲッタリング領域となる領域の上に位置する部分を選択的にエッチングして薄膜化する。このとき、積層構造を有する絶縁膜のうち、ゲッタリング領域となる領域上に位置する少なくとも最上層の絶縁膜はエッチング除去されることが好ましい。また、積層構造を有する絶縁膜のうち、少なくとも最下層の絶縁膜はエッチングされずに、ゲッタリング領域となる領域上に残ることが好ましい。このようにして、ゲッタリング領域上で他の領域上よりも薄いゲート絶縁膜が形成される。
【００８６】
この後、島状半導体層のうち少なくともゲッタリング領域に、ゲッタリング能力を持つゲッタリング元素をドープする。次いで、島状半導体層に対して第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
【００８７】
上述したように、本実施形態では、ゲッタリング領域上の厚さが、ソース領域およびドレイン領域上の厚さよりも小さいゲート絶縁膜を形成するが、そのためには、ゲッタリング領域上のゲート絶縁膜を局所的に薄くするためのエッチング工程が必要である。このとき、本出願人による未公開の特願２００４−５６３５８号明細書で提案しているように、単層構造を有する絶縁膜に対して選択的なエッチングを行おうとすると、基板間および基板面内におけるエッチング量のバラツキを避けることができず、ゲッタリング領域上に位置するゲート絶縁膜の厚さは大きく変動してしまうおそれがある。ゲッタリング領域上のゲート絶縁膜の厚さが変動すると、ゲッタリング領域に入るゲッタリング元素の量およびゲッタリング領域の結晶状態が変動し、ゲッタリング能力が変動する。その結果、安定したゲッタリング処理を行うことは難しいという問題がある。
【００８８】
これに対し、本実施形態では、密度あるいは組成が互いに異なる二層以上の積層構造を有する絶縁膜に対して、上記のような選択的なエッチングを行う。よって、絶縁膜を構成するそれぞれの層をエッチングする際のエッチング速度を変えることにより、除去しようとする層の下層をエッチングストッパーとして用いることができる。その結果、ゲッタリング領域上のゲート絶縁膜の厚さを均一に制御できるので、ゲッタリング領域の能力が強化されると共に安定化され、常に安定したゲッタリング効果が得られるようになる。
【００８９】
本実施形態におけるゲート絶縁膜の最もシンプルな構成は、ゲート絶縁膜が二層構造を有する場合であり、簡略な製造プロセスで十分に高い効果を得ることができる。二層構造を有するゲート絶縁膜は、下層絶縁膜および上層絶縁膜からなる積層絶縁膜を形成した後、上層絶縁膜のうち、島状半導体層の少なくとも後にゲッタリング領域となる領域上に位置する部分を選択的に除去あるいは薄膜化することによって得られる。好ましくは、下層絶縁膜をエッチングストッパーとして用いて、ゲッタリング領域上に位置する上層絶縁膜をエッチングする。
【００９０】
これにより、ゲート絶縁膜のうち少なくともチャネル領域に対応する部分は、組成あるいは密度が互いに異なる二層の絶縁膜で構成されており、ゲッタリング領域に対応する部分は、チャネル領域に対応する領域を構成する絶縁膜のうち下層の絶縁膜のみで構成された薄膜トランジスタを製造できる。なお、ゲート絶縁膜のうちソース領域およびドレイン領域に対応する部分は、チャネル領域に対応する部分のゲート絶縁膜と同様、組成あるいは密度が異なる二層の絶縁膜で構成されていることが好ましい。
【００９１】
ここで、本実施形態における薄膜トランジスタは、半導体層のチャネル形成領域とソース領域あるいはドレイン領域との接合部に、低濃度不純物領域（ＬＤＤ領域）を備えていてもよい。ＬＤＤ領域は、接合部にかかる電界集中を緩和し、オフ動作時のリーク電流の低減やホットキャリア耐性の向上のために設けられる。このような場合でも、チャネル領域とＬＤＤ領域との接合部、およびＬＤＤ領域とソースおよびドレイン領域との接合部を十分にゲッタリングすることができる。
【００９２】
本実施形態の半導体装置は、上述してきたような薄膜トランジスタ（ＴＦＴ）を少なくとも１つ備えていればよく、例えば複数のＴＦＴを備えていてもよい。例えば、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとが相補的に構成された装置であってもよく、そのような装置はＣＭＯＳ回路に好適に用いられ得る。そのような半導体装置では、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分（典型的には、それぞれのＴＦＴにおけるチャネル領域上のゲート絶縁膜）と、チャネル領域上のゲート絶縁膜とは、組成あるいは密度が異なる二層あるいは二層以上の絶縁膜で構成されている。Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴの半導体層はいずれもゲッタリング領域を有し、Ｎチャネル型ＴＦＴにおけるゲッタリング領域上のゲート絶縁膜は、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分よりも薄い。
【００９３】
Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分が、第１絶縁膜およびその上に形成された第２絶縁膜からなる二層構造を有する場合、前記Ｐチャネル型ＴＦＴにおけるゲッタリング領域、ソース領域およびドレイン領域上のゲート絶縁膜は、ゲート絶縁膜のうち上記部分よりも薄くてもよく、例えば、第１絶縁膜のみから構成されていてもよい。
【００９４】
本実施形態では、ソース領域およびドレイン領域の低抵抗化と、ゲッタリング領域におけるゲッタリング能力の確保とを両立させることが好ましいが、Ｎチャネル型ＴＦＴの場合、これらを両立することは難しい。Ｎチャネル型ＴＦＴでは、Ｎ型不純物として一般的にリンを用いるが、リンの質量は、Ｐ型不純物として一般的に用いられるホウ素の質量よりも大きいため、リンを半導体層にドープする際に半導体層へのダメージが大きく、結晶破壊を引き起こすおそれがある。前述のように、ゲッタリング領域においては、結晶破壊が生じることは望ましいが、ソース領域およびドレイン領域においては、結晶破壊が起こると、後の活性化アニールで結晶が回復せずに高抵抗化してしまい、ソースおよびドレイン領域として機能できなくなる可能性もある。このため、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとを組み合わせた構造を有する半導体装置を作製する場合には、ゲッタリング領域上のゲート絶縁膜を選択的に薄くする構成をＮチャネル型ＴＦＴに積極的に適用することによって、ソース領域およびドレイン領域を低抵抗化し、かつ、ゲッタリング領域におけるゲッタリング能力を確保するとともに、製造プロセスの簡略化を図ることが好ましい。
【００９５】
上記構成をＮチャネル型ＴＦＴに適用した半導体装置は、例えば以下のような方法（第１の方法）で製造できる。
【００９６】
まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化して結晶質領域を含む半導体膜を得る。得られた半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する。次いで、島状半導体層上に、下層絶縁膜、上層絶縁膜をこの順で形成して積層構造を有する積層絶縁膜を形成する。
【００９７】
この積層絶縁膜上にゲート電極を形成した後、Ｎチャネル型ＴＦＴとなる島状半導体層のゲッタリング領域となる領域とＰチャネル型ＴＦＴとなる島状半導体層全体とが露呈し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第１のマスクを形成する。続いて、第１のマスク及びＰチャネル型ＴＦＴのゲート電極をマスクとして、それより露呈している領域の半導体層に対し、積層絶縁膜（上層絶縁膜／下層絶縁膜）越しにｐ型を付与する不純物元素をドープする。
【００９８】
この後、第１のマスク及びＰチャネル型ＴＦＴのゲート電極より露呈している領域における上層絶縁膜をエッチングにより除去する。これにより、ゲート絶縁膜が得られる。
【００９９】
次に、Ｎチャネル型ＴＦＴとなる島状半導体層全体とＰチャネル型ＴＦＴとなる島状半導体層のゲッタリング領域となる領域とが露呈し、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第２のマスクを形成する。第２のマスク及びＮチャネル型ＴＦＴのゲート電極をマスクとして、それより露呈している領域における半導体層に対し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域では、ゲート絶縁膜（第２絶縁膜／第１絶縁膜）越しに、Ｎチャネル型ＴＦＴのゲッタリング領域およびＰチャネル型ＴＦＴのゲッタリング領域では、第１絶縁膜越しに、それぞれｎ型を付与する不純物元素をドープする。この後、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
【０１００】
上記第１の方法では、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのソースおよびドレイン領域を形成するためのＮ型不純物またはＰ型不純物をドープする工程と、ゲッタリング領域を形成するドーピング工程とを同時に行うことによって、工程簡略化を図っている。また、ドーピング時に用いたマスクをそのまま利用し、絶縁膜のエッチングを行うことで、ゲッタリングのための工程を付加することなく、プロセスを簡略化できる。
【０１０１】
第１の方法の代わりに、以下の方法（第２の方法）を用いてもよい。
【０１０２】
まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化して結晶質領域を含む半導体膜を得る。得られた半導体膜をパターニングすることにより、それぞれが結晶質領域を備えた複数の島状半導体層を形成する。島状半導体層上に、下層絶縁膜および上層絶縁膜をこの順で形成することによって、積層絶縁膜を形成する。
【０１０３】
次いで、積層絶縁膜上にゲート電極を形成した後、Ｎチャネル型ＴＦＴとなる島状半導体層のゲッタリング領域となる領域とＰチャネル型ＴＦＴとなる島状半導体層全体とが露呈し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第１のマスクを形成する。続いて、第１のマスク及びＰチャネル型ＴＦＴのゲート電極より露呈している領域の上層絶縁膜をエッチングにより除去する。これにより、ゲート絶縁膜が得られる。
【０１０４】
この後、第１のマスク及びＰチャネル型ＴＦＴのゲート電極をマスクとして、それより露呈している領域における半導体層に対し、第１絶縁膜越しにｐ型を付与する不純物元素をドープする。
【０１０５】
次いで、Ｎチャネル型ＴＦＴとなる島状半導体層全体とＰチャネル型ＴＦＴとなる島状半導体層のゲッタリング領域となる領域とが露呈し、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第２のマスクを形成する。第２のマスク及びＮチャネル型ＴＦＴのゲート電極をマスクとして、それより露呈している領域における半導体層に対し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域では、ゲート絶縁膜（第２絶縁膜／第１絶縁膜）越しに、Ｎチャネル型ＴＦＴのゲッタリング領域およびＰチャネル型ＴＦＴのゲッタリング領域では、第１絶縁膜越しに、それぞれｎ型を付与する不純物元素をドープする。この後、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
【０１０６】
上述した２つの製造方法のうち、第１の方法では、ｐ型不純物のドーピング後に絶縁膜の選択的なエッチングを行うが、第２の方法では、絶縁膜の選択的なエッチングを行った後、ｐ型不純物のドーピングを行う。第２の方法によると、ｐ型不純物を半導体層にドープする際に、ゲート絶縁膜の厚さが選択的に小さいため、半導体層の所定の領域には、ゲート絶縁膜の下層の第１絶縁膜のみを通してドープされる。従って、ｐ型不純物ドーピング時の加速電圧を小さく設定でき、製造装置としてのマージンが大きくなる。
【０１０７】
第１および第の方法の他、以下のような方法（第３の方法、第４の方法）を用いることもできる。
【０１０８】
第３の方法では、上述した方法と同様の方法で、複数の島状半導体層、積層絶縁膜、およびゲート電極を形成する。次いで、Ｎチャネル型ＴＦＴとなる島状半導体層のゲッタリング領域となる領域とＰチャネル型ＴＦＴとなる島状半導体層全体とが露呈し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第１のマスクを形成する。第１のマスク及びＰチャネル型ＴＦＴのゲート電極をマスクとして、それより露呈している領域における半導体層に対し、積層絶縁膜（第２絶縁膜／第１絶縁膜）越しにｐ型を付与する不純物元素をドープする。
【０１０９】
この後、第１のマスク及びＰチャネル型ＴＦＴのゲート電極より露呈している領域の上層絶縁膜をエッチングによって除去する。これにより、ゲート絶縁膜が形成される。
【０１１０】
次に、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域及びゲッタリング領域となる領域と、Ｐチャネル型ＴＦＴとなる島状半導体層のゲッタリング領域となる領域とが露呈し、Ｎチャネル型ＴＦＴのＬＤＤ領域となる領域と、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上とが覆われるように第２のマスクを形成する。第２のマスクより露呈している領域の半導体層に対し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域では、ゲート絶縁膜（第２絶縁膜／第１絶縁膜）越しに、Ｎチャネル型ＴＦＴのゲッタリング領域およびＰチャネル型ＴＦＴのゲッタリング領域では、第１絶縁膜越しに、それぞれｎ型を付与する不純物元素をドープする。この後、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
【０１１１】
第４の方法では、上述した方法と同様の方法で、複数の島状半導体層、積層絶縁膜、およびゲート電極を形成する。次いで、Ｎチャネル型ＴＦＴとなる島状半導体層のゲッタリング領域となる領域とＰチャネル型ＴＦＴとなる島状半導体層全体とが露呈し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上が覆われるように第１のマスクを形成する。第１のマスク及びＰチャネル型ＴＦＴのゲート電極より露呈している領域の上層絶縁膜をエッチングによって除去する。これにより、ゲート絶縁膜が得られる。
【０１１２】
この後、第１のマスク及びＰチャネル型ＴＦＴのゲート電極をマスクとして、それより露呈している領域の半導体層に対し、第１絶縁膜越しにｐ型を付与する不純物元素をドープする。続いて、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域及びゲッタリング領域となる領域と、Ｐチャネル型ＴＦＴとなる島状半導体層のゲッタリング領域となる領域とが露呈し、Ｎチャネル型ＴＦＴのＬＤＤ領域となる領域と、Ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域及びゲート電極上とが覆われるように第２のマスクを形成する。第２のマスクより露呈している領域の半導体層に対し、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域では、ゲート絶縁膜（第２絶縁膜／第１絶縁膜）越しに、Ｎチャネル型ＴＦＴのゲッタリング領域およびＰチャネル型ＴＦＴのゲッタリング領域では、第１絶縁膜越しに、それぞれｎ型を付与する不純物元素をドープする。その後、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
【０１１３】
第３および第４の方法では、Ｎチャネル型ＴＦＴにＬＤＤ領域を形成している。ＬＤＤ領域は、ゲッタリング領域を形成するマスクを利用して、ゲッタリング領域と同時に形成されるので、工程を増やすことなく、Ｎチャネル型ＴＦＴのオフ電流を下げ、信頼性を高めることが可能になる。
【０１１４】
上記で例示した第１〜第４の方法によって得られる半導体装置では、Ｎチャネル型ＴＦＴのソース領域およびドレイン領域上のゲート絶縁膜は、Ｎチャネル型ＴＦＴやＰチャネル型ＴＦＴにおけるゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分と同様に、組成あるいは密度が互いに異なる２層の絶縁膜で構成されている。また、Ｐチャネル型ＴＦＴにおけるゲッタリング領域上のゲート絶縁膜およびソース領域およびドレイン領域上のゲート絶縁膜は、Ｎチャネル型ＴＦＴやＰチャネル型ＴＦＴにおけるゲート絶縁膜のうちゲート電極と半導体層との間に位置する部分の下層の絶縁膜（第１絶縁膜）のみで構成されている。
【０１１５】
なお、積層絶縁膜のうち上層絶縁膜を選択的にエッチングする工程において、上層絶縁膜が完全に除去されるまでエッチングを行うと、上述したように、ゲッタリング領域上には第１絶縁膜のみからなるゲート絶縁膜が形成されるが、上層絶縁膜に対する上記エッチング工程によって上層絶縁膜のうちゲッタリング領域上に位置する部分を薄膜化してもよく、その場合でも、ゲッタリング領域上でソースおよびドレイン領域上よりも薄いゲート絶縁膜を形成できる。
【０１１６】
このように、本実施形態の半導体装置やその製造方法において、Ｎ型不純物は、それ自体がゲッタリング元素として作用する。そのため、特にＮチャネル型ＴＦＴを有する半導体装置を製造する方法では、ゲッタリング元素を添加する工程と、ソースおよびドレイン領域を形成するＮ型不純物のドーピング工程とを、同一のマスクを用いて同一の元素をドープすることによって行うことができる。なお、Ｐチャネル型ＴＦＴにおいては、Ｐ型不純物だけではゲッタリング能力を持たないので、Ｐ型不純物のドーピング工程とは別個に、ゲッタリング領域へのＮ型不純物の注入工程を行う必要がある。
【０１１７】
また、本実施形態では、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのゲッタリング領域に、Ｎ型不純物元素およびＰ型不純物元素の両方がドープされることが好ましい。すなわち、ゲッタリング領域には、ゲッタリング元素として、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とが含まれていることが好ましい。ゲッタリング領域がｎ型不純物元素のみを含む場合でも、ｎ型不純物元素導入領域での触媒元素に対する固溶度が上がり、前述の第１のゲッタリング作用が引き起こされる。ところが、ゲッタリング領域が、ｎ型不純物元素に加えてｐ型不純物元素も含んでいると、ゲッタリング元素としての効果がさらに大きくなる。詳しく説明すると、ゲッタリング領域に５族Ｂ元素だけでなく３族Ｂ元素をドープすると、ゲッタリングメカニズムが変わり、リンのみの場合の前記第１のゲッタリング作用に加えて、欠陥や局所的歪を利用した第２のゲッタリング作用が優勢になる。従って、ゲッタリング能力が高められ、より大きなゲッタリング効果が得られる。ゲッタリング元素は特に限定されないが、５族Ｂ元素からＰ（燐）を選択し、３族Ｂ元素からＢ（ホウ素）を選択すれば最も高いゲッタリング効果が得られる。また、これらの元素は、ソースおよびドレイン領域にドープされる不純物元素としても用いられるため、ゲッタリング元素としてこれらの元素を選択すると、ゲッタリング元素を添加するため工程と不純物ドープによってソース領域およびドレイン領域を形成する工程とを兼ねたドーピング工程を行うことができる。従って、ゲッタリング元素を添加する工程を別個に付加する必要がなくなり、製造プロセスを大幅に短縮ができる。
【０１１８】
ゲッタリング領域には、ｎ型を付与する不純物元素が１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含まれ、かつ、ｐ型を付与する不純物元素が１×１０19／ｃｍ3以上３×１０21／ｃｍ3以下の濃度で含まれていることが好ましい。不純物元素の濃度を上記範囲内に調整することにより、高いゲッタリング効率が得られる。不純物元素の濃度を上記範囲よりも高くしてもよいが、ゲッタリング効率は飽和しており、余分な処理時間が必要となる点で不利である。
【０１１９】
また、本実施形態の半導体装置では、Ｎチャネル型ＴＦＴのゲッタリング領域には、ｎ型を付与する周期表第５族Ｂに属する不純物元素が、そのＮチャネル型薄膜トランジスタのソース領域あるいはドレイン領域よりも高濃度で含まれていることが好ましい。本実施形態では、Ｎチャネル型ＴＦＴでは、ゲート絶縁膜の厚さの差を利用して、ソース領域及びドレイン領域のドーピング状態と、ゲッタリング領域のドーピング状態とを互いに異ならせている。従って、半導体層のうちゲッタリング領域以外の領域にもゲッタリング元素であるｎ型不純物がドープされるが、より薄いゲート絶縁膜を介してゲッタリング元素がドープされるゲッタリング領域には、それよりも厚いゲート絶縁膜を介してドープされる他の領域よりも多量のゲッタリング元素が導入される。その結果、ゲッタリング領域は強いゲッタリング作用を発揮し、ソースおよびドレイン領域のゲッタリングをも行うことが可能になる。
【０１２０】
また、ゲッタリング領域では、チャネル形成領域、ソース領域あるいはドレイン領域に比べて、非晶質成分が多く結晶質成分が少ないことが好ましい。このようなゲッタリング領域を形成するためには、ｎ型不純物元素をドープする工程を、Ｎチャネル型ＴＦＴのソース領域及びドレイン領域に比べて、Ｎチャネル型ＴＦＴ及びＰチャネル型ＴＦＴのゲッタリング領域の方が、より結晶破壊が進み、非晶質化するようなドーピング条件にて行われることが好ましい。
【０１２１】
従って、ゲッタリング領域を形成するためのドーピング工程では、島状半導体層のうち薄膜化されたゲート絶縁膜の下に位置する部分（すなわちゲッタリング領域となる部分）における非晶質化を、ソース領域およびドレイン領域となる部分における非晶質化よりも進行させることが好ましい。非晶質化が十分に進んだ領域（非晶質領域）では結晶質領域よりも触媒元素の自由エネルギーが低いので、触媒元素は非晶質領域へ拡散し易いからである。さらに、非晶質領域では、不対結合手や格子欠陥などが触媒元素をトラップする偏析サイトを形成し、そこに触媒元素を移動させてトラップさせるという第２のゲッタリング作用が引き起こされる。本実施形態では、ＴＦＴ半導体層中にソース領域およびドレイン領域とは別にゲッタリング領域を有し、そのゲッタリング領域はＴＦＴのキャリア（電子または正孔）の移動を妨げないように配置されているため、ゲッタリング領域が非晶質化して高抵抗となっても、それに伴ってＴＦＴ特性が低下することはない。よって、従来よりも高いゲッタリング能力を有する非晶質状態のゲッタリング領域を半導体層内に構成することができる。
【０１２２】
半導体層の各領域における結晶状態は、ラマン分光スペクトルにおける非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを求めることによって評価できる。半導体層がケイ素（Ｓｉ）膜を用いて形成されている場合、結晶ＳｉのＴＯフォノンによるピークＰｃは、５２０ｃｍ-1近傍に現れ、非晶質ＳｉのＴＯフォノンによるピークＰａは、その状態密度を反映して４８０ｃｍ-1近傍にブロードな形状で現れる。ゲッタリング領域におけるラマン分光スペクトルの非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを、チャネル形成領域およびソース・ドレイン領域における比Ｐａ／Ｐｃよりも大きくなるように制御すると、高いゲッタリング効率を確保することができるので有利である。なお、本実施形態の製造方法では、ゲッタリング領域におけるラマン分光スペクトルの非晶質半導体のＴＯフォノンピークＰａと結晶半導体のＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃがソース領域およびドレイン領域における比Ｐａ／Ｐｃよりも大きい状態となるように各領域を形成した後、前述した第２の加熱処理を行った後も、上記の状態が保持されていることが望ましい。上記の状態を保持したままＴＦＴを完成させると、ＴＦＴ駆動時においても、常にゲッタリング工程時と同レベルのゲッタリング能力を保つことが可能になり、ゲッタリング領域からの触媒元素の逆拡散を防止できるので、半導体装置の信頼性を高めることができる。
【０１２３】
本実施形態では、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを同時に形成する際に、それぞれのソースおよびドレイン領域を形成するためのｎ型ドーピング工程とｐ型ドーピング工程とを利用して、Ｐチャネル型ＴＦＴに加えて、Ｎチャネル型ＴＦＴにもゲッタリング領域を同時形成することが好ましく、これによって製造工程を大幅に簡略化できる。前述のように、ｐ型不純物そのものはゲッタリング元素として機能しないが、半導体層中にｎ型不純物と共に存在することによって、強いゲッタリング作用を有する。このため、Ｎチャネル型ＴＦＴの半導体層にもｎ型不純物とｐ型不純物とがドープされたゲッタリング領域を形成すると、Ｎチャネル型ＴＦＴにおけるゲッタリング能力をより高められる。また、Ｎチャネル型ＴＦＴのゲッタリング領域には、上層にあるゲート絶縁膜が選択的に薄膜化されているため、ソースおよびドレイン領域に比べてより多くのｎ型不純物が導入され、その上、結晶へのドーピングダメージが大きく非晶質化が進んでおり、結晶欠陥も多く生成される。そのため、さらに高いゲッタリング能力を実現できる。
【０１２４】
従来の半導体装置によると、ゲッタリング領域上のゲート絶縁膜が選択的に薄膜化されていないので、ＴＦＴ半導体層にソースおよびドレイン領域とは別にゲッタリング領域を形成した場合でも、ゲッタリング能力を高める目的でゲッタリング元素であるｎ型不純物をゲッタリング領域に多量にドープすると、ソースおよびドレイン領域にも同量のｎ型不純物がドープされてしまう。このように、ソースおよびドレイン領域に過剰な量のｎ型不純物がドープされると、ソースおよびドレイン領域では、抵抗が下がるどころか、そのドーピングダメージにより非晶質化が生じて極めて高抵抗化する。ｐ型不純物をドープする場合でも同様であるが、ドーピングダメージによる高抵抗化は、ｎ型不純物をドープする場合の方がより顕著であり、特にＮチャネル型ＴＦＴで大きな問題となる。
【０１２５】
これに対し、本実施形態では、ゲッタリング領域上のゲート絶縁膜の厚さとソースおよびドレイン領域上のゲート絶縁膜の厚さとを異ならせることにより、それぞれの領域において目的に応じたドーピングを行うことが可能になる。ゲッタリング領域上のゲート絶縁膜は薄いので、ゲッタリング領域には、ｎ型不純物やｐ型不純物がソースおよびドレイン領域よりも多量にドープされ、その結果、ドーピングダメージにより非晶質化が進行し、高いゲッタリング能力を発揮できる状態となっている。一方、ソースおよびドレイン領域上のゲート絶縁膜は厚いので、ソースおよびドレイン領域では、ドーピング時のドーピングダメージが小さく、結晶状態を保ったままで低抵抗化を実現できる。
【０１２６】
本発明者らは、ＳＩＭＳ（２次イオン質量分析法）によって、ドーピング装置におけるｎ型不純物のプロファイルデータを得た。図１２は、その一例を示すグラフである。
【０１２７】
図１２は、ｎ型不純物としてリンが酸化ケイ素膜中にドープされたときの膜厚方向の濃度プロファイルである。図１２に示すグラフの横軸は表面からの深さであり、０点が酸化ケイ素膜の最表面である。図１２から、表面からの深さが５００Å（５０ｎｍ）の位置におけるリンの濃度は、表面からの深さが１０００Å（１００ｎｍ）の位置におけるリン濃度の約５倍であることがわかる。従って、例えば、ソースおよびドレイン領域上のゲート絶縁膜の厚さを１００ｎｍとし、ゲッタリング領域上のゲート絶縁膜の厚さを５０ｎｍと薄くし、ｎ型不純物としてリンのドーピングを行なうと、ゲッタリング領域のリンの濃度がソースおよびドレイン領域のリンの濃度の約５倍になる。それだけでなく、上層にあるゲート絶縁膜が薄いために、ゲッタリング領域には、厚いゲート絶縁膜の下にあるソースおよびドレイン領域よりも高い加速電圧でリンイオンが注入される。そのため、ゲッタリング領域では、個々のイオンの衝撃エネルギーが大きく、さらに結晶性が崩れ、非晶質化が進行する。これに対して、ソースおよびドレイン領域では、ゲート絶縁膜が厚いため、リンが過剰に注入されず、また注入時におけるイオンの衝撃エネルギーも低いことから、非晶質化がおこらず、結晶状態を維持することができる。このようにして、簡易に、ゲッタリング領域とソースおよびドレイン領域とを、それぞれの目的に見合った結晶状態に作り分けることができる。
【０１２８】
本実施形態では、積層絶縁膜をエッチングする際に、第１のマスク及びＰチャネル型ＴＦＴのゲート電極より露呈している領域の上層絶縁膜をエッチングによって除去する工程を、上層絶縁膜のエッチング速度が下層絶縁膜のエッチング速度よりも大きくなるような条件下で行うことが好ましい。これにより、単層の絶縁膜を選択的に薄膜化する場合と比べて、厚さばらつきを抑えた信頼性の高いゲート絶縁膜を形成できる。このとき、上層絶縁膜のエッチング速度に対する下層絶縁膜のエッチング速度の比率、エッチング選択比が高ければ高いほど、上層絶縁膜のみをエッチングし、下層絶縁膜をエッチングせずに残すための制御性が向上する。より好ましくは、上記上層絶縁膜をエッチングにより除去する工程において、下層絶縁膜をエッチングストッパー膜として用いる。下層絶縁膜がエッチングストッパーとして機能すれば、下層絶縁膜をほぼ完全に残すことができるので、ゲッタリング領域上のゲート絶縁膜の厚さは下層絶縁膜の厚さと略同じになり、ゲート絶縁膜の厚さを安定して制御できる。
【０１２９】
本実施形態におけるゲート絶縁膜は２以上の層から構成されている。ゲート絶縁膜の各層は酸化ケイ素膜あるいは窒化ケイ素膜を用いて形成されていることが好ましい。これらの膜を用いると、ゲート絶縁膜に要求される信頼性、電気特性、カバレッジ等の条件を満足できる。その場合、ゲート絶縁膜を構成する少なくとも２層において、ケイ素の組成率（すなわち酸素および／または窒素の組成率）が互いに異なると、上述したようなエッチングを行う際に有利である。
【０１３０】
あるいは、ゲート絶縁膜は、酸化ケイ素を主成分とする膜と、窒化ケイ素を主成分とする膜とを含む多層構造を有していてもよい。好ましくは、酸化ケイ素を主成分とする第１絶縁膜と、窒化ケイ素を主成分とする第２絶縁膜とを含む二層構造を有する。チャネル領域と接する第１絶縁膜として酸化ケイ素膜を用いると、高い電気特性が得られるので望ましい。また、第２絶縁膜として窒化ケイ素膜を用いると、窒化ケイ素膜は酸化ケイ素膜に比べて１．５〜２倍の誘電率を有することから、ゲート絶縁膜の誘電率を高くできるので、より高いＴＦＴ特性が得られる。また、窒化ケイ素膜中に含まれる水素が、ケイ素膜（半導体層）中の結晶欠陥やダングリングボンドなどをターミネートし、結晶特性を向上させる効果もある。
【０１３１】
上述したようなゲート絶縁膜を形成する場合、まず、半導体層上に積層絶縁膜を形成するが、このとき、積層絶縁膜を構成する複数の層は、大気中に曝すことなく、連続して形成されることが望ましい。ゲート絶縁膜を二層以上で構成することによるデメリットとして、その積層界面での汚染等による界面準位の形成等があるが、積層絶縁膜を形成する工程において、例えば下層絶縁膜を形成した後、大気中に曝すこと無く、上層絶縁膜を連続して形成すると、下層絶縁膜と上層絶縁膜との界面を清浄に保つことができ、界面準位の発生を防止できる。また、製造装置面から見ても、タクトを短縮できるので有利である。
【０１３２】
本実施形態では、ゲッタリング領域は、電子または正孔が移動する領域以外の領域に形成される。また、ゲッタリング領域は、薄膜トランジスタのソース領域またはドレイン領域と隣接し、チャネル領域あるいはＬＤＤ領域とは隣接しないような位置に形成することが好ましい。より好ましくは、ゲッタリング領域は、半導体層の外縁部に形成され、複数の薄膜トランジスタを電気的に接続する配線と半導体層との接続は、ソース領域あるいはドレイン領域の少なくとも一部の領域で行われる。さらには、複数の薄膜トランジスタを電気的に接続する配線と半島体層の接続は、ゲッタリング領域の一部を含む領域と、ソース領域および／またはドレイン領域とで行われてもよい。このような接続を行なうことにより、薄膜トランジスタにおいて、ゲッタリング領域を介さずに電子あるいはホールのパスを確保することができるので、前述のようにゲッタリング領域として専用化および最適化できる。このような構成を有する半導体装置は、上述した第２の加熱処理の後に、少なくともソース領域あるいはドレイン領域の一部を含む部分とコンタクトする配線を形成することによって製造できる。
【０１３３】
また、本実施形態では、ゲッタリングのための第２の加熱処理により、島状半導体層のうち少なくともソース領域およびドレイン領域にドープされたｎ型不純物および／またはｐ型不純物の活性化を行うことが好ましい。この第２の加熱処理工程により、ゲッタリングと活性化とを同時に行うことができるので、製造工程を短縮でき、また、従来の製造工程では必須であったゲッタリングのための付加工程を省くことができる。結果として、製造プロセスを簡略化でき、製造コストを削減できる。
【０１３４】
上述したように、本実施形態では、ゲッタリングのための第２の加熱処理（温度：例えば５００℃以上）をゲート電極形成後に行う必要があるので、ゲート電極の材料として、耐熱性の観点から高融点金属を用いることが望ましい。具体的には、ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、またはそれらの元素を含む合金材料の一種または複数種から形成されていることが好ましい。
【０１３５】
本実施形態おける結晶質半導体膜は、以下のようにして好適に形成できる。まず、非晶質半導体膜上に、開口部を有するマスクを形成する。次いで、開口部を通して触媒元素を非晶質半導体膜の選択された領域に添加する。このようにして、触媒元素が選択的に添加された非晶質半導体膜が得られる。この非晶質半導体膜に対して第１の加熱処理を行うと、非晶質半導体膜のうち触媒元素が選択的に添加された領域からその周辺部へと横方向に結晶成長が進む。これにより、結晶成長方向がほぼ一方向にそろった良好な結晶質半導体膜が形成される。このような方法で結晶質半導体膜を形成すると、ＴＦＴの電流駆動能力をより高めることができるので有利である。
【０１３６】
上記触媒元素として、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を用いることができる。これらから選ばれた一種または複数種類の元素であれば、微量で結晶化を助長する効果を発揮する。
【０１３７】
触媒元素は単独では作用せず、ケイ素膜と結合しシリサイド化することで結晶成長に作用する。このとき、シリサイドの結晶構造が、非晶質ケイ素膜結晶化時に一種の鋳型のように作用し、非晶質ケイ素膜の結晶化を促す。触媒元素としてＮｉを用いると、Ｎｉは２つのＳｉとＮｉＳｉ2のシリサイドを形成する。ＮｉＳｉ2は螢石型の結晶構造を示し、その結晶構造は、単結晶ケイ素のダイヤモンド構造と非常に類似したものである。しかも、ＮｉＳｉ2はその格子定数が５．４０６Åであり、結晶シリコンのダイヤモンド構造における格子定数５．４３０Åに非常に近い値をもつ。従って、ＮｉＳｉ2は非晶質ケイ素膜を結晶化させるための鋳型として最適である。よって、上記に例示した元素の中でも、特にＮｉを用いると、最も顕著な結晶化を助長する効果を得ることができる。
【０１３８】
本実施形態の装置は、触媒元素を用いて作製された結晶質半導体膜を用いて製造されるので、そのゲッタリング領域には、非晶質半導体膜の結晶化を促進する触媒元素が存在している。ゲッタリング領域に存在する触媒元素の濃度は、例えば５×１０18ａｔｏｍｓ／ｃｍ3以上である。このとき、チャネル領域におけるその触媒元素の濃度は、例えば１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3程度の範囲内にまで低減されている。すなわち、ゲッタリング工程によって、チャネル領域における触媒元素の濃度が上記範囲まで低減され、その結果、ゲッタリング領域の触媒元素濃度がチャネル領域の触媒元素濃度よりも２〜４桁上昇する。
【０１３９】
半導体層の少なくともチャネル領域は、その結晶の面配向が主に〈１１１〉晶帯面で構成されている結晶質半導体膜から形成されることが好ましい。より好ましくは、半導体層の少なくともチャネル領域は、その結晶の面配向が主に〈１１１〉晶帯面で構成されており、その面配向の割合は、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている結晶質半導体膜から形成される。
【０１４０】
一般的に触媒元素を用いずに非晶質半導体膜を結晶化させる場合には、半導体膜下地の絶縁体の影響（特に非晶質二酸化ケイ素の場合）で、結晶質半導体膜の面配向は、（１１１）に向きやすい。これに対して、本実施形態のように非晶質半導体膜に触媒元素を添加して結晶化させる場合には、図１３（Ａ）に示すような特異な成長が行われる。図１３（Ａ）は、下地絶縁体６１の上に形成された非晶質半導体膜の結晶成長を示す図である。図示するように、触媒元素の半導体化合物６４は、非晶質半導体膜における未結晶化領域６２の結晶成長のドライビングフォースとなる。すなわち、触媒元素化合物６４が結晶成長の最前線に存在し、隣接する非晶質領域６２を紙面右方向に向かって次々と結晶化して結晶質半導体膜６３が形成されていくのであるが、このとき触媒元素化合物６４は、〈１１１〉方向に向かって強く成長する性質がある。その結果、得られる結晶質半導体膜の面方位として、図１３（Ａ）に示すように〈１１１〉晶帯面が現れる。
【０１４１】
〈１１１〉晶帯面を図１３（Ｂ）に示す。図１３（Ｂ）において、横軸は（−１１０）面からの傾斜角度で、縦軸は表面エネルギーである。グループ６５は、〈１１１〉晶帯面となる結晶面である。（１００）面および（１１１）面は〈１１１〉晶帯面ではないが、比較のために示してある。また、図１３（Ｃ）には、結晶方位の標準三角形を示す。ここで、〈１１１〉晶帯面の分布は図１３（Ｃ）の破線のようになる。数字は代表的な極点の指数である。本実施形態における結晶質半導体膜では、これらの〈１１１〉晶帯面の中でも、特に（１１０）面あるいは（２１１）面が優勢配向となり、これらの面が全体の５０％以上を占めるときに優位性が得られる。これらの２つの結晶面は他の面に比べてホール移動度が非常に高く、Ｎチャネル型ＴＦＴに比べ性能の劣るＰチャネル型ＴＦＴの性能を特に向上でき、半導体回路においてもバランスがとり易いというメリットがある。
【０１４２】
本実施形態における触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を図１４に示す。図１４はＥＢＳＰ測定による結果で、個々の微小領域に分けてその結晶方位を特定し、それをつなぎ合わせてマッピングしたものである。図１４（Ａ）に示すのは、本発明の結晶質半導体膜における面方位分布であり、図１４（Ｂ）は、図１４（Ａ）のデータに基づいて、隣接する各マッピング点間の面方位の傾角が一定値以下（ここでは５°以下）のものを同色で塗り分け、個々の結晶ドメインの分布を浮かび上がらせたものである。また、図１４（Ｃ）には、先ほど図１３（Ｃ）で説明した結晶方位の標準三角形を示す。図１４（Ｃ）からわかるように、本発明による結晶質半導体膜は、概ね〈１１１〉晶帯面に乗った面配向を示しており、特に（１１０）面および（２１１）面に強く配向しているのがわかる。また、図１４（Ｂ）に示される個々の結晶ドメイン（ほぼ同一の面方位領域）のサイズは、２〜１０μｍの範囲で分布する。このように、本実施形態の装置では、半導体層を構成する結晶質半導体膜の結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は２〜１０μｍであることが好ましい。なお、以上の面配向および面配向の割合、結晶ドメインのドメイン径は、ＥＢＳＰ測定により測定された値である。
【０１４３】
また、本実施形態の半導体装置の製造方法では、第１の加熱処理の後、結晶質半導体膜にレーザー光を照射することが望ましい。結晶質半導体膜にレーザー光を照射すると、結晶質部分および非晶質部分の融点の相違により、結晶粒界部や微小な残留非晶質領域（未結晶化領域）が集中的に処理される。触媒元素を導入して結晶化された結晶質ケイ素膜は、柱状結晶から形成されており、その内部は単結晶状態である。そのため、レーザー光の照射により結晶粒界部が処理されると、基板全面にわたって単結晶状態に近い良質の結晶質半導体膜が得られるので、結晶性が大きく改善される。この結果、ＴＦＴのオン特性は大きく向上し、電流駆動能力により優れた半導体装置が実現できる。
【０１４４】
このように、本実施形態によると、触媒元素の偏析によるリーク電流の発生を抑制することができ、特に画素部のスイッチング素子や駆動回路のサンプリング素子やメモリ素子のように、オフ動作時の低リーク電流が要求されるＴＦＴで良好な特性が得られるようになる。また、触媒元素を用いて結晶化させた半導体膜は良好な結晶性を示すため、本実施形態におけるＴＦＴを、高い電界効果移動度を必要とする駆動回路の素子として用いる場合にも良好な特性を得ることができる。
【０１４５】
以下、図面を参照しながら、本発明による装置の構成およびその製造方法の実施形態をより具体的に説明する。
【０１４６】
（第１実施形態）
図２〜図５を参照しながら、本発明による第１の実施形態について説明する。本実施形態では、周辺駆動回路が画素用ＴＦＴと同一基板上に一体形成されたドライバモノリシックのアクティブマトリクス型液晶表示装置の作製工程について説明する。すなわち、本実施形態では、ガラス基板上に、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補型に構成したＣＭＯＳ構造の回路と、画素電極をスイッチング駆動する画素ＴＦＴ（Ｎチャネル型）とが同時に形成される。
【０１４７】
まず、図２（Ａ）に示すように、基板１０１におけるＴＦＴを形成する表面に、下地膜１０２、１０３を形成する。基板１０１は絶縁性表面を有していればよく、例えば低アルカリガラス基板や石英基板であってもよい。本実施形態では、基板１０１として低アルカリガラス基板を用いる。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度で基板１０１をあらかじめ熱処理しておいても良い。下地膜１０２、１０３は基板１０１からの不純物拡散を防ぐために設けられ、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などであってもよい。本実施形態では、下層の第１下地膜１０２として、例えばプラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスを用いて酸化窒化ケイ素膜を形成する。また、第２の下地膜１０３として、第１下地膜１０２の上に同様にプラズマＣＶＤ法によりＴＥＯＳおよび酸素を材料ガスとして用いて酸化ケイ素膜を形成する。このとき、第１下地膜（酸化窒化ケイ素膜）１０２の厚さは、好ましくは２５〜４００ｎｍ、例えば１００ｎｍである。また、第２下地膜（酸化ケイ素膜）１０３の厚さは、好ましくは２５〜３００ｎｍ、例えば１００ｎｍである。本実施形態では２層からなる下地膜を形成したが、下地膜は例えば酸化ケイ素膜の単層であってもよい。
【０１４８】
次に、非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）１０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。ａ−Ｓｉ膜１０４の厚さは、例えば２０〜１５０ｎｍ、好ましくは３０〜８０ｎｍである。本実施形態では、プラズマＣＶＤ法で、厚さが５０ｎｍの非晶質ケイ素膜を形成する。さらに、本実施形態では、マルチチャンバー型のプラズマＣＶＤ装置を用い、下地膜１０２、１０３とａ−Ｓｉ膜１０４とを大気雰囲気に晒さないで連続形成した。これにより、下地膜１０３とａ−Ｓｉ膜１０４との界面（ＴＦＴではバックチャネルとなる）の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１４９】
この後、ａ−Ｓｉ膜１０４の表面上に触媒元素（本実施形態ではニッケル）１０５の微量添加を行う（図２（Ａ））。このニッケル１０５の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ膜１０４上に保持した後、スピナーにより溶液を基板１０１の上に均一に延ばして乾燥させることにより行う。本実施形態では、上記溶液の溶質として酢酸ニッケル、溶媒として水を用いる。また、上記溶液中のニッケル濃度は重量換算で例えば５ｐｐｍとなるように調整する。この工程によって添加される触媒元素の量は極微量である。ａ−Ｓｉ膜１０４の表面における触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により管理され、例えば５×１０12ａｔｏｍｓ／ｃｍ2程度である。
【０１５０】
触媒元素１０５は、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）から選ばれた一種または複数種の元素であってもよい。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等も触媒元素１０５として機能する。また、触媒元素１０５をａ−Ｓｉ膜１０４に添加する方法としては、触媒元素を含む溶液を塗布する方法以外に、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法なども利用することができる。触媒元素を含む溶液を塗布する方法によると、触媒元素の添加量を容易に制御でき、またごく微量の触媒元素を容易に添加できるので有利である。
【０１５１】
続いて、基板１０１に不活性雰囲気下、例えば窒素雰囲気にて加熱処理を施す。この加熱処理として、５５０〜６２０℃で３０分〜４時間のアニール処理を行うことが好ましい。本実施形態では、一例として５９０℃にて１時間の加熱処理を行う。この加熱処理によって、ａ−Ｓｉ膜１０４の表面に添加されたニッケル１０５がａ−Ｓｉ膜１０４に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜１０４の結晶化が進行する。その結果、図２（Ｂ）に示すように、ａ−Ｓｉ膜１０４は結晶化され、結晶質ケイ素膜１０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
【０１５２】
なお、加熱処理に先立って、スピン塗布時のａ−Ｓｉ膜１０４の表面の濡れ性を向上させるため、オゾン水等でａ−Ｓｉ２０４表面をわずかに酸化させておいてもよい。この後、基板１０１に不活性雰囲気下、例えば窒素雰囲気にて第１の加熱処理を行う（図２（Ｂ））。このとき、５３０〜６００℃で３０分〜８時間の条件でアニール処理を行う。本実施例では、一例として、５５０℃で４時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜１０４の表面に添加されたニッケル２０５がａ−Ｓｉ膜２０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜１０４の結晶化が進行する。その結果、ａ−Ｓｉ膜１０４は結晶化され、結晶質ケイ素膜１０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜１０４ａの結晶面配向は、主に〈１１１〉晶帯面で構成され、その中でも特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、その結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、２〜１０μｍとなっている。
【０１５３】
続いて、図２（Ｃ）に示すように、加熱処理により得られた結晶質ケイ素膜１０４ａにレーザー光１０６を照射することで、この結晶質ケイ素膜１０４ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜１０４ｂを形成する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光のビームサイズは、基板１０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜１０４ａの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このときのレーザー光のエネルギーは、低すぎると結晶性改善効果が小さく、高すぎると前工程で得られた結晶質ケイ素膜１０４ａの結晶状態がリセットされてしまうため、適切な範囲に設定する必要がある。このようにして、固相結晶化により得られた結晶性ケイ素膜１０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜１０４ｂとなる。尚、このレーザー照射工程後においても、レーザー照射前の結晶面配向及び結晶ドメイン状態はそのまま維持され、ＥＢＳＰ測定において大きな変化は見られない。但し、結晶質ケイ素膜１０４ｂ表面にはリッジが発生しており、その平均表面粗さＲａは２〜１０ｎｍとなっている。
【０１５４】
その後、結晶質ケイ素膜１０４ｂの不要な部分を除去して素子間分離を行うことにより、図３（Ａ）に示すように、後にＴＦＴの活性領域（ソースおよびドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜（半導体層）１０７ｎ、１０７ｐ、１０７ｇが形成される。半導体層１０７ｎは後のＮチャネル型ＴＦＴとなり、半導体層１０７ｐはＰチャネル型ＴＦＴとなり、半導体層１０７ｇは画素ＴＦＴとなる。
【０１５５】
ここで、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとなる半導体層１０７ｎ、１０７ｐの全面に、しきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。また、Ｎチャネル型ＴＦＴのみのしきい値をコントロールする目的で、Ｐチャネル型ＴＦＴの半導体層１０７ｐの上をフォトレジストで覆い、Ｎチャネル型ＴＦＴの半導体層１０７ｎあるいは画素ＴＦＴの半導体層１０７ｇのみにボロンを低濃度で添加してもよい。なお、ボロンは必ずしも添加する必要でないが、Ｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるためには、半導体層１０７ｎにボロンを添加することが好ましい。
【０１５６】
続いて、図３（Ｂ）に示すように、これらの半導体層１０７ｎ、１０７ｐ、１０７ｇを覆う絶縁膜１０９ａおよび絶縁膜１０９ｂをこの順に形成し、二層構造の積層絶縁膜１０８を形成する。積層絶縁膜１０８の合計厚さは２０〜１５０ｎｍであることが好ましい。例えば、絶縁膜１０９ａは、厚さが１０〜１００ｎｍである酸化ケイ素膜であり、絶縁膜１０９ｂは、厚さが１０〜１００ｎｍである窒化ケイ素膜である。ここでは、絶縁膜１０９ａとして、厚さが５０ｎｍの酸化ケイ素膜を用い、絶縁膜１０９ｂとして厚さが５０ｎｍの窒化ケイ素膜を用いる。従って、本実施形態における積層絶縁膜１０８の合計厚さは１００ｎｍである。なお、積層絶縁膜１０８は２層以上の積層構造を有していればよく、３層以上の多層構造を有していても良い。また、積層絶縁膜１０８を構成する各層の材料として、酸化ケイ素や窒化ケイ素以外のシリコンを含む絶縁膜を用いても良い。
【０１５７】
酸化ケイ素膜１０９ａの形成は、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度が１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積することにより行うことができる。また、窒化ケイ素膜１０９の形成は、モノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を原料ガスとし、窒素および水素をキャリアガスとして、酸化ケイ素膜１０９ａの形成と同様に基板温度３００〜４５０℃で、ＲＦプラズマＣＶＤ法にて分解・堆積することにより行うことができる。本実施形態では、マルチチャンバー型のプラズマＣＶＤ装置を用いて、基板１０１をチャンバー内に設置し、大気雰囲気に晒すことなく、酸化ケイ素膜１０９ａおよび窒化ケイ素膜１０９ｂを続けて形成する。これにより、これらの絶縁膜１０９ａおよび１０９ｂの積層界面の汚染を防ぐことが可能となり、作製しようとするＴＦＴの特性バラツキやしきい値電圧の変動を抑えることができる。
【０１５８】
積層絶縁膜１０８を形成した後、絶縁膜１０８のバルク特性を向上させるとともに、半導体層１０７ｎ、１０７ｐおよび１０７ｇと、絶縁膜１０８との界面特性を向上させるために、不活性ガス雰囲気下、５００〜７００℃の温度で数分〜数時間のアニールを行ってもよい。このようにして得られた酸化ケイ素膜１０９ａの比誘電率は３．９程度であり、窒化ケイ素膜１０９ｂの比誘電率は６．８程度である。従って、積層絶縁膜１０８の合計厚さは１００ｎｍであるが、容量から見積もられる電気的な厚さは、酸化ケイ素膜単層の場合の０．７〜０．８倍となるので、ＴＦＴの電気特性を実質的に向上できる。
【０１５９】
次に、スパッタリング法で高融点メタルを堆積して導電膜を形成し、これをパターニングすることにより、図３（Ｃ）に示すようなゲート電極１１０ｎ、１１０ｐおよび１１０ｇを形成する。高融点メタルとして、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）からなる群から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）を用いることができる。あるいは、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを用いても良い。本実施形態では、高融点メタルとしてタングステン（Ｗ）を用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍのゲート電極１１０ｎ、１１０ｐおよび１１０ｇを形成する。このとき、これらのゲート電極の低抵抗化を図るために、ゲート電極における不純物濃度を低減させると良く、特に酸素濃度を３０ｐｐｍ以下まで低減させることによって、ゲート電極の比抵抗値を２０μΩｃｍ以下に抑えることができる。
【０１６０】
上記金属膜のパターニングは、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いて行うことができる。具体的には、エッチング用ガスとしてＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）に調整し、１Ｐａの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）の電力を投入することによってプラズマを生成してエッチングを行う。また、基板側（試料ステージ）にも１５０WのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。
【０１６１】
本実施形態では、画素ＴＦＴのゲート電極１１０ｇは、ＴＦＴオフ動作時のリーク電流低減の目的から、２つのＴＦＴを直列接続したデュアルゲート構造を有しているため、島状の結晶質ケイ素膜（半導体層）１０７ｇの上に２本のゲート電極１１０ｇが形成されている。画素ＴＦＴのゲート構造は、デュアルゲート構造の他に、さらにゲート電極の本数（ＴＦＴの直列接続数）を増やしたトリプルゲート構造やクワッドゲート構造であってもよい。
【０１６２】
次に、図４（Ａ）に示すように、イオンドーピング法によって、ゲート電極１１０ｎ、１１０ｐおよび１１０ｇをマスクとして、半導体層１０７ｎ、１０７ｐおよび１０７ｇに低濃度の不純物（リン）１１１を注入する。このとき、ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を４０〜１００ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば１×１０13ｃｍ-2とする。これにより、半導体層１０７ｎ、１０７ｐおよび１０７ｇのうち、ゲート電極１１０ｎ、１１０ｐおよび１１０ｇで覆われていない領域１１２ｎ、１１２ｐ、１１２ｇに低濃度でリン１１１が注入される。また、半導体層１０７ｎ、１０７ｐおよび１０７ｇのうち、ゲート電極１１０ｎ、１１０ｐおよび１１０ｇでゲート電極に覆われ、リンが注入されなかった領域は、それぞれ、後のドライバ部Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴ、および画素ＴＦＴにおける、チャネル領域１１３ｎ、１１３ｐおよび１１３ｇとなる。
【０１６３】
続いて、図４（Ｂ）に示すように、後のＮチャネル型ＴＦＴと画素ＴＦＴにおけるゲート電極１１０ｎおよび１１０ｇを覆い、かつ、半導体層１０７ｎおよび１０７ｇの外縁部を露出させるように、フォトレジストによるマスク１１４ｎおよび１１４ｇを設ける。このとき、後のＰチャネル型ＴＦＴにおける半導体層１０７ｐの上方にはマスクを形成しないため、Ｐチャネル型ＴＦＴを形成しようとする領域全体は露呈されている。
【０１６４】
この状態で、レジストマスク１１４ｎおよび１１４ｇと、後のＰチャネル型ＴＦＴにおけるゲート電極１１０ｐとをマスクとして、各々の半導体層にｐ型を付与する不純物（ホウ素）１１５をイオンドーピング法によって注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜１００ｋＶ、例えば７５ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば５×１０16ｃｍ-2とする。これにより、後のＮチャネル型ＴＦＴ及び画素ＴＦＴにおける半導体層１０７ｎ、１０７ｇのうち、マスク１１４ｎおよび１１４ｇより露呈している領域（外縁部）１１６ｎおよび１１６ｇに、高濃度にホウ素が注入される。また、後のＰチャネル型ＴＦＴにおける半導体層１０７ｐのうち、ゲート電極１１０ｐで覆われていない領域（チャネル領域１１３ｐ以外の領域）１１６ｐに高濃度にホウ素１１５が注入される。領域１１６ｐでは、高濃度のｐ型不純物（ホウ素）によって、先の工程で低濃度に注入されているｎ型不純物のリンを反転させるので、導電型がｐ型となる。このときの領域１１６ｎ、１１６ｇと領域１１６ｐにおけるｐ型不純物元素（ホウ素）１１５の膜中濃度は１×１０19〜３×１０21／ｃｍ3である。
【０１６５】
次に、図４（Ｃ）に示すように、ｐ型不純物元素（ホウ素）のドーピング工程で使用したレジストマスク１１４ｎ、１１４ｇと、Ｐチャネル型ＴＦＴのゲート電極１１０ｐとをマスクとして、積層絶縁膜１０８のうち上層（窒化ケイ素膜）１０９ｂのみをエッチングする。本実施形態では、本エッチング工程をＩＣＰエッチング法によって行う。具体的には、エッチングガスとしてＣＦ４とＯ２とを用い、それぞれのガス流量比を２０／４０（ｓｃｃｍ）に設定した状態で、１Ｐａの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。このような条件では、酸化ケイ素膜１０９ａに対する窒化ケイ素膜１０９ｂのエッチング選択比は５〜１０程度であり、下層の酸化ケイ素膜１０９ａでエッチングを制御良く停止させることができる。また、剥き出しとなっているＰチャネル型ＴＦＴのゲート電極１１０ｐが若干エッチングされる場合もあるが、問題とならないレベルのエッチング量である。なお、このエッチング（絶縁膜の選択エッチング）工程は、ＩＣＰエッチング法以外にも、通常のプラズマエッチング法やＲＩＥ（リアクティブイオンエッチング）法等によって行うこともでき、また、エッチングガスとしてＳＦ6等の他のフロン系ガスを利用してもよい。
【０１６６】
上記のように窒化ケイ素膜１０９ｂを選択的にエッチングした結果、窒化ケイ素膜１０９ｂから、各ＴＦＴにおけるゲート絶縁膜の上層となる第２絶縁膜１１７ｎ、１１７ｐ、１１７ｇが得られる。このエッチング工程では、下層の酸化ケイ素膜１０９ａは、エッチングに対するエッチストッパーとして働くので、ほとんどエッチングされず、そのまま残る。これにより、第２絶縁膜１１７ｎ、１１７ｐおよび１１７ｇと、酸化ケイ素膜（第１絶縁膜）１０９ａとからなるゲート絶縁膜１０８ｎ、１０８ｐおよび１０８ｇが得られる。
【０１６７】
この後、レジストマスク１１４ｎおよび１１４ｇを除去する。レジストマスク１１４ｎおよび１１４ｐの除去は、酸素プラズマアッシングを用いても良い。その場合、レジストマスク１１４ｎおよび１１４ｐの除去を上記選択的エッチング工程と連続して同一エッチング装置内で行うと、製造工程を簡略化でき、タクトを短縮できるので有利である。
【０１６８】
続いて、図５（Ａ）に示すように、フォトレジストによって新たなドーピングマスク１１８ｇおよび１１８ｐを形成する。ドーピングマスク１１８ｇは、画素ＴＦＴの半導体層１０７ｇにおけるゲート電極１１０ｇを一回り大きく覆うように設けられ、ドーピングマスク１１８ｐは、Ｐチャネル型ＴＦＴにおけるゲート電極１１０ｐを一回り大きく覆い、かつ、半導体層１０７ｐの外縁部を露出させるように設けられる。Ｎチャネル型ＴＦＴにおける半導体層１０７ｎの上方にはマスクは形成されない。
【０１６９】
この後、イオンドーピング法によって、ドーピングマスク１１８ｐ、１１８ｇおよびＮチャネル型ＴＦＴのゲート電極１１０ｎをマスクとして、それぞれの半導体層１０７ｎ、１０７ｐおよび１０７ｇにｎ型不純物（リン）１１９を注入する。ここでは、ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を４０〜８０ｋＶ、例えば６０ｋＶ、ドーズ量を１×１０15〜２×１０16ｃｍ-2、例えば６×１０15ｃｍ-2とする。このドーピング工程により、半導体層１０７ｎ、１０７ｐ、１０７ｇにおけるゲート電極１１０ｎおよびレジストマスク１１８ｐ、１１８ｇから露呈している領域に、リンが高濃度で注入されて、高濃度ｎ型不純物領域が形成される。
【０１７０】
上記のｎ型不純物ドーピング工程によって、画素ＴＦＴの半導体層１０７ｇのうち、ゲート電極１１０ｇで覆われていないがレジストマスク１１８ｇで覆われ、高濃度のリンがドープされなかった領域１２０は、低濃度にリンが注入されて、画素ＴＦＴにおけるＬＤＤ領域となる。画素ＴＦＴがＬＤＤ領域を有していると、特にオフ動作時のリーク電流を抑制できるので有利である。なお、上述したように、画素ＴＦＴの半導体層１０７ｇのうち、ゲート電極１１０ｇで覆われた領域は、チャネル領域１１３ｇである。また、半導体層１０７ｇのうち、ゲート絶縁膜の上層（第２絶縁膜）１１７ｇで覆われた領域はソースおよびドレイン領域１２２ｇとなり、第１絶縁膜１０９ａで覆われているが第２絶縁膜１１７ｇで覆われていない領域は、上記ドーピング工程で高濃度のホウ素がドープされた結果、ゲッタリング領域１２３ｇとなる。
【０１７１】
同様に、ドライバＮチャネル型ＴＦＴの半導体層１０７ｎのうち、ゲート電極１１０ｎで覆われ、高濃度のリンがドープされなかった領域は、前述したようにチャネル領域１１３ｎとなる。また、第２絶縁膜１１７ｇで覆われた領域はソースおよびドレイン領域１２２ｎとなり、第１絶縁膜１０９ａで覆われているが第２絶縁膜１１７ｇで覆われていない領域は、上記ドーピング工程で高濃度のホウ素がドープされた結果は、ゲッタリング領域１２３ｎとなる。
【０１７２】
さらに、Ｐチャネル型ＴＦＴの半導体層１０７ｐのうち、ゲート電極１１０ｐで覆われていないがドーピングマスク１１８ｐで覆われ、高濃度のリンがドープされなかった領域１２１は、図４（Ｂ）に示すｐ型不純物ドーピング工程でホウ素が高濃度で注入されているので、ｐ型不純物領域として残り、Ｐチャネル型ＴＦＴのソースおよびドレイン領域となる。また、半導体層１０７ｐのうちドーピングマスク１１８ｐで覆われていない領域は、上記ｎ型不純物ドーピング工程で高濃度のリンが注入された結果、ゲッタリング領域１２３ｐとなる。
【０１７３】
このように、高濃度のリンをドープする工程では、それぞれの半導体層１０７ｎ、１０７ｐ、１０７ｇのうち、Ｎチャネル型ＴＦＴのゲート電極１１０ｎとマスク１１８ｐ、１１８ｇとに覆われていない領域に、リンがゲート絶縁膜１０８ｎ、１０８ｐおよび１０８ｇを介してドープされる。このとき、ゲート絶縁膜のうち第２絶縁膜（窒化ケイ素膜）および第１絶縁膜（酸化ケイ素膜）の二層を介してドープされるか、あるいはゲート絶縁膜のうち第１絶縁膜（酸化ケイ素膜）のみを介してドープされるかによって、リンのドーピングの状態が大きく異なってくる。
【０１７４】
それぞれのドーピングの状態について、図１２に示すリンのドーピングプロファイルを参照しながら、以下に詳しく説明する。図１２において、横軸はドーピング深さ、縦軸はリン濃度を示す。上記のドーピング工程では、領域１２２ｎ、１２２ｇに対するリンのドーピングは、合計厚さが１００ｎｍである２層の絶縁膜を介して行なわれるため、領域１２２ｎ、１２２ｇにドープされるリン濃度は、図１２における深さが１０００〜１５００Å（１００〜１５０ｎｍ）のときのリン濃度と等しくなる。これに対し、領域１２３ｎ、１２３ｐ、１２３ｇに対するリンのドーピングは、厚さが５０ｎｍであるゲート絶縁膜下層（第１絶縁膜）１０９ａのみを介して行われるので、領域１２３ｎ、１２３ｐ、１２３ｇにドープされるリン濃度は、図１２における深さが５００〜１０００Å（５０〜１００ｎｍ）のときのリン濃度と等しくなる。よって、領域１２２ｎおよび１２２ｇのリン濃度と、領域１２３ｎ、１２３ｐおよび１２３ｇのリン濃度との間で、大きな濃度差が生じる。本実施形態では、第１絶縁膜１０９ａのみで覆われた領域１２３ｎ、１２３ｐ、１２３ｇにドープされるリンの実量は、第１絶縁膜１０９ａおよび第２絶縁膜１１７ｎ、１１７ｇで覆われた領域１２２ｎ、１２２ｇにドープされるリンの実量の５倍以上となる。その上、第１絶縁膜１０９ａのみで覆われた領域１２３ｎ、１２３ｐ、１２３ｇでは、上層のゲート絶縁膜が薄いため、第１絶縁膜１０９ａおよび第２絶縁膜１１７ｎ、１１７ｇで覆われた領域１２２ｎ、１２２ｇに比べて、相対的に高い加速電圧でリンイオンが半導体層中に注入される。従って、個々のイオンの衝撃エネルギーが大きく、結晶性が崩れて、より非晶質化されやすい。一方、領域１２２ｎ、１２２ｇでは、厚いゲート絶縁膜によって、注入時におけるイオンの衝撃エネルギーが緩和されるので、非晶質化がおこりにくく、結晶状態が維持される。
【０１７５】
このようにして、ゲッタリング能力が必要とされる領域と、ソースおよびドレイン領域として低抵抗が必要とされる領域とを、簡易に、それぞれの目的に見合った状態で作り分けることができる。得られたゲッタリング領域１２３ｎ、１２３ｐ、１２３ｇにおけるｎ型不純物元素（リン）の膜中濃度は１×１０19〜３×１０21／ｃｍ3である。また、画素ＴＦＴのＬＤＤ領域１２０におけるｎ型不純物元素（リン）の膜中濃度は、１×１０17〜１×１０19／ｃｍ3である。リン濃度が上記範囲であれば、ＬＤＤ領域として優れた機能を発揮できる。
【０１７６】
次に、上記ｎ型不純物ドーピング工程で用いたドーピングマスク１１８ｐ、１１８ｇを除去した後、不活性雰囲気下、例えば窒素雰囲気にて第２の加熱処理を行う。この加熱処理によって、図５（Ｂ）に示すように、それぞれの半導体層１０７ｎ、１０７ｐ、１０７ｇの活性領域に存在する触媒元素（ニッケル）が、ソースおよびドレイン領域１２２ｎ、１２２ｐ、１２２ｇの外側に形成されたゲッタリング領域１２３ｎ、１２３ｐ、１２３ｇに移動する。
【０１７７】
ゲッタリング領域１２３ｎ、１２３ｐ、１２３ｇでは、高濃度でリンおよびホウ素が含まれているため、ニッケルに対する固溶度が高く、さらにニッケルに対する偏析サイトが形成されやすい。また、上層のゲート絶縁膜が薄膜化されているため、上述のドーピング時に非晶質化され、ニッケルに対する自由エネルギーが低下している。そのため、結晶欠陥や不対結合手（ダングリングボンド）もニッケルの偏析サイトとして機能する。これらによって、ゲッタリング領域１２３ｎ、１２３ｐ、１２３ｇにおけるゲッタリング効果は相乗的に高められている。
【０１７８】
従って、第２加熱処理によって、Ｎチャネル型ＴＦＴの半導体層１０７ｎのうち、チャネル領域１１３ｎやソースおよびドレイン領域１２２ｎに存在しているニッケルを、チャネル領域１１３ｎからソースおよびドレイン領域１１２ｎ、そしてゲッタリング領域１２３ｎへと、図５（Ｂ）の矢印１２４で示される方向に移動させることができる。同様に、画素ＴＦＴの半導体層１０７ｇのうち、チャネル領域１１３ｇ、ＬＤＤ領域１２０、およびソースおよびドレイン領域１２２ｇに存在しているニッケルを、チャネル領域１１３ｇからＬＤＤ領域１２０、さらにソースおよびドレイン領域１１２ｇ、そしてゲッタリング領域１２３ｇへと、矢印１２４で示される方向に移動させることができる。リンのみがドープされたソースおよびドレイン領域１２２ｎ、１２２ｇもゲッタリング効果を有するが、より多量のリンがドープされて非晶質化し、かつホウ素もドープされたゲッタリング領域１２３ｎ、１２３ｇのゲッタリング能力の方が圧倒的に高いので、ニッケルはゲッタリング領域１２３ｎ、１２３ｇに集められる。さらに、Ｐチャネル型ＴＦＴの半導体層１０７ｐにおいても、ソースおよびドレイン領域の外側に形成されたゲッタリング領域１２３ｐは、ＮチャネルＴＦＴのゲッタリング領域１２３ｎと同様に非常に高いゲッタリング能力を有するので、チャネル領域１１３ｐやソースおよびドレイン領域１２１に存在しているニッケルを、チャネル領域１１３ｐからソース・ドレイン領域１２１、そしてゲッタリング領域１２３ｐへと矢印１２４で示される方向に移動させる。
【０１７９】
第２の加熱処理工程、すなわちゲッタリング工程により、ゲッタリング領域１２３ｎ、１２３ｐおよび１２３ｇに触媒元素が移動してくるため、これらのゲッタリング領域における触媒元素の濃度は、例えば５×１０18／ｃｍ3以上となる。
【０１８０】
第２の加熱処理には一般的な加熱炉を用いてもよいが、好ましくはＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）を用いる。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式のＲＴＡが好適に用いられる。具体的には、保持温度が６００〜７５０℃、保持時間が３０秒〜２０分程度である条件で行う。昇温速度および降温速度は、いずれも１００℃／分以上に設定されることが好ましい。
【０１８１】
なお、この加熱処理工程によって、ソースおよびドレイン領域１２２ｎ、１２２ｇとＬＤＤ領域１２０とにドープされたｎ型不純物（リン）が活性化され、また、Ｐチャネル型ＴＦＴのソースおよびドレイン領域１２１にドープされたｐ型不純物（ホウ素）も活性化される。その結果、Ｎチャネル型ＴＦＴおよび画素ＴＦＴにおけるソースおよびドレイン領域１２２ｎ、１２２ｇのシート抵抗値は、０．５〜１ｋΩ／□程度となり、画素ＴＦＴのＬＤＤ領域１２０のシート抵抗値は、５０〜１００ｋΩ／□になる。また、Ｐチャネル型ＴＦＴのソースおよびドレイン領域１２１のシート抵抗値は、１〜１．５ｋΩ／□程度となる。しかしながら、ゲッタリング領域１２３ｎ、１２３ｐおよび１２３ｇでは、結晶がほぼ非晶質化しているため、ゲッタリングのための加熱処理によって結晶回復せず、非晶質成分がそのまま保持される。これらのゲッタリング領域の抵抗は極めて高いが、ＴＦＴとしてのキャリアの移動を妨げないように、ソース領域またはドレイン領域とは別の領域として形成されるので、ゲッタリング領域の抵抗が高いことがＴＦＴ特性を低下させることはない。
【０１８２】
第２の加熱工程後に、レーザーラマン分光法により、半導体層の各領域におけるラマン分光スペクトルの非晶質ＳｉのＴＯフォノンピークＰａと結晶ＳｉのＴＯフォノンピークＰｃとの比Ｐａ／Ｐｃを測定すると、ゲッタリング領域における比Ｐａ／Ｐｃがチャネル領域やソース／ドレイン領域における比Ｐａ／Ｐｃよりも大きいことがわかる。この測定は、基板１０１として透光性のあるガラス基板などを用いている場合、基板１０１の裏面側より行うこともできる。第２の加熱処理工程後、これよりも高温での処理は行われなれないため、各領域におけるＰａ／Ｐｃの関係はＴＦＴ完成後も維持される。
【０１８３】
以上の工程により、ＴＦＴ半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素のゲッタリングを行うことができ、触媒元素の偏析によるリーク電流の発生を抑制することができる。また、ＴＦＴの活性領域において、ソース領域またはドレイン領域とは別の領域にゲッタリング領域を形成するため、ゲッタリング領域の非晶質化によりＴＦＴのソース領域またはドレイン領域の抵抗が上がってしまうという問題を解決できる。
【０１８４】
次いで、図５（Ｃ）に示すように、層間絶縁膜１２６と電極および配線１２７を形成する。層間絶縁膜１２６は、窒化ケイ素膜、酸化ケイ素膜または窒化酸化ケイ素膜を用いて形成できる。層間絶縁膜１２６の厚さは４００〜１５００ｎｍ（代表的には５００〜１０００ｎｍ）であることが好ましい。本実施形態では、厚さが２００ｎｍの窒化ケイ素膜１２５ａと厚さが７００ｎｍの酸化ケイ素膜１２５ｂとをこの順で積層した二層構造の層間絶縁膜１２６を形成する。ここでは、プラズマＣＶＤ法を用いて、ＳｉＨ4およびＮＨ3を原料ガスとして窒化ケイ素膜１２５ａを形成した後、連続して、ＴＥＯＳおよびＯ2を原料として酸化ケイ素膜１２５ｂを形成する。層間絶縁膜１２６の材料や構成は上記に限定されるものではなく、他のシリコンを含む絶縁膜を用いて形成されてもよいし、単層または積層構造を有していてもよい。また、シリコンを含む絶縁膜上にアクリル等の有機絶縁膜を設けた構成を有していてもよい。
【０１８５】
層間絶縁膜１２６を形成した後、３００〜５００℃の温度で３０分〜４時間程度の熱処理を行い、半導体層１０７ｎ、１０７ｐおよび１０７ｇを水素化する工程を行うことが好ましい。水素化工程では、半導体層の活性領域とゲート絶縁膜との界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化することによって不活性化させる。本実施形態では、水素を約３％含む窒素雰囲気下、４１０℃の温度で１時間の熱処理を行う。層間絶縁膜１２６（特に窒化ケイ素膜１２５）に含まれる水素の量が十分であれば、窒素雰囲気で熱処理を行っても水素化の効果が得られる。あるいは、プラズマにより励起された水素を用いてプラズマ水素化を行ってもよい。
【０１８６】
各ＴＦＴの電極および配線１２７は、層間絶縁膜１２６にコンタクトホールを形成した後、コンタクトホール内部および層間絶縁膜１２６の上に金属材料を堆積することによって形成できる。本実施形態では、窒化チタン膜とアルミニウム膜とからなる二層膜によって電極および配線１２７を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散することを防止するためのバリア膜として設けられる。このとき、画素ＴＦＴのドレイン電極は、ＩＴＯなど透明導電膜からなる画素電極と接続させる。他方の電極（ソース電極）はソースバスラインを構成し、このソースバスラインを介してビデオ信号が供給され、ゲートバスラインのゲート信号に基づいて画素電極に必要な電荷が書き込まれる。
【０１８７】
最後に、３５０℃の温度で１時間のアニールを行うと、図５（Ｃ）に示すように、Nチャネル型薄膜トランジスタ１２８、Ｐチャネル型薄膜トランジスタ１２９および画素薄膜トランジスタ１３０が完成する。さらに必要に応じて、ゲート電極１１０ｎおよび１１０ｐの上にもコンタクトホールを設けて、配線１２７を介して所望の電極とゲート電極１１０ｎ、１１０ｐとのを接続してもよい。また、ＴＦＴを保護する目的で、それぞれのＴＦＴの上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１８８】
以上の方法によって作製されたそれぞれのＴＦＴの特性を説明する。Nチャネル型薄膜トランジスタ１２８の電界効果移動度は２５０〜３００ｃｍ2／Ｖｓ、Pチャネル型薄膜トランジスタ１２９の電界効果移動度は１２０〜１５０ｃｍ2／Ｖｓと高い。また、Ｎチャネル型薄膜トランジスタ１２８の閾値電圧は１Ｖ程度、Ｐチャネル型薄膜トランジスタ１２９の閾値電圧は−１．５Ｖ程度である。このように、これらのＴＦＴは非常に良好な特性を示す。一方、画素薄膜トランジスタ１３０では、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、単位Ｗ当たり０．数ｐＡ以下と非常に低いリーク電流値を安定して示す。この値は、触媒元素を用いずに作製した従来のＴＦＴと比べても全く差が無いものであり、製造歩留まりを大きく向上することができる。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、従来のＴＦＴと比べて非常に高い信頼性を有する。
【０１８９】
上記方法で作製したＮチャネル型薄膜トランジスタ１３４とＰチャネル型薄膜トランジスタ１３５とを相補的に構成したＣＭＯＳ構造回路を用いてドライバ上のインバーターチェーンやリングオシレーター等を形成すると、従来のＣＭＯＳ構造回路よりも信号遅延が小さく、信頼性が高く、安定した回路特性を示す。また、上記方法で作製した各ＴＦＴを液晶表示パネルに適用すると、従来方法で作製したＴＦＴを用いた液晶表示パネルよりも表示むらが少なく、ＴＦＴリークによる画素欠陥も極めて少なく、コントラスト比の高い高位の表示が得られる。
【０１９０】
（第２実施形態）
図６および図７を参照しながら、本発明による第２の実施形態について説明する。本実施形態では、ガラス基板上に、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを相補型に構成したＣＭＯＳ構造の回路を形成する。
【０１９１】
前述の第１実施形態と同様の方法で、図６（Ａ）に示すように、ガラス基板２０１のＴＦＴを形成する表面に、酸化窒化ケイ素膜からなる第１下地膜２０２と、酸化ケイ素膜からなる第２下地膜２０３を順次形成し、続いて、厚さが例えば５０ｎｍのａ−Ｓｉ膜２０４を形成する。次いで、前述の第１実施形態と同様の方法により、ａ−Ｓｉ膜２０４の表面にニッケル２０５の微量添加を行う。
【０１９２】
続いて、第１の加熱処理を行い、ａ−Ｓｉ膜２０４に添加されたニッケル２０５を触媒として、ａ−Ｓｉ膜２０４を固相状態で結晶化し、結晶質ケイ素膜２０４ａを得る。そして、図６（Ｂ）に示すように、前述の第１実施形態と同様の方法で、レーザー光２０６を照射することにより結晶質ケイ素膜２０４ａの結晶性を向上させ、より高品質な結晶質ケイ素膜２０４ｂを得る。
【０１９３】
その後、結晶質ケイ素膜２０４ｂの不要な部分を除去して素子間分離を行う。本工程により、図６（Ｃ）に示すように、後にＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴの半導体層となる島状の結晶質ケイ素層（半導体層）２０７ｎ、２０７ｐが形成される。ここで、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴの半導体層２０７ｎ、２０７ｐの全面に、あるいはＮチャネル型ＴＦＴの半導体層２０７ｎのみに対して、しきい値電圧を制御するためにｐ型を付与する不純物元素（Ｂなど）を低濃度で添加してもよい。
【０１９４】
次に、前述の第１実施形態と同様の方法で、ＴＦＴの半導体層２０７ｎ、２０７ｐを覆うように、絶縁膜２０９ａおよび絶縁膜２０９ｂをこの順に形成し、二層構造の積層絶縁膜２０８を形成する。ここでは、絶縁膜２０９ａとして、厚さが５０ｎｍの酸化ケイ素膜を用い、絶縁膜２０９ｂとして厚さが５０ｎｍの窒化ケイ素膜を用いる。従って、本実施形態における積層絶縁膜２０８の合計厚さは１００ｎｍである。なお、積層絶縁膜２０８を構成する各絶縁膜の厚さは上記に限定されず、適宜決定できる。
【０１９５】
続いて、図３（Ｃ）を参照しながら説明した方法と同様の方法で、スパッタリング法で高融点メタルを堆積して導電膜を形成し、これをパターニングすることにより、図６（Ｄ）に示すようなゲート電極２１０ｎおよび２１０ｐを形成する。本実施形態では、高融点メタルとしてタングステン（Ｗ）を用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍのゲート電極２１０ｎおよび２１０ｐを形成する。
【０１９６】
次に、イオンドーピング法によって、ゲート電極２１０ｎ、２１０ｐをマスクとして半導体層２０７ｎ、２０７ｐに低濃度でｎ型不純物（リン）２１１を注入する。これにより、半導体層２０７ｎおよび２０７ｐのうち、ゲート電極２１０ｎおよび２１０ｐに覆われていない領域２１２ｎおよび２１２ｐに、低濃度でリン２１１が注入される。半導体層２０７ｎおよび２０７ｐのうちゲート電極で覆われ、低濃度でリンが注入されない領域は、後のＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴにおけるチャネル領域２１３ｎおよび２１３ｐとなる。
【０１９７】
次いで、図６（Ｅ）に示すように、Ｎチャネル型ＴＦＴのゲート電極２１０ｎを覆い、かつ、半導体層２０７ｎの外縁部を露出させるようにフォトレジストによるレジストマスク２１４を形成する。このとき、Ｐチャネル型ＴＦＴの半導体層２０７ｐの上方にはマスクは設けられず、ＴＦＴ全体が露呈されている。この後、図４（Ｃ）を参照しながら説明した方法と同様の方法で、レジストマスク２１４ｎと、Ｐチャネル型ＴＦＴのゲート電極２１０ｐとをマスクして、積層絶縁膜２０８における上層の窒化ケイ素膜２０９ｂのみをエッチングする。その結果、窒化ケイ素膜２０９ｂから、各ＴＦＴにおけるゲート絶縁膜の上層となる第２絶縁膜２１７ｎおよび２１７ｐが得られる。このエッチング工程では、下層の酸化ケイ素膜２０９ａは、エッチングに対するエッチストッパーとして働くので、ほとんどエッチングされず、そのまま残る。これにより、第２絶縁膜２１７ｎおよび２１７ｐと、酸化ケイ素膜（第１絶縁膜）２０９ａとからなるゲート絶縁膜２０８ｎおよび２０８ｐが得られる。
【０１９８】
続いて、図７（Ａ）に示すように、上記エッチング工程で使用したレジストマスク２１４をそのまま用いて、各々の半導体層２０７ｎおよび２０７ｐにｐ型を付与する不純物（ホウ素）２１５をイオンドーピング法によって注入する。ホウ素のドーピングは、ドーピングガスとしてジボラン（Ｂ2Ｈ6）を用い、加速電圧が３０ｋＶ〜７０ｋＶ、例えば５５ｋＶとし、ドーズ量が１×１０15〜１×１０16ｃｍ-2、例えば５×１０16ｃｍ-2である条件下で行う。本実施形態では、このドーピング工程の前に窒化ケイ素膜２０９ｂのエッチングを行っているので、このドーピング工程では、酸化ケイ素膜２０９ａのみを越してホウ素がドープされる。従って、本工程の加速電圧は、窒化ケイ素膜および酸化ケイ素膜の二層を越してドープされる第１実施形態のドーピング工程（図４（Ｂ））における加速電圧よりも低く設定される。
【０１９９】
上記ｐ型不純物ドーピング工程によって、Ｎチャネル型ＴＦＴの半導体層２０７ｎのうちマスク２１４から露呈している領域２１６ｎに高濃度にホウ素が注入され、Ｐチャネル型ＴＦＴの半導体層２０７ｐのうちゲート電極２１０ｐで覆われたチャネル領域２１３ｐ以外の領域２１６ｐに高濃度にホウ素２１５が注入される。その結果、領域２１６ｐでは、高濃度のｐ型不純物（ホウ素）が、先の工程で低濃度に注入されているｎ型不純物のリンを反転させるので、導電型がｐ型となる。
【０２００】
次に、レジストマスク２１４を除去した後、図７（Ｂ）に示すように、フォトレジストによって新たなドーピングマスク２１８ｎおよび２１８ｐを形成する。ドーピングマスク２１８ｎは、Ｎチャネル型ＴＦＴのゲート電極２１０ｎを一回り大きく覆うように設けられ、ドーピングマスク２１８ｐは、Ｐチャネル型ＴＦＴのゲート電極２１０ｐをさらに一回り大きく覆い、かつ、半導体層２０７ｐの外縁部を露出させるように設けられる。
【０２０１】
その後、イオンドーピング法によって、レジストマスク２１８ｎ、２１８ｐをマスクとして、それぞれの半導体層２０７ｎ、２０７ｐにｎ型不純物（リン）２１９を注入する。このｎ型不純物ドーピング工程により、半導体層２０７ｎ、２０７ｐのうちレジストマスク２１８ｎ、２１８ｐから露呈している領域にリンが高濃度で注入され、高濃度ｎ型不純物領域が形成される。
【０２０２】
上記のｎ型不純物ドーピング工程によって、Ｎチャネル型ＴＦＴの半導体層２０７ｎのうち、ゲート電極２１０ｎで覆われていないがレジストマスク２１８ｎで覆われ、高濃度のリンがドープされなかった領域２２０は、低濃度にリンが注入されたＬＤＤ領域となる。ＬＤＤ領域が形成されると、特にオフ動作時のリーク電流を抑制できると共にホットキャリア劣化等に対する信頼性を高めることができる。また、上述したように、半導体層２０７ｎのうちゲート電極２１０ｎで覆われた領域は、チャネル領域２１３ｎとなる。さらに、半導体層２０７ｎのうちレジストマスク２１８ｎで覆われていないがゲート絶縁膜上層（第１絶縁膜）２０９ａで覆われた領域はソースおよびドレイン領域２２２となり、半導体層２０７ｎの外縁部（第１絶縁膜２０９ａで覆われていない領域）は、高濃度のホウ素がドープされたゲッタリング領域２２３ｎとなる。
【０２０３】
同様に、Ｐチャネル型ＴＦＴ半導体層２０７ｐのうち、ゲート電極２１０ｐで覆われていないがレジストマスク２１８ｐで覆われ、高濃度のリンがドープされなかった領域２２１は、ホウ素のみが注入された領域として残り、Ｐチャネル型ＴＦＴのソースおよびドレイン領域となる。また、半導体層２０７ｐのうち、レジストマスク２１８ｐから露呈し、高濃度でリンが注入された領域２２３ｐはゲッタリング領域となる。
【０２０４】
このように、高濃度のリンをドープする工程では、それぞれの半導体層２０７ｎ、２０７ｐのうちマスク２１８ｐ、２１８ｇで覆われていない領域に、リンがゲート絶縁膜２０８ｎおよび２０８ｐを介してドープされる。このとき、第１実施形態で説明したように、ゲート絶縁膜のうち第２絶縁膜（窒化ケイ素膜）および第１絶縁膜（酸化ケイ素膜）の二層を介してドープされるか、あるいはゲート絶縁膜のうち第１絶縁膜（酸化ケイ素膜）のみを介してドープされるかによって、リンのドーピングの状態が大きく異なり、同一のドーピング工程によって不純物濃度等が互いに異なる領域を形成することが可能になる。
【０２０５】
次に、ドーピングマスク２１８ｎ、２１８ｐを除去した後、不活性雰囲気下、例えば窒素雰囲気にて第２の加熱処理を行う。この加熱処理工程で、図７（Ｃ）に示すように、それぞれの半導体層２０７ｎ、２０７ｐの活性領域に存在する触媒元素（ニッケル）を、ソースおよびドレイン領域２２２、２２１の外側に形成されたゲッタリング領域２２３ｎ、２２３ｐに移動させることができる。
【０２０６】
ゲッタリング領域２２３ｎ、２２３ｐでは、高濃度でリンおよびホウ素が含まれているため、ニッケルに対する固溶度が高く、さらにニッケルに対する偏析サイトが形成されやすい。また、上層のゲート絶縁膜が薄膜化されているため、上述のドーピング時に非晶質化され、ニッケルに対する自由エネルギーが低下している。そのため、結晶欠陥や不対結合手（ダングリングボンド）もニッケルの偏析サイトとして機能する。これらによって、ゲッタリング領域２２３ｎ、２２３ｐにおけるゲッタリング効果は相乗的に高められている。
【０２０７】
従って、第２の加熱処理によって、Ｎチャネル型ＴＦＴの半導体層２０７ｎのうち、チャネル領域２１３ｎやソースおよびドレイン領域２２２ｎに存在しているニッケルを、チャネル領域２１３ｎからソースおよびドレイン領域２１２ｎ、そしてゲッタリング領域２２３ｎへと、図７（Ｃ）の矢印２２４で示される方向に移動させることができる。同様に、Ｐチャネル型ＴＦＴの半導体層２０７ｐにおいても、ソースおよびドレイン領域の外側に形成されたゲッタリング領域２２３ｐは、ＮチャネルＴＦＴのゲッタリング領域２２３ｎと同様に非常に高いゲッタリング能力を有するので、チャネル領域２１３ｐやソースおよびドレイン領域２２１に存在しているニッケルを、チャネル領域２１３ｐからソースおよびドレイン領域２２１、そしてゲッタリング領域２２３ｐへと矢印２２４で示される方向に移動させる。
【０２０８】
なお、この加熱処理工程によって、ソースおよびドレイン領域２２２とＬＤＤ領域２２０とにドープされたｎ型不純物（リン）が活性化され、また、Ｐチャネル型ＴＦＴのソースおよびドレイン領域２２１にドープされたｐ型不純物（ホウ素）も活性化される。しかしながら、ゲッタリング領域２２３ｎおよび２２３ｐでは、結晶がほぼ非晶質化しているため、ゲッタリングのための加熱処理によって結晶回復せず、非晶質成分がそのまま保持される。これらのゲッタリング領域の抵抗は極めて高いが、ＴＦＴとしてのキャリアの移動を妨げないように、ソース領域またはドレイン領域とは別の領域として形成されるので、ゲッタリング領域の抵抗が高いことがＴＦＴ特性を低下させることはない。
【０２０９】
以上の工程により、ＴＦＴ半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素をゲッタリングでき、触媒元素の偏析によるリーク電流の発生を抑制することができる。また、ＴＦＴの活性領域において、ソース領域またはドレイン領域とは別の領域にゲッタリング領域を形成するため、ゲッタリング領域の非晶質化によりＴＦＴのソース領域またはドレイン領域において抵抗が上がってしまうという問題を解決することができる。
【０２１０】
次いで、図７（Ｄ）に示すように、層間絶縁膜２２６と電極および配線２２７を形成する。層間絶縁膜２２６は、窒化ケイ素膜、酸化ケイ素膜または窒化酸化ケイ素膜を用いて形成できる。本実施形態では、第１実施形態と同様に、厚さが２００ｎｍの窒化ケイ素膜２２５ａと厚さが７００ｎｍの酸化ケイ素膜２２５ｂとをこの順で積層した二層構造の層間絶縁膜２２６を形成する。
【０２１１】
層間絶縁膜２２６を形成した後、３００〜５００℃の温度で３０分〜４時間程度の熱処理を行い、半導体層２０７ｎおよび２０７ｐを水素化する工程を行うことが好ましい。水素化工程では、半導体層の活性領域とゲート絶縁膜との界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化することによって不活性化させる。本実施形態では、水素を約３％含む窒素雰囲気下、４１０℃の温度で１時間の熱処理を行う。層間絶縁膜２２６（特に窒化ケイ素膜２２５）に含まれる水素の量が十分であれば、窒素雰囲気で熱処理を行っても水素化の効果が得られる。あるいは、プラズマにより励起された水素を用いてプラズマ水素化を行ってもよい。
【０２１２】
各ＴＦＴの電極および配線２２７は、層間絶縁膜２２６にコンタクトホールを形成した後、窒化チタン膜とアルミニウム膜とからなる二層膜によって電極および配線２２７を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散することを防止するためのバリア膜として設けられる。
【０２１３】
最後に、３５０℃の温度で１時間のアニールを行うと、図７（Ｄ）に示すように、Ｎチャネル型薄膜トランジスタ２２８おとびＰチャネル型薄膜トランジスタ２２９が完成する。さらに必要に応じて、ゲート電極２１０ｎおよび２１０ｐの上にもコンタクトホールを設けて、配線２２７を介して所望の電極とゲート電極２１０ｎ、２１０ｐとのを接続してもよい。また、ＴＦＴを保護する目的で、それぞれのＴＦＴの上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０２１４】
以上の方法によって作製されたそれぞれのＴＦＴの電界効果移動度や閾値電圧は、第１実施形態の方法で作製された各ＴＦＴと同程度の良好な特性を示す。
【０２１５】
上記第１実施形態および第２の実施形態では、ゲッタリング領域は、半導体層のうち活性領域以外の領域に配置されていればよい。以下、図８および図９に示す平面図を参照しながら、ＴＦＴ半導体層におけるゲッタリング領域の配置例を説明する。
【０２１６】
第１および第２の実施形態におけるＮチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴ、画素ＴＦＴの半導体層には様々な形状のゲッタリング領域を形成することが可能である。また、Ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とＰチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくし、ゲッタリング領域からチャネル領域までの距離を概略等しくすることで、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとの触媒元素に対するゲッタリングの効率をより確実に揃えることができる。
【０２１７】
なお、Ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とＰチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくするとは、それぞれのＴＦＴにおいて、半導体層（チャネル領域）の幅をＷ、ゲッタリング領域の面積Ｓとしたとき、半導体層（チャネル領域）の幅Ｗおよびゲッタリング領域の面積Ｓの比Ｓ／ＷがＮチャネル型ＴＦＴおよびＰチャネル型ＴＦＴにおいて概略等しくすることである。
【０２１８】
図８(Ａ)〜（Ｄ）は、半導体層３０およびゲート電極３５の構成を例示する平面図である。これらの図において、同じ構成要素には同じ参照符号を付している。半導体層３０は、ゲート電極３５と重なる領域に形成されるチャネル形成領域と、チャネル形成領域の両側のソースおよびドレイン領域３１、３２と、ゲッタリング領域とを有している。ソースおよびドレイン領域３１、３２は、それぞれコンタクト部３６、３７を有している。本明細書において、各ＴＦＴを電気的に接続する配線が半導体層と接続される部分をコンタクト部という。
【０２１９】
図８（Ａ）に示す構成では、ゲッタリング領域３３ａ、３４ａは、チャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極３５と平行方向に延びる長方形状に配置されている。すなわち、長方形の長辺はゲート電極と平行である。また、長方形のコーナー部は半導体層３０のコーナー部に掛かる様に配置されている。
【０２２０】
図８（Ｂ）に示す構成では、ゲッタリング領域３３ｂ、３４ｂは、ゲート電極３５の下部にあるチャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極３５と垂直方向に延びる長方形状の配置されている。また、長方形のコーナー部は半導体層３０のコーナー部に掛かる様に配置されている。
【０２２１】
図８（Ｃ）に示す構成では、ゲッタリング領域３３ｃ、３４ｃは、ゲート電極３５の下部にあるチャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極３５と平行方向に延びる長方形と、ゲート電極３５と垂直方向に延びる長方形とを組み合わせてできた複雑な形状に配置されている。この形状のコーナー部は半導体層３０のコーナー部に掛かる様に配置されている。この場合は、図８（Ａ）または図８（Ｂ）の構成よりも、ゲッタリング領域の面積を大きくすることができるので、触媒元素に対するゲッタリング効率をより高められる。
【０２２２】
上記の図８（Ａ）〜（Ｃ）の何れの構成においても、ゲッタリング領域は、ソース領域またはドレイン領域３１、３２にそれぞれ形成されるコンタクト部の間を流れる電流を妨げない位置に配置されている。
【０２２３】
例えば、図８（Ａ）に示すゲッタリング領域３３ａ、３４ａは、ソース領域３１に形成されているコンタクト部３６と、ドレイン領域３２に形成されているコンタクト部３７との間を流れる電流を妨げない位置に配置されている。同様に、図８（Ｂ）に示すゲッタリング領域３３ｂ、３４ｂは、ソース領域３１に接続しているコンタクト部３６とドレイン領域３２に形成されているコンタクト部３７との間を流れる電流を妨げない位置に配置されている。また、図８（Ｃ）に示すゲッタリング領域３３ｃ、３４ｃは、ソース領域３１に形成されているコンタクト部３６とドレイン領域３２に形成されているコンタクト部３７との間を流れる電流を妨げない位置に配置されている。
【０２２４】
図８（Ｄ）に示す構成は、図８（Ｃ）に示す構成と基本的に同じであるが、ゲッタリング領域３３ｄ、３４ｄがコンタクト部３６、３７の一部に掛かっている点で異なっている。これにより、ゲッタリング領域３３ｄ、３４ｄの更なる面積拡大が図られ、ゲッタリング領域３３ｄ、３４ｄのゲッタリング効率を向上できる。基本的に、ゲッタリング領域３３ｄ、３４ｄがコンタクト部３６、３７の一部に掛かっても問題ないが、ゲッタリング領域とコンタクト部とが重なる面積は最大でもコンタクト部３６、３７の半分以下となる様に留意する必要がある。従って、コンタクト部３６、３７とゲッタリング領域３３ｄ、３４ｄとの間の設計距離は、各々の領域形成に対応するフォトリソグラフィ工程で使用する露光装置のアライメント精度を考慮して、好適な設計距離を決める必要がある。
【０２２５】
なお、本発明の構成は図８（Ａ）〜（Ｄ）に示す構成に限定されるものではない。ゲッタリング領域は、ソース領域とドレイン領域との間を流れる電流に影響を与えない（阻害しない）位置であれば任意の位置に配置され得る。
【０２２６】
また、図９（Ａ）は、半導体層３０の上を複数のゲート電極３５が横切り、半導体層３０に複数のチャネル形成領域が形成される場合の、半導体層３０およびゲート電極３５の構成を例示する平面図である。半導体層３０はゲート電極３５の下部に形成される複数のチャネル形成領域と、その両側のソースおよびドレイン領域３１、３２と、ゲッタリング領域３３ｅ、３４ｅ、３８ｅとを有している。ゲッタリング領域３３ｅ、３４ｅは、半導体層３０の外縁部に配置されており、例えば図８（Ａ）〜（Ｄ）に示すゲッタリング領域３３ａ〜ｄ、３４ａ〜ｄと同様の形状を有している。ゲッタリング領域３３ｅ、３４ｅはコンタクト部３６、３７の一部に掛かっても構わないが、基本的に、ゲッタリング領域とコンタクト部との重なる面積が最大でもコンタクト部３６、３７の面積の半分以下になる様に留意する。一方。ゲッタリング領域３８ｅは、複数のゲート電極３５の間に位置するソース、領域３１（またはドレイン領域３２）の間に形成されている。ゲッタリング領域３８ｅも、電流の流れを妨げないように配置される。好ましくはゲート電極３５の間に形成されるコンタクト部３９と重ならないように配置される。
【０２２７】
また、図９（Ｂ）も、半導体層３０を複数のゲート電極３５が横切り、半導体層３０にに複数のチャネル形成領域が形成される場合の構成を示す平面図である。図９（Ｂ）に示す構成では、２つのＴＦＴが半導体層３０を共有して直列に連結されており、その連結部においてコンタクト部を有しない。すなわち、連結部から電気信号を取り出す必要が無い。このような構成のＴＦＴは、クロックトインバータやラッチ回路等回路で実際に使用される。半導体層３０は、ゲート電極３５の下部に形成される複数のチャネル形成領域と、その両側のソースおよびドレイン領域３１、３２と、ゲッタリング領域３３ｆ、３４ｆ、３８ｆとを有している。ゲッタリング領域３３ｆ、３４ｆは、半導体層３０の外縁部に配置されており、例えば図８（Ａ）〜（Ｄ）に示すゲッタリング領域３３ａ〜ｄ、３４ａ〜ｄと同様の形状を有している。一方、ゲッタリング領域３８ｆは、複数のゲート電極３５の間に形成されたソース領域３１（またはドレイン領域３２）の間に配置されている。ゲッタリング領域３８ｆは、連結部において、コンタクト部３６からコンタクト部３７へと流れる電流を少なくとも妨げない位置に配置されている。
【０２２８】
なお、ＴＦＴの半導体層３０の形状は、そのＴＦＴに要求される電流量により異なる。図８及び図９に示すようにソースおよびドレイン領域とチャネル領域の幅が同一であるずん胴形となっている場合と、ソースおよびドレイン領域よりもチャネル領域の幅が狭められ、くさび形となっている場合とがあるが、どちらの場合にも同様に本発明を適用できる。
【０２２９】
また、どのような形状のゲッタリング領域を適用しても、ゲッタリングのための加熱処理により、ゲッタリング領域には触媒元素が移動してくるため、加熱処理後のゲッタリング領域における触媒元素の濃度は典型的には５×１０18／ｃｍ3以上となる。
【０２３０】
（第３実施形態）
図１０を参照しながら、本発明による第３の実施形態について説明する。本実施形態では、第１および第２実施形態で説明した方法とは異なる方法で非晶質半導体膜の結晶化を行う。
【０２３１】
まず、第１および第２実施形態と同様に、基板（本実施形態ではガラス基板）４０１上に、基板からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、下層の第１下地膜４０２として窒化ケイ素膜を形成し、その上に第２下地膜４０３として酸化ケイ素膜を形成する。次に、厚さが３０〜８０ｎｍの非晶質半導体膜（ａ−Ｓｉ膜）４０４を、第１および第２実施形態と同様の方法で形成する。下地絶縁膜４０２、４０３とａ−Ｓｉ膜４０４とを大気解放しないで連続的に形成しても構わない。
【０２３２】
次に、酸化ケイ素膜から形成されたマスク絶縁膜（厚さ：２００ｎｍ程度）４０５を形成する。マスク絶縁膜４０５は、図１０（Ａ）に示すように、ａ−Ｓｉ膜４０４に触媒元素を添加するための開口部４００を有している。
【０２３３】
次に、図１０（Ｂ）に示すように、重量換算で１００ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素層４０６を形成する。このとき、マスク絶縁膜４０５の開口部４００において、触媒元素層４０６は選択的にａ−Ｓｉ膜４０４と接触し、触媒元素添加領域４００ｓが形成される。
【０２３４】
本実施形態ではスピンコート法を用いてニッケルを添加するが、蒸着法やスパッタ法などにより触媒元素から形成される薄膜（本実施形態の場合はニッケル膜）をａ−Ｓｉ膜４０４の上に形成することによってニッケルを添加しても良い。
【０２３５】
次に、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜２０時間（好ましくは８〜１５時間）の加熱処理を行う。本実施形態では、５７０℃で１４時間の加熱処理を行う。その結果、図１０（Ｃ）に示すように、触媒元素添加領域４００ｓに結晶核が発生し、触媒元素添加領域４００ｓのａ−Ｓｉ膜４０４がまず結晶化され、結晶化領域４０４ａとなる。さらにこの結晶化領域４０４ａを起点として概略基板４０１と平行な方向（矢印４０７で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素膜４０４ｂが形成される。このとき、マスク４０５上に存在するニッケル４０６は、マスク膜４０５に阻まれ、下層のａ−Ｓｉ膜４０４へは到達しない。従って、触媒元素添加領域４００ｓにおいて導入されたニッケルのみによりａ−Ｓｉ膜４０４の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質領域４０４ｃとして残る。但し、レイアウトによっては、隣接した開口部より横方向に結晶成長した領域とぶつかり合って境界が生じる場合もあり、この場合は非晶質領域とはならない。
【０２３６】
マスクとして用いた酸化ケイ素膜４０５を除去した後、図１０（Ｄ）で示すように、結晶質シリコン膜４０４ｂにレーザー光４０８を照射して、第１および第２の実施形態と同様に、結晶性の改善を行ってもよい。これにより、横方向の結晶成長により得られた結晶質ケイ素膜４０４ｂはより高品質化されて、結晶質ケイ素膜４０４ｄとなる。
【０２３７】
続いて、図１０（Ｅ）に示すように、横方向に結晶成長した領域の結晶質ケイ素膜４０４ｄを所定の形状にエッチングして、後のＴＦＴの半導体層４０９を形成する。
【０２３８】
本実施形態における結晶化方法は第１および第２の実施形態における結晶化工程に適応することができる。これにより、電流駆動能力の高い高性能なＴＦＴを実現することができる。
【０２３９】
（第４実施形態）
本実施形態の半導体装置はアクティブマトリクス基板である。図１１（Ａ）および（Ｂ）は、本実施形態のアクティブマトリクス基板のブロック図を示す。
【０２４０】
図１１（Ａ）には、アナログ駆動を行うための回路構成が示されている。本実施形態の半導体装置は、ソース側駆動回路５０、画素部５１およびゲート側駆動回路５２を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称を指している。
【０２４１】
ソース側駆動回路５０は、シフトレジスタ５０ａ、バッファ５０ｂ、サンプリング回路（トランスファゲート）５０ｃを設けている。また、ゲート側駆動回路５２は、シフトレジスタ５２ａ、レベルシフタ５２ｂ、バッファ５２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０２４２】
本実施形態では、画素部５１は複数の画素からなり、その複数の画素各々がＴＦＴ素子を含んでいる。
【０２４３】
なお、図示していないが、画素部５１を挟んでゲート側駆動回路２２の反対側にさらにゲート側駆動回路を設けても良い。
【０２４４】
また、図１１（Ｂ）には、デジタル駆動を行うための回路構成が示されている。本実施形態の半導体装置は、ソース側駆動回路５３、画素部５４およびゲート側駆動回路５５を有している。デジタル駆動させる場合は、図１１（Ｂ）に示すように、サンプリング回路の代わりにラッチ（Ａ）５３ｂ、ラッチ（Ｂ）５３ｃを設ければよい。ソース側駆動回路５３は、シフトレジスタ５３ａ、ラッチ（Ａ）５３ｂ、ラッチ（Ｂ）５３ｃ、Ｄ／Ａコンバータ５３ｄ、バッファ５３ｅを設けている。また、ゲート側駆動回路５５は、シフトレジスタ５５ａ、レベルシフタ５５ｂ、バッファ５５ｃを設けている。また、必要であればラッチ（Ｂ）５３ｃとＤ／Ａコンバータ５３ｄとの間にレベルシフタ回路を設けてもよい。
【０２４５】
なお、上記構成は、前述の実施形態１〜３に示した製造工程に従って実現することができる。また、本実施形態では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【０２４６】
（第５実施形態）
本実施形態の半導体装置は、上述の実施形態で形成されたＣＭＯＳ回路や画素部を用いたアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置、およびそのような表示装置を表示部として有する電気器具全てである。
【０２４７】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
【０２４８】
本実施形態では、触媒元素を用いた良好な結晶性を有する結晶質半導体膜を形成することができ、さらに十分に触媒元素をゲッタリングできる。また、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとで、要求される特性や目的に応じて構造を簡易に作り分けることができる。よって、Ｎチャネル型ＴＦＴのホットキャリア耐性を高くし、Ｐチャネル型ＴＦＴの寄生容量を抑えたＣＭＯＳ回路が得られる。その結果、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとの特性をともに向上させることができるので、信頼性の高い、安定した回路特性を有する、良好なＣＭＯＳ駆動回路を実現できる。また、オフ動作時のリーク電流が問題となる画素スイッチングＴＦＴや、アナログスイッチ部のサンプリング回路のＴＦＴ等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができる。よって、低消費電力化も可能な電気器具（携帯電話、携帯書籍、ディスプレイ）を実現できる。
【０２４９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、第５実施形態の電気器具は、第１から第４の実施形態を組み合わせて作製された表示装置を用いて実現することができる。
【０２５０】
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０２５１】
例えば、本発明で対象となる半導体膜としては、前述の実施形態で示した純粋なケイ素膜以外に、ゲルマニウムとケイ素との混成膜（シリコン・ゲルマニウム膜）や純粋なゲルマニウム膜も利用できる。
【０２５２】
また、ニッケルを導入する方法としては、非晶質ケイ素膜表面にニッケル塩を溶かせた溶液を塗布する方法を採用したが、非晶質ケイ素膜成膜前に下地膜表面にニッケルを導入し、非晶質ケイ素膜下層よりニッケルを拡散させ結晶成長を行わせる方法でもよい。また、ニッケルの導入方法として、その他、様々な手法を用いることができる。例えば、ニッケル塩を溶かせる溶媒としてＳＯＧ（スピンオングラス）材料を用い、ＳｉＯ2膜より拡散させる方法もある。また、スパッタリング法や蒸着法、メッキ法により薄膜形成する方法や、イオンドーピング法により直接導入する方法なども利用できる。
【０２５３】
さらに、前述の実施形態では、ゲッタリング工程でリンを用いたが、それ以外にヒ素、アンチモンを利用しても良い。
【産業上の利用可能性】
【０２５４】
本発明により、触媒元素を用いて作製された良好な結晶性を有する結晶質半導体膜の活性領域、特にチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部に残留する触媒元素が十分に低減された半導体装置が提供される。
【０２５５】
特に、Ｎチャネル型ＴＦＴにおいて、ゲート絶縁膜を部分的に薄くまたは除去しているので、ソースおよびドレイン領域およびゲッタリング領域に対するｎ型不純物元素のドーピング条件をそれぞれ最適化できる。従って、ソースおよびドレイン領域の高抵抗化を抑えつつ、ゲッタリング領域のゲッタリング能力を向上できる。
【０２５６】
また、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴを備えた半導体装置に適用すると、それぞれのＴＦＴの構造を要求される特性に応じて変えることができるので有利である。
【０２５７】
さらに、本発明によれば、上記半導体装置を、工程を付加すること無く、従来と同等の簡易なプロセスで製造できる。
【０２５８】
本発明により十分にゲッタリングされた活性領域を有するＴＦＴを用いれば、リーク電流の発生が抑制され、高い信頼性を有し、且つ特性ばらつきも少ない安定した特性を有する高性能半導体素子、および集積度の高い高性能半導体装置を実現できる。また、そのような高性能半導体素子の製造工程の簡略化と製造コストの低減が図れる。さらに、その製造工程において良品率を大きく向上できる。
【０２５９】
本発明は、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置、密着型イメージセンサー、三次元ＩＣなどの装置、さらにはそのような装置を備えた電子機器に適用できる。本発明をアクティブマトリクス基板やそれを用いた液晶表示装置に適用すると、アクティブマトリクス基板に要求される画素スイッチングＴＦＴのスイッチング特性の向上と、周辺駆動回路部を構成するＴＦＴに要求される高性能化・高集積化とを同時に満足できる。従って、本発明を、同一基板上にアクティブマトリクス部と周辺駆動回路部とを構成するドライバモノリシック型アクティブマトリクス基板に適用すると、モジュールのコンパクト化、高性能化、低コスト化を実現できるので特に有利である。
【図面の簡単な説明】
【０２６０】
【図１】本発明による好ましい実施形態におけるＴＦＴの構成を模式的に示す断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明による第１実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図３】（Ａ）〜（Ｃ）は、本発明による第１実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図４】（Ａ）〜（Ｃ）は、本発明による第１実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図５】（Ａ）〜（Ｃ）は、本発明による第１実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図６】（Ａ）〜（Ｅ）は、本発明による第２実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図７】（Ａ）〜（Ｄ）は、本発明による第２実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図８】（Ａ）〜（Ｄ）は、本発明による第１および第２実施形態におけるゲッタリング領域の配置例を示す平面図である。
【図９】（Ａ）および（Ｂ）は、本発明による第１および第２実施形態におけるゲッタリング領域の配置例を示す平面図である。
【図１０】（Ａ）〜（Ｅ）は、本発明による第３実施形態におけるＴＦＴの製造方法を説明するための工程断面模式図である。
【図１１】（Ａ）および（Ｂ）は、本発明による第４実施形態のアクティブマトリクス基板のブロック図である。
【図１２】酸化ケイ素膜にドープングされたｎ型不純物の濃度プロファイルを示すグラフである。
【図１３】非晶質半導体膜に触媒元素を添加して結晶化させた場合における、（Ａ）は結晶成長を示す図であり、（Ｂ）は〈１１１〉晶帯面を示す図であり、（Ｃ）は結晶方位の標準三角形を示す図である。
【図１４】（Ａ）及び（Ｂ）は触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を示す図であり、（Ｃ）は結晶方位の標準三角形を示す図である。
【符号の説明】
【０２６１】
１        基板
３        ゲート絶縁膜
３ａ      第１絶縁膜
３ｂ      第２絶縁膜
５        ゲート電極
７        チャネル領域
９        ソース領域およびドレイン領域
１０      薄膜トランジスタ
１１      ゲッタリング領域
１３      半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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