(57)【要約】      （修正有）【課題】不揮発性メモリ装置におけるコピーバックプログラム時間を短縮する。【解決手段】複数のページバッファのそれぞれは、プログラム動作の際に作動状態にされてプログラムされるべきデータをラッチする第１ラッチ部および第２ラッチ部と、プログラム動作の際に第１ラッチ部から伝達されて第２ラッチ部にラッチされたプログラムされるべきデータをセンシングラインを介してビットラインのうち選択されたビットラインに伝送するデータ伝送部と、第２ラッチ部とセンシングラインとの間に接続され、コピーバックプログラム動作を行うコピーバックプログラム部とを含み、第１ラッチ部は、プログラム動作の際にのみ作動状態にされ、コピーバックプログラム動作の際には非作動状態にされ、第２ラッチ部は、コピーバックプログラム動作とプログラム動作の際に作動状態にされる。【選択図】図４
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【特許請求の範囲】
【請求項１】
ワードラインとビットラインとの各交差領域に配置されるメモリセルを有するメモリセルアレイと、センシングラインを介して前記メモリセルアレイと連結される複数のページバッファとを備えてなり、
前記複数のページバッファのそれぞれは、プログラム動作の際に全て作動状態にされてプログラムされるべきデータをラッチするための第１ラッチ部および第２ラッチ部と、プログラム動作の際に前記第１ラッチ部から伝達されて前記第２ラッチ部にラッチされたプログラムされるべきデータを前記センシングラインを介して前記ビットラインのうち選択されたビットラインに伝送するデータ伝送部と、前記第２ラッチ部と前記センシングラインとの間に接続され、コピーバックプログラム動作を行うコピーバックプログラム部とを含み、
前記第１ラッチ部は、プログラム動作の際にのみ作動状態にされ、コピーバックプログラム動作の際には非作動状態にされ、前記第２ラッチ部は、コピーバックプログラム動作とプログラム動作の際に作動状態にされる
不揮発性メモリ装置。
【請求項２】
請求項１に記載の不揮発性メモリ装置において、
前記コピーバックプログラム動作の際には、前記第２ラッチ部が前記メモリセルのうち問題の発生したメモリセルにプログラムされたデータを前記ビットラインのうち選択されたビットラインと前記センシングラインを介して読み出してラッチし、前記コピーバックプログラム部が前記第２ラッチ部の第１ノードおよび第２ノードのうち第１ノードにラッチされた前記読み出されたデータを反転させて前記センシングラインを介して前記選択ビットラインに伝送し、前記メモリセルのうち正常的なメモリセルに再プログラムするようにする
ことを特徴とする不揮発性メモリ装置。
【請求項３】
請求項１または２に記載の不揮発性メモリ装置において、
前記コピーバックプログラム部は、コピーバックプログラム動作の際に前記第２ラッチ部の第１ノードおよび第２ノードのうち前記第１ノードのデータを反転させる反転素子と、前記反転素子から前記反転されたデータの入力を受けて前記センシングラインを介して前記選択ビットラインに伝達する伝達素子とを含む
ことを特徴とする不揮発性メモリ装置。
【請求項４】
請求項１に記載の不揮発性メモリ装置において、
前記第１ラッチ部は、プログラム動作の際に外部から伝送されるプログラムされるべきデータをラッチするラッチ回路と、
前記第１ラッチ部の第１ノードおよび第２ノードに接続され、前記プログラムされるべきデータを前記第１ラッチ部に伝達するデータ入力部と、
プログラム動作の際に前記第１ラッチ部の前記第１ノードのデータを前記センシングラインを介して前記第２ラッチ部に伝達するデータ伝達部とを含む
ことを特徴とする不揮発性メモリ装置。
【請求項５】
請求項１に記載の不揮発性メモリ装置において、
前記第２ラッチ部は、コピーバックプログラム動作とノーマルプログラム動作の際に前記センシングノードの電圧レベルに応答してデータをラッチするラッチ回路と、
コピーバックプログラム動作、ノーマルプログラム動作または読出し動作の際に前記センシングノードの電圧レベルに応答して前記ラッチ回路の第１ノードおよび第２ノードのうち前記第１ノードをディスチャージさせるディスチャージ部とを含む
ことを特徴とする不揮発性メモリ装置。
【請求項６】
請求項１に記載の不揮発性メモリ装置において、
前記データ伝送部は、プログラム動作の際に駆動され、前記第２ラッチ部の第２ノードのデータを前記センシングラインを介して前記ビットラインのうち選択されたビットラインに伝送して前記メモリセルにプログラムするようにするプログラム用スイッチング素子と、
読出し動作の際に駆動され、前記第２ラッチ部の第１ノードおよび第２ノードのうち第２ノードのデータを読み出してデータラインを介して外部に伝達する読出し用スイッチング素子とを含む
ことを特徴とする不揮発性メモリ装置。
【請求項７】
請求項１に記載の不揮発性メモリ装置であって、さらに、
プログラム検証動作の際に前記第２ラッチ部の第１ノードおよび第２ノードのうち第２ノードのデータを読み出してプログラムのパス／フェイルを検証する検証用スイッチング素子を備えてなる
ことを特徴とする不揮発性メモリ装置。
【請求項８】
請求項１に記載の不揮発性メモリ装置において、
前記ページバッファは、前記メモリセルにプログラムされたデータを読み出すときに前記センシングラインをプリチャージさせるプリチャージ部と、前記ビットラインのいずれか一つを選択し、前記選択されたビットラインを前記センシングラインと連結させるビットライン選択バイアス部とをさらに含む
ことを特徴とする不揮発性メモリ装置。
【請求項９】
ワードラインとビットラインとの各交差領域に配置されるメモリセルを有するメモリセルアレイと、センシングラインを介して前記メモリセルアレイに接続され、第１ラッチ部および第２ラッチ部をそれぞれ有する複数のページバッファとを備えてなる不揮発性メモリ装置のページバッファ動作方法であって、
プログラム動作の際には、前記第１ラッチ部と第２ラッチ部の両者を作動状態にさせてプログラム動作を行い、コピーバックプログラムの際には、前記第１ラッチ部を非作動状態にさせ、前記第２ラッチ部のみを作動状態にさせてコピーバック動作を行う
不揮発性メモリ装置のページバッファ動作方法。
【請求項１０】
請求項９に記載の不揮発性メモリ装置のページバッファ動作方法において、
前記コピーバックプログラム動作は、前記メモリセルのうち問題の発生したメモリセルのデータを前記ビットラインのうち選択されたビットラインと前記センシングノードを介して読み出して前記第２ラッチ部にラッチする段階と、
前記第２ラッチ部にラッチされた前記読み出されたデータを反転する段階と、
前記反転されたデータを前記センシングラインを介して前記選択ビットラインに伝送して前記メモリセルのうち正常的なセルに再プログラムする段階とを含んでなる
ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
【請求項１１】
請求項１０に記載の不揮発性メモリ装置のページバッファ動作方法において、
前記読み出してラッチする段階は、前記センシングラインをプリチャージさせた後、前記センシングラインのプリチャージ状態またはディスチャージ状態を検出し、前記問題の発生したメモリセルにプログラムされたデータを前記第２ラッチ部にラッチする
ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
【請求項１２】
請求項１０に記載の不揮発性メモリ装置のページバッファ動作方法において、
前記反転する段階は、前記第２ラッチ部の第１ノードおよび第２ノードのうち前記第１ノードのデータを反転する
ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
【請求項１３】
請求項９に記載の不揮発性メモリ装置のページバッファ動作方法において、
前記プログラム動作は、プログラムされるべきデータを前記第１ラッチ部にラッチする段階と、
前記第１ラッチ部にラッチされた前記プログラムされるべきデータを前記センシングラインを介して前記第２ラッチ部に伝送してラッチする段階と、
前記第２ラッチ部にラッチされた前記プログラムされるべきデータを前記センシングラインを介して前記ビットラインのうち選択されたビットラインに伝送して前記メモリセルにプログラムする段階とを含んでなる
ことを特徴とする不揮発性メモリ装置のページバッファ動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性メモリ装置およびそのページバッファ動作方法に関し、特に、コピーバックのためのプログラム動作時間を短縮させることが可能なＮＡＮＤ型フラッシュメモリ装置およびそのページバッファ動作方法に関する。
【背景技術】
【０００２】
電気的にプログラムと消去が可能で、一定の周期でデータを再作成するリフレッシュ機能が不要な半導体メモリ素子の需要が増加している。
【０００３】
ここで、プログラムとは、データをメモリセルに書き込むことをいう。また、コピーバックとは、セルに問題が発生したとき、問題発生セルのデータをページバッファに読み出して、さらに安定なセルに再プログラムして問題なく使用することをいう。
【０００４】
メモリ素子の高集積化のために、複数のメモリセルが直列（すなわち、隣接するセル同士で一方のドレインと他方のソースを互いに共有する構造）に接続されて１本のストリングを構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。
【０００５】
ＮＡＮＤ型フラッシュメモリ素子は、短時間内に大容量の情報を記憶したり読み出したりするために、ページバッファを使用する。ページバッファは、入出力パッド(Input/Output PAD)から大容量のデータの供給を受けてメモリセルに供給し、またはメモリセルのデータを記憶した後出力する機能を果たす。通常、ページバッファは、データを一時的に記憶するために単一レジスタで構成されることが普遍的であったが、最近では、ＮＡＮＤ型フラッシュメモリ素子において大容量のデータをプログラムする際にプログラム速度を高めるためにデュアルレジスタ(dual register)を採用するようになっている。
【０００６】
図１は、既存のＮＡＮＤ型フラッシュメモリ装置におけるコピーバックのプログラム動作を説明するブロック図である。
【０００７】
図１を参照すると、既存のコピーバックプログラム動作は、メモリセルアレイ１０内の問題発生セルにあるデータを、ビットライン選択バイアス部２１によって選択されたビットライン（例えば、ＢＬｅ）およびセンシングノードＳ０を介して読み出して、ページバッファ２０のメインラッチ２３にラッチする（段階４１）。その後、メインラッチ２３にラッチしたデータをキャッシュラッチ２４へ伝送して記憶し（段階４２）、キャッシュラッチ２４に伝送されたデータをさらにメインラッチ２３に伝送する（段階４３）。次に、メインラッチ２３に伝送されラッチされたデータをセンシングラインＳ０と選択されたビットラインを介して他のメモリセル（正常的なセル）にプログラムする（段階４４）。
【０００８】
しかし、このような既存のコピーバックプログラム動作は、メインラッチ２３とキャッシュラッチ２４の間のデータ伝送の際にエラーが発生し得る確率が高いため、コピーバックプログラム動作の際にタイミングマージンが不十分であるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、上記のような問題点を解決するためのもので、その目的とするところは、ページバッファのラッチ部のいずれか一つのみを用いてコピーバックプログラムを行うことにより、ラッチ間のデータ伝送の際に発生するエラーをなくし、コピーバックプログラム時間を短縮することが可能な不揮発性メモリ装置およびそのページバッファ動作方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、この発明の好適な実施例に係る不揮発性メモリ装置は、ワードラインとビットラインとの各交差領域に配置されたメモリセルを有するメモリセルアレイと、センシングラインを介して前記メモリセルアレイに連結された複数のページバッファとを備えてなり、前記複数のページバッファのそれぞれは、プログラム動作の際に作動状態にされてプログラムされるべきデータをラッチするための第１ラッチ部および第２ラッチ部と、プログラム動作の際に前記第１ラッチ部から伝達されて前記第２ラッチ部にラッチされたプログラムされるべきデータを前記センシングラインを介して前記ビットラインのうち選択されたビットラインに伝送するデータ伝送部と、前記第２ラッチ部と前記センシングラインとの間に接続され、コピーバックプログラム動作を行うコピーバックプログラム部とを含み、前記第１ラッチ部は、プログラム動作の際にのみ作動状態にされ、コピーバックプログラム動作の際には非作動状態にされ、前記第２ラッチ部は、コピーバックプログラム動作とプログラム動作の際に作動状態にされる。
【００１１】
また、上記目的を達成するために、この発明の好適な他の実施例によれば、ワードラインとビットラインとの各交差領域に配置されたメモリセルを有するメモリセルアレイと、センシングラインを介して前記メモリセルアレイに接続され、それぞれが第１ラッチ部および第２ラッチ部を有する複数のページバッファとを備えてなる不揮発性メモリ装置のページバッファ動作方法は、プログラム動作の際には前記第１ラッチ部と前記第２ラッチ部を両者とも作動状態にさせてプログラム動作を行い、コピーバックプログラムの際には前記第１ラッチ部を非作動状態にさせ、前記第２ラッチ部のみを作動状態にさせてコピーバック動作を行う。
【発明の効果】
【００１２】
この発明によれば、メインラッチにラッチされた問題発生セルのデータを反転させてキャッシュラッチには伝送せず、直ちに選択されたビットラインに伝送して正常的なメモリセルに再プログラムすることができるため、コピーバックプログラム速度を向上させることができるという利点がある。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して、この発明の好適な実施例を詳細に説明する。
【００１４】
図２は、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。
【００１５】
図２を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１００内の問題発生セルに記憶されたデータを、ビットライン選択バイアス部２１０によって選択されたビットライン（例えば、ＢＬｅ）を介してメインラッチ２４０に読み出してラッチした（段階４０１）後、さらにメインラッチ２４０にラッチされたデータをコピーバックプログラム部２３０を介して選択ビットラインに伝送してメモリセルアレイ１００の正常的なセルに再プログラムする（段階４０２）。
【００１６】
図１では、メインラッチ２３に読み出してラッチしたデータをキャッシュラッチ２４に伝送してラッチし、前記キャッシュラッチ２４にラッチされたデータをさらにメインラッチ２３に伝送した後、メインラッチ２３のデータを正常的なセルに再プログラムしたが、図２ではメインラッチ２４０に読み出してラッチしたデータをキャッシュラッチ２５０には伝送せず、直ちにコピーバックプログラム部を介して正常的なセルに再プログラムする。
【００１７】
図３は、図２のＮＡＮＤ型フラッシュメモリ装置の具体的構成の一実施例を示す詳細回路図である。
【００１８】
図３を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１００、ページバッファ２００およびカラム選択部３００を備えて構成されている。
【００１９】
メモリセルアレイ１００において、ＢＬｅは偶数番目のビットラインを示し、ＢＬｏは奇数番目のビットラインを示す。複数のメモリセルＭＣ１〜ＭＣｎがビットラインＢＬｅに連結され、他の複数のメモリセルがビットラインＢＬｏに連結されている。メモリセル（例えば、ＭＣ１）は、１本のワードライン（例えば、ＷＬ１）によって制御され、一つのページを形成する。
【００２０】
ページバッファ２００は、メモリセルアレイ１００とカラム選択部３００との間に接続され、ビットラインＢＬｅ、ＢＬｏは、センシングラインＳ０を介してページバッファ２００に連結されている。このようなページバッファ２００は、複数個が連結されているが、図３には一つのみを示した。ページバッファ２００は、ビットライン選択バイアス部２１０、プリチャージ部２２０、コピーバックプログラム部２３０、メインラッチ２４０およびキャッシュラッチ２５０を含む。
【００２１】
ビットライン選択バイアス部２１０は、トランジスタＮ１１〜Ｎ１４を含む。トランジスタＮ１１は、一端がビットラインＢＬｅに連結され、他端が電圧供給信号ＶＩＲＰＷＲを供給するラインに連結され、ゲートにゲート制御信号ＤＩＳｅの印加を受けてターンオン／ターンオフされる。このトランジスタＮ１１は、奇数番目のビットラインＢＬｏにデータをプログラムしようとする場合に、ゲート制御信号ＤＩＳｅによってターンオンされて、ビットラインＢＬｅに電圧供給信号ＶＩＲＰＷＲ（プログラム動作の場合は、電源電圧ＶＣＣを呈する）を印加して、ビットラインＢＬｅを強制的にシールドする。トランジスタＮ１２は、一端がビットラインＢＬｏに連結され、他端が電圧供給信号ＶＩＲＰＷＲを供給するラインに連結され、ゲートにゲート制御信号ＤＩＳｏの印加を受けてターンオン／ターンオフされる。このトランジスタＮ１２は、偶数番目のビットラインＢＬｅにデータをプログラムしようとする場合に、ゲート制御信号ＤＩＳｏによってターンオンされてビットラインＢＬｏに電圧供給信号ＶＩＲＰＷＲ（この場合、電源電圧ＶＣＣを呈している）を印加して、ビットラインＢＬｏを強制的にシールドする。電圧供給信号ＶＩＲＰＷＲは、プログラム動作の際に電源電圧ＶＣＣを呈する。ＮＭＯＳトランジスタＮ１３は、ビットライン選択信号ＢＳＬｅに応答してビットラインＢＬｅをセンシングラインＳ０に連結させ、ＮＭＯＳトランジスタＮ１４は、ビットライン選択信号ＢＳＬｏに応答してビットラインＢＬｏをセンシングラインＳ０に連結させる。
【００２２】
プリチャージ部２２０は、電源電圧ＶＣＣとセンシングラインＳ０との間に接続され、ゲートにプリチャージ信号ＰＲＥＣＨｂの印加を受けてターンオン／ターンオフされるＰＭＯＳトランジスタＰ１１から構成される。このＰＭＯＳトランジスタＰ１１は、読出し動作の際にセンシングラインＳ０を電源電圧ＶＣＣでプリチャージさせてセンシングラインＳ０を介してビットラインＢＬｅまたはＢＬｏに電流を供給する。
【００２３】
メインラッチ２４０は、ＮＭＯＳトランジスタＮ２１〜Ｎ２３と第１ラッチＬＴ１を含む。第１ラッチＬＴ１は、インバータＩＶ１、ＩＶ２からなり、メモリセルから読み出されたデータをラッチする。ＮＭＯＳトランジスタＮ２１は、センシングラインＳ０の信号に応答してターンオン／ターンオフされ、ＮＭＯＳトランジスタＮ２２は、メインラッチ信号ＭＬＣＨに応答してターンオン／ターンオフされる。ＮＭＯＳトランジスタＮ２２は、ＮＭＯＳトランジスタＮ２１がターンオンされるとともにターンオンされ、第１ラッチＬＴ１のノードＱＡｂを「０」に、ノードＱＡを「１」に変更する。ＮＭＯＳトランジスタＮ２３は、第１ラッチＬＴ１のノードＱＡと接地電圧ＶＳＳとの間に接続され、ゲートにリセット信号ＭＲＳＴの印加を受けて第１ラッチＬＴ１のノードＱＡを「０」に、ノードＱＡｂを「１」に初期化する。
【００２４】
コピーバックプログラム部２３０は、インバータＩＶ３とＮＭＯＳトランジスタＮ２４から構成され、インバータＩＶ３は、ラッチＬＴ１のノードＱＡのデータを反転し、ＮＭＯＳトランジスタＮ２４は、センシングラインＳ０とインバータＩＶ３との間に接続され、ゲートにコピーバック信号ＣＰＢＫの印加を受けてターンオン／ターンオフされる。このＮＭＯＳトランジスタＮ２４は、コピーバックプログラム動作の際にメインラッチ２４０にラッチされた問題発生セルのデータを正常的なセルに再プログラムするためにメインラッチ２４０とセンシングラインＳ０とを連結させる役割をする。
【００２５】
キャッシュラッチ２５０は、ＮＭＯＳトランジスタＮ４０〜Ｎ４３、Ｎ４７と第２ラッチＬＴ２を含む。第２ラッチＬＴ２は、インバータＩＶ４、ＩＶ５からなり、メインラッチ２４０から伝送されるデータをラッチする。ＮＭＯＳトランジスタＮ４０は、第２ラッチＬＴ２のノードＱＢと接地電圧ＶＳＳとの間に接続され、ゲートにリセット信号ＣＲＳＴの印加を受けて第２ラッチＬＴ２のノードＱＢを「０」に、ノードＱＢｂを「１」に初期化する。ＮＭＯＳトランジスタＮ４１は、データ入力信号ｎＤＩに応答して、外部からデータラインＤＬを介して伝送されるプログラムされるべきデータを第２ラッチＬＴ２にラッチさせる。ＮＭＯＳトランジスタＮ４２〜Ｎ４３は、データ入力信号ＤＩに応答して、外部からデータラインＤＬを介して伝送されるプログラムされるべきデータを第２ラッチＬＴ２にラッチさせる。ＮＭＯＳトランジスタＮ４７は、プログラム動作の際にプログラムダンプ信号ＰＤＵＭＰによってターンオンされ、第２ラッチＬＴ２のノードＱＢｂのデータをセンシングラインＳ０を介してメインラッチ２４０に伝送する。
【００２６】
ページバッファ２００は、ビットライン選択バイアス部２１０、プリチャージ部２２０、コピーバックプログラム部２３０、メインラッチ２４０およびキャッシュラッチ２５０の他にも、ＮＭＯＳトランジスタＮ４４〜Ｎ４６とＰＭＯＳトランジスタＰ１２を含む。ＮＭＯＳトランジスタＮ４４は、プログラム動作の際にプログラム信号ＰＧＭによってターンオンされ、メモリセルにプログラムされるべきデータ、すなわち第１ラッチＬＴ１のノードＱＡのデータをセンシングラインＳ０を介して選択ビットライン（例えば、ＢＬｅ）に伝送する。ＮＭＯＳトランジスタＮ４５は、読出し動作の際に読出し信号ＰＢＤ０によってターンオンされ、選択されたビットライン（例えば、ＢＬｅ）に出力されたデータ、すなわち第１ラッチＬＴ１のノードＱＡのデータをカラム選択部３００を介してデータラインＤＬへ伝送する。ＮＭＯＳトランジスタＮ４６は、テスト動作の際に信号ＣＥＬＬＩＶによってターンオンされ、ページバッファの電流および電圧を検出する。ＰＭＯＳトランジスタＰ１２は、電源電圧ＶＣＣとノードｎＷＤ０との間に接続され、ゲートに第１ラッチＬＴ１のノードＱＡのデータの入力を受けてターンオン／ターンオフされ、プログラムまたは消去の良否（パス／フェイル）を検証する。
【００２７】
カラム選択部３００は、カラム選択信号ＹＡおよびＹＢによって制御される２つのＮＭＯＳトランジスタＮ５１、Ｎ５２から構成される。このＮＭＯＳトランジスタＮ５１、Ｎ５２は、読出し動作／プログラム動作の際にページバッファ２００とデータラインＤＬとを連結させる役割をする。カラム信号ＹＡおよびＹＢは、カラムアドレスによって生成される。
【００２８】
図４は、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するための回路図であり、図５は、この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのタイミング波形図である。
【００２９】
以下、図４および図５を参照して、問題の発生したメモリセルがＭＣ１の場合、このメモリセルＭＣ１に記憶されたデータをメインラッチ２４０に読み出して、正常的なメモリセル（例えば、ＭＣ２）に再プログラムするコピーバックプログラム動作を説明する。
【００３０】
まず、メモリセルＭＣ１のデータを読み出して他の正常的なメモリセルに再プログラムするためには、ワードラインＷＬ１が選択され、ビットライン選択信号ＢＳＬｅによってＮＭＯＳトランジスタＮ１３がターンオンされてビットラインＢＬｅが選択されなければならない。
【００３１】
その後、図５に示すように、リセット信号ＭＲＳＴによって第１ラッチＬＴ１のノードＱＡを「０」に、ノードＱＡｂを「１」に初期化し、プリチャージ信号ＰＲＥＣＨｂによってセンシングラインＳ０を電源電圧ＶＣＣのレベルにプリチャージする。メモリセルＭＣ１は、プログラムされたセルなので、センシングラインＳ０は、電源電圧ＶＣＣでプリチャージされた状態を維持する。すると、ＮＭＯＳトランジスタＮ２１、Ｎ２２がターンオンされ、図５に示すように、第１ラッチＬＴ１のノードＱＡｂが「０」になり、ノードＱＡが「１」に変更される（読出し動作４０１）。
【００３２】
この際、インバータＩＶ３は、第１ラッチＬＴ１のノードＱＡの「１」を反転して「０」を出力する。すると、図５に示すように、コピーバック信号ＣＰＢＫによってＮＭＯＳトランジスタＮ２４がターンオンされると、インバータＩＶ３から出力されるデータ「０」がビットラインＢＬｅに伝送され、正常的なメモリセル（例えば、ＭＣ２）にデータが再プログラムされる（プログラム動作４０２）。
【００３３】
以上述べたように、この発明は、キャッシュラッチを利用せずにメインラッチのみを利用してコピーバックプログラム動作を行うことができることが分かる。
【００３４】
以上、この発明の技術的思想は、好適な実施例について具体的に述べられたが、これらの実施例はこの発明を説明するためのものであって、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、この発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００３５】
【図１】既存のＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。
【図２】この発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。
【図３】図２のＮＡＮＤ型フラッシュメモリ装置を示す回路図である。
【図４】図３のＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するための回路図である。
【図５】図３のＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのタイミング波形図である。
【符号の説明】
【００３６】
１０、１００  …  メモリセルアレイ
２０、２００  …  ページバッファ
２１、２１０  …  ビットライン選択バイアス部
２２、２２０  …  プリチャージ部
２３、２４０  …  メインラッチ
２４、２５０  …  キャッシュラッチ
２３０  …  コピーバックプログラム部
３０、３００  …  カラム選択部
【図１】
2006236553.tif 000003
【図２】
2006236553.tif 000004
【図３】
2006236553.tif 000005
【図４】
2006236553.tif 000006
【図５】
2006236553.tif 000007