(57)【要約】【課題】ＭＯＳ集積回路と受動素子の複合デバイスが可能で、半導体装置のサイズ並びに製造コストも低減できるＳＯＩ基板を提供すること。【解決手段】多角形の断面を有するファイバー１と、ファイバー１の少なくとも一面上で成膜後に結晶化された半導体薄膜３とを有するファイバーＳＯＩ基板５であって、ファイバー１の表面には、ファイバー１の線方向に延び且つ幅方向に間隔をおいて複数配置される溝８が形成されている。【選択図】  図４
2006128414.tif 000002
【特許請求の範囲】
【請求項１】
多角形の断面を有するファイバーと、
前記ファイバーの少なくとも一面上で成膜後に結晶化された半導体薄膜と
を有するファイバーＳＯＩ基板。
【請求項２】
前記半導体薄膜は、前記ファイバーの表面に前記ファイバーの線方向に延び且つ幅方向に間隔をおいて複数配置された溝の上に形成されていることを特徴とする請求項１に記載のファイバーＳＯＩ基板。
【請求項３】
前記ファイバーと前記半導体薄膜の間に形成された絶縁材、半導体のいずれかよりなる薄膜をさらに有することを特徴とする請求項１又は請求項２に記載のファイバーＳＯＩ基板。
【請求項４】
前記半導体薄膜上には絶縁膜が形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載のファイバーＳＯＩ基板。
【請求項５】
多角形の断面を有するファイバー上に成膜後結晶化された半導体薄膜を有するファイバーＳＯＩ基板と、
前記ファイバーの少なくとも１面の前記半導体薄膜に形成された半導体能動素子と、
前記ファイバーのいずれかの面に形成された受動素子と
を有する半導体素子。
【請求項６】
前記ファイバ上の少なくとも１面には回路チップが接続されていることを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記受動素子は、インダクタンス、容量の少なくとも１つであることを特徴とする請求項５又は請求項６に記載の半導体素子。
【請求項８】
多角形の断面を有するファイバーの少なくとも一面上に非晶質、微結晶、多結晶のいずれかの半導体薄膜を成膜する工程と、
前記半導体薄膜を熱、レーザーアニールのいずれかにより結晶化する工程と
を有することを特徴とするファイバーＳＯＩ基板の製造方法。
【請求項９】
前記半導体薄膜を形成する前に、前記ファイバーの線方向に延び且つ幅方向に間隔をおいて複数配置される溝を前記ファイバーの表面に形成する工程を有することを特徴とする請求項８に記載のファイバーＳＯＩ基板の製造方法。
【請求項１０】
前記ファイバーを形成するための母材の表面に複数の初期の溝を予め形成する工程と、
前記母材の線引により前記ファイバーを形成すると同時に前記ファイバーの前記初期の溝を所定の幅に細くして前記ファイバーの前記溝となす工程とをさらに有することを特徴とする請求項９に記載のファイバーＳＯＩ基板の製造方法。
【請求項１１】
前記半導体薄膜の結晶化の前に、前記溝を有する前記ファイバーの表面に絶縁性、半導体のいずれかの薄膜を形成する工程を有することを特徴とする請求項９又は請求項１０に記載のファイバーＳＯＩ基板の製造方法。
【請求項１２】
前記半導体薄膜の結晶化の後に、前記半導体薄膜の上に二酸化シリコン膜を形成する工程をさらに有することを特徴とする請求項８乃至請求項１１のいずれかに記載のファイバーＳＯＩ基板の製造方法。
【請求項１３】
前記二酸化シリコン膜の形成工程は、熱酸化炉において熱酸化膜を形成し更に連続して気相成長二酸化シリコンを成膜し且つ高温でアニールする工程であることを特徴とする請求項１２に記載のファイバーＳＯＩ基板の製造方法。
【請求項１４】
多角形の断面を有するファイバーの少なくとも一面上に成膜後結晶化された半導体薄膜を有するファイバーＳＯＩ基板を用意し、
前記ファイバーＳＯＩ基板の少なくとも一面の前記半導体薄膜に能動素子を形成する工程と、
前記ファイバーのいずれかの面に受動素子を形成する工程と
を有することを特徴とする半導体素子の製造方法。
【請求項１５】
前記ファイバーＳＯＩ基板の少なくとも一面に回路チップを接続する工程をさらに有することを特徴する請求項１４に記載の半導体素子の製造方法。
【請求項１６】
多角形の断面を有するファイバーの少なくとも一面上に半導体薄膜を有するファイバーＳＯＩ基板が保護膜により覆われた状態で第１のリールに巻き取り、
前記第１のリールから前記ファイバーＳＯＩ基板を引き出している領域において前記ファイバーＳＯＩ基板に半導体素子を製造するための処理を行った後に前記保護膜、新たな保護膜のいずれかに覆われた前記ファイバーＳＯＩ基板を第２のリールに巻き取る
ことを特徴とする半導体素子の製造方法。
【請求項１７】
前記保護膜はレジストであり、前記処理はレジスト剥離、洗浄、乾燥、成膜、レジスト塗布、プリベーク、露光、現像、エッチングの少なくとも１つであることを特徴とする請求項１６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ファイバーＳＯＩ基板及びこれを用いた半導体素子並びにその製造方法に関し、より詳しくは、石英ファイバーを用いるファイバーＳＯＩ基板と、このファイバーＳＯＩ基板を用いて形成される半導体素子、及びその製造方法に関する。
【背景技術】
【０００２】
半導体製品は多岐に亘り、あらゆる分野で無数の使用形態がある。このうち大きな比率を占めるのがＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成されるマイクロプロセッサ（ＭＰＵ(Micro Processing Unit)）、マイクロコントローラユニット（ＭＣＵ(micro-controller unit)）、ロジック、メモリ等である。これらの半導体製品が適用されるのは主としてコンピューターであり、この市場の拡大は、大型計算機から始まりパーソナルコンピューターに至るダウンサイジング、即ち集積回路技術の進展とコストダウンによるところが大きい。
【０００３】
半導体製品の性能向上とコストダウンは微細化とシリコン（Si）ウェハーサイズの拡大により対応が図られて来たが、この結果個々の装置の大形化と高性能化で設備投資が上昇している。この設備コスト上昇は製造のみならず製品開発のコストも引き上げており、これがまた更なる微細化と基板サイズ拡大と言う循環になっている。
【０００４】
また、最近の携帯電話の爆発的な普及とその展開として、ユビキタス・ワイヤレスネットワークが張り巡らされたユビキタス社会なるものが現実化されようとしている。これは端末集積回路チップがあらゆるものに埋め込まれており、インターネットを介して端末アクセス系とサーバーが互いに無線で接続されるシステムと考えられている。この様なシステムで要求される技術は、サーバー、通信系においては高速、大容量ということで、今までのＭＯＳ集積回路の更なる微細化、低電力化である。一方、最終端末に対する要求はダウンサイジングと低コスト化である。
【０００５】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路技術は、１９８０年から１９９５年の間は電圧一定で比例縮小を続け、その結果、消費電力が３年で４倍づつ増大した。これを抑えるため電源電圧を下げてきたが、微細化と高集積化により効果が上がらないのが実情である。
【０００６】
消費電力を抑えるための方法として低電圧以外に能動素子の低閾値化があるが、これでは漏れ電流が増える。これらは、SiウェハーによるＭＯＳ構造の原理的なもので、結局はアーキテクチャ、回路構成、デバイス動作設計の面で解決を図るしかない。
【０００７】
一方、ＩＣタグで代表される最終端末では、ＩＣ部は比較的簡単な回路構成であるが、アンテナ、インダクタンス、容量といった比較的大きな受動素子が必要である。
【０００８】
ところが、Siウェハー上に８００ＭＨｚ〜５ＧＨｚの高周波受動素子を作る場合、シリコン基板が低抵抗のためにインダクタなどはシリコン基板とカップリッグしてＱ（quality factor）が下がる。容量も特に大容量を形成する場合、容量をオンチップにしようとすると材料の選択が困難になるのでプリント基板に作り込むことになる。これらの結果として、プリント基板（ＰＣＢ(print-circuit board)）実装コストがかかることになり、ＩＣタグ等の根本要請である低コスト化が難しい。
【０００９】
以上の問題はＳＯＩ（semiconductor on insulator）基板を用いることにより大部分解決が可能であることは周知である。ＭＯＳトランジスタ特性に関しては完全空乏型ＳＯＩ（fully depleted ＳＯＩ）基板を用いることにより優れた特性が実現できる。しかも、自己発熱効果、基板浮遊効果、素子耐圧等のデメリットに関してもＳＯＩ基板の使用によりいろいろ対応策を講じることが出来、下記の特許文献１に記載されているように、高速ロジック回路やＤＲＡＭ（dynamic random access memory）が試作されている。ＳＯＩ基板は半導体層の下が絶縁基板であるので、高性能の受動素子のオンチップ化も容易である。
【特許文献１】特開２００４−２２８２０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、ＳＯＩ基板における問題は、基板製造のコストであり、現在ウェハーより1桁以高価である。これはＳＯＩ基板の製造方法が、Siウェハーを用いて絶縁基板化するために種々の工程を経るためである。従って、ＳＯＩ基板を用いた半導体装置は上記したような有効性を有することは分かっているが、なかなか実用化されていない。
【００１１】
本発明の目的は、従来の二次元基板に比べて種々のＭＯＳ半導体デバイス、更にはＭＯＳ集積回路と受動素子の複合デバイスが可能で、半導体装置のサイズ並びに製造コストも低減できるファイバーＳＯＩ基板及びこれを用いた半導体素子並びにその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記の課題を解決するための本発明の第１の態様は、多角形の断面を有するファイバーと、前記ファイバーの少なくとも一面上で成膜後に結晶化された半導体薄膜とを有するファイバーＳＯＩ基板である。
本発明の第２の態様は、第１の態様に係るファイバーＳＯＩ基板において、前記半導体薄膜は、前記ファイバーの表面に前記ファイバーの線方向に延び且つ幅方向に間隔をおいて複数配置された溝の上に形成されていることを特徴とする。
【００１３】
本発明の第３の態様は、第１又は第２の態様に係るファイバーＳＯＩ基板において、前記ファイバーと前記半導体薄膜の間に形成された絶縁材、半導体のいずれかよりなる薄膜をさらに有することを特徴とする。
【００１４】
本発明の第４の態様は、第１乃至第３の態様に係るファイバーＳＯＩ基板において、前記半導体薄膜上には絶縁膜が形成されていることを特徴とする。
【００１５】
本発明の第５の態様は、多角形の断面を有するファイバー上に成膜後結晶化された半導体薄膜を有するファイバーＳＯＩ基板と、前記ファイバーの少なくとも１面の前記半導体薄膜に形成された半導体能動素子と、前記ファイバーのいずれかの面に形成された受動素子とを有する半導体素子である。
【００１６】
本発明の第６の態様は、第５の態様に係る半導体素子において、前記ファイバ上の少なくとも１面には回路チップが接続されていることを特徴とする。
【００１７】
本発明の第７の態様は、第５又は第６の態様に係る半導体素子において、前記受動素子は、インダクタンス、容量の少なくとも１つであることを特徴とする。
【００１８】
本発明の第８の態様は、多角形の断面を有するファイバーの少なくとも一面上に非晶質、微結晶、多結晶のいずれかの半導体薄膜を成膜する工程と、前記半導体薄膜を熱、レーザーアニールのいずれかにより結晶化する工程とを有することを特徴とすることを特徴とするファイバーＳＯＩ基板の製造方法である。
本発明の第９の態様は、第８の態様において、前記半導体薄膜を形成する前に、前記ファイバーの線方向に延び且つ幅方向に間隔をおいて複数配置される溝を前記ファイバーの表面に形成する工程をさらに有することを特徴とする。
【００１９】
本発明の第１０の態様は、第９の態様に係るファイバーＳＯＩ基板の製造方法において、前記ファイバーを形成するための母材の表面に複数の初期の溝を予め形成する工程と、前記母材の線引により前記ファイバーを形成すると同時に前記ファイバーの前記初期の溝を所定の幅に細くして前記ファイバーの前記溝となす工程とをさらに有することを特徴とする。
【００２０】
本発明の第１１の態様は、第９又は第１０に係るファイバーＳＯＩ基板の製造方法において、前記半導体薄膜の結晶化の前に、前記溝を有する前記ファイバーの表面に絶縁性、半導体のいずれかの薄膜を形成する工程を有することを特徴とする。
【００２１】
本発明の第１２の態様は、第８乃至第１１のいずれかに係るファイバーＳＯＩ基板の製造方法において、前記半導体薄膜の結晶化の後に、前記半導体膜の上に二酸化シリコン膜を形成する工程をさらに有することを特徴とする。
【００２２】
本発明の第１３の態様は、第１２の態様に係るファイバーＳＯＩ基板の製造方法において、前記二酸化シリコン膜の形成工程は、熱酸化炉において熱酸化膜を形成し更に連続して気相成長二酸化シリコンを成膜し且つ高温でアニールする工程であることを特徴とする。
【００２３】
本発明の第１４の態様は、多角形の断面を有するファイバーの少なくとも一面上に成膜後結晶化された半導体薄膜を有するファイバーＳＯＩ基板を用意し、前記ファイバーＳＯＩ基板の少なくとも一面の前記半導体薄膜に能動素子を形成する工程と、前記ファイバーのいずれかの面に受動素子を形成する工程とを有することを特徴とする半導体素子の製造方法である。
【００２４】
本発明の第１５の態様は、第１４の態様に係る半導体装置の製造方法において、前記ファイバーＳＯＩ基板の少なくとも一面に回路チップを接続する工程をさらに有することを特徴する。
【００２５】
本発明の第１６の態様は、多角形の断面を有するファイバーの少なくとも一面上に半導体薄膜を有するファイバーＳＯＩ基板が保護膜により覆われた状態で第１のリールに巻き取り、前記第１のリールから前記ファイバーＳＯＩ基板を引き出している領域において前記ファイバーＳＯＩ基板に半導体素子を製造するための処理を行った後に前記保護膜、新たな保護膜のいずれかに覆われた前記ファイバーＳＯＩ基板を第２のリールに巻き取ることを特徴とする半導体素子の製造方法である。
【００２６】
本発明の第１７の態様は、第１６の態様に係る半導体素子の製造方法において、前記保護膜はレジストであり、前記処理はレジスト剥離、洗浄、乾燥、成膜、レジスト塗布。プリベーク、露光、現像、エッチングの少なくとも１つであることを特徴とする。
【発明の効果】
【００２７】
本発明によれば、多角形の断面形状を有するファイバー上に成膜された半導体薄膜の結晶化により低コストの「一次元」ＳＯＩ基板が可能であり、これを用いることにより、能動素子と受動素子を搭載した複合デバイスの形成が可能になり、SOI基板、製造プロセス、製造装置の各コストが低減される。
ここで、「一次元」ＳＯＩ基板とは、幅、厚さ、径などの断面のディメンジョンに比べて例えば１０倍以上の十分な長さを有するＳＯＩ基板である。
【００２８】
しかも、ファイバＳＯＩ基板を２つのリールで巻き出し、巻き取りする間の領域を半導体素子形成のための処理領域としているので、ファイバーの各面を露出させて処理することができ、これらによって製造されるMOS集積回路、並びにMOS集積回路と受動素子の複合デバイス等のコスト低減と同時にファイバーの4面利用による立体レイアウトでデバイスサイズが縮小される。
【発明を実施するための最良の形態】
【００２９】
本発明の実施形態に係るＳＯＩ基板は例えば次の３形態である。
第一は、断面が正方形または長方形の石英ファイバー、又はその石英ファイバー上に絶縁材である窒化シリコン（Si3N4 ）または半導体である炭化シリコン（SiC ）の薄膜を成膜した表面の少なくとも一部、又は一辺に厚さ１００ｎｍ以下の非晶質または微結晶または多結晶のシリコン（Si）薄膜を成膜し、これを熱ないしはレーザーアニールによりファイバーの線方向にラテラル成長結晶化させたものである。
【００３０】
第二は、断面が正方形または長方形の石英ファイバーの少なくとも一部又は一辺に、石英ファイバーの線方向に間隔が数μｍ以下の微細な溝を形成し、その表面の上、又はその上に窒化シリコンまたは炭化シリコンの薄膜を成膜した表面の上に、膜厚１００ｎｍ以下の非晶質または微結晶または多結晶のSi薄膜を成膜し、これを熱ないしはレーザーアニールによりファイバーの線方向にラテラル成長結晶化させたものである。
【００３１】
第三は、ＭＯＳデバイスの形成に便利なように、上記ＳＯＩ基板を熱酸化により全面に亘ってゲート酸化膜を形成したもので、ゲート酸化膜の厚みによっては熱酸化に引き続いて高温で二酸化シリコン（SiO2）の成膜を行ったものである。
【００３２】
次に、以上のＳＯＩ基板を用いた半導体デバイス構造として、例えば以下のような３つの態様が適用できる。
第一の構造は、石英ファイバーの少なくとも一部又は一辺に、一個乃至は複数個のＭＯＳ・ＩＣと、石英ファイバのいずれかの箇所に設けられ、ＭＯＳ・ＩＣと組み合せて用いられる配線並びにインダクタンス、容量等の受動素子とを形成したものである。この受動素子は、ＭＯＳ・ＩＣと同じ部分若しくは異なる部分、又は同じ辺若しくは他の辺に形成することができる。
第二の構造は、別のSiウェハー等から製作されたＩＣチップを第一の構造に積載して用いるものである。
第三の構造は、ファイバー上には配線並びにインダクタンス、容量、抵抗等の受動素子が形成されており、これに別のSiウェハー等から形成されたＩＣチップを積載したものである。
【００３３】
次に、これらの半導体デバイスを製造する方法として、例えば、リール・ツウ・リール（reel to reel）法を提案する。これは1本の長尺ファイバーを対象とする方法で、出発点はリールに巻かれたファイバーで、これを一つのフォトリソグラフィー工程をリール・ツウ・リールで行う方法である。即ち、前のフォトリソグラフィー工程でレジスト剥離前にリール巻き取った状態を出発点として、レジスト剥離、洗浄、乾燥、例えば成膜、レジスト塗布、プリベーク、露光、現像、エッチング、洗浄の順でフォト工程を進め、レジスト剥離前で止め、リールに巻き取り、これをまた次の工程に送り、以下同様な過程を繰り返す。
【００３４】
以下に本発明の実施例を図面に基づいて説明する。
図1（ａ）は、基板に使用される断面が角型の石英製のファイバー1の表面全面に、又はファイバー１の一部の表面に下地膜として成膜された窒化シリコン又は炭化シリコンよりなる絶縁性の薄膜２と、絶縁性の薄膜２の表面全面又は一部の表面に、四塩化シリコン（SiCl4 ）を用いて熱ＣＶＤ（chemical vapor deposition）法により１００ｎｍ厚の多結晶のシリコン膜３を形成し、その一面の領域４に波長３０８ｎｍ、パルス幅２０ｎｓのXeClパルスエキシマレーザー１０を均一に照射しシリコン膜３を溶融結晶化する。このようなファイバー１とその上の絶縁性薄膜２及びシリコン（半導体）膜３とによりファイバーＳＯＩ基板５が構成される。
【００３５】
窒化シリコン又は炭化シリコンの薄膜２の役割は結晶化の過程においてはシリコン融液の濡れ性の改善であり、結果として基板−Si結晶界面のパッシベーションである。
【００３６】
ここで、レーザー照射位置は固定され、ファイバー１は一定の速度で長手方向に移動される。結晶化の過程は図１（ｂ）に示すように、1発目の領域ａは多結晶である。そして、レーザパルス印加のタイミングを石英ファイバー１の移動と同期させ、レーザ照射により多結晶Ｓｉ膜３のうち結晶化の終わった部分に少し重なるように後のレーザを照射する。この動作を数回繰り返すことにより領域b、ｃと結晶粒が次第に大きくなり終には領域dの様に単結晶化する。
【００３７】
このような結晶成長法は１９７０年代末から１９８０年代前半にかけてレーザーアニールの研究が精力的になされた結果であって周知の事実であるが、James S. ImらのＵＳ特許96/07730（WO97/45828）においてＡＣＳＬＧ(Artificially controlled super lateral growth）として開示されている。Imらの方法は一般的な「二次元」基板においてスリット状のエキシマレーザー光を上記の様に照射し、粒径の拡大を図っているが、粒径は高々数μのサイズでありこれ以上の制御は出来ていない。即ち、通常の二次元基板では核発生に伴って結晶成長方向の自由度が高く、これを制御することは非常に困難である。
【００３８】
シリコン融液からの結晶化のためには液相から固相への熱の流れが必要であるが、この状況を模式的に描いたのが図2（ａ）である。固−液界面の近傍では液相の温度は融点（Ｔm ）以下、即ち過冷却状態でなければならない。固−液界面で温度が上昇するのは液相から固相への転移の潜熱による。発生する潜熱を逃がすのに十分な温度勾配が固相中に形成されていなければならない。
【００３９】
固相の成長速度は、図２（ｂ）の界面応答関数（interface response function）に示すように、過冷却（ΔＴ）の関数である。この過冷却を決定するのはレーザーによる熱注入量と固相シリコン膜の温度勾配である。この２つによって冷却速度が決まり、冷却速度と結晶成長速度は対数的に比例する。
【００４０】
石英製ファイバ１のような「一次元」基板を用いる場合、図２（ｃ）に示すように温度調節器１１と冷媒等の温度調節媒体１２により、基板である石英製ファイバー１の任意の部分を任意の温度に高精度で制御出来るので、レーザーの注入熱量と共に結晶成長の外部パラメーターである温度勾配を完全に制御出来る。従って「一次元」の基板を用いる場合、この制御性により上記Imらの特許とは本質的に異なる内容になる。
【００４１】
結晶成長に於いては熱過程と同時に結晶方位の制御が重要である。特に「一次元」基板を用いた場合は通常の二次元基板より結晶化領域が限定されていると言うものの、今回実用を考えている石英製ファイバー１の幅は２００μｍ以上であり、少なくとも２００μｍ以上の種結晶の成長とこれを少なくとも数ｍｍ以上の長さに成長させる必要がある。
【００４２】
大面積の単結晶化の具体的な制御方法として、１９７９年にM.W.Geisらが報告したグラフォエピタキシ法がある（1979IEDM No.9、 1)。図３（ａ）に示すように、通常は基板１２１に垂直な軸の回りの結晶１２２の配向はランダムであるが、図３（ｂ），（ｃ）に示すように、基板１２１に微細な溝１２３があると液晶分子の配向と同様に結晶方位を限定することができる。この結果、彼等は石英基板上で０．５μｍの膜厚、１５ｍｍ角の大きさのシリコン単結晶を得ている。
【００４３】
本発明では同様な原理を適用するが、その際、溝の形成方法としては、図４（ａ）に示すように、石英製のファイバー１を形成するための線引き時に用いられる母材６に予め溝７を形成しておき、この母材６を線引きしファイバー化することにより図４（ｂ）に示すように相似的に微細化された溝７をファイバー１の面上に径形成することができる。
【００４４】
例えば一辺１００ｍｍの角形の母材６に線引方向に幅１ｍｍの溝７をつけておくと、その母材６を線引きして一辺０．３ｍｍとなったファイバー表面では溝７は幅は３μｍとなる。溝７の形状として、図４（ｃ）に示すような断面が方形状の溝８ａ、或いは、図４（ｄ）に示すような断面が三角形の溝８ｂ、その他任意の形状を作ることができる。この他、既に出来上がったファイバーにレーザー干渉パターンを照射する方法、超鋼等による微細突起による機械的方法も採用できる。このような溝８のパターン上に、場合によっては窒化シリコンまたは炭化シリコンの下地膜を形成しておく。
【００４５】
そして、そのような溝７が形成されたファイバー１の表面にシリコン薄膜３を形成し、その後に図１（ａ）に示すようなパルスレーザをシリコン薄膜３に照射することにより結晶配向の揃った結晶シリコン薄膜に変えることができ、これをファイバＳＯＩ基板５として用いることができる。
【００４６】
本実施例に於いてはXeClエキシマレーザー１０を用いているが、KrF エキシマレーザを用いても同様の効果が得られる。連続発振ＹＡＧレーザー三倍高調波（波長３５３ｎｍ）をＥＯモジュレーター（電気光学変調器）でパルス化しても良い。さらにファイバーの線速と冷却速度の兼ね合いで連続発振のレーザーを用いても良い。
【００４７】
図４（ａ）に示す母材６は線引き炉内で加熱されてキャプスタンに掛けられて所定速度で線引されてファイバー１となる。そして、線引き炉とキャプスタンの間の領域で、ファイバー１の表面にシリコン膜が形成される。シリコン膜の形成方法としては、後述するような熱ＣＶＤ法や、シリコンペースト塗布後に焼成する方法や、溶融シリコン塗布後にアニールする方法などがある。
【００４８】
上記のファイバーＳＯＩ基板５によりＤＲＡＭ、フラッシュメモリー等全て半導体デバイスの製作は可能であるが、本実施例では効果が顕著に現れる能動−受動複合素子の一例としてファイバーＳＯＩ基板５をＩＣタグに適用し、その一例について以下に説明する。
【００４９】
図５（ａ）は、ＩＣタグ回路の一例のブロックダイアグラムである。
ＩＣタグ回路では、アンテナ１４と受送信回路１５の整流回路（不図示）中の平滑コンデンサが面積を占める主要な受動素子である。受送信回路１５は高周波（RF）回路とアナログインターフェイス（IF）を有し、デジタル信号処理回路１６からデータを外部に送信するか、外部のデータを送り込む。これらを全て一括して集積化するのが理想であるが、通常はこれら各回路が分離してチップ化される例が多い。なお、デジタル信号処理回路１６にはクロック回路１７が接続され、また、受送信回路１５とクロック回路１７には電源回路１８が接続される。
【００５０】
図５（ｂ）は、ファイバーＳＯＩ基板を用いて形成されるＩＣタグのレイアウトを模式的に描いた斜視図である。
断面四角形のファイバーＳＯＩ基板５の一面には能動素子である３種類の回路２５〜２７が分離して構成され、別の面には受動素子である２種類のアンテナまたはインダクタ２０ａ、２ｂが形成されている。残る面には受動素子である平滑容量２１が形成されている。この構成から明らかなように、各受動素子と能動素子とは分離され完全な絶縁基板上に構成されており、高性能の機能を持たせることができる。
【００５１】
この実施例では、各集積回路２５〜２７はファイバーＳＯＩ基板５に形成されているが、ファイバー１をプリント配線基板の一種と見なして予め必要な受動素子、配線等を形成したものに別に製作したシリコンチップをボンディングしてＩＣタグを構成しても良い。
【００５２】
図６（ａ）にファイバー上におけるトランジスタ形成のプロセスフローを示し、図６（ｂ）にその形成プロセスの断面図を示す。
【００５３】
図６（ａ）、（ｂ）は、ファイバＳＯＩ基板５を用いた場合のＭＯＳトランジスタ形成工程の一例を示す図である。まず、図６（ａ）、（ｂ）のステップ（１−３）に示すように、シリコン膜３をパターニングしてシリコン膜３のアイランドを形成する。
【００５４】
次に、ステップ（４−６）、（７−１０）に示すように、シリコン膜３の表面をプラズマ酸化、熱酸化、酸化膜成膜等の手段によりゲート酸化膜９ａで覆い、ゲート電極９ｂをゲート酸化膜９ａの上に形成する。ゲート電極９ｂの構成材料としてはタングステン、タングステンシリサイド等の金属、金属シリサイドを用いた。続いて、ステップ（１１−１７）に示すように、ゲート電極９ｂの両側に不純物イオン打ち込みを行ってソース・ドレイン（Ｓ／Ｄ）を構成する第一不純物導入領域３ｓと第二不純物導入領域３ｄを形成する。
【００５５】
その後、ステップ（１８−２１）、（２２−２７）に示すように、例えば熱ＣＶＤ法により第一層間絶縁膜９ｃを成膜し、さらに、レジストマスクを用いたエッチングにより第一層間絶縁膜９ｃのうちゲート電極９ｂ、第一及び第二不純物導入領域３ｓ，３ｄの上にコンタクトホール９ｄ〜９ｆを開けてゲート配線９ｇ、ソース配線９ｉ、ドレイン配線９ｈを形成した。この際、それらの配線９ｇ、９ｉ、９ｈのうち下層としてバリヤメタルとしてチタン（Ti）を用い、その上の金属層としてアルミニウム（Al）を用いた。
【００５６】
さらに、ステップ（２８−３０）、（３１−３８）に示すように、例えば熱ＣＶＤ法により第二層間絶縁膜９ｊを成膜した後に、レジストマスクを用いて第二層間絶縁膜９ｊをエッチングして、ゲート配線９ｇ、ソース配線９ｉ、ドレイン配線９ｈの上にそれぞれスルーホール９ｋ、９ｍ、９ｎを形成し、さらに、第二層間絶縁膜９ｊ上とスルーホール９ｋ、９ｍ、９ｎ内にアルミニウム膜を形成する。その後に、レジストマスクを使用してアルミニウム膜をエッチングして、スルーホール９ｋ、９ｍ、９ｎのそれぞれを通してゲート電極９ｇ、ソース配線９ｉ、ドレイン配線９ｈに別々に接続される複数の二層目配線９ｐ、９ｒ、９ｓを形成する。レジストマスクはエッチングの後に除去される。
【００５７】
以上のようなファイバーＳＯＩ基板５上でＭＯＳトランジスタの製造プロセスを適用するにはリール・ツウ・リール法を用いる。リール・ツウ・リール法は、ファイバーをリールから巻き出して所定の工程を行い、その後に再びリールに巻き取って次の工程に移るという方法である。
【００５８】
リール・ツウ・リール法では、巻取りの段階でレジストまたは薄膜が全面乃至はかなりの部分でファイバーを覆っている必要がある。これはファイバー巻き取りには保護膜が必要であり、同時に形成されたパターンの保護から必須の条件である。この巻取りの原則に従い図６のプロセスを分割したのが図７の表である。
【００５９】
図７は、一次元基板であるファイバーＳＯＩ基板の形成フロー、シリコン膜のアイランドの形成フロー、ゲート電極の形成フロー、ソース／ドレイン（Ｓ／Ｄ）の形成フロー、第一層間絶縁膜／コンタクトホール（第一層PAS/CONT）の形成フロー、ゲート、ドレイン／ソース（Ｄ／Ｓ）の配線の形成フロー、第二層間絶縁膜／スルーホール（第二層PAS/CONT）の形成フロー及び第二層配線の形成フローを示している。
【００６０】
この表に示すように、装置の方式には３つの範疇がある。第一の範疇は原則として真空槽を必要としないプロセスに対応するもので、図７においてブロック内の右下に○のあるプロセス部分である。第二の範疇は真空槽内のプロセスであり、リールは槽内に装着されるプロセスであり、図７においてブロック内に●印の記載があるプロセス部分がこれに対応する。第三は露光工程であり、図７においてブロック内に△印の記載がある部分である。
これら三つの範疇の装置イメージを図８、図９に示す。
【００６１】
図８（ａ）において、巻き出しリール３０ａから引き出されたファイバー１が種々のプロセス装置３２〜３６を通過して最後に巻き取りリール３０ｂに巻き取られる。各プロセス装置３２〜３６における工程、装置構成によってファイバー１の進行方向を別のリール３１ａ〜３１ｄ等で変更する。一方、真空槽を用いる場合は図８（ｂ）に示すように、プロセス室４３の前後に配置されるリール４０ａ，４０ｂは真空槽４１ａ，４１ｂ内で巻き出し、巻き取りを行う。プロセス室４３内では、スパッタ用電極、ドライエッチング電極又はイオンガンの構成部品４４が配置されている。
【００６２】
ファイバー１は原則的には方向変更せず一直線で走行する構成とする。この方式を採用する工程として、成膜、ドライエッチング及びインプランテーションがある。成膜工程では、成膜前に塗布されたレジストを真空槽内でアッシング、紫外線照射等で完全に剥離する工程を含んでいる。この場合のレジストは単なる保護膜であり、剥離し易い材料を選ぶ。ドライエッチング、インプランテーション工程では、プロセスで生じたレジストの硬化部分を除去する工程を含む。このように、ファイバー１は、いくつかの作業ガスの異なるステージを連続して通過してゆくので、異なる槽間を差動排気等によって分離する必要がある。
【００６３】
図８（ｂ）中で、成膜、イオンインプラテーション、ドライエッチング等のプロセス室４３の周辺の差動排気室、ドライ剥離室又はアッシング室４２ａ〜４２ｄがこれらの槽に対応する。レジストが塗布されたファイバー１をリール４０ｂに巻き取る場合はリール４０ｂの直径は３００ｍｍ以上、金属、SiO2等が形成されファイバー１を巻き取る場合にはリール４０ｂの直径は６００ｍｍ以上とする。
【００６４】
レジストの露光工程は、高い精度が要求されるので独立のリール・ツウ・リールを行う。本発明において使用される露光機の概念を図９に示す。
【００６５】
図９（ａ）は、ミニチュア化された縮小投影露光光学系５０をファイバ１の上に一列に並べたその原理図である。
縮小投影露光光学系５０において、結像レンズ５１は顕微鏡の対物レンズ程度のサイズを有し、ケーラー照明光学系５３により照明された露光マスク５２をファイバー1上に５：１で縮小投影を行う。
【００６６】
ファイバ１のアラインメントは、ファイバー１の位置、直線性等を行う検出系５７の信号をサーボ制御コンピューター５５で処理し、各個別結像レンズ制御系５６及びファイバー制御系５８にフィードバックして行う。
【００６７】
ファイバー１のアラインメント系の概念を図９（ｂ）に示す。そのアライメント径は、ファイバー１の露光面以外の３面を用いてファイバー面位置検出光学系６０〜６２とミラー６７ａ，６７ｂによりファイバー１の位置、角度の検出を行い、この結果をファイバー制御系５８を介してファイバーサーボメカニカル制御系６５ａ，６５ｂ,６６ａ，６６ｂの位置を制御することによりファイバー１の位置決めが行われる。アラインメント・露光過程においてファイバー１は静止されており、露光工程でのファイバー１の送りはステップワイズとなる。
【００６８】
角型ファイバー1の４つの各面における露光は、図１０に示すように、露光機とリールの置き方を変えることにより容易に行われる。図１０（ａ）は、ファイバー１の上面を露光光学系５０の結合レンズ５１に向けるように捲き出し、巻き取りの各リール７０ａ，７０ｂを配置した状態を示し、図１０（ｂ）はファイバー１の下面を結合レンズ５１に向けるように各リール７０ａ，７０ｂを配置した状態を示し、図１０（ｃ）はファイバー１の上面に隣接する側面を結合レンズ５１に向けるように各リール７０ａ，７０ｂを配置した状態を示している。また、図１０（ｄ）は各リール７０ａ，７０ｂの位置を固定し、複数の露光光学系５０の結合レンズ５１をファイバー１の４つの各面に向けた状態で配置している。即ち、複数の露光光学系５０は、それらの結合レンズ５１がファイバー１の異なる面を向くように向きを変えてファイバー１の周囲で４方向に配置されている。この場合にも、各面の長手方向に対して複数の露光光学系５０が配置されようにしてもよい。
【００６９】
現状の半導体生産ラインの標準的な投資による生産処理能力は、２００ｍｍφの半導体ウェハーを用いる場合には、９，０００枚／月であり、最先端の大型投資となると３００ｍｍφの半導体ウェハーを用いる場合には、２０，０００枚／月と言う計画もある。
【００７０】
タクトタイムとしては前者の場合は２００秒／ウェハー、後者では９０秒／ウェハーとなる。本実施例においては、０．３ｍｍ幅の角型ファイバー１を用いており、そのうち一辺の有効幅は０．２ｍｍである。
【００７１】
露光機における第一の例は、ファイバー１を２００ｍｍφ（直径８インチ）の半導体ウェハーに対応させたものである。即ち、この半導体ウェハーに対応するファイバー長は１５７ｍであり、図９（ａ）において５０ｃｍ単位で露光すると２００秒の間に３１４回の露光・アラインメント、即ち1露光・アラインメント時間は０．６秒である。現状の標準的エキシマステッパーの1露光・アラインメント時間は約1秒でこの内の露光時間は０．１〜０．３秒、アラインメント時間は０．９〜０．７秒である。なお、一次元ファイバーについてはメカニカルなアラインメント時間に０．５秒、露光時間を０．１秒とした。露光光学系に関しては現状のエキシマ露光機を図９（ａ）で示した形態に変更したものである。
【００７２】
露光機に関する第二の例は、３００ｍｍφ（直径１２インチ）の半導体ウェハーに対応するもので、この場合はファイバー長は約３５０ｍで、図９（ａ）において５０ｃｍ単位で露光すると９０秒の間に７００回の露光・アラインメント、即ち1露光・アラインメント時間は約０．１秒である。従って、現状の標準的エキシマステッパーの1露光・アラインメント時間を一桁下げることになるが、一次元ファイバーにおいてＤＶＤ等の高速サーボ制御を参考にして、メカニカルなアラインメント時間を７０ｍｓにすることは十分可能である。
【００７３】
一方、露光時間はドーズ量の側面とインコヒーレント化の側面がある。ウェハー用エキシマ標準装置ではドーズ量は露光面積２５ｍｍ×２５ｍｍに対して１０mJ／１shot、最少１００shots、従って必要エネルギー密度は１６０mJ/cm2である。露光時間を１０〜３０ｍｓとすると発振周波数１kHz なので１０〜３０shots、即ち１ shot当りのドーズ量としては１６〜５mJ/cm2となりこれも全く問題がない。
【００７４】
問題はインコヒーレント化が１０乃３０shotsで十分かどうかという点のみである。これに対してエキシマ光の照明光のコヒーレンスを下げて対応する方式を図１１に示す。
図１１（ａ）は露光光学系の原理図である。光源からの光８０は、第１の分割レンズ８１ａにより二次光源化されてインコヒーレント化部８２を透過し、さらに第二の分割レンズ８１ｂとコンデンサレンズ８３によって露光マスク８５に均一に照明される。さらに、露光マスク８５前後に配置されるフィールドレンズ８４と結像レンズ８６によりマスクパターンが二度フーリエ変換され、結像面８７で結像が得られる。インコヒーレント化部８２におけるインコヒーレント化の操作は、分割レンズ８１ａ、８１ｂの中間で、図１１（ｂ）に示すように分割された各光をそのコヒーレント長より長い種々の長さの光路差用光ファイバー８９の一端に入射側レンズ８８ａを通して導入し、その光路差用光ファイバー８９の他端から出射側レンズ８８ｂを介して分割レンズ８１ｂに整合するように出射する。これにより原理的には１shotでもインコヒーレントな照明となる。
【００７５】
露光機について上述した２つの例に於いて、結像レンズ５１の有効露光領域は１ｍｍ×５ｍｍ、ＮＡ（開口数）は０．４２、解像度は０．３μｍである。この縮小投影露光光学系５０は、１７個で、３０ｍｍピッチで配列し５００ｍｍを一括露光する構成とした。
【００７６】
ＩＣタグの回路はウェハー面での設計では１ｍｍ2 の領域内に収まるので、これを断面が０．３ｍｍ角のファイバー１上に作り込む場合には、有効幅０．２ｍｍ、長さ５ｍｍとなる。この場合、図５（ｂ）に示したアンテナ２０等の配置を考慮するとＩＣタグのサイズが３０ｍｍになるが、これより長い場合は縮小投影露光光学系５０の結像レンズ５１のピッチを広げ、場合によっては結像レンズ５１の数を減らして露光する。ＩＣタグのサイズが短い場合は、ＩＣタグの長さの整数倍になるように結像レンズ５１間の位置を調節してその長さだけずらせながら露光する。
【００７７】
全体の工程に関して本実施例では、上記露光機の第一の例に示した８インチウェハー月産９，０００枚に整合した工程を組んだ。その露光工程では、ファイバー１の送りはステップワイズであるが、それ以外は原則として等速走行でのプロセスである。走行速度の大きさは１５，７００cm／２００＝７９ｃｍ／ｓであるが、リールの入れ替え等を勘案して１ｍ／ｓとした。
【００７８】
図１２に示す表は、現行の平面基板と本実施例のファイバーＳＯＩ基板を用いた場合の種々のプロセスレートの比較を示している。
【００７９】
ファイバーに於けるシリコン酸化膜、シリコン窒化膜等の膜の成長は、例えば図１３に示すような熱ＣＶＤ装置を用いる。
図１３において、排気により減圧される石英管からなる成膜室９０を外周のヒータ９１により高温に加熱し、また成膜ガスをガス導入口９２ａ，９２ｂを通して石英管９０内に導入し、さらにガス導入口９１ａ，９２ｂから所定の距離をおいて配置される排気口９３ａ，９３ｂから排出して減圧し、これによりファイバー1の表面に膜を形成する。ガス導入口９１ａ，９１ｂから排気口９３ａ，９３ｂに至る間の領域、即ち成膜有効部の長さは例えば１ｍである。そのような熱ＣＶＤ装置は、例えば図８（ｂ）に示したプロセス室４３に対応する。
【００８０】
膜やファイバＳＯＩ基板をエッチングする場合には、例えば図１４に示すような反応性イオンエッチング（ＲＩＥ：reactive ion etching）装置を用いる。
図１４において、ＲＩＥ装置は、管状のドライエッチング室１００にガス導入口１０１ａ，１０１ｂを通して大気圧程度の圧力でエッチングガスを導入するととも、ガス導入口１０１ａ，１０１ｂから所定の距離をおいて反応管１００に設けられた排気口１０２ａ，１０２ｂを通して排気して減圧される。これにより、反応環１００内に密度プラズマを発生させる構造となっている。また、反応管１００内ではファイバー１に近接し且つ平行に配置された線状電極１０３，１０４に高周波電源１０５，１０６の電力を印加し、電界集中によりエッチングレートを上げる。
【００８１】
線状電極１０３，１０４は、ガス流れ方向に２つに分離されて間隔をおいて隣接される。反応ガス流路の上流側の一方の線状電極１０３は、図１４（ａ）のＩ−Ｉ線断面図である図１４（ｂ）に示すようにファイバー１に近い部分が先鋭となる形状を有し、これによりファイバー１に電界１０７を集中させてエッチングレートを上げてエッチングできる。さらに、その線状電極１０３の下で膜がかなりエッチングされた状態で、反応ガス流路の下流側の他方の線状電極１０４の領域にファイバ１を送ることにより、図１４（ａ）のII−II線断面図である図１４（ｃ）に示すように、電界１０８の密度を低下させてダメージの少ない弱いエッチングが行われる。下流側の線状電極１０４のファイバー１の対向部分は例えば平坦になっている。上流側の線状電極１０３の実行部分の長さは例えば１ｍ、下流側の線状電極１０４の実効部分の長さは０．５ｍである。そのようなＲＩＥ装置は、例えば図８（ｂ）に示したプロセス室４３に対応する。
【００８２】
アルミニウム（Al）、タングステン（W）等の金属膜はイオンプレーティングでファイバー１上に成膜する。現状の平面状の半導体基板でのイオンプレーティング方式では、開口３０ｍｍφの蒸着源を用いて１ｍ2の基板に成膜する際、基板は１ｍ／分の移動速度で１５０ｎｍの膜厚が得られる。従って蒸着源開口の近傍では３．６μｍ／ｓとなる。本実施例では、蒸着源開口を４×１７０ｍｍの線状にし、これを２個直線状に配列して必要膜厚を得ることができる。
【００８３】
金属成膜以外の成膜とドライエッチングでは成膜レート、エッチングレートが不足しているので１０本並行して処理を行っている。５００ｍｍφのリール径の場合、１枚のウェハー分は１００ターンであってリール幅が３０ｍｍであり、１０リール配列してもリール自体は幅５００ｍｍの容器に収まる。またファイバー１はプロセス領域内では幅１０ｍｍ程度に集められる。通常、半導体に倣って1ロット２５枚分を一つのリールに巻く。リール・ツウ・リールで扱えないのがイオンインプラテーション後の活性化アニールとH2アニールである。図７に示すように両者ともバッチ処理工程として扱う。特に活性化アニールは高温で長時間行うので、石英またはセラミックスのリールに巻き変える。
【００８４】
ウェット工程は、レジスト塗布・プリベーク、現像・洗浄・乾燥、剥離・洗浄・乾燥の三種類に区分される。レジスト塗布・プリベークは図１５（ａ）に示すようにレジスト塗布部１１０、プリベーク炉１１１へとファイバー１が連続して送られており、光ファイバー線引き工程の保護膜塗布と類似の工程である。現像、洗浄、剥離は模式的には図１５（ｂ）に示すようにファイバー１が液槽１１２に導入される形式である。液はバイパス部１１３で循環、置換、温調され常に一定条件となるように制御されている。乾燥はイソプロピルアルコール（ＩＰＡ：isopropyl alcohol）の蒸気を用いるＩＰＡ乾燥であり、図１５（ｂ）と同様の構成を採用しているが、出口１１４ではＩＰＡの蒸気相となっている。
【００８５】
以上のプロセスを用いて図５に示すような２．４５GHz用高周波半導体素子（ＲＥＩＤ）を製作した。ファイバー１は断面が幅０．３ｍｍの四角型で長さ６０ｍｍ、一面に棒状アンテナ２０ａ（１４）を形成、隣の他の一面にＳＯＩ構造の回路２５〜２７が形成されており、ここに整流回路、ＲＦ部、ＥＥＰＲＯＭを含むデジタル信号処理回路１６が作りこまれている。アンテナ２０ａの裏側でＳＯＩ構造の形成面と隣接するさらに別の面には電源用の６００ｐＦのコンデンサ２１が形成されている。
【００８６】
なお、上述した実施形態では、四角形の断面を有するファイバーを用いたが、３角形、五角形、それ以上の多角形の断面を有するファイバーを用いても良い。
【産業上の利用可能性】
【００８７】
本発明はSOI基板を用いた全ての種類の半導体デバイスを低価格で利用可能であり、同時に石英ファイバーをPCBとしての利用を可能にする。
【図面の簡単な説明】
【００８８】
【図１】図１（ａ），（ｂ）は、本発明の実施形態に係る角型ファイバー上に成膜されたSi膜のレーザーアニール結晶化による単結晶化の方法を示す斜視図と結晶化の様相を模式的に示す図である。
【図２】図２（ａ），（ｂ）は、本発明の実施形態に適用される融液相からの結晶化の原理を示す特性図、図２（ｃ）は、この原理をファイバーに適用する方法を示す本発明の実施形態に係る装置の構成図である。
【図３】図３（ａ）〜（ｃ）は、グラフォエピタキシの原理を示す図である。
【図４】図４（ａ）は、本発明の実施形態において母材を線引してファイバを形成する状態を示す側面図、図４（ｂ）は表面に微細な溝を有する本発明の実施形態に係るファイバを示す斜視図、図４（ｃ）、（ｄ）は本発明の実施形態に係るファイバー表面の微細な溝を示す断面図である。
【図５】図５（ａ）は、本発明の実施形態に係るＩＣタグの回路構成、図５（ｂ）は、ＩＣタグのファイバー上のレイアウトの例を示す斜視図である。
【図６】図６（ａ）は、本発明の実施形態に係るファイバーＳＯＩ基板に形成されるＭＯＳトランジスタの形成工程のフローチャート、図６（ｂ）は、本発明の実施形態に係るＭＯＳトランジスタの形成工程を示す断面図である。
【図７】図７は、本発明の実施形態においてファイバーＳＯＩ基板を用いてＭＯＳトランジスタの形成をリール・ツウ・リール工程で分割したプロセスフローを示す図である。
【図８】図８（ａ），（ｂ）は、本発明の実施形態においてリール・ツウ・リール工程を実現する装置の原理を示す構成図である。
【図９】図９（ａ），（ｂ）は、本発明の実施形態に用いられるファイバー基板用露光機の光学系とサーボ制御系の原理を示す図である。
【図１０】図１０（ａ）〜（ｄ）は、断面角型ファイバーの４辺の露光の態様を示す図である。
【図１１】図１１（ａ），（ｂ）は、本発明の実施形態における露光光学系の原理図と照明光のインコヒーレント化の方法を示す構成図である。
【図１２】図１２は、本発明の実施形態に各工程のプロセスレートを示す表である。
【図１３】図１３は、本発明の実施形態に用いられる熱ＣＶＤ装置の原理を示す構成図である。
【図１４】図１４（ａ）は、本発明の実施形態に用いられるドライエッチング装置の原理を示す構成図、図１４（ｂ），（ｃ）は、ドライエッチング装置におけるファイバーと電極を示す断面図である。
【図１５】図１５（ａ）は、本発明の実施形態に用いられるレジスト塗布装置の構成図、図１５（ｂ）は、本発明の実施形態に用いられるウェット工程用装置の構成図である。
【符号の説明】
【００８９】
１：ファイバー
２：下地膜
３：シリコン薄膜
４：レーザー照射部
５：ファイバーＳＯＩ基板
６：母材
７：母材の溝
8、8’  ファイバーの溝
１０：レーザー光
１１：温度調節器
１２：温度調節媒体
２０ａ，２０ｂ：アンテナ（インダクタンス）
２１：容量
２５，２６，２７：集積回路
３０ａ：捲き出しリール
３０ｂ：巻き取りリール
３１ａ〜３１ｄ：補助リール
３２〜３６：真空槽以外の各種プロセス装置
４０ａ：捲き出しリール
４０ｂ：巻き取りリール
４０ａ，４０：真空槽
４２ａ〜４２ｃ：差動排気室またはドライ剥離室またはアッシング室
４３：プロセス室
４４：構成部品
５０：露光光学系
５１：結像レンズ
５２：露光マスク
５３：ケーラー照明光学系
５５：サーボ制御用コンピューター
５６：結像レンズ制御系
５７：検出系
５８：ファイバー制御系
６０〜６２：ファイバー面位置検出光学系
６６ａ，６６ｂ，６７ａ，６７ｂ：ファイバーサーボメカニカル制御系
７０ａ：捲き出しリール
７０ｂ：巻き取りリール
８０：レーザー光
８１ａ，８１ｂ：分割レンズ
８２：インコヒーレント化部
８３：コンデンサレンズ
８４：フィールドレンズ
８５：露光マスク
８６：結像レンズ
８７：結像面
８８ａ，８８ｂ：ファイバー入・出射レンズ
８９：光路差用光ファイバー
９０：成膜室
９１：ヒーター
９２ａ，９２ｂ：ガス導入口
９３ａ．９３ｂ：排気口
１００：ドライエッチング室
１０１ａ，１０１ｂ：ガス導入口
１０２ａ，１０２ｂ：排気口
１０３，１０４：線状電極
１０５，１０６：高周波電源
１０７，１０８：電界
１１０：レジスト塗布部
１１１：ベーク炉
１１２：液槽
１１３：バイパス部
１１４：出口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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