(57)【要約】【課題】  応力印加により動作速度を向上させるｐチャネルＭＯＳトランジスタにおいて、チャネル領域に印加される圧縮応力を、簡単な構成によりさらに増大させる。【解決手段】  ｐチャネルＭＯＳトランジスタのソース領域およびドレイン領域にリセスを形成し、これを低温で堆積した金属膜あるいは金属化合物膜よりなる圧縮応力源により充填する。【選択図】  図３
2006278776.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域を含むシリコン基板と、
前記シリコン基板上、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン基板中、前記チャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、
前記シリコン基板中、前記ゲート電極の両側で、前記ゲート電極の両側壁面上にそれぞれ形成された一対の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記ｐ型ソース領域および前記ｐ型ドレイン領域の各々は、金属膜領域または金属化合物膜領域を含み、圧縮応力を蓄積した圧縮応力源を内包することを特徴とするｐチャネルＭＯＳトランジスタ。
【請求項２】
前記圧縮応力源は、金属よりなり、金属窒化膜により覆われていることを特徴とする請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項３】
前記圧縮応力源の側壁面および底面は、シリサイド膜により覆われていることを特徴とする請求項１または２記載のｐチャネルＭＯＳトランジスタ。
【請求項４】
前記シリサイド膜は、前記シリコン基板の格子定数よりも大きな構成定数を有することを特徴とする請求項３記載のｐチャネルＭＯＳトランジスタ。
【請求項５】
前記ｐ型ソース領域およびｐ型ドレイン領域の各々は凹部を形成され、前記凹部内には、前記シリコン基板に対してエピタキシャルに成長した、Ｓｉを主成分として含み前記ｐ型ソース領域あるいはｐ型ドレイン領域よりも高い不純物濃度にドープされたｐ型半導体層よりなるコンタクト層が形成され、前記圧縮応力源は、前記コンタクト層上に、前記凹部を充填するように形成されていることを特徴とする請求項１〜４のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【請求項６】
前記ｐチャネルＭＯＳトランジスタは、さらに前記シリコン基板上に前記ｐ型ソース領域および前記ｐ型ドレイン領域を覆うように形成された絶縁膜と、前記絶縁膜中に、それぞれ前記ｐ型ソース領域および前記ｐ型ドレイン領域とコンタクトして形成された第1および第２のコンタクトプラグを含み、前記圧縮応力源は、前記ｐ型ソース領域においては前記第1のコンタクトプラグの先端部に、また前記ｐ型ドレイン領域においては前記第2のコンタクトプラグの先端部に形成されていることを特徴とする請求項１〜５のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【請求項７】
素子分離領域により、第1のチャネル領域を含む第１の素子領域と第２のチャネル領域を含む第２の素子領域とを画成されたシリコン基板と、
前記第1の素子領域において、前記シリコン基板上に前記第1のチャネル領域に対応して、第1のゲート絶縁膜を介して形成されたｎ型の第1のゲート電極と、
前記第1の素子領域において、前記シリコン基板中、前記第1のチャネル領域の両側に形成されたｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と、
前記第1の素子領域において、前記シリコン基板中、前記第1のゲート電極の両側で、前記第1のゲート電極の両側壁面上にそれぞれ形成された一対の第1の側壁絶縁膜の外側に、それぞれ前記ｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と部分的に重畳するように形成されたｎ型ソース領域およびｎ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタと、
前記第２の素子領域において、前記シリコン基板上に前記第２のチャネル領域に対応して、第２のゲート絶縁膜を介して形成されたｐ型の第２のゲート電極と、
前記第２の素子領域において、前記シリコン基板中、前記第２のチャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、
前記第２の素子領域において、前記シリコン基板中、前記第２のゲート電極の両側で、前記第２のゲート電極の両側壁面上にそれぞれ形成された一対の第２の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
前記シリコン基板上に、前記第1および第２の素子領域にわたり延在し、前記ｎチャネルＭＯＳトランジスタおよび前記ｐチャネルＭＯＳトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜中に、前記ｎ型ソース領域および前記ｎ型ドレイン領域に対応して形成された第1および第２のコンタクトプラグと、
前記層間絶縁膜中に、前記ｐ型ソース領域および前記ｐ型ドレイン領域に対応して形成された第３および第４のコンタクトプラグと
を含み、
前記第1および第２のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｎ型ソース領域および前記ｎ型ドレイン領域と接続される第1および第２の引張り応力源を有し、
前記第３および第４のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｐ型ソース領域および前記ｐ型ドレイン領域と接続される第３および第４の圧縮応力源を有することを特徴とする半導体集積回路装置。
【請求項８】
前記第1および第２の引張り応力源は、それぞれ前記ｎ型ソース領域および前記ｎ型ドレイン領域中に形成されたリセスを充填し、
前記第1および第２の圧縮応力源は、それぞれ前記ｐ型ソース領域および前記ｐ型ドレイン領域中に形成されたリセスを充填することを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
シリコン基板上に、チャネル領域に対応してゲート電極を形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、ｐ型ソース領域およびｐ型ドレイン領域を形成する工程と
を含むｐチャネルＭＯＳトランジスタの製造方法であって、
さらに前記ｐ型ソース領域およびｐ型ドレイン領域の各々に、リセス領域を形成する工程と、
前記リセス領域表面を、前記リセス形状に沿って、高融点金属シリサイド膜で覆う工程と、
前記高融点シリサイド膜上に、前記リセス領域を充填するように、金属または金属化合物膜を、膜中に圧縮応力が蓄積されるような条件で堆積する工程と
を含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
【請求項１０】
素子分離領域により第1および第２の素子領域を画成されたシリコン基板上への、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む半導体集積回路装置の製造方法であって、
前記第1の素子領域上に、ｎ型ソース領域およびｎ型ドレイン領域を有するｎチャネルＭＯＳトランジスタを、また前記第２の素子領域上に、ｐ型ソース領域およびｐ型ドレイン領域を有するｐチャネルＭＯＳトランジスタを形成する工程と、
前記シリコン基板上に、前記第1および第２の素子領域にわたり、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記ｎ型ソース領域およびｎ型ドレイン領域とそれぞれコンタクトする第1および第２の導電性プラグを、前記第1および第２の導電性プラグが、それぞれ前記層間絶縁膜中に前記ｎ型ソース領域およびｎ型ドレイン領域に対応して形成された第1および第２のコンタクトホールを充填するように形成する工程と、
熱処理により、前記第1および第２の導電性プラグを再結晶させる工程と、
前記再結晶工程の後、前記層間絶縁膜中に、前記ｐ型ソース領域およびｐ型ドレイン領域をそれぞれ露出するように第３および第４のコンタクトホールを形成する工程と、
前記第３および第４のコンタクトホールの少なくとも底部を、金属または金属化合物により充填する工程と
よりなり、
前記金属または金属化合物は、圧縮応力を蓄積するような条件で堆積されることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置を含む半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【特許文献１】特表２００２−５３０８６４号公報
【特許文献２】米国特許第６１６５８２６号公報
【特許文献３】米国特許第５７１０４５０号公報
【特許文献４】米国特許第６６２１１３１号公報
【非特許文献１】Ghani,  T.,  et  al.,  IEDM2003,  978-980,  June  10,  2003
【非特許文献２】Ghani,  T.,  et  a.,  VLSI  2004
【非特許文献３】Thomspon,  S.  E.,  IEDM  2004
【非特許文献４】Thompson,  S.  E.,  IEEE  ED-51,  vol.10,  2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特に従来、ｎチャネルＭＯＳトランジスタの動作速度を向上させるため、ｎチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはＳｉＮ膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が知られている。
【０００５】
図１は、このような応力膜を有するｎチャネルＭＯＳトランジスタの概略的構成を示す。
【０００６】
図１を参照するに、シリコン基板１上にはＳＴＩ型の素子分離領域１Ｉにより、前記ｎチャネルＭＯＳトランジスタの素子領域１Ａがｐ型ウェルとして画成されており、前記素子領域１Ａにおいては前記シリコン基板１上にチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にｎ型ソース／ドレインエクステンション領域１ａ，１ｂが形成されている。
【０００７】
さらに前記ゲート電極の両側には側壁絶縁膜３Ａ，３Ｂが形成され、前記シリコン基板１中、前記側壁絶縁膜３Ａ，３Ｂの外側領域にはｎ+型のソース・ドレイン拡散領域１ｃ，１ｄが、前記ソース／ドレインエクステンション領域１ａ，１ｂに重なるように形成されている。
【０００８】
前記ソース・ドレイン拡散領域１ｃ，１ｄの表面部分にはシリサイド層４Ａ，４Ｂがそれぞれ形成されており、さらに前記ゲート電極３上にはシリサイド層４Ｃが形成されている。
【０００９】
さらに図１の構成ではシリコン基板１上に、前記ゲート電極３および側壁絶縁膜３Ａ，３Ｂ、さらにシリサイド層４を含むゲート構造を覆うように、内部に引っ張り応力を蓄積したＳｉＮ膜５が形成されている。
【００１０】
かかる引っ張り応力膜５は、前記ゲート電極３をシリコン基板１の方向に押圧する作用を有し、その結果、前記ゲート電極３直下のチャネル領域には基板面に垂直方向に圧縮応力が印加されるが、その結果、前記チャネル領域には、基板面に平行方向に引張り応力（面内引張り応力）が印加されたのと同等な歪みを誘起する。
【００１１】
このような構成により、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、結晶学的に等価な状態間において生じる電子の散乱が抑制されるため、ｎチャネルＭＯＳトランジスタにおいてはチャネル領域において電子移動度が向上し、動作速度が向上する。
【００１２】
一方、従来、ホールをキャリアとするｐチャネルＭＯＳトランジスタにおいて、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図２に示す概略的構成が提案されている（特許文献１〜４、非特許文献１〜４）。
【００１３】
図２を参照するに、シリコン基板１１上にはチャネル領域に対応してゲート電極１３が、ゲート絶縁膜１２を介して形成されており、前記シリコン基板１１中には前記ゲート電極１３の両側にチャネル領域を画成するように、ｐ型拡散領域１１ａおよび１１ｂが形成されている。さらに前記ゲート電極１３の側壁には、前記シリコン基板１１の表面の一部をも覆うように側壁絶縁膜１３Ａ，１３Ｂが形成されている。
【００１４】
前記拡散領域１１ａ，１１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１１ａから１１ｂへと前記ゲート電極１３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極１３に印加されたゲート電圧により制御される。
【００１５】
図２の構成では、さらに前記シリコン基板１１中、前記側壁絶縁膜１３Ａおよび１３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１１Ａ，１１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には、それぞれ前記拡散領域１１ａおよび１１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
【００１６】
図２の構成のｐチャネルＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂがシリコン基板１１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１１Ａ，１１Ｂは、矢印ｂで示す前記シリコン基板１１の表面に略垂直な方向に歪む。
【００１７】
前記ＳｉＧｅ混晶層１１Ａ，１１Ｂはシリコン基板１１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１１Ａ，１１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い前記シリコン基板１１のチャネル領域はチャネル方向に収縮し、前記チャネル領域に、矢印ｄで示すように一軸性の圧縮応力が印加されたと同等な状態が誘起される。
【００１８】
図２のｐチャネルＭＯＳトランジスタでは、チャネル領域このような一軸性の圧縮応力に対応した変形の結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
【００１９】
しかしながら、図２に示す従来の技術では、チャネル領域における応力印加が、ＳｉＧｅ混晶層１１Ａ，１１Ｂの、シリコン基板に対する格子定数差に起因して基板面に垂直方向に生じる延伸を利用した間接的なメカニズムによりなされており、ｐチャネルＭＯＳトランジスタについて充分な素子特性の向上を実現することができない。前記ＳｉＧｅ混晶層１１Ａ，１１Ｂはシリコン基板１１に対してエピタキシーを維持しているため、チャネル方向への原子間隔はシリコン基板中の原子間隔により規制されており、格子定数差に起因して内部に圧縮応力が生じても、これによりＳｉＧｅ混晶層１１Ａ，１１Ｂがチャネル方向に膨張することはできず、従って、前記ｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する圧縮応力を直接に誘起することはできない。
【００２０】
また図２のメカニズムによりｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する大きな圧縮応力を誘起するためには、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂの形成領域を、可能な限りチャネルに近接させ、またＳｉＧｅ混晶層１１Ａ，１１Ｂの深さを可能な限り大きくする必要があるが、このためには前記ＳｉＧｅ混晶層１１Ａ，１１Ｂの形成のために深いリセスを、リセス面の形状を注意深く制御しながら、しかも再現性良く形成しなければならない。また、このような深いリセスをＳｉＧｅ混晶層１１Ａ，１１Ｂのエピタキシャル選択成長により充填する必要があるが、このためには、ＳｉＧｅ混晶層１１Ａ，１１Ｂのエピタキシャル成長がリセス面にのみ生じ、例えば側壁絶縁膜１３Ａ，１３Ｂ上には生じないようにプロセスを管理しなければならない。
【００２１】
このように、図２のプロセスを実際に量産工程で実行しようとすると、様々な困難が生じる。
【課題を解決するための手段】
【００２２】
本発明は一の側面において、チャネル領域を含むシリコン基板と、前記シリコン基板上、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板中、前記チャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、前記シリコン基板中、前記ゲート電極の両側で、前記ゲート電極の両側壁面上にそれぞれ形成された一対の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、前記ｐ型ソース領域および前記ｐ型ドレイン領域の各々は、金属膜領域または金属化合物膜領域を含み、圧縮応力を蓄積した圧縮応力源を内包することを特徴とするｐチャネルＭＯＳトランジスタを提供する。
【００２３】
本発明は他の側面において、素子分離領域により、第1のチャネル領域を含む第１の素子領域と第２のチャネル領域を含む第２の素子領域とを画成されたシリコン基板と、前記第1の素子領域において、前記シリコン基板上に前記第1のチャネル領域に対応して、第1のゲート絶縁膜を介して形成されたｎ型の第1のゲート電極と、前記第1の素子領域において、前記シリコン基板中、前記第1のチャネル領域の両側に形成されたｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と、前記第1の素子領域において、前記シリコン基板中、前記第1のゲート電極の両側で、前記第1のゲート電極の両側壁面上にそれぞれ形成された一対の第1の側壁絶縁膜の外側に、それぞれ前記ｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と部分的に重畳するように形成されたｎ型ソース領域およびｎ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタと、前記第２の素子領域において、前記シリコン基板上に前記第２のチャネル領域に対応して、第２のゲート絶縁膜を介して形成されたｐ型の第２のゲート電極と、前記第２の素子領域において、前記シリコン基板中、前記第２のチャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、前記第２の素子領域において、前記シリコン基板中、前記第２のゲート電極の両側で、前記第２のゲート電極の両側壁面上にそれぞれ形成された一対の第２の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、前記シリコン基板上に、前記第1および第２の素子領域にわたり延在し、前記ｎチャネルＭＯＳトランジスタおよび前記ｐチャネルＭＯＳトランジスタを覆う層間絶縁膜と、前記層間絶縁膜中に、前記ｎ型ソース領域および前記ｎ型ドレイン領域に対応して形成された第1および第２のコンタクトプラグと、前記層間絶縁膜中に、前記ｐ型ソース領域および前記ｐ型ドレイン領域に対応して形成された第３および第４のコンタクトプラグとを含み、前記第1および第２のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｎ型ソース領域および前記ｎ型ドレイン領域と接続される第1および第２の引張り応力源を有し前記第３および第４のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｐ型ソース領域および前記ｐ型ドレイン領域と接続される第３および第４の圧縮応力源を有することを特徴とする半導体集積回路装置を提供する。
【００２４】
本発明はさらに他の側面において、シリコン基板上に、チャネル領域に対応してゲート電極を形成する工程と、前記シリコン基板中、前記ゲート電極の両側に、ｐ型ソース領域およびｐ型ドレイン領域を形成する工程とを含むｐチャネルＭＯＳトランジスタの製造方法であって、さらに前記ｐ型ソース領域およびｐ型ドレイン領域の各々に、リセス領域を形成する工程と、前記リセス領域表面を、前記リセス形状に沿って、高融点金属シリサイド膜で覆う工程と、前記高融点シリサイド膜上に、前記リセス領域を充填するように、金属または金属化合物膜を、膜中に圧縮応力が蓄積されるような条件で堆積する工程とを含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法を提供する。
【００２５】
本発明はさらに他の側面において、素子分離領域により第1および第２の素子領域を画成されたシリコン基板上への、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む半導体集積回路装置の製造方法であって、前記第1の素子領域上に、ｎ型ソース領域およびｎ型ドレイン領域を有するｎチャネルＭＯＳトランジスタを、また前記第２の素子領域上に、ｐ型ソース領域およびｐ型ドレイン領域を有するｐチャネルＭＯＳトランジスタを形成する工程と、前記シリコン基板上に、前記第1および第２の素子領域にわたり、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記ｎ型ソース領域およびｎ型ドレイン領域とそれぞれコンタクトする第1および第２の導電性プラグを、前記第1および第２の導電性プラグが、それぞれ前記層間絶縁膜中に前記ｎ型ソース領域およびｎ型ドレイン領域に対応して形成された第1および第２のコンタクトホールを充填するように形成する工程と、熱処理により、前記第1および第２の導電性プラグを再結晶させる工程と、前記再結晶工程の後、前記層間絶縁膜中に、前記ｐ型ソース領域およびｐ型ドレイン領域をそれぞれ露出するように第３および第４のコンタクトホールを形成する工程と、前記第３および第４のコンタクトホールの少なくとも底部を、金属または金属化合物により充填する工程とよりなり、前記金属または金属化合物は、圧縮応力を蓄積するような条件で堆積されることを特徴とする半導体集積回路装置の製造方法を提供する。
【発明の効果】
【００２６】
本発明によれば、ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域にリセスを形成し、これを、圧縮応力を蓄積した金属または金属化合物で充填することにより、前記ｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する圧縮応力を、直接に印加すること可能となり、例えばこのようなソース／ドレイン領域を、シリコン基板に対してより大きな格子定数を有するＳｉＧｅ混晶などの材料で充填し、前記チャネル領域に先に図２で説明したメカニズムにより圧縮応力を間接的に誘起する場合よりもはるかに大きな圧縮応力を実現することが可能になる。これに伴い、本発明のｐチャネルＭＯＳトランジスタは、従来の応力印加ｐチャネルＭＯＳトランジスタよりもはるかに大きなホール移動度および高速動作を実現することが可能となる。
【００２７】
また、本発明では、前記ｐ型ソース領域あるいはｐ型ドレイン領域に形成される金属あるいは金属化合物よりなる圧縮応力源が誘起する圧縮応力が非常に大きいため、このような圧縮応力源を、これらのソース領域あるいはドレイン領域にコンタクトするコンタクトプラグ中に形成するだけでも、充分なホール移動度の向上を実現することが可能である。
【００２８】
このような金属膜あるいは金属化合物膜は、熱処理により再結晶すると収縮し、蓄積される応力が引張り応力に変化するため、同様な金属膜あるいは金属化合物膜をｎチャネルＭＯＳトランジスタのソース領域およびドレイン領域にコンタクトするコンタクトプラグに形成し、これを熱処理することにより、前記ｎチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する引張り応力を誘起することも可能である。
【００２９】
さらにシリコン基板上の第１および第２の素子領域にｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成し、前記ｎチャネルＭＯＳトランジスタのソース／ドレイン領域に金属または金属化合物よりなる導電性プラグを形成し、これを熱処理して引張り応力源とした後、同じシリコン基板上の第２の素子領域に形成されているｐチャネルＭＯＳトランジスタのソースおよびドレイン領域に、金属または金属化合物よりなる導電性プラグを、室温から３００℃の範囲の温度で形成することにより、ｎチャネルＭＯＳトランジスタのチャネル領域にはチャネル方向に引張り応力が誘起され、ｐチャネルＭＯＳトランジスタのチャネル領域にはチャネル方向に圧縮応力が誘起された、高速半導体集積回路装置を実現することも可能である。
【発明を実施するための最良の形態】
【００３０】
［第１実施例］
図３は、本発明の第１実施例によるｐチャネルＭＯＳトランジスタ２０の構成を示す。
【００３１】
図３を参照するに、ｐチャネルＭＯＳトランジスタ２０は１００ｎｍ以下のゲート長を有するｐチャネルＭＯＳトランジスタであり、ＳＴＩ型の素子分離領域２１Ｉにより素子領域として作用するｎ型ウェル２１Ａが形成されたシリコン基板２１上に形成されている。
【００３２】
前記シリコン基板２１上には、前記素子領域２１Ａ中のチャネル領域に対応してｐ+型のポリシリコンゲート電極２３が、典型的には膜厚が１〜１．２ｎｍ程度のＳｉＯＮやいわゆるｈｉｇｈ−Ｋ材料などよりなるゲート絶縁膜２２を介して形成されている。
【００３３】
前記シリコン基板２１中には前記ゲート電極２３の両側にｐ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが形成されており、前記ゲート電極２３の互いに対向する各々の側壁面上には、ＣＶＤ側壁酸化膜２３Ｉを介してＳｉＮよりなるゲート側壁絶縁膜２３Ｗが形成されている。前記ＣＶＤ側壁酸化膜２３Ｉは、前記ポリシリコンゲート電極２３の側壁面から前記シリコン基板２１表面のうち、前記ゲート電極２３直近の部分を連続して覆っており、これにより、前記ＳｉＮゲート側壁絶縁膜２３Ｗがシリコン基板２１の表面に直接に接するのが回避される。
【００３４】
さて、前記シリコン基板２１中には、前記素子領域２１Ａのうち、前記ソースエクステンション領域２１ａ，ドレインエクステンション領域２１ｂの外側に、ｐ+型のソース領域２１ｃおよびドレイン領域２１ｄがそれぞれ形成されており、さらに前記ソース領域２１ｃおよびドレイン領域２１ｄ中には、前記ゲート側壁絶縁膜２３Ｗの外側に、前記ソース領域２１ｃあるいはドレイン領域２１ｄの底面を越えないような深さ、例えば３０ｎｍの深さにリセス２１Ｒｓ，２１Ｒｄが形成されており、前記リセス２１Ｒｓ，２１Ｒｄの表面は、Ｂにより、前記ソース領域２１ｃあるいはドレイン領域２１ｄよりも高濃度にドープされ、低抵抗コンタクト層として作用するｐ型Ｓｉエピタキシャル層２１Ｓ，２１Ｄにより、それぞれ覆われている。
【００３５】
前記ｐ型Ｓｉエピタキシャル層２１Ｓ，２１Ｄの表面には、前記リセス面２１Ｒｓ，２１Ｒｄと同様なリセス面が形成されており、厚さが約５ｎｍのＮｉシリサイド（ＮｉＳｉ）膜２１ｓｃにより覆われており、さらに前記Ｎｉシリサイド膜２１ｓｃ上には、前記リセスを充填するように、ＴｉＮ膜２１ＭＳ，２１ＭＤが形成されている。
【００３６】
前記ＴｉＮ膜２１ＭＳ，２１ＭＤは、室温から３００℃程度の基板温度において、スパッタリングあるいはＡＬＤ法により形成されているが、このような低温で堆積したＴｉＮ膜は膜中に圧縮応力を蓄積しており、前記リセスを構成するシリコン基板２１に対して、図３中に矢印で示したように、圧縮応力を及ぼす。その結果、前記ｐチャネルＭＯＳトランジスタ２０のチャネル領域には、チャネル方向上、両側から圧縮応力が印加される。
【００３７】
その際、前記ｐチャネルＭＯＳトランジスタ２０のチャネル領域に作用する圧縮応力は、前記ＴｉＮ膜２１ＭＳ，２１ＭＤが、内部に蓄積した圧縮応力を解消しようとして膨張する際に及ぼされるものであり、前記チャネル領域に直接に作用することに注意すべきである。
【００３８】
図４は、図３のｐチャネルＭＯＳトランジスタ２０について、収束電子線解析により求めた応力分布を、また以下の表１は、図中の測定点１〜４における格子定数、歪みおよび応力の値を示す。ただし図４の測定では、前記ｐチャネルＭＯＳトランジスタ２０は４０ｎｍのゲート長を有し、前記ゲート電極２３上には、前記側壁絶縁膜２３Ｗおよび前記シリコン基板２１表面を、前記ＴｉＮ膜２１ＭＳ，２１ＭＤを含めて覆うように、厚さが８０ｎｍで１．２ＧＰａの引張り／圧縮応力を蓄積したＳｉＮ膜が、連続的に形成されている。
【００３９】
【表１】
2006278776.tif 000003
図４および表１を参照するに、ゲート電極直下のチャネル領域に圧縮応力が誘起されており、特にゲート絶縁膜直下の点＃１においてチャネル方向に１３３５ＭＰａの圧縮応力σXXが誘起されているのがわかる。また前記ゲート絶縁膜から約３０ｎｍ下の点＃２においても、チャネル方向に１１０４ＭＰａの圧縮応力σXXが生じているのがわかる。一方、前記点＃１では、シリコン基板に垂直方向に８７８ＭＰａの引張り応力σYYが生じており、また前記点＃２では、シリコン基板に垂直方向に６５６MPaの引張り応力σYYが生じているのがわかる。表１中、圧縮応力は負の値を有し、引張り応力は正の値を有することに注意すべきである。また応力および歪みの表現は、図４に示した座標系に依拠している。
【００４０】
なお表１において、点＃３および＃４では、歪みεXXあるいはεYYが大きくなっているが、これは、この領域において塑性変形が生じていることを示している。
【００４１】
一般に、ｐチャネルＭＯＳトランジスタの実行移動度に対するチャネル方向に作用する応力の効果は、式
【００４２】
【数１】
2006278776.tif 000004
により示される（非特許文献３，４）。
【００４３】
図５は、このようなｐチャネルＭＯＳトランジスタにおいてチャネル領域に誘起される応力によるホール移動度の変化率を示す。
【００４４】
図５よりわかるように、ｐチャネルＭＯＳトランジスタのチャネル領域のうち、ゲート電極直下の部分に、先に表１で得られた、大きさが１３３５MPａの圧縮応力が誘起された場合、応力印加がない場合に比べ、１００％の移動度増加が生じているのがわかる。
【００４５】
図５中には、非特許文献２で報告されている、先の図２のメカニズムにより、チャネル領域におけるホール移動度を向上させたｐチャネルＭＯＳトランジスタの移動度変化が、本発明の場合に加えて示されている。この非特許文献２の構成では、ソース／ドレイン領域に組成がＳｉ0.8Ｇｅ0.2のＳｉＧｅ混晶層を埋め込んでいるが、チャネル領域に誘起される圧縮応力は０．６ＧＰａに過ぎず、得られる移動度増加率も５０％に達しないことがわかる。
【００４６】
さらに本発明では、前記リセス２１Ｒｓ，２１Ｒｄを、抵抗率の小さい（ρ≒１×１０-3Ωｃｍ）ＴｉＮ膜２１ＭＳ、２１ＭＤにより充填しているため、in-situドーピングされたＳｉＧｅ混晶層を使う上記非特許文献２の場合と比べて、ソース寄生抵抗を一桁減少させることができ、ｐチャネルＭＯＳトランジスタの動作速度がさらに向上する。
【００４７】
図３のｐチャネルＭＯＳトランジスタ２０において、前記ソース領域２１ｃおよびドレイン領域２１ｄの全体を金属あるいはＴｉＮなどのような金属化合物で形成し、チャネル領域に印加される圧縮応力をさらに増大させることも考えられるが、このような構成では、ソース／ドレイン領域とｎ型ウェルが形成されている素子領域２１Ａとの界面にショットキー接合が形成されてしまい、接合リーク電流が増大してしまう。
【００４８】
また図３の構成において、前記シリサイド層２１Ｓｃを担持する前記ＴｉＮ膜２１ＭＳおよび２１ＭＤを、前記ソース領域２１ｃあるいはドレイン領域２１ｄ中に直接に形成した場合には、ソース領域２１ｃおよびドレイン領域２１ｄのドープが、イオン注入された不純物元素の拡散によりなされているため、前記ソース領域２１ｃあるいはドレイン領域２１ｄのうち、前記ＴｉＮ膜２１ＭＳ，２１ＭＤの底部が前記シリサイド層２１Ｓｃを介してコンタクトする部分においては、キャリア密度が、基板面近傍におけるよりも減少しており、したがってこのような部分においてコンタクト抵抗が増大する問題が生じる。
【００４９】
このため、図３の構成では、前記リセス２１Ｒｓ，２１Ｒｄが形成された後、Ｂを高濃度でin-situドープされたＳｉエピタキシャル層２１Ｓ，２１Ｄを成長させ、これをコンタクト層として介在させることにより、前記ソース領域２１ｃ、ドレイン領域２１ｄの底部近傍におけるキャリア密度を増大させ、コンタクト抵抗の増大を回避している。また、このようなin-situドープされたＳｉエピタキシャル層２１Ｓ，２１Ｄを成長させることにより、その下のソース／ドレイン領域が、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄから拡散するＢにより、高濃度にドープされる。
【００５０】
なお、図３は、前記リセス２１Ｒｓ，２１Ｒｄが結晶面より画成されている場合に対応しており、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄが、それぞれのリセス２１Ｒｓ，２１Ｒｄの底面のみならず、傾斜側壁面にも成長しているが、リセス２１Ｒｓ，２１Ｒｄがドライエッチングにより形成され結晶面でない傾斜側壁面を有する場合には、前記高濃度in-situドープＳｉエピタキシャル層２１Ｄ，２１Ｄは、前記リセスの底面に選択的に成長するが、このような場合でも、前記金属あるいは金属化合物層２１ＭＳ，２１ＭＤとソース領域２１ｃあるいは２１ｄとの接触抵抗は効果的に低減できる。
【００５１】
なお、本実施例においてシリサイド形成はＮｉＳｉ層形成に限定されるものではなく、シリコン基板２１を構成するＳｉの格子定数よりも大きな格子定数を有する、例えばＴｉＳｉ2やＣｏＳｉ2，ＴａＳｉ2，ＰｔＳｉ，ＩｒＳｉなどを使うことも可能である。
【００５２】
なお、本実施例において前記リセス２１Ｒｓ，２１Ｒｄを充填する金属または金属化合物はＴｉＮに限定されるものではなく、Ｔｉ，Ｔａ，Ｗ，Ｃｒ，Ｍｏなど大部分の金属、あるいはその導電性窒化物を、室温ないし３００℃以下の、比較的低い基板温度において、たとえばスパッタリングにより成膜することで、形成可能である。
【００５３】
図６は、図３のｐチャネルＭＯＳトランジスタ２０の一変形例によるｐチャネルＭＯＳトランジスタ２０Ａの構成を示す。ただし図６中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５４】
図６を参照するに、本実施例では前記in-situドープされたｐ+型Ｓｉエピタキシャル層２１Ｓ，２１Ｄの下に、同じくＢによりin-situドープされたｐ+型ＳｉＧｅエピタキシャル層２１ＳＧが形成されており、これにより、その下のソース／ドレイン拡散領域２１ｃ，２１ｄのキャリア密度を増大させ、前記金属あるいは金属化合物よりなる圧縮応力源２１ＭＳ、２１ＭＤの形成に伴うコンタクト抵抗の増大を回避している。図６の構成では、前記ＳｉＧｅエピタキシャル層２１ＳＧの厚さは薄いため、応力源としての効果は期待されない。このようなin-situドープＳｉＧｅエピタキシャル層２１ＳＧは、例えば減圧ＣＶＤ法により、気相原料としてＳｉＨ4とＧｅＨ4を、Ｂ2Ｈ6ドーパントガスと共に供給し４５０℃の基板温度で形成することが可能である。なお、先の図３の構成において、前記in-situドープＳｉエピタキシャル層２１Ｓ，２１Ｄの代わりに、in-situドープＳｉＧｅエピタキシャル層２１ＳＧを形成することも可能である。
［第２実施例］
次に、図７（Ａ）〜１０（Ｈ）を参照しながら、図３のｐチャネルＭＯＳトランジスタ２０に対応したｐチャネルＭＯＳトランジスタと、さらにｎチャネルＭＯＳトランジスタを含む本発明の第２実施例による半導体集積回路装置４０の製造工程を説明する。
【００５５】
図７（Ａ）を参照するに、シリコン基板４１上には素子分離構造４１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域４１ＡとｐチャネルＭＯＳトランジスタの素子領域４１Ｂが画成されており、前記素子領域４１Ａにおいてはシリコン基板４１上に、前記ｎチャネルＭＯＳトランジスタのチャネル領域に対応してｎ+型ポリシリコンゲート電極４３Ａが、ゲート絶縁膜４２Ａを介して形成されている。また前記素子領域４１Ｂにおいてはシリコン基板４１上に、前記ｐチャネルＭＯＳトランジスタのチャネル領域に対応してｐ+型ポリシリコンゲート電極４３Ｂが、ゲート絶縁膜４２Ｂを介して形成されている。
【００５６】
さらに前記ポリシリコンゲート電極４３Ａの側壁面には、ＣＶＤ酸化膜４３ＩＡを介してＳｉＮ側壁絶縁膜４３ＮＡが形成されている。同様に、前記ポリシリコンゲート電極４３Ｂの側壁面には、ＣＶＤ酸化膜４３ＩＢを介してＳｉＮ側壁絶縁膜４３ＮＢが形成されている。
【００５７】
前記素子領域４１Ａにおいては、前記シリコン基板４１中、前記ゲート電極４３Ａの両側にｎ型ソースエクステンション領域４１ａ，４１ｂが形成されており、一方、前記素子領域４１Ｂにおいては、前記シリコン基板４１中、前記ゲート電極４３Ｂの両側にｐ型ソースエクステンション領域４１ｅ，４１ｆが形成されている。さらに前記素子領域４１Ａにおいては前記シリコン基板４１中、前記ｎ型ソースエクステンション領域４１ａ，４１ｂの外側にｎ+型ソース領域４１ｃ，４１ｄが形成されており、前記素子領域４１Ｂにおいては前記シリコン基板４１中、前記ｐ型ソースエクステンション領域４１ｅ，４１ｆの外側にｐ+型ソース領域４１ｇ，４１ｈが形成されている。
【００５８】
次に図７（Ｂ）の工程においてシリコン酸化膜（図示せず）をマスクに使い、前記素子領域４１Ｂ中、前記側壁絶縁膜４３ＮＢの外側において前記シリコン基板４１をエッチングし、前記ｐ型ソース領域４１ｇに含まれるようにリセス４１Ｒｓを、また前記ｐ型ドレイン領域４１ｈに含まれるように、リセス４１Ｒｄを、例えば３０ｎｍの深さに形成する。
【００５９】
さらに図７（Ｃ）の工程において、前記リセス４１Ｒｓおよび４１Ｒｄの表面に、ＳｉＨ4ガスを気相原料として使い、Ｂ2Ｈ6（ジボラン）をドーパントガスとして添加した減圧ＣＶＤ法により、Ｂを高濃度ドープされたＳｉ層４１Ｓおよび４１Ｄをそれぞれエピタキシャルに成長させ、さらにサリサイドプロセスにより、前記素子領域４１Ａにおいては露出したｎ+型ソース領域４１ｃおよびｎ+型ドレイン領域４１ｄの表面にＮｉＳｉよりなるシリサイド層４１ｓおよび４１ｄｃを、また前記ｎ+型ポリシリコンゲート電極の表面にＮｉＳｉよりなるシリサイド層４３Ａｓを形成する。またこれと同時に、前記素子領域４１Ｂにおいては前記ｐ+型ソース領域４１ｇおよびｐ+型ドレイン領域４１ｈにそれぞれ形成されたｐ+型Ｓｉエピタキシャル層４１Ｓ，４１Ｄの表面に、ＮｉＳｉよりなるシリサイド層４１ｇｃ、４１ｈｃが、それぞれ形成される。また同時に、前記ポリシリコンゲート電極４３Ｂ上に、ＮｉＳｉよりなるシリサイド層４３Ｂｓが形成される。
【００６０】
例えば図７（Ｂ）の構造上に前記Ｓｉエピタキシャル層４１Ｓ，４１Ｄを形成した後、Ｎｉ膜を約５ｎｍの膜厚で堆積し、２５０〜４００℃の温度で１０〜３０秒間熱処理することにより、前記シリサイド層を形成する。その後、未反応のＮｉ膜を過硫酸処理により除去する。
【００６１】
次に図８（Ｄ）の工程において、図７（Ｃ）の構造上にＴｉＮ膜４４を、スパッタリングにより、基板温度を室温から３００℃の範囲に設定し、４０ｎｍの膜厚に堆積する。このような低温で堆積したＴｉＮ膜４４は、先にも説明したように、膜中に大きな圧縮応力を蓄積しており、前記リセス４１Ｒｓ，４１Ｒｄを充填する部分において圧縮応力源として作用する。
【００６２】
さらに図８（Ｅ）の工程において、図８（Ｄ）の構造上に、４００℃を超えない基板温度でシリコン酸化膜４５を、プラズマＣＶＤ法により、約２００ｎｍの膜厚に堆積する。
【００６３】
次に図９（Ｆ）の工程において、前記シリコン酸化膜４５を前記ゲート電極４３Ａ，４３Ｂを覆うＴｉＮ膜４４が露出するまで、ＣＭＰ法により研磨し、さらに図９（Ｇ）の工程で、前記シリコン酸化膜４５に形成された開口部から、前記ＴｉＮ膜４４を、図９（Ｇ）中において矢印で示すようにウェットエッチングして除去する。
【００６４】
さらに前記シリコン酸化膜４５を除去し、前記シリコン基板４１上に残留しているＴｉＮ膜４４を除去することにより、図１０（Ｈ）に示す、シリコン基板４１上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが集積化され、さらに前記ｐチャネルＭＯＳトランジスタのソース／ドレイン領域に形成された前記リセス４１Ｒｓおよび４１Ｒｄが、ＴｉＮ膜４４Ａ，４４Ｂにより充填された半導体集積回路装置が得られる。
【００６５】
本実施例においても、前記シリサイド層４１ｓｃ、４１ｄｃ、４１ｇｃ、４１ｈｃ、４３Ａｓ，４３Ｂｓとして、ＴｉＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＴａＳｉ2，ＰｔＳｉ,ＩｒＳｉなどを使うことが可能である。また前記ＴｉＮ膜４４Ａ，４４Ｂの代わりに、Ｔｉ，Ｔａ，Ｗ，Ｃｒ，Ｍｏなど大部分の金属、あるいはその導電性窒化物を、室温ないし３００℃以下の、比較的低い基板温度において、たとえばスパッタリングにより成膜することで、形成することも可能である。
［第３実施例］
ところで、先の図４の解析結果によると、圧縮応力源の位置がチャネル領域から１００ｎｍ程度離間していても、図３の構成を使うことにより、チャネル領域に大きな圧縮応力を誘起することが可能であるのがわかる。これは、通常のｐチャネルＭＯＳトランジスタにおいて、ソース／ドレインコンタクトホールの底部に、このような圧縮応力源となる金属または金属化合物を形成することによっても、同様なチャネル領域におけるホール移動度の増大を実現することができるのを意味している。
【００６６】
図１１は、このような思想に基づいた、本発明の第３実施例によるｐチャネルＭＯＳトランジスタの構成を示す図である。ただし図１１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６７】
図１１を参照するに、本実施例では、素子分離領域２１Ｉにより画成された素子領域２１Ａ中にｐ型ソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂ、ｐ+型ソース領域２１ｃおよびドレイン領域２１ｄが形成されたシリコン基板２１上に、ポリシリコンゲート電極２３および側壁絶縁膜２３Ｉ，２３Ｗを連続して覆うようにＳｉＮよりなるコンタクトエッチストッパ膜２４が形成されており、前記コンタクトエッチストッパ膜２４上に層間絶縁膜２５が形成されている。ここで、前記コンタクトエッチストッパ２４を構成するＳｉＮ膜は、膜中に圧縮応力を蓄積しないような条件で堆積される。
【００６８】
前記層間絶縁膜２５中には、前記ソース領域２１ｃに対応してコンタクトホール２５Ａが形成されており、また前記ドレイン領域２１ｄに対応してコンタクトホール２５Ｂが形成されている。
【００６９】
前記コンタクトホール２５Ａは、前記コンタクトエッチストッパ膜２４を貫通して前記ソース領域２１ｃ中に侵入し、前記リセス２１Ｒｓに対応したリセスを形成する。同様に、前記コンタクトホール２５Ｂは、前記コンタクトエッチストッパ膜２４を貫通して前記ドレイン領域２１ｄ中に侵入し、前記リセス２１Ｒｄに対応したリセスを形成する。
【００７０】
前記ソース領域２１ｃでは、前記リセスの底面および側壁面にシリサイド層２１ｓｃが形成され、同様なシリサイド層２１ｃは、前記ドレイン領域２１ｄ中に形成されたリセスの底面および側壁面にも形成されている。
【００７１】
さらに前記コンタクトホール２５Ａの底部には、前記リセスを充填するように、ＴｉＮよりなる金属層２５ＭＡが充填されており、前記金属層２５ＭＡは、さらに前記コンタクトホール２５Ａの上方に、前記コンタクトホール２５Ａの側壁面を覆う金属ライナーを形成する。さらに、前記コンタクトホール２５Ａ中、前記金属層２５ＭＡの上部は、Ｗプラグ２５ＷＡにより、充填されている。
同様に、前記コンタクトホール２５Ｂの底部には、前記リセスを充填するように、ＴｉＮよりなる金属層２５ＭＢが充填されており、前記金属層２５ＭＢは、さらに前記コンタクトホール２５Ｂの上方に、前記コンタクトホール２５Ｂの側壁面を覆う金属ライナーを形成する。さらに前記コンタクトホール２５Ｂ中、前記金属層２５ＭＢの上部は、Ｗプラグ２５ＷＢにより、充填されている。
【００７２】
かかる構成によっても、前記金属層２５ＭＡ，２５ＭＢは圧縮応力を蓄積しているため膨張しようとする傾向を示し、図中、矢印で示すように、前記ゲート電極２３直下のチャネル領域に、圧縮応力を誘起することが可能になる。
【００７３】
本実施例においても、前記シリサイド層としては、ＴｉＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＴａＳｉ2，ＰｔＳｉ,ＩｒＳｉなどを使うことが可能である。また前記ＴｉＮの代わりに、Ｔｉ，Ｔａ，Ｗ，Ｃｒ，Ｍｏなど大部分の金属、あるいはその導電性窒化物を、室温ないし３００℃以下の、比較的低い基板温度において、たとえばスパッタリングにより成膜することで、形成することも可能である。
【００７４】
図１２は、図１１のｐチャネルＭＯＳトランジスタ２０Ｂの一変形例によるｐチャネルＭＯＳトランジスタ２０Ｃの構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７５】
図１２を参照するに、本実施例では、前記ｐ型ソース領域２１ｃおよびｐ型ドレイン領域２１ｄにリセスを充填するようにin-situドープされたｐ+型ＳｉＧｅ混晶層２１ＳＧがエピタキシャルに形成されており、前記圧縮応力源２５ＭＡ，２５ＭＢは、かかるＳｉＧｅ混晶層２１ＳＧに形成されたリセスを充填するように形成されている。
【００７６】
かかる構成によれば、ｐ型ソース領域２１ｃ，ｐ型ドレイン領域２１ｄの深い部分まで高いキャリア濃度を実現でき、前記金属あるいは金属化合物よりなる圧縮応力源２５ＭＡ，２５ＭＢとのコンタクト抵抗を低減することが可能になる。
［第４実施例］
図１３（Ａ）〜図１５（Ｅ）は、本発明の第４実施例による、同一シリコン基板上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを集積化した半導体集積回路装置６０の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７７】
本実施例では、ｐチャネルＭＯＳトランジスタについては、先の図１１と同様な構成を使い、一方ｎチャネルＭＯＳトランジスタについては、コンタクトプラグの下部に、引張り応力源を形成することにより、チャネル領域に引張り応力を印加し、動作速度を向上させている。
【００７８】
図１３（Ａ）を参照するに、本実施例においては、先に説明した図７（Ａ）の構造上に引張り応力を蓄積したＳｉＮ膜６１Ａが、前記素子領域４１Ａを、ゲート電極４３Ａおよび側壁絶縁膜４１ＷＡを含めて覆うように形成され、さらに無応力あるいは圧縮応力を蓄積したＳｉＮ膜６１Ｂが、前記素子領域４１Ｂを、ゲート電極４３Ｂおよび側壁絶縁膜４１ＷＢを含めて覆うように、前記ＳｉＮ膜６１Ａの形成工程とは異なった条件で形成されている。このようなＳｉＮ膜における膜応力と成膜条件の関係は公知であり、説明を省略する。
【００７９】
図１３（Ａ）の工程では、さらに前記ＳｉＮ膜６１Ａ，６１Ｂ上に層間絶縁膜６２が形成されており、前記層間絶縁膜６２中に、前記素子領域４１Ａにおいてｎ型ソース領域４１ｃおよびｎ型ドレイン領域４１ｄを露出するように、コンタクトホール６２Ａ，６２Ｂが、前記ソース領域４１ｃおよびドレイン領域４１ｄにリセスを形成するように形成されており、前記リセスの側壁面および底面には、シリサイド膜４１ｓｃおよび４２ｄｃが形成されている。
【００８０】
次に図１３（Ｂ）の工程において、前記コンタクトホール６２Ａ，６２Ｂの底部を、前記リセスを含めて充填するように、ＴｉＮ膜６２ＭＡ，６２ＭＢがそれぞれスパッタリングにより形成され、さらに前記コンタクトホール中、前記ＴｉＮ膜６２ＭＡ，６２ＭＢのそれぞれ上方の空間が、Ｗプラグ６２ＷＡおよび６２ＷＢにより充填される。その際、前記ＴｉＮ膜６２ＭＡは前記コンタクトホール６２Ａの側壁面に沿って上方に延在し、ライナーを形成する。同様に、前記ＴｉＮ膜６２ＭＢも前記コンタクトホール６２Ｂの側壁面に沿って上方に延在し、ライナーを形成する。
【００８１】
この時点では、前記ＴｉＮ膜６２ＭＡ，６２ＭＢは室温ないし３００℃程度の低温で形成されているため、内部に圧縮応力を蓄積している。
【００８２】
次に、図１４（Ｃ）の工程において図１４（Ｂ）の構造を、窒素雰囲気中、例えば６００℃で３０秒間熱処理し、前記ＴｉＮ膜６２ＭＡ，６２ＭＢを結晶化させる。これにより、前記ＴｉＮ膜６２ＭＡ，６２ＭＢは、室温において図１４（Ｃ）に示すように引張り応力を形成する引張り応力源に変化する。
【００８３】
次に、図１４（Ｄ）の工程において、前記層間絶縁膜６２中、前記素子領域４１Ｂにおいてｐ型ソース領域４１ｇおよびｐ型ドレイン領域４１ｈを露出するように、コンタクトホール６２Ｃ，６２Ｄを、前記ソース領域４１ｇおよびドレイン領域４１ｈにリセスが形成されるように形成し、さらに前記リセスの側壁面および底面に、シリサイド膜４１ｓｇ，４１ｓｈを形成する。
【００８４】
さらに図１５（Ｅ）の工程において、前記コンタクトホール６２Ｃ，６２Ｄの底部を、前記リセスを含めて充填するように、ＴｉＮ膜６２ＭＣ，６２ＭＤがそれぞれスパッタリングにより形成され、さらに前記コンタクトホール中、前記ＴｉＮ膜６２ＭＣ，６２ＭＤのそれぞれ上方の空間が、Ｗプラグ６２ＷＣおよび６２ＷＤにより充填される。その際、前記ＴｉＮ膜６２ＭＣは前記コンタクトホール６２Ｃの側壁面に沿って上方に延在し、ライナーを形成する。同様に、前記ＴｉＮ膜６２ＭＤも前記コンタクトホール６２Ｄの側壁面に沿って上方に延在し、ライナーを形成する。
【００８５】
このようにして形成されたＴｉＮ膜６２ＭＣ，６２ＭＤは、圧縮応力を蓄積しており、図１５（Ｅ）中に矢印で示したように、素子領域４１Ｂに形成されたｐチャネルＭＯＳトランジスタのチャネル領域に圧縮応力を印加する。
【００８６】
このように、図１５（Ｅ）の半導体集積回路装置６０では、ｎチャネルＭＯＳトランジスタのチャネル領域にチャネル方向に作用する引張り応力を印加し、同時にｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する圧縮応力を印加することが可能で、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの動作速度を、共に向上させることが可能である。
【００８７】
さらに本発明の各実施例において、前記圧縮応力源は、例えば図１６に示すように、圧縮応力源２１ＭＳ，２１ＭＤを金属膜とする場合には、その周囲を金属窒化膜２１ＭＮで覆うことにより、金属元素のソース／ドレイン領域への拡散を抑制することができる。
【００８８】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【００８９】
（付記１）
チャネル領域を含むシリコン基板と、
前記シリコン基板上、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン基板中、前記チャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、
前記シリコン基板中、前記ゲート電極の両側で、前記ゲート電極の両側壁面上にそれぞれ形成された一対の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記ｐ型ソース領域および前記ｐ型ドレイン領域の各々は、金属膜領域または金属化合物膜領域を含み、圧縮応力を蓄積した圧縮応力源を内包することを特徴とするｐチャネルＭＯＳトランジスタ。
【００９０】
（付記２）
前記圧縮応力源はその底面が、前記シリコン基板中に、前記シリコン基板と前記ゲート絶縁膜との界面から少なくとも１０ｎｍ離間するように形成されていることを特徴とする付記１記載のｐチャネルＭＯＳトランジスタ。
【００９１】
（付記３）
前記圧縮応力源はその底面が、前記シリコン基板中に、前記シリコン基板と前記ゲート絶縁膜との界面から少なくとも２０ｎｍ離間するように形成されていることを特徴とする付記１記載のｐチャネルＭＯＳトランジスタ。
【００９２】
（付記４）
前記圧縮応力源は、ＴｉＮまたはＷよりなることを特徴とする付記１〜３のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【００９３】
（付記５）
前記圧縮応力源は、金属よりなり、金属窒化膜により覆われていることを特徴とする付記１〜４のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【００９４】
（付記６）
前記圧縮応力源の側壁面および底面は、シリサイド膜により覆われていることを特徴とする付記１〜５のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【００９５】
（付記７）
前記シリサイド膜は、前記シリコン基板の格子定数よりも大きな構成定数を有することを特徴とする付記６記載のｐチャネルＭＯＳトランジスタ。
【００９６】
（付記８）
前記シリサイド膜は、ＴｉＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＴａＳｉ2，ＰｔＳｉおよびＩｒＳｉのいずれかより選ばれることを特徴とする付記６または７記載のｐチャネルＭＯＳトランジスタ。
【００９７】
（付記９）
前記ｐ型ソース領域およびｐ型ドレイン領域の各々は凹部を形成され、前記凹部内には、前記シリコン基板に対してエピタキシャルに成長した、Ｓｉを主成分として含み前記ｐ型ソース領域あるいはｐ型ドレイン領域よりも高い不純物濃度にドープされたｐ型半導体層よりなるコンタクト層が形成され、前記圧縮応力源は、前記コンタクト層上に、前記凹部を充填するように形成されていることを特徴とする付記１〜８のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【００９８】
（付記１０）
前記コンタクト層は、Ｓｉエピタキシャル層であることを特徴とする付記９記載のｐチャネルＭＯＳトランジスタ。
【００９９】
（付記１１）
前記コンタクト層は、ＳｉＧｅエピタキシャル層であることを特徴とする付記９記載のｐチャネルＭＯＳトランジスタ。
【０１００】
（付記１２）
前記ｐチャネルＭＯＳトランジスタは、さらに前記シリコン基板上に前記ｐ型ソース領域および前記ｐ型ドレイン領域を覆うように形成された絶縁膜と、前記絶縁膜中に、それぞれ前記ｐ型ソース領域および前記ｐ型ドレイン領域とコンタクトして形成された第1および第２のコンタクトプラグを含み、前記圧縮応力源は、前記ｐ型ソース領域においては前記第1のコンタクトプラグの先端部に、また前記ｐ型ドレイン領域においては前記第2のコンタクトプラグの先端部に形成されていることを特徴とする付記１〜１１のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【０１０１】
（付記１３）
素子分離領域により、第1のチャネル領域を含む第１の素子領域と第２のチャネル領域を含む第２の素子領域とを画成されたシリコン基板と、
前記第1の素子領域において、前記シリコン基板上に前記第1のチャネル領域に対応して、第1のゲート絶縁膜を介して形成されたｎ型の第1のゲート電極と、
前記第1の素子領域において、前記シリコン基板中、前記第1のチャネル領域の両側に形成されたｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と、
前記第1の素子領域において、前記シリコン基板中、前記第1のゲート電極の両側で、前記第1のゲート電極の両側壁面上にそれぞれ形成された一対の第1の側壁絶縁膜の外側に、それぞれ前記ｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と部分的に重畳するように形成されたｎ型ソース領域およびｎ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタと、
前記第２の素子領域において、前記シリコン基板上に前記第２のチャネル領域に対応して、第２のゲート絶縁膜を介して形成されたｐ型の第２のゲート電極と、
前記第２の素子領域において、前記シリコン基板中、前記第２のチャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、
前記第２の素子領域において、前記シリコン基板中、前記第２のゲート電極の両側で、前記第２のゲート電極の両側壁面上にそれぞれ形成された一対の第２の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
前記シリコン基板上に、前記第1および第２の素子領域にわたり延在し、前記ｎチャネルＭＯＳトランジスタおよび前記ｐチャネルＭＯＳトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜中に、前記ｎ型ソース領域および前記ｎ型ドレイン領域に対応して形成された第1および第２のコンタクトプラグと、
前記層間絶縁膜中に、前記ｐ型ソース領域および前記ｐ型ドレイン領域に対応して形成された第３および第４のコンタクトプラグと
を含み、
前記第1および第２のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｎ型ソース領域および前記ｎ型ドレイン領域と接続される第1および第２の引張り応力源を有し、
前記第３および第４のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｐ型ソース領域および前記ｐ型ドレイン領域と接続される第３および第４の圧縮応力源を有することを特徴とする半導体集積回路装置。
【０１０２】
（付記１４）
前記第1および第２の引張り応力源は、それぞれ前記ｎ型ソース領域および前記ｎ型ドレイン領域中に形成されたリセスを充填し、
前記第1および第２の圧縮応力源は、それぞれ前記ｐ型ソース領域および前記ｐ型ドレイン領域中に形成されたリセスを充填することを特徴とする付記１３記載の半導体集積回路装置。
【０１０３】
（付記１５）
シリコン基板上に、チャネル領域に対応してゲート電極を形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、ｐ型ソース領域およびｐ型ドレイン領域を形成する工程と
を含むｐチャネルＭＯＳトランジスタの製造方法であって、
さらに前記ｐ型ソース領域およびｐ型ドレイン領域の各々に、リセス領域を形成する工程と、
前記リセス領域表面を、前記リセス形状に沿って、高融点金属シリサイド膜で覆う工程と、
前記高融点シリサイド膜上に、前記リセス領域を充填するように、金属または金属化合物膜を、膜中に圧縮応力が蓄積されるような条件で堆積する工程と
を含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
【０１０４】
（付記１６）
前記金属膜化合物膜は、金属窒化物膜であることを特徴とする付記１５記載のｐチャネルＭＯＳトランジスタの製造方法。
【０１０５】
（付記１７）
前記金属または金属化合物を堆積する工程は、室温から３００℃の範囲の基板温度において実行されることを特徴とする付記１５または１６記載のｐチャネルＭＯＳトランジスタの製造方法。
【０１０６】
（付記１８）
前記金属または金属化合物を堆積する工程は、スパッタリングにより実行されることを特徴とする付記１５〜１７のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタの製造方法。
【０１０７】
（付記１９）
前記金属または金属化合物を堆積する工程は、前記シリコン基板上に前記ｐ型ソース領域およびｐ型ドレイン領域を覆うように層間絶縁膜を形成し、さらに前記層間絶縁膜中に前記ｐ型ソース領域およびｐ型ドレイン領域をそれぞれ露出する第1および第２のコンタクトホールを形成する工程の後、前記第１および第２のコンタクトホールの少なくとも下部を充填するように実行されることを特徴とする付記１５〜１８のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタの製造方法。
【０１０８】
（付記２０）
前記第1および第２のコンタクトホールを形成する工程は、前記ｐ型ソース領域およびｐ型ドレイン領域中に、それぞれ前記第１および第２のコンタクトホールに対応してリセスが形成されるように実行されることを特徴とする付記１９記載のｐチャネルＭＯＳトランジスタの製造方法。
【０１０９】
（付記２１）
素子分離領域により第1および第２の素子領域を画成されたシリコン基板上への、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む半導体集積回路装置の製造方法であって、
前記第1の素子領域上に、ｎ型ソース領域およびｎ型ドレイン領域を有するｎチャネルＭＯＳトランジスタを、また前記第２の素子領域上に、ｐ型ソース領域およびｐ型ドレイン領域を有するｐチャネルＭＯＳトランジスタを形成する工程と、
前記シリコン基板上に、前記第1および第２の素子領域にわたり、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記ｎ型ソース領域およびｎ型ドレイン領域とそれぞれコンタクトする第1および第２の導電性プラグを、前記第1および第２の導電性プラグが、それぞれ前記層間絶縁膜中に前記ｎ型ソース領域およびｎ型ドレイン領域に対応して形成された第1および第２のコンタクトホールを充填するように形成する工程と、
熱処理により、前記第1および第２の導電性プラグを再結晶させる工程と、
前記再結晶工程の後、前記層間絶縁膜中に、前記ｐ型ソース領域およびｐ型ドレイン領域をそれぞれ露出するように第３および第４のコンタクトホールを形成する工程と、
前記第３および第４のコンタクトホールの少なくとも底部を、金属または金属化合物により充填する工程と
よりなり、
前記金属または金属化合物は、圧縮応力を蓄積するような条件で堆積されることを特徴とする半導体集積回路装置の製造方法。
【０１１０】
（付記２２）
前記金属または金属化合物は、室温から３００℃の範囲の基板温度で堆積されることを特徴とする付記２１記載の半導体集積回路装置の製造方法。
【０１１１】
（付記２３）
前記第１および第２のコンタクトホールは、それぞれ前記ｎ型ソース領域およびｎ型ドレイン領域中にリセスを形成し、
前記第３および第４のコンタクトホールは、それぞれ前記ｐ型ソース領域およびｐ型ドレイン領域中にリセスを形成することを特徴とする付記２１または２２記載の半導体集積回路装置の製造方法。
【図面の簡単な説明】
【０１１２】
【図１】従来の応力印加ｎチャネルＭＯＳトランジスタの原理を説明する図である。
【図２】従来の応力印加ｐチャネルＭＯＳトランジスタの原理を説明する図である。
【図３】本発明第１実施例によるｐチャネルＭＯＳトランジスタの構成を示す図である。
【図４】図３のｐチャネルＭＯＳトランジスタにおける応力分布を示す図である。
【図５】図３のＭＯＳトランジスタにおける移動度増加率を従来の応力印加ｐチャネルＭＯＳトランジスタの場合と比較して示す図である。
【図６】図３のｐチャネルＭＯＳトランジスタの一変形例を示す図である。
【図７】（Ａ）〜（Ｃ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図８】（Ｄ）〜（Ｅ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図９】（Ｆ）〜（Ｇ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図１０】（Ｈ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その４）である。
【図１１】本発明の第３実施例によるｐチャネルＭＯＳトランジスタの構成を示す図である。
【図１２】図１１のｐチャネルＭＯＳトランジスタの一変形例を示す図である。
【図１３】（Ａ）〜（Ｂ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その１）である。
【図１４】（Ｃ）〜（Ｄ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その２）である。
【図１５】（Ｅ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その３）である。
【図１６】本発明第１実施例の変形例を示す図である。
【符号の説明】
【０１１３】
２０，２０Ａ、２０Ｂ，２０Ｃ  ｐチャネルＭＯＳトランジスタ
４０，６０  半導体集積回路装置
１，１１，２１，４１  シリコン基板
１Ｉ，２１Ｉ，４１Ｉ  素子分離領域
１Ａ，２１Ａ，４１Ａ，４１Ｂ  素子領域
１ａ，１１ａ，２１ａ，４１ａ，４１ｅ  ソースエクステンション領域
１ｂ，１１ｂ，２１ｂ，４１ｂ，４１ｆ  ドレインエクステンション領域
１ｃ，１１Ａ，２１ｃ，４１ｃ，４１ｇ  ソース領域
１ｄ，１１Ｂ，２１ｄ，４１ｄ，４１ｈ  ドレイン領域
２，１２，２２，４２Ａ，４２Ｂ  ゲート絶縁膜
３，１３，２３，４３Ａ，４３Ｂ  ゲート電極
３Ａ，３Ｂ，１３Ａ，１３Ｂ，２３Ｗ，４３ＮＡ，４３ＮＢ  側壁絶縁膜
２３Ｉ，４３ＩＡ，４３ＩＢ  側壁酸化膜
４Ａ，４Ｂ，４Ｃ，２１ｓｃ，２３ｓｃ，４１ｓｃ，４１ｇｃ，４１ｈｃ  シリサイド膜
５，６１Ａ  引張り応力膜
２１Ｒｓ，２１Ｒｄ，４１Ｒｓ，４１Ｒｄ  リセス
２１ＭＳ，２１ＭＤ，２５ＭＡ，２５ＭＢ，６２ＭＣ，６２ＭＤ  圧縮応力源
２１Ｓ，２１Ｄ  Ｓｉコンタクト層
２１ＳＧ  ＳｉＧｅコンタクト層
２４，６１Ｂ  コンタクトエッチストッパ膜
２５，６２  層間絶縁膜
２５Ａ，２５Ｂ，６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ  コンタクトホール
２５ＷＡ，２５ＷＢ  Ｗプラグ
４４  金属膜または金属化合物膜
４５  酸化膜
６２ＭＡ，６２ＭＢ  引張り応力源
【図１】
2006278776.tif 000005
【図２】
2006278776.tif 000006
【図３】
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【図５】
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【図６】
2006278776.tif 000009
【図７】
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【図８】
2006278776.tif 000011
【図９】
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【図１０】
2006278776.tif 000013
【図１１】
2006278776.tif 000014
【図１２】
2006278776.tif 000015
【図１３】
2006278776.tif 000016
【図１４】
2006278776.tif 000017
【図１５】
2006278776.tif 000018
【図１６】
2006278776.tif 000019
【図４】
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