(57)【要約】【課題】  リフレッシュ動作を必要とする揮発性メモリの低消費電力化を実現する。【解決手段】  揮発性メモリが必要とするリフレッシュ動作を制御するメモリ制御装置において、揮発性メモリへデータを書き込む時のアドレス位置を書き込みポインタとして記憶し、書き込みポインタが先頭に戻る度に値を反転する書き込みフラグを記憶する書き込みアドレス記憶部と、揮発性メモリからデータを読み込む時のアドレス位置を読み込みポインタとして記憶し、読み込みポインタが先頭に戻る度に値を反転する読み込みフラグを記憶する読み込みアドレス記憶部と、書き込みポインタと、書き込みフラグと、読み込みポインタと、読み込みフラグと、から揮発性メモリに書き込まれたすべてのデータが読み込まれたか否かを判定する判定信号を生成するポインタ制御部と、判定信号によりリフレッシュ動作を続けるか否かを制御するリフレッシュ制御部と、を備える。【選択図】      図２
2006221681.tif 000002
【特許請求の範囲】
【請求項１】
揮発性メモリが必要とするリフレッシュ動作を制御するメモリ制御装置であって、
前記揮発性メモリへデータを書き込む時のアドレス位置を書き込みポインタとして記憶し、前記書き込みポインタが先頭に戻る度に１ビットの値を反転する書き込みフラグを記憶する書き込みアドレス記憶部と、
前記揮発性メモリからデータを読み込む時のアドレス位置を読み込みポインタとして記憶し、前記読み込みポインタが先頭に戻る度に１ビットの値を反転する読み込みフラグを記憶する読み込みアドレス記憶部と、
前記書き込みポインタの値と、前記書き込みフラグの値と、前記読み込みポインタの値と、前記読み込みフラグの値と、に基づき前記揮発性メモリに書き込まれたすべてのデータが読み込まれたか否かを判定する判定信号を生成するポインタ制御部と、
前記判定信号によりリフレッシュ動作を続けるか否かを制御するリフレッシュ制御部と、
を備えていることを特徴とするメモリ制御装置。
【請求項２】
請求項１に記載のメモリ制御装置において、前記メモリ制御装置は、前記判定信号による制御を有効にするか否かを制御する判定制御レジスタをさらに有し、前記リフレッシュ制御部は、前記判定制御レジスタの設定値により前記判定信号による制御を受けるか否かを制御される、ことを特徴とするメモリ制御装置。
【請求項３】
請求項１または２に記載のメモリ制御装置において、前記揮発性メモリへのデータの書き込みを開始する時点において、前記書き込みフラグと前記読み込みフラグの値の初期値は等しく設定される、ことを特徴とするメモリ制御装置。
【請求項４】
請求項１から３のいずれか一項に記載のメモリ制御装置において、前記書き込みポインタは、前記揮発性メモリへデータを書き込む時の前記アドレスの上位ビットから少なくとも１ビット以上を使用し、前記読み込みポインタは、前記揮発性メモリへデータを読み込む時の前記アドレスの上位ビットから少なくとも１ビット以上を使用する、ことを特徴とするメモリ制御装置。
【請求項５】
請求項１から４のいずれか一項に記載のメモリ制御装置において、前記ポインタ制御部は、前記書き込みポインタと前記読み込みポインタの値が等しく、かつ、前記書き込みフラグと前記読み込みフラグの値が等しい時に、すべてのデータが読み込まれたと判定する前記判定信号を生成する、ことを特徴とするメモリ制御装置。
【請求項６】
揮発性メモリが必要とするリフレッシュ動作を制御するメモリ制御装置であって、
前記揮発性メモリへデータを書き込む時のアドレス位置を書き込みポインタとして記憶し、前記書き込みポインタが先頭に戻る度に１ビットの値を反転する書き込みフラグを記憶する書き込みアドレス記憶工程と、
前記揮発性メモリからデータを読み込む時のアドレス位置を読み込みポインタとして記憶し、前記読み込みポインタが先頭に戻る度に１ビットの値を反転する読み込みフラグを記憶する読み込みアドレス記憶工程と、
前記書き込みポインタの値と、前記書き込みフラグの値と、前記読み込みポインタの値と、前記読み込みフラグの値と、に基づき前記揮発性メモリに書き込まれたすべてのデータが読み込まれたか否かを判定する判定信号を生成するポインタ制御工程と、
前記判定信号によりリフレッシュ動作を続けるか否かを制御するリフレッシュ制御工程と、
からなることを特徴とするメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、揮発性メモリが必要とするリフレッシュ動作を制御するメモリ制御装置および制御方法に関する。
【背景技術】
【０００２】
揮発性メモリの一種であるダイナミックＲＡＭ（ＤＲＡＭ）は、電荷をコンデンサに蓄積することによりデータを記憶するので、電荷がコンデンサから放電される前にリフレッシュ動作を行うことによりデータを継続して保持する必要がある。このように常にリフレッシュ動作を行う必要があるため、データにアクセスしない待機状態においても無駄な消費電力がかかる、という問題があった。
【０００３】
従来、このような不具合を解消するために、電源立ち上げ後から最初にＤＲＡＭのアクセスが開始されるまでの間、リフレッシュ動作を停止し、また、ＤＲＡＭのアクセスが終了してから所定時間の間、ＤＲＡＭのアクセスがない場合にリフレッシュ動作を停止する（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開平７−１６９２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のように、ＤＲＡＭのアクセスが終了してから所定時間経過後リフレッシュ動作を停止するまでの間、リフレッシュ動作を行うため、この間無駄な消費電力がかかる。
【０００６】
そこで、本発明は、ＤＲＡＭの不要なリフレッシュ動作をなくし、低消費電力化を実現できるメモリ制御装置および制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のメモリ制御装置では、揮発性メモリが必要とするリフレッシュ動作を制御するメモリ制御装置であって、前記揮発性メモリへデータを書き込む時のアドレス位置を書き込みポインタとして記憶し、前記書き込みポインタが先頭に戻る度に１ビットの値を反転する書き込みフラグを記憶する書き込みアドレス記憶部と、前記揮発性メモリからデータを読み込む時のアドレス位置を読み込みポインタとして記憶し、前記読み込みポインタが先頭に戻る度に１ビットの値を反転する読み込みフラグを記憶する読み込みアドレス記憶部と、前記書き込みポインタの値と、前記書き込みフラグの値と、前記読み込みポインタの値と、前記読み込みフラグの値と、に基づき前記揮発性メモリに書き込まれたすべてのデータが読み込まれたか否かを判定する判定信号を生成するポインタ制御部と、前記判定信号によりリフレッシュ動作を続けるか否かを制御するリフレッシュ制御部と、を備えていることを要旨とする。
【０００８】
この構成によれば、揮発性メモリをデータのバッファとして使う場合に、データ送り側（ホスト）から揮発性メモリへデータを書き込む際、書き込みアドレス記憶部により書き込みポインタと書き込みフラグとして記憶し、揮発性メモリからデータ受け取り側（ディスク装置など）へのデータの読み込みを、読み込みアドレス記憶部により読み込みポインタと読み込みフラグとして記憶する。ポインタ制御部により、書き込みポインタと、書き込みフラグと、読み込みポインタと、読み込みフラグと、から揮発性メモリに書き込まれたすべてのデータが読み込まれたか否かを判定する判定信号を生成するので、リフレッシュ制御部は、判定信号によりリフレッシュ動作を続けるか否かを制御する。つまり、揮発性メモリに書き込まれたデータがすべて読み出された時点で、揮発性メモリ内のデータは不要となるので、リフレッシュ動作を停止することができる。このことにより揮発性メモリ内のデータが不要になった時点でリフレッシュ動作を停止できるので、待機時の無駄なリフレッシュ動作を削減でき、低消費電力化を実現できる。
【０００９】
また、本発明のメモリ制御装置では、前記メモリ制御装置は、前記判定信号による制御を有効にするか否かを制御する判定制御レジスタをさらに有し、前記リフレッシュ制御部は、前記判定制御レジスタの設定値により前記判定信号による制御を受けるか否かを制御される。
【００１０】
この構成によれば、揮発性メモリをデータのバッファ以外の用途で使う場合に、判定制御レジスタの設定値を無効に設定することによりポインタ制御部の判定信号を抑止し、通常のリフレッシュ動作を継続させることができる。
【００１１】
また、本発明のメモリ制御装置では、前記揮発性メモリへのデータの書き込みを開始する時点において、前記書き込みフラグと前記読み込みフラグの値の初期値は等しく設定される。
【００１２】
この構成によれば、書き込みフラグと読み込みフラグの値の初期値は等しいので、書き込みポインタが先頭に戻る度に書き込みフラグの値を反転し、読み込みポインタが先頭に戻る度に読み込みフラグの値を反転すれば、揮発性メモリに書き込まれたデータがすべて読み出された時点で、書き込みフラグと読み込みフラグの値は等しくなる。
【００１３】
また、本発明のメモリ制御装置では、前記書き込みポインタは、前記揮発性メモリへデータを書き込む時の前記アドレスの上位ビットから少なくとも１ビット以上を使用し、前記読み込みポインタは、前記揮発性メモリへデータを読み込む時の前記アドレスの上位ビットから少なくとも１ビット以上を使用する。
【００１４】
この構成によれば、書き込み時と読み込み時のアドレスをポインタで監視するにあたり、少なくとも上位１ビット以上を監視すれば、書き込まれたすべてのデータが読み込まれたことをポインタ制御部により判断することができる。
【００１５】
また、本発明のメモリ制御装置では、前記ポインタ制御部は、前記書き込みポインタと前記読み込みポインタの値が等しく、かつ、前記書き込みフラグと前記読み込みフラグの値が等しい時に、すべてのデータが読み込まれたと判定する前記判定信号を生成する。
【００１６】
この構成によれば、書き込みポインタと読み込みポインタの値が等しく、かつ、書き込みフラグと読み込みフラグの値が等しい時に、すべてのデータが読み込まれたと判定することができる。
【００１７】
さらに上記課題を解決するために、本発明のメモリ制御方法では、揮発性メモリが必要とするリフレッシュ動作を制御するメモリ制御装置であって、前記揮発性メモリへデータを書き込む時のアドレス位置を書き込みポインタとして記憶し、前記書き込みポインタが先頭に戻る度に１ビットの値を反転する書き込みフラグを記憶する書き込みアドレス記憶工程と、前記揮発性メモリからデータを読み込む時のアドレス位置を読み込みポインタとして記憶し、前記読み込みポインタが先頭に戻る度に１ビットの値を反転する読み込みフラグを記憶する読み込みアドレス記憶工程と、前記書き込みポインタの値と、前記書き込みフラグの値と、前記読み込みポインタの値と、前記読み込みフラグの値と、に基づき前記揮発性メモリに書き込まれたすべてのデータが読み込まれたか否かを判定する判定信号を生成するポインタ制御工程と、前記判定信号によりリフレッシュ動作を続けるか否かを制御するリフレッシュ制御工程と、からなる。
【００１８】
この構成によれば、揮発性メモリをデータのバッファとして使う場合に、データ送り側（ホスト）から揮発性メモリへデータを書き込む際、書き込みアドレス記憶工程により書き込みポインタと書き込みフラグとして記憶し、揮発性メモリからデータ受け取り側（ディスク装置など）へのデータの読み込みを、読み込みアドレス記憶工程により読み込みポインタと読み込みフラグとして記憶する。ポインタ制御工程により、書き込みポインタと、書き込みフラグと、読み込みポインタと、読み込みフラグと、から揮発性メモリに書き込まれたすべてのデータが読み込まれたか否かを判定する判定信号を生成するので、リフレッシュ制御工程は、判定信号によりリフレッシュ動作を続けるか否かを制御する。つまり、揮発性メモリに書き込まれたデータがすべて読み出された時点で、揮発性メモリ内のデータは不要となるので、リフレッシュ動作を停止することができる。このことにより揮発性メモリ内のデータが不要になった時点でリフレッシュ動作を停止できるので、待機時の無駄なリフレッシュ動作を削減でき、低消費電力化を実現できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を具体化した実施例について図面に従って説明する。なお、本実施例では、書き込みポインタと読み込みポインタはアドレスの上位２ビットを使用する場合について説明する。
【実施例１】
【００２０】
＜メモリ制御回路を実装した機器の構成＞
図１は、本発明の第１実施例としてのメモリ制御装置であるメモリ制御回路１００と揮発性メモリであるＤＲＡＭ１を実装した機器の構成を概略的に示すブロック図である。図１に示す機器は少なくとも、ＤＲＡＭ１と、メモリ制御回路１００と、データ送信部６００と、データ受信部７００と、制御部８００と、から構成されている。
【００２１】
ＤＲＡＭ１は、本実施例では同期型ＤＲＡＭであるSynchronous DRAM（ＳＤＲＡＭ）として説明する。ＤＲＡＭ１は少なくとも、セルアレイ２００と、行デコーダ３００と、センスアンプ４００と、列デコーダ５００と、から構成されている。
【００２２】
メモリ制御回路１００は、アドレス信号Ａ0〜Ａnと、制御信号として／ＲＡＳ（Row address strobe）と、／ＣＡＳ（Column address strobe）と、／ＷＥ（Write enable）と、／ＣＳ（Chip select）と、ＣＬＫ（Clock）と、ＣＫＥ（Clock enable）などをＤＲＡＭ１に送信し、行デコーダ３００と、センスアンプ４００と、列デコーダ５００を制御する。またメモリ制御回路１００は、データ送信部６００からデータを受信し、受信したデータをＤＲＡＭ１に送信し、セルアレイ２００に書き込み、セルアレイ２００から読み出したデータを受信し、データ受信部７００に送信する。
【００２３】
＜メモリ制御回路の構成＞
次に、メモリ制御回路１００の構成について説明する。図２に、メモリ制御回路１００の構成を示す。なお、図２は本実施例を説明するために必要な構成のみを示している。
【００２４】
本実施例のメモリ制御回路１００は、書き込みアドレスレジスタ１０１と、読み込みアドレスレジスタ１０２と、書き込みアドレス記憶部１１０と、読み込みアドレス記憶部１２０と、ポインタ制御部１３０と、リフレッシュ制御部１４０と、を有する。さらに本実施例では、判定制御レジスタ１０３を有する。
【００２５】
書き込みアドレス記憶部１１０は、書き込みアドレスレジスタ１０１からアドレス信号Ａ0〜Ａnの上位２ビットであるＡn-1とＡnを入力し、書き込みポインタＷＰと、書き込みフラグＷＰＦをポインタ制御部１３０に出力する。
【００２６】
読み込みアドレス記憶部１２０は、読み込みアドレスレジスタ１０２からアドレス信号Ａ0〜Ａnの上位２ビットであるＡn-1とＡnを入力し、読み込みポインタＲＰと、読み込みフラグＲＰＦをポインタ制御部１３０に出力する。
【００２７】
ポインタ制御部１３０は、書き込みポインタＷＰと、書き込みフラグＷＰＦと、読み込みポインタＲＰと、読み込みフラグＲＰＦを入力し、判定信号ＪＦをリフレッシュ制御部１４０に出力する。
【００２８】
リフレッシュ制御部１４０は、判定信号ＪＦと、判定制御レジスタ１０３の設定値である判定制御フラグＪＣＦに基づき、リフレッシュ動作を停止するか、続行するかを判断する。
【００２９】
＜セルアレイの構成＞
次に、ＤＲＡＭ１のセルアレイ２００の構成について説明する。図３に、セルアレイ２００の構成を示す。セルアレイ２００は図３に示すように、複数の揮発性メモリセル２１０が複数のビット線２２０と、複数のワード線２３０に接続されて構成されている。
【００３０】
揮発性メモリセル２１０は、ｎチャネル型のＴＦＴ２１１と、コンデンサ２１２で構成され、ＴＦＴ２１１のゲート電極はワード線２３０に、ソース電極はビット線２２０に、ドレイン電極はコンデンサ２１２の一方にそれぞれ接続されている。また、コンデンサ２１２の他の一方は接地されている。
【００３１】
揮発性メモリセル２１０は、ワード線２３０がＨレベルになるとＴＦＴ２１１のゲート電極が開き、ビット線２２０の電位をコンデンサ２１２に蓄える。ビット線２２０の電位がＨレベルなら、コンデンサ２１２にＨレベルが蓄えられる。その後ワード線２３０がＬレベルになると、ＴＦＴ２１１のゲート電極が閉じ、コンデンサ２１２に電位が蓄えられる。しかし、このままの状態で放置しておくと、コンデンサ２１２の電位は放電してしまうので、リフレッシュ動作（センスアンプ４００による増幅）が必要となる。
【００３２】
ここで、ＳＤＲＡＭのリフレッシュ方式の一つであるオート・リフレッシュ動作について、図４のタイミングチャートを用いて説明する。ＳＤＲＡＭは、制御信号の／ＣＳと、／ＲＡＳと、／ＣＡＳと、／ＷＥの組み合わせによって動作が選択される。
【００３３】
図４において、／ＷＥと、ＣＫＥがＨレベルを保ち、時点ｔ１で、／ＣＳと、／ＲＡＳと、／ＣＡＳがＨレベルからＬレベルに遷移すると、オート・リフレッシュ動作が選択され、時点ｔ２で、ＣＬＫが立ち上がった時点で、オート・リフレッシュ動作が実行される。オート・リフレッシュ動作は、待機状態においても揮発性メモリセル２１０のコンデンサ２１２に蓄えられた電位がなくなる前に定期的に行われている。このため、待機時においてもオート・リフレッシュ動作のために無駄な電力が消費されている。
【００３４】
本実施例においては、ＤＲＡＭ１をデータのバッファとして使用する場合、セルアレイ２００に書き込まれたすべてのデータが読み込まれてしまえば、揮発性メモリセル２１０のコンデンサ２１２の電位を保つ必要がなくなるので、この時点でリフレッシュ動作を停止させることができる。
【００３５】
＜書き込みアドレス記憶部の動作＞
次に、メモリ制御回路１００の書き込み動作と、書き込みアドレス記憶部１１０の動作について説明する。図５は、メモリ制御回路１００の書き込み動作と、書き込みアドレス記憶部１１０の動作を説明するフローチャートである。
【００３６】
先ず、ステップＳ１０では、メモリ制御回路１００は、ＤＲＡＭ１に書き込みアドレスレジスタ１０１からアドレス信号Ａ0〜Ａnを送信し、ＤＲＡＭ１はアドレス信号Ａ0〜Ａnに基づき、行デコーダ３００および列デコーダ５００によりセルアレイ２００の所定の揮発性メモリセル２１０を選択する。
【００３７】
次に、ステップＳ１１では、メモリ制御回路１００は、ＤＲＡＭ１に入力データを送信し、ＤＲＡＭ１は選択した揮発性メモリセル２１０に入力データを書き込む。
【００３８】
次に、ステップＳ１２では、書き込みアドレス記憶部１１０は、書き込みアドレスレジスタ１０１のアドレス信号Ａ0〜Ａnの上位２ビットであるＡn-1とＡnが遷移したか否かを判定し、遷移した場合はステップＳ１３に移行し、遷移しない場合はステップＳ１６に移行する。
【００３９】
次に、ステップＳ１３では、書き込みアドレス記憶部１１０は、書き込みポインタＷＰの値を、ＷＰ＝Ａn×２＋Ａn-1に更新する。
【００４０】
次に、ステップＳ１４では、書き込みアドレス記憶部１１０は、書き込みポインタＷＰが０か否かを判定し、０の場合はステップＳ１５に移行し、０でない場合はステップＳ１６に移行する。
【００４１】
次に、ステップＳ１５では、書き込みアドレス記憶部１１０は、書き込みフラグＷＰＦの値を反転（ＷＰＦ＝０ならばＷＰＦ＝１、ＷＰＦ＝１ならばＷＰＦ＝０）し、処理を終了する。
【００４２】
一方、ステップＳ１６では、メモリ制御回路１００は、書き込みアドレスレジスタ１０１のアドレス信号Ａ0〜Ａnの遷移があるか否かを判定し、遷移がある場合は、ステップＳ１０に移行し、遷移が無い場合は、処理を終了する。
【００４３】
＜読み込みアドレス記憶部の動作＞
次に、メモリ制御回路１００の読み込み動作と、読み込みアドレス記憶部１２０の動作について説明する。図６は、メモリ制御回路１００の読み込み動作と、読み込みアドレス記憶部１２０の動作を説明するフローチャートである。
【００４４】
先ず、ステップＳ２０では、メモリ制御回路１００は、ＤＲＡＭ１に読み込みアドレスレジスタ１０２からアドレス信号Ａ0〜Ａnを送信し、ＤＲＡＭ１はアドレス信号Ａ0〜Ａnに基づき、行デコーダ３００および列デコーダ５００によりセルアレイ２００の所定の揮発性メモリセル２１０を選択する。
【００４５】
次に、ステップＳ２１では、メモリ制御回路１００は、ＤＲＡＭ１が選択した揮発性メモリセル２１０から読み込んだデータを、出力データとして受信する。
【００４６】
次に、ステップＳ２２では、読み込みアドレス記憶部１２０は、読み込みアドレスレジスタ１０２のアドレス信号Ａ0〜Ａnの上位２ビットであるＡn-1とＡnが遷移したか否かを判定し、遷移した場合は、ステップＳ２３に移行し、遷移しない場合はステップＳ２６に移行する。
【００４７】
次に、ステップＳ２３では、読み込みアドレス記憶部１２０は、読み込みポインタＲＰの値を、ＲＰ＝Ａn×２＋Ａn-1に更新する。
【００４８】
次に、ステップＳ２４では、読み込みアドレス記憶部１２０は、読み込みポインタＲＰが０か否かを判定し、０の場合は、ステップＳ２５に移行し、０でない場合はステップＳ２６に移行する。
【００４９】
次に、ステップＳ２５では、読み込みアドレス記憶部１２０は、読み込みフラグＲＰＦの値を反転（ＲＰＦ＝０ならばＲＰＦ＝１、ＲＰＦ＝１ならばＲＰＦ＝０）し、処理を終了する。
【００５０】
一方、ステップＳ２６では、メモリ制御回路１００は、読み込みアドレスレジスタ１０２のアドレス信号Ａ0〜Ａnの遷移があるか否かを判定し、遷移がある場合は、ステップＳ２０に移行し、遷移が無い場合は、処理を終了する。
【００５１】
＜ポインタ制御部とリフレッシュ制御部の動作＞
次に、メモリ制御回路１００の動作と、ポインタ制御部１３０およびリフレッシュ制御部１４０の動作について説明する。図７は、メモリ制御回路１００の動作と、ポインタ制御部１３０およびリフレッシュ制御部１４０の動作を説明するフローチャートである。
【００５２】
先ず、ステップＳ３０では、メモリ制御回路１００は、書き込みポインタＷＰと、書き込みフラグＷＰＦと、読み込みポインタＲＰと、読み込みフラグＲＰＦの値を０に初期化する。
【００５３】
次に、ステップＳ３１では、メモリ制御回路１００は、図５で説明したデータの書き込みを行う。
【００５４】
次に、ステップＳ３２では、メモリ制御回路１００は、図６で説明したデータの読み込みを行う。
【００５５】
次に、ステップＳ３３では、ポインタ制御部１３０は、書き込みポインタＷＰと読み込みポインタＲＰの値が等しく、かつ、書き込みフラグＷＰＦと読み込みフラグＲＰＦの値が等しいか否かを判定し、等しければ、ステップＳ３４に移行し、等しくなければ、ステップＳ３５に移行する。
【００５６】
次に、ステップＳ３４では、ポインタ制御部１３０は、判定信号ＪＦを１に設定する。
【００５７】
一方、ステップＳ３５では、ポインタ制御部１３０は、判定信号ＪＦを０に設定する。
【００５８】
次に、ステップＳ３６では、リフレッシュ制御部１４０は、判定信号ＪＦが１と等しい、かつ、判定制御レジスタ１０３の判定制御フラグＪＣＦが１と等しい、か否かを判定し、等しければ、ステップＳ３７に移行し、等しくなければ、ステップＳ３８に移行する。
【００５９】
次に、ステップＳ３７では、リフレッシュ制御部１４０は、メモリ制御回路１００に対し、リフレッシュ動作を停止させ、処理を終了する。
【００６０】
一方、ステップＳ３８では、リフレッシュ制御部１４０は、メモリ制御回路１００に対し、リフレッシュ動作を続行させ、処理を終了する。
【００６１】
＜ポインタとフラグの動作＞
次に、書き込みポインタＷＰ、読み込みポインタＲＰ、書き込みフラグＷＰＦ、読み込みフラグＲＰＦの動作について説明する。図８は、書き込みポインタ、読み込みポインタ、書き込みフラグ、読み込みフラグの動作を説明する構成図である。
【００６２】
本実施例では、書き込みポインタＷＰと読み込みポインタＲＰは、アドレス信号の上位２ビットであるＡn-1とＡｎを使用するので、図８（Ａ）に示すように、０から３までの範囲の値を持つ。また、判定制御レジスタ１０３の判定制御フラグＪＣＦは１に設定されているものとする。
【００６３】
先ず、図８（Ａ）に示すように、初期状態では、書き込みポインタＷＰ、読み込みポインタＲＰ、書き込みフラグＷＰＦ、読み込みフラグＲＰＦの値がすべて０に設定される（図７のＳ３０）。
【００６４】
次に、図８（Ａ）の初期状態から、セルアレイ２００へのデータの書き込みが始まると（図５のＳ１０、Ｓ１１）、書き込みアドレス記憶部１１０は、書き込みアドレスレジスタ１０１のアドレス信号Ａ0〜Ａnの上位２ビットであるＡn-1とＡnが遷移したか否かを判定し（図５のＳ１２）、書き込みポインタＷＰが０から３に遷移する（図５のＳ１３）。
【００６５】
次に、図８（Ｂ）では、セルアレイ２００へのデータの書き込みが進み、アドレス信号Ａn-1とＡnが共に１（Ｈレベル）となり、書き込みポインタＷＰの値が３に達した状態を示す。
【００６６】
次に、図８（Ｃ）では、セルアレイ２００のすべての揮発性メモリセル２１０へのデータの書き込みが終わり、アドレスが先頭に戻り（アドレス信号Ａn-1とＡnが共に０）、書き込みポインタＷＰの値が０に戻り、書き込みフラグＷＰＦが０から１に反転する（図５のＳ１５）。読み込みポインタＲＰの値は０、読み込みフラグＲＰＦの値は０を保持している。
【００６７】
次に、図８（Ｃ）の状態から、セルアレイ２００からのデータの読み込みが始まると（図６のＳ２０、Ｓ２１）、読み込みアドレス記憶部１２０は、読み込みアドレスレジスタ１０２のアドレス信号Ａ0〜Ａnの上位２ビットであるＡn-1とＡnが遷移したか否かを判定し（図６のＳ２２）、読み込みポインタＲＰが０から３に遷移する（図６のＳ２３）。
【００６８】
次に、図８（Ｄ）では、セルアレイ２００からのデータの読み込みが進み、アドレス信号Ａn-1とＡnが共に１（Ｈレベル）となり、読み込みポインタＲＰの値が３に達した状態を示す。
【００６９】
次に、図８（Ｅ）では、セルアレイ２００のすべてのデータの読み込みが終わり、アドレスが先頭に戻り（アドレス信号Ａn-1とＡnが共に０）、読み込みポインタＲＰの値が０に戻り、読み込みフラグＲＰＦが０から１に反転する（図６のＳ２５）。書き込みポインタＷＰの値は０、書き込みフラグＷＰＦの値は１を保持している。
【００７０】
この時点で、ポインタ制御部１３０により、書き込みポインタＷＰと読み込みポインタＲＰの値が０で等しく、かつ、書き込みフラグＷＰＦと読み込みフラグＲＰＦの値が１で等しいので（図７のＳ３３）、判定信号ＪＦは１となる（図７のＳ３４）。
【００７１】
さらに、リフレッシュ制御部１４０により、判定信号ＪＦが１、かつ、判定制御レジスタ１０３の判定制御フラグＪＣＦが１なので（図７のＳ３６）、メモリ制御回路１００に対し、リフレッシュ動作を停止させる（図７のＳ３７）。
【００７２】
以上に述べた前記実施例によれば、以下の効果が得られる。
【００７３】
本実施例においては、ＤＲＡＭ１をデータのバッファとして使用する場合、セルアレイ２００に書き込まれたすべてのデータが読み込まれてしまえば、揮発性メモリセル２１０のコンデンサ２１２の電位を保つ必要がなくなるので、この時点でリフレッシュ動作を停止させることができる。
【００７４】
このことにより、従来技術に比べて無駄なリフレッシュ動作を減らすことができ、低消費電力化が図れる。
【００７５】
以上、本発明の実施例を説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。
【００７６】
（変形例１）本発明の第１変形例について説明する。前記実施例では、ＤＲＡＭ１をデータのバッファとして使用する場合について説明したが、ＤＲＡＭ１をデータの記憶部として使用する場合は、従来のＤＲＡＭと同様にリフレッシュ動作を続行させなければならない。その場合は、判定制御レジスタ１０３の判定制御フラグＪＣＦを０に設定すればよく、従来のＤＲＡＭと同様に使用することができる。
【００７７】
（変形例２）本発明の第２変形例について説明する。前記実施例では、判定制御レジスタ１０３の判定制御フラグＪＣＦはリフレッシュ制御部１４０で判断されるように説明したが、必ずしもそれに限定するものではなく、ポインタ制御部１３０や、書き込みアドレス記憶部１１０および読み込みアドレス記憶部１２０で判断するようにしてもよい。
【００７８】
（変形例３）本発明の第３変形例について説明する。前記実施例では、書き込みアドレス記憶部１１０および読み込みアドレス記憶部１２０は、アドレス信号の上位２ビットを入力するように説明したが、必ずしもそれに限定するものではなく、アドレス信号の上位１ビットのみを入力するようにしてもよく、上位３ビット以上を入力するようにしてもよい。
【００７９】
（変形例４）本発明の第４変形例について説明する。前記実施例では、ＤＲＡＭ１として、同期型ＤＲＡＭであるＳＤＲＡＭについて説明したが、リフレッシュ動作を必要とするＤＲＡＭであれば、非同期型ＤＲＡＭであっても構わない。
【００８０】
（変形例５）本発明の第５変形例について説明する。本発明のメモリ制御回路１００を構成する書き込みアドレス記憶部１１０と、読み込みアドレス記憶部１２０と、ポインタ制御部１３０と、リフレッシュ制御部１４０は、図５から図７で説明した動作をするものであれば、メモリ制御回路１００に論理回路として実装してもよいし、メモリ制御回路１００を使用する機器の制御部８００にプログラムとして実装してもよい。
【００８１】
（変形例６）本発明の第６変形例について説明する。前記実施例では、判定制御レジスタ１０３を使う場合について説明したが、ＤＲＡＭ１をデータのバッファとしてのみ使用するならば、判定制御レジスタ１０３は不要である。
【００８２】
＜本発明の利用分野＞
本発明のメモリ制御回路１００は、ＤＲＡＭ１をデータのバッファとして使う以下のような装置で低消費電力なＤＲＡＭとして利用できる。例えば、ハードディスクドライブやフロッピー（登録商標）ディスクドライブなどの磁気ディスクドライブ、ＭＯなどの光磁気ディスクドライブ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ±Ｒ、ＤＶＤ±ＲＷなどの光ディスクドライブ、スキャナ、デジタルカメラなどに利用できる。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施例としてのメモリ制御回路１００を実装した機器の構成を概略的に示すブロック図。
【図２】メモリ制御回路１００の構成を示す構成図。
【図３】セルアレイ２００の構成を示す回路図。
【図４】オート・リフレッシュの動作を説明するタイミングチャート。
【図５】書き込みアドレス記憶部１１０の動作を説明するフローチャート。
【図６】読み込みアドレス記憶部１２０の動作を説明するフローチャート。
【図７】メモリ制御回路１００の動作を説明するフローチャート。
【図８】書き込みポインタ、読み込みポインタ、書き込みフラグ、読み込みフラグの動作を説明する構成図。
【符号の説明】
【００８４】
１…ＤＲＡＭ、１００…メモリ制御回路、１０１…書き込みアドレスレジスタ、１０２…読み込みアドレスレジスタ、１０３…判定制御レジスタ、１１０…書き込みアドレス記憶部、１２０…読み込みアドレス記憶部、１３０…ポインタ制御部、１４０…リフレッシュ制御部、２００…セルアレイ、２１０…揮発性メモリセル、２１１…ＴＦＴ、２１２…コンデンサ、２２０…データ線、２３０…ワード線、３００…行デコーダ、４００…センスアンプ、５００…列デコーダ、６００…データ送信部、７００…データ受信部、８００…制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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