(57)【要約】【課題】高密度容量化を達成できる容量素子を搭載した半導体装置を提供すること。【解決手段】第１の方向に延在する第１電極Ａの配線と、第１の方向に延在する第２電極Ｂの配線とが交互に配置された第１の層と、第２の方向に延在する第１電極Ａの配線と、第２の方向に延在する第２電極Ｂの配線とが交互に配置された第２の層とが交互に積層された半導体装置であって、第１の層の第１電極Ａである配線と第２の層の第１電極Ａである配線がそれぞれ交差している部分で相互に接続する第１ビア２１と、第１の層の第２電極Ｂである配線と第２の層の第２電極Ｂである配線がそれぞれ交差している部分で相互に接続する第２ビア２２と、第１電極Ａと第２電極Ｂとの間に設けられた誘電体とを備え、各配線は、第１ビア２１又は第２ビア２２を介して複数の他の配線と接続され、第１電極Ａと第２電極Ｂとの間でキャパシタが形成される。【選択図】図３
2006128164.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する第１電極の配線と、前記第１の方向に延在する第２電極の配線とが交互に配置された第１の層と、
前記第１の方向と異なる第２の方向に延在する前記第１の電極の配線と、前記第２の方向に延在する前記第２の電極の配線とが交互に配置された第２の層とが交互に積層された半導体装置であって、
前記第１の層の第１電極である配線と前記第２の層の第１電極である配線がそれぞれ交差している部分で相互に接続する第１ビアと、
前記第１の層の第２電極である配線と前記第２の層の第２電極である配線がそれぞれ交差している部分で相互に接続する第２ビアと、
前記第１電極と前記第２電極との間に設けられた誘電体とを備え、
前記各配線は、前記第１ビア又は前記第２ビアを介して前記複数の他の配線と接続され、前記第１電極と、前記第２電極との間でキャパシタが形成される半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１の層及び上記第２の層から構成される層のうちの最下層と半導体基板との間に誘電体を介して配設されて、第１電極又は第２電極のいずれかの電極とする平板状電極を有することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記平板状電極は、ポリシリコン、メタル層、拡散層のいずれかにより構成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
上記第１の層及び上記第２の層のうちの少なくともいずれかの層の外周部が上記第１電極又は上記第２電極のいずれかの電極の配線で囲まれていることを特徴とする半導体装置。
【請求項５】
第１電極である配線と、第２電極である配線とが交互に配置された第１の層と、
前記両配線の長手方向と異なる方向を長手方向とする前記第１電極である配線が配置された第２の層とが積層され、
前記第２の層の各配線は、前記第１の層の第１電極である複数の配線と各々ビアを介して接続され、前記第１電極と前記第２電極との間に設けられた誘電体を有し、前記第１電極と前記第２電極との間にキャパシタが形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備える半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型軽量化、動作の高速化、高周波化等に伴い、電子機器に搭載される半導体集積回路の高集積化が要求されている。半導体集積回路に搭載される容量素子についても、これまで以上に単位領域当たりのキャパシタンスを増大させることが強く望まれている。
【０００３】
集積回路用の容量素子としては、上部電極及び下部電極を構成する並行平板の間に、誘電体が挟持された構造からなるものや、これを改良して多層配線間で容量を構成するくし型の容量素子（特許文献１、特許文献２）が提案されている。
【０００４】
図１５は、上記特許文献１に記載の容量素子の構造を示す上面図、図１６は、図１５の容量素子の切断部斜視図である。この容量素子１０４は、図に示すように、半導体材料からなる基板１３１上に複数の配線層（例えば、第１層配線１１１、第２層配線１１２、第３層配線１１３、第４層配線１１４）が積層され、基板１３１に積層されている各配線層の配線は、図１６に示すように異なる電極（第１電極Ａ及び第２電極Ｂ）の配線が交互に配列されるように配設されている。各配線層の間、及び各配線を構成する配線間の空間には、不図示の誘電層が形成されている。基板１３１に対して垂直方向には、同一電極の配線が配列され、第１ビア１２１、又は第２ビア１２２を介して各層配線の配線が電気的に接続されて一つの垂直プレートを形成している。この各垂直プレートが容量素子の電極を形成している。
【０００５】
図１７は、上記特許文献２に記載の容量素子の構造を示す斜視図、図１８（ａ）は図１７の容量素子の上面図、図１８（ｂ）は図１８（ａ）中のａ−ａ切断部断面図である。この容量素子１０５は、図１７に示すように、半導体材料からなる基板１３１ａ上に複数の配線層（例えば、第１層配線１１１ａ、第２層配線１１２ａ、第３層配線１１３ａ）が積層され、基板１３１ａに積層されている各配線層の配線は、図１７に示すように異なる電極（第１電極Ａ及び第２電極Ｂ）の配線が交互に配列されるように配設されている。各配線層の間、及び各配線を構成する配線間の空間には、上記従来例と同様に不図示の誘電層が形成されている。また、基板１３１ａに対して垂直方向には、異なる電極の配線が交互に配列されるように配設されている。そして、図１８（ｂ）に示すように、配線の一端部において、同一電極の異なる配線層を接続するための第１ビア（バイア）１２１ａ、第２ビア１２２ａが形成されている。また、上記特許文献２には、第１層配線１１１ａと第３層配線１１３ａの配線方向に対して、第２層配線１１２ａの配線方向が直交する容量素子が開示されている。
【０００６】
上記特許文献１に係る容量素子の総容量は、各垂直プレートの間の総クロスオーバー容量と、複数の互いに入り込んだ垂直プレートの間の総フリンジ容量の総和となる。また、上記特許文献２に係る容量素子の総容量は、基板に対して水平方向に隣接する異なる電極の各配線間同士の容量と、垂直方向に隣接する異なる電極の各配線間同士の容量と、配線の一端部にある第１ビアと近接して対向する第２電極を有する配線の容量、及び配線の一端部にある第２ビアと近接して対向する第１電極を有する配線の容量、総フリンジ容量との総和となる。このような容量素子を用いることにより、従来のくし型容量素子に比して容量密度を増加せしめることが可能となる。
【特許文献１】特表２００３−５３０６９９号公報
【特許文献２】特開平１１−１６８１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
高集積化プロセスを有効に利用することが可能であって、かつ単位領域当たりのキャパシタンスを増大させることができる技術が切望されている。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１の方向に延在する第１電極の配線と、前記第１の方向に延在する第２電極の配線とが交互に配置された第１の層と、前記第１の方向と異なる第２の方向に延在する前記第１の電極の配線と、前記第２の方向に延在する前記第２の電極の配線とが交互に配置された第２の層とが交互に積層された半導体装置であって、前記第１の層の第１電極である配線と前記第２の層の第１電極である配線がそれぞれ交差している部分で相互に接続する第１ビアと、前記第１の層の第２電極である配線と前記第２の層の第２電極である配線がそれぞれ交差している部分で相互に接続する第２ビアと、前記第１電極と前記第２電極との間に設けられた誘電体とを備え、前記各配線は、前記第１ビア又は前記第２ビアを介して前記複数の他の配線と接続され、前記第１電極と、前記第２電極との間でキャパシタが形成されるものである。
【０００９】
上記特許文献１に係る容量素子によれば、各層配線において異なる電極の配線を交互に配置しているので、その容量の総和は、各垂直プレートの間の総クロスオーバー容量と、総フリンジ容量の総和となる。
【００１０】
上記特許文献２に係る容量素子によれば、水平方向に隣接する異なる電極の各配線間同士の容量と、垂直方向に隣接する異なる電極の各配線間同士の容量と、一端部にある第１ビアと近接して対向する第２電極を有する配線の容量及び一端部にある第２ビアと近接して対向する第１電極を有する配線の容量、総フリンジ容量との総和となる。
なお、上記特許文献２には、上述したとおり、隣接する配線層の配線の向きが互いに直交する容量素子が開示されている。この容量素子において、ビアの配置が開示されていないので明らかではないが、図１７に示す配線層の配線の向きが各層において同一方向である場合と同様に、その配線の一端部のみにおいて他の層と接続するビアが形成されているものと思料される。この場合、上記と同様に容量素子の総容量は、水平方向に隣接する異なる電極の各配線間同士の容量と、垂直方向に隣接する異なる電極の各配線間同士の容量と、一端部にある第１ビアと近接して対向する第２電極を有する配線の容量及び一端部にある第２ビアと近接して対向する第１電極を有する配線の容量、総フリンジ容量との総和となる。
【００１１】
一方、本発明に係る容量素子によれば、各第１の層及び各第２の層において、異なる電極の配線を交互に配置することに加えて、第１の層及び第２の層の配線の長手方向が相互に異なる方向となるように配置し、かつ、第１の層及び第２の層の同一電極同士を結ぶ第１ビアと第２ビアとが第１の層と第２の層との間で交互に配列するように配置（市松模様状に配置）したので、上記特許文献１に比して容量密度を上昇させることができる。すなわち、本発明に係る容量素子の総容量は、（１）各層（第１の層、第２の層）に配列された異なる電極（第１電極、第２電極）の配線間同士の容量、（２）垂直方向に隣接する異なる電極の各配線間同士の容量、（３）第２電極を有する配線とこの配線と誘電体を介して斜めに対向する第１ビアとの容量、及び第１電極を有する配線とこの配線と誘電体を介して斜めに対向する第２ビアとの容量、（４）隣接する第１ビアと第２ビア間同士の容量、（５）総フジンジ容量の総和となり、容量密度を上昇させることが可能となる。
【００１２】
また、通常用いられる半導体製造工程による高集積化のプロセスを有効に活用して容量素子を形成することが可能であるため、低コスト化を達成可能である。
【発明の効果】
【００１３】
本発明によれば、高密度容量化を達成できる容量素子を搭載した半導体装置を提供することができるという優れた効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。
【００１５】
図１は、本実施形態に係る半導体装置の容量素子の構成を示す模式的上面図である。図２は本実施形態に係る容量素子の立体的模式図であり、図３は本実施形態に係る容量素子の切断部における斜視図である。
本実施形態に係る半導体装置は、複数の配線からなる層を備えている。各層は、不図示の誘電体に埋め込まれ、相互に平行に離隔して、第１電極Ａと第２電極Ｂとを交互に構成する複数の配線を備えている。
より具体的には、図３に示すように、基板３０上に、平板状の最下部電極１０、第１の層たる第１層配線１１及び第３層配線１３、第２の層たる第２層配線１２及び第４層配線１４、第１電極Ａの各層配線間を結ぶ第１ビア２１、第２電極Ｂの各層配線間を結ぶ第２ビア２２等が形成されている。各配線やビアが形成されていない空間には、誘電体として例えば層間絶縁膜が形成されているが、便宜上図示を省略している。
なお、図１〜３に示す第１の層及び第２の層の層数、ビアの数、配線の本数等は説明の便宜上のものであって、この数に限定されるものではない。
【００１６】
基板３０は、半導体材料から構成される。基板３０上には、誘電体を介して平板状の最下部電極１０が形成されている。
最下部電極１０は、ポリシリコン層、メタル層、拡散層等により形成することができる。最下部電極１０の電極は、第１電極Ａ若しくは第２電極Ｂとなるようにする。本実施形態においては、最下部電極１０は、第１電極Ａとなるように設定し、ポリシリコン層により構成した。
【００１７】
第１層配線１１は、図２及び図３に示すように、複数本の配線からなり、それぞれが第１の方向を向くように配設されている。複数本の配線は、交互に第１電極Ａと第２電極Ｂとが形成されるように構成されている。各層配線の材料としては、通常の半導体製造工程に用いられるメタル層を活用することができる。このようにすることにより、特別の工程を必要としない容量素子を提供することができる。
【００１８】
第２層配線１２は、図２及び図３に示すように、第１層配線１１の上層であって、第２の方向に、平行に離隔して複数の配線が配置されている。具体的には、第１層配線１１の長手方向と直交する方向に配設されている。複数本の配線は、交互に第１電極Ａと第２電極Ｂとが形成されるように配置されている。
【００１９】
第３層配線１３は、第２層配線１２の上層であって、第１層配線１１と同様に第１の方向に離隔して複数の配線が配置されている。具体的には、第２層配線１２の長手方向と直交する方向に配設されている。本実施形態においては、各層配線の積層方向から見て、第１層配線１１の各配線の形成位置と第３層配線１３の各配線の形成位置とが、相互に重なる位置となるように形成されている。また、相互に対向する配線の電極が異なる電極となるように配置されている。
【００２０】
第４層配線１４は、第３層配線１３の上層であって、第２層配線１２と同様に第２の方向に離隔して複数の配線が配置されている。具体的には、第３層配線１３の長手方向と直交する方向に配置されている。本実施形態においては、各層配線の積層方向から見て、第２層配線１２の各配線の形成位置と第４層配線１４の各配線の形成位置とが、相互に重なる位置となるように形成されている。また、相互に対向する配線の電極が異なる電極となるように配置されている。
【００２１】
第１層配線１１〜第４層配線１４の配線間は、第１ビア２１と第２ビア２２により接続されている。第１ビアは、隣接する各層配線のうち、第１電極Ａを構成する配線同士が対向する位置で相互の配線を接続している。また、第２ビアは、隣接する各層配線のうち、第２電極Ｂを構成する配線同士が対向する位置で相互の配線を接続している。
本実施形態においては、各層配線の積層方向から見て、第１層配線１１と第２層配線１２とを結ぶ第１ビア２１及び第２ビア２２の形成位置と、第３層配線１３と第４層配線１４とを結ぶ第１ビア２１及び第２ビア２２の形成位置とが、相互に重なる位置となるように形成されている（特に、重なる位置になっていなくとも構わない）。また、相互に対向する配線の電極が異なる電極となるように配置されているので、相互に対向するビア同士も異なる電極となるように配置されている。
【００２２】
図４は、図３におけるｃ−ｃ切断部の端面図である。同図に示すように、隣接する各層配線を接続するビアは、第１ビアと第２ビアとが図中の上下、左右方向に交互に配置（市松模様状に配置）されている。本実施形態においては、容量値を上げた場合に電極のインピーダンスを下げる効果が得られた。これは、隣接する層配線の長手方向を互いに直交するようにし、かつ、第１ビアと第２ビアとを同一平面内において上下、左右方向に交互に配置（市松模様状に配置）することによって電流経路が増加したことによるものと考えている。また、各層配線の積層方向から見て、１つおきに積層されている配線が、相互に重なる位置であって、異なる電極となるように形成されているので、積層方向においてもより効果的に網状に電流経路を配置することができる。その結果、さらに効果的にインピーダンスの値を低くすることができる。
【００２３】
第１層配線１１の第１電極Ａからなる配線は、最下部電極１０と対向する位置において、第３ビア２３を介して電気的に接続されている。図３においては、第１層配線１１と最下部電極１０とは４つのビアにより接続されている。一方、第１層配線１１の第２電極Ｂからなる配線は、最下部電極１０とビアにより接続されておらず、両者は電気的に接続されていない。
【００２４】
本実施形態に係る容量素子１００は、図３に示すように、基板上に最下部電極１０を構成する１層目のポリシリコン層（Ｐｏｌｙ層）、最下部電極１０と第１層配線とを接続する第３ビアを構成する２層目のコンタクト層ＣＴ、第１層配線１１を構成するメタル層Ｍ１、その上に積層されるビア層Ｖ１、第２層配線１２を構成するメタル層Ｍ２、その上に積層されるビア層Ｖ２、第３層配線１３を構成するメタル層Ｍ３、その上に積層されるビア層Ｖ３、第４層配線１４を構成するメタル層Ｍ４から構成される。これらの層は、通常の半導体製造工程で用いられる層であるため、特別な工程を加えることなく容量素子を製造することができる。従って、低コスト化を達成できる。
【００２５】
次に、本実施形態に係る容量素子の容量について図５〜図７を用いつつ説明する。図５は、図３のａ−ａ切断部断面図、図６は図３のｂ−ｂ切断部断面図である。また、図７は図３のｃ−ｃ切断部断面図である。
【００２６】
本実施形態に係る容量素子の総容量は、（１）各層（第１の層、第２の層、等）に配列された異なる電極（第１電極、第２電極）の配線間同士の容量Ｃ１（図５、図６参照）、（２）垂直方向に隣接する異なる電極の各配線間同士の容量Ｃ２（図５、図６参照）、（３）第２電極を有する配線と、この配線と誘電体を介して斜めに対向する第１ビアとの容量、及び第１電極を有する配線と、この配線と誘電体を介して斜めに対向する第２ビアとの容量Ｃ３（図５及び図６参照）、（４）隣接する第１ビアと第２ビア間同士の容量Ｃ４（図７参照）、（５）総フリンジ容量Ｃｆ（図５及び図６参照）の総和となる。
【００２７】
本実施形態に係る容量素子によれば、各層配線内において、複数の電極の配線を交互に配置することに加えて、隣接する第１の層及び第２の層の間の配線の長手方向を相互に異なる方向となるように配置し、かつ、隣接する配線間を結ぶ第１ビアと第２ビアとを平面内において交互に配置（市松模様状に配置）したので、上記特許文献１及び上記特許文献２に比してビアが多くなるほど容量密度を上昇させることができる。さらに、網状に電流経路を配置することができることから一見して明らかなように上記特許文献１及び上記特許文献２に比して、インピーダンスを下げることができる。
【００２８】
次に、容量素子の寄生容量について説明する。近年、半導体集積回路の高集積化の要求に伴って、トランジスタ等の素子のサイズ、層間の距離、配線間隔等が小さくなってきている。このため、容量素子形成部の不必要な寄生容量が今まで以上に大きな問題となってきた。面積縮小化、低消費電力化、高速化を達成するために、寄生容量を制御する技術が望まれている。
【００２９】
基板上に電極を積層する容量素子においては、基板との寄生容量が発生する。基板との寄生容量の構成要素の主たるものは、基板と最下部電極との容量である。容量式を下記数１に示す。数１において、εγは誘電体の誘電率、ｄｐは基板から最下部電極までの距離、Ｓは最下部電極の基板に対向する面積である。
【数１】
2006128164.tif 000003
数１より、最下部電極の面積に比例して寄生容量が大きくなることがわかる。
【００３０】
上記特許文献１に記載の技術によれば、最下部電極は、第１電極Ａ及び第２電極Ｂの両電極が基板と同等に対向しているため、両電極と基板間には同程度の寄生容量が生じていた。スイッチトキャパシタ回路にこの容量素子を利用した場合、この寄生容量が電荷配分時に影響を及ぼし、誤差が大きくなってしまうという問題点があった。
寄生容量を考慮しない場合の伝達関数式を下記数２に、寄生容量を考慮した場合の伝達関数式を下記数３に示す。
【数２】
2006128164.tif 000004
【数３】
2006128164.tif 000005
図８に示すスイッチトキャパシタ回路図のように寄生容量が容量の両端に生じた場合、上記伝達関数の式に示すようにＣｐ１の寄生容量の及ぼす影響が誤差となってしまう。
【００３１】
一方、本実施形態に係る容量素子によれば、最下部電極１０を平板状とし、かつ、一方の電極（本実施形態においては、第１電極Ａ）となるようにしているので、基板３０と対向するのは第１電極Ａのみとなる。従って、基板と対向する対向容量は、最下部電極１０の第１電極Ａについてのみ生じる。そして、第１層配線１１のうちの第２電極Ｂと基板間には、フリンジ容量のみが発生する。従って、本実施形態においては、寄生容量を大幅に低減することができる。しかも、容量を構成する面積を大きくした場合（最下部電極の平板を大きくした場合）においても、フリンジ容量の増加分はごくわずかである。従って、容量を構成する面積が大きくなるにつれて、特許文献１に係る容量素子との寄生容量値の値の差を大きくすることができる。
【００３２】
スイッチトキャパシタ回路における容量として使用する場合、上記特許文献１においては、図８に示すように容量の入力側に寄生容量が生じるために、電荷を分配するときにその影響により誤差が生じてしまう。一方、本実施形態においては、上述した理由によりその誤差を抑制することができる。また、本実施形態においては、容量を大きくすることにより、より寄生容量の比を低減できるため、誤差をより効果的に抑制可能である。
なお、この図５及び図６の場合、第２電極Ｂの寄生容量は大幅に低減するものの、第１電極Ａには大きな寄生容量Ｃｐが付く。しかし、第１電極Ａをサンプリング入力側とし、第２電極Ｂをサンプリング出力側とすることで、この容量を用いるアプリケーションによっては電極Ａ側の寄生容量が全く問題とならない。
【００３３】
［実施例１］
図９は、上記従来技術に係る比較例１と本実施形態に係る実施例１の配線の先端部分のインピーダンスを比較するためのシュミレーション条件を説明するための図である。図９（ａ）は上記比較例１に係る容量素子、図９（ｂ）は実施例１に係る容量素子の上面図である。比較例１及び実施例１に係る容量素子として、メタル層を３層積層したものを用いた。また、図中の縦方向の配線数を固定（縦方向の全長を２．２μｍに固定）した。一方、図中の横方向の配線数は、６本、１０本、１４本と変化（横方向の全長を２．２μｍ〜３．８μｍに変化）させた。
図９（ａ）中の１３２は第３層配線上のインピーダンス測定部であり、１３３は電極取り出し部であり最下部の第１層配線に接続されている。同様に、図９（ｂ）中の３２は第３層配線上のインピーダンス測定部であり、３３は電極取り出し部であって最下部の第１層配線と接続されている。
【００３４】
図１０は、上述の条件により電極取り出し部からの距離（横方向の距離）を変化させた場合のインピーダンスのシュミレーション結果をプロットしたものである。表１に、電極取り出し部からの横方向の距離に対応する実施例１及び比較例１に係る容量素子の容量値を示す。なお、比較例１及び実施例１ともに電極取り出し部から測定する箇所までの縦方向の長さは、２．２μｍで同一であるが、容量を構成する縦方向の距離が比較例１と実施例１とでは異なる。すなわち、比較例１においては、容量を構成する縦方向の距離が２．４μｍであるのに対し、実施例１においては容量を構成する縦方向の距離が２．２μｍである。よって、面積を同一条件にした場合には、表１に示す容量値よりもより比較例と実施例との容量値の差が大きくなる。
【表１】
2006128164.tif 000006
比較例１に係る容量素子よれば、電極取り出し部からの測定点の距離が遠くなるにつれて（容量値が大きくなるにつれて）インピーダンスの値が大きくなるという結果を得た。一方、実施例１に係る容量素子によれば、電極取り出し部からの測定点の距離が遠くなるにつれて（容量値が大きくなるにつれて）インピーダンスの値が小さくなるという比較例１とは逆の結果を得た。
【００３５】
電極取り出し部からの測定点が比較的近い場合には、比較例１の方がインピーダンスの値が低くなる。その理由は、電極取り出し部から測定点までの距離が比較的近い場合には、実施例１においては電流経路の数が比較的少ないので、比較例１よりもインピーダンスが高くなっているものと考えている。一方、電極取り出し部から測定点までの距離が大きくなるにつれて実施例１に係る容量素子の方が比較例１に比してインピーダンスの値が低くなった。その理由は、比較例１では、２次元の平面のみの電流経路しかないのに対し、実施例１では、隣接する層配線の長手方向を互いに直交するようにし、かつ、第１ビアと第２ビアとを交互に配置することによって３次元の立体的でかつ網状の電流経路が増加することによるものと考えている。
【００３６】
実施例１によれば、容量値を上げた場合の電極のインピーダンスを下げる効果が得られる。通常、集積回路で用いられる容量は、数１０ｆＦ以上である。この条件下においては、実施例１の方が比較例１に比してインピーダンスを低くすることができる。
本実施形態に係る容量素子は、特に容量の充電放電時間に高速応答性が要求されるＡＤ変換等のアプリケーションにおいて多大なメリットがある。
【００３７】
［実施例２］
次に、上記従来技術に係る比較例２と本実施形態に係る実施例２の容量値と寄生容量値を測定した結果について説明する。
図１１（ａ）は、比較例２に係る容量素子の上面図、図１１（ｂ）は実施例２に係る容量素子の上面図である。比較例２及び実施例２に係る容量素子として、０．１３μｍプロセスでポリシリコン層からなる最下部電極１０、メタル層からなる第１層１１〜第５層配線１５を形成したものを用いた。また、図中の縦方向の全長を８．６μｍ、横方向の全長を５．４μｍとした。図１１（ａ）及び図１１（ｂ）について、第５層配線と第４層配線との間に形成されるビアの一部を例示的に仮想線により示した。ビアの縦、横の長さは０．２μｍとした。
表２に、比較例２及び実施例２の容量素子の容量値と寄生容量値を測定した結果を示す。ここで、寄生容量値とは、比較例２においては、基板と対向する二つの電極のうちの１の電極に起因する寄生容量値を、実施例２においては基板と対向しない電極側の寄生容量値をいう。
【表２】
2006128164.tif 000007
【００３８】
表２に示す結果より、実施例２は、比較例２に比して容量値が約６％増加していることがわかる。一方、電極に生ずる寄生容量値は、約３７％削減されたことがわかる。
寄生容量値と容量値の比を比較すると、比較例２においては１：２９であったのに対し、実施例２においては１：４９となり、容量に占める寄生容量の割合を大幅に小さくすることができることが判明した。さらに、本実施形態においては、寄生容量値と容量値との比は、容量を構成する面積が大きくなればなるほど、容量に占める寄生容量の割合を小さくすることができる。
【００３９】
なお、上記実施形態は一例であって、例えば、奇数層に積層される配線の方向、偶数層に積層される配線の方向とが、それぞれ同一方向であればよく、それぞれの配線の形成位置が相互に重なる位置に形成する構成に代えて、スタック構造となるように形成してもよい。また、各層配線の配線の本数は必ずしも同一である必要はなく、適宜変更することができる。さらに、奇数層配線同士又は偶数層配線同士であって、相互に一の層配線を介して対向する配線の電極が交互に異なる電極に配列される例を説明したが、これに限定されるものではなく、同一の電極としてもよい。また、上記実施形態においては第１の層と第２の層の向きを互いに直交するように配設した例を説明したが、これに限定されるものではなく、第１の層の配線方向である第１の方向と、第２の層の配線方向である第２の方向とが互いに異なる向きであれば本件発明を適用することができる。
【００４０】
［変形例１］
次に、上記実施形態の容量素子とは異なる変形例について説明する。図１２は、本変形例１に係る容量素子１０１の切断部斜視図である。なお、以降の説明において、上記実施形態と同一の要素部材は、適宜その説明を省略する。
【００４１】
本変形例１に係る容量素子１０１は、以下の点を除く基本的な構成は上記実施形態と同じである。すなわち、上記実施形態に係る最下部電極１０は、ポリシリコン層Ｐｏｌｙにより構成されていたが、本変形例１に係る最下部電極１０ａは、通常の半導体の製造工程において、ポリシリコン層よりも上層に形成されるメタル層Ｍ１により構成されている点が異なる。すなわち、上記実施形態に比して基板と最下部電極との距離ｄｐを大きく設定している。
【００４２】
より具体的には、上記実施形態においては図３に示すように構成されていたのに対し、本変形例においては、最下部電極１０ａをメタル層Ｍ１、最下部電極１０ａと第１層配線１１ａとを接続するビア層Ｖ１、第１層配線１１を構成するメタル層Ｍ２、その上に積層されるビア層Ｖ２、第２層配線１２ａを構成するメタル層Ｍ３，その上に積層されるビア層Ｖ３、第３層配線１３ａを構成するメタル層Ｍ４、その上に積層されるビア層Ｖ４、第４層配線１４ａを構成するメタル層Ｍ５により構成されている。
【００４３】
本変形例１によれば、基板と最下部電極１０ａとの対向距離ｄｐを上記実施形態１に比して大きくしているので、単位面積における容量値は小さくなるものの、基板に対する寄生容量を低減させることができる。なお、寄生容量をより低減させたい場合には、通常の半導体製造工程においてより上層に形成されるメタル層Ｍ２、メタル層Ｍ３等を最下部電極１０ａとして構成してもよい。
【００４４】
［変形例２］
次に、上記実施形態の容量素子とは異なる変形例について説明する。図１３は、本変形例２に係る容量素子１０２の切断部斜視図である。
【００４５】
本変形例２に係る容量素子１０２は、以下の点を除く基本的な構成は上記実施形態と同じである。すなわち、上記実施形態に係る最下部電極１０は、ポリシリコン層Ｐｏｌｙにより構成されていたが、本変形例１に係る最下部電極１０ａは、通常の半導体の製造工程において、ポリシリコン層よりも下層に形成される拡散層Ｄｉｆｆにより構成されている点が異なる。すなわち、上記実施形態に比して基板と最下部電極との距離ｄｐが小さくなるようにしている。
【００４６】
より具体的には、上記実施形態においては図３に示すように構成されていたのに対し、本変形例２においては、最下部電極１０ｂを拡散層Ｄｉｆｆ、最下部電極１０ｂと第１層配線１１ｂとを接続するビアを構成するコンタクト層ＣＴ１、第１層配線１１をポリシリコン層Ｐｏｌｙ、その上に積層されるビアとしてのコンタクト層ＣＴ２、第２層配線１２ａを構成するメタル層Ｍ１，その上に積層されるビア層Ｖ１、第３層配線１３ａを構成するメタル層Ｍ２、その上に積層されるビア層Ｖ２、第４層配線１４ａを構成するメタル層Ｍ３により構成されている。
【００４７】
本変形例２によれば、基板と最下部電極１０ａとの対向距離ｄｐを上記実施形態１に比して小さくしているので、基板に対する寄生容量、特に基板と対向する最下部層との電極の寄生容量が大きくなるが単位面積当たりの容量値を大きくさせることができる。
【００４８】
［変形例３］
次に、上記実施形態の容量素子とは異なる変形例について説明する。図１４は、本変形例３に係る容量素子１０３の切断部斜視図である。
【００４９】
本変形例３に係る容量素子１０３は、以下の点を除く基本的な構成は上記実施形態と同じである。すなわち、本変形例３に係る最下部電極１０ｃは、上記実施形態の容量を構成している各層の周りを一方の電極で取り囲んでいる点が異なっている。本変形例３においては、図１４に示すように、第４層配線１４ｃ、第３層配線１３ｃ等の各層を第１電極Ａにより取り囲む構成している。このように構成することにより、容量素子に近接して配置されている素子や配線との寄生容量を主として一方の電極による対向容量にまとめることができる。
各層配線のうちのいずれかの層において、このような構成とすることにより従来に比して寄生容量を低減させることができる。また、容量を構成している全ての層において、一方の電極で外周を囲むように構成すれば、より効果的に寄生容量を低減することができる。
【００５０】
なお、容量素子に近接して配置される素子や配線との寄生容量を一方の電極による対向容量にまとめる別の手段として、最下部電極のように側壁部又は最上部に平板上の電極を構成してもよい。
【符号の説明】
【００５１】
１０、１０ａ、１０ｂ、１０ｃ  最下部電極
１１、１１ａ、１１ｂ  第１層配線
１２、１２ａ、１２ｂ  第２層配線
１３、１３ａ、１３ｂ、１３ｃ  第３層配線
１４，１４ａ、１４ｂ、１４ｃ  第４層配線
１５  第５層配線
２１  第１ビア
２２  第２ビア
２３  第３ビア
３０  基板
３２  インピーダンス測定部
３３  電極取り出し部
１００，１０１，１０２、１０３  容量素子
【図面の簡単な説明】
【００５２】
【図１】実施形態に係る半導体装置の容量素子の構成を示す模式的上面図。
【図２】実施形態に係る容量素子の立体的模式図。
【図３】実施形態に係る容量素子の切断部における斜視図。
【図４】図３中のｃ−ｃ切断部の端面図。
【図５】図３中のａ−ａ切断部断面図。
【図６】図３中のｂ−ｂ切断部断面図。
【図７】図３中のｃ−ｃ切断部断面図。
【図８】スイッチトキャパシタ回路図。
【図９】（ａ）比較例１のシュミレーション条件を説明するための説明図。（ｂ）実施例１のシュミレーション条件を説明するための説明図。
【図１０】電極取り出し部からの距離を変化させた場合のインピーダンスをプロットした図。
【図１１】（ａ）比較例２に係る容量素子の上面図。（ｂ）実施例２に係る容量素子の上面図。
【図１２】変形例１に係る容量素子の切断部斜視図。
【図１３】変形例２に係る容量素子の切断部斜視図。
【図１４】変形例３に係る容量素子の上面図。
【図１５】第１の従来例に係る容量素子の上面図。
【図１６】第１の従来例に係る容量素子の切断部斜視図。
【図１７】第２の従来例に係る容量素子の斜視図。
【図１８】（ａ）第２の従来例に係る容量素子の上面図、（ｂ）図（ａ）中のＡ−Ａ切断部断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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