(57)【要約】【課題】端子電極の接合強度を高くするとともに、端子電極の形状のばらつきを抑えて内部で構成する回路の特性を安定させることが可能な高精度の積層型電子部品を提供する。【解決手段】矩形状の誘電体層１ａ〜１ｌを複数個積層し、これら誘電体層１ａ〜１ｌの積層方向と平行な面の一つを実装面とした積層体１の内部で、隣接する誘電体層１ａ〜１ｌ間に、一端を誘電体層１ａ〜１ｌの外周部まで延在させた導体パターン５ａ〜５ｈを介在させるとともに、前記実装面と直交する誘電体層１ａ〜１ｌの外周面に溝部を設け、該溝部内に充填した端子電極２ａ、２ｂを導体パターン５ａ〜５ｈの延在部と電気的に接続した。【選択図】図２
2006013292.tif 000002
【特許請求の範囲】
【請求項１】
矩形状の誘電体層を複数個積層し、これら誘電体層の積層方向と平行な面の一つを実装面とした積層体の内部で、隣接する誘電体層間に、一端を前記誘電体層の外周部まで延在させた導体パターンを介在させるとともに、前記実装面と直交する誘電体層の外周面に溝部を設け、該溝部内に充填した端子電極を前記導体パターンの延在部と電気的に接続したことを特徴とする積層型電子部品。
【請求項２】
前記溝部が断面円弧状をなしていることを特徴とする請求項１に記載の積層型電子部品。
【請求項３】
前記溝部が前記誘電体層の外周面全周にわたり形成されていることを特徴とする請求項１に記載の積層型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機器等の電子機器に用いられる積層型電子部品に関する。
【背景技術】
【０００２】
従来より、通信機器等の電子機器に積層型電子部品が幅広く用いられている。
【０００３】
かかる従来の積層型電子部品は、例えば、導体パターンを内蔵した積層体の外部に端子電極を形成した構造を有する（例えば、特許文献１参照。）。積層体はセラミック等から成る誘電体層が複数個積層されて成り、内蔵される導体パターンは、隣接する誘電体層間に介在し、一部はストリップライン等を形成してフィルタやレゾネータ等の回路を構成する。端子電極は積層体の側面に形成されるとともに誘電体層の外周部まで延在した導体パターンの延在部と電気的に接続する。積層体の面のうち積層方向と垂直な面の一つを実装面とした場合、端子電極は実装面と直交する積層体の外周面に形成される。
【０００４】
端子電極は、例えば、金属粉末とビヒクルを混合して得られたペーストを塗布して加熱することにより得られ、積層体との高い接合強度を有している。
【特許文献１】特開２００３−１７９４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の積層型電子部品においては、回路基板に実装した場合、回路基板の熱膨張収縮の応力が働くと、端子電極が積層体から剥がれることがあった。
【０００６】
また、端子電極を形成するのに、ペーストを塗布して焼き付ける方法を用いているので、端子電極の形状がばらつくという問題を有していた。端子電極形状のばらつきは、積層体の内部に形成された導体パターンとの間に形成される静電容量、ひいてはストリップライン等の特性に悪影響を及ぼす。そして最終的には、内部で構成するフィルタやレゾネータ等の回路の特性が安定しなくなる。
【０００７】
本発明は、上述した課題に鑑み案出されてものであり、その目的は、端子電極の接合強度を高くするとともに、端子電極の形状のばらつきを抑えて内部で構成する回路の特性を安定させることが可能な高精度の積層型電子部品を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の積層型電子部品は、矩形状の誘電体層を複数個積層し、これら誘電体層の積層方向と平行な面の一つを実装面とした積層体の内部で、隣接する誘電体層間に、一端を前記誘電体層の外周部まで延在させた導体パターンを介在させるとともに、前記実装面と直交する誘電体層の外周面に溝部を設け、該溝部内に充填した端子電極を前記導体パターンの延在部と電気的に接続したことを特徴とするものである。
【０００９】
また本発明の積層型電子部品は、前記溝部が断面円弧状をなしていることを特徴とするものである。
【００１０】
更に本発明の積層型電子部品は、前記溝部が前記誘電体層の外周面全周にわたり形成されていることを特徴とするものである。
【発明の効果】
【００１１】
本発明の積層型電子部品によれば、誘電体層の外周面に溝部を設けて溝部内に端子電極を充填するようにしたので、端子電極と積層体との接合強度が高くなり、実装した回路基板の熱膨張収縮の応力が働いても、端子電極が剥がれることが少なくなる。
【００１２】
また積層体に端子電極を形成する際においても、塗布したペーストは溝部内に収まり、塗布されない誘電体層の外周面にはみ出したりしにくくなる。従って、端子電極の形状のばらつきが抑えられ、積層体の内部に形成された導体パターンとの間に形成される静電容量、ストリップライン等の特性への影響が少なくなり、フィルタやレゾネータ等の回路の特性を安定させることが可能になる。
【００１３】
また本発明の積層型電子部品によれば、溝部を断面円弧状にしたので、ペーストは塗布したときに毛管現象によって溝部全体に行き渡りやすくなり、形成される端子電極の面積が安定するので、積層体の内部に形成された導体パターンとの間に形成される静電容量のばらつきが抑えられる。
【００１４】
更に本発明の積層型電子部品によれば、溝部を誘電体層の全周にわたって形成することで、ペーストが実装面へ回り込んでも隣接する誘電体層の外周面にはみ出したりしにくくなるので、端子電極の形状のばらつきが抑えられる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を添付図面に基づいて詳細に説明する。
【００１６】
図１は本発明の一実施例に係る積層型電子部品の外観斜視図、図２は図１の積層型電子部品のＡ−Ａ´線断面図、図３は図１の積層型電子部品の分解斜視図であり、これらの図に示す積層型電子部品は、内部に導体パターン５ａ〜５ｈが形成された積層体１の表面に端子電極２、３が形成された構造を有している。
【００１７】
積層体１は矩形状の誘電体層１ａ〜１ｌを複数個積層したものからなり、誘電体層１ａ〜１ｌの積層方向と平行な面の一つが実装面とされている。
【００１８】
誘電体層１ａ〜１ｈは、材質として例えば８００℃〜１２００℃の比較的低い温度で焼成が可能なガラス−セラミック材料が好適に用いられ、その厚みは例えば１層あたり１０μm〜３００μmに設定される。また積層体１における誘電体層の積層数は、例えば３層〜２０層に設定される。
【００１９】
ガラス−セラミック材料にはガラス粉末及びセラミック粉末が含まれ、ガラス粉末は３０〜１００重量部含まれており、ガラス粉末を除く材料がセラミック粉末となる。
【００２０】
ガラス粉末の具体的な組成としては、例えば、必須成分として、ＳｉＯ2を２０〜７０重量部、Ａｌ2Ｏ3を０．５〜３０重量部、ＭｇＯを３〜６０重量部、また任意成分として、ＣａＯを０〜３５重量部、ＢａＯを０〜３５重量部、ＳｒＯを０〜３５重量部、Ｂ2Ｏ3を０〜２０重量部、ＺｎＯを０〜３０重量部、ＴｉＯ2を０〜１０重量部、Ｎａ2Ｏを０〜３重量部、Ｌｉ2Ｏを０〜５重量部含むものが挙げられる。
【００２１】
セラミック粉末としては、Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＴｉＯ3、ＣａＺｒＯ3、ＣａＴｉＯ3、Ｍｇ2ＳｉＯ4、ＢａＴｉ4Ｏ9、ＺｒＴｉＯ4、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＴｉＯ2から選ばれる１種以上が挙げられる。
【００２２】
上記組成のガラス粉末とセラミック粉末との組み合わせによれば、１０００℃以下での低温焼結が可能となるとともに、後述する導体パターンの材質として、Ａｇ（融点９６０℃）、Ｃｕ（融点１０８３℃）、Ａｕ（融点１０６３℃）などの低抵抗導体を用いることが可能となり、電気的に低損失な回路を構成することができる。また、誘電率の制御も可能であり、高誘電率化による回路の小型化、低損失化、あるいは、低誘電率化による高速伝送化に適している。しかも、上記範囲で種々組成を制御することによって、焼成収縮挙動を容易に制御、変更することができる。
【００２３】
導体パターン５ａ〜５ｈは、材質としては例えば、Ａｇ、Ｃｕ、Ａｕ、Ａｇ−Ｐｄ、Ａｇ−Ｐｔ、Ｃｕ−Ｎｉ等の金属を主成分とする導体材料が用いられ、その厚みは例えば５μm〜２５μmに設定される。一部はストリップライン等を形成してフィルタやレゾネータ等の回路を構成する。
【００２４】
また積層体１には、誘電体層１ａ〜１ｈ間に介在する導体パターン５ａ〜５ｈ同士をそれぞれ電気的に接続するビアホール導体６ａ〜６ｄが形成される。ビアホール導体６ａ〜６ｄは誘電体層１ａ〜１ｈの貫通孔に導体材料を充填することにより形成される。また、ビアホール導体６ａ〜６ｄの直径は任意に設定することが可能であり、ビアホール導体６ａ〜６ｄが埋設される誘電体層の厚みが１０〜３００μｍの場合、ビアホール導体の直径は例えば５０〜３００μｍに設定される。
【００２５】
上記積層型電子部品は以下の製造方法により製作される。
【００２６】
先ず、例えば上述したガラス粉末とセラミック粉末とを組み合わせた粉末に、有機バインダと有機溶剤及び必要に応じて可塑剤とを混合してスラリー化し、このスラリーを用いてドクターブレード法などによりテープ成形を行い、所定寸法に切断することによってセラミックグリーンシートを得る。尚、本実施形態においては、組成が異なる２種類のセラミックグリーンシートを製作した。それぞれのセラミックグリーンシートの具体的な組成としては、例えば、一方のセラミックグリーンシートの無機組成物はガラス粉末が、ＳＯ２を４０重量部、Ａｌ２Ｏ３を２重量部、ＭｇＯを１５重量部、ＣａＯを１重量部、ＢａＯを１５重量部、Ｂ２Ｏ３を２０重量部、ＺｎＯを１重量部、ＴｉＯ２を０．５重量部、Ｎａ２Ｏを０．５重量部、Ｌｉ２Ｏを５重量部と、セラミック粉末が、ＭｇＴｉＯ３を１５重量部からなる組成とした。また他方のセラミックグリーンシートの無機組成物はガラス粉末が、ＳＯ２を４０重量部、Ａｌ２Ｏ３を２重量部、ＭｇＯを１５重量部、ＣａＯを１重量部、ＢａＯを１５重量部、ＢＯ３を２０重量部、ＺｎＯを１重量部、ＴｉＯ２を０．５重量部、Ｎａ２Ｏを０．５重量部、Ｌｉ２Ｏを５重量部、セラミック粉末が、Ａｌ２Ｏ３を４５重量部含む材料から成る組成とした。これらの無機組成物に、有機バインダとしてアクリルバインダ、有機溶剤としてトルエンを添加してなるスラリーを調整し、それぞれ一方のセラミックグリーンシート及び他方のセラミックグリーンシートを形成した。そして、配線導体とビアホール導体の材料は、例えば、Ａｇ粉末に、有機バインダとしてエチルセルロース、有機溶剤として２−２−４−トリメチル−３−３−ペンタジオールモノイソブチレートを添加して成るペーストを用いた。
【００２７】
次に、得られたセラミックグリーンシートにパンチングなどによって貫通孔を形成し、その貫通孔内にＡｇ粉末と有機ビヒクルとを混合・混練して得られた導体ペーストを充填してビアホール導体６ａ〜６ｄを形成し、シートの主面には導体ペーストをスクリーン印刷法などによって被着させて導体パターン５ａ〜５ｈを形成し、この組成の異なる２種類のセラミックグリーンシートを交互に貼り合わせて積層し、個々の積層型電子部品に対応するブロックに分割し、積層ブロックを得る。
【００２８】
そして、積層ブロックを焼成することにより積層体が得られる。本実施形態においては、一方のセラミックグリーンシートは収縮開始温度が６９０℃、他方のセラミックグリーンシートは収縮開始温度が７８３℃となる無機組成物により形成している。先ず、セラミックグリーンシート積層体を、他方のセラミックグリーンシートの収縮開始温度よりも低く、且つ一方のセラミックグリーンシートの収縮開始温度より高い第１の温度領域で加熱し、一方のセラミックグリーンシートをその面方向に比して厚み方向に大きく収縮させる。これにより一方のセラミックグリーンシートは焼結して誘電体層１ａ、１ｃ、１ｅ、１ｇ、１ｉ、１ｋを形成する。しかる後、積層ブロックを、他方のセラミックグリーンシートの収縮開始温度よりも高い第２の温度領域で加熱することにより、他方のセラミックグリーンシートをその面方向に比して厚み方向に大きく収縮させる。これにより、一方のセラミックグリーンシートは焼結して誘電体層１ｂ、１ｄ、１ｆ、１ｈ、１ｊ、１ｌを形成する。即ち、一方のセラミックグリーンシートが収縮する際、一方のセラミックグリーンシートの面方向への収縮が未焼結状態である他方のセラミックグリーンシートの剛性により抑制される。次に、他方のセラミックグリーンシートが収縮する際、他方のセラミックグリーンシートの面方向への収縮が、すでに焼結した一方のセラミックグリーンシートの剛性により抑制される。
【００２９】
このように上記製造方法により得られた積層体は、誘電体層１ａ、１ｃ、１ｅ、１ｇ、１ｉ、１ｋと誘電体層１ｂ、１ｄ、１ｆ、１ｈ、１ｊ、１ｌとの互いの界面付近では平面方向の収縮が抑制される。一方、誘電体層１ａ〜１ｈの外周部では、層厚の中心付近を最大にして内側に収縮するので、誘電体層１ａ〜１ｈの外周面には断面円弧状の溝部が形成されたものとなる。溝部の深さは、セラミックグリーンシートの収縮率によって変化させることが可能であり、例えば１層の厚みに対して１０〜３０％の深さに設定される。
【００３０】
上記積層体の表面に形成する端子電極２ａ、２ｂは、溝部内に充填されており、導体パターン５ｄ、５ｅの延在部と電気的に接続され、積層体１の内部に構成された回路と外部との信号の入出力を行う。
【００３１】
このように本実施形態の積層型電子部品においては、誘電体層１ａ〜１ｌの外周面に溝部を設けて溝部内に端子電極２ａ、２ｂを充填するようにしたので、端子電極２ａ、２ｂと積層体１とは接合面積が広くなることから接合強度が高くなり、実装した回路基板の熱膨張収縮の応力が働いても、端子電極２ａ、２ｂが剥がれることが少なくなる。特に、本実施形態においては、複数個の誘電体層１ｅ〜１ｈに跨って形成されているので、溝部をそれほど深くしなくても、端子電極２ａ、２ｂと積層体１との接合面積を効果的に広くすることが可能である。
【００３２】
端子電極２ａ、２ｂは、材質としては例えば、導電率が低いＡｇやＣｕ等の導体材料が用いられ、その厚みは例えば５〜３０μｍに設定される。尚、本実施形態の積層型電子部品において、端子電極２ａ、２ｂの表面には、回路基板に半田で搭載するときに半田が塗れやすくするために、半田、Ｓｎ等のロウ材層が被覆形成され、例えば、２〜５μｍの厚みに設定される。また、ＡｇやＣｕ等の導体材料が半田に浸食されるのを防ぐため、Ｎｉ等の中間層も形成され、例えば、２〜５μｍの厚みに設定される。尚、図中の４ａ、４ｂはグランド電極であり、積層体１内部のグランド電位とされる導体パターン５ａ、５ｈにビアホール導体６ａ、６ｄを介して接続される。
【００３３】
上記端子電極は、先ず、Ａｇ粉末、無機バインダ及び有機ビヒクルを混合・混練して得られた導体ペーストを準備し、スクリーン印刷や転写等の方法を用いて積層体１の実装面と直交する誘電体層１ｅ〜１ｈの外周面に塗布する。そして、積層体１を加熱して塗布した導体ペーストを焼き付けることにより端子電極２ａ、２ｂが積層体１の表面に形成される。
【００３４】
本実施形態においては、導体ペーストを塗布するとき、誘電体層１ｅ〜１ｈの外周面に溝部を設けてあるので、溝部内に端子電極２ａ、２ｂを充填するようにしたことにより、塗布したペーストは溝部内に収まり、塗布されない誘電体層１ａ〜１ｄ、１ｉ〜１ｌの外周面にまではみ出したりしにくくなる。従って、端子電極２ａ、２ｂの形状のばらつきが抑えられ、積層体１の内部に形成された導体パターン５ａ〜５ｈとの間に形成される静電容量のばらつきが抑えられ、ストリップライン等の特性がばらつかなくなり、フィルタやレゾネータ等の回路の特性が安定することが可能になる。
【００３５】
また、溝部を断面円弧状にしたので、ペーストは塗布したときに毛管現象によって溝部全体に行き渡りやすくなり、形成される端子電極２ａ、２ｂの面積が安定するので、積層体１の内部に形成された導体パターン５ａ〜５ｈとの間に形成される静電容量のばらつきが抑えられる。
【００３６】
更に、溝部を誘電体層１ｅ〜１ｈの全周にわたって形成することで、ペーストが実装面へ回り込んでも隣接する誘電体層１ａ〜１ｄ、１ｉ〜１ｌの外周面にはみ出したりしにくくなるので、端子電極２ａ、２ｂの形状のばらつきが抑えられる。
【００３７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【００３８】
例えば、上述した実施形態において、端子電極は、積層体に焼き付けたものを用いているが、この構成に限らず例えば、導電性樹脂を塗布・硬化させたものを用いても構わない。導電性樹脂を用いた端子電極は、弾性に優れているので実装した回路基板の熱膨張収縮が大きい場合に用いると効果的である。
【００３９】
また、本実施形態においては、図に示されたものでは、端子電極２ａ、２ｂは、誘電体層１ｅ〜１ｈの外周部に設けられた溝部内に収まるように充填されているが、溝部から盛り上がるように形成してもよく、例えば端子電極に上記導電性樹脂を用いたものでは体積が増えることによって大きな弾性を得ることが可能となり、積層型電子部品の信頼性をより高めることができる。
【００４０】
更に、本実施形態においては、誘電体層の厚みは、全層同じ厚みに限定するものではなく、誘電体層の厚みが異ならせるようにしても構わない。
【００４１】
また、本実施形態においては、グランド電極は、積層方向と垂直な面だけに形成しているが、端子電極と同じ面に形成しても構わない。
【図面の簡単な説明】
【００４２】
【図１】図１は本発明の一実施例に係る積層型電子部品の外観斜視図である。
【図２】図１の積層型電子部品のＡ−Ａ´線断面である。
【図３】図１の積層型電子部品の分解斜視図である。
【符号の説明】
【００４３】
１・・・積層体
１ａ〜１ｌ・・・誘電体層
２、３・・・端子電極
４・・・グランド電極
５ａ〜５ｈ・・・導体パターン
６ａ〜６ｄ・・・ビアホール導体
【図１】
2006013292.tif 000003
【図２】
2006013292.tif 000004
【図３】
2006013292.tif 000005