(57)【要約】      （修正有）【課題】携帯用情報機器に用いる温度依存電圧を生成する基準回路を提供する。【解決手段】温度依存基準回路１００は、差動アンプ１０４と、コンデンサ１０８と、第１回路を形成する第１トランジスタ１０６、第１抵抗素子１１０およびダイオード１１２と、第２回路を形成する第２抵抗素子１１４と、第３回路を形成する第２トランジスタ１１６および第３抵抗素子１１８と、を備えている。差動アンプ１０４の負の入力部１２０は、入力電圧ＶＩＮを受取り、出力部１２２はコンデンサ１０８の一方側と第１トランジスタ１０６のゲートと第２トランジスタ１１６のゲートと接続されている。第１回路は温度依存電流ＩＴＤを生成し、第２回路は第１電流ＩＣＣを生成する。第３回路は、第２回路の第１電流ＩＣＣと第１回路の温度依存電流ＩＴＤとに基づいて温度依存電圧ＶＲＥＦを生成するように構成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
温度依存電流を生成するように構成された第１回路と、
第１電流を生成するように構成された第２回路と、
上記第１電流および上記温度依存電流に基づいて、温度依存電圧を生成するように構成された第３回路とを備え、
上記温度依存電圧は、上記第３回路によって規定される電圧対温度スロープと、上記第１電流によって規定される電圧レベルとを有している基準回路。
【請求項２】
上記第２回路は、上記第１電流および上記温度依存電流を含んで成る第２電流を生成し、
上記第３回路は、上記第２電流を鏡面反射した第３電流を生成するように構成されている請求項１に記載の基準回路。
【請求項３】
上記第３回路は、第３抵抗素子を備え、
上記第３抵抗素子は、上記第１電流および上記温度依存電流を鏡面反射する第３電流を受け取り、上記温度依存電圧の上記電圧対温度スロープを規定するように構成されている請求項１に記載の基準回路。
【請求項４】
上記第１回路は、第１抵抗素子と、上記第１抵抗素子に結合されたダイオードとを備え、
上記ダイオードは、温度に依存するダイオード電圧を有しており、
上記第１抵抗素子および上記ダイオードに定電圧を印加することにより、上記温度依存電流を生成する、請求項１に記載の基準回路。
【請求項５】
上記第２回路は、第２抵抗素子を備え、
上記第２抵抗素子は、上記第１抵抗素子および上記ダイオードに交差して結合されており、上記第１電流を生成するように構成されている請求項４に記載の基準回路。
【請求項６】
上記第１回路は、上記温度依存電流を生成するために、
バンドギャップ基準回路と、上記バンドギャップ基準と結合された電流ミラーとを備えている、請求項１に記載の基準回路。
【請求項７】
ランダムアクセスメモリーを備え、
上記ランダムアクセスメモリーが、温度依存基準電圧を生成するように構成されている基準回路を備え、
上記基準回路は、
温度依存電流を生成するように構成されている温度依存電流源と、
定電流を生成するように構成されている定電流源と、
定電流および温度依存電流を鏡面反射し、鏡面反射された定電流および温度依存電流に基づいて、温度依存基準電圧を生成するように構成されている回路と、を備え、この回路は、上記定電流に基づいて上記温度依存基準電圧の電圧レベルを生成し、上記温度依存基準電圧の電圧対温度スロープを規定するように構成されている電子システム。
【請求項８】
上記ランダムアクセスメモリーは、調整器を備え、
上記調整器は、上記温度依存基準電圧を受け取り、上記温度依存基準電圧に基づいて温度依存出力電圧を生成するように構成されている請求項７に記載の電子システム。
【請求項９】
上記ランダムアクセスメモリーは、温度依存遅延チェーンを備え、
上記温度依存遅延チェーンは、上記温度依存出力電圧を受け取り、ほぼ一定の遅延対温度を生成するように構成されている請求項８に記載の電子システム。
【請求項１０】
上記回路は、
第１定電圧を受け取るように構成された差動アンプと、
第１トランジスタとを備え、
上記第１トランジスタは、第２定電圧を生成し、上記温度依存電流および上記定電流を含む第２電流を生成するように、上記差動アンプによって制御されるように構成されている請求項７に記載の電子システム。
【請求項１１】
上記回路は、
第２トランジスタと、第３抵抗素子とを備え、
上記第２トランジスタは、上記差動アンプによって制御され、上記第２電流を鏡面反射する第３電流を生成するように構成されており、
上記第３抵抗素子は、上記温度依存基準電圧と、上記温度依存基準電圧の上記電圧対温度スロープとを提供するために、上記第３電流を受け取るように構成されている請求項１０に記載の電子システム。
【請求項１２】
温度依存電流を生成するように構成された温度依存電流源と、
定電流を生成するように構成された定電流源と、
第１定電圧を受け取り、出力電圧を生成するように構成された差動アンプと、
上記温度依存電流と上記定電流とを含んで成る第２電流を提供するため、および、第２定電圧を提供するために、上記出力電圧を受け取るように構成された第１トランジスタと、
上記第２電流を鏡面反射する第３電流を提供するために、上記出力電圧を受け取るように構成された第２トランジスタと、
温度依存電圧と、上記温度依存電圧の電圧対温度スロープとを生成するために、第３電流を受け取るように構成された第１抵抗素子とを備え、
上記温度依存電圧の電圧レベルは、上記定電流に基づいている基準回路。
【請求項１３】
上記定電流源は、第２抵抗素子を備え、
上記第２抵抗素子は、上記定電流を生成するために、上記第２定電圧を受け取るように構成されている、請求項１２に記載の基準回路。
【請求項１４】
上記温度依存電流源は、
第１抵抗素子と、
上記第１抵抗素子に結合されたダイオードとを備える請求項１２に記載の基準回路。
【請求項１５】
上記温度依存電流源は、
バンドギャップ基準回路と、上記バンドギャップ基準と結合された電流ミラーとを備える請求項１２に記載の基準回路。
【請求項１６】
温度依存電流を生成する手段と、
温度依存電圧の電圧レベルを規定するために、電流を生成する手段と、
上記温度依存電圧を生成するために、上記電流および上記温度依存電流を鏡面反射する手段と、
上記温度依存電圧の電圧対温度スロープを規定するための手段とを備えるランダムアクセスメモリー。
【請求項１７】
上記温度依存電流を生成する手段は、
第１抵抗素子およびダイオードに定電圧を印加する手段を備える請求項１６に記載のランダムアクセスメモリー。
【請求項１８】
上記温度依存電流を生成する手段は、
バンドギャップ基準温度依存電流を鏡面反射する手段を備える請求項１６に記載のランダムアクセスメモリー。
【請求項１９】
上記温度依存電圧に基づいて、温度依存出力電圧を調整する手段を備える請求項１６に記載のランダムアクセスメモリー。
【請求項２０】
温度依存電流を生成する工程と、
電流を生成する工程と、
温度依存電圧を生成するために、上記電流および上記温度依存電流を鏡面反射する工程と、
上記温度依存電圧の電圧対温度スロープを規定する工程と、
上記温度依存電圧の電圧レベルを規定する工程とを含む温度依存電圧の生成方法。
【請求項２１】
上記温度依存電流を生成する工程は、
第１抵抗素子およびダイオードに定電圧を印加する工程を含む請求項２０に記載の方法。
【請求項２２】
上記温度依存電流を生成する工程は、
バンドギャップ基準温度依存電流を鏡面反射する工程を含む請求項２０に記載の方法。
【請求項２３】
上記電流を生成する工程は、
第２抵抗素子に定電圧を印加する工程を含む請求項２０に記載の方法。
【請求項２４】
上記温度依存電圧に基づいて、温度依存出力電圧を調整する工程を含む、請求項２０に記載の方法。
【請求項２５】
ランダムアクセスメモリーにおける温度依存出力電圧の生成方法において、
温度依存電流を受け取る工程と、
定電流を受け取る工程と、
上記温度依存電流と上記定電流とを組み合わせる工程と、
上記組み合わせられた電流を鏡面反射する工程と、
上記定電流に基づいた温度依存基準電圧の電圧レベルを生成するため、および、上記温度依存基準電圧の電圧対温度スロープを規定するために、第３抵抗素子において上記鏡面反射した第３電流を受け取る工程とを含む方法。
【請求項２６】
温度依存基準電圧を受け取る工程と、
上記温度依存基準電圧に基づいて、温度依存出力電圧を調整する工程とを含む請求項２５に記載の方法。
【請求項２７】
差動アンプにおいて第１定電圧を受け取る工程と、
第２定電圧と上記組み合わせられた電流とを提供するために、上記差動アンプを介して第１トランジスタを制御する工程とを含む請求項２５に記載の方法。
【請求項２８】
上記組み合わせられた電流を鏡面反射する工程は、
上記組み合わせられた電流を鏡面反射する第３電流を提供するために、上記差動アンプを介して第２トランジスタを制御する工程を含む請求項２７に記載の方法。
【請求項２９】
温度依存電圧の生成方法において、
温度依存電流を受け取る工程と、
定電流を受け取る工程と、
差動アンプにおいて、出力電圧を生成するために、第１定電圧を受け取る工程と、
上記定電流および上記温度依存電流を含む第２電流と、第２定電圧とを提供するために、第１トランジスタにおいて、上記出力電圧を受け取る工程と、
上記第２電流を鏡面反射する第３電流を提供するために、第２抵抗素子において、上記出力電圧を受け取る工程と、
温度依存電圧および上記温度依存電圧の電圧対温度スロープを生成するため、および、上記定電流に基づいた上記温度依存電圧の電圧レベルを規定するために、第３抵抗素子において、上記第３電流を受け取る工程とを含む方法。
【請求項３０】
上記定電流を生成するために、上記第２定電圧を、第２抵抗素子において受け取る工程を含む請求項２９に記載の方法。
【請求項３１】
上記温度依存電流を生成するために、第１抵抗素子および上記第１抵抗素子に結合されたダイオードの上記第２定電圧を受け取る工程を含む請求項２９に記載の方法。
【請求項３２】
上記温度依存電流を、バンドギャップ基準に結合された電流ミラーを介して生成する工程を含む請求項２９に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
メモリ速度およびメモリ容量は、システムアプリケーションの要求に合わせて増大し続けている。このシステムアプリケーションは、空間と電力資源とが制限されたモバイル電子システムを含んでいることもある。セル方式電話機や携帯用情報機器（ＰＤＡ）などのモバイルアプリケーションでは、メモリセル密度および電力消費が次世代の課題となっている。
【０００２】
この課題に対処するため、業界では、モバイルアプリケーション用のランダムアクセスメモリー（ＲＡＭ）が開発されている。セルラーＲＡＭと呼ばれるＲＡＭの一種は、高性能であり、将来設計において増大するメモリ密度とバンド幅とを満たすように設計された低電力メモリである。セルラーＲＡＭは、ビットレート毎のコストが現在のソリューションよりも低い擬似スタティックＲＡＭ（ＰＳＲＡＭ）である。さらに、セルラーＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）および機能互換性、外部からリフレッシュしなくてもよい操作、および、低電力設計を提供する。セルラーＲＡＭデバイスは、セル方式電話機などのモバイルアプリケーションにおいて現在使用されている、たいていの非同期式低電力ＳＲＡＭのためのドロップイン代用品である。
【０００３】
典型的に、ＰＳＲＡＭは、ダイナミックＲＡＭ（ＤＲＡＭ）を基礎としており、従来のＳＲＡＭよりも密度および速度が著しく優れたものになっている。ＤＲＡＭは、メモリーバンクに配置されたメモリセルの１つ以上のアレイに配置された一つのトランジスタと一つの容量メモリセルと、を含むことができる。メモリセルから読み込み、および、メモリセルに書き込むために、ＤＲＡＭは、１つまたは複数の行デコーダと、１つまたは複数の列デコーダと、センスアンプとを備えている。センスアンプは、例えば差動センスアンプである。この場合、各センスアンプは、２つの差動入力部の各々に、１つのビット線が接続される。
【０００４】
メモリセルから読み込むため、または、メモリセルに書き込むために、ＤＲＡＭは、行アドレスと、列アドレスと、行アドレス選択（ＲＡＳ）信号や列アドレス選択（ＣＡＳ）信号などの制御信号とを受け取る。行デコーダは、メモリセルの行を選択する行アドレスを受け取り、行アドレスは、ＲＡＳ信号を介して行デコーダへラッチされる。列デコーダは、メモリセルの１つまたは複数の列を選択する列アドレスを受け取り、列アドレスは、ＣＡＳ信号を介して列デコーダへラッチ入力される。選択された行および選択された列の交差点の各メモリセルは、データビットをセンスアンプへ提供する。
【０００５】
データを受信する各センスアンプにおいて、ビット線の１つは、データビットを、選択されたメモリセルから受け取り、他のビット線は、基準として使用される。データビットを読み込むために、センスアンプは、データビット値と基準値との間の差を増幅し、センス出力値を出力ドライバに提供する。データビットを、選択されたメモリセルに書き込むために、入力ドライバは、センスアンプをオーバードライブする。１つの入力ドライバは、データビット値を、選択されたメモリセルと接続されているビット線へオーバードライブし、他の入力ドライバは、データビット値の逆値を基準ビット線にオーバードライブする。
【０００６】
一般的に、ＰＳＲＡＭは、ＰＡＳ信号やＣＡＳ信号などのＤＲＡＭ制御信号を含んでいないＳＰＲＡＭ制御信号を受け取る。その結果、ＰＳＲＡＭは、ＤＲＡＭメモリからデータを読み取るため、および、ＤＲＡＭメモリにデータを書き込むためのＤＲＡＭ制御信号を、内部的に提供する。ＤＲＡＭ制御信号は、ＤＲＡＭを操作するために必要な時限制約条件を含んでいる。これらの時限制約条件は、ＲＡＳ信号が能動状態である最短の期間（ｔＲＡＳ）、ＲＡＳ信号が休止状態である最短の期間（ＲＡＳプリチャージ期間（ｔＲＰ）と称す）、ＲＡＳサイクルの最短の期間（ｔＲＣ）、および、書き込み処理からの回復の最短の期間（書き込み回復期間（ｔＷＲ）と称す）などの時限パラメータを含んでいる。
【０００７】
ＰＳＲＡＭは、ＤＲＡＭ制御信号を提供するため、および、ＤＲＡＭ制御信号のタイミング制限を守るために、遅延チェーンを備えている。一般的に、遅延チェーンの速度は、温度に依存しており、ＤＲＡＭ制御信号のタイミングは、温度と共に変化する。ＤＲＡＭ制御信号が温度と共に変化するタイミングで、ＰＳＲＡＭは、信頼できないものとなり、あるいは、完全には働かなくなってしまう。
【０００８】
これら理由および他の理由により、本発明が必要である。
【０００９】
〔概要〕
本願の一発明は、温度依存電流を生成するように構成された第１回路と、第１電流を生成するように構成された第２回路と、第３回路とを備え、上記第３回路は、上記第１電流と上記温度依存電流とに基づいて、温度依存電圧を生成するように構成されており、上記温度依存電圧は、上記第３回路によって規定される電圧対温度スロープと、上記第１電流によって規定される電圧レベルとを有している基準回路を提供する。
【００１０】
図１は、本発明の電子システムの一実施形態を示すブロック図である。
【００１１】
図２は、調整器およびＲＡＭを備える本発明の電子システムの一実施形態を示すブロック図である。
【００１２】
図３は、メモリセルのアレイにおけるメモリセルの一実施形態を示す図である。
【００１３】
図４は、温度依存基準回路の一実施形態を示す図である。
【００１４】
図５は、調整器回路の一実施形態を示す図である。
【００１５】
図６は、バンドギャップ基準回路と電流ミラー回路とを備える温度依存基準回路の一実施形態を示す図である。
【００１６】
〔詳細な説明〕
下記に、添付の図面を参照しながら本発明を詳細に説明する。添付の図面は、本出願の一部をなし、本発明が実施されうる具体的な一実施の形態を図示するものである。ここで、方向に関する文言、例えば、「上」「下」「前」「後」「先方」「後方」等は、説明されている図中の方向を指す。本発明の実施の形態における部材は、様々な向きに位置されることができので、方向に関する文言は、単に説明の為に使用されるものであり、本発明を限定するものではない。他の実施の形態も可能であり、本発明の範囲内において、構造上または論理上の変更を加えることも可能である。よって、下記の発明の詳細な説明は、本発明を限定するものではなく、本発明の範囲は、添付の請求項により確定される。
【００１７】
図１は、本発明による電子システム２０の一実施の形態を示すブロック図である。電子システム２０は、温度依存基準回路２２を備えている。電子システム２０は、適切であればどのような電子システムであってもよく、集積回路チップ、多重集積回路チップ、または、制御装置とメモリとを備えたコンピュータシステムであってもよい。
【００１８】
温度依存基準回路２２は、温度依存基準電圧ＶＲＥＦ２４を供給する。温度依存基準回路２２は、温度依存電流と、定電流と、前記温度依存電流および前記定電流に基づいた温度依存基準電圧ＶＲＥＦ２４と、を供給する回路構造を持っている。温度依存基準回路２２の一部により、温度依存基準電圧ＶＲＥＦ２４の電圧対温度スロープが規定され、他の部分により、温度依存基準電圧ＶＲＥＦ２４の電圧レベルが規定される。温度依存基準電圧ＶＲＥＦ２４の電圧対温度スロープと温度依存基準電圧ＶＲＥＦ２４の電圧レベルとは、別々に規定される温度依存基準電圧ＶＲＥＦ２４のパラメータである。一実施の形態では、温度の上昇に伴い、温度依存基準電圧ＶＲＥＦ２４は増加し、温度の下降に伴い、温度依存基準電圧ＶＲＥＦ２４は減少する。
【００１９】
電子システム２０は、温度依存基準電圧ＶＲＥＦ２４を受け取り、受け取った温度依存基準電圧ＶＲＥＦ２４を電子システム２０の任意の目的の為に使用する回路構造を持っている。一実施の形態では、電子システム２０は、遅延チェーン（温度依存遅延チェーン）を含んでいる。この遅延チェーンの速度は、温度の上昇に伴い、遅くなり、温度の下降に伴い、速くなる。遅延チェーンの速度は、また、遅延チェーンに供給される供給電圧にも依存する。供給電圧の上昇に伴い、遅延チェーンの速度は上がり、供給電圧の下降に伴い、遅延チェーンの速度は、下がる。遅延チェーンの速度を一定に保つために、電子回路２０は、遅延チェーンへの供給電圧として、「温度依存出力電圧」を供給する。この温度依存出力電圧は、温度依存基準電圧ＶＲＥＦ２４に基づいている。温度の上昇に伴い、温度依存基準電圧ＶＲＥＦ２４および温度依存出力電圧は上がる。従って、より温度が高ければ、遅延チェーンの速度は、より速くなる。一方、温度の下降に伴い、温度依存基準電圧ＶＲＥＦ２４と温度依存出力電圧は下がる。従って、より温度が低ければ、遅延チェーンの速度は、より遅くなる。温度依存基準電圧ＶＲＥＦ２４を用いて、遅延チェーンへの供給電圧として温度依存出力電圧を供給することで、遅延チェーンの速度を、温度に対して一定に、つまり、温度に依存しないようにすることもできる。換言すれば、温度が上昇に伴い速度が遅くなった遅延チェーンに対して電圧の高い温度依存基準電圧ＶＲＥＦを供給することにより、遅延チェーンの速度の均衡を保っている。一方、温度の下降に伴い速度が速くなった遅延チェーンに対して電圧の低い温度依存基準電圧ＶＲＥＦを供給することにより、遅延チェーンの速度の均衡を保っている。
【００２０】
図２は、本発明による電子システム４０の一実施の形態を示すブロック図である。電子システム４０は、制御装置４２とＲＡＭ４４とを含んでいる。制御装置４２は、メモリ通信路４６とデータ通信路４８とを介して、ＲＡＭ４４に電気的に結合されている。制御装置４２は、列および行からなるアドレスと制御信号とを、メモリ通信路４６を介して、ＲＡＭ４４に出力する。制御装置４２は、データ通信路４８を介して、ＲＡＭ４４とデータをやり取りする。ＲＡＭ４４は、ＰＳＲＡＭであってもよいが、適切であれば、どのようなＲＡＭであってもよい。
【００２１】
ＲＡＭ４４は、メモリセルアレイ５０と、行アドレスラッチ/デコーダ５２と、列アドレスラッチ/デコーダ５４と、センスアンプ回路５６と、ＲＡＭ出入力回路５８と、アドレスレジスタ６０と、制御回路６２と、温度依存電圧源６４と、を含んでいる。
導電性ビット線６６（以下においては、行選択線；ワード線と称す）は、メモリセルアレイ５０をｘ方向に横切る線であり、導電性ビット線６８（以下においては、ビット線６８と称す）は、メモリセルアレイ５０をｙ方向に横切る線である。メモリセル７０は、ワード線６６とビット線６８との交差点に位置している。
【００２２】
各ワード線６６は、行アドレスラッチ/デコーダ５２に電気的に結合され、ビット線６８は、それぞれ、センスアンプ回路５６のセンス増幅器の１つに接続されている。
センスアンプ回路５６は、列アドレスラッチ/デコーダ５４に、導電性を有する列選択線７２を介して電気的に結合されている。また、センスアンプ回路５６は、通信路７４を介して行アドレスラッチ/デコーダ５２に電気的に結合され、出入力通信路７６を介して、ＲＡＭ出入力回路５８に電気的に結合されている。データ通信路４８を介して、ＲＡＭ出入力回路５８と制御装置４２との間で、データのやり取りが行われる。
【００２３】
制御装置４２は、メモリ通信路４６を介して、アドレスレジスタ６０と制御回路６２に電気的に結合されている。アドレスレジスタ６０は、行列アドレス線７８を介して、行アドレスラッチ/デコーダ５２と列アドレスラッチ/デコーダ５４とに電気的に結合されている。制御回路６２は、制御通信路８０を介して、行アドレスラッチ/デコーダ５２と、列アドレスラッチ/デコーダ５４とに電気的に結合されている。また、制御回路６２は、電圧源路８２を介して温度依存電圧源６４に電気的に結合されている。
【００２４】
温度依存電圧源６４は、温度依存基準回路８４と調整器回路（調整器；温度依存電圧に基づいて温度依存出力電圧を調整する手段）８６とを備えている。温度依存基準回路８４は、基準電圧路８８を介して、調整器回路８６に電気的に結合されている。制御回路６２は、遅延ブロック９０を備えている。遅延ブロック９０は、電圧源路８２を介して調整器回路８６に電気的に結合されている。
【００２５】
アドレスレジスタ６０は、メモリ通信路４６を介して、制御装置４２から行列アドレスを受け取る。アドレスレジスタ６０は、行列アドレス線７８を介して、行アドレスラッチ/デコーダ５２に、行アドレスを供給し、制御回路６２は、制御通信路８０を介して、ＲＡＳ信号を行アドレスラッチ/デコーダ５２に供給する。行アドレスレジスタ６０から供給された行アドレスは、行アドレスラッチ/デコーダ５２にラッチされる。アドレスレジスタ６０は、行列アドレス線７８を介して、列アドレスを列アドレスラッチ／デコーダ５４に供給し、制御回路６２は、制御通信路８０を介して、ＣＡＳ信号を列アドレスラッチ/デコーダ５４に供給する。行アドレスレジスタ６０から供給された列アドレスは、列アドレスラッチ/デコーダ５４にラッチされる。
【００２６】
制御装置４２と出入力回路５８とは、データ通信路４８を介して、ＲＡＭ４４と制御装置４２との間でデータのやり取りを行う。出入力回路５８は、適切な数の対を成す送信装置および受信装置を備える。出入力回路５８が備える送信装置と受信装置との各対は、制御装置４２が備える送信装置と受信装置との対と対応している。データ通信路４８は、１つまたは複数の信号線を含み、出入力装置５８の送信装置および受信装置との各対は、制御装置４２の送信装置および受信装置の対のなかで対応するものと、データ通信路４８の信号線のうちの１つを介して、電気的に結合されている。
【００２７】
センスアンプ回路５６は、センスアンプと、等化/プリチャージ回路と、スイッチと、を備える。センスアンプは、差動入力センスアンプであり、各センスアンプの２つの差動入力端子は、ビット線６８と接続されている。ビット線６８の一方は、選択されたメモリセル７０からのデータビットを受け取る。他方のビット線６８は、基準として使用される。等化/プリチャージ回路は、読み込みまたは書き込み処理の前に、同じセンスアンプに接続されたビット線６８の電圧を等しくさせる。データビットを読み込むには、センスアンプにより、そのデータビットと基準値との差が増幅され、出入力通信路７６を介して、その検知出力値が出入力回路５８に供給される。出入力回路５８の送信装置と受信装置との対のうちの１対がこの検知出力値を受け取り、制御装置４２の対応する送信装置および受信装置の対に、データ通信路４８を介して供給する。データビットを書き込むには、制御装置４２の送信装置および受信装置の対のうちの１対により、データ通信路４８を介して、ＲＡＭ４４の出入力回路５８の対応する送信装置および受信装置の対にデータビットが供給される。出入力回路５８は、出入力通信路７６を介して、センスアンプ回路５６のセンスアンプの１つに、データビットを供給する。出入力回路５８は、センスアンプをオーバードライブさせ、メモリセル７０のうちのひとつに接続されたビット線６８にデータビットの値をオーバードライブし、そのデータビットの値の逆値を基準ビット線６８にオーバードライブする。センスアンプは、受け取ったデータビットの値を選択されたメモリセル７０に書き込む。
【００２８】
行アドレスラッチ/デコーダ５２は、行アドレスとＲＡＳ信号とを受け取る。該行アドレスは、該行アドレスラッチ/デコーダ５２にラッチされる。行アドレスラッチ/デコーダ５２は、各行アドレスをデコードし、メモリセル７０の行を選択する。また、行アドレスラッチ/デコーダ５２は、通信路７４を介して、センスアンプ駆動信号と等化/プリチャージ信号とをセンスアンプ回路５６に供給する。
【００２９】
列アドレスラッチ/デコーダ５４は、列選択線７２を能動状態にし、センスアンプ回路５６のセンスアンプを出入力回路５８の送信装置および受信装置の対に接続する。列アドレスラッチ/デコーダ５４は、列アドレスを受け取る。そして、該行アドレスは、列アドレスラッチ/デコーダ５４にラッチされる。列アドレスラッチ/デコーダ５４は、受け取った列アドレスをデコードし、アドレス指定された列選択線７２を選択する。また、列アドレスラッチ/デコーダ５４は、制御通信路８０を介して、制御回路６２から列選択線を能動状態にする信号を受け取る。列選択線を能動状態にする信号は、どのアドレス指定された列選択線７２が、列アドレスラッチ/デコーダ５４により能動状態にされるのかを示す。列アドレスラッチ/デコーダ５４は、列アドレスにアドレス指定されて列選択線を能動状態にする信号が能動状態にするよう選択した列選択線７２を能動状態にする。能動状態にされた列選択線７２は、センスアンプ回路５６に供されており、これにより、センスアンプ回路５６のセンスアンプと、出入力回路５８の送信装置および受信装置の対とが、接続される。
【００３０】
制御装置４２は、メモリ通信路４６を介して、アドレスと制御信号を制御回路６２に供給する。制御回路６２は、制御装置４２からアドレスと制御信号を受け取り、メモリセルアレイ５０に対するデータの読み取りまたは書き込みをするための内部制御信号を供給する。制御回路６２は、ＲＡＳ信号を行アドレスラッチ/デコーダ５２に、ＣＡＳ信号を列アドレスラッチ/デコーダ５４に供給する。また、列選択線７２を選択的に能動状態にするために、制御回路６２は、内部制御信号を列アドレスラッチ/デコーダ５２に供給する。
【００３１】
ＲＡＭ４４をＰＳＲＡＭとし、制御装置４２は、ＳＲＡＭ制御信号を制御回路６２に供給するとしてもよい。該ＳＲＡＭ制御信号には、ＲＡＳ信号、ＣＡＳ信号といったＤＲＡＭ制御信号を含まない。ＤＲＡＭ制御信号は、ＳＲＡＭ制御信号に応じて制御回路６２から供給される。ＤＲＡＭ制御信号は、メモリセルアレイ５０に対するデータの読み取りと書き込みとに関する時限制約条件を含む。これらの時限制約条件は、ＲＡＳ信号が能動状態である最短の期間（ｔＲＡＳ）、ＲＡＳ信号が休止状態である最短の期間（ＲＡＳプリチャージ時間（ｔＲＰ）と称す）、ＲＡＳサイクルの最短の期間（ｔＲＣ）、書き込み処理からの回復の最短時間量（書き込み回復期間（ｔＷＲ）と称す）などの時限パラメータを含む。
【００３２】
遅延ブロック９０は、遅延チェーンを含む。該遅延チェーンは、内部制御信号の供給や内部制御信号の時限制約条件を守るために使用される。遅延ブロック９０の各遅延チェーンの速度は、装置の特性により、温度に対して変化する。温度の上昇に伴い、各遅延チェーンの速度は、遅くなる。一方、温度の下降に伴い、各遅延チェーンの速度は、速くなる。また、各遅延チェーンの速度は、遅延ブロック９０に供給される供給電圧に依存している。供給電圧の上昇に伴い、各遅延チェーンの速度は上がる。一方、供給電圧の下降に伴い、遅延チェーンの速度は下がる。温度の変化に対して一定の遅延時間を保つため、温度が高くなれば、高い供給電圧を遅延ブロック９０に供給し、温度が低くなれば、低い供給電圧を遅延ブロック９０に供給する。
【００３３】
温度依存電圧源６４は、電圧源路８２を介して、温度依存出力電圧ＶＯＵＴを、遅延ブロック９０に供給する。温度依存出力電圧ＶＯＵＴは、遅延ブロック９０の遅延チェーンに対する供給電圧として使用される。温度の上昇に伴い、温度依存出力電圧ＶＯＵＴは上がり、温度の下降に伴い、温度依存出力電圧ＶＯＵＴは下がる。
【００３４】
温度依存基準回路８４は、温度依存基準回路２２（図１）と、同様に構成されている。温度依存基準回路８４は、基準電圧路８８を介して、温度依存基準電圧ＶＲＥＦを調整器回路８６に供給する。温度依存基準回路８４は、温度依存電流と、定電流と、その温度依存電流と定電流とに基づいた温度依存基準電圧ＶＲＥＦとを供給する回路構造を持つ。温度依存基準回路８４の一部により、温度依存基準電圧ＶＲＥＦの電圧対温度スロープが規定され、他の一部により、温度依存基準電圧ＶＲＥＦの電圧レベルが規定される。温度依存基準電圧ＶＲＥＦの電圧対温度スロープと電圧レベルとは、別々に規定される温度依存基準電圧ＶＲＥＦのパラメータである。温度の上昇に伴い、温度依存基準電圧ＶＲＥＦは増加し、温度の下降に伴い、温度依存基準電圧ＶＲＥＦは減少する。
【００３５】
調整器回路８６は、基準電圧路８８を介して、温度依存基準電圧ＶＲＥＦを受け取り、電圧源路８２を介して、温度依存出力電圧ＶＯＵＴを、遅延ブロック９０に供給する。温度依存出力電圧ＶＯＵＴは、温度依存基準電圧ＶＲＥＦに基づいている。温度の上昇に伴い、温度依存基準電圧ＶＲＥＦおよび温度依存出力電圧ＶＯＵＴは上昇する。温度の下降に伴い、温度依存基準電圧ＶＲＥＦおよび温度依存出力電圧ＶＯＵＴは下降する。温度依存基準電圧ＶＲＥＦを使って、遅延ブロック９０に対する供給電圧として温度依存出力電圧ＶＯＵＴを供給することで、遅延ブロック９０の遅延チェーンの速度を、温度に対して一定に、つまり、温度に依存しないようにすることができる。
【００３６】
読み取り処理の際に、制御回路６２は、読み取り制御信号を受け取り、アドレスレジスタ６０は、選択された単数または複数のメモリセル７０の行アドレスを受け取る。ＲＡＳ信号を供給する制御回路６２により、該行アドレスは、アドレスレジスタ６０から行アドレスラッチ/デコーダ５２に供給され、該行アドレスラッチ/デコーダ５２にラッチされる。行アドレスラッチ/デコーダ５２は、行アドレスをデコードし、選択されたワード線を能動状態にする。選択されたワード線が能動状態にされると、該選択されたワード線に接続された各メモリセル７０に保持されている値が、対応するビット線６８に伝達される。メモリセル７０に保持されているビット値は、対応するビット線６８に電気的に結合されたセンスアンプにより検出される。
【００３７】
次に、制御回路６２およびアドレスレジスタ６０は、選択された単数または複数のメモリセル７０の列アドレスを受け取る。ＣＡＳ信号を供給する制御回路６２により、列アドレスは、アドレスレジスタ６０から列アドレスラッチ/デコーダ５４に供給され、列アドレスラッチ/デコーダ５４にラッチされる。列アドレスラッチ/デコーダ５４は、列アドレスをデコードし、列選択線７２を選択する。制御回路６２は、列アドレスラッチ/デコーダ５４に内部制御信号を供給して、選択的に列選択線７２を能動状態にし、選択されたセンスアンプを出入力回路５８の送信装置および受信装置の対に接続する。検出された出力値は、出入力回路５８の送信装置および受信装置の対に供給され、また、データ通信路４８を介して、制御装置４２の対応する送信装置および受信装置の対に供給される。
【００３８】
書き込み処理の際には、メモリセルアレイ５０に記録されるデータは、データ通信路４８を介して、制御装置４２の送信装置および受信装置の対から出入力回路５８の送信装置および受信装置の対に供給される。制御回路６２は、書き込み制御信号を受信し、アドレスレジスタ６０は、選択された単数または複数のメモリセル７０の行アドレスを受け取る。該行アドレスは、ＲＡＳ信号を供給する制御回路６２により、アドレスレジスタ６０から行アドレスラッチ/デコーダ５２に供給され、該行アドレスラッチ/デコーダ５２にラッチされる。行アドレスラッチ/デコーダ５２は、行アドレスをデコードし、選択されたワード線６６を能動状態にする。選択されたワード線６６が能動状態にされると、該選択されたワード線６６に接続された各メモリセル７０に保持されている値が、対応するビット線６８と、その対応するビット線６８に電気的に結合されたセンスアンプとに伝達される。
【００３９】
次に、制御回路６２およびアドレスレジスタ６０は、選択された単数または複数のメモリセル７０の列アドレスを受け取る。アドレスレジスタ６０は、列アドレスを列アドレスラッチ/デコーダ５４に供給する。該列アドレスは、ＣＡＳ信号を使って制御回路６２により、該列アドレスラッチ/デコーダ５４にラッチされる。列アドレスラッチ/デコーダ５４は、制御回路６２から、列選択線を能動状態にする信号を受け取り、選択された列選択線７２を能動状態にし、センスアンプ回路５６のセンスアンプを出入力回路５８の送信装置および受信装置の対に接続する。出入力回路５８は、制御装置４２からのデータをセンスアンプに送り、該センスアンプをオーバードライブする。これにより、ビット線６８を介して、データは、選択された単数または複数のメモリセル７０に書き込まれる。
【００４０】
図３は、メモリセルアレイ５０のメモリセル７０の構成の一実施の形態を示す図である。メモリセル７０は、トランジスタ９２とコンデンサ９４とを備える。トランジスタ９２のゲートは、ワード線６６に電気的に結合されている。トランジスタ９２のドレインーソースパスの一方側は、ビット線６８に電気的に結合され、該ドレインーソースパスの他方側は、コンデンサ９４の一方側に電気的に結合されている。コンデンサ９４の他方側は、例えば供給電圧の半分である基準９６に電気的に結合されている。コンデンサ９４は、充放電により、論理０や論理１を示す。
【００４１】
読み取り処理では、ワード線６６が能動状態にされてトランジスタ９２がスイッチオンされる。そして、センスアンプ７２（図２）により、ビット線６８を介して、コンデンサ９４が保持している値が読み出される。書き込み処理では、ワード線６６が能動状態にされてトランジスタ９２がスイッチオンされ、コンデンサ９４へのアクセスが行われる。
ビット線６８に接続されたセンスアンプ７２を、オーバードライブして、ビット線６８とトランジスタ９２とを介して、コンデンサ９４にデータ値を書き込む。
【００４２】
メモリセル７０からの読み取り処理は、破壊読み取りである。読み取り処理が行われと、その度に、コンデンサの再充電または放電が行われ、今読み取ったばかりのデータ値に戻す。また、読み取り処理が行われなくても、コンデンサ９４に帯電された電荷は時間が経つと放電されるので、保持されている値を保つために、メモリセル７０の読み取りおよび/または書き込みを、定期的に行い、該メモリセル７０をリフレッシュする。
つまり、メモリセルアレイ５０のメモリセル７０は、各自の値を保つために、定期的にリフレッシュされる。
【００４３】
図４は、温度依存基準回路１００の一実施の形態を示す図である。温度依存基準回路１００は、温度依存基準回路２２（図１）や温度依存基準回路８４（図２）と同様に構成されている。温度依存基準回路１００は、温度依存基準電圧ＶＲＥＦ１０２を供給する。温度の上昇に伴い、温度依存基準電圧ＶＲＥＦ１０２は、上がり、温度の下降に伴い、温度依存基準電圧ＶＲＥＦ１０２は、下がる。
【００４４】
温度依存基準回路１００は、差動アンプ１０４と、第１ｐチャネル金属酸化物半導体(ＰＭＯＳ)トランジスタ（第１トランジスタ）１０６と、コンデンサ１０８と、第１抵抗器（第１抵抗素子）１１０と、ダイオード１１２と、第２抵抗器（第２抵抗素子）１１４と、第２ＰＭＯＳトランジスタ（第２トランジスタ）１１６と、第３抵抗器（第３抵抗素子）１１８とを備えている。差動アンプ１０４の負の入力部は、１２０を介して、入力電圧（第１定電圧）ＶＩＮを受け取る。差動アンプ１０４の出力部は、１２２を介して、コンデンサ１０８の一方側と、第１ＰＭＯＳトランジスタ１０６のゲートと、第２ＰＭＯＳトランジスタ１１６のゲートとに電気的に結合されている。
コンデンサ１０８の他方側は、１２４において、接地などの基準点に電気的に結合されている。
【００４５】
第１ＰＭＯＳトランジスタ１０６のドレイン−ソースパスの一方側は、１２６を介して、第１抵抗器１１０と、第２抵抗器１１４と、差動アンプ１０４の正の入力部とに電気的に結合されている。第２抵抗器１１４の他方側は、１２８において、接地などの基準点に電気的に電気的に結合されている。また、第１抵抗器１１０の他方側は、１３０を介して、ダイオード１１２のアノードに電気的に結合されている。ダイオード１１２のカソードは、１３２において、接地などの基準点に電気的に結合されている。
【００４６】
第１ＰＭＯＳトランジスタ１０６のドレイン−ソースパスの他方側は、１３４を介して、電源電圧ＶＤＤに電気的に結合されている。第２ＰＭＯＳトランジスタ１１６のドレイン−ソースパスの一方側は、１３４を介して、電源電圧ＶＤＤに電気的に結合されている。第２ＰＭＯＳトランジスタ１１６のドレイン−ソースパスの他方側は、１０２を介して、第３抵抗器１１８に電気的に結合されている。また、第３抵抗器１１８の他方側は、１３６において、接地などの基準点に電気的に結合されている。
【００４７】
差動アンプ１０４は、１２０を介して、入力電圧ＶＩＮを受け取り、１２２に、第１ＰＭＯＳトランジスタ１０６と第２ＰＭＯＳトランジスタ１１６とをスイッチオンする出力電圧を出力する。入力電圧ＶＩＮは、ほぼ一定の電圧である。電流（第２電流）Ｉ１は、第１ＰＭＯＳトランジスタ１０６を介して、第２抵抗器１１４を通るほぼ一定の電流（第１電流）ＩＣＣと、第１抵抗器１１０およびダイオード１１２の直列接続を通る温度依存電流ＩＴＤとに分割される。第１ＰＭＯＳトランジスタ１０６のドレインと、差動アンプ１０４の正の入力部とにおける電圧は、ほぼ一定の入力電圧ＶＩＮの値になるように、差動アンプ１０４によって調整されている。コンデンサ１０８は、差動アンプ１０４の出力部から、第１ＰＭＯＳトランジスタ１０６のゲートまで、および、差動アンプ１０４の正の入力部に戻るまでのフィードバックループを安定化する。
【００４８】
電流Ｉ１は、定電流ＩＣＣと温度依存電流ＩＴＤとの合計に等しい。第２抵抗器１１４は、定電流ＩＣＣを提供する定電流源を構成するものである。定電流ＩＣＣは、第２抵抗器１１４の抵抗値Ｒ２によって割り算された入力電圧ＶＩＮの値に等しい。第１抵抗器１１０およびダイオード１１２は、温度依存電流ＩＴＤを提供する温度依存電流源を構成するものである。温度依存電流ＩＴＤは、入力電圧ＶＩＮからダイオード１１２にかかる温度依存電圧ＶＢＥを引き算したものを第１抵抗器１１０の抵抗値Ｒ１で割り算した値に等しい。温度が上がる場合、ダイオード１１２にかかる電圧ＶＢＥは下がり、温度依存電流ＩＴＤは増大する。一方、温度が下がる場合、ダイオード１１２にかかる電圧ＶＢＥは上がり、温度依存電流ＩＴＤは減少する。
【００４９】
第１ＰＭＯＳトランジスタ１０６を通る電流Ｉ１は、第２ＰＭＯＳトランジスタ１１６を通る電流（第３電流）Ｉ２として鏡面反射されている。そのため、電流Ｉ２は、電流Ｉ１にほぼ等しい。また、電流Ｉ２は、第２ＰＭＯＳトランジスタ１１６と、第３抵抗器１１８とを通過し、１０２に、温度依存出力電圧ＶＲＥＦを出力する。基準点が１３６において接地されている場合は、電流Ｉ２に第３抵抗器１１８の抵抗値Ｒ３を掛け算すると１０２における温度依存出力電圧ＶＲＥＦに等しくなる。
【００５０】
操作時に、温度が上がる場合、ダイオード１１２にかかる電圧ＶＢＥは下がり、温度依存電流ＩＴＤは増大する。従って、電流Ｉ１および電流Ｉ２が増大する。その結果、１０２における温度依存出力電圧ＶＲＥＦが上がる。一方、温度が下がる場合、ダイオード１１２にかかる電圧ＶＢＥは上がり、温度依存電流ＩＴＤは減少する。従って、電流Ｉ１および電流Ｉ２が減少する。その結果、１０２における温度依存出力電圧ＶＲＥＦが下がる。
【００５１】
１０２における温度依存出力電圧ＶＲＥＦは、以下のように式Ｉによって決定される。
式Ｉ
ＶＲＥＦ＝（（ＶＩＮ／Ｒ２）＋（（ＶＩＮ−ＶＢＥ）／Ｒ１））＊Ｒ３
【００５２】
式Ｉは、式ＩＩに再編できる。
式ＩＩ
ＶＲＥＦ＝（（（Ｒ１＋Ｒ２）／（Ｒ１＊Ｒ２））＊Ｒ３＊ＶＩＮ）−（（Ｒ３／Ｒ１）＊ＶＢＥ）
【００５３】
式ＩＩでは、温度依存基準電圧ＶＲＥＦは、温度独立部分と温度依存部分とを含んでいる。温度独立部分は、マイナス符号の前に来る。また、温度独立部分は、抵抗値Ｒ１・Ｒ２・Ｒ３と入力電圧ＶＩＮとに基づいている。温度独立部分は、マイナス符号の後に来る。また、温度独立部分は、抵抗値Ｒ１・Ｒ３とダイオード１１２にかかる温度依存電圧ＶＢＥとに基づいている。ダイオード１１２にかかる温度依存電圧ＶＢＥは、式ＩＩＩによって以下のように大まかに決定される。
式ＩＩＩ
ＶＢＥ＝０．６６２−０．００２５（Ｔ−２５）
ただしＴは摂氏（Ｃ）の温度である。
【００５４】
式ＩＩＩによれば、ダイオード１１２にかかる温度依存電圧ＶＢＥは、１摂氏温度につき２．５ミリボルト（ｍＶ）の率で変化する。式ＩＩでは、温度依存電圧ＶＢＥに、第３抵抗器１１８の抵抗値Ｒ３が掛け算され、第１抵抗器１１０の抵抗値Ｒ１によって割り算される。温度依存基準電圧ＶＲＥＦの電圧対温度スロープは、抵抗値Ｒ１・Ｒ３を設定することにより規定される。
【００５５】
例えば、温度依存基準電圧ＶＲＥＦ１５０ｍＶを１４０℃の温度域（−３０℃〜１１０℃）に渡って変更するには、温度依存基準電圧ＶＲＥＦの温度依存部分は、式ＩＶにおいて以下のようである。
式ＩＶ
２．５（ｍＶ／℃）＊Ｒ３／Ｒ１＝１５０ｍＶ／１４０℃＝１．０７１（ｍＶ／℃）
【００５６】
第１抵抗器１１０の抵抗値Ｒ１を１メガオーム（Ｍオーム）に設定し、第３抵抗器１１８の抵抗値Ｒ３について解くことにより、０．４２９Ｍオームの抵抗値Ｒ３となる。第１抵抗器１１０の抵抗値Ｒ１が一定である場合は、温度依存基準電圧ＶＲＥＦの電圧対温度スロープは、第３抵抗器１１８の抵抗値Ｒ３を設定することにより規定される。
【００５７】
この例を詳しく説明するため、入力電圧ＶＩＮを１．２ボルトに設定し、式ＩＩＩを式ＩＩと組み合わせる。抵抗値Ｒ１に１Ｍオームの抵抗値を代入し、抵抗値Ｒ３に０．４２９Ｍオームの抵抗値を代入すると、式Ｖになる。
式Ｖ
ＶＲＥＦ＝０．５１４＊（（１＋Ｒ２）／Ｒ２）−０．３１１＋（００１０７１＊Ｔ）
【００５８】
温度依存基準電圧ＶＲＥＦを０．９ボルトに設定し、温度を３０℃に設定し、第２抵抗器１１４の抵抗値Ｒ２について解くことにより、０．７７３Ｍオームの抵抗値Ｒ２となる。任意の温度で、温度依存基準電圧ＶＲＥＦの電圧レベルは第２抵抗器１１４の抵抗値を設定することによって規定される。０．７７３Ｍオームの抵抗値Ｒ２を、式Ｖに戻して代入することにより、式ＶＩになる。
式ＶＩ
ＶＲＥＦ＝０．８６８＋（０．００１０７１＊Ｔ）
【００５９】
式ＶＩの温度依存基準電圧ＶＲＥＦは、３０℃で０．９ボルトに等しく、１４０℃の温度域（−３０℃〜１１０℃）に渡って１５０ｍＶの電圧対温度スロープを有している。
【００６０】
第２抵抗器１１４および第３抵抗器１１８は、温度依存基準電圧ＶＲＥＦの電圧レベルと電圧対温度スロープとを規定するように構成された可変抵抗器である。抵抗値Ｒ１が一定である場合、第３抵抗器１１８の抵抗値Ｒ３は、温度依存基準電圧ＶＲＥＦのスロープを規定する。このスロープは、温度依存基準電圧ＶＲＥＦの電圧レベルも変更する。次に、第２抵抗器１１４の抵抗値Ｒ２は、温度依存基準電圧ＶＲＥＦの電圧レベルを規定する。温度依存基準電圧ＶＲＥＦの電圧対温度スロープと電圧レベルとは、第３抵抗器１１８と第２抵抗器１１４とを介して、別々に規定される。
【００６１】
一実施形態では、第２抵抗器１１４は、直列接続された複数の抵抗器を備え、複数の抵抗器の各々を、抵抗値Ｒ２を生成するために選択または短絡することができる。一実施形態では、第３抵抗器１１８は、直列接続された複数の抵抗器を備え、複数の抵抗器の各々を、抵抗値Ｒ３を生成するために選択または短絡することができる。一実施形態では、第３抵抗器１１８は、デジタル可変抵抗器である。他の実施形態では、第１抵抗器１１０は、可変抵抗器でもよい。
【００６２】
図５は、調整器回路（調整器）２００の一実施形態を示す図である。調整器回路２００は、調整器回路８６（図２に示す）に類似した構成である。調整器回路２００は、２０２を介して、温度依存基準電圧ＶＲＥＦを受け取り、２０４から温度依存出力電圧ＶＯＵＴを出力する。２０４における温度依存出力電圧ＶＯＵＴは、２０２における温度依存基準電圧ＶＲＥＦに基づいている。より具体的には、温度が上がった場合、２０２の温度依存基準電圧ＶＲＥＦは上がり、２０４の温度依存出力電圧ＶＯＵＴは上がる。一方、温度が下がった場合、２０２の温度依存基準電圧ＶＲＥＦは下がり、２０４の温度依存出力電圧ＶＯＵＴは下がる。
【００６３】
調整器回路２００は、入力回路２０６と、出力回路２０８とを備えている。入力回路２０６は、第１ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ２１０と、第２ＮＭＯＳトランジスタ２１２と、第３ＮＭＯＳトランジスタ２１４と、第１ＰＭＯＳトランジスタ２１６と、第２ＰＭＯＳトランジスタ２１８と、を備える差動アンプである。また、第１ＮＭＯＳトランジスタ２１０および第２ＮＭＯＳトランジスタ２１２は、入力トランジスタである。第３ＮＭＯＳトランジスタ２１４は、差動アンプに対する電流源を提供する。第１ＰＭＯＳトランジスタ２１６および第２ＰＭＯＳトランジスタ２１８は、互いに電流ミラーとして配置されている。
【００６４】
第１ＮＭＯＳトランジスタ２１０のゲートは、２０２を介して、温度依存基準電圧ＶＲＥＦを受け取る。第１ＮＭＯＳトランジスタ２１０のドレイン−ソースパスの一方側は、２２０を介して、第２ＮＭＯＳトランジスタ２１２のドレイン−ソースパスの一方側および第３ＮＭＯＳトランジスタ２１４のドレイン−ソースパスの一方側に電気的に結合されている。第３ＮＭＯＳトランジスタ２１４のドレイン−ソースパスの他方側は、２２２において、接地などの基準点に電気的に結合されている。第３ＮＭＯＳトランジスタ２１４のゲートは、２２４を介して、電流源電圧ＶＣ１を受け取る。この電流源電圧ＶＣ１は、差動アンプに電流源を提供するために第３ＮＭＯＳトランジスタ２１４をスイッチオンする。
【００６５】
第１ＮＭＯＳトランジスタ２１０のドレイン−ソースパスの他方側は、２２６を介して、第１ＰＭＯＳトランジスタ２１６のドレイン−ソースパスの一方側、第１ＰＭＯＳトランジスタ２１６のゲート、および第２ＰＭＯＳトランジスタ２１８のゲートに電気的に結合されている。第１ＰＭＯＳトランジスタ２１６のドレイン−ソースパスの他方側は、２２８を介して、電源電圧ＶＰＰに電気的に結合されている。第２ＰＭＯＳ２１８のドレイン−ソースパスの一方側は、２２８を介して、電源電圧ＶＰＰに電気的に結合されている。第２ＰＭＯＳトランジスタ２１８のドレイン−ソースパスの他方側は、２３０を介して、第２ＮＭＯＳトランジスタ２１２のドレイン−ソースパスの他方側および出力回路２０８に電気的に結合されている。第２ＮＭＯＳトランジスタ２１２のゲートは、２３２を介して、出力回路２０８に電気的に結合されている。
【００６６】
出力回路２０８は、第３ＰＭＯＳトランジスタ２３４と、第４ＰＭＯＳトランジスタ２３６と、第４ＮＭＯＳトランジスタ２３８と、第５ＮＭＯＳトランジスタ２４０と、第１抵抗器２４２と、第２抵抗器２４４とを備えている。第３ＰＭＯＳトランジスタ２３４のゲートは、２３０を介して、第２ＰＭＯＳトランジスタ２１８のドレイン−ソースパスの他方側および第２ＮＭＯＳトランジスタ２１２のドレイン−ソースパスの他方側に電気的に結合されている。第３ＰＭＯＳトランジスタ２３４のドレイン−ソースパスの一方側は、２４６を介して、第４ＮＭＯＳトランジスタ２３８のドレイン−ソースパスの一方側および第４ＰＭＯＳトランジスタ２３６のゲートに電気的に結合されている。第４ＮＭＯＳトランジスタ２３８のドレイン−ソースパスの他方側は、２４８において、接地などの基準点に電気的に結合されている。第４ＮＭＯＳトランジスタ２３８のゲートは、２５０を介して、電流源電圧ＶＣ２を受け取る。電流源電圧ＶＣ２は、電流源を提供するために第４ＮＭＯＳトランジスタ２３８をスイッチオンする。第３ＰＭＯＳトランジスタ２３４のドレイン−ソースパスの他方側は、２２８を介して、電源電圧ＶＰＰに電気的に結合されている。第４ＰＭＯＳトランジスタ２３６のドレイン−ソースパスの一方側は、２２８を介して、電源電圧ＶＰＰに電気的に結合されている。
【００６７】
第４ＰＭＯＳトランジスタ２３６のドレイン−ソースパスの他方側は、２０４を介して、第１抵抗器２４２の一方側に電気的に結合されている。第１抵抗器２４２の他方側は、２３２を介して、第２ＮＭＯＳトランジスタ２１２のゲートおよび第２抵抗器２４４の一方側に電気的に結合されている。第２抵抗器２４４の他方側は、２５２を介して、第５ＮＭＯＳトランジスタ２４０のドレイン−ソースパスの一方側に電気的に結合されている。第５ＮＭＯＳトランジスタ２４０のドレイン−ソースパスの他方側は、２５４において、接地などの基準点に電気的に結合されている。第５ＮＭＯＳトランジスタ２４０のゲートは、２５６を介して、電流源電圧ＶＣ３を受け取る。電流源電圧ＶＣ３は、電流源を提供するために第５ＮＭＯＳトランジスタ２４０をスイッチオンする。一実施形態では、電流源電圧ＶＣ１・ＶＣ２・ＶＣ３は、同じ電圧供給部によって提供され、同じ電圧値である。
【００６８】
第１ＮＭＯＳトランジスタ２１０は、２０２を介して、温度依存基準電圧ＶＲＥＦを受け取り、第１ＰＭＯＳトランジスタ２１６からの第１電流を、第３ＮＭＯＳトランジスタ２１４と、２２２における基準点とに送るようにバイアスされる。第１ＮＭＯＳトランジスタ２１０の電流ミラーとしての第２ＰＭＯＳトランジスタ２１８は、第１電流を鏡面反射する第２電流を通過させるようにバイアスされる。出力回路２０８は、温度依存出力電圧ＶＯＵＴを提供するため、および、第２ＮＭＯＳトランジスタ２１２のゲートの電圧がほぼ温度依存基準電圧ＶＲＥＦの電圧値になるように安定させるために、２３０の電圧に応答する。
【００６９】
第２ＮＭＯＳトランジスタ２１２がバイアスされて、第１ＮＭＯＳトランジスタ２１０よりも少ない電流が流れる場合、２３０における電圧が上がり、これにより、第３ＰＭＯＳトランジスタ２３４は、バイアスされて、この第３ＰＭＯＳトランジスタにはより少ない電流が流れる。このとき、第４ＮＭＯＳトランジスタ２３８は、２４６における電圧を引き下げる。その結果第４ＰＭＯＳトランジスタ２３６がバイアスされて多くの電流が流れる。第４ＰＭＯＳトランジスタ２３６を流れる電流は、第１および第２抵抗器２４２・２４４と、第５ＮＭＯＳトランジスタ２４０とを通り、２５４における基準点へ流れる。第４ＰＭＯＳトランジスタ２３６を流れる電流がより大きい場合は、温度依存出力電圧ＶＯＵＴと、第１および第２抵抗器２４２・２４４間の第２ＮＭＯＳトランジスタ２１２のゲート電圧とが上昇する。その結果、第２ＮＭＯＳトランジスタ２１２がバイアスされて多くの電流が流れ、２３０における電圧が下がる。２３０における電圧が下がれば、第３ＰＭＯＳトランジスタ２３４がバイアスされて、この第３ＰＭＯＳトランジスタ２３４にはより多くの電流が流れる。その結果、２４６における電圧が上がり、第４ＰＭＯＳトランジスタ２３６がバイアスされて、第４ＰＭＯＳトランジスタ２３６にはより少ない電流が流れる。従って、調整器回路２００は、第２ＮＭＯＳトランジスタ２１２のゲート電圧が、２０２における温度依存基準電圧ＶＲＥＦにほぼ等しくなるように安定化する。
【００７０】
第２ＮＭＯＳトランジスタ２１２がバイアスされて、第１ＮＭＯＳトランジスタ２１０よりも多くの電流の流れる場合、２３０における電圧が下がり、第３ＰＭＯＳトランジスタ２３４は、バイアスされて、より多くの電流を通過させる。２４６における電圧が上がる。また、第４ＰＭＯＳトランジスタ２３６は、バイアスされて、より少ない電流を通過させる。第４ＰＭＯＳトランジスタ２３６を通る電流が少なくなる場合は、温度依存出力電圧ＶＯＵＴと、第２ＮＭＯＳトランジスタ２１２のゲート電圧とが下がる。第２ＮＭＯＳトランジスタ２１２は、バイアスされて、より少ない電流を通過させる。このことは、２３０における電圧を上昇させる。２３０における電圧が高くなる場合は、第３ＰＭＯＳトランジスタ２３４がバイアスされて流れる電流が少なくなる。その結果、２４６における電圧が下がり、第４ＰＭＯＳトランジスタ２３６がバイアスされてより多くの電流が流れる。従って、調整器回路２００は、第２ＮＭＯＳトランジスタ２１２のゲート電圧によって、２０２における温度依存基準電圧ＶＲＥＦにほぼ等しくなるように安定化する。
【００７１】
一実施形態では、第１抵抗器２４２の抵抗値は、第２抵抗器２４４の抵抗値に等しく、温度依存出力電圧ＶＯＵＴは、温度依存基準電圧ＶＲＥＦのほぼ２倍である。一実施形態では、図４の温度依存基準回路１００は、１．８ボルトの電源電圧ＶＤＤを受け取る。１．８ボルトの電源電圧ＶＤＤは、昇圧されて２．９ボルトの電源電圧ＶＰＰを調整器回路２００に提供する。一実施形態では、温度依存基準回路１００は、０．８５〜１．００ボルト変動する温度依存基準電圧ＶＲＥＦを提供し、調整器回路２００は、１．７〜２．０ボルト変動する温度依存出力電圧ＶＯＵＴを提供する。
【００７２】
図６は、温度依存基準回路３００の一実施形態を示す図である。温度依存基準回路３００は、温度依存基準回路２２（図１に示す）および温度依存基準回路８４（図２に示す）に構成が類似している。温度依存基準回路３００は、３０２に、温度依存基準電圧ＶＲＥＦを提供する。温度が上がる場合は、３０２における温度依存基準電圧ＶＲＥＦが上がり、温度が下がる場合は、３０２における温度依存基準電圧ＶＲＥＦが下がる。
【００７３】
温度依存基準回路３００は、バンドギャップ基準回路３０４と、電流ミラー回路（電流ミラー）３０６と、差動アンプ３０８と、第１ＰＭＯＳトランジスタ３１０と、コンデンサ３１２と、第１抵抗器３１４と、第２ＰＭＯＳトランジスタ３１６と、第２抵抗器３１８とを備えている。バンドギャップ基準回路３０４は、温度に依存しない一定の入力電圧ＶＩＮを、３２０を介して、差動アンプ３０８の負の入力部に提供する。差動アンプ３０８の出力部は、３２２を介して、コンデンサ３１２の一方側、第１ＰＭＯＳトランジスタ３１０のゲート、および第２ＰＭＯＳトランジスタ３１６のゲートに電気的に結合されている。コンデンサ３１２の他方側は、３２４において、接地などの基準点に電気的に結合されている。
【００７４】
第１ＰＭＯＳトランジスタ３１０のドレイン−ソースパスの一方側は、３２６を介して、電流ミラー回路３０６と、第１抵抗器３１４と、差動アンプ３０８の正の入力部とに電気的に結合されている。第１抵抗器３１４の他方側は、３８２において、接地などの基準点に電気的に結合されている。第１ＰＭＯＳトランジスタ３１０のドレイン−ソースパスの他方側は、３３０を介して、電源電圧ＶＤＤに電気的に結合されている。第２ＰＭＯＳトランジスタ３１６の一方側は、３３０を介して、電源電圧ＶＤＤに電気的に結合されている。第２ＰＭＯＳトランジスタ３１６のドレイン−ソースパスの他方側は、３０２を介して、第２抵抗器３１８に電気的に結合されており、第２抵抗器３１８の他方側は、３３２において、接地などの基準点に電気的に結合されている。
【００７５】
バンドギャップ基準回路３０４は、第１バンドギャップ回路ＰＭＯＳトランジスタ３３４と、第２バンドギャップ回路ＰＭＯＳトランジスタ３３６と、第１バンドギャップ回路ＮＭＯＳトランジスタ３３８と、第２バンドギャップ回路ＮＭＯＳトランジスタ３４０と、第１ダイオード３４２と、第２ダイオード３４４と、第１バンドギャップ回路抵抗器３４６とを備えている。バンドギャップ基準回路３０４は、さらに、第３バンドギャップ回路ＰＭＯＳトランジスタ３４８と、第３ダイオード３５０と、第２バンドギャップ回路抵抗器３５２とを備えている。
【００７６】
第１バンドギャップ回路ＰＭＯＳトランジスタ３３４と、第２バンドギャップ回路ＰＭＯＳトランジスタ３３６とは、電流ミラーとして配置されている。第１バンドギャップ回路ＰＭＯＳトランジスタ３３４のゲートは、３５４を介して、第２バンドギャップ回路ＰＭＯＳトランジスタ３３６のゲート、第２バンドギャップ回路ＰＭＯＳトランジスタ３３６のドレイン−ソースパスの一方側、および第２バンドギャップ回路ＮＭＯＳトランジスタ３４０のドレイン−ソースパスの一方側とに電気的に結合されている。第２バンドギャップ回路ＰＭＯＳトランジスタ３３６のドレイン−ソースパスの他方側は、３５６を介して、電源電圧ＶＤＤに電気的に結合されている。第１バンドギャップ回路ＰＭＯＳトランジスタ３３４のドレイン−ソースパスの一方側は、３５６を介して、電源電圧ＶＤＤに電気的に結合されている。第１バンドギャップ回路ＰＭＯＳトランジスタ３３４のドレイン−ソースパスの他方側は、３５８を介して、第１バンドギャップ回路ＮＭＯＳトランジスタ３３８のゲート、第１バンドギャップ回路ＮＭＯＳトランジスタ３３８のドレイン−ソースパスの一方側、および第２バンドギャップ回路ＮＭＯＳトランジスタ３４０のゲートに電気的に結合されている。
【００７７】
第１バンドギャップ回路ＮＭＯＳトランジスタ３３８のドレイン−ソースパスの他方側は、３６０を介して、第１ダイオード３４２のアノードに電気的に結合されている。第２バンドギャップ回路ＮＭＯＳトランジスタ３４０のドレイン−ソースパスの他方側は、３６２を介して、第１バンドギャップ回路抵抗器３４６の一方側に電気的に結合されている。第１バンドギャップ回路抵抗器２４６の他方側は、３６４を介して、第２ダイオード３４４に電気的に結合されている。
第１ダイオード３４２のカソードは、３６６を介して、第２ダイオード３４４のカソード、および接地などの基準点に電気的に結合されている。
【００７８】
第３バンドギャップ回路ＰＭＯＳトランジスタ３４８は、第１バンドギャップ回路ＰＭＯＳトランジスタ３３４と第２バンドギャップ回路ＰＭＯＳトランジスタ３３６とを含む電流ミラー中に配置されている。第３ミラー回路ＰＭＯＳトランジスタ３４８のゲートは、３５４を介して、第１バンドギャップ回路ＰＭＯＳトランジスタ３３４のゲート、および第２バンドギャップ回路ＰＭＯＳトランジスタ３３６のゲートに電気的に結合されている。さらに、第３バンドギャップ回路ＰＭＯＳトランジスタ３４８のドレイン−ソースパスの一方側は、３５６を介して、電源電圧ＶＤＤに電気的に結合されている。第３バンドギャップ回路ＰＭＯＳトランジスタ３４８のドレイン−ソースパスの他方側は、３２０を介して、第２バンドギャップ回路抵抗器３５２の一方側、および差動アンプ３０８の負の入力部に電気的に結合されている。第２バンドギャップ回路抵抗器３５２の他方側は、３６８を介して、第３ダイオード３５０のアノードに電気的に結合されており、第３ダイオード３５０のカソードは、３７０において、接地などの基準点に電気的に結合されている。
【００７９】
電流ミラー回路３０６は、ミラー回路ＰＭＯＳトランジスタ３７２と、第１ミラー回路ＮＭＯＳトランジスタ３７４と、第２ミラー回路ＮＭＯＳトランジスタ３７６とを備えている。ミラー回路ＰＭＯＳトランジスタ３７２は、第１バンドギャップ回路ＰＭＯＳトランジスタ３３４と第２バンドギャップ回路ＰＭＯＳトランジスタ３３６とを含む電流ミラー中に配置されている。ミラー回路ＰＭＯＳトランジスタ３７２のゲートは、３５４を介して、第１バンドギャップ回路ＰＭＯＳトランジスタ３３４のゲート、および第２バンドギャップ回路ＰＭＯＳトランジスタ３３６のゲートに電気的に結合されている。
さらに、ミラー回路ＰＭＯＳトランジスタ３７２のドレイン−ソースパスの一方側は、３５６を介して、電源電圧ＶＤＤに電気的に結合されている。
【００８０】
ミラー回路ＰＭＯＳトランジスタ３７２のドレイン−ソースパスの他方側は、３７８を介して、第１ミラー回路ＮＭＯＳトランジスタ３７４のゲート、第１ミラー回路ＮＭＯＳトランジスタ３７４のドレイン−ソースパスの一方側、および第２ミラー回路ＮＭＯＳトランジスタ３７６のゲートに電気的に結合されている。第１ミラー回路ＮＭＯＳトランジスタ３７４のドレイン−ソースパスの他方側は、３８０において、接地などの基準点に電気的に結合されている。第２ミラー回路ＮＭＯＳトランジスタ３７６のドレイン−ソースパスの一方側は、３８２において、接地などの基準点に電気的に結合されており、第２ミラー回路ＮＭＯＳトランジスタ３７６のドレイン−ソースパスの他方側は、３２６を介して、第１ＰＭＯＳトランジスタ３１０、第１抵抗器３１４、および差動アンプ３０８の正の入力部に電気的に結合されている。
【００８１】
バンドギャップ基準回路３０４では、第２バンドギャップ回路ＰＭＯＳトランジスタ３３６は、バイアスされて、電源電圧ＶＤＤからのバンドギャップ基準電流ＩＢＧＲを第２バンドギャップ回路ＮＭＯＳトランジスタ３４０へ流す。バンドギャップ基準電流ＩＢＧＲは、第２バンドギャップ回路ＮＭＯＳトランジスタ３４０と、第１バンドギャップ回路抵抗器３４６と、第２ダイオード３４４とを通って、３６６における基準点へ流れる。第１バンドギャップ回路ＰＭＯＳトランジスタ３３４は、バイアスされて、ミラー電流を通過させる。ミラー電流の値は、バンドギャップ基準電流ＩＢＧＲの値とほぼ等しい。ミラー電流は、電源電圧ＶＤＤから流れ、第１バンドギャップ回路ＰＭＯＳトランジスタ３３４と、第１バンドギャップ回路ＮＭＯＳトランジスタ３３８と、第１ダイオード３４２とを通り、３６６における基準点へ流れる。
【００８２】
バンドギャップ基準電流ＩＢＧＲは、温度の上昇に伴って増大し、温度の下降に伴って減少する温度依存電流である。バンドギャップ基準電流ＩＢＧＲは、Ｖ＝ｋＴ／ｑの関数として変化する。ただし、ｋはボルツマンの定数、Ｔは温度、ｑは電子の変化である。温度が上がる場合は、第２ダイオード３４４の電圧が下がり、その結果、バンドギャップ基準電流ＩＢＧＲが増大する。一方、温度が下がる場合は、第２ダイオード３４４の電圧が上がり、その結果、バンドギャップ基準電流ＩＢＧＲが減少する。
【００８３】
第３バンドギャップ回路ＰＭＯＳトランジスタ３４８は、バイアスされて、値がバンドギャップ基準電流ＩＢＧＲとほぼ等しいミラー電流が流れる。このミラー電流は、電源電圧ＶＤＤから第３バンドギャップ回路ＰＭＯＳトランジスタ３４８と、第２バンドギャップ回路ｉ抵抗器３５２と、第３ダイオード３５０とを通って流れる。第１ダイオード３４２、第２ダイオード３４４および第３ダイオード３５０は、ほぼ同じ電圧対温度スロープとなるように熱に関する点では同じ性質を有しており、３２０における入力電圧ＶＩＮは、温度に対してほぼ一定である。温度が上がる場合、第３ダイオード３５０の電圧の低下は、バンドギャップ基準電流ＩＢＧＲの増大と、第２バンドギャップ回路抵抗器３５２の電圧の上昇とによってオフセットされる。一方、温度が下がる場合、第３ダイオード３５０の電圧の上昇は、バンドギャップ基準電流ＩＢＧＲの減少と、第２バンドギャップ回路抵抗器３５２の電圧の下降とによってオフセットされる。バンドギャップ基準回路３０４は、温度に依存していない一定の入力電圧ＶＩＮを、３２０を介して、差動アンプ３０８の負の入力部に提供する。
【００８４】
電流ミラー回路３０６は、第２ミラー回路ＮＭＯＳトランジスタ３７６を介して、温度依存電流ＩＴＤを提供する。ミラー回路ＰＭＯＳトランジスタ３７２は、バイアスされて、値がバンドギャップ基準電流ＩＢＧＲとほぼ等しいミラー電流を通過させる。ミラー電流は、電源電圧ＶＤＤから、ミラー回路ＰＭＯＳトランジスタ３７２と、第１ミラー回路ＮＭＯＳトランジスタ３７４とを通って、３８０における基準点へ流れる。第１ミラー回路ＮＭＯＳトランジスタ３７４を通る電流は、第２ミラー回路ＮＭＯＳトランジスタ３７６によって鏡面反射される。温度依存電流ＩＴＤは、バンドギャップ基準電流ＩＢＧＲに直接関連しており、温度が上がると増大し、温度が下がると減少する。
【００８５】
差動アンプ３０８は、３２０を介して入力電圧ＶＩＮを受け取り、第１ＰＭＯＳトランジスタ３１０および第２ＰＭＯＳトランジスタ３１６をスイッチオンする出力電圧を、３２２を介して出力する。電流Ｉ１は、第１ＰＭＯＳトランジスタ３１０を流れ、第１抵抗器３１４を流れるほぼ一定の電流ＩＣＣと、温度依存電流ＩＴＤとに分かれる。第１ＰＭＯＳトランジスタ３１０のドレインと、差動アンプ３０８の正の入力部とにおける電圧は、ほぼ一定の入力電圧ＶＩＮの値となるように、差動アンプ３０８によって調整されている。コンデンサ３１２は、差動アンプ３０８の出力部から、第１ＰＭＯＳトランジスタ３１０のゲートまで、および、差動アンプ３０８の正の入力部に戻るまでのフィードバックループを安定化する。
【００８６】
電流Ｉ１は、定電流ＩＣＣと、温度依存電流ＩＴＤとの合計に等しい。第１抵抗器３１４は、定電流ＩＣＣを生成する定電流源を構成するものである。定電流ＩＣＣは、第１抵抗器３１４の抵抗値によって割り算された入力電圧ＶＩＮの値に等しい。バンドギャップ基準回路３０４および電流ミラー回路３０６は、温度依存電流ＩＴＤを生成する温度依存電流源を構成するものである。温度が上がる場合は、温度依存電流ＩＴＤが増大し、温度が下がる場合は、温度依存電流ＩＴＤが減少する。
【００８７】
第１ＰＭＯＳトランジスタ３１０を通る電流Ｉ１は、第２ＰＭＯＳトランジスタ３１６を通る電流Ｉ２として鏡面反射されている。電流Ｉ２は、電流Ｉ１にほぼ等しく、電流Ｉ２は、第２ＰＭＯＳトランジスタ３１６と、第２抵抗器３１８とを通って、３０２に温度依存出力電圧ＶＲＥＦを出力する。基準点が３３２において接地されている場合は、電流Ｉ２に第２抵抗器３１８の抵抗値を掛け算すると３０２における温度依存出力電圧ＶＲＥＦに等しくなる。
【００８８】
操作時に、温度が上がる場合、温度依存電流ＩＴＤは増大する。このことにより、電流Ｉ１・Ｉ２が増大し、３０２における温度依存出力電圧ＶＲＥＦが上がる。温度が下がる場合、温度依存電流ＩＴＤは減少する。このことにより、電流Ｉ１・Ｉ２が減少し、３０２における温度依存出力電圧ＶＲＥＦが下がる。温度依存基準電圧ＶＲＥＦの電圧対温度スロープは、第２抵抗器３１８の抵抗値を設定することにより規定される。温度依存基準電圧ＶＲＥＦの電圧レベルは、第１抵抗器３１４の抵抗値を設定することにより規定される。
【００８９】
第１抵抗器３１４および第２抵抗器３１８は、温度依存基準電圧ＶＲＥＦの電圧レベルおよび電圧対温度スロープを規定するように構成されている可変抵抗器である。第２抵抗器３１８の抵抗値は、温度依存基準電圧ＶＲＥＦのスロープを規定する。スロープは、温度依存基準電圧ＶＲＥＦの電圧レベルも変更する。次に、第１抵抗器３１４の抵抗値は、温度依存基準電圧ＶＲＥＦの電圧レベルを規定するように構成されている。温度依存基準電圧ＶＲＥＦの電圧対温度スロープおよび電圧レベルは、第２抵抗器３１８および第１抵抗器３１４を介して別々に規定される。
【００９０】
一実施形態では、第１抵抗器３１４が、直列接続された複数の抵抗器を備え、複数の抵抗器の各々を、抵抗値を生成するために選択または短絡することができる。一実施形態では、第２抵抗器３１８が、直列接続された複数の抵抗器を備え、複数の抵抗器の各々を、抵抗値を生成するために選択または短絡することができる。一実施形態では、第１抵抗器３１４は、デジタル可変抵抗器である。一実施形態では、第２抵抗器３１８は、デジタル可変抵抗器である。
【００９１】
温度依存基準電圧ＶＲＥＦのスロープおよび電圧レベルを、回路の必要性を満たすように規定することができる。一実施形態では、温度依存基準電圧ＶＲＥＦのスロープおよび電圧レベルは、ＲＡＭにおける遅延チェーンに対する供給電圧として使用される、調整された、温度依存出力電圧ＶＯＵＴを提供するように規定されている。遅延チェーンの速度は、ＲＡＭ機能が温度に対して信頼できるものであることを確実にするため、温度依存出力電圧ＶＯＵＴを介して、温度に対して一定に、例えば、温度に依存しないようにすることができる。温度依存基準電圧ＶＲＥＦの電圧レベルは、電力を節約するために、別々に規定することができる。一方、温度依存基準電圧ＶＲＥＦのスロープは、温度独立遅延チェーンを提供するように規定できる。
【００９２】
本願では具体的な実施形態について図示し、説明してきたが、当業者には、様々な代替のおよび／または均等の実施が、本発明の範囲に反することなく、図示し説明してきた具体的な実施形態に取ってかわってもよいことが明らかであろう。この出願は、本願で説明した具体的な実施形態の任意の応用および変化形を含む物とする。したがって、本発明は、請求項およびその均等物のみによって制限されている。
【図面の簡単な説明】
【００９３】
【図１】本発明の電子システムの一実施形態を示すブロック図である。
【図２】調整器およびＲＡＭを備える本発明の電子システムの一実施形態を示すブロック図である。
【図３】メモリセルのアレイにおけるメモリセルの一実施形態を示す図である。
【図４】温度依存基準回路の一実施形態を示す図である。
【図５】調整器回路の一実施形態を示す図である。
【図６】バンドギャップ基準回路と電流ミラー回路とを備える温度依存基準回路の一実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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