(57)【要約】【課題】  レジストポイズニング対策の技術を提供することである。【解決手段】  レジスト膜が用いられて構成された素子であって、  前記レジスト膜が設けられる下側に、Ｃを構成元素としたＣ含有膜４と、Ｎを構成元素としたＮ含有膜６とが設けられてなり、  前記Ｃ含有膜の構成成分と前記Ｎ含有膜の構成成分との反応を阻止するバリア層５が構成され、  前記バリア層５は、その厚さが２０ｎｍ以上であって、かつ、Ｃ含有濃度が１０原子％未満である。【選択図】    図２
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【特許請求の範囲】
【請求項１】
レジスト膜が用いられて構成された素子であって、
前記レジスト膜が設けられる下側に、Ｃを構成元素としたＣ含有膜と、Ｎを構成元素としたＮ含有膜とが設けられ、
前記Ｃ含有膜の構成成分と前記Ｎ含有膜の構成成分との反応を阻止するバリア層が構成されてなり、
前記バリア層は、そのＣ含有濃度が１０原子％未満であって、かつ、その厚さが２０ｎｍ以上である
ことを特徴とする素子。
【請求項２】
配線膜が構成された半導体素子であって、
配線膜の下側に、Ｃを構成元素とした絶縁性のＣ含有膜と、Ｎを構成元素とした絶縁性のＮ含有膜とが設けられ、
前記Ｃ含有膜の構成成分と前記Ｎ含有膜の構成成分との反応を阻止するバリア層が構成されてなり、
前記バリア層は、そのＣ含有濃度が１０原子％未満であって、かつ、その厚さが２０ｎｍ以上である
ことを特徴とする素子。
【請求項３】
レジスト膜が用いられて構成された半導体素子であって、
前記レジスト膜が設けられる下側に、Ｃを構成元素としたＣ含有膜と、Ｎを構成元素としたＮ含有膜とが設けられ、
前記Ｃ含有膜と前記Ｎ含有膜との境界部にバリア層が設けられてなり、
前記バリア層は、そのＣ含有濃度が１０原子％未満であって、かつ、その厚さが２０ｎｍ以上である
ことを特徴とする素子。
【請求項４】
配線膜が構成された半導体素子であって、
配線膜の下側に、Ｃを構成元素とした絶縁性のＣ含有膜と、Ｎを構成元素とした絶縁性のＮ含有膜とが設けられ、
前記Ｃ含有膜と前記Ｎ含有膜との境界部にバリア層が設けられてなり、
前記バリア層は、そのＣ含有濃度が１０原子％未満であって、かつ、その厚さが２０ｎｍ以上である
ことを特徴とする素子。
【請求項５】
Ｃ含有膜が少なくともＳｉ，Ｏ，Ｃを構成元素とする膜であり、Ｎ含有膜が少なくともＳｉ，Ｏ，Ｎを構成元素とする膜であることを特徴とする請求項１〜請求項４いずれかの素子。
【請求項６】
バリア層は、そのＣ含有濃度が前記Ｃ含有膜のＣ含有濃度より少ない層であることを特徴とする請求項１〜請求項５いずれかの素子。
【請求項７】
バリア層は、改質処理によって前記Ｃ含有膜における少なくとも一部の領域におけるＣ含有濃度が低下せしめられてなるＣ含有減少層であることを特徴とする請求項１〜請求項６いずれかの素子。
【請求項８】
バリア層は、そのＣ含有濃度が前記Ｃ含有膜のＣ含有濃度より少ない膜が設けられたものであることを特徴とする請求項１〜請求項６いずれかの素子。
【請求項９】
バリア層のＣ含有濃度が０〜前記Ｃ含有膜のＣ含有濃度の７０％であるように構成されてなることを特徴とする請求項１〜請求項８いずれかの素子。
【請求項１０】
バリア層はレジストポイズニングを改善する為のものであることを特徴とする請求項１〜請求項９いずれかの素子。
【請求項１１】
Ｃを構成元素としたＣ含有膜を成膜するＣ含有膜成膜工程と、
前記Ｃ含有膜成膜工程の後、該Ｃ含有膜の表面を処理して表面層のＣ含有濃度を低下せしめ、そのＣ含有濃度が１０原子％未満の領域を２０ｎｍ以上の厚さ形成する表面処理工程と、
前記表面処理工程の後、Ｎ含有膜を成膜するＮ含有膜成膜工程と、
前記Ｎ含有膜成膜工程の後、レジスト膜を設けるレジスト膜成膜工程
とを具備することを特徴とする素子製造方法。
【請求項１２】
表面処理工程が化学的手段による表面処理工程であることを特徴とする請求項１１の素子製造方法。
【請求項１３】
表面処理工程が物理的手段による表面処理工程であることを特徴とする請求項１１の素子製造方法。
【請求項１４】
表面処理工程が物理化学的手段による表面処理工程であることを特徴とする請求項１１の素子製造方法。
【請求項１５】
Ｃを構成元素としたＣ含有膜を成膜するＣ含有膜成膜工程と、
前記Ｃ含有膜成膜工程の後、Ｃ含有濃度が１０原子％未満で、厚さが２０ｎｍ以上のバリア膜を設けるバリア膜成膜工程と、
前記バリア膜成膜工程の後、Ｎ含有膜を成膜するＮ含有膜成膜工程と、
前記Ｎ含有膜成膜工程の後、レジスト膜を設けるレジスト膜成膜工程
とを具備することを特徴とする素子製造方法。
【請求項１６】
Ｃ含有膜とＮ含有膜との間の膜のＣ含有濃度は０〜前記Ｃ含有膜のＣ含有濃度の７０％であるように構成されてなることを特徴とする請求項１１〜請求項１５いずれかの素子製造方法。
【請求項１７】
請求項１〜請求項１０いずれかの素子を製造する方法であることを特徴とする請求項１１〜請求項１６いずれかの素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体素子に関する。特に、レジストを用いて所定のパターンが構成された半導体素子に関する。例えば、半導体素子に所定の配線膜、或いはその他の領域を設ける為、レジスト膜を設けて加工するに際して、レジストポイズニングが起き難いものとする技術に関する。
【背景技術】
【０００２】
例えば、半導体素子（装置）の製造工程（配線形成工程）は、例えば絶縁膜に凹条溝を形成し、この凹条溝に銅などの金属導体材料が埋められる。この凹条溝の形成には、レジスト膜を用いたリソグラフィー技術が採用される。
【０００３】
このようなリソグラフィープロセスにおいて、従来から、レジストポイズニングを如何に抑制するかが大きな課題となっている。すなわち、レジストポイズニングが現れると、リソグラフィープロセスで形成されたパターンは設計通りのものとならず、得られた半導体素子は不良品となってしまう。従って、レジスト膜のパターンを高精度なものにすることは非常に大事である。
【０００４】
このような観点から、従来からも、レジストポイズニング対策が考えられている。例えば、レジスト膜が設けられる絶縁膜を酸化性プラズマ処理することが提案されている。或いは、酸化性ＷＥＴ処理することが提案されている。又は、ＵＶ照射することが提案されている。すなわち、これ等の表面処理を行ってから、この表面処理膜上にレジスト膜が設けられている。
【特許文献１】ＵＳ２００２/００９０８２２Ａ１
【特許文献２】ＵＳ２００２/０１２７８７６Ａ１
【特許文献３】ＵＳ２００２/０１１１０１７Ａ１
【特許文献４】ＵＳ６３１９８０９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
さて、上記のような表面処理がなされた絶縁膜上にレジスト膜が塗布された場合、本来ならば、レジストポイズニングは現れない筈である。
【０００６】
しかしながら、絶縁膜に表面処理がなされた場合でも、現実には、レジストポイズニングが現れていた。
【０００７】
従って、本発明が解決しようとする課題は、レジストポイズニング対策の技術を提供することである。
【課題を解決するための手段】
【０００８】
さて、表面処理がなされた場合でも、レジストポイズニングが現れている場合を子細に検討して行った。その結果、レジストポイズニングが現れて不良品となった半導体素子は、絶縁膜に対する表面処理を行ってからレジスト膜のパターニングに至る迄の時間が長い場合に起きていることに気付いた。すなわち、短時間の中にレジスト膜のパターニングが行なわれている場合には、レジストポイズニングの問題は起きていなかった。
【０００９】
そこで、レジスト膜をパターニングする迄の時間によってレジストポイズニングが如何に変動するかを調べてみた。すなわち、絶縁膜を酸化性プラズマ処理してから一定時間放置した後、この上に塗られたレジスト膜を露光・現像し、所定のパターンが形成されているか否か、即ち、レジストポイズニングが認められたか否かを調べた。その結果を図１に示す。
これによれば、時間の経過に伴って欠陥密度（レジストポイズニングの数）が増大していることが判る。
従って、レジストポイズニングは、絶縁膜の表面状況のみによって決まるものでは無く、寧ろ、その内部の特性によって起きるのでは無いかとの知見を得るに至った。
【００１０】
そこで、本発明者による検討が鋭意押し進められて行った。その結果、次のことが判るに至った。
先ず、第１に、配線の下側には一つの絶縁膜が設けられていると言うのでは無く、複数種の絶縁膜が設けられている。例えば、一般的には、レジスト膜が塗布されるＳｉ，Ｏ，Ｎを構成元素とする絶縁膜の下層に、Ｓｉ，Ｏ，Ｃを構成元素とする絶縁膜が設けられている。
そして、不思議な事に、上記において、下層のＳｉ，Ｏ，Ｃを構成元素とする絶縁膜が無い場合には、長い時間が過ぎても、レジストポイズニングの現象は認められなかった。
又、Ｓｉ，Ｏ，Ｎを構成元素とする絶縁膜が無い場合、即ち、Ｓｉ，Ｏ，Ｃを構成元素とする絶縁膜上に、直接、レジスト膜が設けられた場合も、長い時間が過ぎても、レジストポイズニングの現象は認められなかった。
すなわち、Ｓｉ，Ｏ，Ｃを構成元素とするＳｉ−Ｏ−Ｃ絶縁膜の上にＳｉ，Ｏ，Ｎを構成元素とするＳｉ−Ｏ−Ｎ絶縁膜が設けられ、この上にレジスト膜が設けられた場合に、レジストポイズニング現象が起きることを見出すに至った。
【００１１】
このようなことから、本発明者は、レジストポイズニングの問題は、Ｓｉ−Ｏ−Ｎ絶縁膜の表面特性によって決まると言うよりも、寧ろ、Ｓｉ−Ｏ−Ｃ絶縁膜とＳｉ−Ｏ−Ｎ絶縁膜との間において反応が起こり、その結果による生成物によってレジストポイズニングが起きるのであろうとの啓示を得るに至った。
【００１２】
そこで、Ｓｉ−Ｏ−Ｃ絶縁膜とＳｉ−Ｏ−Ｎ絶縁膜との間に中間膜を設けてみた。例えば、ＳｉＯ膜を設けた。その結果、驚くべきことに、レジスト膜をパターニングする迄に長い時間が経過していても、レジストポイズニングは認められなかった。
【００１３】
上記事実に基づいて本発明が達成されたものである。
【００１４】
すなわち、前記の課題は、レジスト膜が用いられて構成された素子であって、
前記レジスト膜が設けられる下側に、Ｃを構成元素としたＣ含有膜と、Ｎを構成元素としたＮ含有膜とが設けられ、
前記Ｃ含有膜の構成成分と前記Ｎ含有膜の構成成分との反応を阻止するバリア層が構成されてなり、
前記バリア層は、そのＣ含有濃度が１０原子％未満であって、かつ、その厚さが２０ｎｍ以上である
ことを特徴とする素子によって解決される。
【００１５】
又、配線膜が構成された半導体素子であって、
配線膜の下側に、Ｃを構成元素とした絶縁性のＣ含有膜と、Ｎを構成元素とした絶縁性のＮ含有膜とが設けられ、
前記Ｃ含有膜の構成成分と前記Ｎ含有膜の構成成分との反応を阻止するバリア層が構成されてなり、
前記バリア層は、そのＣ含有濃度が１０原子％未満であって、かつ、その厚さが２０ｎｍ以上である
ことを特徴とする素子によって解決される。
【００１６】
又、レジスト膜が用いられて構成された半導体素子であって、
前記レジスト膜が設けられる下側に、Ｃを構成元素としたＣ含有膜と、Ｎを構成元素としたＮ含有膜とが設けられ、
前記Ｃ含有膜と前記Ｎ含有膜との境界部にバリア層が設けられてなり、
前記バリア層は、そのＣ含有濃度が１０原子％未満であって、かつ、その厚さが２０ｎｍ以上である
ことを特徴とする素子によって解決される。
【００１７】
又、配線膜が構成された半導体素子であって、
配線膜の下側に、Ｃを構成元素とした絶縁性のＣ含有膜と、Ｎを構成元素とした絶縁性のＮ含有膜とが設けられ、
前記Ｃ含有膜と前記Ｎ含有膜との境界部にバリア層が設けられてなり、
前記バリア層は、そのＣ含有濃度が１０原子％未満であって、かつ、その厚さが２０ｎｍ以上である
ことを特徴とする素子によって解決される。
【００１８】
上記本発明において、バリア層は、そのＣ含有濃度が１０原子％未満である。すなわち、１０原子％を超えてＣ含有濃度が高い場合には、バリア効果が得られず、本発明の目的が達成できない。尚、Ｃ含有濃度は、好ましくは、８原子％以下である。更に好ましくは、６原子％以下である。より一層好ましくは５原子％以下である。更に一層好ましくは２原子％以下である。勿論、実質上Ｃを含まない場合は更に好ましい。更に、バリア層は、そのＣ含有濃度が前記Ｃ含有膜のＣ含有濃度より少ない層である。
【００１９】
又、バリア層の厚さは、２０ｎｍ以上である。好ましくは、２５ｎｍ以上である。更に好ましくは、３０ｎｍ以上である。すなわち、２０ｎｍより薄い場合には、バリア効果が得られず、本発明の目的が達成できない。そして、バリア層は、バリア効果の観点からは、厚い方が好ましい。つまり、バリア効果の点からは、厚さに上限は無い。しかしながら、例えば半導体素子と言う観点から考えると、即ち、配線容量の増大や加工性から考えると、厚さは５０ｎｍ以下が好ましい。更に好ましくは４５ｎｍ以下である。更に一層好ましくは４０ｎｍ以下である。
【００２０】
上記特徴のバリア層は、例えば表面改質処理によって得られる。すなわち、Ｃ含有膜を改質処理し、これによってＣ含有膜における少なくとも一部の領域（表面層）におけるＣ含有濃度が低下せしめられてなるＣ含有減少層である。或いは、元々、そのＣ含有濃度が少ない膜をＣ含有膜の上に設けても良い。前記技術の単独が用いられても、併用されても良い。尚、Ｃ含有膜のＣ含有濃度より少ないとは、好ましくは、Ｃ含有膜のＣ含有濃度の７０％以下である。より好ましくは５０％以下である。更には２０％以下である。
【００２１】
本発明において、Ｃ含有膜は、例えばＳｉ，Ｏ，Ｃを構成元素とする膜であり、Ｎ含有膜は、例えばＳｉ，Ｏ，Ｎを構成元素とする膜である。
【００２２】
又、前記の課題は、Ｃを構成元素としたＣ含有膜を成膜するＣ含有膜成膜工程と、
前記Ｃ含有膜成膜工程の後、該Ｃ含有膜の表面を処理して表面層のＣ含有濃度を低下せしめ、そのＣ含有濃度が１０原子％未満の領域を２０ｎｍ以上の厚さ形成する表面処理工程と、
前記表面処理工程の後、Ｎ含有膜を成膜するＮ含有膜成膜工程と、
前記Ｎ含有膜成膜工程の後、レジスト膜を設けるレジスト膜成膜工程
とを具備することを特徴とする素子製造方法によって解決される。
【００２３】
又、Ｃを構成元素としたＣ含有膜を成膜するＣ含有膜成膜工程と、
前記Ｃ含有膜成膜工程の後、該Ｃ含有膜の表面を化学的に処理して表面層のＣ含有濃度を低下せしめ、そのＣ含有濃度が１０原子％未満の領域を２０ｎｍ以上の厚さ形成する表面処理工程と、
前記表面処理工程の後、Ｎ含有膜を成膜するＮ含有膜成膜工程と、
前記Ｎ含有膜成膜工程の後、レジスト膜を設けるレジスト膜成膜工程
とを具備することを特徴とする素子製造方法によって解決される。
【００２４】
又、Ｃを構成元素としたＣ含有膜を成膜するＣ含有膜成膜工程と、
前記Ｃ含有膜成膜工程の後、該Ｃ含有膜の表面を物理的に処理して表面層のＣ含有濃度を低下せしめ、そのＣ含有濃度が１０原子％未満の領域を２０ｎｍ以上の厚さ形成する表面処理工程と、
前記表面処理工程の後、Ｎ含有膜を成膜するＮ含有膜成膜工程と、
前記Ｎ含有膜成膜工程の後、レジスト膜を設けるレジスト膜成膜工程
とを具備することを特徴とする素子製造方法によって解決される。
【００２５】
又、Ｃを構成元素としたＣ含有膜を成膜するＣ含有膜成膜工程と、
前記Ｃ含有膜成膜工程の後、該Ｃ含有膜の表面を物理化学的に処理して表面層のＣ含有濃度を低下せしめ、そのＣ含有濃度が１０原子％未満の領域を２０ｎｍ以上の厚さ形成する表面処理工程と、
前記表面処理工程の後、Ｎ含有膜を成膜するＮ含有膜成膜工程と、
前記Ｎ含有膜成膜工程の後、レジスト膜を設けるレジスト膜成膜工程
とを具備することを特徴とする素子製造方法によって解決される。
【００２６】
又、Ｃを構成元素としたＣ含有膜を成膜するＣ含有膜成膜工程と、
前記Ｃ含有膜成膜工程の後、Ｃ含有濃度が１０原子％未満で、厚さが２０ｎｍ以上のバリア膜を設けるバリア膜成膜工程と、
前記バリア膜成膜工程の後、Ｎ含有膜を成膜するＮ含有膜成膜工程と、
前記Ｎ含有膜成膜工程の後、レジスト膜を設けるレジスト膜成膜工程
とを具備することを特徴とする素子製造方法によって解決される。
【００２７】
そして、上記特徴の素子が上記の製造方法によって得られる。
【発明の効果】
【００２８】
本発明によれば、レジストポイズニングの発生を大幅に抑制できた。
特に、時間が経過してレジストのパターニングを行なっても、レジストポイズニングが発生せず、例えば半導体素子の製造に対する制約が緩和される。
【発明を実施するための最良の形態】
【００２９】
本発明の素子は、レジスト膜が用いられて構成された素子である。特に、配線膜が構成された素子である。素子は、特に、半導体素子である。そして、前記レジスト膜が設けられる下側（或いは、配線膜の下側）に、Ｃを構成元素としたＣ含有膜と、Ｎを構成元素としたＮ含有膜とが設けられている。これ等の膜は、例えば絶縁性のものである。更に詳しく言うと、Ｎ含有膜は、Ｓｉ，Ｏ，Ｎを構成元素（主要構成元素）とするＳｉ−Ｏ−Ｎ系の膜である。この膜は、例えばＳｉ含有濃度が２０〜４０原子％、Ｏ含有濃度が５０〜７７原子％、Ｎ含有濃度が１０原子％以下である。尚、これ等の元素の他にもＨ，Ｆ等が含まれる場合もある。Ｃ含有膜は、Ｓｉ，Ｏ，Ｃを構成元素（主要構成元素）とするＳｉ−Ｏ−Ｃ系の膜である。この膜は、例えばＳｉ含有濃度が１０〜３０原子％、Ｏ含有濃度が１５〜３５原子％、Ｃ含有濃度が１５〜４０原子％、Ｈ含有濃度が０〜４０原子％である。場合によっては、Ｆが含まれる場合も有る。Ｃ含有膜とＮ含有膜との間（境界部）にはバリア層が設けられている。バリア層は、前記膜の構成成分同士の反応を阻止する（妨げる）役割を奏する。バリア層は、その厚さが２０ｎｍ以上である。好ましくは、２５ｎｍ以上である。更に好ましくは、３０ｎｍ以上である。すなわち、２０ｎｍより薄い場合には、バリア効果が得られず、本発明の目的が達成できない。バリア層は、バリア効果の観点からは、厚い方が好ましい。つまり、バリア効果の点からは、厚さに上限は無い。しかしながら、例えば半導体素子と言う観点から考えると、即ち、配線容量の増大や加工性から考えると、厚さは５０ｎｍ以下が好ましい。更に好ましくは４５ｎｍ以下である。更に一層好ましくは４０ｎｍ以下である。このような厚さのバリア層は、そのＣ含有濃度が１０原子％未満でなければ、バリア効果を奏することが出来ない。すなわち、１０原子％を超えてＣ含有濃度が高い場合には、バリア効果が得られず、本発明の目的が達成できない。尚、Ｃ含有濃度は、好ましくは、８原子％以下である。更に好ましくは、６原子％以下である。より一層好ましくは５原子％以下である。更に一層好ましくは２原子％以下である。勿論、実質上Ｃを含まない場合は更に好ましい。更に、バリア層は、そのＣ含有濃度が前記Ｃ含有膜のＣ含有濃度より少ない層である。例えば、Ｃ含有膜のＣ含有濃度の７０％以下である。より好ましくは５０％以下である。更には２０％以下である。このようなバリア層は、例えば表面改質処理によって得られる。すなわち、Ｃ含有膜を改質処理し、これによってＣ含有膜における少なくとも一部の領域（表面層）におけるＣ含有濃度が低下せしめられる。或いは、元々、そのＣ含有濃度が少ない膜がＣ含有膜の上に設けられても良い。各々単独の技術が用いられても、併用されても良い。そして、バリア層はレジストポイズニングを改善する為のものである。
【００３０】
又、本発明は素子製造方法である。特に、上記構成を有する素子（半導体素子）の製造方法である。そして、Ｃを構成元素としたＣ含有膜を成膜するＣ含有膜成膜工程を有する。前記Ｃ含有膜成膜工程の後、該Ｃ含有膜の表面を処理して表面層のＣ含有濃度を低下せしめ、厚さが２０ｎｍ以上に亘ってＣ含有濃度が１０原子％未満の領域を形成する表面処理工程を有する。前記表面処理工程の後、Ｎ含有膜を成膜するＮ含有膜成膜工程を有する。前記Ｎ含有膜成膜工程の後、レジスト膜を設けるレジスト膜成膜工程を有する。表面処理工程は化学的手段による場合、物理的手段による場合、或いは物理化学的手段による場合が考えられる。又、表面処理技術を用いずとも、Ｃ含有膜成膜工程の後、Ｃ含有濃度が１０原子％未満で、厚さが２０ｎｍ以上のバリア膜を設けることも考えられる。どのような手法を採用するかは、条件を適宜考慮して決めれば良い。
【００３１】
以下、更に具体的に説明する。
【００３２】
［実施例１］
図２は本発明の半導体素子の要部概略断面図である。
図２中、１はＳｉ基板、２はＳｉ基板１上に設けられた５００ｎｍ厚のｐ−ＳｉＯ（Ｎ含有）膜、３はｐ−ＳｉＯ膜２上に設けられた５０ｎｍ厚のｐ−ＳｉＣＮ膜、４はｐ−ＳｉＣＮ膜３上に設けられた２５０ｎｍ厚のｐ−ＳｉＯ（Ｃ含有）膜、５はＣ含有ｐ−ＳｉＯ膜４の上層部におけるＣ含有量が少ない（殆ど無い）３０ｎｍ厚のＳｉＯ膜（バリア膜）、６はＳｉＯ膜５上に設けられた１００ｎｍ厚のｐ−ＳｉＯ（Ｎ含有）膜である。
【００３３】
上記構成の多層膜は、次のようにして構成された。尚、各々の膜はＣＶＤ（化学気相成長方法）により成膜された。以下に、その成膜条件を示す。
【００３４】
［ＳｉＯ膜２成膜条件］
成膜ガス（流量：ｓｃｃｍ）；ＳｉＨ４（５５０）／Ｎ２Ｏ（１００００）
基板温度；４００℃
高周波印加電力；５２５Ｗ
チャンバー内圧；２．７Ｔｏｒｒ
時間；２８．３秒
【００３５】
［ＳｉＣＮ膜３成膜条件］
成膜ガス（流量：ｓｃｃｍ）；ＨＳｉ（ＣＨ3）3（１７５）／ＮＨ3（３３０）／Ｈｅ（４７０）
基板温度；３３５℃
高周波印加電力；４６０Ｗ
チャンバー内圧；３Ｔｏｒｒ
時間；２６秒
【００３６】
［ＳｉＯ（Ｃ含有）膜（Ｓｉ−Ｏ−Ｃ膜）４成膜条件］
成膜ガス（流量：ｓｃｃｍ）；ＨＳｉ（ＣＨ3）3（１７００）／Ｏ2（１０００）／Ｈｅ（４００）
基板温度；３５０℃
高周波印加電力；１１００Ｗ
チャンバー内圧；２Ｔｏｒｒ
時間；１９．７秒
尚、このようにして得られたＳｉＯ（Ｃ含有）膜４におけるＳｉ含有濃度は１９．４原子％、Ｏ含有濃度は３５．３原子％、Ｃ含有濃度は１５．２原子％、Ｈ含有濃度は３０．１原子％であった。
【００３７】
［Ｃ含有量が少ないＳｉＯ膜（バリア膜）５形成条件］
ＳｉＯ（Ｃ含有）膜４を成膜した後、Ｈｅを用いたプラズマ処理により表面処理した。
ガス（流量／ｓｃｃｍ）；Ｈｅ（２８００）
基板温度；３５０℃
高周波印加電力；３００Ｗ
チャンバー内圧；６Ｔｏｒｒ
時間；１５秒
上記のプラズマ処理後、下記の条件でプラズマ処理を行った。
ガス（流量／ｓｃｃｍ）；
Ｎ２Ｏ（１００００）
基板温度；４００℃
高周波印加電力；５２５Ｗ
チャンバー内圧；２．７Ｔｏｒｒ
時間；５秒
上記処理により、ＳｉＯ（Ｃ含有）膜４の上層部においてＣ含有量が減少したＳｉＯ膜（バリア膜）５が形成された。
尚、ＳｉＯ膜５のＣ含有濃度がＳｉＯ膜４のＣ含有濃度より低いことは、図３，４に示されるＳＩＭＳ（二次イオン質量分析）の結果で確認された。
すなわち、図３は本プラズマ処理が行われた場合のＳＩＭＳのチャート、図４は本プラズマ処理が行われなかった場合のＳＩＭＳのチャートである。これによれば、ＳｉＯ膜４の上層部がＣ低含有濃度のＳｉＯ膜５になったことが窺える。尚、ＳｉＯ膜５とＳｉＯＣ膜４との界面領域にＮ原子濃度のピークが観測される。これは、Ｎ2Ｏガスのプラズマ処理に際して、Ｎ原子の一部が侵入して来たものと推定している。
そして、この厚さが３０ｎｍのバリア膜５におけるＳｉ含有濃度は３２．５原子％、Ｏ含有濃度は６３．１原子％、Ｃ含有濃度は０．７原子％、Ｈ含有濃度は３．４原子％、Ｎ含有濃度は０．３原子％であった。
【００３８】
尚、本プラズマ処理には、Ｎ2Ｏの代わりに、ＮＯ，ＮＯ2，ＣＯ，ＣＯ2，Ｏ2等の酸化性ガスを用いることも出来る。又、Ｈｅの代わりに、Ｎｅ，Ａｒ，Ｘｅ，Ｋｒ等の不活性ガスを用いることも出来る。但し、Ｈｅ，Ａｒ等の不活性ガスを用いたプラズマ処理の採用は、炭素濃度を効率的に減少させることが出来ることから、好ましいものである。
【００３９】
［ＳｉＯ（Ｎ含有）膜６成膜条件］
成膜ガス（流量：ｓｃｃｍ）；ＳｉＨ4（５５０）／Ｎ2Ｏ（１００００）
基板温度；４００℃
高周波印加電力；５２５Ｗ
チャンバー内圧；２．７Ｔｏｒｒ
時間；５．８秒
尚、このようにして得られたＳｉＯ（Ｎ含有）膜６におけるＳｉ含有濃度は３０．５原子％、Ｏ含有濃度は６８原子％、Ｎ含有濃度は１．５原子％であった。
【００４０】
そして、上記のようにして得られた図２に示される試料を大気中において１週間放置した。この後、次の処理を行った。
［リソグラフィー／レジストポイズニング検査（欠陥検査）］
［エッチング、アッシング］
［洗浄］
［メタルデポ、メッキ］
［ＣＭＰ］
［バリアデポ］
【００４１】
次に、上記のようにして得られた九十九折りパターンのＴＥＧ（線幅：１３０ｎｍ／ピッチ２６０ｎｍ、配線長：６４０ｎｍ、測定チップ数：６４チップ／１ウエハ）に対して電気特性評価を行なった。
その結果は、全て（１００％）について導通が取れた良品であった。
すなわち、レジストポイズニングの問題は認められなかった。尚、本実施例の場合におけるレジストポイズニングの密度は０．０８個／ｃｍ2であった。
【００４２】
［比較例１］
上記実施例１において、ＳｉＯ（Ｃ含有）膜４に対してプラズマ処理を行わず、ＳｉＯ（Ｃ含有）膜４を成膜後に、ＳｉＯ（Ｎ含有）膜６を成膜した以外は、同様に行なった。
【００４３】
このようにして得られた九十九折りパターンのＴＥＧに対して電気特性評価を行なった処、６５％のものが不良品であった。
すなわち、レジストポイズニングの問題が大きく起きていた。尚、本比較例の場合におけるレジストポイズニングの密度は４．８４個／ｃｍ2であった。
【００４４】
［実施例２］
実施例１は、ＳｉＯ（Ｃ含有）膜４がＣＶＤで成膜された場合であるのに対して、本実施例にあっては、ＳｉＯ（Ｃ含有）膜４が塗布方法によって成膜された場合である。
【００４５】
すなわち、絶縁膜形成用塗料を１５００ｒｐｍで２０秒間に亘ってスピンコート法により塗布し、そして２００℃で乾燥した後、酸素濃度が５０００ｐｐｍの窒素雰囲気下で３５０℃で３０分間の焼成を行ない、２５０ｎｍ厚の多孔質膜を形成した。
【００４６】
尚、このようにして得られたＳｉＯＣ膜４におけるＳｉ含有濃度は１７原子％、Ｏ含有濃度は３４．４原子％、Ｃ含有濃度は１５．４原子％、Ｈ含有濃度は３３．２原子％であった。
【００４７】
この後、下記の条件にて２５０ｎｍ厚の多孔質膜の表面をプラズマ処理した。
ガス（流量／ｓｃｃｍ）；
Ｎ２Ｏ（１００００）
基板温度；４００℃
高周波印加電力；３００Ｗ
チャンバー内圧；２．７Ｔｏｒｒ
時間；３秒
尚、本実施例の厚さが３０ｎｍのＳｉＯ膜（バリア膜）５におけるＳｉ含有濃度は３０．９原子％、Ｏ含有濃度は６５．６原子％、Ｃ含有濃度は０．３原子％、Ｈ含有濃度は３．２原子％であった。
【００４８】
このようにして得られたＳｉＯ膜５の上に実施例１と同様にＳｉＯ（Ｎ含有）膜６を設け、この後も同様に行なった。
【００４９】
そして、得られた九十九折りパターンのＴＥＧ（線幅：１３０ｎｍ／ピッチ２６０ｎｍ、配線長：６４０ｎｍ、測定チップ数：６４チップ／１ウエハ）に対して電気特性評価を行なった。
その結果は、全て（１００％）について導通が取れた良品であった。
すなわち、レジストポイズニングの問題は認められなかった。尚、本実施例の場合におけるレジストポイズニングの密度は０．０２個／ｃｍ2であった。
【００５０】
［実施例３］
実施例１，２のＳｉＯ膜５はＳｉＯ（Ｃ含有）膜４がプラズマ処理により形成された場合であるのに対して、脱炭処理はプラズマ処理のような物理的手法に限らず、化学的処理によっても可能であり、本実施例にあっては、化学的手法により表面処理が行われた場合である。
【００５１】
すなわち、本実施例では、実施例１において、Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１の薬液を用い、４０〜７０℃の温度で処理した。
【００５２】
尚、本実施例の厚さが３０ｎｍのＳｉＯ膜（バリア膜）５におけるＳｉ含有濃度は３２．７原子％、Ｏ含有濃度は６０．７原子％、Ｃ含有濃度は１．８原子％、Ｈ含有濃度は４．８原子％であった。
【００５３】
このようにして得られたＳｉＯ膜５の上に実施例１と同様にＳｉＯ（Ｎ含有）膜６を設け、この後も同様に行なった。
【００５４】
そして、得られた九十九折りパターンのＴＥＧ（線幅：１３０ｎｍ／ピッチ２６０ｎｍ、配線長：６４０ｎｍ、測定チップ数：６４チップ／１ウエハ）に対して電気特性評価を行なった。
その結果は、９９％のものについて導通が取れた良品であった。
すなわち、レジストポイズニングの問題は大きく改善されている。尚、本実施例の場合におけるレジストポイズニングの密度は０．１２個／ｃｍ2であった。
【００５５】
尚、化学的手法に限らず、物理化学的手法によって脱炭処理することも可能であり、このようにしても本発明の特長が奏されるであろうことは容易に考えられる。
【００５６】
又、上記実施例にあっては、ＳｉＯ（Ｃ含有）膜４の表面層を改質処理したものであるが、この改質層に相当する膜を新たに設けることも考えられる。次に、そのような場合を挙げる。
【００５７】
［実施例４］
実施例１において、プラズマ処理によってＳｉＯ膜５を形成する代わりに、ＣＶＤによってＳｉＯ５膜を設けた以外は、同様に行なった。
【００５８】
以下に成膜のＣＶＤ条件件を示す。
［ＳｉＯ膜２成膜条件］
成膜ガス（流量：ｓｃｃｍ）；ＳｉＨ４（５５０）／Ｎ２Ｏ（１００００）
基板温度；４００℃
高周波印加電力；５２５Ｗ
チャンバー内圧；２．７Ｔｏｒｒ
時間；２８．３秒
【００５９】
［ＳｉＣＮ膜３成膜条件］
成膜ガス（流量：ｓｃｃｍ）；ＨＳｉ（ＣＨ3）3（１７５）／ＮＨ3（３３０）／Ｈｅ（４７０）
基板温度；３３５℃
高周波印加電力；４６０Ｗ
チャンバー内圧；３Ｔｏｒｒ
時間；２６秒
【００６０】
［ＳｉＯ（Ｃ含有）膜４成膜条件］
成膜ガス（流量：ｓｃｃｍ）；ＨＳｉ（ＣＨ3）3（１７００）／Ｏ2（１０００）／Ｈｅ（４００）
基板温度；３５０℃
高周波印加電力；１１００Ｗ
チャンバー内圧；２Ｔｏｒｒ
時間；１９．７秒
尚、このようにして得られたＳｉＯ（Ｃ含有）膜４におけるＳｉ含有濃度は１９．４原子％、Ｏ含有濃度は３５．３原子％、Ｃ含有濃度は１５．２原子％、Ｈ含有濃度は３０．１原子％であった。
【００６１】
［ＳｉＯ膜５成膜条件］
成膜ガス（流量：ｓｃｃｍ）；Ｓｉ（ＯＥｔ）4（１６００）／Ｏ2（６００）
基板温度；４００℃
高周波印加電力；１５００Ｗ
チャンバー内圧；８．５Ｔｏｒｒ
時間；２．８秒
尚、このようにして得られたＳｉＯ膜５におけるＳｉ含有濃度は３１．４原子％、Ｏ含有濃度は６３．８原子％、Ｃ含有濃度は１．２原子％、Ｈ含有濃度は３．６原子％であった。
【００６２】
［ＳｉＯ（Ｎ含有）膜６成膜条件］
成膜ガス（流量：ｓｃｃｍ）；ＳｉＨ4（５５０）／Ｎ2Ｏ（１００００）
基板温度；４００℃
高周波印加電力；５２５Ｗ
チャンバー内圧；２．７Ｔｏｒｒ
時間；５．８秒
尚、このようにして得られたＳｉＯ（Ｎ含有）膜６におけるＳｉ含有濃度は３０．５原子％、Ｏ含有濃度は６８原子％、Ｎ含有濃度は１．５原子％であった。
【００６３】
上記のようにして得られた図２に示される試料を大気中において１週間放置した。この後、次の処理を行った。
［リソグラフィー／レジストポイズニング検査（欠陥検査）］
［エッチング、アッシング］
［洗浄］
［メタルデポ、メッキ］
［ＣＭＰ］
［バリアデポ］
【００６４】
そして、上記のようにして得られた九十九折りパターンのＴＥＧ（線幅：１３０ｎｍ／ピッチ２６０ｎｍ、配線長：６４０ｎｍ、測定チップ数：６４チップ／１ウエハ）に対して電気特性評価を行なった。
その結果は、９８％のものについて導通が取れた良品であった。
すなわち、レジストポイズニングの問題は大きく改善されている。尚、本実施例の場合におけるレジストポイズニングの密度は０．２６個／ｃｍ2であった。
【図面の簡単な説明】
【００６５】
【図１】放置時間と欠陥との関係を示すグラフ
【図２】半導体素子の要部概略断面図
【図３】プラズマ処理が行われた場合のＳＩＭＳのチャート
【図４】プラズマ処理が行われなかった場合のＳＩＭＳのチャート
【符号の説明】
【００６６】
１      Ｓｉ基板
２      ＳｉＯ（Ｎ含有）膜
３      ＳｉＣＮ膜
４      ＳｉＯ（Ｃ含有）膜
５      Ｃ含有量が少ない（殆ど無い）ＳｉＯ膜
６      ＳｉＯ（Ｎ含有）膜
代  理  人  宇  高  克  己
【図１】
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【図２】
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【図３】
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【図４】
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