(57)【要約】【課題】  高性能な半導体装置を提供する。【解決手段】  シリコン基板１上に素子分離膜３に周囲を囲まれた活性領域２ａを設ける。活性領域２ａの上に、ベース層として機能するＳｉＧｅ合金層４およびエミッタ層として機能するｎ型拡散層５を設ける。ＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６で囲われる。ｎ型拡散層５の上の多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって設けられる。尚、多結晶シリコン膜７の下に位置する側壁膜６は、活性領域２ａと素子分離膜３との境界５０にまたがって設けられる。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８に接続するように、エミッタ層（ｎ型拡散層５）につながるエミッタ引き出し電極２１を形成する。ここで、エミッタ引き出し電極２１は、一方の素子分離膜３の上から活性領域２ａの上を通って反対側の素子分離膜３の上にまで連続して設けられた多結晶シリコン膜７の両側に配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた素子分離膜と、
前記素子分離膜に囲まれ、コレクタ層として機能する活性領域と、
前記活性領域の上に設けられたベース層と、
前記ベース層の上に設けられたエミッタ層と、
前記エミッタ層およびベース層の側壁を覆う絶縁膜と、
前記エミッタ層に接し、且つ、前記エミッタ層、前記絶縁膜、及び前記素子分離膜の上にまたがって設けられた導電膜と、
前記素子分離膜の上の導電膜に接して設けられたエミッタ引き出し電極と、
を備え、
前記導電膜の下に位置する前記絶縁膜は、前記活性領域と前記素子分離膜との境界にまたがって位置し、
前記エミッタ引き出し電極は、第１の電極および第２の電極を有し、
前記第１の電極と第２の電極は、前記エミッタ層に接する部分の前記導電膜を介して、配置されていることを特徴とした半導体装置。
【請求項２】
前記ベース層に接するベース引き出し電極をさらに備え、
前記ベース引き出し電極は、前記エミッタ層の一方の側に設けられた第３の電極と前記エミッタ層の他方の側に設けられた第４の電極とを有していることを特徴とした請求項１に記載の半導体装置。
【請求項３】
前記第１の電極および前記第２の電極の寸法は、同じであることを特徴とした請求項１または２に記載の半導体装置。
【請求項４】
前記第３の電極および前記第４の電極の寸法は、同じであることを特徴とした請求項２に記載の半導体装置。
【請求項５】
前記ベース層は、シリコンゲルマニウム（ＳｉＧｅ）合金層からなることを特徴とした請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【特許文献１】特開２００２−１６０７７号公報  図１３および図１４を用いて、特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースへテロ接合バイポーラトランジスタの構成について説明する。図１３は、従来のバイポーラトランジスタの主要な構成を示す上面図（レイアウト図）であり、図１４は、図１３における構成をＡ−Ａ’断面で示した断面図である。
【０００４】
埋め込みサブコレクタ層１０１を設けたｐ型シリコン基板１１０に、素子分離のためのＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜（素子分離膜）１０３を形成し、素子分離膜１０３に囲まれた活性領域１０２ａを設ける。素子分離膜１０３および活性領域１０２ａの上には、ベース層となるエピタキシャル成長させたシリコンゲルマニウム（ＳｉＧｅ）合金層１０７が形成され、一方の素子分離膜１０３の上にはチタンシリサイド膜１１３を介して、Ａｌ−Ｓｉ合金からなるベース電極１４１が設けてある。もう一方の素子分離膜１０３には、埋め込みサブコレクタ層１０１まで達するコレクタ開口部を設け、コレクタ補償領域１０５、多結晶シリコン膜１１１、及びチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるコレクタ電極１３１を設けてある。さらに、素子分離膜１０３がない部分（活性領域１０２ａ）には、コレクタ層として機能するリンドープのシリコンエピタキシャル層１０２を設け、このエピタキシャル層１０２の上にベース層となるＳｉＧｅ合金層１０７、エミッタ層として機能するシリコンエピタキシャル膜１０８と、多結晶シリコン膜１１１およびチタンシリサイド膜１１３を順次載置して、Ａｌ−Ｓｉ合金からなるエミッタ電極１２１を設けてある。エミッタ層１０８および多結晶シリコン膜１１１の周囲には絶縁膜からなる側壁１１５が設けてある。
【０００５】
従来構造では、エミッタ層１０８、多結晶シリコン膜１１１、及び多結晶シリコン膜１１１の表面に形成されたチタンシリサイド膜１１３の寸法（面積）は、同じ大きさに形成され、且つ、エミッタ電極であるＡｌ−Ｓｉ合金１２１は、チタンシリサイド膜１１３の上面で接続するように形成される。したがって、エミッタ電極１２１とチタンシリサイド膜１１３との接続（コンタクト）は、トランジスタの活性領域１０２ａの直上に配置されるため、デバイス特性を劣化させないためにボーダーレス形状にならない通常のコンタクト形状になることが望まれる。さらに製造マージンを考慮すると、コンタクト径は、エミッタ層１０８（多結晶シリコン膜１１１）の寸法幅Ｗよりも小さくなることが望まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の構造でバイポーラトランジスタの高性能化を実現するには、エミッタ電極（エミッタ層）の寸法幅の微細化が不可欠である。エミッタ層の寸法幅が小さくなると、それに対応してエミッタ面積が縮小され、寄生容量および寄生抵抗が低減されるので、高周波特性に優れたトランジスタを形成することができる。しかしながら、前記したように、エミッタ電極の寸法幅の微細化は、それに対応したコンタクト径の微細化を実現する必要がある。一方、コンタクト径は、所望のエミッタ電流を流すために、一定面積を確保することが要求されるので、コンタクト径を一定値より小さくすることができない。今後、より高性能なバイポーラトランジスタ（半導体装置）を実現するには、この２つの相反する要求に応える必要がある。
【０００７】
この発明は、上記のような問題点を解消するためになされたもので、高性能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板に設けられた素子分離膜と、素子分離膜に囲まれ、コレクタ層として機能する活性領域と、活性領域の上に設けられたベース層と、ベース層の上に設けられたエミッタ層と、エミッタ層およびベース層の側壁を覆う絶縁膜と、エミッタ層に接し、且つ、エミッタ層、絶縁膜、及び素子分離膜の上にまたがって設けられた導電膜と、素子分離膜の上の導電膜に接して設けられた引き出し電極と、を備え、導電膜の下に位置する絶縁膜は、活性領域と素子分離膜との境界にまたがって位置し、エミッタ引き出し電極は、第１の電極および第２の電極を有し、第１の電極と第２の電極は、エミッタ層に接する部分の導電膜を介して、配置されていることを特徴とする。
【０００９】
この態様によると、絶縁膜が活性領域と素子分離膜との境界上にまたがって位置することにより、境界上に位置しない場合に生ずる導電膜とコレクタ層との短絡不良を防止できるため、素子分離膜の上にまで、エミッタ層につながる導電膜を設けることが可能となる。この結果、エミッタ層の寸法幅に依存せず、且つ、引き出し電極に流れる所望電流値を維持しつつ、導電膜に引き出し電極を接続することができる。
【００１０】
また、エミッタ層に接する部分の導電膜を間に介在させて、導電膜に２つのエミッタ引き出し電極（第１の電極と第２の電極）を設けることにより、一方のみにエミッタ引き出し電極を設けた場合に生じる電流集中（エミッタ層とベース層の実効活性部がエミッタ引き出し電極側に偏ることにより生じる現象）を緩和することができるので、従来よりも大きな動作電流を実現することができる。
【００１１】
さらに、エミッタ層に接する部分の導電膜を間に挟んで、導電膜の両側が素子分離膜の上に設けられることにより、導電膜をエッチング加工する際のリソグラフィ工程において、レジストパターンの位置合せずれが発生した場合でも、活性領域上の導電膜の面積（エミッタ−ベース接合面積）が一定に加工されるため、安定した性能を有するバイポーラトランジスタ（半導体装置）を低コストで提供することができる。
【００１２】
上記構成において、ベース層に接するベース引き出し電極をさらに備えベース引き出し電極は、エミッタ層の一方の側に設けられた第３の電極とエミッタ層の他方の側に設けられた第４の電極とを有していることが好ましい。このようにすることにより、エミッタ層に対して一方の側のみにベース引き出し電極を設けた場合に生じるベース抵抗の増加を、エミッタ層の両側にベース引き出し電極を設けることで抑制できるので、より低いベース抵抗を実現することができる。
【００１３】
上記構成において、第１の電極および第２の電極の寸法は、同じであることが望ましい。このようにすることで、第１の電極と第２の電極に流れる電流が実質的に等しくなり、一方の電極側への電流集中（電流の流れの偏り）をより抑制できる。
【００１４】
上記構成において、第３の電極および第４の電極の寸法は、同じであることが望ましい。このようにすることで、第３の電極と第４の電極からベース層を介してエミッタ層に流れる電流が実質的に等しくなり、ベース抵抗の増加を招く電流の流れの偏りがなくなるので、よりベース抵抗の増加を抑制できる。
【００１５】
上記構成において、ベース層は、シリコンゲルマニウム（ＳｉＧｅ）合金層からなることが望ましい。このようにすることにより、より高周波特性に優れたトランジスタを得ることができる。
【発明の効果】
【００１６】
本発明によれば、高性能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
図１は、本発明の実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの主要な構成を示す上面図（レイアウト図）であり、図２は、図１における構成をＡ−Ａ’断面で示した断面図である。
【００１９】
シリコン基板１に、ＳＴＩ（Shallow Trench Isolation）である素子分離膜３が形成され、さらに素子分離膜３に周囲を囲まれた活性領域２ａを含むコレクタ層２が形成されている。活性領域２ａの上には、ベース層として機能するＳｉＧｅ合金層４が形成され、ＳｉＧｅ合金層４の上には、エミッタ層として機能するｎ型拡散層５が形成されている。このｎ型拡散層５は、ＳｉＧｅ合金層４に、後述する多結晶シリコン膜７からｎ型不純物を拡散させて形成したものである。またＳｉＧｅ合金層４およびｎ型拡散層５は、シリコン酸化膜からなる側壁膜６（通称サイドウォールと呼ばれる）で囲われている。この側壁膜６は、活性領域２ａと素子分離膜３との境界５０にまたがって位置している。さらにｎ型拡散層５の上には、多結晶シリコン膜７およびシリサイド膜８が形成されている。これら多結晶シリコン膜７およびシリサイド膜８は、ｎ型拡散層５、側壁膜６、及び素子分離膜３にまたがって形成されている。さらに多結晶シリコン膜７およびシリサイド膜８は、絶縁膜からなる側壁膜９で囲われている。そして層間絶縁膜１０を設けて平坦化した後、素子分離膜３の上のシリサイド膜８（もしくは多結晶シリコン膜７）に接続するように、エミッタ層（ｎ型拡散層５）につながる２つのエミッタ引き出し電極２１ａ，２１ｂが形成されている。このエミッタ引き出し電極２１ａ，２１ｂは、エミッタ層（ｎ型拡散層５）に接する部分の多結晶シリコン膜７を間に介在させ、それぞれの素子分離膜３の上のシリサイド膜８（もしくは多結晶シリコン膜７）に接して設けられている。さらに、ＳｉＧｅ合金層４につながる２つのベース引き出し電極４１ａ，４１ｂが多結晶シリコン膜７（ｎ型拡散層５）を挟み込むように形成されている。尚、ＳｉＧｅ合金層４は本発明の「ベース層」、側壁膜６は本発明の「絶縁膜」、多結晶シリコン膜７およびシリサイド膜８は本発明の「導電膜」、エミッタ引き出し電極２１ａ，２１ｂは本発明の「第１の電極および第２の電極」、及びベース引き出し電極４１ａ，４１ｂは本発明の「第３の電極および第４の電極」の一例である。
【００２０】
側壁膜６が活性領域２ａと素子分離膜３との境界５０の上にまたがって位置することにより、境界５０の上に位置しない場合に生ずる多結晶シリコン膜７とコレクタ層（活性領域２ａ）との短絡不良を防止できるため、素子分離膜３の上に、エミッタ層（ｎ型拡散層５）につながる多晶シリコン膜７を設けることが可能となる。すなわち、本発明の実施形態の構成により、エミッタ層の直上にエミッタ引き出し電極２１を設けなくても、多結晶シリコン膜７とエミッタ引き出し電極２１との接続ができることになるため、エミッタ層の寸法幅の微細化と、エミッタ引き出し電極に流れる所望電流値の維持（コンタクト径の一定面積確保）とを両立させ、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。
【００２１】
また、エミッタ層（ｎ型拡散層５）に接する部分の多結晶シリコン膜７を間に介在させて、シリサイド膜８（もしくは多結晶シリコン膜７）に２つのエミッタ引き出し電極２１（第１の電極２１ａと第２の電極２１ｂ）を設けることにより、一方のみにエミッタ引き出し電極２１ａ（もしくは２１ｂ）を設けた場合に生じる電流集中（エミッタ層とベース層の実効活性部が引き出し電極側に偏ることにより生じる現象）を緩和することができるので、従来よりも大きな動作電流を実現することができる。この際、２つの引き出し電極の寸法を同じにすることで、より効果的となる。
【００２２】
さらに、２つのベース引き出し電極４１ａ，４１ｂを多結晶シリコン膜７（ｎ型拡散層５）を挟み込んで設けることにより、多結晶シリコン膜７（ｎ型拡散層５）に対して一方の側のみにベース引き出し電極４１ａ（もしくは４１ｂ）を設けた場合に生じるベース抵抗の増加を、両側にベース引き出し電極を設けることで抑制できるので、より低いベース抵抗を実現することができる。この際、２つのベース引き出し電極を同じ寸法とすることで、より効果的となる。
【００２３】
これらの結果、より高性能なバイポーラトランジスタ（半導体装置）を提供することができる。
【００２４】
図３〜図１３は、本発明の実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００２５】
（工程１：図３参照）  ｐ型シリコン基板１に、ＳＴＩ等の素子分離膜３を形成する。次に、活性領域２ａ（コレクタ層２）を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０１３ｃｍ−２から３×１０１５ｃｍ−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。さらにコレクタ引き出し用拡散層を形成する（図示せず）。
【００２６】
（工程２：図４参照）  減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４をエピタキシャル成長させる。ＳｉＧｅ合金層４の膜厚は、８０ｎｍ程度とする。ここで、ＳｉＧｅ合金層４は、活性領域２ａの上では、エピタキシャル成長によって下地基板（ｐ型シリコン基板１）の格子定数と同じに形成されてエピタキシャルＳｉＧｅ層となるが、素子分離膜３の上では、多結晶化して多結晶ＳｉＧｅ層となる。
【００２７】
ＳｉＧｅ合金層４でのＧｅ濃度は、層内で一定であってもよいが、表面側（後にエミッタ層が形成される側）からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型ドーピングとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、表面側で実質的に０％程度とし、活性領域２ａ（コレクタ層２）と接する側で１５％から２０％程度とするのが好ましい。
【００２８】
また、ＳｉＧｅ合金層４の成膜の前又は後のいずれか一方、もしくは成膜前後の両方に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。
【００２９】
（工程３：図５参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、ＳｉＧｅ合金層４の不要な部分を除去する。この際、後述する側壁膜６が形成される部分の活性領域２ａが露出することになるが、その露出量は５０ｎｍ程度となるように、レジストパターン寸法を調整している。
【００３０】
（工程４：図６参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、ＳｉＧｅ合金層４の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜６を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は２００ｎｍ程度とする。尚、この側壁膜６は、後工程で形成する多結晶シリコン膜７の下に位置する部分において、少なくとも活性領域２ａと素子分離膜６との境界５０の上にまたがるように形成している。
【００３１】
（工程５：図７参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７を成膜し、さらに、シリコン窒化膜１２を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７の膜厚は、２００ｎｍ程度とし、シリコン窒化膜１２の膜厚は、１００ｎｍ程度とする。
【００３２】
（工程６：図８参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１２および多結晶シリコン膜７の順にエッチング加工する。本発明の実施形態では、図１に示すように、多結晶シリコン膜７は、直線状（エミッタ層に接する部分を間に介在させて、その両側が素子分離膜３の上に設けられた状態）に設けられている。このため、レジストパターンの位置合せずれが発生した場合でも、活性領域２ａ上の多結晶シリコン膜７の面積（エミッタ−ベース接合面積）を一定に加工することができる。
【００３３】
また、従来構造では、図１３および図１４に示したように、エミッタ層１０８は活性領域１０２ａ内に形成され、さらにエミッタ層１０８と多結晶シリコン膜１１１の面積（寸法）は同じ大きさに形成されるので、微小な面積のエミッタ層１０８を形成するには、対応する多結晶シリコン膜１１１をピラー形状（柱状形状）に加工せざるを得ない。これに対して、本発明の実施形態では、エミッタ層上の多結晶シリコン膜７を直線状に加工するため、従来構造のように多結晶シリコン膜１１１をピラー形状（柱状形状）に加工する必要がなくなるので、高精度な露光装置の導入が不要となり、製造コストを低減することが可能となる。
【００３４】
（工程７：図９参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜１２および多結晶シリコン膜７の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は２００ｎｍ程度である。引き続き、この側壁膜９をマスクとして注入処理を行い、外部ベース層として機能するｐ＋拡散層（図示せず）を形成する。
【００３５】
（工程８：図１０参照）  熱処理を行って、多結晶シリコン膜７のｎ型不純物をＳｉＧｅ合金層４の中に拡散させ、ｎ型拡散層５を形成する。この結果、エミッタ−ベース接合がＳｉＧｅ合金層４内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。
【００３６】
（工程９：図１１参照）  熱処理後、希フッ酸および燐酸を用いて、エミッタ電極上のシリコン酸化膜（図示せず）およびシリコン窒化膜１２を除去する。特に図示しないが、ベース電極上およびコレクタ電極上のシリコン酸化膜およびシリコン窒化膜１２についても同時に除去している。
【００３７】
（工程１０：図１２参照）  多結晶シリコン７の表面および外部ベース層として機能するｐ＋拡散層（図示せず）の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）８を形成する。このシリサイド膜８のシート抵抗値は、５Ω／□程度であり、従来のｐ＋拡散層のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース引き出し電極４１（図示せず）との間に発生する寄生抵抗を下げることができる。
【００３８】
なお、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【００３９】
（工程１１：図２参照）  プラズマＴＥＯＳ膜等の層間絶縁膜１０を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部３１（図示せず）、ベース電極部４１ａ，４１ｂ（図示せず）、及びエミッタ電極部２１ａ，２１ｂのコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成する。
【００４０】
この際、エミッタ引き出し電極（エミッタ電極部）２１ａ，２１ｂは、エミッタ層（ｎ型拡散層５）に接する部分の多結晶シリコン膜７を間に介在させて、素子分離膜３の上に設けられた多結晶シリコン膜７にそれぞれ設けているので、多結晶シリコン膜７の一方のみにエミッタ引き出し電極２１ａ（もしくは２１ｂ）を設けた場合に生じるベース引き出し電極からの電流集中（エミッタ層とベース層の実効活性部がエミッタ引き出し電極側に偏ることにより生じる現象）を緩和することができる。この結果、従来よりも大きな動作電流を実現することができる。
【００４１】
また、図１に示すように、ベース引き出し電極（ベース電極部）４１ａ，４１ｂは、エミッタ層５の両側に設けている。これにより、エミッタ層５の一方のみにベース引き出し電極を設けた場合に生じるベース抵抗の増加を抑制できるので、より低いベース抵抗を実現することができる。これは、エミッタ層５の片側だけにベース引き出し電極４１ａ（もしくは４１ｂ）を設けた場合には、エミッタ層５のベース引き出し電極を設けた側に電流が集中するため、エミッタ層５の反対側が真性ベース領域として機能しなくなり、実効的なベース抵抗が増加するのに対し、エミッタ層５の両側にベース引き出し電極を設けた場合には、述べた電流集中の偏りがなくなるためである。
【００４２】
これらの工程を経ることによって、ＮＰＮトランジスタを有するバイポーラトランジスタ（半導体装置）を製造する。
【００４３】
以下に、多結晶シリコン膜７の下に位置する側壁膜６を活性領域２ａと素子分離膜３との境界５０にまたがって設ける理由について、図１５（ａ）〜（ｄ）を用いて説明する。図１５（ａ）は、従来構造において側壁膜６を設けずに多結晶シリコン膜７を素子分離膜３にまで設けた場合、図１５（ｂ）は、活性領域２ａと素子分離膜３との境界５０が側壁膜６の外側に位置する場合、図１５（ｃ）は、境界５０が側壁膜６の内側（境界５０がＳｉＧｅ合金層４の下側）に位置する場合、及び図１５（ｄ）は、境界５０が側壁膜６の下側に位置する場合、それぞれの素子断面概略図である。
【００４４】
図１５（ａ）および（ｂ）の場合、多結晶シリコン膜７とコレクタ層２（活性領域２ａ）が直接接するため、エミッタ−コレクタ短絡不良となり、バイポーラトランジスタ（半導体装置）は動作しない。
【００４５】
図１５（ｃ）の場合、素子分離膜３の上に設けられたＳｉＧｅ合金層４は、ベース層として機能するエピタキシャルＳｉＧｅ合金層４とは膜質が異なり、多結晶化した多結晶ＳｉＧｅ層４ａとして形成される。このため、この多結晶ＳｉＧｅ層４ａ部分を介してエミッタ−ベース短絡不良となり、バイポーラトランジスタ（半導体装置）は動作しない。尚、この現象は、ＳｉＧｅ合金層形成時の一般的な特徴であり、活性領域２ａのようなエピタキシャル下地（単結晶下地）上では、下地の結晶性を継承して成膜されるためＳｉＧｅ合金層はエピタキシャルＳｉＧｅ合金層となるが、単結晶以外の下地、例えば素子分離膜３のような絶縁膜下地では、下地に結晶性がないので結晶成長（エピタキシャル成長）できず、ＳｉＧｅ合金層は多結晶ＳｉＧｅ層となることに起因している。
【００４６】
これらに対して、図１５（ｄ）の場合、多結晶シリコン膜７とコレクタ層（活性領域２ａ）との間には側壁膜６が介在し、エミッタ−コレクタ短絡不良を防止している。また、ベース層として機能するＳｉＧｅ合金層部分は、すべてコレクタ層（活性領域２ａ）の上に形成されているため、多結晶ＳｉＧｅ層に起因するエミッターコレクタ短絡不良は発生しない。
【００４７】
以上のように、活性領域２ａと素子分離膜３との境界５０が側壁膜６の下側に位置する場合にのみ、多結晶シリコン膜７を素子分離膜３にまで設けることが可能となる。この結果、エミッタ層に接する部分の多結晶シリコン膜の加工と、引き出し電極と接する部分の多結晶シリコン膜の加工とを、それぞれ独立して制御することができるため、より高性能なバイポーラトランジスタ（半導体装置）を実現するのに必要な、エミッタ層の寸法幅の微細化と、引き出し電極に流れる所望電流値の維持とを両立させることが可能となる。
【００４８】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、種々のバイポーラトランジスタに適用することができる。また、実施の形態においては、エミッタ引き出し電極およびベース引き出し電極を２つ設ける場合について説明したが、本発明の趣旨を逸脱しない範囲で、３つあるいはそれ以上のエミッタ引き出し電極およびベース引き出し電極を設けてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態に係る半導体装置を説明するための主要な構成を示す上面図（レイアウト図）である。
【図２】本発明の実施形態に係る半導体装置を説明するための断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図９】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１３】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための主要な構成を示す上面図（レイアウト図）である。
【図１４】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【図１５】側壁膜と、活性領域と素子分離膜の境界との位置関係を示す断面概略図である。
【符号の説明】
【００５０】
１  ｐ型シリコン基板
２、２ａ  コレクタ層（活性領域）
３  素子分離領域（ＳＴＩ）
４  シリコンゲルマニウム（ＳｉＧｅ）合金層
５  ｎ型拡散層（エミッタ層）
６  絶縁膜からなる側壁膜
７  多結晶シリコン膜
８  シリサイド膜
９  シリコン酸化膜からなる側壁膜（サイドウォール）
１０  層間絶縁膜
２１，２１ａ，２１ｂ  エミッタ引き出し電極
３１  コレクタ引き出し電極
４１ａ，４１ｂ  ベース引き出し電極
５０  活性領域と素子分離膜との境界
【図１】
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【図２】
2006278420.tif 000004
【図３】
2006278420.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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