(57)【要約】【課題】配線工程，ビア工程および配線層数を削減し、チップ面積の削減した半導体集積回路の配線構造を提供する。【解決手段】半導体基板の下地層１の上に下地絶縁膜２を形成する。その下地絶縁膜２の上に導電膜である配線膜７を底面絶縁膜５，側壁絶縁膜６および表面絶縁膜８で囲む。さらにその周りをシールド導電膜３，９で取り囲み、シールド導電膜３，９を接地電源Ｖｓｓに接続した構造である。この構造により、電源配線層の削減、配線工程、ビア工程の削減を実現する。【選択図】図１
2006222253.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の一主面上に形成された下地絶縁膜と、前記下地絶縁膜上に形成された第１の導電膜と、前記第１の導電膜に形成された配線溝と、前記配線溝に形成された第１の側壁絶縁膜および底面絶縁膜と、前記配線溝に第２の導電膜を埋め込んで形成された配線膜と、前記第２の導電膜上に選択的に形成された絶縁膜と、前記絶縁膜および前記第１の導電膜および前記第２の導電膜上に形成された第３の導電膜と、前記配線溝に第２の導電膜を埋め込んで形成された配線膜上に絶縁膜が形成されていない前記配線溝の上部にあって前記第３の導電膜に形成されたビアホールと、前記ビアホールの側壁に形成された第２の側壁絶縁膜と、前記ビアホールを埋め込む第４の導電膜と、前記第１の導電膜と第３の導電膜とを接地電源に接続する接続体とを備えたことを特徴とする半導体集積回路の配線構造。
【請求項２】
請求項１記載の第１の導電膜，配線溝，側壁絶縁膜，底面絶縁膜，配線膜，絶縁膜，第３の導電膜，ビアホールおよび第２の側壁絶縁膜が前記半導体基板の厚み方向に下層配線層および上層配線層の少なくとも２層の配線構造をなしており、前記上層配線層の配線膜は前記底面絶縁膜を除去し、ビアホールに埋め込まれた第４の導電膜を介して前記下層の配線層の配線膜に電気的に接続されていることを特徴とする半導体集積回路の配線構造。
【請求項３】
請求項１記載の半導体集積回路の配線構造であって、第１の導電膜および第３の導電膜が絶縁体で形成された壁により２つ以上に電気的に分離された構造であることを特徴とする半導体集積回路の配線構造。
【請求項４】
半導体基板と、前記半導体基板の一主面上に形成された下地絶縁膜と、前記下地絶縁膜上に形成された第１の領域に、第１の導電膜と、前記第１の導電膜に形成された第１の配線溝と、前記第１の配線溝に形成された第１の側壁絶縁膜および底面絶縁膜と、前記第１の配線溝に第２の導電膜を埋め込んで形成された第１の配線膜と、前記第２の導電膜上に選択的に形成された第１の絶縁膜と、前記第１の絶縁膜および前記第１の導電膜および前記第２の導電膜上に形成された第３の導電膜と、前記第１の配線溝に第２の導電膜を埋め込んで形成された第１の配線膜上に絶縁膜が形成されていない前記第１の配線溝の上部にあって前記第３の導電膜に形成された第１のビアホールと、前記第１のビアホールの側壁に形成された第２の側壁絶縁膜と、前記第１のビアホールを埋め込む第４の導電膜と、から構成され、
前記下地絶縁膜上に形成された第２の領域に、第２の絶縁膜と、前記第２の絶縁膜に形成された第２の配線溝と、前記第２の配線溝に第２の導電膜を埋め込んで形成された第２の配線膜と、前記第２の絶縁膜および第２の配線膜上に形成された第３の絶縁膜と、前記第３の絶縁膜に形成された第２のビアホールと、前記第２のビアホールを埋め込む第４の導電膜とから構成され、
前記第１の導電膜と第３の導電膜とを接地電源に接続する接続体とを備えたことを特徴とする半導体集積回路の配線構造。
【請求項５】
請求項１から４までのいずれか１項に記載の半導体集積回路の配線構造であって、最上層部の導電膜の表面を凹凸構造にすることを特徴とする半導体集積回路の配線構造。
【請求項６】
半導体基板を準備する工程と、前記半導体基板の一主面上に下地絶縁膜を形成する工程と、前記下地絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜に配線溝を形成する工程と、前記配線溝に第１の側壁絶縁膜および底面絶縁膜を形成する工程と、前記配線溝に第２の導電膜を埋め込んで配線膜を形成する工程と、前記第２の導電膜上に絶縁膜を選択的に形成する工程と、前記絶縁膜および前記第１の導電膜および前記第２の導電膜上に第３の導電膜を形成する工程と、前記配線溝に第２の導電膜を埋め込んで形成された配線膜上に絶縁膜が形成されていない前記配線溝の上部の前記第３の導電膜にビアホールを形成する工程と、前記ビアホールの側壁に第２の側壁絶縁膜を形成する工程と、前記ビアホールに第４の導電膜を埋め込む工程と、前記第１の導電膜と第３の導電膜とを接地電源に接続する工程とを備えたことを特徴とする半導体集積回路の配線構造の製造方法。
【請求項７】
前記配線膜を形成する工程および前記ビアホールを形成する工程に先立って、下地絶縁膜上に絶縁膜を形成し、前記絶縁膜を選択的に除去し、境界絶縁壁を形成する工程を備えたことを特徴とする請求項６記載の半導体集積回路の配線構造の製造方法。
【請求項８】
半導体基板を準備する工程と、前記半導体基板の一主面上に下地絶縁膜を形成する工程と、前記下地絶縁膜上の第１の領域に、第１の導電膜を形成する工程と、前記第１の導電膜に第１の配線溝を形成する工程と、前記第１の配線溝に第１の側壁絶縁膜および底面絶縁膜を形成する工程と、前記第１の配線溝に第２の導電膜を埋め込んで第１の配線膜を形成する工程と、前記第２の導電膜上に第１の絶縁膜を選択的に形成する工程と、前記第１の絶縁膜および前記第１の導電膜および前記第２の導電膜上に第３の導電膜を形成する工程と、前記第１の配線溝に第２の導電膜を埋め込んで形成された第１の配線膜上に第１の絶縁膜が形成されていない前記配線溝の上部の前記第３の導電膜に第１のビアホールを形成する工程と、前記第１のビアホールの側壁に第２の側壁絶縁膜を形成する工程と、前記第１のビアホールに第４の導電膜を埋め込む工程と、前記下地絶縁膜上の第２の領域に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜に第２の配線溝を形成する工程と、前記第２の配線溝に第２の導電膜を埋め込んで第２の配線膜を形成する工程と、前記第２の絶縁膜および前記第２の配線膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜に第２のビアホールを形成する工程と、前記第２のビアホールに第４の導電膜を埋め込む工程と、
前記第１の導電膜と第３の導電膜とを接地電源に接続する工程とを備えたことを特徴とする半導体集積回路の配線構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の配線間に生じるクロストークに対策を施した、いわゆるシールド構造を備えた半導体集積回路の配線構造およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、シリコン半導体基板に形成される半導体集積回路（以後、ＬＳＩと称す）の機能の多様化が図られ、ＭＯＳＦＥＴ等の半導体素子の集積度が著しく大きくなってきている。これらのＭＯＳＦＥＴを接続するためには配線の高密度化を図らなければならない。そのために、配線幅の縮小化，狭ピッチ化および多層化の実現が望まれている。また、制御信号（クロック）がたとえば５００ＭＨｚを越える、いわゆる高速化にも対応したＬＳＩの実現に対する要望も極めて強いものがある。
【０００３】
ところで、ＬＳＩの配線密度の増加と信号伝送の高速化に伴って、隣接する配線同士の信号漏洩や他の配線に不所望な信号が注入されるといった、いわゆるクロストークノイズによる誤動作が起こることが知られている。このクロストークノイズとは、信号の立ち上がりあるいは立ち下がりに生じる静電誘導起電力により、本来、信号の送られていないはずの配線にノイズ信号が入力される不所望な現象である。このノイズ信号によりＬＳＩが誤動作を起こす。このクロストークノイズを防ぐ方法としては例えば、特許文献１に紹介された方法が知られている。
【０００４】
以下、従来の配線構造の一例について、図面を参照しながら説明する。図６は、従来の一例を説明するための配線構造の製造工程断面図である。製造工程は大きく、配線工程およびビア工程の２つに分かれる。
【０００５】
図６（ａ）に配線構造を製造するための工程をごく簡単に示している。
【０００６】
まず、シリコン半導体基板（図示せず）上に、下地層４５を形成する。下地層４５は具体的に図示しないがたとえばＭＯＳＦＥＴが構成されている。また、下地層４５の一主面上には下地絶縁膜４６を形成する。
【０００７】
下地絶縁膜４６を形成した後は「配線工程」に移る。配線工程が終わった後には「ビア工程」に移る。ＬＳＩを多層配線とする場合は「配線工程」および「ビア工程」を（Ｎ−１）回繰り返して行う。ここでＮは多層配線の配線数である。
【０００８】
最上層の配線工程、すなわち配線工程（最上層）が終わった後の状態を図６（ｎ）に示す。
【０００９】
図６（ｂ）〜（ｇ）に具体的な配線工程を示す。まず、図６（ｂ）に示すように、下地層４５上に、下地絶縁膜４６および絶縁膜４７をこの順序で形成する。
【００１０】
次に図６（ｃ）に示すように、絶縁膜４７の上に導電膜４８を形成する。また、図６（ｄ）に示すように導電膜４８の上に絶縁膜４９を形成する。絶縁膜４７，導電膜４８および絶縁膜４９からなる３層構造によって複合膜５０が構成されている。
【００１１】
次に図６（ｅ）に示すように、複合膜５０の所定箇所にフォトリソグラフィおよびエッチングを施して配線溝５１を形成し、下地絶縁膜４６の一部を露出させる。
【００１２】
次に、図６（ｆ），（ｇ）に示すように、配線溝５１に側壁絶縁膜５２を形成し、さらに配線溝５１に導電膜を埋め込んで配線膜５３を形成する。以上の配線工程によって、配線層５９が形成される。
【００１３】
次に、ビア工程に移る。図６（ｈ）〜（ｍ）にビア工程を示す。まず図６（ｈ）に示すように配線膜５３上に絶縁膜５４を形成する。その後、図６（ｉ），（ｊ）に示すように導電膜５５および絶縁膜５６をこの順序で絶縁膜５４の上に形成する。絶縁膜５４，導電膜５５および絶縁膜５６の３層構造は複合膜５７を構成する。
【００１４】
次に図６（ｋ）に示すように配線膜５３上の複合膜５７にビアホール５８を形成して、配線膜５３を露出させる。
【００１５】
次に、図６（ｌ）に示すようにビアホール５８に側壁絶縁膜６０を形成し、さらに図６（ｍ）に示すように、側壁絶縁膜６０を備えたビアホール５８に導電膜を埋め込みビア導電膜６１を形成する。こうした製造工程によってビア層６２の製造が完了する。
【００１６】
そして、図６（ｎ）に示すように、多層配線の配線数をＮとすると、配線工程とビア工程が（Ｎ−１）回繰り返して行なわれ、最上層の配線工程を施し、全工程が完了する。ここで、最上層の配線は供給電源Ｖｄｄに接続する供給電源膜６３を、その次の下層は接地電源Ｖｓｓに接続する接地電源膜６４を配置した例を示す。また、配線層数Ｎが「４」の例を示している。
【００１７】
こうした配線構造により、絶縁膜４７上の導電膜４８は同一配線層内での配線間のシールド層となる。また、絶縁膜５４上の導電膜５５は上下の配線層間でのシールド層として作用し、クロストークノイズを低減することができる（例えば、特許文献１参照）。
【特許文献１】特開平８−１８１４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら従来のＬＳＩの配線構造およびその製造方法では、配線工程およびビア工程の工程数が多くなる。このため、多層配線の層数が増加するにしたがって、全体の工程数が増加するという不具合が生じる。また、配線層の中に電源配線層を形成する必要があり、配線層数の増加につながる。このため、半導体基板（チップ）面積の増大につながる。
【００１９】
本発明は従来の課題を解決するものであり、配線のシールド効果を保ちながら、配線工程，ビア工程の工程数を削減し、かつ電源配線層の削減を図ったＬＳＩの配線構造とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決するために、本発明のＬＳＩの配線構造は、ＬＳＩの配線構造であって、半導体基板と、半導体基板の一主面上に形成された下地絶縁膜と、下地絶縁膜上に形成された第１の導電膜と、第１の導電膜に形成された配線溝と、配線溝に形成された第１の側壁絶縁膜および底面絶縁膜と、配線溝に第２の導電膜を埋め込んで形成された配線膜と、第２の導電膜上に選択的に形成された絶縁膜と、絶縁膜および第１の導電膜および第２の導電膜上に形成された第３の導電膜と、配線溝に第２の導電膜を埋め込んで形成された配線膜上に絶縁膜が形成されていない配線溝の上部にあって第３の導電膜に形成されたビアホールと、ビアホールの側壁に形成された第２の側壁絶縁膜と、ビアホールを埋め込む第４の導電膜と、第１の導電膜と第３の導電膜とを接地電源に接続する接続体とを備える。
【００２１】
このような構成により、同一配線層内の配線間および上下の配線層間にシールド導電膜が形成され、配線の信号によるクロストークノイズを低減することができ、かつ、シールド導電膜を接地電源の配線層とすることにより、電源配線層を削減することができ、工程数の削減およびチップ面積の削減を実現することができる。
【００２２】
さらに、本発明のＬＳＩの配線構造は、配線が多層に積層された構造であって、第１の導電膜，配線溝，側壁絶縁膜，底面絶縁膜，配線膜，絶縁膜，第３の導電膜，ビアホールおよび第２の側壁絶縁膜が半導体基板の厚み方向に下層配線層および上層配線層の少なくとも２層の配線構造をなしており、上層配線層の配線膜は底面絶縁膜を除去し、ビアホールに埋め込まれた第４の導電膜を介して下層の配線層の配線膜に電気的に接続されている。
【００２３】
このような構成により、配線間のシールド効果があり、かつ、上層配線層と下層配線層間の電気的接続が可能な多層配線構造を実現できる。
【００２４】
さらに、第１の導電膜および第３の導電膜が絶縁体で形成された壁により電気的に２つ以上に分離された構造である。
【００２５】
このような構造により、第１の導電膜および第３の導電膜で形成されるシールド導電膜を、２つ以上の電源配線層に使用することができ、配線層数の削減が可能となり、チップ面積の削減を実現することができる。
【００２６】
さらに、本発明のＬＳＩの配線構造は、半導体基板と、半導体基板の一主面上に形成された下地絶縁膜と、下地絶縁膜上に形成された第１の領域に、第１の導電膜と、第１の導電膜に形成された第１の配線溝と、第１の配線溝に形成された第１の側壁絶縁膜および底面絶縁膜と、第１の配線溝に第２の導電膜を埋め込んで形成された第１の配線膜と、第２の導電膜上に選択的に形成された第１の絶縁膜と、第１の絶縁膜および第１の導電膜および第２の導電膜上に形成された第３の導電膜と、第１の配線溝に第２の導電膜を埋め込んで形成された第１の配線膜上に絶縁膜が形成されていない第１の配線溝の上部にあって第３の導電膜に形成された第１のビアホールと、第１のビアホールの側壁に形成された第２の側壁絶縁膜と、前記第１のビアホールを埋め込む第４の導電膜と、から構成され、下地絶縁膜上に形成された第２の領域に、第２の絶縁膜と、第２の絶縁膜に形成された第２の配線溝と、第２の配線溝に第２の導電膜を埋め込んで形成された第２の配線膜と、第２の絶縁膜および第２の配線膜上に形成された第３の絶縁膜と、第３の絶縁膜に形成された第２のビアホールと、第２のビアホールを埋め込む第４の導電膜とから構成され、第１の導電膜と第３の導電膜とを接地電源に接続する接続体とを備えている。
【００２７】
このような構成により、高速信号には絶縁膜の領域に形成された配線膜を使用し、低速信号には、導電膜の領域に形成された配線膜を使用することにより、高速動作のＬＳＩにも対応できる。
【００２８】
また、本発明のＬＳＩの配線構造は最上層部の導電膜の表面を凹凸構造にするものである。
【００２９】
このような構造にすることにより、放熱効果を向上させることができ、ＬＳＩの高密度化，高速化の実現が可能となる。
【００３０】
また、本発明のＬＳＩの配線構造の製造方法は、半導体基板を準備する工程と、半導体基板の一主面上に下地絶縁膜を形成工程と、下地絶縁膜上に第１の導電膜を形成する工程と、第１の導電膜に配線溝を形成する工程と、配線溝に第１の側壁絶縁膜および底面絶縁膜を形成する工程と、配線溝に第２の導電膜を埋め込んで配線膜を形成する工程と、第２の導電膜上に絶縁膜を選択的に形成する工程と、絶縁膜および前記第１の導電膜および第２の導電膜上に第３の導電膜を形成する工程と、配線溝に第２の導電膜を埋め込んで形成された配線膜上に絶縁膜が形成されていない配線溝の上部の第３の導電膜にビアホールを形成する工程と、ビアホールの側壁に第２の側壁絶縁膜を形成する工程と、ビアホールに第４の導電膜を埋め込む工程と、第１の導電膜と第３の導電膜とを接地電源に接続する工程とを備えている。
【００３１】
このような製造方法により、同一配線層内の配線間および上下の配線層間にシールド導電膜が形成され、配線の信号によるクロストークノイズを低減することができＬＳＩを製造することができる。
【００３２】
また、本発明のＬＳＩの配線構造の製造方法は、配線工程およびビア工程を行う前に、半導体基板上に絶縁膜を形成し、この絶縁膜を選択的に除去して境界絶縁壁を形成する工程を行う。
【００３３】
このような製造方法により、境界絶縁壁により分離された領域のシールド導電膜を電源配線層に使用することができ、これにより配線層数を削減したＬＳＩを製造することができる。
【００３４】
また、本発明の配線構造の製造方法は、半導体基板を準備する工程と、半導体基板の一主面上に下地絶縁膜を形成工程と、下地絶縁膜上の第１の領域に、第１の導電膜を形成する工程と、第１の導電膜に第１の配線溝を形成する工程と、第１の配線溝に第１の側壁絶縁膜および底面絶縁膜を形成する工程と、第１の配線溝に第２の導電膜を埋め込んで第１の配線膜を形成する工程と、第２の導電膜上に第１の絶縁膜を選択的に形成する工程と、第１の絶縁膜および第１の導電膜および第２の導電膜上に第３の導電膜を形成する工程と、第１の配線溝に第２の導電膜を埋め込んで形成された第１の配線膜上に第１の絶縁膜が形成されていない配線溝の上部の第３の導電膜に第１のビアホールを形成する工程と、第１のビアホールの側壁に第２の側壁絶縁膜を形成する工程と、第１のビアホールに第４の導電膜を埋め込む工程と、下地絶縁膜上の第２の領域に、第２の絶縁膜を形成する工程と、第２の絶縁膜に第２の配線溝を形成する工程と、第２の配線溝に第２の導電膜を埋め込んで第２の配線膜を形成する工程と、第２の絶縁膜および第２の配線膜上に第３の絶縁膜を形成する工程と、第３の絶縁膜に第２のビアホールを形成する工程と、第２のビアホールに第４の導電膜を埋め込む工程と、第１の導電膜と第３の導電膜とを接地電源に接続する工程とを備える。
【００３５】
このような製造方法により、高速信号には絶縁膜の領域に形成された配線膜を使用し、低速信号には、導電膜の領域に形成された配線膜を使用することにより、高速動作のＬＳＩにも対応できるＬＳＩを製造することができる。
【発明の効果】
【００３６】
本発明に係るＬＳＩの配線構造によって、同一配線層内の配線間、および上下の配線層間にシールド導電膜が形成され、配線の信号によるクロストークノイズを低減することができる。
【００３７】
また、シールド導電膜を接地電源の配線層とすることにより、電源配線層を削減することができ、工程数の削減およびチップ面積の削減を実現することができる。
【００３８】
また、従来例では、配線層およびビア層に絶縁膜，導電膜および絶縁膜の３層からなる複合膜を形成していたが、本発明では、配線層およびビア層の導電膜に部分的な絶縁膜を形成する構成にすることにより、配線工程，ビア工程の工程数を削減することができ、製造期間の短縮、製造コストの削減に寄与する。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４０】
（第１の実施の形態）
図１（ａ）〜（ｋ）は、第１の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図である。図１（ａ）には配線構造を製造するための全工程をごく簡単に示している。また、図１（ｂ）〜（ｆ）は配線工程を、図１（ｇ）〜（ｊ）はビア工程をそれぞれ示す。また、図１（ｋ）は全工程の最終状態を示す。
【００４１】
まず、図１（ａ）に示すように、下地層（トランジスタ層）１の上にたとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成したシリコン酸化膜等の絶縁膜よりなる下地絶縁膜２を形成する。下地絶縁膜２の表面には、下地層１の中に多くの製造工程によってＭＯＳＦＥＴ等の各種電子デバイスを形成しているため凹凸が生じている。この凹凸を平坦にするために、シリカあるいはアルミナ等の粒子による研磨とブラシによるスクラブと粒子などを除去するケミカルエッチングを行うＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化を行う。
【００４２】
下地絶縁膜２を形成した後は「配線工程」に移る。配線工程が終わった後は「ビア工程」に移る。ＬＳＩを多層配線とする場合は「配線工程」および「ビア工程」を（Ｎ−１）回繰り返して行う。ここでＮは多層配線の配線数である。
【００４３】
最上層の配線工程、すなわち配線工程（最上層）が終わった後の状態を図１（ｋ）に示す。
【００４４】
図１（ｂ）〜（ｆ）に具体的な配線工程を示す。まず、図１（ｂ）に示すように、下地層１上に、下地絶縁膜２およびシールド導電膜３をこの順序で形成する。
【００４５】
シールド導電膜３はアルミニウム，タングステン，銅，チタン等の金属をスッパタ法，ＣＶＤ法などの方法を用いて形成する。
【００４６】
次に図１（ｃ）に示すように、シールド導電膜３の所定の箇所に所定のフォトリソグラフィおよびエッチング処理を施して下地絶縁膜２の一主面を露出させて配線溝４を形成する。次に図１（ｄ１）に示すように、配線溝４の底面、すなわち下地絶縁膜２が露出した箇所の上に底面絶縁膜５を、配線溝４の側壁に側壁絶縁膜６をそれぞれ形成する。
【００４７】
次に図１（ｄ２）に示すように配線溝４の一部の配線溝４Ａの中の底面絶縁膜５を異方性エッチング法などにより除去する。配線溝４Ａは後述するように、上層配線層の配線膜と下層配線層の配線膜とを電気的に接続する箇所にあたる。
【００４８】
次に、図１（ｅ）に示すように、底面絶縁膜５または側壁絶縁膜６が形成された配線溝４，配線溝４Ａに導電膜を埋め込み配線膜７を形成する。
【００４９】
ここで底面絶縁膜５，側壁絶縁膜６としては、シリコン酸化膜よりも誘電率の低い絶縁膜、例えば、フッ素ドープの酸化珪素（ＳｉＯＦ）、炭素ドープの酸化珪素（ＳｉＯＣ）あるいは水素含有ポリシロキシン（ＨＳＱ）などを使用する方が望ましい。低誘電率の絶縁膜を採用することにより配線膜７とシールド導電膜３との配線容量を低減することができる。
【００５０】
なお、図１（ｅ）に示した処理後は図示はしないが、シールド導電膜３，側壁絶縁膜６および配線膜７の一主面をＣＭＰにより平坦化処理を施す。
【００５１】
次に図１（ｆ）に示すように、下層配線層の配線膜７のうち、上層配線層と電気的に接続する配線膜７ａおよび上層配線層と電気的に接続しない配線膜７ｂを形成する。多層配線において、上層配線層の配線膜と下層配線層の配線膜とを電気的に接続する場合と接続しない場合とがあるので、図１（ｆ）では分別処理を施す。すなわち、上層と下層との配線層が接続されない配線膜７ｂの上面には、配線溝４を覆うように選択的に表面絶縁膜８を形成する。これで、配線層１１が形成される。
【００５２】
次に、ビア工程に移る。図１（ｇ）〜（ｊ）にビア工程を示す。
【００５３】
まず、図１（ｇ）に示すようにシールド導電膜３，表面絶縁膜８，側壁絶縁膜６および配線膜７ａの一主面上にシールド導電膜９を形成する。次に図１（ｈ）に示すように、上層配線層と電気的に接続する配線膜７ａの領域のシールド導電膜９にビアホール１０を形成して、配線膜７ａの一主面（表面）を露出させる。次に、図１（ｉ）に示すように、ビアホール１０の側壁に側壁絶縁膜１２を形成する。最後に図１（ｊ）に示すように側壁絶縁膜１２が形成されたビアホール１０に導電膜を埋め込んで、ビア導電膜１３を形成する。これで、ビア層１４が完成する。
【００５４】
電源配線層を含めた配線層数をＮとしたとき、配線工程とビア工程を（Ｎ−１）回繰り返して行い、最後に最上層の配線工程を実施する。これで、ＬＳＩ配線構造の製造全工程が完了し、図１（ｋ）に示した配線構造ができあがる。
【００５５】
なお、図１（ｋ）に示した配線構造はＮ＝３の場合であって、最上層の導電膜は供給電源Ｖｄｄに接続した供給電源膜１５とした例を示している。また、シールド導電膜３，９は接地電源Ｖｓｓ１６に接続し、接地電源配線層として使用している。
【００５６】
このような配線構造によって、同一配線層内の配線膜７ａと７ｂとの間はシールド導電膜３によってシールドされ、また、配線層の異なる配線膜７ｂと７ｄとの間はシールド導電膜９によってシールドされる。こうした構成によって、配線膜７ａ，７ｂのほぼ全周囲をシールドすることになるので、配線間のクロストークによるノイズを低減することができる。
【００５７】
配線層７ａと配線層７ｃはビア導電膜１３を介して電気的に接続される。配線層７ｃの形成は、配線工程（ｄ２）の工程を採用することにより、底面絶縁膜５を除去することにより実現できる。
【００５８】
また、シールド導電膜３，９を接地電源Ｖｓｓ１６に接続した接地電源層として使用することにより、配線層とビア層を１つ削減することができ、工程数の削減とチップ面積の縮小により、歩留まり向上によるコストダウン，ＬＳＩの品質の向上に寄与することができる。
【００５９】
（第２の実施の形態）
図２は、第２の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図である。第２の実施の形態では、高速信号用の配線としては配線容量を低減した配線構造を提供することを目的とする。
【００６０】
図２（ａ）〜図２（ｉ）は、第２の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図である。図２（ａ）は第１の実施の形態の説明で用いた図１（ａ）と同じように配線構造を製造するための全工程をごく簡単に示している。
【００６１】
図２（ｂ）〜図２（ｅ）は配線工程を、図２（ｆ）〜図２（ｈ）はビア工程をそれぞれ示す。また、図２（ｉ）は全工程の最終状態を示す。
【００６２】
まず、図２（ａ）に示すように、下地層１の上に下地絶縁膜２を形成する。下地絶縁膜２の中には図示しないがＭＯＳＦＥＴ等の各種電子デバイスが作り込まれている。下地絶縁膜２の一主面すなわち、その表面をたとえばＣＭＰで平坦化処理を施す。下地層（トランジスタ層）１の上にはたとえば、ＣＶＤ法により形成したシリコン酸化膜等の絶縁膜よりなる下地絶縁膜２を形成する。下地絶縁膜２の表面は、下地層１の中に多くの製造工程によってＭＯＳＦＥＴ等の各種電子デバイスを形成しているため凹凸が生じている。この凹凸を平坦にするためには、シリカあるいはアルミナ等の粒子による研磨とブラシによるスクラブと粒子などを除去するとともにケミカルエッチングを同じに行うＣＭＰ法を用いる。
【００６３】
下地絶縁膜２を形成した後は「配線工程」に移る。配線工程が終わった後には「ビア工程」に移る。ＬＳＩを多層配線とする場合は「配線工程」および「ビア工程」を（Ｎ−１）回繰り返して行う。ここでＮは多層配線の配線数である。最上層の配線工程、すなわち配線工程（最上層）が終わった後の状態を図２（ｉ）に示す。
【００６４】
次に、配線工程を具体的に説明する。配線工程は前にも述べたが図２（ｂ）〜図２（ｅ）に示している。
【００６５】
第２の実施の形態では、図２（ｂ）に示すように、配線を取り囲む空間がシールド導電膜１７である領域１００と絶縁膜１８で取り囲まれる領域２００の２つの領域を図示している。なお、図２には作図の便宜上、領域１００および２００をそれぞれ１箇所ずつ示した。しかしＬＳＩにはこうした領域が多数存在していることを理解されたい。
【００６６】
次に図２（ｃ）に示すように、配線を取り囲む空間がシールド導電膜１７である領域１００に対して、シールド導電膜１７に形成された底面絶縁膜５と側壁絶縁膜６が形成された配線溝１９Ａに導電膜を埋め込み配線膜７を形成する。そして、配線溝１９Ａを覆うように表面絶縁膜８を形成する。
【００６７】
次に、図２（ｄ）に示すように、配線を取り囲む空間が絶縁膜１８である領域２００に対して、絶縁膜１８に配線溝１９を形成し、下地絶縁膜２を露出させる。その後、図２（ｅ）に示すように、配線溝１９に導電膜を埋め込み、配線膜２０を形成する。これで、配線層２１が形成される。
【００６８】
次に、ビア工程に移る。ビア工程を図２（ｆ）〜図２（ｈ）に示す。
【００６９】
まず、図２（ｆ）に示すように、配線膜７を取り囲む空間がシールド導電膜１７である領域１００に対しては、シールド導電膜１７の上面に、シールド導電膜２２を形成する。一方、配線を取り囲む空間が絶縁膜１８である領域２００に対しては、絶縁膜１８の領域上に絶縁膜２３を形成する。
【００７０】
そして、図２（ｇ）に示すように、絶縁膜２３にビアホール２４を形成して、配線膜２０を露出させる。
【００７１】
次に図２（ｈ）に示すように、ビアホール２４に導電膜を埋め込み、ビア導電膜２５を形成する。その後、たとえば上述のＣＭＰ法により、シールド導電膜２２，絶縁膜２３およびビア導電膜２５の表面に対して平坦化処理を施す。これで、ビア層２６が形成される。
【００７２】
そして、図２（ｉ）に示すように、配線工程とビア工程を、配線層数をＮとしたとき、（Ｎ−１）回繰り返して行ない、最上層の配線工程を施して全工程が完了する。ここでは、最上層の導電膜は供給電源Ｖｄｄに接続する供給電源膜２７とした一例を示す。また、シールド導電膜１７，２２を接地電源Ｖｓｓ２８に接続し接地電源層とする。こうした構成によりＬＳＩ全体の配線層数を削減することができる。
【００７３】
また、図示していないが、多層配線において、シールド導電膜１７，２２の領域１００では、上層配線層の配線膜と下層配線層の配線膜が電気的に接続する場合、上層配線層の配線溝の底面絶縁膜５を除去し、下層配線層の配線膜の上面に形成される表面酸化膜８を除去して、ビア導電膜と接続し、配線膜７同士を電気的に接続する。また、絶縁膜１８，２３の領域２００では、上層配線層の配線膜と下層配線層の配線膜が電気的に接続させない場合、絶縁膜２３にビアホールを形成せずに、絶縁膜２３により電気的に絶縁する。
【００７４】
第２の実施の形態では、高速信号を伝達させる配線膜は、絶縁膜１８で取り囲こまれた領域２００に配設することにより、配線容量を低減することができる。それ以外の低速信号の配線はシールド導電膜１７，２２で取り囲込こまれた領域１００の配線膜を使用することで、高速動作のＬＳＩにも対応することができる。
【００７５】
なお、絶縁膜１８，２３を低誘電率の材料により形成することにより、配線容量の低減およびクロストークの低減効果を大きくすることができる。
【００７６】
（第３の実施の形態）
第３の実施の形態では、配線層およびビア層を絶縁壁により電気的に分離した配線構造を提供する。また、分離されたそれぞれの領域には、シールド導電膜を形成し、それらのシールド導電膜を供給電源Ｖｄｄおよび接地電源Ｖｓｓに接続させるということを特徴とする配線構造である。
【００７７】
図３（ａ）〜（ｆ）は、第３の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図である。図３（ａ）は配線構造を製造するための全工程をごく簡単に示している。図３（ｂ）〜（ｃ）は配線工程を、図３（ｄ）〜（ｅ）はビア工程をそれぞれ示す。また、図３（ｆ）は全工程の最終状態を示す。
【００７８】
まず、図３（ａ）に示すように、下地層（トランジスタ層）１の上にたとえば、ＣＶＤ法により形成したシリコン酸化膜等の絶縁膜よりなる下地絶縁膜２を形成する。下地絶縁膜２の表面は、下地層１の中に多くの製造工程によってＭＯＳＦＥＴ等の各種電子デバイスが作り込まれているため、凹凸している。この凹凸を平坦にするために、シリカあるいはアルミナ等の粒子のよる研磨とブラシによるスクラブと粒子などを除去するケミカルエッチングを行うＣＭＰ法を用いるとよい。
【００７９】
下地絶縁膜２を形成した後は「配線工程」に移る。配線工程が終わった後には「ビア工程」に移る。ＬＳＩを多層配線とする場合は「配線工程」および「ビア工程」をＮ回繰り返して行う。ここでＮは多層配線の配線数である。Ｎ回繰り返しの工程が終わった後の状態を図３（ｆ）に示す。
【００８０】
具体的な配線工程を図３（ｂ）〜（ｃ）に示す。図３（ｂ）に示すように、まず、下地層（トランジスタ層）１の上に下地絶縁膜２を形成する。その後、境界絶縁膜３０を下地絶縁膜２の一主面の全面に形成する（図示せず）。その後よく知られたフォトリソグラフィとエッチングにより所定のパターンニングを施して境界絶縁膜３０を形成する。境界絶縁膜３０を境界として、電気的に分離した２つの領域３００および４００は境界絶縁壁３０を挟んで分離形成する。なお、作図の都合上、電気的に分離した領域が２つであるものを示したが、実際のＬＳＩには多数の分離領域が存在する。
【００８１】
さて、境界絶縁壁３０を形成した後は図３（ｃ）に示すように、境界絶縁壁３０を挟んで両側にシールド導電膜３ａ，３ｂをそれぞれ形成する。さらに、シールド導電膜３ａ，３ｂそれぞれに底面絶縁膜５および側壁絶縁膜６が形成された配線溝を形成する。その配線溝に導電膜を埋め込み配線膜７を形成した後、表面絶縁膜８を形成して配線層３１を形成する。
【００８２】
つぎに、ビア工程に移る。ビア工程を図３（ｄ）〜（ｅ）に示す。まず、図３（ｄ）に示すように、電気的に分離した２つの領域３００および４００に分離する境界絶縁膜３０の上に境界絶縁壁３２を形成する。
【００８３】
次に図３（ｅ）に示すように、境界絶縁壁３２形成後のビア工程は、境界絶縁壁３２を挟んで領域３００側にシールド導電膜９ｂを、領域４００側に導電膜９ａをそれぞれ形成する。
【００８４】
多層配線においては、上層配線層の配線膜と下層配線層の配線膜を電気的に接続する場合にはビアホールを形成して、電気的に接続する（図示せず）。これにより、ビア層３３を形成する。
【００８５】
そして、第３の実施の形態では、配線工程とビア工程を、配線層数をＮとした場合、Ｎ回繰り返して、全工程が完了する。この完了した後の配線構造を図３（ｆ）に示している。
【００８６】
こうした配線構造においては、シールド導電膜３ａ，９ａを供給電源Ｖｄｄ３４に接続し、シールド導電膜３ｂ，９ｂを接地電源Ｖｓｓ３５に接続することにより、２つの電源配線層を無くすことができので、工程数の削減、チップ面積の削減につながる。
【００８７】
図４は本発明の第３の実施の形態のもう１つの製造工程を示す図である。
【００８８】
図４（ａ）〜（ｄ）は、第３の実施の形態に係るもう１つのＬＳＩの配線構造を説明するための断面工程図である。
【００８９】
まず、下地層（トランジスタ層）１の上にたとえば、ＣＶＤ法により形成したシリコン酸化膜等の絶縁膜よりなる下地絶縁膜２を形成する。下地絶縁膜２の表面は、下地層１の中に多くの製造工程によってＭＯＳＦＥＴ等の各種電子デバイスが作り込まれているため、凹凸している。この凹凸を平坦にするために、シリカあるいはアルミナ等の粒子による研磨とブラシによるスクラブと粒子などを除去するケミカルエッチングを行うＣＭＰ法を用いるとよい。
【００９０】
まず、図４（ａ）に示すように、下地層（トランジスタ層）１の上に下地絶縁膜２を形成する。次に図４（ｂ）に示すように、電気的に２つに分離した領域の一方の領域５００（例えば接地電源Ｖｓｓ側の領域）に、配線工程およびビア工程を配線層数をＮとした場合、それぞれの工程をＮ回繰り返す。
【００９１】
次に、図４（ｃ）に示すように、電気的に２つの領域に分離する箇所に境界絶縁壁３６を形成する。次に、図４（ｄ）に示すように、電気的に分離する領域の他方の領域６００（例えば供給電源Ｖｄｄ側の領域）に、配線工程およびビア工程を配線層数Ｎとした場合、Ｎ回繰り返しことによって、全工程が完了する。
【００９２】
そして、シールド導電膜３ａと９ａを供給電源Ｖｄｄ３４に接続し、シールド導電膜３ｂ，９ｂを接地電源Ｖｓｓ３５に接続する。
【００９３】
また、図示していないが、上層配線層の配線膜と下層配線層の配線膜とを電気的に接続する場合、すなわち、多層配線構造とする場合には、上層配線層の配線溝の底面絶縁膜５を除去し、下層配線層の配線膜の上面に形成される表面酸化膜８を除去して、ビア導電膜と接続し電気的に接続する。
【００９４】
なお、インターフェース用の電源など、電源が３つ以上あるときは、電気的に分離する領域を３つ以上（電源数と同じ）にすれば、対応できることは言うまでもない。
【００９５】
（第４の実施の形態）
図５（ａ）〜（ｃ）は、第４の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図である。まず、図５（ａ）に示すように、下地層（トランジスタ層）１の上に下地絶縁膜２を形成する工程，配線工程，ビア工程を、配線層数をＮとした場合、（Ｎ−１）回繰り返した後、図５（ｂ）に示すように、最上層導電膜４３を形成する工程までは、第１の実施の形態で説明した製造工程とほぼ同じである。
【００９６】
最後に、図５（ｃ）に示すように、最上層導電膜４３に放熱溝４４を形成し、最上層導電膜４３の表面を凸凹構造に形成することにより全工程が完了する。
【００９７】
放熱溝４４の幅ｗ（溝の数とも言い換えられる）は狭い（つまり、溝の数が多い）ほど、溝の側面面積が表面面積に加算されてトータル表面面積が増大し放熱効果を向上させることができる。
【００９８】
また、溝の深さｔは、深いほど、表面面積が増大し、放熱効果が向上する。しかし、パッケージ等外部の応力に対する強度が弱まるというトレードオフがある。凹凸構造の具体的なスケールとして、上記の条件を考慮すると、溝の幅ｗ及び深さｔはいずれも、数μｍ程度が妥当である。
【００９９】
また、放熱溝の幅ｗ，深さｔは、チップ内部の構造に依存しないため、放熱溝作成用のマスクはすべての品種に共通して使用できるため、品種ごとにマスクを準備する必要はない。
【０１００】
こうした配線構造にすることにより、一般的に絶縁体に比べて導電膜の方が熱伝導率が高く、内部からの放熱効果が高いことに加えて、表面を凹凸構造にすることにより外部との単位面積当たりの接触面積を多くしてさらなる放熱効果の向上を実現している。
【０１０１】
こうした配線構造により、放熱効果を向上させることができ、集積回路の高密度化、高速動作の実現がより可能となる。また、高温での動作が安定するという副次的な効果も奏する。
【産業上の利用可能性】
【０１０２】
以上のように本発明に係るＬＳＩの配線構造は、導電膜である配線が絶縁膜で囲まれていて、さらにその周りをシールド導電膜で取り囲まれた構造とした。さらに、シールド導電膜を接地電源Ｖｓｓに接続させることにより、配線層数の削減によるチップ面積の削減ができるので、特に大規模集積回路の用途に好適であり、その産業上の利用価値は高い。
【図面の簡単な説明】
【０１０３】
【図１】第１の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図
【図２】第２の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図
【図３】第３の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図
【図４】第３の実施の形態に係るＬＳＩのもう１つの配線構造を説明するための断面工程図
【図５】第４の実施の形態に係るＬＳＩの配線構造を説明するための断面工程図
【図６】従来のＬＳＩの配線構造を説明するための断面工程図
【符号の説明】
【０１０４】
１，４５    下地層（トランジスタ層）
２，４６    下地絶縁膜
３，９，１７，２２    シールド導電膜
４，１９，５１    配線溝
５    底面絶縁膜
６，１２，５２，６０    側壁絶縁膜
７，２０，５３    配線膜
８    表面絶縁膜
１０，２４，５８    ビアホール
１１，２１，３１，５９    配線層
１３，２５，６１    ビア導電膜
１４，２６，３３，６２    ビア層
１５，２７，６３    供給電源膜
１６，２８，３５，３７    接地電源Ｖｓｓ
１８，２３，４７，４９，５４，５６    絶縁膜
３０，３２，３６    境界絶縁壁
３４    供給電源Ｖｄｄ
４３    最上層導電膜
４４    放熱溝
４８，５５    導電膜
５０，５７    複合膜
６４    接地電源膜
１００，２００，３００，４００，５００，６００    領域
【図１】
2006222253.tif 000003
【図２】
2006222253.tif 000004
【図３】
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【図４】
2006222253.tif 000006
【図５】
2006222253.tif 000007
【図６】
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