(57)【要約】【課題】半導体基板上に第１半導体層と第２半導体層とを順次積層してＰＮ接合を構成した受光素子において、第１半導体層の不純物濃度の低濃度化及び第１半導体層の厚膜化による受光素子の寄生容量低減を行った場合におけるシリーズ抵抗の増加を抑制して、高周波特性に優れた受光素子、及びこの受光素子を有する半導体装置、及びこの半導体装置の製造方法を提供する。【解決手段】受光領域内には、受光領域を囲繞して設けた素子分離に用いる第１の溝の形成にともなって形成した第２の溝を設け、この第２の溝内に、受光領域内の半導体基板に蓄積された電荷を取出す導通配線を設ける。特に、前記第１半導体層を貫通させて第２の溝を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層して形成した受光領域を有する受光素子において、
前記受光領域内には、前記受光領域を囲繞して設けた素子分離に用いる第１の溝の形成にともなって形成した第２の溝を設け、
この第２の溝内に、前記受光領域内の前記半導体基板に蓄積された電荷を取出す導通配線を設けたことを特徴とする受光素子。
【請求項２】
半導体基板上に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層することにより受光領域を形成した受光素子を有する半導体装置において、
前記受光領域内には、前記受光領域を囲繞して設けた素子分離に用いる第１の溝の形成にともなって形成した第２の溝を設け、
この第２の溝内に、前記受光領域内の前記半導体基板に蓄積された電荷を取出す導通配線を設けたことを特徴とする受光素子を有する半導体装置。
【請求項３】
半導体基板の所定の領域を受光領域とした受光素子を有する半導体装置の製造方法において、
前記半導体基板に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層する工程と、
前記受光領域を囲繞する素子分離用の第１の溝を形成すると同時に前記受光領域内に第２の溝を形成する工程と、
前記第２の溝内に、前記受光領域内の前記半導体基板に蓄積された電荷を取出す導通配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第２の溝は、前記第１半導体層を貫通していることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１の溝の表面には誘電体層を形成することを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受光素子及びこの受光素子を有する半導体装置及びこの半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、ＤＶＤ（Digital Versatile Disc）装置などの光ディスク装置におけるレーザ光の光ピックアップＩＣ（Integrated Circuit）や、光通信機器における搬送波の送信用ＩＣあるいは受信用ＩＣなどの半導体装置には、フォトダイオードからなる受光素子が設けられている（例えば、特許文献１参照。）。
【０００３】
昨今、このような受光素子が設けられた半導体装置は、さらなる小型化の要求や、受光素子の高速動作化、さらには低ノイズ化の要求に応えるために、図１１に示すように、受光素子の受光領域における半導体基板100上に、この半導体基板100と同一導電型とした第１導電型の第１半導体層110を積層し、次いで、この第１半導体層110の上面に第１半導体層110の導電型とは異なる第２導電型の第２半導体層120を積層してＰＮ接合を形成し、このＰＮ接合を用いて受光素子を形成することが行われている。
【０００４】
特に、第１半導体層110を例えばＰ型のエピタキシャル半導体層で形成した場合には、不純物濃度を1.0×1013〜1.0×1014cm-3程度と低くすることによりＰＮ接合間の空乏層を十分に広げ、受光素子の特性向上が図られている。
【０００５】
さらに、第１半導体層110の不純物濃度を下げて空乏層幅を広げることによって受光素子の低容量化を図ることができ、受光素子におけるノイズ特性や周波数特性を向上させることもでき、しかも、第１半導体層110を厚く形成することによって受光素子のさらなる低容量化を図ることができ、受光素子のさらなる特性向上を図ることができる。
【０００６】
図１１中、130は第２半導体層120に形成した酸化膜、290は層間膜、300はアノード取出電極、310はカソード取出電極、320はアノード電極、330はカソード電極である。また、400はＰＮ接合部分で生成されて半導体基板側で蓄積された電荷を引出すための取出用導通配線を構成する拡散領域であり、第２半導体層120と同一導電型の不純物を拡散させて形成している。
【特許文献１】特開２０００−１５６５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、受光素子の低容量化のみに着目して第１半導体層の厚膜化、あるいは第１半導体層の不純物濃度の低減を行った場合には、第１半導体層が高抵抗化することによって、受光素子のＰＮ接合部分で生成されて半導体基板側で蓄積された電荷を取出す導通配線を形成する際に、高抵抗化された第１半導体層を横断させて導通配線を形成することとなり、受光素子のシリーズ抵抗が増大するという問題があった。
【０００８】
そこで、第１半導体層による寄生抵抗の影響を低減させるためには、第２半導体層に設けている拡散領域を第１半導体層の下側の半導体基板に達するまで深く形成すればよいのであるが、拡散領域を深く形成するためには高温長時間の熱処理が必要であって、この熱処理中に第１半導体層中の不純物拡散も生じることによって、厚く形成した第１半導体層が、却って薄くなるという問題があった。
【０００９】
一方、熱拡散ではなくイオン注入によって拡散領域を深く形成する場合には、第１半導体層は比較的厚く形成されることにより、所望の深さまで不純物を注入すること自体が困難であって、適用できないという問題があった。
【００１０】
本発明者はこのような現状に鑑み、第１半導体層の不純物濃度の低濃度化及び第１半導体層の厚膜化による受光素子の寄生容量低減を行った場合におけるシリーズ抵抗の増加を抑制して、高周波特性に優れた受光素子、特に半導体基板に他のＩＣとともに混載された受光素子を有する半導体装置を提供すべく研究・開発を行い、本発明を成すに至ったものである。
【課題を解決するための手段】
【００１１】
本発明の受光素子では、半導体基板上に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層して形成した受光領域を有する受光素子において、受光領域内には、受光領域を囲繞して設けた素子分離に用いる第１の溝の形成にともなって形成した第２の溝を設け、この第２の溝内に、受光領域内の半導体基板に蓄積された電荷を取出す導通配線を設けた。
【００１２】
また、本発明の受光素子を有する半導体装置では、半導体基板上に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層することにより受光領域を形成した受光素子を有する半導体装置において、受光領域内には、受光領域を囲繞して設けた素子分離に用いる第１の溝の形成にともなって形成した第２の溝を設け、この第２の溝内に、受光領域内の半導体基板に蓄積された電荷を取出す導通配線を設けた。
【００１３】
また、本発明の半導体装置の製造方法では、半導体基板の所定の領域を受光領域とした受光素子を有する半導体装置の製造方法において、半導体基板に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層する工程と、受光領域を囲繞する素子分離用の第１の溝を形成すると同時に受光領域内に第２の溝を形成する工程と、第２の溝内に、受光領域内の半導体基板に蓄積された電荷を取出す導通配線を形成する工程とを有することとした。さらに、第２の溝は第１半導体層を貫通していることにも特徴を有し、第１の溝の表面には誘電体層を形成することにも特徴を有するものである。
【発明の効果】
【００１４】
請求項１記載の本発明によれば、半導体基板上に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層して形成した受光領域を有する受光素子において、受光領域内には、受光領域を囲繞して設けた素子分離に用いる第１の溝の形成にともなって形成した第２の溝を設け、この第２の溝内に、受光領域内の半導体基板に蓄積された電荷を取出す導通配線を設けたことによって、第１半導体層の厚みに依存することなく低抵抗な導通配線を形成することができ、所望の特性が得られるように自由に第１半導体層の厚みを設定することができるので、高周波特性に優れた受光素子を提供できる。
【００１５】
請求項２記載の本発明によれば、半導体基板上に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層することにより受光領域を形成した受光素子を有する半導体装置において、受光領域内には、受光領域を囲繞して設けた素子分離に用いる第１の溝の形成にともなって形成した第２の溝を設け、この第２の溝内に、受光領域内の半導体基板に蓄積された電荷を取出す導通配線を設けたことによって、第１半導体層の厚みに依存することなく低抵抗な導通配線を形成することができ、受光素子が所望の特性となるように自由に第１半導体層の厚みを設定して、高周波特性に優れた受光素子を有する半導体装置を提供可能とすることができる。
【００１６】
請求項３記載の本発明によれば、半導体基板の所定の領域を受光領域とした受光素子を有する半導体装置の製造方法において、半導体基板に第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層する工程と、受光領域を囲繞する素子分離用の第１の溝を形成すると同時に受光領域内に第２の溝を形成する工程と、第２の溝内に、受光領域内の半導体基板に蓄積された電荷を取出す導通配線を形成する工程とを有することによって、第１半導体層の厚みに依存することなく低抵抗な導通配線を形成可能とすることができる。したがって、受光素子が所望の特性となるように自由に第１半導体層の厚みを設定して、高周波特性に優れた受光素子を有する半導体装置を製造可能とすることができる。
【００１７】
請求項４記載の本発明によれば、請求項３記載の半導体装置の製造方法において、第１半導体層を貫通して第２の溝を形成することにより、請求項２記載の発明と同様に、第１半導体層の厚みによる受光素子の特性への影響を無視可能な程度にまで軽減できる。
【００１８】
請求項５記載の本発明によれば、請求項３または請求項４に記載の半導体装置の製造方法において、第１の溝の表面には誘電体層を形成することによって、第１の溝による素子分離を確実に行うことができ、受光素子に特性低下が生じることを抑止できる。
【発明を実施するための最良の形態】
【００１９】
本発明の受光素子、及びこの受光素子を有する半導体装置、及びこの半導体装置の製造方法では、半導体基板に形成される受光素子の受光領域に、第１導電型の第１半導体層と第２導電型の第２半導体層とを順次積層しているものであって、受光領域を囲繞するように素子分離に用いる第１の溝を形成するとともに、第２の溝内に第２の溝を形成して、この第２の溝部分に、受光領域における半導体基板に蓄積された電荷を取出す導通配線を設けているものである。
【００２０】
このように、第２の溝を用いて導通配線を設けることによって、不純物の熱拡散やイオン注入などの手段を用いることなく導通配線を確実に形成することができ、受光素子の特性に対して第１半導体層における寄生抵抗の影響を殆ど無視することができる。
【００２１】
したがって、トレードオフの関係にあった寄生抵抗と寄生容量のうち、寄生抵抗を無視することができるので、寄生容量のみを制御するように第１半導体層の厚み調整をできるので、所望の特性を有する受光素子を極めて容易に形成できる。特に高周波特性に優れた受光素子として、高速駆動が可能な受光素子を有する半導体装置を提供できる。
【００２２】
しかも、第１の溝は、いわゆるディープ・トレンチ（deep trench）形成によるトレンチ（trench）部とすることによって、受光素子の小型化を図ることができ、半導体装置の小型化及び高集積化を図ることができる。
【００２３】
さらに、導通配線の形成に用いる第２の溝は、第１半導体層を貫通させて形成することによって、第１半導体層の厚みによる受光素子の特性への影響を無視可能な程度にまで軽減できる。
【００２４】
特に、第２の溝は第１の溝とともに形成することによって、素子分離のために第１の溝が半導体基板に達するまで刻設されることにより、極めて容易に第２の溝も第１半導体層を貫通させて半導体基板に到達させることができる。
【００２５】
素子分離に用いる第１の溝には、内側面に誘電体層を設けることにより、第１の溝による素子分離を確実に行うことができ、受光素子に特性低下が生じることを抑止できる。ここで、誘電体層は酸化膜とすることによって容易に誘電体層を形成できる。
【００２６】
以下において、図面に基づいて本発明の実施形態を詳説する。図１は、本実施形態の受光素子を有する半導体基板の受光素子部分を示す断面模式図である。
【００２７】
図１に示すように、本実施形態の受光素子の受光領域部分には、半導体基板10上に第１半導体層11と、第２半導体層12とを順次積層しており、受光素子の周囲には、受光領域を囲繞するように素子分離に用いる第１溝21を形成している。なお、説明の便宜上、図１には第１溝21の一部のみを示している。
【００２８】
そして、第１溝21によって囲繞される受光領域内には、第１溝21の形成とともに形成することにより略同一の深さとした第２溝22を形成している。
【００２９】
この第２溝22には、高濃度の不純物を含むことにより低抵抗化したポリシリコン膜25を充填し導通配線としている。
【００３０】
このように、第２溝22を用いてポリシリコン膜25からなる導通配線を設けることによって、不純物の熱拡散やイオン注入などの手段を用いることなく導通配線を確実に形成することができ、受光素子の特性に対して第１半導体層11における寄生抵抗の影響を殆ど無視することができる。
【００３１】
特に、導通配線の形成に用いる第２溝22は、第１半導体層11を貫通させて形成することによって、第１半導体層11の厚みによる受光素子の特性への影響を無視可能な程度にまで軽減できる。
【００３２】
また、第２溝22の周囲には、ポリシリコン膜25中の不純物を拡散させた拡散層を設けることにより、異導電型である第２半導体層12による導通配線への影響を抑制でき、導通配線の導電性を安定化させることができる。
【００３３】
さらに、素子分離に用いる第１溝11の内側面には、シリコン酸化膜23-1などで構成した誘電体層を設けることにより、第１の溝による素子分離を確実に行うことができ、受光素子に特性低下が生じることを抑止できる。
【００３４】
以下において、本実施形態の受光素子の製造方法を説明する。本実施形態では、半導体基板10には、1.0×1018cm-3程度の不純物濃度を有するｐ型のシリコン半導体基板を用いている。
【００３５】
まず、半導体基板10には、図２に示すように、表面に1.0×1012〜1.0×1015cm-3程度の不純物濃度としたｐ型半導体エピタキシャル層からなる第１半導体層11を形成する。本実施形態では、第１半導体層11は１０μｍ程度の厚さとしている。
【００３６】
半導体基板10に受光素子だけでなくその他も半導体素子、例えばバイポーラトランジスタやＣＭＯＳトランジスタを混載する場合には、受光素子が形成される領域部分にのみレジストマスクを形成して、受光素子が形成される領域部分以外の領域にさらにｐ型不純物をイオン注入して不純物濃度を高め、抵抗率を下げてもよい。これによりラッチアップ等の問題が発生することを防止できる。
【００３７】
また、本実施形態では、半導体基板10として低抵抗のシリコン半導体基板を用いているが、例えば半導体基板10の表面にｐ型不純物をイオン注入して、表面に高濃度ｐ＋領域を形成した後に、第１半導体層11を形成してもよい。
【００３８】
次いで、第１半導体層11の上面には、図３に示すように、1.0×1015cm-3程度の不純物濃度としたn型半導体エピタキシャル層からなる第２半導体層12を形成する。本実施形態では、第２半導体層12は１μｍ程度の厚さとしている。
【００３９】
このように、半導体基板10上に第１半導体層11と第２半導体層12とを順次形成した後、第２半導体層12には、受光領域以外の部分にシャロウ・トレンチ（shallow trench）形成技術、あるいはＬＯＣＯＳ（LoCal Oxidation of Silicon）形成技術により、図３に示すように、素子間分離用の第１シリコン酸化膜13を形成する。
【００４０】
次いで、第２半導体層12上には、図４に示すように、熱酸化法により全面に第２シリコン酸化膜14を形成し、この第２シリコン酸化膜14上にシリコンナイトライド膜15をＣＶＤ（Chemical Vapor Deposiotion）により全面に形成し、このシリコンナイトライド膜15上に第３シリコン酸化膜16をＣＶＤにより全面に形成する。
【００４１】
次いで、第３シリコン酸化膜16上には、素子分離に用いる第１溝21、及び受光素子のアノード側の埋め込み層から電荷を取出すための導通配線形成用の第２溝22を形成するためのフォトレジスト（図示せず）を形成し、このフォトレジストを用いてRIE（Reactive Ion Etching（反応性イオンエッチング））によって第３シリコン酸化膜16を選択的にエッチングすることによりパターンニングする。第３シリコン酸化膜16のパターンニング後、フォトレジストは除去する。
【００４２】
フォトレジストを除去した後、パターニングされた第３シリコン酸化膜16をマスクとして、シリコンナイトライド膜15及びその下側の第２シリコン酸化膜14をRIEによって順次エッチングし、さらに第２シリコン酸化膜14の下側の第１シリコン酸化膜13、第２半導体層12、第１半導体層11、半導体基板10を順次RIEによって順次エッチングして、図５に示すように、第１溝21と第２溝22を同時に形成する。
【００４３】
特に、第１溝21及び第２溝22が第１半導体層11を貫通して半導体基板10に達するまでエッチングを行うことが望ましい。
【００４４】
第１溝21と第２溝22の形成後、図６に示すように、第１溝21と第２溝22の内側面にはそれぞれ第４シリコン酸化膜23-1,23-2を熱酸化などにより形成する。この第４シリコン酸化膜23-1,23-2は、１０ｎｍ程度の厚さとしている。
【００４５】
次いで、第１溝21の上部だけ開口したフォトレジスト（図示せず）を形成し、第１溝21の側壁及び底部に、ボロン（Ｂ）などのp型不純物を回転斜めイオン注入法などにより注入して、図６に示すように、第１溝21の周囲に選択的にp型の素子分離領域24を形成している。なお、本実施形態では、第１溝21の周囲にのみ素子分離領域24を形成しているが、第２溝22の周囲にも素子分離領域24と同様のp型の半導体領域を形成してもよい。
【００４６】
素子分離領域24の形成後、追加酸化処理を行なって、第１溝21における側壁の第４シリコン酸化膜23-1の膜厚を１００ｎｍ程度とし、その後、素子分離領域24の形成に用いたフォトレジストを除去して、素子分離領域24の活性化処理を行う。
【００４７】
次いで、第２溝22の上部だけ開口したフォトレジスト（図示せず）を形成し、フッ酸などによるウエットエッチング処理によって、第２溝22の内側面に形成された第４シリコン酸化膜23-2を除去し、第４シリコン酸化膜23-2の除去後、フォトレジストを除去してＣＶＤ法によって第３シリコン酸化膜16上にポリシリコン膜25を形成することにより、図７に示すように、第１溝21及び第２溝22にそれぞれポリシリコン膜25を充填している。
【００４８】
ポリシリコン膜25は、本実施形態ではボロンなどのｐ型不純物を1.0×1018〜1.0×1020cm-3程度含んでおり、１μｍ程度の厚みとしている。本実施形態では、ＣＶＤ法でｐ型不純物を含有したポリシリコン膜25を形成しているが、例えば、ＣＶＤ法によって不純物を含まないポリシリコン膜を１μｍ程度形成した後、ボロンなどのｐ型不純物を1.0×1015cm-2程度のドーズ量でイオン注入し、適当な熱処理を加えて形成してもよい。
【００４９】
このように、第２溝22に充填したポリシリコン膜25を、受光素子のアノードに蓄積された電荷を取出す導通配線としている。
【００５０】
第１溝21及び第２溝22にポリシリコン膜25を充填した後、第３シリコン酸化膜16をエッチングストッパーとしてＣＭＰ（Chemical Mechanical Polishing）法によりポリシリコン膜25を研磨除去する。
【００５１】
ＣＭＰ法によりポリシリコン膜25の除去後、図８に示すように、全面ウエットエッチングによって第３シリコン酸化膜16、シリコンナイトライド膜15、第２シリコン酸化膜14を順次エッチング除去して第２半導体層12を露出させた後、図９に示すように、この第２半導体層12上に熱酸化法などにより第５シリコン酸化膜26を形成する。
【００５２】
この第５シリコン酸化膜26の形成時の熱によって、第２溝22に充填されたポリシリコン膜25中の不純物が拡散し、拡散層27が形成される。
【００５３】
拡散層27の形成後、受光素子の受光領域部分を開口したフォトレジスト（図示せず）を形成し、受光領域部分にヒ素（As）などの不純物をイオン注入法などに注入してカソード取出領域28を形成している。
【００５４】
カソード取出領域28の形成後、第５シリコン酸化膜26を除去して第２半導体層12を露出させた後、図１に示すように、第２半導体層12上に第６シリコン酸化膜からなる層間膜29を形成し、拡散層27を活性化させるための熱処理を行っている。
【００５５】
拡散層27の活性処理後、層間膜29には第２溝22に充填したポリシリコン膜25と接続したアノード取出電極30、及びカソード取出領域28と接続したカソード取出電極31を既知のタングステン埋め込み技術などにより形成し、アノード取出電極30及びカソード取出電極31の上端部分にアルミニウムなどの配線材料を用いてアノード電極32及びカソード電極33をそれぞれ形成し、受光素子が形成される。
【００５６】
上記した実施形態では、図５に示すように第１溝21と第２溝22を同時に形成した後に、第１溝21の内側面に第４シリコン酸化膜23-1を形成して第１溝21の側壁及び底部にボロンなどのp型不純物を回転斜めイオン注入法などにより注入して不純物濃度を高めた素子分離領域24を形成しているが、他の実施形態として、上記した実施形態での第２溝22の周囲に、第２溝22に充填したポリシリコン膜25中の不純物を拡散させることにより、図１０に示すように、素子分離領域24'を形成してもよい。
【００５７】
この場合には、第１溝21と第２溝22を同時に形成した後に、この第１溝21内及び第２溝22内にポリシリコン膜25の充填を行って、上記したポリシリコン膜25の充填以降の工程による処理を行うことによって、拡散層からなる素子分離領域24'を容易に形成できる。
【００５８】
上記した実施形態では、半導体基板10及び第１半導体層11をｐ型の導電型とし、第２半導体層12をｎ型の導電型として説明するが、導電型は逆とした場合にはアノードとカソードが入れ替わるだけであり、上記した実施形態の説明中の導電型が入れ替わるだけで同様の手法で形成することができるため、それにより何ら制約を受けるものではない。
【図面の簡単な説明】
【００５９】
【図１】本実施形態の受光素子を有する半導体基板の受光素子部分を示した断面模式図である。
【図２】本実施形態の受光素子の製造工程を説明するための受光素子部分の断面模式図である。
【図３】本実施形態の受光素子の製造工程を説明するための受光素子部分の断面模式図である。
【図４】本実施形態の受光素子の製造工程を説明するための受光素子部分の断面模式図である。
【図５】本実施形態の受光素子の製造工程を説明するための受光素子部分の断面模式図である。
【図６】本実施形態の受光素子の製造工程を説明するための受光素子部分の断面模式図である。
【図７】本実施形態の受光素子の製造工程を説明するための受光素子部分の断面模式図である。
【図８】本実施形態の受光素子の製造工程を説明するための受光素子部分の断面模式図である。
【図９】本実施形態の受光素子の製造工程を説明するための受光素子部分の断面模式図である。
【図１０】他の実施形態の受光素子を有する半導体基板の受光素子部分を示した断面模式図である。
【図１１】従来の受光素子を有する半導体基板の受光素子部分を示した断面模式図である。
【符号の説明】
【００６０】
10    半導体基板
11    第１半導体層
12    第２半導体層
13    第１シリコン酸化膜
14    第２シリコン酸化膜
15    シリコンナイトライド膜
16    第３シリコン酸化膜
21    第１溝
22    第２溝
23-1  第４シリコン酸化膜（第１溝内）
23-2  第４シリコン酸化膜（第２溝内）
24    素子分離領域
25    ポリシリコン膜
26    第５シリコン酸化膜
27    拡散層
28    カソード取出領域
29    層間膜
30    アノード取出電極
31    カソード取出電極
32    アノード電極
33    カソード電極
【図１】
2006222116.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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