(57)【要約】【課題】浮遊ゲートをもち制御ゲートを備えていないメモリトランジスタ及び選択トランジスタからなる不揮発性メモリセルと周辺回路トランジスタを備えた半導体装置において、メモリトランジスタの電荷保持特性を向上させる。【解決手段】半導体基板２上メモリゲート酸化膜１５とメモリゲート酸化膜１５上に形成された浮遊ゲート１７をもつメモリトランジスタと、半導体基板２上に形成された選択ゲート酸化膜１１と選択ゲート酸化膜１１上に形成された選択ゲート１３をもち、メモリトランジスタに直列に接続されている選択トランジスタを備えた不揮発性メモリセルと、半導体基板２上に形成された周辺回路ゲート酸化膜２３と周辺回路ゲート酸化膜２３上に形成された周辺回路ゲート２５をもつ周辺回路トランジスタを備え、浮遊ゲート１５のポリシリコン内の不純物濃度は周辺回路ゲート２５のポリシリコン内の不純物濃度よりも薄くなっている。【選択図】図１
2006278848.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリゲート酸化膜と前記メモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる浮遊ゲートをもつＭＯＳトランジスタからなるメモリトランジスタと、
前記半導体基板上に形成された選択ゲート酸化膜と前記選択ゲート酸化膜上に形成されたポリシリコンからなる選択ゲートをもち、前記メモリトランジスタに直列に接続されたＭＯＳトランジスタからなる選択トランジスタを備えた不揮発性メモリセルと、
前記半導体基板上に形成された周辺回路ゲート酸化膜と前記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタを備え、
前記浮遊ゲートのポリシリコン内の不純物濃度は、前記周辺回路ゲートのポリシリコン内の不純物濃度よりも薄いことを特徴とする半導体装置。
【請求項２】
前記選択ゲートのポリシリコン内の不純物濃度は前記浮遊ゲートのポリシリコン内の不純物濃度と同じである請求項１に記載の半導体装置。
【請求項３】
前記選択ゲートのポリシリコン内の不純物濃度は前記周辺回路ゲートのポリシリコン内の不純物濃度と同じである請求項１に記載の半導体装置。
【請求項４】
前記メモリゲート酸化膜、前記選択ゲート酸化膜及び前記周辺回路ゲート酸化膜の膜厚は同じである請求項１、２又は３に記載の半導体装置。
【請求項５】
前記メモリゲート酸化膜の膜厚は前記周辺回路ゲート酸化膜の膜厚よりも薄く形成されている請求項１、２又は３に記載の半導体装置。
【請求項６】
前記選択ゲート酸化膜の膜厚は前記メモリゲート酸化膜の膜厚と同じである請求項５に記載の半導体装置。
【請求項７】
前記選択ゲート酸化膜の膜厚は前記周辺回路ゲート酸化膜の膜厚と同じである請求項５に記載の半導体装置。
【請求項８】
前記メモリトランジスタ及び前記選択トランジスタはＰＭＯＳトランジスタである請求項１から７のいずれかに記載の半導体装置。
【請求項９】
２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
前記分割抵抗回路は、直列に接続された複数の抵抗値調整用抵抗素子と、前記ヒューズ素子として前記抵抗値調整用抵抗素子に対応して並列に接続された複数のヒューズ用ＭＯＳトランジスタと、請求項１から８のいずれかに記載の前記不揮発性メモリセル及び前記周辺回路トランジスタと、前記不揮発性メモリセルの記憶状態に応じて前記ヒューズ用ＭＯＳトランジスタのオンとオフを切り替えるための読出し回路を備え、
前記ヒューズ用ＭＯＳトランジスタもしくは前記読出し回路を構成するＭＯＳトランジスタ又はその両方が前記周辺回路トランジスタにより構成されていることを特徴とする半導体装置。
【請求項１０】
入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗回路として請求項９に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
【請求項１１】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗回路として請求項９に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートをもつ不揮発性メモリセルと、ロジック回路などの周辺回路を備えた半導体装置に関するものである。このような半導体装置は、例えば分割抵抗回路や電圧検出回路、定電圧発生回路などを備えた半導体装置に適用される。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）と称される不揮発性メモリの種類としては、使用ゲート数で大きく分けて、１層ゲート型と２層ゲート型の２種類がある。１層ゲート型としては、例えば特許文献１や特許文献２に記載の技術があり、２層ゲート型としては例えば特許文献３に記載の技術がある。
【０００３】
図３９に従来例として１層ゲート型の不揮発性メモリの平面図を示す。
Ｐ型の半導体基板（Ｐ基板）１０１に、Ｎ型拡散層１０３，１０５，１０７と、Ｎ型拡散層からなる制御ゲート１０９が形成されている。Ｎ型拡散層１０３と１０５は間隔をもって形成され、Ｎ型拡散層１０５と１０７は間隔をもって形成されている。
Ｎ型拡散層１０３と１０５の間の領域を含むＰ基板１０１上に、Ｎ型拡散層１０３及び１０５と一部重複して、ゲート酸化膜（図示は省略）を介して、ポリシリコン膜からなる選択ゲート１１１が形成されている。
【０００４】
Ｎ型拡散層１０５と１０７の間の領域を含むＰ基板１０１上及び制御ゲート１０９上に連続して、シリコン酸化膜（図示は省略）を介してポリシリコン膜からなる浮遊ゲート１１３が形成されている。Ｎ型拡散層１０５及び１０７付近の領域では浮遊ゲート１１３はメモリゲート酸化膜を介してＮ型拡散層１０５及び１０７と一部重複して配置されている。
【０００５】
この１層ゲート型の不揮発性メモリの書込み、すなわち浮遊ゲート１１３への電子の注入を行なう場合、Ｎ型拡散層１０３を０Ｖ（ボルト）、Ｎ型拡散層１０７を所定の電位Ｖｐｐに設定し、制御ゲート１０９と選択ゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及び選択ゲート１１１により構成されるトランジスタがオンし、電子がＮ型拡散層１０５からメモリゲート酸化膜を介して浮遊ゲート１１３に注入される。
【０００６】
この１層ゲート型の不揮発性メモリの消去、すなわち浮遊ゲート１１３から電子の放出を行なう場合、制御ゲート１０９を０Ｖ、Ｎ型拡散層１０７をオープンに設定し、Ｎ型拡散層１０３と選択ゲート１１１に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及び選択ゲート１１１により構成されるトランジスタがオンし、トンネル効果によって浮遊ゲート１１３に注入されている電子がメモリゲート酸化膜を介してＮ型拡散層１０５に引き抜かれる。
【０００７】
図４０に従来例として２層ゲート型の不揮発性メモリの断面図を示す。
Ｐ基板１０１にＮ型拡散層１１７と１１９が間隔をもって形成されている。Ｎ型拡散層１１７と１１９の間のＰ基板１０１上に、Ｎ型拡散層１１７及び１１９と一部重複して、メモリゲート酸化膜１２１を介して、ポリシリコン膜からなる浮遊ゲート１２３が形成されている。浮遊ゲート１２３上に、シリコン酸化膜１２５を介して、ポリシリコン膜からなる制御ゲート１２７が形成されている。
【０００８】
この２層ゲート型の不揮発性メモリの書込み、すなわち浮遊ゲート１２３への電子の注入を行なう場合、Ｎ型拡散層１１９を０Ｖ、Ｎ型拡散層１１７を所定の電位Ｖｐｐに設定し、制御ゲート１２７に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、電子がＮ型拡散層１１９からメモリゲート酸化膜１２１を介して浮遊ゲート１２３に注入される。
【０００９】
この２層ゲート型の不揮発性メモリの消去、すなわち浮遊ゲート１２３から電子の放出を行なう場合、制御ゲート１２７を０Ｖ、Ｎ型拡散層１１７をオープンに設定し、Ｎ型拡散層１１９に所定の電位Ｖｐｐを印加することによって行なわれる。これにより、トンネル効果によって浮遊ゲート１２３に注入されている電子がメモリゲート酸化膜１２１を介してＮ型拡散層１１９に引き抜かれる。
【００１０】
また、不揮発性メモリセルとして、制御ゲートを備えていないものが知られている（例えば、特許文献４及び特許文献５を参照。）。
図４１に制御ゲートを備えていない不揮発性メモリの（Ａ）平面図及び（Ｂ）断面図を示す。図３９、図４０と同じ機能を果たす部分には同じ符号を付す。
【００１１】
Ｐ基板１０１に、Ｎ型拡散層１０３，１０５，１０７が形成されている。Ｎ型拡散層１０３と１０５は間隔をもって形成され、Ｎ型拡散層１０５と１０７は間隔をもって形成されている。
Ｎ型拡散層１０３と１０５の間の領域を含むＰ基板１０１上に、Ｎ型拡散層１０３及び１０５と一部重複して、ゲート酸化膜１２９を介して、ポリシリコン膜からなる選択ゲート１１１が形成されて、選択トランジスタが形成されている。
Ｎ型拡散層１０５と１０７の間の領域を含むＰ基板１０１上に、メモリゲート酸化膜１２１を介してポリシリコン膜からなる浮遊ゲート１２３が形成されて、メモリトランジスタが形成されている。Ｎ型拡散層１０５及び１０７付近の領域では浮遊ゲート１２３はメモリゲート酸化膜を介してＮ型拡散層１０５及び１０７と一部重複して配置されている。
【００１２】
この不揮発性メモリの消去、すなわち浮遊ゲート１２３から電子の放出を行なう場合、例えば浮遊ゲート１２３に紫外線が照射されることで、メモリトランジスタの浮遊ゲート１２３が電荷の無い状態に初期化される。
また、Ｎ型拡散層１０３を０Ｖに設定し、Ｎ型拡散層１０７と選択ゲート１１１を所定の電位Ｖｐｐ、例えば７Ｖに設定することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及び選択ゲート１１１により構成される選択トランジスタがオンし、トンネル効果によって浮遊ゲート１２３に注入されている電子がメモリゲート酸化膜１２１を介してＮ型拡散層１０５に引き抜かれる。この場合、Ｎ型拡散層１０３と浮遊ゲート１２３とは十分に重複して配置されていることが必要とされている。そのために、浮遊ゲート１２３の下方でＮ型拡散層１０５側には埋込み型のＮ型拡散層が設定されている（特許文献４）。
【００１３】
この不揮発性メモリの書込み、すなわち浮遊ゲート１２３への電子の注入を行なう場合、Ｎ型拡散層１０７を０Ｖ、Ｎ型拡散層１０３にＶｐｐ、例えば４.５Ｖを与え、選択ゲート１１１を所定の電位Ｖｏｎ、例えば２Ｖに設定することによって行なわれる。これにより、Ｎ型拡散層１０３，１０５及び選択ゲート１１１により構成される選択トランジスタがオンし、電子がＮ型拡散層１０５からメモリゲート酸化膜１２１を介して浮遊ゲート１２３に注入される。この場合も、消去時と同様に埋込み型のＮ型拡散層が必要である。
【００１４】
また、特許文献５には、ロジック回路などの周辺回路を構成するＭＯＳ（Metal Oxide of Silicon）トランジスタのゲート酸化膜を、選択トランジスタのゲート酸化膜及びメモリトランジスタのゲート酸化膜と同じ膜厚にすることが開示されている。
【００１５】
【特許文献１】特開平６−８５２７５号公報
【特許文献２】特表平８−５０６６９３号公報
【特許文献３】特公平４−８０５４４号公報
【特許文献４】特開２００３−１６８７４７号公報
【特許文献５】特開２００４−３１９２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
特許文献５に開示されているように、制御ゲートを備えていないメモリトランジスタ、選択トランジスタ及び周辺回路トランジスタを本願発明者が試作して評価したところ、電荷保持特性が悪いことが分かった。その原因は主に浮遊ゲートのポリシリコン内の不純物濃度が濃いためであることがわかった。
【００１７】
そこで本発明は、浮遊ゲートをもち制御ゲートを備えていないメモリトランジスタ及び選択トランジスタからなる不揮発性メモリセルと、周辺回路トランジスタを備えた半導体装置において、メモリトランジスタの電荷保持特性を向上させることを目的とするものである。
【課題を解決するための手段】
【００１８】
本発明にかかる半導体装置は、半導体基板上に形成されたメモリゲート酸化膜と上記メモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる浮遊ゲートをもつＭＯＳトランジスタからなるメモリトランジスタと、上記半導体基板上に形成された選択ゲート酸化膜と上記選択ゲート酸化膜上に形成されたポリシリコンからなる選択ゲートをもち、上記メモリトランジスタに直列に接続されたＭＯＳトランジスタからなる選択トランジスタを備えた不揮発性メモリセルと、上記半導体基板上に形成された周辺回路ゲート酸化膜と上記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタを備え、上記浮遊ゲートのポリシリコン内の不純物濃度は、上記周辺回路ゲートのポリシリコン内の不純物濃度よりも薄いものである。
【００１９】
本発明の半導体装置において、上記選択ゲートのポリシリコン内の不純物濃度は上記浮遊ゲートのポリシリコン内の不純物濃度と同じである例を挙げることができる。
【００２０】
また、上記選択ゲートのポリシリコン内の不純物濃度は上記周辺回路ゲートのポリシリコン内の不純物濃度と同じである例を挙げることができる。
【００２１】
また、上記メモリゲート酸化膜、上記選択ゲート酸化膜及び上記周辺回路ゲート酸化膜の膜厚は同じである例を挙げることができる。
【００２２】
また、上記メモリゲート酸化膜の膜厚は上記周辺回路ゲート酸化膜の膜厚よりも薄く形成されているようにしてもよい。
その態様において、上記選択ゲート酸化膜の膜厚は上記メモリゲート酸化膜の膜厚と同じであるようにしてもよい。
又は、上記選択ゲート酸化膜の膜厚は上記周辺回路ゲート酸化膜の膜厚と同じであるようにしてもよい。
【００２３】
本発明の半導体装置において、上記メモリトランジスタ及び上記選択トランジスタはＰＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）である例を挙げることができる。
【００２４】
本発明の半導体装置が適用される例として、２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その半導体装置を構成する分割抵抗回路は、直列に接続された複数の抵抗値調整用抵抗素子と、上記ヒューズ素子として上記抵抗値調整用抵抗素子に対応して並列に接続された複数のヒューズ用ＭＯＳトランジスタと、本発明を構成する上記不揮発性メモリセル及び上記周辺回路トランジスタと、上記不揮発性メモリセルの記憶状態に応じて上記ヒューズ用ＭＯＳトランジスタのオンとオフを切り替えるための読出し回路を備え、上記ヒューズ用ＭＯＳトランジスタもしくは上記読出し回路を構成するＭＯＳトランジスタ又はその両方が上記周辺回路トランジスタにより構成されている。
【００２５】
本発明の半導体装置が適用される他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その分割抵抗回路として、本発明が適用された上記分割抵抗回路を備えている。
【００２６】
本発明の半導体装置が適用されるさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その分割抵抗回路として、本発明が適用された上記分割抵抗回路を備えている。
【発明の効果】
【００２７】
本発明の半導体装置では、浮遊ゲートをもち制御ゲートを備えていないメモリトランジスタ及び選択トランジスタからなる不揮発性メモリセルと、周辺回路トランジスタを備えた半導体装置において、浮遊ゲートのポリシリコン内の不純物濃度は、周辺回路ゲートのポリシリコン内の不純物濃度よりも薄いようにしたので、浮遊ゲートのポリシリコン内の不純物濃度を薄く、例えば実質的な不純物濃度が１.０×１０20atoms／ｃｍ3よりも薄くしてメモリトランジスタの電荷保持特性を向上させることができる。さらに、周辺回路ゲートに関してポリシリコン内の不純物濃度を浮遊ゲートよりも濃くすることができるので、周辺回路ゲートの抵抗を十分低くすることができ、周辺回路トランジスタの処理速度が低下するのを防止することができる。
【００２８】
本発明の半導体装置において、選択ゲートのポリシリコン内の不純物濃度は浮遊ゲートのポリシリコン内の不純物濃度と同じであるようにすれば、両ゲートを同時に形成することができ、選択ゲート、浮遊ゲート及び周辺回路ゲートをそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００２９】
また、選択ゲートのポリシリコン内の不純物濃度は周辺回路ゲートのポリシリコン内の不純物濃度と同じであるようにすれば、両ゲートを同時に形成することができ、選択ゲート、浮遊ゲート及び周辺回路ゲートをそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００３０】
また、メモリゲート酸化膜、選択ゲート酸化膜及び周辺回路ゲート酸化膜の膜厚は同じであるようにすれば、これらのゲート酸化膜を同時に形成することができ、それぞれのゲート酸化膜を別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００３１】
ところで、特許文献５に開示されているように、制御ゲートを備えていないメモリトランジスタ、選択トランジスタ及び周辺回路トランジスタにおいて、ゲート酸化膜厚を同じにした場合、ゲート酸化膜をサブハーフレベル、例えば７.５ｎｍ（ナノメートル）程度の膜厚で形成したとき、メモリトランジスタのメモリゲート酸化膜は同様に７.５ｎｍとなる。この場合、本願発明者の検証によると良好な書込み特性を得るためには、Ｖｐｐとして６〜７Ｖ以上必要であることがわかった。
【００３２】
しかし、メモリトランジスタの書き込み時に、メモリへＶｐｐを印加するための周辺回路トランジスタにも例えば６〜７Ｖ以上の電圧が印加されることが必要である。その場合、膜厚が７.５ｎｍと薄い周辺回路トランジスタのゲート酸化膜に１０ＭＶ／ｃｍ（メガボルト／センチメートル）に達する電界をかけることになり、周辺回路ゲート酸化膜の損傷のおそれがあり、半導体装置の歩留まりや信頼性の低下を招く虞れがあった。
また、本願発明者の検証では、ゲート酸化膜厚が７.５ｎｍであるＮＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）のスナップバック電圧はちょうど上記Ｖｐｐと同程度の６〜７Ｖ程度であるため、書込みのために周辺回路を損傷してしまう可能性が高い。この面からも半導体装置の歩留まりや信頼性の低下を招く虞れがあった。
【００３３】
このような不具合を防止するために、メモリトランジスタ、選択トランジスタ及び周辺回路トランジスタのゲート酸化膜をハーフレベル、例えば１３.５ｎｍ程度の膜厚で形成したとしても、ゲート酸化膜厚が厚くなった分、書込み電圧Ｖｐｐが上昇してしまうため、サブハーフレベルでの上記問題が解決されるわけではない。つまり、ゲート酸化膜厚を１３.５ｎｍ程度の膜厚で形成し、Ｖｐｐを６〜７Ｖとした場合、周辺回路ゲート酸化膜の損傷は防止できるが、メモリトランジスタのメモリゲート酸化膜は１３.５ｎｍと膜厚が厚いので良好な書込み特性を得られない虞れがあった。
【００３４】
そこで、本発明の半導体装置においてメモリゲート酸化膜の膜厚は周辺回路ゲート酸化膜の膜厚よりも薄く形成されているようにすれば、メモリトランジスタの書込み時に周辺回路ゲート酸化膜が損傷しない程度に周辺回路ゲート酸化膜厚を厚くし、メモリトランジスタの良好な書込み特性が得られる程度にメモリゲート酸化膜厚を薄くすることができ、周辺回路ゲート酸化膜の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【００３５】
メモリトランジスタ及び選択トランジスタはＰＭＯＳトランジスタ（書込み電圧６〜７Ｖ）であるようにすれば、ＮＭＯＳトランジスタからなるメモリトランジスタ（書込み電圧１０Ｖ程度）を用いる場合に比べて、書込みのためにいわゆる制御ゲートを用いる必要がなく、書込み電圧を低くすることができる。ただし、メモリトランジスタ及び選択トランジスタはＰＭＯＳトランジスタに限定されるものではなく、両トランジスタとしてＮＭＯＳトランジスタを用いてもよい。
【００３６】
メモリゲート酸化膜の膜厚が周辺回路ゲート酸化膜の膜厚よりも薄く形成されている態様において、選択ゲート酸化膜の膜厚はメモリゲート酸化膜の膜厚と同じであるようにすれば、両ゲート酸化膜を同時に形成することができ、選択ゲート酸化膜、メモリゲート酸化膜及び周辺回路ゲート酸化膜をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００３７】
また、選択ゲート酸化膜の膜厚は周辺回路ゲート酸化膜の膜厚と同じであるようにすれば、両ゲート酸化膜を同時に形成することができ、選択ゲート酸化膜、メモリゲート酸化膜及び周辺回路ゲート酸化膜をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。さらに、選択ゲート酸化膜厚とメモリゲート酸化膜厚が同じである場合に比べて、選択ゲート酸化膜厚が厚いので選択トランジスタの耐圧を向上させることができる。
【００３８】
また、本発明の半導体装置において、メモリトランジスタ及び選択トランジスタはＰＭＯＳトランジスタ（書込み電圧６〜７Ｖ）であるようにすれば、ＮＭＯＳトランジスタからなるメモリトランジスタ（書込み電圧１０Ｖ程度）を用いる場合に比べて、書込みのためにいわゆる制御ゲートを用いる必要がなく、書込み電圧を低くすることができる。ただし、メモリトランジスタ及び選択トランジスタはＰＭＯＳトランジスタに限定されるものではなく、両トランジスタとしてＮＭＯＳトランジスタを用いてもよい。
【００３９】
２個以上の抵抗素子による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、分割抵抗回路は、直列に接続された複数の抵抗値調整用抵抗素子と、ヒューズ素子として抵抗値調整用抵抗素子に対応して並列に接続された複数のヒューズ用ＭＯＳトランジスタと、本発明を構成する不揮発性メモリセル及び周辺回路トランジスタと、不揮発性メモリセルの記憶状態に応じてヒューズ用ＭＯＳトランジスタのオンとオフを切り替えるための読出し回路を備え、ヒューズ用ＭＯＳトランジスタもしくは読出し回路を構成するＭＯＳトランジスタ又はその両方が周辺回路トランジスタにより構成されているようにすれば、良好な書込み特性をもつ不揮発性メモリセルの記憶状態に応じて分割抵抗回路の出力電圧を調整することができる。さらに、不揮発性メモリセルの記憶状態を変更することにより、分割抵抗回路の出力電圧を再設定することができる。
【００４０】
入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として本発明が適用された分割抵抗回路を備えているようにすれば、不揮発性メモリセルの記憶状態を変更することにより電圧検出回路の出力電圧設定の変更ができる。
【００４１】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として本発明が適用された分割抵抗回路を備えているようにすれば、不揮発性メモリセルの記憶状態を変更することにより定電圧発生回路の出力電圧設定の変更ができる。
【発明を実施するための最良の形態】
【００４２】
図１は、第１実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１を参照してこの実施例を説明する。
【００４３】
Ｐ基板１の所定の領域にＮウェル２が形成されている。Ｐ基板１表面に素子分離のためのフィールド酸化膜３が例えば４５０〜７００ｎｍ、ここでは５００ｎｍの膜厚で形成されている。フィールド酸化膜３に囲まれた領域のＮウェル２内にＰ型拡散層５，７，９が形成されている。Ｐ型拡散層５と７は間隔をもって形成され、Ｐ型拡散層７と９は間隔をもって形成されている。
【００４４】
Ｐ型拡散層５と７の間の領域を含むＰ基板１上に、膜厚が例えば１０.０〜１５.０ｎｍ、ここでは１３.５ｎｍの選択ゲート酸化膜１１が形成されている。選択ゲート酸化膜１１上に、Ｐ型拡散層５及び７と一部重複して、膜厚が例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍのポリシリコン膜からなる選択ゲート１３が形成されている。選択ゲート１３には例えばＮ型不純物としてリンが導入されており、実質的なリン濃度は７.０×１０18〜５.０×１０19atoms／ｃｍ3である。Ｐ型拡散層５，７、選択ゲート酸化膜１１及び選択ゲート１３は選択トランジスタを構成する。
【００４５】
Ｐ型拡散層７と９の間の領域を含むＰ基板１表面に、膜厚が例えば１０.０〜１５.０ｎｍ、ここでは１３.５ｎｍのメモリゲート酸化膜１５が形成されている。メモリゲート酸化膜１５上に、Ｐ型拡散層７及び９と一部重複して、膜厚が例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍのポリシリコン膜からなる浮遊ゲート１７が形成されている。浮遊ゲート１７には例えばＮ型不純物としてリンが導入されており、実質的なリン濃度は７.０×１０18〜５.０×１０19atoms／ｃｍ3である。Ｐ型拡散層７，９、メモリゲート酸化膜１５及び浮遊ゲート１７はメモリトランジスタを構成する。
選択トランジスタ及びメモリトランジスタはメモリセルを構成する。
【００４６】
メモリセルとは異なる領域の、フィールド酸化膜３に囲まれた領域のＮウェル２内にＰ型拡散層１９，２１が形成されている。Ｐ型拡散層１９と２１は間隔をもって形成されている。
Ｐ型拡散層１９と２１の間の領域を含むＰ基板１上に、膜厚が例えば１０.０〜１５.０ｎｍ、ここでは１３.５ｎｍの周辺回路ゲート酸化膜２３が形成されている。周辺回路ゲート酸化膜２３上に、Ｐ型拡散層１９及び２１と一部重複して、膜厚が例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍのポリシリコン膜からなる周辺回路ゲート２５が形成されている。周辺回路ゲート２５には例えばＮ型不純物としてリンが選択ゲート１３及び浮遊ゲート１７よりも高濃度に導入されており、実質的なリン濃度は１.０×１０20atoms／ｃｍ3以上である。Ｐ型拡散層１９，２１、周辺回路ゲート酸化膜２３及び周辺回路ゲート２５は周辺回路トランジスタを構成する。
【００４７】
この実施例では、浮遊ゲート１７の不純物濃度は、周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、周辺回路ゲート２５の不純物濃度を浮遊ゲート１７よりも濃くしているので、周辺回路ゲート２５の抵抗を十分低くすることができ、周辺回路トランジスタの処理速度が低下するのを防止することができる。
【００４８】
図２はメモリトランジスタの電荷保持特性を調べた結果を示す図である。縦軸はメモリトランジスタのしきい値電圧（単位はボルト（Ｖ））、横軸は経過時間（単位は時間（ｈ））を示す。ここでは、加熱温度を２５０度で行なった。サンプルとして浮遊ゲートの実質的なリン濃度が３.０×１０19atoms／ｃｍ3であるもの（本発明）と、比較例として浮遊ゲートの実質的なリン濃度が１.０×１０20atoms／ｃｍ3以上のもの（従来例）を用いた。従来例の浮遊ゲートにはリン堆積及び熱拡散によってリンを導入した。
【００４９】
図２から、浮遊ゲートにリンを高濃度に導入した従来例に比べて、浮遊ゲートのリン濃度を薄くした本発明のメモリトランジスタの電荷保持特性が向上しているのが分かる。
【００５０】
図３は、第１実施例のメモリセルをマトリクス配置した場合の一例を示す回路図である。この回路構成は以下に説明する各実施例にも適用できる。
メモリセルがマトリクス配置されている。横方向（ワードラインＷＬ方向）に並ぶセルｉ０，ｉ１，・の選択ゲート１３は共通のワードラインＷＬｉに電気的に接続されている。また、Ｐ型拡散層５は共通のソースラインＳＬｉに電気的に接続されている。縦方向（ビットラインＢｉｔ方向）に並ぶセル０ｉ，１ｉ，・のＰ型拡散層９は共通のビットラインＢｉｔｉに電気的に接続されている。ここで、ｉは０又は自然数である。
【００５１】
消去時は、紫外線照射により、すべてのセルを一括消去するようにする。
書込み時、例えばセル００のみを書き込む場合、書込みするセル００に接続されたワードラインＷＬ０とビットラインＢｉｔ０を所定の電位−Ｖｐｐにバイアスし、他のワードラインＷＬｉ及び他のビットラインＢｉｔｉまた、ソースラインＳＬｉは０Ｖにバイアスする。これにより、セル００の浮遊ゲート１７にメモリゲート酸化膜を介して電子が注入されて、書込みされる。
【００５２】
図４は、第１実施例を製造するための製造方法の一例を説明するための工程断面図であり、図１のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図１及び図４を参照してこの製造方法例を説明する。
【００５３】
（１）Ｐ基板１にＮウェル２を形成した後、Ｐ基板１上に通常のＬＯＣＯＳ（local oxidation of silicon）法によりフィールド酸化膜３（図１を参照。）を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば１３.５ｎｍの膜厚でゲート酸化膜１１，１５，２３を形成し、チャネルドープ注入を行なう。Ｐ基板１上全面にノンドープポリシリコン膜を形成し、イオン注入法により、ノンドープポリシリコン膜に例えばリンを５.０×１０15atoms／ｃｍ2の注入量で注入してポリシリコン膜２７を形成する（図４（Ａ）参照。）。
【００５４】
（２）ポリシリコン膜２７上に、メモリトランジスタ及び選択トランジスタ領域の形成領域を覆い、周辺回路トランジスタの形成領域に開口部をもつＨＴＯ（High Temperature Oxide）膜２９を形成する。ポリシリコン膜２７上及びＨＴＯ膜２９上にＰＳＧ（phospho silicate glass、図示は省略）を堆積し、周辺回路トランジスタの形成領域のポリシリコン膜２７にリンを熱拡散させてポリシリコン膜３１を形成する（図４（Ｂ）参照。）。
【００５５】
（３）ＰＳＧ及びＨＴＯ膜２９を除去した後、写真製版技術及びエッチング技術により、ポリシリコン膜２７から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜１１上に選択ゲート１３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜１５上に浮遊ゲート１７を形成し、ポリシリコン膜３１から、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成する（図４（Ｃ）参照。）。
ここで、ＰＳＧ及びＨＴＯ膜２９を除去した後、全面にＨＴＯ膜を形成し、写真製版技術及びエッチング技術によりＨＴＯ膜及びポリシリコン膜２７，３１をパターニングして、選択ゲート１３上、浮遊ゲート１７上及び周辺回路ゲート２５上にＨＴＯ膜パターンを形成しておき、後工程でのＢＦ2注入工程において選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５にＢＦ2が注入されないようにしてもよい。後述する各製造方法例においても、パターニング後のポリシリコンゲートに不純物注入を注入したくない場合は、パターニング前のポリシリコン膜上に不純物注入防止膜、例えばＨＴＯ膜を形成しておき、不純物注入防止膜及びポリシリコン膜をパターニングして不純物注入防止膜とポリシリコンゲートの積層パターンを形成するようにすれば、パターニング後の工程においてポリシリコンゲートに不純物注入が注入されるのを防止することができる。
【００５６】
（４）イオン注入法により、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図１参照。）。
【００５７】
第１実施例では、選択ゲート１３の不純物濃度は浮遊ゲート１７と同じであるので、両ゲート１３，１７を同時に形成することができ、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００５８】
図５は、第２実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００５９】
この実施例が図１を参照して説明した第１実施例と異なる点は、選択ゲート３３及び浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。選択ゲート３３及び浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
【００６０】
この実施例では、浮遊ゲート３５の不純物濃度は、周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、周辺回路ゲート２５の不純物濃度を浮遊ゲート３５よりも濃くしているので、周辺回路ゲート２５の抵抗を十分低くすることができ、周辺回路トランジスタの処理速度が低下するのを防止することができる。
【００６１】
図６は、第２実施例を製造するための製造方法の一例を説明するための工程断面図であり、図５のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図５及び図６を参照してこの製造方法例を説明する。
【００６２】
（１）図４（Ａ）を参照して説明した上記工程（１）と同様の工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図５を参照。）、ゲート酸化膜１１，１５，２３を形成し、チャネルドープ注入を行なった後、Ｐ基板１上全面にノンドープポリシリコン膜３７を形成する（図６（Ａ）参照。）。
【００６３】
（２）ノンドープポリシリコン膜３７上に、メモリトランジスタ及び選択トランジスタ領域の形成領域を覆い、周辺回路トランジスタの形成領域に開口部をもつＨＴＯ膜２９を形成する。ポリシリコン膜２７上及びＨＴＯ膜２９上にＰＳＧ（図示は省略）を堆積し、周辺回路トランジスタの形成領域のノンドープポリシリコン膜３７にリンを熱拡散させてポリシリコン膜３１を形成する（図６（Ｂ）参照。）。
【００６４】
（３）ＰＳＧ及びＴＨＯ膜２９を除去した後、写真製版技術及びエッチング技術により、ノンドープポリシリコン膜３７から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜１１上に選択ゲート３３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜１５上に浮遊ゲート３５を形成し、ポリシリコン膜３１から、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成する（図６（Ｃ）参照。）。
【００６５】
（４）イオン注入法により、選択ゲート３３、浮遊ゲート３５及び周辺回路ゲート２５をマスクにして例えば３.０〜５.０×１０15atoms／ｃｍ3の注入量でＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成するとともに、選択ゲート３３及び浮遊ゲート３５にボロンの注入を行なう（図５参照。）。
【００６６】
第２実施例では、選択ゲート３３の不純物濃度は浮遊ゲート３５と同じであるので、両ゲート３３，３５を同時に形成することができ、選択ゲート３３、浮遊ゲート３５及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００６７】
図７は、第３実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６８】
この実施例が図１を参照して説明した第１実施例と異なる点は、選択ゲート３９は周辺回路ゲート２５と同時に形成されたものであり、選択ゲート３９に例えばＮ型不純物としてリンが浮遊ゲート１７よりも高濃度に導入されており、実質的なリン濃度は１.０×１０20atoms／ｃｍ3以上である点である。
【００６９】
この実施例では、図１を参照して説明した上記第１実施例と同様に、浮遊ゲート１７の不純物濃度は、周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、周辺回路ゲート２５及び選択ゲート３９の不純物濃度を浮遊ゲート１７よりも濃くしているので、周辺回路ゲート２５及び選択ゲート３９の抵抗を十分低くすることができ、周辺回路トランジスタ及び選択トランジスタの処理速度が低下するのを防止することができる。
【００７０】
図８は、第３実施例を製造するための製造方法の一例を説明するための工程断面図であり、図７のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図７及び図８を参照してこの製造方法例を説明する。
【００７１】
（１）図４（Ａ）を参照して説明した上記工程（１）と同じ工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図７を参照。）、ゲート酸化膜１１，１５，２３及びポリシリコン膜２７を形成する（図８（Ａ）参照。）。
【００７２】
（２）ポリシリコン膜２７上に、メモリトランジスタの形成領域を覆い、周辺回路トランジスタ及び選択トランジスタ領域の形成領域に開口部をもつＨＴＯ膜３９を形成する。ポリシリコン膜２７上及びＨＴＯ膜３９上にＰＳＧ（図示は省略）を堆積し、周辺回路トランジスタ及び選択トランジスタ領域の形成領域のポリシリコン膜２７にリンを熱拡散させてポリシリコン膜３１を形成する（図８（Ｂ）参照。）。
【００７３】
（３）ＰＳＧ及びＴＨＯ膜３９を除去した後、写真製版技術及びエッチング技術により、ポリシリコン膜２７から、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜１５上に浮遊ゲート１７を形成し、ポリシリコン膜３１から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜１１上に選択ゲート３９を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成する（図８（Ｃ）参照。）。
ここで、ＰＳＧ及びＨＴＯ膜２９を除去した後、全面にＨＴＯ膜を形成し、写真製版技術及びエッチング技術によりＨＴＯ膜及びポリシリコン膜２７，３１をパターニングして、選択ゲート３９上、浮遊ゲート１７上及び周辺回路ゲート２５上にＨＴＯ膜パターンを形成しておき、後工程でのＢＦ2注入工程において選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５にＢＦ2が注入されないようにしてもよい。
【００７４】
（４）イオン注入法により、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図７参照。）。
【００７５】
第３実施例では、選択ゲート３９の不純物濃度は周辺回路ゲート２５と同じであるので、両ゲート２５，３７を同時に形成することができ、選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００７６】
図９は、第４実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５及び図７と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００７７】
この実施例が図５を参照して説明した第２実施例と異なる点は、選択ゲート３９は周辺回路ゲート２５と同時に形成されたものであり、選択ゲート３９に例えばＮ型不純物としてリンが浮遊ゲート３５よりも高濃度に導入されており、実質的なリン濃度は１.０×１０20atoms／ｃｍ3以上である点である。
【００７８】
この実施例では、図５を参照して説明した上記第２実施例と同様に、浮遊ゲート３５の不純物濃度は、周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、周辺回路ゲート２５及び選択ゲート３９の不純物濃度を浮遊ゲート３５よりも濃くしているので、周辺回路ゲート２５及び選択ゲート３９の抵抗を十分低くすることができ、周辺回路トランジスタ及び選択トランジスタの処理速度が低下するのを防止することができる。
【００７９】
図１０は、第４実施例を製造するための製造方法の一例を説明するための工程断面図であり、図９のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図９及び図１０を参照してこの製造方法例を説明する。
【００８０】
（１）図８（Ａ）を参照して説明した上記工程（１）と同じ工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図９を参照。）、ゲート酸化膜１１，１５，２３及びノンドープポリシリコン膜３７を形成する（図１０（Ａ）参照。）。
【００８１】
（２）ノンドープポリシリコン膜３７上に、メモリトランジスタの形成領域を覆い、周辺回路トランジスタ及び選択トランジスタ領域の形成領域に開口部をもつＨＴＯ膜４１を形成する。ノンドープポリシリコン膜３７上及びＨＴＯ膜４１上にＰＳＧ（図示は省略）を堆積し、周辺回路トランジスタ及び選択トランジスタ領域の形成領域のノンドープポリシリコン膜３７にリンを熱拡散させてポリシリコン膜３１を形成する（図１０（Ｂ）参照。）。
【００８２】
（３）ＰＳＧ及びＴＨＯ膜４１を除去した後、写真製版技術及びエッチング技術により、ノンドープポリシリコン膜３７から、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜１５上に浮遊ゲート３５を形成し、ポリシリコン膜３１から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜１１上に選択ゲート３９を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成する（図６（Ｃ）参照。）。
【００８３】
（４）イオン注入法により、選択ゲート３９、浮遊ゲート３５及び周辺回路ゲート２５をマスクにして例えば３.０〜５.０×１０15atoms／ｃｍ3の注入量でＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成するとともに、浮遊ゲート３５にボロンの注入を行なう（図９参照。）。
【００８４】
第４実施例では、選択ゲート３９の不純物濃度は周辺回路ゲート２５と同じであるので、両ゲート２５，３７を同時に形成することができ、選択ゲート３９、浮遊ゲート３５及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００８５】
図１１は、第５実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００８６】
Ｐ基板１の所定の領域にＮウェル２が形成され、Ｐ基板１表面にフィールド酸化膜３が形成されている。
選択トランジスタ領域にＰ型拡散層５，７、選択ゲート酸化膜４３及び選択ゲート１３からなる選択トランジスタが形成されている。
メモリトランジスタ領域にＰ型拡散層７，９、メモリゲート酸化膜４５及び浮遊ゲート１７からなるメモリトランジスタが形成されている。
周辺回路トランジスタ領域にＰ型拡散層１９，２１、周辺回路ゲート酸化膜４７及び周辺回路ゲート２５からなる周辺回路トランジスタが形成されている。
【００８７】
選択ゲート酸化膜４３及びメモリゲート酸化膜４５は同じ工程で形成されたものである。周辺回路ゲート酸化膜４７は選択ゲート酸化膜４３及びメモリゲート酸化膜４５とは別途形成されたものである。選択ゲート酸化膜４３及びメモリゲート酸化膜４５の膜厚は例えば６.０〜１０.０ｎｍ、ここでは７.５ｎｍである。周辺回路ゲート酸化膜４７の膜厚は例えば１０.０〜１５.０ｎｍ、ここでは１３.５ｎｍである。
選択ゲート１３の表面及び浮遊ゲート１７の表面にシリコン酸化膜４９が形成されている。
【００８８】
この実施例では、図１を参照して説明した上記第１実施例と同様に、浮遊ゲート１７の不純物濃度は周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、周辺回路ゲート２５の不純物濃度を浮遊ゲート１７よりも濃くしているので、周辺回路ゲート２５の抵抗を十分低くすることができ、周辺回路トランジスタ及び選択トランジスタの処理速度が低下するのを防止することができる。
【００８９】
さらに、メモリゲート酸化膜４５の膜厚は周辺回路ゲート酸化膜４７の膜厚よりも薄く形成されているので、メモリトランジスタの書込み時に周辺回路ゲート酸化膜４７が損傷しない程度に周辺回路ゲート酸化膜厚を厚くし、メモリトランジスタの良好な書込み特性が得られる程度にメモリゲート酸化膜厚を薄くすることができる。これにより、周辺回路ゲート酸化膜４７の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【００９０】
図１２は、第５実施例を製造するための製造方法の一例を説明するための工程断面図であり、図１１のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図１１及び図１２を参照してこの製造方法例を説明する。
【００９１】
（１）Ｐ基板１にＮウェル２を形成した後、Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３（図１１を参照。）を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば７.５ｎｍの膜厚でゲート酸化膜４３，４５を形成し、チャネルドープ注入を行なう。Ｐ基板１上全面にノンドープポリシリコン膜を形成し、イオン注入法により、ノンドープポリシリコン膜に例えばリンを５.０×１０15atoms／ｃｍ2の注入量で注入してポリシリコン膜を形成する。写真製版技術及びエッチング技術により、そのポリシリコン膜をパターニングして、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜４３上に選択ゲート１３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜４５上に浮遊ゲート１７を形成する。フィールド酸化膜３、選択ゲート１３及び浮遊ゲート１７をマスクにしてＰ基板１表面の酸化膜を除去する。酸化膜を除去するとき、写真製版技術を用いて、選択トランジスタ領域及びメモリトランジスタ領域を覆っておいてもよい（図１２（Ａ）参照。）。
【００９２】
（２）熱酸化処理を施して例えば１３.５ｎｍの膜厚でゲート酸化膜４７を形成する。このとき、選択ゲート１３の表面及び浮遊ゲート１７の表面にシリコン酸化膜４９が形成される。Ｐ基板１上全面にノンドープポリシリコン膜を形成し、さらにその上にＰＳＧ（図示は省略）を堆積し、ノンドープポリシリコン膜にリンを熱拡散させてポリシリコン膜３１を形成する（図１２（Ｂ）参照。）。
【００９３】
（３）ＰＳＧを除去した後、写真製版技術及びエッチング技術により、ポリシリコン膜３１から、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜４７上に周辺回路ゲート２５を形成する（図１２（Ｃ）参照。）。
【００９４】
（４）イオン注入法により、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図１１参照。）。
【００９５】
第５実施例では、選択ゲート１３の不純物濃度は浮遊ゲート１７と同じであるので、両ゲート１３，１７を同時に形成することができ、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００９６】
さらに、選択ゲート酸化膜４３の膜厚はメモリゲート酸化膜４５の膜厚と同じであるので、両ゲート酸化膜４３，４５を同時に形成することができ、選択ゲート酸化膜４３、メモリゲート酸化膜４５及び周辺回路ゲート酸化膜４７をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００９７】
図１３は、第６実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５及び図１１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００９８】
この実施例が図１１を参照して説明した第５実施例と異なる点は、選択ゲート３３及び浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。選択ゲート３３及び浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
選択ゲート３３の表面及び浮遊ゲート３５の表面にシリコン酸化膜４９が形成されている。
【００９９】
この実施例では、図５を参照して説明した上記第２実施例と同様に、浮遊ゲート３５の不純物濃度は周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。さらに、周辺回路ゲート２５の不純物濃度を浮遊ゲート３５よりも濃くしているので、周辺回路ゲート２５の抵抗を十分低くすることができ、周辺回路トランジスタの処理速度が低下するのを防止することができる。
【０１００】
さらに、図１１を参照して説明した上記第５実施例と同様に、メモリゲート酸化膜４５の膜厚は周辺回路ゲート酸化膜４７の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜４７の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１０１】
図１４は、第６実施例を製造するための製造方法の一例を説明するための工程断面図であり、図１３のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図１３及び図１４を参照してこの製造方法例を説明する。
【０１０２】
（１）Ｐ基板１にＮウェル２を形成した後、Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３（図１３を参照。）を形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば７.５ｎｍの膜厚でゲート酸化膜４３，４５を形成し、チャネルドープ注入を行なう。Ｐ基板１上全面にノンドープポリシリコン膜を形成する。写真製版技術及びエッチング技術により、ノンドープポリシリコン膜をパターニングして、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜４３上に選択ゲート３３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜４５上に浮遊ゲート３５を形成する。フィールド酸化膜３、選択ゲート３３及び浮遊ゲート３５をマスクにしてＰ基板１表面の酸化膜を除去する。酸化膜を除去するとき、写真製版技術を用いて、選択トランジスタ領域及びメモリトランジスタ領域を覆っておいてもよい（図１４（Ａ）参照。）。
【０１０３】
（２）図１２（Ｂ）を参照して説明した上記工程（２）と同じ工程により、ゲート酸化膜４７及びシリコン酸化膜４９を形成し、さらにポリシリコン膜３１を形成する（図１４（Ｂ）参照。）。
【０１０４】
（３）図１２（Ｃ）を参照して説明した上記工程（３）と同じ工程により、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜４７上に周辺回路ゲート２５を形成する（図１４（Ｃ）参照。）。
【０１０５】
（４）イオン注入法により、選択ゲート３３、浮遊ゲート３５及び周辺回路ゲート２５をマスクにして例えば３.０〜５.０×１０15atoms／ｃｍ3の注入量でＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成するとともに、選択ゲート３３及び浮遊ゲート３５にボロンの注入を行なう（図１３参照。）。
【０１０６】
第６実施例では、選択ゲート３３の不純物濃度は浮遊ゲート３５と同じであるので、両ゲート３３，３５を同時に形成することができ、選択ゲート３３、浮遊ゲート３５及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１０７】
さらに、選択ゲート酸化膜４３の膜厚はメモリゲート酸化膜４５の膜厚と同じであるので、両ゲート酸化膜４３，４５を同時に形成することができ、選択ゲート酸化膜４３、メモリゲート酸化膜４５及び周辺回路ゲート酸化膜４７をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１０８】
図１５は、第７実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１及び図１１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１０９】
この実施例が図１１を参照して説明した第５実施例と異なる点は、選択ゲート１３の表面及び浮遊ゲート１７の表面にシリコン酸化膜４９（図１１を参照。）が形成されておらず、周辺回路ゲート２５の表面にシリコン酸化膜５１が形成されている点である。
【０１１０】
この実施例では、図１を参照して説明した上記第１実施例と同様に、浮遊ゲート１７の不純物濃度は周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、周辺回路ゲート２５の不純物濃度を浮遊ゲート１７よりも濃くしているので、周辺回路ゲート２５の抵抗を十分低くすることができ、周辺回路トランジスタ及び選択トランジスタの処理速度が低下するのを防止することができる。
さらに、メモリゲート酸化膜４５の膜厚は周辺回路ゲート酸化膜４７の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜４７の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１１１】
図１６は、第７実施例を製造するための製造方法の一例を説明するための工程断面図であり、図１５のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図１５及び図１６を参照してこの製造方法例を説明する。
【０１１２】
（１）Ｐ基板１にＮウェル２を形成した後、Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３（図１５を参照。）を形成して素子分離を行なう。フィールド酸化膜１５により画定された活性領域表面に例えば１３.５ｎｍの膜厚で周辺回路ゲート酸化膜４７を形成し、チャネルドープ注入を行なう。Ｐ基板１上全面にノンドープポリシリコン膜を形成し、さらにその上にＰＳＧを堆積し、熱拡散処理によってノンドープポリシリコン膜にリンを拡散させる。ＰＳＧを除去した後、写真製版技術及びエッチング技術により、ポリシリコン膜をパターニングして、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜４７上に周辺回路ゲート２５を形成する。フィールド酸化膜３及び周辺回路ゲート２５をマスクにしてＰ基板１表面の酸化膜を除去する。酸化膜を除去するとき、写真製版技術を用いて、周辺回路トランジスタ領域を覆っておいてもよい（図１６（Ａ）参照。）。
【０１１３】
（２）熱酸化処理を施して例えば７.５ｎｍの膜厚でゲート酸化膜４３，４５を形成する。このとき、周辺回路ゲート２５の表面にシリコン酸化膜５１が形成される。Ｐ基板１上全面にノンドープポリシリコン膜を形成した後、イオン注入法により、ノンドープポリシリコン膜に例えばリンを５.０×１０15atoms／ｃｍ2の注入量で注入してポリシリコン膜２７を形成する（図１６（Ｂ）参照。）。
【０１１４】
（３）写真製版技術及びエッチング技術により、ポリシリコン膜２７から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜４３上に選択ゲート１３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜４５上に浮遊ゲート１７を形成する（図１６（Ｃ）参照。）。
ここで、ポリシリコン膜２７をパターニングする前に全面にＨＴＯ膜を形成し、写真製版技術及びエッチング技術によりＨＴＯ膜及びポリシリコン膜２７をパターニングして、選択ゲート１３上及び浮遊ゲート１７上にＨＴＯ膜パターンを形成しておき、後工程でのＢＦ2注入工程において選択ゲート１３及び浮遊ゲート１７にＢＦ2が注入されないようにしてもよい。
【０１１５】
（４）イオン注入法により、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図１５参照。）。
【０１１６】
第７実施例では、選択ゲート１３の不純物濃度は浮遊ゲート１７と同じであるので、両ゲート１３，１７を同時に形成することができ、選択ゲート１３、浮遊ゲート１７及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１１７】
さらに、選択ゲート酸化膜４３の膜厚はメモリゲート酸化膜４５の膜厚と同じであるので、両ゲート酸化膜４３，４５を同時に形成することができ、選択ゲート酸化膜４３、メモリゲート酸化膜４５及び周辺回路ゲート酸化膜４７をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１１８】
図１７は、第８実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５、図１１及び図１５と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１１９】
この実施例が図１５を参照して説明した第７実施例と異なる点は、選択ゲート３３及び浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。選択ゲート３３及び浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
【０１２０】
この実施例では、図５を参照して説明した上記第２実施例と同様に、浮遊ゲート３５の不純物濃度は周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。さらに、周辺回路ゲート２５の不純物濃度を浮遊ゲート３５よりも濃くしているので、周辺回路ゲート２５の抵抗を十分低くすることができ、周辺回路トランジスタの処理速度が低下するのを防止することができる。
【０１２１】
さらに、図１１を参照して説明した上記第５実施例と同様に、メモリゲート酸化膜４５の膜厚は周辺回路ゲート酸化膜４７の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜４７の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１２２】
図１８は、第８実施例を製造するための製造方法の一例を説明するための工程断面図であり、図１７のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図１７及び図１８を参照してこの製造方法例を説明する。
【０１２３】
（１）図１６（Ａ）を参照して説明した上記工程（１）と同じ工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図１７を参照。）、周辺回路ゲート酸化膜４７及び周辺回路ゲート２５を形成する（図１８（Ａ）参照。）。
【０１２４】
（２）熱酸化処理を施して例えば７.５ｎｍの膜厚でゲート酸化膜４３，４５を形成する。このとき、周辺回路ゲート２５の表面にシリコン酸化膜５１が形成される。Ｐ基板１上全面にノンドープポリシリコン膜３７を形成する（図１８（Ｂ）参照。）。
【０１２５】
（３）写真製版技術及びエッチング技術により、ノンドープポリシリコン膜３７から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜４３上に選択ゲート３３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜４５上に浮遊ゲート３５を形成する（図１６（Ｃ）参照。）。
【０１２６】
（４）イオン注入法により、選択ゲート３３、浮遊ゲート３５及び周辺回路ゲート２５をマスクにして例えば３.０〜５.０×１０15atoms／ｃｍ3の注入量でＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成するとともに、選択ゲート３３及び浮遊ゲート３５にボロンの注入を行なう（図１７参照。）。
【０１２７】
第８実施例では、選択ゲート３３の不純物濃度は浮遊ゲート３５と同じであるので、両ゲート３３，３５を同時に形成することができ、選択ゲート３３、浮遊ゲート３５及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１２８】
さらに、選択ゲート酸化膜４３の膜厚はメモリゲート酸化膜４５の膜厚と同じであるので、両ゲート酸化膜４３，４５を同時に形成することができ、選択ゲート酸化膜４３、メモリゲート酸化膜４５及び周辺回路ゲート酸化膜４７をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１２９】
図１１、図１３、図１５及び図１７を参照して説明した実施例では、選択ゲート酸化膜４３及びメモリゲート酸化膜４５の膜厚と、周辺回路ゲート酸化膜４７の膜厚を異ならせているが、本発明はこれに限定されるものではなく、これらのゲート酸化膜４３，４５，４７を同じ膜厚に設定してもよい。
【０１３０】
図１９は、第９実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図７及び図１１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１３１】
この実施例が図１１を参照して説明した第５実施例と異なる点は、選択ゲート酸化膜５３は周辺回路ゲート酸化膜４７と同時に形成されたものであり、選択ゲート酸化膜５３の膜厚は例えば１０.０〜１５.０ｎｍ、ここでは１３.５ｎｍである点である。
さらに、選択ゲート３９は周辺回路ゲート２５と同時に形成されたものであり、選択ゲート３９に例えばＮ型不純物としてリンが浮遊ゲート１７よりも高濃度に導入されており、実質的なリン濃度は１.０×１０20atoms／ｃｍ3以上である点も上記第５実施例とは異なっている。
【０１３２】
この実施例では、図１を参照して説明した上記第１実施例と同様に、浮遊ゲート１７の不純物濃度は周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、図７を参照して説明した上記第３実施例と同様に、周辺回路ゲート２５及び選択ゲート３９の不純物濃度を浮遊ゲート１７よりも濃くしているので、周辺回路ゲート２５及び選択ゲート３９の抵抗を十分低くすることができ、周辺回路トランジスタ及び選択トランジスタの処理速度が低下するのを防止することができる。
さらに、図１１を参照して説明した上記第５実施例と同様に、メモリゲート酸化膜４５の膜厚は周辺回路ゲート酸化膜４７の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜４７の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１３３】
図２０は、第９実施例を製造するための製造方法の一例を説明するための工程断面図であり、図１９のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図１９及び図２０を参照してこの製造方法例を説明する。
【０１３４】
（１）図１２（Ａ）を参照して説明した上記工程（１）と同様の工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図２０を参照。）、メモリゲート酸化膜４５及び浮遊ゲート１７を形成する（図２０（Ａ）参照。）。
【０１３５】
（２）熱酸化処理を施して例えば１３.５ｎｍの膜厚でゲート酸化膜４７，５３を形成する。このとき、浮遊ゲート１７の表面にシリコン酸化膜４９が形成される。Ｐ基板１上全面にノンドープポリシリコン膜を形成し、さらにその上にＰＳＧ（図示は省略）を堆積し、ノンドープポリシリコン膜にリンを熱拡散させてポリシリコン膜３１を形成する（図２０（Ｂ）参照。）。
【０１３６】
（３）ＰＳＧを除去した後、写真製版技術及びエッチング技術により、ポリシリコン膜３１から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜５３上に選択ゲート３９を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜４７上に周辺回路ゲート２５を形成する（図２０（Ｃ）参照。）。
【０１３７】
（４）イオン注入法により、選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図１９参照。）。
【０１３８】
第９実施例では、選択ゲート３９の不純物濃度は周辺回路ゲート２５と同じであるので、両ゲート２５，３９を同時に形成することができ、選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１３９】
さらに、選択ゲート酸化膜５３の膜厚は周辺回路ゲート酸化膜４７の膜厚と同じであるので、両ゲート酸化膜４７，５３を同時に形成することができ、選択ゲート酸化膜５３、メモリゲート酸化膜４５及び周辺回路ゲート酸化膜４７をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１４０】
図２１は、第１０実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５、図７、図１１及び図１９と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１４１】
この実施例が図１９を参照して説明した第９実施例と異なる点は、浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
浮遊ゲート３５の表面にシリコン酸化膜４９が形成されている。
【０１４２】
この実施例では、図５を参照して説明した上記第２実施例と同様に、浮遊ゲート３５の不純物濃度は周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、図７を参照して説明した上記第３実施例と同様に、周辺回路ゲート２５及び選択ゲート３９の不純物濃度を浮遊ゲート１７よりも濃くしているので、周辺回路ゲート２５及び選択ゲート３９の抵抗を十分低くすることができ、周辺回路トランジスタ及び選択トランジスタの処理速度が低下するのを防止することができる。
さらに、図１１を参照して説明した上記第５実施例と同様に、メモリゲート酸化膜４５の膜厚は周辺回路ゲート酸化膜４７の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜４７の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１４３】
図２２は、第１０実施例を製造するための製造方法の一例を説明するための工程断面図であり、図２１のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図２１及び図２２を参照してこの製造方法例を説明する。
【０１４４】
（１）図１４（Ａ）を参照して説明した上記工程（１）と同様の工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図２１を参照。）、ゲート酸化膜４５及び浮遊ゲート３５を形成する（図２２（Ａ）参照。）。
【０１４５】
（２）図２０（Ｂ）を参照して説明した上記工程（２）と同様の工程により、ゲート酸化膜４７，５３及びシリコン酸化膜４９を形成し、さらにポリシリコン膜３１を形成する（図２２（Ｂ）参照。）。
【０１４６】
（３）図２０（Ｃ）を参照して説明した上記工程（３）と同じ工程により、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜５３上に選択ゲート３９を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜４７上に周辺回路ゲート２５を形成する（図２２（Ｃ）参照。）。
【０１４７】
（４）イオン注入法により、選択ゲート３９、浮遊ゲート３５及び周辺回路ゲート２５をマスクにして例えば３.０〜５.０×１０15atoms／ｃｍ3の注入量でＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成するとともに、浮遊ゲート３５にボロンの注入を行なう（図２１参照。）。
【０１４８】
第１０実施例では、選択ゲート３９の不純物濃度は周辺回路ゲート２５と同じであるので、両ゲート２５，３９を同時に形成することができ、選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１４９】
さらに、選択ゲート酸化膜５３の膜厚は周辺回路ゲート酸化膜４７の膜厚と同じであるので、両ゲート酸化膜４７，５３を同時に形成することができ、選択ゲート酸化膜５３、メモリゲート酸化膜４５及び周辺回路ゲート酸化膜４７をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１５０】
図２３は、第１１実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図７、図１１、図１５及び図１９と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１５１】
この実施例が図１９を参照して説明した第５実施例と異なる点は、浮遊ゲート１７の表面にシリコン酸化膜４９（図１９を参照。）が形成されておらず、周辺回路ゲート２５及び選択ゲート３９の表面にシリコン酸化膜５１が形成されている点である。
【０１５２】
この実施例では、図１を参照して説明した上記第１実施例と同様に、浮遊ゲート１７の不純物濃度は周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、図７を参照して説明した上記第３実施例と同様に、周辺回路ゲート２５及び選択ゲート３９の不純物濃度を浮遊ゲート１７よりも濃くしているので、周辺回路ゲート２５及び選択ゲート３９の抵抗を十分低くすることができ、周辺回路トランジスタ及び選択トランジスタの処理速度が低下するのを防止することができる。
さらに、図１１を参照して説明した上記第５実施例と同様に、メモリゲート酸化膜４５の膜厚は周辺回路ゲート酸化膜４７の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜４７の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１５３】
図２４は、第１１実施例を製造するための製造方法の一例を説明するための工程断面図であり、図２３のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図２３及び図２４を参照してこの製造方法例を説明する。
【０１５４】
（１）図１６（Ａ）を参照して説明した上記工程（１）と同様の工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図２３を参照。）、周辺回路ゲート酸化膜４７、選択ゲート酸化膜５３、周辺回路ゲート２５及び選択ゲート３９を形成する（図２４（Ａ）参照。）。
【０１５５】
（２）図１６（Ｂ）を参照して説明した上記工程（２）と同様の工程により、メモリゲート酸化膜４５及びシリコン酸化膜５１を形成し、さらにポリシリコン膜２７を形成する（図２４（Ｂ）参照。）。
【０１５６】
（３）図１６（Ｃ）を参照して説明した上記工程（３）と同様の工程により、メモリトランジスタ領域のフィールド酸化膜３上及びメモリゲート酸化膜４５上に浮遊ゲート１７を形成する（図２４（Ｃ）参照。）。
【０１５７】
（４）イオン注入法により、選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５をマスクにしてＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成する（図２３参照。）。
【０１５８】
第１１実施例では、選択ゲート３９の不純物濃度は周辺回路ゲート２５と同じであるので、両ゲート２５，３９を同時に形成することができ、選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１５９】
さらに、選択ゲート酸化膜５３の膜厚は周辺回路ゲート酸化膜４７の膜厚と同じであるので、両ゲート酸化膜４７，５３を同時に形成することができ、選択ゲート酸化膜５３、メモリゲート酸化膜４５及び周辺回路ゲート酸化膜４７をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１６０】
図２５は、第１２実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５、図７、図１１、図１５及び図１９と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１６１】
この実施例が図２３を参照して説明した第１１実施例と異なる点は、浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
【０１６２】
この実施例では、図５を参照して説明した上記第２実施例と同様に、浮遊ゲート３５の不純物濃度は周辺回路ゲート２５の不純物濃度よりも薄く形成されているので、メモリトランジスタの電荷保持特性を向上させることができる。
さらに、図７を参照して説明した上記第３実施例と同様に、周辺回路ゲート２５及び選択ゲート３９の不純物濃度を浮遊ゲート１７よりも濃くしているので、周辺回路ゲート２５及び選択ゲート３９の抵抗を十分低くすることができ、周辺回路トランジスタ及び選択トランジスタの処理速度が低下するのを防止することができる。
さらに、図１１を参照して説明した上記第５実施例と同様に、メモリゲート酸化膜４５の膜厚は周辺回路ゲート酸化膜４７の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜４７の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１６３】
図２６は、第１２実施例を製造するための製造方法の一例を説明するための工程断面図であり、図２５のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図２５及び図２６を参照してこの製造方法例を説明する。
【０１６４】
（１）図１６（Ａ）を参照して説明した上記工程（１）と同様の工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図２５を参照。）、周辺回路ゲート酸化膜４７、選択ゲート酸化膜５３、周辺回路ゲート２５及び選択ゲート３９を形成する（図２６（Ａ）参照。）。
【０１６５】
（２）熱酸化処理を施して例えば７.５ｎｍの膜厚でメモリゲート酸化膜４５を形成する。このとき、周辺回路ゲート２５の表面及び選択ゲート３９の表面にシリコン酸化膜５１が形成される。Ｐ基板１上全面にノンドープポリシリコン膜３７を形成する（図２６（Ｂ）参照。）。
【０１６６】
（３）写真製版技術及びエッチング技術により、ノンドープポリシリコン膜３７から、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜４５上に浮遊ゲート３５を形成する（図２６（Ｃ）参照。）。
【０１６７】
（４）イオン注入法により、選択ゲート３９、浮遊ゲート３５及び周辺回路ゲート２５をマスクにして例えば３.０〜５.０×１０15atoms／ｃｍ3の注入量でＢＦ2の注入を行なってＰ型拡散層５，７，９，１９，２１を形成するとともに、浮遊ゲート３５にボロンの注入を行なう（図２５参照。）。
【０１６８】
第１２実施例では、選択ゲート３９の不純物濃度は周辺回路ゲート２５と同じであるので、両ゲート２５，３９を同時に形成することができ、選択ゲート３９、浮遊ゲート３５及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１６９】
さらに、選択ゲート酸化膜５３の膜厚は周辺回路ゲート酸化膜４７の膜厚と同じであるので、両ゲート酸化膜４７，５３を同時に形成することができ、選択ゲート酸化膜５３、メモリゲート酸化膜４５及び周辺回路ゲート酸化膜４７をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１７０】
図２７は、第１３実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１７１】
Ｐ基板１の所定の領域にＮウェル２が形成され、Ｐ基板１表面にフィールド酸化膜３が形成されている。
選択トランジスタ領域にＰ型拡散層５，７、選択ゲート酸化膜５５及び選択ゲート１３からなる選択トランジスタが形成されている。
メモリトランジスタ領域にＰ型拡散層７，９、メモリゲート酸化膜５７及び浮遊ゲート１７からなるメモリトランジスタが形成されている。
周辺回路トランジスタ領域にＰ型拡散層１９，２１、周辺回路ゲート酸化膜５９及び周辺回路ゲート２５からなる周辺回路トランジスタが形成されている。
【０１７２】
選択ゲート酸化膜５５及びメモリゲート酸化膜５７は同じ工程で１回の酸化処理で形成されたものである。周辺回路ゲート酸化膜５９は２回の酸化処理で形成されたものである。選択ゲート酸化膜５５及びメモリゲート酸化膜５７の膜厚は例えば６.０〜１０.０ｎｍ、ここでは７.５ｎｍである。周辺回路ゲート酸化膜５９の膜厚は例えば１０.０〜１５.０ｎｍ、ここでは１３.５ｎｍである。
【０１７３】
この実施例では、図１を参照して説明した上記第１実施例と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、メモリトランジスタの書込み時に周辺回路ゲート酸化膜５９が損傷しない程度に周辺回路ゲート酸化膜厚を厚くし、メモリトランジスタの良好な書込み特性が得られる程度にメモリゲート酸化膜厚を薄くすることができる。これにより、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１７４】
図２８は、第１３実施例を製造するための製造方法の一例を説明するための工程断面図であり、図２７のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図２７及び図２８を参照してこの製造方法例を説明する。
【０１７５】
（１）Ｐ基板１にＮウェル２を形成した後、Ｐ基板１上に通常のＬＯＣＯＳ法によりフィールド酸化膜３（図２７を参照。）形成して素子分離を行なう。フィールド酸化膜３により画定された活性領域表面に例えば６〜１６ｎｍの膜厚で犠牲酸化膜６１を形成し、チャネルドープ注入を行なう（図２８（Ａ）参照。）。
【０１７６】
（２）周辺回路トランジスタの形成領域を覆い、選択トランジスタ領域及びメモリトランジスタの形成領域に開口部をもつレジストパターン６３を形成する。レジストパターン６３をマスクにして選択トランジスタ領域及びメモリトランジスタ領域の犠牲酸化膜６１を選択的に除去する（図２８（Ｂ）参照。）。
【０１７７】
（３）レジストパターン６３を除去した後、熱酸化処理を施して選択トランジスタ領域及びメモリトランジスタ領域のＮウェル２表面に膜厚が例えば７.５ｎｍの選択ゲート酸化膜５５及びメモリゲート酸化膜５７を形成する。このとき、周辺回路トランジスタ領域の犠牲酸化膜６１の膜厚が成長して周辺回路ゲート酸化膜５９となる（図２８（Ｃ）参照。）。
【０１７８】
（４）図４（Ａ）から（Ｃ）を参照して説明した上記工程（１）から（３）と同様の工程により、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜５５上に選択ゲート１３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜５７上に浮遊ゲート１７を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜５９上に周辺回路ゲート２５を形成する。図１を参照して説明した上記工程（４）と同じ工程により、Ｐ型拡散層５，７，９，１９，２１を形成する（図２７参照。）。
【０１７９】
図２９は、第１４実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５及び図２７と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１８０】
この実施例が図２７を参照して説明した第１３実施例と異なる点は、選択ゲート３３及び浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。選択ゲート３３及び浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
【０１８１】
この実施例は、図２８を参照して説明した上記工程（１）から（３）の後に、図５及び図６を参照して説明した上記工程（１）から（４）と同様の工程を行なうことにより形成することができる。
【０１８２】
この実施例では、図５を参照して説明した上記第２実施例と同様と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１８３】
図３０は、第１５実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図７及び図２７と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１８４】
この実施例が図２７を参照して説明した第１３実施例と異なる点は、選択ゲート３９は周辺回路ゲート２５と同時に形成されたものであり、選択ゲート３９に例えばＮ型不純物としてリンが浮遊ゲート１７よりも高濃度に導入されており、実質的なリン濃度は１.０×１０20atoms／ｃｍ3以上である点である。
【０１８５】
この実施例は、図２８を参照して説明した上記工程（１）から（３）の後に、図７及び図８を参照して説明した上記工程（１）から（４）と同様の工程を行なうことにより形成することができる。
【０１８６】
この実施例では、図７を参照して説明した上記第３実施例と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１８７】
図３１は、第１６実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５、図７、図９及び図２７と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１８８】
この実施例が図３０を参照して説明した第１５実施例と異なる点は、浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
【０１８９】
この実施例は、図２８を参照して説明した上記工程（１）から（３）の後に、図９及び図１０を参照して説明した上記工程（１）から（４）と同様の工程を行なうことにより形成することができる。
【０１９０】
この実施例では、図９を参照して説明した上記第４実施例と同様と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１９１】
また、図２７を参照して説明した上記第１３実施例、図２９を参照して説明した上記第１４実施例、図３０を参照して説明した上記第１５実施例、図３１を参照して説明した上記第１６実施例において、選択ゲート酸化膜５５の膜厚はメモリゲート酸化膜５７の膜厚と同じであるので、両ゲート酸化膜５５，５７を同時に形成することができ、選択ゲート酸化膜５５、メモリゲート酸化膜５７及び周辺回路ゲート酸化膜５９をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０１９２】
図３２は、第１７実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１及び図２７と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０１９３】
この実施例が図２７を参照して説明した第１３実施例と異なる点は、選択ゲート酸化膜６５は２回の酸化処理によって周辺回路ゲート酸化膜５９と同時に形成されたものであり、選択ゲート酸化膜６５の膜厚は例えば１０.０〜１５.０ｎｍ、ここでは１３.５ｎｍである点である。
【０１９４】
この実施例では、図１を参照して説明した上記第１実施例と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０１９５】
図３３は、第１７実施例を製造するための製造方法の一例を説明するための工程断面図であり、図３２のＡ−Ａ'位置及びＢ−Ｂ'位置に対応している。図３２及び図３３を参照してこの製造方法例を説明する。
【０１９６】
（１）図２８（Ａ）を参照して説明した上記工程（１）と同じ工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図３２を参照。）、犠牲酸化膜６１を形成し、チャネルドープ注入を行なう（図３３（Ａ）参照。）。
【０１９７】
（２）選択トランジスタ領域及び周辺回路トランジスタの形成領域を覆い、メモリトランジスタの形成領域に開口部をもつレジストパターン６７を形成する。レジストパターン６７をマスクにしてメモリトランジスタ領域の犠牲酸化膜６１を選択的に除去する（図３３（Ｂ）参照。）。
【０１９８】
（３）レジストパターン６７を除去した後、熱酸化処理を施してメモリトランジスタ領域のＮウェル２表面に膜厚が例えば７.５ｎｍのメモリゲート酸化膜５７を形成する。このとき、選択トランジスタ領域と周辺回路トランジスタ領域の犠牲酸化膜６１が例えば１２〜２０ｎｍの膜厚に成長して選択ゲート酸化膜６５と周辺回路ゲート酸化膜５９となる。（（Ｃ）参照。）。
【０１９９】
（４）図４（Ａ）から（Ｃ）を参照して説明した上記工程（１）から（３）と同様の工程により、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜６５上に選択ゲート１３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜５７上に浮遊ゲート１７を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜５９上に周辺回路ゲート２５を形成する。図１を参照して説明した上記工程（４）と同じ工程により、Ｐ型拡散層５，７，９，１９，２１を形成する（図２７参照。）。
【０２００】
図３４は、第１８実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５、図２７及び図３２と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０２０１】
この実施例が図３２を参照して説明した第１７実施例と異なる点は、選択ゲート３３及び浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。選択ゲート３３及び浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
【０２０２】
この実施例は、図３３を参照して説明した上記工程（１）から（３）の後に、図５及び図６を参照して説明した上記工程（１）から（４）と同様の工程を行なうことにより形成することができる。
【０２０３】
この実施例では、図５を参照して説明した上記第２実施例と同様と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０２０４】
図３５は、第１９実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図７、図２７及び図３２と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０２０５】
この実施例が図３２を参照して説明した第１７実施例と異なる点は、選択ゲート３９は周辺回路ゲート２５と同時に形成されたものであり、選択ゲート３９に例えばＮ型不純物としてリンが浮遊ゲート１７よりも高濃度に導入されており、実質的なリン濃度は１.０×１０20atoms／ｃｍ3以上である点である。
【０２０６】
この実施例は、図３３を参照して説明した上記工程（１）から（３）の後に、図７及び図８を参照して説明した上記工程（１）から（４）と同様の工程を行なうことにより形成することができる。
【０２０７】
この実施例では、図７を参照して説明した上記第３実施例と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０２０８】
図３６は、第２０実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。図１、図５、図７、図９、図２７及び図３２と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【０２０９】
この実施例が図３５を参照して説明した第１９実施例と異なる点は、浮遊ゲート３５のポリシリコン内に例えばＰ型不純物としてボロンが導入されており、リンは導入されていない点である。浮遊ゲート３５のボロン濃度は例えば７.０×１０18〜５.０×１０19atoms／ｃｍ3である。
【０２１０】
この実施例は、図３３を参照して説明した上記工程（１）から（３）の後に、図９及び図１０を参照して説明した上記工程（１）から（４）と同様の工程を行なうことにより形成することができる。
【０２１１】
この実施例では、図９を参照して説明した上記第４実施例と同様と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【０２１２】
また、図３２を参照して説明した上記第１７実施例、図３４を参照して説明した上記第１８実施例、図３５を参照して説明した上記第１９実施例、図３６を参照して説明した上記第２０実施例において、選択ゲート酸化膜６５の膜厚は周辺回路ゲート酸化膜５９の膜厚と同じであるので、両ゲート酸化膜５９，６５を同時に形成することができ、選択ゲート酸化膜６５、メモリゲート酸化膜５７及び周辺回路ゲート酸化膜５９をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【０２１３】
上記の実施例では、メモリトランジスタ及び選択トランジスタはＰＭＯＳトランジスタ（書込み電圧６〜７Ｖ）であるので、ＮＭＯＳトランジスタからなるメモリトランジスタ（書込み電圧１０Ｖ程度）を用いる場合に比べて、書込みのためにいわゆる制御ゲートを用いる必要がなく、書込み電圧を低くすることができる。
ただし、メモリトランジスタ及び選択トランジスタはＮＭＯＳトランジスタであってもよい。
【０２１４】
また、上記の実施例を説明するための図では周辺回路トランジスタとしてＰＭＯＳトランジスタのみを図示しているが、図示しない領域に周辺回路トランジスタとしてのＮＭＯＳトランジスタが形成されていてもよい。
また、半導体基板はＮ基板であってもよい。
また、選択ゲート、メモリゲート、周辺回路ゲートのいずれか又は全部にゲート抵抗を低減するためのシリサイド膜が形成されていてもよい。
【０２１５】
図３７は分割抵抗回路と定電圧発生回路を備えた一実施例を示す回路図である。
直流電源７１からの電源を安定して供給すべく、定電圧発生回路９０が設けられている。定電圧発生回路９０は、直流電源７１が接続される入力端子（Ｖbat）７３、基準電圧発生回路（Ｖref）７５、演算増幅器７７、出力ドライバを構成するＰＭＯＳトランジスタ７９、分割抵抗８１，８３及び出力端子（Ｖout）８５を備えている。
【０２１６】
分割抵抗８３はＲ０により構成される。分割抵抗８１は、直列に接続された複数の抵抗値調整用抵抗素子Ｒ１，Ｒ２，・Ｒｉ−１，Ｒｉを備えている。抵抗値調整用抵抗素子Ｒ１，Ｒ２，・Ｒｉ−１，Ｒｉに対応してヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉが並列に接続されている。
【０２１７】
ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉのオンとオフを切り替えるための読出し回路８７及び不揮発性メモリセル８９が設けられている。読出し回路８７の出力は対応するヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉのゲートに接続されている。不揮発性メモリセル８９には複数のメモリセルが配置されており、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉをオン又はオフする情報が記憶されている。読出し回路８７は不揮発性メモリセル８９の記憶状態に応じてヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉをオン又はオフさせる。
【０２１８】
定電圧発生回路９０の演算増幅器７７では、出力端子がＰＭＯＳ７９のゲート電極に接続され、反転入力端子に基準電圧発生回路７５から基準電圧Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを分割抵抗８１と８３で分割した電圧が印加され、分割抵抗８１，８３の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
【０２１９】
図３８は分割抵抗回路と電圧検出回路を備えた一実施例を示す回路図である。図３７と同じ部分には同じ符号を付す。
電圧検出回路９１において、測定すべき端子の電圧（入力電圧Ｖsens）が入力される入力端子９３と接地電位の間に、分割抵抗８１，８３及び発振防止用抵抗素子ＲＨが直列に接続されている。分割抵抗８１，８３の構成は図３７と同じである。
【０２２０】
抵抗値調整用抵抗素子Ｒ１，Ｒ２，・Ｒｉ−１，Ｒｉに対応してヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉが並列に接続されている。ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉに読出し回路８７が接続されている。読出し回路８７に不揮発性メモリセル８９が接続されている。
【０２２１】
分割抵抗８３と接地の間に発振防止用抵抗素子ＲＨが設けられている。発振防止用抵抗素子ＲＨに並列にＮチャンネル型の発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨが接続されている。発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨのゲートは演算増幅器７７の出力に接続されている。
【０２２２】
演算増幅器７７の反転入力端子は分割抵抗８１と８３の間の接続点に接続されている。演算増幅器７７の非反転入力端子に基準電圧発生回路７５が接続され、基準電圧Ｖrefが印加される。演算増幅器７７の出力はインバータ９５及び出力端子（ＤＴout）９７を介して外部に出力される。
【０２２３】
電圧検出回路９１において、高電圧検出状態では発振防止用抵抗素子ＲＨはオフ状態であり、入力端子９３から入力される測定すべき端子の電圧が高く、分割抵抗８１と分割抵抗８３及び発振防止用抵抗素子ＲＨにより分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器７７の出力が論理値０を維持し、その出力はインバータ９５により反転され論理値１にされて出力端子９７から出力される。このとき演算増幅器７７の反転入力端子に入力される分割電圧は、
{(R0)＋(RH)}／{(R1)＋・・・・・＋(Ri-1)＋(Ri)＋(R0)＋・・・・・・・・・・・・・
である。
【０２２４】
測定すべき端子の電圧が降下してきて分割抵抗８１と分割抵抗８３及び発振防止用抵抗素子ＲＨにより分割された電圧が基準電圧Ｖref以下になると演算増幅器７７の出力が論理値１になり、その出力はインバータ９５により反転され論理値０にされて出力端子９７から出力される。
【０２２５】
演算増幅器７７の出力が論理値１になると、発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨがオン状態になり、分割抵抗８３が発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨを介して接地電位に接続され、分割抵抗８１と８３の間の電圧が低下する。これにより、演算増幅器７７の出力は論理値１を維持し、電圧検出回路９１は低電圧検出状態になる。このように、発振防止用抵抗素子ＲＨ及び発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨは入力電圧Ｖsensが低下してきたときに電圧検出回路９１の出力の発振を防止する。
【０２２６】
電圧検出回路９１の低電圧検出状態における演算増幅器７７の反転入力端子に入力される分割電圧は、
(R0)／{(R1)＋・・・・・＋(Ri-1)＋(Ri)＋・・・・・・・・・・・・・
である。電圧検出回路９１を高電圧検出状態するための解除電圧は、低電圧検出状態における演算増幅器７７の反転入力端子に入力される分割電圧が基準電圧Ｖrefよりも大きくなる入力電圧Ｖsensである。
【０２２７】
図３７及び図３８に示した実施例において、読出し回路８７、基準電圧発生回路７５及び演算増幅器７７を構成するＭＯＳトランジスタ、並びに、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉ及び発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨとして、本発明の半導体装置を構成する周辺回路トランジスタが用いられる。ただし、上記のＭＯＳトランジスタの全部に本発明の半導体装置を構成する周辺回路トランジスタが用いられている必要はない。
【０２２８】
図３７及び図３８に示した実施例では、読出し回路８７及び不揮発性メモリセル８９の制御により、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉのオンとオフを選択して、分割抵抗８１の抵抗値を調整することができる。これにより、定電圧発生回路９０の出力電圧及び電圧検出回路９１の出力電圧について設定電圧を調整することができる。
【０２２９】
従来の定電圧発生回路及び電圧検出回路では、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉ、読出し回路８７及び不揮発性メモリセル８９に代えて、抵抗値調整用抵抗素子Ｒ１，Ｒ２，・Ｒｉ−１，Ｒｉごとにポリシリコン又は金属材料からなるヒューズが並列に接続され、ヒューズを切断することにより分割抵抗の抵抗値を調整していた。
【０２３０】
図３７及び図３８に示した実施例では、読出し回路８７及び不揮発性メモリセル８９の制御により、ヒューズでは困難であった一度オフ状態にしたスイッチ（ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉ）を再度オン状態にすることができるので、定電圧発生回路９０の出力電圧及び電圧検出回路９１の出力電圧について設定電圧の変更を自由に行なうことができる。
【０２３１】
さらに、不揮発性メモリセル８９への書込みによりヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，・ＳＷｉ−１，ＳＷｉのオン状態又はオフ状態を切り替えることができるので、半導体装置をパッケージに収容した後でも、定電圧発生回路９０の出力電圧及び電圧検出回路９１の出力電圧について設定電圧の調整及び変更を行なうことができる。
【０２３２】
図３７及び図３８では、本発明の分割抵抗回路を定電圧発生回路及び電圧検出回路に適用しているが、本発明はこれに限定されるものではなく、本発明の分割抵抗回路を他の回路に適用することもできる。
【０２３３】
以上、本発明の実施例を説明したが、数値、形状、材料、配置などは一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【０２３４】
【図１】第１実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図２】メモリトランジスタの電荷保持特性を調べた結果を示す図であり、縦軸はメモリトランジスタのしきい値電圧、横軸は経過時間を示す。
【図３】第１実施例のメモリセルをマトリクス配置した場合の一例を示す回路図である。
【図４】第１実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図５】第２実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図６】第２実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図７】第３実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図８】第３実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図９】第４実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図１０】第４実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図１１】第５実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図１２】第５実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図１３】第６実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図１４】第６実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図１５】第７実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図１６】第７実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図１７】第８実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図１８】第８実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図１９】第９実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図２０】第９実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図２１】第１０実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図２２】第１０実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図２３】第１１実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図２４】第１１実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図２５】第１２実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図２６】第１２実施例を製造するための製造方法の一例を説明するための工程断面図である。
【図２７】第１３実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図２８】第１３実施例を製造するための製造方法の一例の一部を説明するための工程断面図である。
【図２９】第１４実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図３０】第１５実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図３１】第１６実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図３２】第１７実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図３３】第１７実施例を製造するための製造方法の一例の一部を説明するための工程断面図である。
【図３４】第１８実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図３５】第１９実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図３６】第２０実施例を示す図であり、（Ａ）はメモリセルの平面図、（Ｂ）は周辺回路トランジスタの平面図、（Ｃ）のＡ−Ａ'位置での断面図、（Ｄ）は（Ｂ）のＢ−Ｂ'位置での断面図である。
【図３７】分割抵抗回路と定電圧発生回路を備えた一実施例を示す回路図である。
【図３８】分割抵抗回路と電圧検出回路を備えた一実施例を示す回路図である。
【図３９】従来例としての１層ゲート型の不揮発性メモリを示す平面図である。
【図４０】従来例としての２層ゲート型の不揮発性メモリを示す断面図である。
【図４１】制御ゲートを備えていない不揮発性メモリを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＥ−Ｅ’位置での断面図である。
【符号の説明】
【０２３５】
１    Ｐ基板（半導体基板）
２    Ｎウェル
３    フィールド酸化膜
５，７，９，１９，２１    Ｎ型拡散層
１１，４３    選択ゲート酸化膜
１３，３３，３９，５３，５５，６５    選択ゲート
１５，４５，５７    メモリゲート酸化膜
１７，３５    浮遊ゲート
２３，４７，５９    周辺回路ゲート酸化膜
２５    周辺回路ゲート
４９，５１    シリコン酸化膜
【図１】
2006278848.tif 000003
【図２】
2006278848.tif 000004
【図３】
2006278848.tif 000005
【図４】
2006278848.tif 000006
【図５】
2006278848.tif 000007
【図６】
2006278848.tif 000008
【図７】
2006278848.tif 000009
【図８】
2006278848.tif 000010
【図９】
2006278848.tif 000011
【図１０】
2006278848.tif 000012
【図１１】
2006278848.tif 000013
【図１２】
2006278848.tif 000014
【図１３】
2006278848.tif 000015
【図１４】
2006278848.tif 000016
【図１５】
2006278848.tif 000017
【図１６】
2006278848.tif 000018
【図１７】
2006278848.tif 000019
【図１８】
2006278848.tif 000020
【図１９】
2006278848.tif 000021
【図２０】
2006278848.tif 000022
【図２１】
2006278848.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2006278848.tif 000032
【図３１】
2006278848.tif 000033
【図３２】
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【図３３】
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【図３４】
2006278848.tif 000036
【図３５】
2006278848.tif 000037
【図３６】
2006278848.tif 000038
【図３７】
2006278848.tif 000039
【図３８】
2006278848.tif 000040
【図３９】
2006278848.tif 000041
【図４０】
2006278848.tif 000042
【図４１】
2006278848.tif 000043
【手続補正書】
【提出日】平成17年4月12日(2005.4.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】削除
【補正の内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図３は、第１実施例のメモリセルをマトリクス配置した場合の一例を示す回路図である。この回路構成は以下に説明する各実施例にも適用できる。
メモリセルがマトリクス配置されている。横方向（ワードラインＷＬ方向）に並ぶセルｉ０，ｉ１，…の選択ゲート１３は共通のワードラインＷＬｉに電気的に接続されている。また、Ｐ型拡散層５は共通のソースラインＳＬｉに電気的に接続されている。縦方向（ビットラインＢｉｔ方向）に並ぶセル０ｉ，１ｉ，…のＰ型拡散層９は共通のビットラインＢｉｔｉに電気的に接続されている。ここで、ｉは０又は自然数である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
（２）ノンドープポリシリコン膜３７上に、メモリトランジスタ及び選択トランジスタ領域の形成領域を覆い、周辺回路トランジスタの形成領域に開口部をもつＨＴＯ膜２９を形成する。ノンドープポリシリコン膜３７上及びＨＴＯ膜２９上にＰＳＧ（図示は省略）を堆積し、周辺回路トランジスタの形成領域のノンドープポリシリコン膜３７にリンを熱拡散させてポリシリコン膜３１を形成する（図６（Ｂ）参照。）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
（３）ＰＳＧ及びＨＴＯ膜２９を除去した後、写真製版技術及びエッチング技術により、ノンドープポリシリコン膜３７から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜１１上に選択ゲート３３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜１５上に浮遊ゲート３５を形成し、ポリシリコン膜３１から、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成する（図６（Ｃ）参照。）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
（２）ポリシリコン膜２７上に、メモリトランジスタの形成領域を覆い、周辺回路トランジスタ及び選択トランジスタ領域の形成領域に開口部をもつＨＴＯ膜４１を形成する。ポリシリコン膜２７上及びＨＴＯ膜４１上にＰＳＧ（図示は省略）を堆積し、周辺回路トランジスタ及び選択トランジスタ領域の形成領域のポリシリコン膜２７にリンを熱拡散させてポリシリコン膜３１を形成する（図８（Ｂ）参照。）。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
（３）ＰＳＧ及びＨＴＯ膜４１を除去した後、写真製版技術及びエッチング技術により、ポリシリコン膜２７から、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜１５上に浮遊ゲート１７を形成し、ポリシリコン膜３１から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜１１上に選択ゲート３９を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成する（図８（Ｃ）参照。）。
ここで、ＰＳＧ及びＨＴＯ膜２９を除去した後、全面にＨＴＯ膜を形成し、写真製版技術及びエッチング技術によりＨＴＯ膜及びポリシリコン膜２７，３１をパターニングして、選択ゲート３９上、浮遊ゲート１７上及び周辺回路ゲート２５上にＨＴＯ膜パターンを形成しておき、後工程でのＢＦ2注入工程において選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５にＢＦ2が注入されないようにしてもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
第３実施例では、選択ゲート３９の不純物濃度は周辺回路ゲート２５と同じであるので、両ゲート２５，３９を同時に形成することができ、選択ゲート３９、浮遊ゲート１７及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
（１）図６（Ａ）を参照して説明した上記工程（１）と同じ工程により、Ｐ基板１にＮウェル２、フィールド酸化膜３（図９を参照。）、ゲート酸化膜１１，１５，２３及びノンドープポリシリコン膜３７を形成する（図１０（Ａ）参照。）。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
（３）ＰＳＧ及びＨＴＯ膜４１を除去した後、写真製版技術及びエッチング技術により、ノンドープポリシリコン膜３７から、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜１５上に浮遊ゲート３５を形成し、ポリシリコン膜３１から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜１１上に選択ゲート３９を形成し、周辺回路トランジスタ領域のフィールド酸化膜３上及び周辺回路ゲート酸化膜２３上に周辺回路ゲート２５を形成する（図１０（Ｃ）参照。）。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
第４実施例では、選択ゲート３９の不純物濃度は周辺回路ゲート２５と同じであるので、両ゲート２５，３９を同時に形成することができ、選択ゲート３９、浮遊ゲート３５及び周辺回路ゲート２５をそれぞれ別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
（３）写真製版技術及びエッチング技術により、ノンドープポリシリコン膜３７から、選択トランジスタ領域のフィールド酸化膜３上及び選択ゲート酸化膜４３上に選択ゲート３３を形成し、メモリトランジスタ領域のフィールド酸化膜３上及メモリゲート酸化膜４５上に浮遊ゲート３５を形成する（図１８（Ｃ）参照。）。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１８２
【補正方法】変更
【補正の内容】
【０１８２】
この実施例では、図５を参照して説明した上記第２実施例と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１９０
【補正方法】変更
【補正の内容】
【０１９０】
この実施例では、図９を参照して説明した上記第４実施例と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】変更
【補正の内容】
【０２０３】
この実施例では、図５を参照して説明した上記第２実施例と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０２１１
【補正方法】変更
【補正の内容】
【０２１１】
この実施例では、図９を参照して説明した上記第４実施例と同様の効果を得ることができる。
さらに、メモリゲート酸化膜５７の膜厚は周辺回路ゲート酸化膜５９の膜厚よりも薄く形成されているので、周辺回路ゲート酸化膜５９の損傷を防止しつつ、またスナップバック破壊を起こさずに、メモリトランジスタの良好な書込みを行なうことができる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０２１６
【補正方法】変更
【補正の内容】
【０２１６】
分割抵抗８３はＲ０により構成される。分割抵抗８１は、直列に接続された複数の抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉを備えている。抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉに対応してヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉが並列に接続されている。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０２１７
【補正方法】変更
【補正の内容】
【０２１７】
ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオンとオフを切り替えるための読出し回路８７及び不揮発性メモリセル８９が設けられている。読出し回路８７の出力は対応するヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのゲートに接続されている。不揮発性メモリセル８９には複数のメモリセルが配置されており、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉをオン又はオフする情報が記憶されている。読出し回路８７は不揮発性メモリセル８９の記憶状態に応じてヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉをオン又はオフさせる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０２２０
【補正方法】変更
【補正の内容】
【０２２０】
抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉに対応してヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉが並列に接続されている。ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉに読出し回路８７が接続されている。読出し回路８７に不揮発性メモリセル８９が接続されている。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０２２３
【補正方法】変更
【補正の内容】
【０２２３】
電圧検出回路９１において、高電圧検出状態では発振防止用抵抗素子ＲＨはオフ状態であり、入力端子９３から入力される測定すべき端子の電圧が高く、分割抵抗８１と分割抵抗８３及び発振防止用抵抗素子ＲＨにより分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器７７の出力が論理値０を維持し、その出力はインバータ９５により反転され論理値１にされて出力端子９７から出力される。このとき演算増幅器７７の反転入力端子に入力される分割電圧は、
{(Ｒ０)＋(ＲＨ)}／{(Ｒ１)＋(Ｒ２)…＋(Ｒｉ−１)＋(Ｒｉ)＋(Ｒ０)＋(ＲＨ)}×(Ｖsens)
である。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０２２６
【補正方法】変更
【補正の内容】
【０２２６】
電圧検出回路９１の低電圧検出状態における演算増幅器７７の反転入力端子に入力される分割電圧は、
(Ｒ０)／{(Ｒ１)＋(Ｒ２)…＋(Ｒｉ−１)＋(Ｒｉ)＋(Ｒ０)}×(Ｖsens)
である。電圧検出回路９１を高電圧検出状態するための解除電圧は、低電圧検出状態における演算増幅器７７の反転入力端子に入力される分割電圧が基準電圧Ｖrefよりも大きくなる入力電圧Ｖsensである。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２２７
【補正方法】変更
【補正の内容】
【０２２７】
図３７及び図３８に示した実施例において、読出し回路８７、基準電圧発生回路７５及び演算増幅器７７を構成するＭＯＳトランジスタ、並びに、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉ及び発振防止用ヒューズ用ＭＯＳトランジスタＳＷＨとして、本発明の半導体装置を構成する周辺回路トランジスタが用いられる。ただし、上記のＭＯＳトランジスタの全部に本発明の半導体装置を構成する周辺回路トランジスタが用いられている必要はない。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２２８
【補正方法】変更
【補正の内容】
【０２２８】
図３７及び図３８に示した実施例では、読出し回路８７及び不揮発性メモリセル８９の制御により、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオンとオフを選択して、分割抵抗８１の抵抗値を調整することができる。これにより、定電圧発生回路９０の出力電圧及び電圧検出回路９１の出力電圧について設定電圧を調整することができる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２２９
【補正方法】変更
【補正の内容】
【０２２９】
従来の定電圧発生回路及び電圧検出回路では、ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉ、読出し回路８７及び不揮発性メモリセル８９に代えて、抵抗値調整用抵抗素子Ｒ１，Ｒ２，…Ｒｉ−１，Ｒｉごとにポリシリコン又は金属材料からなるヒューズが並列に接続され、ヒューズを切断することにより分割抵抗の抵抗値を調整していた。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２３０
【補正方法】変更
【補正の内容】
【０２３０】
図３７及び図３８に示した実施例では、読出し回路８７及び不揮発性メモリセル８９の制御により、ヒューズでは困難であった一度オフ状態にしたスイッチ（ヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉ）を再度オン状態にすることができるので、定電圧発生回路９０の出力電圧及び電圧検出回路９１の出力電圧について設定電圧の変更を自由に行なうことができる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２３１
【補正方法】変更
【補正の内容】
【０２３１】
さらに、不揮発性メモリセル８９への書込みによりヒューズ用ＭＯＳトランジスタＳＷ１，ＳＷ２，…ＳＷｉ−１，ＳＷｉのオン状態又はオフ状態を切り替えることができるので、半導体装置をパッケージに収容した後でも、定電圧発生回路９０の出力電圧及び電圧検出回路９１の出力電圧について設定電圧の調整及び変更を行なうことができる。