(57)【要約】      （修正有）【課題】共有構造相補性金属酸化膜半導体センサアレイのレイアウトを提供する。【解決手段】平面の第１方向に配列された複数個の単位ブロックを具備し、各単位ブロックは、第１方向に配列されたＮ（Ｎは、自然数）対のフォトダイオード領域、フォトダイオード領域の一側角に形成され、同一フォトダイオード領域対に属する２個のトランジスタは互いに対向している２Ｎ個の伝送トランジスタ、フォトダイオード領域対を構成する２個のフォトダイオード領域と２個の伝送トランジスタとによって共有され、２個のフォトダイオード領域の間に配置されたＮ個のフローティング拡散ノード、Ｎ個のフローティング拡散ノードを連結する少なくとも一つの金属ライン、リセットトランジスタ、及びフローティング拡散ノードの電位をサンプリングするための少なくとも一つのトランジスタを含む信号読み出し回路を含む。【選択図】なし【特許請求の範囲】
【請求項１】
平面の第１方向に配列された複数個の単位ブロックを具備し、
前記単位ブロックは、
前記第１方向に配列されたＮ（Ｎは、自然数）対のフォトダイオード領域と、
前記フォトダイオード領域にそれぞれ対応し、前記対応するフォトダイオード領域の一側角にそれぞれ形成され、同一フォトダイオード領域対に属する２個のトランジスタが互いに対向している２Ｎ個の伝送トランジスタと、
前記同一フォトダイオード領域対を構成する２個のフォトダイオード領域と２個の伝送トランジスタとによって共有され、２個のフォトダイオード領域の間に配置されたＮ個のフローティング拡散ノードと、
前記Ｎ個のフローティング拡散ノードを連結する少なくとも一つの金属と、
前記フローティング拡散ノードの電位をリセットするためのリセットトランジスタと、
前記フローティング拡散ノードの電位をサンプリングするための少なくとも一つのトランジスタを含む信号読み出し回路と、を含み、
前記単位ブロックの動作のためのリセットトランジスタ及び前記信号読み出し回路のトランジスタは、前記単位ブロック及び前記単位ブロックに前記第１方向に隣接した単位ブロックに含まれたフォトダイオード領域対の２個のフォトダイオード領域の間の少なくとも２個の空間に分散され配置されることを特徴とする共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項２】
前記伝送トランジスタは、
各伝送トランジスタのゲート領域が前記第１方向に対する同一平面上の斜線方向に形成されることを特徴とする請求項１記載の共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項３】
前記斜線方向は、前記第１方向に対する同一平面上の４５°方向であることを特徴とする請求項２記載の共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項４】
前記伝送トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された伝送トランジスタゲート制御ラインを更に含むことを特徴とする請求項１記載の共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項５】
前記リセットトランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長されたリセットトランジスタゲート制御ラインを更に含むことを特徴とする請求項１記載の共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項６】
前記Ｎ個のフローティング拡散ノードを連結する少なくとも一つの金属ラインは、前記第１方向に延長されることを特徴とする請求項１記載の共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項７】
前記信号読み出し回路は、
前記フローティング拡散ノードの電位をゲートに入力として受けるソースフォロワートランジスタを含んで構成されることを特徴とする請求項１記載の共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項８】
前記信号読み出し回路は、
前記ソースフォロワートランジスタのソース電位を出力するための選択トランジスタを更に含み、前記ソースフォロワートランジスタと前記選択トランジスタとは、互いに異なるフォトダイオード領域対内の２個のフォトダイオード領域の間に位置することを特徴とする請求項７記載の共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項９】
前記選択トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された選択トランジスタゲート制御ラインを更に含むことを特徴とする請求項８記載の共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウト。
【請求項１０】
平面の第１方向に配列された複数の単位ブロックを具備し、
前記単位ブロックは、
同一平面上に前記第１方向に配列された４個のフォトダイオード領域と、
前記４個のフォトダイオード領域にそれぞれ対応し、前記対応するフォトダイオード領域の一側角にそれぞれ形成された４個の伝送トランジスタと、
前記第１伝送トランジスタと前記第２伝送トランジスタとが共有するドレイン領域である第１フローティング拡散ノードと、
前記第３伝送トランジスタと前記第４伝送トランジスタとが共有するドレイン領域である第２フローティング拡散ノードと、
前記第１フローティング拡散ノードと前記第２フローティング拡散ノードとを連結する第１金属ラインと、
前記第３フォトダイオード領域と前記第４フォトダイオード領域との間に位置するソースフォロワートランジスタと、
前記第２フローティング拡散ノードと前記ソースフォロワートランジスタのゲートとを連結する第２金属ラインと、
前記第１方向で前記単位ブロックの第４フォトダイオード領域に隣接した単位ブロックに属する第１フォトダイオード領域と第２フォトダイオード領域との間に位置して、前記単位ブロックに属するソースフォロワートランジスタのソース電位を出力するための選択トランジスタと、
前記ソースフォロワートランジスタのソース出力を選択トランジスタに連結する第３金属ラインと、を含むことを特徴とする４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１１】
前記伝送トランジスタは、
各伝送トランジスタのゲート領域が前記第１方向に対する同一平面上の斜線方向に形成されることを特徴とする請求項１０記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１２】
前記斜線方向は、前記第１方向に対する同一平面上の４５°方向であることを特徴とする請求項１１記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１３】
前記伝送トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された伝送トランジスタゲート制御ラインを更に含むことを特徴とする請求項１０記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１４】
前記リセットトランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長されたリセットトランジスタゲート制御ラインを更に含むことを特徴とする請求項１０記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１５】
前記選択トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された選択トランジスタゲート制御ラインを更に含むことを特徴とする請求項１０記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１６】
前記第１フローティング拡散ノードと前記第２フローティング拡散ノードとを連結する第１金属ラインは、前記第１方向に延長されることを特徴とする請求項１０記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１７】
平面の第１方向に配列された複数の単位ブロックを具備し、
前記単位ブロックは、
同一平面上に前記第１方向に配列された４個のフォトダイオード領域と、
前記４個のフォトダイオード領域にそれぞれ対応し、前記対応するフォトダイオード領域の一側角にそれぞれ形成された４個の伝送トランジスタと、
前記第１伝送トランジスタと前記第２伝送トランジスタとが共有するドレイン領域である第１フローティング拡散ノードと、
前記第３伝送トランジスタと前記第４伝送トランジスタとが共有するドレイン領域である第２フローティング拡散ノードと、
前記第１フローティング拡散ノードと前記第２フローティング拡散ノードとを連結する第１金属ラインと、
前記第１フォトダイオード領域と前記第２フォトダイオード領域との間に位置するソースフォロワートランジスタと、
前記第１フローティング拡散ノードと前記ソースフォロワートランジスタのゲートとを連結する第２金属ラインと、
前記第１方向で前記単位ブロックの第１フォトダイオード領域に隣接した単位ブロックに属する第３フォトダイオード領域と第４フォトダイオード領域との間に位置し、前記単位ブロックに属するソースフォロワートランジスタのソース電位を出力するための選択トランジスタと、
前記ソースフォロワートランジスタのソース出力を選択トランジスタに連結する第３金属ラインと、を含むことを特徴とする４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１８】
前記伝送トランジスタは、
各伝送トランジスタのゲート領域が前記第１方向に対する同一平面上の斜線方向に形成されることを特徴とする請求項１７記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項１９】
前記斜線方向は、前記第１方向に対する同一平面上の４５°方向であることを特徴とする請求項１８記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２０】
前記伝送トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された伝送トランジスタゲート制御ラインを更に含むことを特徴とする請求項１７記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２１】
前記リセットトランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長されたリセットトランジスタゲート制御ラインを更に含むことを特徴とする請求項１７記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２２】
前記選択トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された選択トランジスタゲート制御ラインを更に含むことを特徴とする請求項１７記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２３】
前記第１フローティング拡散ノードと前記第２フローティング拡散ノードとを連結する第１金属ラインは、前記第１方向に延長されることを特徴とする請求項１７記載の４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２４】
平面の第１方向に配列された複数の単位ブロックを具備し、
前記単位ブロックのうち、第Ｐ（Ｐは、１以上Ｎ以下の自然数）単位ブロックは、
同一平面上に前記第１方向に配列された２個のフォトダイオード領域と、
前記２個のフォトダイオード領域にそれぞれ対応し、前記対応するフォトダイオード領域の一側角にそれぞれ形成された２個の伝送トランジスタと、
前記２個のトランジスタが共有するドレイン領域であるフローティング拡散ノードと、
前記２個のダイオード領域の間に位置したソースフォロワートランジスタと、
前記２個のフォトダイオード領域の間に位置し、前記第１方向と直角方向に前記ソースフォロワートランジスタの側面に配列され、前記ソースフォロワートランジスタのドレインと連結されたドレインを有するリセットトランジスタと、
前記フォロワー拡散ノードと前記ソースフォロワートランジスタのゲートとを連結する金属ラインと、を含み、
前記ソースフォロワートランジスタとリセットトランジスタのドレインには、可変的な電圧が連結されることを特徴とする２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２５】
前記伝送トランジスタは、
各伝送トランジスタのゲート領域が前記第１方向に対する同一平面上の斜線方向に形成されることを特徴とする請求項２４記載の２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２６】
前記斜線方向は、前記第１方向に対する同一平面上の４５°方向であることを特徴とする請求項２５記載の２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２７】
前記伝送トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された伝送トランジスタゲート制御ラインを更に含むことを特徴とする請求項２４記載の２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２８】
前記リセットトランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長されたリセットトランジスタゲート制御ラインを更に含むことを特徴とする請求項２４記載の２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項２９】
前記選択トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された選択トランジスタゲート制御ラインを更に含むことを特徴とする請求項２４記載の２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項３０】
前記第１フローティング拡散ノードと前記第２フローティング拡散ノードとを連結する金属ラインは、前記第１方向に連結されることを特徴とする請求項２４記載の２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項３１】
前記ソースフォロワートランジスタとリセットトランジスタのドレインに第１電源電圧と第２電源電圧とを選択的に供給するための動的電圧源を更に含み、前記第１電源電圧は前記第２電源電圧に対して高い電圧であることを特徴とする請求項２４記載の２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【請求項３２】
前記動的電圧源は、
前記フローティング拡散ノードの電位をリセットする場合と前記フローティング拡散ノードの電位を出力する場合には前記第１電源電圧を供給し、それ以外の場合には前記第２電源電圧を供給することを特徴とする請求項３１記載の２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウト。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブピクセルセンサに係り、より詳細には、複数個のアクティブピクセルセンサがリセットトランジスタ及び信号の読み出しを担当するトランジスタを共有するように構成される共有構造の相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウトに関する。
【背景技術】
【０００２】
アクティブピクセルセンサ（ＡＰＳ）は、光学画像を電気的信号に変換させる装置であって、デジタルカメラ、カメラ内蔵型携帯電話、ビジュアルシステム等に広く使用されている。
【０００３】
従来のアクティブピクセルセンサの種類は、電荷結合素子（以下、ＣＣＤと称する）タイプと、相補性金属酸化膜半導体（以下、ＣＭＯＳと称する）タイプとに分類される。ＣＣＤタイプは、ＣＭＯＳタイプに対してノイズが少なく、イメージ品質が優れるが、生産単価と消費電力の側面ではＣＭＯＳタイプに対して不利である。ＣＭＯＳタイプは、一般的な半導体製造技術で生産することができるので、増幅及び信号処理のような周辺システムとの統合が容易で、生産費用を低減することができ、処理速度が速く、ＣＣＤタイプに対して消費電力が非常に低いという長所がある。
【０００４】
現在、普遍的なＣＭＯＳアクティブピクセルセンサの構造としては、３−トランジスタ構造及び４−トランジスタ構造がある。４−トランジスタ構造によると、一つのＣＭＯＳアクティブピクセルセンサは、１個のフォトダイオードと４個のＭＯＳトランジスタとを含んで構成される。即ち、フォトダイオードに集積（ｉｎｔｅｇｒａｔｉｏｎ）された光電荷を４個のＭＯＳトランジスタの制御を受けて伝送する方式である。一方、３−トランジスタ構造は、一つのＣＭＯＳアクティブピクセルセンサを１個のフォトダイオードと３個のＭＯＳトランジスタとを含んで構成したものである。即ち、フォトダイオードに集積された光電荷を３個のＭＯＳトランジスタの制御を受けて伝送する方式である。
【０００５】
図１は、従来技術の４−トランジスタ相補性金属酸化膜半導体アクティブピクセルセンサの回路図である。
【０００６】
図１を参照すると、４−トランジスタＣＭＯＳアクティブピクセルセンサ１００は、フォトダイオードＰＤ、伝送トランジスタＭ１１、リセットトランジスタＭ１２、ソースフォロワートランジスタＭ１３、及び選択トランジスタＭ１４を含んで構成される。
【０００７】
リセットトランジスタＭ１２のゲートＲＧ電圧が上昇してリセットトランジスタＭ１２がターンオンされると、センシングノードであるフローティング拡散ノードＦＤの電位が電源電圧ＶＤＤに上昇する。この際、ソースフォロワートランジスタＭ１３と選択トランジスタＭ１４とによってフローティング拡散ノードＦＤの電位を一次的にサンプリングするが、この電位が基準電位になる。
【０００８】
光集積期の間に外部から受光された光がフォトダイオードＰＤに入射されると、これに比例して電子−正孔対（ＥＨＰ；Ｅｌｅｃｔｒｏｎ  Ｈｏｌｅ  Ｐａｉｒ）が生成される。
【０００９】
光集積期の後に、伝送トランジスタＭ１１のゲートＴＧ電圧が上昇すると、フォトダイオードＰＤ領域に蓄積された電荷はフローティング拡散ノードＦＤに伝達され、伝達された信号電荷量に比例してフローティング拡散ノードＦＤの電位が下降すると、ソースフォロワートランジスタＭ１３のソース電位が変化する。
【００１０】
最後に、選択トランジスタＭ１４のゲートＳＥＬ電圧が上昇して選択トランジスタＭ１４がターンオンされながら、ソースフォロワートランジスタＭ１３のソース電位を出力信号ＶＯＵＴとして出力する。基準電位と、この時に読み出された電位の差異によって光センシングをすることになる（相関二重サンプリング方式；Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）。以後は、更にリセット動作からの一連の過程が反復される。
【００１１】
図２は、従来技術の３−トランジスタ相補性金属酸化膜半導体アクティブピクセルセンサの回路図である。
【００１２】
図２を参照すると、３−トランジスタＣＭＯＳアクティブピクセルセンサ２００は、フォトダイオードＰＤ、伝送トランジスタＭ２１、リセットトランジスタＭ２２、及びソースフォロワートランジスタＭ２３を含んで構成される。
【００１３】
３−トランジスタ構造のＣＭＯＳアクティブピクセルセンサとしては、図２のアクティブピクセルセンサ２００とは異なり、図１で例示した４−トランジスタ構造のＣＭＯＳアクティブピクセルセンサで伝送トランジスタＭ１１を省略した構成でも良い。しかし、図２で例示した３−トランジスタＣＭＯＳアクティブピクセルセンサ２００は、図１の選択トランジスタＭ１４を省略する代わりに、動的電源電圧ＤＶＤを利用する構成を取っている。
【００１４】
動的電源電圧ＤＶＤは、フローティング拡散ノードＦＤの電位をリセットさせる場合とフローティング拡散ノードＦＤの電位をセンシングする場合には高い電源電圧に上昇され、それ以外の動作期限中には低い電源電圧を維持することにより、選択トランジスタの役割を代理する。
【００１５】
動的電源電圧ＤＶＤが高い電圧に上昇された状態で、リセットトランジスタＭ２２のゲートＲＧ電圧が上昇してリセットトランジスタＭ２２がターンオンされると、センシングノードであるフローティング拡散ノードＦＤの電位が高い電源電圧に上昇する。この際、ソースフォロワートランジスタＭ２３によってフローティング拡散ノードＦＤの電位が一次的にサンプリングされ、アクティブピクセルセンサの出力信号を処理するための内部回路（図示せず）に出力される。この電位が基準電位になる。以後に、動的電源電圧ＤＶＤは、低い電源電圧に下降する。
【００１６】
光集積期の間に、外部から受光された光がフォトダイオードＰＤに入射されると、これと比例して電子−正孔対が生成される。
【００１７】
光集積期の後、伝送トランジスタＭ２１のゲートＴＧ電圧が上昇すると、フォトダイオードＰＤ領域に蓄積された電荷は、フローティング拡散ノードＦＤに伝達される。動的電源電圧が高い電源電圧に上昇された状態で、フローティング拡散ノードＦＤの電位が伝達された信号電荷量に比例して下降すると、ソースフォロワートランジスタＭ２３のソース電位が変化する。最後に、ソースフォロワートランジスタＭ２３のソース電位は、出力信号ＶＯＵＴとして内部回路に出力される。図１のアクティブピクセルセンサ１００と同様に、以後は、更にリセット動作からの一連の過程が反復される。
【００１８】
一方、最近では、ピクセルサイズを小さくしながら、より大きいフィルファクタ（ｆｉｌｌ−ｆａｃｔｏｒ）を有するアクティブピクセルセンサを製作するために、前記したリセットトランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを共有する共有構造の重要性が大きくなる。ここで、フィルファクタは、１画素当たりの光の入射を受けて光電荷に変換するフォトダイオードの領域と周辺のリセット及び信号読み出し回路とが占める領域の比率を意味する。即ち、信号の増幅及び内部回路への伝達を担当するトランジスタをできる限り共有することにより、フォトダイオード領域の面積を最大化するための方法として共有構造が活用されている。
【００１９】
図３は、従来技術の４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイのレイアウトを示す平面図である。
【００２０】
図３で例示している共有構造のアクティブピクセルセンサアレイは、図１で例示した４−トランジスタアクティブピクセルセンサがリセットトランジスタ、ソースフォロワートランジスタ、及び選択トランジスタを共有する構造に変更された形態である。
【００２１】
図３で例示した４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイレイアウト３００は、第１フォトダイオード領域ＰＤ１、第２フォトダイオード領域ＰＤ２、第３フォトダイオード領域ＰＤ３、及び第４フォトダイオード領域ＰＤ４を含んで構成される。
【００２２】
又、４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイレイアウト３００は、４個のフォトダイオード領域にそれぞれ対応した４個の伝送トランジスタＭ３１、Ｍ３２、Ｍ３３、Ｍ３４を含んで構成され、４個のフォトダイオード領域と４個の伝送トランジスタとは、一つのフローティング拡散ノードＦＤを共有する。即ち、４個の伝送トランジスタのドレイン領域が一つのフローティング拡散ノードＦＤを形成している。
【００２３】
フローティング拡散ノードＦＤの電位を電源電圧にリセットするリセットトランジスタＭ３５は、第３フォトダイオード領域ＰＤ３と第４フォトダイオード領域ＰＤ４との間に位置する。
【００２４】
フローティング拡散ノードＦＤの電位をサンプリングするソースフォロワートランジスタＭ３６とソースフォロワートランジスタのソース電位を内部回路に伝達する選択トランジスタＭ３７とは、第１フォトダイオード領域ＰＤ１と第２フォトダイオード領域ＰＤ２との間に位置する。ここで、内部回路は、アクティブピクセルセンサの出力信号を処理するための次段の回路を意味する。
【００２５】
しかし、このような共有構造の場合には、光学的に対称の構造を維持しつつ、工程上の有用性及び量産性をも共に考慮した設計を行わなければならない。このような理由で共有構造のアクティブピクセルセンサアレイの場合には、レイアウトの構成に相当な制約要素が存在する。例えば、フローティング拡散ノードを共有している構造の場合において、レイアウトの問題又は工程上の問題によって製作された画素間に段差を有する場合が発生する虞がある。
【００２６】
前記した制約要素を全部充足して設計される場合、共有構造のアクティブピクセルセンサアレイでも実質的なフィルファクタの増加値は大きくないことが知られている。従って、実効性のある共有構造のアクティブピクセルセンサアレイを設計するためには、細かなピクセルレイアウト設計が必要で、特に、工程上、誘発される虞がある問題点を予め勘案したレイアウト設計が必要である。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
前記のような問題点を解決するために、本発明の目的は、光学的に対称構造を維持しつつ、工程上の有用性及び量産性を共に考慮した共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウトを提供することにある。
【００２８】
前記のような問題点を解決するために、本発明の他の目的は、光学的に対称構造を維持しつつ、工程上の有用性及び量産性を共に考慮した４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウトを提供することにある。
【００２９】
前記のような問題点を解決するために、本発明の更に他の目的は、光学的に対称構造を維持しつつ、工程上の有用性及び量産性を共に考慮した２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサのレイアウトを提供することにある。
【課題を解決するための手段】
【００３０】
前記目的を達成するための本発明は、平面の第１方向に配列された複数個の単位ブロックを具備し、前記単位ブロックは、前記第１方向に配列されたＮ（Ｎは、自然数）対のフォトダイオード領域、前記フォトダイオード領域にそれぞれ対応し、前記対応するフォトダイオード領域の一側角にそれぞれ形成され、同一フォトダイオード領域対に属する２個のトランジスタが互いに対向している２Ｎ個の伝送トランジスタ、前記同一フォトダイオード領域対を構成する２個のフォトダイオード領域と２個の伝送トランジスタとによって共有され、２個のフォトダイオード領域の間に配置されたＮ個のフローティング拡散ノード、前記Ｎ個のフローティング拡散ノードを連結する少なくとも一つの金属ライン、前記フローティング拡散ノードの電位をリセットするためのリセットトランジスタ、及び前記フローティング拡散ノードの電位をサンプリングするための少なくとも一つのトランジスタを含む信号読み出し回路を含み、前記単位ブロックの動作のためのリセットトランジスタ及び前記信号読み出し回路のトランジスタは、前記単位ブロック及び前記単位ブロックに前記第１方向に隣接した単位ブロックに含まれたフォトダイオード領域対内の２個のフォトダイオード領域の間の少なくとも２個の空間に分散され配置されることを特徴とする共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウトを提供する。
【００３１】
ここで、前記伝送トランジスタは、各伝送トランジスタのゲート領域が前記第１方向に対する同一平面上の斜線方向に形成されることを特徴とする。
【００３２】
又、ここで、前記斜線方向は、前記第１方向に対する同一平面上の４５°方向であることを特徴とする。
【００３３】
ここで、前記レイアウトは、前記伝送トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長される伝送トランジスタゲート制御ラインを更に含むことができる。
【００３４】
ここで、前記レイアウトは、前記リセットトランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長されるリセットトランジスタゲート制御ラインを更に含むことができる。
【００３５】
ここで、前記Ｎ個のフローティング拡散ノードを連結する少なくとも一つの金属ラインは、前記第１方向に延長することができる。
【００３６】
ここで、前記信号読み出し回路は、前記フローティング拡散ノードのソース電位をゲートに入力受けるソースフォロワートランジスタを含んで構成することができる。
【００３７】
又、ここで、前記信号読み出し回路は、前記ソースフォロワートランジスタのソース電位を出力するための選択トランジスタを更に含むことができ、この場合に、前記ソースフォロワートランジスタと前記選択トランジスタとは、互いに異なるフォトダイオード領域対内の２個のフォトダイオード領域の間に位置するように構成することができる。
【００３８】
又、ここで、前記信号読み出し回路が選択トランジスタを更に含む場合には、前記レイアウトは前記選択トランジスタのゲート電位を制御し、前記第１方向に対して同一平面上の９０°方向に延長された選択トランジスタゲート制御ラインを更に含むことができる。
【００３９】
前記他の目的を達成するための本発明は、平面の第１方向に配列された複数の単位ブロックを具備し、前記単位ブロックは、同一平面上に前記第１方向に配列された４個のフォトダイオード領域、前記４個のフォトダイオード領域にそれぞれ対応し、前記対応するフォトダイオード領域の一側角にそれぞれ形成された４個の伝送トランジスタ、前記第１伝送トランジスタと前記第２伝送トランジスタとが共有するドレイン領域である第１フローティング拡散ノード、前記第３伝送トランジスタと前記第４伝送トランジスタとが共有するドレイン領域である第２フローティング拡散ノード、前記第１フローティング拡散ノードと前記第２フローティング拡散ノードとを連結する第１金属ライン、前記第３フォトダイオード領域と前記第４フォトダイオード領域との間に位置するソースフォロワートランジスタ、前記第２フローティング拡散ノードと前記ソースフォロワートランジスタのゲートとを連結する第２金属ライン、前記第１方向で前記単位ブロックの第４フォトダイオード領域に隣接した単位ブロックに属する第１フォトダイオード領域と第２フォトダイオード領域との間に位置して、前記単位ブロックに属するソースフォロワートランジスタのソース電位を出力するための選択トランジスタ、及び前記ソースフォロワートランジスタのソース出力を選択トランジスタに連結する第３金属ラインを含むことを特徴とする４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウトを提供する。
【００４０】
前記他の目的を達成するための本発明の他の形態は、平面の第１方向に配列された複数の単位ブロックを具備し、前記単位ブロックは、同一平面上に前記第１方向に配列された４個のフォトダイオード領域、前記４個のフォトダイオード領域にそれぞれ対応し、前記対応するフォトダイオード領域の一側角にそれぞれ形成された４個の伝送トランジスタ、前記第１伝送トランジスタと前記第２伝送トランジスタとが共有するドレイン領域である第１フローティング拡散ノード、前記第３伝送トランジスタと前記第４伝送トランジスタとが共有するドレイン領域である第２フローティング拡散ノード、前記第１フローティング拡散ノードと前記第２フローティング拡散ノードとを連結する第１金属ライン、前記第１フォトダイオード領域と前記第２フォトダイオード領域との間に位置するソースフォロワートランジスタ、前記第１フローティング拡散ノードと前記ソースフォロワートランジスタのゲートとを連結する第２金属ライン、前記第１方向で前記単位ブロックの第１フォトダイオード領域に隣接した単位ブロックに属する第３フォトダイオード領域と第４フォトダイオード領域との間に位置し、前記単位ブロックに属するソースフォロワートランジスタのソース電位を出力するための選択トランジスタ、及び前記ソースフォロワートランジスタのソース出力を選択トランジスタに連結する第３金属ラインを含むことを特徴とする４個画素共有構造４−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウトを提供する。
【００４１】
前記更に他の目的を達成するための本発明は、平面の第１方向に配列された複数の単位ブロックを具備し、前記単位ブロックのうち、第Ｐ（Ｐは、１以上Ｎ以下の自然数）単位ブロックは、同一平面上に前記第１方向に配列された２個のフォトダイオード領域、前記２個のフォトダイオード領域にそれぞれ対応し、前記対応するフォトダイオード領域の一側角にそれぞれ形成された２個の伝送トランジスタ、前記２個のトランジスタが共有するドレイン領域であるフローティング拡散ノード、前記２個のフォトダイオード領域の間に位置したソースフォロワートランジスタ、前記２個のフォトダイオード領域の間に位置し、前記第１方向と直角方向に前記ソースフォロワートランジスタの側面に配列され、前記ソースフォロワートランジスタのドレインと連結されたドレインを有するリセットトランジスタ、及び前記フローティング拡散ノードと前記ソースフォロワートランジスタのゲートとを連結する金属ラインを含み、前記ソースフォロワートランジスタとリセットトランジスタのドレインには、可変的な電圧が連結されることを特徴とする２個画素共有構造３−トランジスタ相補性金属酸化膜半導体ピクセルセンサアレイのレイアウトを提供する。
【００４２】
ここで、前記レイアウトは、前記ソースフォロワートランジスタとリセットトランジスタのドレインに第１電源電圧と、これより低い第２電源電圧を選択的に供給するための動的電圧源を更に含むことができる。
【００４３】
又、ここで、前記動的電圧源は、前記フローティング拡散ノードの電位をリセットする場合と前記フローティング拡散ノードの電位を出力する場合には前記第１電源電圧を供給し、その以外の場合には前記第２電源電圧を供給するように構成することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明による好ましい実施例を添付図面を参照して詳細に説明する。
【００４５】
図４は、本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイのレイアウトを示す平面図である。
【００４６】
図４を参照すると、本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイレイアウト４００は、平面上の第１方向に配列された４個のフォトダイオード領域ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４と、４個のフォトダイオード領域のそれぞれに対応した４個の伝送トランジスタＭ４１、Ｍ４２、Ｍ４３、Ｍ４４で構成された単位ブロックで構成することができる。第１方向に前記単位ブロックが反復的に配列され、全体アクティブピクセルセンサアレイが構成される。同様に、単位ブロックは、第１方向に対する直角方向にも反復配列され、全体アクティブピクセルセンサアレイが構成される。
【００４７】
一方、図４では、４個の画素がリセットトランジスタと信号読み出しのためのトランジスタとを共有する構造を例示しているが、２個又は４個以上の画素が含まれた共有構造も可能である。但し、光学的対称性を維持して、満足する程度の動作特性の確保のために、２個又は４個の画素共有構造が広く利用されている。図４を参照した説明は、４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイを基準としているが、６個乃至８個画素共有構造の場合にも同様に適用することができるのは当業者に自明である。
【００４８】
一つの単位ブロックは、第１方向に配列された４個のフォトダイオード領域ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４と４個のフォトダイオード領域のそれぞれに対応した４個の伝送トランジスタＭ４１、Ｍ４２、Ｍ４３、Ｍ４４を含む。
【００４９】
ここで、フォトダイオード領域は、第１方向に隣接した２個のフォトダイオード領域同士に対（ｐａｉｒ）を形成する。例えば、図４で例示した単位ブロックの場合には、第１フォトダイオード領域ＰＤ１と第２フォトダイオード領域ＰＤ２とが一つの対を形成して、第３フォトダイオード領域ＰＤ３と第４フォトダイオード領域ＰＤ４とが一つの対を形成する。
【００５０】
まず、各フォトダイオード領域に対する伝送トランジスタは、各フォトダイオード領域の一側角に形成され、第１方向に対する斜線方向にゲート領域を形成することができる。斜線方向にゲート領域を形成することにより、チャンネル幅を最大化させることができる。伝送トランジスタの役割は、フォトダイオード領域に光集積期の間に集積された光電荷をフローティング拡散ノードに伝送することなので、伝送トランジスタのチャンネルの幅が広いほど、集積された光電荷の伝送効率を増大させることができる。
【００５１】
好ましくは、伝送トランジスタのゲート領域は、第１方向に対して４５°角度で形成するのがチャンネル幅を最大化することができるという点で有利である。
【００５２】
第１フォトダイオード領域ＰＤ１に対する第１伝送トランジスタＭ４１と第２フォトダイオード領域ＰＤ２に対する第２伝送トランジスタＭ４２とが第１フローティング拡散ノードＦＤ１を共有する。又、第３フォトダイオード領域ＰＤ３に対する第３伝送トランジスタＭ４３と第４フォトダイオード領域ＰＤ４に対する第４伝送トランジスタＭ４４とが第２フローティング拡散ノードＦＤ２を共有する。
【００５３】
第１伝送トランジスタＭ４１と第２伝送トランジスタＭ４２とが共有するフローティング拡散ノードである第１フローティング拡散ノードＦＤ１と、第３伝送トランジスタＭ４３と第４伝送トランジスタＭ４４とが共有するフローティング拡散ノードである第２フローティング拡散ノードＦＤ２とは金属ライン４２１によって連結される。従って、金属ライン４２１によって第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２とは共通の電位を有することになる。
【００５４】
一方、フローティング拡散ノードＦＤ１、ＦＤ２の電位をリセットするためのリセットトランジスタ、及びフローティング拡散ノードの電位をサンプリングするための少なくとも一つのトランジスタで構成された信号読み出し回路は、光学的対称性を維持するために、フォトダイオード領域の間の空間に適切に配置されなければならない。
【００５５】
本発明では、リセットトランジスタと信号読み出しのためのトランジスタとが単位ブロック及び単位ブロックに第１方向に隣接した単位ブロックに含まれたフォトダイオード領域対内の２個フォトダイオード領域の間に全部又は一部が分散され配置されることを特徴とする。このような分散配置を通じてフィルファクタを向上させ、光学的対称構造が充足される。
【００５６】
例えば、第３フォトダイオード領域ＰＤ３と第４フォトダイオード領域ＰＤ４との間の空間には、第２フローティング拡散ノードＦＤ２の電位を電源電圧にリセットさせるためのリセットトランジスタＭ４５が位置することができる。リセットトランジスタＭ４５は、第２フローティング拡散ノードＦＤ２の電位を電源電圧にリセットさせることによって、金属ライン４２１で連結され第２フローティング拡散ノードＦＤ２と共通された電位を有する第１フローティング拡散ノードＦＤ１の電位を共にリセットさせることができる。
【００５７】
第３フォトダイオード領域ＰＤ３と第４フォトダイオード領域ＰＤ４との間の空間にソースフォロワートランジスタＭ４６を配置することができる。第２フローティング拡散ノードＦＤ２とソースフォロワートランジスタＭ４６のゲートＳＦとは金属ライン４１７によって連結される。従って、第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２の電位がソースフォロワートランジスタＭ４６のゲートＳＦに印加されることになる。
【００５８】
ソースフォロワートランジスタＭ４６のソース電位を内部回路（図示せず）に伝達するための選択トランジスタＭ４７は、単位ブロックの第４フォトダイオード領域側に第１方向に隣接した単位ブロックの第１フォトダイオード領域と第２フォトダイオード領域との間の空間に配置させることができる。内部回路は、読み出し信号、即ち、アクティブピクセルセンサの出力信号を処理するための次ぎ段階の回路を意味する。
【００５９】
又、ソースフォロワートランジスタＭ４６と選択トランジスタとは、金属ライン４２２によって直列連結される。選択トランジスタＭ４７によってソースフォロワートランジスタＭ４６のソース電位は、出力信号ＶＯＵＴライン４２３によって内部回路に出力される。
【００６０】
第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２とを連結するための金属ライン４２１と、ソースフォロワートランジスタＭ４６のソースと選択トランジスタＭ４７とを連結するための金属ライン４２２及び前記出力信号ライン４２３は第１方向に延長することができる。
【００６１】
一方、伝送トランジスタＭ４１、Ｍ４２、Ｍ４３、Ｍ４４のゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４の電位を制御して対応するフォトダイオード領域に集積された光電荷の伝送を担当する伝送トランジスタゲート制御ラインと、リセットトランジスタＭ４５のゲートＲＧ電位を制御してフローティング拡散ノードの電位を電源電圧にリセットするためのリセットトランジスタゲート制御ライン、選択トランジスタＭ４７のゲートＳＥＬ電位を制御して、ソースフォロワートランジスタのソース電位を内部回路に出力するための選択トランジスタ制御ラインは金属ラインで形成することができる。
【００６２】
まず、４個の伝送トランジスタＭ４１、Ｍ４２、Ｍ４３、Ｍ４４のゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４電圧を制御して、各伝送トランジスタに対応したフォトダイオード領域ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４に集積された光電荷のフローティング拡散ノードＦＤ１、ＦＤ２への伝送を制御するための伝送トランジスタゲート制御ライン４１１、４１２、４１３、４１４は第２方向に延長される。第２方向は、第１方向と直角方向であることが好ましい。
【００６３】
又、リセットトランジスタＭ４５のゲートＲＧ電圧を制御してフローティング拡散ノード電位の電源電圧へのリセットを制御するリセットトランジスタゲート制御ライン４１５も第２方向に延長することができる。
【００６４】
最後に、ソースフォロワートランジスタのソース電位を内部回路に伝達する選択トランジスタＭ４７のゲートＳＥＬ電圧制御ライン４１６も第２方向に延長することができる。
【００６５】
金属ラインは、金属ラインによるフォトダイオード領域のシールドを最小化することができるようにフォトダイオード領域の上部を最大限避けて配線することが好ましい。即ち、外部から入射される光に露出されるフォトダイオード領域の上部を最大限避けて金属ラインを配線することにより、フォトダイオード領域の光露出度を向上させることが好ましい。のみならず、金属ラインの一部分が不可避的にフォトダイオード領域の上部に形成される場合にも、アレイ内に含まれたフォトダイオード領域の角を経由するようにし、各フォトダイオード領域になるべく同じ面積と対称的に対応する位置をシールドするように配線することが好ましい。
【００６６】
ここで、金属ラインのうち、金属ライン４１１、４１２、４１３、４１４、４１５、４１６、４１７は、第１金属配線層工程によって形成することができる。金属ラインのうち、金属ライン４２１、４２２、４２３は、第２金属配線層工程によって形成することができる。しかし、金属ラインに対する金属配線層工程は様々に行うことができるのは当業者に自明である。
【００６７】
前記のように構成された共有構造のアクティブピクセルセンサアレイの重要特徴は次の通りである。
【００６８】
第一、各フォトダイオード領域に集積された光電荷をフローティング拡散ノードに伝送する伝送トランジスタのゲート領域を斜線方向に形成することによって、伝送トランジスタチャンネル幅を制限されたレイアウト内で最大限に増加させることができるので、光電荷の伝送効率を向上させることができる。
【００６９】
第二、第１フローティング拡散ノードと第２フローティング拡散ノードとを連結する金属ライン４２１とソースフォロワートランジスタのソース電位を選択トランジスタで連結する金属ライン４２２の配線を分離することによって、金属配線によるフォトダイオード領域のシールドを最小化することができる。
【００７０】
第三、フローティング拡散ノードとソースフォロワートランジスタのゲートとを連結する金属ライン４１７の長さを最小化することができるので、コンバージョンゲインの減少を防止することができる。
【００７１】
第四、ソースフォロワートランジスタと選択トランジスタのアクティブ領域とを分離して配置することによって、一定な光学的対称性を確保することができる。図３で例示した従来技術の共有構造アクティブピクセルセンサアレイのレイアウトの場合には、ソースフォロワートランジスタと選択トランジスタとは隣接して位置しているが、図４で例示した本発明によるアクティブピクセルセンサアレイのレイアウトでは、２個のトランジスタが分散され配置される。従って、フィルファクタを向上させながらも光学的対称を維持することができるという効果を有することができる。
【００７２】
一方、図４で例示した４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイのレイアウト平面図は、本発明の特徴を含む共有構造アクティブピクセルセンサアレイのレイアウトの一実施例に過ぎず、実際の構成においては多様な変形が可能であるというのは当業者に自明である。例えば、第１フォトダイオード領域と第２フォトダイオード領域との間にソースフォロワートランジスタとリセットトランジスタとを配置し、第３フォトダイオード領域と第４フォトダイオード領域との間に選択トランジスタを配置する構造も可能である。
【００７３】
図５は、本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイの回路図である。
【００７４】
図５の回路図は、図４で例示している本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイレイアウトの１単位ブロックが、回路図として更に図示された図である。図５に表示された引用符号によって引用される構成要素は、図４の引用符号によって引用される構成要素にそれぞれ対応する。
【００７５】
図５を参照すると、本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイは、４個のフォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４とフォトダイオードにそれぞれ対応した伝送トランジスタＭ４１、Ｍ４２、Ｍ４３、Ｍ４４が一つのリセットトランジスタＭ４５、ソースフォロワートランジスタＭ４６及び選択トランジスタＭ４７を共有している構造を例示している。即ち、図５のアクティブピクセルセンサアレイは、図１で例示した従来技術の４−トランジスタアクティブピクセルセンサ１００が共有構造形態で構成されたものである。
【００７６】
図１で例示した単一構造のアクティブピクセルセンサ１００と比較すると、図５の共有構造アクティブピクセルセンサアレイに含まれたフォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４と伝送トランジスタＭ４１、Ｍ４２、Ｍ４３、Ｍ４４とは、リセットトランジスタＭ４５とソースフォロワートランジスタＭ４６とを共有する。又、一つのフローティング拡散ノードＦＤを共有する。一方、図４で例示したレイアウト平面図では、第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２とが分けられて図示されているが、第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２とは、金属ライン４２１によって連結され共通電位を有するので、図５の回路図上では一つのフローティング拡散ノードＦＤとして代表して表示している。
【００７７】
図５で例示した共有構造アクティブピクセルアレイの動作は、図１を通じて説明した４−トランジスタアクティブピクセルセンサの動作を共有構造に適用したに過ぎない。例えば、リセットトランジスタＭ４５によってフローティング拡散ノードＦＤの電位を電源電圧ＶＤＤの電位にリセットして、第１伝送トランジスタＭ４１をターンオンして、第１伝送トランジスタＭ４１に対応した第１フォトダイオードＰＤ１に集積された光電荷をフローティング拡散ノードＦＤに伝送する。その後、ソースフォロワートランジスタＭ４６は、フローティング拡散ノードＦＤの電位をサンプリングする。最後に、選択トランジスタＭ４７がターンオンされながら、ソースフォロワートランジスタのソース電位を内部回路に出力する。
【００７８】
以上の動作が第２フォトダイオード領域ＰＤ２と第２伝送トランジスタＭ４２、第３フォトダイオード領域ＰＤ３と第３伝送トランジスタＭ４３、及び第４フォトダイオード領域ＰＤ４と第４伝送トランジスタＭ４４に対しても同様に行われる。
【００７９】
図６は、本発明による２個画素共有構造の３−トランジスタアクティブピクセルセンサアレイのレイアウトを示す平面図である。
【００８０】
図６で例示している２個画素共有構造の３−トランジスタアクティブピクセルセンサアレイレイアウト６００は、図２で説明された従来技術の３−トランジスタアクティブピクセルセンサ２００が共有構造として構成されたものである。即ち、従来の４−トランジスタアクティブピクセルセンサ１００で選択トランジスタＭ１３を省略する代わりに、電源電圧として動的電源電圧ＤＶＤを使用して、選択トランジスタの役割を代理する構造である。
【００８１】
図６を参照すると、本発明による２個画素共有構造の３−トランジスタアクティブピクセルセンサアレイレイアウト６００は、第１方向に配列された２個のフォトダイオード領域ＰＤ１、ＰＤ２と、２個のフォトダイオード領域のそれぞれに対応した２個の伝送トランジスタＭ６１、Ｍ６２で構成された単位ブロックで構成することができる。即ち、第１方向に単位ブロックが反復的に配列され、全体アクティブピクセルセンサアレイが構成される。同様に、単位ブロックは、第１方向に対する直角方向にも反復配列され、全体アクティブピクセルセンサアレイが構成される。
【００８２】
一つの単位ブロックは、第１方向に配列された２個のフォトダイオード領域ＰＤ１、ＰＤ２と２個のフォトダイオード領域のそれぞれに対応した２個の伝送トランジスタＭ６１、Ｍ６２を含み、フォトダイオード領域の間の空間に配置されたリセットトランジスタＭ６３及びソースフォロワートランジスタＭ６４素子を含んで構成することができる。
【００８３】
各フォトダイオード領域に対する伝送トランジスタは各フォトダイオード領域の一側角に形成され、第１方向に対する斜線方向にゲート領域を形成することができる。好ましくは、伝送トランジスタのゲート領域は、第１方向に対して４５°の角度で形成することがチャンネル幅を最大化することができるという点で有利である。斜線方向にゲート領域を形成することによって得られる効果は、図４で例示した４個画素共有構造４−トランジスタアクティブピクセルアレイの場合と同様の説明が可能である。
【００８４】
第１フォトダイオード領域ＰＤ１に対する第１伝送トランジスタＭ６１と第２フォトダイオード領域ＰＤ２に対する第２伝送トランジスタＭ６２とがフローティング拡散ノードＦＤを共有する。
【００８５】
第１フォトダイオード領域ＰＤ１と第２フォトダイオード領域ＰＤ２との間の空間にソースフォロワートランジスタＭ６４を配置することができる。フローティング拡散ノードＦＤとソースフォロワートランジスタＭ６４のゲートＳＦとは、金属ライン６２１によって連結される。
【００８６】
又、第１フォトダイオード領域ＰＤ１と第２フォトダイオード領域ＰＤ２との間の空間には、フローティング拡散ノードＦＤの電位を電源電圧にリセットさせるためのリセットトランジスタＭ６３を位置させることができる。リセットトランジスタＭ６３は、フローティング拡散ノードＦＤの電位を電源電圧にリセットさせる役割を行う。
【００８７】
伝送トランジスタＭ６１、Ｍ６２のゲートＴＧ１、ＴＧ２電圧を制御して、対応したフォトダイオード領域ＰＤ１、ＰＤ２に集積された光電荷の伝送を担当する伝送トランジスタゲート制御ライン６１１、６１２と、リセットトランジスタＭ６３のゲートＲＧ電圧を制御して、フローティング拡散ノードＦＤの電位を電源電圧にリセットするためのリセットトランジスタゲート制御ライン６１３とは金属ラインで形成することができる。
【００８８】
まず、２個伝送トランジスタＭ６１、Ｍ６２のゲートＴＧ１、ＴＧ２電圧を制御して、各伝送トランジスタに対応したフォトダイオード領域ＰＤ１、ＰＤ２に集積された光電荷のフローティング拡散ノードＦＤへの伝送を制御するための伝送トランジスタゲート制御ライン６１１、６１２は第２方向に延長される。
【００８９】
好ましくは、第２方向は、第１方向と直角方向になることができるのは、図４に例示した４個画素共有構造４−トランジスタアクティブピクセルセンサアレイと同様である。
【００９０】
又、リセットトランジスタＭ６３のゲートＲＧ電圧を制御して、フローティング拡散ノードの電位の電源電圧へのリセットを制御するリセットトランジスタゲート制御ライン６１３も第２方向に延長することができる。最後に、動的電源電圧をソースフォロワートランジスタとリセットトランジスタとに供給して、選択トランジスタの役割を代理するための動的電源電圧（ＤＶＤ）ライン６１４も第２方向に延長することができる。
【００９１】
金属ラインは、金属ラインによるフォトダイオード領域のシールドを最小化することができるようにフォトダイオード領域の上部を最大限避けて配線することが好ましい。即ち、外部から入射する光に露出されるフォトダイオード領域の上部を最大限に避けて金属ラインを配線することで、フォトダイオード領域の光露出度を向上させることが好ましい。のみならず、金属ラインの一部分がフォトダイオード領域の上部に形成される場合にも、アレイ内に含まれたフォトダイオード領域の角を経由するようにし、各フォトダイオード領域になるべく同じ面積と対称的に対応する位置とをシールドするように配線することが好ましい。
【００９２】
図７は、本発明による２個画素共有構造の３−トランジスタアクティブピクセルセンサアレイの回路図である。
【００９３】
図７の回路図は、図６で例示している本発明による２個画素共有構造の３−トランジスタアクティブピクセルセンサアレイレイアウトの１単位ブロックが回路図として再図示された図である。図７に表示された引用符号によって引用される構成要素は、図６の引用符号によって引用される構成要素にそれぞれ対応する。
【００９４】
図７を参照すると、本発明のアクティブピクセルセンサが含まれ構成された画素アレイは、２個のフォトダイオードＰＤ１、ＰＤ２とフォトダイオードとにそれぞれ対応した伝送トランジスタＭ６１、Ｍ６２が一つのリセットトランジスタＭ６３及びソースフォロワートランジスタＭ６４を共有している構造を例示している。即ち、図７のアクティブピクセルセンサアレイは、図２で例示した従来技術の３−トランジスタアクティブピクセルセンサ２００が共有構造形態で構成されたものである。
【００９５】
図７で例示した共有構造アクティブピクセルアレイの動作は、図２を通じて説明した３−トランジスタアクティブピクセルセンサの動作を共有構造に適用したに過ぎない。例えば、動的電源電圧が高い電圧に上昇された状態でリセットトランジスタＭ６３によってフローティング拡散ノードＦＤの電位を高い電源電圧の電位にリセットして、動的電源電圧が低い電圧に下降された状態で、第１伝送トランジスタＭ６１をターンオンして、第１伝送トランジスタに対応した第１フォトダイオードＰＤ１に集積された光電荷をフローティング拡散ノードＦＤに伝送する。その後、動的電源電圧が高い電圧に上昇された状態で、ソースフォロワートランジスタはフローティング拡散ノードＦＤの電位をサンプリングして、内部回路に出力信号ＶＯＵＴを出力する。
【００９６】
以上の動作が第２フォトダイオードＰＤ２と第２伝送トランジスタＭ６２とに対しても同様に行われる。
【００９７】
一方、図４を通じて例示した本発明による４個画素共有構造４−トランジスタアクティブピクセルアレイのレイアウト４００の変形として、金属配線の変更のみで選択トランジスタとソースフォロワートランジスタの位置が変更された４個画素共有構造４−トランジスタアクティブピクセルアレイのレイアウトが挙げられる。例えば、図５で例示した４−トランジスタアクティブピクセルセンサアレイで、選択トランジスタＭ４７がソースフォロワートランジスタＭ４６と電源電圧ＶＤＤとの間に連結される構成を採っても良い。
【００９８】
このような構成は、実際のアクティブピクセルセンサがシリコン基板上に実現されるレイアウトによっては、金属配線の効率性を増大させることができ、トランジスタ素子のチャンネル長を増大させることによって、素子雑音を減少させるために選択することができる。即ち、工程の互換性を最大化して、金属配線の変更のみで図４で例示した４個画素共有構造４−トランジスタアクティブピクセルアレイのレイアウト４００で選択トランジスタとソースフォロワートランジスタの位置が変更されたレイアウトへの転換が可能である。
【００９９】
図８は、本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイの他のレイアウトを示す平面図である。
【０１００】
図８を参照すると、図４で例示した４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイレイアウト４００と比較して、フォトダイオード領域ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、伝送トランジスタＭ８１、Ｍ８２、Ｍ８３、Ｍ８４、及び第１フローティング拡散ノードＦＤ１、及び第２フローティング拡散ノードＦＤ２は同様に形成される。
【０１０１】
又、第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２とが金属ライン８２１で互いに連結され共通の電位を有する点も、図４の４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイレイアウト４００と同一である。
【０１０２】
フローティング拡散ノードＦＤ１、ＦＤ２の電位をリセットするためのリセットトランジスタＭ８５も、図４の４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイレイアウト４００と同様に第３フォトダイオード領域ＰＤ３と第４フォトダイオード領域ＰＤ４との間の空間に配置される。
【０１０３】
リセットトランジスタＭ８５は、第２フローティング拡散ノードＦＤ２の電位を電源電圧にリセットさせることにより、金属ライン８２１で連結され、第２フローティング拡散ノードＦＤ２と共通された電位を有する第１フローティング拡散ノードＦＤ１の電位を共にリセットさせることができる。
【０１０４】
第１フォトダイオード領域ＰＤ１と第２フォトダイオード領域ＰＤ２との間の空間にソースフォロワートランジスタＭ８７を配置することができる。図４の４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイレイアウト４００の場合とは異なり、第３フォトダイオード領域ＰＤ３と第４フォトダイオード領域ＰＤ４との間の空間にソースフォロワートランジスタＭ８７を配置する代わりに、第１フォトダイオード領域ＰＤ１と第２フォトダイオード領域ＰＤ２との間の空間にソースフォロワートランジスタを配置する。
【０１０５】
第１フローティング拡散ノードＦＤ１とソースフォロワートランジスタＭ８７のゲートＳＦとは、金属ライン８１７によって連結される。従って、第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２の電位がソースフォロワートランジスタＭ８７のゲートＳＦに印加されることになる。
【０１０６】
ソースフォロワートランジスタＭ８７のソース電位を内部回路に伝達するための選択トランジスタＭ８６は、単位ブロックの第１フォトダイオード領域側に第１方向に隣接した単位ブロックの第３フォトダイオード領域と第４フォトダイオード領域との間の空間に配置することができる。内部回路は、読み出し信号、即ち、アクティブピクセルセンサの出力信号を処理するための次段の回路を言う。
【０１０７】
又、ソースフォロワートランジスタＭ８７と選択トランジスタＭ８６とは、金属ライン８２２によって直列連結される。
【０１０８】
又、選択トランジスタＭ８６によってソースフォロワートランジスタＭ８７のソース電位は、出力信号ＶＯＵＴライン８２３によって内部回路に出力される。
【０１０９】
第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２とを連結するための金属ライン８２１とソースフォロワートランジスタＭ８７のソースと選択トランジスタＭ８６とを連結するための金属ライン８２２及び出力信号ライン８２３は、第１方向に延長することができる。
【０１１０】
一方、伝送トランジスタＭ８１、Ｍ８２、Ｍ８３、Ｍ８４のゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４の電圧を制御して対応したフォトダイオード領域に集積された光電荷の伝送を担当する伝送トランジスタゲート制御ラインと、リセットトランジスタＭ８５のゲートＲＧ電圧を制御してフローティング拡散ノードＦＤの電位を電源電圧にリセットするためのリセットトランジスタゲート制御ライン、選択トランジスタＭ８６のゲートＳＥＬ電位を制御してソースフォロワートランジスタのソース電位を内部回路に出力するための選択トランジスタ制御ラインは金属ラインで形成することができる。
【０１１１】
まず、４個伝送トランジスタＭ８１、Ｍ８２、Ｍ８３、Ｍ８４のゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４電圧を制御して、各伝送トランジスタに対応したフォトダイオード領域ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４に集積された光電荷のフローティング拡散ノードＦＤ１、ＦＤ２への伝送を制御するための伝送トランジスタゲート制御ライン８１１、８１２、８１３、８１４は第２方向に延長される。第２方向は、第１方向と直角方向になることが好ましい。
【０１１２】
又、リセットトランジスタＭ８５のゲートＲＧ電圧を制御して、フローティング拡散ノード電位の電源電圧へのリセットを制御するリセットトランジスタゲート制御ライン８１５も、第２方向に延長することができる。又、ソースフォロワートランジスタＭ８７のソース電位を内部回路に伝達する選択トランジスタＭ８６のゲート電圧制御ライン８１６も第２方向に延長することができる。
【０１１３】
ここで、金属ラインのうち、金属ライン８１１、８１２、８１３、８１４、８１５、８１６、８１７は、第１金属配線層工程によって形成することができる。金属ラインのうち、金属ライン８２１、８２２、８２３は、第２金属配線層工程によって形成することができる。しかし、金属ラインに対する金属配線層工程は、多様に行うことができるのは当業者に自明である。
【０１１４】
図９は、本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイの他の回路図である。
【０１１５】
図９の回路図は、図８で例示している４個画素共有構造４−トランジスタアクティブピクセルセンサアレイレイアウトの１単位ブロックが回路図として再図示された図である。図９に表示された引用符号によって引用される構成要素は、図８の引用符号によって引用される構成要素にそれぞれ対応するものである。
【０１１６】
図９を参照すると、本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイは、４個のフォトダイオードＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４とフォトダイオードとにそれぞれ対応した伝送トランジスタＭ８１、Ｍ８２、Ｍ８３、Ｍ８４が一つのリセットトランジスタＭ８５、ソースフォロワートランジスタＭ８７、及び選択トランジスタＭ８６を共有している構造を例示している。一方、図８で例示したレイアウトの平面図では、第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２とに分けられて図示されているが、第１フローティング拡散ノードＦＤ１と第２フローティング拡散ノードＦＤ２とは、金属ライン８２１によって連結され共通電位を有することになるので、図９の回路図上では一つのフローティング拡散ノードＦＤとして代表して表示する。
【０１１７】
図９で例示した共有構造アクティブピクセルセンサアレイの動作は、図５を通じて説明した４個画素共有構造４−トランジスタアクティブピクセルセンサアレイの動作と同一である。但し、図５で例示した４個画素共有構造４−トランジスタアクティブピクセルセンサアレイと比較すると、選択トランジスタが電源電圧とソースフォロワートランジスタとの間に位置するように変更された点のみが差異があるが、動作においては本質的に同一である。
【０１１８】
例えば、リセットトランジスタＭ８５によってフローティング拡散ノードＦＤの電位を電源電圧の電位にリセットして、第１伝送トランジスタＭ８１をターンオンして、第１伝送トランジスタに対応した第１フォトダイオードＰＤ１に集積された光電荷をフローティング拡散ノードＦＤに伝送する。その後、選択トランジスタＭ８６がターンオンされ、ソースフォロワートランジスタＭ８７のドレインに電源電圧を連結すると、ソースフォロワートランジスタＭ８７はフローティング拡散ノードＦＤの電位をサンプリングして内部回路に出力信号ＶＯＵＴを出力する。
【０１１９】
以上の動作が第２フォトダイオード領域ＰＤ２と第２伝送トランジスタＭ９２、第３フォトダイオード領域ＰＤ３と第３伝送トランジスタＭ９３、及び第４フォトダイオード領域ＰＤ４と第４伝送トランジスタＭ９４に対しても同様に行われる。
【産業上の利用可能性】
【０１２０】
前記のような本発明によると、光学的に対称の構造を維持しながらも工程上の有用性及び量産性を共に考慮した共有構造アクティブピクセルセンサのレイアウトが可能である。特に、本発明による共有構造アクティブピクセルセンサのレイアウトは、前記した制約要素を全部充足しながらも実質的なフィルファクタの増加が可能であるという効果を発揮する。
【０１２１】
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１２２】
【図１】従来技術の４−トランジスタ相補性金属酸化膜半導体アクティブピクセルセンサの回路図である。
【図２】従来技術の３−トランジスタ相補性金属酸化膜半導体アクティブピクセルセンサの回路図である。
【図３】従来技術の４個画素共有構造の４−トランジスタ相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウトを示す平面図である。
【図４】本発明による４個画素共有構造の４−トランジスタ相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウトを示す平面図である。
【図５】本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイの回路図である。
【図６】本発明による２個画素共有構造の３−トランジスタ相補性金属酸化膜半導体アクティブピクセルセンサアレイのレイアウトを示す平面図である。
【図７】本発明による２個画素共有構造の３−トランジスタアクティブピクセルセンサアレイの回路図である。
【図８】本発明による４個画素共有構造の４−トランジスタ相補性金属酸化膜半導体アクティブピクセルセンサアレイの他のレイアウトを示す平面図である。
【図９】本発明による４個画素共有構造の４−トランジスタアクティブピクセルセンサアレイの他の回路図である。
【符号の説明】
【０１２３】
４００    共有構造相補性金属酸化膜半導体アクティブピクセルセンサアレイレイアウト
ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４    フォトダイオード領域
Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４    伝送トランジスタ
Ｍ４５    リセットトランジスタ
Ｍ４６    ソースフォロワートランジスタ
Ｍ４７    選択トランジスタ
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４    伝送トランジスタゲート
ＲＧ    リセットトランジスタゲート
ＳＥＬ    選択トランジスタゲート
ＳＦ    ソースフォロワートランジスタゲート
ＦＤ１、ＦＤ２    フローティング拡散ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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