(57)【要約】【課題】実際の製品により近い複雑な配線パターンを有し、半導体製造プロセスにおける信頼性評価を正確に行うことのできる信頼性評価用半導体装置を提供すること。【解決手段】配線経路４０ａは、メモリ回路１０からの出力信号をインバータ４４によって反転した反転信号と、反転されていない非反転信号との相補関係となる２つの信号を伝搬するように、信号線Ｌ１，Ｌ２とを有する、配線パターンが二重化された二重化パターンとして形成される。信号線Ｌ１においては、インバータ４４の出力部にセレクタ６１が、セレクタ４９の入力部にセレクタ６２が、それぞれ介挿されている。【選択図】図５
2006032375.tif 000002
【特許請求の範囲】
【請求項１】
フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成され、
前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための第一選択回路を備え、
前記複数の上層配線パターンのそれぞれは、前記メモリ回路から出力される出力信号の反転信号及び非反転信号を伝搬する二重化パターンとして形成され、
前記メモリ回路からの出力信号の反転信号及び非反転信号の両方を前記二重化パターンに伝搬させるか一方を前記二重化パターンに伝搬させるかを切り替えるための第二選択回路
をさらに備えることを特徴とする信頼性評価用半導体装置。
【請求項２】
請求項１に記載の信頼性評価用半導体装置において、
前記二重化パターンには、伝搬される信号の進行方向に応じた形状を有する識別パターンが設けられている
ことを特徴とする信頼性評価用半導体装置。
【請求項３】
請求項２に記載の信頼性評価用半導体装置において、
前記識別パターンは、前記二重化パターンのそれぞれのパターンが互いに並行する領域において前記伝搬される信号の入力方向および出力方向を識別可能な所定の形状を有する一対のパターンとして設けられている
ことを特徴とする信頼性評価用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に半導体装置製造プロセスの信頼性評価や不良解析等を行うための信頼性評価用半導体装置に関する。
【背景技術】
【０００２】
従来、半導体製造プロセスの信頼性評価には、例えば６個のトランジスタで構成される一般的なＳＲＡＭ（スタティックＲＡＭ）が使用されていた（例えば、特許文献１）。ところが、一般的なＳＲＡＭは規則的な配線パターンが多いので、配線長が短く、また使用する配線層も少ないという特徴がある。
【０００３】
これに対し、半導体製造プロセスにおいて実際に製造される製品では、所望の電気的機能を実現するために論理設計及び論理合成等が行われることによってトランジスタレベルの回路設計が行われ、その後レイアウト用ＣＡＤツール等を用いてセルの自動配置及び自動配線がなされてチップ上の回路配置パターンが構築される。このような製品における回路配置パターンは、一般的なＳＲＡＭを使用した回路配置パターンと異なり、ランダムな配線パターンとなって複雑な経路を辿る。また、製品に使用される配線層としては、セルの配置占有率を高めるために多層配線が用いられることが多く、近年では１０層程度の多層配線構造を有する半導体装置として実現されるようになってきている。
【０００４】
上記のような半導体製造プロセスの立ち上げ時には、良好な製品を安定して製造できるように、不良解析や信頼性試験等を行うことが必須である。例えば、特許文献２には、所望の論理セルの入力端子を容易に所望の論理状態に設定することにより論理検証、故障検出および解析等の容易化を図ったテスト用半導体チップの例が開示されている。
【０００５】
【特許文献１】特開２０００−３０４９８号公報
【特許文献２】特開平０３−１２７８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような半導体製造プロセスの立ち上げ時には、一般的なＳＲＡＭのみを使用していたのでは、実際の製品に多用される上層側の配線部の不良や信頼性の評価を行うことができないという問題がある。また、一般的なＳＲＡＭには複雑な配線パターンがあまりなく、複雑な配線パターンに固有の不良等を検出することができないという問題がある。
【０００７】
したがって、従来のように、半導体製造プロセスの信頼性評価に一般的なＳＲＡＭのみを使用するのでは実際の製品レベルの信頼性確認は非常に難しいものとなっている。また、実際の製品を用いて信頼性評価を行うことも考えられるが、その場合、製品設計にある程度の期間を要すること、及び、実際に不良が発生した場合に製造プロセス要因であるのか設計的要因であるのかなどといった判別が難しいという問題が生じる。
【０００８】
そこで、本発明は、上記のような問題点を解消するためになされたもので、実際の製品により近い複雑な配線パターンを有し、半導体製造プロセスにおける信頼性評価を正確に行うことのできる信頼性評価用半導体装置の提供を目的とするものである。
【課題を解決するための手段】
【０００９】
本発明に係る信頼性評価用半導体装置は、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、メモリ回路のそれぞれに接続される配線パターンが、回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、配線パターンの配線長が最短経路よりも長く形成され、多層配線構造の上層側にメモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、複数の上層配線パターンのそれぞれを経由するメモリ回路からの出力信号を選択的に抽出するための第一選択回路を備え、複数の上層配線パターンのそれぞれは、メモリ回路から出力される出力信号の反転信号及び非反転信号を伝搬する二重化パターンとして形成され、メモリ回路からの出力信号の反転信号及び非反転信号の両方を二重化パターンに伝搬させるか一方を二重化パターンに伝搬させるかを切り替えるための第二選択回路をさらに備えることを特徴とする。
【発明の効果】
【００１０】
本発明に係る信頼性評価用半導体装置は、メモリ回路からの出力信号の反転信号及び非反転信号の両方を二重化パターンに伝搬させるか一方を二重化パターンに伝搬させるかを切り替えるための第二選択回路を備えるので、オープン不良およびショート不良を適切に検知することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。
【００１２】
＜実施形態１＞
図１は本実施形態における１ビットのメモリ回路１０を示す回路図である。
【００１３】
まず、図１のメモリ回路１０の構成について説明する。メモリ回路１０は、２入力ＡＮＤ回路１１とフリップフロップ１２とバッファ回路１３とを備えて構成されるメモリセルである。ＡＮＤ回路１１、フリップフロップ１２及びバッファ回路１３のそれぞれは、レイアウト用ＣＡＤツール（コンピュータ）を用いて自動レイアウトを行う際の標準セルとなるものである。これら標準セルは、例えば、図４を用いて後述されるような多層配線構造を有する信頼性評価用半導体装置１の回路ブロック領域においてランダムに配置されることが好ましい。
【００１４】
メモリ回路１０では、ＡＮＤ回路１１の出力信号がフリップフロップ１２のクロック入力端子Ｔに入力し、フリップフロップ１２の出力信号がバッファ回路１３に入力する。またメモリ回路１０はその入出力用信号線として、書き込み用ビット線ＷＢＬ、書き込み用ワード線ＷＷＬ、書き込み制御信号線ＷＥＮ、読み出し用ワード線ＲＷＬ、読み出し用ビット線ＲＢＬを備えて構成される。書き込み用ビット線ＷＢＬはフリップフロップ１２のデータ入力端子Ｄに接続され、書き込み制御信号線ＷＥＮ及び書き込み用ワード線ＷＷＬはＡＮＤ回路１１の入力端子Ａ、Ｂに接続される。また読み出し用ビット線ＲＢＬはバッファ回路１３の出力端子Ｙに接続され、バッファ回路１３を介してフリップフロップ１２の出力信号が読み出し用ビット線ＲＢＬに供給されるようになっている。
【００１５】
メモリ回路１０に１ビットのデータを書き込む場合、書き込みビット線ＷＢＬに所望のデータを与える。例えば、”１”のデータを書き込む場合、書き込みビット線ＷＢＬをＨレベルにする。そして書き込み制御信号ＷＥＮをＨレベルとすることによってイネーブル状態とし、アドレスで選択された書き込みワード線ＷＷＬをＨレベルとして活性化する。これによりメモリ回路１０のＡＮＤ回路１１の出力信号ＹがＨレベルとなり、フリップフロップ１２のクロック端子ＴがＨレベルにドライブされる。フリップフロップ１２は、例えばクロック端子Ｔの立ち上がりエッジでデータ入力端子Ｄに入力する値をラッチするエッジトリガタイプのフロップフロップである。フリップフロップ１２のクロック端子ＴがＨレベルになると、データ入力端子Ｄに入力する書き込み用ビット線ＷＢＬの値（Ｈレベル）が、フリップフロップ１２に取り込まれる。その後、書き込みワード線ＷＷＬをＬレベルとして非活性化し、書き込み制御信号ＷＥＮをＬレベルとしてディスエーブルにすると、フリップフロップ１２のクロック端子ＴはＬレベルとなって書き込み動作を終了する。
【００１６】
メモリ回路１０への書き込み動作が終了すると、フリップフロップ１２の出力端子Ｑからはフリップフロップ１２に保持されているデータの値が常に出力されている。そのため、メモリ回路１０に保持されたデータは、フリップフロップ１２の出力端子Ｑに接続されるバッファ回路１３を活性化させることで読み出すことができるようになっている。具体的には、メモリ回路１０に保持されたデータを読み出さない場合は、バッファ回路１３に接続される読み出し用ワード線ＲＷＬをＬレベルとしてバッファ回路１３を非活性化しておき、フリップフロップ１２の出力端子Ｑから出力されるデータが読み出し用ビット線ＲＢＬに伝播されないようにする。一方、読み出し用ビット線ＲＢＬに、フリップフロップ１２の出力端子Ｑからのデータを出力させる場合、読み出し用ワード線ＲＷＬをＨレベルとしてバッファ回路１３を活性化させることにより、フリップフロップ１２から出力される信号を読み出し用ビット線ＲＢＬに伝播させる。読み出し用ビット線ＲＢＬからの出力信号がメモリ回路１０からの出力信号となり、メモリ回路１０に保持されたデータの読み出しが行われる。
【００１７】
また、メモリ回路１０は、信頼性評価用半導体装置１に実装される場合、各部の信号波形をモニタすることができるように、クロック端子Ｔの入力側、データ入力端子Ｄの入力側及び出力端子Ｑの出力側のそれぞれにモニタパッド１５が形成される。
【００１８】
本実施形態の信頼性評価用半導体装置１は、上記のような構成のメモリ回路１０が回路ブロックに複数個配置され、各メモリ回路１０のそれぞれの配線パターンがレイアウト用ＣＡＤツールを用いてランダムに配線される。そして各メモリ回路１０に対する配線パターンの配線長が最短経路で配線される場合よりも長くなるようにパターン配線が行われるようにするものである。
【００１９】
図２は、図１に示すメモリ回路１０を用いてフリップフロップタイプのメモリ領域（以下、ＦＦ−メモリ領域という。）を構成した場合の一例を示すレイアウト平面図である。信頼性評価用半導体装置１は、図２に示すように、複数の回路ブロック２０がタイル状に配置されることによってＦＦ−メモリ領域が構成される。個々の回路ブロック２０は、図１のような１ビットのメモリ回路１０が６４個ランダムに配置された構成を有し、各回路ブロック２０の上層側には、ランダムかつ複雑な配線パターンを有する多層配線構造が形成される。したがって、１つの回路ブロック２０は６４ビットの情報を記憶することができるように構成され、各メモリ回路１０を構成する回路素子の配置及び配線パターンの配線は、レイアウト用ＣＡＤツールを用いたランダムな自動配置配線によって行われる。レイアウト用ＣＡＤツールを用いてランダムな自動配置配線が行われることにより、実際の製品等で使用されるような複雑な配線パターンが、回路ブロック２０上の多層配線構造に形成される。
【００２０】
図３は、本実施形態における回路ブロック２０の回路構成を示す図である。図３に示すように、本実施形態の信頼性評価用半導体装置１における回路ブロック２０には、図１に示した構成のメモリ回路１０が６４個設けられ、それぞれのメモリ回路１０の出力端子が多層配線検査用回路４０に接続されている。
【００２１】
各メモリ回路１０は図１で示したものと同様である。ただし、図３では、各メモリ回路１０の後段側に多層配線検査用回路４０が接続される。
【００２２】
多層配線検査用回路４０は、メモリ回路１０の読み出し用ビット線ＲＢＬに接続され、メモリ回路１０の出力信号を回路ブロック２０の上層側に形成される多層配線構造に伝搬させるものである。この多層配線検査用回路４０はメモリ回路１０からの出力信号を多層配線構造の上層側に導く経路として４つの配線経路４０ａ，４０ｂ，４０ｃ，４０ｄを有しており、４つの経路４０ａ〜４０ｄのうちのどの経路に出力信号を供給するかを制御するための制御回路としてデコーダ４１が設けられている。
【００２３】
デコーダ４１は、外部から与えられる信号Ｓ＜２：１＞に応じて、４つの配線経路４０ａ〜４０ｄのそれぞれに介挿された選択回路４２、及び、いずれかの配線経路を経て出力信号を回路ブロック２０から出力させるための選択回路４３を制御する。具体的には、信号Ｓ＜１＞とＳ＜２＞の２ビットのアドレス信号を入力してデコードし、デコード信号ＯＥ＜３：０＞とデコード信号Ｙ＜３：０＞とを出力する。デコード信号Ｙ＜３：０＞は、読み出し用ビット線ＲＢＬの信号を各配線経路にドライブするための制御信号であり、選択回路４２に入力する。またデコード信号ＯＥ＜３：０＞は、各配線経路４０ａ〜４０ｄの信号を出力端子ＤＯに対して選択的に出力させるための制御信号であり、選択回路４３に入力する。したがって、デコーダ４１は各デコード信号によって、評価対象とする配線経路４０ａ〜４０ｄの切り換え制御を行う機能を有しており、選択回路４３はデコーダ４１からの信号に応答して、各配線経路を経由して入力するメモリ回路１０からの出力信号を選択的に抽出するように構成される。すなわち、デコーダ４１および選択回路４２，４３は、本発明に係る第一選択回路として機能する。
【００２４】
多層配線検査用回路４０に設けられる４つの配線経路４０ａ〜４０ｄは、回路ブロック２０の上層側に形成される多層配線構造においてそれぞれ異なる金属配線層の配線パターンとして形成される。例えば、信頼性評価用半導体装置１が１０層構造で形成される場合、図３に示す配線経路４０ａが第９層及び第１０層に、配線経路４０ｂが第７層及び第８層に、配線経路４０ｃが第５層及び第６層に、配線経路４０ｄが第３層及び第４層に形成されることにより、それぞれの配線経路４０ａ〜４０ｄが多層配線構造において異なる層を評価するための配線パターンを形成する。また、各配線経路の配線パターンは、レイアウト用ＣＡＤツールを用いてランダムな自動配置配線が行われることにより、実際の製品等で使用されるランダムな配線パターンとして実現され、それら配線パターンの配線長は最短経路よりも長くなるように形成される。
【００２５】
そして、各メモリ回路１０の回路素子や内部配線パターンは例えば第１層から第４層までの下層側で形成される。また、多層配線検査用回路４０に含まれる回路素子も同様に下層側に形成される。
【００２６】
この結果、本実施形態の信頼性評価用半導体装置１の多層配線構造は、図４に示すような構造として形成される。すなわち、最上層側に配線経路４０ａの配線パターンが形成され、配線経路４０ａの下側に配線経路４０ｂの配線パターンが形成される。また、配線経路４０ｂの下側に配線経路４０ｃの配線パターンが形成され、配線経路４０ｃの下側に配線経路４０ｄの配線パターン及び各回路素子が形成される。
【００２７】
信頼性評価用半導体装置１の各回路ブロック２０を、上記のように構成することにより、複数の配線経路のうちから評価すべき配線経路を選択して信頼性試験を行うことができる。そして、どの配線経路で不良が発生したかを特定することによって不良の金属配線層を特定することができ、半導体製造プロセスにおける不良を生じさせた工程を特定できる。具体的には、メモリ回路１０に対して所定の値の書き込み動作を行った後、選択回路４２，４３の機能を利用して複数の配線経路４０ａ〜４０ｄのうちから一つの配線経路を選択し、その出力を読み出す動作を各経路について順次行うことにより、全ての配線経路について個別に不良の有無を評価することができる。
【００２８】
また、図３に示す信号ＢＩは例えば高温連続動作試験を行うための制御信号であり、信号ＢＩをイネーブルにすると、デコーダ４１はデコード信号Ｙ＜３：０＞を全て選択するようにして出力する。また、このときデコーダ４１はデコード信号ＯＥ＜３：０＞を全て非選択とするか、又は任意の１つの経路のみを選択するようにして出力する。これにより、信号ＢＩがイネーブルになれば、多層配線構造の全ての層に対して各メモリ回路１０からの出力信号が伝搬されることになる。よって、評価試験の試験条件が厳しい条件となって評価試験の試験時間を短縮することができる。尚、本実施形態においては、多層配線経路が４つの例で説明したが、経路が４つ以上ある場合も制御信号を増やすことで前述と同様に動作が可能であり、配線経路数に制限はない。
【００２９】
次に、図５は多層配線検査用回路４０の一部を抜き出した詳細構成図であり、一例として配線経路４０ａの評価試験を行う場合を説明する図である。ただし、他の配線経路４０ａ〜４０ｄについても図５に示すものと同様の構成となっている。
【００３０】
配線経路４０ａは、メモリ回路１０からの出力信号をインバータ４４によって反転した反転信号と、反転されていない非反転信号との相補関係となる２つの信号を伝搬するように、信号線Ｌ１，Ｌ２とを有する、配線パターンが二重化された二重化パターンとして形成される。二重化された配線パターンは、配線経路４０ａが形成される金属配線層において、信号線Ｌ１，Ｌ２が互いに隣接した並走配線部を多数有するように形成される。
【００３１】
また、信号線Ｌ１においては、インバータ４４の出力部にセレクタ６１が、選択回路４３の入力部にセレクタ６２が、それぞれ介挿されている。セレクタ６１，６２は、信号Ｓ＜３＞により反転信号または非反転信号のいずれかを選択し、信号線Ｌ１に伝搬させるためのものである。すなわち、セレクタ６１，６２は、本発明に係る第二選択回路として機能する。
【００３２】
また、反転信号を選択回路４３に入力させる際には、非反転信号の論理を合わせるために、反転信号を再反転させて非反転信号とするためのインバータ６３およびＡＮＤ回路４６が設けられる。メモリ回路１０からの出力信号の論理をそのまま伝搬させる非反転信号を選択回路４３に入力させる際には、ＡＮＤ回路４８が設けられる。
【００３３】
さらに、配線経路４０ａでは、メモリ回路出力信号の反転信号及び非反転信号を、バッファ回路４５，４７を介して二重化パターンに伝搬させるようになっている。二重化パターンとして形成される信号線Ｌ１，Ｌ２の双方にバッファ回路４５，４７が介挿されることにより、後述するようなショート不良が発生しても貫通電流が流れないような回路構成となる。
【００３４】
以上のような回路構成において、例えば配線経路４０ａが選択されると、デコード信号Ｙ＜３：０＞がＨレベルとなり、バッファ回路４５，４７及びＡＮＤ回路４６，４８が活性化される。この結果、メモリ回路１０の出力がＨレベルであれば、反転信号の伝搬経路では反転信号（Ｌレベルの信号）が伝搬され、非反転信号の伝搬経路では非反転信号（Ｈレベルの信号）が伝搬される。そして二重化パターンにショートやオープン不良が発生していなければ、セレクタ６２及びＡＮＤ回路４８のそれぞれからはＨレベルの信号が出力され、セレクタ４９に入力する。セレクタ４９はいずれかひとつの信号を選択して出力する。選択回路４３は、セレクタ４９からの出力信号を出力して、多層配線検査用回路４０の出力信号ＤＯとする。
【００３５】
次に、配線経路４０ａが断線することによるオープン不良のテスト手法について考える。
【００３６】
このテストにおいては、配線経路４０ａにＨレベルが入力された場合のセレクタ６２およびＡＮＤ回路４８からの出力に基づき、判断が行われる。
【００３７】
まず、信号Ｓ＜３＞により非反転信号を（すなわち、セレクタ６１，６２の”Ｂ”端子を）選択すると、信号線Ｌ１，Ｌ２は、いずれも非反転信号が伝搬されるので、互いに論理が一致する。信号線Ｌ１，Ｌ２の論理が一致しているため、信号線Ｌ１，Ｌ２が互いにショートした場合は出力に影響しない。従って、本設定では、オープン不良だけが検出される。
【００３８】
次に、信号Ｓ＜０＞により信号線Ｌ１，Ｌ２を順次に切り替え、それぞれに対応する出力信号ＤＯを得る。
【００３９】
信号線Ｌ１，Ｌ２のいずれにおいてもオープン不良が発生していない場合には、ＡＮＤ回路４６からはＨレベルが出力されるので、セレクタ６２からはＨレベルが出力され、また、ＡＮＤ回路４８からはＨレベルが出力される。これにより、信号線Ｌ１，Ｌ２のいずれにおいてもオープン不良が発生していないと判断することができる。
【００４０】
信号線Ｌ１，Ｌ２の両方が図５に示す位置Ｐ１でオープン不良になった場合には、ＡＮＤ回路４６からはＬレベルが出力されるので、セレクタ６２からはＬレベルが出力され、また、ＡＮＤ回路４８からはＬレベルが出力される。これにより、信号線Ｌ１，Ｌ２の両方がオープン不良であると判断することができる。
【００４１】
信号線Ｌ１が正常で信号線Ｌ２が図５に示す位置Ｐ１でオープン不良になった場合には、ＡＮＤ回路４６からはＨレベルが出力されるので、セレクタ６２からはＨレベルが出力され、また、ＡＮＤ回路４８からはＬレベルが出力される。これにより、信号線Ｌ２がオープン不良であると判断することができる。
【００４２】
信号線Ｌ２が正常で信号線Ｌ１が図５に示す位置Ｐ１でオープン不良になった場合には、ＡＮＤ回路４６からはＬレベルが出力されるので、セレクタ６２からはＬレベルが出力され、また、ＡＮＤ回路４８からはＨレベルが出力される。これにより、信号Ｌ１がオープン不良であると判断することができる。
【００４３】
次に、配線経路４０ａにおいて信号線Ｌ１，Ｌ２が互いにショートした場合のショート不良のテスト手法について考える。本実施形態では、信号線Ｌ１，Ｌ２は互いに隣接した並行配線を多数有するため、ショート不良が生じる場合、信号線Ｌ１，Ｌ２が互いにショートする可能性が高くなっている。
【００４４】
このテストにおいては、配線経路４０ａにＨレベルが入力された場合のセレクタ６２およびＡＮＤ回路４８からの出力に基づき、判断が行われる。
【００４５】
まず、信号Ｓ＜３＞により反転信号を（すなわち、セレクタ６１，６２の”Ａ”端子を）選択すると、信号線Ｌ１には反転信号が伝搬され信号線Ｌ２には非反転信号が伝搬されるので、互いに論理が逆となる。
【００４６】
次に、信号Ｓ＜０＞により信号線Ｌ１，Ｌ２を順次に切り替え、それぞれに対応する出力信号ＤＯを得る。
【００４７】
信号線Ｌ１，Ｌ２の両方が正常である場合には、ＡＮＤ回路４６からはＬレベルが出力されるので、セレクタ６２からはＨレベルが出力され、また、ＡＮＤ回路４８からはＨレベルが出力される。これにより、信号線Ｌ１，Ｌ２の両方が正常であると判断することができる。
【００４８】
信号線Ｌ１，Ｌ２が互いにショートした場合には、その電位は中間電位レベルとなる。このとき、信号線Ｌ１，Ｌ２の電位レベルは一致するが、ＨレベルおよびＬレベルのいずれにもなり得る。
【００４９】
この中間電位レベルがＨレベルであった場合には、ＡＮＤ回路４６からはＨレベルが出力されるので、セレクタ６２からはＬレベルが出力され、また、ＡＮＤ回路４８からはＨレベルが出力される。この場合にはオープン不良との区別がつかないが、オープン不良が発生していない場合には、ショート不良であると判断することができる。
【００５０】
この中間電位レベルがＬレベルであった場合には、ＡＮＤ回路４６からはＬレベルが出力されるので、セレクタ６２からはＨレベルが出力され、また、ＡＮＤ回路４８からはＬレベルが出力される。この場合にはオープン不良との区別がつかないが、オープン不良が発生していない場合には、ショート不良であると判断することができる。
【００５１】
上述したように信号線Ｌ１，Ｌ２は互いに隣接した並行配線を多数有するため、オープン不良だけではなくショート不良も生じる可能性が高い。もし、多層配線検査用回路４０がセレクタ６１，６２を有することなく信号線Ｌ１には反転信号のみが伝搬されるように構成されていたとすると、オープン不良およびショート不良を必ずしも適切に検知できない場合がある。本願発明に係る多層配線検査用回路４０においては、上述したように、セレクタ６１，６２を用いて信号線Ｌ１に伝搬される信号を切り替えることにより、オープン不良のテストにおいては信号線Ｌ１，Ｌ２で伝搬される信号の論理を一致させ（言い換えれば、反転信号及び非反転信号の一方を二重化パターンに伝搬させ）、ショート不良のテストにおいては信号線Ｌ１，Ｌ２で伝搬される信号の論理を逆とする（言い換えれば、反転信号及び非反転信号の両方を二重化パターンに伝搬させる）。これにより、オープン不良およびショート不良を適切に検知することが可能となる。
【００５２】
なお、上述においては、配線経路にＨレベルが入力された場合のテスト手法について説明したが、配線経路にＬレベルが入力された場合においても、オープン不良およびショート不良を適切に検知することが可能である。この場合には、オープン不良のテストにおいて信号線Ｌ１，Ｌ２にはいずれも反転信号が伝搬されるように多層配線検査用回路を構成すればよい。
【００５３】
したがって、多層配線検査用回路４０を上述したように構成することで、配線経路４０ａが形成された金属配線層の不良を検知することができ、半導体製造プロセスにおいて不良が発生した工程を特定することができる。
【００５４】
図６は、信号線Ｌ１，Ｌ２を配線する配線手法の一例を示す図である。まず、レイアウト用ＣＡＤツールを用いて、多層配線構造の金属配線層に対し、２本の配線が隣接した配線のみを有する配線セル５１を回路ブロック２０の領域と同じ範囲５２に散りばめてランダムに配置する。なお、配線経路４０ａの信号線Ｌ１，Ｌ２を配線するためには２層の金属配線層を必要とするので、複数の配線セル５１はそれら２層の金属配線層に対してランダム配置される。
【００５５】
そしてレイアウト用ＣＡＤツールを用いて複数の配線セル５１をランダムに自動配線していく。この結果、図６に示す領域５５の配線パターンは、例えば図７に示すような配線パターンとして形成される。なお、図７において配線セル５１ａは例えば２層の金属配線層のうちの上層側金属配線層に配置され、配線セル５１ｂは下層側金属配線層に配置される。図７に示すように、配線セル５１をランダムに配置し、それらをランダムに自動配線していくことにより、例えば始点Ａから終点Ｂまでに形成される配線パターンの配線長は最短経路よりも長くなり、実際の製品により近いランダムな配線パターンが得られる。
【００５６】
図８はレイアウト用ＣＡＤツールを用いて配線パターンを形成した場合を示すパターン図であり、図８（ａ）は上記のように配線セルのランダム配置及びランダム配線を行った場合のパターン図であり、図８（ｂ）は配線セルの配置及び配線パターンを最適化した場合のパターン図である。
【００５７】
一般に、製品レベルの配線設計等を行う際には、図８（ｂ）に示すように配線セルの配置及び配線パターンの最適化が行われ、配線パターンの配線長は最も短くなるように設計される。一般的な製品レベルの半導体装置は、回路ブロックに含まれる回路構成が複雑であるため、その配線設計において配線長が最も短くなるようにしても、その配線パターンは図８（ａ）に示すような複雑なパターンになる。
【００５８】
一方、配線パターンを最適化する手法を、信頼性評価用半導体装置１にも適用してしまうと、その配線パターンは図８（ｂ）に示すようなパターンとなり、実際の製品レベルに近い配線パターンは得られない。そのため、上述したように、信頼性評価用半導体装置１の配線パターンを構築するための自動配線では、配線セル５１をランダムに配置し、それらをランダムに自動配線していくことにより、配線パターンの配線長が最短経路よりも長くなり、図８（ａ）に示すような実際の製品により近い配線パターンを得ることができる。
【００５９】
そしてレイアウト用ＣＡＤツールを用いて形成される配線パターンに基づいて、半導体製造プロセスが実施されることにより、信頼性評価用半導体装置１の多層配線構造において図７に示すような配線パターンが形成される。したがって、上記のようにして得られる信頼性評価用半導体装置１を用いて半導体製造プロセスの信頼性評価を行うようにすれば、実際の製品を製造する場合と同様の条件で信頼性評価を行うことができ、その評価結果はより正確なものになる。
【００６０】
また、図７において、配線セル５１ａ，５１ｂには、配線を部分的に太くすることにより、識別パターン５６，５７が形成されている。識別パターン５６は、高さの小さい矩形が突起した形状を有し、信号の入口側に形成される。また、識別パターン５７は、高さの大きい矩形が突起した形状を有し、信号の出口側に形成される。すなわち、伝搬される信号の進行方向に応じた形状を有する識別パターン５６，５７を用いることにより、信号の進行方向を判別することが可能となるので、不良の発生箇所を絞り込み同定する作業を容易に行うことが可能となる。
【００６１】
具体的には、まず、不良が発生した配線層の表面までは、ドライエッチングやＣＭＰ（Chemical Mechanical Polishing）等の手法にて除膜する。次に、剥き出しになった識別パターン５５，５６の信号の状態をＥＢ（Electron Beam）テスト等のプローブテスト手法にて、レイアウト座標と信号順が既知である識別パターン間をバイナリーサーチにて、順次観測し、不良箇所を絞り込む。最後に、絞り込んだ識別パターン２地点間の配線区間をＦＩＢ（Focused Ion Beam）や電子顕微鏡（ＳＥＭ）にて詳細を観察する際は、正常波形側から信号の出口側に向かって、もしくは異常波形側から信号の入口側に向かって観察していくことで、不良発生箇所の絞り込み同定作業を容易に行うことが可能となる。
【００６２】
また、図５におけるＡＮＤ回路４６，４８は、配線セル５１の配線がフローティングになってもリーク電流が流れないようにするリーク電流防止素子としても機能することになる。
【００６３】
以上のように、本実施形態の信頼性評価用半導体装置１は、メモリ回路１０に接続される配線パターンのうち、メモリ回路１０からの出力信号を伝搬するための配線パターンが多層配線構造の上層側に形成され、ひとつのメモリ回路１０からの出力信号をそれぞれ異なる配線層に伝搬させるように、複数の上層配線パターンがそれぞれ異なる配線層に形成された構成になっている。そして特定の配線層についてオープン不良又はショート不良を検出するために、複数の上層配線パターンのそれぞれを経由するメモリ回路１０からの出力信号を、選択回路４３が選択的に抽出するように構成されている。
【００６４】
したがって、本実施形態の信頼性評価用半導体装置１によれば、上層配線層での配線不良の有無を個別に評価することができ、オープン不良やショート不良が発生した配線層を特定できる。
【００６５】
また特に、多層配線構造の上層側に形成される配線パターンが、メモリ回路１０から出力される出力信号の反転信号及び非反転信号を伝搬する二重化パターンとして形成されるので、オープン不良だけでなくショート不良も検知できるようになっている。
【００６６】
さらに、メモリ回路１０からの出力信号の反転信号及び非反転信号の両方を二重化パターンに伝搬させるか一方を二重化パターンに伝搬させるかを切り替えるセレクタ６１，６２を備えるので、オープン不良およびショート不良を適切に検知することが可能となる。
【００６７】
さらに、複数の上層配線パターンのそれぞれには、伝搬される信号の進行方向に応じた形状を有する識別パターン５５，５６が設けられているので、信号の進行方向を判別することが可能となる。従って、不良の発生箇所を絞り込み同定する作業を容易に行うことが可能となる。
【図面の簡単な説明】
【００６８】
【図１】１ビットのメモリ回路を示す回路図である。
【図２】フリップフロップタイプのメモリ領域を構成した場合の一例を示すレイアウト平面図である。
【図３】回路ブロックの回路構成を示す図である。
【図４】信頼性評価用半導体装置における多層配線構造の一例を示す図である。
【図５】多層配線検査用回路の一部を抜き出した詳細構成図である。
【図６】反転信号線と非反転信号線とを配線する配線手法の一例を示す図である。
【図７】配線パターンの一例を示す図である。
【図８】レイアウト用ＣＡＤツールを用いて配線パターンを形成した場合を示すパターン図である。
【符号の説明】
【００６９】
１  信頼性評価用半導体装置、１０  メモリ回路、１１，４６，４８  ＡＮＤ回路、４４，６３  インバータ、１２  フリップフロップ、１３，４５，４７  バッファ回路、１５  モニタパッド、２０  回路ブロック、４０  多層配線検査用回路、４０ａ〜４０ｄ  配線経路、４１  デコーダ、４２，４３  選択回路、４９，６１，６２  セレクタ、５１，５１ａ，５１ｂ  配線セル、５２  範囲、５５  領域、５６〜５７  識別パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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