(57)【要約】【課題】回路面積の増大を抑制しつつメモリの欠陥を救済することができるメモリ混載型の半導体集積回路を提供する。【解決手段】メモリ部１へのアクセスを開始する前に、メモリ部１内の欠陥を持つ記憶領域を特定するための欠陥特定用データがヒューズ回路１０からスキャンフリップフロップＳＦＦ２に転送される。メモリ部１への書き込みアクセスの際に、欠陥判定回路２において書き込み対象の記憶領域に欠陥があると判定されると、メモリ部１への書き込みデータはスキャンフリップフロップＳＦＦ５に書き込まれる。メモリ部１への読み出しアクセスの際に、欠陥判定回路２において読み出し対象の記憶領域に欠陥があると判定されると、選択回路７からは、スキャンフリップフロップＳＦＦ５に書き込まれたデータがメモリ部１の読み出しデータとして出力される。【選択図】      図１
2006059415.tif 000002
【特許請求の範囲】
【請求項１】
メモリ部と、スキャンテストの際に上記メモリ部の出力データを置換するためのデータを保持するスキャンフリップフロップと、上記メモリ部の出力データまたは上記スキャンフリップフロップの保持データの何れか一方を選択し、上記メモリ部の出力データとして出力する選択回路とを有する半導体集積回路であって、
上記メモリ部に入力されるアドレスデータと、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データとに基づいて、上記入力アドレスデータが指示する上記メモリ部の記憶領域に欠陥があるか否かを判定する欠陥判定回路と、
上記メモリ部への書き込みアクセスの際に、上記欠陥判定回路において書き込み対象の記憶領域に欠陥があると判定された場合、上記メモリ部への書き込みデータを上記スキャンフリップフロップに保持させる書き込み回路と、
上記メモリ部への読み出しアクセスの際に、上記欠陥判定回路において読み出し対象の記憶領域が欠陥があると判定された場合、上記スキャンフリップフロップの保持データを上記メモリ部の出力データとして出力するように上記選択回路を制御する読み出し回路と、
を有する半導体集積回路。
【請求項２】
メモリ部と、スキャンテストの際に上記メモリ部に入力されるデータを取り込んで保持するスキャンフリップフロップとを有する半導体集積回路であって、
上記メモリ部へのアクセスを開始する前に、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データを上記スキャンフリップフロップに転送するデータ転送回路と、
冗長メモリ部と、
上記メモリ部に入力されるアドレスデータと、上記スキャンフリップフロップに保持される欠陥特定用データとに基づいて、上記メモリ部内の欠陥を持った記憶領域へのアクセスを上記冗長メモリ部へのアクセスに切り替えるアクセス切り替え回路と、
を有する半導体集積回路。
【請求項３】
メモリ部と、スキャンテストの際に上記メモリ部の出力データを置換するためのデータを保持する第１のスキャンフリップフロップと、上記スキャンテストの際に上記メモリ部に入力されるデータを取り込んで保持する第２のスキャンフリップフロップと、上記メモリ部の出力データまたは上記第１のスキャンフリップフロップの保持データの何れか一方を選択し、上記メモリ部の出力データとして出力する選択回路とを有する半導体集積回路であって、
上記メモリ部へのアクセスを開始する前に、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データを上記第２のスキャンフリップフロップに転送するデータ転送回路と、
上記メモリ部に入力されるアドレスデータと、上記第２のスキャンフリップフロップに保持される欠陥特定用データとに基づいて、上記入力アドレスデータが指示する上記メモリ部の記憶領域に欠陥があるか否かを判定する欠陥判定回路と、
上記メモリ部への書き込みアクセスの際に、上記欠陥判定回路において書き込み対象の記憶領域に欠陥があると判定された場合、上記メモリ部への書き込みデータを上記第１のスキャンフリップフロップに保持させる書き込み回路と、
上記メモリ部への読み出しアクセスの際に、上記欠陥判定回路において読み出し対象の記憶領域に欠陥があると判定された場合、上記第１のスキャンフリップフロップの保持データを上記メモリ部の出力データとして出力するように上記選択回路を制御する読み出し回路と、
を有する半導体集積回路。
【請求項４】
上記欠陥特定用データを記憶する記憶回路を有し、
上記データ転送回路は、上記メモリ部へのアクセスを開始する前に、上記記憶回路に記憶される上記欠陥特定用データを上記第２のスキャンフリップフロップに転送する、
請求項３に記載の半導体集積回路。
【請求項５】
上記データ転送回路は、上記スキャンテスト時において、上記メモリ部に入力されるアドレスデータを上記スキャンフリップフロップに転送し、
上記読み出し回路は、上記スキャンテスト時において、上記第１のスキャンフリップフロップの保持データを上記メモリ部の出力データとして出力するように上記選択回路を制御する、
請求項３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ等のメモリと論理回路とを混載した半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体回路の加工寸法の微細化に伴って、これまで複数の半導体チップ上に分かれていた機能ブロックを１つの半導体チップに統合した、いわゆるＳｏＣ（system on a chip）と称されるタイプの半導体集積回路が登場している。
【０００３】
特に近年では、サイズやコストへの要求が厳しい携帯型の電子機器の分野において、ＳＲＡＭやＤＲＡＭ等の高速なメモリを論理回路とともに混載した半導体集積回路が広く使用されるようになってきている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら一方で、加工寸法の微細化と集積率の向上によって、半導体メモリの全ビットを欠陥なしに製造することが極めて困難になってきている。特に大容量の半導体メモリにおいては、欠陥による製造歩留まりの低下が問題になっている。そのため、近年では、欠陥を有するメモリセルを予備のメモリセルに置換する欠陥救済手法が取り入れられつつある。
【０００５】
図５は、一般的な半導体メモリの欠陥救済方法を説明するための図である。
ヒューズ回路１０１は、レーザ等によって切断可能な複数のヒューズで構成されたメモリであり、ヒューズの状態（導通／切断）に応じてデータを記憶する。ヒューズ回路１０１には、予め検査によって特定されたメモリセルアレイＭＡ１内の欠陥を持つ記憶領域（以降、欠陥領域と表記する）のアドレスデータが書き込まれている。
メモリセルアレイＭＡ１にアクセスが行われる場合、アドレス比較回路１０２は、そのアクセス対象を指示するアドレスデータとヒューズ回路１０１に書き込まれている欠陥領域のアドレスデータとを比較する。両者の一致がアドレス比較回路１０２によって検出されると、アドレスデコーダ１０３は、アクセス対象の記憶領域をメモリセルアレイＭＡ１から冗長メモリセルアレイＭＡ２に変更する。
【０００６】
図６は、メモリセルアレイＭＡ１および冗長メモリセルアレイＭＡ２の構造の一例を示す図である。
図６の例において、メモリセルアレイＭＡ１は、ｍ行ｎ列のマトリクス状に配列されたメモリセルＭＣ１１〜ＭＣｍｎを有している。
第ｉ行（１≦ｉ≦ｍ）のメモリセルＭＣｉ１〜ＭＣｉｎは、共通のワード線ＷＬｉに接続される。
第ｊ列（１≦ｊ≦ｎ）のメモリセルＭＣ１ｊ〜ＭＣｍｊは、共通のビット線ＢＬｊに接続される。
アドレスデコーダ１０３によってｍ本のワード線ＷＬ１〜ＷＬｍのうちの１本が選択されて活性化されると、そのワード線に接続されるメモリセルはビット線ＢＬ１〜ＢＬｎを介してアクセス可能になる。
【０００７】
一方、図６の例において、冗長メモリセルアレイＭＡ２は、共通のワード線ＷＬＲに接続されたｎ個の冗長メモリセルＭＣＲ１〜ＭＣＲｎを有する。
冗長メモリセルＭＣＲ１〜ＭＣＲｎは、メモリセルアレイＭＡ１と共通のビット線ＢＬ１〜ＢＬｎに接続されており、ワード線ＷＬＲが活性化された場合にこれらのビット線を介してアクセス可能になる。
【０００８】
アドレス比較回路１０２によってアクセス対象のアドレスデータと欠陥領域のアドレスデータとの一致が検出されると、アドレスデコーダ１０３は、ワード線ＷＬ１〜ＷＬｍを不活性化するとともにワード線ＷＬＲを活性化する。これにより、メモリセルアレイＭＡ１へのアクセスは冗長メモリセルアレイＭＡ２へのアクセスに置換される。
【０００９】
図７は、他の一般的な半導体メモリの欠陥救済方法を説明するための図である。
図６の例では、本体メモリのワード線（ＷＬ１〜ＷＬｍ）の代わりに冗長メモリのワード線（ＷＬＲ）を選択することによって冗長メモリへのアクセスを有効にするのに対し、図７の例では、本体メモリの入出力ビット線（ｉＩＯ０〜ｉＩＯ７）の代わりに冗長メモリの入出力ビット線（ｉＩＯＲ）を選択することによって冗長メモリへのアクセスを有効にする。
【００１０】
すなわち、図７の例において、メモリセルアレイＭＡ３の入出力ビット線ｉＩＯ０〜ｉＩＯ７および冗長メモリセルアレイＭＡ４の入出力ビット線ｉＩＯＲは、ＩＯシフト回路１０４を介して入出力端子ＩＯ０〜ＩＯ７と接続される。ＩＯシフト回路１０４は、ヒューズ回路１０５に格納されているメモリセルアレイＭＡ３の欠陥領域の情報に基づいて、入出力ビット線ｉＩＯ０〜ｉＩＯ７のうち欠陥領域を有するビット線を入出力端子ＩＯ０〜ＩＯ７から切り離す。そして、ビット線と入出力端子との接続をシフトさせ、末端の入出力端子（図７の例ではＩＯ０）を冗長用の入出力ビット線ｉＩＯＲに接続する。
【００１１】
図５および図７に示す従来のメモリ救済方法は、何れも比較的容量の大きなメモリに適用される方法であるため、これを半導体集積回路に搭載される比較的小容量のメモリに適用した場合、良好な救済効率が得られないという不利益がある。
また、メモリ混載型の半導体集積回路は、一般に小容量のメモリを多数搭載しているため、これらのメモリの全てについて上述のような大掛かりなメモリ救済方法を適用した場合、欠陥救済用回路の占める面積が大きくなり、コストの上昇や歩留まりの低下を招くという不利益がある。
【００１２】
一方、ヒューズ回路を構成するヒューズは、トランジスタ等の回路素子に比べて非常にサイズが大きいため、これを半導体チップ上に点在する複数のメモリの近傍にそれぞれ配置すると、半導体チップ上の各所に無駄な領域が生じてしまい、全体の回路面積が増大してしまう。しかも、このような配置は、レーザ装置においてヒューズを溶断する処理の効率や、溶断時の熱による回路素子へのダメージの点で不利益が大きい。
そのため、近年では、ヒューズ回路を半導体チップ上の１箇所にまとめて配置する、いわゆるヒューズボックスを形成することが多くなっている。
【００１３】
このようなヒューズボックスを半導体チップ上に点在する複数のメモリの欠陥救済に用いる場合、ヒューズボックスから各メモリの欠陥救済用回路に対して例えばシリアル転送により欠陥領域のアドレスデータを転送し、これを各欠陥救済用回路に設けた記憶回路に一時記憶させる必要がある。すなわち、各メモリの欠陥救済回路にヒューズボックスから転送されるデータを保持するための記憶回路を更に設ける必要がある。そのため、ヒューズボックス化による回路面積のメリットが半減してしまうという不利益がある。
【００１４】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路面積の増大を抑制しつつメモリの欠陥を救済することができる、メモリ混載型の半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の発明は、メモリ部と、スキャンテストの際に上記メモリ部の出力データを置換するためのデータを保持するスキャンフリップフロップと、上記メモリ部の出力データまたは上記スキャンフリップフロップの保持データの何れか一方を選択し、上記メモリ部の出力データとして出力する選択回路とを有する半導体集積回路であって、上記メモリ部に入力されるアドレスデータと、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データとに基づいて、上記入力アドレスデータが指示する上記メモリ部の記憶領域に欠陥があるか否かを判定する欠陥判定回路と、上記メモリ部への書き込みアクセスの際に、上記欠陥判定回路において書き込み対象の記憶領域に欠陥があると判定された場合、上記メモリ部への書き込みデータを上記スキャンフリップフロップに保持させる書き込み回路と、上記メモリ部への読み出しアクセスの際に、上記欠陥判定回路において読み出し対象の記憶領域に欠陥があると判定された場合、上記スキャンフリップフロップの保持データを上記メモリ部の出力データとして出力するように上記選択回路を制御する読み出し回路とを有する。
【００１６】
上記第１の発明によると、上記欠陥判定回路において、上記メモリ部に入力されるアドレスデータと、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データとに基づいて、上記入力アドレスデータが指示する上記メモリ部の記憶領域に欠陥があるか否かの判定が行われる。上記メモリ部への書き込みアクセスの際に、上記欠陥判定回路において書き込み対象の記憶領域に欠陥があると判定されると、上記メモリ部への書き込みデータが上記スキャンフリップフロップに保持される。上記メモリ部への読み出しアクセスの際に、上記欠陥判定回路において読み出し対象の記憶領域に欠陥があると判定されると、上記選択回路からは、上記スキャンフリップフロップの保持データが上記メモリ部の出力データとして出力される。
【００１７】
本発明の第２の発明は、メモリ部と、スキャンテストの際に上記メモリ部に入力されるデータを取り込んで保持するスキャンフリップフロップとを有する半導体集積回路であって、上記メモリ部へのアクセスを開始する前に、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データを上記スキャンフリップフロップに転送するデータ転送回路と、冗長メモリ部と、上記メモリ部に入力されるアドレスデータと、上記スキャンフリップフロップに保持される欠陥特定用データとに基づいて、上記メモリ部内の欠陥を持った記憶領域へのアクセスを上記冗長メモリ部へのアクセスに切り替えるアクセス切り替え回路とを有する。
【００１８】
上記第２の発明によると、上記データ転送回路において、上記メモリ部へのアクセスが開始される前に、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データが、上記スキャンフリップフロップに転送される。上記アクセス切り替え回路では、上記メモリ部に入力されるアドレスデータと、上記スキャンフリップフロップに保持される欠陥特定用データとに基づいて、上記メモリ部内の欠陥を持った記憶領域へのアクセスが、上記冗長メモリ部へのアクセスに切り替えられる。
【００１９】
本発明の第３の発明は、メモリ部と、スキャンテストの際に上記メモリ部の出力データを置換するためのデータを保持する第１のスキャンフリップフロップと、上記スキャンテストの際に上記メモリ部に入力されるデータを取り込んで保持する第２のスキャンフリップフロップと、上記メモリ部の出力データまたは上記第１のスキャンフリップフロップの保持データの何れか一方を選択し、上記メモリ部の出力データとして出力する選択回路とを有する半導体集積回路であって、上記メモリ部へのアクセスを開始する前に、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データを上記第２のスキャンフリップフロップに転送するデータ転送回路と、上記メモリ部に入力されるアドレスデータと、上記第２のスキャンフリップフロップに保持される欠陥特定用データとに基づいて、上記入力アドレスデータが指示する上記メモリ部の記憶領域に欠陥があるか否かを判定する欠陥判定回路と、上記メモリ部への書き込みアクセスの際に、上記欠陥判定回路において書き込み対象の記憶領域に欠陥があると判定された場合、上記メモリ部への書き込みデータを上記第１のスキャンフリップフロップに保持させる書き込み回路と、上記メモリ部への読み出しアクセスの際に、上記欠陥判定回路において読み出し対象の記憶領域に欠陥があると判定された場合、上記第１のスキャンフリップフロップの保持データを上記メモリ部の出力データとして出力するように上記選択回路を制御する読み出し回路とを有する。
【００２０】
上記第３の発明によると、上記データ転送回路において、上記メモリ部へのアクセスを開始する前に、上記メモリ部内の欠陥を持った記憶領域を特定するための欠陥特定用データが上記第２のスキャンフリップフロップに転送される。また、上記欠陥判定回路において、上記メモリ部に入力されるアドレスデータと、上記第２のスキャンフリップフロップに保持される欠陥特定用データとに基づいて、上記入力アドレスデータが指示する上記メモリ部の記憶領域に欠陥があるか否かが判定される。そして、上記メモリ部への書き込みアクセスの際に、上記欠陥判定回路において書き込み対象の記憶領域に欠陥があると判定されると、上記メモリ部への書き込みデータは、上記第１のスキャンフリップフロップに保持される。上記メモリ部への読み出しアクセスの際に、上記欠陥判定回路において読み出し対象の記憶領域に欠陥があると判定されると、上記選択回路からは、上記第１のスキャンフリップフロップの保持データが上記メモリ部の出力データとして出力される。
【００２１】
なお、上記第２および第３の発明は、上記欠陥特定用データを記憶する記憶回路を更に有しても良く、上記データ転送回路は、上記メモリ部へのアクセスを開始する前に、上記記憶回路に記憶される上記欠陥特定用データを上記第２のスキャンフリップフロップに転送しても良い。
これにより、スキャンフリップフロップのチェーンを用いて上記欠陥特定用データの転送を行う方法に比べて、転送に要する時間を短くすることができる。
【００２２】
また、上記データ転送回路は、上記スキャンテスト時において、上記メモリ部に入力されるアドレスデータを上記スキャンフリップフロップに転送しても良く、上記読み出し回路は、上記スキャンテスト時において、上記第１のスキャンフリップフロップの保持データを上記メモリ部の出力データとして出力するように上記選択回路を制御しても良い。
【発明の効果】
【００２３】
本発明によれば、スキャンテスト用のフリップフロップを用いることによって、回路面積の増大を抑制しつつメモリの欠陥を救済することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について、図面を参照して説明する。
【００２５】
図１は、本発明の実施形態に係るメモリ混載型の半導体集積回路の構成例を示す図であり、本発明に関連するメモリ部１とその周辺回路を抜き出して示している。
【００２６】
図１に示す半導体集積回路は、メモリ部１と、欠陥判定回路２と、選択回路３，７，９と、ＡＮＤ回路４および５と、ＯＲ回路６と、シリアルロード回路８と、ヒューズ回路１０と、スキャンフリップフロップＳＦＦ１，…，ＳＦＦ１１と、ロジック回路ＬＧ１，ＬＧ２とを有する。
メモリ部１は、本発明のメモリ部の一実施形態である。
スキャンフリップフロップＳＦＦ５は、本発明の第１のスキャンフリップフロップの一実施形態である。
スキャンフリップフロップＳＦＦ２は、本発明の第２のスキャンフリップフロップの一実施形態である。
選択回路７は、本発明の選択回路の一実施形態である。
シリアルロード回路８および選択回路９を含む回路は、本発明のデータ転送回路の一実施形態である。
欠陥判定回路２は、本発明の欠陥判定回路の一実施形態である。
選択回路３およびＡＮＤ回路４を含む回路は、本発明の書き込み回路の一実施形態である。
ＡＮＤ回路５、スキャンフリップフロップＳＦＦ６およびＯＲ回路６を含む回路は、本発明の読み出し回路の一実施形態である。
ヒューズ回路１０は、本発明の記憶回路の一実施形態である。
【００２７】
メモリ部１は、本実施形態に係る半導体集積回路に搭載されるメモリの１つであり、図１の例では、４ビット分のアドレスにそれぞれ８ビットのデータを記憶することができる。
メモリ部１は、チップ選択信号ＣＳが値‘１’のときにアクセス可能になり、リード／ライト選択信号Ｒ／Ｗが値‘１’であれば読み出し動作、値‘０’であれば書き込み動作を実行する。
書き込み動作においては、４ビットのアドレスデータＡ［３：０］によって指示される記憶領域に８ビットのデータＤＩ［７：０］を書き込む。
読み出し動作においては、４ビットのアドレスデータＡ［３：０］によって指示される記憶領域から８ビットのデータＤＯ［７：０］を読み出す。
【００２８】
ロジック回路ＬＧ１は、メモリ部１に対して入力されるデータ（ＤＩ［７：０］、Ａ［３：０］、ＣＳ、Ｒ／Ｗ）を生成する回路であり、例えばランダムロジックによって構成される。
【００２９】
ロジック回路ＬＧ２は、メモリ部１から読み出されるデータを入力して処理する回路であり、例えばランダムロジックによって構成される。
【００３０】
スキャンフリップフロップＳＦＦ１〜ＳＦＦ１１は、スキャンテストを実行するためのスキャンパス回路を構成するフリップフロップである。各スキャンフリップフロップは、半導体集積回路内部のロジック回路にそれぞれ接続されており、スキャンパス回路は、複数のスキャンフリップフロップを縦続に接続した１本（もしくは複数本）のシフトレジスタを構成する。
スキャンテストを行う場合、このスキャンパス回路に半導体集積回路の外部（もしくは内部）に設けられた検査装置からテスト用のデータがシリアル転送されて、各スキャンフリップフロップにセットされる。内部のロジック回路には、スキャンフリップフロップにセットされたテスト用データが入力される。このテスト用データに応じたロジック回路の出力データは、各スキャンフリップフロップによってラッチされ、スキャンパス回路からシリアル転送により半導体集積回路の外部（もしくは内部）の検査装置へ出力される。
【００３１】
スキャンフリップフロップＳＦＦ７〜ＳＦＦ１０は、スキャンテストの際、ロジック回路ＬＧ１にテスト用のデータを入力する。
【００３２】
スキャンフリップフロップＳＦＦ１〜ＳＦＦ４は、スキャンテストの際に、メモリ部１へ入力されるデータを取り込んで保持する。
すなわち、スキャンフリップフロップＳＦＦ１は書き込みデータＤＩ［７：０］、スキャンフリップフロップＳＦＦ２はアドレスデータＡ［３：０］、スキャンフリップフロップＳＦＦ３はチップ選択信号ＣＳ、スキャンフリップフロップＳＦＦ４はリード／ライト選択信号Ｒ／Ｗをそれぞれ保持する。
【００３３】
従って、スキャンテスト時において、ロジック回路ＬＧ１には、スキャンフリップフロップＳＦＦ７〜ＳＦＦ１０よりテスト用のデータが入力され、これに応じたロジック回路ＬＧ１の出力データがスキャンフリップフロップＳＦＦ１〜ＳＦＦ４に取り込まれる。この出力データを検査することにより、ロジック回路ＬＧ１の故障を検出することが可能になる。
【００３４】
また、スキャンフリップフロップＳＦＦ２には、メモリ部１に読み書きを行う通常の動作時において、メモリ部１内の欠陥を持った記憶領域を特定するためのデータが格納される。この詳細については後ほど説明する。
【００３５】
スキャンフリップフロップＳＦＦ５は、スキャンテストの際に、メモリ部１の読み出しデータを置換してロジック回路ＬＧ２に入力するためのデータを保持する。すなわち、スキャンテストの際、スキャンフリップフロップＳＦＦ５に保持されるデータは、選択回路７を介してロジック回路ＬＧ２に入力される。
【００３６】
スキャンフリップフロップＳＦＦ１１は、スキャンテストの際に、ロジック回路ＬＧ２から出力されるデータを保持する。
【００３７】
従って、スキャンテスト時において、ロジック回路ＬＧ２には、スキャンフリップフロップＳＦＦ５より選択回路７を介してテスト用のデータが入力され、これに応じたロジック回路ＬＧ２の出力データがスキャンフリップフロップＳＦＦ１１に取り込まれる。この出力データを解析することにより、ロジック回路ＬＧ２の故障を検出することが可能になる。
【００３８】
選択回路７は、メモリ部１より出力される読み出しデータＤＯ［７：０］またはスキャンフリップフロップＳＦＦ５に保持されるデータの何れか一方を選択し、メモリ部１の出力データとしてロジック回路ＬＧ２に出力する。
図１の例では、後述するＯＲ回路６の出力信号が値‘０’の場合に読み出しデータＤＯ［７：０］を選択し、値‘１’の場合にスキャンフリップフロップＳＦＦ５の保持データを選択する。
【００３９】
ヒューズ回路１０は、レーザ等によって切断可能な複数のヒューズで構成されたメモリであり、ヒューズの状態（導通／切断）に応じてデータを記憶する。ヒューズ回路１０には、メモリ部１内の欠陥を持った記憶領域を特定するための欠陥特定用データが格納されている。すなわち、ＬＳＩテスター等を用いてメモリ部１内の欠陥を持った記憶領域が予め特定され、その特定された記憶領域の情報（例えば記憶領域のアドレス値）がヒューズの切断によってヒューズ回路１０に書き込まれる。
【００４０】
シリアルロード回路８および選択回路９は、スキャンフリップフロップＳＦＦ２にデータを転送するデータ転送回路を構成する。
このデータ転送回路は、図示しない制御回路から与えられる制御信号Ｓ４に従って、メモリ部１へのアクセスを開始する通常動作の前に、ヒューズ回路１０から欠陥特定用データを入力してスキャンフリップフロップＳＦＦ２に転送する。また、スキャンテスト時においては、メモリ部１に入力されるアドレスデータＡ［３：０］をスキャンフリップフロップＳＦＦ２に転送する。
【００４１】
選択回路９は、通常動作とスキャンテスト動作とを切り替える図示しない制御回路からの制御信号Ｓ１に従って、メモリ部１に入力されるアドレスデータＡ［３：０］もしくはシリアルロード回路８より転送される欠陥特定用データの何れか一方を選択し、スキャンフリップフロップＳＦＦ２に入力する。
図１の例では、制御信号Ｓ１が値‘１’の場合にアドレスデータＡ［３：０］を選択し、値‘０’の場合にシリアルロード回路８の転送データ（欠陥特定用データ）を選択する。
【００４２】
シリアルロード回路８は、選択回路９においてシリアルロード回路８の転送データが選択されている場合に、制御信号Ｓ４に従って、ヒューズ回路１０からシリアル転送される欠陥特定用データＳ３をスキャンフリップフロップＳＦＦ２に転送する。
【００４３】
図２は、シリアルロード回路８および選択回路９の構成の一例を示す図である。
図２の例において、シリアルロード回路８は、選択回路８−０，…，８−３を有する。選択回路９は、選択回路９−０，…，９−３を有する。スキャンフリップフロップＳＦＦ２は、１ビットのデータを記憶するスキャンフリップフロップＳＦＦ２−０，…，２−３を有する。
【００４４】
選択回路８−３は、制御信号Ｓ４が値‘１’の場合、ヒューズ回路１０よりシリアル転送される欠陥特定用データＳ３を選択して出力し、制御信号Ｓ４が値‘０’の場合、スキャンフリップフロップＳＦＦ２−３に保持されるデータＡＦ３を選択して出力する。
選択回路９−３は、制御信号Ｓ１が値‘１’の場合、メモリ部１へ入力されるアドレスデータＡ［３：０］の第３ビットのデータＡ３を選択して出力し、制御信号Ｓ１が値‘０’の場合、選択回路８−３の出力信号を選択して出力する。
スキャンフリップフロップＳＦＦ２−３は、選択回路８−３の出力信号を図示しないクロックパルスに同期してラッチし、データＡＦ３として出力する。
【００４５】
選択回路８−ｋ（ｋは、０から２までの何れかの整数を示す）は、制御信号Ｓ４が値‘１’の場合、スキャンフリップフロップＳＦＦ２−（ｋ＋１）に保持されるデータＡＦ（ｋ＋１）を選択して出力し、制御信号Ｓ４が値‘０’の場合、スキャンフリップフロップ２−ｋに保持されるデータＡＦｋを選択して出力する。
選択回路９−ｋは、制御信号Ｓ１が値‘１’の場合、メモリ部１へ入力されるアドレスデータＡ［３：０］の第ｋビットのデータＡｋを選択して出力し、制御信号Ｓ１が値‘０’の場合、選択回路８−ｋの出力信号を選択して出力する。
スキャンフリップフロップＳＦＦ２−ｋは、選択回路８−ｋの出力信号を図示しないクロックパルスに同期してラッチし、データＡＦｋとして出力する。
【００４６】
上記の構成によると、スキャンテスト時において制御信号Ｓ１が値‘１’に設定された場合、スキャンフリップフロップＳＦＦ２−０〜２−３にはそれぞれアドレスデータＡ０〜Ａ３が入力されて保持される。
【００４７】
また、通常動作の開始時に制御信号Ｓ１が値‘０’かつ制御信号Ｓ４が値‘１’に設定された場合、４つのスキャンフリップフロップは‘ＳＦＦ２−３’，‘ＳＦＦ２−２’，‘ＳＦＦ２−１’，‘ＳＦＦ２−０’の順で縦続に接続されたシフトレジスタを構成する。そのため、ヒューズ回路１０よりシリアル転送される欠陥特定用データは、このシフトレジスタを順次にシフトして各スキャンフリップフロップにセットされる。
このシリアル転送の終了後、制御信号Ｓ１が値‘０’かつ制御信号Ｓ４が値‘０’に設定されると、各スキャンフリップフロップには自らの出力データが入力されるため、シリアル転送された欠陥特定用データはこれらのスキャンフリップフロップに保持され続ける。
以上が、シリアルロード回路８および選択回路９の説明である。
【００４８】
図１の説明に戻る。
欠陥判定回路２は、メモリ部１に入力されるアドレスデータＡ［３：０］と、スキャンフリップフロップＳＦＦ２に保持される欠陥特定用データＡＦ［３：０］とに基づいて、アドレスデータＡ［３：０］が指示するメモリ部１の記憶領域に欠陥があるか否かを判定する。
例えば、欠陥特定用データＡＦ［３：０］が欠陥領域を指示するアドレスデータである場合、欠陥判定回路２は、メモリ部１に入力されるアドレスデータＡ［３：０］がこの欠陥領域のアドレスデータＡＦ［３：０］に一致するか否かを判定する。
図１の例において、欠陥判定回路２は、アドレスデータＡ［３：０］が指示するメモリ部１の記憶領域に欠陥があると判定した場合に値‘１’、欠陥がないと判定した場合に値‘０’となる判定信号Ｓ２を出力する。
【００４９】
選択回路３およびＡＮＤ回路４は、メモリ部１へ入力される書き込みデータＤＩ［７：０］をスキャンフリップフロップＳＦＦ５に保持させる書き込み回路を構成している。
すなわち、この書き込み回路は、メモリ部１への書き込みアクセスの際に、欠陥判定回路２において書き込み対象の記憶領域に欠陥があると判定された場合、メモリ部１に入力される書き込みデータＤＩ［７：０］をスキャンフリップフロップＳＦＦ５に保持させる。
【００５０】
ＡＮＤ回路４は、チップ選択信号ＣＳが値‘１’、リード／ライト選択信号Ｒ／Ｗが値‘０’、欠陥判定回路２の判定信号Ｓ２が値‘１’の場合に値‘１’の信号を出力し、それ以外の場合に値‘０’の信号を出力する。すなわち、書き込みアクセス時において欠陥判定回路２において欠陥ありと判定された場合に値‘１’の信号を出力する。
選択回路３は、ＡＮＤ回路４の出力信号が値‘０’の場合、スキャンフリップフロップＳＦＦ５の保持データを選択して出力し、ＡＮＤ回路４の出力信号が値‘１’の場合、メモリ部１に入力される書き込みデータＤＩ［７：０］を選択して出力する。
スキャンフリップフロップＳＦＦ５は、選択回路３より出力される信号を図示しないクロックパルスに同期してラッチする。
上記の構成によると、書き込みアクセス時に欠陥判定回路２において欠陥ありと判定された場合、書き込みデータＤＩ［７：０］が選択回路３を介してスキャンフリップフロップＳＦＦ５に入力され、これに保持される。それ以外の場合、スキャンフリップフロップＳＦＦ５に自らの保持データが入力されるため、スキャンフリップフロップＳＦＦ５に書き込まれたデータが保持され続ける。
【００５１】
ＡＮＤ回路５、スキャンフリップフロップＳＦＦ６およびＯＲ回路６は、スキャンフリップフロップＳＦＦ５に保持されているデータをメモリ部１より出力される読み出しデータＤＯ［７：０］に置き換えて選択回路７から出力させる読み出し回路を構成している。
すなわち、この読み出し回路は、メモリ部１への読み出しアクセスの際に、欠陥判定回路２において読み出し対象の記憶領域に欠陥があると判定された場合、スキャンフリップフロップＳＦＦ５に保持されるデータをメモリ部１の読み出しデータとして出力するように選択回路７を制御する。また、スキャンテスト時において、スキャンフリップフロップＳＦＦ５に保持されるデータをメモリ部１の読み出しデータとして出力するように選択回路７を制御する。
【００５２】
ＡＮＤ回路５は、チップ選択信号ＣＳが値‘１’、リード／ライト選択信号Ｒ／Ｗが値‘１’、欠陥判定回路２の判定信号Ｓ２が値‘１’の場合に値‘１’の信号を出力し、それ以外の場合に値‘０’の信号を出力する。すなわち、読み出しアクセス時に欠陥判定回路２において欠陥ありと判定された場合に値‘１’の信号を出力する。
ＯＲ回路６は、スキャンフリップフロップＳＦＦ６を介して入力されるＡＮＤ回路５の出力信号または上述した制御信号Ｓ１の何れか一方でも値‘１’の場合、値‘１’の信号を出力し、これらの信号が両方とも値‘０’の場合に値‘０’の信号を出力する。
上記の構成によると、書き込みアクセス時に欠陥判定回路２において欠陥ありと判定された場合、もしくは、スキャンテスト時に制御信号Ｓ１が値‘１’に設定された場合に、スキャンフリップフロップＳＦＦ５の保持データがメモリ部１の読み出しデータとして選択回路７から出力される。それ以外の場合は、メモリ部１の読み出しデータＤＯ［７：０］がそのまま選択回路７から出力される。
【００５３】
なお、ＡＮＤ回路５の出力とＯＲ回路６の入力との間に挿入されるスキャンフリップフロップＳＦＦ６は、通常動作時にスキャンフリップフロップＳＦＦ５の保持データをメモリ部１の読み出しデータとして選択回路７から出力させるタイミングを調節するためのものである。
すなわち、メモリ部１にアドレスデータＡ［３：０］が設定されてから有効な読み出しデータＤＯ［７：０］が出力されるまでの時間と、アドレスデータＡ［３：０］が設定されてから選択回路７の選択が切り替えられるまでの時間とがほぼ等しくなるように、ＡＮＤ回路５の出力信号を遅延させてＯＲ回路６に入力する。
【００５４】
次に、上述した構成を有する図１に示す半導体集積回路の動作を説明する。
【００５５】
まず、スキャンテスト時の動作を説明する。
【００５６】
スキャンテスト時において、図示しない検査装置は、制御信号Ｓ１を値‘１’に設定する。これにより、メモリ部１に対してアドレスデータＡ［３：０］を入力する信号経路は選択回路９によってスキャンフリップフロップＳＦＦ２に接続される。また、メモリ部１からの読み出しデータを出力する信号経路は、選択回路７によってスキャンフリップフロップＳＦＦ５に接続される。
【００５７】
次いで検査装置は、スキャンフリップフロップＳＦＦ１〜ＳＦＦ１１を含むスキャンパス回路にテスト用のデータを入力して、これをスキャンパス回路上でシリアルに転送させる。このデータは、スキャンフリップフロップを順次にシフトしていき、各スキャンフリップフロップに適切なテスト用データがセットされる。これにより、ロジック回路ＬＧ１およびＬＧ２を含む半導体集積回路内の各ロジック回路には、それぞれ検査装置からのテスト用データが入力される。各ロジック回路からは、テスト用データに応じた信号が出力される。
【００５８】
この状態で、検査装置は、各スキャンフリップフロップにおいてロジック回路の出力信号をラッチさせる。そして、ラッチされたデータを、スキャンパス回路上において順次にシフトさせ、その末端からシリアルに出力させる。検査装置は、スキャンパス回路より出力されるデータに基づいて、ロジック回路ＬＧ１およびＬＧ２を含む半導体集積回路内の各ロジック回路が正常に動作しているか否かを検査する。
【００５９】
次に、メモリ部１においてデータの読み書きを行う通常動作を説明する。
【００６０】
通常動作時において、図示しない制御回路は、制御信号Ｓ１を常に値‘０’に設定する。
そして、この制御回路は、メモリ部１に対するアクセスが行われる前に、制御信号Ｓ４を値‘１’に設定する。これにより、ヒューズ回路１０に格納されるメモリ部１の欠陥特定用データがシリアルロード回路８および選択回路９を介してスキャンフリップフロップＳＦＦ２に転送される。
欠陥特定用データがスキャンフリップフロップＳＦＦ２に転送されると、制御回路は、制御信号Ｓ４を値‘０’に設定して、転送された欠陥特定用データをスキャンフリップフロップＳＦＦ２に保持させる。
【００６１】
メモリ部１に対する書き込みアクセスが発生し、書き込みデータＤＩ［７：０］およびアドレスデータＡ［３：０］がメモリ部１に入力されると、欠陥判定回路２の判定結果に応じて、この書き込みデータＤＩ［７：０］がスキャンフリップフロップＳＦＦ５に書き込まれる。すなわち、メモリ部１に入力されるアドレスデータＡ［３：０］と、スキャンフリップフロップＳＦＦ２に保持される欠陥特定用データＡＦ［３：０］とに基づいて、書き込み対象の記憶領域に欠陥があるか否かの判定が欠陥判定回路２において行われ、欠陥があると判定された場合（例えば、欠陥特定用データＡＦ［３：０］が示すアドレスデータと入力のアドレスデータＡ［３：０］とが一致する場合）、書き込みデータＤＩ［７：０］が選択回路３を介してスキャンフリップフロップＳＦＦ５に入力され、これに保持される。
【００６２】
また、メモリ部１に対する読み出しアクセスが発生し、読み出し対象の記憶領域を指示するアドレスデータＡ［３：０］がメモリ部１に入力されると、欠陥判定回路２の判定結果に応じて、スキャンフリップフロップＳＦＦ５に保持されるデータがメモリ部１の読み出しデータＤＯ［７：０］に置き換えられて選択回路７から出力される。すなわち、メモリ部１に入力されるアドレスデータＡ［３：０］と、スキャンフリップフロップＳＦＦ２に保持される欠陥特定用データＡＦ［３：０］とに基づいて、読み出し対象の記憶領域に欠陥があると欠陥判定回路２が判定した場合、選択回路７においては、スキャンフリップフロップＳＦＦ５に保持されるデータが読み出しデータＤＯ［７：０］の代わりに選択されて出力される。欠陥判定回路２において欠陥がないと判定された場合は、メモリ部１の読み出しデータＤＯ［７：０］がそのまま選択回路７より出力される。
【００６３】
以上説明したように、本実施形態に係る半導体集積回路によれば、データ転送回路（シリアルロード回路８、選択回路９）において、メモリ部１へのアクセスを開始する前に、メモリ部１内の欠陥を持った記憶領域を特定するための欠陥特定用データがヒューズ回路１０より読み出されてスキャンフリップフロップＳＦＦ２に転送される。また、欠陥判定回路２において、メモリ部１に入力されるアドレスデータＡ［３：０］と、スキャンフリップフロップＳＦＦ２に保持される欠陥特定用データＡＦ［３：０］とに基づいて、入力アドレスデータＡ［３：０］が指示するメモリ部１の記憶領域に欠陥があるか否かが判定される。そして、メモリ部１への書き込みアクセスの際に、欠陥判定回路２において書き込み対象の記憶領域に欠陥があると判定されると、メモリ部１への書き込みデータは、スキャンフリップフロップＳＦＦ５に保持される。メモリ部１への読み出しアクセスの際に、欠陥判定回路２において読み出し対象の記憶領域に欠陥があると判定されると、選択回路７からは、スキャンフリップフロップＳＦＦ５の保持データがメモリ部１の出力データとして出力される。
このように、スキャンテストにおいて用いられるスキャンフリップフロップＳＦＦ３、ＳＦＦ５、選択回路７を有効に活用してメモリ部１の欠陥救済を行うため、欠陥救済用にこれらのフリップフロップや選択回路を別途設ける場合と比べて、回路面積の増大を抑制することができる。
【００６４】
また、欠陥救済のために付加する回路規模が小さいことから、小規模のメモリがチップ上に多数搭載される場合でも、回路面積を著しく増大させることなく全てのメモリにおいて欠陥救済を実施することが可能になる。これにより、製造歩留まりを大幅に向上させることが可能になる。また、少ない部品点数で欠陥救済を実施できるため、小容量のメモリのみならず大容量のメモリの欠陥救済においても効果的である。
【００６５】
更に、本実施形態によれば、欠陥特定用データの一時記憶用にスキャンフリップフロップＳＦＦ２を活用することで、ヒューズ回路１０から転送されるデータを保持するために記憶回路を別途設ける必要がない。そのため、ヒューズ回路１０を例えば半導体チップ上の共通のヒューズボックスによって実現する場合でも、その回路面積の削減効果を損なうことがない。
【００６６】
なお、本発明は上述した形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００６７】
例えば図１に示す半導体集積回路では、欠陥特定用データの一時記憶用にスキャンフリップフロップＳＦＦ２を用いているが、本発明はこれに限定されない。例えば、メモリ部１の入力アドレスデータＡ［３：０］を取り込むスキャンフリップフロップＳＦＦ２を持たない場合は、図３に示すように、ヒューズ回路１０からの転送データを保持するレジスタ１１を別途設けて、これに欠陥特定用データを一時記憶させても良い。
【００６８】
図３に示す半導体集積回路は、メモリ部１と、欠陥判定回路２と、選択回路３，７と、ＡＮＤ回路４および５と、ＯＲ回路６と、ヒューズ回路１０と、スキャンフリップフロップＳＦＦ５，…，ＳＦＦ１１と、ロジック回路ＬＧ１，ＬＧ２と、シフトレジスタ１１とを有する。ただし、図１と図３の同一符号は同一の構成要素を示す。
メモリ部１へのアクセスを行う通常動作が開始される前において、ヒューズ回路１０の欠陥特定用データは、図示しない制御回路から与えられる制御信号Ｓ４に従って、レジスタ１１にシリアル転送される。欠陥判定回路２においては、このレジスタ１１に保持される欠陥特定用データＡＦ［３：０］とメモリ部１に入力されるアドレスデータＡ［３：０］とに基づいて、アドレスデータＡ［３：０］が指示するアクセス対象の記憶領域に欠陥があるか否かが判定される。
このような構成でも、従来は専らスキャンテストに用いられていたスキャンフリップフロップＳＦＦ５や選択回路７を有効に活用してメモリ部１の欠陥救済が行われるため、回路面積の増大を抑制することができる。
【００６９】
また、図１に示す半導体集積回路では、欠陥救済用の冗長メモリとしてスキャンフリップフロップＳＦＦ５を用いているが、本発明はこれに限定されない。例えば、メモリ部１の出力データを置換するためのスキャンフリップフロップＳＦＦ５を持たない場合は、図４に示すように、欠陥救済用の冗長メモリ部１２を別途設けても良い。
【００７０】
図４に示す半導体記憶装置は、メモリ部１と、シリアルロード回路８と、選択回路９と、ヒューズ回路１０と、スキャンフリップフロップＳＦＦ１，…，ＳＦＦ４と、冗長メモリ部１２と、アクセス切り替え回路とを有する。ただし、図１と図４の同一符号は同一の構成要素を示す。
メモリ部１へのアクセスを行う通常動作が開始される前において、スキャンフリップフロップＳＦＦ２には、図１に示す半導体集積回路と同様のデータ転送動作によって、ヒューズ回路１０から欠陥特定用データが転送される。アクセス切り替え回路１３では、メモリ部１に入力されるアドレスデータＡ［３：０］と、スキャンフリップフロップＳＦＦ２に保持される欠陥特定用データＡＦ［３：０］とに基づいて、メモリ部１内の欠陥を持った記憶領域へのアクセスが冗長メモリ部１２へのアクセスに切り替えられる。
このような構成でも、従来は専らスキャンテストに用いられていたスキャンフリップフロップＳＦＦ２を有効に活用してメモリ部１の欠陥救済が行われるため、回路面積の増大を抑制することができる。
【００７１】
上述した実施形態では、データ転送回路（シリアルロード回路８、選択回路９）を用いてスキャンフリップフロップＳＦＦ２に欠陥特定用データを転送する例が示されているが、本発明はこれに限定されない。例えば、スキャンパス回路を使ってスキャンテスト時と同様なシリアル転送により所望のスキャンフリップフロップに欠陥特定用データを転送しても良い。
【００７２】
また、上述した実施形態では、スキャンフリップフロップを使って１アドレスの欠陥救済を行う例について説明しているが、これに限らず、スキャンフリップフロップを使って複数アドレスの欠陥救済を行うことも可能である。
【００７３】
図１に示す半導体集積回路を拡張して複数アドレスの欠陥救済を行う場合の一例について説明する。
この場合、例えば、スキャンフリップフロップＳＦＦ２の記憶領域を拡張して、複数の欠陥領域特定データを格納できるようにする。
データ転送回路（シリアルロード回路８および選択回路９）は、メモリアクセスを開始する前に、ヒューズ回路１０から複数の欠陥領域特定データを入力して、上記拡張したスキャンフリップフロップＳＦＦ２に格納する。
そして、スキャンフリップフロップＳＦＦ２に格納される複数の欠陥領域特定データに対応するように、スキャンフリップフロップＳＦＦ５およびＳＦＦ６、欠陥判定回路２、選択回路３、ＡＮＤ回路４および５で構成される回路ブロックを複数設ける。各回路ブロックに属する欠陥判定回路２には、対応する欠陥領域特定データがそれぞれ入力される。
また、選択回路７は、入力信号数を拡張して、上記回路ブロックに属するスキャンフリップフロップＳＦＦ５の保持データか、もしくは、メモリ部１の読み出しデータＤＯ［７：０］の何れか１つを選択出力できるようにする。この選択は、各回路ブロックのスキャンフリップフロップＳＦＦ６より出力される信号に基づいて行う。すなわち、ある回路ブロックのスキャンフリップフロップＳＦＦ６から値‘１’の信号が出力される場合には、この回路ブロックのスキャンフリップフロップＳＦＦ５に保持されるデータを選択して出力し、全ての回路ブロックのスキャンフリップフロップＳＦＦ６が値‘０’を出力する場合には、メモリ部１の読み出しデータＤＯ［７：０］を選択して出力する。
例えば上記のような構成により、スキャンフリップフロップを使って複数アドレスの欠陥救済を行うことが可能になる。
【００７４】
上述した実施形態では、欠陥特定用データを格納するための記憶回路としてヒューズ回路を用いる例を挙げているが、これに限らず、他の種々の不揮発性メモリを用いても良い。また、半導体集積回路の内部に設けた記憶回路に欠陥特定用データを格納するのではなく、例えば、半導体集積回路の外部の記憶装置から必要な欠陥特定用データをロードする構成としても良い。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施形態に係る半導体集積回路の構成例を示す図である。
【図２】シリアルロード回路および選択回路の構成の一例を示す図である。
【図３】本発明の第１の変形例を示す図である。
【図４】本発明の第２の変形例を示す図である。
【図５】一般的な半導体メモリの欠陥救済方法を説明するための図である。
【図６】冗長メモリセルアレイの一例を示す図である。
【図７】他の一般的な半導体メモリの欠陥救済方法を説明するための図である。
【符号の説明】
【００７６】
１…メモリ部、２…欠陥判定回路、３，７，９…選択回路、４，５…ＡＮＤ回路、６…ＯＲ回路、８…シリアルロード回路、１０…ヒューズ回路、１１…レジスタ、１２…冗長メモリ部、１３…アクセス切り替え回路、ＳＦＦ１〜ＳＦＦ１１…スキャンフリップフロップ、ＬＧ１，ＬＧ２…ロジック回路
【図１】
2006059415.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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