(57)【要約】【課題】  高い電圧のストレスを印加せずに、微細化されたトランジスタを有する半導体装置の初期不良を適切に取り除くことができる半導体装置のバーンイン方法を提供する。【解決手段】  半導体装置にバーンイン信号を入力して半導体装置をバーンインモードにするステップと、バーンインモード中、メモリセルがデータを書き込める状態にするように半導体装置に書き込み信号を入力し、ワード信号により選択されているワード線と電気的に接続されたメモリセルに、当該メモリセルと電気的に接続された一組のビット対線の一方のビット対線をアクティブ状態にし、他方のビット対線をノンアクティブ状態にすることによりデータを書き込むステップと、メモリセルからデータを読み出す状態にするように半導体装置に読み出し信号を入力し、ワード線が選択されているメモリセルに電流を流してノンアクティブ状態である他方のビット対線をアクティブ状態にし続ける。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ユニポーラトランジスタを含むメモリを有する半導体装置のバーンイン方法であって、
前記メモリが不良であるか否かを判別する間、前記ユニポーラトランジスタのソースとドレインの間に電流が流れる程度の電圧を前記ユニポーラトランジスタのゲートに印加し、前記ユニポーラトランジスタの前記ソースと前記ドレインとの間に前記電流を流すステップと、
を有する半導体装置のバーンイン方法。
【請求項２】
ユニポーラトランジスタを有するＳＲＡＭを用いて形成されているメモリセルを有する半導体装置のバーンイン方法であって、
前記メモリセルがデータを書き込みが可能な状態にするように、前記メモリセルに書き込み信号を入力し、ワード線と電気的に接続された前記メモリセルを、ワード信号の供給により選択して、前記メモリセルと電気的に接続された一組のビット対線の一方のビット対線をアクティブ状態にし、他方のビット対線をノンアクティブ状態にすることによりデータを書き込むステップと、
前記メモリが不良であるか否かを判別する間、前記メモリセルから前記データを読み出し可能な状態にするように、前記メモリセルに読み込み信号を入力し、前記ワード線が選択されている前記メモリセルに電流を流すべく、前記ノンアクティブ状態である前記他方のビット対線をアクティブ状態にし続けるステップと、
を有する半導体装置のバーンイン方法。
【請求項３】
請求項２に記載の半導体装置のバーンイン方法であって、
前記他方のビット対線をアクティブ状態にするステップが終了した後、前記メモリセルがデータを書き込みが可能な状態にするように、前記メモリセルに書き込み信号を入力し、前記一方のビット対線をノンアクティブ状態にし、前記他方のビット対線をアクティブ状態にして、前記メモリセルにデータの書き込みをするステップと、
前記メモリが不良であるか否かを判別する間、前記メモリセルから前記データを読み出し可能な状態にするように、前記メモリセルに読み込み信号を入力し、前記ワード線が選択されている前記メモリセルに電流を流すべく、前記ノンアクティブ状態である前記一方のビット対線をアクティブ状態にするステップと、
を有する半導体装置のバーンイン方法。
【請求項４】
請求項２に記載の半導体装置のバーンイン方法であって、
前記データを書き込むステップでは、前記半導体装置が有する全てのメモリセルにデータを書き込む半導体装置のバーンイン方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化が進むＳＲＡＭ等の半導体装置の初期不良を適切に取り除くためのバーンイン方法に関する。
【背景技術】
【０００２】
上記のバーンイン方法では、例えば、特許文献１に開示されているように、半導体装置等を、通常の動作条件よりも厳しい条件である高い温度や高い電圧で動作させることにより、当該半導体装置等に強いストレスを与え、これにより、初期故障を短時間で発生させ、故障した半導体装置等を出荷される前に取り除く。
【０００３】
【特許文献１】特開２００１−３７３４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のバーンイン方法では、印加される高い電圧如何により、例えば、微細化されたＳＲＡＭが有している薄膜化されたゲート絶縁膜が簡単に絶縁破壊されてしまう。すなわち、正常な製品まで、バーンインにより破壊されてしまう問題があった。
【０００５】
本発明の目的は、高い電圧のストレスを印加せずに、微細化されたトランジスタを有する半導体装置の初期不良を適切に取り除くことができる半導体装置のバーンイン方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、ユニポーラトランジスタを含むメモリを有する半導体装置のバーンイン方法であって、前記メモリが不良であるか否かを判別する間、前記ユニポーラトランジスタのソースとドレインの間に電流が流れる程度の電圧を前記ユニポーラトランジスタのゲートに印加し、前記ユニポーラトランジスタの前記ソースと前記ドレインとの間に前記電流を流すステップと、を有することを要旨とする。
【０００７】
本発明に係る半導体装置のバーンイン方法によれば、従来の高い電圧を印加する電圧加速によるバーンイン方法とは異なり、前記メモリセルが不良であるか否かを判別する間、当該ユニポーラトランジスタのソースとドレインとの間に電流が流れる程度の電圧をかけることから、当該ユニポーラトランジスタのゲート絶縁膜を破壊することなく当該ユニポーラトランジスタに電流を流し続けることができる。したがって、半導体装置に従来の電圧加速によるバーンイン方法の代わりに、電流密度加速によるバーンイン検査ができる。なお、メモリは当該メモリと接続されている電気配線を含むものとする。
【０００８】
また、本発明は、ユニポーラトランジスタを有するＳＲＡＭを用いて形成されているメモリセルを有する半導体装置のバーンイン方法であって、前記メモリセルがデータを書き込みが可能な状態にするように、前記メモリセルに書き込み信号を入力し、ワード線と電気的に接続された前記メモリセルを、ワード信号の供給により選択して、前記メモリセルと電気的に接続された一組のビット対線の一方のビット対線をアクティブ状態にし、他方のビット対線をノンアクティブ状態にすることによりデータを書き込むステップと、前記メモリが不良であるか否かを判別する間、前記メモリセルから前記データを読み出し可能な状態にするように、前記メモリセルに読み込み信号を入力し、前記ワード線が選択されている前記メモリセルに電流を流すべく、前記ノンアクティブ状態である前記他方のビット対線をアクティブ状態にし続けるステップと、を有することを要旨とする。
【０００９】
本発明に係る半導体装置のバーンイン方法によれば、上記のように半導体装置を動作させることにより、前記メモリセルが不良であるか否かを判別する間、ノンアクティブ状態であった他方のビット対線をアクティブ状態にし続けることから、他方のビット対線と接続されているユニポーラトランジスタを有するＳＲＡＭを用いて形成されたメモリセルに電流を流し続けることができる。なお、メモリセルは、当該メモリセルと接続されている電気配線を含むものとする。
【００１０】
また、本発明は、上記に記載の半導体装置のバーンイン方法であって、前記他方のビット対線をアクティブ状態にするステップが終了した後、前記メモリセルがデータを書き込みが可能な状態にするように、前記メモリセルに書き込み信号を入力し、前記一方のビット対線をノンアクティブ状態にし、前記他方のビット対線をアクティブ状態にして、前記メモリセルにデータの書き込みをするステップと、前記メモリが不良であるか否かを判別する間、前記メモリセルから前記データを読み出し可能な状態にするように、前記メモリセルに読み込み信号を入力し、前記ワード線が選択されている前記メモリセルに電流を流すべく、前記ノンアクティブ状態である前記一方のビット対線をアクティブ状態にするステップと、を有することを要旨とする。
【００１１】
本発明に係る半導体装置のバーンイン方法によれば、ＳＲＡＭが有する主要なユニポーラトランジスタに電流を流すことができる。
【００１２】
また、本発明は、上記に記載の半導体装置のバーンイン方法であって、前記データを書き込むステップでは、前記半導体装置が有する全てのメモリセルにデータを書き込むことを要旨とする。
【００１３】
本発明に係る半導体装置のバーンイン方法によれば、当該半導体装置が有するすべてのメモリセルを一括してバーンイン方法を用いた検査をすることができる。
【発明を実施するための最良の形態】
【００１４】
本発明に係る半導体装置のバーンイン方法の実施形態を図１〜３を参照して説明する。半導体装置の例として、ＳＲＡＭ（Static Randam Access Memory）を挙げて説明する。
【００１５】
上記のＳＲＡＭを構成している、上記の各トランジスタにおいては、ゲート長を短縮化する等の微細化が行われている。この微細化に伴い、これらの上記のトランジスタは、低消費電力で駆動させたい等の電気的特性の要請から、ゲート絶縁膜を薄膜化させる。このため、高電圧が印加されると、上記のトランジスタのゲート絶縁膜が破壊される可能性が高くなる。
【００１６】
図１は、本実施形態に係るＳＲＡＭチップ１０００の構成の概略を示すブロック図である。この図に示すように、ＳＲＡＭチップ１０００は、アドレス入力回路１００、データ入力回路２００、データ出力回路３００、制御回路４００、行レコーダ５５０、列レコーダ５７０、ライトドライバ２５０、メモリセルアレイ５００、センスアンプ３５０、および多数の端子６０１〜６０８を備えて構成される。
【００１７】
メモリセルアレイ５００には、例えば１６メガビットのメモリセルが配置されている。メモリセルアレイ５００は、チップ状態で発見された不良メモリセルを置換してリペアするための冗長メモリセルを余分に備えている。
【００１８】
端子６０１〜６０８は、メタルパッドとして形成されており、殆どがパッケージング工程においてバンプやボンディングワイヤ等を介してパッケージの外部端子と接続される。これらの端子は、大まかに分類すると、アドレス信号Ａ０〜Ａ１９が入力されるアドレス入力端子６０１、Ｉ／Ｏ１〜Ｉ／Ｏ１６端子を備えデータが入出力されるデータ入出力端子６０２、モニタ端子６０３、高位電源を供給するためのＶｄｄ端子、及び低位電源としてのＧＮＤ端子を備える電源端子６０４、制御信号端子６０５〜６０８となっている。
【００１９】
制御信号端子は、クロック信号が入力されるφ端子６０５と、チップセレクト信号が入力される／ＣＳ端子６０６と、ライトイネーブル（以下「ＷＥ」という。）信号が入力される／ＷＥ端子６０７と、バーンイン検査等の試験モード信号が入力される試験モード信号入力端子であるＴＭ端子６０８とが含まれる。チップセレクト信号／ＣＳおよびＷＥ信号／ＷＥはノンアクティブ状態（以下「Ｌレベル」という。）であり、試験モード信号ＴＭはアクティブ状態（以下「Ｈレベル」という。）である。したがって、ＴＭ端子がＨレベルのとき、ＳＲＡＭチップ１０００は試験モードになり、オープンまたはＬレベルのときは通常動作モードとなる。φ端子６０５、／ＣＳ端子６０６、／ＷＥ端子６０７及びＴＭ端子６０８へ入力された制御信号は、制御回路４００へ入力される。制御回路４００は、ＳＲＡＭチップ１０００におけるデータ書き込み、データ読み出しなどの制御を行うための各種制御信号を発生させる。
【００２０】
アドレス入力部としてのアドレス入力回路１００は、入力された外部アドレス信号Ａ０〜Ａ１９に基づいて、あるいは独自に、メモリセルの一部を選択するための（内部）アドレス信号を行レコーダ５５０と列レコーダ５７０に対して出力する。
【００２１】
行レコーダ５５０は、アドレス入力回路１００から出力されたアドレス信号に基づいて行選択信号を生成する。列レコーダ５７０は、アドレス入力回路１００から出力されたアドレス信号に基づいて列デコード信号を生成する。
【００２２】
データ入力回路２００には、データ書き込み時にデータ入出力端子６０２を経由して外部データ信号が入力される。データ入力回路２００は、データ信号をライトドライバ２５０に対して出力する。
【００２３】
データ出力回路３００には、データ読み出し時にメモリセルのデータ信号をセンスアンプ３５０で増幅した信号が入力される。データ出力回路３００は、データ入出力端子６０２を介して外部へデータを出力する。
【００２４】
次に、図２を用いて、メモリセルアレイ５００の中に複数形成されているメモリセル１０を含む電気回路図について説明する。
メモリセル１０は、一組のビット対線１７ａ及び１７ｂと、ワードライン（以下「ＷＬ」という。）１６と電気的に接続されている。ビット対線１７ａ及び１７ｂは、例えば、ビット対線１７ａがＶｄｄ１８が供給されている状態、すなわちＨレベルであるならば、隣りのビット対線１７ｂは、ＧＮＤ１９と接続されている状態、すなわちＬレベルとなっている。ビット対線１７ａを「ＢＬ」と記し、ビット対線１７ｂを「／ＢＬ」と表記することとする。
【００２５】
ＢＬ１７ａ及び／ＢＬ１７ｂは、Ｖｄｄ１８と電気的に接続されている。また、Ｖｄｄ１８とＢＬ１７ａ及び／ＢＬ１７ｂとの間には、ユニポーラトランジスタの一種であるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）で形成されているｐ型のプリチャージ（以下「ＰＣ」という。）トランジスタ１４ａ及び１４ｂを有している。また、ＢＬ１７ａ及び／ＢＬ１７ｂには、カラムゲート（以下「ＣＧ］という。）２１ａ及び２１ｂが電気的に接続されている。
【００２６】
ＰＣトランジスタ１４ａ及び１４ｂのソースまたはドレインは、Ｖｄｄ１８及びＢＬ１７ａ及び／ＢＬ１７ｂと電気的に接続されている。また、ＰＣトランジスタ１４ａ及び１４ｂのゲートと、バーンイン制御回路２０からのＰＣ信号を伝えるＰＣ配線１５と電気的に接続されている。
【００２７】
ここで、バーンイン制御回路２０とは、メモリセルアレイ５００にクロック信号、テストモード信号としてのバーンイン信号を入力する回路のことである。バーンイン制御回路２０とは、具体的には、φ端子６０５、／ＷＥ端子６０７、ＴＭ端子６０８等から制御回路４００、アドレス入力回路１００、行レコーダ５５０、列レコーダ５７０、ライトドライバ２５０、センスアンプ３５０等、ＰＣ信号が伝達する経路にある回路等を含む。
【００２８】
バーンイン制御回路２０は、ＰＣトランジスタ１４ａ及び１４ｂをＨレベルか、またはＬレベルにするかを命令するＰＣ信号を形成している。ＰＣ信号がＨレベルのときは、ＰＣトランジスタ１４ａまたは１４ｂのゲートは開かず、ＢＬ１７ａまたは／ＢＬ１７ｂにＶｄｄ１８が供給されない。一方、ＰＣ信号がＬレベルのときは、ＰＣトランジスタ１４ａまたは１４ｂのゲートは開き、ＢＬ１７ａまたは／ＢＬ１７ｂにＶｄｄ１８が供給される。
【００２９】
メモリセル１０は、６つのユニポーラトランジスタの一種であるＭＩＳＦＥＴを有するＳＲＡＭで形成されており、ｎ型の転送トランジスタ１１ａと１１ｂ、ｎ型の駆動トランジスタ１２ａと１２ｂ、及びｐ型の負荷トランジスタ１３ａと１３ｂで構成されている。駆動トランジスタ１２ａ及び１２ｂと、負荷トランジスタ１３ａ及び１３ｂとは、フリップフロップ回路となるように電気的に接続されている。上記の駆動トランジスタ１２ａ及び１２ｂと、負荷トランジスタ１３ａと１３ｂとで構成されているフリップフロップ回路部１０ａでは、負荷トランジスタ１３ａ及び１３ｂのソースまたはドレイン側とＶｄｄ１８が電気的に接続され、駆動トランジスタ１２ａ及び１２ｂのソースまたはドレイン側は、ＧＮＤ１９と電気的に接続されている。
【００３０】
転送トランジスタ１１ａ及び１１ｂのゲートは、ＷＬ１６と電気的に接続されて、また、ソースまたはドレインの一方は、ＢＬ１７ａ、／ＢＬ１７ｂと、もう一方は、駆動トランジスタ１２ａ及び１２ｂと、負荷トランジスタ１３ａ及び１３ｂとで構成されているフリップフロップ回路部１０ａと電気的に接続されている。
【００３１】
次に、半導体装置のバーンイン方法について図３を用いて説明する。
図３は、ＳＲＡＭチップに入力される各信号との関係を示すタイムチャートである。
ＳＲＡＭチップ１０００に、テスタ等の外部の装置からＴＭ端子６０８を介して、Ｈレベルのバーンイン信号を入力すると、制御回路４００等を経て、バーンイン制御回路２０にＨレベルのバーンイン信号が入力される。このバーンイン信号を受けると、ＳＲＡＭチップ１０００はバーンインモードとなり、ＷＥ信号をＬレベルにし、ライト動作に入る。バーンインモードのライト動作のときは、メモリセルアレイ５００が有する全てのメモリセル１０をアドレス信号により選択し、「０」または「１」の同じデータをメモリセル１０に書き込む。このとき、例えば、ＢＬ１７ａをＨレベルにし、／ＢＬ１７ｂをＬレベルに選択する。また、全てのメモリセル１０におけるＷＬ１６に電圧を印加するかどうかを決定するＷＬ信号をＨレベルにする。このとき、ＰＣ信号はＨレベルであり、ｐ型のＰＣトランジスタ１４ａ及び１４ｂのゲートは閉じた状態になっている。
【００３２】
なお、上記のように、バーンインモードのときに、全てのメモリセル１０を選択せず、任意のメモリセル１０を選択してデータを書き込んでもよい。
【００３３】
ここで、メモリセル１０にデータを書き込む動作について説明する。まず、ＢＬ１７ａにＶｄｄ１８を印加してＨレベルにし、一方、／ＢＬ１７ｂをＧＮＤ１９と電気的に接続する等して、Ｌレベルにする。ＷＬ１６は、Ｈレベルに選択されているので、ｎ型の転送トランジスタ１１ａ及び１１ｂのゲートが開き、ソース／ドレイン間に電流が流れる。したがって、ＨレベルであるＢＬ１７ａと電気的に接続されている転送トランジスタ１１ａには、電圧が印加され、フリップフロップ回路部１０ａにおいて、駆動トランジスタ１２ｂのゲートは開き、一方、負荷トランジスタ１３ｂのゲートは閉じる。また、Ｌレベルの／ＢＬ１７ｂと電気的に接続されている転送トランジスタ１１ｂには、電圧が印加されないため、駆動トランジスタ１２ａのゲートは閉じ、一方、負荷トランジスタ１３ａのゲートが開く。
【００３４】
したがって、駆動トランジスタ１２ａ及び負荷トランジスタ１３ａで構成されている左ノード部２２ａには、データ「Ｈ」が書き込まれ、一方、駆動トランジスタ１２ｂ及び負荷トランジスタ１３ｂで構成されている右ノード部２２ｂには、データ「Ｌ」が書き込まれる。このようにして、まず、通常のライト動作により、メモリセル１０にデータを書き込む。書き込み動作が終了した後、ＷＬ信号をＬレベルにし、ＷＬ１６への電圧の印加を終了する。
【００３５】
次に、ＷＥ信号をＨレベルからＬレベルにして、ライト動作を終了させ、リード動作を開始する。リード動作のとき、バーンイン信号は、ライト動作時に引き続きＨレベルとしている。ＷＬ信号はＬレベルから、再びＨレベルとし、ＷＬ１６に電圧を供給する。
【００３６】
また、ＷＥ信号がＨレベルになったことに応答し、ＰＣ信号をＨレベルからＬレベルにする。このとき、ＰＣ信号を、所望のリードサイクル期間だけＬレベルにする。ＰＣ信号がＬレベルになると、ＰＣトランジスタ１４ａ及び１４ｂのゲートが開く。したがって、ＢＬ１７ａ及び／ＢＬ１７ｂにＶｄｄ１８により、電圧が印加される。このとき、ＢＬ１７ａはライト時には、すでにＶｄｄ１８が印加されているので、左ノード部２２ａにおける駆動トランジスタ１２ａ及び負荷トランジスタ１３ａについては、特に変化はない。
【００３７】
一方、／ＢＬ１７ｂと接続されている右ノード部２２ｂ側には、新たにＶｄｄ１８が印加されることにより、Ｖｄｄ１８からＧＮＤ１９へ電流が流れる電流経路ができる。すなわち、／ＢＬ１７ｂにおいて、ＰＣ信号によりＰＣトランジスタ１４ｂのゲートが開いており、右ノード部２２ｂと電気的に接続されている転送トランジスタ１１ｂも、ＷＬ信号がＨレベルであることから、ＷＬ１６に電圧が供給された状態であることにより、ゲートが開いており、右ノード部２２ｂの駆動トランジスタ１２ｂもライト動作のときに、ゲートが開いた状態になっている。
【００３８】
これにより、図３のＰＣ信号が通常モードのときの、ＰＣ信号をある短い期間だけＬレベルにして、上記の電流経路をその期間だけ確保するだけの場合とは違い、Ｖｄｄ１８からＧＮＤ１９までの間のトランジスタのゲートが開いた状態になっている。すなわち、／ＢＬ１７ｂにおいて、Ｖｄｄ１８、ＰＣトランジスタ１４ｂ、転送トランジスタ１１ｂ及び駆動トランジスタ１２ｂを経て、ＧＮＤ１９まで、フリップフロップ回路部１０ａの左ノード部２２ａ側の駆動電流側から電流が流れる。このことから、ＰＣ信号をＨレベルして、ＰＣトランジスタ１４ｂのゲートを閉じない限り、電流を流し続けることができる。
【００３９】
本実施形態では、ライト動作時のほぼ全ての期間にわたり、ＰＣ信号をＬレベルにしているので、その期間中、ＰＣトランジスタ１４ｂは／ＢＬ１７ｂをＨレベルにするように動作することにより、電流が上記の経路で流れ続ける。
【００４０】
バーンイン方法によるＳＲＡＭチップ１０００の検査をする場合、通常の電圧印加による方法では、上記のトランジスタを、通常駆動させる電圧、例えば３．３Ｖとした場合、この電圧よりも高い電圧、例えば５Ｖの電圧を印加すると、正常なトランジスタを破壊する可能性が高くなり、その結果、初期不良と判定されるＳＲＡＭチップ１０００の個数が増大する可能性が高い。
【００４１】
しかし、上記のような従来の高い電圧を印加する電圧加速によるバーンイン方法とは異なり、不良となるメモリセル１０を判別するのに十分な期間、ＰＣ信号をＬレベルにすることにより、特に初期不良が起こりやすい転送トランジスタ１１ｂ、駆動トランジスタ１２ｂのソースとドレインとの間に、通常の使用電圧程度のＶｄｄ１８、例えば３．３Ｖ程度をかけることで、転送トランジスタ１１ｂ、駆動トランジスタ１２ｂのゲート絶縁膜を破壊することなく、バーンイン方法によるＳＲＡＭチップ１０００の検査ができる。また、本実施形態では、上記のように、従来の電圧ストレスによるバーンイン方法ではなく、電流ストレスによるバーンイン方法であるから、上記のトランジスタと電気的に接続されている電気配線やその他の電気配線における通電により生じるエレクトロマイグレーションによる初期不良を、より的確に除去することができる。
【００４２】
上記の一連のバーンイン方法が終了した後、今度はフリップフロップ回路部１０ａの右ノード部２２ｂ側にある、転送トランジスタ１１ａ、駆動トランジスタ１２ａの検査を行う。そのため、再びＳＲＡＭチップ１０００をバーンインモードにして、メモリセル１０にデータを書き込む。このとき、ＢＬ１７ａをＬレベルにし、／ＢＬ１７ｂをＨレベルにする。後の動作は、上記の方法と同様にする。これにより、右ノード部２２ｂ側の転送トランジスタ１１ａ、駆動トランジスタ１２ａのバーンイン方法による検査ができる。
したがって、メモリセル１０を構成する主要な各トランジスタを、電流ストレスによるバーンイン方法による検査をすることができる。
【図面の簡単な説明】
【００４３】
【図１】本実施形態におけるＳＲＡＭチップの概略を示す電気ブロック図。
【図２】メモリセルの構成を示す電気回路図。
【図３】ＳＲＡＭチップに入力される各信号との関係を示すタイムチャート。
【符号の説明】
【００４４】
１０…メモリセル、１１ａ、１１ｂ…転送トランジスタ、１２ａ、１２ｂ…駆動トランジスタ、１３ａ、１３ｂ…負荷トランジスタ、１４ａ、１４ｂ…プリチャージトランジスタ、１５…ＰＣ配線、１６…ワードライン、１７ａ、１７ｂ…ビット対線、１８…Ｖｄｄ、１９…ＧＮＤ、２０…バーンイン制御回路、２１ａ、２１ｂ…カラムゲート、２２ａ…左ノード部、２２ｂ…右ノード部、１００…アドレス入力回路、２００…データ入力回路、２５０…ライトドライバ、３００…データ出力回路、３５０…センスアンプ、４００…制御回路、５００…メモリセルアレイ、５５０…行レコーダ、５７０…列レコーダ、６０１…アドレス入力端子、６０２…データ入出力端子、６０３…モニタ端子、６０４…電源端子、６０５…クロック端子、６０６…チップセレクト端子、６０７…ライトイネーブル端子、６０８…テストモード端子、１０００…ＳＲＡＭチップ。
【図１】
2006236426.tif 000003
【図２】
2006236426.tif 000004
【図３】
2006236426.tif 000005