(57)【要約】【課題】  従来の半導体装置の製造方法では、オフセット領域にドレイン拡散層を位置精度良く形成し難いという問題があった。【解決手段】  本発明の半導体装置の製造方法では、エピタキシャル層５上面にシリコン酸化膜１２、ポリシリコン膜１３及びシリコン窒化膜１４を堆積する。ポリシリコン膜１３及びシリコン窒化膜１４にＬＯＣＯＳ酸化膜２２を形成するための開口部２１を形成する。そして、該開口部２１を用いて、自己整合技術によりＰ型の拡散層１８をイオン注入により形成する。その後、開口部２１にＬＯＣＯＳ酸化膜２２を形成する。この製造方法により、オフセット領域にドレイン領域として用いるＰ型の拡散層を位置精度良く形成できる。【選択図】  図４
2006128640.tif 000002
【特許請求の範囲】
【請求項１】
半導体層表面から第１のドレイン拡散層を形成した後、前記半導体層表面に絶縁層を形成し、前記半導体層にフィールド酸化膜が形成される領域に開口部が設けられるように、前記絶縁層を選択的に除去する工程と、
前記開口部を用いて自己整合技術により前記第１のドレイン拡散層表面から第２のドレイン拡散層を形成した後、前記半導体層にフィールド酸化膜を形成する工程と、
前記絶縁層の一部を除去した後、前記半導体層上面にゲート電極を形成し、前記ゲート電極下方の前記半導体層にバックゲート拡散層及びソース拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記バックゲート拡散層を形成する工程では、前記フィールド酸化膜の段差を位置合わせマークとして形成された前記ゲート電極を用いて、自己整合技術により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁層を選択的に除去する工程では、前記半導体層表面にゲート酸化膜、第１のシリコン膜及びシリコン窒化膜を、順次、堆積した後、前記第１のシリコン膜及び前記シリコン窒化膜を前記フィールド酸化膜の形成領域に合わせて除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記絶縁層の一部を除去する工程では、前記フィールド酸化膜を形成した後、前記シリコン窒化膜を除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を形成する工程では、前記シリコン窒化膜を除去した後、前記半導体層上面に第２のシリコン膜を堆積し、前記フィールド酸化膜の段差を位置合わせマークとして用いることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
半導体層と、
フィールド酸化膜と、
ゲート電極と、
ゲート酸化膜と、
一導電型の第１のドレイン拡散層と、
一導電型の第２のドレイン拡散層と、
逆導電型のバックゲート拡散層と、
一導電型のソース拡散層とを備え、
前記フィールド酸化膜は前記半導体層表面に形成され、
前記ゲート電極は前記ゲート電極の一端が前記ゲート酸化膜を介して前記半導体層表面上に有り、
前記ゲート酸化膜は前記ゲート電極と前記半導体層表面に挟まれ、
前記ゲート電極は前記フィールド酸化膜の一端上に形成され、
前記ゲート電極の他端が前記フィールド酸化膜に有るように形成され、
前記第１のドレイン拡散層は前記フィールド酸化膜の他端に形成され、
前記第２のドレイン拡散層は前記フィールド酸化膜に重なるように形成され、
前記バックゲート拡散層はゲート電極の下に形成され、
前記ソース拡散層は前記ゲート電極の一端に前記ゲート電極の下まで
延在して形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＮ時の抵抗値の低減を実現するため、オフセット領域にドレイン領域を形成する技術に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法では、Ｐ型のシリコン基板を準備し、基板表面にオフセットドレイン領域を形成するためのイオン注入マスクを形成する。所望の条件により不純物をイオン注入した後、イオン注入マスクを除去する。そして、熱処理工程により、不純物を拡散させ、オフセットドレイン領域を形成する。その後、基板上面にフィールド酸化膜を形成するための、酸化膜及び窒化シリコン膜を積層する。そして、フィールド酸化膜を形成する際の開口部を形成するように、窒化シリコン膜をパターニングする。熱酸化法により、フィールド酸化膜を形成し、酸化膜及び窒化シリコン膜を除去する製法がある（例えば、特許文献１参照。）。
【０００３】
従来の半導体装置の製造方法では、二重拡散構造で形成するドレイン領域において、先ず、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜を形成する。このとき、ドレイン領域側に位置するＬＯＣＯＳ酸化膜のバーズビーク形状を緩やかな傾斜で、かつ、大きく形成する。そして、ＬＯＣＯＳ酸化膜のバーズビーク形状を利用し、ＬＯＣＯＳ酸化膜上面から不純物を高加速度電圧でイオン注入し、拡散する。この製造方法により、ドレイン領域の、深く拡散する低濃度拡散層を形成する。その後、ＬＯＣＯＳ酸化膜を用い自己整合技術により、低濃度拡散層表面から不純物をイオン注入し、ドレイン領域の高濃度拡散層を形成する製法がある（例えば、特許文献２参照。）。
【特許文献１】特開２００３−２０４０６２号公報（第５−６頁、第３−７図）
【特許文献２】特開２００３−３０９２５８号公報（第８−１０頁、第５−９図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来の半導体装置の製造方法では、シリコン基板上面にオフセットドレイン領域を形成するためのイオン注入マスクを形成する。オフセットドレイン領域を形成した後、該イオン注入マスクを除去し、フィールド酸化膜を形成するための酸化膜及び窒化シリコン膜を積層する。そして、窒化シリコン膜をパターニングし、フィールド酸化膜を形成した後、酸化膜及び窒化シリコン膜を除去する。この製造方法により、オフセットドレイン領域を形成する際のマスクとフィールド酸化膜を形成するためのマスクとを、それぞれ形成する。そのため、それぞれの工程でのマスクずれの発生により、オフセットドレイン領域とフィールド酸化膜との位置合わせ精度が悪くなる。そして、所望の耐圧特性や所望のＯＮ時における抵抗値を実現し難いという問題がある。
【０００５】
また、オフセットドレイン領域を形成する際のマスクとフィールド酸化膜を形成するためのマスクとを、それぞれ別のマスクとして形成する。この製造方法により、マスク枚数及び製造工程が増え製造コストが掛かるという問題がある。
【０００６】
また、従来の半導体装置の製造方法では、エピタキシャル層表面にＬＯＣＯＳ酸化膜を形成するためのシリコン酸化膜及びシリコン窒化膜を形成する。ＬＯＣＯＳ酸化膜を形成する領域のシリコン酸化膜及びシリコン窒化膜を選択的に形成する。そして、ＬＯＣＯＳ酸化膜を形成した後、該ＬＯＣＯＳ酸化膜のバーズビーク上面からイオン注入により、ドレイン領域を形成する。そのため、ＬＯＣＯＳ酸化膜形成時のマスクずれやバーズビーク部の膜厚、形状等により、ドレイン領域の形成領域にずれが生じ、位置合わせ精度が悪いという問題がある。
【０００７】
また、ドレイン領域が、ソース領域と重畳して形成されるバックゲート領域の近傍まで形成されると、耐圧特性が劣化する問題が発生する。一方、ドレイン領域が、該バックゲート領域から遠方へと形成されると、ＯＮ時の抵抗値が増大する問題が発生する。つまり、ドレイン領域は、耐圧特性やＯＮ時の抵抗値等が考慮され、精度良く形成される必要がある。しかしながら、上述の如く、ドレイン領域位置合わせ精度が悪いために、所望の耐圧特性や所望のＯＮ時における抵抗値を実現し難いという問題がある。
【課題を解決するための手段】
【０００８】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層表面から第１のドレイン拡散層を形成した後、前記半導体層表面に絶縁層を形成し、前記半導体層のフィールド酸化膜が形成される領域に開口部が設けられるように、前記絶縁層を選択的に除去する工程と、前記開口部を用いて自己整合技術により前記第１のドレイン拡散層表面から第２の拡散層を形成した後、前記半導体層にフィールド酸化膜を形成する工程と、前記絶縁層の一部を除去した後、前記半導体層上面にゲート電極を形成し、前記ゲート電極下方の前記半導体層にバックゲート拡散層及びソース拡散層を形成する工程とを有することを特徴とする。従って、本発明では、フィールド酸化膜を形成するためにパターニングした絶縁層を用いて、自己整合技術により第２のドレイン拡散層を形成する。この製造方法により、オフセット領域に第２のドレイン拡散層を位置精度良く形成することができる。
【０００９】
また、本発明の半導体装置の製造方法では、前記バックゲート拡散層を形成する工程では、前記フィールド酸化膜の段差を位置合わせマークとして形成された前記ゲート電極を用いて、自己整合技術により形成することを特徴とする。従って、本発明では、ゲート電極を用いて自己整合技術によりバックゲート拡散層を形成する。この製造方法により、第２のドレイン拡散層とバックゲート拡散層とを位置精度良く配置でき、所望の耐圧特性や所望のＯＮ時における抵抗値を実現できる。
【００１０】
また、本発明の半導体装置の製造方法では、前記絶縁層を選択的に除去する工程では、前記半導体層表面にゲート酸化膜、第１のシリコン膜及びシリコン窒化膜を、順次、堆積した後、前記第１のシリコン膜及び前記シリコン窒化膜を前記フィールド酸化膜の形成領域に合わせて除去することを特徴とする。従って、本発明では、ゲート酸化膜、ゲート電極として用いる第１のシリコン膜をフィールド酸化膜形成時のマスクとして用いる。この製造方法により、製造工程を簡略化することができ、製造コストを抑制することができる。
【００１１】
また、本発明の半導体装置の製造方法では、前記絶縁層の一部を除去する工程では、前記フィールド酸化膜を形成した後、前記シリコン窒化膜を除去することを特徴とする。従って、本発明では、ゲート酸化膜をシリコン膜で被覆した状態でフィールド酸化膜を形成する。そして、該シリコン膜を用いてゲート電極を形成する。この製造方法により、フィールド酸化膜を形成する前に堆積されたゲート酸化膜が、所望の膜厚以上に成長することを防止できる。
【００１２】
また、本発明の半導体装置の製造方法では、前記ゲート電極を形成する工程では、前記シリコン窒化膜を除去した後、前記半導体層上面に第２のシリコン膜を堆積し、前記フィールド酸化膜の段差を位置合わせマークとして用いることを特徴とする。従って、本発明では、第２のドレイン拡散層に対してゲート電極を位置精度良く形成できる。そして、ゲート電極を用いて自己整合技術により形成されるバックゲート拡散層を第２のドレイン拡散層に対して位置精度良く形成できる。
【００１３】
また、本発明の半導体装置は、半導体層と、フィールド酸化膜と、ゲート電極と、ゲート酸化膜と、一導電型の第１のドレイン拡散層と、一導電型の第２のドレイン拡散層と、逆導電型のバックゲート拡散層と、一導電型のソース拡散層とを備え、前記フィールド酸化膜は前記半導体層表面に形成され、前記ゲート電極は前記ゲート電極の一端が前記ゲート酸化膜を介して前記半導体層表面上に有り、前記ゲート酸化膜は前記ゲート電極と前記半導体層表面に挟まれ、前記ゲート電極は前記フィールド酸化膜の一端上に形成され、前記ゲート電極の他端が前記フィールド酸化膜に有るように形成され、前記第１のドレイン拡散層は前記フィールド酸化膜の他端に形成され、前記第２のドレイン拡散層は前記フィールド酸化膜に重なるように形成され、前記バックゲート拡散層はゲート電極の下に形成され、前記ソース拡散層は前記ゲート電極の一端に前記ゲート電極の下まで延在して形成されることを特徴とする半導体装置である。
【発明の効果】
【００１４】
本発明では、フィールド酸化膜を形成するマスクとして用いられる絶縁層を用いて、オフセット領域にドレイン拡散層を形成する。この製造方法により、オフセット領域にドレイン拡散層を位置精度良く形成することができる。そして、所望の耐圧特性や所望のＯＮ時における抵抗値を実現できる。
【００１５】
また、本発明では、フィールド酸化膜の段差を利用して、ゲート電極をパターニングする。そして、該ゲート電極の他端を用い、バックゲート拡散層を自己整合技術により形成する。この製造方法により、ドレイン拡散層とバックゲート拡散層とを位置精度良く配置でき、所望の耐圧特性や所望のＯＮ時における抵抗値を実現できる。
【００１６】
また、本発明では、ゲート酸化膜、ゲート電極として用いるシリコン膜をフィールド酸化膜形成時の絶縁層として用いる。その後、ゲート酸化膜及びシリコン膜を用い、ゲート電極を形成する。この製造方法により、製造工程を簡略化することができ、また、製造コストを抑制することができる。
【００１７】
また、本発明では、半導体層表面にゲート酸化膜を堆積した後、ゲート電極として用いるシリコン膜でゲート酸化膜を被覆する。その後、シリコン膜上面に、更に、シリコン膜を堆積し、ゲート電極が所望の膜厚となるようにする。この製造方法により、ゲート酸化膜が余分に成長することを防ぎ、ゲート酸化膜の膜厚を所望の厚さに維持することができる。
また、ソース拡散層が前記ゲート電極の一端に前記ゲート電極の下まで延在して形成されることでソース・ドレイン間でリークを起こしにくくすることができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１から図９を参照し、詳細に説明する。
【００１９】
図１から図９は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された素子形成領域に、例えば、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを形成する場合に関し説明する。しかしながら、この組み合わせの場合に限定するものではなく、例えば、その他の素子形成領域に、ＮＰＮ型のトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
【００２０】
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の埋込拡散層２、３を形成する。次に、基板１の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の埋込拡散層４を形成する。その後、基板１をエピタキシャル成長装置のサセプタ上に配置する。
【００２１】
次に、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度のエピタキシャル層５を成長させる。そして、エピタキシャル層５の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層６を形成する。Ｐ型の拡散層６はＮ型の埋込拡散層３とその一部が重畳するように拡散される。そして、Ｐ型の拡散層６は、Ｐチャネル型ＭＯＳトランジスタのドレイン領域として用いられる。
【００２２】
尚、本実施の形態での基板１及びエピタキシャル層５が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層５が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。また、本実施の形態でのＰ型の拡散層６が本発明の「第１のドレイン拡散層」に対応する。
【００２３】
次に、図２に示す如く、エピタキシャル層５の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層７を形成する。また、エピタキシャル層５の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層８を形成する。そして、Ｐ型の埋込拡散層４と拡散層８とが連結することで、分離領域９が形成される。上述したように、分離領域９により、基板１及びエピタキシャル層５は、複数の素子形成領域に区分される。本実施の形態では、第１の素子形成領域１０にＮチャネル型ＭＯＳトランジスタが形成され、第２の素子形成領域１１にＰチャネル型ＭＯＳトランジスタが形成される。
【００２４】
その後、エピタキシャル層５表面に、例えば、１５０〜３５０Å程度のシリコン酸化膜１２を堆積する。そして、シリコン酸化膜１２上面にポリシリコン膜１３、シリコン窒化膜１４を、順次、堆積する。
【００２５】
尚、本実施の形態でのシリコン酸化膜１２、ポリシリコン膜１３及びシリコン窒化膜１４が本発明の「絶縁層」に対応する。また、本実施の形態でのポリシリコン膜１３が本発明の「第１のシリコン膜」に対応する。本発明の「第１のシリコン膜」としては、ゲート電極を構成する膜であれば良い。
【００２６】
次に、図３に示す如く、ＬＯＣＯＳ酸化膜２２（図５参照）を形成する部分に開口部が設けられるように、ポリシリコン膜１３及びシリコン窒化膜１４を選択的に除去する。このとき、図示していないが、スクライブライン領域には、Ｎ型の埋込拡散層２形成時に、基板１表面に段差が形成される。そして、この段差をアライメントマークとして利用し、ポリシリコン膜１３及びシリコン窒化膜１４を、選択的に除去する。
【００２７】
その後、Ｎ型の拡散層１５を形成するためのフォトレジスト１６をエピタキシャル層５表面に形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１５が形成される領域上面のフォトレジスト１６に開口部１７を形成する。
【００２８】
このとき、既に、エピタキシャル層５表面に配置されているポリシリコン膜１３及びシリコン窒化膜１４の段差をアライメントマークとして利用することができる。そして、フォトレジスト１６をマスクとして、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層１５を形成する。この製造方法により、ＬＯＣＯＳ酸化膜２２の形状、例えば、バーズビークの厚み、バーズビークの形状等に左右されることなく、Ｎ型の拡散層１５を形成することができる。また、Ｎ型の拡散層１５は、ＬＯＣＯＳ酸化膜２２に対して位置精度良く形成することができる。
【００２９】
尚、本実施の形態でのＬＯＣＯＳ酸化膜２２が本発明の「フィールド酸化膜」に対応するが、ＬＯＣＯＳ法により形成する場合に限定するものではない。本発明の「フィールド酸化膜」は、厚い熱酸化膜を形成できる製造方法により形成される場合でも良い。
【００３０】
次に、図４に示す如く、フォトレジスト１６を除去した後、Ｐ型の拡散層１８を形成するためのフォトレジスト１９をエピタキシャル層５表面に形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層１８が形成される領域上面のフォトレジスト１９に開口部２０を形成する。そして、フォトレジスト１９をマスクとして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層１８を形成する。
【００３１】
このとき、フォトレジスト１９の開口部２０の内側には、ポリシリコン膜１３及びシリコン窒化膜１４の開口部２１が形成されている。そして、開口部２１を用いて自己整合技術によりイオン注入を行うことで、Ｐ型の拡散層１８をＬＯＣＯＳ酸化膜２２に対して、位置精度良く形成できる。
【００３２】
尚、本実施の形態でのＰ型の拡散層１８が本発明の「第２のドレイン拡散層」に対応する。
【００３３】
次に、図５に示す如く、ポリシリコン膜１３及びシリコン窒化膜１４をマスクとして用い、シリコン酸化膜１２上から、例えば、８００〜１２００℃程度でスチーム酸化により、酸化膜付けを行う。同時に、基板１全体に熱処理を与えＬＯＣＯＳ酸化膜２２を形成する。このとき、ポリシリコン膜１３及びシリコン窒化膜１４が形成された部分の一部には、バーズビークが形成される。尚、ＬＯＣＯＳ酸化膜２２の平坦部では、例えば、厚さ３０００〜５０００Å程度に形成される。特に、分離領域９上では、ＬＯＣＯＳ酸化膜２２が形成されることで、より素子間分離が成される。その後、シリコン窒化膜１４を除去する。
【００３４】
次に、ポリシリコン膜１３、あるいは、ＬＯＣＯＳ酸化膜２２上面に、ポリシリコン膜２３、タングステンシリコン膜２４及びシリコン酸化膜２５を、順次、堆積する。このとき、第１及び第２の素子形成領域１０、１１では、エピタキシャル層５表面に残存したシリコン酸化膜１２がゲート酸化膜として用いられる。また、シリコン酸化膜１２上面に残存したポリシリコン膜１３上面に、更に、ポリシリコン膜２３及びタングステンシリコン膜２４を堆積する。そして、ゲート電極２６、２７（図６参照）として用いるための所望の膜厚とする。尚、本実施の形態でのポリシリコン膜２３及びタングステンシリコン膜２４が本発明の「第２のシリコン膜」に対応する。そして、本発明の「第２のシリコン膜」としては、ゲート電極を構成する膜であれば良い。
【００３５】
このとき、図２を用いて上述したように、シリコン酸化膜１２を堆積した後にポリシリコン膜１３を堆積する。そして、ＬＯＣＯＳ酸化膜２２を形成し、ポリシリコン膜２３を堆積するまでの間、シリコン酸化膜１２はポリシリコン膜１３で被覆されている。この製造方法により、シリコン酸化膜１２が酸化し、成長する量を大幅に低減することができる。そして、Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタのゲート酸化膜の膜厚は、適した範囲内で維持される。
【００３６】
また、ゲート酸化膜として用いるシリコン酸化膜１２及びゲート電極２６、２７として用いるポリシリコン膜１３をＬＯＣＯＳ酸化膜２２形成時のマスクとして兼用する。この製造方法により、ＬＯＣＯＳ酸化膜２２形成用のシリコン酸化膜を堆積し、除去する工程を省略でき、製造工程を簡略化し、製造コストを抑制できる。
【００３７】
尚、本実施の形態では、ポリシリコン膜１３、２３は、２回の堆積工程により、所望の膜厚となるように形成される。この製造方法により、ポリシリコン膜１３の膜厚を薄くすることができる。そして、ＬＯＣＯＳ酸化膜２２を形成する際のパターニングを容易にすることができる。しかしながら、本実施の形態では、シリコン酸化膜１２表面にゲート電極２６、２７の膜厚に適したポリシリコン膜を１回の堆積工程で、形成する場合でも良い。また、図６以降では、ポリシリコン膜１３はポリシリコン膜２３と一体に図示する。
【００３８】
次に、図６に示す如く、第１及び第２の素子形成領域１０、１１において、ポリシリコン膜２３、タングステンシリコン膜２４及びシリコン酸化膜２５を選択的に除去する。そして、ゲート電極２６、２７を形成する。このとき、既に、エピタキシャル層５表面に配置されているＬＯＣＯＳ酸化膜２２の段差をアライメントマークとして利用する。この製造方法により、第１及び第２の素子形成領域１０、１１においても、ゲート電極２６、２７をＬＯＣＯＳ酸化膜２２に対して位置精度良く形成できる。
【００３９】
その後、エピタキシャル層５上面にＴＥＯＳ膜２８を堆積し、ＴＥＯＳ膜２８上面にフォトレジスト２９を堆積する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層３０が形成される領域のフォトレジスト２９に開口部３１を形成する。そして、フォトレジスト２９をマスクとして、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層３０を形成する。図示したように、ゲート電極２７を用い、自己整合技術によりＮ型の拡散層３０を形成する。Ｎ型の拡散層３０は、Ｐチャネル型ＭＯＳトランジスタのバックゲート領域として用いられる。
【００４０】
次に、図７に示す如く、フォトレジスト２９を除去した後、Ｐ型の拡散層３２、３３を形成するためのフォトレジスト３４をエピタキシャル層５表面に形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層３２、３３が形成される領域上面のフォトレジスト３４に開口部を形成する。そして、フォトレジスト３４をマスクとして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層３２、３３を形成する。このとき、図示したように、Ｐ型の拡散層３２はゲート電極２６を用い、自己整合技術により形成される。一方、Ｐ型の拡散層３３はＬＯＣＯＳ酸化膜２２を用い、自己整合技術により形成される。そして、Ｐ型の拡散層３２は、Ｎチャネル型ＭＯＳトランジスタのバックゲート領域として用いられる。Ｐ型の拡散層３３はＰチャネル型ＭＯＳトランジスタのドレイン領域として用いられる。
【００４１】
次に、図８に示す如く、フォトレジスト３４を除去した後、Ｐ型の拡散層３５、３６を形成するためのフォトレジスト３７をエピタキシャル層５表面に形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層３５、３６が形成される領域上面のフォトレジスト３７に開口部を形成する。そして、フォトレジスト３７とゲート電極２７をマスクとして、Ｐ型不純物、例えば、フッ化ホウ素（ＢＦ２）をイオン注入し、Ｐ型の拡散層３５、３６を形成する。Ｐ型の拡散層３５、３６は、Ｐチャネル型ＭＯＳトランジスタのソース領域として用いられる。
【００４２】
次に、図９に示す如く、エピタキシャル層５の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層３８、３９、４０、４１を形成する。Ｎ型の拡散層３８、３９は、それぞれＮチャネルＭＯＳトランジスタのソース領域、ドレイン領域として用いられる。Ｎ型の拡散層４０には電源電位が印加され、Ｐチャネル型ＭＯＳトランジスタのエピタキシャル層５の反転防止の役割をなす。Ｎ型の拡散層４１は、Ｐ型の拡散層３５、３６と同電位となり、Ｐチャネル型ＭＯＳトランジスタのバックゲート領域での寄生効果を防止する。
【００４３】
その後、エピタキシャル層５上面に、例えば、絶縁層４２としてＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等を堆積する。例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングにより、絶縁層４２にコンタクトホール４３、４４、４５、４６、４７を形成する。コンタクトホール４３、４４、４５、４６、４７内壁等にバリアメタル膜４８を形成する。そして、コンタクトホール４３、４４、４５、４６、４７内をタングステン（Ｗ）膜４９で埋設する。Ｗ膜４９上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去する。そして、Ｎチャネル型ＭＯＳトランジスタのドレイン電極５０及びソース電極５１を形成する。また、Ｐチャネル型ＭＯＳトランジスタのドレイン電極５２及びソース電極５３を形成する。尚、図９に示した断面では、ゲート電極２６、２７への配線層は図示していないが、その他の領域で配線層と接続している。
【００４４】
上述したように、本実施の形態では、Ｐチャネル型ＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜２２を形成する際のマスクを用いて、Ｐ型の拡散層１８を形成する。つまり、Ｐチャネル型ＭＯＳトランジスタのオフセット領域に、位置精度良くＰ型の拡散層１８を形成することができる。この製造方法により、Ｐチャネル型ＭＯＳトランジスタのＯＮ抵抗値の低減を実現できる。一方、ドレイン領域のＰ型の拡散層１８は、バックゲート領域のＮ型の拡散層３０に対して位置精度良く形成でき、耐圧特性を維持できる。
【００４５】
また、Ｐチャネル型ＭＯＳトランジスタのドレイン領域は、Ｐ型の拡散層６、１８、３３により形成されている。そして、コンタクトホール４５の下方では、Ｐ型の拡散層６、１８、３３が重畳し、Ｐ型の不純物濃度が高い状態となる。一方、バックゲート領域のＮ型の拡散層３０に近づくにつれて、Ｐ型の不純物濃度が低い状態となる。このオフセット領域での濃度勾配により、Ｐチャネル型ＭＯＳトランジスタの耐圧特性を維持しつつ、ＯＮ抵抗値を低減できる。
【００４６】
以下に、本発明の一実施の形態である半導体装置について、図９を参照し、詳細に説明する。図９に示す如く、Ｐチャネル型ＭＯＳトランジスタは、Ｐ型の単結晶シリコン基板１と、Ｎ型の埋込拡散層３と、Ｎ型のエピタキシャル層５と、バックゲート領域として用いられるＮ型の拡散層３０、４１と、ソース領域として用いられるＰ型の拡散層３５、３６と、ドレイン領域として用いられるＰ型の拡散層６、１８、３３と、ＬＯＣＯＳ酸化膜２２と、ゲート酸化膜１２と、ゲート電極２７とから構成されている。
Ｎ型のエピタキシャル層５は例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ０．５〜１．５μｍ程度で形成される。Ｐ型の拡散層６はＮ型の埋込拡散層３とその一部が重畳するように拡散される。ＬＯＣＯＳ酸化膜２２の平坦部では、例えば、厚さ３０００〜５０００Å程度に形成される。ゲート電極２７はゲート電極２７の一端がゲート酸化膜１２を介して半導体層表面上に有るように形成される。ゲート酸化膜１２はゲート電極２７と半導体層表面に挟まれて形成される。ゲート電極２７はＬＯＣＯＳ酸化膜２２の一端上に形成される。ゲート電極２７の他端がＬＯＣＯＳ酸化膜２２に有るように形成される。Ｐ型の拡散層３３はＬＯＣＯＳ酸化膜２２の他端に形成される。Ｐ型の拡散層１８はＬＯＣＯＳ酸化膜２２に重なるように形成される。バックゲート拡散層として用いられるＮ型の拡散層３０、４１はゲート電極２７の下に形成される。ソース拡散層として用いられるＰ型の拡散層３５、３６はゲート電極２７の一端にゲート電極２７の下まで延在して形成されている。
【００４７】
尚、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００４９】
１  Ｐ型の単結晶シリコン基板
５  Ｎ型のエピタキシャル層
６  Ｐ型の拡散層
１０  第１の素子形成領域
１１  第２の素子形成領域
１２  シリコン酸化膜
１３  ポリシリコン膜
１４  シリコン窒化膜
１８  Ｐ型の拡散層
２２  ＬＯＣＯＳ酸化膜
２３  ポリシリコン膜
２４  タングステンシリコン膜
２５  シリコン酸化膜
２６  ゲート電極
２７  ゲート電極
３３  Ｐ型の拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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