(57)【要約】  【課題】高集積半導体記憶装置の実現に不可欠な微小体積においても、十分な分極特性を有する強誘電体膜の形成方法及びその強誘電体膜を容量絶縁膜とする半導体記憶装置の製造方法を提供する。  【解決手段】支持基板上に強誘電体材料膜を堆積する工程と、強誘電体材料膜に対して複数の加熱処理を行うことにより、強誘電体材料膜を焼結させる工程を備えた強誘電体膜の形成方法において、複数の加熱処理のうちの一つの加熱処理は、昇温工程Ａと、第１の温度保持工程Ｂと、第１の温度保持工程Ｂの後で、かつ、第１の温度保持工程Ｂにおける温度よりも高い温度で前記基板を加熱する第２の温度保持工程Ｄと、降温工程Ｅとを含む。【選択図】  図３
2006032792.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に強誘電体材料膜を堆積する工程と、前記強誘電体材料膜に対して複数の加熱処理を行うことにより、前記強誘電体材料膜を焼結させる工程を備えた強誘電体膜の形成方法において、
前記複数の加熱処理のうちの一つの加熱処理Ｐは、昇温工程と、第１の温度保持工程と、第１の温度保持工程の後で、かつ、前記第１の温度保持工程における温度よりも高い温度で前記基板を加熱する第２の温度保持工程と、降温工程とを含むことを特徴とする強誘電体膜の形成方法。
【請求項２】
前記降温工程は、前記第２の温度保持工程に続いて行う請求項１に記載の強誘電体膜の形成方法。
【請求項３】
前記降温工程の後に前記一つの加熱処理Ｐとは異なる加熱処理を行う工程を含み、
前記異なる加熱処理は、昇温工程と、前記第２の温度保持工程における最高温度よりも高い温度で前記基板を加熱する温度保持工程と、降温工程とを含む請求項１に記載の強誘電体膜の形成方法。
【請求項４】
前記第２の温度保持工程における最高温度は、６５０℃以下である請求項３に記載の強誘電体膜の形成方法。
【請求項５】
前記第２の温度保持工程における最高温度への昇温速度は、平均３０℃/秒である請求項１に記載の強誘電体膜の形成方法。
【請求項６】
前記第２の温度保持工程における最高温度に保持する時間は、前記加熱工程において、同一温度に保持する時間のうちで最も短い請求項１に記載の強誘電体膜の形成方法。
【請求項７】
前記第２の温度保持工程における最高温度に保持する時間は、２秒以下である請求項２に記載の強誘電体膜の形成方法。
【請求項８】
前記降温工程は、前記基板の温度の低下とともに低下していく降温速度で前記基板の温度を降温する工程を含む請求項１に記載の強誘電体膜の形成方法。
【請求項９】
前記降温速度は、前記基板の温度が５００℃以上の場合において５℃／秒以上であり、５００℃未満の場合において５℃／秒以下である請求項８に記載の強誘電体膜の形成方法。
【請求項１０】
前記昇温工程は、１０℃/秒以下の昇温速度で前記基板の温度を昇温する工程を含む請求項１に記載の強誘電体膜の形成方法。
【請求項１１】
前記強誘電体膜は、Ｂｉ4-x+yＡxＴｉ3Ｏ12（但し、Ａは、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素であり、ｘ及びｙは、０≦ｘ≦２及び０＜ｙ≦（４−ｘ）×０．１を満たす。）の一般式で表わされる強誘電体材料である請求項１〜１０のいずれかに記載の強誘電体膜の形成方法。
【請求項１２】
支持基板上に下部電極を形成する工程と、
前記下部電極の上に、請求項１〜１１のいずれかに記載の強誘電体膜の形成方法により強誘電体膜からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に、上部電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜の形成方法及び強誘電体膜を容量絶縁膜とする半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。
【０００３】
それに伴ってダイナミックランダムアクセスメモリの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。
【０００４】
さらに従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性メモリの実用化を目指し、自発分極特性を有する強誘電体膜を用いた半導体記憶装置に関する研究開発が盛んに行われ、キロビットクラスの不揮発メモリが実用化されている。
【０００５】
現在、強誘電体不揮発メモリのさらなる高集積化の実現のため、容量素子の電極面積の小型化と強誘電体からなる容量絶縁膜の薄膜による容量素子の微細化に関する研究開発が特に盛んに行われている。
【０００６】
これらの高集積強誘電体不揮発メモリを実現するための最重要課題は、微細な容量素子を特性劣化なくＣＭＯＳ集積回路に集積化できる手法を開発することである。
【０００７】
容量絶縁膜となる強誘電体の材料としては、チタンジルコン酸鉛（以下、ＰＺＴという）やタンタル酸ストロンチウムビスマス（以下、ＳＢＴという）やチタン酸ビスマスランタン（以下、ＢＬＴという）やチタン酸ビスマス等のペロブスカイト構造あるいは層状ペロブスカイト構造を有する金属酸化物が用いられている。特に、ＣＭＯＳ集積プロセスと整合性の良い低温焼結が可能な強誘電体としてチタン酸ビスマスやＢＬＴが着目されている。
【０００８】
例えば、ＳＢＴからなる強誘電体膜を形成する方法の従来技術（特許文献１）を、図６を用いて以下に説明する。図６のＳ２０〜Ｓ２８の工程において、ＳＢＴの前駆体膜を基板上にスピン塗布し、前駆体膜中の有機成分を除去した後に、Ｓ２９〜Ｓ３１の工程において、ＲＴＰ(Rapid Thermal Process)等によって前駆体膜を急速昇温加熱焼結して強誘電体膜を形成する工程が行われる。この焼結工程は、５００〜６００℃の温度で加熱する仮焼結と呼ばれる工程（Ｓ２９）と、それに続く６００〜８００℃の温度で加熱する本焼結（Ｓ３１）と呼ばれる工程を含み、この焼結工程によって、強誘電体膜中に強誘電体結晶粒が結晶成長される（特許文献１）。
【特許文献１】特開平９−２６０６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、ペロブスカイト構造のＡサイトに揮発性が高い元素であるＢｉが存在するような強誘電体材料であるＢＬＴやチタン酸ビスマス等を容量絶縁膜として用いる場合、上記のような焼結を行う際に以下の課題が発生することを見出した。
【００１０】
ＭＯＤ(Metal Organic Decomposition)法やＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)法等により、ＢＬＴやチタン酸ビスマス等の強誘電体材料からなる強誘電体材料膜を基板上に堆積した後、ランプ加熱炉を用いたＲＴＰ法で強誘電体材料膜に対して、前述の仮焼結と本焼結からなる急速昇温加熱焼結を行うことで、強誘電体材料膜中に結晶粒を結晶成長する場合、焼結時において、該強誘電体材料膜を構成するＢｉが該強誘電体材料膜から抜け出し、得られる強誘電体膜の組成比がストイキオメトリからずれ、所望の強誘電体膜を得ることができないことが判った。これは、Ｂｉの蒸気圧が非常に高いことによるものである。これは、Ｂｉに限られず、揮発性の高い構成元素を有する強誘電体に共通する課題である。従って、焼結時の温度を低温にすることで、Ｂｉ抜けを抑制することは可能であるが、結晶粒の結晶成長が不十分となる。また、分極率の小さいｃ軸方向への結晶粒の配向性が高くなる。
【００１１】
一般に強誘電体は等方な結晶構造を持つのではなく、大きい自発分極値の分極方向と、小さい自発分極値の分極方向あるいは分極を発生しない非極性方向からなる非対称な結晶構造を持つ。図７にＢＬＴの単位結晶格子の模式図を示す。ＢＬＴは、図７に示すように、酸化ビスマス層８１と擬似ペロブスカイト層８２とがｃ軸方向に交互に積層した構造を有している。酸化ビスマス層８１は酸素８４とＢｉ８３から構成され、擬似ペロブスカイト層８２は、酸素８４とＡサイト元素８５とＢサイト元素８６から構成され、Ａサイトには、ＬａあるいはＢｉが入り、ＢサイトにはＴｉが入る。ＢＬＴは、ａ軸とｂ軸方向を含むａｂ面内に自発分極の大きい方向を持ち、ｃ軸方向には小さな自発分極を持つ。不揮発メモリとしてデータを保持するためには、ＢＬＴの分極の大きいａｂ面を対向電極に印加された電場方向と略平行に配置しなければならない。これは、ＢＬＴに限られず、結晶軸に異方性を有する結晶構造を有する強誘電体に共通する課題である。
【００１２】
しかし、従来の容量絶縁膜の製造方法で容量素子を形成すると、前述のようにｃ軸配向しやすく、不揮発メモリとして必要な保持電荷量を確保できる強誘電体膜を形成することが出来ない。
【００１３】
以上の課題は、高集積な半導体記憶装置を実現するために、容量素子を微細化する場合において、大きな問題となっていた。
【００１４】
本発明は、上記課題に鑑みて、高集積半導体記憶装置の実現に不可欠な微小体積においても、十分な分極特性を有する強誘電体膜の形成方法及びその強誘電体膜を容量絶縁膜とする半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【００１５】
前記従来の課題を解決するために、発明者らは、強誘電体材料の急速昇温加熱焼結の際の温度プロファイルに着目し、Ｂｉ抜けによる組成ズレを防ぐ温度プロファイルとすることで、低温焼結が実現でき、またそれによりc軸配向も抑制できることを見出した。
【００１６】
本発明の強誘電体膜の形成方法は、支持基板上に強誘電体材料膜を堆積する工程と、前記強誘電体材料膜に対して複数の加熱処理を行うことにより、前記強誘電体材料膜を焼結させる工程を備えた強誘電体膜の形成方法において、前記複数の加熱処理のうちの一つの加熱処理Ｐは、昇温工程と、第１の温度保持工程と、第１の温度保持工程の後で、かつ、前記第１の温度保持工程における温度よりも高い温度で前記基板を加熱する第２の温度保持工程と、降温工程とを含むことを特徴とする。
【００１７】
本発明の半導体記憶装置の製造方法は、支持基板上に下部電極を形成する工程と、前記下部電極の上に、本発明の強誘電体膜の形成方法により強誘電体膜からなる容量絶縁膜を形成する工程と、前記容量絶縁膜の上に、上部電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１８】
本発明の強誘電体膜の形成方法によれば、十分な分極特性を有する強誘電体膜を形成することができる。すなわち、第１の温度保持工程において強誘電体材料膜中のＢｉ等の揮発性の高い元素の抜けを防ぐ温度で強誘電体材料膜の仮焼結を行うことができ、第２の温度保持工程においてｃ軸配向が抑制された状態で強誘電体結晶粒の核生成を行うことができるため、強誘電体膜の組成ズレとｃ軸配向の抑制を同時に実現することができる。その結果、十分な分極特性を有する強誘電体膜を形成することができる。
【００１９】
また、本発明の半導体記憶装置の製造方法によれば、十分な分極特性を有する強誘電体膜を容量絶縁膜とする容量素子を実現できることから、容量素子の微細化が図れ、高集積な半導体記憶装置を実現できる。すなわち、強誘電体膜の組成ズレとｃ軸配向の抑制が同時に実現された、十分な分極特性を有する強誘電体膜を容量絶縁膜とする容量素子を実現できることから、容量素子の微細化が図れ、高集積な半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００２０】
本発明の強誘電体膜の形成方法において、前記降温工程は、前記第２の温度保持工程に続いて行われることが望ましい。このようにすると、ｃ軸配向の抑制の効果が高くなる。
【００２１】
本発明の強誘電体膜の形成方法において、前記降温工程の後に前記一つの加熱処理とは異なる加熱処理を行う工程を含み、前記異なる加熱処理は、昇温工程と、前記第２の温度保持工程における最高温度よりも高い温度で前記基板を加熱する温度保持工程と、降温工程とを含むことが望ましい。このようにすると、第２の温度保持工程における最高温度を、本焼結である異なる加熱処理における保持温度よりも低くすることで、結晶粒を十分に大きくすることが可能となる。特に、第２の温度保持工程における最高温度を６５０℃以下とするとよい。前記第２の温度保持工程における好ましい最高温度は５５０℃〜６５０℃の範囲である。
【００２２】
本発明の強誘電体膜の形成方法において、前記第２の温度保持工程における最高温度への昇温速度は、平均３０℃/秒であることが望ましい。このようにすると、第２の温度保持工程における最高温度への昇温の際における強誘電体材料膜中のＢｉ等の揮発性の高い元素の抜けを効果的に防止することができる。
【００２３】
本発明の強誘電体膜の形成方法において、前記第２の温度保持工程における最高温度に保持する時間は、前記加熱工程において、同一温度に保持する時間のうちで最も短いことが望ましい。このようにすると、第２の温度保持工程における最高温度に保持している間における強誘電体材料膜中のＢｉ等の揮発性の高い元素の抜けを効果的に防止することができ、かつ、ｃ軸配向の抑制の効果が高くなる。特に、前記第２の温度保持工程における最高温度に保持する時間を２秒以下することが好ましい。さらに前記第２の温度保持工程における最高温度に保持する好ましい保持時間は０．５〜１秒の範囲である。
【００２４】
本発明の強誘電体膜の形成方法において、前記降温工程は、前記基板の温度の低下とともに低下していく降温速度で前記基板の温度を降温する工程を含むことが望ましい。このようにすると、降温工程においてのｃ軸配向の抑制の効果が高くなる。あるいは、結晶粒を十分に大きくすることが可能となる。特に、降温速度を、基板の温度が５００℃以上の場合において５℃／秒以上とし、５００℃未満の場合において５℃／秒未満とすることが好ましい。さらに好ましくは、前記基板の温度が５００℃以上の場合において７〜１５℃／秒の範囲であり、５００℃未満の場合においては１〜３℃／秒の範囲である。
【００２５】
本発明の強誘電体膜の形成方法において、前記昇温工程は、１０℃/秒以下の昇温速度で前記基板の温度を昇温する工程を含むことが望ましい。このようにすると、昇温工程においての強誘電体材料膜中のＢｉ等の揮発性の高い元素の抜けを効果的に防止することができ、かつ、ｃ軸配向の抑制の効果が高くなる。さらに好ましい
本発明の強誘電体膜の形成方法において、前記強誘電体膜は、Ｂｉ4-x+yＡxＴｉ3Ｏ12（但し、Ａは、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素であり、ｘ及びｙは、０≦ｘ≦２及び０＜ｙ≦（４−ｘ）×０．１を満たす。）の一般式で表わされる強誘電体材料であることが望ましい。このようにすると、ペロブスカイト構造のＡサイトに揮発性の高いＢｉが存在するような強誘電体材料を用いて強誘電体膜を形成する際に、強誘電体膜の組成ズレとｃ軸配向の抑制を同時に実現することができる。
【００２６】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２７】
なお、ここで、強誘電体材料膜とは、焼結の工程を経る前の段階における強誘電体を構成する元素を含む膜であり、例えば、ＭＯＤ法で堆積された強誘電体の前駆体膜や、ＭＯＣＶＤ法やスパッタ法で堆積された、その後の熱処理工程の前段階における膜を含むものである。また、仮焼結の工程を経た強誘電体材料膜のことを強誘電体膜ということもある。
【００２８】
（実施形態）
以下、本発明の一実施形態にかかる強誘電体膜の形成方法及びその強誘電体膜を容量絶縁膜とする半導体記憶装置の製造方法について図１〜図５を参照しながら説明する。
【００２９】
なお、本実施形態では、本実施形態にかかる強誘電体膜を強誘電体キャパシタ（容量素子）の容量絶縁膜に用いる場合について説明しているが、本実施形態に係る強誘電体膜は、強誘電体キャパシタ以外にも、MFS(Metal-Ferroelectric-Semiconductor)型トランジスタ、MFIS(Metal-Ferroelectric-Insulator-Semiconductor)型トランジスタ又はMFMIS(Metal-Ferroelectric-Metal-Insulator-Semiconductor)型トランジスタ等の半導体記憶装置の容量絶縁膜として用いることもできる。
【００３０】
（１）半導体記憶装置の製造方法
図１は、本実施形態にかかる半導体記憶装置の製造方法を説明するための要部工程断面図である。まず、図１Ａに示すように、半導体基板１１の表面部に素子分離領域１２を形成した後、半導体基板１１の上にゲート絶縁膜１３を介してゲート電極１４を形成する。次に、ゲート電極１４をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１４の上面及び側面にゲート保護絶縁膜１５を形成し、その後、ゲート電極１４及びゲート保護絶縁膜１５をマスクとして高濃度の不純物をイオン注入して、メモリセルトランジスタである電界効果型トランジスタ１７のソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１６を形成する。次に、電界効果型トランジスタ１７を覆うように、半導体基板１１の上に全面に亘ってシリコン酸化膜からなる絶縁膜１８（膜厚は約６００ｎｍ）を堆積し、該絶縁膜１８にドライエッチングによりコンタクトホール（直径は約０．２４μｍ）を形成する。次に、ＣＶＤ法により絶縁膜１８の上に全面に亘って、タングステン又はポリシリコン膜からなる導電膜を堆積した後、該導電膜における絶縁膜１８の上に存在する部分をエッチバック又はＣＭＰ法により除去することにより、電界効果型トランジスタ１７のソース領域又はドレイン領域となる不純物拡散層１６のうちの一方と接続するコンタクトプラグ１９を形成する。
【００３１】
次に、図１Ｂに示すように、スパッタリング法により、絶縁膜１８の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、イリジウム、酸化イリジウム膜及び白金膜からなる積層膜（合計の膜厚は約２００ｎｍ）を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図２に示すように、コンタクトプラグ９と接続された下部電極２０を形成する。
【００３２】
次に、図１Ｃに示すように、ＭＯＤ法、ＭＯＣＶＤ法又はスパッタリング法により、下部電極２０及び絶縁膜１８の上に全面に亘って、ビスマス層状ペロブスカイト構造を有するＢＬＴからなり１００ｎｍ以下（本実施形態では７５ｎｍ）の膜厚を有する強誘電体膜を形成した後、該強誘電体膜をパターニングすることにより、下部電極２０の上に跨り且つ下部電極１０８の外側に延びる容量絶縁膜２１を形成する。強誘電体膜の形成方法については、後述で詳細に説明する。
【００３３】
次に、図１Ｄに示すように、容量絶縁膜２１の上に全面に亘って、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、上部電極２２を形成する。
【００３４】
これにより、下部電極２０、容量絶縁膜２１及び上部電極２２から構成される容量素子２３を形成する。
【００３５】
この後、図示していないが、下部電極２０、上部電極２２に接続される配線等を形成し、半導体記憶装置を完成させる。
【００３６】
（２）強誘電体膜の形成方法
次に、容量絶縁膜２１となる本実施形態にかかる強誘電体膜の形成方法を、図２を参照しながら説明する。
【００３７】
図２は、本実施形態にかかる強誘電体膜の形成方法を説明するための工程図である。
【００３８】
まず、ステップＳ１１において、ＭＯＤ法、ＭＯＣＶＤ法又はスパッタリング法により、下部電極２０及び絶縁膜１８の上に全面に亘って、ビスマス層状ペロブスカイト構造を有するＢＬＴからなり１００ｎｍ以下の膜厚を有する強誘電体材料膜を堆積する。
【００３９】
次に、ステップＳ１２において、ＲＴＰ法により、基板１１に対していわゆる仮焼結である第１の加熱処理を行う。第１の加熱処理は、５５０℃で１分の温度保持を行う第１の温度保持工程と、それに続く６００℃で１秒の温度保持を行う第２の温度保持工程を含む温度プロファイルにより行う。この温度プロファイルについては、後述で詳細に説明する。
次に、ステップＳ１３において、該強誘電体材料膜（容量絶縁膜）の上に全面に亘って、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、上部電極２２を形成する。
【００４０】
次に、ステップＳ１４において、ＲＴＰ法により、基板１１に対していわゆる本焼結である第２の加熱処理を行う。第２の加熱処理では、約７００℃の温度保持を１分間行う。
【００４１】
以上により、該強誘電体材料膜中に強誘電体結晶粒を結晶成長させることができ、容量絶縁膜２１となる強誘電体膜が形成できる。
【００４２】
なお、ステップＳ１３の上部電極２２の形成は、ステップＳ１４である第２の加熱処理の後に行ってもよい。
【００４３】
ここで、上記第１の加熱処理が、第１の温度保持工程と、第１の温度保持工程の後で、かつ、前記第１の温度保持工程における温度よりも高い温度で前記基板を加熱する第２の温度保持工程を含むことで、第１の温度保持工程において強誘電体材料膜中の揮発性の高いＢｉの抜けを防ぐ温度で強誘電体材料膜の仮焼結を行うことができ、第２の温度保持工程においてｃ軸配向が抑制された状態で強誘電体結晶粒の核生成を行うことができるため、強誘電体膜の組成ズレとｃ軸配向の抑制を同時に実現することができる。その結果、十分な分極特性を有する強誘電体膜を形成することができる。また、このような強誘電体膜を容量素子の容量絶縁膜とすることで、容量素子の微細化が図れ、高集積な半導体記憶装置を実現できる。
【００４４】
（３）温度プロファイル
次に、前記第１の加熱処理について、図３を参照しながら詳しく説明する。
【００４５】
図３は、前記第１の加熱処理の温度プロファイルであり、横軸は時間であり、縦軸は基板温度である。
【００４６】
図３Ａは、本実施形態にかかる強誘電体膜の形成方法における温度プロファイル（本発明）であり、図３Ｂは、比較のための温度プロファイル（比較例）である。
【００４７】
図３Ａに示す温度プロファイルは、昇温工程Ａと、第１の温度保持工程Ｂと、第２の温度保持工程Ｄと、降温工程Ｅからなり、第１の温度保持工程と第２の温度保持工程の間に昇温工程Ｃが設けられている。昇温工程Ａにおいて、昇温速度は５℃／秒であり、第１の温度保持工程Ｂでの保持温度及び保持時間は５５０℃及び１分であり、第２の温度保持工程Ｄでの保持温度及び保持時間は６００℃及び１秒であり、降温工程Ｅにおいて、降温速度を、基板の温度が５００℃以上の場合において５℃／秒以上とし、５００℃未満の場合において５℃／秒以下とし、昇温工程Ｃにおいて、昇温速度は平均３０℃／秒としている。
【００４８】
一方、図３Ｂに示す温度プロファイルは、昇温工程Ａ´と、温度保持工程Ｂ´と降温工程Ｃ´からなる。昇温工程Ａ´において、昇温速度は５℃／秒であり、温度保持工程Ｂ´での保持温度及び保持時間は５５０℃及び１分である。
【００４９】
以下、図４及び図５を用いて、本発明の実施形態にかかる強誘電体膜の形成方法の効果について説明する。
【００５０】
図４Ａ及びＢは、それぞれ、図３Ａ及びＢの温度プロファイルにより形成した強誘電体膜の分極特性を示すヒステリシスループを測定した結果である。横軸は印加電圧（Ｖ）であり、縦軸は分極率（μｍＣ／ｃｍ2）である。なお、測定は、３通りの最大印加電圧（１．８Ｖ、３Ｖ及び５Ｖ）で行い、重ねてプロットしている。
【００５１】
また、図５Ａ及びＢは、それぞれ、図３Ａ及びＢの温度プロファイルにより形成した強誘電体膜のＸ線回折プロファイルを測定した結果である。
【００５２】
比較例である図４Ｂでは、強誘電体膜の分極特性を示す分極率２Ｐｒは、最大印加電圧を１．８Ｖとした場合、１５．５μｍＣ／ｃｍ2であるのに対して、本発明である図４Ａでは、２０．５μｍＣ／ｃｍ2と非常に大きな分極率が実現できていることがわかる。ここで、２Ｐｒは、図４Ａ及びＢにおいて、分極特性を示すヒステリシス曲線と縦軸との正の交点を＋Ｐｒ、負の交点を−Ｐｒとした場合、２Ｐｒ＝＋Ｐｒ−（−Ｐｒ）で与えられる。
【００５３】
また、比較例である図５Ｂでは、ｃ軸配向成分である（００４）面、（００６）面及び（００８）面からのＸ線回折ピーク強度が、分極が大きい配向成分である（１１７）面からのＸ線回折ピーク強度と同程度であるのに対して、本発明である図５Ａでは、ｃ軸配向成分である（００４）面、（００６）面及び（００８）面からのＸ線回折ピーク強度が分極が大きい配向成分である（１１７）面からのＸ線回折ピーク強度と比較して抑制されていることが判る。
【００５４】
この結果から、本発明にかかる強誘電体膜の形成方法を用いることで、強誘電体材料膜からのＢｉ抜けが抑制され、組成ズレが抑制され、かつ、ｃ軸配向の抑制が実現でき、十分な分極特性を有する強誘電体膜を形成することができることが判る。
【００５５】
図３Ａの温度プロファイルにおいて、昇温工程Ａでは、昇温速度を５℃／秒としているが、１０℃／秒以下とすることで、昇温工程Ａにおいての強誘電体材料膜中のＢｉの抜けを効果的に防止することができ、かつ、ｃ軸配向の抑制の効果が高くなる。
【００５６】
また、第２の温度保持工程Ｄでの保持温度を６００℃としたが、第２の温度保持工程Ｄでの最高温度を、前記第２の加熱処理での保持温度よりも低い温度とすることで、第２の温度保持工程Ｄにおける最高温度への昇温の際における強誘電体材料膜中のＢｉの抜けを効果的に防止することができる。前記第２の加熱処理での保持温度を７００℃とした場合には、６５０℃以下とすればよい。また、第２の温度保持工程Ｄでの保持時間を２秒低下とすることで、第２の温度保持工程Ｄにおける最高温度に保持している間における強誘電体材料膜中のＢｉ等の揮発性の高い元素の抜けを効果的に防止することができ、かつ、結晶粒を十分に大きくすることが可能となる。第２の温度保持工程Ｄでの保持時間については、これに限られるものではなく、最低限、第１の温度保持工程Ｂの保持時間よりも短くすることで、ある程度の効果は得られる。
【００５７】
また、降温工程Ｅにおいて、降温速度を、基板の温度が５００℃以上の場合において５℃／秒以上とし、５００℃未満の場合において５℃／秒以下とすることで、降温工程Ｅにおいてのｃ軸配向の抑制の効果が高くなる。降温工程Ｅでの降温速度については、これに限られるものではなく、最低限、基板の温度の低下とともに低下していく降温速度とすることで、ある程度の効果は得られる。
【００５８】
また、昇温工程Ｃにおいて、昇温速度を平均３０℃／秒とすることで、第２の温度保持工程Ｄにおける最高温度への昇温の際における強誘電体材料膜中のＢｉの抜けを効果的に防止することができる。
【００５９】
また、第２の温度保持工程Ｄに続いて、降温工程Ｅを設けることで、ｃ軸配向の抑制の効果が高くなる。あるいは、結晶粒を十分に大きくすることが可能となる。
【００６０】
なお、本実施形態において、容量絶縁膜２１を構成する強誘電体材料として、ＢＬＴを用いているが、Ｂｉ4-x+yＡxＴｉ3Ｏ12（Ａは、Ｌａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ及びＶからなる群から選ばれた元素であり、前記一般式におけるｘ及びｙは、０≦ｘ≦２及び０＜ｙ≦（４−ｘ）×０．１を満たす）の一般式で表わされる強誘電体材料としてもよい。この場合も、ＡサイトのＢｉが抜けるのを抑制することができる。また、容量絶縁膜２１を構成する強誘電体材料としては、Ｂｉを含む強誘電体材料に限られず、揮発性の高い元素を構成元素とする強誘電体材料であれば、同様の効果が得られる。更に、結晶軸に異方性を有する結晶構造を有する強誘電体材料であれば、自発分極の小さい結晶軸へ配向することを抑制できる効果が得られる。
【００６１】
また、本実施形態では、容量素子２３の形状は平面形状としたが、基板に対して垂直な断面において、凹形状あるいは凸形状を有する立体構造を有する容量素子としてもよい。
【産業上の利用可能性】
【００６２】
本発明に係る強誘電体膜の形成方法及び半導体記憶装置の製造方法は、強誘電体キャパシタを利用したメモリ等に有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図２】本発明の一実施形態に係る強誘電体膜の形成方法を示す工程フローである。
【図３】Ａは本発明の一実施形態に係る強誘電体膜の形成方法における温度プロファイルであり、Ｂは比較のための温度プロファイルである。
【図４】Ａは本発明の一実施形態に係る強誘電体膜の形成方法によって形成した強誘電体膜（本発明）について測定したヒステリシスループであり、Ｂは比較のために形成した強誘電体膜（比較例）について測定したヒステリシスループである。
【図５】Ａは本発明の一実施形態に係る強誘電体膜の形成方法によって形成した強誘電体膜（本発明）について測定したＸ線回折プロファイルであり、Ｂは比較のために形成した強誘電体膜（比較例）について測定したＸ線回折プロファイルである。
【図６】従来技術に係る強誘電体膜の形成方法を示す工程フローである。
【図７】ＢＬＴの結晶格子構造図である。
【符号の説明】
【００６４】
１１  半導体基板
１２  素子分離領域
１３  ゲート絶縁膜
１４  ゲート電極
１５  ゲート保護絶縁膜
１６  不純物拡散層
１７  メモリセルトランジスタである電界効果型トランジスタ
１８  絶縁膜
１９  コンタクトプラグ
２０  下部電極
２１  容量絶縁膜
２２  上部電極
２３  容量素子
８１  酸化ビスマス層
８２  擬似ペロブスカイト層
８３  Ｂｉ
８４  酸素
８５  Ａサイト元素
８６  Ｂサイト元素
【図１】
2006032792.tif 000003
【図２】
2006032792.tif 000004
【図３】
2006032792.tif 000005
【図４】
2006032792.tif 000006
【図５】
2006032792.tif 000007
【図６】
2006032792.tif 000008
【図７】
2006032792.tif 000009