(57)【要約】    【課題】  低雑音で動作信頼性の高いマルチチップパッケージ又はシステムインパッケージを提供することにある。    【解決手段】  本発明は、テストモード切替信号又はテストモード切替コマンドを前記ロジックチップへ送信することによって前記ロジックチップに接続されるロジック信号ピンから前記ｍ個のメモリチップへのメモリ制御信号にアクセス可能とするセレクタ回路を前記ロジックチップに内蔵し、前記セレクタ回路と前記ｍ個のメモリチップとの間において前記メモリ制御信号を前記ロジスチップから見て１対１の配線又は１対ｍ以下の分岐配線で接続するマルチチップパッケージ又はシステムインパッケージである。【選択図】  図１
2006266702.tif 000002
【特許請求の範囲】
【請求項１】
ｍ個（１個も含む）のメモリチップ及び該ｍ個のメモリチップを制御するロジックチップをパッケージ基板に実装して構成されるマルチチップパッケージ又はシステムインパッケージであって、
テストモード切替信号又はテストモード切替コマンドを前記ロジックチップへ送信することによって前記ロジックチップに接続されるロジック信号ピンから前記ｍ個のメモリチップへのメモリ制御信号にアクセス可能とするセレクタ回路を前記ロジックチップに内蔵し、
前記セレクタ回路と前記ｍ個のメモリチップとの間において前記メモリ制御信号を前記ロジスチップから見て１対１の配線又は１対ｍ以下の分岐配線で接続することを特徴とするマルチチップパッケージ又はシステムインパッケージ。
【請求項２】
ｍ個（１個も含む）のメモリチップ及び該ｍ個のメモリチップを制御するロジックチップをパッケージ基板に実装して構成されるマルチチップパッケージ又はシステムインパッケージであって、
テストモード切替信号又はテストモード切替コマンドを前記ロジックチップへ送信することによって前記ｍ個のメモリチップをテスト可能とするテストパターン信号を生成して前記ｍ個のメモリチップに送信するテストパターン生成回路を前記ロジックチップに内蔵し、
前記テストパターン生成回路と前記ｍ個のメモリチップとの間において前記テストパターン信号を前記ロジスチップから見て１対１の配線又は１対ｍ以下の分岐配線で接続することを特徴とするマルチチップパッケージ又はシステムインパッケージ。
【請求項３】
前記１対１の配線又は１対ｍ以下の分岐配線での接続において、４層以上の配線層を有する前記パッケージ基板の第１層目又は第１層目及び第２層目に形成された配線を経由してワイヤボンディング接続又はバンプ接続するもの、又は前記ロジックチップと前記ｍ個のメモリチップとの間において直接ワイヤボンディング接続又はバンプ接続するものを含むことを特徴とする請求項１又は２記載のマルチチップパッケージ又はシステムインパッケージ。
【請求項４】
前記１対１の配線又は１対ｍ以下の分岐配線での接続において、４層以上の配線層を有する前記パッケージ基板の信号配線層又は信号配線層及びＧＮＤ配線層に形成された配線を経由してワイヤボンディング接続又はバンプ接続するもの、又は前記ロジックチップと前記ｍ個のメモリチップとの間において直接ワイヤボンディング接続又はバンプ接続するものを含むことを特徴とする請求項１又は２記載のマルチチップパッケージ又はシステムインパッケージ。
【請求項５】
前記パッケージ基板内において、前記ｍ個のメモリチップに直接アクセスするためのテスト専用配線を外部まで引き出すのを無くしたことを特徴とする請求項１乃至４の何れか一つに記載のマルチチップパッケージ又はシステムインパッケージ。
【請求項６】
４層以上の配線層を有する前記パッケージ基板において、前記ロジックチップの電源ピンから前記ロジックチップに経由して接続して給電するためのロジックチップ用電源配線及び前記ｍ個のメモリチップの電源ピンから前記ｍ個のメモリチップに経由して接続して給電するためのｍ個のメモリチップ用電源配線を第３層目以下の層に割り当てて構成したことを特徴とする請求項１乃至４の何れか一つに記載のマルチチップパッケージ又はシステムインパッケージ。
【請求項７】
前記割り当てられたロジックチップ用電源配線とｍ個のメモリチップ用電源配線との合計面積が、前記パッケージ基板の面積に対して、４０％以上であることを特徴とする請求項６記載のマルチチップパッケージ又はシステムインパッケージ。
【請求項８】
前記割り当てられたロジックチップ用電源配線とｍ個のメモリチップ用電源配線との合計面積が、前記パッケージ基板に形成されたＧＮＤ配線の面積に対して、４０％以上であることを特徴とする請求項６記載のマルチチップパッケージ又はシステムインパッケージ。
【請求項９】
ｍ個（１個も含む）のメモリチップ及び該ｍ個のメモリチップを制御するロジックチップをパッケージ基板に実装して構成されるマルチチップパッケージ又はシステムインパッケージであって、
前記パッケージ基板に設けられたモード切替信号ピンによるテストモード切替信号又は前記パッケージ基板に設けられたロジック信号ピンによるテストモード切替コマンドを前記ロジックチップへ送信することによって前記ロジックチップに接続される前記ロジック信号ピンから前記ｍ個のメモリチップへのメモリ制御信号にアクセス可能とするセレクタ回路を前記ロジックチップに内蔵し、
前記セレクタ回路と前記ｍ個のメモリチップとの間において前記メモリ制御信号を前記ロジスチップから見て１対１の配線又は１対ｍ以下の分岐配線で接続し、
前記パッケージ基板内には前記ｍ個のメモリチップへ直接アクセスするためのメモリ専用配線を外部まで引き出すのを無くしたことを特徴とするマルチチップパッケージ又はシステムインパッケージ。
【請求項１０】
ｍ個（１個も含む）のメモリチップ及び該ｍ個のメモリチップを制御するロジックチップをパッケージ基板に実装して構成されるマルチチップパッケージ又はシステムインパッケージであって、
前記パッケージ基板に設けられたモード切替信号ピンによるテストモード切替信号又は前記パッケージ基板に設けられたロジック信号ピンによるテストモード切替コマンドを前記ロジックチップへ送信することによって前記ｍ個のメモリチップをテスト可能とするテストパターン信号を生成して前記ｍ個のメモリチップに送信するテストパターン生成回路を前記ロジックチップに内蔵し、
前記テストパターン生成回路と前記ｍ個のメモリチップとの間において前記テストパターン信号を前記ロジスチップから見て１対１の配線又は１対ｍ以下の分岐配線で接続し、
前記パッケージ基板内には前記ｍ個のメモリチップへ直接アクセスするためのメモリ専用配線を外部まで引き出すのを無くしたことを特徴とするマルチチップパッケージ又はシステムインパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯機器等に搭載される１個又は複数個の低消費電力メモリチップ及び該メモリチップを制御するロジックチップをパッケージ基板に実装して構成されるマルチチップパッケージ又はシステムインパッケージに関する。
【背景技術】
【０００２】
複数の携帯機器向け低消費電力メモリチップとロジックチップを１つのパッケージ内に積層もしくは平面に実装して構成されるマルチチップパッケージ(以後、ＭＣＰ)もしくはシステムインパッケージ(以後、ＳｉＰ)は特許文献１および特許文献２において知られている。これらＭＣＰ／ＳｉＰはパッケージング後メモリの動作テストを行う必要がある。現行のテスタやテストパターンを継承するため、現状のＭＣＰおよびＳｉＰではパッケージ外部からメモリへの直接アクセスを可能にするためにデータ／アドレス／コントロール信号などをテスト専用ピン（実動作状態では何処にも接続しないＮｏ Ｃｏｎｔａｃｔピンとなる）として引き出している。
【０００３】
【特許文献１】特開２００４−３１７５４号公報
【特許文献２】特開２００１−１９６５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリの制御信号としてのデータ信号／アドレス信号／コントロール信号は、一般的にＭＣＰやＳｉＰに使用される携帯機器向け低消費電力ＤＲＡＭにおいても少なくとも３０〜４０本ある。そのため、これら全信号をテスト専用ピンとしてパッケージ外部に引き出した場合、信号配線や信号のスルーホールのクリアランスなどによりパッケージ基板の電源／ＧＮＤ層が島形状になりエリアを十分に確保できない。
【０００５】
ＧＮＤ層に関しては、ロジックチップとメモリチップとで分けている程度で、基本的にはロジックチップとメモリチップのＧＮＤを共通化していることが多い。そのため、上記テスト専用配線で極端にＧＮＤ層に割り当てられる面積が減少することはない。
【０００６】
しかし、ロジックチップやメモリチップにおいて電源は単一電源ということは無く、例えばロジックチップではＩＯ用，コア用と分かれ、更に機能ごとに分かれ、メモリに関しても最低ＩＯ用，コア用と２種以上の電源に分かれており、ＭＣＰ／ＳｉＰ全体で電源は十数種類に及ぶことになる。
【０００７】
したがって、電源層に関しては種類が多いため、各電源に割り当て可能な配線エリアが限られる。また、テスト専用ピンまでのテスト用配線のため更に電源配線エリアは少なく限定されてしまい、パッケージ内のチップの電源電圧雑音は増大することになる。
【０００８】
また、テスト専用ピンを引き出すための配線は、実動作状態のロジック−メモリ間のデータ信号、アドレス信号、コマンド信号にとっては、不要なスタブ配線として見えてしまい、信号の波形品質が劣化してしまう。
【０００９】
このようなパッケージ内に実装されたロジックチップおよびメモリチップの電源電圧雑音の増大や波形品質の劣化により、マルチチップパッケージまたはシステムインパッケージの動作不良や動作安定性及び信頼性低下などが課題となっている。
【００１０】
本発明の目的は、上記課題を解決すべく、低雑音で動作信頼性の高いマルチチップパッケージ又はシステムインパッケージを提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を達成するために、本発明の代表的なものを簡単に説明する。
本発明は、ｍ個（１個も含む）のメモリチップ及び該ｍ個のメモリチップを制御するロジックチップをパッケージ基板に実装して構成されるマルチチップパッケージ又はシステムインパッケージであって、テストモード切替信号又はテストモード切替コマンドを前記ロジックチップへ送信することによって前記ロジックチップに接続されるロジック信号ピンから前記ｍ個のメモリチップへのメモリ制御信号にアクセス可能とするセレクタ回路を前記ロジックチップに内蔵し、前記セレクタ回路と前記ｍ個のメモリチップとの間において前記メモリ制御信号を前記ロジスチップから見て１対１の配線又は１対ｍ以下の分岐配線で接続することを特徴とする。
【００１２】
また、本発明は、ｍ個（１個も含む）のメモリチップ及び該ｍ個のメモリチップを制御するロジックチップをパッケージ基板に実装して構成されるマルチチップパッケージ又はシステムインパッケージであって、テストモード切替信号又はテストモード切替コマンドを前記ロジックチップへ送信することによって前記ｍ個のメモリチップをテスト可能とするテストパターン信号を生成して前記ｍ個のメモリチップに送信するテストパターン生成回路を前記ロジックチップに内蔵し、前記テストパターン生成回路と前記ｍ個のメモリチップとの間において前記テストパターン信号を前記ロジスチップから見て１対１の配線又は１対ｍ以下の分岐配線で接続することを特徴とする。
【００１３】
また、本発明は、前記パッケージ基板が４層以上の配線層を有し、前記１対１の配線又は１対ｍ以下の分岐配線での接続において、前記パッケージ基板の第１層目（信号配線層）又は第１層目及び第２層目（GND配線層）に形成された配線を経由してワイヤボンディング接続又はバンプ接続するもの、又は前記ロジックチップと前記ｍ個のメモリチップとの間において直接ワイヤボンディング接続又はバンプ接続するものを含むことを特徴とする。
【００１４】
また、本発明は、前記パッケージ基板内において、前記ｍ個のメモリチップに直接アクセスするためのテスト専用配線を外部まで引き出すのを無くしたことを特徴とする。
【００１５】
また、本発明は、前記パッケージ基板において、前記ロジックチップの電源ピンから前記ロジックチップに経由して接続して給電するためのロジックチップ用電源配線及び前記ｍ個のメモリチップの電源ピンから前記ｍ個のメモリチップに経由して接続して給電するためのｍ個のメモリチップ用電源配線を第３層目以下の層に割り当てて構成したことを特徴とする。
【００１６】
また、本発明は、前記パッケージ基板において、電源配線の面積が、パッケージ基板の面積もしくはＧＮＤ配線の面積に対して、４０％以上割当てられていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、低雑音で動作信頼性の高いマルチチップパッケージ又はシステムインパッケージを提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明について図を参照しながら実施の形態とともにその効果について詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有するものは同一符号を付け、その繰り返しは省略する。
【実施例１】
【００１９】
図１は、本発明に係る代表的なマルチチップパッケージ又はシステムインパッケージの実装構造を示す第１の実施の形態を示す正面断面図である。
【００２０】
図1において、マルチチップパッケージ（以下、ＭＣＰ）又はシステムインパッケージ（以下、ＳｉＰ）１０１の第１の実施の形態は、１個のロジックチップ１０２と１個又は複数個の携帯機器用低消費電力メモリチップ１０３とこれらのチップを実装するパッケージ基板１０４とで構成される。そして、ＭＣＰ又はＳｉＰ１０１は、ロジックチップ１０２およびメモリチップ１０３をパッケージ基板１０４上に電気的に接続して実装した後樹脂封止１２５をして構成される。なお、１個のロジックチップ１０２と1個又は複数個のメモリチップ１０３とは、パッケージ基板１０４上に積層して構成しても、あるいは平置きで構成してもよい。しかし、複数のメモリチップ１０３の場合には積層して構成した方がパッケージ基板１０４の面積を大きくする必要がないことから優れている。
【００２１】
ここでは、パッケージ基板１０４が、配線層が４層構造で構成されたＭＣＰ又はＳｉＰ１０１を１つの実施の形態として説明する。
【００２２】
ロジックチップ１０２の電源は、ロジックチップ用電源ピン１９１からパッケージ基板１０４の第３層目以下の層（第３層目又は／及び第４層目）に割り当てられたロジックチップ用電源配線１９２を経由してビアにより第１層目（信号配線層）のバンプまで導き出されることによってフリップチップバンプもしくはワイヤボンディングによって供給される。メモリチップ１０３への電源もロジックチップ同様に、メモリチップ用電源ピン１９３からパッケージ基板１０４の第３層目以下の層（図に示す実施の形態の場合第３層目）に割り当てられたメモリチップ用電源配線１９４を経由してビアにより第１層目のバンプまで導き出されることによってフリップチップバンプもしくはワイヤボンディングによって供給される。ロジックチップ１０２およびメモリチップ１０３の電源は１種類だけではなく、それぞれの機能ブロック（コア電源、ＩＯ電源、Ｒｅｆ（終端）電源など）ごとに分けて給電する必要があるため、それぞれの電源ごとに上記のようにロジックチップ１０２およびメモリチップ１０３は、パッケージ基板１０４の第３層目以下の配線へと接続される。更に、ロジックチップ１０２およびメモリチップ１０３のＧＮＤはフリップチップバンプもしくはワイヤボンディングからパッケージ基板１０４上の例えば第２層目（ＧＮＤ配線層）に形成されたＧＮＤ配線１９７を経由してＧＮＤピン１９５からパッケージ基板１０４が実装されるプリント基板（図示せず）等のＧＮＤに接続される。ここで、ロジックチップ１０２とメモリチップ１０３のＧＮＤはパッケージ基板１０４上で共通化しているが、ロジックチップ１０２とメモリチップ１０３のＧＮＤはパッケージ基板１０４上で別れていても特に問題ない。
【００２３】
さらに、ロジックチップ１０２はチップ内部回路１１１の中にセレクタ回路１０５を有しており、このセレクタ回路１０５によってテスト用ピン兼用ロジック信号ピン１０６の信号パスを、メモリテスト時にはメモリＩＦ（インターフェース）回路１０７の信号パス（図１中の(１)のパス：テスト用ピン兼用ロジック信号ピン１０６→ロジックチップ内部回路１１１→メモリＩＦ回路１０７→メモリチップ１０３）へ、通常動作時にはロジックチップ内部回路１１１の信号パス（図１中の(２)のパス：テスト用ピン兼用ロジック信号ピン１０６→メモリＩＦ回路１０７→メモリチップ１０３）へとの信号パスを切り替えることが可能である。このセレクタ回路１０５の切替は、モード切替信号ピン１０８からモード切替信号（ＨｉｇｈもしくはＬｏｗの論理レベル信号、又は立上り／立下りエッヂ信号）を与えるか、ロジック信号ピン１０９にテストモードコマンド信号を与えることで、セレクタ回路１０５の制御（メモリテスト時には上記(１)のパスへ、通常動作時には上記(２)のバスへの切替制御）を行う。
【００２４】
図２は、本発明に係るＭＣＰ又はＳｉＰの第１の実施の形態において、セレクタ回路をメモリＩＦ（インターフェース）回路の中に組み込んだ実施例を示す。このように、セレクタ回路１０５を、図２に示す回路のようにメモリＩＦ（インターフェース）回路１０７の中に組み込んでも同様の結果が得られる。
【００２５】
図３は、本発明に係るＭＣＰ又はＳｉＰの第１の実施の形態のブロック構成を示す図である。図３に示すように、ロジックチップ１０２には、各種電源＃１〜＃ｎがパッケージ基板１０４の裏面（第４層目で信号配線層と称する）に設けられたロジックチップ用電源ピン１９１からパッケージ基板１０４の第３層目以下の層に割り当てられたロジックチップ用電源配線１９２を経由してビアにより表面（第１層目）のバンプまで導き出されることによってフリップチップバンプもしくはワイヤボンディングによって供給されて機能ブロック毎に分けて給電される。パッケージ基板１０４の裏面に形成されたＧＮＤピン１９５は、ビアによりパッケージ基板１０４の例えば第２層目に形成されたＧＮＤ配線１９７を経由して表面（第１層目）のバンプまで導き出されることによってフリップチップバンプもしくはワイヤボンディングによってロジックチップ１０２のＧＮＤに接続される。テストモードコマンド信号を与えるロジック信号ピン１０９は、パッケージ基板１０４の裏面から表面まで導きだされ、ロジックチップ内部回路１１１に接続される。テスト用ピン兼用ロジック信号ピン１０６は、パッケージ基板１０４の裏面から表面まで導きだされ、セレクタ回路１０５に入力される。モード切替信号を与えるモード切替信号ピン１０８は、パッケージ基板１０４の裏面から表面まで導きだされ、ロジックチップ内部回路１１１を経由してセレクタ回路１０５に入力される。
【００２６】
１個又は複数個（ｍ個）のメモリチップ１０３の各々には、コア電源やＩＯ電源などがパッケージ基板１０４の裏面に設けられたメモリチップ用電源ピン１９３からパッケージ基板１０４の第３層目以下の層に割り当てられたメモリチップ用電源配線１９４を経由してビアにより表面（第１層目）のバンプまで導き出されることによってワイヤボンディングなどによって供給されて機能ブロック毎に分けて給電される。パッケージ基板１０４の裏面に形成されたＧＮＤピン１９５は、ビアによりパッケージ基板１０４の例えば第２層目（ＧＮＤ配線層）に形成されたＧＮＤ配線１９７を経由して表面（第１層目）のバンプまで導き出されることによってワイヤボンディングなどによって各メモリチップ１０３のＧＮＤに接続される。外部入出力ピン１２０は、パッケージ基板１０４の裏面から表面まで導きだされることによってワイヤボンディングなどによって各メモリチップ１０３に接続される。
【００２７】
更に、ＭＣＰ又はＳｉＰ１０１を実装した後のメモリテストではテスト用ピン兼用ロジック信号ピン１０６からメモリにアクセスすることが可能であるため、ロジックチップ１０２からｍ個のメモリチップ１０３へのｍ個のメモリ制御信号１１０（アドレス信号、データ信号、コントロール信号（コマンド信号）(／ＲＡＳ（Row Address Select），／ＣＡＳなど)）は、セレクタ回路１０５を内蔵したロジックチップ１０２とメモリチップ１０３間で直接ワイヤボンディング等によって接続されるか又はパッケージ基板１０４の第1層目又は第１層目及び第２層目のみを経由してワイヤボンディング等によって１対ｍの分岐配線による接続するだけで良い。その結果、パッケージ基板１０４の裏面からメモリに対してアクセスするためのテスト専用ピンを設ける必要がなくなり、パッケージ基板１０４において第３層目以下の層に多数のロジックチップ用およびメモリチップ用の電源配線を割り当てできる広い面積を確保することが可能となる。
【００２８】
図２及び図３において、図１と同一の符号番号を持つものは同じ機能を有するブロックを示すものである。
【００２９】
本発明に係る第１の実施の形態においては、ＭＣＰ又はＳｉＰ１０１を実装した後のメモリテストではテスト用ピン兼用ロジック信号ピン１０６からメモリにアクセスすることが可能で、テスト専用ピンを引き出す必要がない。よって、メモリチップ１０３へのメモリ制御信号１１０（アドレス信号、データ信号、及びコントロール信号（コマンド信号）(／ＲＡＳ，／ＣＡＳなど)）は、セレクタ回路１０５を内蔵したロジックチップ１０２とメモリチップ１０３間で直接接続するか又は／及びパッケージ基板１０４の第１層目又は第１層目及び第２層目のみに形成された配線を経由して接続されるだけで良い。そのため、ＭＣＰ又はＳｉＰ１０１を１個のロジックチップ１０２と１個のメモリチップ１０３とで構成した場合、ロジックチップ１０２からメモリチップ１０３を見るとメモリ制御信号１１０は分岐配線がなく１対１の接続となる。また、ＭＣＰ又はＳｉＰ１０１を１個のロジックチップ１０２とｍ個のメモリチップ１０３とで構成した場合、ロジックチップ１０２からメモリチップ１０３を見るとメモリ制御信号１１０は１対ｍ以下の分岐配線による接続となる。また、メモリ制御信号１１０としてＧＮＤ信号を含めた場合には１対ｍ又は１対ｍ以下の分岐配線による接続となる。ロジックチップ１０２とメモリチップ１０３との間のメモリ制御信号の１対ｍ又は１対ｍ以下の分岐配線による接続は、ロジックチップ１０２とメモリチップ１０３との間のワイヤボンディングによる直接接続（１１０ａ）又は／及びパッケージ基板１０４の第１層目又は第１層目及び第２層目のみに形成された配線（バンプに近いものも含む場合がある。）を経由したワイヤボンディング接続あるいはバンプ接続（１１９ｂ，１１０ｃ）となる。１１０ｃで示すように、パッケージ基板１０４の第２層目（ＧＮＤ配線層）に形成された配線を経由する場合、メモリチップ１０３から直接第２層目に接続できないので、第１層目に形成された配線（バンプに近いものも含む）を経由してビアを介して第２層目の配線と接続することになる。
【００３０】
即ち、ロジックチップ１０２とｍ個（１個も含む）のメモリチップ１０３との間のメモリ制御信号１１０の１対ｍ又は１対ｍ以下の分岐配線による接続は、図１及び図２に示すようにパッケージ基板１０４の第１層目（信号配線層）又は第１層目（信号配線層）及び第２層目（ＧＮＤ配線層）のみに形成された配線を経由してワイヤボンディング接続あるいはバンプ接続１１０ｂ、１１０ｃで行うか、又は／及びロジックチップとメモリチップ間において直接ワイヤボンディング接続あるいはバンプ接続１１０ａで行う。
【００３１】
以上の結果、メモリにアクセスするためのテスト専用ピンをパッケージ基板１０４の表面から裏面まで引き出す必要がなくなり、パッケージ基板１０４の第３層目以下の層に、ロジックチップ用およびメモリチップ用の各種電源配線を割り当てることのできる面積が拡大し、電源配線エリアを確保することが可能となり、ＭＣＰ又はＳｉＰ１０１のパッケージ内でのチップの電源電圧雑音が大幅に低減されることになる。更に、実動作状態のロジック−メモリ間のメモリ制御信号にとっては不要なスタブ配線として見えるテスト専用ピンが不要となり、上記メモリ制御信号の波形品質の劣化を防止することが可能となる。その結果、低雑音で動作信頼性の高いＭＣＰ又はＳｉＰを実現することが可能となる。
【実施例２】
【００３２】
図４は、本発明に係る代表的なマルチチップパッケージ又はシステムインパッケージの実装構造を示す第２の実施の形態を示す正面断面図である。図５は、本発明に係るＭＣＰ又はＳｉＰの第２の実施の形態のブロック構成を示す図である。
【００３３】
該第２の実施の形態における第１の実施の形態との相違点は、ロジックチップ１０２において、チップ内部回路の中に、メモリテスト時において、テストパターン（アドレス信号、データ信号、及びコマンド信号（／ＲＡＳ，／ＣＡＳなど））を生成してメモリチップのテストを可能にするテストパターン生成回路２０１を有している点である。その結果、モード切替信号ピン１０８からモード切替信号（ＨｉｇｈもしくはＬｏｗの論理レベル信号、又は立上り／立下りエッヂ信号）を与えるか、ロジック信号ピン１０９からテストモードコマンド信号を与えることで、ロジックチップ１０２内のテストパターン生成回路２０１を有効にし、ロジックチップ１０２からメモリＩＦ回路１０７を介してメモリチップ１０３へテストパターン（アドレス信号、データ信号、及びコマンド信号）を送信することにより、メモリチップ１０３のテストを行うことが可能となる。通常動作時には、ロジックチップ１０２の内部回路からメモリＩＦ回路１０７を介してメモリチップ１０３との間でインターフェースが採られる。
【００３４】
第２の実施の形態においても、ＭＣＰ／ＳｉＰ１０１を実装した後のメモリテストではロジックチップ１０２に内蔵したテストパターン生成回路２０１にてメモリチップ１０３をテストすることが可能であるため、テスト専用ピンを引き出す必要がない。よって、メモリチップ１０３へのメモリ制御信号１１０は、テストパターン生成回路２０１を内蔵したロジックチップ１０２とメモリチップ１０３間で接続するだけで良い。そのため、第１の実施の形態と同様に１個のロジックチップ１０２と１個のメモリチップ１０３とでＭＣＰ／ＳｉＰ１０１を構成した場合、ロジックチップ１０２からメモリチップ１０３を見ると制御信号１１０は分岐配線がなく１対１の接続となる。
【００３５】
さらに、ロジックチップ１０２とメモリチップ１０３間のメモリ制御信号１１０の１対１配線を、図４に示すようにパッケージ基板１０４の第１層目又は第１層目及び第２層目のみの配線を経由してワイヤボンディング接続あるいはバンプ接続（１１０ｂ、１１０ｃ）で行い、または直接ワイヤボンディング接続あるいはバンプ接続（１１０ａ）で行う。
【００３６】
また、ＭＣＰ又はＳｉＰ１０１を１個のロジックチップ１０２とｍ個のメモリチップ１０３とで構成した場合、ロジックチップ１０２からメモリチップ１０３を見るとメモリ制御信号１１０は１対ｍ又は１対ｍ以下の分岐配線による接続となる。ロジックチップ１０２とメモリチップ１０３との間のメモリ制御信号の１対ｍ又は１対ｍ以下の分岐配線による接続は、ロジックチップ１０２とメモリチップ１０３との間のワイヤボンディングによる直接接続（１１０ａ）又は／及びパッケージ基板１０４の第１層目（信号配線層）又は第１層目（信号配線層）及び第２層目（ＧＮＤ配線層）のみに形成された配線（バンプに近いものも含む場合がある。）を経由したワイヤボンディング接続あるいはバンプ接続（１１９ｂ，１１０ｃ）となる。
【００３７】
以上の結果、第２の実施の形態においても、メモリにアクセスするためのテスト専用ピンをパッケージ基板１０４の表面から裏面まで引き出す必要がなくなり、パッケージ基板１０４の第３層目以下の層に、ロジックチップ用およびメモリチップ用の各種電源配線を割り当てることのできる面積が拡大し、電源配線エリアを確保することが可能となり、ＭＣＰ又はＳｉＰ１０１のパッケージ内でのチップの電源電圧雑音が大幅に低減されることになる。更に、実動作状態のロジック−メモリ間のメモリ制御信号にとっては不要なスタブ配線として見えるテスト専用ピンが不要となり、上記メモリ制御信号の波形品質の劣化を防止することが可能となる。その結果、低雑音で動作信頼性の高いＭＣＰ又はＳｉＰを実現することが可能となる。
【００３８】
図６は、本発明に係るＭＣＰ／ＳｉＰの第１及び第２の実施の形態を立体的に示した図である。本発明に係るＭＣＰ／ＳｉＰの第１及び第２の実施の形態によれば、不要なテスト専用配線をなくすことができ、その結果、図６に示すように、パッケージ基板１０４の第３層目以下の層に、ロジックチップ用およびメモリチップ用の電源配線エリアを十分確保することが可能となり、電源電圧雑音を抑制し、更にロジックチップ１０２−メモリチップ１０３間の信号波形品質の劣化も抑制することで、電源雑音が低く且つ動作信頼性の高いＭＣＰ又はＳｉＰを提供することができる。
【００３９】
勿論、１個のロジックチップ１０２とｍ個（１個を含む）のメモリチップ１０３とで構成され、ロジックチップ１０２からメモリチップ１０３を見たメモリ制御信号１１０が１対ｍ以下の分岐配線で接続されたＭＣＰ／ＳｉＰ１０１においても、低雑音で動作信頼性の高いＭＣＰ／ＳｉＰを供給できることは言うまでもない。
【００４０】
また、ロジックチップ１０２とメモリチップ１０３間のメモリ制御信号１１０を、パッケージ基板１０４の信号配線層（第１層目に相当する。）もしくはＧＮＤ配線層（第２層目に相当する。）を経由してワイヤボンディング接続又はパッド接続しても、第１及び第２の実施の形態と同様に低雑音で動作信頼性の高いＭＣＰ／ＳｉＰを供給できることは言うまでもない。またパッケージ基板１０４の層数が４よりも増えた場合、信号配線層の層数が増えることになる。
【００４１】
また、パッケージ基板１０４が４層以上（たとえば６層、８層）の層構成においても、第１及び第２の実施の形態と同様に低雑音で動作信頼性の高いＭＣＰ／ＳｉＰを提供できることは言うまでもない。
【００４２】
さらに、第１及び第２の実施の形態に示す本発明のＭＣＰ／ＳｉＰにおいて、パッケージ基板に表面から裏面に引き出す不要なテスト専用ピンをなくすことにより、多種に分かれているロジックチップ用の電源配線１９２とメモリチップ用の電源配線１９４の合計面積が、パッケージ基板１０４の面積に対して４０％以上の割合を占めることができれば、図７に示すように、例えば１．８Ｖ電源のメモリチップの電源電圧変動を０．９Ｖの論理閾値以下に抑えることが可能となる。電源配線の層数が２に増えてもこの関係は維持される。また、メモリチップの個数が複数になっても共通化できるので、メモリチップ用の電源配線１９４は増やす必要はない。また、電源配線１９２，１９４は、十数種類のロジックチップ用及びメモリチップ用の電源に対応できれば良い。
【００４３】
また、パッケージ基板に表面から裏面に引き出す不要なテスト専用ピンをなくすことにより、多種に分かれているロジックチップ用の電源配線１９２とメモリチップ用の電源配線１９４の合計面積がパッケージ基板１０４の例えば２層目に形成されたＧＮＤ配線１９７の面積に対して４０％以上の割合を占めることができれば、図８に示すように、１．８Ｖ電源のメモリチップの電源電圧変動を±１０％以下に抑えることが可能となる。これらにより、更に低雑音で動作信頼性の高いＭＣＰ／ＳｉＰを提供できる。
【００４４】
最後に、本発明によれば、パッケージ基板１０４内にテスト専用ピンをなくすことにより、ＭＣＰ／ＳｉＰ１０１のロジック信号ピン１０９やテスト用ピン兼用ロジック信号１０６およびロジックチップ用電源ピン１９１やメモリチップ用電源ピン１９３のＢＧＡボール配置の自由度が大きくなる。つまり、本発明においては、パッケージ基板１０４内にテスト専用ピンが無いため、ロジックチップ用電源ピン１９１やメモリチップ用電源ピン１９３を内側もしくは外側に固めて配置することが可能で、電源供給を安定することで、更に低雑音で動作信頼性の高いＭＣＰ／ＳｉＰを提供できる。
【図面の簡単な説明】
【００４５】
【図１】本発明に係るＭＣＰ又はＳｉＰの第１の実施の形態を示す正面断面図である。
【図２】図１と異なるＭＣＰ又はＳｉＰの第１の実施の形態を示す正面断面図である。
【図３】本発明に係るＭＣＰ又はＳｉＰの第１の実施の形態を示すブロック構成図である。
【図４】本発明に係るＭＣＰ又はＳｉＰの第２の実施の形態を示す正面断面図である。
【図５】本発明に係るＭＣＰ又はＳｉＰの第２の実施の形態を示すブロック構成である。
【図６】本発明に係るＭＣＰ又はＳｉＰの第１及び第２の実施の形態を示す立体斜視図である。
【図７】本発明に係るＰＫＧ面積に対する電源面積率に対する電源電圧変動を示す図である。
【図８】本発明に係るＧＮＤ面積に対する電源面積率に対する電源電圧変動を示す図である。
【符号の説明】
【００４６】
１０１…マルチチップパッケージ又はシステムインパッケージ（ＭＣＰ又はＳｉＰ）、１０２…ロジックチップ、１０３…メモリチップ、１０４…パッケージ基板、１０５…セレクタ回路、１０６…テスト用ピン兼用ロジック信号ピン、１０７…メモリＩＦ回路、１０８…モード切替信号ピン、１０９…ロジック信号ピン、１１０…メモリ制御信号（テストパターン信号）、１１０ａ、１１０ｂ、１１０ｃ…配線接続又は分岐配線接続、１１１…ロジックチップ内部回路、１２５…樹脂封止、１９１…ロジックチップ用電源ピン、１９２…ロジックチップ用電源配線、１９３…メモリチップ用電源ピン、１９４…メモリチップ用電源配線、１９５…ＧＮＤピン、１９７…ＧＮＤ配線、２０１…テストパターン生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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