(57)【要約】【課題】  メモリセルのトランジスタに最適なワード線昇圧電圧を発生する。【解決手段】  メモリセルのトランジスタと同じ閾値電圧ＶＴＭを有するＮＭＯＳ３６を用いて昇圧電圧ＶＰＰから参照電位（ＶＰＰ−ＶＴＭ）を生成し、差動増幅部３０Ａによって参照電位と電源電位ＶＣＣを比較する。参照電位が電源電位ＶＣＣよりも低ければ、制御信号ＣＯＮによって昇圧回路１０を動作させ、参照電位が電源電位ＶＣＣを越えたときには、制御信号ＣＯＮによって昇圧回路１０の動作を停止させる。【選択図】      図１
2006139883.tif 000002
【特許請求の範囲】
【請求項１】
ワード線に印加される電圧によって導通状態が制御されるトランジスタと該トランジスタを介して電荷の充放電が行われるキャパシタとで構成される複数のメモリセルを備えたメモリアレイに、ワード線駆動用の昇圧電圧を供給するワード線昇圧回路であって、
制御信号に従って前記昇圧電圧を生成するチャージポンプ型の昇圧部と、
前記昇圧電圧よりも前記メモリセルを構成するランジスタの閾値電圧だけ低い電圧を参照電圧として出力する参照電圧発生部と、
基準電圧と前記参照電圧とを比較し、該参照電圧が該基準電圧以下のときには前記制御信号によって前記昇圧部を動作させ、該参照電圧が該基準電圧を越えたときには該制御信号によって該昇圧部の動作を停止させる比較部とを、
備えたことを特徴とするワード線昇圧回路。
【請求項２】
前記参照電圧発生部は、前記メモリセルを構成するトランジスタとほぼ同一寸法で、同一プロセス条件によって形成したＮチャネルＭＯＳトランジスタで構成したことを特徴とする請求項１記載のワード線昇圧回路。
【請求項３】
前記参照電圧発生部は、前記メモリセルを構成するトランジスタとほぼ同一寸法で、同一プロセス条件によって形成したＮチャネルＭＯＳトランジスタを複数個直列に接続して構成したことを特徴とする請求項１記載のワード線昇圧回路。
【請求項４】
前記参照電圧発生部は、前記メモリセルを構成するトランジスタとほぼ同一寸法で、同一プロセス条件によって形成したＮチャネルＭＯＳトランジスタを複数個直列に接続したトランジスタ群を、複数個並列に接続して構成したことを特徴とする請求項１記載のワード線昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」という）等の半導体メモリのワード線昇圧回路に関するものである。
【背景技術】
【０００２】
図２は、従来のワード線昇圧回路の回路図である。
このワード線昇圧回路は、メモリアレイにワード線駆動用の昇圧電圧ＶＰＰを供給するものである。
【０００３】
このメモリアレイは一般的なＤＲＡＭで、ワード線昇圧回路で生成された昇圧電圧ＶＰＰが、選択されたロウデコーダＤＥＣｉ（ｉ＝１〜ｎ）を介して、ワード線ＷＬｉに供給されるようになっている。各ワード線ＷＬｉは、１トランジスタ型のメモリセルを構成するトランジスタＴＲｉと容量Ｃｉのうち、トランジスタＴＲｉのゲートに接続されている。トランジスタＴＲｉのソースは、容量Ｃｉを介してセルプレート電位ＶＣＰに接続されている。即ち、ワード線ＷＬｉに印加される昇圧電圧ＶＰＰによってトランジスタＴＲｉの導通状態が制御され、このトランジスタＴＲｉを介して容量Ｃｉの電荷の充放電が行われて、データが記憶されるようになっている。
【０００４】
メモリアレイは、各ワード線ＷＬｉと交差して配置された１対の相補的なビット線ＢＬ，／ＢＬを有しており、奇数番目のトランジスタＴＲｉのドレインがビット線ＢＬに接続され、偶数番目のトランジスタＴＲｉのドレインがビット線／ＢＬに接続されている。更に、このビット線ＢＬ，／ＢＬには、メモリセルに記憶されたデータを読み出すためのセンスアンプＳＡが接続されている。
【０００５】
このようなメモリアレイでは、データ書き込み時に、図示しない書き込み手段からビット線ＢＬ，／ＢＬに、電源電位ＶＣＣと接地電位ＧＮＤの相補的な電圧が供給される。また、ロウデコーダＤＥＣｉで選択されたワード線ＷＬｉがノードＮＰに接続され、このワード線ＷＬｉに昇圧電圧ＶＰＰが印加される。なお、選択されていないワード線ＷＬは、接地電位ＧＮＤに接続される。
【０００６】
ここで、メモリセルにレベル“Ｈ”を書き込む場合、ワード線ＷＬｉのレベルをＶＣＣ＋ＶＴＭ（但し、ＶＴＭは、トランジスタＴＲｉの閾値電圧）以上に設定することにより、メモリセルのトランジスタＴＲｉを介して電荷が容量Ｃｉに充電され、電源電位ＶＣＣが容量Ｃｉに書き込まれる。もしも、ワード線ＷＬｉのレベルがＶＣＣ＋ＶＴＭ未満であると、容量Ｃｉに保持されるレベルがＶＣＣ未満となり、データ保持能力が低下するので、リフレッシュ周期を短くしなければならなくなる。メモリセルに電源電位ＶＣＣを書き込むためには、ワード線ＷＬのレベルをＶＣＣ＋ＶＴＭ以上に設定する必要があり、昇圧電圧ＶＰＰをＶＣＣ＋ＶＴＭ以上にする必要がある。
【０００７】
このワード線昇圧回路は、メモリアレイにワード線駆動用の昇圧電圧ＶＰＰを供給するもので、昇圧電圧ＶＰＰが出力されるノードＮＰにドレインが接続され、ソースとゲートがそれぞれノードＮ１，Ｎ２に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１ａと、ドレインがこのノードＮＰに接続され、ソースとゲートがそれぞれノードＮ２，Ｎ１に接続されたＰＭＯＳ１ｂを有している。ノードＮ１，Ｎ２は、それぞれＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２ａ，２ｂを介して接地電位ＧＮＤに接続されている。
【０００８】
更に、ノードＮ２にはＰＭＯＳ３のゲートが接続され、このＰＭＯＳ３のドレインとソースは、それぞれノードＮＰ，Ｎ３に接続されている。ノードＮ３には、ＮＭＯＳ４のソースが接続され、このＮＭＯＳ４のゲートとソースは、それぞれノードＮ４と電源電位ＶＣＣに接続されている。また、ノードＮＰ，Ｎ４には、それぞれＮＭＯＳ５，６のソースが接続され、これらのＮＭＯＳ５，６のゲートとドレインが電源電位ＶＣＣに接続されている。
【０００９】
このワード線昇圧回路は、縦続接続されたインバータ７ａ〜７ｆを有し、初段のインバータ７ａに、図示しないリングオッシレータから、発振信号ＯＳＣが与えられるようになっている。インバータ７ａから出力される発振信号ＯＳＣａは、ＮＭＯＳ２ａのゲートに与えられ、４段目のインバータ７ｄから遅延されて出力される発振信号ＯＳＣｄは、ＮＭＯＳ２ｂのゲートに与えられるようになっている。更に、６段目のインバータ７ｆから出力される発振信号ＯＳＣｆは、キャパシタ８を介してノードＮ３に与えられ、５段目のインバータ７ｅから出力される発振信号ＯＳＣｅは、キャパシタ９を介してノードＮ４に与えられるようになっている。
【００１０】
図３は、図２の動作を示す信号波形図である。以下、この図３を参照しつつ、図２のワード線昇圧回路の動作を説明する。
【００１１】
図３の期間ｔ０において、電源が投入されて電源電位ＶＣＣが与えられると、ノードＮＰの昇圧電圧ＶＰＰとノードＮ４の信号ＳＮ４は、それぞれＮＭＯＳ５，６を介してＶＣＣ−ＶＴ（但し、ＶＴは、ＮＭＯＳの閾値電圧）となる。また、ノードＮ３の信号ＳＮ３は、ＮＭＯＳ４を介してＶＣＣ−２ＶＴとなる。
【００１２】
この時点では、発振信号ＯＳＣはレベル“Ｌ”であり、インバータ７ａ〜７ｆを介した発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ、“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”である。これにより、ＮＭＯＳ２ａがオン状態となってノードＮ１の信号ＳＮ１は接地電位ＧＮＤとなる。また、ＮＭＯＳ２ｂはオフ状態となり、ノードＮ２の信号ＳＮ２はノードＮＰと同じＶＣＣ−ＶＴとなる。
【００１３】
期間ｔ１において、リングオッシレータが発振を開始して、発振信号ＯＳＣが“Ｈ”に遷移すると、発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、順次、“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”に、それぞれ変化する。これにより、ＮＭＯＳ２ｂがオン状態となってノードＮ２は接地電位ＧＮＤとなる。また、ＮＭＯＳ２ａはオフ状態となり、ノードＮ１はノードＮＰと同じＶＣＣ−ＶＴとなる。ノードＮ３は、ＰＭＯＳ３を介してノードＮＰと同じＶＣＣ−ＶＴとなる。更に、ノードＮ４は、ノードＮＰと同じＶＣＣ−ＶＴを保持される。
【００１４】
その後、発振信号ＯＳＣが“Ｌ”に遷移すると、発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、順次、“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”に、それぞれ変化する。これにより、ＮＭＯＳ２ａがオン状態となってノードＮ１は接地電位ＧＮＤとなる。一方、キャパシタ９を介した容量帰還により、ノードＮ４はＶＣＣ−ＶＴからＶＣＣ＋ＶＴ以上に上昇する。これを受けて、ノードＮ３はＮＭＯＳ４を介してＶＣＣに充電される。また、ノードＮＰ，Ｎ２は、ＶＣＣ−ＶＴのレベルに保持される。
【００１５】
期間ｔ２において、発振信号ＯＳＣが再び“Ｈ”に遷移すると、発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”に変化する。これにより、ＮＭＯＳ２ｂがオン状態となってノードＮ２は接地電位ＧＮＤとなる。また、ノードＮ４はキャパシタ９を介した容量帰還により、ＶＣＣ＋ＶＴ以上からＶＣＣ−ＶＴに下降する。
【００１６】
一方、ノードＮ３はキャパシタ８を介して容量帰還を受けるが、同時にＰＭＯＳ３を介してノードＮＰにも電荷再分配が発生するので、ノードＮ３，ＮＰはＶＣＣ−ＶＴから少し上昇し、ＶＣＣ−ＶＴ＋αになる。なお、ノードＮＰにはワード線ＷＬの大きな寄生容量が付加されるため、このノードＮＰの寄生容量はノードＮ３の寄生容量より遥かに大きく、再分配された電荷の殆どはノードＮＰの昇圧に寄与する。また、ノードＮ１は、ＰＭＯＳ１ａを介してノードＮＰと同じＶＣＣ−ＶＴ＋αとなる。
【００１７】
その後、発振信号ＯＳＣが再び“Ｌ”に遷移すると、発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”に変化する。これにより、ＮＭＯＳ２ａがオン状態となってノードＮ１は接地電位ＧＮＤとなる。一方、キャパシタ９を介した容量帰還により、ノードＮ４はＶＣＣ−ＶＴからＶＣＣ＋ＶＴ以上に上昇する。これを受けて、ノードＮ３はＮＭＯＳ４を介してＶＣＣに充電される。また、ノードＮＰ，Ｎ２は、ＶＣＣ−ＶＴ＋αのレベルに保持される。
【００１８】
以降、同様の動作の繰り返しにより、発振信号ＯＳＣが“Ｈ”，“Ｌ”に遷移する度に、ノードＮＰの昇圧電圧ＶＰＰがキャパシタ８からの容量帰還を受けて上昇し、最終的にＶＣＣ＋ＶＴ以上の電位で安定する。
【００１９】
【特許文献１】特開平８−１１１０９４号公報
【００２０】
上記特許文献１には、ワード線ブースト回路からの昇圧電圧をＶＣＣ＋ＶＴレベル程度に抑制するために、ソースを電源電位ＶＣＣに接続すると共に、ドレインとゲートを昇圧電圧に接続したＮＭＯＳからなる抑制回路を備えたスタチック型半導体記憶装置が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
前記ワード線昇圧回路は、ＶＣＣ＋ＶＴ以上の昇圧電圧ＶＰＰを発生するように構成されている。しかしながら、メモリアレイ中のトランジスタＴＲは、高集積化によってゲート幅が可能な限り小さく形成されるため、その閾値電圧ＶＴＭは狭チャンネル効果により、周辺回路のＮＭＯＳの閾値電圧ＶＴよりも一般的に高くなる。従って、昇圧電圧ＶＰＰとして、周辺回路の閾値電圧ＶＴを参照して設定された電圧ＶＣＣ＋ＶＴでは不足である。このため、トランジスタＴＲの閾値電圧ＶＴＭを予測しつつ、キャパシタ８の容量を十分大きくして、十分な昇圧電圧ＶＣＣ＋ＶＴＭを得るように設計する必要がある。
【００２２】
このとき、製造プロセスによる閾値電圧ＶＴＭのばらつきを補償するために、昇圧電圧ＶＣＣ＋ＶＴＭを余裕をもって高い値に設定する必要があり、場合によっては過度な高電位になり、メモリセルのトランジスタＴＲの接合部の劣化や破壊が発生するという問題があった。
【００２３】
本発明は、適切な昇圧電圧を発生することができるワード線昇圧回路を提供することを目的としている。
【課題を解決するための手段】
【００２４】
本発明は、ワード線に印加される電圧によって導通状態が制御されるトランジスタと該トランジスタを介して電荷の充放電が行われるキャパシタとで構成される複数のメモリセルを備えたメモリアレイに、ワード線駆動用の昇圧電圧を供給するワード線昇圧回路において、制御信号に従って前記昇圧電圧を生成するチャージポンプ型の昇圧部と、前記昇圧電圧よりも前記メモリセルを構成するランジスタの閾値電圧だけ低い電圧を参照電圧として出力する参照電圧発生部と、基準電圧と前記参照電圧とを比較し、該参照電圧が該基準電圧以下のときには前記制御信号によって前記昇圧部を動作させ、該参照電圧が該基準電圧を越えたときには該制御信号によって該昇圧部の動作を停止させる比較部とを備えたことを特徴としている。
【発明の効果】
【００２５】
本発明では、参照電圧発生部において、昇圧電圧よりもメモリセルを構成するトランジスタの閾値電圧だけ低い電圧を参照電圧として発生させ、比較部において参照電圧を基準電圧と比較し、参照電圧が基準電圧以下のときには昇圧部を動作させ、参照電圧が基準電圧を越えたときには昇圧部の動作を停止させるようにしている。これにより、基準電圧よりもメモリセルを構成するトランジスタの閾値電圧だけ高い昇圧電圧を発生させることができ、メモリセルのトランジスタの劣化や破壊を起こすことのない、適切な昇圧電圧を発生することができるという効果がある。
【発明を実施するための最良の形態】
【００２６】
参照電圧発生部を、メモリセルを構成するトランジスタとほぼ同一寸法で、同一プロセス条件によって形成したＮＭＯＳをダイオード接続して構成したり、このＮＭＯＳを複数個直列に接続して構成したり、このＮＭＯＳを複数個直列に接続したトランジスタ群を、更に複数個並列に接続して構成することにより、製造上のばらつきや欠陥による異常な昇圧電圧の発生を防止することができる。
【００２７】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２８】
図１は、本発明の実施例１を示すワード線昇圧回路の回路図である。
このワード線昇圧回路は、図２と同様に、メモリアレイにワード線駆動用の昇圧電圧ＶＰＰを供給するもので、図２におけるワード線昇圧回路とほぼ同様の昇圧回路１０と、この昇圧回路１０の動作を制御するための制御回路３０で構成されている。
【００２９】
昇圧回路１０は、チャージポンプ型のもので、ドレインが昇圧電圧ＶＰＰが出力されるノードＮＰに接続され、ソースとゲートがそれぞれノードＮ１，Ｎ２に接続されたＰＭＯＳ１１ａと、ドレインがこのノードＮＰに接続され、ソースとゲートがそれぞれノードＮ２，Ｎ１に接続されたＰＭＯＳ１１ｂを有している。ノードＮ１，Ｎ２は、それぞれＮＭＯＳ１２ａ，１２ｂを介して接地電位ＧＮＤに接続されている。
【００３０】
更に、ノードＮ２にはＰＭＯＳ１３のゲートが接続され、このＰＭＯＳ１３のドレインとソースは、それぞれノードＮＰ，Ｎ３に接続されている。ノードＮ３には、ＮＭＯＳ１４のソースが接続され、このＮＭＯＳ１４のゲートはノードＮ４に接続され、ソースは電源電位ＶＣＣに接続されている。また、ノードＮＰ，Ｎ４には、それぞれＮＭＯＳ１５，１６のソースが接続され、これらのＮＭＯＳ１５，１６のゲートとドレインが電源電位ＶＣＣに接続されている。
【００３１】
更にこの昇圧回路１０は、縦続接続されたインバータ１７ａ〜１７ｃを有し、初段のインバータ１７ａに、図示しないリングオッシレータ等から、発振信号ＯＳＣが与えられるようになっている。インバータ１７ａから出力される発振信号ＯＳＣａは、ＮＭＯＳ１２ａのゲートに与えられ、３段目のインバータ１７ｃの出力側は、制御回路３０から与えられる制御信号ＣＯＮによってゲート制御される否定的論理和ゲート（以下、「ＮＯＲ」という）２０に接続されている。即ち、制御信号ＣＯＮが“Ｈ”のときは、ＮＯＲ２０から出力される発振信号ＯＳＣｄが、“Ｌ”に固定されるようになっている。
【００３２】
ＮＯＲ２０から出力される発振信号ＯＳＣｄは、ＮＭＯＳ１２ｂのゲートとインバータ１７ｅに与えられ、このインバータ１７ｅから出力される発振信号ＯＳＣｅは、インバータ１７ｆに与えられると共にキャパシタ１９を介してノードＮ４に与えられるようになっている。そして、インバータ１７ｆから出力される発振信号ＯＳＣｆが、キャパシタ１８を介してノードＮ３に与えられるようになっている。
【００３３】
制御回路３０は、ドレインが電源電位ＶＣＣに接続され、ゲートに発振信号ＯＳＣが与えられ、ソースがそれぞれノードＮ５，Ｎ６に接続されたＰＭＯＳ３１ａ，３１ｂと、ドレインが電源電位ＶＣＣに接続され、ゲートがそれぞれノードＮ６，Ｎ５に接続され、ソースがそれぞれノードＮ５，Ｎ６に接続されたＰＭＯＳ３２ａ，３２ｂを有している。
【００３４】
ノードＮ５，Ｎ６には、ＮＭＯＳ３３ａ，３３ｂのドレインがそれぞれ接続されている。ＮＭＯＳ３３ａのゲートには、基準電圧として電源電位ＶＣＣが与えられ、ＮＭＯＳ３３ｂのゲートは、参照電圧が与えられるノードＮ７に接続されている。ＮＭＯＳ３３ａ，３３ｂのソースは、それぞれＮＭＯＳ３４ａ，３４ｂを介してノードＮ８に接続され、このノードＮ８がＮＭＯＳ３５を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ３５のゲートには、発振信号ＯＳＣが与えられている。これらのＰＭＯＳ３１ａ，３１ｂ，３２ａ，３２ｂと、ＮＭＯＳ３３ａ，３３ｂ，３４ａ，３４ｂ，３５は、基準電圧と参照電圧を比較して、ノードＮ５，Ｎ６に比較結果の信号を出力する差動増幅部３０Ａを構成している。
【００３５】
一方、ノードＮ７には、ドレインとゲートが接続されて、所謂ダイオード接続されたＮＭＯＳ３６が参照電圧発生部として接続され、このＮＭＯＳ３６を介して昇圧電圧ＶＰＰが与えられている。ＮＭＯＳ３６は、メモリアレイ中のメモリセルのトランジスタＴＲとほぼ同一寸法に設定されると共に、ドーズ等のプロセス条件も同一状態で形成されたもので、メモリセルのトランジスタＴＲと同じ閾値電圧ＶＴＭを有するように構成されている。これにより、ノードＮ７には、参照電圧として、ＶＰＰ−ＶＴＭが与えられる。
【００３６】
また、ノードＮ５，Ｎ６には、ＮＭＯＳ３７ａ，３７ｂのドレインがそれぞれ接続され、これらのＮＭＯＳ３７ａ，３７ｂのゲートは、それぞれノードＮ６，Ｎ５に接続されている。ＮＭＯＳ３７ａ，３７ｂのソースは、ノードＮ９に接続され、このノードＮ９がＮＭＯＳ３８を介して接地電位ＧＮＤに接続されている。ＮＭＯＳ３８のゲートには、発振信号ＯＳＣが与えられている。これらのＮＭＯＳ３７ａ，３７ｂ，３８は、ノードＮ５，Ｎ６のレベル変化を加速する加速部３０Ｂとなっている。
【００３７】
更に、ノードＮ５，Ｎ６は、２入力の論理積ゲート（以下、「ＡＮＤ」という）３９に接続され、このＡＮＤ３９の出力側がＮＭＯＳ３４ａ，３４ｂのゲートに接続されている。また、ノードＮ６のレベルがインバータ４０で反転され、制御信号ＣＯＮとしてＮＯＲ２０に与えられるようになっている。
【００３８】
図４は、図１の動作を示す信号波形図である。以下、この図４を参照しつつ、図１のワード線昇圧回路の動作を説明する。
【００３９】
図４の期間Ｔ０において、電源が投入されて電源電位ＶＣＣが与えられると、ノードＮＰの昇圧電圧ＶＰＰとノードＮ４の信号ＳＮ４は、それぞれＮＭＯＳ１５，１６を介してＶＣＣ−ＶＴ（但し、ＶＴは、ＮＭＯＳの閾値電圧）となる。また、ノードＮ３の信号ＳＮ３は、ＮＭＯＳ１４を介してＶＣＣ−２ＶＴとなり、ノードＮ７の信号ＳＮ７は、ＮＭＯＳ３６を介してＶＣＣ−ＶＴ−ＶＴＭとなる。
【００４０】
また、この時点では発振信号ＯＳＣは“Ｌ”で、ＮＭＯＳ３５，３８はオフ状態となっており、ノードＮ５，Ｎ６の信号ＳＮ５，ＳＮ６は、それぞれＰＭＯＳ３１ａ，３１ｂを介して電源電位ＶＣＣとなる。従って、ＡＮＤ３９から出力される信号Ｓ３９は“Ｈ”である。ノードＮ８の信号ＳＮ８は、ＮＭＯＳ３３ａ，３４ａを介してＶＣＣ−ＶＴとなり、ノードＮ９の信号ＳＮ９は、ＮＭＯＳ３７ａ，３７ｂを介してＶＣＣ−ＶＴとなる。
【００４１】
インバータ４０から出力される制御信号ＣＯＮは“Ｌ”となるので、インバータ１７ａ〜１７ｃ、ＮＯＲ２０、及びインバータ１７ｅ，１７ｆを介した発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ、“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”である。これにより、ＮＭＯＳ１２ａがオン状態となり、ノードＮ１の信号ＳＮ１は接地電位ＧＮＤとなる。また、ＮＭＯＳ１２ｂはオフ状態となり、ノードＮ２の信号ＳＮ２はノードＮＰと同じＶＣＣ−ＶＴとなる。
【００４２】
次の期間Ｔ１において、リングオッシレータ等が発振を開始して、発振信号ＯＳＣが“Ｈ”に遷移すると、ノードＮ８，Ｎ９は、それぞれＮＭＯＳ３５，３８を介して接地電位ＧＮＤとなる。これを受けて、ＮＭＯＳ３３ａ，３３ｂ等による差動増幅部３０Ａと、ＮＭＯＳ３７ａ，３７ｂ等による加速部３０Ｂが活性化する。差動増幅部３０Ａでは、ＮＭＯＳ３３ａのゲート電位（ＶＣＣ）と、ＮＭＯＳ３３ｂのゲート電位（ＶＣＣ−ＶＴ−ＶＴＭ）が比較される。この結果、ノードＮ５はＮＭＯＳ３３ａ，３４ａを介して接地電位ＧＮＤに放電され、ノードＮ６は、ＰＭＯＳ３２ｂを介して電源電位ＶＣＣに再度充電される。これにより、ＡＮＤ３９の信号Ｓ３９は“Ｌ”となる。
【００４３】
発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”となり、ＮＭＯＳ１２ａはオフ状態となってノードＮ１はノードＮＰと同じＶＣＣ−ＶＴとなる。ノードＮ３は、ＰＭＯＳ１３を介してノードＮＰと同じＶＣＣ−ＶＴとなる。更に、ノードＮ４は、ノードＮＰと同じＶＣＣ−ＶＴに保持される。
【００４４】
その後、発振信号ＯＳＣが“Ｌ”に遷移すると、ＮＭＯＳ３５，３８はオフ状態となり、ノードＮ５，Ｎ６は、それぞれＰＭＯＳ３１ａ，３１ｂを介して電源電位ＶＣＣとなり、ＡＮＤ３９の信号Ｓ３９は“Ｈ”となる。なお、制御信号ＣＯＮは、“Ｌ”のままである。ノードＮ８は、ＮＭＯＳ３３ａ，３４ａを介してＶＣＣ−ＶＴとなり、ノードＮ９は、ＮＭＯＳ３７ａ，３７ｂを介してＶＣＣ−ＶＴとなる。
【００４５】
また、発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”に変化する。これにより、ＮＭＯＳ１２ａがオン状態となってノードＮ１は接地電位ＧＮＤとなる。一方、キャパシタ１９を介した容量帰還により、ノードＮ４はＶＣＣ−ＶＴからＶＣＣ＋ＶＴ以上に上昇する。これを受けて、ノードＮ３はＮＭＯＳ１４を介してＶＣＣに充電される。また、ノードＮＰ，Ｎ２は、ＶＣＣ−ＶＴのレベルに保持される。
【００４６】
次の期間Ｔ２において、発振信号ＯＳＣが再び“Ｈ”に遷移すると、期間Ｔ１の時と同様に、ノードＮ８，Ｎ９は接地電位ＧＮＤとなる。これを受けて差動増幅部３０Ａと加速部３０Ｂが活性化し、ＮＭＯＳ３３ａのゲート電位と、ＮＭＯＳ３３ｂのゲート電位が比較される。この時点では、まだＮＭＯＳ３３ａのゲート電位の方が高いので、ノードＮ５は接地電位ＧＮＤに放電され、ノードＮ６は電源電位ＶＣＣに再度充電される。従って、制御信号ＣＯＮは“Ｌ”を維持する。また、発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”となり、ＮＭＯＳ１２ｂはオン状態となってノードＮ２は接地電位ＧＮＤとなる。
【００４７】
また、ノードＮ４は、キャパシタ１９を介した容量帰還により、ＶＣＣ＋ＶＴ以上から、ＶＣＣ−ＶＴに下降する。一方、ノードＮ３は、キャパシタ１８を介して容量帰還を受けるが、同時にＰＭＯＳ１３を介してノードＮＰにも電荷再分配が発生するので、ノードＮ３，ＮＰは、ＶＣＣ−ＶＴから少し上昇してＶＣＣ−ＶＴ＋αになる。なお、ノードＮＰにはワード線ＷＬの大きな寄生容量が付加されるため、このノードＮＰの寄生容量はノードＮ３の寄生容量より遥かに大きく、再分配された電荷の殆どはノードＮＰの昇圧に寄与する。また、ノードＮ１は、ＰＭＯＳ１１ａを介してノードＮＰと同じＶＣＣ−ＶＴ＋αとなる。
【００４８】
その後、発振信号ＯＳＣが再び“Ｌ”に遷移すると、期間Ｔ１の時と同様に、ＮＭＯＳ３５，３８はオフ状態となり、ノードＮ５，Ｎ６は電源電位ＶＣＣとなり、ＡＮＤ３９の信号Ｓ３９は“Ｈ”となる。なお、制御信号ＣＯＮは、“Ｌ”のままである。また、ノードＮ８，Ｎ９は、ＶＣＣ−ＶＴとなる。
【００４９】
発振信号ＯＳＣａ，ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”に変化し、ノードＮ１は接地電位ＧＮＤとなる。一方、キャパシタ１９を介した容量帰還により、ノードＮ４はＶＣＣ−ＶＴからＶＣＣ＋ＶＴ以上に上昇する。これを受けて、ノードＮ３はＮＭＯＳ１４を介してＶＣＣに充電される。また、ノードＮＰ，Ｎ２は、ＶＣＣ−ＶＴ＋αのレベルに保持される。
【００５０】
以降、期間Ｔ３〜Ｔ６において、同様の動作の繰り返しにより、発振信号ＯＳＣが“Ｈ”，“Ｌ”に遷移する度に、ノードＮＰの昇圧電圧ＶＰＰがキャパシタ１８からの容量帰還を受けて上昇し、ＶＣＣ＋ＶＴ以上の電位に達する。
【００５１】
期間Ｔ７において、発振信号ＯＳＣが“Ｈ”に遷移すると、ノードＮ８，Ｎ９は接地電位ＧＮＤとなり、差動増幅部３０Ａと加速部３０Ｂが活性化し、ＮＭＯＳ３３ａのゲート電位とＮＭＯＳ３３ｂのゲート電位が比較される。この時点では、昇圧電圧ＶＰＰが十分高い状態（ＶＣＣ＋ＶＴＭ以上）となっているので、ノードＮ７の電位がＶＣＣを越えている。
【００５２】
このため、ノードＮ５は電源電位ＶＣＣに充電され、ノードＮ６は接地電位ＧＮＤに放電され、ＡＮＤ３９の信号Ｓ３９は“Ｌ”となり、インバータ４０から出力される制御信号ＣＯＮは“Ｈ”となる。
【００５３】
この結果、発振信号ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ“Ｌ”，“Ｈ”，“Ｌ”となり、期間Ｔ６における発振信号ＯＳＣが“Ｌ”の時と同じである。このため、キャパシタ１８，１９を介した容量帰還が発生せず、ノードＮ３，Ｎ４のレベル変化は生じない。従って、ノードＮ３はＶＣＣに保持され、ノードＮ４はＶＣＣ＋ＶＴ以上に保持される。また、ノードＮＰの昇圧電圧ＶＰＰは、ＶＣＣ＋ＶＴＭ以上のレベルに保持されるが、これ以上の容量帰還を受けないので、これ以上の電位上昇も行われない。
【００５４】
その後、発振信号ＯＳＣが“Ｌ”に遷移すると、ＮＭＯＳ３５，３８はオフ状態となり、ノードＮ５，Ｎ６は電源電位ＶＣＣとなり、ＡＮＤ３９の出力信号は“Ｈ”となり、制御信号ＣＯＮは、“Ｌ”となる。また、ノードＮ８，Ｎ９は、ＶＣＣ−ＶＴとなる。
【００５５】
発振信号ＯＳＣｄ，ＯＳＣｅ，ＯＳＣｆは、それぞれ“Ｌ”，“Ｈ”，“Ｌ”のままで変化しない。このため、キャパシタ１８，１９を介した容量帰還が発生せず、ノードＮＰの昇圧電圧ＶＰＰは、ＶＣＣ＋ＶＴＭ以上のレベルに保持される。
【００５６】
このように、昇圧電圧ＶＰＰがＶＣＣ＋ＶＴＭ以下のときには制御回路３０から出力される制御信号ＣＯＮが“Ｌ”となって、昇圧回路１０による昇圧動作が行われ、昇圧電圧ＶＰＰがＶＣＣ＋ＶＴＭを越えると制御信号ＣＯＮが“Ｈ”となって、昇圧回路１０の動作が停止される。また、昇圧電圧ＶＰＰが低下してＶＣＣ＋ＶＴＭ以下になると、再び昇圧回路１０の昇圧動作が開始される。これにより、昇圧電圧ＶＰＰは、ほぼＶＣＣ＋ＶＴＭのレベルに保持される。
【００５７】
以上のように、この実施例１のワード線昇圧回路は、メモリセルのトランジスタと同じ閾値電圧ＶＴＭを有するＮＭＯＳ３６によって得られる参照電圧（ＶＰＰ−ＶＴＭ）と基準電圧（電源電位ＶＣＣ）を比較して、昇圧回路１０の動作を制御する制御回路３０を有している。これにより、メモリセルのトランジスタに適切な昇圧電圧を与えることが可能になり、トランジスタの劣化や破壊を防止できるという利点がある。
【実施例２】
【００５８】
図５は、本発明の実施例２を示す参照電圧発生部の構成図である。
この参照電圧発生部は、図１中のＮＭＯＳ３６に代えて設けられるもので、複数のＮＭＯＳ３６１，３６２，…，３６ｐを直列に接続し、先頭のＮＭＯＳ３６１のドレインに昇圧電圧ＶＰＰを与え、後尾のＮＭＯＳ３６ｐのソースをノードＮ７に接続し、これらのすべてのＮＭＯＳ３６１〜３６ｐのゲートに昇圧電圧ＶＰＰを与えるように構成したものである。各ＮＭＯＳ３６１〜３６ｐは、図１中のＮＭＯＳ３６と同様に、メモリアレイ中のメモリセルのトランジスタＴＲと同一寸法に設定されると共に、ドーズ等のプロセス条件も同一状態で生成されたもので、メモリセルのトランジスタＴＲと同じ閾値電圧ＶＴＭを有するように形成されている。
【００５９】
この参照電圧発生部は、複数のＮＭＯＳ３６１〜３６ｐを直列に接続し、かつ、これらのＮＭＯＳ３６１〜３６ｐのゲートを先頭のＮＭＯＳ３６１のドレインに共通接続しているので、全体としての閾値電圧は、個々のＮＭＯＳ３６１〜３６ｐの閾値電圧ＶＴＭの内で、最も高い閾値電圧ＶＴＭmax となる。これにより、ノードＮ７に出力される参照電圧はＶＰＰ−ＶＴＭmax となり、これによって得られる昇圧電圧ＶＰＰは、ＶＣＣ＋ＶＴＭmax となる。
【００６０】
以上のように、この実施例２の参照電圧発生部は、複数のＮＭＯＳ３６１〜３６ｐを直列に接続しているので、個々のＮＭＯＳ３６１〜３６ｐの閾値電圧ＶＴＭにばらつきがあっても、その中で最も高い閾値電圧ＶＴＭmax に従って参照電圧（ＶＰＰ−ＶＴＭmax)を発生することができる。これにより、昇圧電圧ＶＰＰ＝ＶＣＣ＋ＶＴＭmax となり、ＮＭＯＳ３６の閾値電圧ＶＴＭのばらつきによる、昇圧電圧ＶＰＰの低下を防止することができるという利点がある。
【実施例３】
【００６１】
図６は、本発明の実施例３を示す参照電圧発生部の構成図である。
この参照電圧発生部は、図１中のＮＭＯＳ３６に代えて設けられるもので、ｐ個のＮＭＯＳ３６1,k ，３６2,k ，…，３６p,k （但し、ｋ＝１〜ｑ）を直列に接続し、先頭のＮＭＯＳ３６1,k のドレインに昇圧電圧ＶＰＰを与え、後尾のＮＭＯＳ３６p,k のソースをノードＮ７に接続し、これらのすべてのＮＭＯＳ３６1,k 〜３６p,k のゲートに昇圧電圧ＶＰＰを与えるように構成したトランジスタ群３６ｋを、ｑ個並列に接続したものである。
【００６２】
各ＮＭＯＳ３６j,k （但し、ｊ＝１〜ｐ）は、図１中のＮＭＯＳ３６と同様に、メモリアレイ中のメモリセルのトランジスタＴＲと同一寸法に設定されると共に、ドーズ等のプロセス条件も同一状態で生成されたもので、メモリセルのトランジスタＴＲと同じ閾値電圧ＶＴＭを有するように形成されている。
【００６３】
個々のトランジスタ群３６ｋの閾値電圧は、前述のように、各トランジスタ群３６ｋを構成するＮＭＯＳ３６1,k 〜３６p,k の閾値電圧ＶＴＭの内で、最も高い閾値電圧ＶＴＭmax となる。
【００６４】
更に、ｑ個のトランジスタ群３６１〜３６ｑは並列に接続されているので、この参照電圧発生部の全体としての閾値電圧は、各トランジスタ群３６１〜３６ｑの閾値電圧ＶＴＭmax の内で、最も低い閾値電圧ＶＴＭmax・min となる。これにより、ノードＮ７に出力される参照電圧はＶＰＰ−ＶＴＭmax・min となり、これによって得られる昇圧電圧ＶＰＰは、ＶＣＣ＋ＶＴＭmax・min となる。
【００６５】
以上のように、この実施例３の参照電圧発生部は、ｐ個のＮＭＯＳ３６1,k 〜３６p,k を直列に接続したトランジスタ群３６ｋを、更にｑ個並列に接続している。これにより、各トランジスタ群３６ｋによって閾値電圧ＶＴＭのばらつきによる昇圧電圧ＶＰＰの低下が防止でき、更に、並列接続したトランジスタ群３６ｋによって、製造欠陥等による閾値電圧の異常（過大）が無視され、過大な昇圧電圧ＶＰＰの発生を防止することができるという利点がある。
【００６６】
なお、本発明のワード線昇圧回路は、上記実施例１〜３に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  参照電圧発生用のＮＭＯＳ３６等は、メモリセルのトランジスタＴＲと同一寸法としたが、寸法を多少変更してもほぼ同様の効果が得られる。
（２）  メモリセルに“Ｈ”として電源電位ＶＣＣを書き込む場合について説明したが、半導体メモリ内部で降圧した電位Ｖint を“Ｈ”として書き込む場合は、図１中のＮＭＯＳ３３ａのゲートに与える基準電圧を電位Ｖint にすれば良い。
（３）  加速部３０Ｂは、差動増幅部３０Ａの比較結果の出力を速めるためのもので、省略することができる。
（４）  昇圧回路１０や制御回路３０の具体的な回路構成は一例であり、同様の機能を有するものであれば、同様に適用可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例１を示すワード線昇圧回路の回路図である。
【図２】従来のワード線昇圧回路の回路図である。
【図３】図２の動作を示す信号波形図である。
【図４】図１の動作を示す信号波形図である。
【図５】本発明の実施例２を示す参照電圧発生部の構成図である。
【図６】本発明の実施例３を示す参照電圧発生部の構成図である。
【符号の説明】
【００６８】
１０    昇圧回路
３０    制御回路
３０Ａ    差動増幅部
３０Ｂ    加速部
３６    ＮＭＯＳ（参照電圧発生部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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