(57)【要約】【課題】フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供する。【解決手段】半導体基板１上に絶縁膜４、ならびに浮遊ゲート電極５ａ形成用の導体膜および絶縁膜を下層から順に積層した複数の積層パターンを形成し、複数の積層パターンの側面にサイドウォール８を形成し、ドライエッチングにより複数の積層パターンの隣接間の半導体基板１のダメージ層を除去した後、複数の積層パターンの隣接間の半導体基板１上に絶縁膜９ａを形成し、複数の積層パターンの隣接間の絶縁膜９ａ上に複数の補助ゲート電極１０ａを複数の積層パターンに対して自己整合的に形成する。【選択図】図２
2006222203.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた複数の第１電極と、前記複数の第１電極に対して交差するように前記半導体基板上に設けられた複数の第２電極と、前記複数の第１電極の隣接間であって前記複数の第２電極が平面的に重なる位置に設けられた電荷蓄積用の複数の第３電極とを有する複数の不揮発性メモリセルを備え、
前記複数の第３電極は、前記半導体基板と前記複数の第２電極との間に、前記半導体基板、前記複数の第１電極および前記複数の第２電極に対してそれぞれ絶縁された状態で設けられ、前記複数の第３電極の下面が前記複数の第１電極の下面よりも高い位置にある半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記半導体基板の主面に対して交差する方向における前記複数の第３電極の断面形状は、前記複数の第１電極よりも高くなるような凸状とされている半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記複数の第１電極は前記半導体基板に反転層を形成する機能を有する半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記複数の第３電極は多結晶シリコンからなる半導体装置。
【請求項５】
請求項１記載の半導体装置において、さらに、前記半導体基板上に設けられた複数の電界効果トランジスタを有する周辺回路を備え、
前記複数の第３電極は第１絶縁膜を介して前記半導体基板上に設けられ、前記第１絶縁膜は前記電界効果トランジスタのゲート絶縁膜と同一層である半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記不揮発性メモリセルはＡＮＤ型のフラッシュメモリセルである半導体装置。
【請求項７】
半導体基板上に設けられた複数の第１電極と、前記複数の第１電極に対して交差するように前記半導体基板上に設けられた複数の第２電極と、前記複数の第１電極の隣接間であって前記複数の第２電極が平面的に重なる位置に設けられた電荷蓄積用の複数の第３電極とを有する複数の不揮発性メモリセルを形成する半導体装置の製造方法であって、以下の工程を含む： 
（ａ）前記半導体基板上に第１絶縁膜を形成する工程；
（ｂ）前記第１絶縁膜上に第３電極形成用の導体膜を堆積する工程；
（ｃ）前記第３電極形成用の導体膜上に第２絶縁膜を堆積する工程；
（ｄ）前記第２絶縁膜および前記第３電極形成用の導体膜をパターニングすることにより、前記第２絶縁膜および前記第３電極形成用の導体膜からなる複数の積層パターンを形成する工程；
（ｅ）前記複数の積層パターンの側面にサイドウォールを形成する工程；
（ｆ）前記複数の積層パターンの隣接間の前記半導体基板上に第３絶縁膜を形成する工程；
（ｇ）前記複数の積層パターンの隣接間が埋め込まれるように前記半導体基板上に第１電極形成用の導体膜を堆積する工程；
（ｈ）前記第１電極形成用の導体膜が前記複数の積層パターンの隣接間に残されるように前記第１電極形成用の導体膜を除去することにより、前記複数の積層パターンの隣接間に前記複数の第１電極を前記複数の積層パターンに対して自己整合的に形成する工程；
（ｉ）前記複数の積層パターンの隣接間が埋め込まれるように前記半導体基板上に第４絶縁膜を堆積する工程；
（ｊ）前記第４絶縁膜が前記複数の積層パターンの隣接間に残されるように前記第４絶縁膜を除去することにより、前記複数の積層パターンの隣接間の前記複数の第１電極上に前記第４絶縁膜のパターンを前記複数の積層パターンに対して自己整合的に形成する工程；
（ｋ）前記第２絶縁膜を除去する工程；
（ｌ）露出している前記サイドウォールを除去する工程； 
（ｍ）前記半導体基板上に第５絶縁膜を堆積する工程；
（ｎ）前記第５絶縁膜上に第２電極形成用の導体膜を堆積する工程；
（ｏ）前記第２電極形成用の導体膜をパターニングすることにより、前記複数の第２電極を形成する工程；
（ｐ）前記複数の第２電極をマスクとして前記第３電極形成用の導体膜のパターンをパターニングすることにより、前記複数の第１電極よりも高くなるような断面凸状の前記複数の第３電極を、前記複数の第２電極に対して自己整合的に形成する工程。
【請求項８】
請求項７記載の半導体装置の製造方法において、さらに以下の工程を含む：
（ｑ）前記工程（ｅ）の後、前記複数の積層パターンの隣接間の前記半導体基板を１０ｎｍから２０ｎｍ程度削る半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、前記第１絶縁膜は熱酸化法により形成された酸化シリコンを主成分とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、前記第３電極形成用の導体膜は多結晶シリコンを主成分とする半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、前記第２絶縁膜は酸化シリコンを主成分とし、前記第４絶縁膜は窒化シリコンを主成分とする半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、前記複数の第３電極を柱状に形成する半導体装置の製造方法。
【請求項１３】
請求項７記載の半導体装置の製造方法において、前記複数の第１電極は、前記半導体基板に反転層を形成する機能を有する半導体装置の製造方法。
【請求項１４】
請求項７記載の半導体装置の製造方法において、さらに前記半導体基板上に電界効果トランジスタを形成する以下の工程を含む：
（ｒ）前記工程（ｆ）で形成される前記第３絶縁膜と同一層の絶縁膜により、前記電界効果トランジスタのゲート絶縁膜を形成する工程；
（ｓ）前記第１電極形成用の導体膜のうち一部は、前記電界効果トランジスタのゲート電極形成のために前記工程（ｐ）後まで残されており、前記工程（ｐ）の後に、前記残された第１電極形成用の導体膜をパターニングすることで、前記電界効果トランジスタのゲート電極を形成する工程；
（ｔ）前記工程（ｓ）の後に、前記半導体基板に不純物を導入することで、前記電界効果トランジスタのソース・ドレインを形成する工程。
【請求項１５】
請求項７記載の半導体装置の製造方法において、さらに前記半導体基板上に第１および第２電界効果トランジスタを形成する以下の工程を含む：
（ｒ）前記工程（ｆ）で、前記第１および第２電界効果トランジスタのゲート絶縁膜を形成する工程；
（ｓ）前記第１電極形成用の導体膜のうち一部は、前記第１および第２電界効果トランジスタのゲート電極形成のために前記工程（ｐ）後まで残されており、前記工程（ｐ）の後に、前記残された第１電極形成用の導体膜をパターニングすることで、前記第１および第２電界効果トランジスタのゲート電極を形成する工程；
（ｔ）前記工程（ｓ）の後に、前記半導体基板に不純物を導入することで、前記第１および第２電界効果トランジスタのソース・ドレインを形成する工程、
ここで、前記工程（ｒ）は、さらに以下の工程を含む：
（ｒ１）前記半導体基板に熱酸化処理を施して、前記半導体基板上に第６絶縁膜を形成する工程；
（ｒ２）前記複数の積層パターンの隣接間および前記第１電界効果トランジスタ形成領域の前記第６絶縁膜を除去する工程；
（ｒ３）前記半導体基板に熱酸化処理を施して、前記複数の積層パターンの隣接間の前記半導体基板上に前記第３絶縁膜を形成し、前記第１電界効果トランジスタ形成領域の前記半導体基板上に前記第３絶縁膜と同一層の絶縁膜からなる前記第１電界効果トランジスタのゲート絶縁膜を形成し、前記第２電界効果トランジスタ形成領域の前記半導体基板上に前記第３絶縁膜よりも厚い前記第２電界効果トランジスタのゲート絶縁膜を形成する工程。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記工程（ｒ１）および工程（ｒ３）で前記半導体基板に施される前記熱酸化処理は、ＩＳＳＧ酸化法による半導体装置の製造方法。
【請求項１７】
請求項７記載の半導体装置の製造方法において、さらに前記半導体基板上に電界効果トランジスタを形成する以下の工程を含む：
（ｒ）前記工程（ａ）で形成される前記第１絶縁膜と同一層の絶縁膜により、前記電界効果トランジスタのゲート絶縁膜を形成する工程；
（ｓ）前記第３電極形成用の導体膜のうち一部は、前記電界効果トランジスタのゲート電極形成のために前記工程（ｐ）後まで残されており、前記工程（ｐ）の後に、前記残された第３電極形成用の導体膜をパターニングすることで、前記電界効果トランジスタのゲート電極を形成する工程；
（ｔ）前記工程（ｓ）の後に、前記半導体基板に不純物を導入することで、前記電界効果トランジスタのソース・ドレインを形成する工程。
【請求項１８】
請求項７記載の半導体装置の製造方法において、さらに前記半導体基板上に第１および第２電界効果トランジスタを形成する以下の工程を含む：
（ｒ）前記工程（ａ）で、前記第１および第２電解効果トランジスタのゲート絶縁膜を形成する工程；
（ｓ）前記第３電極形成用の導体膜のうち一部は、前記第１および第２電界効果トランジスタのゲート電極形成のために前記工程（ｐ）後まで残されており、前記工程（ｐ）の後に、前記残された第３電極形成用の導体膜をパターニングすることで、前記第１および第２電界効果トランジスタのゲート電極を形成する工程；
（ｔ）前記工程（ｓ）の後に、前記半導体基板に不純物を導入することで、前記第１および第２電界効果トランジスタのソース・ドレインを形成する工程、
ここで、前記工程（ｒ）は、さらに以下の工程を含む：
（ｒ１）前記半導体基板に熱酸化処理を施して、前記半導体基板上に第６絶縁膜を形成する工程；
（ｒ２）前記複数の不揮発性メモリセル形成領域および前記第１電界効果トランジスタ形成領域の前記第６絶縁膜を除去する工程；
（ｒ３）前記半導体基板に熱酸化処理を施して、前記複数の不揮発性メモリセル形成領域の前記半導体基板上に前記第１絶縁膜を形成し、前記第１電界効果トランジスタ形成領域の前記半導体基板上に前記第１絶縁膜と同一層の絶縁膜からなる前記第１電界効果トランジスタのゲート絶縁膜を形成し、前記第２電界効果トランジスタ形成領域の前記半導体基板上に前記第１絶縁膜よりも厚い前記第２電界効果トランジスタのゲート絶縁膜を形成する工程。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、前記工程（ｒ１）および工程（ｒ３）で前記半導体基板に施される熱酸化処理は、ＩＳＳＧ酸化法による半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）またはフラッシュメモリ等のような不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば浮遊ゲートおよび制御ゲートとは機能の異なる第３ゲートが、ワード線（制御ゲート）およびチャネルと垂直な方向あるいは並行な方向に存在する浮遊ゲートの隙間に埋め込まれて存在する半導体集積回路装置およびその製造方法が特開２００１−２８４２８号公報（特許文献１）に記載されている。
【０００３】
また、互いに並行に形成されたソース、ドレイン領域に対し、ソース、ドレイン領域の間にこれと並行でかつオーバーラップのない位置に補助電極構造を有し、書き込み時には補助電極をソース側注入ホットエレクトロンの補助電極として用い、読み出し時には補助電極下に形成した反転層をソース、あるいはドレイン領域として用いる半導体記憶装置が特開２００４−１５２９７７号公報（特許文献２）に記載されている。
【特許文献１】特開２００１−２８４２８号公報
【特許文献２】特開２００４−１５２９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
書き込み動作をソース側のホットエレクトロン注入で行う補助ゲート（Assist Gate：ＡＧ）電極を有するＡＮＤ型フラッシュメモリ（以下、ＡＧ−ＡＮＤ型フラッシュメモリと記す）が開発されている。補助ゲート電極を書き込みゲートに用いてチャネル電流を大幅に減少させることにより、キロビットオーダのメモリセルを同時に短期間に書き込むことが可能となる。また、浮遊ゲート電極を自己整合プロセスにより形成し、さらに補助ゲート電極をフィールドアイソレーションに用いることにより、メモリセルの面積の縮小を図ることができる。
【０００５】
浮遊ゲート電極を自己整合プロセスにより形成するＡＧ−ＡＮＤ型フラッシュメモリは、例えば、以下のように形成することができる。まず、半導体基板の主面上に補助ゲート電極を形成し、補助ゲート電極の側面に絶縁膜からなる側壁を形成する。続いて、隣接する補助ゲート電極の間に露出した半導体基板の表面にトンネル絶縁膜（ＦＴＯ（Fowler-Nordheim Tunnel Oxide）膜）を形成した後、隣接する補助ゲート電極の間に浮遊ゲート電極を形成する。上記側壁は、補助ゲート電極を覆う絶縁膜を堆積した後、例えばＲＩＥ（Reactive Ion Etching）を用いた異方性のドライエッチングにより加工して、その絶縁膜を補助ゲート電極の側面のみに残すことにより形成される。その後、層間膜を介して浮遊ゲート電極上に制御ゲート電極が形成される。
【０００６】
しかしながら、浮遊ゲート電極を自己整合プロセスにより形成するＡＧ−ＡＮＤ型フラッシュメモリについては、以下に説明する種々の技術的課題が存在する。
【０００７】
すなわち、補助ゲート電極の側面に側壁を形成する際、異方性のドライエッチングが半導体基板の表面にダメージを与え、このダメージがその後の工程で形成されるトンネル絶縁膜の耐圧低下を引き起こすことが明らかとなった。そこで、本発明者らは、異方性のドライエッチングの後に、半導体基板の表面を後処理（ドライエッチング）により１０ｎｍ程度削り、さらに半導体基板の表面に熱酸化処理によりプレ酸化膜を形成することによってダメージ層を除去する検討を行った。しかし、後処理および熱酸化処理の工程が加わることで工程が複雑化し、さらに後処理における半導体基板の削れ量のばらつきが大きく、これに起因したトンネル絶縁膜の局所的な薄膜化によりトンネル絶縁膜の耐圧が低下して、メモリセルの繰り返し書き換え特性が劣化するという問題が生じた。
【０００８】
本発明の目的は、フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、複数の補助ゲート電極と、これに交差するように設けられた複数の制御ゲート電極と、複数の補助ゲート電極の隣接間であって複数の制御ゲート電極が平面的に重なる位置に設けられた電荷蓄積用の複数の浮遊ゲート電極とを有する複数の不揮発性メモリセルを半導体基板上に備え、複数の浮遊ゲート電極の下面を複数の補助ゲート電極の下面よりも高い位置とするものである。
【００１２】
本発明は、半導体基板上にトンネル絶縁膜、ならびに浮遊ゲート電極形成用の導体膜および絶縁膜を下層から順に積層した複数の積層パターンを形成し、複数の積層パターンの側面にサイドウォールを形成し、ドライエッチングにより複数の積層パターンの隣接間の半導体基板のダメージ層を除去した後、複数の積層パターンの隣接間の半導体基板上に補助ゲート絶縁膜を形成し、複数の積層パターンの隣接間の補助ゲート絶縁膜上に複数の補助ゲート電極を複数の積層パターンに対して自己整合的に形成するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
清浄なダメージを受けていない半導体基板の主面上にメモリセルのトンネル絶縁膜を形成することができるので、高い信頼性を有するメモリセルが得られて、フラッシュメモリを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１８】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態１では、例えば４ＭｂｉｔのＡＧ−ＡＮＤ型のフラッシュメモリ単体に本発明を適用した場合の一例について説明する。図１は本実施の形態１によるＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイ（メモリセル、補助ゲート結束部および選択ｎＭＩＳ形成領域）の要部平面図、図２は図１のａ−ａ線における断面図、図３は図１のｂ−ｂ線における断面図を示している。
【００２０】
本実施の形態１のフラッシュメモリが形成された半導体チップの半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）には、分離部２、複数の補助ゲート電極（第１電極）１０ａ、複数のワード線ＷＬ（制御ゲート電極１６（第２電極））、複数の浮遊ゲート電極（第３電極）５ａ、複数の不揮発性メモリセル（以下、単にメモリセルと記す）ＭＣおよび複数の選択ｎＭＩＳＱｓ０，Ｑｓ１が配置されている。半導体基板１のメモリセルおよび選択ｎＭＩＳの形成領域にはｐウェルＰＷ２および埋め込みｎウェルＮＷｍが形成されており、ｐウェルＰＷ２の外周（側面および底面）は埋め込みｎウェルＮＷｍによって取り囲まれている。
【００２１】
分離部２は、デバイスが形成される活性領域の平面外形を規定し、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する浅溝型の分離領域とされている。すなわち、半導体基板１に掘られた浅溝内に、例えば酸化シリコンのような絶縁膜が埋め込まれることで形成されている。
【００２２】
上記複数の補助ゲート電極１０ａは、その各々の平面形状が第１方向Ｘに延在する矩形状とされている。各補助ゲート電極１０ａは、第２方向Ｙに沿って所望の距離を隔ててほぼ平行に並んで配置されている。補助ゲート電極１０ａの第２方向Ｙの寸法（幅）は、例えば７５ｎｍ程度、補助ゲート電極１０ａの隣接間隔は、例えば１０５ｎｍ程度である。補助ゲート電極１０ａは、その大半が活性領域に平面的に重なるように配置されており、補助ゲート電極１０ａに所望の電圧が印加されると、その補助ゲート電極１０ａに沿って活性領域の半導体基板１の主面部分にｎ型の反転層が形成されるようになっている。このｎ型の反転層は、ビット線（メモリセルＭＣのソースおよびドレイン）を形成する部分である。従って、活性領域には、半導体基板１に不純物を導入することにより形成されるビット線を構成する半導体領域が形成されていない。また、補助ゲート電極１０ａは、上記ビット線を形成する機能の他に、隣接するメモリセルＭＣ間のアイソレーション機能も有している。
【００２３】
メモリセルの単位領域には、例えば４本の補助ゲート電極１０ａ（Ｇ０〜Ｇ３）が配置されている。すなわち、補助ゲート電極１０ａ（Ｇ０〜Ｇ３）が４本で１セットとされている。図１では、単位領域の１本の補助ゲート電極１０ａ（Ｇ１）の右端に上層配線との接続用の幅広領域１０ＧＡが形成され、その下に隣接する補助ゲート電極１０ａ（Ｇ２）の左端に上層配線との接続用の幅広領域１０ＧＡが形成され、その下に隣接する補助ゲート電極１０ａ（Ｇ３）の右端は配線１０ＬＡと接続され、その下に隣接する補助ゲート電極１０ａ（Ｇ０）の左端は配線１０ＬＢと接続されている様子が例示されている。配線１０ＬＡ，１０ＬＢは、図１の第２方向Ｙに延在する帯状のパターンとされており、その各々には４本に１本の補助ゲート電極１０ａ（Ｇ３，Ｇ０）が一体的に接続されている。すなわち、配線１０ＬＡ，１０ＬＢは、同一の電位を供給する複数の補助ゲート電極１０ａの共通配線とされている。このような補助ゲート電極１０ａ、幅広領域１０ＧＡおよび配線１０ＬＡ，１０ＬＢは、例えば低抵抗な多結晶シリコンからなる導体膜を同一工程時にパターニングすることで形成されている。
【００２４】
補助ゲート電極１０ａは、例えば１０ｎｍから２０ｎｍ程度をドライエッチングにより削るダメージ層除去工程の後、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ８ｎｍから１０ｎｍ程度の絶縁膜（第３絶縁膜）９ａを介して形成されている。この補助ゲート電極１０ａの全側面には、例えば酸化シリコンからなる絶縁膜７およびサイドウォール８が形成されている。また、補助ゲート電極１０ａの上面には、例えば窒化シリコンからなる絶縁膜（第４絶縁膜）１１が形成されている。幅広領域１０ＧＡおよび配線１０ＬＡ，１０ＬＢの一部には、コンタクトホールＣ１が配置されており、コンタクトホールＣ１内のプラグを通して補助ゲート電極１０ａを上層の第１層配線と電気的に接続している。
【００２５】
上記複数のワード線ＷＬは、１ブロックのメモリセル（メモリマット）に対して２５６本形成されている。本実施の形態１においては、説明をわかりやすくするため、ＷＬ０〜ＷＬ２までを図示している。各ワード線ＷＬは、その各々の平面形状が第２方向Ｙに延在する矩形状とされている。すなわち、各ワード線ＷＬは、補助ゲート電極１０ａに対して直交した状態で、図１の第１方向Ｘに沿って所望の距離を隔ててほぼ平行に並んで配置されている。ワード線ＷＬの補助ゲート電極１０ａの隣接間に位置する部分はメモリセルＭＣの制御ゲート電極１６となっている。ワード線ＷＬの隣接間隔は、例えば９０ｎｍ程度である。各ワード線ＷＬは、例えば低抵抗な多結晶シリコンからなる導体膜１３と、その上面に形成された高融点金属シリサイドからなる導体膜１４との積層膜により形成されている。このワード線ＷＬの上面上には、例えば酸化シリコンからなるキャップ絶縁膜１５が堆積されている。なお、図２に示すように、各メモリセルＭＣのＹ方向において、ワード線ＷＬの下層の導体膜１３が各浮遊ゲート電極５ａ間に層間膜（第５絶縁膜）１２を介して埋め込まれるように形成されている。
【００２６】
上記複数の浮遊ゲート電極５ａは、上記補助ゲート電極１０ａの隣接間と、上記ワード線ＷＬとの交点に電気的に絶縁された状態で配置されている。浮遊ゲート電極５ａは、メモリセルＭＣのデータ用の電荷蓄積層であり、例えば低抵抗な多結晶シリコンにより形成されている。浮遊ゲート電極５ａは、半導体基板１の表面に対して突起した形状であり、半導体基板１の主面に対して交差する方向における断面形状が凸状（ここでは長方形の形状）に形成されている。すなわち、浮遊ゲート電極５ａは、補助ゲート電極１０ａに挟まれた領域に柱状（ここでは四角柱状）に形成され、その高さ（半導体基板１の主面からの高さ）が補助ゲート電極１０ａの高さ（半導体基板１の主面からの高さ）よりも高くなるように形成されている。浮遊ゲート電極５ａの第１方向Ｘの寸法は、例えば９０ｎｍ程度、浮遊ゲート電極５ａの第２方向Ｙの寸法は、例えば６５ｎｍ程度である。
【００２７】
また、浮遊ゲート電極５ａは、半導体基板１の主面上に絶縁膜（第１絶縁膜）４を介して設けられている。この絶縁膜４は、メモリセルＭＣのトンネル絶縁膜として機能する絶縁膜であり、後述するように、清浄でダメージのない半導体基板１の主面上に、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化処理により形成された酸化シリコンからなる。絶縁膜４の厚さは、例えば８ｎｍから１０ｎｍ程度である。前述したように、上記補助ゲート電極１０ａは、例えば１０ｎｍから２０ｎｍ程度をドライエッチングにより削るダメージ層除去工程の後、半導体基板１の主面上に絶縁膜９ａを介して形成される。しかし、浮遊ゲート電極５ａは、このようなダメージ層の除去を行うことなく半導体基板１の主面上に絶縁膜４を介して形成されることから、図２に示すように、浮遊ゲート電極５ａの絶縁膜４に接する下面は補助ゲート電極１０ａの絶縁膜９ａに接する下面よりも高い位置に形成されている。
【００２８】
浮遊ゲート電極５ａと補助ゲート電極１０ａとの間には、上記絶縁膜７およびサイドウォール８が形成されており、これにより浮遊ゲート電極５ａと補助ゲート電極１０ａとが絶縁されている。また、浮遊ゲート電極５ａおよびワード線ＷＬの第１方向Ｘの隣接間には、例えば酸化シリコンからなる絶縁膜（サイドウォール１９）が形成されており、これにより第１方向Ｘに隣接する浮遊ゲート電極５ａ間およびワード線ＷＬ間が絶縁されている。
【００２９】
さらに、浮遊ゲート電極５ａと、ワード線ＷＬの制御ゲート電極１６との間には層間膜１２が形成されている。層間膜１２は、浮遊ゲート電極５ａと制御ゲート電極１６との間のキャパシタを形成する膜で、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順に積層した、いわゆるＯＮＯ膜で形成されている。層間膜１２の厚さは、誘電率を考慮した二酸化シリコン（ＳｉＯ２）換算膜厚で、例えば１６ｎｍ程度である。
【００３０】
上記複数の選択ｎＭＩＳＱｓ０，Ｑｓ１は、メモリセルＭＣのドレインとなるビット線側およびソースとなるビット線側に配置されている。図１のドレインとなるビット線側では、各選択ｎＭＩＳＱｓ０が図１の右側に第２方向Ｙに沿ってビット線毎に配置されている。また、ソースとなるビット線側では、各選択ｎＭＩＳＱｓ１が図１の左側に第２方向Ｙに沿ってビット線毎に配置されている。ここではドレインとなるビット線側について説明するが、ソースとなるビット線側についても、その構造は同様なので説明を省略する。
【００３１】
図１に示すように、ドレインとなるビット線側の選択ｎＭＩＳＱｓ０のゲート電極は、上記配線１０ＬＡに沿うように第２方向Ｙに延在する帯状の配線１０ＬＣの一部（活性領域の帯状領域と交差する部分）に形成されている。ソースとなるビット線側の選択ｎＭＩＳＱｓ１のゲート電極は、上記配線１０ＬＢに沿うように第２方向Ｙに延在する帯状の配線１０ＬＤの一部（活性領域の帯状領域と交差する部分）に形成されている。この選択ｎＭＩＳＱｓ０，Ｑｓ１のゲート電極、配線１０ＬＣ，１０ＬＤは、例えば低抵抗な多結晶シリコンからなり、上記補助ゲート電極１０ａ、幅広領域１０ＧＡおよび配線１０ＬＡ，１０ＬＢをパターニングする時に同時にパターニングされている。配線１０ＬＣ，１０ＬＤの一部には、コンタクトホールＣ１が配置されており、コンタクトホールＣ１内のプラグを通して選択ｎＭＩＳＱｓ０，Ｑｓ１のゲート電極を上層の第１層配線と電気的に接続している。
【００３２】
次に、本実施の形態１によるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の一例を図４〜図２３に示す半導体基板の要部断面図を用いて工程順に説明する。これら図には、メモリセル（図１のａ−ａ線におけるワード線に平行な断面図およびｂ−ｂ線におけるワード線に垂直な断面図）、補助ゲート電極結束部（図１のｃ−ｃ線における断面図）、選択ｎＭＩＳ、周辺回路高耐圧系ＭＩＳ、周辺回路低耐圧系ＭＩＳを記載する。
【００３３】
図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面の素子分離領域に、例えば浅溝型の分離部２を形成する。続いて、半導体基板１の主面の分離部２に囲まれた活性領域上に、例えば酸化シリコンからなる絶縁膜３を熱酸化法によって形成する。この絶縁膜３は、後述のイオン注入に際して半導体基板１を保護する機能を有している。
【００３４】
次に、イオン注入法により、メモリセル、補助ゲート電極結束部および選択ｎＭＩＳの形成領域にｎ型不純物を選択的に導入することで埋め込みｎウェルＮＷｍを形成する。さらに、イオン注入法により、所定の不純物を所定のエネルギーで選択的に導入することで、例えば周辺回路高耐圧系ｎＭＩＳの形成領域にｐウェルＰＷ１、メモリセル、補助ゲート電極結束部、選択ｎＭＩＳおよび周辺回路低耐圧系ｎＭＩＳの形成領域にＰＷ２、周辺回路高耐圧系ｐＭＩＳの形成領域にｎウェルＮＷ１、周辺回路低耐圧系ｐＭＩＳの形成領域にＮＷ２を形成する。
【００３５】
次に、図５に示すように、絶縁膜３を除去した後、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法によって、半導体基板１の主面上に、メモリセルのトンネル絶縁膜（ＦＴＯ膜）として機能する、例えば厚さ８ｎｍから１０ｎｍ程度の絶縁膜４を形成する。ＩＳＳＧ酸化法は、熱処理チャンバ内に水素と酸素とを直接導入し、加熱した半導体基板１上でラジカル酸化反応を行う熱酸化法であり、例えば９００℃の雰囲気で１０％以上の水素濃度とすることにより、シリコン上に厚さ８ｎｍ程度の酸化シリコン膜を形成することができる。ＩＳＳＧ酸化法は、既存のＲＰＴ（Rapid Thermal Process）による熱酸化法と比較した場合、半導体基板１中への酸素の増速拡散が抑制されるという特徴がある。
【００３６】
次に、図６に示すように、半導体基板１の主面上に、例えば厚さ２５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜５を熱ＣＶＤ（Chemical Vapor Deposition）法により堆積した後、その上に、例えば厚さ１００ｎｍ程度の酸化シリコンからなる絶縁膜（第２絶縁膜）６をＣＶＤ法により堆積する。
【００３７】
次に、図７に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜６および導体膜５をドライエッチング法によって除去する。これにより、導体膜５からなるメモリセルの浮遊ゲート電極５ａがゲート幅方向にパターニングされる。浮遊ゲート電極５ａの幅は、例えば９０ｎｍ程度である。
【００３８】
浮遊ゲート電極５ａは、半導体基板１の主面上にメモリセルのトンネル絶縁膜として機能する絶縁膜４を介して設けられている。この絶縁膜４は、清浄でダメージのない半導体基板１の主面上に、例えばＩＳＳＧ酸化法によって形成され、その上にはダメージの小さい熱ＣＶＤ法によって導体膜５が堆積されているので、高い信頼性を有するトンネル絶縁膜を得ることができる。
【００３９】
次に、図８に示すように、半導体基板１に熱酸化処理を施すことにより、浮遊ゲート電極５ａの側面に、酸化シリコンからなる絶縁膜７を形成する。この熱酸化処理により、浮遊ゲート電極５ａの幅は、例えば８０ｎｍ程度となる。続いて、半導体基板１主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、浮遊ゲート電極５ａおよび絶縁膜６の側面にサイドウォール８を形成する。絶縁膜７およびサイドウォール８の合計の厚さは、例えば２０ｎｍ程度である。サイドウォール８を形成する際、半導体基板１を構成する単結晶シリコンに転位または結晶欠陥等のダメージ層が形成される。そこで、続いて、半導体基板１の表面を、例えばドライエッチング法により１０ｎｍから２０ｎｍ程度削ることにより、ダメージ層を除去する。このように、ダメージ層を除去しておくことで、後の工程で形成される補助ゲート絶縁膜９ａと半導体基板１との間の欠陥を除去することができる。
【００４０】
次に、図９に示すように、半導体基板１の主面上に、例えば厚さ９ｎｍ程度の絶縁膜９ａおよび厚さ２５ｎｍ程度の絶縁膜９ｂを、例えばＩＳＳＧ酸化法によって形成する。絶縁膜９ａは、例えばメモリセルの補助ゲート絶縁膜、選択ｎＭＩＳならびに周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成し、絶縁膜９ｂは、例えば周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する。
【００４１】
これら絶縁膜９ａ，９ｂは、例えば以下のように形成される。まず、半導体基板１を、例えばＩＳＳＧ酸化法を用いた熱酸化処理により、その主面上に、例えば厚さ２０ｎｍ程度の酸化シリコンからなる絶縁膜（第６絶縁膜）を形成する。この熱酸化処理では、すでに半導体基板１の主面上に形成されている絶縁膜４の端部にバーズビークが形成されことが懸念されるが、ＩＳＳＧ酸化法を用いることによって、上記バーズビークの形成を抑制することができる。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、メモリアレイならびに周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳの形成領域の酸化シリコンからなる絶縁膜をウエットエッチング法またはドライエッチング法により除去する。その後、半導体基板１を熱酸化処理により、メモリアレイならびに周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳの形成領域の半導体基板１の主面上に酸化シリコンからなる絶縁膜９ａを形成し、例えば周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳの形成領域の半導体基板１の主面上に酸化シリコンからなる絶縁膜９ｂを形成する。メモリセルの形成領域に形成される絶縁膜９ａは、補助ゲート絶縁膜として機能する。
【００４２】
次に、図１０に示すように、半導体基板１の主面上に、例えば厚さ９０ｎｍから１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜１０を堆積する。浮遊ゲート電極５ａの隣接間隔は、例えば９０ｎｍ程度であることから、浮遊ゲート電極５ａの隣接間は導体膜１０によって埋め込まれる。
【００４３】
次に、図１１に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する余分な導体膜１０をウエットエッチング法によって除去する。これにより、導体膜１０からなるメモリセルの補助ゲート電極１０ａがゲート幅方向にパターニングされる。
【００４４】
次に、図１２に示すように、半導体基板１の主面上に、例えば厚さ９０ｎｍから１００ｎｍ程度の窒化シリコンからなる絶縁膜１１を堆積する。浮遊ゲート電極５ａの隣接間隔は、例えば９０ｎｍ程度であることから、浮遊ゲート電極５ａの隣接間は絶縁膜１１によって埋め込まれる。
【００４５】
次に、図１３に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する余分な絶縁膜１１をウエットエッチング法によって除去する。これにより、メモリセルの補助ゲート電極１０ａ上、ならびに選択ｎＭＩＳおよび周辺回路の形成領域の導体膜１０上に絶縁膜１１を残すことができる。
【００４６】
次に、図１４に示すように、浮遊ゲート電極５ａ上の絶縁膜６をドライエッチング法によって選択的に除去する。
【００４７】
次に、図１５に示すように、浮遊ゲート電極５ａの側面に形成され、露出しているサイドウォール８をウエットエッチング法により除去し、続いて、サイドウォール８を除去することにより露出した絶縁膜７をウエットエッチング法により除去する。
【００４８】
次に、図１６に示すように、半導体基板１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより層間膜１２を形成する。
【００４９】
次に、図１７に示すように、半導体基板１の主面上に、例えば厚さ１５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜１３、導体膜１３よりも低抵抗な、例えば厚さ４０ｎｍ程度の導体膜１４および酸化シリコン等からなるキャップ絶縁膜１５を下層から順にＣＶＤ法によって堆積する。導体膜１４としては、例えばタングステンシリサイド等のような高融点金属シリサイド膜を用いる。
【００５０】
次に、図１８に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜１５および導体膜１３，１４をドライエッチング法によって除去することにより、導体膜１３，１４からなるメモリセルの制御ゲート電極１６を形成する。
【００５１】
次に、図１９に示すように、フォトリソグラフィ法によって形成されたレジストパターンおよび残されたキャップ絶縁膜１５をマスクとして、そこから露出する層間膜１２および導体膜５をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極５ａがゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート電極１６および浮遊ゲート電極５ａが完成する。
【００５２】
次に、図２０に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する周辺回路の層間膜１２、絶縁膜１１および導体膜１０をドライエッチング法によって除去することにより、選択ｎＭＩＳ、周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳ、ならびに周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極１０ｂを形成する。
【００５３】
次に、選択ｎＭＩＳ、ならびに周辺回路高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１７を形成する。ｎ型半導体領域１７には、例えばヒ素またはリンがイオン注入されている。さらに、周辺回路高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１８を形成する。ｐ型半導体領域１８には、例えばボロンまたはフッ化ボロンがイオン注入されている。
【００５４】
次に、図２１に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、選択ｎＭＩＳ、周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳ、ならびに周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極１０ｂの側面にサイドウォール１９を形成する。この際、浮遊ゲート電極５ａの隣接間および制御ゲート電極１６の隣接間にも上記サイドウォール１９を構成する絶縁膜が埋め込まれており、これにより、浮遊ゲート電極５ａ間および制御ゲート電極１６間が絶縁されている。
【００５５】
次に、選択ｎＭＩＳ、ならびに周辺回路高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域２０を形成する。ｎ型半導体領域２０には、例えばヒ素がイオン注入されている。さらに周辺回路高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域２１を形成する。ｐ型半導体領域２１には、例えばボロンがイオン注入されている。その後、イオン注入された不純物を活性化させるために、例えば温度９００℃から１０００℃程度の熱処理が半導体基板１に施される。以上の工程により、メモリアレイおよび周辺回路の各種ＭＩＳが形成される。
【００５６】
次に、図２２に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２２をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２２をドライエッチング法によって除去することにより、半導体基板１の一部（例えばメモリセルおよび各種ＭＩＳのソース・ドレイン）、ワード線ＷＬの一部が露出するようなコンタクトホールＣ１を形成する。
【００５７】
次に、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をコンタクトホールＣ１の内部のみに残るようにＣＭＰ（Chemical Mechanical Polishing）法によって研磨することにより、コンタクトホールＣ１の内部にプラグ２３を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第１層配線Ｍ１を形成する。
【００５８】
次に、図２３に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２４をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２４をドライエッチング法によって除去することにより、その絶縁膜２４に第１層配線Ｍ１の一部が露出するようなスルーホールＴ１を形成する。
【００５９】
次に、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をスルーホールＴ１の内部のみに残るようにＣＭＰ法によって研磨することにより、スルーホールＴ１の内部にプラグ２５を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第２層配線Ｍ２を形成する。第２層配線Ｍ２はプラグ２５を通じて第１層配線Ｍ１と電気的に接続されている。
【００６０】
次に、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２６をＣＶＤ法によって堆積した後、前記スルーホールＴ１と同様な方法によって、絶縁膜２６に第２層配線Ｍ２の一部が露出するようなスルーホールＴ２を形成する。続いて、前記プラグ２５および前記第２層配線Ｍ２と同様な方法によって、スルーホールＴ２の内部にプラグ２７を形成し、さらにプラグ２７を通じて第２層配線Ｍ２と電気的に接続された第３層配線Ｍ３を形成する。
【００６１】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【００６２】
このように、本実施の形態１によれば、清浄でダメージのない半導体基板１の主面上にメモリセルのトンネル絶縁膜として機能する絶縁膜４を形成し、続いて浮遊ゲート電極５ａを形成した後、補助ゲート電極１０ａを形成することから、高い信頼性を有するメモリセルのトンネル絶縁膜を得ることができる。これにより、高い信頼性を有するメモリセルを形成することができる。
【００６３】
（実施の形態２）
本実施の形態２によるＡＧ−ＡＮＤ型フラッシュメモリの製造方法の一例を図２４〜図３９に示す半導体基板の要部断面図を用いて工程順に説明する。前述の実施の形態１と相違する点は、メモリセルのトンネル絶縁膜として機能する絶縁膜を周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜と同一層とし、さらにメモリセルの浮遊ゲート電極と周辺回路の各種ＭＩＳのゲート電極とを同一層とすることである。
【００６４】
まず、前述の実施の形態１と同様にして、半導体基板１の主面に、分離部２およびこれに取り囲まれるように配置された活性領域を形成する。続いて、半導体基板１の所定部分に埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１，ＰＷ２を形成する。
【００６５】
次に、図２４に示すように、半導体基板１の主面上に、例えば厚さ８ｎｍから１０ｎｍ程度の絶縁膜５０ａおよび厚さ２５ｎｍ程度の絶縁膜５０ｂを形成する。絶縁膜５０ａは、例えばメモリセルのトンネル絶縁膜として機能し、さらに、選択ｎＭＩＳならびに周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する。絶縁膜５０ｂは、例えば周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する。これら絶縁膜５０ａ，５０ｂは、例えばＩＳＳＧ酸化法を用いて、前述の実施の形態１において説明した絶縁膜９ａ，９ｂと同様な工程で形成される。
【００６６】
次に、半導体基板１の主面上に、例えば厚さ２５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜５をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、その上に、例えば厚さ１００ｎｍ程度の酸化シリコンからなる絶縁膜６をＣＶＤ法により堆積する。
【００６７】
次に、図２５に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜６および導体膜５をドライエッチング法によって除去する。これにより、導体膜５からなるメモリセルの浮遊ゲート電極５ａがゲート幅方向にパターニングされ、同時に、選択ｎＭＩＳおよび周辺回路の形成領域の導体膜および絶縁膜６を残して、補助ゲート電極結束部の余分な絶縁膜６および導体膜５が除去される。
【００６８】
前述の実施の形態１と同様に、浮遊ゲート電極５ａは、半導体基板１の主面上にメモリセルのトンネル絶縁膜として機能する絶縁膜５０ａを介して設けられている。この絶縁膜５０ａは、清浄でダメージのない半導体基板１の主面上に、例えばＩＳＳＧ酸化法によって形成され、その上にはダメージの小さい熱ＣＶＤ法によって導体膜５が堆積されているので、高い信頼性を有するトンネル絶縁膜を得ることができる。
【００６９】
さらに、フラッシュメモリでは、メモリセルに次いで、周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜に高い信頼性が要求される。これは、周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳが主に電源回路またはデコーダ回路などの動作時間が相対的に長い回路に用いられることから、ゲート絶縁膜に及ぼすストレス時間が長くなるためである。しかし、本実施の形態２では、高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜は、清浄なダメージのない半導体基板１の主面上に形成された絶縁膜５０ｂにより構成されているので、高い信頼性を有するゲート絶縁膜を得ることができる。また、主に論理回路などに用いられる周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳについても、絶縁膜５０ａによりゲート絶縁膜を構成していることから、同様の効果を得ることができる。
【００７０】
次に、図２６に示すように、半導体基板１に熱酸化処理を施すことにより、浮遊ゲート電極５ａの側面に、酸化シリコンからなる絶縁膜７を形成し、続いて、浮遊ゲート電極５ａおよび絶縁膜６の側面にサイドウォール８を形成する。サイドウォール８を形成する際、半導体基板１を構成する単結晶シリコンに転位または結晶欠陥等のダメージ層が形成される。そこで、続いて、半導体基板１の表面を、例えばドライエッチング法により１０ｎｍ程度削ることにより、ダメージ層を除去する。このように、ダメージ層を除去しておくことで、後の工程で形成される補助ゲート絶縁膜９ａと半導体基板１との間の欠陥を除去することができる。
【００７１】
次に、図２７に示すように、半導体基板１の主面上に、メモリセルの補助ゲート絶縁膜を構成する、例えば厚さ８ｎｍから１０ｎｍ程度の絶縁膜５１を熱酸化法によって形成する。
【００７２】
次に、図２８に示すように、半導体基板１の主面上に、例えば厚さ９０ｎｍから１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜１０を堆積する。浮遊ゲート電極５ａの隣接間隔は、例えば９０ｎｍ程度であることから、浮遊ゲート電極５ａの隣接間は導体膜１０によって埋め込まれる。
【００７３】
次に、図２９に示すように、余分な導体膜１０をドライエッチング法によって除去する。これにより、導体膜１０からなるメモリセルの補助ゲート電極１０ａがゲート幅方向にパターニングされる。
【００７４】
次に、図３０に示すように、半導体基板１の主面上に、例えば厚さ９０ｎｍから１００ｎｍ程度の窒化シリコンからなる絶縁膜１１を堆積する。浮遊ゲート電極５ａの隣接間隔は、例えば９０ｎｍ程度であることから、浮遊ゲート電極５ａの隣接間は絶縁膜１１によって埋め込まれる。
【００７５】
次に、図３１に示すように、絶縁膜１１をドライエッチング法によって絶縁膜６が露出するまでエッチバックし、メモリセルの補助ゲート電極１０ａの隣接間に絶縁膜１１を埋め込み、さらに、絶縁膜１１の表面を平坦化する。
【００７６】
次に、図３２に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する補助ゲート電極結束部の端部の絶縁膜１１および導体膜１０をドライエッチング法によって除去する。
【００７７】
次に、図３３に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する余分な絶縁膜１１をウエットエッチング法によって除去する。これにより、メモリセルの補助ゲート電極１０ａ上に、例えば厚さ８０ｎｍ程度の絶縁膜１１を残すことができる。
【００７８】
次に、図３４に示すように、浮遊ゲート電極５ａ上の絶縁膜６をドライエッチング法によって選択的に除去する。
【００７９】
次に、図３５に示すように、浮遊ゲート電極５ａの側面に形成され、露出しているサイドウォール８をウエットエッチング法により除去し、続いて、サイドウォール８を除去することにより露出した絶縁膜７をウエットエッチング法により除去する。
【００８０】
次に、図３６に示すように、半導体基板１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより層間膜１２を形成する。続いて、半導体基板１の主面上に、例えば厚さ１５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜１３、例えば厚さ４０ｎｍ程度の高融点金属シリサイドからなる導体膜１４および酸化シリコン等からなるキャップ絶縁膜１５を下層から順にＣＶＤ法によって堆積する。
【００８１】
次に、図３７に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜１５および導体膜１３，１４をドライエッチング法によって除去することにより、導体膜１３，１４からなるメモリセルの制御ゲート電極１６を形成する。
【００８２】
次に、フォトリソグラフィ法によって形成されたレジストパターンおよび残されたキャップ絶縁膜１５をマスクとして、そこから露出する層間膜１２および導体膜５をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極５ａがゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート電極１６および浮遊ゲート電極５ａが完成する。
【００８３】
次に、図３８に示すように、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する周辺回路の層間膜１２、絶縁膜６および導体膜５をドライエッチング法によって除去することにより、選択ｎＭＩＳ、周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳ、ならびに周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極５ｂを形成する。
【００８４】
次に、選択ｎＭＩＳ、周辺回路高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１７、周辺回路高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１８を形成する。
【００８５】
次に、図３９に示すように、選択ｎＭＩＳ、周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳ、ならびに周辺回路低耐圧系ｎＭＩＳおよびｐＭＩＳのゲート電極１０ｂの側面にサイドウォール１９を形成する。続いて、選択ｎＭＩＳ、周辺回路高耐圧系および低耐圧系ｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域２０、周辺回路高耐圧系および低耐圧系ｐＭＩＳのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域２１を形成する。その後、イオン注入された不純物を活性化させるために、例えば温度９００℃から１０００℃程度の熱処理が半導体基板１に施される。以上の工程により、メモリアレイおよび周辺回路の各種ＭＩＳが形成される。
【００８６】
この後は、前述の実施の形態１と同様の工程によって、図１８に示すフラッシュメモリが製造されるため、その説明を省略する。
【００８７】
このように、本実施の形態２によれば、前述の実施の形態１と同様の効果がメモリセルにおいて得られる。さらに、これに加えて、清浄でダメージのない半導体基板１の主面上に周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜として機能する絶縁膜５０ｂを形成することから、高い信頼性を有する高耐圧系ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を得ることができる。これにより、周辺回路に高い信頼性を有する高耐圧系ｎＭＩＳおよびｐＭＩＳを形成することができる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＡＮＤ型フラッシュメモリ単体に適用した場合について説明したが、それに限定されるものではなく、例えばＥＥＰＲＯＭ単体の半導体装置、ＥＥＰＲＯＭまたはフラッシュメモリを有するシステムＬＳＩ（Large Scale Integrated circuit）等のようなメモリ混載の半導体装置にも適用できる。
【産業上の利用可能性】
【００９０】
本発明の半導体装置は、ＥＥＰＲＯＭまたはフラッシュメモリ等のような不揮発性半導体メモリ有する半導体装置に適用できる。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態１によるＡＧ−ＡＮＤ型フラッシュメモリの要部平面図である。
【図２】図１のａ−ａ線における断面図である。
【図３】図１のｂ−ｂ線における断面図である。
【図４】本発明の実施の形態１によるＡＧ−ＡＮＤ型フラッシュメモリの製造工程中の要部断面図である。
【図５】図４に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図６】図５に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図７】図６に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図８】図７に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図９】図８に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１０】図９に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１１】図１０に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１２】図１１に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１３】図１２に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１４】図１３に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１５】図１４に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１６】図１５に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１７】図１６に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１８】図１７に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図１９】図１８に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図２０】図１９に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図２１】図２０に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図２２】図２１に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図２３】図２２に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。
【図２４】本発明の実施の形態２によるＡＧ−ＡＮＤ型フラッシュメモリの製造工程中の要部断面図である。
【図２５】図２４に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２６】図２５に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２７】図２６に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２８】図２７に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２９】図２８に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３０】図２９に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３１】図３０に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３２】図３１に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３３】図３２に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３４】図３３に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３５】図３４に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３６】図３５に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３７】図３６に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３８】図３７に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３９】図３８に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【符号の説明】
【００９２】
１  半導体基板
２  分離部
３  絶縁膜
４  絶縁膜（第１絶縁膜）
５  導体膜
５ａ  浮遊ゲート電極（第３電極）
５ｂ  ゲート電極
６  絶縁膜
７  絶縁膜（第２絶縁膜）
８  サイドウォール
９ａ  絶縁膜（第３絶縁膜）
９ｂ  絶縁膜
１０  導体膜
１０ａ  補助ゲート電極（第１電極）
１０ｂ  ゲート電極
１０ＧＡ  幅広領域
１０ＬＡ，１０ＬＢ，１０ＬＣ，１０ＬＤ  配線
１１  絶縁膜（第４絶縁膜）
１２  層間膜（第５絶縁膜）
１３，１４  導体膜
１５  キャップ絶縁膜
１６  制御ゲート電極（第２電極）
１７  ｎ型半導体領域
１８  ｐ型半導体領域
１９  サイドウォール
２０  ｎ型半導体領域
２１  ｐ型半導体領域
２２  絶縁膜
２３  プラグ
２４  絶縁膜
２５  プラグ
２６  絶縁膜
２７  プラグ
５０ａ，５０ｂ  絶縁膜
５１  絶縁膜
Ｃ１  コンタクトホール
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
ＭＣ  メモリセル
ＮＷ１，ＮＷ２  ｎウェル
ＮＷｍ  埋め込みｎウェル
ＰＷ１，ＰＷ２  ｐウェル
Ｑｓ０，Ｑｓ１  選択ｎＭＩＳ
Ｔ１，Ｔ２  スルーホール
ＷＬ  ワード線
【図１】
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【図２】
2006222203.tif 000004
【図３】
2006222203.tif 000005
【図４】
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【図５】
2006222203.tif 000007
【図６】
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【図７】
2006222203.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2006222203.tif 000013
【図１２】
2006222203.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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