(57)【要約】【課題】標本化周波数比検出の制御をきめ細やかにする。【解決手段】第１の標本化周波数で標本化された入力信号と第２の標本化周波数で標本化された出力信号の、所定の最長検出時間あたりの標本化周波数比の検出を行う標本化周波数比検出装置において、前記入力信号のパルス数のカウントを行う周波数比検出用カウンタと、前記最長検出時間よりも期間の短い所定の監視時間あたりの前記入力信号のパルス数の変化の度合いを検出する入力信号監視回路と、前記周波数比検出用カウンタのカウント値あるいは前記変化の度合いに基づいたものを前記標本化周波数比として選択出力するセレクタ回路と、を有する。【選択図】  図１
2006266849.tif 000002
【特許請求の範囲】
【請求項１】
第１の標本化周波数で標本化された入力信号と第２の標本化周波数で標本化された出力信号の、所定の最長検出時間あたりの標本化周波数比の検出を行う標本化周波数比検出装置において、
前記入力信号のパルス数のカウントを行う周波数比検出用カウンタと、
前記最長検出時間よりも期間の短い所定の監視時間あたりの前記入力信号のパルス数の変化の度合いを検出する入力信号監視回路と、
前記周波数比検出用カウンタのカウント値あるいは前記変化の度合いに基づいたものを前記標本化周波数比として選択出力するセレクタ回路と、
を特徴とする標本化周波数比検出装置。
【請求項２】
前記入力信号監視回路は、前記入力信号のパルス数の変化の度合いが所定範囲内に収まるか否かを監視し、
前記セレクタ回路は、前記入力信号監視回路において前記変化の度合いが前記所定範囲内に収まる旨が検出された場合、前記周波数比検出用カウンタのカウント値を前記標本化周波数比として選択出力し、前記入力信号監視回路において前記検出された変化の度合いが前記所定範囲内に収まらない旨が検出された場合、前記周波数比検出用カウンタの現状のカウント値に前記変化の度合いを加算したものを前記標本化周波数比として選択出力すること、
を特徴とする請求項１に記載の標本化周波数比検出装置。
【請求項３】
前記最長検出時間は、前記第２の標本化周波数に応じた一周期を拡大したものであって、
前記周波数比検出用カウンタは、前記最長検出時間毎に現状のカウント値をリセットするとともに前記入力信号のパルス数のカウントを再開すること、
を特徴とする請求項１又は２に記載の標本化周波数比検出装置。
【請求項４】
前記周波数比検出用カウンタは、
前記入力信号監視回路において前記変化の度合いが前記所定範囲内に収まらない旨が検出された場合、現状のカウント値をリセットするとともに前記入力信号のパルス数のカウントを再開すること、
を特徴とする請求項２又は３に記載の標本化周波数比検出装置。
【請求項５】
前記入力信号監視回路は、
前記所定の監視時間あたりの前記入力信号のパルス数をカウントするとともに当該カウントされたカウント値を前記所定の監視時間毎にリセットする入力信号監視用カウンタと、
前回の前記入力信号監視用カウンタのカウント値を保持しておく保持回路と、
前記入力信号監視用カウンタのカウント値と前記保持回路のカウント値との比較を行う比較器と、
前記比較結果が前記所定範囲内に収まっているか否かを検証する検証回路と、
を有することを特徴とする請求項１乃至４のいずれかに記載の標本化周波数比検出装置。
【請求項６】
前記セレクタ回路の選択出力を保持しておくとともに当該保持しておいた選択出力を前記標本化周波数比として出力する更新用保持回路と、
前記更新用保持回路において保持される前記選択出力の複数の更新タイミングを設定する更新制御回路と、を有しており、
前記周波数比検出用カウンタは、前記最長検出時間を経過する毎に、若しくは、前記入力信号監視回路において前記変化の度合いが前記所定範囲内に収まらない旨が検出された場合に、現状のカウント値をリセットするとともに前記入力信号のパルス数のカウントを再開することとし、
前記更新用保持回路は、前記更新制御回路において設定された前記複数の更新タイミングに従って、当該更新タイミング毎の前記選択出力を保持するとともに、前記標本化周波数比として出力すること、を特徴とする請求項１乃至５のいずれかに記載の標本化周波数比検出装置。
【請求項７】
前記更新タイミングは、
前記第２の標本化周波数に応じた一周期を基準とする所定の単位時間を、２のｎ乗（但し、ｎ＝０〜ｋ−１の自然数）倍したものうち少なくとも１つと、前記最長検出時間に相当する前記所定の単位時間を２のｋ乗（但し、ｋは自然数）倍したものと、を選択したものであること、
を特徴とする請求項５に記載の標本化周波数比検出装置。
【請求項８】
前記更新制御回路は、
前記最長検出時間を経過した後、前記入力信号監視回路において前記変化の度合いが前記所定範囲内に収まらない旨を検出されるまでの間、前記更新タイミングを前記最長検出時間のみに固定すること、
を特徴とする請求項６又は７に記載の標本化周波数比検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、標本化周波数比検出装置に関する。
【背景技術】
【０００２】
オーディオ信号等のアナログ信号を標本化してデジタル信号に変換する際の標本化周波数Ｆｓは、メディアの種別によって異なっている。例えば、ＣＤ(Compact Disk)規格やＭＤ(Mini Disk)規格の標本化周波数は４４．１ｋＨｚ、衛星放送Ａモードの音声信号の標本化周波数は３２ｋＨｚ、ＤＡＴ（Digital Audio Tape）規格や衛星放送Ｂモードの音声信号の標本化周波数は４８ｋＨｚであり、また、近年のＤＶＤ−Ａｕｄｉｏ規格の標本化周波数は９６ｋＨｚ又は１９２ｋＨｚへと更に高密度化される状況下にある。よって、これらの標本化周波数の異なるメディア間の通信を可能とするためには、標本化周波数の変換を行う、所謂、標本化周波数変換装置を設ける必要がある。
【０００３】
ここで、標本化周波数変換装置の一例として、以下の特許文献１に開示されたものを図７に示す。なお、図７に示す標本化周波数変換装置は、第１の標本化周波数Ｆｓｉの入力信号Ｄｓｉを再標本化して任意の第２の標本化周波数Ｆｓｏの出力信号Ｄｓｏに変換するものである。
【０００４】
さらに詳述すると、第１の標本化周波数Ｆｓｉと第２の標本化周波数Ｆｓｏの比である標本化周波数比Ｒを検出し、この標本化周波数比Ｒを用いて周波数変換を行うものである。なお、標本周波数比Ｒの検出としては、第２の標本化周波数Ｆｓｏの逆数（出力標本化周期Ｔｓｏ）のＮ倍に相当する期間（＝Ｎ×Ｔｓｏ）を、第１の標本化周波数ＦｓｉのＭ倍の周波数（＝Ｍ×Ｆｓｉ）を有する基準クロックでカウントすることで行われる。すなわち、このようにカウントされたカウント値が、検出すべき標本化周波数比Ｒとなるのである。
【０００５】
標本化周波数比検出装置１０は、短周期ｔｓにおける標本化周波数比Ｒｓ、及び、長周期ｔｌにおける標本化周波数比Ｒｌ、を夫々検出するものである。図８（ａ）に示すように、標本化周波数比Ｒｓを短周期ｔｓで検出する場合、誤差Ｅｓに対する高速な応答が得られるが短周期ｔｓであるが故に精度が悪化する。一方、図８（ｂ）に示すように、標本化周波数比Ｒｌを長周期ｔｌで検出する場合、誤差Ｅｌに対する高速な応答を得るのが困難であるが長周期ｔｌであるが故に精度が向上する。よって、標本化周波数比検出装置１０は、後述の再標本化時間アドレスの生成を高速とするか高精度とするかを適応的に切り替えるために、標本化周波数比Ｒｌ及びＲｓをともに検出することにしてある。
【０００６】
さらに、標本化周波数比検出装置１０は、短周期Ｔｓにおける標本化周波数比Ｒｓと長周期Ｒｌにおける標本化周波数比Ｒｌが所定の精度内で一致するか否かを判定する。この一致の判定は、ビット数の多い標本化周波数比Ｒｌの最上位ビットから所定ビットまでと、標本化周波数比Ｒｓの全ビットを比較することで行う。そして、一致の場合には、再標本化時間アドレス生成の高速性が得られる長周期Ｒｌにおける標本化周波数比Ｒｌを選択し、不一致の場合には、再標本化時間アドレス生成の高精度化が得られる短周期Ｒｓにおける標本化周波数比Ｒｓを選択する。なお、選択された一方の標本化周波数比Ｒｌ又はＲｓは、コントローラ２０へと供給される。
【０００７】
なお、特許文献１の図４によれば、標本化周波数比Ｒｓを検出するための短周期カウンタと、標本化周波数比Ｒｌを検出するための長周期カウンタを夫々独立して設けるとともに共に動作（フリーラン状態）させてある。そして、長周期カウンタで検出された標本化周波数比Ｒｌを基本的には使用することとし、その標本化周波数比Ｒｌが短周期カウンタで検出された標本化周波数比Ｒｓと不一致の場合には、長周期カウンタで検出された標本化周波数比Ｒｌは必要な精度が得られないものと判定する。この場合、短周期カウンタで検出された標本化周波数比Ｒｓへと使用を切り替える。
【０００８】
コントローラ２０は、標本化周波数比検出装置１０より供給された標本化周波数比Ｒｌ又はＲｓ及び再標本化時間を累積加算して、再標本化のための再標本化用バッファメモリ３０の読み出しアドレスである再標本化時間アドレスを生成する。さらに、コントローラ２０は、標本化周波数比検出装置１０より供給された標本化周波数比Ｒｌ又はＲｓに応じて、補間処理装置４０で行われるオーバーサンプリングの係数を選択するための選択制御信号と、直線補間処理に使用される先行リーディング及び後追いトレーリング用の直線補間係数を生成する。
【０００９】
再標本化用バッファメモリ３０は、第１の標本化周波数Ｆｓｉの入力信号Ｄｓｉを再標本化（周波数変換）のために一時的に記憶するものである。なお、入力信号Ｄｓｉを再標本化用バッファメモリ３０に記憶させる前に、再標本化時間アドレスの分解能を向上すべく、入力信号Ｄｓｉをオーバーサンプリングしておくことが好ましい。
【００１０】
補間処理装置４０は、コントローラ２０で生成された再標本化時間アドレスと基に再標本化用バッファメモリ３０から必要なデータ群を読み出し、例えばＦＩＲ（Finite Impulse Response）フィルタ処理を施す。この結果、再標本化時間アドレスに応じた隣り合う２個の高次補間データを生成し、さらに、各データに直線補間を施した後に加算することで、第２の標本化周波数Ｆｓｏの出力信号Ｄｓｏを生成する。
【特許文献１】特許第３２５２５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、図７に示したような標本化周波数比検出装置の場合、きめ細やかな制御を行うためには、短周期Ｔｓにおける標本化周波数比Ｒｓと長周期Ｒｌにおける標本化周波数比Ｒｌに限らず、数多くの周期（例えば、短周期Ｔｓと長周期Ｔｌの中間の周期等）における標本化周波数比を夫々検出しておく必要がある。すなわち、これらの数多くの標本化周波数比を検出するために、短周期カウンタと長周期カウンタに限らず、数多くのカウンタを必要とする。よって、図７に示したような標本化周波数比検出装置の場合、きめ細かな制御を実現するためには、回路規模や消費電力が大きくなるという課題があった。
【課題を解決するための手段】
【００１２】
前述した課題を解決するための主たる本発明は、第１の標本化周波数で標本化された入力信号と第２の標本化周波数で標本化された出力信号の、所定の最長検出時間あたりの標本化周波数比の検出を行う標本化周波数比検出装置において、前記入力信号のパルス数のカウントを行う周波数比検出用カウンタと、前記最長検出時間よりも期間の短い所定の監視時間あたりの前記入力信号のパルス数の変化の度合いを検出する入力信号監視回路と、前記周波数比検出用カウンタのカウント値あるいは前記変化の度合いに基づいたものを前記標本化周波数比として選択出力するセレクタ回路と、を有することとする。
【発明の効果】
【００１３】
本発明によれば、標本化周波数比検出の制御をきめ細やかに行うことが可能な標本化周波数比検出装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の一実施形態に係る標本化周波数比検出装置１００の構成を、適宜図２、図３、図４、図５、図６を参照しつつ、図１に基づいて説明する。なお、標本化周波数比検出装置１００は、図７に示したような標本化周波数変換装置に搭載され、第１の標本化周波数Ｆｓｉで標本化された入力クロック信号ＣＬＫＩを任意の第２の標本化周波数Ｆｓｏで標本化された出力クロック信号ＣＬＫＯに変換する際に用いられる標本化周波数比ＲＡＴＩＯを検出するものである。ここで、標本化周波数比ＲＡＴＩＯとは、入力クロック信号ＣＬＫＩの第１の標本化周波数Ｆｓｉと出力クロック信号ＣＬＫＯの第２の標本化周波数Ｆｓｏとの比（＝Ｆｓｉ／Ｆｓｏ）とするものである。
【００１５】
標本化周波数比検出装置１００は、単位時間設定回路１１０、加速度検出器１２０、タイマ回路１３０、周波数比検出回路１４０、を有する。  
単位時間設定回路１１０は、出力クロック信号ＣＬＫＯ（若しくは入力クロック信号ＣＬＫＩ）に基づいて、標本化周波数比Ｒを検出する際の単位時間Ｔ１を設定するものである。この単位時間Ｔ１が、標本化周波数比検出装置１００全体の動作タイミングの基準となる。
【００１６】
図２は、単位時間設定回路１１０の一構成例を示す図である。  
Ｎ進カウンタ１１１は、出力クロック信号ＣＬＫＯのエッジに基づいて“０”から“Ｎ−１”までを繰り返しカウントするものである。ここで、“Ｎ”の値としては、出力クロック信号ＣＬＫＯの周期を拡張して標本化周波数比ＲＡＴＩＯの検出精度を向上させるべく、その検出精度に応じた適切な自然数（例えば、“２５６”）が設定される。
【００１７】
監視回路１１２は、Ｎ進カウンタ１１１のカウント値が最大の“Ｎ−１”に到達した旨を監視するとともに、Ｎ進カウンタ１１１のカウント値が最大の“Ｎ−１”に到達した旨を検出した際にその旨を示す単位時間信号ｉｐｅｒｉｏｄを生成する。なお、単位時間信号ｉｐｅｒｉｏｄは、本実施形態において、常時Ｌレベルを示すとともに、Ｎ進カウンタ１１１のカウント値が最大の“Ｎ−１”に到達した際にワンパルス状のＨレベルを示すこととする。
【００１８】
加速度検出器１２０は、本発明に係る『入力信号監視回路』の一実施形態である。加速度検出器１２０は、単位時間Ｔ１（『所定の監視時間』）あたりの入力クロック信号ＣＬＫＩのパルス数を検出するとともに、一単位時間Ｔ１前に検出されたパルス数との比較を行うことで、単位時間Ｔ１あたりの入力クロック信号ＣＬＫＩのパルス数の変化の度合い、すなわち加速度ａｖａｌｕｅを検出するものである。なお、周波数比検出回路１４０では、この加速度ａｖａｌｕｅに基づいて、検出すべき標本化周波数比ＲＡＴＩＯが得られる。さらに、加速度検出器１２０は、検出された加速度ａｖａｌｕｅが所定範囲内に収まっているか否かを監視し、その監視結果を示すクリア信号ｉｃｌｅａｒを生成する。
【００１９】
図３は、加速度検出器１２０の一構成例を示す図である。  
スピードカウンタ１２１は、本発明に係る『入力信号監視用カウンタ』の一実施形態である。スピードカウンタ１２１は、単位時間信号ｉｐｅｒｉｏｄのワンパルス状のＨレベルとする、リセット信号ｃｌｒが供給されるまでの間、すなわち単位時間Ｔ１毎に入力クロック信号ＣＬＫＩのパルス数をカウントするものである。さらに、スピードカウンタ１２１は、リセット信号ｃｌｒが供給されたとき、すなわち単位時間Ｔ１毎にカウント値をリセットするとともに、再び入力クロック信号ＣＬＫＩのパルス数のカウントを行う。すなわち、スピードカウンタ１２１は、単位時間Ｔ１あたりの入力クロック信号ＣＬＫＩのパルス数を検出するものである。なお、スピードカウンタ１２１は、“０”から“２のＡ乗−１”までをカウントすることが可能なＡビットカウンタとする。ここで、“Ａ”の値としては、標本化周波数比ＲＡＴＩＯの最大値を検出可能とするために適切な自然数（例えば、“１１”）が設定される。
【００２０】
保持回路１２２は、単位時間信号ｉｐｅｒｉｏｄのワンパルス状のＨレベルとする、リセット信号ｃｌｒが供給されたとき、前回のスピードカウンタ１２１の最終的なカウント値をラッチ（保持）しておくものである。
【００２１】
減算器１２３は、本発明に係る『比較器』の一実施形態である。減算器１２３は、スピードカウンタ１２１の単位時間Ｔ１あたりのカウント値から、保持回路１２２でラッチされた一単位時間Ｔ１前のスピードカウンタ１２１のカウント値を減算することで加速度ａｖａｌｕｅを生成するものである。ここで、加速度ａｖａｌｕｅは、符号付の“Ａ＋１”ビットで表現される。
【００２２】
検証回路１２４は、減算器１２３で生成された加速度ａｖａｌｕｅの絶対値ａｂｓを求めるとともに、絶対値ａｂｓが所定の閾値Ｘ（自然数）を超えるか否かを判定する。すなわち、減算器１２３で生成された加速度ａｖａｌｕｅが所定範囲内“−Ｘ〜＋Ｘ”に収まっているか否かを判定する。
【００２３】
ＡＮＤ素子１２５は、検証回路１２４における前述の判定結果を示す信号と単位時間信号ｉｐｅｒｉｏｄとのＡＮＤ演算を行い、そのＡＮＤ演算結果をクリア信号ｉｃｌｅａｒ（クリア時：Ｈレベル）として出力するものである。すなわち、単位時間信号ｉｐｅｒｉｏｄが単位時間Ｔ１に至った旨を示すＨレベルであり、且つ、加速度ａｖａｌｕｅが所定範囲内“−Ｘ〜＋Ｘ”に収まっていない場合に、Ｈレベルのクリア信号ｉｃｌｅａｒが生じることになる。
【００２４】
ここで、単位時間信号ｉｐｅｒｉｏｄであるリセット信号ｃｌｒとスピードカウンタ１２１における入力クロック信号ＣＬＫＩとの間の位相がズレる場合を考慮して、加速度ａｖａｌｕｅが所定範囲内“−Ｘ〜＋Ｘ”に収まってさえいれば、直ちに、クリア信号ｉｃｌｅａｒを出力させない仕組みとした。この結果、クリア信号ｉｃｌｅａｒが頻繁に生成される事象を回避するとともに、スピードカウンタ１２１のカウント値やレシオカウンタ１４１のカウント値等、高精度な標本化周波数比ＲＡＴＩＯを検出するための有効な情報を無駄にすることが抑えられる。
【００２５】
タイマ回路１３０は、周波数比検出回路１４０、特にレシオカウンタ１４１における標本化周波数比ＲＡＴＩＯの検出時間Ｔ２を計測するものである。
【００２６】
図４は、タイマ回路１３０の一構成例を示す図である。  
ビットカウンタ１３２は、Ｈレベルのクリア信号ｉｃｌｅａｒが供給されるまでの間、単位時間信号ｉｐｅｒｉｏｄのパルス数を順次カウントし続けるものである。そして、Ｈレベルのクリア信号ｉｃｌｅａｒが供給されたとき、ビットカウンタ１３２は、カウント値をリセットするとともに、再び単位時間信号ｉｐｅｒｉｏｄのパルス数のカウントを行う。なお、ビットカウンタ１３２のカウント値Ｃは、後述するレシオカウンタ１４１における検出時間Ｔ２に相当する。
【００２７】
ここで、ビットカウンタ１３２は、“０”から最大“２のＢ乗−１”までをカウントすることが可能なＢビットカウンタとする。この場合、ビットカウンタ１３２は、“０”から、単位時間Ｔ１×（２のＢ乗）で表現される最長検出時間Ｔ２ＭＡＸまでを計測可能となる。なお、最長検出時間Ｔ２ＭＡＸは、第２の標本化周波数Ｆｓｏの逆数である一周期を、Ｎ×（２のＢ乗）分拡大したものとなる。また、“Ｂ”の値としては、レシオカウンタ１４１における標本化周波数比ＲＡＴＩＯの検出精度に応じた適切な自然数（例えば、“１４”）が設定される。
【００２８】
周波数比検出回路１４０は、検出期間Ｔ２あたりの入力クロック信号ＣＬＫＩのパルス数を検出するとともに、予め設定された更新タイミングで、標本化周波数比ＲＡＴＩＯを、検出された検出期間Ｔ２あたりの入力クロック信号ＣＬＫＩのパルス数に更新するものである。さらに、周波数比検出回路１４０は、加速度検出器１２０において加速度ａｖａｌｕｅが所定範囲内に収まっていない旨を判定されたとき、検出期間Ｔ２あたりの入力クロック信号ＣＬＫＩのパルス数ではなく、そのときの加速度ａｖａｌｕｅに応じた標本化周波数比ＲＡＴＩＯへと切り替えるものである。
【００２９】
図５は、周波数比検出回路１４０の一構成例を示す図である。  
レシオカウンタ１４１は、本発明に係る『周波数比検出用カウンタ』の一実施形態である。レシオカウンタ１４１は、ＯＲ素子１４３の出力としてＨレベルのリセット信号ｃｌｒが供給されるまでの間、入力クロック信号ＣＬＫＩのパルス数をカウントし続けるものである。さらに、レシオカウンタ１４１は、ＯＲ素子１４３の出力としてＨレベルのリセット信号ｃｌｒが供給されたとき、現状のカウント値ＲＣをリセットするとともに入力クロック信号ＣＬＫＩのパルス数のカウントを再開する。  
なお、レシオカウンタ１４１は、“０”から最大“２の（Ａ＋Ｂ）乗−１”までをカウントすることが可能な（Ａ＋Ｂ）ビットカウンタとする。
【００３０】
セレクタ回路１４４は、加速度ａｖａｌｕｅが所定範囲内に収まっている場合には、その旨を示すＬレベルのクリア信号ｉｃｌｅａｒに基づきレシオカウンタ１４１のカウント値ＲＣを選択する。すなわち、レシオカウンタ１４１のカウント値ＲＣが、ＯＲ素子１４３の出力であるリセット信号ｃｌｒが供給されるまでの間、標本化周波数比ＲＡＴＩＯとしてとり扱われる。一方、セレクタ回路１４４は、加速度ａｖａｌｕｅが所定範囲内に収まっていない場合には、その旨を示すＨレベルのクリア信号ｉｃｌｅａｒに基づき加算器１４６の加算結果を選択する。
【００３１】
Ｄフリップフロップ素子１４５は、本発明に係る『更新用保持回路』の一実施形態である。Ｄフリップフロップ素子１４５は、セレクタ回路１４４の選択出力を、予め設定された複数の更新タイミングを示す複数の更新フラグＦに基づいて順次保持するとともに、それらを標本化周波数比ＲＡＴＩＯとして順次出力する。
【００３２】
Ｄフリップフロップ素子１４５から出力される標本化周波数比ＲＡＴＩＯは、出力クロック信号ＣＬＫＯのクロック数で定められる検出時間Ｔ２の期間においてカウントされた入力クロック信号ＣＬＫＩのクロック数である。したがって、標本化周波数比ＲＡＴＩＯは出力クロック信号ＣＬＫＯと入力クロック信号ＣＬＫＩとの周波数比を直接的に示すものではなく、間接的に示す値となる。なお、標本化周波数比ＲＡＴＩＯは、検出時間Ｔ２の期間の出力クロック信号ＣＬＫＯのクロック数を用いることで、出力クロック信号ＣＬＫＯと入力クロック信号ＣＬＫＩとの周波数比を直接的に示す値に変換できる。
【００３３】
加算器１４６は、Ｄフリップフロップ素子１４５でラッチしておいた現状の標本化周波数比ＲＡＴＩＯに対して加速度ａｖａｌｕｅを加算するものである。すなわち、セレクタ回路１４４において、クリア信号ｉｃｌｅａｒがＨレベルとなる場合、すなわち、加速度ａｖａｌｕｅが所定範囲内に収まっていない場合、加算器１４６の加算結果がセレクタ回路１４４において選択される。そして、この選択された加算器１４６の加算結果が、ＯＲ素子１４９を介して入力されるクリア信号ｉｃｌｅａｒに基づいてＤフリップフロップ素子１４５に順次保持されるとともに、標本化周波数比ＲＡＴＩＯとして順次出力される。
【００３４】
監視回路１４２は、タイマ回路１３０から供給されるビットカウンタ１３２のカウント値Ｃが、最長検出時間Ｔ２ＭＡＸに応じたカウント値Ｃに至ったか否かを監視するものである。そして、最長検出時間Ｔ２ＭＡＸに応じたカウント値Ｃに至った際に、その旨を示すＨレベルのタイムアップ信号ＴＵＰをＯＲ素子１４３へと供給する。
【００３５】
ＯＲ素子１４３は、加速度検出器１２０からのクリア信号ｉｃｌｅａｒと監視回路１４２からのタイムアップ信号ＴＵＰのＯＲ演算を行い、そのＯＲ演算結果をリセット信号ｃｌｒとしてレシオカウンタ１４１へと供給する。
【００３６】
すなわち、レシオカウンタ１４１は、Ｈレベルのタイムアップ信号ＴＵＰに基づいてビットカウンタ１３２のカウント値Ｃが最長検出時間Ｔ２ＭＡＸに至った旨を検出した場合にも、自身のカウント値ＲＣをリセットする。さらに、レシオカウンタ１４１は、Ｈレベルのクリア信号ｉｃｌｅａｒに基づいて加速度ａｖａｌｕｅが所定範囲内に収まっていない旨を検出した場合、自身のカウント値ＲＣをリセットする。
【００３７】
詳述すると、加速度ａｖａｌｕｅが所定範囲内に収まっている場合には、最長検出時間Ｔ２ＭＡＸ毎にカウント値ＲＣをリセットする仕組みによって、カウント値ＲＣのリセットが頻繁に行われずに済み、周波数比検出の制御の安定化が図られることになる。さらに、加速度ａｖａｌｕｅが所定範囲内に収まらない場合には、現状のカウント値ＲＣは本来の有るべき標本化周波数比ＲＡＴＩＯに追従できていないため、現状のカウント値ＲＣをリセットするとともに改めてカウントを再開するのである。
【００３８】
ＲＳフリップフロップ素子１４７は、監視回路１４２において生成されたＨレベルのタイムアップ信号ＴＵＰをセットするとともに、Ｈレベルのクリア信号ｉｃｌｅａｒに基づいてリセットする。なお、ＲＳフリップフロップ素子１４７の出力は、ロック信号ＬＯＣＫとして更新フラグデコーダ１４８へと供給される。
【００３９】
更新フラグデコーダ１４８は、本発明に係る『更新制御回路』の一実施形態である。更新フラグデコーダ１４８は、単位時間信号ｉｐｅｒｉｏｄならびにビットカウンタ１３２のカウント値Ｃに基づいて、標本化周波数比ＲＡＴＩＯの更新タイミングを設定するものである。なお、更新タイミングとしては、単位時間Ｔ１×“２のｎ乗（ｎ＝０〜“Ｂ−１”）のうち少なくともいずれかと、単位時間Ｔ１×（２のＢ乗）と、が選択される。
【００４０】
詳述すると、最長検出時間Ｔ２の経過毎にカウント値ＲＣのリセットが行われるので、最長検出時間Ｔ２に相当する単位時間Ｔ１×２のＢ乗毎に標本化周波数比の更新を必ず行わなければならない。
【００４１】
なお、更新フラグデコーダ１４８は、このように設定された複数の更新タイミングを示す複数の更新フラグＦを生成し、Ｄフリップフロップ素子１４５のクロック入力端子へと供給する。よって、Ｄフリップフロップ素子１４５は、複数の更新フラグＦのエッジ又はクリア信号ｉｃｌｅａｒのエッジによって、セレクタ回路１４４の出力をラッチすることになる。
【００４２】
さらに、更新フラグデコーダ１４８は、ＲＳフリップフロップ素子１４７から供給されたＨレベルのロック信号ＬＯＣＫに基づいて、更新タイミングを『単位時間Ｔ１×２のＢ乗』、すなわち最長検出時間Ｔ２へとロック（固定）する。Ｈレベルのロック信号ＬＯＣＫが継続して生成されうる状況とは、高精度の加速度ａｖａｌｕｅが所定範囲内に長期間安定して収まっている場合である。よって、この場合には、更新タイミングを最長検出時間Ｔ２へとロックすることで、高精度な標本化周波数比ＲＡＴＩＯが検出されているにも関わらず、それを更新して無駄にする事象を回避できる。
【００４３】
図６は、更新フラグデコーダ１４８の一構成例を示す図である。  
更新タイミング設定回路１４８１は、単位時間信号ｉｐｅｒｉｏｄを“２のｎ乗（ｎ＝“Ｂ”及び“０〜（Ｂ−１）”の少なくともいずれか）”分周する等して、単位時間信号ｉｐｅｒｉｏｄの一周期である単位時間Ｔ１を基に、単位時間Ｔ１×“１”，単位時間Ｔ１×“２”，・・・，単位時間Ｔ１×“２の（Ｂ−１）乗”のうち少なくともいずれかと、単位時間Ｔ１×“２のＢ乗”とを、標本化周波数比ＲＡＴＩＯの更新タイミングとして設定するものである。
【００４４】
ここで、Ｈレベルのロック信号ＬＯＣＫが供給されるまでの間、セレクタ１４８５は、比較器１４８３の比較結果を選択する場合とする。よって、更新タイミング設定回路１４８１で設定された複数の更新タイミングとビットカウンタ１３２のカウント値Ｃとが比較器１４８３において一致した際、その一致した旨を示す比較結果がセレクタ１４８５を介して更新フラグＦとして出力される。
【００４５】
更新ロックタイミング設定回路１４８２は、単位時間信号ｉｐｅｒｉｏｄを“２のＢ乗”分周する等して、標本化周波数比ＲＡＴＩＯの更新タイミング（以下、更新ロックタイミング）を、単位時間Ｔ１×“２のＢ乗”のみにロックするものである。
【００４６】
ここで、Ｈレベルのロック信号ＬＯＣＫが供給されたとき、セレクタ１４８５は、比較器１４８４の比較結果を選択する場合とする。よって、更新ロックタイミング設定回路１４８２で設定された更新ロックタイミングとビットカウンタ１３２のカウント値Ｃが比較器１４８４において一致した際、その一致した旨を示す比較結果がセレクタ１４８５を介して更新フラグＦとして出力される。
【００４７】
以上、本発明の実施形態について説明したが、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、その等価物も含まれるものである。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態に係る標本化周波数比検出装置の一ブロック構成例を示す図である。
【図２】本発明の一実施形態に係る単位時間設定回路の一構成例を示す図である。
【図３】本発明の一実施形態に係る加速度検出器の一構成例を示す図である。
【図４】本発明の一実施形態に係るタイマ回路の一構成例を示す図である。
【図５】本発明の一実施形態に係る標本化周波数比検出回路の一構成例を示す図である。
【図６】本発明の一実施形態に係る更新フラグデコーダの一構成例を示す図である。
【図７】標本化周波数変換装置の一ブロック構成例を示す図である。
【図８】図８（ａ）は標本化周波数比を短周期ｔｓで検出する場合の様子を示す図であり、図８（ｂ）は標本化周波数比を長周期ｔｌで検出する場合の様子を示す図である。
【符号の説明】
【００４９】
１０、１００  標本化周波数比検出装置
２０  コントローラ
３０  再標本化用バッファメモリ
４０  補間処理装置
１１０  単位時間設定回路
１１１  Ｎ進カウンタ
１１２  監視回路
１２０  加速度検出器
１２１  スピードカウンタ
１２２  保持回路
１２３  減算器
１２４  検証回路
１２５  ＡＮＤ素子
１３０  タイマ回路
１３２  ビットカウンタ
１４０  周波数比検出回路
１４１  レシオカウンタ
１４２  監視回路
１４３、１４９  ＯＲ素子
１４４  セレクタ回路
１４５  Ｄフリップフロップ素子
１４６  加算器
１４７  ＲＳフリップフロップ素子
１４８  更新フラグデコーダ
１４８１  更新タイミング設定回路
１４８２  更新ロックタイミング設定回路
１４８３、１４８４  比較器
１４８５  セレクタ
【図１】
2006266849.tif 000003
【図２】
2006266849.tif 000004
【図３】
2006266849.tif 000005
【図４】
2006266849.tif 000006
【図５】
2006266849.tif 000007
【図６】
2006266849.tif 000008
【図７】
2006266849.tif 000009
【図８】
2006266849.tif 000010
【手続補正書】
【提出日】平成17年3月25日(2005.3.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第１の標本化周波数で標本化された入力信号と第２の標本化周波数で標本化された出力信号の、所定の最長検出時間あたりの標本化周波数比の検出を行う標本化周波数比検出装置において、
前記入力信号のパルス数のカウントを行う周波数比検出用カウンタと、
前記最長検出時間よりも期間の短い所定の監視時間あたりの前記入力信号のパルス数の変化の度合いを検出する入力信号監視回路と、
前記周波数比検出用カウンタのカウント値あるいは前記変化の度合いに基づいたものを前記標本化周波数比として選択出力するセレクタ回路と、を備えたこと
を特徴とする標本化周波数比検出装置。