(57)【要約】    【課題】  本発明は、非同期で印加される複数の入力信号を先入力入先処理して衝突が発生しないようにすることによって、高い信頼性を有する素子動作を実現することができる、非同期の複数入力信号によるプロセス衝突の防止装置を提供すること。    【解決手段】  第１入力信号ＷＲ及び第２入力信号ＳＲを受信して、第１及び第２処理要請信号ＷＲ＿ＳＴＤ、ＳＲ＿ＳＴＤを生成する信号入力手段１００と、所定の優先順位に応じてプロセス衝突を制御する衝突制御手段２００と、第１処理要請信号ＷＲ＿ＳＴＤに応答して、第１処理信号ＷＲＳを出力し、第２処理要請信号ＳＲ＿ＳＴＤに応答して、第２処理信号ＬＤＳを出力する信号処理部３００とを備える。【選択図】  図１
2006059518.tif 000002
【特許請求の範囲】
【請求項１】
第１入力信号及び第２入力信号を受信し、第１及び第２処理要請信号を生成する信号入力手段と、
所定の優先順位に応じて、プロセス衝突を制御する衝突制御手段と、
前記第１処理要請信号に応答して、第１処理信号を出力し、第２処理要請信号に応答して、第２処理信号を出力する信号処理部と
を備えることを特徴とする複数入力信号によるプロセス衝突の防止装置。
【請求項２】
前記プロセス衝突が、前記第２入力信号が前記第１入力信号による前記第１処理信号のアクティブ期間に入力された時、前記第１入力信号が前記第２入力信号による前記第２処理信号のアクティブ期間に入力された時、または、前記第１及び第２入力信号が同時に入力された時に、生じることを特徴とする請求項１に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項３】
前記信号入力手段が、
前記第１入力信号の印加を感知して第１エッジ感知信号を出力する第１エッジ感知部と、
前記第２入力信号の印加を感知して第２エッジ感知信号を出力する第２エッジ感知部と、
前記第２エッジ感知信号の非アクティブの間、前記第１エッジ感知信号に応答して、前記第１処理要請信号を出力する第１処理要請部と、
前記第１エッジ感知信号の非アクティブの間、前記第２エッジ感知信号に応答して、前記第２処理要請信号を出力する第２処理要請部と
を備えることを特徴とする請求項２に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項４】
前記衝突制御手段が、
前記第１及び第２エッジ感知信号のアクティブ期間が重なっているか否かを感知する衝突感知部と、
前記衝突感知部によって制御されて、前記第１及び第２エッジ感知信号を感知し、前記第１及び第２入力信号が同時に入力された場合、所定の優先順位に応じて前記第２エッジ感知信号を非アクティブにし、前記第１処理要請信号による処理の終了後に、前記信号処理部を制御し、前記第２処理信号をアクティブにさせる同時入力信号処理部と
を備えることを特徴とする請求項３に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項５】
前記衝突感知部が、
前記第１エッジ感知信号が印加された後、前記第２エッジ感知信号が印加された場合、前記第１エッジ感知部をリセットさせる第１要請進行信号を生成し、前記第２エッジ感知信号が印加された後、前記第１エッジ感知信号が印加された場合、前記第２エッジ感知部をリセットさせる第２要請進行信号を生成する要請進行信号生成部と、
前記第１及び第２エッジ感知信号のアクティブ期間が重なる場合、衝突感知信号を生成する衝突感知信号生成部と
を備えることを特徴とする請求項４に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項６】
前記同時入力信号処理部が、
前記衝突感知信号及び前記第１処理要請信号がアクティブの際、または前記衝突感知信号及び前記第２処理要請信号がアクティブの際、前記第２エッジ感知信号を非アクティブにするためのクリア入力信号を生成するクリア信号生成部と、
前記クリア信号生成部の出力信号に応答して、所定時間の後に前記第２処理信号がアクティブになるようにするための衝突処理信号を生成する衝突処理信号生成部と
を備えることを特徴とする請求項５に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項７】
前記信号処理部が、前記第１処理信号または第２処理信号が非アクティブの際、終了信号をアクティブにすることを特徴とする請求項６に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項８】
前記信号処理部が、
前記第２処理要請信号及び前記衝突処理信号を入力として、第２全体処理要請信号を生成する入力部と、
前記第２全体処理要請信号及び前記第１処理要請信号がアクティブの際、駆動信号をアクティブにする駆動信号生成部と、
前記駆動信号に制御され、前記第１処理要請信号がアクティブの際、前記第１処理信号を出力する第１処理信号生成部と、
前記駆動信号に制御され、前記第２全体処理要請信号がアクティブの際、前記第２処理信号を出力する第２処理信号生成部と、
前記駆動信号のアクティブ開始点から所定時間後、前記終了信号を生成する終了信号生成部と
を備えることを特徴とする請求項７に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項９】
前記終了信号生成部が、
前記駆動信号を印加され、パルス信号を生成し、前記第１及び第２処理信号がアクティブである期間の間遅延させ、第２終了信号を出力する第１パルス信号生成部と、
前記第２終了信号を反転させ、第１終了信号として出力する第１インバータと
を備えること特徴とする請求項８に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１０】
前記クリア信号生成部が、
前記第１及び第２処理要請信号を入力とする第１ＯＲゲートと、
該第１ＯＲゲートの出力信号及び初期化信号を入力とする第２ＯＲゲートと、
該第２ＯＲゲートの出力信号及び前記衝突感知信号がアクティブの際、正出力及び負出力を出力し、前記正出力を前記クリア入力信号として出力する第１フリップフロップと
を備えることを特徴とする請求項９に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１１】
前記衝突処理信号生成部が、
前記第１フリップフロップの負出力に応答して、自身の正出力をアクティブにする第２フリップフロップと、
該第２フリップフロップの正出力のアクティブに応答して、パルス信号を生成する第２パルス信号生成部と、
該第２パルス信号生成部の出力信号を印加されて、パルス状の前記衝突処理信号を生成する第３パルス信号生成部と、
第１エッジ感知信号を反転させる第２インバータと、
第２インバータの出力信号及び前記第３フリップフロップの負出力を入力とする第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力信号、前記第２終了信号の出力信号、及び前記初期化信号を入力とする第１ＮＯＲゲートと、
該第１ＮＯＲゲートの出力信号を反転させて出力し、前記第２フリップフロップをリセットさせる第３インバータと
を備えることを特徴とする請求項１０に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１２】
前記第１処理要請部が、前記第１終了信号及び前記第１要請進行信号がアクティブ、または前記第１終了信号及び前記第１処理要請信号がアクティブの際、前記第１エッジ感知部をリセットさせることを特徴とする請求項１１に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１３】
前記第２処理要請部が、
前記終了信号及び前記第１要請進行信号がアクティブ、または前記終了信号及び前記第１処理要請信号がアクティブ、または前記クリア入力信号がアクティブの際、前記第２エッジ感知部をリセットさせることを特徴とする請求項１２に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１４】
前記入力部が、前記第２処理要請信号及び前記衝突処理信号を入力とする第３論理和ＯＲゲートを備えることを特徴とする請求項１３に記載の信号複数入力信号によるプロセス衝突の防止装置。
【請求項１５】
前記要請進行信号生成部が、
前記第１エッジ感知信号をセット信号として、前記第２エッジ感知信号をリセット信号とする第１ＲＳラッチと、
前記第１及び第２エッジ感知信号を入力とする第１ＡＮＤゲートと、
前記第１ＲＳラッチの正出力及び前記第１ＮＡＮＤゲートの出力信号を入力とする第１ＮＯＲゲートと、
該第１ＮＯＲゲートの出力信号を反転させ、前記第１要請進行信号として出力する第１インバータと、
前記第１ＲＳラッチの負出力及び前記第１ＮＡＮＤゲートの出力信号を入力とする第２ＮＯＲゲートと、
該第２ＮＯＲゲートの出力信号を反転させ、前記第２要請進行信号として出力する第２インバータと
を備えることを特徴とする請求項１４に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１６】
前記衝突感知信号生成部が、
前記第１及び第２エッジ感知信号を入力とする第１ＯＲゲートと、
前記第１及び第２エッジ感知信号を入力とするＯＲゲートと、
前記第１ＯＲゲート及び前記ＯＲゲートの出力信号を入力とするＸＮＯＲゲートと、
前記ＸＮＯＲゲートの出力信号を反転させ、前記衝突感知信号として出力する第３インバータと
を備えることを特徴とする請求項１５に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１７】
前記駆動信号生成部が、
前記第２全体処理要請信号及び前記第１処理要請信号を入力とする第３ＮＯＲゲートと、
該第３ＮＯＲゲート出力信号を反転させて出力する第４インバターと、
第２終了信号の出力信号及び前記初期化信号を入力とする第４ＮＯＲゲートと、
該第４ＮＲゲートの出力信号を反転させる第５インバータと、
前記第４インバータの出力信号に応答して出力信号をアクティブにし、前記第５インバータの出力信号に応答してリセットされる第３フリップフロップと、
該第３フリップフロップの正出力に応答して出力信号をアクティブにし、前記第５インバータの出力信号に応答してリセットされる第４フリップフロップと、
該第４フリップフロップの出力信号をバッファする第１バッファと、
該第１バッファの出力信号のアクティブを感知して、パルス信号を生成する第４パルス信号生成部と、
該第４パルス信号生成部の出力信号のアクティブを感知して、パルス信号を生成する第５パルス信号生成部と、
該第５パルス信号生成部の出力信号を反転させる第６インバータと、該第６インバータの出力信号に応答して、自身の負出力をアクティブにして、  該第５インバータの出力信号に応答して、出力信号をリセットさせる第５フリップフロップと、
該第５フリップフロップの出力信号のアクティブに応答して、パルス信号を出力する第６パルス信号生成部と、
該第６パルス信号生成部の出力信号をバッファする第２バッファと、
該第２バッファの出力信号を遅延させて、前記駆動信号として出力する遅延部と
を備えることを特徴とする請求項１６に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１８】
前記第１処理信号生成部が、
前記第２終了信号及び前記初期化信号を入力とする第５ＮＯＲゲートと、
前記第５ＮＯＲゲートの出力信号を反転させる第１７インバータと
前記第１処理要請信号に応答して出力信号をアクティブにし、前記第１７インバータの出力信号に応答してリセットされる第６フリップフロップと、
該第６フリップフロップの出力信号及び前記駆動信号を入力として、前記第１処理信号を出力する第２ＮＡＮＤゲートと
を備えることを特徴とする請求項１７に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項１９】
前記第２処理信号生成部が、
前記第２終了信号及び前記初期化信号を入力とする第５ＮＯＲゲートと、
該第５ＮＯＲゲートの出力信号を反転させる第１１インバータと、前記第２全体処理要請信号に応答して自身の出力信号をアクティブにし、前記第７インバータの出力信号に応答してリセットされる第６フリップフロップと、
前記第６フリップフロップの出力信号及び前記駆動信号を入力として、前記第２処理信号を出力する第２ＮＡＮＤゲートと
を備えることを特徴とする請求項１７に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項２０】
前記第１処理要請部が、
前記第１エッジ感知信号が反転された信号及び前記第２エッジ感知信号を入力として、前記第１処理要請信号を出力する前記第５ＮＯＲゲートと、
前記第１処理要請信号を遅延させる第２遅延部と、
前記第１終了信号を反転させる第７インバータと、
該第７インバータの出力信号及び前記第２遅延部の出力信号を入力とする第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力信号を反転させる第８インバータと、
前記第１終了信号及び前記第１要請進行信号を入力とする第６ＮＯＲゲートと、
該第６ＮＯＲゲートの出力信号及び前記第８インバータの出力信号を入力とする第４ＯＲゲートと、
該第４ＯＲゲートの出力信号及び前記初期化信号を入力とする第７ＮＯＲゲートと、
該第７ＮＯＲゲートの出力信号を反転させ、前記第１エッジ感知部をリセットさせる第９インバータと
を備えることを特徴とする請求項１７に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項２１】
前記第２処理要請部が、
前記第２エッジ感知信号が反転された信号及び前記第１エッジ感知信号を入力として、前記第２処理要請信号を出力する第５ＮＯＲゲートと、
前記第２処理要請信号を遅延させる第２遅延部と、
前記第１終了信号を反転させる第７インバータ、
該第７インバータの出力信号及び前記第２遅延部の出力信号を入力とする第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力信号を反転させる第８インバータと、
前記第１終了信号及び前記第１要請進行信号を入力とする第６ＮＯＲゲートと、
該第６ＮＯＲゲートの出力信号、前記第６インバータの出力信号、及び前記クリア入力信号を入力とする第４ＯＲゲートと、
該第４ＯＲゲートの出力信号及び前記初期化信号を入力とする第７ＮＯＲゲートと、
該第７ＮＯＲゲートの出力信号を反転させ、前記第２エッジ感知部をリセットさせる第１４インバータと
を備えることを特徴とする請求項１７に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項２２】
非同期的に印加される複数の入力信号を受信し、複数の前記入力信号の処理期間が相互に重ならない場合にのみ、該当する入力信号の処理を要請するための処理要請信号を生成する信号入力手段と、
前記処理要請信号に応答して、該当する処理信号を出力する信号処理手段と、
複数の前記入力信号の内の一部の信号が同時に印加された場合、所定の最優先順位の入力信号に応じた前記処理要請信号だけを除外した残りの前記処理要請信号を非アクティブにし、前記最優先順位の処理要請信号の処理を終了した後、前記所定の優先順位に応じて該当する処理信号がアクティブになるように前記信号処理手段を制御する衝突制御手段と
を備えることを特徴とする複数入力信号によるプロセス衝突の防止装置。
【請求項２３】
前記衝突制御手段が、前記入力信号による処理信号のアクティブ期間において新しい入力信号が印加された場合、先に印加された前記入力信号及び後で印加された新しい前記入力信号が重なるアクティブ期間を要請進行信号に生成することを特徴とする請求項２２に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項２４】
前記信号処理手段が、
前記処理信号が非アクティブの際、終了信号をアクティブにすることを特徴とする請求項２３に記載の複数入力信号によるプロセス衝突の防止装置。
【請求項２５】
前記信号入力手段が、該当する前記要請進行信号及び前記終了信号がアクティブ、または該当する前記処理要請信号及び前記終了信号がアクティブの際、出力信号を非アクティブにし、次に印加された新しい前記入力信号の処理を準備することを特徴とする請求項２４に記載の複数入力信号によるプロセス衝突の防止装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の設計技術に関し、特に非同期の複数の入力信号によるプロセス衝突を防止するための装置に関する。
【背景技術】
【０００２】
一般に、システムは、そのシステムの目的によって複数のモジュールから構成されており、それらのモジュールは、与えられた入力を受信して、モジュール相互間の情報交換によって適切な出力を発生させる。
【０００３】
この時、システムを構成する資源の中には、複数の他のモジュールによって共有されるモジュールがあり得る。この場合、複数のモジュールによる特定のモジュールへの接近（アクセス）を制御しなければならない。そうしなければ、システムの信頼性が低下する。
【０００４】
一方、従来の半導体メモリ素子は、一つの入力信号に対してだけ先入力先処理を行うだけで、２つ以上の入力信号に対しては、具体的な先入力先処理方法がなかった。
【０００５】
したがって、従来では、先に入力された信号に対してだけこれを行って、重なって同時に入力される場合にはこれらを処理しなかったため、信頼性の高い動作を期待することが困難であった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した従来の技術の問題を解決するためになされたものであって、その目的とするところは、非同期で印加される複数の入力信号を先入力入先処理して衝突が発生しないようにすることによって、高い信頼性の素子動作を実現する、非同期で入力される複数の信号（以下、非同期複数入力信号と記す）の複数入力信号によるプロセス衝突を防止する装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る複数入力信号によるプロセス衝突の防止装置は、第１入力信号及び第２入力信号を受信し、第１及び第２処理要請信号を生成する信号入力手段と、所定の優先順位に応じてプロセス衝突を制御する衝突制御手段と、第１処理要請信号に応答して、第１処理信号を出力し、第２処理要請信号に応答して、第２処理信号を出力する信号処理部とを備える。
【発明の効果】
【０００８】
本発明によれば、先に印加された入力信号の処理期間に新しい入力信号が印加されると、先に印加された入力信号の処理期間を保障した後、新しく印加された入力信号を処理するようにし、また複数の入力信号が同時に印加された場合には、決められた優先順位に応じて入力信号を処理するため、このような複数入力信号によるプロセス衝突を防止するための装置を備える素子の動作の信頼性を向上させるという効果を奏することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００１０】
図１は、本発明の実施の形態に係る複数入力信号によるプロセス衝突の防止装置の概略構成を示すブロック構成図である。
【００１１】
図１に示しているように、本発明の実施の形態に係る複数入力信号によるプロセス衝突の防止装置は、非同期的に印加される入力信号ＷＲ及びＳＲを受信して、入力信号ＷＲ及びＳＲの処理期間が相互に重ならない場合にだけ入力信号ＷＲ及びＳＲの処理を要請する第１及び第２処理要請信号ＷＲ＿ＳＴＤ、ＳＲ＿ＳＴＤを生成する信号入力部１００と、処理要請信号ＷＲ＿ＳＴＤ、ＳＲ＿ＳＴＤに応答して、該当する第１及び第２処理信号ＷＲＳまたはＬＤＳを出力する信号処理部３００と、入力信号ＷＲ及びＳＲが同時に印加された場合、決められた優先順位に応じて最優先順位の入力信号による処理要請信号ＷＲ＿ＳＴＤを除外した処理要請信号ＳＲ＿ＳＴＤを非アクティブにして、最優先順位の処理要請信号ＷＲ＿ＳＴＤによる処理の終了後、決められた優先順位に応じて、第２処理信号ＬＤＳがアクティブになるように信号処理部３００を制御する衝突制御部２００を備える。
【００１２】
各ブロックを説明すると、信号入力部１００は、第１入力信号ＷＲの印加を感知し、第１エッジ感知信号ＲＷＲを出力する第１エッジ感知部１２０と、第２入力信号ＳＲの印加を感知し、第２エッジ感知信号ＲＳＲを出力する第２エッジ感知部１４０と、第２エッジ感知信号ＲＳＲが非アクティブの間、第１エッジ感知信号ＲＷＲに応答して、第１処理要請信号ＷＲ＿ＳＴＤを出力する第１処理要請部１６０と、第１エッジ感知信号ＲＷＲが非アクティブの間、第２エッジ感知信号ＲＳＲに応答して、第２処理要請信号ＳＲ＿ＳＴＤを出力する第２処理要請部１８０とを備える。
【００１３】
衝突制御部２００は、第１及び第２エッジ感知信号ＲＷＲ、ＲＳＲのアクティブな期間が重なるか否かを感知する衝突感知部２２０と、衝突感知部２２０によって制御され、第１及び第２エッジ感知信号ＲＷＲ、ＲＳＲを感知して第１及び第２入力信号ＷＲ、ＳＲが同時に入力された場合、決められた優先順位に応じて第２エッジ感知信号ＲＳＲを非アクティブにし、第１処理要請信号ＷＲ＿ＳＴＤによる処理の終了後、信号処理部３００を制御して第２処理信号ＬＤＳがアクティブになるようにする同時入力信号処理部２４０を備える。
【００１４】
信号処理部３００は、第１処理要請信号ＷＲ＿ＳＴＤに応答して第１処理信号ＷＲＳを出力し、第２処理要請信号ＳＲ＿ＳＴＤ及び衝突制御部２００によって制御されて第２処理信号ＬＤＳを出力する。
【００１５】
参考に、第１エッジ感知部１２０は、第１入力信号ＷＲに応答して正出力及び負出力を出力し、正出力を第１エッジ感知信号ＲＷＲとして出力し、第１処理要請部１６０から出力される第１リセット信ＲＳＴ＿ＲＷＲに制御されてリセットされるフリップフロップ（ＦＩＬＰ−ＦＬＯＰ）で具現される。第２エッジ感知部１４０は、第２入力信号ＳＲに応答して正出力及び負出力を出力し、正出力を第２エッジ感知信号ＲＳＲとして出力し、第２処理要請部１８０から出力される第２リセット信号ＲＳＴ＿ＲＳＲによって制御されてリセットされるフリップフロップで具現される。
【００１６】
また、本発明では、第１及び第２入力信号ＷＲ、ＳＲが同時に入力された場合、第１入力信号ＷＲが第２入力信号ＳＲよりも高い優先順位で処理されることとする。
【００１７】
図２は、図１の第１処理要請部１６０の内部構成を示す回路図である。
【００１８】
図２に示しているように、第１処理要請部１６０は、第１エッジ感知信号ＲＷＲが反転された信号ＲＷＲＢ及び第２エッジ感知信号ＲＳＲを入力として、第１処理要請信号ＷＲ＿ＳＴＤを出力するＮＯＲゲートＮＲ１と、第１終了信号ＥＮＤＰ及び第１要請進行信号ＣＲＷＲのアクティブ、または第１終了信号ＥＮＤＰ及び第１処理要請信号ＷＲ＿ＳＴＤがアクティブの際、第１エッジ感知部１２０をリセットさせる第１リセット信号ＲＳＴ＿ＲＷＲを生成する第１リセット信号生成部１６２とを備える。
【００１９】
そして、第１リセット信号生成部１６２は、ＮＯＲゲートＮＲ１の出力信号を遅延させる遅延部１６２Ａと、第１終了信号ＥＮＤＰを反転させるインバータＩ１と、インバータＩ１の出力信号及び遅延部１６２Ａの出力信号を入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させるインバータＩ２と、第１終了信号ＥＮＤＰ及び第１要請進行信号ＣＲＷＲとを入力とするＮＯＲゲートＮＲ２と、ＮＯＲゲートＮＲ２の出力信号及びインバータＩ２の出力信号を入力とするＯＲゲートＯＲ１と、ＯＲゲートＯＲ１の出力信号及び初期化信号ＩＰＲＳＴを入力とするＮＯＲゲートＮＲ３と、ＮＯＲゲートＮＲ３の出力信号を反転させ、第１エッジ感知部１２０をリセットさせるための第１リセット信号ＲＳＴ＿ＲＷＲを出力するインバータＩ３とを備える。
【００２０】
このように、第１処理要請部１６０は、第２エッジ感知信号ＲＳＲの非アクティブ期間で第１エッジ感知信号ＲＷＲがアクティブになる場合にだけ、第１処理要請信号ＷＲ＿ＳＴＤを生成する。これは、第１入力信号ＷＲによる第１処理信号ＷＲＳのアクティブ期間で、第２入力信号ＳＲが印加されて処理信号が衝突したり、逆に第２入力信号ＳＲによる第２処理信号ＬＤＳのアクティブ期間で、第１入力信号ＷＲが印加されて処理信号印加が衝突することを防止するためである。
【００２１】
また、第１処理要請部１６０は、第１エッジ感知信号ＲＷＲに応じて第１処理信号ＷＲＳのアクティブ期間が終了すると、第１エッジ感知部１２０をリセットさせ、新しく印加される第１入力信号ＷＲに対する処理の準備をする。したがって、第１または第２処理信号（ＷＲＳまたＬＤＳ）が非アクティブの開始点からアクティブになる第１終了信号ＥＮＤＰに応答して、第１リセット信号ＲＳＴ＿ＲＳＲをアクティブにする。ところが、第１終了信号ＥＮＤＰは、処理信号ＷＲＳまたはＬＤＳが非アクティブになる場合に生成されるため、処理要請信号ＷＲ＿ＳＴＤ及びＳＲ＿ＳＴＤを介してリセットさせるエッジ感知部（１２０又は１４０）を判別する。処理要請信号ＷＲ＿ＳＴＤ、ＳＲ＿ＳＴＤは、第１及び第２にエッジ感知信号ＲＷＲ、ＲＳＲのアクティブ期間が重なる場合、該当する処理要請信号（ＷＲ＿ＳＴＤ又はＳＲ＿ＳＴＤ）が非アクティブになるため、この時、該当する要請進行信号ＣＲＷＲ又はＣＲＳＲをアクティブにして、第１終了信号ＥＮＤＰのアクティブの際、リセットさせなければならないエッジ感知部（１２０又は１４０）を判別できる。
【００２２】
図３は、図１の第２処理要請部１８０の内部構成を示す回路図である。
【００２３】
これを第１処理要請部１６０と比較してみると、第２リセット信号生成部１８２がクリア入力信号ＣＬＲ＿ＳＲに応答して、第２エッジ感知部１４０をリセットさせる第２リセット信号ＲＳＴ＿ＲＳＲを生成するという点だけが異なる。
【００２４】
これは、第１入力信号ＷＲ及び第２入力信号ＳＲが同時に入力された場合、第１入力信号ＷＲを高い優先順位で処理されるようにするためのもので、第２エッジ感知部１４０をリセットさせて、第２処理要請信号ＳＲ＿ＳＴＤがアクティブにならないようにする。
【００２５】
図４は、図１の衝突感知部２２０の内部構成を示す回路図である。
【００２６】
図４に示しているように、衝突感知部２２０は、第１エッジ感知信号ＲＷＲがアクティブになった後、第２エッジ感知信号ＲＳＲがアクティブになった場合、第１エッジ感知部１２０をリセットさせる第１要請進行信号ＣＲＷＲを生成し、第２エッジ感知信号ＲＳＲがアクティブになった後、第１エッジ感知信号ＲＷＲがアクティブになった場合、第２エッジ感知部１４０をリセットさせるための第２要請進行信号ＣＲＳＲを生成する要請進行信号生成部２２２と、第１及び第２エッジ感知信号ＲＷＲ，ＲＳＲのアクティブ期間が重なる場合、衝突感知信号ＣＯＬ＿ＤＥＴを生成する衝突感知信号生成部２２４を備える。
【００２７】
そして、要請進行信号生成部２２２は、入力される第１エッジ感知信号ＲＷＲをセット信号と、入力される第２エッジ感知信号ＲＳＲをリセット信号とする第１ＲＳラッチ２２２Ａと、第１及び第２エッジ感知信号（ＲＷＲ及びＲＳＲ）を入力とするＮＡＮＤゲートＮＤ２と、第１ＲＳラッチ２２２Ａの正出力Ｑ及びＮＡＮＤゲートＮＤ２の出力信号を入力とするＮＯＲゲートＮＲ４と、ＮＯＲゲート４の出力信号を反転させ、第１要請進行信号ＣＲＷＲとして出力するインバータＩ４と、第１ＲＳラッチ２２２Ａの負出力Ｑバー及びＮＡＮＤゲートＮＤ２の出力信号を入力とするＮＯＲゲートＮＲ９と、ＮＯＲゲートＮＲ９の出力信号を反転させ、第２要請進行信号ＣＲＳＲとして出力するインバータＩ５とを備える。尚、本明細書において「バー」とは、前に位置する符号の上にバーが付された符号を表す。例えば、Ｑバー、Ｑ１バーはそれぞれ、
【数１】
2006059518.tif 000003
を表す。
【００２８】
衝突感知信号生成部２２４は、第１及び第２エッジ感知信号ＲＷＲ、ＲＳＲを入力とするＯＲゲートＯＲ２と、第１及び第２エッジ感知信号ＲＷＲ、ＲＳＲを入力とするＯＲゲートＸＯＲ１と、ＯＲゲートＯＲ２及びＯＲゲートＸＯＲ１の出力信号を入力とするＸＮＯＲゲートＸＮＯＲ１と、ＸＮＯＲゲートＸＮＯＲ１の出力信号を反転させ、衝突感知信号ＣＯＬ＿ＤＥＴに出力するインバータＩ６とを備える。
【００２９】
図５は、図１の同時入力信号処理部２４０の内部構成を示す回路図である。
【００３０】
図５に示しているように、同時入力信号処理部２４０は、衝突感知信号ＣＯＬ＿ＤＥＴ及び第１処理要請信号ＷＲ＿ＳＴＤのアクティブの際、または衝突感知信号ＣＯＬ＿ＤＥＴ及び第２処理信号ＳＲ＿ＳＴＤのアクティブの際、第２エッジ感知信号ＲＳＲを非アクティブにするためのクリア入力信号ＣＬＲ＿ＳＲを生成するクリア信号生成部２４２と、クリア信号生成部２４２の出力信号に応答して、所定時間の後に、第２処理信号ＬＤＳがアクティブになるようにするための衝突処理信号ＳＲ＿ＣＯＬを生成する衝突処理信号生成部２４４を具備する。
【００３１】
そして、クリア信号生成部２４２は、第１及び第２処理要請信号ＷＲ＿ＳＴＤ、ＳＲ＿ＳＴＤを入力とするＯＲゲートＯＲ３と、ＯＲゲートＯＲ３の出力信号及び初期化信号ＩＰＲＳＴを入力とするＯＲゲートＯＲ４と、ＯＲゲートＯＲ４の出力信号の出力信号及び衝突感知信号ＣＯＬ＿ＤＥＴを受信して、負出力Ｑ１バーとして出力する第１フリップフロップ２４２Ａを備える。
【００３２】
衝突処理信号生成部２４４は、第１フリップフロップ２４２Ａの負出力Ｑ１バーに応答して、自身の負出力Ｑ２バーをアクティブにする第２フリップフロップ２４４Ａと、第２フリップフロップ２４４Ａの負出力Ｑ２バーのアクティブに応答して、パルス信号を生成する第１パルス信号生成部２４４Ｂと、第１パルス信号生成部２４４Ｂの出力信号を印加され、パルス状の衝突処理信号ＳＲ＿ＣＯＬを生成して出力する第２パルス信号生成部２４４Ｃと、第１エッジ感知信号ＲＷＲを反転させるインバータＩ７と、インバータＩ７の出力信号及び第２フリップフロップ２４４Ａの負出力Ｑ２バーを入力とするＮＡＮＤゲートＮＤ３と、ＮＡＮＤゲートＮＤ３の出力信号、第２終了信号ＥＮＤＰ＿Ｂ及び初期化信号ＩＰＲＳＴを入力とするＮＯＲゲートＮＲ６と、ＮＯＲゲートＮＲ６の出力信号を反転させて出力し、第２フリップフロップ２４４ＡをリセットさせるインバータＩ８とを備える。
【００３３】
動作を簡略に説明すると、同時入力信号処理部２４０は、第１及び第２入力信号ＷＲ、ＳＲが同時に入力されたことを、第１及び第２エッジ感知信号ＲＷＲ、ＲＳＲのアクティブ期間が重なる場合にアクティブになる衝突感知信号ＣＯＬ＿ＤＥＴと、第１処理要請信号ＷＲ＿ＳＴＤまたは第２処理要請信号ＳＲ＿ＳＴＤが共にアクティブになることによって感知する。このように、同時入力が感知された場合には、決められた優先順位に応じて第２エッジ感知信号ＲＳＲを非アクティブにし、第２処理要請信号ＳＲ＿ＳＴＤがアクティブにならないようにする。同時入力信号処理部２４０は、第２入力信号ＲＳＲに応じた第２処理信号ＬＤＳが、第１処理信号ＷＲＳのアクティブ期間が終了した後に、アクティブになるように衝突処理信号ＳＲ＿ＣＯＬを生成する。
【００３４】
図６は、図１の信号処理部３００の内部構成を示すブロック構成図である。
【００３５】
図６に示しているように、信号処理部３００は、第２処理要請信号ＳＲ＿ＳＴＤ及び衝突処理信号ＳＲ＿ＣＯＬを入力として、第２全体処理要請信号ＳＲ＿ＡＬＬを出力する入力部ＯＲ５と、第２全体処理要請信号ＳＲ＿ＡＬＬ及び第１処理要請信号ＷＲ＿ＳＴＤがアクティブの際、駆動信号ＡＣＴをアクティブにする駆動信号生成部３２０と、駆動信号ＡＣＴによって制御され、第１処理要請信号ＷＲ＿ＳＴＤがアクティブの際、第１処理信号ＷＲＳを出力する第１処理信号生成部３４０と、駆動信号ＡＣＴによって制御され、第２全体処理要請信号ＳＲ＿ＡＬＬがアクティブの際、第２処理信号ＬＤＳを出力する第２処理信号生成部３６０と、駆動信号ＡＣＴのアクティブ開始点から所定時間後に第１及び第２終了信号ＥＮＤＰ、ＥＮＤＰ＿Ｂを生成する終了信号生成部３８０とを備える。
【００３６】
参考に、駆動信号生成部３２０と、第１及び第２処理信号生成部３４０、３６０は、第２終了信号ＥＮＤＰ＿Ｂのアクティブ化に応答して初期化される。
【００３７】
また、第２全体処理要請信号ＳＲ＿ＡＬＬ信号は、入力信号ＷＲ及びＳＲが同時に入力された場合、決められた優先順位に応じて第１入力信号ＷＲを処理した後、第２処理信号ＬＤＳをアクティブにするための衝突処理信号ＳＲ＿ＣＯＬ及び第２入力信号ＳＲによる第２処理要請信号ＳＲ＿ＳＴＤによってアクティブになる。入力部ＯＲ５は、第２処理要請信号ＳＲ＿ＳＴＤ及び衝突処理信号ＳＲ＿ＣＯＬを入力とするＯＲゲートで具現される。
【００３８】
図７Ａは、図６の駆動信号生成部３２０の内部構成を示す回路図である。
【００３９】
図７Ａに示しているように、駆動信号生成部３２０は、第２全体処理要請信号ＳＲ＿ＡＬＬ及び第１処理要請信号ＷＲ＿ＳＴＤを入力とするＮＯＲゲートＮＲ７と、ＮＯＲゲートＮＲ７の出力信号を反転させて出力するインバータＩ９と、第２終了信号ＥＮＤＰ＿Ｂ及び初期化信号ＩＰＲＳＴを入力とするＮＯＲゲートＮＲ８と、ＮＯＲゲートＮＲ８の出力信号を反転させるインバータＩ１０と、インバータＩ９の出力信号に応答して出力信号をアクティブにし、インバータＩ１０の出力信号をリセット入力として、インバータＩ９の出力信号をセット入力とする第３フリップフロップ３２１と、第３フリップフロップ３２１の正出力Ｑ３をセット入力として、インバータＩ１０の出力信号をリセット入力とする第４フリップフロップ３２２と、第４フリップフロップ３２２の出力信号Ｑ４をバッファする第１バッファ３２３と、第１バッファ３２３の出力信号に応答してパルス信号を生成する第３パルス信号生成部３２４と、第３パルス信号生成部３２４の出力信号に応答して、パルス信号を生成する第４パルス信号生成部３２５と、第４パルス信号生成部３２５の出力信号を反転させるインバータＩ１１と、インバータＩ１１の出力信号に応答して、自身の負出力Ｑ５バーをアクティブにし、インバータＩ１０の出力信号に応答して、出力信号をリセットさせる第５フリップフロップ３２６と、第５フリップフロップ３２６の負出力信号Ｑ５バーに応答して、パルス信号を出力する第５パルス信号生成部３２７と、第５パルス信号生成部３２７の出力信号をバッファする第２バッファ３２８と、第２バッファ３２８の出力信号を遅延させ、駆動信号ＡＣＴに出力する遅延部３２９とを備える。
【００４０】
図７Ｂは、図６の第１処理信号生成部３４０の内部構成を示す回路図である。
【００４１】
図７Ｂに示しているように、第１処理信号生成部３４０は、第２終了信号ＥＮＤＰ＿Ｂ及び初期化信号ＩＰＲＳＴを入力とするＮＯＲゲートＮＲ９と、ＮＯＲゲートＮＲ９の出力信号を反転させるインバータＩ１２と、第１処理要請信号ＷＲ＿ＳＴＤに応答して、出力信号をアクティブにし、インバータＩ１２の出力信号に応答してリセットされる第６フリップフロップ３４２と、第６フリップフロップ３４２の出力信号及び駆動信号ＡＣＴを入力として第１処理信号ＷＲＳを出力するＮＡＮＤゲートＮＲ４とを備える。
【００４２】
図７Ｃは、図６の第２処理信号生成部３６０の内部構成を示す回路図であり、これを第１処理信号生成部３４０と比較すると、同じ回路的構成を有し、第２全体処理要請信号ＳＲ＿ＡＬＬ信号に応答して、第２処理信号ＬＤＳを生成するという点だけが異なる。
【００４３】
図７Ｄは、図６の終了信号生成部３８０の内部構成を示す回路図である。
【００４４】
図７Ｄに示しているように、終了信号生成部３８０は、第１及び第２処理信号（ＷＲＳ及びＬＤＳ）が有するアクティブ期間の間、駆動信号ＡＣＴを遅延させ、パルス形態の第２終了信号ＥＮＤＰ＿Ｂを出力する第６パルス信号生成部３８２と、第６パルス信号生成部３８２の出力信号を反転させて第１終了信号ＥＮＤＰとして出力するインバータＩ１３とを備える。
【００４５】
図８は、図１に示した複数入力信号によるプロセス衝突の防止装置の動作を示すタイミングチャートである。これを参照して本発明の実施の形態に係る複数入力信号によるプロセス衝突の防止装置の動作を説明する。
【００４６】
まず、「Ａ」の期間は、第１入力信号ＷＲによる第１処理信号ＷＲＳが非アクティブになった後、第２入力信号ＳＲが印加される場合を示しており、正常に動作している。
【００４７】
そして、「Ｂ」の期間は、第１入力信号ＷＲによる第１処理信号ＷＲＳのアクティブ期間に、第２入力信号ＳＲが印加された場合における動作を示しており、これに関して具体的に説明する。
【００４８】
まず、第１エッジ感知部１２０が、第１入力信号ＷＲのアクティブを感知して第１エッジ感知信号ＲＷＲをアクティブにする。第１処理要請部１６０が、第１エッジ感知信号ＲＷＲに応答して、第１処理要請信号ＷＲ＿ＳＴＤをアクティブにし、信号処理部３００がこれに応答して、第１処理信号ＷＲＳをアクティブにする。
【００４９】
次いで、第１処理信号ＷＲＳのアクティブ期間で第２入力信号ＳＲが印加されると、これに応答して第２エッジ感知部１４０が第２エッジ感知信号ＲＳＲをアクティブにする。また、第１及び第２エッジ感知信号（ＲＷＲ及びＲＳＲ）のアクティブ期間が重なるため、第１エッジ感知部１６０によって第１処理要請信号ＷＲ＿ＳＴＤが非アクティブになって、衝突感知部２２０によって第１要請進行信号ＣＲＷＲをアクティブにする。
【００５０】
次いで、第１処理信号ＷＲＳの非アクティブの際、第１終了信号ＥＮＤＰがアクティブになると、第１処理要請部１６０が第１要請進行信号ＣＲＷＲ及び第１終了信号ＥＮＤＰに応答して、第１リセット信号ＲＳＴ＿ＲＷＲをアクティブにして第１エッジ感知部１２０をリセットさせる。
【００５１】
また、第１処理信号ＷＲＳの非アクティブの際、アクティブにした第２終了信号ＥＮＤＰ＿Ｂに応答して、信号処理部３００及び同時入力信号処理部２４０がリセットされる。
【００５２】
次いで、第１エッジ感知信号ＲＷＲが非アクティブになるため、第２処理要請部１８０によって第２処理要請信号ＳＲ＿ＳＴＤがアクティブになる。信号処理部３００が第２処理要請信号ＲＳＲに応答して、第２処理信号ＬＤＳをアクティブにしてから所定時間の後、第１終了信号ＥＮＤＰをアクティブにする。第２処理要請部１８０が第２エッジ感知信号ＲＳＲ及び第１終了信号ＥＮＤＰのアクティブに応答して、第２リセット信号ＲＳＴ＿ＲＳＲをアクティブにするため、第２エッジ感知部１４０がリセットされる。また、第１終了信号ＥＮＤＰと共にアクティブになった第２終了信号ＥＮＤＰ＿Ｂに応答して、信号処理部３００及び同時入力信号処理部２４０がリセットされる。
【００５３】
また、「Ｃ」の期間は、第１及び第２入力信号（ＷＲ及びＳＲ）が同時に入力される場合を示しており、決められた優先順位に応じて信号が処理される。以下、これに関して説明する。
【００５４】
まず、第１及び第２入力信号（ＷＲ及びＳＲ）が同時に入力されるため、第１及び第２エッジ感知部１２０、１４０によって第１及び第２エッジ感知信号ＲＷＲ、ＲＳＲが全てアクティブになる。一方、第１及び第２エッジ感知信号ＲＷＲ、ＲＳＲのうち、最初にアクティブになった信号によって該当する処理要請信号がアクティブになるが、本シミュレーションでは、第２エッジ感知信号ＲＳＲが感知される直前に、一時的に第１処理要請信号ＲＷＲがアクティブになる。したがって、第１処理要請信号ＷＲ＿ＳＴＤに応じて、第１処理信号ＷＲＳがアクティブになる。
【００５５】
次いで、衝突感知部２２０が、第１及び第２エッジ感知信号ＲＷＲ及びＲＳＲのアクティブ期間の重複を感知し、衝突感知信号ＣＯＬ＿ＤＥＴをアクティブにすると、同時入力信号処理部２４０が衝突感知信号ＣＯＬ＿ＤＥＴ、処理要請信号ＷＲ＿ＳＴＤ及びＳＲ＿ＳＴＤのアクティブ開始点を感知し、同時に入力されたか否かを感知する。したがって、クリア入力信号ＣＬＲ＿ＳＲをアクティブにし、第２処理要請部１８０が第２エッジ感知部１４０をリセットさせる。
【００５６】
次いで、第１処理信号ＷＲＳの非アクティブに応答して、第１及び第２終了信号ＥＮＤＰ、ＥＮＤＰ＿Ｂがアクティブになると、これに応答して、第１処理要請部１６０が第１要請進行信号ＣＲＷＲ及び第１終了信号ＥＮＤＰに応答して第１エッジ感知部１２０をリセットさせる。
【００５７】
また、同時入力信号処理部２４０が、第１終了信号ＥＮＤＰに応答して衝突処理信号ＳＲ＿ＣＯＬをアクティブにし、第２処理信号ＬＤＳをアクティブにさせる。
【００５８】
参考に、第１処理要請信号ＷＲ＿ＳＴＤが、最初にアクティブにならなくても、同時入力信号処理部２４０によって第２エッジ感知部１４０がリセットされるため、決められた優先順位に応じて第１処理信号ＷＲＳがアクティブになる。
【００５９】
最後に、「Ｄ」の期間は、第２入力信号ＳＲによる第２処理信号ＬＤＳのアクティブ期間において、第１入力信号ＷＲが印加された場合を示しており、処理信号の衝突が発生し得る状況である。
【００６０】
まず、印加された第２入力信号ＳＲに応答して、アクティブになった第２処理信号ＬＤＳの期間が保障された後、第１処理要請信号ＷＲ＿ＳＴＤがアクティブになって第１処理信号ＷＲＳがアクティブになる。
【００６１】
この過程を「Ｂ」の場合と比較すると、最初に印加された入力信号の処理期間が保障された後、後から印加された入力信号による処理信号をアクティブにすることが分かる。
【００６２】
一方、上述した本発明の実施の形態に係る複数入力信号によるプロセス衝突の防止装置は、入力信号による処理信号のアクティブ期間で新しい入力信号が印加されるか、または入力信号が同時に印加される場合にも、それらを安定的に処理するので、このような先入力先処理を備える素子の動作信頼性を向上させることができる。
【００６３】
すなわち、先入力先処理装置は、入力信号による処理信号のアクティブ期間において新たに入力信号が印加された場合、先に印加された入力信号が処理されるまで新たに印加された入力信号の処理を遅延させた後に処理する。また、複数の入力信号が同時に印加された場合には、決められた優先順位に応じてこれらを処理する。
【００６４】
上記した本発明に係る複数入力信号によるプロセス衝突の防止装置は、例えば、ディスプレイ用フレームメモリと共に、相互に異なる同期で、即ち非同期でアクセスされる信号処理装置に適用できる。また、本発明は、相互に非同期で入力される複数信号処理における、先の入力に対する先処理及び同時入力時の処理方法に関するものであり、複数の信号が入力されて信号処理される、どのような半導体回路にも適用可能である。
【００６５】
上記では、入力信号が２つである場合を説明したが、入力信号の数はこれに限定されず、３以上であってもよい。
【００６６】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で種々に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態に係る複数入力信号によるプロセス衝突の防止装置の構成を示すブロック図である。
【図２】図１の第１処理要請部の内部構成を示す回路図である。
【図３】図１の第２処理要請部の内部構成を示す回路図である。
【図４】図１の衝突感知部の内部構成を示す回路図である。
【図５】図１の同時入力信号処理部の内部構成を示す回路図である。
【図６】図１の信号処理部の内部構成を示すブロック図である。
【図７Ａ】図６の駆動信号生成部の内部構成を示す回路図である。
【図７Ｂ】図６の第１処理信号生成部の内部構成を示す回路図である。
【図７Ｃ】図７Ｃは図６の第２処理信号生成部の内部構成を示す回路図である。
【図７Ｄ】図６の終了信号生成部の内部構成を示す回路図である。
【図８】図１に示した複数入力信号によるプロセス衝突の防止装置の動作を示すタイミングチャートである。
【符号の説明】
【００６８】
１００      信号入力部
１２０      第１エッジ感知部
１４０      第２エッジ感知部
１６０      第１処理要請部
１８０      第２処理要請部
２００      衝突制御部
２２０      衝突感知部
２４０      同時入力信号処理部
３００      信号処理部
【図１】
2006059518.tif 000004
【図２】
2006059518.tif 000005
【図３】
2006059518.tif 000006
【図４】
2006059518.tif 000007
【図５】
2006059518.tif 000008
【図６】
2006059518.tif 000009
【図７Ａ】
2006059518.tif 000010
【図７Ｂ】
2006059518.tif 000011
【図７Ｃ】
2006059518.tif 000012
【図７Ｄ】
2006059518.tif 000013
【図８】
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