(57)【要約】【課題】  ＨＢＴは、ベース−エミッタ間電流が正の温度係数を持つため、コレクタ電流も正の温度係数を持つ。従って、ベース電流を増加させて電流密度の向上を図ると、複数並列接続されたＨＢＴの単位素子のうち、１つの単位素子に電流が集中して二次降伏を起し、破壊に至りやすくなる。【解決手段】  ＨＢＴとＦＥＴを分離領域を介して隣接して配置し、ＨＢＴのベース電極にＭＥＳＦＥＴのソース電極を接続した単位素子を複数接続して能動素子を構成する。単位素子を並列に複数接続した能動素子において、単位素子毎に動作電流が不均一となっても、コレクタ電流が負の温度係数を持つため１つの単位素子に電流が集中することはなく二次降伏による破壊は発生しない【選択図】    図１
2006278544.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板と、
前記基板に設けられ、前記半導体層をコレクタ層、ベース層、エミッタ層とし、コレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタと、
前記基板に設けられ、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとを分離領域を介して隣接して配置し、前記第１トランジスタの前記ベース電極と前記第２トランジスタの前記ソース電極を接続した単位素子と、を具備し、
複数の前記単位素子を並列に接続し、前記各単位素子の前記第２トランジスタのドレイン電極を電源端子に接続し、前記第２トランジスタの前記ゲート電極に入力される電圧信号により前記各単位素子の前記第１トランジスタのコレクタ−エミッタ間の電流を変化させることを特徴とする能動素子。
【請求項２】
１つの前記単位素子は、前記第２トランジスタの前記ドレイン電極、前記ゲート電極、および前記第１トランジスタの前記エミッタ電極、前記コレクタ電極を、他の前記単位素子の対応する前記各電極とそれぞれ並列に共通接続することを特徴とする請求項１に記載の能動素子。
【請求項３】
前記第２トランジスタのチャネル層は、前記エミッタ層と同一の半導体層に設けることを特徴とする請求項１に記載の能動素子。
【請求項４】
前記ベース層および前記コレクタ層となる前記半導体層は、前記第２トランジスタに連続することを特徴とする請求項１に記載の能動素子。
【請求項５】
前記第１トランジスタの前記各電極は櫛状に設けられて第１の方向に延在し、前記第２トランジスタの前記ゲート電極は第２の方向に延在することを特徴とする請求項１に記載の能動素子。
【請求項６】
前記ベース層はｐ＋ＧａＡｓ層であることを特徴とする請求項１に記載の能動素子。
【請求項７】
前記エミッタ層はＩｎＧａＰ層またはＡｌＧａＡｓ層であることを特徴とする請求項１に記載の能動素子。
【請求項８】
前記第１トランジスタのコレクタ電流が負の温度係数を有することを特徴とする請求項１に記載の能動素子。
【請求項９】
化合物半導体基板に少なくとも１つのヘテロ接合を形成する複数の半導体層を積層する工程と、
前記半導体層に分離領域を形成して第１領域と第２領域を分離する工程と、
前記第１領域にコレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタを形成する工程と、
前記第２領域に、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタを形成する工程と、
前記ベース電極と前記ソース電極を接続する工程とを具備することを特徴とする能動素子の製造方法。
【請求項１０】
化合物半導体基板に少なくとも１つのヘテロ接合を形成する複数の半導体層を積層する工程と、
前記半導体層に分離領域を形成して第１領域と第２領域を分離する工程と、
前記第１領域に、前記半導体層をコレクタ層、ベース層、エミッタ層とし前記各半導体層にそれぞれ接続するコレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタを形成する工程と、
前記第２領域に、前記エミッタ層と同層の前記半導体層をチャネル層とし、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタを形成する工程と、
前記ベース電極と前記ソース電極を接続する工程とを具備することを特徴とする能動素子の製造方法。
【請求項１１】
前記分離領域は、前記基板に達する深さに不純物をイオン注入し電気的に絶縁することにより前記分離領域を形成することを特徴とする請求項９または請求項１０に記載の能動素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合型バイポーラトランジスタを用いた能動素子およびその製造方法に係り、特に温度補償型の能動素子およびその製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合型バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下ＨＢＴ）は、通常のホモ接合型バイポーラトランジスタに比べエミッタ効率が高く電流増幅率ｈＦＥが高いためベース濃度を大幅に上げることができ、ベース全体に渡ってトランジスタ動作を均一にできる。その結果、ＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と比較して電流密度が高く低オン抵抗のため、効率性、利得性、歪特性が優れている。
【０００３】
図１４を参照してＨＢＴの構造について説明する。半絶縁性のＧａＡｓ基板３１０上にｎ型ＧａＡｓサブコレクタ層３１１が形成され、サブコレクタ層３１１上にｎ型ＡｌＧａＡｓコレクタ層３１２、ｐ型ＧａＡｓベース層３１３、ｎ型ＡｌＧａＡｓエミッタ層３１４、ｎ型ＧａＡｓエミッタコンタクト層３１５等がメサ型に積層されて構成されている。
【０００４】
サブコレクタ層３１１の表面には、コレクタ層３１２を挟む位置に、コレクタ電極３１６が配置される。ベース層３１３の表面には、エミッタ層３１４を挟む位置に、ベース電極３１７が配置される。エミッタコンタクト層３１５の上部にはエミッタ電極３１８が配置される。
【特許文献１】特開２０００−２６０７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＨＢＴのエミッタ電極３１８、ベース電極３１７、コレクタ電極３１６は櫛状に形成される。そして図１４に示した構造を１つの単位素子とし、複数の単位素子を並列に接続してスイッチング素子などの能動素子が構成される。
【０００６】
ＨＢＴは、ベース−エミッタ間電流が正の温度係数を持つため、コレクタ電流も正の温度係数を持つ。従って、ベース電流を増加させて電流密度の向上を図ると、複数並列接続されたＨＢＴの単位素子のうち、１つの単位素子に電流が集中して二次降伏を起し、破壊に至りやすくなる。
【０００７】
従来ではこのような信頼性上の問題を回避するため、電流密度を十分向上させることができない問題があった。
【課題を解決するための手段】
【０００８】
本発明はかかる課題に鑑みてなされ、第１に、少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板と、前記基板に設けられ、前記半導体層をコレクタ層、ベース層、エミッタ層とし、コレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタと、前記基板に設けられ、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタと、前記第１トランジスタと前記第２トランジスタとを分離領域を介して隣接して配置し、前記第１トランジスタの前記ベース電極と前記第２トランジスタの前記ソース電極を接続した単位素子と、を具備し、複数の前記単位素子を並列に接続し、前記各単位素子の前記第２トランジスタのドレイン電極を電源端子に接続し、前記第２トランジスタの前記ゲート電極に入力される電圧信号により前記各単位素子の前記第１トランジスタのコレクタ−エミッタ間の電流を変化させることにより解決するものである。
【０００９】
第２に、化合物半導体基板に少なくとも１つのヘテロ接合を形成する複数の半導体層を積層する工程と、前記半導体層に分離領域を形成して第１領域と第２領域を分離する工程と、前記第１領域にコレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタを形成する工程と、前記第２領域に、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタを形成する工程と、前記ベース電極と前記ソース電極を接続する工程とを具備することにより解決するものである。
【発明の効果】
【００１０】
本実施形態によれば、ＨＢＴとＦＥＴを分離領域を介して隣接して配置し、ＨＢＴのベース電極にＭＥＳＦＥＴのソース電極を接続した単位素子を複数接続して能動素子を構成する。つまり、単位素子は櫛状のＨＢＴのベース電極毎にＭＥＳＦＥＴが接続し、且つＨＢＴとＭＥＳＦＥＴが分離領域を介して隣り合って配置されている。そして、能動素子は、ＭＥＳＦＥＴのドレイン電極を電源端子ＶＤＤに接続し、ＭＥＳＦＥＴのゲート電極に入力された電圧信号により、ＨＢＴのコレクタ−エミッタ間電流を変化させる。ＨＢＴとＭＥＳＦＥＴの距離が近接しているため、ＨＢＴの動作による発熱はＭＥＳＦＥＴに伝達する。しかし、ＭＥＳＦＥＴのドレイン電流は負の温度係数を持つため、本実施形態のＨＢＴのベース電流も負の温度係数を持つ。つまり、本実施形態ではＨＢＴの発熱は、ＨＢＴのコレクタ電流を減少させる。
【００１１】
従って、単位素子を並列に複数接続した能動素子において、単位素子毎に動作電流が不均一となっても、１つの単位素子に電流が集中することはなく二次降伏による破壊は発生しない。つまり、従来のＨＢＴに比べて大幅に電流密度を向上させて動作させることができる。更に増幅機能は、従来のＨＢＴに比べてＭＥＳＦＥＴの相互コンダクタンスｇｍとＨＢＴの電流増幅率ｈＦＥの積算となるため、非常に大きな能力を有する。すなわち本能動素子のｇｍはＭＥＳＦＥＴのｇｍとＨＢＴの電流増幅率ｈＦＥの積算となる。
【発明を実施するための最良の形態】
【００１２】
以下に図１から図１３を用いて、本発明の実施の形態を詳細に説明する。
【００１３】
まず、図１を参照し、本実施形態の能動素子の回路図を示す。図１（Ａ）は能動素子の回路図であり、図１（Ｂ）は能動素子を構成する単位素子の回路図である。
【００１４】
図１（Ａ）の如く、能動素子２００は、複数の単位素子１００（破線）を並列に接続したものである。単位素子１００は、第１トランジスタ１０１と、第２トランジスタ１０２を有する。第１トランジスタはＨＢＴ１０１であり、第２トランジスタは化合物半導体（例えばＧａＡｓ）のＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ＴｒａｎｓｉｓｔｏｒＦＥＴ）１０２である。ＭＥＳＦＥＴはエンハンスメント型、ディプレッション型の何れであってもよい。
【００１５】
複数の単位素子１００は、並列に接続され、能動素子２００を構成する。具体的には、１つの単位素子１００は、ＨＢＴ１０１のエミッタ、コレクタ、およびＦＥＴ１０２のドレイン、ゲートを、他の単位素子１００の、エミッタ、コレクタ、ドレイン、ゲートとそれぞれ共通接続する。
【００１６】
各単位素子１００は、ＦＥＴ１０２のドレインが電源端子ＶＤＤに接続する。そしてＦＥＴ１０２のゲートに印加された電圧信号により、ＨＢＴ１０１のコレクタ−エミッタ間の電流を変化させる。
【００１７】
図１（Ｂ）を参照して、単位素子１００のＨＢＴ１０１とＦＥＴ１０２は分離領域を介して隣接して配置されており（後述）、ＨＢＴ１０１のベースとＦＥＴ１０２のソースが接続している。単位素子１００は並列接続されているが、１つの単位素子１００のベースおよびソースは、他の単位素子１００のベースおよびソースとは共通接続しない。
【００１８】
図２は、能動素子２００の平面図を示す。
【００１９】
化合物半導体基板上に複数の半導体層を積層し、第１トランジスタ（ＨＢＴ）１０１および第２トランジスタ（ＦＥＴ）１０２を形成する。
【００２０】
ＨＢＴ１０１は、後述するが、所望のパターンで各半導体層をメサエッチングし、エミッタ層、ベース層となる各半導体層をメサ状に形成する。
【００２１】
オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）により、エミッタ層、サブコレクタ層とそれぞれ接続する１層目のエミッタ電極９、コレクタ電極７が設けられ、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）によりベース層と接続するベース電極８が形成される。エミッタ電極９、およびコレクタ電極７は櫛状に設けられる。ベース電極８は、エミッタ電極９を中央としてその周囲にハッチングの如く配置される。そして、ベース電極８の外側のサブコレクタ層上にベース電極８を挟む２本のコレクタ電極７が配置される。
【００２２】
１層目のエミッタ電極９、コレクタ電極７の上にはそれらと重畳する配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により２層目のエミッタ電極１５、コレクタ電極１３が設けられる。２層目のエミッタ電極１５は１層目と同様の櫛状である。２層目のコレクタ電極１３はコレクタ配線１３０と連続する。ベース電極８は、オーミック金属層のみで１層構造である。また２層目のエミッタ電極１５上には、金メッキ層によりエミッタ配線１５０が設けられる。
【００２３】
ＦＥＴ１０２は、後述するが、ＨＢＴ１０１と同じ基板および半導体層上に設けられる。所望のパターンで半導体層をメサエッチングし、コンタクト層およびチャネル層となる各半導体層をメサ状に形成する。
【００２４】
オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）により、各コンタクト層とそれぞれコンタクトする１層目のドレイン電極１０、ソース電極１１が設けられる。ドレイン電極１０およびソース電極１１間のチャネル層表面には、ゲート金属層（Ｐｔ／Ｍｏ）によりゲート電極１２が設けられる。ゲート電極１２は、島状のソース電極１１、ドレイン電極１０の間で、櫛状のＨＢＴ１０１の各電極の延在方向と直交する方向に延在する。
【００２５】
ドレイン電極１０、ソース電極１１、ゲート電極１２が配置されるＦＥＴ１０２の動作領域は、半導体層を分離領域２０で分離した不純物領域２３上に形成する。分離領域２０はＢ＋等のイオン注入による絶縁化領域であるので、本実施形態では分離領域２０以外の領域、すなわち二点鎖線で囲んだ領域は不純物領域２３となる。
【００２６】
１層目のドレイン電極１０の上には、配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により２層目のドレイン電極１６が設けられる。また２層目のドレイン電極１６上には、金メッキ層によりドレイン配線１６０が設けられる。
【００２７】
ゲート電極１２は、配線金属層によるゲート配線１２０と接続する。ゲート配線１２０はゲート電極１２同士を配線し、電圧信号が入力される端子に接続する。ゲート配線１２０の周囲にも分離領域２０を配置する。
【００２８】
１層目のソース電極１１上には配線金属層による接続配線１７が設けられる。接続配線１７は、ＦＥＴ１０２のソース電極１１とＨＢＴ１０１のベース電極８を接続する。
【００２９】
ＦＥＴ１０２とＨＢＴ１０１は、同一基板および半導体層上に設けられるが、一部の半導体層はメサ状に形成されて空間により分離されている。メサエッチングされない領域においては、イオン注入による分離領域２０により分離されている。つまり、ＨＢＴ１０１とＦＥＴ１０２は同一の基板および半導体層に設けた分離領域２０を介して隣接して配置され、ＨＢＴ１０１のベース電極８およびＦＥＴ１０２のソース電極１１が接続配線１７により接続する。また本実施形態では、ＨＢＴ１０１のベース層およびコレクタ層は、それぞれＦＥＴ１０２の相当する半導体層と連続する。
【００３０】
本実施形態では、破線の如く、エミッタ電極９、１５、ベース電極８、コレクタ電極７、１３よりなる最小単位のＨＢＴ１０１と、１組のソース電極１１、ゲート電極１２、ドレイン電極１０、１６よりなるＦＥＴ１０２とを接続し、１つの単位素子１００を構成する。
【００３１】
能動素子２００は、単位素子１００のＨＢＴ１０１およびＦＥＴ１０２をそれぞれ並列に複数接続して構成する。つまりコレクタ配線１３０によって各ＨＢＴ１０１のコレクタ電極１３、７が互いに接続され、またエミッタ配線１５０によって各ＨＢＴ１０１のエミッタ電極１５、９が互いに接続される。尚、コレクタ電極７、１３は隣り合う単位素子１００で共用している。更に、ＦＥＴ１０２のゲート配線１２０によって、各ＦＥＴ１０２のゲート電極１２が互いに接続される。
【００３２】
ここで、ＨＢＴ１０１のベース電極８とＦＥＴ１０２のソース電極１１は、１つの単位素子１００において接続配線１７で接続されるが、複数の単位素子１００が櫛状に配置されるレイアウトにおいて、ＨＢＴ１０１のベース電極８同士およびＦＥＴ１０２のソース電極１１同士が直接接続することはない。
【００３３】
ＦＥＴ１０２のドレイン電極１６は金メッキ層によるドレイン配線１６０により配線され、ドレイン配線１６０は電源端子ＶＤＤに接続する。そしてＦＥＴ１０２のゲート配線１２０は電圧信号が入力される端子に接続する。
【００３４】
図３は、単位素子１００を説明する図であり、図３（Ａ）が図２のａ−ａ線断面図、図３（Ｂ）が図２のｂ−ｂ線におけるＨＢＴ１０１の断面図である。また、図３（Ｃ）は、図３（Ａ）のｃ−ｃ線で示した断面で単位素子を上記２つの領域に切り離したときのＨＢＴ１０１の斜視図であり、図３（Ｄ）がＦＥＴ１０２の斜視図である。尚、図３では接続配線１７以外の２層目以上の電極を省略している。また、図３（Ｂ）（Ｃ）では接続電極１７は省略している。
【００３５】
図３（Ａ）の如く、半絶縁性のＧａＡｓ基板１上に、複数の半導体層、すなわちｎ＋ＧａＡｓ層２、ｎ−ＧａＡｓ層３、ｐ＋ＧａＡｓ層４、ｎＩｎＧａＰ層５、ｎ＋ＧａＡｓ層６が積層される。半導体層の一部はエッチングにより除去され、メサ状に形成される。また基板１に達する分離領域２０が設けられる。分離領域２０は、前述の如くＢ＋等のイオン注入による絶縁化領域である。
【００３６】
単位素子１００は、メサ状の半導体層および絶縁化領域２０によって、２つの領域に分離され、一方の領域にはＨＢＴ１０１が形成され、他方の領域にはＦＥＴ１０２が形成される。
【００３７】
図３（Ｂ）（Ｃ）の如く、ＨＢＴ１０１のサブコレクタ層２は、基板１上にエピタキシャル成長法によって形成され、３〜６Ｅ１８ｃｍ−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ＋ＧａＡｓ層である。その膜厚は数千Åである。コレクタ層３は、サブコレクタ層２の一部領域上に形成され、シリコンドープによって１〜１０Ｅ１６ｃｍ−３程度に不純物濃度にドープされたｎ−ＧａＡｓ層である。その膜厚は数千Åである。ベース層４ａは、コレクタ層３の上に形成され、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｐ＋ＧａＡｓ層である。膜厚は数百〜２０００Åである。エミッタ層５ａは、ベース層４ａの一部領域上に形成され、シリコンドープによって１〜１０Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。エミッタ層５ａは、上層および下層のＧａＡｓ層と格子整合させる。エミッタコンタクト層６ａは、エミッタ層５ａの上に形成され、シリコンドープによって３〜６Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｎ＋ＧａＡｓ層で、膜厚は数千Åである。
【００３８】
本実施形態のＨＢＴ１０１は、エミッタ層５ａとベース層４ａとで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。尚、エミッタ層５ａとなる半導体層はＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよく、その場合も上層および下層のＧａＡｓ層と格子整合している。ベース層４ａより下層は面Ｓ１’付近において分離のための絶縁化領域２０が設けられている。また図３（Ｂ）に示す如く（図３（Ｃ）では省略）、エミッタ層５ａの下部は両側にあるベース電極８側に張り出す形状のレッジ（棚）Ｌが設けられている。レッジＬは空乏化しており、レッジＬ下方のベース層４ａ表面においてエミッタ−ベース間の再結合電流が流れることを防止している。
【００３９】
サブコレクタ層２の表面には、コレクタ層３を挟む位置にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のコレクタ電極７が配置される。ベース層４ａの表面には、エミッタ層５ａを囲むパターンで、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）からなるベース電極８が配置される。エミッタコンタクト層６ａの上部にはオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のエミッタ電極９が配置される。
【００４０】
図３（Ｄ）は、図３（Ａ）のｃ−ｃ線で示した断面で単位素子を切り離したときのＦＥＴ１０２の斜視図である。ＦＥＴ１０２はｎＩｎＧａＰ層５をチャネル層５ｂとする。また、最上層のｎ＋ＧａＡｓ層６をコンタクト層６ｂｓ、６ｂｄとする。コンタクト層６ｂｄ、６ｂｓはそれぞれＦＥＴのドレイン領域およびソース領域となる。コンタクト層６ｂｄ、６ｂｓもメサ状に形成され、それらの間に露出したチャネル層５ｂにゲート電極１２が設けられる。コンタクト層６ｂｄ、６ｂｓ上には、オーミック金属層によって１層目のドレイン電極１０、ソース電極１１がそれぞれ形成される。
【００４１】
ここでは、ＦＥＴ１０２のチャネル層５ｂが、ＨＢＴ１０１のエミッタ層５ａと同じＩｎＧａＰ層である。これにより、ＦＥＴ１０２の高耐圧化、およびチャネル層５ｂ表面の安定化が図れる。
【００４２】
また、チャネル層５ｂの下層にはｐ＋ＧａＡｓ層４ｂが配置される。この層により、チャネルから基板側にリークするキャリアを防止できる。
【００４３】
尚、ｐ＋ＧａＡｓ層４ｂより下層はＦＥＴ１０２として特に動作に影響しない層であるので、ＨＢＴ１０１の特性が最適になるように設計すればよい。
【００４４】
再び図３（Ａ）を参照し、単位素子１００は、図３（Ｃ）に示すＨＢＴ１０１の面Ｓ１’と図３（Ｄ）に示すＦＥＴ１０２の面Ｓ１とを当接させた構造である。当接面は図３（Ａ）のｃ−ｃ線の面である。そして、ＦＥＴ１０２のソース電極１１上に配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により接続配線１７が設けられる。接続配線１７は、ＦＥＴ１０２のメサに沿って、また絶縁化領域２０上を通過してＨＢＴ１０１のベース電極８上まで延在する。
【００４５】
本実施形態ではＨＢＴ１０１とＦＥＴ１０２は同一の半導体層上に形成されるが、ＨＢＴ１０１とＦＥＴ１０２の分離方法は以下のとおりである。
【００４６】
ｎ＋ＧａＡｓ層６およびｎＩｎＧａＰ層５はメサ状であり、空間により分離される。一方、ｐ＋ＧａＡｓ層４より下層は、分離領域（絶縁化領域）２０により分離される。つまり、ＨＢＴ１０１のベース層４ａ、コレクタ層３、サブコレクタ層２は、ＦＥＴ１０２のバッファ層４ｂ、ｎ−ＧａＡｓ層３、ｎ＋ＧａＡｓ層２と電気的には分離されているが構造上は連続する。単位素子１００は、分離領域２０を介して隣接して配置されたＨＢＴ１０１とＦＥＴ１０２を有し、接続配線１７によりＨＢＴ１０１のベース電極８とＦＥＴ１０２のソース電極１１が接続した構造である。
【００４７】
本実施形態では単位素子１００毎にＦＥＴ１０２とＨＢＴ１０１が近接して接続される。そして単位ＨＢＴ１０１と単位ＦＥＴ１０２の半導体層の積層構造は同一であり、単位ＨＢＴ１０１のベース層４ａ、コレクタ層３、サブコレクタ層２は、それぞれ単位ＦＥＴ１０２の相当する半導体層と連続している。従って、ＨＢＴ１０１の動作による発熱をＦＥＴ１０２に伝えることができる。ＦＥＴ１０２のドレイン電流は負の温度係数を有するため、ＨＢＴ１０１のベース電流も負の温度係数を持つ。従って、ＨＢＴ１０１の発熱はＨＢＴ１０１のコレクタ電流を低減させることになる。
【００４８】
複数の単位素子を並列接続して構成された能動素子（例えばＨＢＴ）においては、単位素子間で動作電流が不均一になる場合がある。その場合、ＨＢＴにおいてベース電流、コレクタ電流が正の温度係数を持つことから、ＨＢＴのある単位素子において正帰還のプロセスが始まり、結果として電流集中により破壊するという二次降伏を引き起こす。しかし本実施形態によれば、コレクタ電流が負の温度係数を持つため、１つの単位素子１００に電流が集中することはなく、二次降伏による破壊が発生しない。つまり、本実施形態では、従来の能動素子（ＨＢＴ）の各単位素子に隣接してＦＥＴを接続することにより温度補償型の能動素子２００を実現し、従来の能動素子（ＨＢＴ）と比較して大幅に電流密度を向上させて動作させることができる。
【００４９】
更に能動素子２００の増幅機能は、ＨＢＴの電流増幅率ｈＦＥとＭＥＳＦＥＴのｇｍの積算値となるため、非常に大きい能力を有する。すなわち能動素子２００のｇｍはＭＥＳＦＥＴのｇｍとＨＢＴの電流増幅率ｈＦＥの積算値となる。
【００５０】
ここで、メサ形状と配線の方向について説明する。
【００５１】
ＧａＡｓのメサエッチングにウエットエッチングを採用した場合、メサ形状に結晶面が影響する。結晶方向とメサ形状の関係として、［０１バー１バー］（以下［０１−１−］と記載する）の方向と平行方向にエッチング段差表面をトレースする場合のメサ形状は順メサ形状（台形の形状）となる。また、［０１−１−］の方向と垂直方向にエッチング段差表面をトレースする場合のメサ形状は逆メサ形状（オーバーハング形状）になる。
【００５２】
つまり、金属層がメサ段差を昇降する場合、メサ形状あるいは金属層の延在方向によってはステップカバレッジの問題が発生する。金属層が［０１−１−］の方向と平行方向に延在してメサ段差を昇降する場合、順メサ形状であるのでステップカバレッジの問題は発生しない。ところが、配線が［０１−１−］の方向と垂直方向に延在してメサ段差を昇り降りするときは、逆メサ形状となるため、ステップカバレッジの問題が発生する。
【００５３】
本実施形態では、ＨＢＴ１０１のエミッタコンタクト層６ａおよびエミッタ層５ａを形成するメサエッチングにより、同時にＦＥＴ１０２の領域にもメサが形成される。つまり、図２においてエミッタメサＥＭが同時に形成されるメサである。
【００５４】
また、ＨＢＴ１０１のベース層４ａおよびコレクタ層３を形成するメサエッチングにより、同時にＦＥＴ１０２の領域にもメサが形成される。つまり、図２においてベースメサＢＭが同時に形成されるメサである。
【００５５】
従って、ＦＥＴ１０２のソース電極１１とＨＢＴ１０１のベース電極８を接続する接続配線１７がエミッタメサＥＭを昇降し、さらにゲート配線１２０がベースメサＢＭを昇降する。
【００５６】
そこで、本実施形態では、接続配線１７、ゲート配線１２０がメサを昇降する方向を揃えて、共に［０１−１−］の方向と平行方向（図の矢印の方向）に延在させている。
【００５７】
次に、図４および図５を参照して、本実施形態の能動素子２００を用いた回路の一例を示す。
【００５８】
図４は、能動素子２００を用いてスイッチ回路装置を構成した例を示す。スイッチ回路装置は、ＳＰＤＴ(Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ)スイッチＭＭＩＣである。図４（Ａ）はＳＰＤＴスイッチＭＭＩＣの回路図であり、図４（Ｂ）は、単位素子１００を構成するＨＢＴ１０１の断面図である。
【００５９】
図４（Ａ）の如く、本実施形態の単位素子１００を並列接続して、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２を構成する。第１および第２スイッチング素子ＳＷ１、ＳＷ２は、ＨＢＴ１０１のコレクタが共通入力端子ＩＮに接続する。エミッタは、それぞれ第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２に接続する。
【００６０】
また、第１および第２スイッチング素子ＳＷ１、ＳＷ２は、ＦＥＴ１０２のソースが各ＨＢＴ１０１のベースに接続し、ドレインが電源端子ＶＤＤに接続する。更に各ゲートは、第１制御端子Ｃｔｌ１および、第２制御端子Ｃｔｌ２に接続する。
【００６１】
単位素子１００は、コレクタ、エミッタ、ドレイン、ゲートが他の単位素子１００のコレクタ、エミッタ、ドレイン、ゲートと並列にそれぞれ共通接続しているが、ベースは他の単位素子１００のベースと共通接続することはなく、ソースも他の単位素子１００のソースと共通接続することはない。
【００６２】
このスイッチ回路装置は、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に相補信号を印加する。そしてＨＢＴ１０１のコレクタ−エミッタ電圧ＶＣＥを０Ｖにバイアスし、所定のベース電流を印加してコレクタ−エミッタ間を導通させる。またベース電流を０としてコレクタ−エミッタ間を遮断するものである。これにより共通入力端子ＩＮ−第１出力端子ＯＵＴ１間または、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間のいずれかに信号経路を形成する。
【００６３】
ＨＢＴ１０１のエミッタおよびコレクタにはそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。更に、ドレインバイアスを印加する電源端子ＶＤＤとＦＥＴ１０２間にも、高周波信号の分離素子３０を接続する。
【００６４】
ここで、上記の如きスイッチ回路装置を構成する場合には、単位素子１００のＨＢＴ１０１は順方向と逆方向の双方向に対称に動作可能な対称型ＨＢＴとするとよい。
【００６５】
図４（Ｂ）は、対称型ＨＢＴ１０１の一例を示す断面図である。この断面図は図２のｂ−ｂ線断面に相当し、２層目以上の電極は省略している。
【００６６】
半絶縁性のＧａＡｓ基板１上にｎ＋ＧａＡｓのサブコレクタ層２が形成され、サブコレクタ層２上にｎ型ＩｎＧａＰのコレクタ層３、ｐ型ＧａＡｓのベース層４ａ、ｎ型ＩｎＧａＰのエミッタ層５ａ、ｎ＋ＧａＡｓのエミッタコンタクト層６ａがメサ型に積層されて構成されている。コレクタ層３は、サブコレクタ層２の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ−３程度に不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。これ以外は、図３（Ｂ）と同様である。尚、コレクタ層３およびエミッタ層５ａはＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよい。
【００６７】
対称型ＨＢＴ１０１は、エミッタ層５ａとベース層４ａとで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成しているのに加え、コレクタ層３とベース層４ａとでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。そして、エミッタ層５ａをエミッタとして動作する順方向のトランジスタ動作時（順トランジスタ動作時）と、エミッタ層５ａをコレクタとして動作する逆方向のトランジスタ動作時（逆トランジスタ動作時）とで、トランジスタ特性がほぼ同じ特性となるように構造上の各パラメータを制御する。具体的には順トランジスタ動作時のオン抵抗Ｒｏｎ（＝ΔＶＣＥ／ΔＩＣ）と逆トランジスタ動作時のオン抵抗Ｒｏｎ’（＝ΔＶＣＥ’／ΔＩＣ’）がほぼ等しくなるように構成する。そしてコレクタ−エミッタ間電圧を０Ｖ、コレクターエミッタ間電流を０Ａ付近のバイアスで動作させる。
【００６８】
スイッチＭＭＩＣに一般的に使用されているＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため、圧倒的に電流密度を上げることができ、オン抵抗Ｒｏｎを非常に小さくできる。またスイッチＭＭＩＣに、上記の対称型ＨＢＴ１０１を使用することによりコレクタ−エミッタ間消費電流を０とすることができる。これはＨＥＭＴがドレイン−ソース間消費電流を０とするのと同様に省エネルギー動作が可能となる。理由はＨＥＭＴでドレイン−ソース間電圧を０Ｖにバイアスするのと同様に対称型ＨＢＴ１０１でコレクタ−エミッタ間電圧を０Ｖにバイアスできるからである。
【００６９】
ＨＢＴはＨＥＭＴに比べ潜在的に非常に高い電流密度を得られ、非常に低いオン抵抗Ｒｏｎを得ることができる。しかしＨＢＴは温度による正帰還作用により電流が１つの単位素子に集中して二次降伏により破壊するという問題をはらんでいる。このため、実際のところ十分に電流密度を上げることができない。またこの問題を解決するために一般にはＨＢＴの各単位素子にエミッタバラスト抵抗やベースバラスト抵抗を挿入するという対策が必ず取られている。しかしエミッタバラスト抵抗やベースバラスト抵抗を挿入すると、高周波特性がその分劣化してしまうという問題が新たに発生する。
【００７０】
本実施形態によれば、それらの問題を根本的に解決する温度補償型能動素子を提供できる。すなわち、ＨＢＴ１０１と隣接してＦＥＴ１０２を配置し、ＦＥＴ１０２のソースをＨＢＴ１０１のベースにそれぞれ接続した単位素子１００を構成する。そして複数の単位素子１００が櫛状に配置されるレイアウトにおいて、ＦＥＴ１０２のソース同士、ＨＢＴ１０１のベース同士を接続せず、それ以外のドレイン同士、ゲート同士、エミッタ同士、コレクタ同士をそれぞれ並列に共通接続して能動素子２００を構成する。これにより、二次降伏対策としてエミッタバラスト抵抗やベースバラスト抵抗など高周波特性を劣化させる方法を取らずに温度補償型システムが構成される。
【００７１】
ＨＢＴにおいて何らかの設計上の不均一要因により、１つの単位素子が他の単位素子に対してベース−エミッタ間電圧ＶＢＥバイアスが少し大きく印加される場合がある。ＨＢＴのベース−エミッタ間電圧ＶＢＥ−ベース電流の特性は温度に対して正の係数を持っているためその単位素子においてベース電流、コレクタ電流が多く流れ、温度が上がってよりさらにより多くのベース電流、コレクタ電流を流そうとするのが通常の二次降伏のプロセスである。しかし、本実施形態の単位素子１００は二次降伏のプロセスが実際に開始されることはない。単位素子１００のＨＢＴ１０１のベース電流を供給するのはＦＥＴ１０２であるが、ＦＥＴ１０２はＨＢＴ１０１と異なり、温度に対して負の温度係数を持つ。また、ＨＢＴ１０１とＦＥＴ１０２が近接しているため発熱したＨＢＴ１０１の熱が隣接したＦＥＴ１０２に伝わりＦＥＴ１０２のソース電流が減少する。ソースとベースが接続しているためＦＥＴ１０２のソース電流はＨＢＴ１０１のベース電流となり、ＨＢＴ１０１の発熱によりＦＥＴ１０２のソース電流が減少し、ＨＢＴ１０１のベース電流が減少する。これによりＨＢＴ１０１のコレクタ電流が減少し、逆にＨＢＴ１０１が冷却する方向となる。つまり、結果として二次降伏の発生を防ぐことができる。
【００７２】
このようなメカニズムを採用することにより、エミッタバラスト抵抗やベースバラスト抵抗など一切の高周波特性を劣化させる要因を付加することなく二次降伏の発生を防ぐことができるため、従来よりＨＢＴの電流密度を大幅に上げることができる。その結果、第１および第２スイッチング素子ＳＷ１、ＳＷ２のオン抵抗Ｒｏｎを非常に小さくすることができ、スイッチＭＭＩＣのインサーションロスを非常に小さくできる。
【００７３】
図５は、本実施形態の温度補償型能動素子２００を用いたパワーアンプ回路装置である。図５（Ａ）が回路図であり、図５（Ｂ）は回路ブロック図である。
【００７４】
現在の市場でのＨＢＴの主な用途は携帯電話のパワーアンプ（高出力増幅器）である。携帯電話のパワーアンプにおいては特に第３世代以降、限られた周波数帯域の中でいかに多くの通信回線を確保するかが技術的に最も大きな鍵となっており、ＣＤＭＡなどの高密度な通信方式が採用されてきている。通信方式の高密度化に伴い、より線型性の高いパワーアンプ用デバイスが求められる。携帯電話のパワーアンプにはＨＥＭＴも使用されているが、第３世代以降はＨＥＭＴより電流密度が高く線型性の高いＨＢＴの使用比率が高まってきている。ＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため圧倒的に電流密度を上げることができる。
【００７５】
本実施形態によれば、ＨＢＴの各単位素子にエミッタバラスト抵抗やベースバラスト抵抗を挿入することなく、二次降伏を回避した増幅器２００を提供できる。
【００７６】
図５（Ａ）の如く、単位素子１００を並列に接続して増幅器２００を構成する。増幅器２００では各単位素子１００を構成するＦＥＴ１０２のゲートから入力信号が入り、ＨＢＴ１０１のコレクタから出力信号が出る。ＦＥＴ１０２のドレインは高周波信号の漏れを防止する分離素子（インダクタ）３０を介して電源端子ＶＤＤに接続する。電源端子ＶＤＤはＦＥＴ１０２に電流を供給する。またエミッタはＧＮＤに接続する。ＦＥＴ１０２はＭＥＳＦＥＴ、Ｊ−ＦＥＴ、ＨＥＭＴのいずれでも良い。例えば、Ｊ−ＦＥＴであればゲート形成プロセスを変えるだけでＭＥＳＦＥＴと同様に形成できる。また、ＨＥＭＴの場合は、ＨＥＭＴ用のエピタキシャル層を積層して形成する。本実施形態の単位素子１００は、ＨＢＴ１０１にＦＥＴ１０２が接続した構成である。つまり増幅器としてのＨＢＴ１０１の前段に、増幅器１０２としてのＦＥＴが接続している。
【００７７】
すなわち図５（Ｂ）の如く、単位素子１００を並列に接続して増幅器２００を構成すると、１段目の増幅器としてのＦＥＴの後段に、２段目の増幅器としてのＨＢＴが接続した２段増幅器として機能する。
【００７８】
つまり、ＨＢＴの電流増幅率ｈＦＥにＦＥＴの相互コンダクタンスｇｍが加わることで、１つの増幅器２００の増幅性能が相互コンダクタンスｇｍと電流増幅率ｈＦＥの積算値となる。すなわち１つの増幅器２００のｇｍがＦＥＴのｇｍとＨＢＴのｈＦＥの積算値となる。ＨＢＴのみで構成した増幅器の増幅性能が電流増幅率ｈＦＥのみであることと比較すると、増幅器として大幅に利得が向上する。
図６から図８の断面図を参照し、増幅器２００に採用するＨＢＴ１０１について説明する。ＨＢＴ１０１のエピタキシャル層の構造は、基本的には図３（Ｂ）に示す構造であるが、以下に示す構造であってもよい。尚、断面図は図２のｂ−ｂ線断面に相当するが、エピタキシャル層を説明するための概略であり、２層目以上の電極は省略している。
【００７９】
図６（Ａ）は、エミッタコンタクト層をノンアロイオーミック層とする場合である。
エミッタコンタクト層６ａのコンタクト抵抗を低減するために、エミッタコンタクト層６ａ上にノンアロイオーミック層３１を設ける場合がある。ノンアロイオーミック層３１はｎ＋ＩｎＧａＡｓ層である。この場合、エミッタコンタクト層６ａはｎＧａＡｓ層とするが、他の半導体層は図３（Ｂ）と同様である。
【００８０】
図６（Ｂ）は、Ｇｒａｄｉｎｇ層を入れる場合である。
【００８１】
エミッタ層５ａに、Ａｌ０．３Ｇａ０．７Ａｓ層を採用し、ベース層４ａのＧａＡｓ層との間にヘテロ接合を形成する場合がある。このヘテロ接合は、伝導帯の底にバンドスパイクが存在しており、このバンドスパイクがオフセット電圧発生の原因の１つとなる。このバンドスパイクを無くすため、ＧａＡｓから徐々にＡｌＧａＡｓに遷移するためのＧｒａｄｉｎｇ層３２を配置して、オフセット電圧を小さくする場合がある。
【００８２】
Ｇｒａｄｉｎｇ層３２は、例えばｎ型のＡｌＸＧａ１−ＸＡｓ（Ｘ＝０→０．３）層であり、これによりベース−エミッタ間においてＧａＡｓからＡｌ０．３Ｇａ０．７Ａｓに徐々に変化する。他の半導体層の構造は図３（Ｂ）と同様である。
【００８３】
図７（Ａ）は、バラスト抵抗層を入れる場合である。単位素子１００を構成するＦＥＴ１０２やＨＢＴ１０１の設計によっては二次降伏が十分防止できない場合がある。またＨＢＴ１０１に非常に大きな電流を流す場合も二次降伏の発生を完全に回避することは困難である。そのような場合にはＨＢＴのエピ構造にバラスト抵抗層を入れることにより重ねて二次降伏対策を取ると良い。
【００８４】
すなわちエミッタ層５ａ側にバラスト抵抗層としてｎ−ＧａＡｓ層３３を配置する。所定の抵抗値を有するｎ−ＧａＡｓ層３３がバラスト抵抗層となるため、１つの単位素子に電流が集中することによる二次降伏の発生を防止できる。
【００８５】
バラスト抵抗層３３はノンドープのＧａＡｓ層で形成しても良いし、エミッタ層５ａがＩｎＧａＰ層の場合は、ｎ−ＩｎＧａＰ層やノンドープＩｎＧａＰ層でもよい。また、エミッタ層５ａがＡｌＧａＡｓ層の場合は、バラスト抵抗層３３はｎ−ＡｌＧａＡｓ層やノンドープＡｌＧａＡｓ層で形成しても良い。他の半導体層は図３（Ｂ）と同様である。
【００８６】
図７（Ｂ）は、ヘテロ接合をエミッタ−ベース間のｐｎ接合からずらす場合であり、エミッタ層５ａはｎ型ＡｌＧａＡｓ層とする。
【００８７】
一般的なＨＢＴの構造においては、エミッタ層５ａのｎ型ＡｌＧａＡｓ層とベース層４ａのｐ型ＧａＡｓ層の間のエミッタ−ベース間ｐｎ接合が、ヘテロ接合に一致している。この接合において伝導帯の底にバンドスパイクが存在しており、このバンドスパイクがオフセット電圧発生の原因の１つとなる。バンドスパイクによるオフセット電圧の発生を防ぐため、ベース層４ａのｐ型ＧａＡｓ層とエミッタ層５ａのｎ型ＡｌＧａＡｓ層の間にｎ型ＧａＡｓ層３４を追加することにより、ヘテロ接合位置をベースーエミッタ間のｐｎ接合位置からずらすとよい。この場合ヘテロ接合位置がエミッタ−ベース間のｐｎ接合と一致していないためオフセット電圧を非常に小さくすることができる。
【００８８】
ＨＢＴの原理として、ベースのホールをエミッタ側に注入させないために、ベース層４ａであるＧａＡｓ層よりバンドギャップの大きいＡｌＧａＡｓ層をエミッタ層５ａとして配置する。
【００８９】
この構造の場合、追加したｎＧａＡｓ層３４とその上に位置するエミッタ層のｎＡｌＧａＡｓ層５ａの接合がヘテロ接合となる。
【００９０】
図８は選択エッチングによりレッジＬが形成可能な構造を示す。図８（Ａ）〜（Ｃ）はそれぞれ、ベース層４ａとヘテロ接合を形成するエミッタ層５ａをレッジＬの高さの膜厚とし、その上層にエッチングの選択比の大きい半導体層を積層する。
【００９１】
例えば図８（Ａ）ではエミッタ層（ｎＩｎＧａＰ層）５ａ上にｎＧａＡｓ層３５を追加し、ＧａＡｓ／ＩｎＧａＰの選択エッチングによりレッジＬを形成する。
【００９２】
図８（Ｂ）では、エミッタ層（ｎＩｎＧａＰ層）５ａ上にｎＡｌＧａＡｓ層３６を追加し、ＡｌＧａＡｓ／ＩｎＧａＰの選択エッチングによりレッジＬを形成する。
【００９３】
図８（Ｃ）では、エミッタ層（ｎＡｌＧａＡｓ層）５ａ上にｎＩｎＧａＰ層３７を追加し、ＩｎＧａＰ／ＡｌＧａＡｓの選択エッチによりレッジＬを形成する。
【００９４】
次に、図９から図１３を参照し、本実施形態の能動素子の製造方法について説明する。
【００９５】
本実施形態の能動素子は、化合物半導体基板に少なくとも１つのヘテロ接合を形成する複数の半導体層を積層する工程と、前記半導体層に分離領域を形成して第１領域と第２領域を分離する工程と、前記第１領域に、コレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタを形成する工程と、前記第２領域に、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタを形成する工程と、前記ベース電極と前記ソース電極を接続する工程と、から構成される。
【００９６】
尚各図の左に図２のａ−ａ線断面図を示し、右にｂ−ｂ線断面図を示す。
【００９７】
第１工程（図９）：化合物半導体基板に少なくとも１つのヘテロ接合を形成する複数の半導体層を積層する工程。
【００９８】
ＧａＡｓ基板１上に、３〜６Ｅ１８ｃｍ−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ＋ＧａＡｓ層２を形成する。膜厚は数千Åである。その上層に、シリコンドープによって１〜１０Ｅ１６ｃｍ−３程度の不純物濃度にドープされたｎ−ＧａＡｓ層３を膜厚数千Åに形成する。更に上層に、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｐ＋ＧａＡｓ層４を膜厚は数百〜２０００Åに形成し、シリコンドープによって１〜１０Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型のＩｎＧａＰ層５を１０００〜５０００Åの膜厚に形成する。ｎＩｎＧａＰ層５は上層および下層のＧａＡｓ層と格子整合させ、ｎＩｎＧａＰ層５と下層のｐ＋ＧａＡｓ層４でへテロ接合を形成する。ｎＩｎＧａＰ層５の上層にはシリコンドープによって３〜６Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｎ＋ＧａＡｓ層６を数千Åの膜厚に形成する。
【００９９】
第２工程（図１０）：半導体層に分離領域を形成して第１領域と第２領域を分離する工程。
【０１００】
基板全面に、スルーイオン注入用窒化膜５１をデポジションする。レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンを有するマスクを形成する。このマスクにより窒化膜５１およびｎ＋ＧａＡｓ層６の一部をエッチングしてアライメントマーク（不図示）を形成する。
【０１０１】
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより分離領域２０を形成するためのマスクを形成する。窒化膜５１上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、基板１に達し、分離領域となる絶縁化領域２０が形成される。
【０１０２】
絶縁化領域２０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。各半導体層は、絶縁化領域２０により第１領域２１および第２領域２２に分離される。第１領域２１は後の工程によりＨＢＴが形成される領域であり、第２領域２２は後の工程によりＭＥＳＦＥＴが形成される領域である。本実施形態では絶縁化領域２０以外の領域は不純物領域２３となる。図示は省略するが例えばスイッチ回路装置の抵抗等、能動素子として必要な不純物領域も絶縁化領域２０で分離される。
【０１０３】
図２の平面図においては、二点鎖線で囲まれた領域、すなわちＨＢＴの各電極が配置される下方およびＦＥＴの動作領域、ゲート配線１２０の下方を不純物領域２３とするため、これらを除いて絶縁化領域２０を形成される。
【０１０４】
絶縁化領域２０によって、第１領域２１の各半導体層は上層から、エミッタコンタクト層６ａ、エミッタ層５ａ、ベース層４ａ、コレクタ層３、サブコレクタ層２となる。一方第２領域２２の各半導体層は、上層からコンタクト層６ｂ、チャネル層５ｂ、ｐ型バッファ層４ｂとなる。ｐ型バッファ層４ｂは、ｐ＋ＧａＡｓ層であり、チャネルを流れるキャリアの基板側へのリークを防止する層として利用できる。ＦＥＴにおいてはｎ−ＧａＡｓ層３およびｎ＋ＧａＡｓ層２は特に動作に影響しない層である。つまり、第１領域２１に形成されるＨＢＴの特性が最適になるように設計すればよい。
【０１０５】
第３工程（図１１）：第１領域にコレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタを形成する工程。
【０１０６】
窒化膜５１を除去し、ＨＢＴのエミッタ層を形成するためのフォトエッチングプロセスを行う。まず、ｎ＋ＧａＡｓ層６をメサエッチングし、引き続きｎＩｎＧａＰ層５の途中までをメサエッチングする。その後新たなフォトエッチングプロセスにより残りのｎＩｎＧａＰ層５をメサエッチングし、レジストを除去する。これにより、右図の如くエミッタコンタクト層６ａとエミッタ層５ａがメサ状に形成され（エミッタメサＥＭ）、エミッタ層５ａの下方にレッジ（棚）Ｌが形成される。
【０１０７】
次に、ベース層を形成するためのフォトエッチングプロセスを行う。ｐ＋ＧａＡｓ層４とｎ−ＧａＡｓ層３とをメサエッチングし、レジストを除去する。
【０１０８】
これにより、ベース層４ａおよびコレクタ層３がメサ状に形成される（ベースメサＢＭ）。最上層にエミッタコンタクト層６ａが露出し、エミッタ層５ａの外側にはベース層４ａが露出する。ベース層４ａの外側にはサブコレクタ層２が露出する。
【０１０９】
また、エミッタ層５ａのメサエッチングにより、左図の如くエミッタコンタクト層６ａおよびエミッタ層５ａと空間により分離されたＦＥＴのコンタクト層６ｂおよびチャネル層５ｂが形成される。尚ｐ＋ＧａＡｓ層４以下の層は絶縁化領域２０により分離される（図１１（Ａ））。
【０１１０】
次に、１層目の電極を形成する。まずＨＢＴのエミッタ電極、コレクタ電極およびＦＥＴのソース電極、ドレイン電極を形成するためのフォトリソグラフィープロセスを行う。オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着後、リフトオフおよびアロイを行い、ＨＢＴのエミッタ電極９、コレクタ電極７、ＦＥＴのドレイン電極１０およびソース電極１１を形成する。１層目のエミッタ電極９とコレクタ電極７は櫛状に形成され、ドレイン電極１０およびソース電極１１は島状に形成される（図２参照）。
【０１１１】
その後、ベース電極を形成するためのフォトリソグラフィープロセスを行う。オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）を蒸着後、リフトオフおよびアロイを行い、ＨＢＴのベース電極８を形成する。ベース電極８はエミッタ電極９を囲み図２のハッチングで示すパターンに形成される。
【０１１２】
これにより、第１領域２１に、ＨＢＴ１０１の基本構造が形成される（図１１（Ｂ））。
【０１１３】
第４工程（図１２）：第２領域にゲート電極、ソース電極、ドレイン電極を有する第２トランジスタを形成する工程。
【０１１４】
全面に再び窒化膜５１をデポジションする。フォトリソグラフィープロセスを行い窒化膜５１をエッチングする。これにより第２領域２２においてＦＥＴのゲートのリセスエッチングのマスクを形成する。
【０１１５】
次に、ゲートのリセスエッチングを行う。すなわち、リセスエッチングのマスクから露出したコンタクト層６ｂ（ｎ＋ＧａＡｓ層）をエッチングにより除去する。このときマスクの開口幅より大きくコンタクト層６ｂをサイドエッチングし、所定の耐圧を確保する。
【０１１６】
コンタクト層６ｂはＦＥＴのソース領域となるコンタクト層６ｂｓおよびドレイン領域となるコンタクト層６ｂｄに分離される。さらにマスクの張り出し部をプラズマエッチングにより除去し、ゲート金属層（Ｐｔ／Ｍｏ）を蒸着する。その後リフトオフおよび熱処理を行い、Ｐｔの一部をチャネル層５ｂ表面に埋め込み、ゲート電極１２を形成する。
【０１１７】
これにより、第２領域２２にＦＥＴ１０２の基本構造が形成される。
【０１１８】
更に、パッシベーション膜となる窒化膜５１を全面にデポジションする。２層目の電極および配線とのコンタクトホールを形成するための、フォトリソグラフィープロセスを行う。窒化膜５１をエッチングしてコンタクトホールＣＨを形成し、レジストを除去する。
【０１１９】
第５工程（図１３）：ベース電極とソース電極を接続する工程。
【０１２０】
新たなフォトリソグラフィープロセスを行い、全面に、２層目の電極および配線となる配線金属層（Ｔｉ／Ｐｔ／Ａｕ）を蒸着する。配線金属層をリフトオフし、２層目の電極および配線を形成する。すなわち、第１領域２１においては１層目のコレクタ電極７、エミッタ電極９とそれぞれコンタクトする２層目のコレクタ電極１３、エミッタ電極１５を形成する。また、第２領域２２においては、１層目のドレイン電極１０とコンタクトする２層目のドレイン電極１６を形成する。
【０１２１】
そして、ＦＥＴ１０２のソース電極１１とＨＢＴ１０１のベース電極８を接続する接続配線１７を形成する。接続配線１７は、ソース電極１１上からＦＥＴ１０２のメサに沿って絶縁化領域２０上を通過し、ベース電極８上まで延在する。これにより、分離領域（絶縁化領域）２０を介してＨＢＴ１０１とＦＥＴ１０２が隣接し、ＨＢＴ１０１のベース電極８とＦＥＴ１０２のソース電極１０が接続した単位素子１００が形成される（図１３（Ａ））。
【０１２２】
接続配線１７は、平面パターンにおいてエミッタ電極９、１５およびコレクタ電極７、１３より絶縁化領域２０方向に突出したベース電極８とコンタクトする。また２層目のコレクタ電極１３は、複数の単位素子１００のコレクタ電極７を配線するコレクタ配線１３０と連続する。（図２参照）。
【０１２３】
その後、全面にポリイミド６０を塗布する。フォトリソグラフィープロセスを行い、２層目のエミッタ電極１５および２層目のドレイン電極１６上のポリイミド６０をエッチングする。その後レジストを除去しポリイミド６０をキュアする。
【０１２４】
次に、全面に下地金属層（Ｔｉ／Ｐｔ／Ａｕ）７０を蒸着する。フォトリソグラフィープロセスを行い、エミッタ配線およびドレイン配線のパターンを露出して金メッキを施す。レジストを除去した後、不要な下地金属層７０をイオンミリングにより除去する。これにより各ＨＢＴ１０１のエミッタ電極１５、９を配線するエミッタ配線１５０および、各ＦＥＴ１０２のドレイン電極１６、１０を配線するドレイン配線１６０を形成する。
【０１２５】
尚、第２工程の分離領域２０形成工程は、１層目のオーミック金属層の形成前であれば、どの段階で行っても良い。
【図面の簡単な説明】
【０１２６】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）斜視図、（Ｄ）斜視図である。
【図４】本発明を説明するための（Ａ）回路図、（Ｂ）断面図である。
【図５】本発明を説明するための（Ａ）回路図、（Ｂ）回路ブロック図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明の製造方法を説明するための断面図である。
【図１０】本発明の製造方法を説明するための断面図である。
【図１１】本発明の製造方法を説明するための断面図である。
【図１２】本発明の製造方法を説明するための断面図である。
【図１３】本発明の製造方法を説明するための断面図である。
【図１４】従来技術を説明するための断面図である。
【符号の説明】
【０１２７】
１      ＧａＡｓ基板
２      サブコレクタ層
３      コレクタ層
４ａ      ベース層
５ａ      エミッタ層
６ａ      エミッタコンタクト層
７、１３      コレクタ電極
８      ベース電極
９、１５      エミッタ電極
４ｂ    ｐ型バッファ層
５ｂ      チャネル層
６ｂｓ、６ｂｄ    コンタクト層
１０、１６    ドレイン電極
１１    ソース電極
１２    ゲート電極
１７    接続配線
２０    分離領域
２１      第１領域
２２      第２領域
２３      不純物領域
３０    分離素子
３１    ノンアロイオーミック層
３２    Ｇｒａｄｉｎｇ層
３３    バラスト抵抗層
３４    ｎ型ＧａＡｓ層
５１    窒化膜
６０    ポリイミド
７０    下地金属層
１００    単位素子
１０１    ＨＢＴ
１０２    ＭＥＳＦＥＴ
１２０    ゲート配線
１３０    コレクタ配線
１５０    エミッタ配線
１６０    ドレイン配線
２００    能動素子
Ｌ        レッジ
ＣＨ    コンタクトホール
ＳＷ１      第１スイッチング素子
ＳＷ２      第２スイッチング素子
ＩＮ      共通入力端子
ＯＵＴ１  第１出力端子
ＯＵＴ２  第２出力端子
Ｃｔｌ１  第１制御端子
Ｃｔｌ２  第２制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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