(57)【要約】【課題】  エミッタ層の寸法幅が微細化され、高性能な半導体装置を提供する。【解決手段】  シリコン基板１上にコレクタ層として用いるエピタキシャル層２を形成する。エピタキシャル層２上にはＳｉＧｅ合金層４を形成し、ＳｉＧｅ合金層４上にはシリコン膜５およびｎ型拡散層６（エミッタ層）を形成する。このｎ型拡散層６は断面凸状のシリコン膜５の一部にｎ型不純物を拡散させて形成したものである。またｎ型拡散層６の上には、多結晶シリコン膜７ａおよびシリサイド膜８ａを形成する。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びシリサイド膜８ａを、絶縁膜からなる側壁膜９で囲う。さらにＳｉＧｅ合金層４のうち内部ベース層として働く領域の外側に、外部ベース層としてｐ＋拡散層１０およびシリサイド膜８ｂを形成する。このシリサイド膜８ｂは、シリコン膜５の側壁とＳｉＧｅ合金層４の側壁とｐ＋拡散層１０の表面にまたがって形成されている。【選択図】図１
2006128628.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられたコレクタ層と、
前記コレクタ層の上に設けられたシリコンを含む導電層と、
前記導電層の上に設けられたシリコン膜と、
前記シリコン膜の上に設けられたエミッタ電極と、
前記エミッタ電極の側壁を覆う第１の膜と、
前記導電層に隣接して外部ベース層として機能する不純物領域と、
を備え、
前記シリコン膜は、前記エミッタ電極に接してエミッタ層として機能する第１の領域とこの第１の領域とは異なる第２の領域を有し、前記第１の領域とエミッタ電極との接触面が、前記第１の膜の下面より上方に位置し、
前記シリコン膜の第２の領域の少なくとも一部が、前記導電層と第１の膜との間に位置し、且つ前記導電層および第１の膜と接し、
前記不純物領域は、シリコンを含む領域であり、
前記第２の領域の側壁と前記導電層の側壁と前記不純物領域の表面とにまたがって形成されたシリサイド膜を備えることを特徴とした半導体装置。
【請求項２】
半導体基板に設けられたコレクタ層と、
前記コレクタ層の上に設けられたシリコンを含む導電層と、
前記導電層の上に設けられたシリコン膜と、
前記シリコン膜の上に設けられたエミッタ電極と、
前記エミッタ電極の側壁を覆う第１の膜と、
前記導電層に隣接して外部ベース層として機能する不純物領域と、
を備え、
前記シリコン膜は、前記エミッタ電極に接してエミッタ層として機能する第１の領域とこの第１の領域とは異なる第２の領域を有し、前記第１の領域とエミッタ電極との接触面が、前記第１の膜の下面より上方に位置し、
前記シリコン膜の第２の領域の少なくとも一部が、前記導電層と第１の膜との間に位置し、且つ前記導電層および第１の膜と接し、
前記不純物領域は、シリコンを含む領域であり、
前記第２の領域の側壁と前記不純物領域の表面とにまたがって形成されたシリサイド膜を備えることを特徴とした半導体装置。
【請求項３】
前記第１の領域は、前記エミッタ電極から前記シリコン膜への不純物の熱拡散によって形成されていることを特徴とした請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【特許文献１】特開平４−１７９２３５号公報  特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースヘテロ接合バイポーラトランジスタの構成を、図１３および図１４を用いて説明する。図１３は、ＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図１４はエミッタ・ベース領域を中心とした部分拡大図である。
【０００４】
図１３において、ｐ−型シリコン基板（図示せず）上にｎ＋型コレクタ埋め込み層１０１を介してコレクタ層となるｎ−型層（エピタキシャル層）１０２がエピタキシャル成長されている。ｎ−型層１０２は、コレクタ層およびコレクタ取り出し層として必要な部分を残してエッチング除去されている。素子分離領域には溝が形成され、この溝に酸化膜１０３を介して多結晶シリコン膜１０４が埋め込み形成されている。コレクタ形成と素子分離埋め込みが行われた基板表面は、酸化膜（埋め込み酸化膜）１０５により平坦化され、この上にさらにエピタキシャル成長によりベースおよびエミッタが形成されている。すなわち内部ベース層となるｐ型ＳｉＧｅ層（ＳｉＧｅ合金層）１０６がエピタキシャル成長され、この上にエミッタ層となるｎ型シリコン層１０７およびエミッタ・コンタクト層（エミッタ電極）となるｎ＋型シリコン層１０８が順次エピタキシャル成長されている。ｎ＋型シリコン層１０８およびｎ型シリコン層１０７はエミッタとして必要な領域のみ残して酸化膜１０９をマスクにエッチング除去されている。そして残されたｐ型ＳｉＧｅ層１０６のうち内部ベース層として働く領域の外側が、酸化膜（側壁膜）１１０および酸化膜１０９をマスクに所定深さエッチングされ、ここに外部ベース層となるｐ＋型ＳｉＧｅ層１１１が選択エピタキシャル成長により形成されている。
【０００５】
図１４に示すように、従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造では、エミッタ層であるｎ型シリコン層１０７は断面凸状となる。エミッタ−ベース接合は凸部のボトム側に形成されることから接合部分の寸法幅（エミッタ層の寸法幅）はＷｅ２であり、ｎ＋型シリコン層（エミッタ電極）１０８の寸法幅Ｗｅ１よりも大きくなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
今後さらに高性能な半導体装置（ＳｉＧｅベースへテロ接合バイポーラトランジスタ）を製造する場合、従来構造ではｎ＋型シリコン層（エミッタ電極）１０８をさらに微細に加工することでＷｅ１を細くし、その結果としてエミッタ層の寸法幅Ｗｅ２を微細化する必要がある。しかしながら、そのためには高精度な露光装置の導入が不可欠となり、製造
コストの増加につながってしまう。 
【０００７】
この発明は、上記のような問題点を解消するためになされたもので、エミッタ層の寸法幅を微細化し、高性能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の態様に係る半導体装置は、半導体基板に設けられたコレクタ層と、コレクタ層の上に設けられたシリコンを含む導電層と、導電層の上に設けられたシリコン膜と、シリコン膜の上に設けられたエミッタ電極と、エミッタ電極の側壁を覆う第１の膜と、導電層に隣接して外部ベース層として機能する不純物領域と、を備え、シリコン膜は、エミッタ電極に接してエミッタ層として機能する第１の領域とこの第１の領域とは異なる第２の領域を有し、第１の領域とエミッタ電極との接触面が、第１の膜の下面より上方に位置し、シリコン膜の第２の領域の少なくとも一部が、導電層と第１の膜との間に位置し、且つ導電層および第１の膜と接し、不純物領域は、シリコンを含む領域であり、第２の領域の側壁と導電層の側壁と不純物領域の表面とにまたがって形成されたシリサイド膜を備えることを特徴とする。
【０００９】
上記目的を達成するために、本発明の第２の態様に係る半導体装置は、半導体基板に設けられたコレクタ層と、前記コレクタ層の上に設けられたシリコンを含む導電層と、前記導電層の上に設けられたシリコン膜と、前記シリコン膜の上に設けられたエミッタ電極と、前記エミッタ電極の側壁を覆う第１の膜と、前記導電層に隣接して外部ベース層として機能する不純物領域とを備え、前記シリコン膜は、前記エミッタ電極に接してエミッタ層として機能する第１の領域とこの第１の領域とは異なる第２の領域を有し、前記第１の領域とエミッタ電極との接触面が、前記第１の膜の下面より上方に位置し、前記シリコン膜の第２の領域の少なくとも一部が、前記導電層と第１の膜との間に位置し、且つ前記導電層および第１の膜と接し、前記不純物領域は、シリコンを含む領域であり、前記第２の領域の側壁と前記不純物領域の表面とにまたがって形成されたシリサイド膜を備えることを特徴とする。
【００１０】
第１及び第２の態様によれば、エミッタ層である第１の領域の寸法幅は、シリコン膜と導電層界面の寸法幅より小さくすることができる。エミッタ層の寸法幅が小さくなると、シリコン膜と導電層界面の寸法幅のときに比べ、少ない電流で同じ電流密度が得られるので、低消費電力のトランジスタを形成することができる。また、第１の領域とエミッタ電極との接触面が第１の膜の下面より上方に位置するため、接触面が第１の膜の下面と同じ位置である場合に比べて、第１の膜の下面に存在するエミッタ層が少なくなり、その結果として、第１の膜の下面に存在するエミッタ層部分の寄生容量（いわゆる周辺成分の寄生容量）を低減することができる。
【００１１】
また第１及び第２の態様によれば、エミッタ層として機能する第１の領域とシリサイド膜との間に第２の領域が存在することにより、この第２の領域がシリサイド膜を形成する際の緩衝膜となり、従来構造のエミッタ層にシリサイド膜が接する場合に比べて、バラツキの少ない安定した寸法幅の第１の領域を形成することができる。
【００１２】
第１の態様では、シリサイド膜が、シリコン膜の第２の領域の側壁と導電層の側壁と不純物領域の表面とにまたがって形成されていることにより、導電層および第２の領域側からシリサイド膜へ流れるベース電流を、導電層および第２の領域の側壁のシリサイド膜で受けることができる。第２の態様では、シリサイド膜が、シリコン膜の第２の領域の側壁と不純物領域の表面とにまたがって形成されていることにより、第２の領域側からシリサイド膜へ流れるベース電流を、導電層および第２の領域の側壁のシリサイド膜で受けることができる。第１および第２の態様によれば、前記側壁がシリサイド膜で覆われていない
場合（シリサイド膜が不純物領域の表面のみの場合）に比べて、電流集中を緩和することができる。これらの結果、高性能な半導体装置を提供することができる。
【００１３】
第１及び第２の態様において、第１の領域は、エミッタ電極からシリコン膜への不純物の熱拡散によって形成されていることが望ましい。このようにすることにより、シリコン膜が断面凸状に形成されているため第１の膜が不純物の拡散障壁となり横方向への拡散が抑えられ、第１の領域の寸法幅をより制御性よく小さくすることができる。
【発明の効果】
【００１４】
本発明によれば、エミッタ層の寸法幅が微細化され、高性能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図１および図２に基づいて説明する。図１は、本発明のＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図２はエミッタ・ベース領域を中心とした部分拡大図である。
【００１６】
図１において、シリコン基板１上に、コレクタ層として用いるエピタキシャル層２およびエピタキシャル層２の一部にＳＴＩ（Shallow Trench Isolation）である素子分離領域３が形成されている。エピタキシャル層２上には、ベース領域として用いるＳｉＧｅ合金層４が形成され、ＳｉＧｅ合金層４上には、シリコン膜５およびエミッタ層として用いるｎ型拡散層６が形成されている。このｎ型拡散層６は、断面凸状のシリコン膜５にｎ型不純物を拡散させて形成したもので、拡散前のシリコン膜５は凸状に加工されている。またｎ型拡散層６の上には、多結晶シリコン膜７ａおよびシリサイド膜８ａが形成されている。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びシリサイド膜８ａは、絶縁膜からなる側壁膜９（通称サイドウォールと呼ばれる）で囲われている。ここでｎ型拡散層６と多結晶シリコン膜７ａとの接触面５０は、側壁膜９の下面６０より上方に位置する。またシリコン膜５は、絶縁膜からなる側壁膜９とＳｉＧｅ合金層４との間に位置し、且つ側壁膜９とＳｉＧｅ合金層４に接している。さらにＳｉＧｅ合金層４のうち内部ベース層として働く領域の外側に、外部ベース層として機能するｐ＋拡散層１０が形成されている。このｐ＋拡散層１０の表面には外部ベース層の低抵抗層として用いるシリサイド膜８ｂが形成されるとともに、シリコン膜５およびＳｉＧｅ合金層４の側壁とにまたがってシリサイド膜８ｂが、垂直面８０を有する断面Ｌ字状に形成されている。尚、ＳｉＧｅ合金層４は本発明の「シリコンを含む導電層」、シリコン膜５は本発明の「第２の領域」、ｎ型拡散層６は本発明の「第１の領域」、側壁膜９は本発明の「第１の膜」、多結晶シリコン膜７ａは本発明の「エミッタ電極」、及びｐ＋拡散層１０が本発明の「不純物領域」の一例である。
【００１７】
先の図１４に示したように、従来構造のエミッタ層では、エミッタ−ベース接合部分の寸法幅はＷｅ２であった。これに対して、本発明では、図２に示すように、同じ加工寸法のシリコン膜内部に第１の領域と第２の領域が存在し、さらにこの第１の領域（ｎ型拡散層６）をエミッタ層として用いている。このエミッタ層のボトム側部分にエミッタ−ベース接合が形成されるため、接合部分の寸法幅はＷｅ３となり、シリコン膜とＳｉＧｅ合金層界面の寸法幅（従来構造での寸法幅Ｗｅ２）より小さくなる。また、シリコン膜５へのｎ型不純物の拡散を制御することで、エミッタ層の接合部分の寸法幅を実質的にＷｅ１と等しくすることができる。この結果、高精度な露光装置を導入することなく、エミッタ層の寸法幅を微細化することができる。エミッタ層の寸法幅が小さくなると、すなわち寸法幅がＷｅ３またはＷｅ１になると、シリコン膜とＳｉＧｅ合金層界面の寸法幅Ｗｅ２のときに比べ、少ない電流で同じ電流密度が得られる。このため、低消費電力のトランジスタを形成することができ、その結果として高性能な半導体装置を得ることができる。また本
発明では、ｎ型拡散層６と多結晶シリコン膜７ａとの接触面５０が、側壁膜９の下面６０より上方に位置する。このため、接触面５０が側壁膜９の下面６０と同じ位置である場合に比べて、側壁膜９の下面６０に存在するｎ型拡散層６（エミッタ層）の割合が少なくなり、その結果として側壁膜９の下面６０に存在するエミッタ層部分の寄生容量（いわゆる周辺成分の寄生容量）を低減することができる。
【００１８】
また、従来構造のエミッタ層では、その側壁（側面部分）に直接シリサイド膜が形成されることになる。本発明では、図２に示すように、シリコン膜５の側壁をシリサイド化してシリサイド膜８ｂを形成しており、エミッタ層（ｎ型拡散層６）はシリサイド膜８ｂとは直接接していない。このため、このシリコン膜５がシリサイド化する際の緩衝膜となり、シリサイド条件に影響されず、安定した寸法幅のエミッタ層を形成することができる。この結果、高性能な半導体装置を得ることができる。
【００１９】
さらに、シリサイド膜８ｂは、シリコン膜５の側壁とＳｉＧｅ合金層４の側壁とｐ＋拡散層１０の表面をシリサイド化して形成されるため、垂直面８０を有する断面Ｌ字状の仕上がり形状となる。このため、ＳｉＧｅ合金層４およびシリコン膜５の側からシリサイド膜８ｂへ流れるベース電流を、垂直面８０（ＳｉＧｅ合金層４およびシリコン膜５の側面部分）のシリサイド膜８ｂで受けることができ、垂直面８０がない場合（シリサイド膜８ｂが水平面のみの線状の場合）に比べて電流集中を緩和することができる。この結果、さらに高性能な半導体装置を提供することができる。
【００２０】
図３〜図１１は、本発明の実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００２１】
（工程１：図３参照）  ｐ型シリコン基板１に、ＳＴＩ等の素子分離領域３を形成する。次に、コレクタ層２を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０１３ｃｍ−２から３×１０１５ｃｍ−２程度の濃度になるように注入し、１０００℃程度の熱処理を行う。ここで、コレクタ層２を、ｎ型不純物をドープしたシリコンエピタキシャル層で形成し、その後ＳＴＩ等の素子分離領域３を形成してもよい。
【００２２】
（工程２：図４参照）  減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４およびゲルマニウム（Ｇｅ）を含まないシリコン膜５をエピタキシャル成長させる。ＳｉＧｅ合金層４およびシリコン膜５の膜厚は、それぞれ１０ｎｍから１００ｎｍ程度とする。なお、ＳｉＧｅ合金層４は、エピタキシャル成長によって下地基板（ｐ型シリコン基板１）の格子定数と同じに形成され、その上に形成されるシリコン膜５も、下地のＳｉＧｅ合金層４の格子定数を反映させて形成される。
【００２３】
ＳｉＧｅ合金層４でのＧｅ濃度は、層内で一定であってもよいが、シリコン膜５と接する側からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型ドーピングとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、シリコン膜５と接する側で実質的に０％程度とし、コレクタ層２と接する側で１５％から２０％程度とするのが好ましい。
【００２４】
また、シリコン膜５には、ホウ素（Ｂ）をＳｉＧｅ合金層４と同様にドーピングしてもよく、またはドーピングしなくてもよい。
【００２５】
さらに、ＳｉＧｅ合金層４の成膜の前に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長さ
せておいてもよい。
【００２６】
（工程３：図５参照）  次に、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン膜５およびＳｉＧｅ合金層４の不要な部分を除去する。
【００２７】
（工程４：図６参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７を成膜し、さらに、シリコン窒化膜１１を成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７の膜厚は、１００ｎｍから３００ｎｍ程度とし、シリコン窒化膜１１の膜厚は、５０ｎｍから２００ｎｍ程度とする。
【００２８】
（工程５：図７参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜１１、多結晶シリコン膜７、シリコン膜５の順にエッチング加工する。このとき、ドライエッチングは、シリコン膜５を完全に除去するまで行わず、ＳｉＧｅ合金層４上の全面に一部が残存する状態で終了させる。この結果、シリコン膜５は断面凸状の形状７０に仕上がることになる。この際、多結晶シリコン膜７は、エミッタ電極となる多結晶シリコン膜７ａと、ＳｉＧｅ合金層４とシリコン膜５の周囲に多結晶シリコン膜からなる側壁膜７ｂとして加工される。
【００２９】
（工程６：図８参照）  ＣＶＤ法を用いてシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜１１、多結晶シリコン膜７ａ、及びシリコン膜５の凸部の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は約１００ｎｍから４００ｎｍ程度である。さらに、シリコン窒化膜１１および側壁膜９をマスクとして、シリコン膜５およびＳｉＧｅ合金層４を所定の深さまでエッチングする。この結果、ＳｉＧｅ合金層４は、垂直面８０を有する断面凸状（片側では断面Ｌ字状）の形状に仕上がることになる。尚、垂直面８０は半導体基板１に対して垂直であることが理想的であるが、実際の製造技術では、垂直面８０は半導体基板１に対して傾斜した平面や曲面になることがある。半導体基板１に対して傾斜した平面や曲面であっても、それが垂直成分を持てば、半導体基板１に対して垂直な面と同様の効果を発揮する。本明細書では、「垂直面８０」は半導体基板１に対して垂直な平面だけでなく、半導体基板１の上方に延びる面（elevated surface）を含むと定義する。
【００３０】
ＳｉＧｅ合金層４を完全にエッチング除去しないのは、後述するシリサイド膜を形成した際に、コレクタ基板とベース電極とを短絡させないためである。尚、ＳｉＧｅ合金層４の成膜の前に、ホウ素を含まないシリコン膜、もしくはホウ素を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいた場合には、ＳｉＧｅ合金層４を完全にエッチング除去してもよい。
【００３１】
（工程７：図９参照）  減圧ＣＶＤ法を用いてシリコン酸化膜１２を形成し、イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ＋拡散層１０を形成する。イオン注入条件は、例えばＢＦ２を１ｋｅＶから３０ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量とする。この注入条件では、多結晶シリコン膜７ａ上に存在する約１００ｎｍの膜厚のシリコン窒化膜１１をイオンが通過しないため、多結晶シリコン膜７ａにホウ素が注入されることはない。
【００３２】
尚、ｐ＋拡散層１０は、ＳｉＧｅ合金層４およびコレクタ層２の一部にイオンを注入したものであるため、シリコン（Ｓｉ）を含む層である。
【００３３】
（工程８：図１０参照）  次に、熱処理を行って、多結晶シリコン膜７ａのｎ型不純物をシリコン膜５の中に拡散させ、ｎ型拡散層６を形成する。この結果、エミッタ−ベース接合がシリコン膜５内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。
【００３４】
ここで、シリコン膜５内に形成されるエミッタ層（ｎ型拡散層６）は、多結晶シリコン膜７ａからのｎ型不純物の拡散によって形成されるが、拡散は深さ方向だけでなく横方向へも進むため、有効なエミッタ幅は多結晶シリコン膜７ａの幅よりも広くなることがある。しかしながら、本実施形態では、シリコン膜５が断面凸状に形成されているため側壁膜９が拡散障壁となりｎ型拡散層６の横方向への拡散が抑えられる。このため、エミッタ層の寸法幅が微細化される。また、ｎ型不純物の横方向への拡散を抑えることで、不純物が側壁膜９の下面に回り込む量（割合）が減少するため、エミッタ層の寄生容量（いわゆる周辺成分の寄生容量）も低減される。
【００３５】
（工程９：図１１参照）  熱処理後、希フッ酸および燐酸を用いて、ベース電極上、エミッタ電極上、及びコレクタ電極上（図示せず）のシリコン酸化膜１２およびシリコン窒化膜１１を除去する。
【００３６】
（工程１０：図１参照）  多結晶シリコン７ａの表面、シリコン膜５の側壁、ＳｉＧｅ合金層４の側壁、及びｐ＋拡散層１０の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）８ａ、８ｂを形成する。このシリサイド膜８ａ、８ｂのシート抵抗値は、５Ω／□程度であり、従来のｐ＋型ＳｉＧｅ層（ｐ＋拡散層１０）のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース電極（図示せず）との間に発生する寄生抵抗を下げることができる。
【００３７】
本実施形態では、図１に示すように、シリサイド膜８ｂは、シリコン膜５の側壁に形成されており、エミッタ層（ｎ型拡散層６）とは直接接していない。このため、ｎ型拡散層６はシリサイド化の際に寸法変動することはなく、安定した寸法幅のエミッタ層を形成することができる。
【００３８】
また、シリサイド膜８ｂは、シリコン膜５の側壁とＳｉＧｅ合金層４の側壁とｐ＋拡散層１０の表面をシリサイド化して形成されるため、垂直面８０を有する断面Ｌ字状の仕上がり形状となる。このため、ＳｉＧｅ合金層４およびシリコン膜５の側からシリサイド膜８ｂへ流れるベース電流を、断面Ｌ字の垂直面８０（ＳｉＧｅ合金層４およびシリコン膜５の側面部分のシリサイド膜８ｂ）で受けることができ、垂直面８０がない場合（シリサイド膜８ｂが水平面のみの線状の場合）に比べて電流集中を緩和することができる。
【００３９】
尚、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【００４０】
次に、特に図示しないが、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。
【００４１】
図１２は図１の半導体装置の変更例の断面図である。この半導体装置は、シリコン膜５の側壁とｐ＋拡散層１０の表面とにまたがって形成されたＬ字断面を有するシリサイド膜
８ｂを備える。シリサイド膜８ｂはシリコン膜５の側面を覆う垂直面８０ａを有する。垂直面８０ａはＳｉＧｅ合金層４の側面とは接触しない。すなわち、ｐ＋拡散層１０の上面はＳｉＧｅ合金層４の上面と同じかそれより上の位置にあるから、ＳｉＧｅ合金層４の側面はｐ＋拡散層１０と接触するが、シリサイド膜８ｂの垂直面８０ａとは接触しない。図１２の半導体装置によっても図１の半導体装置の利点と同様の利点が得られる。
【００４２】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。
【図面の簡単な説明】
【００４３】
【図１】本実施形態に係る半導体装置を説明するための断面図である。
【図２】本実施形態に係る半導体装置を説明するための部分拡大図である。
【図３】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図８】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図９】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１０】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１１】本実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１２】変更例の半導体装置を説明するための断面図である。
【図１３】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【図１４】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための部分拡大図である。
【符号の説明】
【００４４】
１  ｐ型シリコン基板
２  コレクタ層（エピタキシャル層）
３  素子分離領域（ＳＴＩ）
４  シリコンゲルマニウム（ＳｉＧｅ）合金層
５  シリコン膜
６  ｎ型拡散層（エミッタ層）
７ａ  多結晶シリコン膜（エミッタ電極）
８ａ、８ｂ  シリサイド膜
９  シリコン酸化膜からなる側壁膜（サイドウォール）
１０  ｐ＋拡散層
８０、８０ａ  垂直面（ＳｉＧｅ合金層４およびシリコン膜５の側面部分） 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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