(57)【要約】【課題】  高誘電率材料からなるゲート絶縁膜を有するＭＩＳトランジスタであって、閾値の制御性が良好である半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、半導体層１０と、  前記半導体層１０の上方に設けられた高誘電率ゲート絶縁膜２２と、  前記高誘電率ゲート絶縁膜２２の上に設けられたゲート電極２４と、  前記半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域２８と、を含み、  前記ゲート電極２４は、前記高誘電率ゲート絶縁膜の構成元素の少なくとも１種と結合しがたい材質からなる第１ゲート電極層２４を含む。【選択図】      図１
2006278873.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に設けられた高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記ゲート電極は、前記高誘電率ゲート絶縁膜の構成元素の少なくとも１種と結合しがたい材質からなる第１ゲート電極層を含む、半導体装置。
【請求項２】
半導体層と、
前記半導体層の上方に設けられた高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記高誘電率ゲート絶縁膜は、酸素原子を含む酸化物膜であり、前記ゲート電極は、前記高誘電率ゲート絶縁膜中の酸素により酸化されがたい材質からなる第１ゲート電極層を含む、半導体装置。
【請求項３】
請求項２において、
前記第１ゲート電極層は、シリコンと比して酸素と結合しがたい元素を少なくとも一種以上含む、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記第１ゲート電極層は、前記高誘電率ゲート絶縁膜の上面と接している、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記第１ゲート電極層は、ゲルマニウム層またはシリコンゲルマニウム層である、半導体装置。
【請求項６】
請求項５において、
前記ゲルマニウム層またはシリコンゲルマニウム層は、Ｐ型である、半導体装置。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記高誘電率ゲート絶縁膜は、ハフニウム酸化膜、アルミニウム酸化膜およびハフニウムアルミネート系膜の少なくともいずれか１種であるか、あるいはその積層膜である、半導体装置。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記高誘電率ゲート絶縁膜は、前記半導体層の最表面に形成されたシリコン酸化膜の直上に形成されている、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
少なくとも前記ゲート電極の最上層は、シリサイド金属層である、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記ゲート電極は、前記第１ゲート電極層の上に、第２ゲート電極層が積層されてなる、半導体装置。
【請求項１１】
請求項１ないし１０のいずれかにおいて、
前記第２ゲート電極層は、多結晶シリコン層である、半導体装置。
【請求項１２】
請求項１ないし１１のいずれかにおいて、
前記半導体層は、絶縁体上に設けられている、半導体装置。
【請求項１３】
半導体層を準備すること、
前記半導体層の上方に高誘電率ゲート絶縁膜を形成すること、
前記高誘電率ゲート絶縁膜の上にゲート電極を形成すること、
前記半導体層に不純物を導入し、ソース領域またはドレイン領域となる不純物領域を形成すること、を含み、
前記ゲート電極の形成は、前記高誘電率ゲート絶縁膜の構成元素の少なくとも１種と結合しがたい材質からなる第１ゲート電極層を形成することを含む、半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記高誘電率ゲート絶縁膜の形成では、酸化物膜を形成し、
前記ゲート電極の形成では、前記高誘電率ゲート絶縁膜中の酸素により酸化されがたい材質からなる第１ゲート電極層を形成すること、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する
【背景技術】
【０００２】
近年の半導体装置の微細化により、ＭＩＳトランジスタにおいて、ゲート絶縁膜の薄膜化がより促進されている。しかし、ゲート絶縁膜の代表的な材料の１つである酸化シリコン膜は、あまりに薄膜化されると、量子力学的なトンネル効果で電流が通りぬけてしまい、絶縁膜として機能しなくなってしまう。そのため、誘電率が高く膜厚が厚くとも電気的に等価な膜厚を薄くできる材料として、高誘電率（Ｈｉｇｈ−ｋ）材料をゲート絶縁膜として採用する技術の開発が進められている。このような高誘電率材料としては、ハフニウムやアルミニウムを含む酸化物などを例示することができる。
【非特許文献１】「ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，ＶＯＬ．２５，ＮＯ．６，ＪＵＮＥ  ２００４」ｐ．４０８−ｐ．４１０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、近年の研究の中で、上記高誘電率材料からなるゲート絶縁膜の上に多結晶シリコンからなるゲート電極を設ける態様をとる場合、フェルミレベルがピンニングされてしまい、ＭＩＳトランジスタの閾値の制御ができなくなるという問題が報告されている（非特許文献１参照）そのため、高誘電率材料のゲート絶縁膜を有し、閾値の制御性が良好なＭＩＳトランジスタの開発が望まれている。
【０００４】
本発明の目的は、高誘電率材料からなるゲート絶縁膜を有するＭＩＳトランジスタであって、閾値の制御性が良好である半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明の半導体装置は、
半導体層と、
前記半導体層の上方に設けられた高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記ゲート電極は、前記高誘電率ゲート絶縁膜の構成元素の少なくとも１種と結合しがたい材質からなる第１ゲート電極層を含む。
【０００６】
本発明の半導体装置によれば、閾値の制御性が良好である半導体装置を提供することができる。従来例にかかる半導体装置において、高誘電率ゲート絶縁膜の上に多結晶シリコン層からなるゲート電極を設ける構成をとるとき、高誘電率ゲート絶縁膜と多結晶シリコン層が接する界面で、高誘電率ゲート絶縁膜の構成元素がシリコンと結合してしまうことがあり、このことが、フェルミレベルのピンニング現象の一因であるとする考えがある（非特許文献１参照）。しかし、本発明によれば、ゲート電極は、高誘電率ゲート絶縁膜の材質に応じて、上記現象を起こすことのない材質を用いている。そのため、フェルミレベルの固定が抑制され、閾値の制御性が良好な半導体装置を提供することができるのである。
【０００７】
なお、本発明において、「高誘電率ゲート絶縁膜」とは、誘電率がＳｉＯ２（３．８）よりも小さい材質からなるゲート絶縁膜のことをいう。また、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
（２）本発明の半導体装置は、
半導体層と、
前記半導体層の上方に設けられた高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜の上に設けられたゲート電極と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記高誘電率ゲート絶縁膜は酸素原子を含む酸化物膜であり、前記ゲート電極は、前記高誘電率ゲート絶縁膜中の酸素により酸化されがたい材質からなる第１ゲート電極層を含む。
【０００９】
本発明の半導体装置によれば、閾値の制御性が良好である半導体装置を提供することができる。従来例にかかる半導体装置において、酸化物膜の高誘電率ゲート絶縁膜の上に多結晶シリコン層からなるゲート電極を設ける構成をとるとき、高誘電率ゲート絶縁膜中の酸素がシリコンと結合してしまい、このことが、閾値の制御性を損ねる一因であるとする考えがある（非特許文献１参照）。しかし、本発明によれば、酸化物膜の高誘電率ゲート絶縁膜を用いる場合でも、ゲート電極が高誘電率ゲート絶縁膜中の酸素により酸化されがたい材質で構成されている。そのため、フェルミレベルの固定が抑制され、閾値の制御性が良好な半導体装置を提供することができるのである。
【００１０】
（３）本発明の半導体装置において、前記第１ゲート電極層は、シリコンと比して酸素と結合しがたい元素を、少なくとも一種以上含むことができる。
【００１１】
この態様によれば、シリコンと比して酸素と結合しがたい元素を、少なくとも一種以上を前記第1ゲート電極層に含ませる事により、前記高誘電率ゲート絶縁膜中の酸素原子が当該膜中から欠損することなく安定的に前記高誘電率ゲート絶縁膜中に存在する事となる。従って、前期高誘電率ゲート絶縁膜と第1ゲート電極層間に酸素欠損に起因する双極子モーメントが発生せず、フェルミレベルのピンニング現象を抑制する事が可能となる。
【００１２】
本発明の半導体装置は、さらに、下記の態様をとることができる。
【００１３】
（４）本発明の半導体装置において、前記第１ゲート電極層は、前記高誘電率ゲート絶縁膜の上面と接していることができる。
【００１４】
（５）本発明の半導体装置において、前記第１ゲート電極層は、ゲルマニウム層またはシリコンゲルマニウム層であることができる。
【００１５】
一般に、ゲルマニウムと酸素との結合は、シリコンと酸素との結合と比して不安定であると考えられている。つまり、ゲルマニウムと酸素は、シリコンと酸素と比して結合されにくいと考えることができる。本態様では、第１ゲート電極層が、酸素との結合性の弱いゲルマニウム層またはシリコンゲルマニウム層であることにより、高誘電率ゲート絶縁膜中の酸素とゲート電極材料とが結合する現象を抑制することができる。なお、本態様において、ゲルマニウム層およびシリコンゲルマニウム層は、単結晶、多結晶、アモルファスのいずれの結晶状態であってもよい。
【００１６】
（６）本発明の半導体装置において、前記ゲルマニウム層またはシリコンゲルマニウム層は、Ｐ型であることができる。
【００１７】
この態様によれば、ゲート電極の仕事関数をシリコンの真性ミッドギャップエネルギーに近づけることができる。そのため、チャネル内の不純物の打ち込み量を低下させることができる。
【００１８】
（７）本発明の半導体装置において、前記高誘電率ゲート絶縁膜は、ハフニウム酸化膜、アルミニウム酸化膜およびハフニウムアルミネート系膜の少なくともいずれか１種であるか、あるいはその積層膜であることができる。
【００１９】
（８）本発明の半導体装置において、前記高誘電率ゲート絶縁膜は、前記半導体層の最表面形成されたシリコン酸化膜の直上に形成されていることができる。
【００２０】
（９）本発明の半導体装置において、前記ゲート電極の最上層は、シリサイド金属層であることができる。
【００２１】
（１０）本発明の半導体装置において、少なくとも前記ゲート電極は、前記第１ゲート電極層の上に、第２ゲート電極層が積層されてなることができる。
【００２２】
この態様によれば、ゲート電極の最上の層は、たとえば、多結晶シリコン層などのゲルマニウムを含まない材質の第２ゲート電極層であるため、シリサイド層の形成を良好に行うことができる。そのため、低抵抗であるゲート電極を有する半導体装置を提供することができる。
【００２３】
（１１）本発明の半導体装置において、前記第２ゲート電極層は、多結晶シリコン層であることができる。
【００２４】
（１２）本発明の半導体装置において、前記半導体層は、絶縁体上に設けられていることができる。
【００２５】
この態様によれば、いわゆるＳＯＩ構造を有する半導体装置を提供することができ、低消費電力、低電圧駆動の半導体装置を提供することができる。
【００２６】
（１３）本発明の半導体装置の製造方法は、
半導体層を準備すること、
前記半導体層の上方に高誘電率ゲート絶縁膜を形成すること、
前記高誘電率ゲート絶縁膜の上にゲート電極を形成すること、
前記半導体層に不純物を導入し、ソース領域またはドレイン領域となる不純物領域を形成すること、を含み、
前記ゲート電極の形成は、前記高誘電率ゲート絶縁膜の構成元素の少なくとも１種と結合しがたい材質からなる第１ゲート電極層を形成することを含む。
【００２７】
本発明の半導体装置の製造方法によれば、閾値の制御性が向上した半導体装置を製造することができる。
【００２８】
（１４）本発明の半導体装置の製造方法において、
前記高誘電率ゲート絶縁膜の形成では、酸化系膜を形成し、
前記ゲート電極の形成では、前記高誘電率ゲート絶縁膜中の酸素により酸化されがたい材質からなる第１ゲート電極層を形成すること、を含むことができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。図１は、本実施の形態にかかる第１の半導体装置を、図２は、本実施の形態にかかる第２の半導体装置を模式的に示す断面図である。まず、第１の半導体装置について説明し、その後、第２の半導体装置について説明する。
【００３０】
図１に示すように、本実施の形態にかかる第１の半導体装置は、バルク状の半導体層１０にＭＩＳトランジスタ２０が設けられている。ＭＩＳトランジスタ２０は、半導体層１０の上に設けられた高誘電率ゲート絶縁膜２２（以下、「ゲート絶縁膜２２」ということもある。）と、ゲート絶縁膜２２の上に設けられたゲート電極２４と、ゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域２８とを有する。さらに、サイドウォール２６の下方の半導体層１０には、不純物領域２８と比して低濃度の不純物領域であるＬＤＤ領域２９が設けられている。また、ゲート電極２４および不純物領域２８の最上には、シリサイド層４０、４２が設けられている。
【００３１】
ゲート絶縁膜２２は、酸化シリコン膜と比して高誘電率の材質からなる。具体的には、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＨｆＡｌＯｘ、ＨｆＡｌＯＮｘ、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３およびＡｌ２Ｏ３を例示することができる。また、半導体層１０とゲート絶縁膜２２の界面に於いて、界面準位が存在するとトランジスタ特性に影響を及ぼす事があるため、半導体層１０直上に極薄いシリコン酸化膜を形成し、その上に高誘電率ゲート絶縁膜を形成しても良い。例えば半導体層１０直上に１ｎｍのシリコン酸化膜を形成し、ｋ＝２０の高誘電率の絶縁膜を１ｎｍ堆積させたとしても、シリコン酸化膜換算では１．２ｎｍにしかならない。このようにしてシリコン酸化膜のみでは直接トンネル現象によって引き起こされるリーク電流を、高誘電率ゲート絶縁膜を用いる事で低減する事ができる。
【００３２】
ゲート電極２４は、ゲート絶縁膜２２の構成元素の少なくともいずれか一種と結合しがたい材質からなる。ここで、ゲート絶縁膜２２の構成元素と結合しがたい材質とは、ゲート絶縁膜２２が、所望の比率で酸素原子を含む酸化物膜であるときに、シリコンと酸素との結合性（結合しやすさの傾向）と比して、酸素との結合性が弱い材質のことをいう。一言でいうと、シリコン原子より酸化されがたい材料のことである。このような材質としては、ゲルマニウムを含む層が挙げられ、具体的には、ゲルマニウム層、シリコンゲルマニウム層である。ゲルマニウム層およびシリコンゲルマニウム層は、その結晶状態が、単結晶、多結晶およびアモルファスのいずれであってもよい。なお、図１では、単層のゲルマニウム層をゲート電極２４とした場合を図示するため、第１ゲート電極層そのものがゲート電極２４に相当することとなる。
【００３３】
また、ゲート電極２４としては、Ｐ型のゲルマニウム層またはシリコンゲルマニウム層を用いてもよい。特に、Ｐ型のゲルマニウム層は、シリコンの真性ミッドギャップエネルギーに近い仕事関数を有する材質であるため、チャネル内の不純物濃度を低下させることができる。そのため、チャネル内のキャリア移動度の劣化を抑制できるという利点がある。
【００３４】
サイドウォール２６は、公知の材料で形成されることができ、たとえば、酸化膜（酸化シリコン膜）、窒化膜（窒化シリコン膜）またはこれらの積層膜であることができる。
【００３５】
シリサイド層４０、４２は、たとえば、コバルト、チタン、バナジウム、クロム、マンガン、鉄、ニッケル、ジルコニウム、ニオブ、モリブデン、ルテニウム、バナジウム、ハフニウム、タンタル、タングステン、イリジウム、白金またはこれらの合金層をシリサイド化させて得られた層である。このようにシリサイド層４０、４２が設けられていることにより、ゲート電極２４および不純物領域２８の低抵抗化を図ることができる。
【００３６】
次に、本実施の形態にかかる第２の半導体装置について図２を参照しつつ説明する。なお、第２の半導体装置の説明では、第１の半導体装置と共通する構成については、詳細な説明を省略する。
【００３７】
図２に示すように、本実施の形態にかかる第２の半導体装置は、支持基体６の上に絶縁層８および半導体層１０が順次設けられ、この半導体層１０の上に、ＭＩＳトランジスタ３０が設けられている。ＭＩＳトランジスタ３０は、本実施の形態にかかる半導体装置のＭＩＳトランジスタ２０と同様の構造を有する。具体的には、ＭＩＳトランジスタ３０は、半導体層１０の上のゲート絶縁膜３２と、ゲート絶縁膜３２の上に設けられたゲート電極３４と、ゲート電極３４の側面に設けられたサイドウォール３６と、半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域３８とが設けられている。ゲート電極３４および不純物領域２８の最上には、シリサイド層４４、４６が設けられている。
【００３８】
ゲート絶縁膜３２、サイドウォール３６およびシリサイド層４４、４６は、第１の半導体装置のゲート絶縁膜２２、サイドウォール２６およびシリサイド層４０、４２と同様の構成をとることができる。第２の半導体装置では、ゲート電極３４が第１の半導体装置と特に異なるため、ゲート電極３４について以下に詳細に説明する。
【００３９】
ゲート電極３４は、複数の層が積層されてなる。具体的には、ゲート電極３４は、ゲート絶縁膜３２と接して設けられる、つまり、ゲート絶縁膜３２の上に直接設けられている第１ゲート電極層３４ａと、第１ゲート電極層３４ａの上に設けられた第２ゲート電極層３４ｂとからなる。第１ゲート電極層３４ａは、ゲート絶縁膜３２の構成元素の少なくともいずれか一種と結合しがたい材質からなる。具体的には、ゲート電極２４と同様の材質である。第２ゲート電極層３４ｂは、多結晶シリコンなどのゲルマニウムを含まない層からなることが好ましい。図２では、２層のゲート電極層が積層されている場合を示したが、これに限定されることなく、ゲート絶縁膜３４と接する層が第１ゲート電極層３４ａである限り、３層以上が積層された構造でもよい。
【００４０】
次に、本実施の形態にかかる半導体装置の製造方法について図３〜図５を参照しつつ説明する。図３〜図５は、本実施の形態にかかる第２の半導体装置（図２参照）の製造工程を模式的に示す断面図である。
【００４１】
まず、図３に示すように、支持基板６の上に絶縁層８および半導体層１０が順次積層されたＳＯＩ基板を準備する。ＳＯＩ基板としては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。ついで、素子形成領域を画定する。素子形成領域の画定は、公知の素子分離方法、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、メサ型の素子分離法により行うことができる。本実施の形態では、メサ型の素子分離法により素子形成領域である半導体層１０が画定している場合を示す。
【００４２】
次に、後の工程でパターニングされてゲート絶縁膜３２（図２参照）となる絶縁層１３２を形成する。絶縁層１３２としては、高誘電率の材質を形成する。具体的には、上記例示した絶縁膜を形成する。絶縁層１３２の形成方法としては、常圧ＣＶＤ法、減圧ＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法など各材料について公知の形成方法で形成することができる。
【００４３】
また、絶縁層１３２の形成にあたり、半導体層１０とゲート絶縁膜３２界面に極薄いシリコン酸化膜を形成しても良い。これは半導体層１０とゲート絶縁膜１３２の界面準位を大幅に向上させるものであり、良好なトランジスタ特性を得る為には重要である。たとえば、ＳＯＩ基板上に約１ｎｍ程度の薄いシリコン酸化膜（図示せず）を形成した後に、ＡＬＤ法にて約１ｎｍ程度のＨｆＡｌＯＮｘ膜を形成することができる。
【００４４】
ついで、絶縁層１３２の上に、第１ゲート電極層３４ａとなる第１電極層１３４ａを形成する。つまり、第１ゲート電極層３４ａ（第１電極層１３４ａ）は、ゲート絶縁膜３２と接することとなる。ついで、第１電極層１３４ａの上に、第２ゲート電極層３４ｂとなる第２電極層１３４ｂを形成する。第１電極層１３４ａおよび第２電極層１３４ｂとしては、上記例示した材質の層を形成することができる。第１電極層１３４ａおよび第２電極層１３４ｂの形成方法としては、たとえば、ＣＶＤ法などを用いることができる。また、第１電極層１３４ａとして、Ｐ型のゲルマニウム層を形成する場合には、ゲルマニウム層を形成した後に、ボロンなどのＰ型の不純物をイオン注入して形成方法や、ＣＶＤ法で形成する際に、成膜ガスとして、Ｐ型の不純物の供給源となるＢ２Ｈ６などを混入して行う方法がある。
【００４５】
次に、図４に示すように、第２電極層１３４ｂの上に、所定のパターンのマスク層（図示せず）を形成する。その後、このマスク層を用いて公知のエッチング技術によりエッチングを行うことで、第１ゲート電極層３４ａおよび第２ゲート電極層３４ｂとが積層されたゲート電極３４と、ゲート絶縁膜３２とが形成される。
【００４６】
ついで、半導体層１０に所定の導電型の不純物を導入し、ＬＤＤ領域３９を形成する。この不純物の導入は、公知のイオン注入法を用いて行うことができる。
【００４７】
次に、図５に示すように、ゲート電極３４の側面にサイドウォール３６を形成する。サイドウォール３６は、ゲート電極３４を覆うように半導体層１０の全面に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことでサイドウォール３６が形成される。ついで、図５に示すように、半導体層１０に不純物を導入することで不純物領域３８が形成される。不純物の導入は、公知のイオン注入法、必要に応じて拡散のための熱処理を施すことで行われる。
【００４８】
次に、図２に参照されるように、ゲート電極３４および不純物領域３８の最上にシリサイド層４４、４６を形成する。シリサイド層４４、４６は、半導体層１０の上方全面にシリサイド化のための金属層を形成した後に、たとえば、熱処理を施しシリサイド化反応を起こす。ついで、未反応の金属層を除去することで形成される。金属層としては、第１の半導体装置のシリサイド層４０、４２で例示した各種材料を用いることができる。このシリサイド層の形成において、本実施の形態で示す多層構造のゲート電極３４を形成する利点がある。一般に、第１ゲート電極層３４ａに用いられるようなゲルマニウムを含む層は、シリサイド化反応を良好に促進させることができず、低抵抗なシリサイド層の形成が難しいことがある。しかし、本実施の形態にかかる第２の半導体装置では、多結晶シリコンからなる第２ゲート電極層３４ｂをシリサイド化してシリサイド層を形成している。そのため、上記問題が起こることがなく、良好にシリサイド化反応を起こすことができ、低抵抗であるシリサイド層を形成することができるのである。
【００４９】
以上の工程により、本実施の形態にかかる第２の半導体装置を製造することができる。
【００５０】
以下、本実施の形態にかかる第１および第２の半導体装置の利点について述べる。
【００５１】
本実施の形態にかかる第１および第２の半導体装置によれば、閾値の制御性が良好であるＭＩＳトランジスタ２０、３０を含む半導体装置を提供することができる。これは、ゲート電極２４、３４のうちゲート絶縁膜２２、３２と接する層をシリコンの含有量が少ない層とすることで、フェルミレベルのピンニング現象の一因と考えられる高誘電率ゲート絶縁膜２２、３２中の酸素とシリコンとの結合を抑制できるためである。そのため、フェルミレベルの固定が抑制されることとなる。その結果、微細化が図られかつ閾値の制御性が良好な半導体装置を提供することができる。
【００５２】
また、本実施の形態にかかる半導体装置では、第１ゲート電極層２４、３４ａとしてＰ型のゲルマニウム層を適用することで、次のような利点がある。Ｐ型のゲルマニウム層はシリコンの真性ミッドギャップエネルギーに近い仕事関数を有するため、フラットバンド電圧の絶対値の増大を抑制することができ、かつ、上述したようにフェルミレベルの固定が抑制されているため、閾値の制御性のさらなる向上を図ることができる。
【００５３】
また、本実施の形態にかかるＭＩＳトランジスタを用いて構成されたＣＭＯＳは、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタのオン電流値を理論上のキャリア実行移動度に依存することとなり、バランスのよいＣＭＯＳ特性を有するＣＭＯＳを提供することができる。
【００５４】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００５５】
【図１】本実施の形態にかかる第１の半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる第２の半導体装置を模式的に示す断面図。
【図３】本実施の形態にかかる第２の半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる第２の半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる第２の半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００５６】
６…支持基体、  ８……絶縁層、  １０…半導体層、  ２０、３０…ＭＩＳトランジスタ、  ２２、３２…ゲート絶縁膜、  ２４、３４…ゲート電極、  ３４ａ…第１ゲート電極層、  ３４ｂ…第２ゲート電極層、  ２６、３６…サイドウォール、  ２８、３８…不純物領域、  ２９、３９…ＬＤＤ領域、  ４０、４２、４４、４６…シリサイド層、  １３２…絶縁層、  １３４ａ…第１電極層、  １３４ｂ…第２電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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