(57)【要約】【課題】  ビット線、ワード線間の電気的絶縁を確保し、ゲート長の制御性の低下、そしてリーク系不良の増加を誘発するバーズビークを持たないようする。【解決手段】  半導体基板100上に、下層の絶縁膜101、中層の容量膜102および第１の上層の絶縁膜103からなる３層構造の積層膜104を形成する。次に、半導体基板の所定領域に、列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層をビット線106として共通に形成する。次に、積層膜上に絶縁膜107を形成する。次に、絶縁膜の所定領域に、行方向に並ぶ複数の前記メモリトランジスタのゲート電極として機能するワード線113を共通に埋め込むための溝を、容量膜表面が露出するように形成する。次に、露出した容量膜表面を熱酸化して第２の上層の絶縁膜110を形成する。次に、溝内部を導電膜で埋め込み、ゲート電極として機能するワード線を形成する。【選択図】  図１
2006222277.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板とゲート電極との間に、電荷捕獲機能を有する容量膜を含む積層膜がゲート絶縁膜として設けられた複数のメモリトランジスタからなる不揮発性半導体記憶装置であって、
前記複数のメモリトランジスタは行列状に配置されてメモリセルアレイを構成し、
行方向に並ぶ複数の前記メモリトランジスタのゲート電極はワード線として共通に形成され、
列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層はビット線として共通に形成され、
前記容量膜は、前記ゲート絶縁膜の一部を構成するとともに、隣接する前記メモリトランジスタ間に亘って形成され、
前記容量膜における前記ゲート絶縁膜の一部を構成する部分が、前記容量膜における前記隣接するメモリトランジスタ間に亘って形成された部分より膜厚が小さいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート絶縁膜と、隣接する前記メモリトランジスタ間に亘って形成された第１の層間絶縁膜は、ともに下層の絶縁膜、中層の容量膜および上層の絶縁膜からなる３層構造で形成されている請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート絶縁膜の一部を構成する上層の絶縁膜と、前記第１の層間絶縁膜の一部を構成する上層の絶縁膜とは膜厚が異なる請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート絶縁膜は、下層の絶縁膜、中層の容量膜および上層の絶縁膜からなる３層構造で形成され、隣接する前記メモリトランジスタ間に亘って形成された第１の層間絶縁膜は、下層の絶縁膜と上層の容量膜からなる２層構造で形成されている請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記容量膜はシリコン窒化膜よりなる請求項１，２，３または４記載の不揮発性半導体記憶装置。
【請求項６】
前記ワード線は前記第１の層間絶縁膜上に形成された第２の層間絶縁膜中に埋め込まれて形成されている請求項１，２，３，４または５記載の不揮発性半導体記憶装置。
【請求項７】
前記ワード線の上面にシリサイド層が形成されている請求項１，２，３，４，５または６記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板とゲート電極との間に、電荷捕獲機能を有する容量膜を含む積層膜がゲート絶縁膜として設けられた複数のメモリトランジスタからなる不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に、下層の絶縁膜、中層の容量膜および第１の上層の絶縁膜からなる３層構造の積層膜を形成する工程と、
前記半導体基板の所定領域に、列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層をビット線として共通に形成する工程と、
前記積層膜上に絶縁膜を形成する工程と、
前記積層膜上の絶縁膜の所定領域に、行方向に並ぶ複数の前記メモリトランジスタのゲート電極として機能するワード線を共通に埋め込むための溝を、前記容量膜表面が露出するように形成する工程と、
前記露出した容量膜表面を熱酸化して第２の上層の絶縁膜を形成する工程と、
前記溝内部を導電膜で埋め込み、ゲート電極として機能するワード線を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体基板とゲート電極との間に、電荷捕獲機能を有する容量膜を含む積層膜がゲート絶縁膜として設けられた複数のメモリトランジスタからなる不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上に、下層の絶縁膜および上層の容量膜からなる２層構造の積層膜を形成する工程と、
前記半導体基板の所定領域に、列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層をビット線として共通に形成する工程と、
前記積層膜上に絶縁膜を形成する工程と、
前記積層膜上の絶縁膜の所定領域に、行方向に並ぶ複数の前記メモリトランジスタのゲート電極として機能するワード線を共通に埋め込むための溝を、前記容量膜表面が露出するように形成する工程と、
前記露出した容量膜表面を熱酸化して上層の絶縁膜を形成する工程と、
前記溝内部を導電膜で埋め込み、ゲート電極として機能するワード線を形成する工程とを含む不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記容量膜はシリコン窒化膜よりなることを特徴とする請求項８または９記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記ワード線の上面にシリサイド層をさらに形成する工程を含むことを特徴とする請求項８，９または１０記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法、特に、半導体基板とゲート電極との間に電荷捕獲機能を有する容量膜及びこれを上下で挟み込む絶縁膜を有する積層膜が設けられている不揮発性半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から、不揮発性半導体記憶装置として半導体基板表層に形成された不純物拡散層をビット線（埋め込みビット線）とし、ゲート絶縁膜を介してこれらのビット線と直交するように半導体基板上にワード線が形成されてなる不揮発性半導体記憶装置が知られている。
一方、近年、半導体装置の小型化、微細化、高速化、そして高信頼性化が求められており、上記の不揮発性半導体記憶装置を用いると、２層電極構造に比べて構造を簡素化することができ、素子の更なる小型化、微細化、高速化が期待されている。
【０００３】
上記の不揮発性半導体記憶装置の場合、ソース/ドレインとして機能する埋め込みビット線上にゲート絶縁膜を介してワード線が交差するため、ビット線と、ワード線間の電気的絶縁を十分に確保する必要がある。
【０００４】
以下、従来の埋め込みビット線構造の不揮発性半導体記憶装置の製造方法について、図１９〜２４を参照しながら説明する。尚、図１９〜２４の各図面において、（ａ）はそれぞれメモリの平面概略図を、（ｂ）は（ａ）のＡ−Ａ’面の断面概略図を、（ｃ）は（ａ）のＢ−Ｂ’面の断面概略図をそれぞれ示している。
【０００５】
（従来例１）
従来の製造方法は、図１９（ａ）〜（ｃ）で示すように、半導体基板１０上に下層のシリコン酸化膜１１、中層のシリコン窒化膜１２、及び上層のシリコン酸化膜１３を順次形成し、ＯＮＯ積層膜１４を形成する。次に、ＯＮＯ積層膜１４上に、ビット線領域に開口を有する第１のマスクパターン１５を形成し、第１のマスクパターン１５を用いて不純物がＯＮＯ積層膜１４を通過する条件で、半導体基板１０の表層に、後にビット線１６となる領域にイオン注入する。
【０００６】
次に、図２０（ａ）〜（ｃ）に示すように、第１のマスクパターン１５を除去し、不純物活性化アニールすることで埋め込みビット線１６を形成し、ＯＮＯ積層膜１４上にゲート電極材料膜１７を形成し、ワード線間領域が開口する第２のマスクパターン１８を形成する。
【０００７】
次に、図２１（ａ）〜（ｃ）で示すように、ワード線間領域が開口する第２のマスクパターン１８をマスクとして、ゲート電極材料膜１７をエッチングし、埋め込みビット線１６と交差し、ゲート電極として機能するワード線１９を形成し、第２のマスクパターン１８を除去する。
【０００８】
この後、図示しないが、層間絶縁膜やコンタクト、各種配線等の工程を経て不揮発性半導体記憶装置が完成する。
【０００９】
（従来例２）
次に、第２の従来の製造方法を説明する。
【００１０】
図２２（ａ）〜（ｃ）に示すように、半導体基板２０上に犠牲酸化膜２１を形成した後、犠牲酸化膜２１上に、ビット線領域に開口を有する第３のマスクパターン２２を形成する。そして第３のマスクパターン２２を用いて不純物が前記犠牲酸化膜２１を通過する条件で半導体基板２０の表層に、後にビット線２３となる領域にイオン注入する。
【００１１】
次に、図２３（ａ）〜（ｃ）に示すように、第３のマスクパターン２２を除去し、不純物活性化アニールすることで埋め込みビット線２３を形成し、犠牲酸化膜２１を除去する。その後に、半導体基板２０上に下層のシリコン酸化膜２４、中層のシリコン窒化膜２５、上層のシリコン酸化膜２６を順次形成し、ＯＮＯ積層膜２７を形成する。尚、この時、下層のシリコン酸化膜を熱酸化法により形成することで、酸化膜形成時にビット線２３中の不純物に起因して、ビット線領域上のシリコン酸化膜２４は増速酸化され、膜厚が増加する。その後、ＯＮＯ膜２７上にゲート電極材料膜２８を形成する。
【００１２】
次に、図２４（ａ）〜（ｃ）に示すように、ワード線間領域が開口する前記第４のマスクパターン２９をマスクとして、前記ゲート電極材料膜２８をエッチングし、前記埋め込みビット線２３と交差し、ゲート電極として機能するワード線３０を形成する。
【００１３】
この後、図示しないが、第４のマスクパターン２９を除去し、相関絶縁膜やコンタクト、各種配線等の工程を経て半導体装置が完成する。
【特許文献１】特開２００２-２８０４６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記に示す不揮発性半導体記憶装置はそれぞれ以下に示す問題を有している。
【００１５】
第１に、従来例１で説明した製造方法の場合、ＯＮＯ積層膜でビット線と、ワード線間の電気的な絶縁を確保しているが、この製法ではＯＮＯ積層膜を通過して注入を行うため、ＯＮＯ積層膜は注入による損傷を受ける。その結果、メモリ特有の書き込み、消去時にソース/ドレインとゲート間の高い電圧差に対する耐圧の確保が困難になるという第１の問題がある。
【００１６】
第２に、従来例２で説明した製造方法の場合、増速酸化によって厚くなった酸化膜によって電気的絶縁と共に、高い電位差の耐圧を確保しているが、増速酸化の影響により、バーズビークが発生する。その結果、バーズビーク長が長くなり、ゲート長の制御性が低下する。さらに、このバーズビークのところでは最も応力集中が起こりやすく、Ｓｉ基板中に結晶欠陥が発生しやすくなる。その結果、リーク不良を誘発し、歩留まりが低下するという第２の問題がある。
【００１７】
したがって、本発明の目的は、上記の従来の問題点を解決するためのものであって、ビット線とワード線との間の電気的な絶縁と共に、耐圧を十分確保することを第１の目的とし、バーズビークを持たず、ゲート長の制御性を改善し、リーク不良を抑制することを第２の目的とする不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の請求項１記載の不揮発性半導体記憶装置は、半導体基板とゲート電極との間に、電荷捕獲機能を有する容量膜を含む積層膜がゲート絶縁膜として設けられた複数のメモリトランジスタからなる不揮発性半導体記憶装置であって、前記複数のメモリトランジスタは行列状に配置されてメモリセルアレイを構成し、行方向に並ぶ複数の前記メモリトランジスタのゲート電極はワード線として共通に形成され、列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層はビット線として共通に形成され、前記容量膜は、前記ゲート絶縁膜の一部を構成するとともに、隣接する前記メモリトランジスタ間に亘って形成され、前記容量膜における前記ゲート絶縁膜の一部を構成する部分が、前記容量膜における前記隣接するメモリトランジスタ間に亘って形成された部分より膜厚が小さい。
【００１９】
本発明の請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、前記ゲート絶縁膜と、隣接する前記メモリトランジスタ間に亘って形成された第１の層間絶縁膜は、ともに下層の絶縁膜、中層の容量膜および上層の絶縁膜からなる３層構造で形成されている。
【００２０】
請求項３記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置において、前記ゲート絶縁膜の一部を構成する上層の絶縁膜と、前記第１の層間絶縁膜の一部を構成する上層の絶縁膜とは膜厚が異なる。
【００２１】
請求項４記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、前記ゲート絶縁膜は、下層の絶縁膜、中層の容量膜および上層の絶縁膜からなる３層構造で形成され、隣接する前記メモリトランジスタ間に亘って形成された第１の層間絶縁膜は、下層の絶縁膜と上層の容量膜からなる２層構造で形成されている。
【００２２】
請求項５記載の不揮発性半導体記憶装置は、請求項１，２，３または４記載の不揮発性半導体記憶装置において、前記容量膜はシリコン窒化膜よりなる。
【００２３】
請求項６記載の不揮発性半導体記憶装置は、請求項１，２，３，４または５記載の不揮発性半導体記憶装置において、前記ワード線は前記第１の層間絶縁膜上に形成された第２の層間絶縁膜中に埋め込まれて形成されている。
【００２４】
請求項７記載の不揮発性半導体記憶装置は、請求項１，２，３，４，５または６記載の不揮発性半導体記憶装置において、前記ワード線の上面にシリサイド層が形成されている。
【００２５】
請求項８記載の不揮発性半導体記憶装置の製造方法は、半導体基板とゲート電極との間に、電荷捕獲機能を有する容量膜を含む積層膜がゲート絶縁膜として設けられた複数のメモリトランジスタからなる不揮発性半導体記憶装置の製造方法であって、前記半導体基板上に、下層の絶縁膜、中層の容量膜および第１の上層の絶縁膜からなる３層構造の積層膜を形成する工程と、前記半導体基板の所定領域に、列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層をビット線として共通に形成する工程と、前記積層膜上に絶縁膜を形成する工程と、前記積層膜上の絶縁膜の所定領域に、行方向に並ぶ複数の前記メモリトランジスタのゲート電極として機能するワード線を共通に埋め込むための溝を、前記容量膜表面が露出するように形成する工程と、前記露出した容量膜表面を熱酸化して第２の上層の絶縁膜を形成する工程と、前記溝内部を導電膜で埋め込み、ゲート電極として機能するワード線を形成する工程とを含む。
【００２６】
請求項９記載の不揮発性半導体記憶装置の製造方法は、半導体基板とゲート電極との間に、電荷捕獲機能を有する容量膜を含む積層膜がゲート絶縁膜として設けられた複数のメモリトランジスタからなる不揮発性半導体記憶装置の製造方法であって、前記半導体基板上に、下層の絶縁膜および上層の容量膜からなる２層構造の積層膜を形成する工程と、前記半導体基板の所定領域に、列方向に並ぶ複数の前記メモリトランジスタのソースまたはドレインとして機能する拡散層をビット線として共通に形成する工程と、前記積層膜上に絶縁膜を形成する工程と、前記積層膜上の絶縁膜の所定領域に、行方向に並ぶ複数の前記メモリトランジスタのゲート電極として機能するワード線を共通に埋め込むための溝を、前記容量膜表面が露出するように形成する工程と、前記露出した容量膜表面を熱酸化して上層の絶縁膜を形成する工程と、前記溝内部を導電膜で埋め込み、ゲート電極として機能するワード線を形成する工程とを含む。
【００２７】
請求項１０記載の不揮発性半導体記憶装置の製造方法は、請求項８または９記載の不揮発性半導体記憶装置の製造方法において、前記容量膜はシリコン窒化膜よりなる。
【００２８】
請求項１１記載の不揮発性半導体記憶装置の製造方法は、請求項８，９または１０記載の不揮発性半導体記憶装置の製造方法において、前記ワード線の上面にシリサイド層をさらに形成する工程を含む。
【発明の効果】
【００２９】
本発明の請求項１記載の不揮発性半導体記憶装置によれば、容量膜は、ゲート絶縁膜の一部を構成するとともに、隣接するメモリトランジスタ間に亘って形成され、容量膜におけるゲート絶縁膜の一部を構成する部分は、その上に形成される上層のシリコン酸化膜を一度除去した後に再度形成し直すため、イオン注入後に容量膜表面を熱酸化してゲート絶縁膜の上層の絶縁膜を形成することになる。この結果、容量膜におけるゲート絶縁膜の一部を構成する部分は、容量膜における隣接するメモリトランジスタ間に亘って形成された部分より膜厚が小さくなる。このため、ゲート絶縁膜を通過してイオン注入を行っても、ビット線とワード線との間の電気的な絶縁と共に、耐圧を十分確保することができる。またイオン注入後にゲート絶縁膜を形成する場合の増速酸化により生じるバーズビークを持たず、注入プロファイルの変化、ゲート長制御性の低下、そしてリーク電流の増加を抑制した不揮発性半導体記憶装置を実現することができる。
【００３０】
請求項２では、請求項１記載の不揮発性半導体記憶装置において、ゲート絶縁膜と、隣接するメモリトランジスタ間に亘って形成された第１の層間絶縁膜は、ともに下層の絶縁膜、中層の容量膜および上層の絶縁膜からなる３層構造で形成されていることが好ましい。このようにすると、前記ゲート絶縁膜と前記メモリトランジスタ間に亘って形成された下層の絶縁膜、中層の容量膜は連続的かつ、平坦に広がっており、応力の少ない安定したゲート構造を実現することができる。
【００３１】
請求項３では、ゲート絶縁膜の一部を構成する上層の絶縁膜と、第１の層間絶縁膜の一部を構成する上層の絶縁膜とは膜厚が異なっても構わない。
【００３２】
請求項４では、請求項１記載の不揮発性半導体記憶装置において、ゲート絶縁膜は、下層の絶縁膜、中層の容量膜および上層の絶縁膜からなる３層構造で形成され、隣接するメモリトランジスタ間に亘って形成された第１の層間絶縁膜は、下層の絶縁膜と上層の容量膜からなる２層構造で形成されていることが好ましい。このようにすると、前記ゲート絶縁膜と前記メモリトランジスタ間に亘って形成された第１の層間絶縁膜は平坦に広がっており、端面の少ない安定した構造を実現することができる。
【００３３】
請求項５では、請求項１，２，３または４記載の不揮発性半導体記憶装置において、容量膜はシリコン窒化膜よりなることが好ましい。このようにすると、メモリゲート絶縁膜中に電荷をトラップするタイプの、メモリ装置を実現することができる。
【００３４】
請求項６では、請求項１，２，３，４または５記載の不揮発性半導体記憶装置において、ワード線は第１の層間絶縁膜上に形成された第２の層間絶縁膜中に埋め込まれて形成されていることが好ましい。このようにすると、前記メモリトランジスタ間領域にシリサイド層を形成することなく、ワード線上面のみにシリサイド層を形成し、メモリトランジスタ間の短絡を防ぐことができる。
【００３５】
請求項７では、請求項１，２，３，４，５または６記載の不揮発性半導体記憶装置において、ワード線の上面にシリサイド層が形成されていることが好ましい。
【００３６】
本発明の請求項８記載の不揮発性半導体記憶装置の製造方法によれば、ワード線を共通に埋め込むための溝を、容量膜表面が露出するように形成する工程と、露出した容量膜表面を熱酸化して第２の上層の絶縁膜を形成する工程と、溝内部を導電膜で埋め込み、ゲート電極として機能するワード線を形成する工程とを含むので、請求項１と同様にビット線とワード線との間の電気的な絶縁と共に、耐圧を十分確保することができ、同時にバーズビークを持たず、注入プロファイルの変化、ゲート長制御性の低下、そしてリーク電流の増加を抑制した不揮発性半導体記憶装置を実現することができる。また、ゲート絶縁膜とメモリトランジスタ間に亘って形成された下層の絶縁膜、中層の容量膜は連続的かつ、平坦に広がっており、応力の少ない安定したゲート構造を実現することができる。
【００３７】
本願発明の請求項９記載の不揮発性半導体記憶装置の製造方法によれば、ワード線を共通に埋め込むための溝を、容量膜表面が露出するように形成する工程と、露出した容量膜表面を熱酸化して上層の絶縁膜を形成する工程と、溝内部を導電膜で埋め込み、ゲート電極として機能するワード線を形成する工程とを含むので、請求項１と同様にビット線とワード線との間の電気的な絶縁と共に、耐圧を十分確保することができ、同時にバーズビークを持たず、注入プロファイルの変化、ゲート長制御性の低下、そしてリーク電流の増加を抑制した不揮発性半導体記憶装置を実現することができる。また、ゲート絶縁膜とメモリトランジスタ間に亘って形成された積層膜は平坦に広がっており、端面の少ない安定した構造を実現することができる。
【００３８】
請求項１０では、請求項８または９記載の不揮発性半導体記憶装置の製造方法において、容量膜はシリコン窒化膜よりなることが好ましい。このようにすると、メモリゲート絶縁膜中に電荷をトラップするタイプの、メモリ装置を実現することができる。
【００３９】
請求項１１では、請求項８，９または１０記載の不揮発性半導体記憶装置の製造方法において、ワード線の上面にシリサイド層をさらに形成する工程を含むことが好ましい。このようにすると、ワード線の低抵抗化を実現することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の第１の実施形態に関わる半導体記憶装置を図１〜図９に基づいて詳細に説明する。尚、図１（ａ）はメモリの平面概略図を示し、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線の断面概略図を、図１（ｃ）は図１（ａ）におけるＢ−Ｂ’線の断面概略図をそれぞれ示している。
【００４１】
図１（ａ）〜（ｃ）に示すように、半導体基板１００の上に例えば膜厚７ｎｍの下層のシリコン酸化膜１０１、膜厚１５ｎｍの中層のシリコン窒化膜１０２、及び膜厚４０ｎｍの上層のシリコン酸化膜１０３を有するＯＮＯ積層膜１０４が形成されている。また半導体基板１００表面領域には不純物拡散層よりなり、メモリトランジスタのソース領域、又はドレイン領域として機能するビット線１０６が形成されている。ビット線１０６と交差する構成のワード線１１３は絶縁膜例えばＴＥＯＳ（Tetra Ethylene Ortho Silicate）膜１０７に埋め込まれており、ワード線１１３の上面はシリサイド層１１４が形成されており、ワード線１１３下の領域においては、シリコン窒化膜１０２表面から形成された膜厚２０ｎｍのシリコン酸化膜よりなる上層のゲート絶縁膜１０９、シリコン酸化膜形成に伴い、膜厚がゲート線間のシリコン窒化膜１０２より７ｎｍ薄くなった中層のシリコン窒化膜よりなる容量膜１１０、及び下層のシリコン酸化膜１０１よりなるゲート絶縁膜１１１が形成されている。
【００４２】
以下、第１の実施形態に係る半導体記憶装置の製造方法について、図２〜９を参照しながら説明する。尚、図２〜９の各図面において、（ａ）はそれぞれメモリの平面概略図を、（ｂ）は（ａ）のＡ−Ａ’面の断面概略図を、（ｃ）は（ａ）のＢ−Ｂ’面の断面概略図を、それぞれ示している。
【００４３】
まず、図２（ａ）〜（ｃ）で示すように、半導体基板１００において熱酸化法により７ｎｍの厚さを持つ下層のシリコン酸化膜１０１を形成した後、公知の減圧ＣＶＤ(Chemical Vapor Deposition)法により、膜厚が１５ｎｍの中層のシリコン窒化膜１０２、そして膜厚が４０ｎｍの上層のシリコン酸化膜１０３を順次堆積し、ＯＮＯ積層膜１０４を形成する。その後、ＯＮＯ積層膜１０４上にリソグラフィ技術を用いて、ビット線領域に開口を有する第５のマスクパターン１０５を形成する。
【００４４】
次に、図３（ａ）〜（ｃ）で示すように、第５のマスクパターン１０５をマスクにして、ヒ素イオンを加速電圧５０ｋｅＶ、ドーズ量：５×１０１５/ｃｍ２で注入し、第５のマスクパターン１０５は灰化処理等により除去し、窒素雰囲気中における例えば９００℃の温度下で６０分間の熱処理を施すことにより、メモリトランジスタのソース領域及びドレイン領域となるビット線１０６を形成する。
【００４５】
次に、図４（ａ）〜（ｃ）で示すように、公知の減圧ＣＶＤ法にてＯＮＯ積層膜１０４上にＴＥＯＳ膜１０７を２５０ｎｍ堆積させる。その後、公知のフォトリソグラフィ技術にてゲート電極形成領域がパターニングされたレジスト膜からなる第６のマスクパターン１０８をＴＥＯＳ膜１０７上に形成する。
【００４６】
次に、図５（ａ）〜（ｃ）で示すように、公知の異方性ドライエッチング技術により、ＴＥＯＳ膜１０７と、上層のシリコン酸化膜１０３を所定の深さまでエッチングし、次に、中層のシリコン窒化膜１０２が露出するまでウェットエッチングし、この後第６のマスクパターン１０８は灰化処理等によって除去される。
【００４７】
次に、図６（ａ）〜（ｃ）で示すように、エッチングにより露出した中層のシリコン窒化膜１０２上に、公知のＲＴＯ（Rapid thermal oxidation）法により膜厚２０ｎｍのゲート絶縁膜の一部となる上層のシリコン酸化膜１０９を形成し、ゲート絶縁膜１１１を形成する。尚、この時形成されるゲート絶縁膜となる上層のシリコン酸化膜１０９は中層のシリコン窒化膜１０２中のシリコンと酸素が結合することで形成されるため、上層のシリコン酸化膜１０９の膜厚は２０ｎｍ、容量膜となる中層のシリコン窒化膜１１０は膜厚７ｎｍとなり、容量膜となる中層のシリコン窒化膜１１０の膜厚はワード線間のシリコン窒化膜１０２と異なり、小さくなる。
【００４８】
次に、図７（ａ）〜（ｃ）で示すように、公知の減圧ＣＶＤ法により多結晶シリコン膜１１２を３００ｎｍ堆積した後、燐イオンを加速電圧：１０ｋｅＶ、ドーズ量：２×１０１５/ｃｍ２で注入し、窒素雰囲気中における例えば８００℃の温度下で１５分間の熱処理を施す。
【００４９】
次に、図８（ａ）〜（ｃ）で示すように、多結晶シリコン膜１１２をＴＥＯＳ膜１０７の上面が露出するまで公知のＣＭＰ（Chemical Mechanical Polishing）技術により、平坦化を行い、ストライプ状のワード線１１３を形成する。
【００５０】
次に、図９（ａ）〜（ｃ）に示すように、公知のサリサイド技術により、ワード線１１３の上面にシリサイド層１１４を形成する。この時ゲート電極間はＴＥＯＳ膜１０７で埋め込まれており、先のＣＭＰ平坦化によりＴＥＯＳ膜１０７上面が露出しているため、シリサイド層が形成することなく、ワード線１１３同士が短絡することは無い。
【００５１】
その後、図示しない金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程が行われるが、これらの工程の説明は省略する。
【００５２】
このように、本実施形態においては、ゲート絶縁膜１１１は下層のシリコン酸化膜１０１、容量膜となる中層のシリコン窒化膜１１０、及び上層のシリコン酸化膜１０９より構成され、ゲート絶縁膜となる上層のシリコン酸化膜１０９を形成したことで、ビット線とワード線間の電気的絶縁と共に、耐圧の確保が可能になり、バーズビークを持たない構造を実現することができる。
【００５３】
特に、ビット線とワード線間の電気的絶縁と共に、耐圧の確保が可能になる理由は、イオン注入で最もダメージを受けたＯＮＯ積層膜１０４の上層のシリコン酸化膜１０３を除去した後、あらためて上層のシリコン酸化膜１０９を形成することでゲート絶縁膜１１１のダメージを無くすことができるためである。
このような処理の結果、容量膜となる中層のシリコン窒化膜１１０の膜厚がワード線間のシリコン窒化膜１０２よりも小さくなる。
【００５４】
また、上層のシリコン酸化膜を形成し直すことにより、結果的にゲート絶縁膜１１１における上層のシリコン膜１０９とワード線間における上層のシリコン酸化膜１０３とは膜厚が異なっても問題はない。
【００５５】
なお、本実施形態においては、ＣＭＰ平坦化法によりＴＥＯＳ上面を露出させているが、これに代えてエッチバック技術を用いても良い。
【００５６】
以下、本発明の第２の実施形態に関わる半導体記憶装置を図１０〜図１８に基づいて詳細に説明する。尚、図１０（ａ）はメモリの平面概略図を示し、図１０（ｂ）は図１０（ａ）におけるＡ−Ａ’線の断面概略図を、図１０（ｃ）は図１０（ａ）におけるＢ−Ｂ’線の断面概略図をそれぞれ示している。
【００５７】
図１０（ａ）〜（ｃ）に示すように、半導体基板２００上に例えば膜厚５ｎｍの下層のシリコン酸化膜２０１、膜厚１５ｎｍの中層のシリコン窒化膜２０２を有するＯＮ積層膜２０３が形成されている。また半導体基板２００表面領域には不純物拡散層よりなり、メモリトランジスタのソース領域、又はドレイン領域として機能するビット線２０５が形成されている。ビット線２０５と交差する構成のワード線２１２は絶縁膜、例えばＴＥＯＳ膜２０６に埋め込まれており、ワード線２１２の上面はシリサイド層２１３が形成されており、ワード線２１２下の領域においては、シリコン窒化膜２０２表面から形成された膜厚２０ｎｍのシリコン酸化膜よりなる絶縁膜２０８、前記シリコン酸化膜形成に伴い、膜厚がゲート線間のシリコン窒化膜２０２より７ｎｍ薄くなった中層のシリコン窒化膜よりなる容量膜２０９、及び下層のシリコン酸化膜２０１よりなるゲート絶縁膜２１０が形成されている。
【００５８】
以下、第２の実施形態に係る半導体記憶装置の製造方法について、図１１〜１８を参照しながら説明する。尚、図１１〜１８の各図面において、（ａ）はそれぞれメモリの平面概略図を、（ｂ）は（ａ）のＡ−Ａ’面の断面概略図を、（ｃ）は（ａ）のＢ−Ｂ’面の断面概略図を、それぞれ示している。
【００５９】
まず、図１１（ａ）〜（ｃ）で示すように、半導体基板２００上に熱酸化法により５ｎｍの厚さを持つ下層のシリコン酸化膜２０１を形成した後、公知の減圧ＣＶＤ法により、膜厚が１５ｎｍの中層のシリコン窒化膜２０２を堆積し、ＯＮ積層膜２０３を形成する。その後、ＯＮ積層膜２０３上にリソグラフィ技術を用いて、ビット線領域に開口を有する第５のマスクパターン２０４を形成する。
【００６０】
次に、図１２（ａ）〜（ｃ）に示すように、第５のマスクパターン２０４をマスクにして、ヒ素イオンを加速電圧５０ｋｅＶ、ドーズ量：５×１０１５/ｃｍ２で注入する。この後に、第５のマスクパターン２０４は灰化処理等により除去し、窒素雰囲気中における例えば９００℃の温度下で６０分間の熱処理を施すことにより、メモリトランジスタのソース領域及びドレイン領域となるビット線２０５を形成する。
【００６１】
次に、図１３（ａ）〜（ｃ）で示すように、公知の減圧ＣＶＤ法にて、ＯＮ積層膜２０３上にＴＥＯＳ膜２０６を２５０ｎｍ堆積させる。その後、公知のフォトリソグラフィ技術にてゲート電極形成領域がパターニングされたレジスト膜からなる第６のマスクパターン２０７を形成する。
【００６２】
次に、図１４（ａ）〜（ｃ）で示すように、公知の異方性ドライエッチング技術により、ＴＥＯＳ膜２０６を所定の深さまでエッチングし、次に、中層のシリコン窒化膜２０２が露出するまでウェットエッチングし、この後、第６のマスクパターン２０７は灰化処理等によって除去される。
【００６３】
次に、図１５（ａ）〜（ｃ）で示すように、エッチングにより露出した前記中層のシリコン窒化膜２０２の上に、公知のＲＴＯ法により膜厚２０ｎｍのゲート絶縁膜の一部となる上層のシリコン酸化膜２０８を形成し、ゲート絶縁膜２１０を形成する。尚、この時形成されるゲート絶縁膜となる上層のシリコン酸化膜２０８は中層のシリコン窒化膜２０２中のシリコンと酸素が結合することで形成されるため、上層のシリコン酸化膜２０８の膜厚は２０ｎｍ、容量膜となる中層のシリコン窒化膜２０９の膜厚は７ｎｍとなり、容量膜となる中層のシリコン窒化膜２０９の膜厚はワード線間のシリコン窒化膜２０２と異なり、小さくなる。
【００６４】
次に、図１６（ａ）〜（ｃ）で示すように公知の減圧ＣＶＤ法により多結晶シリコン膜２１１を３００ｎｍ堆積した後、燐イオンを加速電圧：１０ｋｅＶ、ドーズ量：２×１０１５/ｃｍ２で注入し、窒素雰囲気中における例えば８００℃の温度下で１５分間の熱処理を施す。
【００６５】
次に、図１７（ａ）〜（ｃ）で示すように、多結晶シリコン膜２１１をＴＥＯＳ膜２０６の上面が露出するまで公知のＣＭＰ技術により、平坦化を行い、ストライプ状のワード線２１２を形成する。
【００６６】
次に、図１８（ａ）〜（ｃ）に示すように、公知のサリサイド技術により、ワード線２１２の上面にシリサイド層２１３を形成する。この時ゲート電極間はＴＥＯＳ膜２０６で埋め込まれており、先のＣＭＰ平坦化によりＴＥＯＳ膜２０６上面が露出しているため、シリサイド層が形成することなく、前記ストライプ状のメモリゲート２１２同士が短絡することは無い。
【００６７】
その後、図示しない金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程が行われるが、これらの工程の説明は省略する。
【００６８】
このように、本実施形態においては、ゲート絶縁膜となる上層のシリコン酸化膜２０８を形成したことで、ビット線とワード線間の電気的絶縁と共に、耐圧の確保が可能になり、バーズビークを持たない構造を実現することができる。
特に、ビット線とワード線間の電気的絶縁と共に、耐圧の確保が可能になる理由は、イオン注入でダメージを受けたＯＮ積層膜２０３の中層のシリコン窒化膜２０２の上部を除去し、ダメージのない上層のシリコン酸化膜２０８をあらためて形成することでゲート絶縁膜のダメージを緩和することができるためである。
【００６９】
このような処理の結果、容量膜となる中層のシリコン窒化膜２０９の膜厚がワード線間のシリコン窒化膜２０２よりも小さくなる。
【００７０】
また、本実施形態においては、第１の実施形態のような３層構造であるＯＮＯ積層膜ではなく、２層構造であるＯＮ積層膜にしたことで、工程簡略化を実現することができる。
なお、本実施形態においては、ＣＭＰ平坦化法により前記ＴＥＯＳ上面を露出させているが、これに代えてエッチバック技術を用いても良い。
【産業上の利用可能性】
【００７１】
本発明に係る不揮発性半導体記憶装置およびその製造方法は、ワード線とビット線との電気的な絶縁と共に、耐圧を確保することができ、さらにバーズビークを持たず、注入プロファイルの変化、電気的な耐圧不良、そしてリーク電流の増加を抑制した不揮発性半導体記憶装置の実現できるものであり、特に、半導体基板とゲート電極との間に電荷捕獲機能を有する容量膜及びこれを上下で挟み込む絶縁膜を有する積層膜が設けられている不揮発性半導体記憶装置及びその製造方法に有用である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態の半導体装置の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法の工程断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法の工程断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法の工程断面図である。
【図５】本発明の第１の実施形態の半導体装置の製造方法の工程断面図である。
【図６】本発明の第１の実施形態の半導体装置の製造方法の工程断面図である。
【図７】本発明の第１の実施形態の半導体装置の製造方法の工程断面図である。
【図８】本発明の第１の実施形態の半導体装置の製造方法の工程断面図である。
【図９】本発明の第１の実施形態の半導体装置の製造方法の工程断面図である。
【図１０】本発明の第２の実施形態の半導体装置の断面図である。
【図１１】本発明の第２の実施形態の半導体装置の製造方法の工程断面図である。
【図１２】本発明の第２の実施形態の半導体装置の製造方法の工程断面図である。
【図１３】本発明の第２の実施形態の半導体装置の製造方法の工程断面図である。
【図１４】本発明の第２の実施形態の半導体装置の製造方法の工程断面図である。
【図１５】本発明の第２の実施形態の半導体装置の製造方法の工程断面図である。
【図１６】本発明の第２の実施形態の半導体装置の製造方法の工程断面図である。
【図１７】本発明の第２の実施形態の半導体装置の製造方法の工程断面図である。
【図１８】本発明の第２の実施形態の半導体装置の製造方法の工程断面図である。
【図１９】従来例１の半導体装置の製造方法の工程断面図である。
【図２０】従来例１の半導体装置の製造方法の工程断面図である。
【図２１】従来例１の半導体装置の製造方法の工程断面図である。
【図２２】従来例１の半導体装置の製造方法の工程断面図である。
【図２３】従来例２の半導体装置の製造方法の工程断面図である。
【図２４】従来例２の半導体装置の製造方法の工程断面図である。
【符号の説明】
【００７３】
１０  半導体基板
１１  下層のシリコン酸化膜
１２  中層のシリコン窒化膜
１３  上層のシリコン酸化膜
１４  ＯＮＯ積層膜
１５  第１のマスクパターン
１６  ビット線
１７  ゲート電極材料膜
１８  第２のマスクパターン
１９  ワード線
２０  半導体基板
２１  犠牲酸化膜
２２  第３のマスクパターン
２３  ビット線
２４  下層のシリコン酸化膜
２５  中層のシリコン窒化膜
２６  上層のシリコン酸化膜
２７  ＯＮＯ膜
２８  ゲート電極材料
２９  第４のマスクパターン
３０  ワード線
１００  半導体基板
１０１  下層のシリコン酸化膜
１０２  中層のシリコン窒化膜
１０３  上層のシリコン酸化膜
１０４  ＯＮＯ積層膜
１０５  第５のマスクパターン
１０６  ビット線
１０７  絶縁膜（ＴＥＯＳ）
１０８  第６のマスクパターン
１０９  ゲート絶縁膜となる上層のシリコン酸化膜
１１０  容量膜となる中層のシリコン窒化膜
１１１  ゲート絶縁膜
１１２  多結晶シリコン膜
１１３  ワード線
１１４  ワード線上面のシリサイド層
２００  半導体基板
２０１  下層のシリコン酸化膜
２０２  中層のシリコン窒化膜
２０３  ＯＮ積層膜
２０４  第５のマスクパターン
２０５  ビット線
２０６  ＴＥＯＳ膜
２０７  第６のマスクパターン
２０８  ゲート絶縁膜となる上層のシリコン酸化膜
２０９  容量膜となる中層のシリコン窒化膜
２１０  ゲート絶縁膜
２１１  多結晶シリコン膜
２１２  ワード線
２１３  ワード線上面のシリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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