(57)【要約】【課題】  ボイドの発生の有無を短時間で且つ容易に確認できる半導体装置及びその製造方法を提供する。【解決手段】  本発明に係る半導体装置の製造方法は、絶縁膜上に複数の配線パターン１〜４を形成する工程と、前記絶縁膜及び前記複数の配線パターンの上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に該層間絶縁膜とは異なる物質（例えばＷ）からなる物質層を堆積する工程と、前記複数の配線パターンのうち隣り合う配線２，３間の容量を測定する工程と、前記容量が所定値より小さい場合は、前記隣り合う配線間に位置する該層間絶縁膜の少なくとも一部にボイドが形成されていると判断し、前記容量が所定値以上の場合は、前記隣り合う配線間に位置する該層間絶縁膜にボイドが形成されていないと判断する工程とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
絶縁膜上に第１の配線及び第２の配線を形成する工程と、
前記絶縁膜、前記第１の配線及び前記第２の配線の上に層間絶縁膜を形成することにより、前記第１の配線と前記第２の配線との間に位置する該層間絶縁膜の少なくとも一部にボイドを形成する工程と、
前記ボイド内に前記層間絶縁膜とは異なる物質を埋め込む工程と、
前記第１の配線と前記第２の配線の間の容量を測定する工程と
を具備する半導体装置の製造方法。
【請求項２】
絶縁膜上に第１の配線及び第２の配線を形成する工程と、
前記絶縁膜、前記第１の配線及び第２の配線の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に該層間絶縁膜とは異なる物質からなる物質層を堆積する工程と、
前記第１の配線と前記第２の配線の間の容量を測定する工程と、
前記容量が所定値より小さい場合は、前記第１の配線と前記第２の配線との間に位置する該層間絶縁膜の少なくとも一部にボイドが形成されていると判断し、前記容量が所定値以上の場合は、前記第１の配線と前記第２の配線との間に位置する該層間絶縁膜にボイドが形成されていないと判断する工程と
を具備する半導体装置の製造方法。
【請求項３】
前記第１の配線及び前記第２の配線を形成する工程は、絶縁膜上に第１の配線、該第１の配線に繋がる第１のパッド、第２の配線及び該第２の配線に繋がる第２のパッドを形成する工程であり、前記容量を測定する工程は、前記第１のパッドと前記第２のパッドに測定針を接触させることにより容量を測定する工程である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の配線と前記第２の配線との間隔が最小デザインルールの長さである請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
絶縁膜上に複数の配線を形成する工程と、
前記絶縁膜及び前記複数の配線の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に該層間絶縁膜とは異なる物質からなる物質層を堆積する工程と、
前記複数の配線のうち隣り合う配線間の容量を測定する工程と、
前記容量が所定値より小さい場合は、前記隣り合う配線間に位置する該層間絶縁膜の少なくとも一部にボイドが形成されていると判断し、前記容量が所定値以上の場合は、前記隣り合う配線間に位置する該層間絶縁膜にボイドが形成されていないと判断する工程と
を具備する半導体装置の製造方法。
【請求項６】
前記複数の配線を形成する工程は、少なくとも２組の隣り合う配線を形成する工程であり、一方の隣り合う配線の間隔より他方の隣り合う配線の間隔の方が広い請求項５に記載の半導体装置の製造方法。
【請求項７】
前記複数の配線を形成する工程は、第１乃至第３の隣り合う配線を形成する工程であり、第１の隣り合う配線の間隔が最小デザインルールの長さで形成され、第２の隣り合う配線の間隔が前記第１の隣り合う配線の間隔より狭く形成され、第３の隣り合う配線の間隔が前記第１の隣り合う配線の間隔より広く形成される請求項５に記載の半導体装置の製造方法。
【請求項８】
前記ボイドが形成されているか否かを判断する工程において、前記ボイドが形成されていると判断された後に、前記層間絶縁膜の成膜条件を調整する工程をさらに具備する請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記物質がタングステンである請求項１乃至８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
絶縁膜上に形成された第１の配線及び第２の配線と、
前記絶縁膜、前記第１の配線及び前記第２の配線の上に形成された層間絶縁膜と、
前記第１の配線と前記第２の配線との間に位置する該層間絶縁膜の少なくとも一部に形成されたボイドと、
前記ボイド内に埋め込まれた、前記層間絶縁膜とは異なる物質からなる物質層と
を具備する半導体装置。
【請求項１１】
第１乃至第３の隣り合う配線の上に層間絶縁膜を堆積した際に該層間絶縁膜にボイドが発生するか否かを検出する半導体装置であって、
絶縁膜上に形成された第１の隣り合う配線と、
前記絶縁膜上に形成され、前記第１の隣り合う配線の間隔より狭い間隔で形成された第２の隣り合う配線と、
前記絶縁膜上に形成され、前記第１の隣り合う配線の間隔より広い間隔で形成された第３の隣り合う配線と
を具備する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、ボイドの発生の有無を短時間で且つ容易に確認できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
以下、従来の半導体装置の製造方法について説明する。
絶縁膜上にＡｌ合金配線を形成し、このＡｌ合金配線及び前記絶縁膜の上にＣＶＤ法により例えば酸化シリコンからなる層間絶縁膜を堆積する。近年の半導体装置の微細化に伴い、Ａｌ合金配線の相互の間隔も狭くなっている。このため、間隔の狭いＡｌ合金配線の相互間に層間絶縁膜を十分に埋め込むことができないことがある。この場合、Ａｌ合金配線の相互間にボイドが発生してしまう（特許文献１参照）。
【０００３】
このようなボイドが層間絶縁膜に発生する原因には、層間絶縁膜を成膜する際の条件による場合がある。この場合、成膜条件を調整することによりボイドの発生を抑制することができる。このようなボイドの発生を抑制する対策をとるにしても、まず層間絶縁膜にボイドが発生しているか否かを検出する必要がある。
【０００４】
従来は、半導体素子を割ってその断面を顕微鏡等で観察することによって配線間のボイドの有無を評価していた。
【特許文献１】特開２００１−１８５６１５号公報（第２段落〜第８段落、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来のボイドの検出方法では、半導体素子を割るため、確認できるポイントが一部の断面だけで断片的なものとなってしまう。従って、層間絶縁膜に完全にボイドが発生していないことを証明することは困難であった。また、断面観察は熟練した観察技能を必要とするため、評価に時間がかかってしまう。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ボイドの発生の有無を短時間で且つ容易に確認できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、絶縁膜上に第１の配線及び第２の配線を形成する工程と、
前記絶縁膜、前記第１の配線及び前記第２の配線の上に層間絶縁膜を形成することにより、前記第１の配線と前記第２の配線との間に位置する該層間絶縁膜の少なくとも一部にボイドを形成する工程と、
前記ボイド内に前記層間絶縁膜とは異なる物質を埋め込む工程と、
前記第１の配線と前記第２の配線の間の容量を測定する工程とを具備する。
【０００８】
上記本発明に係る半導体装置の製造方法によれば、第１の配線と第２の配線の間の容量を測定することにより、配線間にボイドが発生しているか否かを検出することができる。つまり、配線間にボイドが発生している場合は、ボイド内に層間絶縁膜とは異なる物質が埋め込まれているため、ボイドが発生していない層間絶縁膜のみの配線間容量に比べて容量が異なる。従って、配線間容量を測定することにより、配線間にボイドが発生しているか否かを短時間で且つ容易に検出することができる。
【０００９】
本発明に係る半導体装置の製造方法は、絶縁膜上に第１の配線及び第２の配線を形成する工程と、
前記絶縁膜、前記第１の配線及び第２の配線の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に該層間絶縁膜とは異なる物質からなる物質層を堆積する工程と、
前記第１の配線と前記第２の配線の間の容量を測定する工程と、
前記容量が所定値より小さい場合は、前記第１の配線と前記第２の配線との間に位置する該層間絶縁膜の少なくとも一部にボイドが形成されていると判断し、前記容量が所定値以上の場合は、前記第１の配線と前記第２の配線との間に位置する該層間絶縁膜にボイドが形成されていないと判断する工程とを具備する。
【００１０】
また、本発明に係る半導体装置の製造方法において、前記第１の配線及び前記第２の配線を形成する工程は、絶縁膜上に第１の配線、該第１の配線に繋がる第１のパッド、第２の配線及び該第２の配線に繋がる第２のパッドを形成する工程であり、前記容量を測定する工程は、前記第１のパッドと前記第２のパッドに測定針を接触させることにより容量を測定する工程であることも可能である。
また、本発明に係る半導体装置の製造方法においては、前記第１の配線と前記第２の配線との間隔が最小デザインルールの長さであることも可能である。
【００１１】
本発明に係る半導体装置の製造方法は、絶縁膜上に複数の配線を形成する工程と、
前記絶縁膜及び前記複数の配線の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に該層間絶縁膜とは異なる物質からなる物質層を堆積する工程と、
前記複数の配線のうち隣り合う配線間の容量を測定する工程と、
前記容量が所定値より小さい場合は、前記隣り合う配線間に位置する該層間絶縁膜の少なくとも一部にボイドが形成されていると判断し、前記容量が所定値以上の場合は、前記隣り合う配線間に位置する該層間絶縁膜にボイドが形成されていないと判断する工程とを具備する。
【００１２】
また、本発明に係る半導体装置の製造方法において、前記複数の配線を形成する工程は、少なくとも２組の隣り合う配線を形成する工程であり、一方の隣り合う配線の間隔より他方の隣り合う配線の間隔の方が広いことが好ましい。
また、本発明に係る半導体装置の製造方法において、前記複数の配線を形成する工程は、第１乃至第３の隣り合う配線を形成する工程であり、第１の隣り合う配線の間隔が最小デザインルールの長さで形成され、第２の隣り合う配線の間隔が前記第１の隣り合う配線の間隔より狭く形成され、第３の隣り合う配線の間隔が前記第１の隣り合う配線の間隔より広く形成されることも可能である。
【００１３】
また、本発明に係る半導体装置の製造方法は、前記ボイドが形成されているか否かを判断する工程において、前記ボイドが形成されていると判断された後に、前記層間絶縁膜の成膜条件を調整する工程をさらに具備することも可能である。
また、本発明に係る半導体装置の製造方法においては、前記物質がタングステンであることが好ましい。
【００１４】
本発明に係る半導体装置は、絶縁膜上に形成された第１の配線及び第２の配線と、
前記絶縁膜、前記第１の配線及び前記第２の配線の上に形成された層間絶縁膜と、
前記第１の配線と前記第２の配線との間に位置する該層間絶縁膜の少なくとも一部に形成されたボイドと、
前記ボイド内に埋め込まれた、前記層間絶縁膜とは異なる物質からなる物質層と
を具備する。
【００１５】
本発明に係る半導体装置は、第１乃至第３の隣り合う配線の上に層間絶縁膜を堆積した際に該層間絶縁膜にボイドが発生するか否かを検出する半導体装置であって、
絶縁膜上に形成された第１の隣り合う配線と、
前記絶縁膜上に形成され、前記第１の隣り合う配線の間隔より狭い間隔で形成された第２の隣り合う配線と、
前記絶縁膜上に形成され、前記第１の隣り合う配線の間隔より広い間隔で形成された第３の隣り合う配線と
を具備する。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１（Ａ）〜（Ｃ）は、本発明の実施の形態１による半導体装置を示す平面図である。この半導体装置は、層間絶縁膜にボイドが発生するか否かを評価するためのモニタウエハである。このモニタウエハは、それを使って層間絶縁膜のボイドの有無を検出することにより、主に、配線上に層間絶縁膜を成膜する際の成膜条件を設定することに用いられる。
【００１７】
モニタウエハには３種類の配線パターンが形成されている。図１（Ｂ）に示す配線パターン１５は、４本のラインパターン１１〜１４が互いに略並行に配置されている。４本のラインパターン１１〜１４は最小デザインルールの配線間隔Ｌ２を有し、５０μｍ以上の長さを有している。配線の端部においても配線間隔は最小デザインルールとなっている。ここでいう最小デザインルールとは、ボイドの有無を検出する対象となる半導体装置についての最小デザインルールである。また、４本のラインパターン１１〜１４のうち中央の２本のラインパターン１２，１３それぞれにはパッド部１２ａ，１３ａが接続されている。
【００１８】
図１（Ａ）に示す配線パターン５は、４本のラインパターン１〜４が互いに略並行に配置され、５０μｍ以上の長さを有し、中央の２本のラインパターン２，３それぞれにパッド部２ａ，３ａが接続されている点は図１（Ｂ）に示す配線パターン１５と同様である。但し、４本のラインパターン１〜４は最小デザインルールの８０％の配線間隔Ｌ１を有する点が図１（Ｂ）に示すラインパターン１１〜１４と異なっている。
【００１９】
図１（Ｃ）に示す配線パターン２５は、４本のラインパターン２１〜２４が互いに略並行に配置され、５０μｍ以上の長さを有し、中央の２本のラインパターン２２，２３それぞれにパッド部２２ａ，２３ａが接続されている点は図１（Ｂ）に示す配線パターン１５と同様である。但し、４本のラインパターン２１〜２４は最小デザインルールの１２０％の配線間隔Ｌ３を有する点が図１（Ｂ）に示すラインパターン１１〜１４と異なっている。
【００２０】
尚、図１に示す配線パターンはモニタ用であるため、製品ウエハ上の配線パターンとパターン形状を同一にすることが好ましい。また、図１に示す配線パターンを製品ウエハ上の配線パターンより層間絶縁膜を埋め込みにくいパターン形状としても良い。
【００２１】
次に、実施の形態１による半導体装置の製造方法について図２乃至図６を参照しつつ説明する。図２乃至図６それぞれにおいて、（Ａ）は図１（Ａ）に示すＡ−Ａ’線及びＢ−Ｂ’線それぞれの断面に相当する図であり、（Ｂ）は図１（Ｂ）に示すＡ−Ａ’線及びＢ−Ｂ’線それぞれの断面に相当する図であり、（Ｃ）は図１（Ｃ）に示すＡ−Ａ’線及びＢ−Ｂ’線それぞれの断面に相当する図である。
【００２２】
まず、図２（Ａ）〜（Ｃ）に示すように、図示せぬシリコン基板の上方に酸化シリコンからなる絶縁膜６をＣＶＤ法により形成する。次いで、絶縁膜６の上にバリアメタル膜７を形成する。このバリアメタル膜７はＴｉＮ膜及びＴｉ膜の積層であり、Ｔｉ膜及びＴｉＮ膜それぞれはスパッタリングにより形成される。次いで、バリアメタル膜７の上に厚さがのＡｌ合金膜８をスパッタリングにより形成し、このＡｌ合金膜８の上にＴｉＮ膜９をスパッタリングにより形成する。
【００２３】
次いで、ＴｉＮ膜９の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＴｉＮ膜９上にはレジストパターンが形成される。
次いで、図３（Ａ）〜（Ｃ）に示すように、このレジストパターンをマスクとしてＴｉＮ膜９、Ａｌ合金膜８及びバリアメタル膜７をドライエッチングすることにより、絶縁膜６上にはラインパターン１〜４，１１〜１４，２１〜２４からなる配線パターン５，１５，２５が形成される。配線パターン５，１５，２５の平面形状は図１に示すものとなる。４本のラインパターン１〜４は最小デザインルールの８０％の配線間隔を有し、４本のラインパターン１１〜１４は最小デザインルールの配線間隔を有し、４本のラインパターン２１〜２４は最小デザインルールの１２０％の配線間隔を有する。
【００２４】
この後、図４（Ａ）〜（Ｃ）に示すように、配線パターン５，１５，２５及び絶縁膜６の上に評価対象となる層間絶縁膜１０を評価対象の成膜条件で堆積する。この際、成膜条件によっては、ラインパターンの相互間に位置する層間絶縁膜１０にボイド１０ａが発生する。但し、同一の成膜条件の場合は配線間隔が狭いほどボイドが発生しやすい。ここでは、図４（Ａ），（Ｂ）に示すように、配線間隔が最小デザインルールとした配線間と最小デザインルールの８０％とした配線間にボイド１０ａが発生し、図４（Ｃ）に示すように、配線間隔が最小デザインルールの１２０％とした配線間にはボイドが発生していない。
【００２５】
次に、図５（Ａ）〜（Ｃ）に示すように、層間絶縁膜１０の上に厚さ１００ｎｍ程度のタングステン（Ｗ）膜１６をＣＶＤ法により堆積する。配線の端部においては層間絶縁膜の表面上にもボイドの痕跡が発生し、ボイド１０ａが層間絶縁膜１０の表面に達した状態となっている。このため、配線の端部のボイド１０ａからＷ膜が浸入し、ボイド１０ａ内にはＷ膜１６が充填される。
【００２６】
この後、次いで、図６（Ａ）〜（Ｃ）に示すように、Ｗ膜１６をＣＭＰ(Chemical Mechanical Polishing)によって研磨除去する。この際、配線パターン５，１５，２５の表面が露出しないように研磨量を調整する。即ち、配線パターンの表面上にある程度の厚さの層間絶縁膜１０が残るように研磨量を調整する。配線間のボイド内にはＷ膜が埋め込まれた状態のままとなる。
【００２７】
次いで、層間絶縁膜１０の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜１０の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜をエッチングする。これにより、該層間絶縁膜１０には、ラインパターン２，３，１２，１３，２２，２３それぞれに繋がるパッド部２ａ，３ａ，１２ａ，１３ａ，２２ａ，２３ａの上に位置するパッド開口部（図示せず）が形成される。
【００２８】
この後、前記パッド開口部によって露出したパッド部２ａ，３ａに測定用の針（図示せず）を接触させ、配線２と配線３との間の電気測定（例えば第１の容量の測定）を行う。次いで、前記パッド開口部によって露出したパッド部１２ａ，１３ａに測定用の針（図示せず）を接触させ、配線１２と配線１３との間の電気測定（例えば第２の容量の測定）を行う。次いで、前記パッド開口部によって露出したパッド部２２ａ，２３ａに測定用の針（図示せず）を接触させ、配線２２と配線２３との間の電気測定（例えば第３の容量の測定）を行う。
【００２９】
配線２と配線３との間にボイドが形成されていない場合の基準となる配線間容量（第１の容量）を予め準備しておく。第２の容量、第３の容量についても同様に準備しておく。配線間にボイドが形成され、このボイド内にＷ膜が埋め込まれていると配線間容量は小さくなる。従って、実際に測定した第１乃至第３の容量それぞれと予め準備しておいた基準となる容量（基準値）とを比較することにより、配線間にボイドが発生しているか否かを検出することができる。
【００３０】
本実施の形態では、配線２と配線３との間、及び配線１２と配線１３との間にボイド１０ａが発生しているため、第１の容量及び第２の容量それぞれの測定値はそれぞれに対応する基準値より小さい容量値となる。配線２２と配線２３との間にはボイドが発生していないため、第３の容量の測定値はそれに対応する基準値以上の容量値となる。
【００３１】
このようにボイドが発生しているか否かを容量を測定することによって検出できるため、ボイドの発生の有無を短時間で且つ容易に確認することが可能となる。尚、図６に示すよりボイドが大きく発生し、ボイドが配線に接触している場合、又はボイドから層間絶縁膜にクラックが入り、そのクラックが配線まで到達している場合は、ボイド内に埋め込まれたＷ膜によって配線間の絶縁性がなくなる。これについても配線間を電気測定することによって検出できる。
【００３２】
例えば、配線１２と配線１３との間にボイド１０ａが発生すると、最小デザインルールの配線間隔では層間絶縁膜が配線間に十分に埋め込まれない可能性があると判断できる。従って、この場合の層間絶縁膜の成膜条件では、実際の製品ウエハに成膜を行うと最小デザインルールの配線間にボイドが発生する可能性があるため、層間絶縁膜の成膜条件をボイドが発生しにくい方向に調整する必要があることがわかる。
【００３３】
成膜条件を調整した後に、再び本実施の形態の方法で配線パターン５，１５，２５の上に層間絶縁膜を成膜する。そして、図６（Ｂ）に示す最小デザインルールの配線間にボイドが発生しないことを確認できれば、その成膜条件で製品ウエハに成膜を行ってもボイドが発生することはないといえる。
【００３４】
また、前述したような配線パターン上に様々な成膜条件によって層間絶縁膜を成膜し、配線間の容量を測定することによってボイドの発生の有無を検出するという作業を行うことにより、様々な成膜条件の中からボイドが発生しない成膜条件を複数見出すことができる。これにより、製品ウエハの量産時に、層間絶縁膜の成膜条件の的確な量産マージンを確認することができる。
【００３５】
上記実施の形態１によれば、従来技術のように破壊検査をすることなく、非破壊でボイドの発生の有無を検出することができる。また、配線間の電気測定を行うことでボイドの有無を検出するため、ボイドが発生していないことを証明することも容易である。また、従来技術のような熟練した観察技能も必要なく、短時間で確実に評価することができる。また、デザインルールの評価も行うことができ、製品の開発段階では開発効率を向上させることができ、製品の開発後においては層間絶縁膜の成膜条件の量産マージンを確認することが容易となる。
【００３６】
また、従来のボイドの検出方法は、破壊検査による断面の確認であるため、検査後に実際の半導体素子の動作確認を行うことはできない。これに対し、本実施の形態では、ボイドの有無を非破壊で検査できるため、配線だけでなく半導体素子も作り込んでおけば、ボイドの有無を検査した後に実際の半導体素子の動作確認等を検査することも可能である。
【００３７】
（実施の形態２）
図７（Ａ）〜（Ｃ）は、本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である。尚、図７は、図６に相当する図であり、図６と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３８】
絶縁膜６の上にポリシリコン膜を熱ＣＶＤ法により堆積する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングすることにより、絶縁膜６の上にはポリシリコン配線３１〜３４，４１〜４４，５１〜５４が形成される。ポリシリコン配線のパターン形状及び配線間隔は図１に示すものと同様である。
【００３９】
この後、ポリシリコン配線及び絶縁膜の上に評価対象となる層間絶縁膜１０を評価対象の成膜条件で堆積する。この後の工程は実施の形態１と同様である。
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
【００４０】
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、ボイド内に埋め込む充填材料としてＷを用いているが、これに限定されるものではなく、ボイド内にも埋め込むことができるような非常に埋め込み性の良いものであれば、他の物質をボイド内に埋め込むことも可能である。例えば、ポリイミド重合体を層間絶縁膜上に塗布した塗布物でボイド内を埋め込むことも可能である。
【００４１】
また、上記実施の形態では、絶縁膜上に配線間隔の異なる３種類の配線パターンを形成しているが、これに限定されるものではなく、絶縁膜上に１種類の配線パターンを形成しても良いし、絶縁膜上に配線間隔の異なる２種類の配線パターンを形成しても良いし、絶縁膜上に配線間隔の異なる４種類以上の配線パターンを形成しても良い。
【図面の簡単な説明】
【００４２】
【図１】（Ａ）〜（Ｃ）は、本発明の実施の形態１による半導体装置を示す平面図。
【図２】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図４】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図５】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図６】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図７】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【符号の説明】
【００４３】
１〜４，１１〜１４，２１〜２４…ラインパターン、２ａ，３ａ，１２ａ，１３ａ，２２ａ，２３ａ…パッド部、５，１５，２５…配線パターン、６…絶縁膜、７…バリアメタル膜、８…Ａｌ合金膜、９…ＴｉＮ膜、１０…層間絶縁膜、１０ａ…ボイド、１６…Ｗ膜、３１〜３４，４１〜４４，５１〜５４…ポリシリコン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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