(57)【要約】      （修正有）【課題】ＨＤＰ  ＣＶＤの形成工程時にギャップフィル能力を維持しながらも、ＰＩＤ現象を抑制できる高密度プラズマ化学気相蒸着装置及びそれを用いた半導体素子の製造方法を提供する。【解決手段】チャンバ２００と、前記チャンバ２００の内部で底面が静電チャック２０２により固定され、ＨＤＰ  ＣＶＤ工程により絶縁膜が蒸着されるウェーハ２０１と、前記静電チャック２０２に貫通して前記ＨＤＰ  ＣＶＤ工程時に前記ウェーハ２０１の底面に冷却ガスを供給する冷却ガス注入口２０３と、前記冷却ガスの供給時に前記ウェーハを前記静電チャック２０２にクランピングするクランピング手段とを含む。【選択図】図３
2006128615.tif 000002
【特許請求の範囲】
【請求項１】
チャンバと、
前記チャンバの内部で底面が静電チャックにより固定され、ＨＤＰ  ＣＶＤ工程により絶縁膜が蒸着されるウェーハと、
前記静電チャックに貫通して前記ＨＤＰ  ＣＶＤ工程時に前記ウェーハの底面に冷却ガスを供給する冷却ガス注入口と、
前記冷却ガスの供給時に前記ウェーハを前記静電チャックにクランピングするクランピング手段と
を含むことを特徴とする高密度プラズマ化学気相蒸着装置。
【請求項２】
前記チャンバの底面側に備えられたソースガス注入口と、
前記チャンバの内部に高密度プラズマを形成するために前記チャンバの外部に設置された誘導コイルと、
前記誘導コイルにＲＦパワーを供給する第１ＲＦパワー供給器と、
前記チャンバの底面側に位置して副産物を外部に排出するための真空ポンプと、
前記高密度プラズマ内のイオン及びラジカルを前記ウェーハ側に引き寄せるために前記静電チャックにＲＦパワーを供給する第２ＲＦパワー供給器と、
前記チャンバの上部中央を貫通するプラズマ発振のための発振アンテナと
を更に含むことを特徴とする請求項１に記載の高密度プラズマ化学気相蒸着装置。
【請求項３】
前記クランピング手段は、
前記ウェーハの両終端地域を機械的に押圧する圧搾器、静電気を用いて前記ウェーハを静電チャックに吸着させる静電気発生器または前記ウェーハの後面を真空ポンピングして前記静電チャックに吸着させるポンプの中から選択されることを特徴とする請求項１に記載の高密度プラズマ化学気相蒸着装置。
【請求項４】
前記冷却ガス注入口は、
前記ウェーハの底面にあまねく冷却ガスが供給されるように複数の管を備えることを特徴とする請求項１乃至請求項３の何れか一項に記載の高密度プラズマ化学気相蒸着装置。
【請求項５】
前記冷却ガス注入口により供給される冷却ガスは、
不活性ガスであることを特徴とする請求項４に記載の高密度プラズマ化学気相蒸着装置。
【請求項６】
前記不活性ガスは、
Ｈｅ、Ｈ２、Ｎ２、ＡｒまたはＮｅを用いることを特徴とする請求項５に記載の高密度プラズマ化学気相蒸着装置。
【請求項７】
前記不活性ガスは、１０ｓｃｃｍ〜２００ｓｃｃｍ範囲の流量で供給され、前記ウェーハの底面の圧力を０．１ｔｏｒｒ〜５０ｔｏｒｒの範囲となるようにすることを特徴とする請求項５に記載の高密度プラズマ化学気相蒸着装置。
【請求項８】
前記冷却ガスは、
前記ＨＤＰ  ＣＶＤ工程時間の全部または一部を含んで蒸着前に予め一定時間の間に供給するか、または蒸着後まで一定時間供給することを特徴とする請求項１乃至請求項３の何れか一項に記載の高密度プラズマ化学気相蒸着装置。
【請求項９】
トランジスタを含む素子が形成されたウェーハの上部に複数の導電性配線を形成するステップと、
前記導電性配線が形成されたウェーハを高密度プラズマ化学気相蒸着装置の静電チャックに固定させるステップと、
前記導電性配線の間をギャップフィルする絶縁膜を蒸着し、前記ウェーハの底面に冷却ガスを噴射させて前記ウェーハを強制的に冷却させながら蒸着するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記冷却ガスは、
不活性ガスを用いることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記不活性ガスは、Ｈｅ、Ｈ２、Ｎ２、ＡｒまたはＮｅを用いることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記不活性ガスを１０ｓｃｃｍ〜２００ｓｃｃｍ範囲の流量で供給し、前記ウェーハの底面の圧力を０．１ｔｏｒｒ〜５０ｔｏｒｒの範囲となるようにすることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記冷却ガスは、
前記絶縁膜蒸着時間の全部または一部を含んで蒸着前に予め一定時間の間に供給するか、または蒸着後まで一定時間供給することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記冷却ガスの供給時に、
前記ウェーハが揺れるのを防止するように前記ウェーハをクランピングすることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１５】
前記ウェーハのクランピングは、
前記ウェーハの両終端地域を機械的に押圧するか、静電気を用いて前記ウェーハを静電チャックに吸着させるか、または前記ウェーハの底面を真空ポンピングして前記静電チャックに吸着させて行うことを特徴とする請求項１４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造技術に関し、特に、高密度プラズマ化学気相蒸着装置及びそれを用いた半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、超高集積半導体素子において、最小線幅の減少に伴い、微細導線パターン間の間隔が急激に狭くなってきた。そのため、微細導線パターンの間隙をギャップフィルし、平坦化させることが大きな問題となっている。また、基板に形成される微細なＭＯＳＦＥＴ素子の所望の性能を獲得し、劣化現象を抑制するためには、後続工程の温度が低くなければならない。
【０００３】
このように、微細導線パターンの間隙をギャップフィルするギャップフィル絶縁膜としては、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、Ｏ３−ＴＥＯＳ  ＵＳＧ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ  Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などがある。しかし、ＢＰＳＧは８００℃以上の高温リフロー工程が必要であり、ウェットエッチング時にエッチング量が多くて小さなギャップをギャップフィルするには不適である。そして、Ｏ３−ＴＥＯＳ  ＵＳＧはＢＰＳＧよりも少ない  サーマルバジェットを有するが、ギャップフィル特性が不良で、超高集積半導体素子には適用することができない。
【０００４】
このような問題点を解決するために、最近はギャップフィル絶縁膜として高密度プラズマ化学気相蒸着（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；以下、ＨＤＰ  ＣＶＤと記す）装置を用いたシリコン酸化膜（ＳｉＯ２）、すなわちＨＤＰ  ＣＶＤ  ＳｉＯ２を用いている。前記したＨＤＰ  ＣＶＤ  ＳｉＯ２は低い工程温度（５００℃〜７００℃）でも蒸着が可能で、優れたギャップフィル特性と膜質を有するため、超高集積半導体素子のギャップフィル絶縁膜として広く用いられている。
【０００５】
図１は、従来の技術に係るＨＤＰ  ＣＶＤ蒸着装置の構成図である。
【０００６】
図１を参照すれば、従来の技術に係るＨＤＰ  ＣＶＤ蒸着装置は、チャンバ１００、ＨＤＰ工程によりＨＤＰ  ＣＶＤ  ＳｉＯ２１５０が蒸着されるウェーハ１０１、ウェーハ１０１の下に位置してウェーハ１０１を固定させる静電チャック１０２、チャンバ１００の底面に備えられたソースガス注入口１０３、チャンバ１００の内部にＨＤＰを形成するために第１ＲＦパワー供給器１０４からＲＦパワーが供給されてチャンバ１００の外部に設置された誘導コイル１０５、チャンバ１００の底面側に位置して副産物を外部に排出するための真空ポンプ１０６、ＨＤＰ内のイオン及びラジカルをウェーハ１０１側に引き寄せるために静電チャック１０２にＲＦパワーを供給する第２ＲＦパワー供給器１０７、チャンバ１００の中央を貫通するプラズマ発振のための発振アンテナ１０８から構成される。
【０００７】
しかし、ＨＤＰ  ＣＶＤ  ＳｉＯ２１５０を蒸着するためのＨＤＰ  ＣＶＤ工程時に発生し、ウェーハ１０１に入射されるＨＤＰ（イオン、電子などの帯電粒子）が、近くに位置する導電性配線などを介してシリコン基板や基板に形成されている素子（ゲート絶縁膜、ＭＯＳＦＥＴ）などに浸入できる。
【０００８】
帯電粒子がシリコン基板や基板に形成されている素子に侵入すれば、基板素子の駆動能力を低下させ、誤動作による不良を招くだけでなく、素子の信頼性も劣化させることができる。
【０００９】
このような現象をＨＤＰ  ＣＶＤ工程によるＰＩＤ（Ｐｌａｓｍａ  Ｉｎｄｕｃｅｄ  Ｄａｍａｇｅ）現象という。すなわち、ＰＩＤ現象はプラズマにより誘発される損傷を意味する。
【００１０】
具体的に、このＰＩＤ現象はＭＯＳＦＥＴのゲート酸化膜のリーク電流の増加及び疲労現象、接合ダイオードのリーク電流の増加現象、ホットキャリア損傷の増幅現象、そして短チャネル効果の増加現象などを誘発しやすいことが知られている。
【００１１】
また、ＰＩＤ現象は最小線幅が１００ｎｍ以下の超微細、超高集積半導体素子ではより一層激しくなるが、その理由は、以下の通りである。
【００１２】
第１に、素子が微細化するほどＭＯＳＦＥＴのチャネル長が減少するため、チャネルに印加される電界が増加してチャネルのリーク電流の増大が容易となり、第２に、ゲート酸化膜の厚さが薄くなるため、酸化膜の絶縁破壊電圧が低くなって酸化膜のリーク電流が増大しやすくなり、第３に、基板のウェル濃度が増加するため、接合ダイオードの電界の強度が大きくなり、これによってＴＦＥ（Ｔｈｅｒｍａｌ  Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ）（ＴＦＥは熱及び電界による電子放出）現象による接合リーク電流の増大が容易で、ホット電子の数の増加により長期間用いる時、ＭＯＳＦＥＴの駆動能力が顕著に低下する現象が発生しやすいためである。
【００１３】
このように、ＰＩＤ現象による基板素子の劣化現象が誘発されると、半導体チップの収率が低下し、より極微細な半導体素子の具現が困難になるだけでなく、素子の累積信頼度が顕著に低下し、誤動作による不良が増加する恐れがある。
【００１４】
一方、このような高密度プラズマは、導電性配線パターンを被覆している絶縁膜や蒸着されるＨＤＰ  ＣＶＤ膜を透過して導電性配線パターンに侵入できる。
【００１５】
したがって、最近、層間絶縁膜の平坦化を具現するために用いられるＨＤＰ  ＣＶＤの形成工程時にギャップフィル能力を維持しながらも、もたらされる可能性のあるＰＩＤ現象を抑制させることは、超高集積半導体素子の駆動能力及び信頼性の獲得において重要な課題として浮上している。
【特許文献１】特開２００２−２９４４５４
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、本発明は、上記した従来の技術の問題点に鑑みてなされたものであって、その目的とするところは、ＨＤＰ  ＣＶＤの形成工程時にギャップフィル能力を維持しながらも、ＰＩＤ現象を抑制できる高密度プラズマ化学気相蒸着装置及びそれを用いた半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明に係る高密度プラズマ化学気相蒸着装置は、チャンバ、前記チャンバの内部で底面が静電チャックにより固定され、ＨＤＰ  ＣＶＤ工程により絶縁膜が蒸着されるウェーハ、前記静電チャックに貫通して前記ＨＤＰ  ＣＶＤ工程時に前記ウェーハの底面に冷却ガスを供給する冷却ガス注入口、前記冷却ガスの供給時に前記ウェーハを前記静電チャックにクランピングするクランピング手段を含むことを特徴とし、前記チャンバの底面側に備えられたソースガス注入口、前記チャンバの内部に高密度プラズマを形成するために前記チャンバの外部に設置された誘導コイル、前記誘導コイルにＲＦパワーを供給する第１ＲＦパワー供給器、前記チャンバの底面側に位置して副産物を外部に排出するための真空ポンプ、前記高密度プラズマ内のイオン及びラジカルを前記ウェーハ側に引き寄せるために前記静電チャックにＲＦパワーを供給する第２ＲＦパワー供給器、前記チャンバの上部中央を貫通するプラズマ発振のための発振アンテナを更に含むことを特徴とし、前記クランピング手段は、前記ウェーハの両終端地域を機械的に押圧する圧搾器、静電気を用いて前記ウェーハを静電チャックに吸着させる静電気発生器または前記ウェーハの後面を真空ポンピングして前記静電チャックに吸着させるポンプの中から選択されることを特徴とし、前記冷却ガス注入口により供給される冷却ガスは不活性ガスであることを特徴とし、前記不活性ガスは１０ｓｃｃｍ〜２００ｓｃｃｍ範囲の流量で供給され、前記ウェーハの底面の圧力を０．１ｔｏｒｒ〜５０ｔｏｒｒの範囲となるようにすることを特徴とする。
【００１８】
また、上記目的を達成するために、本発明に係る半導体素子の製造方法は、トランジスタを含む素子が形成されたウェーハの上部に複数の導電性配線を形成するステップ、前記導電性配線が形成されたウェーハを高密度プラズマ化学気相蒸着装置の静電チャックに固定させるステップ、前記導電性配線の間をギャップフィルする絶縁膜を蒸着し、前記ウェーハの底面に冷却ガスを噴射させて前記ウェーハを強制的に冷却させながら蒸着するステップを含むことを特徴とする。
【発明の効果】
【００１９】
本発明は、ゲート絶縁膜のリーク電流の増加が抑制されて絶縁破壊電界が向上するという効果を奏する。
【００２０】
また、本発明はゲート絶縁膜の電流ストレスの抵抗性が向上して絶縁破壊電荷量が増加し、ＭＯＳ素子の寿命が増加するなど、信頼性が向上する効果がある。
【００２１】
更に、本発明は短チャネルｎ型ＭＯＳＦＥＴでホット電子による劣化及び疲労現象が抑制されることができるため、トランジスタの動作不良現象の減少による半導体素子の寿命の増加など信頼性が向上する効果がある。
【００２２】
結果的に、本発明によれば、従来の技術よりも基板素子の駆動能力を向上させることができ、各種リーク電流を抑制することで素子の信頼性を増大させることができるため、半導体チップの製造収率及び素子の寿命が向上するという効果を得ることができる。また、より一層微細な基板素子の具現が容易になるため、より超高集積化された半導体素子の製造を可能にする効果を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付する図面を参照しつつ本発明の最も好ましい実施の形態を説明する。
【００２４】
後述する本発明は、ＨＤＰ  ＣＶＤ工程を用いる超高集積半導体素子の製造時に、ＨＤＰ  ＣＶＤ膜のギャップフィル能力を維持しながらも、ＨＤＰ  ＣＶＤ工程時に誘発されて半導体素子を劣化させることができるＰＩＤ現象を抑制することによって、ゲート酸化膜のリーク電流や絶縁破壊現象を抑制し、ＭＯＳＦＥＴの信頼性を向上させようとする。
【００２５】
図２Ａ及び図２Ｂは、本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【００２６】
図２Ａに示すように、シリコン基板２１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を通して素子分離膜２２を形成した後、シリコン基板２１上にゲート絶縁膜２３を形成する。その後、ゲート絶縁膜２３上にゲート電極２４とハードマスク２５の順に積層されたゲートパターンを形成する。ここで、ゲート電極２４はポリシリコン膜またはポリシリコン膜とタングステン膜の順に積層されたもので、ハードマスク２５はシリコン窒化膜で形成する。
【００２７】
次に、ゲートパターンの上部にゲートスペーサを形成するが、ゲートスペーサは酸化膜スペーサ２６と窒化膜スペーサ２７の順に積層して形成する。
【００２８】
その後、ゲートスペーサ及びゲートパターンをマスクとして用いたイオン注入を行ってゲートパターン間のシリコン基板２１内にソース／ドレイン接合２８を形成する。
【００２９】
次いで、ゲートスペーサを含む全面に下部層間絶縁膜２９を形成した後、下部層間絶縁膜２９をエッチングしてゲートパターン間のソース／ドレイン接合２８を露出させるコンタクトホールを形成する。その後、コンタクトホールに埋め込まれる第１導電性配線３０を形成する。
【００３０】
このように、第１導電性配線３０まで形成したシリコン基板２１、好ましくはウェーハをクランピングして、図３に示す蒸着装置の静電チャックに固定させる。蒸着装置の構成に対する詳細については後述する。
【００３１】
図２Ｂに示すように、シリコン基板２１の底面に冷却ガス（例えば、不活性ガス）を噴射させながらシリコン基板２１の全面にＨＤＰ  ＣＶＤ  ＳｉＯ２３１を蒸着して第１導電性配線３０間のギャップフィルを行った後、平坦化工程を行う。この時、平坦化工程はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）方法を用いてＨＤＰ  ＣＶＤ  ＳｉＯ２３１の一部を研磨除去することによって可能になる。
【００３２】
後続する工程で、平坦化されたＨＤＰ  ＣＶＤ  ＳｉＯ２３１上に第２導電性配線３２工程を行って半導体素子の製造工程を完了する。
【００３３】
上述したように、本発明はＨＤＰ  ＣＶＤ  ＳｉＯ２３１の蒸着工程時にウェーハの底面に冷却ガスを流してウェーハを強制的に冷却させる。これによって、プラズマ内の帯電粒子が下部の素子に侵入するのを抑制してＰＩＤ現象を防止する。
【００３４】
図３は、本発明の実施の形態に係るＨＤＰ  ＣＶＤの蒸着装置の構成図である。
【００３５】
図３を参照すれば、本発明の実施の形態に係る高密度プラズマ（ＨＤＰ）蒸着装置は、チャンバ２００、ＨＤＰ  ＣＶＤ工程によりＨＤＰ  ＣＶＤ  ＳｉＯ２３１が蒸着されるウェーハ２０１、ウェーハ２０１の下に位置してウェーハ２０１を固定させる静電チャック２０２、静電チャック２０２を貫通してＨＤＰ  ＣＶＤ工程時にウェーハの底面に冷却ガスを供給する冷却ガス注入口２０３、外部から静電チャック２０２に連結されて冷却ガスの供給時にウェーハ２０１をクランピングするように静電気を発生させる静電気発生器２０４、チャンバ２００の底面側に備えられているソースガス注入口２０５、チャンバ２００の内部に高密度プラズマ（ＨＤＰ）を形成するために第１ＲＦパワー供給器２０６からＲＦパワーが供給され、チャンバ２００の外部に設置された誘導コイル２０７、チャンバ２００の底面側に位置して副産物を外部に排出するための真空ポンプ２０８、高密度プラズマ（ＨＤＰ）内のイオン及びラジカルをウェーハ２０１側に引き寄せるために静電チャック２０２にＲＦパワーを供給する第２ＲＦパワー供給器２０９、チャンバ２００の中央を貫通するプラズマ発振のための発振アンテナ２１０から構成される。
【００３６】
図３において、冷却ガス注入口２０３はウェーハ２０１の底面にあまねく冷却ガスが供給されるように複数本の管を備え、この管が静電チャック２０２を貫通してウェーハ２０１の底面に至る。
【００３７】
そして、ウェーハ２０１をクランピングする装置として静電気発生器２０４を用いたが、他のクランピング装置としてはウェーハ２０１の両終端地域を機械的に押圧する圧搾器またはウェーハ２０１の後面を真空ポンピングして静電チャック２０２に吸着させるポンプの中から選択されることができる。
【００３８】
前記したクランピング装置は、ウェーハ２０１の底面に冷却ガスの噴射時にウェーハ２０１の揺れを防止し、またウェーハ２０１の底面に噴射された冷却ガスがウェーハ２０１の全面など、チャンバ２００の内部に漏れることを防止するためである。
【００３９】
図３のような装置を用いて、ＨＤＰ  ＣＶＤ  ＳｉＯ２３１を蒸着する方法は、まずウェーハ２０１を静電気を用いて静電チャック２０２に固定させ、チャンバ２００の内部にソースガス注入口２０５を介してソースガスを供給した後、誘導コイル２０７にＲＦパワーを印加してチャンバ２００の内部にプラズマ（ＨＤＰ）を発生させる。
【００４０】
次に、第２ＲＦパワー供給器２０９を介して静電チャック２０２にＲＦパワー（通常、バイアスパワーという）を供給してプラズマをウェーハ２０１側に引き寄せてＨＤＰ  ＣＶＤ  ＳｉＯ２３１を蒸着する。
【００４１】
このようなＨＤＰ  ＣＶＤ  ＳｉＯ２３１の蒸着時に冷却ガス注入口２０３を介してウェーハ２０１の底面に冷却ガスである不活性ガスを噴射させる。この時、噴射される不活性ガスは、Ｈｅ、Ｈ２、Ｎ２、ＡｒまたはＮｅを用い、流量は１０ｓｃｃｍ〜２００ｓｃｃｍ程度にしてウェーハ２０１の底面圧力が０．１ｔｏｒｒ〜５０ｔｏｒｒの範囲となるようにすることで、ウェーハ２０１の温度が１００℃〜４５０℃範囲の低温になるようにする。
【００４２】
ウェーハ２０１の底面に噴射される不活性ガスの流量が増加するほどウェーハ２０１の底面圧力は増加し、ウェーハ２０１の温度は減少して冷却効率が向上する。しかし、不活性ガスの流量が多すぎるとウェーハ２０１をクランピングしにくく、ウェーハ２０１の底面に噴射される不活性ガスがチャンバ２００の内部に漏れてウェーハ２０１の全面に行われている蒸着工程に影響を及ぼしかねないため、注意しなければならない。そして、ＨＤＰ  ＣＶＤ  ＳｉＯ２３１の蒸着時間の全部または一部を含んで蒸着前に予め一定時間の間に供給するか、または蒸着後まで一定時間供給できる。
【００４３】
図４は、従来の技術と本発明の実施の形態に係るｎ型ＭＯＳキャパシタの絶縁破壊電界のウェーハ内の分布を比較した図である。図４はシリコン基板に形成され、ゲート絶縁膜を含むｎ型ＭＯＳキャパシタにおいてゲート絶縁膜で発生するリーク電流による絶縁破壊電界（Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ  Ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ；ＥＢＤ）のウェーハ内の分布である。
【００４４】
従来の技術では絶縁破壊電界がウェーハ内の一部部位で低くなる様子を見せ、これはＭＯＳキャパシタの所望しないリーク電流が増加していることを意味する。
【００４５】
これに対し、本発明を用いてＨＤＰ  ＣＶＤ  ＳｉＯ２を蒸着した場合には絶縁破壊電界の減少現象が従来の技術よりも抑制されていることが分かる。すなわち、ウェーハ内で一定に絶縁破壊電界が測定されていることが分かる。
【００４６】
図５は、シリコン基板に形成され、ゲート絶縁膜を含むｐ型ＭＯＳキャパシタにおいてゲート絶縁膜で発生するリーク電流による絶縁破壊電界のウェーハ内の分布である。
【００４７】
従来の技術では絶縁破壊電界がウェーハの一部部位で低くなる様子を見せ、これはＭＯＳキャパシタの所望しないリーク電流が増加していることを意味する。これに対し、本発明を用いてＨＤＰ  ＣＶＤ  ＳｉＯ２を蒸着した場合には絶縁破壊電界の減少現象が従来の技術よりも抑制されていることが分かる。
【００４８】
図６は、シリコン基板に形成され、ゲート絶縁膜を含むＭＯＳキャパシタでゲート絶縁膜の絶縁破壊電界の通過率（ＢＶ  Ｐａｓｓ  ｒａｔｅ、％）を示す図である。
【００４９】
図６を参照すれば、本発明を用いてＨＤＰ  ＣＶＤ  ＳｉＯ２を蒸着した場合には、ＭＯＳキャパシタの平均通過率が従来の技術よりも増加していることを示している。
【００５０】
図７Ａは、従来の技術に係るシリコン基板に形成され、ゲート絶縁膜を含むｐ型ＭＯＳＦＥＴで特定電圧をゲート電極に印加した場合に発生するゲート絶縁膜のリーク電流のウェーハ内の分布であり、図７Ｂは本発明の実施の形態に係るゲート絶縁膜のリーク電流のウェーハ内の分布であって、アンテナ比に応じて示したものである。
【００５１】
ここで、アンテナ比はゲート電極及びこれと連結されている導電性配線パターンの面積に対するゲート酸化膜の面積を表すもので、アンテナ比が増加するほどＨＤＰ  ＣＶＤ膜の蒸着時にプラズマに露出される確率は大きくなる。
【００５２】
図７Ｂに示すように、本発明を用いる場合はＭＯＳＦＥＴのリーク電流の増加現象が図７Ａに示した従来の技術よりも顕著に減少していることが分かる。
【００５３】
図８は、シリコン基板に形成され、ゲート絶縁膜を含むｎ型ＭＯＳキャパシタで一定の電荷をゲート絶縁膜に注入させた時、絶縁破壊電荷量（Ｄｉｅｌｅｃｔｒｉｃ  ｂｒｅａｋｄｏｗｎ  ｃｈａｒｇｅ；ＱＢＤ）のウェーハ内の分布である。図８はＣＣＳＴ（Ｃｏｎｓｔａｎｔ  Ｃｈａｒｇｅ  Ｓｔｒｅｓｓ  Ｔｅｓｔ）により測定したものである。
【００５４】
本発明を用いた場合はＭＯＳキャパシタの信頼性が従来の技術よりも増大していることが分かる。これはゲート絶縁膜を用いるＭＯＳキャパシタまたはＭＯＳＦＥＴ素子の寿命が増加できることを意味する。
【００５５】
図９は、セル地域のＭＯＳＦＥＴに注入されたホット電子による飽和臨界電圧（ΔＶｔｓａｔ）の変化量のウェーハ内の分布図であって、本発明の場合は従来の技術に比べて減少していることが分かる。これは本発明を用いることによって、ホット電子によるＭＯＳＦＥＴの駆動能力の劣化に対する抵抗性が向上していることを表す。
【００５６】
結局、ＭＯＳＦＥＴを長期間用いる時の信頼性の向上及び寿命の増加が容易に具現できることを意味する。
【００５７】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【産業上の利用可能性】
【００５８】
本発明は、半導体の製造技術に関し、特に、高密度プラズマ化学気相蒸着装置及びそれを用いた半導体素子の製造方法に利用可能である。
【図面の簡単な説明】
【００５９】
【図１】従来の技術に係るＨＤＰ  ＣＶＤ蒸着装置の構成図である。
【図２Ａ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図２Ｂ】本発明の実施の形態に係る半導体素子の製造方法を示す工程断面図である。
【図３】本発明の実施の形態に係るＨＤＰ  ＣＶＤ蒸着装置の構成図である。
【図４】従来の技術と本発明の実施の形態に係るｎ型ＭＯＳキャパシタの絶縁破壊電界のウェーハ内の分布を比較した図である。
【図５】従来の技術と本発明の実施の形態に係るｐ型ＭＯＳキャパシタの絶縁破壊電界のウェーハ内の分布を比較した図である。
【図６】従来の技術と本発明の実施の形態に係るＭＯＳキャパシタの絶縁破壊電界の平均通過率を比較した図である。
【図７Ａ】従来の技術に係るｐ型ＭＯＳＦＥＴでリーク電流のアンテナ比に応じたウェーハ内の分布を示す図である。
【図７Ｂ】本発明の実施の形態に係るｐ型ＭＯＳＦＥＴでリーク電流のアンテナ比に応じたウェーハ内の分布を示す図である。
【図８】従来の技術と本発明の実施の形態に係るｎ型ＭＯＳキャパシタの絶縁破壊電荷量のウェーハ内の分布を比較した図である。
【図９】従来の技術と本発明の実施の形態に係るセル地域のＭＯＳＦＥＴに注入されたホット電子による飽和臨界電圧の変化量のウェーハ内の分布を比較した図である。
【符号の説明】
【００６０】
２００      チャンバ
２０１      ウェーハ
２０２      静電チャック
２０３      冷却ガス注入口
２０４      静電気発生器
２０５      ソースガス注入口
２０６      第１ＲＦパワー供給器
２０７      誘導コイル
２０８      真空ポンプ
２０９      第２ＲＦパワー供給器
２１０      発振アンテナ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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