(57)【要約】【課題】配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる集積回路の提供【解決手段】この発明は、基板１上に設けられた複数のセル２からなるセル領域３と、そのセル領域３上に形成される配線領域４とを備えている。セル領域３の各セル２の端子７は、配線領域４の配線パターン８と接続されている。その配線パターン８は、配線領域４内において導電性の材料を含むインクを用いて形成されている。【選択図】  図２
2006222194.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた複数のセルからなるセル領域と、そのセル領域上に形成される配線領域と、を備えたゲートアレイ方式の集積回路であって、
前記セル領域の各セルの端子は、前記配線領域の配線パターンと接続可能に構成し、
前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成されたことを特徴とする集積回路。
【請求項２】
基板上に設けられた複数のセルからなるセル領域と、前記基板上に設けられた複数のバッファからなる入出力バッファ領域と、前記セル領域上に形成される配線領域と、入出力パッドと、を備えたゲートアレイ方式の集積回路であって、
前記セル領域の各セルの端子は前記配線領域の配線パターンと接続可能に構成するとともに、前記入出力バッファ領域の各バッファの端子は前記入出力パッドと接続可能に構成し、
前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成され、かつ、前記入出力パッドは、前記入出力バッファ領域上において導電性の材料を含むインクを用いて形成されたことを特徴とする集積回路。
【請求項３】
基板上の全面に設けられた複数のセルからなるセル領域と、そのセル領域上に形成される配線領域と、を備えたゲートアレイ方式の集積回路であって、
前記セル領域の各セルの端子は、前記配線領域の配線パターンと接続可能に構成し、
前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成され、
前記セル領域の複数セルのうちの所定の一部を入出力バッファとして構成し、かつ、前記セル領域の上部の前記配線領域に、導電性の材料を含むインクを用いて入出力パッドが形成され、
前記セル領域は前記基板上の全面において規則的な配列として配置されているため、同一の前記基板から任意のサイズや形状のチップを形成可能である
ことを特徴とする集積回路。
【請求項４】
前記配線領域は複数の配線層からなり、その各配線層の配線パターンはインクジェット技術により、導電性の材料を含むインクを塗布することにより形成され、前記各配線層間の絶縁膜はインクジェット技術により絶縁性の材料を含むインクを塗布することにより形成され、かつ、前記各配線層間の導通を行う導通部はインクジェット技術により、導電性の材料を含むインクを塗布することにより形成されたことを特徴とする請求項１、請求項２または請求項３に記載の集積回路。
【請求項５】
前記請求項１乃至請求項４のうちの何れかに記載の集積回路を複数個、同一の基板上に形成した集積回路であって、
前記複数個の集積回路同士を、前記基板上において配線し、
前記配線は、前記基板上において導電性の材料を含むインクを塗布することにより形成されたことを特徴とする集積回路。
【請求項６】
基板上に形成される汎用的またはレイアウトが固有の第１の集積回路と、
前記基板上に形成される前記請求項１乃至請求項４のうちの何れかに記載の第２の集積回路とを備え、
前記第１の集積回路と前記第２の集積回路との配線は、前記基板上において導電性の材料を含むインクを塗布することにより形成されたことを特徴とする集積回路。
【請求項７】
基板上に、所望の回路を形成させた集積回路であって、
前記所望の回路に必要な受動素子を、前記基板上の所望の位置に、インクジェット技術を用いて形成するようにしたことを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートアレイ方式の半導体集積回路などに好適な集積回路に関するものである。
【背景技術】
【０００２】
従来のゲートアレイの一例は、図８に示すように、基板（シリコン基板）の表面の下側の層にセル８１を形成したセル領域８２と、その基板の表面の上側の層に形成されセル８１間の配線を行う配線領域と、入出力バッファを配置する入出力バッファ領域８３と、外部との接続を行う複数の入出力パッド８４とを、備えている。
一方、従来、１つのメイン基板上に複数のチップを実装することによって構成される半導体装置において、メタルスパッタやエッチング処理を行わずに、複数のチップ間を１０μｍ程度の線幅の配線で結線するものが知られている（特許文献１参照）。そして、上記の配線は、インクジェット方式のプリンタを用いて導電性材料を含むインクを半導体基板上およびチップアダプタ上に塗布することによって形成させるようにしている。
【０００３】
ところで、図８に示すような従来のゲートアレイでは、基板の表面の下側の層にセルを予め形成しておき、希望する回路に応じて、セル内部の配線およびセル間の配線は基板の表面の上側の層においてメタルで行うようにしている。このため、従来のゲートアレイでは、希望する回路ごとに、その回路に応じたメタル層のマスクが必要になる。
このように従来のゲートアレイでは、希望する回路ごとに、その回路に応じて配線領域でセルを配線するという性質がある。一方、その配線において、特許文献１に記載の半導体装置の複数チップ間の配線のように、導電性材料を含むインクを使用すれば、マスクが不要になる上に、少量多品種の製品を作る場合に時間や費用を低減化できることが考えられる。
【特許文献１】特開２００４−２２９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上記のような背景の下になされたものであり、その目的は、ゲートアレイなどの半導体集積回路において、配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、基板上に設けられた複数のセルからなるセル領域と、そのセル領域上に形成される配線領域と、を備えたゲートアレイ方式の集積回路であって、前記セル領域の各セルの端子は、前記配線領域の配線パターンと接続可能に構成し、前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成されている。
【０００６】
第２の発明は、基板上に設けられた複数のセルからなるセル領域と、前記基板上に設けられた複数のバッファからなる入出力バッファ領域と、前記セル領域上に形成される配線領域と、入出力パッドと、を備えたゲートアレイ方式の集積回路であって、前記セル領域の各セルの端子は前記配線領域の配線パターンと接続可能に構成するとともに、前記入出力バッファ領域の各バッファの端子は前記入出力パッドと接続可能に構成し、前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成され、かつ、前記入出力パッドは、前記入出力バッファ領域上において導電性の材料を含むインクを用いて形成されている。
【０００７】
第３の発明は、基板上の全面に設けられた複数のセルからなるセル領域と、そのセル領域上に形成される配線領域と、を備えたゲートアレイ方式の集積回路であって、前記セル領域の各セルの端子は、前記配線領域の配線パターンと接続可能に構成し、前記配線領域の配線パターンは、前記配線領域内において導電性の材料を含むインクを用いて形成され、前記セル領域の複数セルのうちの所定の一部を入出力バッファとして構成し、かつ、前記セル領域の上部の前記配線領域に、導電性の材料を含むインクを用いて入出力パッドが形成され、前記セル領域は前記基板上の全面において規則的な配列として配置されているため、同一の前記基板から任意のサイズや形状のチップを形成可能であるものである。
【０００８】
第４の発明は、第１、第２または第３の発明において、前記配線領域は複数の配線層からなり、その各配線層の配線パターンはインクジェット技術により、導電性の材料を含むインクを塗布することにより形成され、前記各配線層間の絶縁膜はインクジェット技術により絶縁性の材料を含むインクを塗布することにより形成され、かつ、前記各配線層間の導通を行う導通部はインクジェット技術により、導電性の材料を含むインクを塗布することにより形成されている。
【０００９】
第５の発明は、前記請求項１乃至請求項４のうちの何れかに記載の集積回路を複数個、同一の基板上に形成した集積回路であって、前記複数個の集積回路同士を、前記基板上において配線し、前記配線は、前記基板上において導電性の材料を含むインクを塗布することにより形成されている。
第６の発明は、基板上に形成される汎用的またはレイアウトが固有の第１の集積回路と、前記基板上に形成される前記請求項１乃至請求項４のうちの何れかに記載の第２の集積回路とを備え、前記第１の集積回路と前記第２の集積回路との配線は、前記基板上において導電性の材料を含むインクを塗布することにより形成されている。
【００１０】
第７の発明は、基板上に、所望の回路を形成させた集積回路であって、前記所望の回路に必要な受動素子を、前記基板上の所望の位置に、インクジェット技術を用いて形成するようにした。
このような構成からなる本発明によれば、ゲートアレイのような半導体集積回路において、配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
図１は、本発明の集積回路の第１実施形態の構成を示す平面図、図２はそのセル領域および配線領域の断面図、図３は入出力パッドの近傍の断面図である。
この第１実施形態は、図１および図２に示すように、半導体基板のような基板１の表面の下側に複数のセル２をアレイ状に配置して形成させたセル領域３と、基板１の表面の下側に複数のバッファ回路を形成させた入出力バッファ領域６と、基板１の表面の上側にセル２間の配線などを行うために形成させた配線領域４と、外部との接続を行う複数の入出力パッド５とを備えたゲートアレイ方式の集積回路である。
【００１２】
セル領域３の各セル２は、図２に示すように複数のＭＯＳトランジスタなどから形成され、その複数のＭＯＳトランジスタは、基板１上に従来技術を使用して予め形成されている。また、各セル２上には、図２に示すように、リソグラフィ技術によりその各セル２の入出力端子などの端子７がメタル（金属）により予め形成されている。
この第１実施形態では、希望する回路に応じて、各セル２間の配線を配線領域４において行うが、この配線（結線）はいわゆるインクジェット技術を用いた導電性の材料を含むインクの塗布により実現している。
【００１３】
すなわち、配線領域４は、図２に示すように複数の配線層からなり、その各配線層の配線パターン８は、導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより形成させた。ここで、そのインクの吐出には、インクジェット方式のプリンタなどを使用する。
また、各配線層間の絶縁膜（絶縁層）は、絶縁性のインクの吐出と乾燥を交互に繰り返すことにより形成させた。さらに、各配線層間を導通させる導通部９は、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより形成させた。
【００１４】
入出力バッファ領域６には、図３に示すように、トランジスタからなるバッファ回路１０が形成されている。バッファ回路１０には、リソグラフィ技術により端子１１がメタルにより予め形成されている。
バッファ回路５の上部には、図３に示すように、端子１１と結線される入出力パッド５が設けられている。その入出力パッド５は、配線パターン８と同様に、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより形成させるようにした。
【００１５】
また、入出力パッド５と入出力バッファ回路１０の端子１１との結線は、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより行うようにした。さらに、図３に示す絶縁膜１４は、絶縁性のインクの吐出と乾燥を交互に繰り返すことにより形成させた。
以上のように、第１実施形態では、希望する回路に応じて、各セル２間の配線を導電性の材料を含むインクを用いて実現するようにしたので、配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる。
【００１６】
また、この第１実施形態では、入出力バッファ領域６において入出力パッド５を導電性の材料を含むインクを用いて実現するようにしたので、従来のような入出力パッド領域が不要となり、ウェハの面積の有効利用が可能となる（図８参照）。
【００１７】
（第２実施形態）
図４は、本発明の集積回路の第２実施形態の構成を示す平面図である。
この第２実施形態は、ゲートアレイ方式の集積回路であって、図４に示すように、基板（ウェハ）１の表面の下側の全体に、複数のセル２ａをアレイ状に敷き詰めて形成させたセル領域３ａと、基板１の表面の上側にセル２ａ間の配線を行うために形成させた配線領域と、セル領域３ａ内の周囲であってその上部に設けた複数の入出力パッド５ａとを備えている。従来技術のゲートアレイにおいてはセル領域と入出力バッファ領域のレイアウトが異なるため、集積回路の規模に応じた図８のようなチップをあらかじめ準備する必要があった。そのためサイズの異なる種類のチップを実現するために必要な種類の基板（ウエハ）を製造していた。
【００１８】
セル領域３ａは、図２に示すセル領域３と同様に構成し、そのセル領域３ａの各セル２ａも図２に示すセル領域３の各セル２と同様に構成するようにした。
また、配線領域は、図２に示す配線領域４と同様に構成した。すなわち、配線領域は、図２に示す配線領域４と同様に複数の配線層からなり、その各配線層の配線パターンは導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより形成させた。
【００１９】
また、各配線層間の絶縁膜（絶縁層）は、絶縁性のインクの吐出と乾燥を交互に繰り返すことにより形成させた。さらに、各配線層間を導通させる導通部は、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより形成させた。
セル領域３ａのセル２ａのうち、入出力パッド５ａの下方のセル２ａを入出力バッファ回路として形成するようにした。また、入出力パッド５ａは、図３に示す入出力パッド５と同様に、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより形成している。さらに、入出力パッド５ａと入出力バッファ回路との配線も、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことにより行うようにした。
【００２０】
以上のように、第２施形態では、希望する回路に応じて、各セル２ａ間の配線を導電性の材料を含むインクを用いて実現するようにしたので、配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる。また、配線層の下層のセル領域が基板（ウエハ）の全面において規則的な配列であるため、１種類の基板（ウエハ）を準備すれば、任意のサイズや形状の多品種の集積回路製品を作ることができる。それにより基板（ウエハ）を製造するための費用、および多品種の集積回路製造する費用と時間を削減できる。
【００２１】
また、この第２実施形態では、セル領域３ａのセル２ａのうち、入出力パッド５ａの下方のセル２ａを入出力バッファ回路として形成するようにし、かつ、入出力バッファ回路の上に入出力パッドを導電性の材料を含むインクを用いて実現するようにした。このため、入出力パッドを任意の位置に設けることができるので、任意の大きさや形状のチップを作成できる。
【００２２】
（第３実施形態）
図５は、本発明の集積回路の第３実施形態の構成を示す平面図である。
この第３実施形態は、図５に示すように、同一の基板１上に、相互に関連のある集積回路１２が複数個形成され、その複数の集積回路１２間の配線（結線）１３は、基板１上において、インクジェット技術を用いた導電性の材料を含むインクの塗布により行うようにした。
すなわち、配線１３は、基板１上において、導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより形成するようにした。
【００２３】
ここで、関連のある集積回路１２としては、図１に示す第１実施形態または図４に示す第２実施形態のゲートアレイ方式の集積回路が好ましい。
また、相互に関連のある集積回路１２の組み合わせとしては、複数のＣＰＵとこれに対応する複数のメモリチップとを使用する場合があり、この場合にはＣＰＵ、メモリ、および周辺回路をウェハ上で配線して、１つのチップにする。
【００２４】
このような第３実施形態では、まず、ウェハ（基板）上に、相互に関連する複数の集積回路１２を一単位とする回路を多数形成しておく。次に、その関連する複数の集積回路１２間の配線１３を、ウェハ上において導電性の材料を含むインクを用いて行う。その後、配線の終了した回路を一単位としてウェハをダイシングして１個のチップとする。
このような構成からなる第３実施形態によれば、ウェハ上に関連のある複数の集積回路を形成して一単位の回路を容易に形成できるので、設計コストおよびチップの実装コストの低減化が可能になる。
【００２５】
なお、第３実施形態は、以下のような応用が可能である。すなわち、ウェハ上のチップを組み合わせて大規模な集積回路を構成する場合に、ウェハ状態でのプローブテストで正常動作するチップのみを選んで、その配線を導電性の材料を含むインクを用いて行うようにする。
このようにすれば、半導体プロセスは、チップ面積が大きくなると一般に歩留りが低下するが、その影響を軽減して歩留りを向上できる。
【００２６】
（第４実施形態）
図６は、本発明の集積回路の第４実施形態の構成を示す平面図である。
この第４実施形態は、図６に示すように、同一の基板１上に、ＣＰＵ１５やメモリ１６のような汎用性のある集積回路と、Ａ／Ｄ変換回路（ＡＤＣ）１７などのアナログ回路のようにレイアウトが固有の集積回路と、ゲートアレイ１８からなる集積回路とを備えたものである。
ＣＰＵ１５、メモリ１６、Ａ／Ｄ変換回路１７などの集積回路は、従来のようにリソグラフィ技術で構成するようにした。また、ゲートアレイ１８は、図１に示す第１実施形態または図４に示す第３実施形態で構成するようにした。
【００２７】
さらに、これらの各集積回路間の配線１９は、基板１上において、インクジェット技術を用いた導電性の材料を含むインクの塗布により行うようにした。すなわち、配線１９は、基板１上において、導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより形成するようにした。
このような構成からなる第４実施形態によれば、第１実施形態または第２実施形態の効果が実現できる上に、各集積回路間の配線を容易に行うことができる。
【００２８】
（第５実施形態）
図７は、本発明の集積回路の第５実施形態の構成を示す平面図である。
この第５実施形態は、図７に示すように、同一の基板１上に、所望の回路２０が集積回路化されている。そして、その基板１上の所望の位置に、その回路２０に必要な受動素子をいわゆるインクジェット技術を用いて形成するようにした。
受動素子の一例として、キャパシタ２１を図７に示す。このキャパシタ２１は、電極２２と電極２３からなり、その間に絶縁物２４が挟まれている。電極２２、２３の形成は、導電性の材料を含むインクを使用し、例えばそのインクの吐出と乾燥を交互に繰り返すことにより行うようにした。また、絶縁物２４の形成は、絶縁性のインクの吐出と乾燥を交互に繰り返すことに行うようにした。さらに、電極２２、２３と回路２０との配線は、導電性の材料を含むインクの吐出と乾燥を交互に繰り返すことに行うようにした。
【００２９】
このような構成からなる第５実施形態によれば、受動素子を外付けする必要がなくなり、受動素子の実装面積を削減することができる。
また、第５実施形態によれば、受動素子としてデカップリング・キャパシタを形成すれば、集積回路から最短で実装できるので、ノイズの低減効果が大きい。
さらに、第５実施形態によれば、チップの上面全体にキャパシタを形成することによりチップからの輻射ノイズをシールドすることが可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態の構成を示す平面図である。
【図２】第１実施形態のセル領域および配線領域の断面図である。
【図３】第１実施形態の入出力パッドの近傍の断面図である。
【図４】本発明の第２実施形態の構成を示す平面図である。
【図５】本発明の第３実施形態の構成を示す平面図である。
【図６】本発明の第４実施形態の構成を示す平面図である。
【図７】本発明の第５実施形態の構成を示す平面図である。
【図８】従来のゲートアレイの構成を示す平面図である。
【符号の説明】
【００３１】
１・・・基板、２、２ａ・・・セル、３、３ａ・・・セル領域、４，４ａ・・・配線領域、５・・・入出力パッド、６・・・入出力バッファ領域、８・・・配線パターン、９・・・導通部
【図１】
2006222194.tif 000003
【図２】
2006222194.tif 000004
【図３】
2006222194.tif 000005
【図４】
2006222194.tif 000006
【図５】
2006222194.tif 000007
【図６】
2006222194.tif 000008
【図７】
2006222194.tif 000009
【図８】
2006222194.tif 000010