(57)【要約】【課題】  半導体装置の小型化を可能にする。【解決手段】  基板２１上のエピタキシャル層２２に、ゲート電極３２と、ｎ-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ+型ドレイン領域４２からなるドレイン領域と、ｎ-型ソース領域３６およびｎ+型ソース領域４３からなるソース領域とを有するＬＤＭＯＳＦＥを形成するとともに、ｎ型ウエル２７上に複数のショットキ電極５２を形成してショットキ電極５２およびｎ型ウエル２７間にショットキ接合を形成することでショットキダイオード素子を形成している。複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続されている。複数のショットキ接合部の間および両側に設けられたｎ+型半導体領域４４は、プラグ６３およびカソード電極７３を介して互いに電気的に接続されている。【選択図】  図６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１主面に形成されたＭＩＳＦＥＴと、
前記半導体基板の前記第１主面に形成されたショットキダイオードと、
前記半導体基板の前記第１主面に形成された、前記ショットキダイオード以外の受動素子と、
前記半導体基板の前記第１主面とは反対の第２主面に形成され、前記ＭＩＳＦＥＴのソース領域に電気的に接続された裏面電極と、
を有し、前記ショットキダイオードのアノード電極またはカソード電極は前記受動素子に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ショットキダイオードのアノード電極とカソード電極とが前記半導体基板の前記第１主面側に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ショットキダイオードは、
前記半導体基板の前記第１主面に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、それぞれ前記第１半導体領域との間にショットキ接合を形成する複数のショットキ電極とからなり、
前記半導体装置はさらに、前記ショットキ電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、前記ショットキダイオードのアノード電極およびカソード電極を有し、
前記複数のショットキ電極は、前記アノード電極を介して互いに電気的に接続され、
前記複数のショットキ電極と前記第１半導体領域とにより形成される複数のショットキ接合の間に、前記カソード電極が電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記複数のショットキ電極と前記第１半導体領域とにより形成される前記複数のショットキ接合の間に前記第１半導体領域よりも不純物濃度が高い第１導電型の第２半導体領域を更に有し、
前記第２半導体領域に前記カソード電極が電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記アノード電極および前記カソード電極が櫛型形状を有していることを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置において、
前記アノード電極と前記カソード電極とが同層の配線により形成され、互いに交差していないことを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記ＭＩＳＦＥＴの前記ソース領域およびドレイン領域上に形成された第１金属シリサイド膜を更に有し、
前記複数のショットキ電極は、前記第１金属シリサイド膜と同種の金属シリサイドからなることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴはＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体装置は携帯電話に搭載され、
前記ショットキダイオードは、前記ＭＩＳＦＥＴにより形成される増幅回路の出力検出回路に用いられていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記半導体基板の前記第１主面から形成された溝と、
前記溝内に形成された打ち抜き層と、
を更に有し、
前記ＭＩＳＦＥＴの前記ソース領域は、前記打ち抜き層を介して前記裏面電極に電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記半導体基板の前記第１主面に形成された第１導電型の第１半導体領域と、
前記第１半導体領域に形成された前記第１半導体領域よりも不純物濃度が高い第１導電型の複数の第２半導体領域と、
前記複数の第２半導体領域の間の第１半導体領域上に形成され、それぞれ前記第１半導体領域との間にショットキ接合を形成する複数のショットキ電極と、
を更に有し、
前記複数のショットキ電極は、前記ショットキダイオードのアノード電極を介して互いに電気的に接続され、
前記複数の第２半導体領域は、前記ショットキダイオードのカソード電極を介して互いに電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記半導体基板の前記第１主面上に前記ＭＩＳＦＥＴおよび前記複数のショットキ電極を覆うように形成された層間絶縁膜と、
前記層間絶縁膜に形成され、底部で前記複数のショットキ電極を露出する複数の第１開口部と、
前記複数の第１開口部内を埋める複数の第１導体部と、
前記層間絶縁膜に形成され、底部で前記複数の第２半導体領域を露出する複数の第２開口部と、
前記複数の第２開口部内を埋める複数の第２導体部と、
を更に有し、
前記アノード電極および前記カソード電極は前記層間絶縁膜上に形成され、
前記複数のショットキ電極は、前記複数の第１導体部および前記アノード電極を介して互いに電気的に接続され、
前記複数の第２半導体領域は、前記複数の第２導体部および前記カソード電極を介して互いに電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
配線基板と、
前記配線基板の第１主面上に搭載され、その裏面に裏面電極を有する半導体チップと、
を有し、
前記半導体チップには、ＭＩＳＦＥＴとショットキダイオードとが形成され、
前記半導体チップの前記裏面電極は、前記ＭＩＳＦＥＴのソース領域に電気的に接続されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記ＭＩＳＦＥＴはＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
前記配線基板の前記第１主面上には、前記半導体チップに形成された前記ショットキダイオード以外のショットキダイオード素子が搭載されていないことを特徴とする半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、
前記半導体チップには、電力増幅回路と前記電力増幅回路の出力を検出する検出回路とが形成されており、
前記ＭＩＳＦＥＴは前記電力増幅回路に用いられ、前記ショットキダイオードは前記検出回路に用いられていることを特徴とする半導体装置。
【請求項１７】
請求項１３記載の半導体装置において、
前記半導体装置は携帯電話に搭載される電力増幅装置であることを特徴とする半導体装置。
【請求項１８】
半導体基板の第１主面に形成されたソース領域、ドレイン領域およびゲート電極からなるＭＩＳＦＥＴと前記半導体基板の前記第１主面に形成されたショットキダイオードとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記第１主面にＭＩＳＦＥＴを形成し、前記半導体基板の前記第１主面に第１導電型の第１半導体領域を形成し、前記第１半導体領域に前記第１半導体領域よりも不純物濃度が高い第１導電型の複数の第２半導体領域を形成する工程と、
（ｃ）前記複数の第２半導体領域の間の第１半導体領域上に、それぞれ前記第１半導体領域との間にショットキ接合を形成する複数のショットキ電極を形成する工程と、
（ｄ）前記半導体基板の前記第１主面上に前記ＭＩＳＦＥＴおよび前記複数のショットキ電極を覆うように層間絶縁膜を形成する工程と、
（ｅ）それぞれその底部で前記ショットキ電極を露出する複数の第１開口部と、それぞれその底部で前記第２半導体領域を露出する複数の第２開口部とを、前記層間絶縁膜に形成する工程と、
（ｆ）前記複数の第１開口部および前記複数の第２開口部を導体で埋め、前記層間絶縁膜上に配線を形成して、前記複数のショットキ電極を互いに電気的に接続し、前記複数の第２半導体領域を互いに電気的に接続する工程と、
（ｇ）前記半導体基板の前記第１主面とは反対の第２主面に、前記ＭＩＳＦＥＴの前記ソース領域に電気的に接続する裏面電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記複数のショットキ電極は金属シリサイドからなり、
前記（ｃ）工程では、前記ＭＩＳＦＥＴの前記ソース領域および前記ドレイン領域の表面にも前記複数のショットキ電極を構成する金属シリサイドと同種の金属シリサイド膜が形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＲＦ（Radio Frequency）パワーモジュール、ＲＦパワーモジュールに搭載される半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開２００３−１３３５５７号公報には、パワートランジスタおよびショットキバリアダイオード素子を有する半導体装置に関する技術が記載されている（特許文献１参照）。
【０００５】
特開平１１−１５４７４８号公報には、ショットキダイオードを有するトレンチゲート型ＭＯＳＦＥＴに関する技術が記載されている。
【特許文献１】特開２００３−１３３５５７号公報
【特許文献２】特開平１１−１５４７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
移動体通信装置のＲＦパワーモジュールの電力増幅回路に用いられる増幅素子として、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用されている。
【０００７】
これらの増幅素子のうち、ＬＤＭＯＳＦＥＴは、ドレイン側に低不純物濃度のオフセットドレイン領域を介して高不純物濃度のドレイン領域を設けることによって、高いドレイン耐圧を確保する構造を採用したものであるが、化合物半導体デバイスに比較して電力付加効率は低いものの、バイアス制御が容易で、かつ量産性も高いという利点がある。
【０００８】
移動体通信装置に用いられるＲＦパワーモジュールでは、ＲＦパワーモジュール全体の出力電力を検出する検出回路が内蔵されている。この出力電力を検出する方式として、ＭＯＳＦＥＴを使用した検出回路を用いたＭＯＳＦＥＴ検波方式が考えられる。図３３は、このＭＯＳＦＥＴ検波方式の検出回路を示す回路図である。図３３のＭＯＳＦＥＴ検波方式の検出回路２０９ＡをＲＦパワーモジュールに内蔵させることで、ＲＦパワーモジュールの電力増幅回路で増幅され出力される出力電力を、この検出回路２０９Ａによって検出することができる。しかしながら、図３３に示されるようなＭＯＳＦＥＴ検波方式の検出回路２０９Ａは、回路構成が複雑で規模が大きく、ＲＦパワーモジュールの小型化に不利である。また、ＭＯＳＦＥＴ検波方式の検出回路２０９Ａは、信号制御用に用いられているＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）で構成しているので、増幅回路と共にシリコン基板上にモノリシック化することも考えられるが、回路構成が複雑で規模が大きいため、半導体チップの比較的大きな面積を占有し、半導体チップ自体が大型化してしまう。
【０００９】
また、ＲＦパワーモジュールの出力電力を検出する他の方式として、ショットキバリアダイオード（Schottky Barrier Diode：ＳＢＤ、ショットキーバリアダイオード）を使用したＳＢＤ検波方式が考えられる。図２は、このＳＢＤ検波方式の検出回路を示す回路図である。図２に示されるようなＳＢＤ検波方式の検出回路１０９Ａ，１０９ＢをＲＦパワーモジュール１に内蔵させることで、ＲＦパワーモジュール１の電力増幅回路１０２Ａ，１０２Ｂで増幅され出力される出力電力を、この検出回路１０９Ａ，１０９Ｂによって高感度で検出することができる。図２に示されるようなＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂは、ショットキバリアダイオード素子１２１、容量素子１２２および抵抗素子１２３により構成されているが、ＳＢＤ検波方式の検出回路を構成するこれらの素子を、チップ部品（チップダイオード、チップコンデンサおよびチップ抵抗）により形成し、ＲＦパワーモジュールを構成する配線基板（モジュール基板）上に搭載したとすると、ＲＦパワーモジュールの平面寸法が大きくなり、ＲＦパワーモジュールが大型化してしまう。
【００１０】
また、上記特開２００３−１３３５５７号公報（特許文献１）では、ショットキダイオードとパワーＭＩＳＦＥＴとが並列に接続され、ショットキダイオードのカソード領域はパワーＭＩＳＦＥＴのドレイン領域に接続され、ショットキダイオードのアノード領域はパワーＭＩＳＦＥＴのソース領域に接続されている。しかしながら、上記ＳＢＤ検波方式の検出回路で用いられるショットキバリアダイオード素子は、ＭＩＳＦＥＴ素子に直接接続されているような構造ではなく、他の受動素子（例えば容量素子や抵抗素子）を介してＭＩＳＦＥＴ素子に電気的に接続される回路構成となっている。このため、上記特開２００３−１３３５５７号公報（特許文献１）のショットキダイオードをＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂのショットキダイオードに適用することはできない。
【００１１】
また、ＳＢＤ検波方式の検出回路の検出感度を向上させることも求められている。ＳＢＤ検波方式の検出回路の検出感度を向上させるためには、ショットキバリアダイオードの順方向電流を増大させることが有効であるが、順方向電流増大のためにショットキ接合の接合面積を単純に増大させるだけでは、半導体装置の大型化を招いてしまう。
【００１２】
本発明の目的は、半導体装置の小型化を可能にする技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、半導体基板の表面にＭＩＳＦＥＴとショットキダイオードとを形成し、半導体基板の裏面にＭＩＳＦＥＴのソース領域に電気的に接続された裏面電極を形成したものである。
【００１６】
また、本発明は、ＭＩＳＦＥＴとショットキダイオードとを形成し、その裏面にＭＩＳＦＥＴのソース領域に電気的に接続された裏面電極を形成した半導体チップを、配線基板上に搭載したものである。
【００１７】
また、本発明は、半導体基板の第１主面に形成されたＭＩＳＦＥＴとショットキダイオードとを有し、かつソース領域に電気的に接続される裏面電極を半導体基板の第１主面とは反対の第２主面に有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板の前記第１主面にＭＩＳＦＥＴを形成し、半導体基板の第１主面に第１導電型の第１半導体領域を形成し、第１半導体領域に第１半導体領域よりも不純物濃度が高い第１導電型の複数の第２半導体領域を形成する工程と、（ｃ）複数の第２半導体領域の間の第１半導体領域上に、それぞれ第１半導体領域との間にショットキ接合を形成する複数のショットキ電極を形成する工程と、（ｄ）半導体基板の第１主面上にＭＩＳＦＥＴおよび複数のショットキ電極を覆うように層間絶縁膜を形成する工程と、（ｅ）それぞれその底部で前記ショットキ電極を露出する複数の第１開口部と、それぞれその底部で前記第２半導体領域を露出する複数の第２開口部とを、層間絶縁膜に形成する工程と、（ｆ）複数の第１開口部および複数の第２開口部を導体で埋め、層間絶縁膜上に配線を形成して、複数のショットキ電極を互いに電気的に接続し、複数の第２半導体領域を互いに電気的に接続する工程とを有するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
半導体装置を小型化することができる。
【発明を実施するための最良の形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態１）
本実施の形態１は、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用されるＲＦ（Radio Frequency）パワーモジュールなどに搭載される半導体装置である。
【００２４】
図１は、本実施の形態１のＲＦパワーモジュール（高周波電力増幅装置、高周波電力増幅器、半導体装置）１の回路ブロック図を示している。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールの回路ブロック図（増幅回路）が示されている。
【００２５】
図１に示されるように、ＲＦパワーモジュール１の回路構成（増幅回路）は、３つの増幅段１０２Ａ１，１０２Ａ２，１０２Ａ３からなるＧＳＭ９００用の電力増幅回路１０２Ａと、３つの増幅段１０２Ｂ１，１０２Ｂ２，１０２Ｂ３からなるＤＣＳ１８００用の電力増幅回路１０２Ｂと、電力増幅回路１０２Ａの増幅段１０２Ａ１〜１０２Ａ３にバイアス電圧を印加するバイアス回路１０３Ａと、電力増幅回路１０２Ｂの増幅段１０２Ｂ１〜１０２Ｂ３にバイアス電圧を印加するバイアス回路１０３Ｂと、電力増幅回路１０２Ａの各増幅段１０２Ａ１〜１０２Ａ３の出力用のＬＤＭＯＳＦＥＴのドレイン端子に印加される電源電圧を生成する電源回路１０４Ａと、電力増幅回路１０２Ｂの各増幅段１０２Ｂ１〜１０２Ｂ３の出力用のＬＤＭＯＳＦＥＴのドレイン端子に印加される電源電圧を生成する電源回路１０４Ｂと、ＧＳＭ９００用の入力端子１０５ａおよびＧＳＭ９００用の電力増幅回路１０２Ａ（１段目の増幅段１０２Ａ１）間の整合回路１０６Ａと、ＧＳＭ９００用の出力端子１０７ａおよびＧＳＭ９００用の電力増幅回路１０２Ａ（３段目の増幅段１０２Ａ３）間の整合回路（出力整合回路）１０８Ａと、ＤＣＳ１８００用の入力端子１０５ｂおよびＤＣＳ１８００用の電力増幅回路１０２Ｂ（１段目の増幅段１０２Ｂ１）間の整合回路１０６Ｂと、ＤＣＳ１８００用の出力端子１０７ｂおよびＤＣＳ１８００用の電力増幅回路１０２Ｂ（３段目の増幅段１０２Ｂ３）間の整合回路（出力整合回路）１０８Ｂと、ＧＳＭ９００用の電力増幅回路１０２Ａからの出力（出力信号、出力電力）を検出するための検出回路（出力検出回路）１０９Ａと、ＤＣＳ１８００用の電力増幅回路１０２Ｂからの出力（出力信号、出力電力）を検出するための検出回路（出力検出回路）１０９Ｂとを有している。このうち、ＧＳＭ９００用の電力増幅回路１０２Ａ（増幅段１０２Ａ１〜１０２Ａ３）と、ＤＣＳ１８００用の電力増幅回路１０２Ｂ（１０２Ｂ１〜１０２Ｂ３）と、バイアス回路１０３Ａ，１０３Ｂと、検出回路１０９Ａ，１０９とは、１つの半導体チップ（半導体装置、半導体増幅素子チップ、高周波用電力増幅素子チップ）２内に形成されている。また、図示は省略するけれども、増幅段１０２Ａ１〜１０２Ａ３間および増幅段１０２Ｂ１〜１０２Ｂ３間に整合回路（段間整合回路）を設けることもできる。
【００２６】
ＲＦパワーモジュール１のＧＳＭ９００用の入力端子１０５ａに入力されたＲＦ入力信号は、整合回路１０６Ａを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路１０２Ａ、すなわち３つの増幅段１０２Ａ１〜１０２Ａ３で増幅されて半導体チップ２から出力され、整合回路１０８Ａを経てＧＳＭ９００用の出力端子１０７ａからＲＦ出力信号として出力される。また、ＲＦパワーモジュール１のＤＣＳ１８００用の入力端子１０５ｂに入力されたＲＦ入力信号は、整合回路１０６Ｂを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路１０２Ｂ、すなわち３つの増幅段１０２Ｂ１〜１０２Ｂ３で増幅されて半導体チップ２から出力され、整合回路１０８Ｂを経てＤＣＳ１８００用の出力端子１０７ｂからＲＦ出力信号として出力される。また、ＲＦパワーモジュール１のＧＳＭ９００用のバイアス制御信号入力端子１１０ａに入力されたバイアス制御信号は、バイアス回路１０３Ａに入力され、このバイアス制御信号に基づいて電力増幅回路１０２Ａの増幅段１０２Ａ１〜１０２Ａ３に印加するバイアス電圧が制御される。また、ＲＦパワーモジュール１のＤＣＳ１８００用のバイアス制御信号入力端子１１０ｂに入力されたバイアス制御信号は、バイアス回路１０３Ｂに入力され、このバイアス制御信号に基づいて電力増幅回路１０２Ｂの増幅段１０２Ｂ１〜１０２Ｂ３に印加するバイアス電圧が制御される。ＧＳＭ９００用の電力増幅回路１０２Ａからの出力（出力信号、出力電力）は、検出回路１０９Ａで検出され、検出回路１０９Ａで検出された検出信号（出力電力検出信号）は、ＲＦパワーモジュール１のＧＳＭ９００用の出力検出信号の出力端子１１１ａから出力される。ＤＣＳ１８００用の電力増幅回路１０２Ｂからの出力（出力信号、出力電力）は、検出回路１０９Ｂで検出され、検出回路１０９Ｂで検出された検出信号（出力電力検出信号）は、ＲＦパワーモジュール１のＤＣＳ１８００用の出力検出信号の出力端子１１１ｂから出力される。
【００２７】
上記電力増幅回路１０２Ａ，１０２Ｂのそれぞれは、上記３段の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３として、３個のｎチャネル型ＬＤＭＯＳＦＥＴを順次従属接続した回路構成を有している。すなわち、各増幅段１０２Ａ１，１０２Ａ２，１０２Ａ３，１０２Ｂ１，１０２Ｂ２，１０２Ｂ３がｎチャネル型ＬＤＭＯＳＦＥＴにより形成され、３個のｎチャネル型ＬＤＭＯＳＦＥＴが順次接続されて電力増幅回路１０２Ａが形成され、３個のｎチャネル型ＬＤＭＯＳＦＥＴが順次接続されて電力増幅回路１０２Ｂが形成される。
【００２８】
上記のように、携帯電話などに用いられるＲＦパワーモジュールでは、ＲＦパワーモジュール全体の出力電力を検出する検出回路が内蔵されている。この出力電力を検出する方式として、ＭＯＳＦＥＴを使用した検出回路を用いたＭＯＳＦＥＴ検波方式が考えられる。図３３は、このＭＯＳＦＥＴ検波方式の検出回路を示す回路図である。図３３のＭＯＳＦＥＴ検波方式の検出回路２０９ＡをＲＦパワーモジュールに内蔵させることで、ＲＦパワーモジュールの電力増幅回路で増幅され出力される出力電力を、この検出回路によって検出することができる。しかしながら、図３３に示されるようなＭＯＳＦＥＴ検波方式の検出回路２０９Ａは、回路構成が複雑で規模が大きく、ＲＦパワーモジュールの小型化に不利である。また、ＭＯＳＦＥＴ検波方式の検出回路２０９Ａは、信号制御用に用いられているＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）で構成しているので、増幅回路と共にシリコン基板上にモノリシック化することも考えられるが、回路構成が複雑で規模が大きいため、半導体チップの比較的大きな面積を占有し、半導体チップ自体が大型化してしまう。
【００２９】
ＲＦパワーモジュールの出力電力を検出する他の方式として、ショットキバリアダイオード（Schottky Barrier Diode：ＳＢＤ、ショットキーバリアダイオード）を使用したＳＢＤ検波方式が考えられる。図２は、このＳＢＤ検波方式の検出回路を示す回路図である。本実施の形態では、ＲＦパワーモジュール１の検出回路１０９Ａ，１０９Ｂは、図２に示されるようなＳＢＤ検波方式の検出回路を用いている。
【００３０】
図２に示されるようなＳＢＤ検波方式の検出回路１０９Ａ，１０９ＢをＲＦパワーモジュール１に内蔵させることで、ＲＦパワーモジュール１の電力増幅回路１０２Ａ，１０２Ｂで増幅され出力される出力電力を、この検出回路１０９Ａ，１０９Ｂによって高感度で検出することができる。また、マイクロ波帯などで動作させることから、ＰＮ接合ダイオードよりもターンオフ特性の良いショットキバリアダイオードを用いることが好ましい。
【００３１】
図２に示されるようなＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂは、ショットキバリアダイオード素子１２１、容量素子１２２および抵抗素子１２３により構成されている。もし、ＳＢＤ検波方式の検出回路を構成するこれらの素子を、チップ部品（チップダイオード、チップコンデンサおよびチップ抵抗）などにより形成し、ＲＦパワーモジュールを構成する配線基板（モジュール基板）上に搭載したとすると、ＲＦパワーモジュールの平面寸法が大きくなり、ＲＦパワーモジュールが大型化してしまう。
【００３２】
図３は、本発明者が検討した比較例のＲＦパワーモジュール２０１の構造を示す上面図（平面図）である。図３に示される比較例のＲＦパワーモジュール２０１は、配線基板２０３と、配線基板３上に搭載された半導体チップ２０２と、配線基板２０３上に搭載された受動部品（チップ部品）２０４とを有しており、半導体チップ２０２および受動部品２０４を含む配線基板２０３の上面は封止樹脂（図示せず）で封止されている。半導体チップ２の電極は、ボンディングワイヤ２０８を介して配線基板２０３の基板側端子２１２に電気的に接続されている。
【００３３】
図３の比較例のＲＦパワーモジュール２０１は、図１とほぼ同様の回路構成を有しているが、図３に示されるようなＳＢＤ検波方式の検出回路２０９Ｂが、検出回路２０９Ｂ用のチップＳＢＤ（チップショットキバリアダイオード）２０４ａを含む配線基板２０３上に実装された受動部品２０４（図３において検出回路２０９Ｂを示す点線で囲まれた領域に搭載された受動部品２０４）により形成されている。半導体チップ２０２には、電力増幅回路１０２Ａ，１０２Ｂは形成されているが、検出回路は形成されていない。このため、ＳＢＤ検波方式の検出回路２０９Ｂ用の受動部品２０４を搭載するための領域が配線基板２０３に必要となり、その分、ＲＦパワーモジュール２０１の平面寸法が大きくなり、ＲＦパワーモジュール２０１が大型化してしまう。また、図３の比較例のＲＦパワーモジュール２０１では、ＳＢＤ検波方式の検出回路２０９Ｂ用の受動部品２０４（チップＳＢＤ２０４ａ）は、電力増幅回路１０２Ａ，１０２Ｂが形成された半導体チップ２０２から離れており、ボンディングワイヤ２１６および配線基板２０３の配線によって電気的に接続されているので、ボンディングワイヤ２１６および配線基板２０３の配線の寄生抵抗や寄生インダクタンスの影響を受けることになり、ＳＢＤ検波方式の検出回路２０９Ｂの検出感度が低下する可能性がある。
【００３４】
それに対して、本実施の形態は、電力増幅回路（１０２Ａ，１０２Ｂ）とともに図２に示されるようなＳＢＤ検波方式の検出回路（検出回路１０９Ａ，１０９Ｂ）も同じ半導体チップ２内に形成（集積化）し、この半導体チップ２を配線基板（モジュール基板）３に搭載して、ＲＦパワーモジュール１を得るものである。
【００３５】
図４は、本実施の形態のＲＦパワーモジュール１の構造を示す上面図（平面図）であり、図５は本実施の形態のＲＦパワーモジュール１の概念的な断面図である。図４のＡ−Ａ線の断面が、図５にほぼ対応し、図４は封止樹脂５を透視した状態が示されている。また、図４は上記図３に対応する平面図である。
【００３６】
図４および図５に示される本実施の形態のＲＦパワーモジュール１は、配線基板（多層基板、多層配線基板、モジュール基板）３と、配線基板３上に搭載（実装）された半導体チップ（半導体素子、能動素子）２と、配線基板３上に搭載（実装）された受動部品（受動素子、チップ部品）４と、半導体チップ２および受動部品４を含む配線基板３の上面を覆う封止樹脂（封止樹脂部）５とを有している。半導体チップ２および受動部品４は、配線基板３の導体層（伝送線路）に電気的に接続されている。また、ＲＦパワーモジュール１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
【００３７】
配線基板３は、例えば、複数の絶縁層（誘電体層）１１と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板（多層配線基板）である。図５では、４つの絶縁層１１が積層されて配線基板３が形成されているが、積層される絶縁層１１の数はこれに限定されるものではなく種々変更可能である。配線基板３の絶縁層１１を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ2Ｏ3）などのようなセラミック材料を用いることができる。この場合、配線基板３はセラミック多層基板である。配線基板３の絶縁層１１の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
【００３８】
配線基板３の上面（表面、主面、第１の主面）３ａ上と下面（裏面、主面）３ｂ上と絶縁体層１１間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板３の最上層の導体層によって、配線基板３の上面３ａに導電体からなる基板側端子（端子、電極、伝送線路、配線パターン）１２ａが形成され、配線基板３の最下層の導体層によって、配線基板３の下面３ｂに導電体からなる外部接続端子（端子、電極、モジュール電極）１２ｂが形成されている。外部接続端子１２ｂは、例えば、図１における入力端子１０５ａ，１０５ｂ、出力端子１０７ａ，１０７ｂ、バイアス制御信号入力端子１１０ａ，１１０ｂおよび出力検出信号の出力端子１１１ａ，１１１ｂなどに対応するものである。配線基板３の内部、すなわち絶縁体層１１の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図５では簡略化のために図示を省略している。また、配線基板３の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板３の下面３ｂの基準電位供給用端子１２ｃなど）は、絶縁体層１１の配線形成面の大半の領域を覆うようなベタパターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
【００３９】
配線基板３を構成する各導体層（配線層）は、必要に応じて絶縁体層１１に形成されたビアホール（スルーホール）１３内の導体または導体膜を通じて電気的に接続されている。従って、配線基板３の上面３ａの基板側端子１２ａは、必要に応じて配線基板３の上面３ａおよび／または内部の配線層（絶縁体層１１間の配線層）やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂに電気的に接続されている。なお、ビアホール１３のうち、半導体チップ２の下方に設けられたビアホール１３ａは、半導体チップ２で生じた熱を配線基板３の下面３ｂ側に伝導させるためのサーマルビアとして機能することもできる。
【００４０】
半導体チップ２は、図１の回路ブロック図において半導体チップ２を示す点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップ２である。本実施の形態では、半導体チップ２内（または半導体チップ２の表層部分）に、図２に示されるようなＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂが、半導体集積回路の一部として形成されている。従って、半導体チップ２内（または表層部分）には、電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成するＬＤＭＯＳＦＥＴ素子と、電力増幅回路１０２Ａ，１０２Ｂの出力電力を検出するための検出回路１０９Ａ，１０９Ｂを構成するショットキバリアダイオード素子、容量（キャパシタ）素子および抵抗素子とを含む半導体集積回路が形成されている。すなわち、電力増幅回路１０２Ａ，１０２Ｂ用のＬＤＭＯＳＦＥＴ素子と、検出回路１０９Ａ，１０９Ｂ用のショットキバリアダイオード素子、容量素子および抵抗素子とが、同じ半導体チップ２内に形成されている。半導体チップ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。
【００４１】
配線基板３の半導体チップ２搭載領域には、キャビティと称する平面矩形状の窪み（凹部）１４が設けられており、半導体チップ２は配線基板３の窪み１４の底面の導体層１４ａに、例えば半田１５などの接合材（接着剤）によりフェイスアップでダイボンディングされている。半導体チップ２のダイボンディングには、半田１５の代わりに銀ペーストなどを用いることもできる。半導体チップ２の表面（上面）に形成された電極（ボンディングパッド）２ａは、ボンディングワイヤ８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続されている。また、半導体チップ２の裏面には裏面電極２ｂ（後述する裏面電極８９に対応）が形成されており、この半導体チップ２の裏面電極２ｂは、配線基板３の窪み１４の底面の導体層１４ａに半田１５などの接合材により接続（接合）され、更にビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの基準電位供給用端子１２ｃに電気的に接続されている。
【００４２】
受動部品４は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品４は、配線基板３の上面３ａの基板側端子１２ａに半田１７などの導電性の良い接合材（接着剤）により実装されている。半導体チップ２または受動部品４が電気的に接続された配線基板３の上面３ａの基板側端子１２ａは、配線基板２の内部の配線層やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂに電気的に接続されている。また、本実施の形態では、検出回路１０９Ａ，１０９Ｂ用のショットキバリアダイオード素子は半導体チップ２内に形成しているので、半導体チップ２内に形成されたショットキバリアダイオード以外のショットキバリアダイオード素子は、配線基板３の上面３ａ上には搭載されていない。
【００４３】
封止樹脂５は、半導体チップ２、受動部品４およびボンディングワイヤ８を覆うように配線基板３上に形成されている。封止樹脂５は、例えばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００４４】
本実施の形態では、上記のように、電力増幅回路１０２Ａ，１０２Ｂとともに、ショットキバリアダイオードを使用したＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂも半導体チップ２内（または表層部分）に形成している。すなわち、電力増幅回路１０２Ａ，１０２Ｂを構成するＬＤＭＯＳＦＥＴ素子と、検出回路１０９Ａ，１０９Ｂ用を構成するショットキバリアダイオード素子、キャパシタ素子および抵抗素子とを、半導体チップ２に形成される半導体集積回路の一部として形成している。このため、ＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂ用の部品を半導体チップ２外部の配線基板３上に搭載する必要がない。従って、ＲＦパワーモジュール１の平面寸法を小さくすることができ、ＲＦパワーモジュール１の小型化が可能になる。例えば、図３の比較例のＲＦパワーモジュール２０１に比較して、図４および図５の本実施の形態のＲＦパワーモジュール１の平面寸法を（検出回路２０９Ｂ用の配線基板領域に対応する分だけ）小さくすることができる。また、半導体チップ２に電力増幅回路１０２Ａ，１０２ＢとＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂとを集積化しているので、増幅素子であるＬＤＭＯＳＦＥＴのすぐ近くにＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂを配置することが可能となり、検出回路１０９Ａ，１０９Ｂがボンディングワイヤ８や配線基板３の配線の寄生抵抗や寄生インダクタンスの影響を受けにくく、ロスが少なく、外乱の影響を受けにくい構造とすることができる。
【００４５】
次に、本実施の形態の半導体装置（上記半導体チップ２に対応）の構造を図面を参照して説明する。図６は、本実施の形態の半導体装置（上記半導体チップ２に対応）の要部断面図である。
【００４６】
図６に示される本実施の形態の半導体装置は、上記電力増幅回路１０２Ａ，１０２Ｂや検出回路１０９Ａ，１０９Ｂが形成された半導体チップ２に対応しており、本実施の形態の半導体装置が形成される半導体基板２１は、例えば、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)が形成されるＬＤＭＯＳＦＥＴ形成領域２１Ａ、ショットキバリアダイオード素子が形成されるＳＢＤ形成領域２１Ｂ、容量（キャパシタ）素子が形成されるキャパシタ形成領域２１Ｃおよび抵抗素子が形成される抵抗素子形成領域２１Ｄを有している。ＬＤＭＯＳＦＥＴ形成領域２１Ａに形成されるＬＤＭＯＳＦＥＴは、上記電力増幅回路１０２Ａ，１０２Ｂ（の各増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成するＬＤＭＯＳＦＥＴに対応し、ＳＢＤ形成領域２１Ｂに形成されるショットキバリアダイオード素子は、上記検出回路１０９Ａ，１０９Ｂを構成するショットキバリアダイオード素子に対応し、キャパシタ形成領域２１Ｃに形成される容量素子は、上記検出回路１０９Ａ，１０９Ｂを構成する容量素子に対応し、抵抗素子形成領域２１Ｄに形成される抵抗素子は、上記検出回路１０９Ａ，１０９Ｂを構成する抵抗素子に対応する。
【００４７】
図６に示されるように、例えばｐ+型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている半導体基板（以下、単に基板という）２１の主面上には、例えば抵抗率（比抵抗）が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層２２が形成されている。エピタキシャル層２２の不純物濃度は基板２１の不純物濃度よりも低く、エピタキシャル層２２の抵抗率は基板２１の抵抗率よりも高い。エピタキシャル層２２の主面には、絶縁体からなる素子分離領域２５が形成され、各素子間を電気的に分離している。
【００４８】
ＬＤＭＯＳＦＥＴ形成領域２１Ａのエピタキシャル層２２の主面の一部には、ｐ型ウエル２６が形成されている。このｐ型ウエル２６は、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。ｐ型ウエル２６の表面には、酸化シリコンなどからなるゲート絶縁膜２８を介してＬＤＭＯＳＦＥＴのゲート電極３２が形成されている。ゲート電極３２は、例えばｎ型多結晶シリコン膜２９とタングステンシリサイド（ＷＳｉX）膜のような金属シリサイド膜３０との積層膜からなる。ゲート電極３２の下部のｐ型ウエル２６は、ＬＤＭＯＳＦＥＴのチャネルが形成される領域となる。ゲート電極３２の側壁には、酸化シリコンなどからなるサイドウォールスペーサ３８が形成されている。
【００４９】
ＬＤＭＯＳＦＥＴ形成領域２１Ａにおいて、エピタキシャル層２２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ-型オフセットドレイン領域（第１低濃度領域）３５と、このｎ-型オフセットドレイン領域３５に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域（第２低濃度領域）３９と、ｎ型オフセットドレイン領域３９に接し、チャネル形成領域からさらに離間して形成されたｎ+型ドレイン領域（高濃度オフセット領域）４２とからなる。これらｎ-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ+型ドレイン領域領域４２のうち、ゲート電極３２に最も近いｎ-型オフセットドレイン領域３５は不純物濃度が最も低く、ゲート電極３２から最も離間したｎ+型ドレイン領域４２は不純物濃度が最も高い。ｎ-型オフセットドレイン領域３５は、ゲート電極３２に対して自己整合で形成され、ｎ型オフセットドレイン領域３９は、ゲート電極３２の側壁のサイドウォールスペーサ３８に対して自己整合で形成されている。
【００５０】
このように、ＬＤＭＯＳＦＥＴ形成領域２１Ａに形成されるＬＤＭＯＳＦＥＴは、ゲート電極３２とｎ+型ドレイン領域４２との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極３２に最も近いｎ-型オフセットドレイン領域３５の不純物濃度を相対的に低く、ゲート電極３２から離間したｎ型オフセットドレイン領域３９の不純物濃度を相対的に高くしている。この構造により、ゲート電極３２とドレインとの間に空乏層が広がるようになる結果、ゲート電極３２とその近傍のｎ-型オフセットドレイン領域３５との間に形成される帰還容量（Ｃgd）は小さくなる。また、ｎ型オフセットドレイン領域３９の不純物濃度が高いことから、ＬＤＭＯＳのオン抵抗（Ｒon）も小さくなる。ｎ型オフセットドレイン領域３９は、ゲート電極３２から離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、電力増幅回路の電力付加効率を向上させることができる。
【００５１】
一方、ＬＤＭＯＳＦＥＴ形成領域２１Ａに形成されるＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ-型ソース領域（低濃度領域）３６と、このｎ-型ソース領域３６に接し、チャネル形成領域から離間して形成されたｎ+型ソース領域（高濃度領域）４３とからなる。チャネル形成領域に接するｎ-型ソース領域３６は、チャネル形成領域から離間したｎ+型ソース領域４３に較べて不純物濃度が低く、かつ浅く形成されている。また、ｎ-型ソース領域３６の下部には、ソースからチャネル形成領域への不純物の広がりを抑制し、さらに短チャネル効果を抑制するためのｐ型ハロー領域３７が形成されている。ｎ-型ソース領域３６は、ゲート電極３２に対して自己整合で形成され、ｎ+型ソース領域４３は、ゲート電極３２の側壁のサイドウォールスペーサ３８に対して自己整合で形成されている。
【００５２】
ＬＤＭＯＳＦＥＴ形成領域２１Ａにおいて、ｎ+型ソース領域４３の端部（ｎ-型ソース領域３６と接する側と反対側の端部）には、ｎ+型ソース領域４３と隣り合うようにｐ型打抜き層２４が形成されている。このｐ型打抜き層２４の表面近傍には、ｐ型打抜き層２４の表面を低抵抗化するためのｐ+型半導体領域４６が形成されている。ｐ型打抜き層２４は、ＬＤＭＯＳＦＥＴのソースと基板２１とを接続するための導電層であり、エピタキシャル層２２に形成した溝２３の内部に埋め込んだｐ型多結晶シリコン膜により形成されている。溝２３はエピタキシャル層２２を貫通しており、ｐ型打抜き層２４の底部は基板２１に到達している。またｐ型打抜き層２４は、溝２３の内部に埋め込んだｐ型多結晶シリコン膜のかわりに高濃度かつ高エネルギーのｐ形不純物のイオン注入により形成してもよい。
【００５３】
ＳＢＤ形成領域２１Ｂのエピタキシャル層２２には、ｎ型ウエル２７が形成されている。ｎ型ウエル２７には、ｎ型ウエル２７よりも不純物濃度が高いｎ+型半導体領域（ｎ+型不純物拡散層、ｎ+型カソード領域）４４が複数形成されている。複数のｎ+型半導体領域４４の間のｎ型ウエル２７上に、例えばタングステン（Ｗ）などの金属材料からなる複数のショットキ電極（金属電極、アノード領域、アノード電極）５２が形成されている。すなわち、隣り合うｎ+型半導体領域のｎ型ウエル２７上に、ショットキ電極５２が形成されている。各ショットキ電極５２とｎ型ウエル２７との間には、ショットキ接合が形成されている。すなわち、ショットキ電極５２がアノード領域となり、ｎ型ウエル２７がカソード領域となる。ｎ型ウエル２７の不純物濃度は、ショットキ電極５２との間にショットキ接合を形成できるような不純物濃度に調整されている。また、ショットキ電極５２とｎ型ウエル２７とが接触した領域（ショットキ接合部またはショットキ接合面）は、リーク防止用のｐ+型ガードリング層（ｐ+型半導体領域）４７によって囲まれており、ｐ+型ガードリング層４７の内側のｎ型ウエル２７とショットキ電極５２の下面とが接触してその間にショットキ接合が形成される。ショットキ電極５２の下面の端部領域はｐ+型ガードリング層４７とオーバーラップして接触している。
【００５４】
抵抗素子形成領域２１Ｄの素子分離領域２５の上部には、不純物を導入したシリコン膜、例えばｎ型多結晶シリコン膜（リン（Ｐ）などのｎ型の不純物をドープ（導入）した多結晶シリコン膜）からなる抵抗素子３３が形成されている。
【００５５】
エピタキシャル層２２上には、ゲート電極３２、ショットキ電極５２および抵抗素子３３を覆うように、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜とからなる絶縁膜（層間絶縁膜）６１が形成されている。絶縁膜６１にはコンタクトホール（開口部）６２が形成されており、コンタクトホール６２内にはタングステン（Ｗ）膜を主体とする導電膜からなるプラグ（導体部）６３が形成されている。プラグ６３は、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ+型ドレイン領域４２、ｎ+型ソース領域４３、ｐ型打抜き層２４（ｐ+型半導体領域４６）、ＳＢＤ形成領域２１Ｂの複数のｎ+型半導体領域４４、複数のショットキ電極５２、および抵抗素子形成領域２１Ｄの抵抗素子３３の両端部の上部に形成され、それらに電気的に接続されている。
【００５６】
プラグ６３が埋め込まれた絶縁膜６１上には、酸化シリコン膜などからなる絶縁膜６４が形成されている。絶縁膜６４には配線溝（開口部、配線開口部）６５が形成されており、配線溝６５内にはタングステン（Ｗ）膜などを主体とする導電膜からなる配線（第１層配線）６６が形成されている。配線６６はプラグ６３と電気的に接続されている。
【００５７】
配線６６のうちのソース電極７１は、プラグ６３を介してＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域４３）に電気的に接続されるとともに、プラグ６３を介してｐ型打抜き層２４（ｐ+型半導体領域４６）に電気的に接続され、ｐ型打抜き層２４を介して更に基板２１（および後述の裏面電極８９）に電気的に接続されている。従って、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域４３）は、プラグ６３、ソース電極７１およびプラグ６３を介して、ｐ型打抜き層２４（ｐ+型半導体領域４６）に電気的に接続され、更にｐ型打抜き層２４を介して基板２１（および後述の裏面電極８９）に電気的に接続される。また、配線６６のうちのドレイン電極７２は、プラグ６３を介してＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域４２）に電気的に接続されている。また、配線６６のうちのカソード電極７３は、プラグ６３を介してＳＢＤ形成領域２１Ｂの複数のｎ+型半導体領域４４に電気的に接続されている。また、配線６６のうちのアノード電極７４は、プラグ６３を介してＳＢＤ形成領域２１Ｂの複数のショットキ電極５２に電気的に接続されている。また、配線６６のうちのキャパシタ形成領域２１Ｃに形成された下部電極７５は、ＭＩＭ(Metal Insulator Metal)型の容量素子（ＭＩＭキャパシタ）８７の下部電極となる。
【００５８】
複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続され、複数のｎ+型半導体領域４４はプラグ６３およびカソード電極７３によって互いに電気的に接続されており、それによって複数のショットキ電極５２とｎ型ウエル２７との間に形成された複数のショットキ接合部は並列に接続されて、ショットキダイオード素子がＳＢＤ形成領域２１Ｂに形成されている。ショットキバリアダイオード素子は、Ｓｉからなるｎ型ウエル２７と金属電極であるショットキ電極５２との仕事関数の差によってダイオード特性（整流特性）を得ることができる。本実施の形態では、複数のショットキ電極５２により形成された複数のショットキ接合部を並列に接続してショットキダイオード素子を形成し、隣り合うショットキ接合部間のｎ+型半導体領域４４にプラグ６３を介してカソード電極７３を電気的に接続することで、寄生抵抗を増大させることなくショットキ接合のトータル面積を増大させることができる。
【００５９】
また、ＳＢＤ形成領域２１Ｂに形成されたショットキダイオード素子は、ＬＤＭＯＳＦＥＴ形成領域２１ＡのＬＤＭＯＳＦＥＴ素子に直接接続されているような構造ではなく、基板２１（のＬＤＭＯＳＦＥＴ素子やショットキダイオード素子を形成する側の主面）に形成される他の受動素子（ショットキダイオード以外の受動素子、例えば容量素子８７や抵抗素子３３）を介してＬＤＭＯＳＦＥＴ形成領域２１ＡのＬＤＭＯＳＦＥＴ素子に電気的に接続されている。このため、ショットキダイオード素子のアノード電極７４またはカソード電極７３は、基板２１（のＬＤＭＯＳＦＥＴ素子やショットキダイオード素子を形成する側の主面）に形成された他の受動素子（ショットキダイオード以外の受動素子、例えば容量素子８７や抵抗素子３３）に電気的に接続されている。
【００６０】
配線６６が埋め込まれた絶縁膜６４上には、酸化シリコン膜などからなる絶縁膜８１が形成されている。キャパシタ形成領域２１Ｃの絶縁膜８１には開口部８２が形成されており、開口部８２から露出する下部電極７５上にはＭＩＭ型の容量素子８７の容量絶縁膜として機能する絶縁膜８３が形成されている。また、絶縁膜６４には、その底部で配線６６を露出する開口部８４も形成されている。
【００６１】
配線６６には、絶縁膜８１上に形成された第２層配線としての配線８５が、開口部８４を介して接続されている。配線８５は、例えばアルミニウム（Ａｌ）合金膜を主体とする導電膜で構成されている。キャパシタ形成領域２１Ｃでは、下部電極７５上に絶縁膜８３を介して形成された上部電極８６により、ＭＩＭ型の容量素子８７が形成されている。
【００６２】
絶縁膜８１上には、配線８５を覆うように、酸化シリコン膜と窒化シリコン膜の積層膜などからなる表面保護膜８８が形成されている。また、基板２１の裏面（エピタキシャル層２２を形成した側とは逆側の主面）には、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、Ｎｉ膜および金（Ａｕ）膜の積層膜などからなる裏面電極（裏面ソース電極）８９が形成されている。裏面電極８９は、ｐ型打抜き層２４、プラグ６３およびソース電極７１を通じて、ＬＤＭＯＳＦＥＴのソース領域に電気的に接続されている。この裏面電極８９が、半導体チップ２の上記裏面電極２ｂに対応する。
【００６３】
次に、本実施の形態の半導体装置（上記半導体チップ２に対応）の製造工程を図面を参照して説明する。図７〜図１４は、本実施の形態の半導体装置（上記半導体チップ２に対応）の製造工程中の要部断面図であり、上記図６に対応する断面が示されている。
【００６４】
まず、図７に示されるように、ｐ型単結晶シリコンからなる基板２１を準備し、この基板２１の主面上に周知のエピタキシャル成長法を用いてｐ型単結晶シリコンからなるエピタキシャル層２２を形成する。
【００６５】
次に、ＬＤＭＯＳＦＥＴ形成領域２１Ａにおいて、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層２２の一部（打抜き層形成領域）をエッチングし、基板２１に達する溝２３を形成する。それから、溝２３の内部を含む基板２１上にＣＶＤ（Chemical Vapor Deposition）法などを用いてｐ型多結晶シリコン膜を溝２３内を埋めるように堆積した後、溝２３の外部のｐ型多結晶シリコン膜をエッチバック法などで除去することにより、溝２３の内部にｐ型多結晶シリコン膜からなるｐ型打抜き層２４を形成する。ｐ型打抜き層２４は、エピタキシャル層２２を貫通し、ｐ型打抜き層２４の底部は基板２１に到達している。このように、不純物をドープしたｐ型多結晶シリコン膜を溝２３の内部に埋め込むことにより、寄生抵抗の小さいｐ型打抜き層２４を形成することができる。なお、多結晶シリコン膜に代えて溝２３の内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい打抜き層を形成することもできる。また、寄生抵抗の小さい打ち抜き層が不要である場合には、高濃度かつ高エネルギーのｐ型不純物のイオン注入によりｐ型打抜き層２４を形成してもよい。
【００６６】
次に、エピタキシャル層２２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより絶縁体からなる素子分離領域２５を形成する。
【００６７】
次に、図８に示されるように、フォトレジストパターン（図示せず）をマスクにしてエピタキシャル層２２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル２６を形成する。ｐ型ウエル２６は、ＬＤＭＯＳＦＥＴ形成領域２１Ａの一部に形成され、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。
【００６８】
次に、フォトレジストパターン（図示せず）をマスクにしてＳＢＤ形成領域２１Ｂのエピタキシャル層２２にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ型ウエル２７を形成する。
【００６９】
次に、エピタキシャル層２２の表面をフッ酸などで洗浄した後、基板２１を例えば８００℃程度で熱処理（熱酸化処理）することなどによって、エピタキシャル層２２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜形成用の絶縁膜２８ａを形成する。絶縁膜２８ａは、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。この場合は、絶縁膜２８ａの界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜で絶縁膜２８ａを構成してもよい。
【００７０】
次に、ＬＤＭＯＳＦＥＴ形成領域２１Ａの絶縁膜２８ａの上部にゲート電極３２を形成する。ゲート電極３２を形成するには、例えば、エピタキシャル層２２の主面上（すなわち絶縁膜２８ａ上）にＣＶＤ法などによりｎ型多結晶シリコン膜（リン（Ｐ）などのｎ型の不純物をドープ（導入）した多結晶シリコン膜）２９を堆積し、それからｎ型多結晶シリコン膜２９上にＣＶＤ法などによりタングステンシリサイド（ＷＳｉX）膜のような金属シリサイド膜３０を堆積し、さらに金属シリサイド膜３０上にＣＶＤ法などにより酸化シリコン膜などからなる絶縁膜（キャップ絶縁膜）３１を堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜３１、金属シリサイド膜３０およびｎ型多結晶シリコン膜２９をパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜２９およびその上の金属シリサイド膜３０からなるゲート電極３２が、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｐ型ウエル２６の表面に絶縁膜２８ａを介して形成される。ゲート電極３２の下の絶縁膜２８ａが、ＬＤＭＯＳＦＥＴのゲート絶縁膜２８となる。
【００７１】
次に、抵抗素子形成領域２１Ｄの素子分離領域２５の上部に、不純物を導入したシリコン膜、例えばｎ型多結晶シリコン膜（リン（Ｐ）などのｎ型の不純物をドープ（導入）した多結晶シリコン膜）３３ａからなる抵抗素子３３を形成する。例えば、エピタキシャル層２２の主面上にＣＶＤ法などによりｎ型多結晶シリコン膜３３ａを堆積し、それからｎ型多結晶シリコン膜３３ａ上にＣＶＤ法などにより酸化シリコン膜などからなる絶縁膜（キャップ絶縁膜）３４を堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜３４およびｎ型多結晶シリコン膜３３ａをパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜３３ａからなる抵抗素子３３が抵抗素子形成領域２１Ｄに形成される。ｐ型多結晶シリコン膜により抵抗素子３３を形成することもできる。抵抗素子３３を構成するシリコン膜の不純物濃度は、抵抗素子３３に要求される抵抗率などを勘案して選択することができる。また、抵抗素子３３を形成してから、絶縁膜２８ａやゲート電極３２を形成することもできる。
【００７２】
次に、図９に示されるように、フォトレジストパターン（図示せず）をマスクにしてＬＤＭＯＳＦＥＴ形成領域２１Ａのエピタキシャル層２２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、ｎ-型オフセットドレイン領域３５を形成する。ｎ-型オフセットドレイン領域３５は、その端部がチャネル形成領域と接するように、ゲート電極３２の側壁下部で終端する。ｎ-型オフセットドレイン領域３５の不純物濃度を低くすることにより、ゲート電極３２とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃｇｄ）が低減される。
【００７３】
次に、フォトレジストパターン（図示せず）をマスクにしてＬＤＭＯＳＦＥＴ形成領域２１Ａのｐ型ウエル２６の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ-型ソース領域３６を形成する。ｎ-型ソース領域３６は、その端部がチャネル形成領域と接するように、ゲート電極３２の側壁下部で終端する。ｎ-型ソース領域３６を比較的浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
【００７４】
次に、上記ｎ-型ソース領域３６形成のためのイオン注入に引き続いて、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｐ型ウエル２６の表面にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、ｎ-型ソース領域３６の下部にｐ型ハロー領域３７を形成する。このとき、基板２１の主面に対して斜め方向から不純物をイオン注入する斜めイオン注入法を用いる。ｐ型ハロー領域３７は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００７５】
次に、ゲート電極３２の側壁に酸化シリコン（絶縁膜）などからなるサイドウォールスペーサ（側壁絶縁膜、側壁スペーサ）３８を形成する。サイドウォールスペーサ３８は、例えば、基板２１上にＣＶＤ法などで酸化シリコン膜（絶縁膜）を堆積した後、この酸化シリコン膜（絶縁膜）を異方性エッチングして形成することができる。このゲート電極３２の側壁へのサイドウォールスペーサ３８形成工程で、抵抗素子形成領域２１Ｄの抵抗素子３３の側壁上にも、サイドウォールスペーサ３８と同様のサイドウォールスペーサ（側壁絶縁膜、側壁スペーサ）３８ａが形成される。
【００７６】
次に、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ-型オフセットドレイン領域３５の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、ｎ-型オフセットドレイン領域３５の一部には、ゲート電極３２のドレイン側の側壁に形成されたサイドウォールスペーサ３８に対して自己整合的にｎ型オフセットドレイン領域３９が形成される。ｎ-型オフセットドレイン領域３５形成のためのイオン注入工程と、ｎ型オフセットドレイン領域３９形成のためのイオン注入工程とで、イオン注入の加速エネルギーを同じにすることで、ｎ型オフセットドレイン領域３９の接合深さは、ｎ-型オフセットドレイン領域３５の接合深さとほぼ同じになる。また、ｎ型オフセットドレイン領域３９に注入された不純物は、ｎ-型オフセットドレイン領域３５に注入された不純物と同じ導電型（ここではｎ型）の不純物なので、ｎ型オフセットドレイン領域３９の不純物濃度は、ｎ-型オフセットドレイン領域３５の不純物濃度よりも高くなる。また、ｎ-型オフセットドレイン領域３５は、ゲート電極３２に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域３９は、ゲート電極３２の側壁のサイドウォールスペーサ３８に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域３９は、ゲート長方向に沿ったサイドウォールスペーサ３８の膜厚に相当する分、ゲート電極３２から離間して形成される。
【００７７】
次に、図１０に示されるように、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９の一部とソース形成領域のｐ型ウエル２６とＳＢＤ形成領域２１Ｂのｎ型ウエル２７の一部のそれぞれの上部に開口を有するフォトレジストパターン（図示せず）をマスクとして、ｎ型オフセットドレイン領域３９とｐ型ウエル２６とｎ型ウエル２７とのそれぞれの一部にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。これにより、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９の一部には、ｎ型オフセットドレイン領域３９よりも不純物濃度が高く、かつｎ型オフセットドレイン領域３９よりもさらにチャネル形成領域から離間したｎ+型ドレイン領域４２が形成され、また、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｐ型ウエル２６には、ｎ-型ソース領域３６よりも不純物濃度が高く、かつｎ-型ソース領域３６よりも底部の位置（接合深さ）が深いｎ+型ソース領域４３が形成され、また、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７には、ｎ型ウエル２７よりも不純物濃度が高い複数のｎ+型半導体領域（ｎ+型不純物拡散層、ｎ+型カソード領域）４４が形成される。ｎ+型半導体領域４４は、ここからショットキバリアダイオードのカソード電極を取り出す（接続する）ために形成されている。また、ｎ+型ソース領域４３は、ゲート電極３２の側壁のサイドウォールスペーサ３８に対して自己整合的に形成され、ｎ-型ソース領域３６に接して形成される。このため、ｎ+型ソース領域４３は、ゲート長方向に沿ったサイドウォールスペーサ３８の膜厚に相当する分、チャネル形成領域から離間して形成される。
【００７８】
ここまでの工程により、図１０に示されるように、ｎ-型オフセットドレイン領域３５とｎ型オフセットドレイン領域３９とｎ+型ドレイン領域４２とからなるドレイン（ドレイン領域）、ｎ-型ソース領域３６とｎ+型ソース領域４３とからなるソース（ソース領域）、およびゲート電極３２を有するＬＤＭＯＳＦＥＴのようなＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）がＬＤＭＯＳＦＥＴ形成領域２１Ａ（のエピタキシャル層２の主面）に形成される。なお、本実施の形態でＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００７９】
次に、図１１に示されるように、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｐ型打抜き層２４の上部とＳＢＤ形成領域２１Ｂのｎ型ウエル２７の一部上に開口を有するフォトレジストパターン（図示せず）をマスクにして、ｐ型打抜き層２４の表面とＳＢＤ形成領域２１Ｂのｎ型ウエル２７の一部とにフッ化ホウ素（ＢＦ2）などのｐ型の不純物をイオン注入する。これにより、ｐ型打抜き層２４の上部領域にｐ+型半導体領域４６を形成し、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７にｐ+型ガードリング層（ｐ+型半導体領域）４７を形成する。ｐ型打抜き層２４の上部領域にｐ+型半導体領域４６を形成することで、ｐ型打抜き層２４の表面を低抵抗化することができる。また、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７に形成されたｐ+型ガードリング層４７は、ショットキバリアダイオードのショットキ接合の形成予定領域の周囲を囲むように形成され、ショットキバリアダイオードのガードリングとして機能し、リーク防止機能を有することができる。
【００８０】
次に、図１２に示されるように、エッチングなどによりＳＢＤ形成領域２１Ｂのｎ型ウエル２７のショットキ接合形成予定領域上の絶縁膜（例えば絶縁膜２８ａなど）を除去してその表面（ショットキ接合形成予定領域のｎ型ウエル２７の表面）を露出させた後、エピタキシャル層２２上に例えばタングステン（Ｗ）などからなる金属膜を形成し、この金属膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニング（ドライエッチング）することにより、パターニングされた金属膜からなる複数のショットキ電極（金属電極、アノード電極）５２をＳＢＤ形成領域２１Ｂに形成する。エッチングによりＳＢＤ形成領域２１Ｂのｎ型ウエル２７のショットキ接合形成予定領域上の絶縁膜（例えば絶縁膜２８ａなど）を除去する際には、ショットキ接合形成予定領域の上部に開口部を有するエッチングマスク層（例えばフォトレジストパターン、図示せず）を用いてエッチングを行うことで、ショットキ接合形成予定領域以外の領域では絶縁膜（例えば絶縁膜２８ａなど）を除去せずに残存させ、その後エッチングマスク層を除去してからショットキ電極５２形成用の金属膜を形成すればより好ましい。ショットキ電極５２を構成する金属材料としては、例えばタングステン（Ｗ）またはチタン（Ｔｉ）などを用いることができる。上記のようにショットキ接合形成予定領域のｎ型ウエル２７の表面を露出させてからショットキ電極５２形成用の金属膜を形成しているので、ショットキ接合形成予定領域のｎ型ウエル２７と金属材料からなるショットキ電極５２とは接触している。これにより、ショットキ接合形成予定領域において、ショットキ電極５２とｎ型ウエル２７との間にショットキ接合（ショットキー接合）が形成され、ショットキダイオードがＳＢＤ形成領域２１Ｂに形成されることになる。また、ショットキ電極５２とｎ型ウエル２７とが接触した領域（ショットキ接合部またはショットキ接合面）は、ｐ+型ガードリング層４７によって囲まれており、ｐ+型ガードリング層４７の内側のｎ型ウエル２７とショットキ電極５２とが接触してその間にショットキ接合が形成される。
【００８１】
次に、図１３に示されるように、基板２１上に絶縁膜（層間絶縁膜）６１を例えばＣＶＤ法などを用いて形成する。絶縁膜６１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）処理して絶縁膜６１の表面を平坦化する。絶縁膜６１は、例えば相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜とからなり、下層側の窒化シリコン膜は、後述するコンタクトホール６２形成時のエッチングストッパ膜として機能することができる。また、絶縁膜６１として、酸化シリコン膜などの単体膜を用いることもできる。
【００８２】
次に、フォトレジストパターン（図示せず）をエッチングマスクにして絶縁膜６１をドライエッチングすることにより、ＬＤＭＯＳＦＥＴ形成領域２１ＡのＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域４２）、ソース（ｎ+型ソース領域４３）およびｐ型打抜き層２４（ｐ+型半導体領域４６）、ＳＢＤ形成領域２１Ｂの複数のｎ+型半導体領域４４および複数のショットキ電極５２、抵抗素子形成領域２１Ｄの抵抗素子３３の両端部のそれぞれの上部にコンタクトホール（開口部）６２を形成する。
【００８３】
次に、コンタクトホール６２の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部、コンタクト層）６３を埋め込む。プラグ６３は導電体からなる。例えば、コンタクトホール６２の内部（底部および側壁上）を含む絶縁膜６１上にバリア膜（例えば窒化チタン膜など）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール６２を埋めるように形成し、絶縁膜６１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ６３を形成することができる。コンタクトホール６２に埋め込まれたプラグ６３は、コンタクトホール６２の底部でＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ+型ドレイン領域４２、ｎ+型ソース領域４３、ｐ型打抜き層２４（ｐ+型半導体領域４６）、ＳＢＤ形成領域２１Ｂのｎ+型半導体領域４４、ショットキ電極５２、または抵抗素子形成領域２１Ｄの抵抗素子３３に電気的に接続される。
【００８４】
次に、プラグ６３が埋め込まれた絶縁膜６１上に例えば酸化シリコン膜などからなる絶縁膜６４をＣＶＤ法などにより形成する。それから、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜６４をドライエッチングすることにより、絶縁膜６４に配線溝（開口部、配線開口部）６５を形成する。このとき、配線溝６５の底部では、プラグ６３の上面が露出される。
【００８５】
次に、配線溝６５内に配線（第１層配線）６６を形成する。例えば、配線溝６５の底部および側壁上を含む絶縁膜６４上にバリア膜（例えば窒化チタン膜）をスパッタリング法などにより形成し、タングステン膜をＣＶＤ法などによってバリア膜上に配線溝６５を埋めるように形成し、ＣＭＰ法またはエッチバック法などによって絶縁膜６４上の不要なタングステン膜およびバリア膜を除去し、配線溝６５内にバリア膜およびタングステン膜を残すことにより、配線（第１層配線）６６を配線溝６５内に形成する。この配線６６により、ソース電極７１、ドレイン電極７２、カソード電極７３、アノード電極７４および下部電極７５が形成される。
【００８６】
また、配線（第１層配線）６６は、Ｗなどの金属のスパッタリング後にフォトリソグラフィ法およびドライエッチング法を用いてパターニングし、形成してもよい。ただしこの場合、酸化シリコン膜などからなる絶縁膜６４は形成せず、後述する絶縁膜８１がこの絶縁膜６４の機能を兼ねる。
【００８７】
形成された配線６６のうち、ソース電極７１は、プラグ６３を介してＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域４３）に電気的に接続されるとともに、プラグ６３を介してｐ型打抜き層２４（ｐ+型半導体領域４６）に電気的に接続され、ｐ型打抜き層２４を介して更に基板２１（および後で形成する裏面電極８９）に電気的に接続される。従って、ＬＤＭＯＳＦＥＴのソース（ｎ+型ソース領域４３）は、プラグ６３、ソース電極７１およびプラグ６３を介して、ｐ型打抜き層２４（ｐ+型半導体領域４６）に電気的に接続され、更にｐ型打抜き層２４を介して基板２１（および後で形成する裏面電極８９）に電気的に接続される。また、形成された配線６６のうち、ドレイン電極７２は、プラグ６３を介してＬＤＭＯＳＦＥＴのドレイン（ｎ+型ドレイン領域４２）に電気的に接続される。また、形成された配線６６のうち、カソード電極７３は、プラグ６３を介して複数のｎ+型半導体領域４４に電気的に接続される。また、形成された配線６６のうち、アノード電極７４は、プラグ６３を介して複数のショットキ電極５２に電気的に接続される。また、配線６６のうち、キャパシタ形成領域２１Ｃに形成された下部電極７５は、キャパシタ（容量素子）の下部電極となる。
【００８８】
次に、図１４に示されるように、配線６６が埋め込まれた絶縁膜６４上に、例えば酸化シリコン膜などからなる絶縁膜８１をＣＶＤ法などにより形成する。それから、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜８１をドライエッチングすることにより、キャパシタ形成領域２１Ｃの絶縁膜８１に開口部８２を形成する。開口部８２の底部では下部電極７５が露出する。
【００８９】
次に、開口部８２の底部および側壁上を含む絶縁膜８１上に、キャパシタの容量絶縁膜としての絶縁膜８３（例えば窒化シリコン膜または炭化シリコン膜など）を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの絶縁膜８３をパターニングする。パターニングされた絶縁膜８３が開口部８２の底部の下部電極７５上に残存し、キャパシタの容量絶縁膜となる。それから、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜８１をドライエッチングすることにより、開口部（スルーホール）８４を形成する。開口部８４の底部では配線６６が露出する。
【００９０】
次に、絶縁膜８１上に、開口部８２，８４内を埋めるように、例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜により配線（第２層配線）８５を形成する。配線８５は開口部８４の底部で配線６６に電気的に接続される。キャパシタ形成領域２１Ｃでは、下部電極７５上に絶縁膜８３を介して形成された配線８５により、キャパシタの上部電極８６が形成される。従って、キャパシタ形成領域２１Ｃに、下部電極７５、容量絶縁膜としての絶縁膜８３および上部電極８６により、ＭＩＭ(Metal Insulator Metal)型の容量素子（ＭＩＭキャパシタ）８７が形成される。それから、配線８５を覆うように絶縁膜８１上に酸化シリコン膜と窒化シリコン膜の積層膜などからなる表面保護膜８８を形成する。
【００９１】
その後、表面保護膜８８の一部を選択的に除去して配線８５の一部（図示しないパッド部）を露出した後、基板２１の裏面（エピタキシャル層２２を形成した側の主面とは反対側の主面）を必要に応じて研磨し、続いて基板２１の裏面の全面に裏面電極（裏面ソース電極）８９を形成する。ここまでの工程により、半導体チップ２内の回路（電力増幅回路１０２Ａ，１０２Ｂおよび検出回路１０９Ａ，１０９Ｂを含む回路）が略完成する。裏面電極８９は、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成することができる。裏面電極８９は、ｐ型打抜き層２４、プラグ６３およびソース電極７１を通じて、ＬＤＭＯＳＦＥＴのソースに電気的に接続される。
【００９２】
そして、基板２１は、半導体チップ（半導体チップ２）に個片化された後、前記図４および図５に示されるように、裏面電極８９（すなわち裏面電極２ｂ）を介して配線基板３に半田付けされる。
【００９３】
本実施の形態では、上記のように、同じ半導体チップ２内に、電力増幅回路１０２Ａ，１０２Ｂ用のＬＤＭＯＳＦＥＴと、検出回路１０９Ａ，１０９Ｂ用のショットキバリアダイオード素子とが形成されており、図６および図１４に示されるように、電力増幅回路１０２Ａ，１０２Ｂ用のＬＤＭＯＳは半導体チップ２を構成する基板２１のＬＤＭＯＳＦＥＴ形成領域２１Ａに形成され、検出回路１０９Ａ，１０９Ｂ用のショットキバリアダイオード素子は基板２１のＳＢＤ形成領域２１Ｂに形成されている。
【００９４】
一般的なショットキバリアダイオード素子では、ｎ型半導体基板を用いており、アノード電極を半導体基板表面のショットキ接合部から引き出し、カソード電極を半導体基板の裏面から引き出す構造となっている。しかしながら、本実施の形態のように、ＲＦパワーモジュールに用いる半導体装置（半導体チップ）では、電力増幅回路を構成するＬＤＭＯＳＦＥＴの裏面ソース電極を半導体基板の裏面に形成しているため、一般的なショットキバリアダイオード素子のように半導体基板の裏面からカソード電極を引き出すことはできない。このため、ショットキバリアダイオードのカソード電極は、アノード電極と同じく、半導体基板の表面側から引き出すことが必要になる。
【００９５】
また、検出回路１０９Ａ，１０９Ｂの検出感度（検波感度）を向上させるためには、検出回路１０９Ａ，１０９Ｂ用のショットキバリアダイオード素子のショットキ接合の接合面積を大きくしてショットキバリアダイオード素子を流れる電流値を増大させることが必要になる。ショットキバリアダイオード素子のショットキ接合の接合面積を大きくしてショットキバリアダイオード素子を流れる電流値を増大させることで、検出回路１０９Ａ，１０９Ｂの検出感度（検波感度）を向上でき、ＲＦパワーモジュール１の性能を向上させることができる。
【００９６】
図１５は、発明者が検討した比較例のショットキバリアダイオード素子の構造を示す要部断面図であり、図１６はその要部平面図であり、図１６のＢ−Ｂ線の断面が図１５にほぼ対応する。図１５には、ＳＢＤ形成領域２１Ｂに対応する領域の断面が示されている。なお、図１６は平面図であるが、理解を簡単にするためにハッチングを付してある。また、図１５の断面図では、簡略化のために、絶縁膜６４よりも上の構造の図示を省略している。
【００９７】
図１５および図１６に示される比較例のショットキバリアダイオード素子では、ｎ型ウエル２７の表面上に一つの大面積のショットキ電極２５２（本実施の形態のショットキ電極５２に対応）が形成されており、このショットキ電極２５２とｎ型ウエル２７の間にショットキ接合部（ショットキ接合面）２５３が形成されている。ショットキ電極２５２の上方には大面積のアノード電極２７４（本実施の形態のアノード電極７４に対応）が形成されており、ショットキ電極２５２とアノード電極２７４とは、複数のコンタクトホール６２に埋め込まれた複数のプラグ６３によって電気的に接続されている。ショットキ電極２５２とｎ型ウエル２７との接触領域（ショットキ接合部２５３）は環状のｐ+型ガードリング層２４７（本実施の形態のｐ+型ガードリング層４７に対応）によって囲まれており、ｐ+型ガードリング層２４７の外周にｎ+型半導体領域２４４（本実施の形態のｎ+型半導体領域４４に対応）が形成されている。ｎ+型半導体領域２４４は、ｎ+型半導体領域２４４上に形成されたコンタクトホール６２に埋め込まれたプラグ６３を介して、アノード電極２７４と同層でアノード電極２７４を囲む形状のカソード電極２７３（本実施の形態のカソード電極２７３に対応）に電気的に接続されている。カソード電極２７３で囲まれたカソード電極２７３と同層のアノード電極７４は、一つ上層の引き出し電極２８５（第２層配線に対応）で引き出す（取り出す）ことができる。
【００９８】
図１５および図１６に示されるような比較例の構造のショットキバリアダイオード素子は、カソード電極２７３とアノード電極２７４とを基板２１の表面側から引き出しており、ｎ型ウエル２７を流れる電流経路２５０は、ショットキ電極２５２とｎ型ウエル２７との間のショットキ接合部（ショットキ接合面）２５３近く（すなわちｎ型ウエル２７の表面近く）となり、更にショットキ接合面にほぼ平行（基板２１の主面に対して平行）になる。このため、ｎ型ウエル２７の寄生抵抗の影響を受けやすくなる。ショットキ電極２５２とｎ型ウエル２７との間のショットキ接合部２５３の接合面積が小さいときは、ｎ型ウエル２７の寄生抵抗の影響は小さいので電流値は接合面積にほぼ比例するが、ショットキ電極５２の面積（平面寸法）を大きくしてショットキ接合の接合面積が大きくなるに従い、電流がｎ型ウエル２７を通過する距離が長くなり（すなわち電流経路２５０が長くなり）、寄生抵抗が増大する。このため、ショットキ接合の接合面積が大きくなると、ショットキバリアダイオード素子を流れる電流値はショットキ接合の接合面積に比例しなくなり、所望の電流値を得るのに更に余分にショットキ電極２５２を大きくしてショットキ接合の接合面積を増大させなければならない。このため、ショットキバリアダイオードの面積利用効率が悪くなり、半導体装置（半導体チップ）の大型化を招いてしまう。また、ショットキ接合の接合面積を大きくしたときのショットキバリアダイオード素子の電流増加率が抑制されるので、検出回路１０９Ａ，１０９Ｂの検出感度が充分には向上しない可能性がある。
【００９９】
本実施の形態の半導体装置（半導体チップ２に対応）に形成されたショットキバリアダイオード素子（上記ＳＢＤ形成領域２１Ｂに形成されたショットキバリアダイオード素子）についてより詳細に説明する。図１７は、本実施の形態の半導体装置におけるショットキバリアダイオード素子の構造を示す要部断面図であり、図１８〜図２０はその要部平面図である。図１７の断面図には、ＳＢＤ形成領域２１Ｂに対応する領域の断面が示されているが、簡略化のために、絶縁膜８１およびそれより上層の構造については図示を省略している。図１８のＣ−Ｃ線の断面が図１７にほぼ対応する。また、図１８〜図２０は同じ領域の平面図であるが、図１８では、ショットキ電極５２、コンタクトホール６２ａ，６２ｂ、カソード電極７３およびアノード電極７４の平面レイアウトを示して他の構成要素については図示を省略しており、図１９では、ショットキ接合部５３、ｐ+型ガードリング層４７およびｎ+型半導体領域４４の平面レイアウトを示して他の構成要素については図示を省略しており、図２０では、ｎ+型半導体領域４４、ショットキ電極５２、ショットキ接合部５３、およびコンタクトホール６２ａ，６２ｂの平面レイアウトを示して他の構成要素については図示を省略している。また、図１８は平面図であるが、理解を簡単にするためにハッチングを付してある。
【０１００】
本実施の形態では、図１７〜図２０からも分かるように、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７の表面上に複数のショットキ電極５２が形成され、各ショットキ電極５２とｎ型ウエル２７の間にショットキ接合（ショットキ接合部５３）が形成されている。各ショットキ電極５２は、例えば細長い長方形状の平面形状（レイアウトパターン）を有しており、複数のショットキ電極５２が互いに平行に並んで（並列に）配置されている。また、各ショットキ電極５２とｎ型ウエル２７との接触領域であるショットキ接合部（ショットキ接合面）５３も例えば細長い長方形状の平面形状（レイアウトパターン）を有しており、複数のショットキ接合部５３が互いに平行に並んで（並列に）配置されている。このように、複数のショットキ電極５２とｎ型ウエル２７との接触領域により複数のショットキ接合部５３が互いに離間して形成されており、隣り合うショットキ接合部５３の間にはｎ+型半導体領域４４が形成されている。また、並列に並んだ複数のショットキ接合部５３のうちの両端のショットキ接合部５３の外側にもｎ+型半導体領域４４が設けられている。従って、各ショットキ接合部５３の両側に、ｎ+型半導体領域４４が存在することになる。換言すれば、隣り合うｎ+型半導体領域４４の間にショットキ接合部５３形成されていることになる。各ｎ+型半導体領域４４も例えば長方形状の平面形状（レイアウトパターン）を有している。また、複数のショットキ接合部５３は、それぞれｐ+型ガードリング層４７によって囲まれており、ショットキ電極５２の下面の端部近傍領域はｐ+型ガードリング層４７とオーバーラップして接触している。
【０１０１】
各ショットキ電極５２上にはコンタクトホール６２ａ（コンタクトホール６２のうちのコンタクトホール６２ａ）が形成されており、コンタクトホール６２ａにはプラグ６３ａ（プラグ６３のうちのプラグ６３ａ）が埋め込まれている。コンタクトホール６２ａおよびそこに埋め込まれたプラグ６３ａの平面形状（レイアウトパターン）は、ショットキ電極５２の平面形状に合わせて、例えば細長い長方形状の平面形状（レイアウトパターン）を有している。複数のショットキ電極５２の上方には櫛型（フィンガー構造）のアノード電極７４が形成されている。各ショットキ電極５２は、その上部のコンタクトホール６２ａに埋め込まれたプラグ６３ａを介して櫛型のアノード電極７４と電気的に接続されている。すなわち、複数のショットキ電極５２と櫛型のアノード電極７４とは、複数のショットキ電極５２の上に形成された複数のプラグ６３ａによって電気的に接続されている。
【０１０２】
各ｎ+型半導体領域４４上にはコンタクトホール６２ｂ（コンタクトホール６２のうちのコンタクトホール６２ｂ）が形成されており、コンタクトホール６２ｂにはプラグ６３ｂ（プラグ６３のうちのプラグ６３ｂ）が埋め込まれている。コンタクトホール６２ｂおよびそこに埋め込まれたプラグ６３ｂの平面形状（レイアウトパターン）は、ｎ+型半導体領域４４の平面形状に合わせて、例えば細長い長方形状の平面形状（レイアウトパターン）を有している。複数のショットキ接合部５３の間および両側に設けられた複数の各ｎ+型半導体領域４４の上方には櫛型（フィンガー構造）のカソード電極７３が形成されている。各ｎ+型半導体領域４４は、その上部のコンタクトホール６２ｂに埋め込まれたプラグ６３ｂを介して櫛型のカソード電極７３と電気的に接続されている。すなわち、複数のｎ+型半導体領域４４と櫛型のカソード電極７３とは、複数のｎ+型半導体領域４４の上に形成された複数のプラグ６３ｂによって電気的に接続されている。
【０１０３】
櫛型のカソード電極７３は、各ｎ+型半導体領域４４の上に延在（位置）してプラグ６３ｂを介してｎ+型半導体領域４４に接続する電極部７３ａと、複数の電極部７３ａの一方の端部を連結する連結部７３ｂとを有しており、連結部７３ｂと複数の電極部７３ａとは、ほぼ直交している。カソード電極７３の複数の電極部７３ａは、複数のプラグ６３ｂを介して複数のｎ+型半導体領域４４に接続されている。カソード電極７３の複数の電極部７３ａは、例えば長方形状の平面形状（レイアウトパターン）を有しており、互いに平行に並んで（並列に）配置されている。複数の電極部７３ａの一方の端部が連結部７３ｂに接続しており、複数の電極部７３ａは連結部７３ｂによって連結されている。従って、複数のショットキ接合部５３の間と両側に形成された複数のｎ+型半導体領域４４は、その上部のコンタクトホール６２ｂを埋める導体部（プラグ６３ｂ）およびカソード電極７４によって、互いに電気的に接続される。
【０１０４】
櫛型のアノード電極７４は、各ショットキ電極５２の上に延在（位置）してプラグ６３ａを介してショットキ電極５２に接続する電極部７４ａと、複数の電極部７４ａの一方の端部を連結する連結部７４ｂとを有しており、連結部７４ｂと複数の電極部７４ａとは、ほぼ直交している。アノード電極７４の複数の電極部７４ａは、複数のプラグ６３ａを介して複数のショットキ電極５２に接続されている。アノード電極７４の複数の電極部７４ａは、例えば長方形状の平面形状（レイアウトパターン）を有しており、互いに平行に並んで（並列に）配置されている。複数の電極部７４ａの一方の端部が連結部７４ｂに接続しており、複数の電極部７４ａは連結部７４ｂによって連結されている。従って、複数のショットキ電極５２は、その上部のコンタクトホール６２ａを埋める導体部（プラグ６３ａ）およびアノード電極７４によって、互いに電気的に接続される。従って、ｎ型ウエル２７上に複数のショットキバリア５２を形成することによって形成された複数のショットキ接合（ショットキ接合部５３）は、並列に接続されることになる。
【０１０５】
櫛型のカソード電極７３とアノード電極７４とは、同層に形成されている（すなわち同層の配線６６によって形成されている）が、カソード電極７３とアノード電極７４とは、互いに接触しないように、カソード電極７３の複数の電極部７３ａとアノード電極７４の複数の電極部７４ｂとが交互に並んで配置されている。すなわち、隣り合う電極部７３ａの間に電極部７４ａが配置されている。また、カソード電極７３の連結部７３ａと複数の電極部７３ａの端部とが連結し、アノード電極７４の連結部７４ｂと複数の電極部７４ａの端部とが連結しているが、その連結する端部は、カソード電極７３とアノード電極７４で互いに逆側に位置している。このような構造にすることで、同層に形成されている櫛型のカソード電極７３とアノード電極７４とは、互いに接触しないようにすることができる。また、カソード電極７３とアノード電極７４とは交差しないので、カソード電極７３とアノード電極７４との間に寄生容量が生じるのを防止することができる。
【０１０６】
このように、本実施の形態では、図１７〜図２０に示されるような構造を採用し、ショットキ接合部５３のレイアウト（平面レイアウト、レイアウトパターン、平面形状）を細長い長方形状にして、その上部にプラグ６３ａおよびプラグ６３ａに接続するアノード電極７４を引き出している。そして、各ショットキ接合部５３の両隣にｎ+型半導体領域４４を設け、そこから細長い長方形のレイアウトのコンタクトホール６２ｂおよびプラグ６３ｂでカソード電極７３を引き出している。このようなレイアウトパターンを繰り返して、全体として櫛型の平面レイアウトとしている。すなわち、一つのｎ型ウエル２７上に、アノードとカソードとが交互に並ぶ構造となっている。
【０１０７】
一般に、ショットキバリアダイオードのショットキ接合部近傍におけるｎ型ウエルの不純物濃度は１０15〜１０17／ｃｍ3程度であり、そのシート抵抗値はＭＯＳＦＥＴのソース・ドレインなどと比較するとかなり高い。アノード電極を半導体基板表面のショットキ接合部から引き出し、カソード電極を半導体基板の裏面から引き出す構造とした場合は、電流経路はショットキ接合面に対して垂直（半導体基板の主面に対して垂直）になるので、アノード電極近傍（浅い領域）でｎ型ウエルの不純物濃度をショットキ接合を形成できる程度の低濃度に調整し、半導体基板の深い領域から半導体基板裏面にかけての不純物濃度を高くすることで、寄生抵抗を抑制することができる。
【０１０８】
しかしながら、本実施の形態では、電力増幅回路１０２Ａ，１０２Ｂを構成するＬＤＭＯＳＦＥＴ素子とともに検出回路１０９Ａ，１０９Ｂを構成するショットキバリアダイオード素子を同じ半導体装置（半導体チップ２）内に形成してモノリシック化しているので、半導体装置（半導体チップ２）を構成する基板２１の裏面の全面には、グランド（ＧＮＤ）電極となる裏面電極（裏面ソース電極）８９が形成されている。このため、一般的なショットキバリアダイオード素子のように基板２１の裏面からカソード電極を引き出すことはできない。このため、ショットキバリアダイオードのカソード電極は、アノード電極と同じく、基板（半導体基板）の表面側から引き出すことが必要になる。この場合、ショットキバリアダイオードの電流経路はショットキ接合面に近い領域となり、さらに電流経路はショットキ接合面に対して平行（半導体基板の主面に対して平行）となるので、半導体基板の深い領域から半導体基板裏面にかけての不純物濃度を高くしても寄生抵抗は低減されない。従って、ショットキバリアダイオードの寄生抵抗を低減するには、電流経路を短くすることが重要である。
【０１０９】
本実施の形態では、図１７〜図２０に示されるような構造を採用している。すなわち、ｎ型ウエル２７上に互いに離間するショットキ電極５２を複数設けることで一つのｎ型ウエル２７に（互いに離間する）複数のショットキ接合部５３を形成し、ショットキ接合部５３の両隣に（すなわち隣り合うショットキ接合部５３の間に）ｎ+型半導体領域４４を設けてそこからカソード電極７３を引き出している。ｎ型ウエル２７に複数のショットキ接合部５３を形成し、各ショットキ接合部５３の両隣から（すなわち隣り合うショットキ接合部５３の間から）カソード電極７３を引き出しているので、ショットキ接合部５３からカソード電極７３の取り出し部または接続部（ｎ+型半導体領域４４）までの電流経路（ｎ型ウエル２７の電流経路）を短くすることができる。このため、ショットキバリアダイオードの寄生抵抗を低減することができ、ショットキバリアダイオード素子を流れる電流値（すなわちショットキバリアダイオード素子の順方向電流）を増大させることができ、また、高周波動作時のロスも低減できる。
【０１１０】
また、本実施の形態では、ショットキ電極５２の数を増やすことで（すなわちショットキ接合部５３の数を増やすことで）、電流経路を長くすることなく（すなわち寄生抵抗を増大させることなく）ショットキ接合部５３のトータルの接合面積（並列に接続された複数のショットキ接合部５３の合計の接合面積）を増大させることができ、効率的にショットキバリアダイオード素子の電流（順方向電流）を増大させることができる。このため、ショットキバリアダイオードを用いたＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂの検出感度（検波感度）を向上させることができる。例えば、ショットキバリアダイオードの順方向電流を大幅に増加させることができるので、整流時の損失が少なくなり、ＲＦ（高周波）からＤＣ（直流）への変換効率が高くなり、検出感度を向上させることができる。従って、ＲＦパワーモジュール１の性能を向上させることができる。また、図１５および図１６に示される比較例の構造に比較して、図１７〜図２０に示される本実施の形態の構造は、ショットキ接合のトータルの接合面積を同じにした場合、ショットキバリアダイオード素子の平面寸法（面積）は若干増加するが、それ以上に、寄生抵抗低減によるショットキバリアダイオードの電流（順方向電流）の増大効果が大きい。このため、所望の電流値（順方向電流）を得るのに必要なショットキバリアダイオード素子の平面寸法（面積）を最小限にすることができる。従って、ショットキバリアダイオードの面積利用効率を向上でき、半導体装置（半導体チップ）およびそれを搭載したＲＦパワーモジュールの小型化が可能になる。
【０１１１】
また、本実施の形態では、カソード電極７３とアノード電極７４とを同層の配線６６により形成し、カソード電極７３とアノード電極７４とが交差しないような平面レイアウトにしているので、カソード電極７３とアノード電極７４との間に寄生容量（配線間容量）が生じない。これにより、配線間の寄生容量を抑制し、半導体装置の性能をより向上させることができる。
【０１１２】
また、本実施の形態では、ショットキバリアダイオード素子とＬＤＭＯＳＦＥＴ素子とを一つの基板２１上に形成（集積化）しているが、基板２１に形成されるショットキバリアダイオード素子は基板２１に形成されるＬＤＭＯＳＦＥＴ素子に直接接続されているような構造ではなく、その回路構成により基板２１に形成される他の受動素子（例えば容量素子８７や抵抗素子３３）を介してＬＤＭＯＳＦＥＴ素子に電気的に接続されている。また、ＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂで用いられる各ショットキバリアダイオード素子は、その動作目的が異なり電位を共通にはできないため、各ショットキバリアダイオード素子用の配線は、電位が共通になる基板２１の裏面電極ではなく、基板２１の上部（表面側の）金属配線によって形成する必要がある。従って、本実施の形態では、ショットキバリアダイオード素子は、他の受動素子（容量素子や抵抗素子など）および能動素子（ＬＤＭＯＳなど）と接続するために、アノード電極およびカソード電極の両方を基板２１の上部（表面側）の金属配線により形成する。すなわち、本実施の形態では、カソード電極７３を、アノード電極７４と同じく基板２１の表面側から引き出し、アノード電極７４およびカソード電極７３の両方を基板２１の上部（表面側）の金属配線により形成している。これにより、ＬＤＭＯＳＦＥＴ素子を有する電力増幅回路１０２Ａ，１０２Ｂとショットキバリアダイオード素子を有するＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂとを同じ基板２１に（すなわち同じ半導体チップ２内に）形成（集積化）することができ、ＲＦパワーモジュール１の小型化が可能になる。
【０１１３】
図２１は、ショットキバリアダイオードの電圧−電流特性を示すグラフである。図２１のグラフの横軸は、アノード電極とカソード電極との電位差に対応し、図２１のグラフの縦軸は、順方向電流の電流密度（ショットキバリアダイオードの順方向電流をショットキ接合のトータル面積で割った値）に対応する。なお、図２１のグラフの横軸と縦軸とは任意単位（arbitrary unit）で示されている。
【０１１４】
また、図２１のグラフでは、図１５および図１６の構造に対応する「比較例（５０μｍ×１００μｍ）」と、図１７〜図２０の本実施の形態の構造に対応する「本実施の形態の第１の場合（５μｍ×１００μｍ：１０個並列）」および「本実施の形態の第２の場合（１０μｍ×１００μｍ：５個並列）」とが示されている。図２１のグラフに示された３つのケースにおいて、ショットキ接合のトータル面積はいずれも同じであり、「比較例（５０μｍ×１００μｍ）」は、一つのショットキ電極２５２により５０μｍ×１００μｍのショットキ接合部２５３が一つ形成された場合に対応し、「本実施の形態の第１の場合（５μｍ×１００μｍ：１０個並列）」は、１０個のショットキ電極５２により５μｍ×１００μｍのショットキ接合部５３が１０個並列に形成された場合に対応し、「本実施の形態の第２の場合（１０μｍ×１００μｍ：５個並列）」は、５個のショットキ電極５２により１０μｍ×１００μｍのショットキ接合部５３が５個並列に形成されてた場合に対応する。
【０１１５】
図２１のグラフからも分かるように、図１５および図１６の構造（図２１のグラフの「比較例」に対応）に比較して、図１７〜図２０に示される本実施の形態の構造（図２１のグラフの「本実施の形態の第１の場合」および「本実施の形態の第２の場合」に対応）の方が、ｎ型ウエル２７の電流経路を短くすることができるので、ショットキバリアダイオードの寄生抵抗を低減でき、ショットキバリアダイオード素子の順方向電流を増大させることができる。
【０１１６】
図２２は、ショットキバリアダイオードのショットキ接合のトータル面積と電流値との相関を示すグラフである。図２２のグラフの横軸は、ショットキバリアダイオードのショットキ接合のトータル面積に対応し、図２２のグラフの縦軸は、所定の電圧を印加したときにショットキバリアダイオードに流れる電流値（順方向電流）に対応する。なお、図２２のグラフの横軸と縦軸とは任意単位（arbitrary unit）で示されている。また、図２２のグラフでは、図１５および図１６の構造に対応する「比較例」と、図１７〜図２０の本実施の形態の構造に対応する「本実施の形態」とが示されている。図２２のグラフの「比較例」の場合は、一つのショットキ電極２５２の面積を増大させることで、ショットキ接合のトータル面積を増加させ、図２２のグラフの「本実施の形態」の場合は、並列に接続するショットキ電極５２（ショットキ接合５３）の数を増やすことで、ショットキ接合のトータル面積を増加させている。
【０１１７】
図２２のグラフからも分かるように、図１５および図１６の構造（図２２のグラフの「比較例」に対応）では、ショットキ接合の接合面積が大きくなるに従い、電流がｎ型ウエル２７を通過する距離が長くなり（すなわち電流経路が長くなり）、寄生抵抗が増大するので、ショットキ接合の接合面積が大きくなると、ショットキバリアダイオード素子の電流値（順方向電流）はショットキ接合の接合面積に比例しなくなる。このため、所望の電流値（順方向電流）を得るのためには、余分にショットキ接合の接合面積を増大させなければならない。
【０１１８】
それに対して、図１７〜図２０に示される本実施の形態の構造（図２２のグラフの「本実施の形態」に対応）では、一つのｎ型ウエル２７上に複数のショットキ電極５２を形成し（すなわち複数のショットキ接合部５３を形成し）、各ショットキ接合部５３の両隣からカソード電極７３を引き出しているので、電流がｎ型ウエル２７を通過する距離（電流経路）を短くすることができる。また、各ショットキ電極５２の面積を増やすのではなく、ショットキ電極５２の数を増やしてショットキ接合部５３の数を増やすことで、電流経路を増大させることなくショットキ接合のトータル面積を増大させることができる。このため、本実施の形態では、ショットキ接合のトータル面積を増大させても寄生抵抗は増大しないので、図２２のグラフに示されるように、ショットキバリアダイオード素子の電流値（順方向電流）はショットキ接合の接合面積に比例することになる。従って、所望の電流値（順方向電流）を得るのに必要なショットキバリアダイオード素子の平面寸法（面積）を最小限にすることができる。これにより、半導体装置の小型化と、ショットキバリアダイオードを用いたＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂの検出感度（検波感度）の向上とを両立させることができる。また、ショットキバリアダイオードの電流（順方向電流）をショットキ接合の接合面積に比例させることができるので、半導体基板に形成する半導体集積回路の設計が容易になる。
【０１１９】
（実施の形態２）
図２３は、本発明の他の実施の形態である半導体装置の要部断面図であり、図２４および図２５はその平面図である。図２３の断面図には、ＳＢＤ形成領域２１Ｂに対応する領域の断面が示されており、上記実施の形態１の図１７にほぼ対応する。また、図２４のＤ−Ｄ線の断面が図２３にほぼ対応するまた、図２４と図２５とは同じ領域の平面図であるが、図２４では、ショットキ電極５２、コンタクトホール６２ａ，６２ｂ、カソード電極７３およびアノード電極７４の平面レイアウトを示して他の構成要素については図示を省略しており、図２５では、ショットキ電極５２、ショットキ接合部５３、コンタクトホール６２ｂおよびカソード電極７３の平面レイアウトを示して他の構成要素については図示を省略している。また、図２４は平面図であるが、理解を簡単にするためにハッチングを付してある。
【０１２０】
上記実施の形態１と同様にカソード電極７３およびアノード電極７４は櫛型形状を有しているが、本実施の形態では、図２３〜図２５に示されるように、櫛型のカソード電極７３の複数の電極部７３ａと、櫛型のアノード電極７４の複数の電極部７４ａとが互いに直交しており、カソード電極７３とアノード電極７４とが接触しないように、アノード電極７４は、カソード電極７３よりも一つ上層の配線（配線８５）により形成されている。すなわち、カソード電極７３とアノード電極７４とは同層には形成されず、カソード電極７３を第１層配線により形成し、アノード電極７４を第２層配線により形成している。
【０１２１】
カソード電極７３の複数の電極部７３ａは、複数のコンタクトホール６２ｂを埋める複数の導体部（プラグ６３ｂ）を介して複数のｎ+型半導体領域４４に接続され、アノード電極７４の複数の電極部７４ａは、複数のコンタクトホール６２ａを埋める複数の導体部（プラグ６３ａ）を介して複数のショットキ電極５２に接続されているが、アノード電極７４はカソード電極７３よりも一つ上層の配線により形成されているので、アノード電極７４とショットキ電極５２とを接続するためのコンタクトホール６２ａは、複数の層間絶縁膜（すなわち絶縁膜６１，６４，８１）を貫通するように形成されている。また、アノード電極７４の電極部７４ａの延在方向とショットキ電極５２の延在方向とは直交しており、アノード電極７４の各電極部７４ａは、ショットキ電極５２と平面的に交差する領域において、コンタクトホール６２ａを埋める導体部（プラグ６３ａ）を介してショットキ電極５２に接続されている。従って、上記実施の形態１では、アノード電極７４の各電極部７４ａが一つのショットキ電極５２に一つのコンタクトホール６２ａを埋める導体部（プラグ６３ａ）を介して接続されていたが、本実施の形態では、アノード電極７４の各電極部７４ａが複数のショットキ電極５２に複数のコンタクトホール６２ａを埋める複数の導体部（プラグ６３ａ）を介して接続される。他の構成は、上記実施の形態１とほぼ同様であるのでここではその説明は省略する。例えば、ｎ+型半導体領域４４、ｐ+型ガードリング層４７、ショットキ電極５２、ショットキ接合部５３、コンタクトホール６２ｂ、プラグ６３ｂおよびカソード電極７３の平面レイアウトは、上記実施の形態１とほぼ同様とすることができる。
【０１２２】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、寄生抵抗を増大させることなくショットキ接合のトータルの接合面積を増大させることができ、効率的にショットキバリアダイオード素子の順方向電流を増大させることができる。このため、ショットキバリアダイオードを用いたＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂの検出感度（検波感度）を向上でき、ＲＦパワーモジュール１の性能を向上させることができる。また、ショットキバリアダイオードの面積利用効率を向上でき、半導体装置の小型化が可能になる。
【０１２３】
（実施の形態３）
図２６は、本発明の他の実施の形態である半導体装置の要部断面図であり、図２７および図２８はその要部平面図である。図２６の断面図には、ＳＢＤ形成領域２１Ｂに対応する領域の断面が示されており、上記実施の形態１の図１７にほぼ対応する。また、図２７のＥ−Ｅ線の断面が図２６にほぼ対応する。また、図２７と図２８とは同じ領域の平面図であるが、図２７では、ショットキ電極５２、コンタクトホール６２ａ，６２ｂ、カソード電極７３およびアノード電極７４の平面レイアウトを示して他の構成要素については図示を省略しており、図２８では、ショットキ接合部５３、ショットキ電極５２、コンタクトホール６２ｂおよびカソード電極７３の平面レイアウトを示して他の構成要素については図示を省略している。また、図２７は平面図であるが、理解を簡単にするためにハッチングを付してある。
【０１２４】
本実施の形態のカソード電極７３は、各ｎ+型半導体領域４４の上に延在（位置）してプラグ６３ｂを介してｎ+型半導体領域４４に接続する電極部７３ａと、複数の電極部７３ａの一方の端部を連結する連結部７３ｂと、更に、複数の電極部７３ａの端部以外の領域同士を連結する連結部７３ｃとを有している。連結部７３ｂ，７３ｃは、複数の電極部７３ａとはほぼ直交している。複数のｎ+型半導体領域４４にコンタクトホール６２ｂを埋める導体部（プラグ６３ｂ）を介して電気的に接続されるカソード電極７７の複数の電極部７３ａは、連結部７３ｂだけでなく連結部７３ｃによっても連結されているので、カソード電極７３の電流経路をより短くすることができ、電流ロスや遅延などをより抑制することができる。
【０１２５】
また、隣り合うｎ+型半導体領域４４の間でショットキ電極５２は複数に分割されている。すなわち、複数のショットキ電極５２が縦および横方向に並んで配置されている。複数のショットキ電極５２の間の領域上を電極部７３ａが図２８の縦方向に延在し、複数のショットキ電極５２の間の領域上を電極部７３ｃが図２８の横方向に延在し、ショットキ電極５２がカソード電極７３と平面的に重ならないようなレイアウトになっている。これにより、ショットキ電極５２とカソード電極７３との間の寄生容量を低減できる。また、各ショットキ電極５２とｎ型ウエルとの間に形成されたショットキ接合部５３を囲むようにｐ+型ガードリング層４７が形成されている。
【０１２６】
また、本実施の形態のアノード電極７４は、上記実施の形態１と同様の櫛型形状を有している。櫛型のアノード電極７４の複数の電極部７４ａと、カソード電極７３の連結部７３ｃとが互いに直交しており、カソード電極７３とアノード電極７４とが接触しないように、アノード電極７４は、カソード電極７３よりも一つ上層の配線（配線８５）により形成されている。すなわち、カソード電極７３とアノード電極７４とは同層には形成されず、カソード電極７３を第１層配線により形成し、アノード電極７４を第２層配線により形成している。
【０１２７】
カソード電極７３の複数の電極部７３ａは、複数のコンタクトホール６２ｂを埋める複数の導体部（プラグ６３ｂ）を介して複数のｎ+型半導体領域４４に接続され、アノード電極７４の複数の電極部７４ａは、複数のコンタクトホール６２ａを埋める複数の導体部（プラグ６３ａ）を介して複数のショットキ電極５２に接続されているが、アノード電極７４はカソード電極７３よりも一つ上層の配線により形成されているので、アノード電極７４とショットキ電極５２とを接続するためのコンタクトホール６２ａは、複数の層間絶縁膜（すなわち絶縁膜６１，６４，８１）を貫通するように形成されている。他の構成は、上記実施の形態１とほぼ同様であるのでここではその説明は省略する。例えば、ｎ+型半導体領域４４、コンタクトホール６２ｂ、プラグ６３ｂおよびアノード電極７４の平面レイアウトは、上記実施の形態１とほぼ同様とすることができる。
【０１２８】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、寄生抵抗を増大させることなくショットキ接合のトータルの接合面積を増大させることができ、効率的にショットキバリアダイオード素子の順方向電流を増大させることができる。このため、ショットキバリアダイオードを用いたＳＢＤ検波方式の検出回路１０９Ａ，１０９Ｂの検出感度（検波感度）を向上でき、ＲＦパワーモジュール１の性能を向上させることができる。また、ショットキバリアダイオードの面積利用効率を向上でき、半導体装置の小型化が可能になる。
【０１２９】
（実施の形態４）
図２９〜図３２は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、上記実施の形態１における図６〜図１４と同じ領域の断面が示されている。図７までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図７に続く製造工程について説明する。
【０１３０】
上記実施の形態１と同様にして図７の構造が得られた後、図２９に示されるように、上記実施の形態１と同様にしてゲート絶縁膜形成用の絶縁膜２８ａを形成する。それから、ＬＤＭＯＳＦＥＴ形成領域２１Ａの絶縁膜２８ａの上部にゲート電極３２を形成するが、本実施の形態では、ゲート電極３２をｎ型多結晶シリコン膜（リン（Ｐ）などのｎ型の不純物をドープ（導入）した多結晶シリコン膜）２９により形成する。例えば、エピタキシャル層２２の主面上（すなわち絶縁膜２８ａ上）にＣＶＤ法などによりｎ型多結晶シリコン膜２９を堆積し、それから（金属シリサイド膜３０は形成せずに）ｎ型多結晶シリコン膜２９上にＣＶＤ法などにより酸化シリコン膜などからなる絶縁膜（キャップ絶縁膜）３１を堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜３１およびｎ型多結晶シリコン膜２９をパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜２９からなるゲート電極３２が、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｐ型ウエル２６の表面に絶縁膜２８ａを介して形成される。ゲート電極３２の下の絶縁膜２８ａが、ＬＤＭＯＳＦＥＴのゲート絶縁膜２８となる。また、この絶縁膜３１およびｎ型多結晶シリコン膜２９をパターニング工程で、抵抗素子形成領域２１Ｄの素子分離領域２５の上部にも絶縁膜３１およびｎ型多結晶シリコン膜２９の一部を残存させ、抵抗素子形成領域２１Ｄに残存する（パターニングされた）ｎ型多結晶シリコン膜２９からなる抵抗素子３３を形成する。従って、本実施の形態では、同層のｎ型多結晶シリコン膜２９により、ゲート電極３２および抵抗素子３３が形成される。
【０１３１】
その後、上記実施の形態１と同様にして（図９〜図１１と同様の工程を行って）、ｎ-型オフセットドレイン領域３５、ｎ-型ソース領域３６、ｐ型ハロー領域３７、サイドウォールスペーサ３８，３８ａ、ｎ型オフセットドレイン領域３９、ｎ+型ドレイン領域４２、ｎ+型ソース領域４３、ｐ+型半導体領域４６およびｐ+型ガードリング層（ｐ+型半導体領域）４７を形成する。
【０１３２】
次に、本実施の形態では、図３０に示されるように、ＳＢＤ形成領域２１Ｂのショットキ接合形成予定領域の上部とＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９、ｎ+型ドレイン領域４２、サイドウォールスペーサ３８、ゲート電極３２、ｎ+型ソース領域４３およびｐ+型半導体領域４６（ｐ型打抜き層２４）の上部と抵抗素子形成領域２１Ｄの抵抗素子３３の両端部の上部とに開口部を有するエッチングマスク層（例えばフォトレジストパターン、図示せず）を用いてエピタキシャル層２２の主面をエッチングすることで、エピタキシャル層２２の主面の絶縁膜（例えば絶縁膜２８ａや絶縁膜３１など）を選択的に除去し、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７のショットキ接合形成予定領域と、抵抗素子形成領域２１Ｄの抵抗素子３３の両端部と、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９、ｎ+型ドレイン領域４２、ゲート電極３２、ｎ+型ソース領域４３およびｐ+型半導体領域４６（ｐ型打抜き層２４）との表面を露出させる。この際、サイドウォールスペーサ３８の少なくとも一部は残存させる。
【０１３３】
それから、例えばコバルト（Ｃｏ）膜などの金属膜を基板２１（エピタキシャル層２２）上に堆積して熱処理することによって、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７のショットキ接合形成予定領域、抵抗素子形成領域２１Ｄの抵抗素子３３の両端部、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９、ｎ+型ドレイン領域４２、ゲート電極３２、ｎ+型ソース領域４３およびｐ+型半導体領域４６（ｐ型打抜き層２４）のシリコン（Ｓｉ）元素と、金属膜の金属元素（例えばＣｏ）とを反応させる。これにより、図３１に示されるように、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７のショットキ接合形成予定領域、抵抗素子形成領域２１Ｄの抵抗素子３３の両端部、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９、ｎ+型ドレイン領域４２、ゲート電極３２、ｎ+型ソース領域４３およびｐ+型半導体領域４６（ｐ型打抜き層２４）の表面（上部）に、金属シリサイド膜９１（例えばコバルトシリサイド膜）を選択的に形成することができる。その後、未反応の金属膜（例えばコバルト膜）は除去する。図３１には、金属シリサイド膜９１を形成し、未反応の金属膜を除去した状態が示されている。ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９、ｎ+型ドレイン領域４２、ゲート電極３２、ｎ+型ソース領域４３およびｐ+型半導体領域４６（ｐ型打抜き層２４）の表面（上部）や抵抗素子形成領域２１Ｄの抵抗素子３３の両端部の表面（上部）に金属シリサイド膜９１を形成することで、これら領域の拡散抵抗やコンタクト抵抗を低抵抗化することができる。また、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７のショットキ接合形成予定領域の表面（上部）に形成された金属シリサイド膜９１により、ショットキダイオード素子のショットキ電極（金属電極、アノード領域、アノード電極）５２が形成される。本実施の形態においても、上記実施の形態１と同様に、ｎ型ウエル２７上に複数のショットキ電極５２が形成される。金属シリサイド膜９１からなるショットキ電極５２はショットキ接合形成予定領域のｎ型ウエル２７と接触しており、ショットキ電極５２とｎ型ウエル２７との間にショットキ接合が形成される。また、金属シリサイド膜９１からなるショットキ電極５２の端部領域は、ガードリングとしてのｐ+型ガードリング層４７とオーバーラップしていることが好ましい。このように、本実施の形態では、ＳＢＤ形成領域２１Ｂに形成されるショットキダイオード素子のショットキ電極５２は、例えばコバルトシリサイド膜のような金属シリサイド膜９１からなり、サリサイド（Salicide：Self Aligned Silicide）プロセスを用いて形成することができる。
【０１３４】
本実施の形態では、上記のようにサリサイドプロセスを用いて、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９、ｎ+型ドレイン領域４２、ゲート電極３２、ｎ+型ソース領域４３およびｐ+型半導体領域４６（ｐ型打抜き層２４）の表面（上部）に金属シリサイド膜９１を形成するとともに、ＳＢＤ形成領域２１Ｂのｎ型ウエル２７のショットキ接合形成予定領域の表面（上部）に金属シリサイド膜９１からなるショットキ電極５２を形成する。従って、ＬＤＭＯＳＦＥＴ形成領域２１Ａのｎ型オフセットドレイン領域３９、ｎ+型ドレイン領域４２、ゲート電極３２、ｎ+型ソース領域４３およびｐ+型半導体領域４６（ｐ型打抜き層２４）上の金属シリサイド膜９１と、ＳＢＤ形成領域２１Ｂのショットキ電極５２とは、同種の金属シリサイド（例えばコバルトシリサイド）からなる。このため、ＬＤＭＯＳＦＥＴのソース、ドレインおよびゲート電極３２上に金属シリサイド膜９１を形成する工程と同じ工程で、ＳＢＤ形成領域２１Ｂのショットキ電極５２を形成できる。このため、製造工程数を低減でき、半導体装置の製造コストを低減できる。
【０１３５】
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、図３２に示されるように、上記実施の形態１と同様にして、基板２１上に絶縁膜６１を形成し、絶縁膜６１にコンタクトホール６２を形成し、コンタクトホール６２内にプラグ６３を形成する。それから、プラグ６３が埋め込まれた絶縁膜６１上に絶縁膜６４を形成し、絶縁膜６４に配線溝６５を形成し、配線溝６５内に配線（第１層配線）６６を形成する。この配線６６により、ソース電極７１、ドレイン電極７２、カソード電極７３、アノード電極７４および下部電極７５が形成される。アノード電極７４は複数のプラグ６３を介して金属シリサイド膜９１からなる複数のショットキ電極５２に電気的に接続される。
【０１３６】
それから、上記実施の形態１と同様にして、配線６６が埋め込まれた絶縁膜６４上に絶縁膜８１を形成し、絶縁膜８１に開口部８２を形成し、容量絶縁膜としての絶縁膜８３を形成し、絶縁膜８１に開口部８４を形成し、開口部８２，８４内を埋めるように絶縁膜８１上に配線を８５を形成する。下部電極７５上に絶縁膜８３を介して形成された配線８５により、キャパシタの上部電極８６が形成される。その後、表面保護膜８８を形成し、更に基板２１の裏面に裏面電極８９を形成する。
【０１３７】
このように、本実施の形態の半導体装置は、ＬＤＭＯＳＦＥＴのソース、ドレインおよびゲート電極３２上の金属シリサイド膜９１と同層の金属シリサイド膜９１によりショットキバリアダイオード素子のショットキ電極５２を形成したこと以外は、上記実施の形態１の半導体装置とほぼ同様の構成を有している。本実施の形態でも、上記実施の形態１とほぼ同様の効果を得ることができる。更に、本実施の形態では、ＬＤＭＯＳＦＥＴのソース、ドレインおよびゲート電極３２上に金属シリサイド膜９１を形成する工程（サリサイドプロセス）と同じ工程で、ＳＢＤ形成領域２１Ｂに金属膜９１からなるショットキ電極５２を形成できる。このため、製造工程数を低減でき、半導体装置の製造コストをより低減させることができる。
【０１３８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３９】
本発明は、携帯電話用の高周波電力増幅器などに用いる半導体装置に適用して好適なものである。
【図面の簡単な説明】
【０１４０】
【図１】本発明の一実施の形態である半導体装置の回路ブロック図である。
【図２】図２は、ショットキバリアダイオード検波方式の検出回路を示す回路図である。
【図３】比較例のＲＦパワーモジュールの構造を示す上面図である。
【図４】本発明の一実施の形態であるＲＦパワーモジュールの構造を示す上面図である。
【図５】図４のＲＦパワーモジュールの断面図である。
【図６】本発明の一実施の形態である半導体装置の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】比較例の半導体装置におけるショットキバリアダイオード素子の構造を示す要部断面図である。
【図１６】図１５の半導体装置におけるショットキバリアダイオード素子の要部平面図である。
【図１７】本発明の一実施の形態である半導体装置におけるショットキバリアダイオード素子の構造を示す要部断面図である。
【図１８】図１７の半導体装置におけるショットキバリアダイオード素子の要部平面図である。
【図１９】図１７の半導体装置におけるショットキバリアダイオード素子の要部平面図である。
【図２０】図１７の半導体装置におけるショットキバリアダイオード素子の要部平面図である。
【図２１】ショットキバリアダイオードの電圧−電流特性を示すグラフである。
【図２２】ショットキバリアダイオードのショットキ接合のトータル面積と電流値との相関を示すグラフである。
【図２３】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２４】図２３の半導体装置の要部平面図である。
【図２５】図２３の半導体装置の要部平面図である。
【図２６】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２７】図２６の半導体装置の要部平面図である。
【図２８】図２６の半導体装置の要部平面図である。
【図２９】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】ＭＯＳＦＥＴ検波方式の検出回路を示す回路図である。
【符号の説明】
【０１４１】
１  ＲＦパワーモジュール
２  半導体チップ
２ａ電極
２ｂ  裏面電極
３  配線基板
３ａ  上面
３ｂ  下面
４  受動部品
５  封止樹脂
８  ボンディングワイヤ
１１  絶縁層
１２ａ  基板側端子
１２ｂ  外部接続端子
１２ｃ  基準電位供給用端子
１３  ビアホール
１３ａ  ビアホール
１４  窪み
１４ａ  導体層
１５  半田
１７  半田
２１  基板
２１Ａ  ＬＤＭＯＳＦＥＴ形成領域
２１Ｂ
２１Ｃ  キャパシタ形成領域
２１Ｄ  抵抗素子形成領域
２２  エピタキシャル層
２３  溝
２４  ｐ型打抜き層
２５  素子分離領域
２６  ｐ型ウエル
２７  ｎ型ウエル
２８  ゲート絶縁膜
２８ａ  絶縁膜
２９  ｎ型多結晶シリコン膜
３０  金属シリサイド膜
３１  絶縁膜
３２  ゲート電極
３３  抵抗素子
３３ａ  ｎ型多結晶シリコン膜
３４  絶縁膜
３５  ｎ-型オフセットドレイン領域
３６  ｎ-型ソース領域
３７  ｐ型ハロー領域
３８  サイドウォールスペーサ
３８ａ  サイドウォールスペーサ
３９  ｎ型オフセットドレイン領域
４２  ｎ+型ドレイン領域
４３  ｎ+型ソース領域
４４  ｎ+型半導体領域
４６  ｐ+型半導体領域
４７  ｐ+型ガードリング層
５２  ショットキ電極
５３  ショットキ接合部
６１  絶縁膜
６２  コンタクトホール
６２ａ  コンタクトホール
６２ｂ  コンタクトホール
６３  プラグ
６３ａ  プラグ
６３ｂ  プラグ
６４  絶縁膜
６５  配線溝
６６  配線
７１  ソース電極
７２  ドレイン電極
７３  カソード電極
７３ａ  電極部
７３ｂ  連結部
７４  アノード電極
７４ａ  電極部
７４ｂ  連結部
７５  下部電極
８１  絶縁膜
８２  開口部
８３  絶縁膜
８４  開口部
８５  配線
８６  上部電極
８７  容量素子
８８  表面保護膜
８９  裏面電極
９１  金属シリサイド膜
１０２Ａ，１０２Ｂ  電力増幅回路
１０２Ａ１，１０２Ａ２，１０２Ａ３  増幅段
１０２Ｂ１，１０２Ｂ２，１０２Ｂ３  増幅段
１０３Ａ，１０３Ｂ  バイアス回路
１０４Ａ，１０４Ｂ  電源回路
１０５ａ，１０５ｂ入力端子
１０６Ａ，１０６Ｂ  整合回路
１０７ａ，１０７ｂ  出力端子
１０８Ａ，１０８Ｂ  整合回路
１０９Ａ，１０９Ｂ  検出回路
１１０ａ，１１０ｂ  バイアス制御信号入力端子
１１１ａ，１１１ｂ  出力端子
１２１  ショットキバリアダイオード素子
１２２  容量素子
１２３  抵抗素子
２０１  ＲＦパワーモジュール
２０２  半導体チップ
２０３  配線基板
２０４  受動部品
２０４ａ  チップＳＢＤ
２０５  封止樹脂
２０８  ボンディングワイヤ
２０９Ａ  検出回路
２０９Ｂ  検出回路
２１２  基板側端子
２４４  ｎ+型半導体領域
２４７  ｐ+型ガードリング層
２５０  電流経路
２５２  ショットキ電極
２５３  ショットキ接合部
２７３  カソード電極
２７４  アノード電極
２８５  引き出し電極
【図１】
2006013070.tif 000003
【図２】
2006013070.tif 000004
【図３】
2006013070.tif 000005
【図４】
2006013070.tif 000006
【図５】
2006013070.tif 000007
【図６】
2006013070.tif 000008
【図７】
2006013070.tif 000009
【図８】
2006013070.tif 000010
【図９】
2006013070.tif 000011
【図１０】
2006013070.tif 000012
【図１１】
2006013070.tif 000013
【図１２】
2006013070.tif 000014
【図１３】
2006013070.tif 000015
【図１４】
2006013070.tif 000016
【図１５】
2006013070.tif 000017
【図１６】
2006013070.tif 000018
【図１７】
2006013070.tif 000019
【図１８】
2006013070.tif 000020
【図１９】
2006013070.tif 000021
【図２０】
2006013070.tif 000022
【図２１】
2006013070.tif 000023
【図２２】
2006013070.tif 000024
【図２３】
2006013070.tif 000025
【図２４】
2006013070.tif 000026
【図２５】
2006013070.tif 000027
【図２６】
2006013070.tif 000028
【図２７】
2006013070.tif 000029
【図２８】
2006013070.tif 000030
【図２９】
2006013070.tif 000031
【図３０】
2006013070.tif 000032
【図３１】
2006013070.tif 000033
【図３２】
2006013070.tif 000034
【図３３】
2006013070.tif 000035