(57)【要約】  【課題】静電破壊を回避し、絶縁劣化又は絶縁破壊、素子部の抵抗値変化等の発生を抑制し得る薄膜素子の製造方法を提供する。  【解決手段】  帯電を生じる可能性のある処理工程より前に、素子部３３と電気的に並列に入る導体薄膜５０を形成する。導体薄膜５０は、素子部３３の抵抗値よりも低い抵抗値を有する。次に、前記処理工程を実行した後、導体薄膜５０にドライエッチングを施して、導体薄膜５０を除去する。【選択図】      図１
2006032717.tif 000002
【特許請求の範囲】
【請求項１】
薄膜素子を製造する方法であって、
前記薄膜素子は、素子部を含んでおり、
前記素子部は、基体上に設けられており、
帯電を生じる可能性のある処理工程より前に、前記素子部と電気的に並列に入る導体薄膜を形成し、前記導体薄膜は、前記素子部の抵抗値よりも低い抵抗値を有しており、
次に、前記処理工程を実行した後、前記導体薄膜にドライエッチングを施して前記導体薄膜を除去する
工程を含む製造方法。
【請求項２】
薄膜素子を製造する方法であって、
前記薄膜素子は、第１の端子と、第２の端子と、素子部とを含んでおり、
前記素子部は、基体上に設けられ、保護膜によって覆われており、
前記第１の端子は、前記保護膜の一面上に設けられ、前記素子部の一端側に電気的に接続されており、
前記第２の端子は、前記保護膜の前記一面上に設けられ、前記素子部の他端側に電気的に接続されており、
帯電を生じる可能性のある処理工程より前に、前記保護膜の前記一面上に、前記第１の端子及び前記第２の端子を接続する導体薄膜を形成し、前記導体薄膜は、前記素子部の抵抗よりも低い抵抗値を有しており、
次に、前記処理工程を実行した後、前記導体薄膜にドライエッチングを施して、少なくとも、前記第1の端子と前記第２の端子との間において、前記導体薄膜を除去する
工程を含む製造方法。
【請求項３】
請求項１または２に記載された製造方法であって、前記処理工程は、所定のパターンを形成するためのマスク形成、前記マスクの除去、前記基体の切断、前記基体の研磨、又は、前記基体の洗浄のうち、少なくとも１つを含む、製造方法。
【請求項４】
請求項１乃至３の何れかに記載された製造方法であって、前記ドライエッチングは、電気的にほぼ中性雰囲中で実行する、製造方法。
【請求項５】
請求項１乃至４の何れかに記載された製造方法であって、前記ドライエッチングは、イオンビームエッチング、イオンミリング、スパッタミリング、リアクティブ．イオン．エッチング、プラズマエッチング、又は、スパッタエッチングである、製造方法。
【請求項６】
請求項１乃至５の何れかに記載された製造方法であって、前記導体薄膜を形成する前に、前記薄膜素子の特性を測定する工程を含む、製造方法。
【請求項７】
請求項１乃至6の何れかに記載された製造方法であって、
前記薄膜素子は、複数であり、それぞれは、前記基体を共用し、前記基体上に整列されている、製造方法。
【請求項８】
請求項1乃至７の何れかに記載された製造方法であって、前記薄膜素子は、薄膜磁気ヘッドであり、前記素子部は、再生素子である、製造方法。
【請求項９】
請求項８に記載された製造方法であって、
前記薄膜素子は、記録素子を含む、製造方法。
【請求項１０】
請求項1乃至９の何れかに記載された製造方法であって、前記素子部は、磁気抵抗効果素子を含む、製造方法。
【請求項１１】
請求項１０に記載された製造方法であって、
前記素子部は、スピンバルブ膜又は強磁性トンネル接合膜を含む、製造方法。
【請求項１２】
請求項１乃至１１の何れかに記載された製造方法であって、前記薄膜素子は、格子状に配列されている、製造方法。
【請求項１３】
請求項１乃至１１の何れかに記載された製造方法であって、前記薄膜素子は、列状に配列されている、製造方法。
【請求項１４】
基体と、薄膜素子とを含む集合体であって、
前記薄膜素子は複数であり、それぞれは、素子部と、導体薄膜とを含み、前記基体を共用し前記基体上に整列されており、
前記導体薄膜は、前記素子部の抵抗よりも低い抵抗値を有し、前記素子部と電気的に並列に接続されている、
集合体。
【請求項１５】
基体と、薄膜素子とを含む集合体であって、
前記薄膜素子は、複数であり、それぞれは、素子部と、第１の端子と、第２の端子と、導体薄膜とを含み、前記基体を共用し、前記基体上に整列されており、
前記素子部は、前記基体上に設けられ、保護膜によって覆われており、
前記第１の端子は、前記保護膜の一面上に設けられ、前記素子部の一端側に電気的に接続されており、
前記第２の端子は、前記保護膜の前記一面上に設けられ、前記素子部の他端側に電気的に接続されており、
前記導体薄膜は、前記素子部の抵抗よりも低い抵抗値を有し、前記保護膜の前記一面上において、前記第１の端子及び前記第２の端子を接続している、
集合体。
【請求項１６】
請求項１５に記載された集合体であって、前記薄膜素子は、薄膜磁気ヘッドであり、前記素子部は、再生素子である、集合体。
【請求項１７】
請求項１６に記載された集合体であって、
前記薄膜素子は、記録素子を含む、集合体。
【請求項１８】
請求項１４乃至１７の何れかに記載された集合体であって、
前記素子部は、磁気抵抗効果素子である、集合体。
【請求項１９】
請求項１８に記載された集合体であって、
前記素子部は、スピンバルブ膜又は強磁性トンネル接合膜を含んでいる、集合体。
【請求項２０】
請求項１４乃至１９の何れかに記載された集合体であって、前記薄膜素子は、格子状に配列されている、集合体。
【請求項２１】
請求項１４乃至１９の何れかに記載された集合体であって、前記薄膜素子は、列状に配列されている、集合体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜素子の製造方法、及び、その集合体に関する。
【背景技術】
【０００２】
薄膜素子としては、例えば、薄膜磁気ヘッド、ＭＲＡＭ（不揮発性磁気抵抗メモリ：Magnetoresistive Random Access Memory）、磁気センサ、ＩＣ又は半導体等が知られている。
【０００３】
この種の薄膜素子の製造にあたっては、ウエハ上で薄膜形成プロセスを実行して、多層膜構造を得た後、ウエハ上で様々な処理工程を実行し、更に、ウエハを切断して得られた中間集合体に、研磨工程や、洗浄工程などを実行し、最終的に、個々の薄膜素子を含むように切断して、その個品を取り出す。
【０００４】
ところが、上述した製造工程には、一般に、帯電を生じる処理工程が含まれる。この種の薄膜素子は、主要部が、極めて薄い多層膜からなるため、製造工程において、帯電を生じた場合、多層膜が静電気放電（ＥＳＤ：Electro Static Discharge）や、過電圧，過電流（ＥＯＳ：Electrical Over Stress）により、静電破壊し、絶縁劣化又は絶縁破壊、素子部の抵抗値変化等を生じることがあった。
【０００５】
特に、薄膜磁気ヘッドにおいては、再生素子に、スピンバルブ膜（以下、ＳＶ膜と称する）又は強磁性トンネル接合膜（以下、ＴＭＲ膜と称する）などの巨大磁気抵抗効果素子 (Giant Magneto Resistive、以下GMRと称する)を用いたものがその主流となっている。ＳＶ膜やＴＭＲ膜は、一層当たりの膜厚がｎｍ領域の極めて薄い多層膜からなるから、その製造工程において、ＥＳＤや、ＥＯＳにより、静電破壊し、絶縁劣化又は絶縁破壊、素子部の抵抗値変化等を生じる危険性が、より高くなる。
【０００６】
再生素子に絶縁劣化又は絶縁破壊、素子部の抵抗値変化等が生じると、再生信号の電気雑音が大きくなるという問題や、電磁変換特性が悪化する等、薄膜磁気ヘッドに特有の問題を引き起こす。これらの問題が生じると、製品歩留りを低下させる大きな原因となるので、その抑制・防止手段が講じられなければならない。そのような抑制・防止手段として、従来より種々の提案がなされている。
【０００７】
例えば、特許文献１、及び、特許文献２は、導電性樹脂や導電性フィルムからなるショート膜で、再生素子をショートしておき、研磨工程等が終了した後、溶剤でショート膜を除去する技術を開示している。
【０００８】
しかしながら、特許文献１及び特許文献２に開示された技術では、溶剤によるショート膜の除去時にＥＳＤ破壊が生じるおそれがある。また、導電性樹脂や導電性フィルムからなるショート膜を用いているので、薄膜素子の洗浄等のウエットプロセスにおいて、ショート膜が外れるおそれがある。
【０００９】
特許文献３は、複雑な形状のシールド膜等を用いて、再生素子を直接ショートさせることなく、再生素子のショートと同様の効果を奏し得る技術を開示している。しかしながら、特許文献３に開示された技術では、シャントを外すときにＥＳＤ破壊が生じる危険性ある。
【００１０】
また、特許文献４は、再生素子間に、シャント抵抗を備えた薄膜素子を開示しているが、シャント抵抗を内蔵したものであって、シャント抵抗を外す技術は開示していない。しかも、このシャント抵抗は、薄膜素子に内蔵されるものであるから、抵抗値を十分に高くする必要があり、製造時における静電気放電等を十分に防止できないおそれさえある。
【００１１】
更に、例えば、特許文献５は、研磨工程等が終了した後、研削砥石等の機械的な切断によりシャント膜を外す技術を開示している。しかしながら、特許文献５に開示された技術では、シャント膜を外す際に、機械的な摩擦が発生し、ＥＳＤ破壊が起こるおそれがある。
【００１２】
また、ウエハ工程の全期間において、電極間をショートさせておく技術も知られているが、この場合は、ウエハ工程において、電極膜間の特性を測定することができないから、ウエハ工程において、絶縁破壊、素子部の抵抗値変化等を生じても、それを知ることができない。
【００１３】
このため、ウエハを切断し、個品の薄膜素子として取り出された後に、特性測定作業を行わなければならないから、歩留の低下を招くとともに、薄膜素子毎の個別的な特性測定作業が必要になるために、その作業が著しく面倒になる。
【特許文献１】特開平９−１８０１３０号公報
【特許文献２】特開２００３−３６５０８号公報
【特許文献３】特開平９−９１６２３号公報
【特許文献４】特開平１０−２３３０１１号公報
【特許文献５】特開２００２−２５０２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の課題は、静電破壊を回避し、絶縁劣化又は絶縁破壊、素子部の抵抗値変化等の発生を抑制し得る薄膜素子の製造方法、及び、この製造方法の実施に用いられる集合体を提供することである。
【課題を解決するための手段】
【００１５】
上述した課題を解決するため、本発明は、薄膜素子の製造方法、及び、集合体を開示する。
【００１６】
１．薄膜素子の製造方法
本発明に係る製造方法の適用される薄膜素子は、素子部を含んでおり、前記素子部は、基体上に設けられている。この構造において、帯電を生じる可能性のある処理工程より前に、前記素子部と電気的に並列に入る導体薄膜を形成する。前記導体薄膜は、前記素子部の抵抗値よりも低い抵抗値を有する。次に、前記処理工程を実行した後、前記導体薄膜にドライエッチングを施して前記導体薄膜を除去する。
【００１７】
上述したように、本発明に係る製造方法では、帯電を生じる可能性のある処理工程より前に、素子部と電気的に並列に入る導体薄膜を形成する。導体薄膜は、素子部の抵抗値よりも低い抵抗値を有する。この導体薄膜が除去されるのは、帯電を生じる可能性のある処理工程が実行された後である。つまり、帯電を生じる可能性のある処理工程が実行される間は、素子部には、電気的に並列に、前記素子部の抵抗値よりも低い抵抗値を有する導体薄膜が接続されている。従って、処理工程において、仮に、帯電が生じても、素子部に、静電気放電（ＥＳＤ）や、過電圧，過電流による静電破壊が発生するのを回避し、素子部の絶縁劣化又は絶縁破壊、素子部の抵抗値変化等の発生を抑制することができる。
【００１８】
処理工程を実行した後は、導体薄膜にドライエッチングを施して、導体薄膜を除去する。ドライエッチングにて、導体薄膜を除去することの利点は、導体薄膜を除去する際に、摩擦による静電破壊を生じるおそれがない点にある。しかも、溶剤を使用する必要がないので、溶剤による静電破壊を生じる余地もない。導体薄膜を除去する工程が終了した後は、素子部の特性測定が可能になるとともに、通常の使用に供しえる状態となる。導体薄膜を形成する前も、素子部は開放状態にあるから、必要であれば、素子部の特性を測定することができる。
【００１９】
本発明は、更に具体的な態様を開示する。この具体的態様に係る製造方法では、薄膜素子は、第１の端子と、第２の端子と、素子部とを含む。前記素子部は、基体上に設けられ、保護膜によって覆われている。前記第１の端子は、前記保護膜の一面上に設けられ、前記素子部の一端側に電気的に接続されている。前記第２の端子は、前記保護膜の前記一面上に設けられ、前記素子部の他端側に電気的に接続されている。
【００２０】
上記構成において、帯電を生じる可能性のある処理工程より前に、前記保護膜の前記一面上に、前記第１の端子及び前記第２の端子を接続する導体薄膜を形成する。前記導体薄膜は、前記素子部の抵抗よりも低い抵抗値を有している。
【００２１】
次に、前記処理工程を実行した後、前記導体薄膜にドライエッチングを施して、少なくとも、前記第1の端子と前記第２の端子との間において、前記導体薄膜を除去する。
【００２２】
この態様に係る製造方法においても、帯電を生じる可能性のある処理工程を実行する間は、第１の端子及び第２の端子の間が、素子部の抵抗よりも低い抵抗値を有する導体薄膜によって接続（短絡）され、素子部が、導体薄膜によって側路（シャント）されることになるので、素子部に、静電気放電（ＥＳＤ）や、過電圧，過電流による静電破壊が発生するのを回避し、素子部の絶縁劣化又は絶縁破壊、素子部の抵抗値変化等の発生を抑制することができる。
【００２３】
また、導体薄膜は、洗浄等のウエットプロセスにおいても外れることがないから、静電破壊を確実に回避することができる。
【００２４】
帯電を生じる可能性のある処理工程を実行した後は、導体薄膜にドライエッチングを施して、少なくとも、第1の端子と第２の端子との間の導体薄膜を除去する。ドライエッチングより、導体薄膜を除去することの利点は、既に述べたように、導体薄膜を除去する際に、摩擦による静電破壊を生じるおそれがない点にある。しかも、溶剤を使用する必要がないので、溶剤による静電破壊を生じる余地もない。
【００２５】
導体薄膜を除去する工程が終了した後は、素子部の特性測定が可能になるとともに、通常の使用に供しえる状態となる。導体薄膜を形成する前も、素子部は開放状態にあるから、必要であれば、素子部の特性を測定することができる。第１の端子及び第２の端子は、保護膜の一面上に設けられているから、第１の端子、及び、第２の端子を用いて、同一平面上で、測定作業を容易に行なうことができる。
【００２６】
上述した2つの態様の何れの場合も、導体薄膜の形成、及び、除去は、中性雰囲気中で行うことが好ましい。一層、確実に静電破壊を回避できるからである。
【００２７】
また、本発明に係る製造方法においては、導体薄膜形成前に、素子部の特性を測定することが好ましい。素子部の特性測定により、正常部分のみをその後の工程に進めることができ、プロセスの無駄を省き、製造歩留まりの低下を防止することができるからである。
【００２８】
本発明において、帯電を生じる可能性のある処理工程には、所定のパターンを形成するためのマスク形成、前記マスクの除去、基体の切断、研磨、又は、洗浄などが含まれる。導体薄膜は、これらの処理工程の性質を考慮して、密着強度が高く、化学的安定性に優れた材料、例えば、金属材料によって構成する。これにより、処理工程における剥離及び損傷を阻止し、静電破壊を回避することができる。
【００２９】
２．集合体
本発明に係る集合体は、基体と、薄膜素子とを含む。前記薄膜素子は複数であり、それぞれは、素子部と、導体薄膜とを含み、前記基体を共用し前記基体上に整列されている。前記導体薄膜は、前記素子部の抵抗よりも低い抵抗値を有し、前記素子部と電気的に並列に接続されている。
【００３０】
本発明に係る集合体は、具体的態様として、基体と、保護膜と、薄膜素子と、導体薄膜とを含んでいてもよい。薄膜素子は、複数であり、薄膜素子のそれぞれは、第１の端子と、第２の端子と、素子部とを含み、基体を共用して、基体上に整列されている。素子部は、基体上に設けられ、保護膜によって覆われている。前記第１の端子は、前記保護膜の一面上に設けられ、前記素子部の一端に接続されており、前記第２の端子は、前記保護膜の前記一面上に設けられ、前記素子部の他端側に接続されている。導体薄膜は、素子部の抵抗よりも低い抵抗値を有しており、保護膜の一面上において、第１の端子の他端及び第２の端子の他端を短絡している。
【００３１】
上述した何れの集合体も、本発明に係る製造方法の実施に直接適用し、その作用効果を奏することができる。例えば、第１の端子及び第２の端子が短絡されているので、基体に処理工程を施す際に、素子部の一端側−他端側間の静電気放電（ＥＳＤ）や、過電圧，過電流による静電破壊を回避し、絶縁劣化又は絶縁破壊、素子部の抵抗値変化等の発生を抑制することができる。
【００３２】
本発明に係る集合体は、薄膜素子を配列させたもの、すなわち、ウエハであってもよいし、このウエハから切断された中間集合体（バー状集合体）であってもよい。
【発明の効果】
【００３３】
以上述べたように、本発明によれば、静電破壊を回避し、絶縁劣化又は絶縁破壊、素子部の抵抗値変化等の発生を抑制し得る薄膜素子の製造方法、及び、集合体を提供することができる。
【００３４】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。
【発明を実施するための最良の形態】
【００３５】
図１は本発明に係る薄膜素子の製造工程を示すフロ−チャ−ト、図２乃至図１７は本発明に係る薄膜素子の製造方法の各工程を示す図である。本発明に係る薄膜素子の製造方法は、薄膜磁気ヘッド、ＭＲＡＭ、ＩＣ、半導体、磁気センサ等に広く適用できるものであるが、説明の具体化のため、薄膜磁気ヘッドの製造方法を例にとって説明する。
【００３６】
＜磁気ヘッド要素の形成工程＞
まず、ウエハ（wafer）の状態で、その上に磁気ヘッド要素（薄膜素子）を形成する工程が実行される。図２は磁気ヘッド要素の形成工程が終了した後のウエハ（集合体）を示す図である。
【００３７】
図２に示すように、磁気ヘッド要素の形成工程が終了した状態では、基体１の上には、既に、複数の磁気ヘッド要素Ｑ１１〜Ｑｎｍが形成されている。磁気ヘッド要素Ｑ１１〜Ｑｎｍのそれぞれは、基体１の平面において、長手方向にｎ行（ｎは任意の自然数）、幅方向にｍ列（ｍは任意の自然数）となるように、整列して形成されている。磁気ヘッド要素Ｑ１１〜Ｑｎｍは、保護膜１７によって覆われている。磁気ヘッド要素Ｑ１１〜Ｑｎｍは、周知のように、フォトリソグラフィを主体とした高精度パターン形成技術によって形成することができる。
【００３８】
図３は図２に示したウエハの一部を拡大して模式的に示す図、図４は、図３に示したウエハの一部を拡大して、磁気ヘッド要素の１つを模式的に示す図である。図において、磁気ヘッド要素Ｑ１１〜Ｑｎｍのそれぞれは、再生素子３０と、記録素子４０とを含み、基体１を共用し、基体１上に整列されている。
【００３９】
次に、磁気ヘッド要素Ｑ１１〜ＱｎｍのそれぞれにおけるMR素子３３の具体例について説明する。図５は図２に示したウエハ上における磁気ヘッド要素の１つを抽出して示す断面図、図６は図５の６−６線に沿った断面図、図７は図６の部分拡大図、図８は端子部分の拡大断面図である。図５〜図７において、寸法、プロポーション等は、図示の都合上、誇張されまたは省略されている。
【００４０】
基体１は、例えば、アルティック（Ａｌ2Ｏ3・ＴｉＣ）等のセラミック構造体からなる。再生素子３０は、第１の端子３１と、第２の端子３２と、素子部３３とを含む。素子部３３は、ＭＲ素子で構成されている。以下、素子部３３をMR素子と称することとする。
【００４１】
ＭＲ素子３３は、ＳＶ膜又はＴＭＲ膜を含んでいる。ＳＶ膜及びＴＭＲ膜を用いたＭＲ素子３３は、２つの異なる構造をとり得る。一般に、膜面に対して平行にセンス電流を流すヘッド構造をＣＩＰ（Current In Plane）構造、膜面に対して垂直にセンス電流を流すヘッド構造をＣＰＰ（Current Perpendicular to Plane）構造と呼ぶ。ＴＭＲ膜は、基本的に、ＣＰＰ構造となる。ＳＶ膜は、ＣＩＰ構造及びＣＰＰ構造の両者を含む。本発明は何れのタイプにも適用できる。図示の実施例では、CPP構造を示した。
【００４２】
MR素子３３は、下部電極膜２５と、上部電極膜２６との間に配置されている。ＭＲ素子３３は、フリー層３０２を含み、フリー層３０２に隣接する非磁性層３０３を有し、非磁性層３０３に、磁化方向が固定されたピンド層３０４が隣接している。ピンド層３０４には反強磁性層３０５が隣接している。ピンド層３０４は、反強磁性層３０５との交換結合により、磁化方向が固定される。
【００４３】
フリー層３０２、非磁性層３０３、ピンド層３０４及び反強磁性層３０５の膜構造及び組成材料等については、既に知られている技術を、任意に適用できる。一例をあげると、フリー層３０２及びピンド層３０４は、例えば、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＦｅ等で構成され、反強磁性層３０５はＦｅＭｎ、ＭｎＩｒ、ＮｉＭｎ、ＣｒＭｎＰｔ、ＰｔＭｎなどによって構成される。非磁性層３０３は、ＳＶ膜の場合はＣｕ等を主成分とする導電性材料層で構成され、ＴＭＲ膜の場合は、Ａｌ2Ｏ3層などの絶縁性材料層で構成される。
【００４４】
ＭＲ素子３３の両側部には、磁区制御膜２１、２２が備えられている。磁区制御膜２１、２２は、フリー層３０２の磁区を制御する。磁区制御膜２１、２２は、絶縁膜２０３、２０４によって、ＭＲ素子３３から電気的にへだてられている。絶縁膜２０３、２０４は、具体的には、Ａｌ2Ｏ3、または、ＳｉＯ2等からなる。
【００４５】
下部電極膜２５は、基体１の一面上に設けられており、下部磁気シールドとしての機能を果たす。下部電極膜２５の一面上には、下地金属膜３０６が薄く形成されており、ＭＲ素子３３はその上に形成されている。上部電極膜２６は、上部磁気シールド膜として兼用されるもので、金属膜３０１の上に形成され、上部シールドギャップ層７によって覆われている。
【００４６】
下部電極膜２５は、ＭＲ素子３３の下面に隣接し、上部電極膜２６は、ＭＲ素子３３の上面に隣接している。したがって、再生素子３０の膜面に対して垂直方向にセンス電流を流すCPP構造となる。
【００４７】
記録素子４０は、下部磁極層８と、上部磁極層１２と、記録ギャップ層９と、薄膜コイル１０、１５とを含む。下部磁極層８及び上部磁極層１２は、互いに磁気的に連結されている。下部磁極層８は、上部シールドギャップ層７の上に形成されている。記録ギャップ層９は下部磁極層８の磁極部分と上部磁極層１２の磁極部分との間に設けられている。薄膜コイル１０、１５は下部磁極層８および上部磁極層１２の間のインナーギャップ間に、絶縁された状態で配設されている。記録素子４０は、保護膜１７によって覆われている。保護膜１７は、例えば、アルミナ等からなる。
【００４８】
第１の端子３１は、上部電極膜２６に接続され、第２の端子３２は下部電極膜２５に接続される。図8は、第１の端子３１及び第２の端子３２と、上部電極膜２６及び下部電極膜２５の接続構造を示す図である。図示された実施例では、第１の端子３１は、保護膜１７の内部を通って導かれる引き上げ部３１２によって、上部電極膜２６の延長部分３１１に接続されている。第２の端子３２は、保護膜１７の内部を通って導かれる引き上げ部３２２によって、下部電極膜２５の延長部分３２１に接続されている。第１の端子３１は、引き上げ部３１２の上端面に形成され、第２の端子３２は、引き上げ部３２２の上端面に形成されている。第１の端子３１及び第２の端子３２は、例えば、Ａｕからなり、厚みが、数μｍである。引き上げ部３１２、及び、引き上げ部３２２の厚み（高さ又は深さ）は、例えば、数十μｍである。
【００４９】
＜測定工程＞
図９は測定工程を説明する図である。図９に示すように、測定工程では、面４０１に形成された第１、第２の端子３１、３２に測定プローブ６１、６２を当て、測定装置６３を用いて、ＭＲ素子３３の特性を測定する。ここで、ＭＲ素子３３は、保護膜１７によって覆われているから、保護膜１７により保護される。また、ＭＲ素子３３に隣接する上部電極膜２６が、第１の端子３１に接続され、下部電極膜２５が第２の端子３２に接続されているから、第１の端子３１及び第２の端子３２に測定用プローブ６１，６２をあて、測定装置６３を用いて、ＭＲ素子３３の特性を測定することができる。この測定により、ウエハ工程が正常に行われたか否かを判断することができるから、正常なウエハのみを、次の処理工程に移し、無駄を省くことができる。
【００５０】
＜導体薄膜の形成工程＞
図１０は、導体薄膜の形成工程を説明する図、図１1は端子部の拡大断面図である。図１０、図１1に示すように、導体薄膜の形成工程では、保護膜１７の一面４０１上に導体薄膜５０を形成して、第１の端子３１及び第２の端子３２を導体薄膜５０によって短絡する。導体薄膜５０は、ＭＲ素子３３の抵抗よりも低い抵抗値、すなわち、第１の端子３１及び第２の端子３２の間で見た抵抗よりも低い抵抗値を有している。導体薄膜５０は、面４０１の全面に形成してもよいし、マスク等を用いて、第１の端子３１及び第２の端子３２の間にのみ形成してもよい。導体薄膜５０は、例えば、Ｔｉ（３ｎｍ）／Ａｕ（２８ｎｍ）からなり、厚みが数十ｎｍ程度である。なお、上述したウエハは、本発明の請求対象である集合体に含まれる。
【００５１】
ここで、第１の端子３１及び第２の端子３２のそれぞれは、保護膜１７の同一面４０１上に形成されているから、これを短絡する導体薄膜５０は、薄膜プロセス技術を用いて、同一面４０１上に形成できる。
【００５２】
薄膜プロセス技術の適用によれば、導体薄膜５０は、第１の端子３１、及び、第２の端子３２の厚み（例えば、数μｍ）と比較して、数十ｎｍと、極めて薄く形成することができる。導体薄膜５０は、静電破壊を回避するためのものであり、上述のような薄い膜厚でも、素子部よりも抵抗値を下げられるため十分に保護機能を発揮することができる。
【００５３】
また、導体薄膜５０は、一般には、密着性の高い金属薄膜で構成できるので、洗浄等のウエットプロセスにおいて、導体薄膜５０が外れることがなく、静電破壊を確実に回避することができる。
【００５４】
更に、一般的な薄膜プロセスを用いて、導体薄膜５０を形成し得るので、特殊な加工機を備える必要がなく、設備コストの増大を回避することができる。
【００５５】
＜処理工程＞
上述した工程の後、処理工程に移行する。処理工程としては、例えば、所定のパターンを形成するためのマスク形成、前記マスクの除去、ウエハを構成する基体１の切断工程、基体の切断によって得られた中間集合体の研磨工程、中間集合体の洗浄工程等を挙げることができる。これらの工程は、程度の差はあっても、基体1などをとおして、帯電を生じる可能性のある処理工程である。図１２、図１３は、基体の切断工程を説明する図である。
【００５６】
図１２に示すように、切断工程においては、まず、ウエハのうち、磁気ヘッド要素Ｑ１１〜Ｑｎｍが形成された領域の外側に生じる円弧部分（耳）を切断によって除去し、４角形状の集合体を得る。上述した４角形状集合体も、本発明の請求対象である集合体に含まれる。
【００５７】
次に、図１３に示すように、４角形状の集合体を、一方向に沿って切断し、図１４に示すような中間集合体（バー状集合体）を切出す。図１４において、中間集合体は、再生素子３０が、基体の長手方向に沿って配列されている。集合体の面４０４は、媒体対向面となる。再生素子３０のＭＲ素子３３、及び、記録素子４０は、媒体対向面４０４に露出している。中間集合体も、本発明の請求対象である。
【００５８】
次に、研磨工程が実行される。研磨加工にあたって、中間集合体は、冶具（図示せず）に貼り付けられる。貼り付け冶具を用いた研磨は、周知の技術を適用して実行できる。中間集合体は、磁気ヘッド要素が長手方向に整列されているから、１度の研磨で、同時に多数の磁気ヘッド要素について研磨することが可能である。研磨加工は、例えば、記録素子４０のスロートハイトの決定や、再生素子３０の高さ（ＭＲハイト）の決定、浮上特性制御用の空気ベアリング面の形成などのため行われ、主として、媒体対向面４０４が研磨される。
【００５９】
ここで、本発明においては、上述した処理工程を施す前に、保護膜１７の一面４０１上に導体薄膜５０を形成して、第１の端子３１及び第２の端子３２を導体薄膜５０によって短絡する工程を含む。したがって、処理工程の間は、第１の端子３１及び第２の端子３２が短絡されていることになるので、ＭＲ素子３３を、静電気放電（ＥＳＤ）や、過電圧，過電流による静電破壊から保護し、絶縁劣化又は絶縁破壊、素子部の抵抗値変化等の発生を回避することができる。
【００６０】
加工手段としては、機械的研磨加工、ドライエッチング、ケミカルエッチングまたはこれらの組み合わせが適用できる。研磨加工が終了した後は、媒体対向面４０４に対するＤＬＣ膜などの保護膜形成を行うことが好ましい。
【００６１】
次に、洗浄工程が実行される。洗浄工程においては、再生素子３０のそれぞれは、導体薄膜５０にて短絡されているから、例えば、有機洗浄剤等を用いても、静電破壊は生じない。
【００６２】
＜導体薄膜除去工程＞
次に、導体薄膜除去工程を実行する。図１５は、導体薄膜除去工程を説明する図である。導体薄膜除去工程においては、導体薄膜５０にドライエッチングを施して、少なくとも、第１の端子３１と第２の端子３２との間の導体薄膜５０を除去する。ドライエッチングは、通常の方法に従い、真空チャンバーの内部で行なう。ドライエッチングとしては、例えば、イオンビームエッチング、イオンミリング、スパッタミリング、リアクティブ．イオン．エッチング、プラズマエッチング、又は、スパッタエッチング等のドライエッチングを用いることができる。
【００６３】
また、ドライエッチング時には、図１５に示すように、媒体対向面（ＡＢＳ面）４０４を保護膜７で覆っておくことが好ましい。媒体対向面４０４がドライエッチングの影響を受けないようにするためである。
【００６４】
また、ドライエッチングにあたっては、エッチングビームが電気的に中性になるように、すなわち、中性雰囲中で実行することが好ましい。中性雰囲中で実行することにより、エッチング時のイオンによる静電破壊を回避できるからである。エッチングビームとしては、例えば、Ａｒ+（アルゴン）を用いることができる。
【００６５】
中性雰囲中でドライエッチングを実行するためには、例えば、図１６に示すように、プラズマ源９１と、グリッド９２と、電位検出素子９３と、フィードバック回路９４と、中性装置（ニュートライザー：Neutralizer）９５を含むドライエッチング装置を用いることができる。
【００６６】
図１６において、プラズマ源９１は、グリッド９２を介して、エッチングビーム、例えば、Ａｒ+（アルゴン）を出力する。電位検出素子９３は、例えば、非接触の電位センサであり、第１の端子３１及び第２の端子３２が形成された部分、又は、その付近（以下、サンプル部分と称する）の電位をモニターする。フィードバック回路９４は、サンプル部分の電位がゼロになるように常時フィードバックをかけ、中性装置９５の出力を調整する。
【００６７】
中性装置９５は、フィードバック回路９４から出力されるフィードバック信号に基づいて、電子（ｅ-）を出力し、エッチングビームＡｒ+を電気的に中性なＡｒに変換する。
【００６８】
上記プロセスによれば、導体薄膜５０を除去する際に、摩擦、又は、溶剤により、静電破壊を生じるおそれがない。
【００６９】
図示の実施例において、第１の端子３１及び第２の端子３２は、同一面４０１上に配列されているので、第１の端子３１及び第２の端子３２について、導体薄膜５０のすべてを同時に除去することができる。
【００７０】
また、導体薄膜５０は、第１の端子３１及び第２の端子３２と比較して、極めて薄く形成することができる。このため、第１の端子３１及び第２の端子３２に損傷を与えることなく、また、導体薄膜５０の削り残しを生じることなく、ドライエッチングにて、導体薄膜５０のみを、確実に除去できる。
【００７１】
例えば、導体薄膜５０の厚みを、第１の端子３１の他端３１１、及び、第２の端子３２の他端３２１の厚みの１／１０以下にすることにより、ドライエッチングが第１の端子３１及び第２の端子３２に与える影響を極めて少なくすることができる。
【００７２】
更に、一般的なドライエッチングプロセスを用いて、導体薄膜５０を除去し得るので、特殊な加工機を備える必要がなく、設備コストの増大を回避することができる。
【００７３】
＜最終工程＞
上述した工程の終了後、図１７に図示するように、中間集合体を、切断線Ｘ１−Ｘ１、Ｘ２−Ｘ２で切断し、磁気ヘッド要素Ｑ１１〜Ｑｎｍのそれぞれを個別に切出す。これにより、薄膜磁気ヘッドを得ることができる。
【００７４】
磁気ヘッド要素Ｑ１１〜Ｑｎｍのそれぞれを個別に切出す際の切断面（図１７のＸ１−Ｘ１、Ｘ２−Ｘ２）は、面４０４（ＡＢＳ面）と直交する面である。したがって、切断時に、面４０４（ＡＢＳ面）に摩擦力が加わることはないので、ＭＲ素子３３が静電破壊するおそれはない。
【００７５】
上述の実施例では、薄膜磁気ヘッドの製造方法を用いて、本発明に係る薄膜素子の製造方法を説明したが、薄膜素子は、ＭＲＡＭ、ＩＣ、半導体、センサ等であってもよい。また、帯電を生じる可能性のある処理工程には、ウエハ上での工程も含まれるから、ウエハプロセスでも本発明適用の可能性がある。例えば、ウエハ上に短絡用導体薄膜を形成しておき、帯電を生じる可能性のある処理工程を施した後、ウエハ上にて導体薄膜を除去するなどである。
【００７６】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【００７７】
【図１】本発明に係る薄膜素子の製造工程を示すフロ−チャ−トである。
【図２】磁気ヘッド要素の形成工程が終了した後のウエハを示す図である。
【図３】図２に示したウエハの一部を拡大して模式的に示す図である。
【図４】図３に示したウエハの一部を拡大して、薄膜素子の１つを模式的に示す図である。
【図５】図２に示したウエハ上における磁気ヘッド要素の１つを抽出して示す断面図である。
【図６】図５の６−６線に沿った断面図である。
【図７】図６の部分拡大図である。
【図８】端子部分の部分拡大断面図である。
【図９】図２に示した工程の後に実行される測定工程を示す図である。
【図１０】図９に示した工程の後に実行される金属膜形成工程を示す図である。
【図１１】図１０に示した工程における端子部の拡大断面図である。
【図１２】図１０及び図１１に示した工程の後の工程を示す図である。
【図１３】図１２に示した工程の後の工程を示す図である。
【図１４】図１３に示した工程の後の工程を示す図である。
【図１５】図１４に示した工程の後の工程を示す図である。
【図１６】図１４に示した工程の後の工程を示す別の図である。
【図１７】図１５及び図１６に示した工程の後の工程を示す図である。
【符号の説明】
【００７８】
１                    基体
Ｑ１１〜Ｑｎｍ        磁気ヘッド要素
４０                  記録素子
３０                  ＭＲ素子
３１                  第１の端子
３２                  第２の端子
３３                  ＭＲ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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