(57)【要約】【課題】  半導体チップ上の領域を有効的に活用する。【解決手段】  電源セル１０８、１１８は、矩形状の半導体チップ１００の角部Ｃ１、Ｃ２にそれぞれ配置される。電源セル１０８（１１８）のパッド１０８ａ（１１８ａ）には、電源電圧ＶＳＳ（ＶＤＤ）が供給される。電源セル１０８（１１８）の接続配線１０８ｂ（１１８ｂ）は、入出力セル領域ＣＡ１（ＣＡ２）内の電源配線ＶＳＹ１（ＶＳＹ２）および電源配線領域ＷＡ内の電源配線ＶＳＸ間を接続する。電源セル１０８（１１８）の接続配線１０８ｃ（１１８ｃ）は、入出力セル領域ＣＡ１（ＣＡ２）内の電源配線ＶＤＹ１（ＶＤＹ２）および電源配線領域ＷＡ内の電源配線ＶＤＸ間を接続する。電源セル１０８（１１８）の引出配線１０８ｄ（１１８ｄ）は、接続配線１０８ｂ（１１８ｃ）およびパッド１０８ａ（１１８ａ）間を接続する。【選択図】    図１
2006013035.tif 000002
【特許請求の範囲】
【請求項１】
矩形状の半導体チップの互いに対向する第１および第２辺のみに沿って入出力セルを配置して構成される半導体集積回路であって、
前記第１および第２辺に沿って配置される入出力セルにより形成される第１および第２入出力セル領域と、
前記第１入出力セル領域内に前記第１辺に沿って敷設される第１および第２電源配線と、
前記第２入出力セル領域内に前記第２辺に沿って敷設される第１および第２電源配線と、
前記第１入出力セル領域内の第１および第２電源配線と前記第２入出力セル領域内の第１および第２電源配線とを互いに接続するために、前記第１および第２辺に交わる第３辺に沿って敷設される第１および第２電源配線により形成される電源配線領域と、
前記第１および第３辺に沿う角部と前記第２および第３辺に沿う角部との少なくともいずれかに配置される電源セルとを備え、
前記電源セルは、
第１または第２電源電圧を供給するためのパッドと、
前記第１または第２入出力セル領域内の第１電源配線および前記電源配線領域内の第１電源配線間を接続する第１接続配線と、
前記第１または第２入出力セル領域内の第２電源配線および前記電源配線領域内の第２電源配線間を接続する第２接続配線と、
前記第１または第２接続配線および前記パッド間を接続する引出配線とを備えていることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第１および第３辺に沿う角部と前記第２および第３辺に沿う角部との双方に前記電源セルが配置され、
一方の電源セルは、第１電源電圧を供給するためのパッドと、第１接続配線およびパッド間を接続する引出配線とを備え、
他方の電源セルは、第２電源電圧を供給するためのパッドと、第２接続配線およびパッド間を接続する引出配線とを備えていることを特徴とする半導体集積回路。
【請求項３】
半導体集積回路を設計するためのコンピュータに、
入出力セルの互いに直交する第１および第２方向のサイズを含むレイアウト情報と、第１および第２機能ブロックの回路情報とを入力する第１ステップと、
矩形状の半導体チップにおける第１方向の一端側の領域において、半導体チップの第１方向に沿う２辺に沿って入出力セルを配列する第２ステップと、
第２ステップにより互いに対向して配置された入出力セル列間の領域において、第１機能ブロックの第１方向のサイズを、一方の入出力セル列における第１方向のサイズに固定した状態で、第１機能ブロックの配置・配線を実施して半導体チップの第２方向のサイズを決定する第３ステップと、
半導体チップにおける第１方向の他端側の領域において、第２機能ブロックの第２方向のサイズを、第３ステップで決定された半導体チップの第２方向のサイズに対応するサイズに固定した状態で、第２機能ブロックの配置・配線を実施して半導体チップの第１方向のサイズを決定する第４ステップとを実行させることを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および半導体集積回路の設計方法に関し、特に、半導体チップの互いに対向する２辺のみに沿って入出力セルを配置して構成される半導体集積回路およびその設計方法に関する。
【背景技術】
【０００２】
半導体チップの外周に沿って入出力セルを配置して構成される半導体集積回路において、半導体チップ上に配置し得る入出力セル数を増加させる技術が知られている。例えば、特許文献１に記載された半導体集積回路では、電源配線は、半導体チップの外周部に配列された入出力セル上に形成される直線部分と半導体チップの角に沿って形成される角部分とを有している。電源配線の角部分は、直線部分より幅が狭く形成され、かつ多層に形成されている。これにより、半導体チップの角付近の領域にも入出力セルを形成することが可能になる。この結果、半導体チップ上により多くの入出力セルを配置することができる。
【０００３】
また、特許文献２に記載された半導体集積回路では、入出力セルは、基本セル領域の外側かつ基本セル領域を囲む４辺の各辺に平行に配列され、４つの入出力セル領域を形成している。基本セル領域を囲む４辺のうち互いに交差する２辺に対応する２つの入出力セル領域が共有するコーナー領域には、一方の入出力セル領域を形成する入出力セルが配置されている。一方の入出力セル領域上に配置される電源供給用金属配線は、他方の入出力セル領域上に配置される電源供給用金属配線と電気的に接続する接続用端子を有していない。このような構成により、半導体チップ上に多数の入出力セルを効率よく配置することができる。
【特許文献１】特開平０４−５６３５５号公報
【特許文献２】特開平０５−４８０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
入出力セル数（すなわち、外部入出力端子数）が少ない半導体集積回路では、製造が容易である等の理由から、半導体チップの互いに対向する２辺のみに沿って入出力セルが配置される場合も多い。しかしながら、特許文献１、２では、半導体チップの４辺全てに沿って入出力セルを配置して構成される半導体集積回路に関する技術は開示されているものの、半導体チップの互いに対向する２辺のみに沿って入出力セルを配置して構成される半導体集積回路に関する技術は開示されていない。
【０００５】
本発明の目的は、半導体チップの互いに対向する２辺のみに沿って入出力セルを配置して構成される半導体集積回路において、半導体チップ上の領域を有効活用することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路の一形態では、第１および第２入出力セル領域は、矩形状の半導体チップの第１および第２辺に沿って配置される入出力セルにより形成される。ここで、第１および第２辺は、半導体チップの互いに対向する２辺である。第１入出力セル領域内の第１および第２電源配線は、第１辺に沿って敷設される。第２入出力セル領域内の第１および第２電源配線は、第２辺に沿って敷設される。電源配線領域は、第１入出力セル領域内の第１および第２電源配線と第２入出力セル領域内の第１および第２電源配線とを互いに接続するために、半導体チップの第３辺に沿って敷設される第１および第２電源配線により形成される。ここで、第３辺は、半導体チップの第１および第２辺に交わる辺である。電源セルは、第１および第３辺に沿う角部と第２および第３辺に沿う角部との少なくともいずれかに配置される。電源セルのパッドには、第１または第２電源電圧が供給される。電源セルの第１接続配線は、第１または第２入出力セル領域内の第１電源配線および電源配線領域内の第１電源配線間を接続する。電源セルの第２接続配線は、第１または第２入出力セル領域内の第２電源配線および電源配線領域内の第２電源配線間を接続する。電源セルの引出配線は、第１または第２接続配線およびパッド間を接続する。
【０００７】
このように、電源セルを角部の少なくともいずれかに配置することで、電源セルが配置される角部に無駄な領域（何も形成されない領域）が生じることを回避できる。また、電源セルを入出力セル間に配置する場合に比べて、同一のチップサイズで電源セルを配置するための領域分だけ機能ブロックを配置・配線するための領域を増加させることできる。従って、半導体チップ上の領域を有効的に活用できる。
【０００８】
本発明の半導体集積回路の前記一形態の好ましい例では、第１および第３辺に沿う角部と第２および第３辺に沿う角部との双方に電源セルが配置される。一方の電源セルのパッドには、第１電源電圧が供給される。一方の電源セルの引出配線は、第１接続配線およびパッド間を接続する。他方の電源セルのパッドには、第２電源電圧が供給される。他方の電源セルの引出配線は、第２接続配線およびパッド間を接続する。第１および第３辺に沿う角部と第２および第３辺に沿う角部との双方に電源セルを配置することで、機能ブロックの配置・配線領域をより増加させることでき、半導体チップ上の領域の更なる有効活用に寄与できる。
【０００９】
本発明の半導体集積回路の設計方法の一形態では、半導体集積回路を設計するためのコンピュータにより以下に示す処理が実行される。まず、入出力セルの互いに直交する第１および第２方向のサイズを含むレイアウト情報と、第１および第２機能ブロックの回路情報とが入力される（第１ステップ）。次に、矩形状の半導体チップにおける第１方向の一端側の領域において、半導体チップの第１方向に沿う２辺に沿って入出力セルが配列される（第２ステップ）。
【００１０】
次に、第２ステップにより互いに対向して配置された入出力セル列間の領域において、第１機能ブロックの第１方向のサイズを、一方の入出力セル列における第１方向のサイズに固定した状態で、第１機能ブロックの配置・配線が実施される。第１機能ブロックの配置・配線により第１機能ブロックの第２方向のサイズが決定されることで、半導体チップの第２方向のサイズは、一方の入出力セル列における第２方向のサイズと、他方の入出力セル列における第２方向のサイズと、第１機能ブロックの配置・配線により決定された第１機能ブロックの第２方向のサイズとの和に決定される（第３ステップ）。
【００１１】
この後、半導体チップにおける第１方向の他端側の領域において、第２機能ブロックの第２方向のサイズを、第３ステップで決定された半導体チップの第２方向のサイズに対応するサイズに固定した状態で、第２機能ブロックの配置・配線が実施される。第２機能ブロックの配置・配線により第２機能ブロックの第１方向のサイズが決定されることで、半導体チップの第１方向のサイズは、例えば、一方の入出力セル列における第１方向のサイズと、第２機能ブロックの配置・配線により決定された第２機能ブロックの第１方向のサイズとの和に決定される（第４ステップ）。
【００１２】
このような半導体集積回路の設計手法では、第１機能ブロックの配置・配線の際に第１機能ブロックの第２方向のサイズを最小にすることは、結果的に半導体チップの第２方向のサイズを可能な範囲で最小にすることと同義である。また、第２機能ブロックの配置・配線の際に第２機能ブロックの第１方向のサイズを最小にすることは、結果的に半導体チップの第１方向のサイズを可能な範囲で最小にすることと同義である。従って、半導体チップの最小チップサイズを容易に決定でき、チップサイズの縮小に寄与できる。
【発明の効果】
【００１３】
本発明の半導体集積回路では、機能ブロックの配置・配線領域（レイアウト領域）を拡大させることができ、半導体チップ上の領域を有効的に活用できる。本発明の半導体集積回路の設計方法では、半導体チップの最小チップサイズを容易に決定でき、チップサイズの低減に寄与できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の半導体集積回路の一実施形態を示している。半導体集積回路１００（半導体チップ）は、外部と信号を授受するための入出力セル（Ｉ／Ｏセル）１０２、１０４、１０６を配置して形成される第１入出力セル領域ＣＡ１と、入出力セル１１２、１１４、１１６を配置して形成される第２入出力セル領域ＣＡ２と、外部から電源電圧を供給するための電源セル１０８、１１８と、論理ブロックやメモリブロック等の機能ブロックを配置して形成されるコア領域１２０と、第１電源配線ＶＳＹ１、ＶＳＹ２および第２電源配線ＶＤＹ１、ＶＤＹ２と、第１電源配線ＶＳＸおよび第２電源配線ＶＤＸを敷設して形成される電源配線領域ＷＡとを備えて構成されている。
【００１５】
入出力セル領域ＣＡ１の入出力セル１０２、１０４、１０６は、パッド（図中の点線四角）、保護素子および入出力論理回路（図示せず）等を備えてそれぞれ構成され、矩形状の半導体チップ１００におけるＹ方向（図の上下方向）の第１辺Ｅ１に沿って配列されている。電源配線ＶＳＹ１、ＶＤＹ１は、入出力セル１０２、１０４、１０６上を縦断する状態で、辺Ｅ１に沿って敷設されている。
【００１６】
入出力セル領域ＣＡ２の入出力セル１１２、１１４、１１６は、パッド、保護素子および入出力論理回路等を備えてそれぞれ構成され、半導体チップ１００のＹ方向の第２辺Ｅ２に沿って配列されている。電源配線ＶＳＹ２、ＶＤＹ２は、入出力セル１１２、１１４、１１６上を縦断する状態で、辺Ｅ２に沿って敷設されている。電源配線領域ＷＡの電源配線ＶＳＸ、ＶＤＸは、電源配線ＶＳＹ１、ＶＳＹ２間および電源配線ＶＤＹ１、ＶＤＹ２間を電気的に接続するために、半導体チップ１００のＸ方向（図の左右方向）の第３辺Ｅ３に沿って敷設されている。
【００１７】
電源セル１０８は、半導体チップ１００の辺Ｅ１、Ｅ３の交差点付近の角部Ｃ１に配置され、パッド１０８ａ、第１接続配線１０８ｂ、第２接続配線１０８ｃ、引出配線１０８ｄを有している。パッド１０８ａは、外部から接地電圧ＶＳＳ（第１電源電圧）を供給するためのパッドである。接続配線１０８ｂ、１０８ｃは、電源配線ＶＳＹ１、ＶＳＸ間および電源配線ＶＤＹ１、ＶＤＸ間を電気的にそれぞれ接続している。引出配線１０８ｄは、パッド１０８ａおよび接続配線１０８ｂ間を電気的に接続している。
【００１８】
電源セル１１８は、半導体チップ１００の辺Ｅ２、Ｅ３の交差点付近の角部Ｃ２に配置され、パッド１１８ａ、第１接続配線１１８ｂ、第２接続配線１１８ｃ、引出配線１１８ｄを有している。パッド１１８ａは、外部から電源電圧ＶＤＤ（第２電源電圧）を供給するためのパッドである。接続配線１１８ｂ、１１８ｃは、電源配線ＶＳＹ２、ＶＳＸ間および電源配線ＶＤＹ２、ＶＤＸ間を電気的にそれぞれ接続している。引出配線１１８ｄは、パッド１１８ａおよび接続配線１１８ｃ間を電気的に接続している。
【００１９】
このように、電源セル１０８、１１８を角部Ｃ１、Ｃ２にそれぞれ配置することで、角部Ｃ１、Ｃ２において無駄な領域（デッドスペース）はほとんど存在しない。また、電源セルを入出力セル間に配置する場合に比べて、電源セルの領域分だけコア領域１２０が拡大する。このため、半導体チップ１００のチップサイズが同一である場合、より大規模な論理ブロックやメモリブロックの形成が可能になる。換言すれば、半導体チップ１００上に形成する論理ブロックやメモリブロックの回路規模が同一である場合、半導体チップ１００のチップサイズが低減される。すなわち、本発明の適用により、半導体チップ１００上の領域が有効的に活用される。
【００２０】
図２は、図１の半導体集積回路１００との比較例を示している。図１で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。半導体集積回路２００では、電源セル２０２は、入出力セル１０２、１０４間に配置され、接地電圧ＶＳＳ供給用のパッドと、パッドおよび電源配線ＶＳＹ１ａ間を電気的に接続する引出配線とを有している。コーナーセル２０４は、角部Ｃ１に配置され、電源配線ＶＳＹ１ａ、ＶＳＸ間と電源配線ＶＤＹ１ａ、ＶＤＸ間とを電気的にそれぞれ接続する２つの接続配線を有している。電源セル２０６は、入出力セル１１２、１１４間に配置され、電源電圧ＶＤＤ供給用のパッドと、パッドおよび電源配線ＶＤＹ２ａ間を電気的に接続する引出配線とを有している。コーナーセル２０８は、角部Ｃ２に配置され、電源配線ＶＳＹ２ａ、ＶＳＸ間と電源配線ＶＤＹ２ａ、ＶＤＸ間とを電気的にそれぞれ接続する２つの接続配線を有している。
【００２１】
このような構成の半導体集積回路２００では、コーナーセル２０４、２０８内の接続配線を除く領域には何も形成されない。このため、コーナーセル２０４、２０８内に無駄な領域（図中の斜線部分）が生じてしまい、半導体チップ２００上の領域を有効的に活用できない。要求されるチップサイズが非常に小さい半導体集積回路では、微小な領域でも無駄にできないため、コーナーセル２０４、２０８内でのデッドスペースの発生は致命的な問題となってしまう。
【００２２】
図３および図４は、図１の半導体集積回路１００の設計方法を示している。なお、図１のコア領域１２０は、メモリブロック１２２（第１機能ブロック）および論理ブロック１２４（第２機能ブロック）で構成されている。また、入出力セル１０２、１０４、１０６、１１２、１１４、１１６、電源セル１０８、１１８のＹ方向（第１方向）のサイズ（縦サイズ）およびＸ方向（第２方向）のサイズ（横サイズ）は、互いに同一である。以下に示す設計方法は、例えばワークステーションにより実施される。
【００２３】
まず、入出力セル１０２、１０４、１０６、１１２、１１４、１１６、電源セル１０８、１１８の縦サイズおよび横サイズを含むレイアウト情報と、メモリブロック１２２および論理ブロック１２４の回路情報（ネットリストやタイミング制約など）とが入力される（図４のステップＳ１０）。次に、半導体チップ１００におけるＹ方向の一端側（図の下側）の領域において、辺Ｅ１に沿って入出力セル１０２、１０４、１０６および電源セル１０８が配列されるとともに、辺Ｅ２に沿って入出力セル１１２、１１４、１１６および電源セル１１８が配列される（図４のステップＳ２０）。
【００２４】
次に、入出力セル列ＣＲ１（入出力セル１０２、１０４、１０６で構成）と入出力セル列ＣＲ２（入出力セル１１２、１１４、１１６で構成）との間の領域において、メモリブロック１２２の縦サイズを、入出力セル列ＣＲ１（ＣＲ２）の縦サイズＬＹ２に固定した状態で、メモリブロック１２２の配置・配線が実施される。例えば、メモリブロック１２２の配置・配線は、縦サイズを固定した状態で、配線可能性やタイミング等の検証結果に応じて横サイズを変更しながら実施される。これにより、半導体チップ１００の横サイズが、入出力セル１０２の横サイズＬＸ１と、入出力セル１１２の横サイズＬＸ１と、メモリブロック１２２の配置・配線により決定された横サイズＬＸ２との和ＬＸに決定される（図４のステップＳ３０）。なお、メモリブロック１２２がハードマクロとして予め用意されている場合には、メモリブロック１２２の配置・配線を実施する代わりに、入出力セル列ＣＲ１、ＣＲ２間の領域にハードマクロのメモリブロック１２２を配置することで、半導体チップ１００の横サイズを決定してもよい。
【００２５】
この後、半導体チップ１００におけるＹ方向の他端側（図の上側）の領域において、論理ブロック１２４の横サイズを、メモリブロック１２２の配置・配線により決定された半導体チップ１００の横サイズＬＸに固定した状態で、論理ブロック１２４の配置・配線が実施される。例えば、論理ブロック１２４の配置・配線は、横サイズを固定した状態で、配線可能性やタイミング等の検証結果に応じて縦サイズを変更しながら実施される。これにより、半導体チップ１００の縦サイズが、電源セル１０８（１１８）の縦サイズＬＹ１と、入出力セル列ＣＲ１（ＣＲ２）の縦サイズＬＹ２と、論理ブロック１２４の配置・配線により決定された縦サイズＬＹ３との和ＬＹに決定される（図４のステップＳ４０）。
【００２６】
このような設計方法では、メモリブロック１２２の配置・配線でメモリブロック１２２の横サイズＬＸ２を最小にすることは、半導体チップ１００の横サイズＬＸを可能な範囲で最小にすることを意味する。また、論理ブロック１２４の配置・配線で論理ブロック１２４の縦サイズＬＹ３を最小にすることは、半導体チップ１００の縦サイズＬＹを可能な範囲で最小にすることを意味する。従って、半導体チップ１００の最小チップサイズが容易に決定される。この結果、半導体チップ１００のチップサイズの縮小に寄与する。また、前述の設計方法で設計された半導体集積回路１００では、メモリブロック１２２や論理ブロック１２４の回路規模の変更等に伴ってチップサイズを変更する場合に、電源配線の変更は、メモリブロック１２２の横サイズＬＹ２に合わせて電源配線ＶＳＸ、ＶＤＸの長さを変更するだけでよく、設計効率が向上する。
【００２７】
以上、本実施形態では、電源セル１０８、１１８の角部Ｃ１、Ｃ２への配置により、角部Ｃ１、Ｃ２におけるデッドスペースの発生を回避できるとともに、電源セルを入出力セル間に配置する場合（図２の半導体集積回路２００）に比べてコア領域１２０を拡大でき、半導体チップ１００上の領域を有効活用できる。本発明を、約８０００ゲートの論理ブロックを有する半導体集積回路に実際に適用したところ、電源セルを入出力セル間に配置する場合より、同一のチップサイズで約１４００ゲート分の領域（入出力セル２個分の領域）だけコア領域を拡大することができ、多大な効果が得られた。
【００２８】
また、メモリブロック１２２の配置・配線および論理ブロック１２４の配置・配線を、縦サイズまたは横サイズを固定した状態で実施することで、半導体チップ１００の最小チップサイズを容易に決定でき、チップサイズの縮小に寄与できる。さらに、メモリブロック１２２や論理ブロック１２４の回路規模の変更等に伴ってチップサイズを変更する場合に、電源配線の変更を容易に実施でき、設計期間を短縮できる。
【００２９】
なお、前述の実施形態では、入出力セル領域ＣＡ１、ＣＡ２を形成する入出力セル数が互いに同一である例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、入出力セル領域ＣＡ１、ＣＡ２を形成する入出力セル数は、大幅に異ならない程度で互いに異なっていてもよい（例えば、９個と１０個）。
前述の実施形態では、電源セル１０８、１１８が角部Ｃ１、Ｃ２にそれぞれ配置された例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、角部Ｃ１、Ｃ２の一方のみに電源セルを配置してもよい。具体的には、入出力セル領域ＣＡ１、ＣＡ２を形成する入出力セル数が互いに異なる場合、入出力セル数が多い方の入出力セル領域に対応する角部に電源セルを配置すると効果的である。
【００３０】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体集積回路の一実施形態を示す説明図である。
【図２】図１の半導体集積回路との比較例を示す説明図である。
【図３】図１の半導体集積回路の設計方法を示す説明図である。
【図４】図１の半導体集積回路の設計方法を示すフローチャートである。
【符号の説明】
【００３２】
１００  半導体チップ
１０２、１０４、１０６、１１２、１１４、１１６  入出力セル（Ｉ／Ｏセル）
１０８、１１８  電源セル
１０８ａ、１１８ａ  パッド
１０８ｂ、１１８ｂ  第１接続配線
１０８ｃ、１１８ｃ  第２接続配線
１０８ｄ、１１８ｄ  引出配線
１２０  コア領域
１２２  メモリブロック
１２４  論理ブロック
Ｃ１、Ｃ２  角部
ＣＡ１  第１入出力セル領域
ＣＡ２  第２入出力セル領域
ＣＲ１、ＣＲ２  入出力セル列
Ｅ１  第１辺
Ｅ２  第２辺
Ｅ３  第３辺
ＶＤＸ、ＶＤＹ１、ＶＤＹ２  第２電源配線
ＶＳＸ、ＶＳＹ１、ＶＳＹ２  第１電源配線
ＷＡ  電源配線領域
【図１】
2006013035.tif 000003
【図２】
2006013035.tif 000004
【図３】
2006013035.tif 000005
【図４】
2006013035.tif 000006