(57)【要約】【課題】  半導体基板の素子形成領域における結晶欠陥の発生を抑制する。【解決手段】  ゲート酸化膜の形成をＩＳＳＧ酸化法とその他の酸化法の２つの酸化法で形成する。【選択図】図１
2006128328.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に溝を形成し、その後、前記溝の内部に絶縁膜を埋め込んで素子分離領域を形成する工程と、
前記素子分離領域で区画された前記半導体基板の主面にゲート絶縁膜を形成する工程とを有し、
前記ゲート絶縁膜形成工程は、前記半導体基板の主面にＩＳＳＧ酸化法で第１の酸化膜を形成する工程と、前記半導体基板の主面にその他の酸化法で第２の酸化膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記その他の酸化法は、ウエット酸化法又はドライ酸化法であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１の酸化膜は、前記第２の酸化膜よりも先に形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記溝の幅は、０．２μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記第１の酸化膜は、前記第２の酸化膜よりも膜厚が厚いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記ゲート絶縁膜の膜厚は、１５［ｎｍ］以上であることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の主面に形成された溝及び前記溝の内部に埋め込まれた絶縁膜を含む素子分離領域と、
前記素子分離領域で区画された前記半導体基板の主面上にゲート絶縁膜を介在してゲート電極が設けられた電界効果トランジスタとを有し、
前記ゲート絶縁膜は、ＩＳＳＧ酸化法で形成された第１の酸化膜と、その他の酸化法で形成された第２の酸化膜とを含むことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第２の酸化膜は、ウエット酸化法又はドライ酸化法で形成されていることを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記第２の酸化膜は、前記半導体基板と前記第１の酸化膜との間に形成されていることを特徴とする半導体装置。
【請求項１０】
請求項７に記載の半導体装置において、
前記第１の酸化膜は、前記第２の酸化膜よりも膜厚が厚いことを特徴とする半導体装置。
【請求項１１】
請求項７に記載の半導体装置において、
前記ゲート絶縁膜の厚さは、［１５］ｎｍ以上であることを特徴とする半導体装置。
【請求項１２】
請求項７に記載の半導体装置において、
前記溝の幅は、０．２μｍ以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、溝型素子分離領域で区画された半導体基板の素子形成領域に電界効果トランジスタを有する半導体装置及びその製造技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される電界効果トランジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。ゲート絶縁膜が酸化シリコン膜からなるＭＩＳＦＥＴにおいては、通常、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。
【０００３】
ＭＩＳＦＥＴにおいては、ゲート電極の側壁に絶縁膜からなるサイドウォールスペーサが形成されており、その両端に不純物を打ち込んでソースやドレイン領域が形成されている。このソースやドレイン領域端部ではシリコン基板中に結晶欠陥が発生する場合が多くみられ、この結晶欠陥を防止する方法として、例えば特開平０８−９７２１０号公報には、図２１（模式的断面図）に示すように、ゲート電極３１の側面と、窒化シリコン膜からなるサイドウォールスペーサ３４との間、並びにサイドウォールスペーサ３４とその下のシリコン基板１との間に酸化膜３３を介在させる構成が開示されている。図２１中、３０はゲート絶縁膜、３２及び３５は、ソース領域及びドレイン領域である一対の半導体領域である。
【０００４】
一方、半導体基板の主面の素子形成領域間を電気的に分離する素子分離技術の１つに、例えばＳＴＩ（Ｓhallow Ｔrench Ｉsolation）やＳＧＩ（Ｓhallw Ｇroove Ｉsolation）と呼称される溝型素子分離技術が知られている。この溝型素子分離技術は、主に、半導体基板の主面を熱酸化してパッド酸化膜を形成し、その後、パッド酸化膜上に酸化防止膜として例えば窒化シリコン膜をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で形成し、その後、前記窒化シリコン膜及びパッド酸化膜をパターンニングして、前記半導体基板の主面の素子形成領域上に前記窒化シリコン膜及びパッド酸化膜からなるエッチング用マスクを形成し、その後、前記エッチング用マスクの周囲における前記半導体基板の主面（溝形成領域）をエッチングして溝を形成し、その後、前記溝の内部を含む前記半導体基板の主面上に絶縁膜として例えば酸化シリコン膜をＣＶＤ法で形成し、その後、前記酸化シリコン膜が前記溝の内部のみに残るように前記酸化シリコン膜を例えばＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で除去することによって、隣り合う素子形成領域間を電気的に分離する技術である。この溝型素子分離技術においては、ＬＯＣＯＳ（Ｌocal Ｏidation of Ｓilicon）と呼称される素子分離技術と比較して、隣り合う素子形成領域間を電気的に分離する素子分離領域の微細化が可能なため、半導体装置の高集積化を図ることができる。
【０００５】
なお、前記溝型素子分離技術については、例えば特開平１１−１７７０４７号公報に記載されている。
【０００６】
【特許文献１】特開平０８−９７２１０号公報
【特許文献２】特開平１１−１７７０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者は、上記特開平０８−９７２１０号公報に開示された構造では、ソース及びドレイン領域を含むアクティブ領域（素子形成領域）の基板に発生する結晶欠陥を十分抑制することはできないことを見出した。
【０００８】
これは、結晶欠陥の発生がゲート電極の応力だけで決まるものではなく、素子分離（Ｓhallow Ｔrench Ｉsolation）の応力（ＳＴＩ応力）も無視できないくらい大きく影響しているためである。
【０００９】
本発明の目的は上記のような不具合を解消でき、基板のソースやドレイン領域に生じる欠陥を抑制でき、さらに性能の良好な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】
上記目的を達成するために、本発明は、ゲート絶縁膜の形成に、ＩＳＳＧ酸化法と従来のウエット（ｗｅｔ）やドライ（ｄｒｙ）酸化法による２種類の方法を使用した。これにより、従来のｗｅｔ酸化法やｄｒｙ酸化法のみの単一の場合と比較して、ＳＴＩの応力を小さくできるので、半導体基板の素子形成領域における結晶欠陥の発生を抑制することができる。具体的には、以下の構成を有することができる。
【００１２】
本発明の発明者は基板上に素子分離領域が形成されており、素子形成領域にゲート構造が形成されている場合で、さらにシリコン基板に砒素やりんなど不純物を高濃度で打ち込んだ場合に、結晶欠陥が発生しやすくなることについて検討を行った。その結果、基板に不純物が打ち込まれると、不純物が打ち込まれた領域（不純物形成領域）には高い応力（不純物起因応力）が生じ、この不純物起因応力がゲート構造や素子分離形成過程で生じる応力（ＳＴＩ応力）によって拘束されて結晶欠陥が生じることを突き止めた。このことから、この不純物応力を拘束しないように、素子分離領域の形成過程で生じる応力を低減することで結晶欠陥を防止できると考えた。
【００１３】
素子分離はシリコン基板に溝を形成し、埋込み酸化膜を埋め込んだものである。トランジスタ形成過程では多くのシリコン基板酸化工程が存在する。酸化種となる酸素は溝内部にも埋め込み酸化膜を通して拡散するので、溝側壁にも酸化膜が成長する。ＳｉからＳｉＯ２変化時に約２倍の体積膨張が生じる。この体積膨張は埋込まれた酸化膜によって拘束を受けるので、シリコン基板中には高い圧縮応力が生じる。この圧縮応力を低減するため、ゲート絶縁膜の形成に、ＩＳＳＧ酸化法と従来のｗｅｔやｄｒｙ酸化法による２種類の方法を使用する。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１５】
本発明によれば、半導体基板の素子形成領域における結晶欠陥の発生を抑制することができる。
【００１６】
また、本発明によれば、ＭＩＳＦＥＴを有する半導体装置の高性能化を図ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態の実施例について説明する。
【実施例１】
【００１８】
本実施例１では、電界効果トランジスタとしてＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
【００１９】
図１乃至図１６は、本発明の実施例１である半導体装置に係わる図であり、
図１は、半導体装置に搭載されたＭＩＳＦＥＴの概略構成を示す模式的断面図、
図２は、図１の一部を拡大した模式的断面図、
図２乃至図１３は、半導体装置の製造工程を示す模式的断面図、
図１４は、ＩＳＳＧ酸化法を説明するための図、
図１５は、ＳＴＩ応力の発生メカニズムを示す図、
図１６は、ウエット酸化法でゲート絶縁膜を形成した場合のＳＴＩ応力と、ＩＳＳＧ酸化法及びウエット酸化法でゲート絶縁膜を形成した場合のＳＴＩ応力との比較を示す図である。
【００２０】
図１（ａ）に示すように、本実施例１の半導体装置は、半導体基板として例えばｐ型の単結晶シリコンからなるシリコン基板１を主体に構成されている。シリコン基板１の主面（素子形成面，回路形成面）には、トランジスタ素子の形成領域として使用される素子形成領域（活性領域）１ｓを区画するための素子分離領域１ａが選択的に形成されている。素子分離領域１ａは、例えば周知のＳＴＩ（Ｓhallow Ｔrench Ｉsolation）技術によって形成された溝型構造になっている。ＳＴＩ技術による素子分離領域１ａは、シリコン基板１の主面に例えば３００［ｎｍ］程度の深さの溝４を形成し、その後、シリコン基板１を熱酸化して溝４の内面に熱酸化膜（酸化シリコン膜）５を形成し、その後、シリコン基板１の主面上に絶縁膜として例えば酸化シリコン膜６をＣＶＤ（Ｃhemical Ｖapor Ｄeposition）で成膜し、その後、酸化シリコン膜６が溝４の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。即ち、本実施例１の素子分離領域１ａは、シリコン基板１の主面に形成された溝４、溝４の内面に沿って形成された熱酸化膜５、及び熱酸化膜５を介して溝４に埋め込まれた絶縁膜（酸化シリコン膜６）を含む構成になっている。ここで、溝４の内部に埋め込まれた酸化シリコン膜６を埋込み酸化膜６と呼ぶこともある。
【００２１】
素子分離領域１ａで区画されたシリコン基板１の主面の素子形成領域１ｓには、ｐ型ウエル領域７及びｎチャネル導電型ＭＩＳＦＥＴ（以下、単にｎ型ＭＩＳＦＥＴと言う）Ｑ１が形成されている。
【００２２】
ｎ型ＭＩＳＦＥＴ−Ｑ１は、主に、チャネル形成領域、ゲート絶縁膜１０、ゲート電極１３、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜１０は、シリコン基板１の主面の素子形成領域に設けられ、ゲート電極１３は、シリコン基板１の主面の素子形成領域上にゲート絶縁膜１０を介在して設けられ、チャネル形成領域は、ゲート電極１３の直下におけるシリコン基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長（ゲート長）方向において、チャネル形成領域を挟むようにしてシリコン基板１の表層部に設けられている。
【００２３】
ｎ型ＭＩＳＦＥＴ−Ｑ１のソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域（不純物拡散層）１６、及びコンタクト領域である一対のｎ型半導体領域（不純物拡散層）１８を有する構成になっている。ｎ型半導体領域１６は、ゲート電極１３に整合してシリコン基板１の主面の素子形成領域に設けられている。ｎ型半導体領域１８は、ゲート電極１３の側壁に設けられたサイドウォールスペーサ１７に整合してシリコン基板１の主面の素子形成領域に設けられている。サイドウォールスペーサ１７は、絶縁膜として例えば窒化シリコン膜で形成されている。
【００２４】
コンタクト領域であるｎ型半導体領域１８は、エクステンション領域であるｎ型半導体領域１６よりも高不純物濃度になっている。即ち、本実施形態１のｎ型ＭＩＳＦＥＴ−Ｑ１は、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ（Ｌightly Ｄoped Ｄrain）構造になっている。
【００２５】
図１（ｂ）に示すように、ゲート電極１３は、これに限定されないが、例えば、抵抗値を低減する不純物が導入されたポリシリコン膜（ドープドシリコン膜）１１と、ポリシリコン膜１１上に設けられたタングステン膜１２とを含む多層構造になっている。ゲート電極１３の上面には、その上面を覆うようにして例えば窒化シリコン膜からなる絶縁膜１４が設けられている。
【００２６】
ゲート絶縁膜１０は、ＩＳＳＧ（Ｉn-situ Ｓteam Ｇeneration）酸化法で形成された熱酸化膜（例えば酸化シリコン膜）８と、その他の酸化法で形成された熱酸化膜（例えば酸化シリコン膜）９とを含む構成になっている。その他の酸化法としては、ウエット酸化法やドライ酸化法などがあるが、本実施例１の熱酸化膜９はウエット酸化法で形成されている。熱酸化膜９は、シリコン基板１と熱酸化膜８との間に形成されており、熱酸化膜８よりも厚い膜厚で形成されている。本実施例１において、熱酸化膜８は例えば１０［ｎｍ］程度の膜厚で形成され、熱酸化膜９は例えば１５［ｎｍ］程度の膜厚で形成され、ゲート絶縁膜１０としては例えば２５［ｎｍ］程度の膜厚で形成されている。
【００２７】
ここで、ＩＳＳＧ酸化法とは、図１４に示すように、半導体ウエハ２４（シリコン基板１）が配置された成膜室（チャンバ）２３の中に、Ｈ２（水素）及びＯ２（酸素）を直に導入し、成膜室２３の中で水蒸気（Ｈ２Ｏ）を発生させて酸化膜を形成する方法である。
【００２８】
図１（ａ）に示すように、シリコン基板１の主面上には、ｎ型ＭＩＳＦＥＴ−Ｑ１を覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜１９が設けられている。ｎ型半導体領域１８上には、層間絶縁膜１９の表面からｎ型半導体領域１８に到達する接続孔２０が設けられており、この接続孔２０の内部には、導電性プラグ２１が埋め込まれている。ｎ型半導体領域１８は、導電性プラグ２１を介して、層間絶縁膜１９上を延在する配線２２と電気的に接続されている。導電性プラグ２１は、例えば抵抗値を低減する不純物が導入されたポリシリコン膜で形成されている。
【００２９】
次に、半導体装置の製造について、図２乃至図１３を用いて説明する。
【００３０】
まず、半導体基板として、例えば比抵抗が１０［Ωｃｍ］程度のｐ型単結晶シリコンからなるシリコン基板１を準備し、その後、シリコン基板１の主面を熱酸化して厚さが５〜１５［ｎｍ］程度の酸化シリコン膜からなるパッド酸化膜２を形成し、その後、パッド酸化膜２上に、酸化防止膜として例えば厚さが１５０［ｎｍ］程度の窒化シリコン膜３をＣＶＤ法で成膜し、その後、窒化シリコン膜３及びパッド酸化膜２を準備パターンニング（エッチング）して、シリコン基板１の主面の溝形成領域上における窒化シリコン膜３及びパッド酸化膜２を選択的に除去し、その後、シリコン基板１の主面の溝形成領域をエッチングして、図２に示すように、側壁面がシリコン基板１の主面に対して所定の角度を持つ溝４を形成する。パッド酸化膜２は、窒化シリコン膜３が直接シリコン主面に形成された場合にその表面に熱的歪みが残留し、結晶欠陥を引き起こすのを抑制するためのバッファ膜である。
【００３１】
次に、９００℃〜１１５０℃範囲の酸化雰囲気中で溝４の側面及び底面を含む内面を熱酸化し、図３に示すように、溝４の内面に沿って厚さ数ｎｍ〜数十ｎｍの酸化シリコン膜からなる熱酸化膜５を形成する。この熱酸化膜５の形成にはＩＳＳＧ法が好適である。
【００３２】
次に、図４に示すように、溝４の内部を含むシリコン基板１の主面上に、絶縁膜として例えば酸化シリコン膜６をＣＶＤ法若しくはＨＤＰ（Ｈigh Ｄensity Ｐlasma）ＣＶＤ法で成膜する。
【００３３】
次に、酸化シリコン膜６が溝４の内部のみに残るように酸化シリコン膜６を例えばＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法若しくはドライエッチング法で選択的に除去して平坦化する。この工程において、溝４の内部に酸化シリコン膜６が選択的に埋め込まれる。また、この工程において、酸化防止膜として用いた窒化シリコン膜３はエッチングストッパーとなり、窒化シリコン膜３下のシリコン基板１がエッチングされることを防止する働きを持つ。
【００３４】
次に、９００℃〜１１５０℃の窒素雰囲気、アルゴン雰囲気、酸化雰囲気中で熱処理を施して、溝４の内部における酸化シリコン膜６をデンシファイ（焼き締め）し、その後、窒化シリコン膜３及びパッド酸化膜２を除去する。この工程により、図５に示すように、シリコン基板１の主面に形成された溝４、溝４の内面に沿って形成された熱酸化膜５、及び熱酸化膜５を介して溝４に埋め込まれた酸化シリコン膜６を含む素子分離領域１ａが形成され、この素子分離領域１ａによって素子形成領域１ｓが区画される。なお、溝４に埋め込まれた酸化シリコン膜６を埋込み酸化膜６と呼ぶこともある。
【００３５】
次に、シリコン基板１の表面（主面）を９００〜１１００℃の酸化雰囲気中で熱処理して膜厚が約１０［ｎｍ］程度の熱酸化膜を形成し、その後、前記熱酸化膜をバッファ層として使用して、ドーズ量が１Ｅ１３（１×１０１３［atoms/cm２］）程度の条件で不純物（例えば隣（Ｐ））をイオン注入してｐ型ウエル領域７を形成する。前記バッファ層はパッド酸化膜２で代用してもかまわない。しかし、新たな酸化膜が形成されることで、この後に形成されるゲート絶縁膜の電気的信頼性が向上する場合があるので、パッド酸化膜２を除去して新たな熱酸化膜を形成するのが好ましい。この場合の酸化方法はＩＳＳＧ酸化法がＳＴＩ応力低減の観点から好ましい。その後、前記熱酸化膜（バッファ層）を希釈したＨＦにより除去する。
【００３６】
次に、図６に示すように、シリコン基板１の主面の素子形成領域１ｓに、熱酸化膜８及び熱酸化膜９を含むゲート絶縁膜１０を形成する。ゲート絶縁膜１０の形成は、まず、ＩＳＳＧ酸化法を使用し、約１０５０℃程度のＩＳＳＧ酸化雰囲気中（Ｈ２濃度５％）でシリコン基板１の主面の素子形成領域を酸化して熱酸化膜８を形成し、その後、例えばウエット酸化法を使用し、８５０℃〜９５０℃のウエット酸化雰囲気中でシリコン基板１の主面の素子形成領域を酸化して熱酸化膜９を形成することによって行う。本実施例１において、熱酸化膜８は、例えば約１０［ｎｍ］程度の膜厚で形成し、熱酸化膜９は、例えば約１５［ｎｍ］程度の膜厚で形成し、トータルで約２５［ｎｍ］程度のゲート絶縁膜１０を形成する。熱酸化膜９は、図６に示すように、シリコン基板１と熱酸化膜８との間に形成される。
【００３７】
次に、図７に示すように、シリコン基板１の主面の素子形成領域上に、ゲート絶縁膜１０を介在してゲート電極１３を形成する。ゲート電極１３は、例えば、ゲート絶縁膜１０上を含むシリコン基板１上の全面にポリシリコン膜１１をＣＶＤ法で成膜し、その後、ポリシリコン膜１１上にタングステン膜１２をスパッタ法で成膜し、その後、タングステン膜１２上に絶縁膜として窒化シリコン膜１４をＣＶＤ法で成膜し、その後、これらの膜を順次パターンニングすることによって形成される。ポリシリコン膜１１には、抵抗値を低減する不純物が導入されている。
【００３８】
次に、酸素雰囲気中で熱処理してシリコン基板１の主面の素子形成領域１ｓに例えば３〜１０［ｎｍ］程度の膜厚の熱酸化膜（酸化シリコン膜）１５を形成し、その後、熱酸化膜１５をバッファ層として使用し、シリコン基板１の主面の素子形成領域に不純物（例えば砒素（Ａｓ））をイオン注入して、図８に示すように、ゲート電極１３に整合した一対のｎ型半導体領域（エクステンション領域）１６を形成する。不純物イオン注入は、例えば、加速エネルギーが３０〜５０ＫｅＶ程度、ドーズ量が１Ｅ１３（１×１０１３（［atoms/cm２］）の条件で行う。
【００３９】
次に、ゲート電極１３の側壁に例えば窒化シリコン膜からなるサイドウォールスペーサ１７を形成する。サイドウォールスペーサ１７は、シリコン基板１の主面上の全面に、絶縁膜として例えば窒化シリコン膜をＣＶＤ法で形成し、その後、窒化シリコン膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。サイドウォールスペーサ１７は、ゲート電極１３に整合して形成される。
【００４０】
次に、シリコン基板１の主面の素子形成領域に不純物（例えば砒素（Ａｓ））をイオン注入して、図１０に示すように、サイドウォールスペーサ１７に整合した一対のｎ型半導体領域（コンタクト領域）１８を形成する。不純物イオン注入は、例えば、加速エネルギーが３０〜５０ＫｅＶ程度、ドーズ量が５Ｅ１４（５×１０１４（［atoms/cm２］）〜３Ｅ１５（５×１０１５（［atoms/cm２］）の条件で行う。この工程により、ｎ型ＭＩＳＦＥＴ−Ｑ１がほぼ完成する。
【００４１】
次に、ｎ型ＭＩＳＦＥＴ−Ｑ１上を含むシリコン基板１上の全面に、例えば酸化シリコン膜からなる層間絶縁膜１９をＣＶＤ法で成膜し、その後、図１１に示すように、層間絶縁膜１９の表面を例えばＣＭＰ法で平坦化する。
【００４２】
次に、異方性のドライエッチングにより、層間絶縁膜１９を部分的に除去して、図１２に示すように、ｎ型半導体領域１８上に接続孔２０を形成する。
【００４３】
次に、接続孔２０の内部に金属やポリシリコン等の導電物を埋め込んで、図１３に示すように導電性プラグ１３を形成し、その後、層間絶縁膜１９上に配線２１を形成する。この工程により、図１に示す構造となる。
【００４４】
次に、本発明の作用効果について説明する。
結晶欠陥の多くはこれまでの経験から、基板上に素子分離領域が形成され、素子形成領域にゲート構造が形成されている場合で、さらにシリコン基板に砒素やりんなど不純物が高濃度で打ち込まれた場合に発生しやすいことが分かっている。これは、不純物をシリコン基板に打ち込むと打ち込んだ原子によりシリコン基板表面がアモルファス状態となり、その後の熱処理により、このアモルファス層が下地のシリコン基板の原子配列にならい結晶化する。結晶欠陥はこの結晶化の際に外部からの力（応力）が作用した場合に、結晶配列が乱れて発生するものと考えられる。すなわち外部の応力が結晶欠陥を誘発していると考えられる。そのため外部の応力を低減することができれば再結晶化がスムーズに進行し、結晶欠陥を低減できると考えられる。外部応力として、ゲート電極の応力のほかに主なものとしてＳＴＩ応力が考えられる。このＳＴＩ応力のメカニズムは以下の通りである（図１５参照）。
【００４５】
トランジスタ形成過程では多くのシリコン基板酸化工程が存在する。そのため、酸化種となる酸素は溝４の内部における埋込み酸化膜６を通して拡散し、溝４の側壁にも酸化膜が成長する。Ｓｉから酸化膜（ＳｉＯ２）変化時に約２倍の体積膨張が生じ、この体積膨張が埋込み酸化膜６によって拘束を受ける。この拘束による反力の影響でシリコン基板１中の素子形成領域１ｓに高い圧縮応力が生じる。この圧縮の応力をＳＴＩ応力という。
【００４６】
ＳＴＩ応力は溝４側壁の酸化が原因なので溝４側壁の酸化量を減少することができればＳＴＩ応力を減少できると考えられる。一般的にゲート絶縁膜形成に用いられているウエット酸化法は酸化膜中の酸化種の拡散レートが早いために、多くの酸化種が溝４の側壁や溝底に到達する。そのため、高いＳＴＩ応力を誘発する。
【００４７】
一方、ＩＳＳＧ酸化法では酸化時間を多くしても約１５［ｎｍ］以上の酸化膜厚の形成は比較的困難である。すなわち、ＩＳＳＧ酸化法では溝４の側壁の酸化量が従来のウエット酸化法に比べ小さくできる。このことから、半導体製造過程においてすべての酸化膜の形成をＩＳＳＧ酸化法とするとＳＴＩ応力はかなり減少するものと考えられる。しかし、入出力回路のような周辺回路においてはゲート電圧の関係からゲート絶縁膜を１５［ｎｍ］以上の膜厚で形成しなくてはならない場合がある。この場合には、約１５［ｎｍ］以上の酸化膜厚の形成が困難であるＩＳＳＧ酸化法は適用できない。そのため、例えばゲート絶縁膜を２５［ｎｍ］の厚さで形成する場合に、ＩＳＳＧ酸化法で膜厚が１０〜１５［ｎｍ］程度の酸化膜を形成し、その後にウエット酸化法で酸化膜を形成して、トータルの膜厚が２５［ｎｍ］の酸化膜を形成するようにする。
【００４８】
図１６に、この効果の様子を酸化応力シミュレータを用いて解析した結果を示す。
【００４９】
ゲート絶縁膜厚２５［ｎｍ］を、ＩＳＳＧ酸化１０［ｎｍ］＋ウエット（Ｗｅｔ）酸化１６［ｎｍ］と、ウエット（ｗｅｔ）酸化のみ２５［ｎｍ］とした場合を比較した。図１６より、ＳＴＩ応力はゲート絶縁膜の形成をＩＳＳＧ酸化＋ｗｅｔ酸化とすることで約２００ＭＰａ程度減少することがわかる。この効果はＷｅｔ酸化をドライ（ｄｒｙ）酸化に変えても同じ効果が得られるが、一般的にｄｒｙ酸化法で形成したゲート絶縁膜の電気的信頼性はｗｅｔ酸化に比べ悪いので、ｗｅｔ酸化法で行なうことが好ましい。また、言うまでもないが２５［ｎｍ］の酸化膜のほとんどをＩＳＳＧ酸化で行なった方がＳＴＩ応力は減少する。ただし、ＩＳＳＧ酸化条件のＨ２濃度を大きくするとゲート絶縁膜の電気的信頼性が悪くなるので、Ｈ２濃度は３３％以下、好ましくは２０％以下、実用的には１０％以下が好ましい。
【００５０】
周辺回路のゲート酸化膜厚を約２５［ｎｍ］（厚膜ゲート酸化膜）、論理回路やメモリ回路のゲート酸化膜厚を約８［ｎｍ］（薄膜ゲート酸化膜）とした２種ゲートプロセスがある。この場合の形成方法は一般的に、シリコン基板表面を約２０［ｎｍ］酸化させて、その後、薄膜ゲート酸化膜形成領域の厚膜ゲート酸化膜を除去し、薄膜ゲート酸化膜を８［ｎｍ］形成して、厚膜ゲート酸化膜２５［ｎｍ］、薄膜ゲート酸化膜８［ｎｍ］を形成する。このような２種ゲート酸化膜を形成する場合でも本方法は有効である。はじめに、ＩＳＳＧ酸化法で１０〜１５［ｎｍ］の酸化膜を形成し、後に、ｗｅｔ酸化法で数ｎｍの酸化膜を形成して、厚膜ゲート酸化膜と薄膜ゲート酸化膜を形成する。
【００５１】
酸化膜の成長はＳｉ／ＳＩＯ２界面から成長するので、この場合の厚膜ゲート酸化膜の構成はＳｉ基板表面から順にｗｅｔ酸化膜、ＩＳＳＧ酸化膜となる。ＩＳＳＧ酸化膜の密度は他の酸化膜にくらべ高緻密であることがＸ線反射率測定法（ＧＩＸＲ）より明らかになっているので、この方法で密度を調べることにより、ゲート酸化膜形成をＩＳＳＧ酸化＋ｗｅｔ酸化方式で行なっているかどうか判断できる。
【００５２】
ＳＴＩの応力を低減させる方法として、図２に示すパッド酸化膜（熱酸化膜）２を形成した後にＮＯガス中で熱処理を行い、シリコン基板１とパッド酸化膜２界面にオキシナイトライドを形成する方法、また、窒素プラズマにさらして、パッド酸化膜２表面に酸窒化物を形成する方法、ゲート電極１３を形成してＳＴＩ（溝型素子分離領域）を形成する方法等がある。これらの方法は、酸素の拡散を抑制して、又は、酸化量を低減してＳＴＩ応力を低減するものであるが、完全にはＳＴＩ応力をゼロとはできないので、これらを行った場合でも本方法は有効である。すなわち、ＳＴＩ起因で生じる応力が存在する場合、本方法は有効である。
【００５３】
ＳＴＩ応力は酸化工程が多く、酸化量も多い、フラッシュメモリで大きくなる。そのため、本方法はフラッシュメモリで特に有効である。また、ＳＴＩ応力はＳＴＩ幅（溝幅ｗ：図１５参照）が０．２［μｍ］以下で急増する。そのため、本方法は特に０．２［μｍ］以下のＳＴＩ幅ｗ（溝型素子分領域の幅）を保有する半導体装置で有効である。さらに、シリコン基板１中の結晶欠陥は不純物を打ち込まない場合でもＳＴＩ応力が大きくなると発生する。そのため、高濃度で不純物を打ち込まない半導体装置でも本方法は有効である。ＩＳＳＧ酸化法では１５［ｎｍ］程度以上の良質な酸化膜形成が困難であるので、ゲート絶縁膜の膜厚が１５［ｎｍ］以上の場合に特に有効である。
【００５４】
ゲート絶縁膜を形成するのに、熱酸化膜の上にＣＶＤ酸化膜（ＣＶＤ法で成膜した酸化膜）を堆積したスタック型の酸化膜が存在する。この方法においても、ＣＶＤ酸化膜は溝内部を酸化しないため、ＳＴＩ応力低減が図れる。しかし、この方法ではゲート絶縁膜の電気的な信頼性がＩＳＳＧ酸化法やｗｅｔ酸化法に比べて悪くなるので、ＩＳＳＧ酸化＋ｗｅｔ酸化方式はこの点で優れている。
【００５５】
このように、本実施例１によれば、溝型の素子分離領域１ａで区画されたシリコン基板１の主面の素子形成領域１ｓにおける結晶欠陥の発生を抑制することができる。
【００５６】
また、シリコン基板１の主面の素子形成領域１ｓにおける結晶欠陥の発生を抑制することができるため、ｎ型ＭＩＳＦＥＴ−Ｑ１を有する半導体装置の高性能化を図ることができる。
【実施例２】
【００５７】
本実施例２では、ゲート耐圧が異なる２水準のＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
【００５８】
図１７乃至図２０は、本発明の実施例２である半導体装置に係わる図であり、
図１７は、半導体装置に搭載されたＭＩＳＦＥＴの概略構成を示す模式的断面図、
図１８乃至図２０は、半導体装置の製造工程を示す模式的断面図である。
【００５９】
図１７に示すように、本実施例１の半導体装置は、半導体基板として例えばｐ型の単結晶シリコンからなるシリコン基板１を主体に構成されている。
【００６０】
シリコン基板１の主面（素子形成面，回路形成面）は、素子分離領域（非活性領域）１ａによって区画された素子形成領域（活性領域）１ｍ及び１ｎを有し、素子形成領域１ｍには、ｐ型ウエル領域７及びｎ型ＭＩＳＦＥＴ−Ｑ１が形成され、素子形成領域１ｎには、ｐ型ウエル領域７ａ及びｎ型ＭＩＳＦＥＴ−Ｑ２が形成されている。
【００６１】
ｎ型ＭＩＳＦＥＴ−Ｑ１とＱ２は、ゲート耐圧が異なっている。ｎ型ＭＩＳＦＥＴ−Ｑ１は、例えば１０〜１２［Ｖ］の電源電圧で駆動する高耐圧ＭＩＳＦＥＴであり、ｎ型ＭＩＳＦＥＴ−Ｑ２は、例えば１．８［Ｖ］或いは３．３［Ｖ］の電源電圧で駆動する低耐圧ＭＩＳＦＥＴである。ｎ型ＭＩＳＦＥＴ−Ｑ２は、基本的にｎ型ＭＩＳＦＥＴ−Ｑ１と同様の構成になっているが、ゲート絶縁膜２５がｎ型ＭＩＳＦＥＴ−Ｑ１のゲート絶縁膜１０よりも薄い膜厚で形成され、チャネル長（ゲート長）がＭＩＳＦＥＴ−Ｑ１よりも狭くなっている。本実施例２において、ｎ型ＭＩＳＦＥＴ−Ｑ１のゲート絶縁膜１０は、例えば２５［ｎｍ］程度の膜厚で形成され、ｎ型ＭＩＳＦＥＴ−Ｑ２のゲート絶縁膜２５は、例えば１５［ｎｍ］程度の膜厚で形成されている。
【００６２】
ｎ型ＭＩＳＦＥＴ−Ｑ１のゲート絶縁膜１０は、図２０に示すようにＩＳＳＧ酸化法で形成された熱酸化膜８と、例えばウエット酸化法で形成された熱酸化膜９とを含む構成になっている。ｎ型ＭＩＳＦＥＴ−Ｑ２のゲート絶縁膜２５は、例えばウエット酸化法で形成された熱酸化膜９からなる。
【００６３】
次に、厚さが異なるゲート絶縁膜の形成について、図１８乃至図２０を用いて説明する。
【００６４】
まず、前述の実施例１と同様の方法で、素子分離領域１ａ及びｐ型ウエル領域（７，７ａ）を形成した後、ＩＳＳＧ酸化法を使用し、約１０５０℃程度のＩＳＳＧ酸化雰囲気中（Ｈ２濃度５％）でシリコン基板１に熱処理を施して、図１８に示すように、シリコン基板１の主面の素子形成領域（１ｍ，１ｎ）に熱酸化膜８を形成する。
【００６５】
次に、図１９に示すように、素子形成領域１ｎの熱酸化膜８を選択的に除去し、その後、例えばウエット酸化法を使用し、８５０℃〜９５０℃のウエット酸化雰囲気中でシリコン基板１に熱処理を施して、図２０に示すように、シリコン基板１の主面の素子形成領域（１ｍ，１ｎ）に熱酸化膜９を形成する。この工程により、素子形成領域１ｍに、熱酸化膜８及び熱酸化膜９からなるゲート絶縁膜１０が形成され、素子形成領域１ｎに、熱酸化膜９からなるゲート絶縁膜２５が形成される。
【００６６】
この後、前述の実施例１と同様の工程を施して、ゲート電極１３、ｎ型半導体領域１６、サイドウォールスペーサ１７、ｎ型半導体領域１８等を形成することにより、図１７に示す構造となる。
【００６７】
このように、本実施例２においても、前述の実施例１と同様に、溝型の素子分離領域１ａで区画されたシリコン基板１の主面の素子形成領域（１ｍ，１ｎ）における結晶欠陥の発生を抑制することができる。
【００６８】
また、シリコン基板１の主面の素子形成領域（１ｍ，１ｎ）における結晶欠陥の発生を抑制することができるため、ゲート耐圧が異なるｎ型ＭＩＳＦＥＴ−Ｑ１及びＱ２を有する半導体装置の高性能化を図ることができる。
【００６９】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００７０】
例えば、前述の実施例１及び２では、ｎチャネル導電型のＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明したが、本発明は、ｐチャネル導電型のＭＩＳＦＥＴを有する半導体装置、並びにｎチャネル導電型のＭＩＳＦＥＴ及びｐチャネル導電型のＭＩＳＦＥＴ（相補型ＭＩＳＦＥＴ）を有する半導体装置に適用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１である半導体装置に搭載されたＭＩＳＦＥＴの概略構成を示す模式的断面図である。
【図２】図１の一部を拡大した模式的断面図である。
【図３】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図４】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図５】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図６】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図７】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図８】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図９】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図１０】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図１１】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図１２】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図１３】実施例１である半導体装置の製造工程を示す模式的断面図である。
【図１４】ＩＳＳＧ酸化法を説明するための図である。
【図１５】ＳＴＩ応力の発生メカニズムを示す図である。
【図１６】ウエット酸化法でゲート絶縁膜を形成した場合のＳＴＩ応力と、ＩＳＳＧ酸化法及びウエット酸化法でゲート絶縁膜を形成した場合のＳＴＩ応力との比較を示す図である。
【図１７】本発明の実施例２である半導体装置に搭載されたＭＩＳＦＥＴの概略構成を示す模式的断面図である。
【図１８】実施例２である半導体装置の製造工程を示す模式的断面図である。
【図１９】実施例２である半導体装置の製造工程を示す模式的断面図である。
【図２０】実施例２である半導体装置の製造工程を示す模式的断面図である。
【図２１】従来のＭＩＳＦＥＴを示す模式的断面図である。
【符号の説明】
【００７２】
１…シリコン基板、１ａ…素子分離領域、１ｍ，１ｎ，１ｓ…素子形成領域、２…パッド酸化膜、３…窒化シリコン膜、４…溝、５…熱酸化膜、６…酸化シリコン膜（埋込み酸化膜）、７，７ａ…ｐ型ウエル領域、８，９…熱酸化膜、１０…ゲート絶縁膜、１１…ポリシリコン膜、１２…タングステン膜、１３…ゲート電極、１４…窒化シリコン膜、１５…熱酸化膜、１６…ｎ型半導体領域、１７…サイドウォールスペーサ、１８…ｎ型半導体領域、１９…層間絶縁膜、２０…接続孔、２１…導電性プラグ、２２…配線、２３…成膜室、２４…半導体ウエハ、２５…ゲート絶縁膜、Ｑ１，Ｑ２…ＭＩＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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