(57)【要約】【課題】簡単な構成で１０ビット以上の高解像度を具現できる除算加算回路とそれを利用した高解像度デジタルアナログ変換器を提供する。【解決手段】デジタルアナログ変換器は、２ビット以上からなる複数個のセグメントに分けられた入力デジタルコードをＤＡ変換する複数個のＤＡＣ；該ＤＡＣ中、入力デジタルコードのＬＳＢを含むセグメントに対するＤＡ変換を行なうＤＡＣからＭＳＢを含むセグメントに対するＤＡ変換を行なうＤＡＣに至るまで、前記各々のＤＡＣの変換結果を加算して前記入力デジタルコード全体に対するＤＡ変換結果を得る複数個の除算加算回路部を含む。【選択図】図４
2006325184.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２電圧により各々第１、第３キャパシターに電荷が充電され、前記第３キャパシターに連結された第１経路制御用スイッチを通じて前記第１、第３キャパシターを連結するにおいて、前記第１電圧に対して前記第１キャパシターと並列連結される第２キャパシターを前記第１経路制御用スイッチを通じて第３キャパシターと直列に連結した後、前記第１キャパシターと連結して、前記第２キャパシターと第３キャパシターが連結される前に、第１キャパシターにかかる電圧である第１電圧に、前記第３キャパシターにかかる第２電圧が第２キャパシターの値との比に比例する適切な比に分けられた電圧値が加えられ、前記第１経路制御用スイッチを通じて第２キャパシターが第３キャパシターと直列連結され、前記第１キャパシターと第３キャパシターが並列連結された状態での前記第１キャパシターにかかる電圧値を、除算と加算の計算形態で得られることを特徴とする除算加算回路。
【請求項２】
前記第２キャパシターには、前記第１経路制御用スイッチがオン時にオフになり、前記第２キャパシターと第３キャパシターの直列連結を可能にする第２経路制御用スイッチが接続されていることを特徴とする、請求項１記載の除算加算回路。
【請求項３】
前記第１及び第３キャパシターの容量が同一で、第２キャパシターの容量は第１及び第３キャパシターの容量より小さい値を有することを特徴とする、請求項１記載の除算加算回路。
【請求項４】
高解像度ＤＡＣを構成するにおいて、入力デジタルコードを少なくともビット数が２以上の複数個のセグメントに分けた後、各々のセグメントに対して各々のＤＡＣを通じてＤＡ変換した後、前記各々のＤＡＣ出力電圧をキャパシターとスイッチだけで成り立った所定の除算加算回路を通じて、入力デジタルコード全体に対する最終ＤＡ変換出力を得ることを特徴とする除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項５】
前記ＤＡＣが、キャパシターの電圧形態の出力を有するＤＡＣであることを特徴とする、請求項４記載の除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項６】
前記ＤＡＣが、互いに並列連結であることを特徴とする、請求項４記載の除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項７】
前記ＤＡＣが、アルゴリズミックＤＡＣまたはサイクリックＤＡＣであることを特徴とする、請求項４記載の除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項８】
前記除算加算回路が、前記ＤＡＣ中、入力デジタルコードのＬＳＢを含むセグメントに対するＤＡ変換を行なうＤＡＣからＭＳＢを含むセグメントに対するＤＡ変換を行なうＤＡＣに至るまで、前記各々のＤＡＣの変換結果を加算して前記入力デジタルコード全体に対するＤＡ変換結果を得るように複数個の除算加算回路部で構成されることを特徴とする、請求項４記載の除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項９】
前記除算加算回路部が、第１、第２電圧により各々第１、第３キャパシターに電荷が充電され、前記第３キャパシターに連結された第１経路制御用スイッチを通じて前記第１、第３キャパシターを連結するにおいて、前記第１電圧に対して前記第１キャパシターと並列連結される第２キャパシターを前記第１経路制御用スイッチを通じて第３キャパシターと直列に連結した後、前記第１キャパシターと連結して、前記第２キャパシターと第３キャパシターが連結される前に第１キャパシターにかかる電圧である第１電圧に前記第３キャパシターにかかる第２電圧が第２キャパシターの値との比に比例する適切な比に分けられた電圧値が加えられるようにして、前記第１経路制御用スイッチを通じて第２キャパシターが第３キャパシターと直列連結され、前記第１キャパシターと第３キャパシターが並列連結された状態での前記第１キャパシターにかかる電圧値を除算と加算の計算形態で得られることを特徴とする、請求項８記載の除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項１０】
前記第２キャパシターには、前記第１経路制御用スイッチがオンの時にオフになり、前記第２キャパシターと第３キャパシターの直列連結を可能にする第２経路制御用スイッチが接続されていることを特徴とする、請求項９記載の除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項１１】
前記第１及び第３キャパシターの容量が同一で、第２キャパシターの容量は第１及び第３キャパシターの容量より小さい値を有することを特徴とする、請求項９記載の除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項１２】
前記入力デジタルコードを複数個のセグメントに分割する制御部をさらに具備したことを特徴とする、請求項４記載の除算加算回路を利用した高解像度デジタルアナログ変換器。
【請求項１３】
複数のキャパシターと複数のスイッチのみを含む除算加算回路であって、
互いに並列接続され、第１の電圧により充電される第１及び第２キャパシターと、
前記第２キャパシターと直列接続され、第２の電圧により充電される第３キャパシターと、
前記第２キャパシターに接続された第１スイッチと、
前記第２キャパシターと前記第１スイッチとの間のノードと、前記第３キャパシターとの間に接続された第２スイッチとを備え、
前記第１スイッチ及び前記第２スイッチは、一方がオンしたときに他方がオフするように構成されている前記除算加算回路。
【請求項１４】
前記第２キャパシターは前記第１スイッチを介して接地されている請求項１３の除算加算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、除算加算回路とそれを利用したデジタルアナログ変換器に関するものである。特にキャパシターとスイッチだけで除算加算回路を構成し、それを利用してデジタル信号をアナログ信号に変換時、入力デジタルコードをビット数の小さいセグメントに分けて処理できるようにして、高解像度のデジタルアナログ変換器を具現できるようにした除算加算回路と、それを利用した高解像度デジタルアナログ変換器に関するものである。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するデジタルアナログ変換器（Digital-to-Analog Converter：以下、ＤＡＣと略称）を構成するにおいて考慮しなければならない性能としては、解像度、正確度、電力消耗、回路の面積、変換速度等いろいろある。
【０００３】
このような各性能の向上のために数多くの形態のＤＡＣが提案されているが、なにかの集積システムの一部としてＤＡＣが必要な場合、その回路の面積と電力消耗を減らすことがとても重要になる。
【０００４】
従来のＤＡＣのうち、最も簡単な構成のＤＡＣを図１に図示した。このＤＡＣは、アルゴリズミック（Algorithmic）ＤＡＣまたはサイクリック（Cyclic）ＤＡＣと呼ばれるもので、値が同じ二個のキャパシターＣ１、Ｃ２と前記キャパシターＣ１、Ｃ２の充放電制御のための多数のスイッチＳ１〜Ｓ３及び回路初期化のためのスイッチＳ４で構成されている。
【０００５】
このような従来のＤＡＣでは、変換を始める前にスイッチＳ４をオンにして出力電圧Ｖｄａを０Ｖに放電させる。以後、充放電制御信号及び変換するデジタル信号の値によりスイッチＳ１またはスイッチＳ２がオンになり、スイッチＳ１、Ｓ２がオフになると、スイッチＳ３がオンになり、再びスイッチＳ３がオフになると、スイッチＳ１やスイッチＳ２がオンになり、このような過程が入力デジタルコードのＬＳＢ（Least Significant Bit）からＭＳＢ（Most Significant Bit）まで反復される。
【０００６】
即ち、前記スイッチＳ４がオンになり出力電圧Ｖｄａが初期化された後、入力デジタルコードのＬＳＢ値が１と入力されるとスイッチＳ１がオンになり、スイッチＳ２、Ｓ３はオフ状態である。ここで、キャパシターＣ１は入力電圧Ｖｒｅｆに充電される。
【０００７】
以後、スイッチＳ１がオフになりスイッチＳ３がオンになるとキャパシターＣ１に充電されている電荷がキャパシターＣ２に一部充電されてキャパシターＣ１とキャパシターＣ２は、均等な状態になる。即ち、スイッチＳ３は、キャパシターＣ１とキャパシターＣ２の電圧を平均うる役割をする。
【０００８】
そして、前記スイッチＳ３は再びオフになり、スイッチＳ１、Ｓ２が入力デジタルコードの値によりオンになる。万一、入力デジタルコードが０ならスイッチＳ２がオンになりスイッチＳ１はオフ状態になる。ここで、キャパシターＣ１は、放電され０Ｖになる。
【０００９】
このような過程が入力デジタル信号のＭＳＢまで反復的に起きると出力電圧Ｖｄａは入力電圧Ｖｒｅｆから入力デジタルコードに該当するアナログ電圧を出力する（図２参照）。従来のデジタルアナログ変換器として、例えば特許文献１に開示されたものが知られている。
【特許文献１】米国特許第５２５８７５９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のようなＤＡＣにおいて、設計時に考慮しなければならない点は、まず二個のキャパシターとの整合問題である。二個のキャパシターの値が正確に一致しないとエラーが発生する。このようなキャパシター間の整合誤差によるエラーは、プロセスの正確度に大きな影響を受け、特に手頃なデジタル工程を利用する場合にキャパシター間の正確なマッチングを得ることはさらに難しい。
【００１１】
また、スイッチの電荷注入によるスイッチングノイズエラーは、スイッチがオフになる時キャパシターに貯蔵されていた電荷が周辺ノードに流入したときに発生し、これは上記のようなＤＡＣの正確度に深刻な影響を与える。
【００１２】
このように従来のアルゴリズミックＤＡＣやサイクリックＤＡＣは、面積が小さく、電力消耗が非常に小さい長所があるが、色々なエラー要因が発生して最近の低電圧工程としては８ビット以上の高い解像度を具現することが難しい問題点がある。
【００１３】
本発明は、このような点を勘案したもので、本発明の目的は、入力デジタルコードを少なくとも二つ以上のセグメントに分けて、分けられた小さい数のビットのコードを各々のＤＡＣを通じて変換した後、各々のＤＡＣの出力をキャパシターとスイッチだけで簡単に構成された除算加算回路を利用して全体出力を出せるようにすることによって、１０ビット以上の高解像度を具現できるようにした除算加算回路とそれを利用した高解像度デジタルアナログ変換器を提供することである。
【課題を解決するための手段】
【００１４】
前記目的を達成するために本発明による除算加算回路は、第１、第２電圧によって各々第１、第３キャパシターに電荷が充電され、前記第３キャパシターに連結された第１経路制御用スイッチを通じて前記第１、第３キャパシターを連結するにおいて、前記第１電圧に対して前記第１キャパシターと並列連結される第２キャパシターを前記第１経路制御用スイッチを通じて第３キャパシターと直列に連結した後、前記第１キャパシターと連結して、前記第２キャパシターと第３キャパシターが連結される前に、第１キャパシターにかかる電圧である第１電圧に、前記第３キャパシターにかかる第２電圧が、第２キャパシターの値との比に比例する適切な比に分けられた電圧値が加えられるようにして、前記第１経路制御用スイッチを通じて第２キャパシターが第３キャパシターと直列連結され、前記第１キャパシターと第３キャパシターが並列連結された状態での前記第１キャパシターにかかる電圧値を除算と加算の計算形態で得られることを特徴とする。
【００１５】
また、前記目的を達成するための除算加算回路を利用した高解像度デジタルアナログ変換器は、高解像度ＤＡＣを構成するにおいて、入力デジタルコードをビット数が少なくとも２以上の複数個のセグメントに分けた後、各々のセグメントに対して各々のＤＡＣを通じてＤＡ変換した後、前記各々のＤＡＣ出力電圧をキャパシターとスイッチだけで成り立った所定の除算加算回路を通して、入力デジタルコード全体に対する最終ＤＡ変換出力を得ることを特徴とする。
【００１６】
前記除算加算回路は、前記ＤＡＣ中、入力デジタルコードのＬＳＢを含むセグメントに対するＤＡ変換を行なうＤＡＣからＭＳＢを含むセグメントに対するＤＡ変換を行なうＤＡＣに至るまで、前記各々のＤＡＣの変換結果を加算して前記入力デジタルコード全体に対するＤＡ変換結果を得るように、複数個の除算加算回路部で構成されることを特徴とする。
【００１７】
本発明は更に、複数のキャパシターと複数のスイッチのみを含む除算加算回路を提供する。その除算加算回路は、互いに並列接続され、第１の電圧により充電される第１及び第２キャパシターと、前記第２キャパシターと直列接続され、第２の電圧により充電される第３キャパシターと、前記第２キャパシターに接続された第１スイッチと、前記第２キャパシターと前記第１スイッチとの間のノードと、前記第３キャパシターとの間に接続された第２スイッチとを備え、前記第１スイッチ及び前記第２スイッチは、一方がオンしたときに他方がオフするように構成されている。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を添付図面を参照しながらさらに詳細に説明する。但し、下記の実施形態は、本発明を例示するだけのものであって、本発明が下記の実施形態に限定されるものでない。
【００１９】
図３は、本発明の第１実施形態に従う除算加算回路を示す。図示したように、本発明の第１実施形態に従う除算加算回路は、３個のキャパシターＣ１１〜Ｃ１３及びこれらキャパシターＣ１１〜Ｃ１３の連結経路を制御し、互いに反対に作動するスイッチＳ１１、Ｓ１２で構成されている。
【００２０】
前記キャパシターＣ１１、Ｃ１２の各々は、その一側端を通じて同一な電圧Ｖ１により電荷が充電されるように互いに並列連結され、キャパシターＣ１１のもう一方の側端は接地され、キャパシターＣ１２のもう一方の側端は前記経路制御用のスイッチＳ１２を通じて接地されている。
【００２１】
前記キャパシター１３の一側端は接地に連結され、もう一方の側端は前記経路制御用のスイッチＳ１１を通じて前記キャパシターＣ１２に直列に連結されている。
上記のように構成された本発明の第１実施形態に従う除算加算回路の初期状態では、図３ａのようにスイッチＳ１２はオンになっていてスイッチＳ１１はオフになっている。もちろん、これらスイッチＳ１１、Ｓ１２は、外部からの経路制御信号（未図示）によってスイッチングされる。
【００２２】
このような初期状態では、前記キャパシターＣ１１、Ｃ１２には電圧Ｖ１が充電されていて、キャパシターＣ１３には電圧Ｖ２が充電される。また、キャパシターＣ１２とキャパシターＣ１３は、非連結状態である。
【００２３】
以後、図３ｂのように前記スイッチＳ１１とスイッチＳ１２の動作を反対にしてスイッチＳ１２はオフにして、スイッチＳ１１はオンにするとキャパシターＣ１２とキャパシターＣ１３は直列連結状態になり、キャパシターＣ１３に電圧Ｖ２により充電されていた電荷が移動してキャパシターＣ１１の充電電圧値が電圧Ｖ１値より増加する。ここで、図３のキャパシターＣ１３は図１のキャパシターＣ２に該当し、図１においてＤＡ変換動作は、入力デジタルコードのＭＳＢが入力された後、スイッチＳ３がオンになった後、再びオフになる瞬間、終了する。即ち、図３ｂの場合、電圧Ｖ１、Ｖ２はこのような図１の動作が完了した後の電圧とみることができる。
【００２４】
一方、キャパシターの直列連結時、初期合成電圧は各々の電圧を合わせたものになり、合成容量は各々の容量の逆数を合わせた数の逆数になる。並列連結時の合成電圧は、各々のキャパシターが持っていた電荷量の合計を合成容量で割った値になり、合成容量は各々の容量を合わせた値になる。
【００２５】
したがって、前記スイッチＳ１２がオンになっていてスイッチＳ１１がオフになっている場合、キャパシターＣ１１、Ｃ１２は互いに並列連結状態であり、キャパシターＣ１１、Ｃ１２の合成電圧は電圧Ｖ１値であり、合成容量はキャパシターＣ１１、Ｃ１２の容量がＣ１１、１２の場合Ｃ１１＋Ｃ１２になる。
【００２６】
以後、スイッチＳ１２はオフになりスイッチＳ１１がオンになるとキャパシターＣ１２とキャパシターＣ１３は直列連結状態になり、ここでキャパシターＣ１１が並列に連結された状態になるので前記キャパシターＣ１１、Ｃ１２、Ｃ１３の合成容量は、Ｃ１１＋（Ｃ１２Ｃ１３／Ｃ１２＋Ｃ１３）になる。
【００２７】
そして、全体電荷量は、（Ｃ１１Ｖ１）＋（Ｖ１＋Ｖ２）×（Ｃ１２Ｃ１３／（Ｃ１２＋Ｃ１３））である。したがって、全体電荷量を全体合成容量で割るとキャパシターＣ１１の充電電圧Ｖ１’は、Ｖ１＋（Ｖ２×Ｃ１２Ｃ１３／（Ｃ１１Ｃ１２＋Ｃ１２Ｃ１３＋Ｃ１１Ｃ１３））になる。
【００２８】
ここで、Ｃ１１＝Ｃ１３＝ｍ×Ｃ１２なら、前記キャパシターＣ１１の電圧Ｖ１’は、式（１）で示すことができる。
Ｖ１’＝Ｖ１＋（Ｖ２／ｍ＋２）…（１）
即ち、前記キャパシターＣ１１にかかる全体電圧はキャパシターＣ１３にかかる電圧Ｖ２をキャパシターＣ１３とキャパシターＣ１２の比に比例する数（ｍ）に２を加えて割った値に電圧Ｖ１を加えた値で示すことができる。これは、除算加算回路がキャパシターとスイッチだけで簡単に構成できることを示すものである。
【００２９】
次は、上記のようにキャパシターとスイッチだけで構成された除算加算回路を利用した高解像度ＤＡＣに対して説明する。
図４は、本発明の第１実施形態に従う、キャパシターとスイッチだけで構成された除算加算回路を利用した高解像度デジタルアナログ変換器を示す。この高解像度デジタルアナログ変換器は、１０ビットＤＡＣを各々５ビットの二個のセグメントに分けて、それを各々図１のようにＤＡＣを通じて信号を変換し、変換された結果を図３の除算加算回路を通じて１０ビットデジタルアナログ変換を完成する。
【００３０】
図示したように、入力デジタルコードのＬＳＢ及びＭＳＢ側５ビットを各々ＤＡ変換して入力電圧Ｖｒｅｆから各々の入力デジタルコードに該当するアナログ電圧を出力する第１、第２ＤＡＣ１１０、１２０、前記第１、第２ＤＡＣ１１０、１２０の出力を加えて入力デジタルコード全体に対する変換出力を得る除算加算回路部１３０で構成される。
【００３１】
前記第１、第２ＤＡＣ１１０、１２０は、入力電圧Ｖｒｅｆに対して互いに並列に連結され、前記図１のＤＡＣと同様に第１、第２ＤＡＣ１１０、１２０は、各々二個のキャパシターＣ１１１、Ｃ１１２、Ｃ１２１、Ｃ１２２と前記キャパシターＣ１１１、Ｃ１１２、Ｃ１２１、Ｃ１２２の充放電制御のための多数のスイッチＳ１１１〜Ｓ１１３、Ｓ１２１〜Ｓ１２３で構成される。
【００３２】
前記除算加算回路部１３０は、前記図３と同様に互いに並列連結されたキャパシターＣ１３１、Ｃ１３２及び前記キャパシターＣ１３２にスイッチＳ１３１を通じて直列連結されるキャパシターＣ１３３で構成され、前記スイッチＳ１３１は前記第１、第２ＤＡＣ１１０、１２０がＤＡ変換をする間オフされ、除算加算回路部１３０が除算加算する間オンされ前記キャパシターＣ１３２とキャパシターＣ１３３が直列連結状態になるように構成される。
【００３３】
また、前記第２ＤＡＣ１２０のキャパシター（Ｃ１２１）、（Ｃ１２２）の接地側と連結される信号線にスイッチＳ１２４が構成され、前記スイッチＳ１２４は、前記第２ＤＡＣ１２０がＤＡ変換をする間はオンになり、除算加算回路部１３０が除算加算する間はオフになり、第２ＤＡＣ１２０のＤＡ変換と除算加算回路部１３０の除算加算動作を分離するように構成される。
【００３４】
また、本発明の第１実施形態では、未図示の制御部等で入力デジタルコードを各々のＤＡＣ１１０、１２０で処理するセグメントに分けて、それを該当するＤＡＣ１１０、１２０へ送るように構成される。
【００３５】
このような本発明の第１実施形態に従う高解像度ＤＡＣは、入力デジタルコードのＬＳＢ側５ビットは第１ＤＡＣ１１０を通じて変換し、ＭＳＢ側５ビットは第２ＤＡＣ１２０を通じて変換する。ここで、スイッチＳ１２４はオン状態で、スイッチＳ１３１はオフ状態である。ここで、前記第１、第２ＤＡＣ１１０、１２０の変換動作は図１のＤＡＣと同一であるのでそれに対する詳細な説明は省略する。
【００３６】
前記第１、第２ＤＡＣ１１０、１２０により入力デジタルコードのＬＳＢ側５ビットとＭＳＢ側５ビットに対する変換が完了するとスイッチＳ１２４はオフになり、スイッチＳ１３１はオンになって除算加算回路部１３０が動作する。
【００３７】
前記第１ＤＡＣ１１０により変換されたＬＳＢ側５ビットの変換された電圧値がＶＬで、前記第２ＤＡＣ１２０により変換されたＭＳＢ側５ビットの変換された電圧値をＶＭとする場合、除算加算回路部１３０による全体ＤＡＣの出力電圧Ｖｄａは、前記式（１）と同様に、式（２）で示すことができる。
Ｖｄａ＝ＶＭ＋（ＶＬ／３２）…（２）
これは、前記除算加算回路部１３０のキャパシターＣ１３１が図３の除算加算回路のキャパシターＣ１１に該当し、第２ＤＡＣ１２０の構成要素でありながら除算加算回路部１３０の構成要素であるキャパシターＣ１３２が図３のキャパシターＣ１２に該当し、また第１ＤＡＣ１１０の構成要素でありながら除算加算回路部１３０の構成要素であるキャパシターＣ１３３が図３のキャパシターＣ１３に該当するため、キャパシターＣ１３１、Ｃ１３２、Ｃ１３３の合成容量は、Ｃ１３１＋（Ｃ１３２Ｃ１３３／Ｃ１３２＋Ｃ１３３）になり、最終出力電圧Ｖｄａは、ＶＭ＋（ＶＬ×Ｃ１３２Ｃ１３３／（Ｃ１３１Ｃ１３２＋Ｃ１３２Ｃ１３３＋Ｃ１３１Ｃ１３３））になる。
【００３８】
ここで、前記図３の場合と同様にＣ１３１＝Ｃ１３３＝ｍ×Ｃ１３２であり、各キャパシターＣ１３１〜Ｃ１３３の値が、図４の各キャパシターＣ１３１〜Ｃ１３３の横に表示した値（この値は最も小さい値のキャパシターで正規化された数字である）を有すれば、ｍ＝Ｃ１３３／Ｃ１３２＝３０であるため出力電圧Ｖｄａは、Ｖｄａ＝ＶＭ＋（ＶＬ／３２）で示すことできるようになる。
【００３９】
これは、１０ビットＤＡＣを５ビットの二個のセグメントに分けた後、それを第１、第２ＤＡＣ１１０、１２０を通じて信号変換し、その結果を除算加算回路部１３０を通じて１０ビットデジタルアナログ変換を完成できることを示すものである。
【００４０】
図５は、本発明の第２実施形態に従うデジタルアナログ変換器を示す。この高解像度デジタルアナログ変換器は、１０ビットＤＡＣを２ビット、４ビット、４ビット３個のセグメントに分けて、それを各々図１と同様なＤＡＣを通じて信号を変換して、変換された結果を図３の除算加算回路を通じて１０ビットデジタルアナログ変換を完成する。
【００４１】
図示したように、入力デジタルコードのＬＳＢ２ビットと４ビット及びＭＳＢ４ビットを各々デジタルアナログ変換して入力電圧Ｖｒｅｆから各々の入力デジタルコードに該当するアナログ電圧を出力する第１〜第３ＤＡＣ２１０、２２０、２３０、前記第１、第２ＤＡＣ２１０、２２０の出力を加算する第１除算加算回路部２４０、前記第１除算加算回路部２４０による第１、第２ＤＡＣ２１０、２２０のデジタルアナログ変換出力の加算出力と前記第３ＤＡＣ２３０のデジタルアナログ変換出力を加算する第２除算加算回路部（２５０）で構成される。
【００４２】
前記第１〜第３ＤＡＣ２１０、２２０、２３０は、前記図１のＤＡＣと同一形態の構成を有し、第１、第２除算加算回路部２４０、２５０は、前記図３の除算加算回路と同一形態で構成され、それらに対する詳細な構成及び前記図４と反復する動作説明は省略する。
【００４３】
但し、図４と比較して追加される構成である第１除算加算回路部２４０のスイッチＳ２４１は、第２ＤＡＣ２２０のＤＡ変換動作時にオフになり、第１除算加算回路部２４０の除算加算動作時にオンになり、ＤＡ変換動作と除算加算動作を分離するために構成される。
【００４４】
このような本発明の第２実施形態では、第１、第２ＤＡＣ２１０、２２０の第１除算加算回路部２４０を通じた加算出力とそれら加算出力を再び第３ＤＡＣ２３０と加算する部分の動作に対してのみ詳しく説明する。
【００４５】
もし、第１ＤＡＣ２１０の変換出力がＶＮで、第２ＤＡＣ２２０の変換出力がＶＬの場合、第１除算加算回路部２４０により得られる第１、第２ＤＡＣ２１０、２２０の変換出力の加算結果である第１出力電圧Ｖｄａ１は、前記式（１）のように、次式で示すことができる。
Ｖｄａ１＝ＶＬ＋（ＶＮ／ｍ＋２）
ここで、前記と同様に、Ｃ２４１＝Ｃ２４３＝ｍ×Ｃ２４２なら、図５でキャパシターＣ２４２の値が１で、キャパシターＣ２４３の値が１４になっているので、ｍ＝１４／１＝１４であり、第１、第２ＤＡＣ２１０、２２０の変換出力の加算結果である第１出力電圧Ｖｄａ１は、式（３）で示すことができる。
Ｖｄａ１＝ＶＬ＋（ＶＮ／１６）…（３）
そして、前記第２除算加算回路部２５０は、前記第１除算加算回路部２４０の第１出力電圧Ｖｄａ１と第３ＤＡＣ２３０の変換出力を加算して第２出力電圧Ｖｄａ２を最終出力として出力する。
【００４６】
即ち、第３ＤＡＣ２３０の変換出力がＶＭの場合、やはり前記式（１）のように、次式で示すことができる。
Ｖｄａ２＝ＶＭ＋（Ｖｄａ１／ｍ＋２）
ここで、前記と同様にＣ２５１＝Ｃ２５３＝ｍ×Ｃ２５２なら、図５でキャパシターＣ２５２の値が１であり、キャパシターＣ２５３の値が１４になっているので、ｍ＝１４／１＝１４であり、第２出力電圧Ｖｄａ２は、式（４）で示すことができる。
Ｖｄａ２＝ＶＭ＋（Ｖｄａ１／１６）＝ＶＭ＋（（ＶＬ＋ＶＮ／１６））／１６＝ＶＭ＋ＶＬ／１６＋ＶＮ／２５６…（４）
これは、１０ビットＤＡＣを２ビット、４ビット、４ビットのセグメントに分けた後、それを各々第１〜第３ＤＡＣ２１０、２２０、２３０を通じて入力電圧Ｖｒｅｆから入力デジタルコードに該当するアナログ電圧ＶＮ、ＶＬ、ＶＭを得、第１除算加算回路部２４０を通じて第１、第２ＤＡＣ２１０、２２０の変換出力の加算結果Ｖｄａ１を得て、それを再び第２除算加算回路部２５０を通じて第３ＤＡＣ２３０の変換出力であるＶＭと加算して最終的に１０ビット入力に対する出力を得られることを示すものである。
【００４７】
図６は、本発明の第３実施形態に従う高解像度デジタルアナログ変換器を示す。この高解像度デジタルアナログ変換器は、１２ビットＤＡＣを４ビット、４ビット、４ビット３個のセグメントに分けて、それを各々図１と同様なＤＡＣを通じて信号を変換し、やはり変換された結果を図３の除算加算回路を通じて１２ビットデジタルアナログ変換を完成する。
【００４８】
図示したように、入力デジタルコードのＬＳＢ４ビットと４ビット及びＭＳＢ４ビットを各々ＤＡ変換して入力電圧Ｖｒｅｆから各々の入力デジタルコードに該当するアナログ電圧を出力する第１〜第３ＤＡＣ３１０、３２０、３３０、前記第１、第２ＤＡＣ３１０、３２０の出力を加算する第１除算加算回路部３４０、前記第１除算加算回路部３４０により加算された第１、第２ＤＡＣ３１０、３２０のＤＡ変換出力の加算結果と前記第３ＤＡＣ３３０のＤＡ変換出力を加算する第２除算加算回路部３５０で構成される。
【００４９】
このような本発明の第３実施形態は、図５の例に比べてＬＳＢビットが４ビットである点を除くと、図５とその構成形態及び動作が同一であるのでその詳細な説明は省略する。
上記のように本発明は、高い解像度のＤＡＣを具現するにおいて入力デジタルコードを二個またはそれ以上のセグメントに分けて、該小さい数のビットのコードを各々のＤＡＣを通じて変換し、その各々のＤＡＣ出力を通じて全体ＤＡＣの出力を作り出せるもので、本発明は、アルゴリズミックＤＡＣを例にして説明したが、キャパシターの電圧で出力を出すＤＡＣの場合なら、いかなる形態であっても適用可能である。
【００５０】
また、１０ビット、１２ビットを４乃至５ビットのセグメントに分けて説明したが、いかなるビット数のセグメントへも具現が可能であることはもちろんである。
上述したように、本発明のいくつかの実施形態を参照して説明したが、当業者であれば特許請求の範囲に記載された本発明の技術的思想の範囲内で本発明を多様に修正または変更して実施することが可能である。
【産業上の利用可能性】
【００５１】
以上で詳しく説明したように本発明は、キャパシターとスイッチだけで構成された簡単な除算加算回路を通じて、小さいビット数のセグメントに分けられた高解像度のＤＡＣを容易に具現できる。
【００５２】
また、各セグメントＤＡＣの出力がキャパシターの電圧形態で出る場合に、その具現がさらに簡単で、全体ＤＡＣの面積が小さくなければならず電力消耗も少なくてはならない場合に、非常に有用に適用できる。
【図面の簡単な説明】
【００５３】
【図１】一般的なＤＡＣの回路図である。
【図２】図１のＤＡＣの出力を示すグラフである。
【図３】本発明の第１実施形態に従う除算加算回路の回路図である。
【図４】本発明の第１実施形態に従う除算加算回路を利用した高解像度デジタルアナログ変換器の回路図である。
【図５】本発明の第２実施形態に従う高解像度デジタルアナログ変換器の回路図である。
【図６】本発明の第３実施形態に従う高解像度デジタルアナログ変換器の回路図である。
【符号の説明】
【００５４】
１１０、２１０、３１０：第１ＤＡＣ
１２０、２２０、３２０：第２ＤＡＣ
２３０、３３０：第３ＤＡＣ
１３０：除算加算回路部
２４０、３４０：第１除算加算回路部
２５０、３５０：第２除算加算回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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