(57)【要約】【課題】半導体層に導入されたリンなどの不純物における電子などのキャリアの占有状態が、制御できるようにする。【解決手段】単結晶シリコンからなる半導体層１０１、半導体層１０１に形成されたｎ形のソース１０２及びドレイン１０３、ソース１０２及びドレイン１０３に挾まれた半導体層１０１に形成されたチャネル領域１０４を備える。ここで、チャネル領域１０４には、ソース１０２及びドレイン１０３より低い濃度で、リンがドナーとして導入されている。また、チャネル領域１０４を挾むように形成された２つのゲート絶縁膜１０５，１０６、ゲート絶縁膜１０５，１０６を介してチャネル領域１０４を挾むように設けられた２つのゲート電極１０７，１０８を備える。【選択図】  図１
2006059897.tif 000002
【特許請求の範囲】
【請求項１】
第１不純物が導入された半導体からなるチャネル領域と、
前記チャネル領域を挾むように配置されて第２不純物が導入された半導体からなるソース及びドレインと、
前記ソース及びドレインの配列方向とは異なる方向で、前記チャネル領域を挾むように対向して配置された２つのゲート電極と
を少なくとも備え、
前記第１不純物は、所定の温度より低い温度範囲において、前記２つの前記チャネル領域に電界が印加されない状態で中性状態となり、２つの前記ゲート電極に各々異なる極性の所定の電圧の電位が印加されると一部がイオン化する状態となり、
前記チャネル領域には、前記第１不純物がいずれの状態においてもキャリアが生成している
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１不純物は、前記第２不純物と同一導電形である
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１不純物は、前記チャネル領域に浅い準位を形成する
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１不純物は、前記第２不純物と異なる導電形であり、前記チャネル領域に深い準位を形成する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネルに導入された不純物の荷電状態の制御によりソース・ドレイン間に流れる電流の制御を可能とした半導体装置に関するものである。
【背景技術】
【０００２】
近年、量子力学の基本原理を基礎とした量子コンピュータや、電子，あるいは原子核のスピンを利用したいわゆる「スピントロニクス」といった新しい情報処理技術の発展がめざましい。これらの技術では、半導体中の不純物の状態を利用した素子を用いるものが多い。例えば、シリコンからなる素子を用いた量子コンピュータとして、シリコン中でドナーとして働くリンの核スピンや電子スピンを用いるものが提案されている（非特許文献１，２参照）。
【０００３】
これらの技術では、計算（演算）にスピンを用いるが、計算結果の読み出しや計算の初期化は、リンドナーにとらえられた電子（ドナー電子）を介在して行われている。従って、リンドナーによる電子の占有状態を制御することが非常に重要となる。
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【非特許文献１】B.E.Kane, "A silicon-based nuclear spin quantum computer" Nature, vol.393, pp.133-137,  (1998).
【非特許文献２】L.C.L.Hollenberg,et al. "Change-based quantum computing using single donors in semiconductors", Phys.Rev. B69,113301,(2004).
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしいながら、従来の技術では、半導体層に導入されたリンなどの不純物における電子などのキャリアの占有状態を制御することができなかった。
本発明は、以上のような問題点を解消するためになされたものであり、半導体層に導入されたリンなどの不純物における電子などのキャリアの占有状態が、制御できるようにすることを目的とする。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、第１不純物が導入された半導体からなるチャネル領域と、チャネル領域を挾むように配置されて第２不純物が導入された半導体からなるソース及びドレインと、ソース及びドレインの配列方向とは異なる方向で、チャネル領域を挾むように対向して配置された２つのゲート電極とを少なくとも備え、第１不純物は、所定の温度より低い温度範囲において、２つのチャネル領域に電界が印加されない状態で中性状態となり、かつ２つのゲート電極に各々異なる極性の所定の電圧の電位が印加されると一部がイオン化する状態となり、チャネル領域には、第１不純物がいずれの状態においてもキャリアが生成しているようにしたものである。
従って、チャネル領域の第１不純物が中性状態となる温度範囲で、２つのゲート電極に各々異なる極性の所定の電圧の電位を印加すると、第１不純物の一部がイオン化し、チャネル領域におけるキャリアの生成状態が変化し、ソース・ドレイン間に流れる電流の状態が変化する。
【０００６】
上記、半導体装置において、チャネル領域に浅い準位を形成する場合、第１不純物は、第２不純物と同一導電形であればよい。
一方、チャネルに深い準位を形成する場合、第１不純物は、第２不純物と異なる導電形であってもよい。
【発明の効果】
【０００７】
以上説明したように、本発明によれば、チャネル領域に導入した第１不純物の中性状態とイオン化した状態とを、２つのゲート電極に印加する電位により制御するようにしたので、半導体層に導入されたリンなどの不純物における電子などのキャリアの占有状態が、制御できるようになるという優れた効果が得られる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図を参照して説明する。
図１は、本発明の実施の形態における半導体装置の構成例を示す模式的な断面図である。この半導体装置は、例えば単結晶シリコンからなる半導体層１０１、半導体層１０１に形成されたｎ形のソース１０２及びドレイン１０３、ソース１０２及びドレイン１０３に挾まれた半導体層１０１に形成されたチャネル領域１０４を備える。
【０００９】
ここで、チャネル領域１０４には、ソース１０２及びドレイン１０３より低い濃度で、リンがドナーとして導入されている。
加えて、図１に示す半導体装置は、チャネル領域１０４を挾むように形成された２つのゲート絶縁膜１０５，１０６、ゲート絶縁膜１０５，１０６を介してチャネル領域１０４を挾むように設けられた２つのゲート電極１０７，ゲート電極１０８を備える。なお、図１において、チャネル領域１０４の中に示す黒丸は、導入されている不純物の状態を模式的に示すものである。
【００１０】
例えば、ＳＯＩ（Silicon on Insulator）基板を用いることで、図１に示す半導体装置が形成できる。この場合、ＳＯＩ基板の埋め込み絶縁層の上に形成されているシリコン層に、チャネル領域、ソース・ドレインを形成し、これらの上に絶縁層を介して一方のゲート電極を形成し、埋め込み絶縁層の下のシリコン部分を他方のゲート電極として用いればよい。シリコン層の上の絶縁層がゲート絶縁膜１０５に対応し、埋め込み絶縁層がゲート絶縁膜１０６に対応する。この場合、シリコン層の表面を熱酸化することで、絶縁層を形成することができる。
【００１１】
また、ソース１０２・ドレイン１０３及びチャネル領域１０４には、例えばイオン注入法により不純物を導入すればよい。なお、不純物としては、リンに限らず、ヒ素，アンチモンであってもよい。
また、半導体層１０１の厚さは、２〜４００ｎｍ程度であればよい。
【００１２】
次に、図１に示す半導体装置の動作例について、図２のバンド図を用いて説明する。
まず、図２（ａ）は、ゲート電極１０７に印加する電圧Ｖg1及びゲート電極１０８に印加する電圧Ｖg2がともにゼロボルトの場合のバンドの状態を示している。また、図２（ｂ）は、ゲート電極１０７に印加する電圧Ｖg1が正、ゲート電極１０８に印加する電圧Ｖg2が負の場合のバンドの状態を示している。また、図２（ｃ）は、ゲート電極１０７に印加する電圧Ｖg1が負、ゲート電極１０８に印加する電圧Ｖg2が正の場合のバンドの状態を示している。
【００１３】
図２（ａ）に示すように、ゲート電極１０７，ゲート電極１０８の電圧が、ともにゼロボルト程度であるときは、チャネル領域１０４のシリコンのポテンシャルプロファイル（状態）は平坦であり、全てのドナーがフリーズアウトして中性化している。ここで、図１に示す半導体装置によれば、この状態においてもチャネル領域１０４にはキャリアが生成する状態であり、ソース１０２及びドレイン１０３の間に電流が流れる。
【００１４】
一方、ゲート電極１０７及びゲート電極１０８の両電極に、反対符号の電圧を印加すると、図２（ｂ）及び図２（ｃ）に示すように、チャネル領域１０４のシリコンに電界が生じ、ドナーのイオン化が始まる。チャネル領域１０４における電界が強くなるに従い、イオン化するドナーの数が増大し、やがて一定値となる。この結果、この状態では、図２（ａ）に示した状態に比較し、チャネル領域１０４において生成するキャリアの状態が変化し、ソース１０２及びドレイン１０３の間に流れる電流の状態が変化する。
【００１５】
このように、対向配置される２つのゲート電極を用いることにより、チャネル領域１０４中のポテンシャルを制御することが可能となり、チャネル領域１０４に導入されている不純物原子の荷電状態の制御が可能となる。また、いずれの状態においてもソース１０２及びドレイン１０３の間に電流が流れ、これが状態により変化するので、各状態を観察（観測）することが可能となる。
【００１６】
なお、ゲート電極１０７とゲート電極１０８の両電圧とも正の場合や、両電圧とも負の場合には、ＭＯＳトランジスタの特性がしきい値近傍にはない状態となる。また、ドレイン電圧をピンチオフが起こらない程度に小さくしておくことで、チャネル領域のチャネル方向に渡って、均一に不純物原子の荷電状態が制御できる。一方、ドレイン電圧をピンチオフが起こる程度に大きくすると、ピンチオフが起きている領域では、ゲート電圧に関わらす、全ての不純物原子がイオン化しているので、チャネル領域のソース近傍のみの不純物の荷電状態が制御できる。
【００１７】
ここで、前述した半導体層１０１の厚さについて説明する。
半導体層１０１の膜厚の上限は、不純物の濃度に依存する。不純物がイオン化している状態では、例えば不純物がドナーの場合、バンドは下に凸に曲がるが、この曲がり量が半導体のバンドギャップ以上になると、界面にホールが涌きだしてしまい、これ以上シリコン（チャネル領域１０４）に電圧がかからない状態になる。
【００１８】
言い換えると、ある値以上にゲート電圧を印加しても、ドナーを電界によりイオン化することができなくなる。この条件は、半導体層の膜厚をｔ、不純物濃度をＮ、素電荷をｑ、半導体の誘電率をε、半導体のバンドギャップをＥｇとすると、「（１／２）×（ｑ／ε）×ｔ2＜Ｅｇ」で与えられる。半導体がシリコンの場合、Ｎ＝１Ｅｌ６ｃｍ-3の濃度で４００ｎｍ程度、Ｎ＝１Ｅ１８ｃｍ-3の濃度で、４０ｎｍ程度以下となる。
【００１９】
一方、半導体の膜厚の下限は、半導体に電界がかかった場合のチャネル電子（あるいは正孔）の波動関数の広がりで制限される。これは、波動関数の広がりより薄くはチャネル電子の位置を制御できないためである。半導体に電界がかかった場合の波動関数の広がりは、半導体の種類に強く依存せず、１〜３ｎｍ程度である。従って、この広がりの２倍程度（２〜６ｎｍ）が半導体膜厚の下限となる。
【００２０】
ところで、チャネル領域１０４における不純物（ドナー）の荷電状態は、以降に説明するように、図１に示すＭＯＳトランジスタのしきい値を調べることで観察できる。
図１に示す半導体装置のしきい値の変化は、図３に示すものとなる。
なお、チャネル領域１０４に不純物（リン）が含まれていない場合を図３（ａ）に示し、チャネル領域１０４に不純物が含まれている場合を図３（ｂ）に示す。また、図３において、横軸（Ｖg1）は、ゲート電極１０７の電圧、縦軸（ＩＤ）はソース・ドレイン間を流れる電流である。また、ゲート電極１０８の電圧（Ｖg2）をパラメータとしている。また、図３に示す各曲線は、ドレイン電圧１０ｍＶのときの特性である。
【００２１】
図３（ａ）に示すように、ＭＯＳ特性が、ゲート電極１０８の電圧を正にすることにより、負側へシフトすることがわかる。このシフトは、チャネル領域１０４中の電子がゲート電極１０８に誘起された正電荷を感じたためである。逆に、ゲート電極１０８の電圧を負にすると負電荷が誘起され正側へとシフトする。ただし、シフト量は、ゲート電極１０８の電圧の極性や値には関係なく一定であることがわかる。
【００２２】
一方、チャネル領域１０４にリンが導入されている場合、図３（ｂ）に示すように、ゲート電極１０８の電圧の変化によりＭＯＳの特性がシフトする。しかしながら、この場合、シフト量は一定ではなく、ゲート電極１０８電圧の値により異なる。これは、ゲート電極１０８に誘起された電荷以外の電荷が発生または消滅していることを示している。
【００２３】
この結果を定量的に考察するために、しきい値（ＶTH）をゲート電極１０８電圧（Ｖg2）の関数としてプロットしたものを図４に示す。なお、図４では、ドレイン電圧を１０ｍＶとしたときに、ドレイン電流がｌｎＡとなるゲート電圧（Ｖg1）をしきい値（ＶTH）としている。
図４に白丸で示すように、チャネル領域１０４に不純物（リン）が含まれていない場合、シフト量が一定となり直線となる。一方、チャネル領域１０４がリンを含む場合、白四角で示すように、直線とはなっていない。
【００２４】
ところが、ゲート電極１０８の電圧がゼロボルト付近では、両者のしきい値がほぼ等しくなる。このことは、ゲート電極１０８の電圧がゼロボルト付近では、正電荷が存在しない、すなわち、不純物（リンドナー）が全て中性化していることを示している。
また、ゲート電極１０８の電圧を正負のどちらに変化させても、チャネル領域が不純物を含まない場合のしきい値に対して徐々に負側へのずれが生ずる。これは、ゲート電極１０８の電圧により、チャネル領域１０４のシリコン中に電界が生じ、この電界のために不純物（リン）がイオン化していることを示している。
【００２５】
チャネル領域にリンを含まない場合のしきい値からのシフト量（しきい値の理論値からのシフト量）から、チャネル領域１０４におけるイオン化されているリンドナーの濃度を算出することが可能である。また、チャネル領域１０４におけるポテンシャルプロファイルとチャネル波動関数の計算結果とを比較することにより、特定の位置の不純物（ドナー）のイオン化率を算定することも可能となる。
【００２６】
以上は、２３Ｋという低温測定の結果である。低温で行うことにより、熱雑音による影響を低減でき、測定結果の信頼性が上がる。どの程度の温度が好ましいかは、対象とするドナーのイオン化エネルギーに依存する。イオン化エネルギーが大きいドナーほど高温での結果の信頼性が向上する。信頼性のあるデータを得るためには、不純物のイオン化エネルギーをＥ、ボルツマン定数をｋとして、Ｅ／（１０ｋ）以下の温度で行う必要がある。イオン化エネルギーが、４５ｍｅＶであるリンの場合には、約５０Ｋ以下の温度が必要となる。
【００２７】
上述した観察の手法は、リン以外の浅い準位を有するドナーに対しても適用できることはいうまでもない。ここで、浅い準位を有するドナーとは、イオン化エネルギーが、０．２ｅＶ以下のドナーであり、半導体がシリコンである場合には、リチウム、アンチモン、リン、ヒ素、ビスマス、テルルである。
【００２８】
ところで、チャネルにドナーを有するｎチャネルＭＯＳトランジスタのしきい値が、低温において異常な振る舞いを起こすことが報告されている。この現象は、１９７０年代に発見され、低温下でフリーズアウトしたドナーが、基板バイアスにより再イオン化することが原因と判明している（非特許文献：F.H.Gaensslen and R.C.Jaeger, "TEMPERATURE DEPENDENT THRESHOLD BEHAVIOR OF DEPLETION MODE MOSFETst,CHARACTERIZATION AND SIMULATION"Solid-State Electron. 22,(1979) 423.）。低温で回路を動作させる、いわゆるクライオエレクトロニクスを念頭においた研究から発見されている。これは、異常な振る舞いのため、しきい値制御が難しく、現在のところ、ドナーを有するｎチャネルＭＯＳトランジスタの欠点ととらえられている現象である。
【００２９】
また、ＳＯＩ基板を用いた２つのゲート電極を有するＭＯＳトランジスタにおけるチャネル電子の波動関数の中心位置が、２つのゲート電極の電圧を変化させることにより変化する現象も報告されている（Seiji Horiguchi st al., "Analysis of Back-Gate Voltage Dependence of Threshold Voltage of Thin Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect Transistor and Its Application of Si Single-Electron Transistor"Jpn.J.Appl.Phys.43,(2004)2036.）。
【００３０】
上述した２つの現象について説明する。
はじめに、チャネル中にドナーを有するｎチャネルＭＯＳトランジスタの低温でのしきい値の振る舞いに関して説明する。
図５にドナーの電荷状態とフェルミレベルとの関係を示す。熱雑音のエネルギー（ｋＴ：ｋはボルツマン定数、Ｔは絶対温度）が、ドナーのイオン化エネルギーに比べ十分に小さい場合、すなわち、十分に低温の場合、フェルミレベルがドナーレベルよりも下にある時には、ドナーレベルは電子が空の状態にあり正に帯電している。逆に、フェルミレベルがドナーレベルよりも上にある時には、ドナーレベルには、電子が入り中性状態となる。
【００３１】
フェルミレベルとドナーレベルとの位置関係は、ゲート電圧により制御可能であり、ドナーの荷電状態もゲート電極の電圧を変化させることにより制御可能である。通常、シリコン中の浅い準位に関して上記のような現象が起こるのは、液体窒素温度以下である。
図６に、ドナーを含むｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのバンド図を示す。ドナーを含むチャネルに対して、ソース、ドレイン電極がｐ形である場合、ｐチャネルトランジスタとなり、キャリアは正孔となる。
【００３２】
図６（ａ）は、ｐチャネルＭＯＳトランジスタにおいて、しきい値付近の電圧（負電圧）をゲート電極に印加した場合を示している。図６（ａ）の場合、正孔チャネルが開くときは、フェルミレベルは価電子帯エッジ近傍にあるので、伝導帯エッジ近傍にレベルを持つドナーは、常に電子を放出した状態である。従って、ゲート電圧がしきい値付近で変化しても、チャネル中のドナーが荷電状態を変えることはない。従って、低温においてもしきい値の異常を示すことはない。
【００３３】
一方、ドナーを含むチャネルに対し、ソース・ドレインがｎ形である場合、図６（ｂ）に示すように、フェルミレベルが伝導帯の底付近にある時にＭＯＳのしきい値が現れる。従って、ｎチャネルＭＯＳの場合、チャネルにおけるドナーの荷電状態の変化がＭＯＳのしきい値に敏感に反映される。従って、例えば基板バイアスを変化させると、図６（ｃ）に示すように、チャネルにおける一部のドナーの荷電状態が変化し、異常なしきい値変化となって現れる。この異常なしきい値変化は、チャネルにおけるシリコンのポテンシャルプロファイルと、ＭＯＳトランジスタ（ソース・ドレイン間）を流れるチャネル電子の波動関数の位置とが、制御されていないためと推測される。
【００３４】
次に、ＳＯＩ層中のチャネル電子の波動関数変化に関する現象を説明する。
ＳＯＩは、絶縁体である二酸化シリコン（以下埋め込み酸化膜）上に単結晶シリコンの層（ＳＯＩ層）が形成されているシリコン基板である。従って、埋め込み酸化膜の下のシリコンからなる基板部を一方のゲート電極として利用することで、図１に示したような、上下にゲート電極を有するＳＯＩ−ＭＯＳ構造が得られる。２つのゲート電極は、ＳＯＩ層に対して等価に働くので、どちらをゲート電極として用いてもよく、両方同時に用いてもよい。この２つのゲート電極の電圧を変化させることにより、シリコン層中のチャネル電子の波動関数の位置を変化させることができる。
【００３５】
例えば、ＳＯＩ層の上にゲート絶縁膜を介して形成した上部ゲート電極に正の電圧を印加し、基板のシリコンから構成された下部ゲート電極に負の電圧を印加した場合、ＳＯＩ層のポテンシャルは、上部ゲート電極側が低くなる。このため、ＳＯＩ層におけるチャネル電子の波動関数は、上部ゲート電極側のゲート絶縁膜に当接した（押しつけられた）ような形となる。
【００３６】
一方、上部ゲート電極に負の電圧を印加し、下部ゲート電極に正の電圧を印加した場合、ＳＯＩ層のポテンシャルは、下部ゲート電極側が低くなる。このため、ＳＯＩ層におけるチャネル電子の波動関数は、下部電極側のゲート絶縁膜である埋め込み絶縁膜に当接した（押しつけられた）ような形となる。
【００３７】
これらの中間の電圧では、上部電極側の界面から下部電極側の界面へ、連続的に波動関数の位置が変化する。従って、２つのゲート電極の電圧が変化すると、チャネル電子のシリコン層中の深さ方向に波動関数の分布が連続的に変化することになる。
以上の結果は、２つの対向するゲート電極を有するＳＯＩ−ＭＯＳ構造を用いることにより、シリコンのポテンシャルプロファイルと波動関数の位置を制御する有効な手法であると見なすことができる。
【００３８】
従って、上述した２つの現象を組み合わせることで、チャネルにドナーを含むｎチャネルＭＯＳなどのように、ソース・ドレインと同一導電形の不純物をチャネルに含む電界効果型のトランジスタにおいて、チャネルを挾むように配置した２つのゲート電極により、チャネル中の電子（正孔）の荷電状態が制御可能となり、また、荷電状態を観測することが可能となる。
【００３９】
ところで、上述では、各層が積層方向において、チャネルの層を挾むように２つのゲート電極を配置したが、これに限るものではない。例えば、図７に示すように、基板７０１の平面方向に、ソース・ドレインと同一導電形の不純物が導入されているチャネル領域７０４を挾むように２つのゲート電極７０７，ゲート電極７０８を配置してもよい。
【００４０】
図７に示す半導体装置は、絶縁性の基板７０１の上に、ソース領域７０２及びドレイン領域７０３、ソース領域７０２とドレイン領域７０３に各々接して挾まれたチャネル領域７０４、チャネル領域７０４を挾むように配置されたゲート電極７０７及びゲート７０８を備える。ソース領域７０２，ドレイン領域７０３，チャネル領域７０４、ゲート電極７０７，ゲート７０８は、基板７０１の同一平面上に配置されている。
【００４１】
また、ゲート電極７０７及びゲート電極７０８は、ソース領域７０２及びドレイン領域７０３と異なる方向において、ゲート絶縁層７０５及びゲート絶縁層７０６を介してチャネル領域７０４を挾むように対向配置されている。
図１に示した半導体装置と同様に、チャネル領域７０４のポテンシャルプロファイルを制御するためには、２つのゲート電極７０７，ゲート電極７０８は、対向配置されている必要がある。なお、ゲート電極７０７，ゲート電極７０８とチャネル領域７０４との間は、空間であってもよい。
【００４２】
なお、上述では、ドナー不純物をソース・ドレイン及びチャネル領域に導入した場合について説明したが、これに限るものではなく、浅い準位を有するアクセプタ不純物を導入するようにしても同様である。浅い準位を有するアクセプタは、イオン化エネルギーが、０．２ｅＶ以下のアクセプタであり、半導体がシリコンである場合には、ボロン、アルミニウム、ガリウム、インジウムである。
【００４３】
また、シリコンのバンドギャップの中央付近にエネルギー準位を有するいわゆる深い準位を作る不純物の場合は、ソース、ドレインの極性はｐ形でもｎ形でも構わない。上記の、浅い準位を有するドナーとアクセプタ以外の元素は、深い準位と見なされる。
【００４４】
ところで、ソース・ドレインにｎ形の不純物が導入されている場合、チャネル領域にｐ形の不純物が導入されていても、例えば、２３Ｋと低温の状態とすることで、チャネル領域に導入されているｐ形の不純物は、中性状態となる。また、２つのゲート電極に、異なる極性の電圧を印加し、チャネル領域のｐ形不純物の一部がイオン化する。しかしながら、この場合、ｐ形の不純物が中性の状態では、ｎ形のソース・ドレインの間においては、キャリアが生成することがなく、電流が流れない。
【００４５】
これに対し、図１に示す半導体装置によれば、ソース・ドレインにｎ形の不純物が導入され、チャネル領域にもｎ形の不純物が導入されているので、チャネル領域に導入されているｎ形の不純物が中性状態であっても、チャネル領域においてはキャリアが生成され、電流を流すことができる。
【００４６】
言い換えると、図１に示す半導体装置の特徴は、２つのゲート電極に電位を印加せずにチャネル領域に電界が印加されない状態で中性状態となり得、２つのゲート電極に異なる極性の電位を印加することで一部がイオン化し、かつ、いずれの状態においてもチャネル領域にキャリアが生成する状態となる不純物が、チャネル領域に導入されていることにある。
【００４７】
例えば、シリコン中に導入したリンは、２３Ｋ以下とすることで、電界が印加されていなければ、中性状態となる。このように、半導体に導入された不純物は、所定温度より低い温度範囲とすることで、中性状態となり得る。また、リンを導入した場合、中性状態においても、ｎ形のソース・ドレイン間のチャネル領域においては、キャリアが生成した状態となり電流を流すことができる。また、ソース・ドレインの極性がｐ形の場合は、チャネル領域にアクセプター不純物が導入されていれば、上述と同様である。
【００４８】
従って、ソース・ドレインと同じ導電形の浅い準位の不純物がチャネル領域に導入されていればよいことになる。
また、前述した深い準位を作る不純物は、ソース・ドレインの極性がいずれの場合であっても、中性状態においてチャネル領域にキャリアが生成される状態となる。従って、チャネル領域に深い準位の不純物を導入する場合、ソース・ドレインと同じ導電形である必要はない。
【００４９】
以上に説明した本実施の形態の半導体装置によれば、チャネル中の不純物の荷電状態が制御可能であり、この状態を観察（読み出す）ことができるので、量子コンピュータ、スピントロニクス、微細ＭＯＳトランジスタ集積回路などの素子として、用いることが可能となる。
なお、半導体はシリコンに限るものではなく、他の半導体を用いるようにしてもよい。また、ジャンクションＦＥＴのように、ゲート絶縁膜は必ず必要なものではない。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態における半導体装置の構成例を示す模式的な断面図である。
【図２】図１に示す半導体装置の動作例を説明するためのバンド図である。
【図３】図１に示す半導体装置のしきい値の変化を示す特性図である。
【図４】図１に示す半導体装置のしきい値（ＶTH）をゲート電極１０８電圧（Ｖg2）の関数として示した特性図である。
【図５】ドナーの電荷状態とフェルミレベルとの関係を示すバンド図である。
【図６】ドナーを含むｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのバンド状態を示すバンド図である。
【図７】本発明の実施の形態における半導体装置の他の構成例を示す模式的な平面図（ａ）及び断面図（ｂ），（ｃ）である。
【符号の説明】
【００５１】
１０１…半導体層、１０２…ソース、１０３…ドレイン、１０４…チャネル領域、１０５，１０６…ゲート絶縁膜、１０７，１０８…ゲート電極。
【図１】
2006059897.tif 000003
【図２】
2006059897.tif 000004
【図３】
2006059897.tif 000005
【図４】
2006059897.tif 000006
【図５】
2006059897.tif 000007
【図６】
2006059897.tif 000008
【図７】
2006059897.tif 000009