(57)【要約】【課題】  集積回路メモリの電力消費は、オンチップポンプＶＣＣＰ電源からの電力供給需要を低下させることによって低減される。【解決手段】  メモリバンク内のサブアレイの予め活性化されたロウデコーダのみが、バンクプリチャージコマンドに応答してプリチャージされる。追加の回路はプリチャージクロック発生器回路に与えられる。追加の回路はアレイ選択信号がアサートされるときにセットされ、そのバンクのプリチャージ動作が発生するときにリセットされるラッチを含む。【選択図】        図６
2006236547.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブアレイを含む少なくとも１つのメモリバンクと、
少なくとも１つのメモリバンクのサブアレイに関連付けられる複数のロウデコーダ回路と、
サブアレイの中の予め活性化されたロウデコーダ回路のみをプリチャージするための手段とを含むメモリ。
【請求項２】
プリチャージするための手段は、少なくとも１つのメモリバンクによって受取られるアレイ選択信号がアサートされるときにセットされ、少なくとも１つのメモリバンクのためのプリチャージ動作が発生するときにリセットされるラッチを含む、請求項１に記載のメモリ。
【請求項３】
アレイ選択信号は各々のサブアレイに特有である、請求項２に記載のメモリ。
【請求項４】
プリチャージ動作は少なくとも１つのメモリバンクに特有である、請求項２に記載のメモリ。
【請求項５】
プリチャージするための手段は、
プリチャージコマンドを受取るための論理ゲートと、
論理ゲートに結合され、クロック信号を受取るための入力を有するトランスミッションゲート回路と、
論理ゲートに結合され、アレイ選択信号を受取るための入力を有するラッチ回路と、
トランスミッションゲート回路とラッチ回路とに結合され、プリチャージクロック信号を与えるためのレベルシフト回路とを含む、請求項１に記載のメモリ。
【請求項６】
論理ゲートは３入力ＮＡＮＤゲートを含む、請求項５に記載のメモリ。
【請求項７】
トランスミッションゲート回路は、
クロック信号を受取るための入力、レベルシフト回路に結合される出力、非反転スイッチング入力および反転スイッチング入力を有するトランスミッションゲートと、
非反転スイッチング入力と反転スイッチング入力との間に結合されるインバータと、
反転スイッチング入力に結合されるゲート、接地に結合されるソース、およびトランスミッションゲートの出力に結合されるドレインを有するＮチャネルトランジスタとを含む、請求項５に記載のメモリ。
【請求項８】
トランスミッションゲートは並列に結合されるＮチャネルトランジスタとＰチャネルトランジスタとを含む、請求項７に記載のメモリ。
【請求項９】
ラッチ回路は、
アレイ選択信号を受取るためのゲート、接地に結合されるソース、およびドレインを有するＮチャネルトランジスタと、
Ｎチャネルトランジスタのドレインに結合されるラッチとを含む、請求項５に記載のメモリ。
【請求項１０】
ラッチは２つの交差結合されるインバータを含む、請求項９に記載のメモリ。
【請求項１１】
レベルシフト回路は、
ゲート、接地に結合されるソース、およびラッチ回路に結合されるドレインを有するＮチャネルトランジスタと、
Ｎチャネルトランジスタのゲートに結合される入力、ポンプ高圧を受取るための電力ノード、およびプリチャージクロック信号を与えるための出力を有するインバータとを含む、請求項１０に記載のメモリ。
【請求項１２】
論理ゲートとラッチ回路との間に挟まれる遅延回路をさらに含む、請求項５に記載のメモリ。
【請求項１３】
遅延回路は３つの直列に結合されるインバータを含む、請求項１２に記載のメモリ。
【請求項１４】
論理ゲートとトランスミッションゲート回路との間に挟まれる遅延回路をさらに含む、請求項５に記載のメモリ。
【請求項１５】
遅延回路は３つの直列に結合されるインバータを含む、請求項１４に記載のメモリ。
【請求項１６】
複数のサブアレイを含む少なくとも１つのメモリバンクと、
少なくとも１つのメモリバンクのサブアレイに関連付けられる複数のロウデコーダ回路と、
サブアレイの中の予め活性化されたロウデコーダ回路のみをプリチャージするためのプリチャージクロック発生器回路とを含む、メモリ。
【請求項１７】
プリチャージクロック発生器はさらに、プリチャージ信号、アレイ選択信号およびクロック信号を受取るための入力ならびにプリチャージクロック信号を与えるための出力を含む、請求項１６に記載のメモリ。
【請求項１８】
プリチャージクロック発生器回路は、少なくとも１つのメモリバンクによって受取られるアレイ選択信号がアサートされるときにセットされ、少なくとも１つのメモリバンクのプリチャージ動作が発生するときにリセットされるラッチを含む、請求項１６に記載のメモリ。
【請求項１９】
プリチャージクロック発生器回路はポンプ高圧を受取るための電力ノードを含む、請求項１６に記載のメモリ。
【請求項２０】
複数のサブアレイを含む少なくとも１つのメモリバンク、および少なくとも１つのメモリバンクのサブアレイに関連付けられる複数のロウデコーダ回路を有するメモリを動作させるための方法であって、サブアレイの中の予め活性化されたロウデコーダ回路のみをプリチャージすることを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
この発明は一般に集積回路メモリ（「ＤＲＡＭ」）の分野に関する。より具体的には、この発明は、オンチップポンプ高圧電源からの電力を保存する集積回路内のロウデコーダをリフレッシュする方法に関する。
【背景技術】
【０００２】
典型的なＤＲＡＭ１０の非常に単純化されたブロック図が、図１に示されている。１つのメモリバンク１４は複数の個々のメモリサブアレイ１６を含む。ロウデコーダ１２およびプリチャージ回路などの他のロウ経路回路は、サブアレイ１６の中に見出されるメモリセルのワード線に結合されている。コラムデコーダ１８は、サブアレイ１６の中に見出されるメモリセルのビット線に結合されている。ロウデコーダブロック１２は、図示されていない多くの他の信号の中で、ＰＲＥプリチャージコマンド信号とクロック信号とアレイ選択信号とを受信する。
【０００３】
典型的なＤＲＡＭ１０において、高圧プリチャージクロックはロウデコーダおよび他のロウ経路回路をプリチャージするために使用される。これらのロウ経路回路は高圧ポンプ電源（「ＶＣＣＰ」）からの電流を消耗させる。この電流はかなりの量になり得る。そして、高圧電源はオンチップ電圧ポンプによって供給されるので、外部低圧電源から必要とされる電流は大量の内部高圧電流であり、それは典型的に２５％から３３％の範囲内にある電圧ポンプの効率性のためである。
【０００４】
プリチャージコマンドが開始されると、プリチャージされるべきバンクのアドレスは、この１つのバンク内にあるすべてのサブアレイのロウ回路をプリチャージするために必要とされる内部高圧プリチャージクロックのみを活性化するために使用される。典型的には、１つのメモリバンク１４は、２個から１６個またはそれより多いサブアレイを含んでもよい。バンクプリチャージ機能は、すべてのバンクを同時にプリチャージすることと比較して、高圧電源からの電流を低減させる。
【０００５】
先行技術であるプリチャージされたロウデコーダ２０の例が図２に示されている。ロウデコーダ２０のゲートおよびトランジスタはすべて、直接的または間接的にポンプＶＣＣＰ高圧電源に結合されていることに注意されたい。入力セクションはプリチャージクロック信号ＰＯＢを受けるためのＰチャネルトランジスタＭ１、ＶＣＣに結合されるＮチャネルトランジスタＭ２、「Ｒ５４３」コントロール信号を受けるためのＮチャネルトランジスタＭ３、およびアレイ選択信号（「ＡＳＥＬ」）を受けるためのＮチャネルトランジスタＭ４を含む。入力セクションは交差結合されたインバータＩＮＶ１およびＩＮＶ２を含むラッチに結合されている。ラッチは次いで、直列に結合されたインバータＩＮＶ３とレベルシフトインバータとを介して、ワード線出力に結合される。
【０００６】
図３に示されているタイミング波形に見ることができるように、信号ＰＯＢはロウデコーダ２０をプリチャージする（リセットする）ために、ローになる。たとえば、各々のサブアレイについて３３個のロウデコーダがあり、各々のバンクの中に８個のサブアレイがあると仮定されたい。したがって、バンクプリチャージコマンドがＤＲＡＭマクロに与えられると、１つのバンク全体（８×３３＝２６４個のロウデコーダ）のＰＯＢプリチャージクロック信号はローの状態に切換えられ、その後ハイの状態（ＶＣＣＰ電源レベル）に
戻されなければならない。ＰＯＢ信号は２６４個のＰＭＯＳトランジスタ（ロウデコーダ２０のトランジスタＭ１）に接続されているので、ＰＯＢ信号線に大きなキャパシタンスが存在し、結果としてＰＯＢがハイの状態に遷移するときにＶＣＣＰ高圧電源からの電流量が多くなる。
【０００７】
先行技術であるＰＯＢプリチャージクロック発生器４０が図４に示されている。入力ＮＡＮＤゲートはＰＲＥプリチャージコントロール信号を受ける。ＰチャネルトランジスタＭ３とＮチャネルトランジスタＭ４とを含むトランスミッションゲート回路は、入力ＮＡＮＤゲートの出力に結合される。ＮチャネルトランジスタＭ５は、トランスミッションゲートの反転スイッチング入力とトランスミッションゲートの出力との間に結合される。インバータＩＮＶ６はトランスミッションゲートの非反転スイッチング入力と反転スイッチング入力との間に結合される。直列に結合されたインバータを含む遅延回路は、ＣＬＫ入力とＮＡＮＤゲートへの第２の入力との間に結合される。出力レベルシフタはＶＣＣＰ電源から電力を受取り、出力ＰＯＢプリチャージクロック信号を与える。
【０００８】
図５のタイミング図を参照し、クロック信号ＣＬＫがハイになったときにプリチャージ信号ＰＲＥがハイであれば、出力プリチャージクロック信号ＰＯＢはローになる。ＰＲＥプリチャージ信号は内部バンクプリチャージコマンド信号である。各々のバンクに対して１つのＰＲＥ信号が存在する。したがって、たとえば、特定の設計に合計４つのメモリバンクが存在すれば、４つのＰＲＥ信号が必要である。ＣＬＫがハイになった後、ノードＮ４は直列に結合されたインバータＩＮＶ７、ＩＮＶ８、ＩＮＶ９およびＮＡＮＤ１を介して、遅れてハイになる。これにより、ノードＮ６はローになり、出力ＰＯＢはハイになる。前に述べられているように、ＰＯＢプリチャージクロック信号は先行技術のメモリアーキテクチャ１０のバンク内にあるロウデコーダのすべてに接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、所望されるものは、前に記載された回路の利点を保持するが、バンク内にあるすべてのサブアレイの代わりにサブアレイの中の予め活性化されたロウ回路のみをプリチャージするであろう回路および動作方法である。これは、１つのバンクの中にあるサブアレイ数の割合で、内部高圧電源からの電流を低減する。集積回路の大きさおよびコストを制限するために、プリチャージ電流の低減は、どのサブアレイをプリチャージすべきかを判断するために追加のアドレス入力を使用することなく、理想的に達成される。
【課題を解決するための手段】
【００１０】
発明の概要
この発明の実施例によると、集積回路メモリの電力消費は、サブアレイの中の予め活性化されたロウデコーダのみがバンクプリチャージコマンドに応答してプリチャージされる場合、オンチップポンプＶＣＣＰ電源から低減される。追加の回路がプリチャージクロック発生器回路に与えられる。この追加の回路は一部に、アレイ選択信号がハイのときにセットされ、そのバンクのプリチャージ動作が発生するときにリセットされるラッチを含む。
【００１１】
この発明の前述のおよび他の特徴および目的ならびにそれらを達成する態様は、添付の図面とともに取入れられている好ましい実施例の以下の記載を参照することによって、より明らかになり、この発明自体は最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１２】
詳細な説明
ここで、図６を参照して、この発明の実施例に従って、サブアレイの中の予め活性化さ
れたロウデコーダ回路のみをプリチャージするためのプリチャージクロック発生器６０の概略図が示されている。プリチャージクロック発生器６０は一部に、メモリバンクによって受信されたアレイ選択ＡＳＥＬ信号がアサートされるときにセットされ、メモリバンクのプリチャージ動作が発生するときにリセットされるラッチＩＮＶ１、ＩＮＶ２を含む。アレイ選択信号ＡＳＥＬは各々のサブアレイに特有であり、ＰＲＥプリチャージ信号はメモリバンク全体に特有である。
【００１３】
プリチャージクロック発生器６０は、ＰＲＥプリチャージコマンドを受けるための論理ゲートＮＡＮＤ１およびＮＡＮＤ１論理ゲートに結合されるトランスミッションゲート回路Ｍ３、Ｍ４、Ｍ５、ＩＮＶ６を含み、トランスミッションゲート回路はＣＬＫクロック信号を受けるための入力を有する。ラッチ回路ＩＮＶ１、ＩＮＶ２、Ｍ１はＮＡＮＤ１論理ゲートに結合される。ラッチ回路はＡＳＥＬアレイ選択信号を受けるための入力を有する。レベルシフタインバータおよびトランジスタＭ２を含むレベルシフト回路は、ＰＯＢプリチャージクロック信号を提供するため、トランスミッションゲート回路およびラッチ回路に結合されている。
【００１４】
論理ゲートＮＡＮＤ１は３入力ＮＡＮＤゲートであり、その中では第１の入力がノードＮ３に結合され、第２の入力がＰＲＥプリチャージ信号を受け、第３の入力がノードＮ５に結合される。論理ゲートＮＡＮＤ１の出力はノードＮ４に結合される。
【００１５】
トランスミッションゲート回路は、ＣＬＫクロック信号を受けるための入力、ノードＮ５でレベルシフト回路に結合される出力、ＮチャネルトランジスタＭ３のゲートにある非反転スイッチング入力、およびＰチャネルトランジスタＭ４のゲートにある反転スイッチング入力を有するトランスミッションゲートＭ３、Ｍ４を含む。インバータＩＮＶ６は、非反転スイッチング入力と反転スイッチング入力との間に結合される。ＮチャネルトランジスタＭ５は、反転スイッチング入力に結合されるゲート、接地に結合されるソース、およびノードＮ５でトランスミッションゲートの出力に結合されるドレインを有する。
【００１６】
なおも図６を参照し、プリチャージクロック発生器６０はさらに、ＡＳＥＬアレイ選択信号を受けるためのゲート、接地に結合されるソース、およびドレインを有するＮチャネルトランジスタＭ１を有するラッチ回路を含む。交差結合されたインバータＩＮＶ１とＩＮＶ２とを含むラッチは、ＮチャネルトランジスタＭ１のドレインとノードＮ２にあるトランジスタＭ２のドレインとの間に結合される。
【００１７】
レベルシフト回路は、ゲート、接地に結合されるソース、およびノードＮ２でラッチ回路に結合されるドレインを有するＮチャネルトランジスタＭ２を含む。レベルシフタインバータは、ＮチャネルトランジスタＭ２のゲートに結合される入力、ポンプ高圧ＶＣＣＰを受取るための電力ノード、およびＰＯＢプリチャージクロック信号を与えるための出力を有する。
【００１８】
プリチャージクロック発生器６０はさらに、ノードＮ３にある論理ゲートとノードＮ１にあるラッチ回路との間に挟まれる遅延回路を含む。遅延回路は、３つの直列に結合されたインバータＩＮＶ３、ＩＮＶ４およびＩＮＶ５を含む。
【００１９】
プリチャージクロック発生器６０はさらに、ノードＮ５にある論理ゲートとＣＬＫ入力にあるトランスミッションゲート回路との間に挟まれる遅延回路を含む。遅延回路は、３つの直列に結合されたインバータＩＮＶ７、ＩＮＶ８およびＩＮＶ９を含む。
【００２０】
動作時において、複数のサブアレイを含む少なくとも１つのメモリバンク、および少なくとも１つのメモリバンクのサブアレイに関連付けられる複数のロウデコーダ回路を有す
るメモリを動作させるための方法が示される。その方法は一部に、サブアレイの中の予め活性化されたロウデコーダ回路のみをプリチャージすることを含む。
【００２１】
ここで、図７のタイミング図を参照して、図６のプリチャージクロック発生器６０に関連付けられるＣＬＫ、ＡＳＥＬ、ＰＲＥおよびＰＯＢ信号が示される。特定のサブアレイに対するＡＳＥＬアレイ選択コマンドが発生した場合、ノードＮ３はハイにセットされ、プリチャージクロック発生器６０は図４に示されるプリチャージクロック発生器４０と実質的に同様に動作する。しかしながら、前回のバンクプリチャージコマンド以降、特定のサブアレイに対するＡＳＥＬアレイ選択コマンドが発生していなかった場合、たとえＣＬＫがハイになったときにＰＲＥがハイであったとしても、出力信号ＰＯＢはローのパルスを示さない（つまりプリチャージがない）。
【００２２】
先に論じられているように、アレイ選択信号（ＡＳＥＬ）は各々のサブアレイに特有であり、ＰＲＥ信号は各々のバンク（複数のサブアレイから構成される）に特有である。バンクプリチャージコマンドＰＲＥがＤＲＡＭマクロに与えられると、所与のサブアレイに対するＰＯＢ信号は、そのサブアレイがハイになったＡＳＥＬ信号により予め活性化されていた場合にのみローになる。
【００２３】
特定のメモリアーキテクチャおよび動作方法とともにこの発明の原理が上記に記載されてきたが、前述の記載は例によってのみ行なわれており、この発明の範囲を限定するものとして行なわれているのではないということは、明らかに理解されるべきである。特に、前述の開示の教示は関連技術の当業者に対して他の修正を示唆するであろうということが認識される。このような修正は、それ自体で既に公知である他の特徴、およびここに既に記載された特徴の代わりにまたは加えて使用されてもよい他の特徴を含んでもよい。特許請求の範囲はこの出願の中で特徴の特定の組合せに対して立てられたが、ここでの開示の範囲はまた、明示的であれ暗黙的であれ開示される任意の新規な特徴もしくは特徴の任意の新規な組合せ、または関連技術の当業者に明らかであろうその任意の一般化もしくは修正を含むことが理解されるべきである。これは、それらが任意の請求項内で現在請求されているのと同じ発明に関連しているかどうか、およびこの発明によって直面するのと同じ任意のまたはすべての技術的問題を軽減するかどうかにかかわらない。出願人はこの結果、この出願を継続する間、またはそこから発生する任意のさらなる出願を継続する間、このような特徴および／またはこのような特徴の組合せに対して新しい特許請求の範囲を立てる権利を保有する。
【図面の簡単な説明】
【００２４】
【図１】関連付けられるメモリサブアレイを有する１つのメモリバンク、ロウデコーダ、コラムデコーダおよび入出力回路を含む、先行技術のＤＲＡＭメモリアーキテクチャの単純化されたブロック図である。
【図２】オンチップポンプＶＣＣＰ電源から電力を受取る先行技術のロウデコーダの概略図である。
【図３】図２のロウデコーダに関連付けられる信号のタイミング図である。
【図４】先行技術のプリチャージクロック発生器回路の概略図である。
【図５】図４のプリチャージクロック発生器に関連付けられる信号のタイミング図である。
【図６】この発明の実施例に従うプリチャージクロック発生器回路の概略図である。
【図７】図６のプリチャージクロック発生器回路に関連付けられる信号のタイミング図である。
【符号の説明】
【００２５】
１４  メモリバンク
１６  サブアレイ
１２  ロウデコーダ回路
６０  プリチャージ手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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