(57)【要約】【課題】  半導体装置におけるノイズを低減して特性の向上を図る。【解決手段】  第１電源配線と、前記第１電源配線から独立した第２電源配線１ｈと、前記第１電源配線と電気的に接続された第１回路と、前記第２電源配線１ｈと電気的に接続された第２回路と、前記第１電源配線および第２電源配線１ｈの両者から独立した第３電源配線１ｊと、前記第３電源配線１ｊと電気的に接続された第３回路と、複数のパッド１ｃとを備えた半導体チップを有しており、電源がチップ内部で複数に分離されている際に、分離された電源用の表面端子同士をチップ上で金線２でループ状に配置して接続することにより、ループ状の金線２がコイルとなってそのインダクタンス効果によりノイズを低減できる。【選択図】  図７
2006128331.tif 000002
【特許請求の範囲】
【請求項１】
第１電源配線と、前記第１電源配線から独立した第２電源配線と、前記第１電源配線と電気的に接続された第１回路と、前記第２電源配線と電気的に接続された第２回路と、複数の表面端子とを有しており、前記複数の表面端子には、前記第１電源配線と接続する第１電源用端子、前記第２電源配線と接続する第２電源用端子、および複数の信号用端子が含まれている半導体チップと、
前記半導体チップの周囲に配置されており、前記第１電源配線と接続する第１電源用リード、前記第２電源配線と接続する第２電源用リード、および複数の信号用リードを含む複数のリードと、
前記第１電源用端子と前記第１電源用リードとを接続する第１電源用ワイヤ、前記第２電源用端子と前記第２電源用リードとを接続する第２電源用ワイヤ、前記信号用端子と前記信号用リードとを接続する信号用ワイヤを含む複数の金線とを有し、
前記複数の金線は、前記半導体チップ上で前記第１電源用端子同士または前記第２電源用端子同士のうちの少なくともいずれか一方を接続するチップ上ワイヤを有していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記チップ上ワイヤが複数配置されており、前記複数のチップ上ワイヤが、前記半導体チップのいずれかの辺に対応して配置された前記第１電源用端子同士または前記第２電源用端子同士のうちの少なくともいずれか一方をループ状を成すように配置されて接続していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記チップ上ワイヤが複数配置されており、前記それぞれのチップ上ワイヤの一端は、同一の前記第１電源用端子または同一の前記第２電源用端子のうちの少なくともいずれか一方に接続され、さらに前記それぞれのチップ上ワイヤの他端は、前記半導体チップの他の辺に対応して配置された前記第１電源用端子または前記第２電源用端子のうちの少なくともいずれか一方と別々に接続して前記複数のチップ上ワイヤが放射状に配置されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記チップ上ワイヤが複数配置されており、前記複数のチップ上ワイヤのうちの少なくとも２本が、前記半導体チップの異なった対向する２辺に対応して配置されたいずれかの前記第１電源用端子同士および前記第２電源用端子同士を接続しており、さらに前記２本のチップ上ワイヤが交差していることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第１電源用端子または前記第２電源用端子のうちの少なくともいずれか一方が長方形に形成されており、前記長方形の端子に前記複数の金線が接続されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記複数の金線のうちのいずれかの一端は、金バンプを介して前記表面端子に接続していることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記第１電源配線と前記第２電源配線とが前記半導体チップ内の同一の配線層に形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記第１回路はアナログ回路であり、さらに前記第２回路はディジタル回路であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記半導体チップは、前記第１電源配線および前記第２電源配線の両者から独立した第３電源配線と、前記第３電源配線と電気的に接続された第３回路とを有していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記第１回路はアナログ回路であり、前記第２回路はディジタル回路であり、さらに前記第３回路は前記第２回路より電流値が高い大電流回路であることを特徴とする半導体装置。
【請求項１１】
第１電源配線と、前記第１電源配線から独立した第２電源配線と、前記第１電源配線と電気的に接続された第１回路と、前記第２電源配線と電気的に接続された第２回路と、前記第１回路および前記第２回路を有する内部回路を平面的に囲むように配置された複数のＩ／Ｏセルを含むインタフェース回路と、複数の表面端子とを有しており、前記複数の表面端子には、前記第１電源配線と接続する第１電源用端子、前記第２電源配線と接続する第２電源用端子、および複数の信号用端子が含まれている半導体チップと、
前記半導体チップの周囲に配置されており、前記第１電源配線と接続する第１電源用リード、前記第２電源配線と接続する第２電源用リード、および複数の信号用リードを含む複数のリードと、
前記第１電源用端子と前記第１電源用リードとを接続する第１電源用ワイヤ、前記第２電源用端子と前記第２電源用リードとを接続する第２電源用ワイヤ、前記信号用端子と前記信号用リードとを接続する信号用ワイヤを含む複数の金線と、
前記半導体チップ、前記複数のリードおよび前記複数の金線を封止する封止体とを有し、
前記複数の金線は、前記半導体チップ上で前記第１電源用端子同士または前記第２電源用端子同士のうちの少なくともいずれか一方を接続するチップ上ワイヤを有していることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、前記チップ上ワイヤが複数配置されており、前記複数のチップ上ワイヤが、前記半導体チップのいずれかの辺に対応して配置された前記第１電源用端子同士または前記第２電源用端子同士のうちの少なくともいずれか一方をループ状を成すように配置されて接続していることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、前記第１電源配線と前記第２電源配線とが前記半導体チップ内の同一の配線層に形成されていることを特徴とする半導体装置。
【請求項１４】
第１回路と、
前記第１回路とは動作が異なる第２回路と、
前記第１回路と電気的に接続された第１電源配線と、
前記第２回路と電気的に接続され、かつ、前記第１電源配線から独立した第２電源配線と、
前記第１電源配線を介して前記第１回路と電気的に接続される複数の第１電源用端子と、
前記第２電源配線を介して前記第２回路と電気的に接続される複数の第２電源用端子と、
を有する半導体チップと、
主面と、
前記主面に対向する裏面と、
前記主面上に形成され、かつ前記半導体チップの周囲に配置される複数のリードを有する配線基板と、
前記複数の第１および前記複数の第２電源用端子と前記複数のリードをそれぞれ電気的に接続する複数の第１ワイヤと、
前記半導体チップ上に形成され、かつ、前記複数の第２電源用端子同士を電気的に接続する複数の第２ワイヤを有していることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、さらに前記半導体チップは前記第１および前記第２回路とは動作が異なる第３回路と、前記第３回路と電気的に接続され、かつ、前記第１および前記第２電源配線から独立した第３電源配線と、前記第３電源配線を介して前記第３回路と電気的に接続される複数の第３電源端子とを有していることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、前記第１回路はアナログ回路であり、さらに前記第２回路はディジタル回路であることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、前記複数の第１ワイヤおよび前記複数の第２ワイヤは金線であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の特性向上に適用して有効な技術に関する。
【背景技術】
【０００２】
従来の半導体装置は、矩形形状の半導体基板と、この半導体基板の４箇所の角部近傍に形成された複数のパッドと、角部以外の各辺に沿った周辺領域に形成された複数のパッドと、隣接するパッド間を接続するボンディングワイヤとを含んで構成されている（例えば、特許文献１参照）。
【０００３】
さらに、従来の半導体装置は、ダイパッドの周囲に複数のリード線が配置されている。また、複数のリード線がワイヤを介して直列に接続され、複数のリード線とワイヤによりダイパッドの周囲にコイル状回路が形成されている（例えば、特許文献２参照）。
【特許文献１】特開２００３−３７１７６号公報（図１）
【特許文献２】特開２００４−１３３７９９号公報（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
自動車に搭載されるＬＡＮ（Local Area Network） 用のマイコンチップなどでは、Ａ／ＤコンバータやＤ／Ａコンバータなどのアナログ信号系と、ＣＰＵ（Central Processing Unit）やＰＬＬ（Phase Locked Loop）などのディジタル信号系とが混在しており、さらに、ＰＷＭ（Pulse Width Modulator）などの大電流回路を有しているものもあるため、Ｉ／Ｏ部においてアナログ電源とディジタル電源と大電流回路用電源は共通にすることが好ましくない。これは、アナログ電源は、ディジタル回路から発生するノイズの影響を受け易く、特性に大きな影響が出るため、他の電源と独立して分離させた方が好ましい。また、大電流回路用電源は電源の種類が異なるためである。
【０００５】
しかし、半導体チップ内のアルミ配線において電源が分離されていると、そのアルミ配線に末端の部分が存在することになり、夫々の電源配線の末端の部分における抵抗値が高くなり、その箇所のバッファが最も弱くなって静電破壊（Electro Static Discharge）が発生することが問題となる。この静電破壊によりセル内に形成されたトランジスタにおけるゲート絶縁膜が損傷し、リークやショート不良を引き起こす。さらに、電源配線は夫々分離して配置されるため、ループ状を成さない単線として配置される。このような半導体チップでは、分離する電源の本数を確保しつつ、かつノイズ（Electro Magnetic Interference）を低減することは困難である。
【０００６】
なお、前記特許文献１および２には、チップ内部で電源が複数に分離されている内容については全く記載されていない。
【０００７】
本発明の目的は、ノイズを低減して特性の向上を図ることができる半導体装置を提供することにある。
【０００８】
また、本発明の他の目的は、静電破壊耐圧の向上を図ることができる半導体装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
すなわち、本発明は、第１電源配線と、前記第１電源配線から独立した第２電源配線と、前記第１電源配線と電気的に接続された第１回路と、前記第２電源配線と電気的に接続された第２回路と、複数の表面端子とを有しており、前記複数の表面端子には、前記第１電源配線と接続する第１電源用端子、前記第２電源配線と接続する第２電源用端子、および複数の信号用端子が含まれている半導体チップと、前記半導体チップの周囲に配置されており、前記第１電源配線と接続する第１電源用リード、前記第２電源配線と接続する第２電源用リード、および複数の信号用リードを含む複数のリードと、前記第１電源用端子と前記第１電源用リードとを接続する第１電源用ワイヤ、前記第２電源用端子と前記第２電源用リードとを接続する第２電源用ワイヤ、前記信号用端子と前記信号用リードとを接続する信号用ワイヤを含む複数の金線とを有し、前記複数の金線は、前記半導体チップ上で前記第１電源用端子同士または前記第２電源用端子同士のうちの少なくともいずれか一方を接続するチップ上ワイヤを有しているものである。
【００１２】
また、本発明は、第１電源配線と、前記第１電源配線から独立した第２電源配線と、前記第１電源配線と電気的に接続された第１回路と、前記第２電源配線と電気的に接続された第２回路と、前記第１回路および前記第２回路を有する内部回路を平面的に囲むように配置された複数のＩ／Ｏセルを含むインタフェース回路と、複数の表面端子とを有しており、前記複数の表面端子には、前記第１電源配線と接続する第１電源用端子、前記第２電源配線と接続する第２電源用端子、および複数の信号用端子が含まれている半導体チップと、前記半導体チップの周囲に配置されており、前記第１電源配線と接続する第１電源用リード、前記第２電源配線と接続する第２電源用リード、および複数の信号用リードを含む複数のリードと、前記第１電源用端子と前記第１電源用リードとを接続する第１電源用ワイヤ、前記第２電源用端子と前記第２電源用リードとを接続する第２電源用ワイヤ、前記信号用端子と前記信号用リードとを接続する信号用ワイヤを含む複数の金線と、前記半導体チップ、前記複数のリードおよび前記複数の金線を封止する封止体とを有し、前記複数の金線は、前記半導体チップ上で前記第１電源用端子同士または前記第２電源用端子同士のうちの少なくともいずれか一方を接続するチップ上ワイヤを有しているものである。
【００１３】
また、本発明は、第１回路と、前記第１回路とは動作が異なる第２回路と、前記第１回路と電気的に接続された第１電源配線と、前記第２回路と電気的に接続され、かつ、前記第１電源配線から独立した第２電源配線と、前記第１電源配線を介して前記第１回路と電気的に接続される複数の第１電源用端子と、前記第２電源配線を介して前記第２回路と電気的に接続される複数の第２電源用端子とを有する半導体チップと、主面と、前記主面に対向する裏面と、前記主面上に形成され、かつ前記半導体チップの周囲に配置される複数のリードを有する配線基板と、前記複数の第１および前記複数の第２電源用端子と前記複数のリードをそれぞれ電気的に接続する複数の第１ワイヤと、前記半導体チップ上に形成され、かつ、前記複数の第２電源用端子同士を電気的に接続する複数の第２ワイヤを有しているものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１５】
電源がチップ内部で複数に分離されている際に、分離された電源用の表面端子同士をチップ上において金線でループ状に配置して接続することにより、ループ状の金線がコイルとなってそのインダクタンス効果によりノイズを低減することができる。その結果、半導体装置の電気的特性の向上を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１８】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した断面の構造を示す断面図、図３は図１のＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図４は図１のＣ−Ｃ線に沿って切断した断面の構造を示す断面図、図５は図１のＤ−Ｄ線に沿って切断した断面の構造を示す断面図、図６は本発明の実施の形態の半導体装置に組み込まれた半導体チップの内部の回路ブロックの構成の一例を示す平面図、図７は図６に示す半導体チップにおける内部ボンディング用パッドに接続する内部配線の構造の一例を示す断面図、図８は図１に示す半導体装置に対する比較例の半導体装置における静電破壊のメカニズムの一例を示す模式構成図、図９は図８に示す静電破壊の破壊箇所の一例を示す回路図、図１０は図８に示す静電破壊の破壊箇所の他の例を示す回路図、図１１は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１２は図１１のＡ−Ａ線に沿って切断した断面の構造を示す断面図、図１３は図１１のＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図１４は図１１のＣ−Ｃ線に沿って切断した断面の構造を示す断面図、図１５は図１１のＤ−Ｄ線に沿って切断した断面の構造を示す断面図、図１６は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図１７は図１６のＡ−Ａ線に沿って切断した断面の構造を示す断面図、図１８は図１６のＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図１９は図１６のＣ−Ｃ線に沿って切断した断面の構造を示す断面図、図２０は図１６のＤ−Ｄ線に沿って切断した断面の構造を示す断面図、図２１は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図２２は図２１のＡ−Ａ線に沿って切断した断面の構造を示す断面図、図２３は図２１のＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図２４は図２１のＣ−Ｃ線に沿って切断した断面の構造を示す断面図、図２５は図２１のＤ−Ｄ線に沿って切断した断面の構造を示す断面図、図２６は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図２７は図２６のＡ−Ａ線に沿って切断した断面の構造を示す断面図、図２８は図２６のＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図２９は図２６のＣ−Ｃ線に沿って切断した断面の構造を示す断面図、図３０は図２６のＤ−Ｄ線に沿って切断した断面の構造を示す断面図、図３１は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図３２は図３１のＡ−Ａ線に沿って切断した断面の構造を示す断面図、図３３は図３１のＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図３４は図３１のＣ−Ｃ線に沿って切断した断面の構造を示す断面図、図３５は図３１のＤ−Ｄ線に沿って切断した断面の構造を示す断面図、図３６は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図３７は図３６のＡ−Ａ線に沿って切断した断面の構造を示す断面図、図３８は図３６のＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図３９は図３６のＣ−Ｃ線に沿って切断した断面の構造を示す断面図、図４０は図３６のＤ−Ｄ線に沿って切断した断面の構造を示す断面図、図４１は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図、図４２は本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す部分平面図、図４３は本発明の実施の形態の半導体装置が搭載されるユニットの構成の一例を示すブロック構成図である。
【００２１】
図１に示す本実施の形態の半導体装置は、図２に示すように配線基板であるパッケージ基板５の主面５ａ上に半導体チップ１が搭載され、さらにパッケージ基板５の裏面５ｂに複数の外部端子であるボール電極７が整列して設けられたＢＧＡ（Ball Grid Array)型のＣＳＰ（ChipScale Package） ４である。
【００２２】
また、本実施の形態のＣＳＰ４の内部に組み込まれた半導体チップ１は、例えば、自動車に搭載されるＬＡＮ用のマイコンチップなどであり、ＣＰＵ（Central Processing Unit）１ｇを核として各種システム構成に必要な機能（モジュール）を内蔵し、Ｉ／Ｏセル１ｑを介して入力／出力信号を使用してシステムを機能させている。図６に示すようにそれぞれ分離された複数の電源をＩ／Ｏセル１ｑに有するものであり、ここでは、その一例として、それぞれ分離されたアナログ信号系の電源（第1電源系）と、ディジタル信号系の電源（第2電源系）と、大電流回路系の電源（第3電源系）の３種類の電源を有している場合を説明する。
【００２３】
このような半導体チップ１（マイコンチップ）の場合、アナログ信号をディジタル信号に変換する回路（Ａ／Ｄコンバータ）１ｅやディジタル信号をアナログ信号に変換する回路（Ｄ／Ａコンバータ）１ｄなどのアナログ信号系回路と、各装置の制御やデータ信号の変換・処理を行うＣＰＵ１ｇや入力信号や基準周波数と、出力信号との周波数を一致させるＰＬＬ(Phase Locked Loop)１ｋなどのディジタル信号系回路と、さらにパルス幅を変調させて大電流を供給するＰＷＭ（Pulse Width Modulation）１ｉなどの回路を有している。ディジタル信号系回路では、入力信号と出力信号との位相差を検出し、ＶＣＯ（電圧によって周波数を変化させる発信器）や回路のループを制御することで、正確に同期した周波数の信号を発信している。前記ＶＣＯは高電圧を掛けることで入力信号と出力信号の位相差を制御するため、ＶＣＯが大きなノイズの発生源である。Ｉ／Ｏセル１ｑにおいて、アナログ電源は、ディジタル回路から発生するノイズの影響を受け易く、その特性に大きな影響が出るため、アナログ電源とディジタル電源は共通にすることが好ましくない。また、大電流回路用電源は電源の種類が異なるために各電源と分離している。
【００２４】
本実施の形態は、複数の電源を有する半導体チップ１が組み込まれたＣＳＰ４において、それぞれ種類の異なる電源を分離して配置し、分離された電源において、同種の電源用のパッド１ｃ同士をチップ上でワイヤ接続することにより、静電破壊耐圧（ＥＳＤ（Electro Static Discharge) 耐圧）の向上を図るとともに、ノイズを低減してＣＳＰ４の電気的特性の向上を図るものである。
【００２５】
本実施の形態のＣＳＰ４の詳細構造について説明すると、その厚さと交差する平面形状は四角形であり、図６に示すような第１電源配線１ｆと、第１電源配線１ｆから独立した第２電源配線１ｈと、第１電源配線１ｆと電気的に接続された第１回路であるＡ／Ｄコンバータ１ｅやＤ／Ａコンバータ１ｄと、第２電源配線１ｈと電気的に接続された第２回路であるＣＰＵ１ｇと、図１に示すように主面１ａの周縁部に形成され、かつアルミニウムなどからなる複数の表面端子であるパッド１ｃとを有しており、かつ前記複数のパッド１ｃには、図６に示すような第１電源配線１ｆと接続する第１電源用端子１ｓ、第２電源配線１ｈと接続する第２電源用端子１ｔ、および複数の信号用端子１ｖが含まれており、さらにこれら複数のパッド１ｃが設けられた半導体チップ１がＣＳＰ４に組み込まれている。
【００２６】
半導体チップ１は、第１電源配線１ｆおよび第２電源配線１ｈの両者から独立した図７に示す第３電源配線１ｊと、第３電源配線１ｊと電気的に接続された第３回路であり図４３に示すＰＷＭ１ｉとを有しており、図７に示す第３電源配線１ｊは図６に示す第３電源用端子１ｕと接続している。なお、第１電源配線１ｆと接続する第１回路はアナログ回路であり、第２電源配線１ｈと接続する第２回路はディジタル回路であり、さらに第３電源配線１ｊと接続する前記第３回路は第２回路より電流値が高い大電流回路である。
【００２７】
このように半導体チップ１は、図６に示すように、第１電源系、第２電源系および第３電源系の３種類の電源系の領域が、それぞれＩ／Ｏセル１ｑにおいて分離されており、したがって、それぞれの電源の領域ごとに複数の電源端子が設けられているため、電源端子の数が比較的多い半導体チップ１である。
【００２８】
また、半導体チップ１の内部には、図６に示すように、Ａ／Ｄコンバータ１ｅやＤ／Ａコンバータ１ｄ、あるいはＣＰＵ１ｇやＰＬＬ１ｋおよび図４３に示すＰＷＭ１ｉなどの内部回路の他に、ＳＣＩ（Serial Communication Interface）１ｍ、ＲＡＭ（Random Access Memory) １ｎ、ＲＯＭ（Read Only Memory) １ｐおよびＣＡＮ（Controller Area Network)１ｒなどの内部回路が形成されており、さらに、これらの内部回路を平面的に囲むように配置された複数のＩ／Ｏセル１ｑを含むインタフェース回路１ｚが形成されている。
【００２９】
さらに、図２〜図５に示すように半導体チップ１は、その厚さと交差する平面形状が四角形であるパッケージ基板５上に実装されており、半導体チップ１の裏面１ｂとパッケージ基板５の主面５ａとがダイボンディング材３を介して接続されている。
【００３０】
また、パッケージ基板５の主面５ａには、複数のリードが形成されている。これらの複数のリードは、図１に示すように、半導体チップ１の周囲に配置されており、第１電源配線１ｆと電気的に接続する第１電源用リード５ｃ、第２電源配線１ｈと電気的に接続する第２電源用リード５ｄ（図２６参照）、および複数の信号用リード５ｅを含んでいる。図１に示す例は、複数のリードとして、第１電源用リード５ｃと信号用リード５ｅを有している場合である。
【００３１】
なお、パッケージ基板５の主面５ａ上には、封止用樹脂によって形成された封止体６が形成されており、半導体チップ１と前記複数のリードと複数の金線２とが封止体６によって樹脂封止されている。前記封止用樹脂は、例えば、熱硬化性のエポキシ樹脂などである。
【００３２】
また、パッケージ基板５の裏面５ｂには、複数のバンプランド５ｈが設けられており、このバンプランド５ｈにＣＳＰ４の外部端子であるボール電極７が接続されている。パッケージ基板５は、基材５ｆと、その表面に形成された絶縁層であるソルダレジスト５ｇとを有しており、ソルダレジスト５ｇは各バンプランド５ｈと各リードを露出させてそれ以外の領域を絶縁している。
【００３３】
また、ＣＳＰ４には、図１に示すように半導体チップ１のパッド１ｃとこれに対応するパッケージ基板５のリードとを電気的に接続する複数の金線２が設けられている。これら複数の金線２には、図１に示すような第１電源用端子１ｓと第１電源用リード５ｃとを接続する第１電源用ワイヤ（第１ワイヤ）２ａや、第２電源用端子１ｔと第２電源用リード５ｄとを接続する第２電源用ワイヤ（第１ワイヤ、図２６参照）２ｂや、信号用端子１ｖと信号用リード５ｅとを接続する信号用ワイヤ２ｃなどが含まれている。
【００３４】
さらに、本実施の形態のＣＳＰ４では、複数の金線２は、半導体チップ１上において、第１電源用端子１ｓ同士または第２電源用端子１ｔ同士のうちの少なくともいずれか一方を接続するチップ上ワイヤ（第２ワイヤ）２ｄ，２ｅ，２ｆ，２ｇを有している。図１に示す例では、チップ上において第１電源用端子１ｓ同士が接続されている構造を示しているが、第２電源用端子１ｔ同士あるいは第３電源用端子１ｕ同士を接続してもよい。
【００３５】
このようにＣＳＰ４では、分離された複数の電源における同一の電源用端子同士を接続する金線２がチップ上に設けられていることにより、電源配線の末端の部分を排除できるため静電破壊を抑制できる。さらに電源用端子同士を接続することにより、電源配線が単線形状からループ状(環状)に形成することができ、その結果、磁界の発生効果が向上するためノイズ対策にも有効である。よって、ＣＳＰ４の電気的特性の向上を図ることができる。
【００３６】
ここで、図７は、図６に示すＥ部の第２電源用端子１ｔとＦ部の第２電源用端子１ｔとをチップ上ワイヤ２ｉで接続した構造をチップ断面の構造として示したものである。図７に示すように、第１配線層Ｍ１、第２配線層Ｍ２および第３配線層Ｍ３が形成されており、第３配線層Ｍ３および第２配線層Ｍ２それぞれには、図６の平面構造の電源領域に対応して第２電源配線１ｈと第３電源配線１ｊとが形成されているが、両者はバッファセル境界８で分離されており、このバッファセル境界８が電源ライン分離箇所９となる。第１配線層Ｍ１はＩ／Ｏバッファセルのパターンを形成している。さらに、図７のＥ部の第２電源用端子１ｔは、第３配線層Ｍ３の第２電源配線１ｈと接続しており、図７のＦ部の第２電源用端子１ｔは、第３配線層Ｍ３の第２電源配線１ｈと接続しており、図７のＥ部の第２電源用端子１ｔとＦ部の第２電源用端子１ｔは、金線２からなるチップ上ワイヤ２ｉで接続されている。これらの配線層Ｍ１，Ｍ２，Ｍ３は、例えばアルミニウムで形成されている。
【００３７】
なお、図示はしていないが、図７の第３配線層Ｍ３および第２配線層Ｍ２それぞれには、第１電源配線１ｆも形成されている。このように半導体チップ１では、第１電源配線１ｆと第２電源配線１ｈと第３電源配線１ｊが半導体チップ１内の同一の配線層に形成されている。
【００３８】
電源配線を１層のみで形成した場合、配線抵抗の低減のためには十分な配線幅を確保するか、配線長をできるだけ短く形成することが考えられる。しかし、半導体チップ１の微細化に伴い、十分な配線幅の確保は困難であり、また複数のＩ／Ｏセル１ｑに電源を供給するために、配線長は短くすることが困難である。
【００３９】
そこで、第３配線層Ｍ３の各電源配線とこれに対応する第２配線層Ｍ２の各電源配線は、第３配線層Ｍ３と第２配線層Ｍ２とに平行に配置され、かつそれぞれビアＬで接続した状態で各電源配線を形成している。この結果、１層で電源配線を形成する場合よりも、各配線層に生じる抵抗を複数のビアＬを介して分流できるため、各電源配線の抵抗値を下げることができる。
【００４０】
このように半導体チップ１では、第３配線層Ｍ３と第２配線層Ｍ２には、第１電源配線１ｆ、第２電源配線１ｈおよび第３電源配線１ｊが形成されているため、第３配線層Ｍ３と第２配線層Ｍ２で配線をチップ内部で引き回してＥ部の第２電源用端子１ｔとＦ部の第２電源用端子１ｔを接続することはできない。Ｅ部の第２電源用端子１ｔとＦ部の第２電源用端子１ｔをチップ内部で接続するために新たな配線層を設けると、製造工程が複雑化し、これによりチップの製造コストが増加するだけでなく、異なる電源配線層（例えば、第２電源系）と隣接してチップ内部を引き回すため、ノイズの影響を受け易い。そこで本実施の形態では、金線２からなるチップ上ワイヤ２ｉにより、Ｅ部の第２電源用端子１ｔとＦ部の第２電源用端子１ｔを接続している。これにより、ノイズを発生する電源配線層（例えば、第２電源系）からの影響を受け難くなる。
【００４１】
なお、第１電源配線１ｆ、第２電源配線１ｈおよび第３電源配線１ｊなどのチップ内部の配線は、例えば、アルミニウムなどによって形成されているが、チップ上ワイヤ２ｉは、金線２からなるため、前記チップ内部の配線に比較して抵抗値が遥かに低い。さらに、アルミニウムのチップ内部の配線の断面積に比較して金線２からなるチップ上ワイヤ２ｉの断面積の方が大きい。以上により、Ｅ部の第２電源用端子１ｔとＦ部の第２電源用端子１ｔとを接続する際に、チップ内部の配線によって接続するのに比較してチップ上ワイヤ２ｉによって接続する方が抵抗値を低くすることができる。
【００４２】
また、本実施の形態のＣＳＰ４では、図１に示す複数のチップ上ワイヤ２ｄ，２ｅ，２ｆ，２ｇが、半導体チップ１のいずれかの辺に対応して配置された第１電源用端子１ｓ同士もしくは第２電源用端子１ｔ同士あるいは第３電源用端子１ｕ同士のうちの少なくともいずれかをループ状を成すように配置して接続する。図１に示す例は、第１電源用端子１ｓ同士に対してチップ上ワイヤ２ｄ，２ｅ，２ｆ，２ｇがループ状を成すように接続したものである。
【００４３】
その際、チップ上ワイヤ２ｄ，２ｅ，２ｆ，２ｇそれぞれの２ｎｄボンディング側は、図３に示すように、金バンプ２ｈを介して半導体チップ１のパッド１ｃに接続している。すなわち、チップ上ワイヤボンディングでは、２ｎｄボンディング側も金線２とアルミニウムのパッド１ｃとの接続となるため、２ｎｄボンディング側のパッド１ｃ上に予めスタッドボンディング技術によって金バンプ２ｈを形成しておき、この金バンプ２ｈ上に金線２の２ｎｄボンディング側を接続する。
【００４４】
さらに、金線２を重ね打ちしたパッド１ｃとパッケージ基板５の電源用リードとを金線２で接続する際には、金線２を重ね打ちしたその上から電源用ワイヤの１ｓｔ側をボンディングして、その後、電源用ワイヤの２ｎｄボンディング側とパッケージ基板５の電源用リードとを接続する。
【００４５】
本実施の形態のＣＳＰ４では、電源がチップ内部で複数に分離されている際に、分離された電源用のパッド１ｃ同士をチップ上で、図１に示すように金線２によりループ状に配置して接続することにより、ループ状の金線２がコイルとなってそのインダクタンス効果によりノイズを低減することができる。
【００４６】
その結果、ＣＳＰ４の電気的特性の向上を図ることができる。
【００４７】
また、本実施の形態のＣＳＰ４では、図７に示すＥ部の第２電源用端子１ｔとＦ部の第２電源用端子１ｔとを接続する際に、金線２からなるチップ上ワイヤ２ｉによって接続することにより、電源配線の抵抗値を低くすることができる。つまり、電源配線において末端の部分（図７に示す電源ライン分離箇所９）の抵抗値を下げることができるとともに、電源配線における抵抗値を均一にでき、さらに抵抗値の低い経路を増やすことができ、その結果、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００４８】
ここで、図８〜図１０の比較例に示す静電破壊のメカニズムについて説明する。
【００４９】
図８の比較例に示すように、ＶＣＣライン（図８に示すＸ部）が長いと、配線抵抗値および配線−ＶＣＣ間の容量が増加する。同様に、ＶＳＳライン（図８に示すＹ部）が長いと、配線抵抗値および配線−ＶＳＳ間の容量が増加する。この状態で、デバイスにチャージした電荷をＧＮＤに接地した瞬間を過渡的に見ると、保護設ＭＯＳ(Metal Oxide Semiconductor) １０側の抵抗値よりもプルアップＭＯＳ１１の抵抗値が低いため、プルアップＭＯＳ１１−保護設ＭＯＳ１０間で電位差が生じて静電破壊を引き起こすものと思われる（図８、図９に示すＡ部、図８、図１０に示すＢ部）。この破壊は、図１０に示すＮ−Ｐ接合端での破壊と思われ、具体的には、図７において、絶縁膜１ｌ、タングステンシリサイド膜１ｏおよび多結晶シリコン膜１ｘからなるゲート電極１ｙの酸化シリコン膜１ｗが壊れる。
【００５０】
これに対して本実施の形態のＣＳＰ４の場合、図７に示すＥ部の第２電源用端子１ｔとＦ部の第２電源用端子１ｔとを金線２からなるチップ上ワイヤ２ｉによって接続することにより、電源配線のＧＮＤまでの抵抗値を下げることができる。また、電源配線において末端の部分（図７に示す電源ライン分離箇所９）の抵抗値を下げることができるため、保護設ＭＯＳ１０側の抵抗値を下げることができ、したがって、プルアップＭＯＳ１１−保護設ＭＯＳ１０間での電位差を小さくすることができる。
【００５１】
その結果、本実施の形態のＣＳＰ４では、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００５２】
次に、本実施の形態の変形例のＣＳＰ４について説明する。
【００５３】
図１１〜図１５に示す変形例のＣＳＰ４は、その半導体チップ１のパッド１ｃの配列においてチップ上ワイヤ２ｄ，２ｅ，２ｆ，２ｇを重ね打ちするパッド１ｃを内側にずらして配置したものである。これにより、ワイヤボンディングで重ね打ちする際のキャピラリの動作を行い易くすることができる。さらに、重ね打ちによって配置されたワイヤとこれに隣接するワイヤとの間で位置がずれるため、樹脂モールディング時のワイヤ流れによるワイヤ干渉の発生を低減することができる。
【００５４】
次に、図１６〜図２０に示す変形例のＣＳＰ４は、その半導体チップ１上に３本のチップ上ワイヤ２ｄ，２ｅ，２ｆを配置し、それぞれの一端を異なった辺に対応して配置された同一の電源用のパッド１ｃに接続し、さらにそれぞれのワイヤの他端を同一の電源用のパッド１ｃ（第１電源用端子１ｓ）に重ね打ちするものであり、半導体チップ１の主面１ａ上でチップ上ワイヤ２ｄ，２ｅ，２ｆが放射状に配置されている。
【００５５】
これにより、電源配線において末端の部分の抵抗値を下げることができるとともに、抵抗値の低い経路を増やすことができ、その結果、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００５６】
また、図２１〜図２５に示す変形例のＣＳＰ４は、図１６〜図２０に示す変形例のＣＳＰ４と同様に、その半導体チップ１上に３本のチップ上ワイヤ２ｄ，２ｅ，２ｆを配置し、それぞれの一端（１ｓｔ側）を、異なった辺に対応して配置された同一の電源用のパッド１ｃに接続し、さらにそれぞれのワイヤの他端（２ｎｄ側）を同一の電源用のパッド１ｃ（第１電源用端子１ｓ）上の金バンプ２ｈに重ね打ちするものであり、その結果、半導体チップ１の主面１ａ上でチップ上ワイヤ２ｄ，２ｅ，２ｆが２ｎｄ側のパッド１ｃ（第１電源用端子１ｓ）を基点として放射状に広がって配置されている。
【００５７】
複数のワイヤが同一の電源用パッド１ｃに接続されるため、金バンプ２ｈに重ね打ちすることで、図１６に示す変形例に比べ、さらに２ｎｄ側のボンディング精度を向上でき、その結果、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００５８】
さらに、図２１〜図２５に示す変形例のＣＳＰ４では、図２１のＰ点のパッド１ｃ（第１電源用端子１ｓ）において、図２３に示すように金バンプ２ｈ上に４本のワイヤが全て２ｎｄ側として重ね打ちされている。すなわち、Ｐ点のパッド１ｃにおいて、このパッド１ｃ（第１電源用端子１ｓ）とパッケージ基板５の第２電源用リード５ｄとを接続する第１電源用ワイヤ２ａが逆ボンディングによって接続されている。さらに、これに合わせて、全てのパッド１ｃとこれらに対応するパッケージ基板５のリードとが、図２２〜図２４に示すように全て逆ボンディングによって接続されている。
【００５９】
このように複数のワイヤを１つのパッド１ｃに対して重ね打ちする場合、各ワイヤにおいて重ね打つ方を２ｎｄ側とすることにより、重ね打ちを容易に行うことができる。
【００６０】
次に、図２６〜図３０に示す変形例のＣＳＰ４では、その半導体チップ１上に２本のチップ上ワイヤ２ｄ，２ｅが配置されており、この２本のチップ上ワイヤ２ｄ，２ｅが、半導体チップ１の異なった対向する２辺に対応して配置された第１電源用端子１ｓ同士および第２電源用端子１ｔ同士を接続しており、さらにこれら２本のチップ上ワイヤ２ｄ，２ｅが図２６、図２８および図３０に示すように交差している。
【００６１】
その際、ワイヤを重ね打ちする第１電源用端子１ｓおよび第２電源用端子１ｔそれぞれにおいて、チップ上ワイヤ２ｄ，２ｅについてはそれぞれ２ｎｄ側とし、第１電源用ワイヤ２ａおよび第２電源用ワイヤ２ｂについてはそれぞれ１ｓｔ側としている。したがって、図２７および図２９に示すように、全てのパッド１ｃとこれらに対応するパッケージ基板５のリードとが、全て正ボンディングによって接続されている。
【００６２】
これにより、図２６〜図３０に示す変形例のＣＳＰ４においても、電源配線において末端の部分の抵抗値を下げることができるとともに、抵抗値の低い経路を増やすことができ、その結果、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００６３】
これに対して、図３１〜図３５に示す変形例のＣＳＰ４では、図２６に示す変形例のＣＳＰ４と同様に、その半導体チップ１上に２本のチップ上ワイヤ２ｄ，２ｅが配置されており、これら２本のチップ上ワイヤ２ｄ，２ｅが図３１、図３３および図３５に示すように交差している。
【００６４】
その際、２本のチップ上ワイヤ２ｄ，２ｅの交差位置に応じてワイヤを重ね打ちする第１電源用端子１ｓにおいてはチップ上ワイヤ２ｄを１ｓｔ側とし、一方、第２電源用端子１ｔにおいてはチップ上ワイヤ２ｅを２ｎｄ側としている。このようにすることで２本のワイヤの交差位置と、第１電源用端子１ｓおよび第２電源用端子１ｔとが近接した位置関係であってもチップ上で２本のワイヤを交差させることができる。
【００６５】
これにより、図３１〜図３５に示す変形例のＣＳＰ４においても、電源配線において末端の部分の抵抗値を下げることができるとともに、抵抗値の低い経路を増やすことができ、その結果、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００６６】
また、図３６〜図４０に示す変形例のＣＳＰ４は、チップ上ワイヤ２ｄ，２ｅおよび第１電源用ワイヤ２ａ、第２電源用ワイヤ２ｂについてのワイヤリング方法は、図２６〜図３０に示す変形例のＣＳＰ４と全く同じであるが、半導体チップ１のパッド配置が千鳥配列になっている点が図２６のＣＳＰ４とは異なっている。
【００６７】
このようにパッド１ｃを千鳥配列とすることにより、ワイヤボンディングで重ね打ちする際のキャピラリの動作を行い易くすることができるとともに、重ね打ちによって配置されたワイヤとこれに隣接するワイヤとの間で位置がずれるため、樹脂モールディング時のワイヤ流れによるワイヤ干渉の発生を低減することができる。
【００６８】
なお、図３６〜図４０に示す変形例のＣＳＰ４においても、電源配線において末端の部分の抵抗値を下げることができるとともに、抵抗値の低い経路を増やすことができ、その結果、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００６９】
また、図４１に示す変形例のＣＳＰ４のように、半導体チップ１のパッドレイアウトが第１電源系の端子と第２電源系の端子とで、対向する領域に分かれている場合には、チップ上ワイヤ２ｄ，２ｅ，２ｆ，２ｇやそれぞれの第１電源用ワイヤ２ａおよび第２電源用ワイヤ２ｂについても、第１電源系の端子と第２電源系の端子とでそれぞれ同一の電源端子同士を接続すればよい。このようなＣＳＰ４においても、電源配線において末端の部分の抵抗値を下げることができるとともに、抵抗値の低い経路を増やすことができ、その結果、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００７０】
また、図４２に示す変形例のＣＳＰ４は、その半導体チップ１のパッド１ｃにおいて、例えば、第１電源用端子１ｓを、金ボール２個分の面積を有するような大きさの長方形とすることにより、この第１電源用端子１ｓに対して第１電源用ワイヤ２ａを接続するとともに、同じ一列のパッド配列の中に形成された複数の第１電源用端子１ｓ同士を、パッド列と平行にワイヤが配置されるようにチップ上ワイヤ２ｄをワイヤボンディングすることができる。
【００７１】
これにより、チップ上ワイヤ同士を交差させずワイヤボンディングすることが可能になる。なお、図４２に示す変形例のＣＳＰ４においても、電源配線において末端の部分の抵抗値を下げることができるとともに、抵抗値の低い経路を増やすことができ、その結果、静電破壊耐圧（ＥＳＤ耐圧）の向上を図ることができる。
【００７２】
次に、図４３は、本実施の形態のＣＳＰ４の搭載例として、ＣＳＰ４の半導体チップ１が、自動車に搭載されるＬＡＮ用のマイコンチップの場合のチップ内の回路の構成と制御ユニットについて示したものである。半導体チップ１の内部には、例えば、ＣＰＵ１ｇ、ＲＯＭ１ｐ（ＲＡＭ１ｎ）、Ａ／Ｄコンバータ１ｅ、ＷＤＴ（Watchdog Timer)１２ 、ＤＴＣ（Data Transfer Controller）１３、ＴＰＵ（Timer Pulse Unit) １４、Ｉ／Ｏポート１５、ＬＣＤ（Liquid Crystal Display) コントローラ１６、ＣＡＮ１ｒ、ＳＣＩ１ｍなどの回路が組み込まれており、温度や圧力などのアナログ信号入力１７をＡ／Ｄコンバータ１ｅで変換してＴＰＵ１４などのタイマーで信号の波形を出力し、ステッピングモータを制御して水温計２３に表示させる。
【００７３】
また、エンジンの回転数などのパルス入力１９をＷＤＴ１２などのタイマーで計測し、タコメータ２０やスピードメータ２１の表示制御を行う。
【００７４】
さらに、ディジタル信号入力１８による警告灯２５の制御、その他、燃料計２２、ブザー２４、ＬＣＤ２６の制御や、ＣＡＮバス２７およびＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory)２８との信号のやりとりを行っている。
【００７５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７６】
例えば、前記実施の形態では、半導体装置が、外部端子として複数のボール電極７を有したＢＧＡ型のＣＳＰ４の場合を例に取り上げて説明したが、前記半導体装置に組み込まれる半導体チップ１が、それぞれに分離された複数の電源配線を有するものであれば、前記半導体装置は、ＬＧＡ（Land Grid Array)型のものや、またはそれ以外の半導体装置であってもよい。
【産業上の利用可能性】
【００７７】
本発明は、電子装置および半導体装置に好適である。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態の半導体装置の構造の一例を封止体を透過して示す平面図である。
【図２】図１のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。
【図３】図１のＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。
【図４】図１のＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。
【図５】図１のＤ−Ｄ線に沿って切断した断面の構造を示す断面図である。
【図６】本発明の実施の形態の半導体装置に組み込まれた半導体チップの内部の回路ブロックの構成の一例を示す平面図である。
【図７】図６に示す半導体チップにおける内部ボンディング用パッドに接続する内部配線の構造の一例を示す断面図である。
【図８】図１に示す半導体装置に対する比較例の半導体装置における静電破壊のメカニズムの一例を示す模式構成図である。
【図９】図８に示す静電破壊の破壊箇所の一例を示す回路図である。
【図１０】図８に示す静電破壊の破壊箇所の他の例を示す回路図である。
【図１１】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図１２】図１１のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。
【図１３】図１１のＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。
【図１４】図１１のＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。
【図１５】図１１のＤ−Ｄ線に沿って切断した断面の構造を示す断面図である。
【図１６】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図１７】図１６のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。
【図１８】図１６のＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。
【図１９】図１６のＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。
【図２０】図１６のＤ−Ｄ線に沿って切断した断面の構造を示す断面図である。
【図２１】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図２２】図２１のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。
【図２３】図２１のＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。
【図２４】図２１のＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。
【図２５】図２１のＤ−Ｄ線に沿って切断した断面の構造を示す断面図である。
【図２６】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図２７】図２６のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。
【図２８】図２６のＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。
【図２９】図２６のＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。
【図３０】図２６のＤ−Ｄ線に沿って切断した断面の構造を示す断面図である。
【図３１】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図３２】図３１のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。
【図３３】図３１のＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。
【図３４】図３１のＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。
【図３５】図３１のＤ−Ｄ線に沿って切断した断面の構造を示す断面図である。
【図３６】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図３７】図３６のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。
【図３８】図３６のＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。
【図３９】図３６のＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。
【図４０】図３６のＤ−Ｄ線に沿って切断した断面の構造を示す断面図である。
【図４１】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す平面図である。
【図４２】本発明の実施の形態の変形例の半導体装置の構造を封止体を透過して示す部分平面図である。
【図４３】本発明の実施の形態の半導体装置が搭載されるユニットの構成の一例を示すブロック構成図である。
【符号の説明】
【００７９】
１  半導体チップ
１ａ  主面
１ｂ  裏面
１ｃ  パッド（表面端子）
１ｄ  Ｄ／Ａコンバータ（第１回路）
１ｅ  Ａ／Ｄコンバータ（第１回路）
１ｆ  第１電源配線
１ｇ  ＣＰＵ（第２回路）
１ｈ  第２電源配線
１ｉ  ＰＷＭ（第３回路）
１ｊ  第３電源配線
１ｋ  ＰＬＬ
１ｌ  絶縁膜
１ｍ  ＳＣＩ
１ｎ  ＲＡＭ
１ｏ  タングステンシリサイド膜
１ｐ  ＲＯＭ
１ｑ  Ｉ／Ｏセル
１ｒ  ＣＡＮ
１ｓ  第１電源用端子
１ｔ  第２電源用端子
１ｕ  第３電源用端子
１ｖ  信号用端子
１ｗ  酸化シリコン膜
１ｘ  多結晶シリコン膜
１ｙ  ゲート電極
１ｚ  インタフェース回路
２  金線
２ａ  第１電源用ワイヤ
２ｂ  第２電源用ワイヤ
２ｃ  信号用ワイヤ
２ｄ，２ｅ，２ｆ，２ｇ，２ｉ  チップ上ワイヤ
２ｈ  金バンプ
３  ダイボンディング材
４  ＣＳＰ（半導体装置）
５  パッケージ基板
５ａ  主面
５ｂ  裏面
５ｃ  第１電源用リード（リード）
５ｄ  第２電源用リード（リード）
５ｅ  信号用リード（リード）
５ｆ  基材
５ｇ  ソルダレジスト
５ｈ  バンプランド
６  封止体
７  ボール電極
８  バッファセル境界
９  電源ライン分離箇所
１０  保護設ＭＯＳ
１１  プルアップＭＯＳ
１２  ＷＤＴ
１３  ＤＴＣ
１４  ＴＰＵ
１５  Ｉ／Ｏポート
１６  ＬＣＤコントローラ
１７  アナログ信号入力
１８  ディジタル信号入力
１９  パルス入力
２０  タコメータ
２１  スピードメータ
２２  燃料計
２３  水温計
２４  ブザー
２５  警告灯
２６  ＬＣＤ
２７  ＣＡＮバス
２８  ＥＥＰＲＯＭ
Ｍ１  第１配線層
Ｍ２  第２配線層
Ｍ３  第３配線層
Ｌ  ビア
【図１】
2006128331.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
2006128331.tif 000009
【図９】
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【図１０】
2006128331.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006128331.tif 000019
【図１９】
2006128331.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図６】
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