(57)【要約】【課題】  ＳＴＩにより分離されたトランジスタにおいては、分離領域との境界のアクティブ領域のエッジ部にはディボットができ、閾値電圧の低いトランジスタが形成され、リーク電流が発生するという問題がある。【解決手段】  ＳＴＩにより分離されたトランジスタのソース拡散層、ドレイン拡散層の少なくとも一方の拡散層のエッジを覆うようにゲート電極を形成する。拡散層のエッジをゲート電極で覆い、サブチャネルトランジスタと拡散層の間に正常な閾値電圧を有するトランジスタを形成させる。低いゲート電圧時にはこのトランジスタによりサブチャネルトランジスタと拡散層間を遮断し、ドレイン、ソース拡散層間の電流を流れなくすることでハンプ特性のない半導体装置が得られる。【選択図】  図１
2006222329.tif 000002
【特許請求の範囲】
【請求項１】
シャロートレンチ・アイソレーション構造の素子分離領域を有する半導体装置において、前記素子分離領域によって分離されたソース拡散層、又はドレイン拡散層の少なくとも一方の拡散層のエッジをリング状にゲート電極で覆われたトランジスタを備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記拡散層のエッジを覆い、前記拡散層のエッジからさらに拡散層側に延びていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記拡散層のエッジを覆い、前記拡散層のエッジからさらに拡散層側に０．０５μｍ以上延びていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記拡散層のエッジを覆い、さらにその外側のディボット部を覆うこと特徴とする請求項２に記載の半導体装置。
【請求項５】
前記拡散層のエッジを覆うゲート電極は、粗密補正用のダミーゲートとして機能することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極で囲まれた拡散層からコンタクトを介して、金属配線で配線することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記トランジスタをラッチ用トランジスタとして使用したことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記トランジスタを半導体記憶装置のセンスアンプ用トランジスタとして使用したことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項９】
シャロートレンチ・アイソレーション構造の素子分離領域を有する半導体装置において、前記素子分離領域によって分離されたソース拡散層、又はドレイン拡散層の少なくとも一方の拡散層は、該拡散層の中央部とエッジ部とを電気的に切り離す手段を有するトランジスタを備えたことを特徴とする半導体装置。
【請求項１０】
前記電気的に切り離す手段は、前記拡散層の中央部とエッジ部との間に設けられたトランジスタであることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にシャロートレンチ・アイソレーション構造の素子分離領域を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、大容量化が進み、使用される素子寸法は微細化され、素子分離方法としてシャロートレンチ・アイソレーション（Shallow Trench Isolation、以下ＳＴＩと略記する。）法が採用されている。ＳＴＩによる素子分離はシリコン基板にトレンチを形成し、そのトレンチ内に絶縁膜を埋め込むことで分離することから、従来のＬＯＣＯＳ（Local oxidation of Silicon ）法に比べてバーズビークの発生がなく、高集積化に適している。
【０００３】
しかしながらＳＴＩにおいては、シリコン基板にトレンチを形成することから分離領域とアクティブ領域の境界におけるシリコン表面のエッジにディボットが発生する。このディボットにおいては正常な絶縁膜が形成されないことから、本来のトランジスタ特性と異なるトランジスタが形成される。これらを図４（Ａ）、（Ｂ）、図５に示す。図４（Ａ）に従来のトランジスタの平面図、図４（Ｂ）にトランジスタのａ−ｂにおける断面図、図５にトランジスタ特性を示す。
【０００４】
シリコン基板１に形成されたトレンチは絶縁体２により埋め込まれ、平坦化された後にゲート絶縁膜を成膜し、ゲート絶縁膜上にゲート電極４を形成する。このときトランジスタのチャンネルとなるアクティブ領域と絶縁体２との境界をなすアクティブ領域のエッジにはディボット３が形成されてしまう。図４の（Ａ）の平面図において、トランジスタはドレイン（またはソース）拡散層５，ソース（またはドレイン）拡散層６、ゲート電極４から構成されている。
【０００５】
ゲート電極４の下側のアクティブ領域にはトランジスタのチャネルが形成される。アクティブ領域の中央部にはメイントランジスタ７、その両側のアクティブ領域のエッジに沿ってサブチャネルトランジスタ８が形成される。アクティブ領域のエッジのディボット３の領域には正常なゲート絶縁膜が形成されないために、サブチャネルトランジスタ８の閾値電圧は低い電圧となる。サブチャネルトランジスタ８は閾値電圧が低いことから、本来ならオフ状態となるべきゲート電圧において電流を流すことになり、半導体装置におけるオフリーク電流が発生することになる。このようにサブチャネルトランジスタの特性が本来のトランジスタの特性に悪影響を与える。
【０００６】
図５に、メイントランジスタ７の特性を実線で、サブチャネルトランジスタ８の特性を点線で示す。アクティブ領域中央部に形成されるメイントランジスタ７は本来のトランジスタ特性を有する。しかし、エッジ部に形成されるサブチャネルトランジスタ８は閾値電圧が低く、ばらつきも大きく、そのトランジスタ特性は一定ではない。その理由はディボットの形状がばらつき、ディボット部に形成されるゲート絶縁膜の膜質、膜厚がばらつくことから、サブチャネルトランジスタ８の特性もばらつくことになる。
【０００７】
このメイントランジスタ特性とサブチャネルトランジスタ特性を重ね合わせた特性が全体トランジスタ特性となる。本来電流が流れることのない低いゲート電圧において、サブチャネルトランジスタ８がオンすることで電流が流れ始め、その後のメイントランジスタ７がオンすることで階段状の電圧電流特性を有することになり、これらをハンプ特性と呼ばれている。
【０００８】
このハンプ特性の対策として、図６に示す形状のトランジスタが広く使用されていた（以下ハンプ対策トランジスタ１と称する）。図６のトランジスタはアクティブ領域の中央にドレイン（またはソース）拡散層５とし、その拡散層５を囲むようにリング状にゲートを形成し、その外側をソース（またはドレイン）拡散層６としている。ゲートの取り出し部においてサブチャネルトランジスタ８が形成されるが、両方の拡散層は同一拡散層で、同一電位であり、電流は流れないことからハンプ特性は対策できる。しかし、この形状では素子面積が大きくなってしまうという問題があった。
【０００９】
素子面積が大きくなってしまう理由としては、ゲートのソース〜ドレイン間のチャネル部分の形状を必ずリング状にする必要がある為、１個のトランジスタを形成するのに必要なサイズがＸ方向・Ｙ方向共に、ゲートＬ寸法２本分のサイズと、３箇所分の拡散層（ソース及びドレイン領域）サイズが必要だからである。また、図７に示すように図７（Ａ），（Ｂ）のトタンジスタにおいてはそれぞれトランジスタの幅は２Ｗ、Ｗと明確であるが、図７（Ｃ）のハンプ対策トランジスタ１においては、トランジスタのＷサイズの定義がリング状ゲートチャネル部分の内側周回寸法Ｗ１なのか、中心周回寸法Ｗ２なのか、外側周回寸法Ｗ３なのかが明確でない問題もあった。
【００１０】
ハンプ対策トランジスタ１の問題の解決として、特許文献１（特開2002-198524）にその技術が開示されている。特許文献１によれば、図８に示すトランジスタを、図９に示す半導体記憶装置中に形成されたセンスアンプのラッチＭＯＳトランジスタに適用している。センスアンプのラッチＭＯＳトランジスタのペアトランジスタ同士は、回路特性上等しいトランジスタ特性を有する事が必要である為、ハンプ特性対策を施す必要とする回路である。
【００１１】
図８に示すトランジスタはアクティブ領域の中央にドレイン拡散層５を設け、その両側にゲート電極４、さらにその外側にソース拡散層６を設けている。２本のゲート電極４により拡散層をソース、ドレイン領域に分断させ、ゲート電極４はさらにＳＴＩとの境界の拡散層５のエッジ部を覆うように配置される。拡散層５のエッジをゲート電極４で覆うことでサブチャネルトランジスタは左右の拡散層６間に形成され、拡散層５とは切り離されることでハンプ特性を防止している。以下特許文献１に示されたハンプ対策トランジスタをハンプ対策トランジスタ２と称する。
【００１２】
図９に半導体記憶装置におけるセンスアンプのラッチＭＯＳトランジスタの２ペアを示す。センスアンプはメモリセルアレイに隣接して配置され、ペアトランジスタはばらつきのないトランジスタ特性が要求され、メモリセルのビット線ピッチにて繰り返し素子を作成する必要がある。プロセスの微細化が進むにつれてビット線ピッチが狭くなると、トランジスタ素子を形成するのに必要なコンタクト配置幅、及びゲートＬ寸法幅の確保が出来なくなり、メモリセルピッチ内にハンプ対策トランジスタ２が収まらなくなる問題が発生する。
【００１３】
図１０は従来例としてハンプ対策を行ってないトランジスタをビット線繰り返しピッチにて配置した例である。図１０においては、ビット線２ペア分の繰り返しピッチを１ピッチとし、ビット線２ペア分の４個のラッチＭＯＳトランジスタを収めている。この１ピッチに収める素子は、トランジスタゲート電極が２本、拡散層領域が３本、粗密補正用ダミーゲートが１本である。したがってメモリセルのピッチに収まる。ここで隣接するブロックと共用する本数は０．５本として計数する。また粗密補正用ダミーゲートは、ゲート電極のエッチング時にパターンに粗密があるとそのエッチングされる量が異なることから、エッチング寸法精度が異なり、このエッチング寸法のばらつきを防止するために配置される補正用のパターンである。
【００１４】
図１１、図１２は特許文献１のハンプ対策トランジスタ２をセンスアンプのラッチＭＯＳトランジスタに適用した例である。ハンプ対策トランジスタ２は1つのゲート電極が２つに分割され２本のゲート電極が必要であることから、ピッチ内に収める素子は、トランジスタゲート電極が４本、拡散層領域が4本となり、図１１においてはピッチ内に収めることができなくなる。その結果、従来Ｘ方向に並んで配置していた素子を、図１２のようにＹ方向にずらして配置しなければならなくなり、素子面積の増大につながる。
【００１５】
また、特許文献１のハンプ対策トランジスタ２は、ゲート電極を分割して２本としているために、作成可能なトランジスタＷサイズの最小値が、ゲート電極分割を行なわない場合の作成可能最小Ｗサイズの２倍のサイズになってしまう（図１３）。その結果、回路能力的に最小Ｗサイズ（例えばＷ＝１μｍ）でよいトランジスタでも、２倍のＷサイズ（Ｗ＝２μｍ）のトランジスタを作成する必要があり、素子面積の増大、及び電流の増大につながる問題がある。また、トランジスタの特性バラツキ、及び電流の増大を抑える為には、トランジスタのチャネル長を大きくする必要がある場合に、ハンプ対策トランジスタ２は、ゲート電極を分割して２本としているため、チャネル長が大きくなればその２倍の影響を受け、素子面積の増大につながるという問題がある。
【００１６】
【特許文献１】特開２００２−１９８５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記したように、ＳＴＩ構造の素子分離方式を用いたトランジスタにおいては、ハンプ特性が発生してしまう問題を抱えていた。回路の特性上、ハンプ特性はバラつきがある為、ハンプ特性を容認出来ないで、トランジスタ特性を一定にしたいトランジスタがある。例えばＤＲＡＭセンスアンプのペアトランジスタ部やカレントミラー電流増幅回路を構成するトランジスタ等においては、ハンプ特性が発生しない対策を施したトランジスタ素子を配置する必要があるが、ハンプ特性対策を施したトランジスタ素子は、対策を施さないトランジスタ素子に比べて素子配置面積が大きくなってしまい、チップサイズの増大につながる問題がある。
【００１８】
特許文献１において、それ以前のハンプ対策を施したハンプ対策トランジスタ１よりも小さな面積で素子を配置出来るハンプ対策トランジスタ２が発明されたが、近年の拡散プロセスの微細化に伴って、半導体記憶装置のセンスアンプ部の繰り返しピッチが小さくなり、小面積で配置する事が困難になった。また、ハンプ対策トランジスタ２においては、トランジスタのゲート電極を分割して２本で構成する為に、作成可能なトランジスタの最小Ｗサイズが、ゲート電極の分割を行なわない場合の２倍のＷサイズになってしまうので、回路特性的に最小Ｗサイズでよいトランジスタでも、必要以上の２Ｗサイズのトランジスタを配置する事となり、消費電流が多くなってしまう問題もある。
【００１９】
本発明の課題は、上記問題点に鑑み、素子面積がより小さく、ハンプ対策されたトランジスタを備え、安定した電気的特性を得ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
本願の半導体装置は、シャロートレンチ・アイソレーション構造の素子分離領域を有し、前記素子分離領域によって分離されたソース拡散層、又はドレイン拡散層の少なくとも一方の拡散層のエッジをリング状にゲート電極で覆われたトランジスタを備えたこと特徴とする。
【００２１】
本願の半導体装置においては、前記ゲート電極は、前記拡散層のエッジを覆い、前記拡散層のエッジからさらに拡散層側に延びていることを特徴とする。
【００２２】
本願の半導体装置においては、前記ゲート電極は、前記拡散層のエッジを覆い、前記拡散層のエッジからさらに拡散層側に０．０５μｍ以上延びていることを特徴とする。
【００２３】
本願の半導体装置においては、前記ゲート電極は、前記拡散層のエッジを覆い、さらにその外側のディボット部を覆うこと特徴とする。
【００２４】
本願の半導体装置においては、前記拡散層のエッジを覆うゲート電極は、粗密補正用のダミーゲートとして機能することを特徴とする。
【００２５】
本願の半導体装置においては、前記ゲート電極で囲まれた拡散層からコンタクトを介して、金属配線で配線することを特徴とする。
【００２６】
本願の半導体装置においては、前記トランジスタをラッチ用トランジスタとして使用したことを特徴とする。
【００２７】
本願の半導体装置においては、前記トランジスタを半導体記憶装置のセンスアンプ用トランジスタとして使用したことを特徴とする。
【００２８】
本願の半導体装置は、シャロートレンチ・アイソレーション構造の素子分離領域を有し、前記素子分離領域によって分離されたソース拡散層、又はドレイン拡散層の少なくとも一方の拡散層は、該拡散層の中央部とエッジ部とを電気的に切り離す手段を有するトランジスタを備えたことを特徴とする。
【００２９】
本願の半導体装置においては、前記電気的に切り離す手段は、前記拡散層の中央部とエッジ部との間に設けられたトランジスタであることを特徴とする。
【発明の効果】
【００３０】
本発明は、トランジスタのソース、又はドレイン領域のどちらか一方、又は両方の拡散層のエッジ部をゲート電極でリング状に覆う構成とすることで、ソース〜ドレイン間のサブチャネル経路を完全に遮断し、ハンプ特性を発生させないトランジスタが得られる効果がある。また、近年の微細な拡散プロセスにおいては、トランジスタのゲート寸法のバラつきを抑える目的で、一定間隔以上のトランジスタゲート電極においては、粗密補正ダミーゲートを配置する必要があるが、本発明のトランジスタ形状にする事により、トランジスタのゲート間隔が密になる為、新たに粗密補正ダミーゲートを配置する必要がなくなる効果も得られる。
【発明を実施するための最良の形態】
【００３１】
本発明について、図面を参照して以下詳細に説明する。
【実施例１】
【００３２】
実施例１として、図１、図２を用いて説明する。図１にトランジスタの平面図、図２に粗密補正用ダミーゲートを説明するための平面図を示す。
【００３３】
図１（Ａ）に示すトランジスタは、トランジスタのソース、又はドレイン領域のうちの片方の拡散層５のエッジをリング状にゲート電極４で覆われている。図１（Ｂ）はドレイン、及びソース領域の両方の拡散層５、拡散層６をともにゲート電極４で覆われている。図１（Ａ）の片方の拡散層エッジを囲んだトランジスタは、２個のトランジスタを並べて作成して共通電位の拡散層６を共有した際に使用する。図１（Ｂ）両方の拡散層エッジを囲んだトランジスタは、共通電位拡散層の共有を行なわない場合に使用する。
【００３４】
また図２（Ａ）に示すように、近年の微細な拡散プロセスにおいては、トランジスタのゲート寸法のバラつきを抑える目的で、一定間隔以上のゲート電極４のパターンにおいては、粗密補正ダミーゲート１４が配置されているが、図２（Ｂ）のゲートパターンとする事により、トランジスタのゲート電極間隔が密になる為、新たに粗密補正ダミーゲートを配置する必要がなくなる。
【００３５】
本発明のトランジスタ構造がハンプ特性を発生させない理由を説明する。図１（Ａ），（Ｂ）に示すようにトランジスタは、拡散層の中央にゲート電極４が配置され、拡散層はドレイン（またはソース）拡散層５と、ソース（またはドレイン）拡散層６に分離される。ドレイン拡散層６の３辺のエッジをリング状にゲート電極で覆っている。ＳＴＩにより分離された拡散層エッジにおいてはディボットが発生し、そのディボット部にサブチャネルトランジスタ８（図においては、太い斜線で示す）が形成される。このサブチャネルトランジスタ８は、メイントランジスタの特性よりも低い閾値電圧ＶｔでトランジスタがＯＮする特性を持っている。
【００３６】
しかし、拡散層のエッジ部をゲート電極４にてリング状に覆ったトランジスタにおいては、ディボットの内側に正常な閾値電圧を有するトランジスタが形成されている。したがって、トランジスタのソース〜ドレイン領域間は、サブチャネルトランジスタと正常な閾値電圧を有するトランジスタとを介して接続されていることになり、低いＶｔにてサブチャネルトランジスタがＯＮしたとしても、トランジスタのソース〜ドレイン間には電流が流れる事はなく、メイントランジスタがＯＮする正常な閾値電圧Ｖｔになって初めてトランジスタのソース〜ドレイン間に電流が流れる事となる。つまりは、図５のグラフにおいては、点線で示しているサブチャネルトランジスタの特性が全く見えなくなり、メイントランジスタの特性のみが見える事となり、ハンプ特性は発生しないで、安定した理想のトランジスタ特性を持つ事となる。
【００３７】
ここでハンプ特性を抑えるための拡散層のエッジを覆うゲート電極幅を検討する。ディボットに発生する低閾値電圧のサブチャネルトランジスタの内側に正常な閾値電圧をもつトランジスタを形成させるゲート電極幅が最小ゲート電極幅となる。拡散層の内側において、その拡散層エッジを完全に覆い正常な閾値電圧を有するトランジスタを形成すれば十分であり、完全に覆うためには０．０５μｍ程度シリコン側に延在させるように配置させる。
【００３８】
しかし、ゲート電極の最小パターン寸法の関係から、ここではディボットをも覆うようにゲート電極を形成させている。拡散層エッジ部に発生するディボットサイズは約０．２μｍ程度であるので、拡散層エッジ部を覆うゲート電極と拡散層との重なり寸法は０．２〜０．３μｍ程度とし、センスアンプのラッチＭＯＳトランジスタゲートのチャネル長（ゲートＬ寸法）も安定したＶｔを得る為にＬmin寸法ではなく、多少のＬ太寸法が望ましく、０．３μｍ程度必要なので、拡散層エッジ部を覆うゲート幅とトランジスタゲート幅を同一寸法とした。さらに拡散層のエッジを全て覆うためにその３辺のエッジをリング状に覆っている。
【００３９】
また、図１３に示す従来のハンプ対策トランジスタ２においては、トランジスタのチャネル部分のゲートは、必ず２本で構成しなければならなかったのに対して、本発明ではトランジスタのチャネル部分のゲートは1本で構成できることから、作成可能なトランジスタの最小Ｗ寸法値は、本発明の方が従来形状に比べて２分の１のサイズの最小Ｗ寸法トランジスタを形成する事が出来る。
【００４０】
本実施例においては、拡散層のエッジ部をゲート電極にてリング状に覆ったトランジスタは、拡散層のエッジに沿って図１の太い斜線部に示すような形状にてサブチャネルトランジスタ８が形成される。このサブチャネルトランジスタ８は、図５で示すように、メイントランジスタの特性よりも低いＶｔにてトランジスタがＯＮする特性を持っている。拡散層のエッジ部をゲート電極４にてリング状に覆ったトランジスタにおいては、拡散層とそのエッジの間に正常な閾値電圧のトランジスタが構成されてオフ状態のため、トランジスタのソース〜ドレイン領域間は、サブチャネルトランジスタ８では直接つながっていない。
【００４１】
このため、低いＶｔにてサブチャネルトランジスタがＯＮしたとしても、トランジスタのソース〜ドレイン間には電流が流れる事はなく、メイントランジスタがＯＮするＶｔになって初めてトランジスタのソース〜ドレイン間に電流が流れる事となる。つまりは、図５のグラフにおいては、低ゲート電圧時には点線で示しているサブチャネルトランジスタの特性が全く見えなくなり、メイントランジスタの特性のみが見える事となり、安定した理想のトランジスタ特性を持つ事となる。ＳＴＩ構造の素子分離方式を用いたトランジスタにおいて、ディボットによって発生するサブチャネルトランジスタの影響を受けない、つまりはハンプ特性の無い安定したトランジスタ特性を得る事ができる。
【００４２】
さらに、本願のハンプ対策トランジスタは、１本のゲートと、一方又は両方の拡散層のエッジを覆うゲート電極から構成されることから、従来のハンプ対策トランジスタに比べて、２分の１のサイズの最小Ｗ寸法トランジスタを形成する事が出来る。従って、回路的に最小Ｗ寸法でよいトランジスタを形成する場合には、従来形状と比べて本発明の方が、面積、及び消費電流の面において有利である。
【００４３】
本願のハンプ対策トランジスタは、１本のゲートと、一方又は両方の拡散層のエッジを覆うゲート電極から構成とする。これらの構成とすることで素子面積の小さいトランジスタ、半導体装置が得られる。
【実施例２】
【００４４】
実施例２として、図３を用いて説明する。本実施例は回路の特性上、ハンプ特性は特性にバラつきがある為、ハンプ特性を容認出来ない回路として半導体記憶装置のセンスアンプに本願のハンプ対策トランジスタを用いた実施例である。半導体記憶装置においては、メモリセルアレイに隣接してセンスアンプ列が配置され、そのセンスアンプ回路はペアのラッチＭＯＳトランジスタを有している。このペアのラッチＭＯＳトランジスタ同士は、回路特性上等しいトランジスタ特性を有する事が必要である為、ハンプ特性対策を施す必要がある。
【００４５】
図３で示すように、メモリセル２ビット分のピッチに２ビット分の４個のラッチＭＯＳトランジスタが配置されている。４個のトランジスタは上側にはソース拡散層を共有とした２個のトランジスタ、下側には図示していない隣とソース拡散層を共有した２個のトランジスタが配置され、それぞれの左側の２個のトランジスタで１ペア、右側の２個のトランジスタで１ペアのラッチトランジスタを構成されている。上下方向のビット線ＢＬ１Ｔ，ＢＬ１Ｎ、ＢＬ２Ｔ、ＢＬ２Ｎは金属配線１１で配線される。ビット線ＢＬ１Ｔは、左上のドレイン拡散層及び左下のゲート電極に接続されている。ビット線ＢＬ１Ｎは、左上のゲート電極及び左下のドレイン拡散層に接続されている。ビット線ＢＬ２Ｔは、右上のゲート電極及び右下のドレイン拡散層に接続されている。ビット線ＢＬ２Ｎは、右上のドレイン拡散層及び右下のゲート電極に接続されている。金属配線１１は拡散層とはコンタクト９を介して接続され、ゲート電極４とはスルホール１０を介して接続されている。本図においてはソース拡散層の共通配線は図示されていない。
【００４６】
個々のトランジスタにおいては、ビット線ＢＬＴ（またはＢＬＮ）と接続されるドレイン拡散層領域のエッジ部をゲート電極４で完全に覆い、エッジ部を覆ったゲート電極はトランジスタチャネル部のゲート電極４と接触させて同電位にし、ビット線ＢＬと接続される拡散層領域をリング状のゲート電極４にて完全に囲むように形成する。拡散層のエッジ部のシリコン基板には０．２μｍ程度のディボットが発生し、そのディボットにゲート電極が入り込んで、ハンプ特性の原因となるサブチャネルトランジスタが形成されるが、拡散層のエッジ部をリング状に覆ったゲート電極にて、サブチャネルトランジスタの内側、つまりはサブチャネルトランジスタと、ビット線ＢＬと接続された拡散層領域との間の部分には、通常のＶｔにてＯＮするトランジスタが形成されるので、低いＶｔにてサブチャネルトランジスタがＯＮした場合でも、通常のＶｔになるまではトランジスタのソース〜ドレイン間に電流が流れる事は無い。つまりハンプ特性が発生しない安定したトランジスタ特性を有するトランジスタによりセンスアンプを構成することが出来る。
【００４７】
図３に示すセンスアンプのラッチＭＯＳトランジスタの配置において、繰り返しピッチに配置された素子は、トランジスタゲート電極が２本、拡散層エッジを覆うゲート電極が２本、拡散層エッジを覆うゲート同士の間隔領域が1箇所、拡散層領域が３箇所である。ここで仮に本発明の拡散層エッジを覆うゲート幅とトランジスタゲート幅を同一幅とした場合において従来のハンプ対策トランジスタ２で構成した場合（図１１）と比較する。ハンプ対策トランジスタ２で構成した図１１において、トランジスタゲート電極が４本、拡散層領域が４箇所である。本発明の方がビット線ピッチ方向において拡散層領域１箇所分配置素子が少なくてすみ、拡散層エッジを覆うゲート同士の間隔領域が１箇所多くなる。
【００４８】
これに具体的な数値を当てはめて、従来例（図１１）と本発明の実施例（図３）のビット線繰り返し方向に配置する素子寸法の比較をすると、
拡散層領域１箇所分に必要な寸法
＝コンタクト寸法＋（コンタクト〜ゲート間寸法Ｘ２）
＝０．１６ + (０．１２  Ｘ  ２) ＝ ０．４μｍ
拡散層エッジを覆うゲート同士の間隔寸法
＝０．１６μｍ
拡散層領域１箇所分に必要な寸法−拡散層エッジを覆うゲート同士の間隔寸法
＝０．４ − ０．１６  ＝  ０．２４μｍ  となる。
【００４９】
従って、従来例（図１１）と本発明の実施例（図３）とでは、ビット線２ペア分あたりで、０．２４μｍ、本発明の方が少ないピッチで素子を配置出来る。ビット線２ペア分のり返しピッチが２．０μｍに満たないピッチ寸法である為、０．２４μｍという値は、素子配置の可否に大きな影響を与える事となり、従来ではビット線繰り返しピッチ方向に２個のトランジスタを配置する事が出来ないが、本発明においてはビット線繰り返しピッチ方向に２個のトランジスタを配置する事が出来る。
【００５０】
本願のハンプ対策トランジスタは、１本のゲートと、一方又は両方の拡散層のエッジを覆うゲート電極から構成する。このハンプ対策トランジスタをラッチＭＯＳトランジスタとして使用することで、狭いピッチ間隔においてもメモリセルピッチに合わせた最小の面積で、安定動作するラッチ回路、センスアンプ回路を備えた半導体装置が得られる。
【００５１】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００５２】
【図１】本発明におけるトランジスタの平面図である。
【図２】本願のトランジスタにおける粗密補正用ダミーゲートとしての構成を説明する平面図である。
【図３】本発明のトランジスタをセンスアンプに適用した平面図である。
【図４】従来のトランジスタの平面図（Ａ）、断面図（Ｂ）である。
【図５】従来のトランジスタ特性図である。
【図６】従来のハンプ対策トランジスタ１の平面図である。
【図７】従来のハンプ対策トランジスタ１のチャネル幅を説明する平面図である。
【図８】従来のハンプ対策トランジスタ２の平面図である。
【図９】半導体記憶装置のセンスアンプの回路図である。
【図１０】図９のセンスアンプを従来のトランジスタで構成した平面図である。
【図１１】図９のセンスアンプを従来のハンプ対策トランジスタ２で構成した平面図（その１）である。
【図１２】図９のセンスアンプを従来のハンプ対策トランジスタ２で構成した平面図（その２）である。
【図１３】従来のハンプ対策トランジスタ２のサイズを説明する平面図である。
【符号の説明】
【００５３】
１    シリコン基板
２    絶縁体
３    ディボット
４    ゲート電極
５、６    拡散層
７    メイントランジスタ
８    サブチャネルトランジスタ
９    コンタクト
１０    スルホール
１１    金属配線
１４    粗密補正用ダミーゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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