(57)【要約】【課題】  複数の半導体素子を積層する積層型パッケージを使用する際に抵抗体の配線や抵抗部品の実装面積を実質的に小さくして小型化を実現した半導体装置及びその製造方法を提供する。【解決手段】  半導体装置は、半導体素子と、前記半導体素子を搭載し、金属メッキ層２から形成された抵抗体５を有する配線パターン４が形成され銅貼絶縁板３から形成された複数の配線基板６とを備え、前記複数の配線基板は積層され、前記各配線基板の配線パターンは電気的に接続されている。抵抗体は、配線基板の配線パターンに接続されるＮｉなどの金属メッキ層を用いているので、半導体パッケージと一体であり、したがって、メモリモジュールなどの半導体装置を小型化できる。【選択図】  図１
2006128365.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子を搭載し、金属メッキ層の抵抗体を有する配線パターンが形成され銅貼絶縁板から形成された複数の配線基板とを備え、
前記複数の配線基板は積層され、前記各配線基板の配線パターンは電気的に接続されていることを特徴とする半導体装置。
【請求項２】
接続電極が形成された複数のビア及びこの接続電極に電気的に接続された配線パターンを有する第１の配線基板と、
前記第１の配線基板に搭載され、前記配線パターンと電気的に接続された半導体素子と、
前記半導体素子を搭載したときにこの半導体素子が収容され、半導体素子容積より大きいチップキャビティ部を有し、複数のビアに形成された接続電極を備えた複数の第２の配線基板とを具備し、
前記第１の配線基板及び前記第２の配線基板は、これらの接続電極が電気的に接続されるように積層されて積層体を構成し、前記第１の配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体は複数個積層され一体化されてなり、前記複数の第１及び第２の配線基板から選択された少なくとも１つの配線基板の配線パターンには金属メッキ層の抵抗体が接続されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置を製造する工程において、銅箔表面に抵抗体材料となる金属メッキ層を電解メッキもしくは無電解メッキにより形成する工程と、
前記金属メッキ層を絶縁板に接合して銅貼絶縁板を形成する工程と、
前記銅貼絶縁板の銅箔をパターニングして配線パターンを形成する工程と、
前記金属メッキ層をパターニングして前記配線パターンに電気的に接続された抵抗体を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
接続電極が形成された複数のビア及びこの接続電極に電気的に接続された電極パターンを備えた複数の第１の配線基板を形成する工程と、
前記第１の配線基板に前記電極パターンとは電気的に接続された半導体素子を搭載させる工程と、
前記半導体素子を搭載したときに、この半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、且つ複数のビアに形成された接続電極を備え裏面に接着剤層を形成した複数の第２の配線基板を形成する工程と、
前記第１及び第２の配線基板は、これらの接続電極が電気的に接続されるように積層され、前記接着剤によりこれらを接着して積層体を構成し、前記第１の配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体を複数個積層させ、これらを一体化する工程とを具備し、
前記複数の第１及び第２の配線基板から選択された少なくとも１つの配線基板の配線パターンには金属メッキ層の抵抗体が接続されていることを特徴とする半導体装置の製造方法。
【請求項５】
主面に形成された電極パターンを備えた複数の第１の配線基板を形成する工程と、
前記電極パターンを備えた第１の配線基板に前記電極パターンと電気的に接続された半導体素子を搭載させる工程と、
前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、裏面に接着剤層を形成した複数の第２の配線基板を形成する工程と、
前記第１の配線基板と前記第２の配線基板とを交互に積層させ、前記接着剤によりこれらを接着して積層体を構成し、前記第１の配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体を複数個積層させ、これらを一体化する工程と、
前記複数の積層体を積層させた状態でこれらを貫通するビアを形成し、このビアに接続電極を形成する工程とを具備し、
前記複数の第１及び第２の配線基板から選択された少なくとも１つの配線基板の配線パターンには金属メッキ層の抵抗体が接続されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子を積層する積層型パッケージを使用した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置は、高密度実装化を目的として半導体素子を積層して用いることが多くなっている。従来用いられている積層パッケージではＴＳＯＰ(Thin Small Outline Package)、ＴＣＰ(Tape Carrier Package)、ＢＡＧ(Ball Grid Array) などのパッケージを組み立て完成させた後、各パッケージに予め設けた外部端子を個別に積み重ねることにより、各々を積層し、さらに電気的接続を行っている。すなわち従来の積層型パッケージは、各パッケージの組み立て工程に加え、各パッケージ毎の積層加工工程が加わる。したがって、工程数が積層個数分増加するシーケンシャル工法になり、この工法による加工コストの増加、また個別に積層するスペーサなどの部材を用いることによるコストの増加が大きいなどの問題がある。
【０００３】
また、薄い積層型パッケージを有する半導体装置には次のような半導体装置が知られている。これは、接続電極が形成された複数のビア及びこの接続電極に電気的に接続された電極パターンを備えた複数の第１の配線基板と、前記第１の配線基板に搭載され前記電極パターンと電気的に接続された半導体素子と、前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、且つ複数のビアに埋め込み形成された接続電極を備えた複数の第２の配線基板とを具備し、前記第２の配線基板の１つと前記第１の配線基板の１つとは前記第１の配線基板に前記第２の配線基板の前記接続配線とこの第１の配線基板の前記接続電極とが電気的に接続されるように積層されて積層体を構成し前記第１の配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体は複数個積層され一体化されてなることを特徴としている（特許文献１の図５参照）。このような構成により、薄い積層型パッケージを有する半導体装置が得られる。また、この積層型パッケージは、その上下を第２の配線基板により挟まれているので、半導体素子に対する密閉性が高くなっている。
【０００４】
また、第２の配線基板に形成されているチップキャビティ部には半導体素子が収容されているが、チップキャビティ部の厚さ及び面積は半導体素子より小さいのでこの中に半導体素子が収容されても半導体素子とチップキャビティ部の内壁との間には空間が形成されている。例えば、この半導体装置を曲げることにより半導体素子が少し伸びてもチップキャビティ部との間には空間があり、この空間が半導体素子の伸びを吸収することができる。したがって、半導体装置に外力が加わっても発生する応力を吸収することが可能になる。さらに、この空間には第２の配線基板と第１の配線基板とを接合する接着材が充填されることになるが、とくにシリコン樹脂などの軟性の接着材を用いると、応力の吸収が可能になるとともに密封性が向上して半導体装置の耐湿性が向上する。
前記第１の配線基板には複数の前記半導体素子を搭載させ、前記第２の配線基板には複数の前記チップキャビティ部を形成し、これらの前記第１の配線基板と前記第２の配線基板とを積層して形成した前記積層体を複数個積層して一体化する前記一体化工程の後に前記一体化された積層体を積層方向に切断する工程をさらに具備するようにしても良い。
【０００５】
半導体素子層とこれを支持する第１の配線基板及び第２の配線基板とを一括して積層し、切断することにより、従来のパッケージを積層する技術より少ない工程数で製造することが可能になる。
積層された半導体素子からなる従来の半導体装置であるメモリモジュール（本発明を説明する図２の回路ブロック図参照）は、データピン分、６４個の抵抗体が必要であり、従来のモジュールは、実装基板に半導体パッケージとチップ抵抗を個別に実装するため、半導体パッケージと抵抗体の配線パターンや抵抗部品の実装面積のため実装面積の小型化には限界がある。既存の積層パッケージも同様、抵抗体と半導体パッケージは別体であり、実装基板には抵抗体と付随する配線が必要である。従来の技術としては、さらに特許文献２が知られている。これは配線基板の１つを側面から突出するように大きくし突出部に抵抗を配置している。しかし、突出部を有する大きい配線基板を用いているのでパッケージ面積
は、小さくならない。
【特許文献１】特願平１１−２３９０３３号
【特許文献２】特開平２００３−１３３５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、このような事情によりなされたものであり、複数の半導体素子を積層する積層型パッケージを使用する際に抵抗体の配線や抵抗部品の実装面積を実質的に小さくして小型化を実現した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
このような課題を解決するために、本発明の半導体装置の一態様は、半導体素子と、前記半導体素子を搭載し、金属メッキ層の抵抗体を有する配線パターンが形成され銅貼絶縁板から形成された複数の配線基板とを備え、前記複数の配線基板は積層され、前記各配線基板の配線パターンは電気的に接続されていることを特徴としている。
また、本発明の半導体装置の一態様は、接続電極が形成された複数のビア及びこの接続電極に電気的に接続された配線パターンを有する第１の配線基板と、前記第１の配線基板に搭載され、前記配線パターンと電気的に接続された半導体素子と、前記半導体素子を搭載したときにこの半導体素子が収容され、半導体素子容積より大きいチップキャビティ部を有し、複数のビアに形成された接続電極を備えた複数の第２の配線基板とを具備し、前記第１の配線基板及び前記第２の配線基板は、これらの接続電極が電気的に接続されるように積層されて積層体を構成し、前記第１の配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体は複数個積層され一体化されてなり、前記複数の第１及び第２の配線基板から選択された少なくとも１つの配線基板の配線パターンには金属メッキ層の抵抗体が接続されていることを特徴としている。
【０００８】
また、本発明の半導体装置の製造方法の一態様は、接続電極が形成された複数のビア及びこの接続電極に電気的に接続された電極パターンを備えた複数の第１の配線基板を形成する工程と、前記第１の配線基板に前記電極パターンとは電気的に接続された半導体素子を搭載させる工程と、前記半導体素子を搭載したときに、この半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、且つ複数のビアに形成された接続電極を備え裏面に接着剤層を形成した複数の第２の配線基板を形成する工程と、前記第１及び第２の配線基板は、これらの接続電極が電気的に接続されるように積層され、前記接着剤によりこれらを接着して積層体を構成し、前記第１の配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体を複数個積層させ、これらを一体化する工程とを具備し、前記複数の第１及び第２の配線基板から選択された少なくとも１つの配線基板の配線パターンには金属メッキ層の抵抗体が接続されていることを特徴としている。
【０００９】
また、本発明の半導体装置の製造方法の一態様は、主面に形成された電極パターンを備えた複数の第１の配線基板を形成する工程と、前記電極パターンを備えた第１の配線基板に前記電極パターンと電気的に接続された半導体素子を搭載させる工程と、前記半導体素子を搭載したときにこの半導体素子が収容される半導体素子容積より大きいチップキャビティ部を有し、裏面に接着剤層を形成した複数の第２の配線基板を形成する工程と、前記第１の配線基板と前記第２の配線基板とを交互に積層させ、前記接着剤によりこれらを接着して積層体を構成し、前記第１の配線基板に搭載された前記半導体素子が前記チップキャビティ部に完全に収容された状態でこの積層体を複数個積層させ、これらを一体化する工程と、前記複数の積層体を積層させた状態でこれらを貫通するビアを形成し、このビアに接続電極を形成する工程とを具備し、前記複数の第１及び第２の配線基板から選択された少なくとも１つの配線基板の配線パターンには金属メッキ層の抵抗体が接続されていることを特徴としている。
【発明の効果】
【００１０】
抵抗体は、配線基板の配線パターンに接続されるＮｉなどの金属メッキ層を用いているので、半導体パッケージと一体であり、従ってメモリモジュールなどの半導体装置を小型化できる。
【発明を実施するための最良の形態】
【００１１】
本発明は、半導体素子を搭載する複数の積層された配線板に抵抗体を作り込み外部端子へ引き出すことを特徴とする。
以下、実施例を参照して発明を実施するための最良の形態を説明する。
【実施例１】
【００１２】
まず、図１及び図２を参照して実施例１を説明する。
図１は、抵抗体が形成された配線基板上の抵抗体を形成する工程断面図及び斜視図、図２は、この実施例の半導体装置（メモリモジュール）の一例を示す回路ブロック図である。
図２のメモリモジュールは、データピン分、６４個の抵抗体が必要である。この様な抵抗体は、図１の工程に従って形成される。図１（ｃ）に金属メッキ層２から形成された抵抗体５及び配線パターン４を搭載した配線基板６が示されているが、実際にはこの配線基板６にはメモリチップなど半導体素子も形成されている。しかし、この実施例では半導体素子などの説明をしないので図示はしない。
【００１３】
銅箔１の全面に電解メッキもしくは無電解メッキによりＮｉなどの金属メッキ層２を形成する。その後、この金属メッキ層２を絶縁基板（プリプレグ）３に貼り付けて銅貼絶縁基板を形成する（図１（ａ））。次に、配線パターン形成領域エッチングマスクとなるドライフィルム（図示しない）をラミネートして銅箔１をエッチングし、配線パターン４を形成する（図１（ｂ））。次に、配線パターン４と抵抗体形成領域をマスクし、金属メッキ層２をエッチングして抵抗体５を形成する。そして、絶縁基板３は、配線基板６となる。抵抗体５の抵抗値は、厚さ×幅×配線パターンを構成する端子間距離×抵抗率により適宜決めることができる（図１（ｃ））。
この様にして得られた配線基板は、同じ種類の配線基板あるいは他の種類の配線基板と共に積層し、各配線基板の配線パターン間を電気的に接続し、端子を取り付けて積層型パッケージを形成する。
この実施例では、抵抗体は、配線基板上の配線パターンに接続されるＮｉなどの金属メッキ層を用いていて半導体パッケージと一体であり、従来の抵抗体を別体に形成する構造のものとは違ってメリモジュールなどの半導体装置を小型化できる。
【実施例２】
【００１４】
次に、図３及び図４を参照して実施例２を説明する。
図３及び図４は、積層型パッケージを備えた半導体装置の製造工程を説明する。
まず、半導体装置を構成する配線基板に、金属メッキ層に無電解Ｎｉメッキ層を抵抗体に用いた例を説明する。
銅箔に無電解Ｎｉメッキを施し、Ｈ2 ＰＯ2 −＋Ｈ2 Ｏ→ＨＰＯ3 −＋２Ｈ＋＋２ｅ−、Ｎｉ＋＋＋２ｅ−→Ｎｉ、Ｈ2 ＰＯ2 −＋ｍＮｉ＋＋＋（２ｍ＋１）ｅ−→ＮｉｍＰ＋２ＯＨ−の反応を用いてＮｉのＰ錯体とＮｉを銅箔全面に析出させる。所定の厚さの無電解Ｎｉメッキがついた銅箔にプリプレグ（絶縁基板）をラミネートし、片面銅貼積層板となる。この片面銅貼積層板にＹＡＧレーザ、炭酸ガスレーザを用いてビア穴開け加工を行い、ビア及び配線部位の銅箔にドライフィルムをラミネートしエッチングして、Ｃｕ配線パターンを形成する。さらに抵抗体部分と配線パターンにドライフィルムをラミネートし、無電解Ｎｉメッキ層をエッチングすることにより配線パターンと抵抗体を形成する。抵抗体部分は厚さ×幅×Ｃｕ配線端子間距離×抵抗率により任意の抵抗値を形成できる。
【００１５】
図３及び図４に示された半導体装置を構成する配線基板は、シリコンなどからなる半導体素子（チップ）を搭載する第１の配線基板（２２）と半導体素子が搭載されない第２の配線基板（２２ａ、２２ｂ、２２ｃ）からなる。上記の様に説明した抵抗体は、これら第１及び第２の配線基板の全てに形成されているか、あるいはこれらの配線基板から選択された少なくとも１つの配線基板に形成されている。尚、接続電極（ランド）は、配線パターンを構成する１部である。
【００１６】
これら配線基板は、銅箔付きポリイミド絶縁板や銅貼積層板などを用いる。
半導体素子２０を搭載する第１の配線基板２２は、抵抗体（図示しない）を含んだ配線パターン２４が形成されている。第１の配線基板２２には複数のビアが形成されている。ビアはＹＡＧレーザ、炭酸ガスレーザなどを用いて形成される。ビアには銀又は銅フィラー入りの導電性樹脂ペーストをスクリーン印刷することにより、接続配線２５を埋め込む。接続配線２５は、配線パターン２４を構成する接続電極（ランド）２６に覆われ、これに電気的に接続される。接続配線２５の形成方法には、ビア内壁に銅もしくは金メッキを施してからビア内に導電材料を埋め込むことも可能である。第１の配線基板２２に、フリップチップ法などにより半導体素子２０をダイボンドして搭載させる。半導体素子２０を第１の配線基板２２に搭載するには、はんだボールなどの接続端子（図示せず）を配線パターン２４に接続してなる。配線パターン２４と接続端子との接続部分は、アンダーフィル樹脂２１により被覆保護されている。
【００１７】
次に、半導体素子を乗せない第２の配線基板は、積層された時に最上層及び最下層に配置される配線基板２２ｂ及び配線基板２２ｃを含み、さらに、配線基板２２ｂ、２２ｃ間に積層され、中央付近に形成され第１の配線基板に搭載されている半導体素子を収容するチップキャビティ部２７を備えている配線基板２２ａも含まれている。
配線基板２２ａは、チップキャビティ部２７を始め、ビアに埋め込まれた接続配線２５ａ及び接続配線２５ａを被覆する接続電極２６ａ、接続電極２６ａを構成の一部とする配線パターン２４ａが形成されている。
配線基板２２ｂ、２２ｃは、チップキャビティ部を持っていないが、ビアに埋め込まれた接続配線２５ｂ、２５ｃ及び接続配線２５ｂ、２５ｃを被覆する接続電極２６ｂ、２６ｃ、接続電極２６ｂ、２６ｃを構成の一部とする配線パターン２４ｂ、２４ｃが形成されている。
【００１８】
次に、これらの配線基板を積層する方法について説明する。
まず、第１の配線基板である配線基板２２に第２の配線基板であるチップキャビティ部を有する配線基板２２ａを位置合せを行ってから半導体素子２０がチップキャビティ部に収容されるように積層する。このとき、事前に配線基板２２ａの裏面にエポキシ樹脂などの熱硬化性の接着材２３を形成しておく。位置合せを行ってから配線基板２２を配線基板２２ａに積層して１対の積層体を形成する。この積層体の複数対を積層し、複数対の積層体の最上部及び最下部に第２の配線基板である接着材２３を配線基板２２ｂ、２２ｃに形成した状態で積層する。
この様な積層体を真空プレスなどの加熱圧縮機により接着材２３の硬化温度でプレスする。最後に各パッケージ外形に沿ってブレード、ルータなどで切断して積層パッケージを形成する（図３及び図４）。
【００１９】
この実施例では、第２の配線基板に複数のチップキャビティ部を形成し、また、第１の配線基板に複数の半導体素子を搭載させ、これらを交互に積層させて複数の半導体素子積層体（この実施例では２つ）を形成し、最終的に各半導体素子積層体毎にブレードして積層パッケージ形成の効率化を図っている。
この実施例では、このように形成された積層パッケージ（半導体装置）は、組み込まれている配線基板に形成された配線パターンに金属メッキ層からなる抵抗体が所定の位置に組み込まれており、半導体パッケージと一体であり、従来の抵抗体を別体に形成する構造のものとは違ってメリモジュールなどの半導体装置を小型化できる。
【実施例３】
【００２０】
次に、図５及び図６を参照して実施例３を説明する。
図５及び図６は、積層型パッケージを備えた半導体装置の製造工程を説明する。
まず、半導体装置を構成する配線基板に、金属メッキ層に無電解Ｎｉメッキ層を抵抗体に用いた例を説明する。
銅箔に無電解Ｎｉメッキを施し、実施例２と同様ＮｉのＰ錯体とＮｉを銅箔全面に析出させる。所定の厚さの無電解Ｎｉメッキがついた銅箔にプリプレグ（絶縁基板）をラミネートし、片面銅貼積層板となる。この片面銅貼積層板にＹＡＧレーザ、炭酸ガスレーザを用いてビア穴開け加工を行い、ビア及び配線部位の銅箔にドライフィルムをラミネートしエッチングして、Ｃｕ配線パターンを形成する。さらに抵抗体部分と配線パターンにドライフィルムをラミネートし、無電解Ｎｉメッキ層をエッチングすることにより配線パターンと抵抗体を形成する。抵抗体部分は厚さ×幅×Ｃｕ配線端子間距離×抵抗率により任意の抵抗値を形成できる。
【００２１】
図５及び図６に示された半導体装置を構成する配線基板は、シリコンなどからなる半導体素子（チップ）を搭載する第１の配線基板（３２）と半導体素子が搭載されない第２の配線基板（３２ａ、３２ｂ、３２ｃ）からなる。上記の様に説明した抵抗体は、これら第１及び第２の配線基板の全てに形成されているか、あるいはこれらの配線基板から選択された少なくとも１つに形成されている。尚、接続電極（ランド）は、配線パターンを構成する１部である。
これら配線基板は、銅箔付きポリイミド絶縁板や銅貼積層板などを用いる。
半導体素子３０を搭載する第１の配線基板３２は、抵抗体（図示しない）を含んだ配線パターン３４が形成されている。第１の配線基板３２上には、配線パターン３４を構成する接続電極（ランド）３６が形成される。第１の配線基板３２に、フリップチップ法などにより半導体素子３０をダイボンドして搭載させる。半導体素子３０を第１の配線基板３２に搭載するには、はんだボールなどの接続端子（図示せず）を配線パターン３４に接続してなる。配線パターン３４と接続端子との接続部分は、アンダーフィル樹脂３１により被覆保護されている。
【００２２】
次に、半導体素子を乗せない第２の配線基板は、積層された時に最上層及び最下層に配置される配線基板３２ｂ及び配線基板３２ｃを含み、さらに、配線基板３２ｂ、３２ｃ間に積層され、中央付近に形成され第１の配線基板に搭載されている半導体素子を収容するチップキャビティ部３７を備えている複数の配線基板３２ａも含まれている。
配線基板３２ａは、チップキャビティ部３７を始め、接続電極３６ａ、接続電極３６ａを構成の一部とする配線パターン３４ａが形成されている。
配線基板３２ｂ、３２ｃは、チップキャビティ部を持っていないが、ビアに埋め込まれた接続配線３５ｂ、３５ｃ及び接続配線３５ｂ、３５ｃを被覆する接続電極３６ｂ、３６ｃ、接続電極３６ｂ、３６ｃを構成の一部とする配線パターン３４ｂ、３４ｃが形成されている。
【００２３】
次に、これらの配線基板を積層する方法について説明する。
まず、第１の配線基板である配線基板３２に第２の配線基板であるチップキャビティ部を有する配線基板３２ａを位置合せを行ってから半導体素子３０がチップキャビティ部に収容されるように積層する。このとき、事前に配線基板３２ａの裏面にエポキシ樹脂などの熱硬化性の接着材３３を形成しておく。位置合せを行ってから配線基板３２を配線基板３２ａに積層して１対の積層体を形成する。この積層体の複数対を積層し、複数対の積層体をの最上部及び最下部に第２の配線基板である接着材３３を配線基板３２ｂ、３２ｃ形成した状態で積層する。
この様な積層体を真空プレスなどの加熱圧縮機により接着材３３の硬化温度でプレスする。接着材３３を硬化させてからビアを形成する接続電極（ランド）３６が形成された領域に口径０．２５〜０．４ｍｍ程度のドリルを用いて、これら接続電極３６、３６ａ、３６ｂ、３６ｃを貫通する貫通孔３８を形成する。その後貫通孔３８内部及び接続電極上に銅、金などの電気メッキを施して貫通孔３８内部に接続電極３６、３６ａ、３６ｂ、３６ｃと電気的に接続された接続配線が形成される。その後、各パッケージ外形に沿ってブレード、ルータなどで切断して積層パッケージを形成する（図５及び図６）。
【００２４】
この実施例では、第２の配線基板に複数のチップキャビティ部を形成し、また、第１の配線基板に複数の半導体素子を搭載させ、これらを交互に積層させて複数の半導体素子積層体（この実施例では２つ）を形成し、最終的に各半導体素子積層体毎にブレードして積層パッケージ形成の効率化を図っている。
この実施例では、このように形成された積層パッケージ（半導体装置）は、組み込まれている配線基板に形成された配線パターンに金属メッキ層からなる抵抗体が所定の位置に組み込まれており、半導体パッケージと一体であり、従来の抵抗体を別体に形成する構造のものとは違ってメモリモジュールなどの半導体装置を小型化できる。
【図面の簡単な説明】
【００２５】
【図１】実施例１の抵抗体が形成された配線基板上の抵抗体を形成する工程断面図及び斜視図。
【図２】実施例１の実施例の半導体装置（メモリモジュール）の一例を示す回路ブロック図。
【図３】実施例２の積層型パッケージを備えた半導体装置の製造工程を説明する工程断面図。
【図４】実施例２の積層型パッケージを備えた半導体装置の製造工程を説明する工程断面図。
【図５】実施例３の積層型パッケージを備えた半導体装置の製造工程を説明する工程断面図。
【図６】実施例３の積層型パッケージを備えた半導体装置の製造工程を説明する工程断面図。
【符号の説明】
【００２６】
１・・・銅箔      ２・・・金属メッキ層      ３・・・絶縁基板
４、２４・・・配線パターン      ５・・・抵抗体
６、２２・・・配線基板      ２０、３０・・・半導体素子
２１、３１・・・アンダーフィル樹脂      ２３、３３・・・接着材
２５、３５・・・接続配線      ２６、３６・・・接続電極
２７、３７・・・チップキャビティ      ３８・・・貫通孔
【図１】
2006128365.tif 000003
【図２】
2006128365.tif 000004
【図３】
2006128365.tif 000005
【図４】
2006128365.tif 000006
【図５】
2006128365.tif 000007
【図６】
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