(57)【要約】      （修正有）【課題】単純化された工程でパッケージング基板を製造する方法およびそれを用いたパッケージング方法を提供する。【解決手段】基板１１０の下部表面の所定領域をエッチングして陥没部１４０を製造するステップと、基板１１０の上部表面にシード層を積層するステップと、陥没部１４０内で、基板１１０の下部表面の所定領域をエッチングしてシード層まで連結される少なくとも１つのビアホールを製造するステップと、シード層を用いてビアホール内部をメッキ処理し、基板の上下部を連結する電極１８０を製造するステップとを含むパッケージング基板の製造方法。好ましくは、基板上下部の表面に電極１８０と接続される第１および第２パッド１３５、１９０を製造するステップを更に含むことができる。これにより、第２パッド１９０をボンディング物質として用いてパッケージングすることができる。【選択図】図１
2006128683.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板の下部表面の所定領域をエッチングして陥没部を製造するステップと、
（ｂ）前記基板の上部表面にシード層を積層するステップと、
（ｃ）前記陥没部内で、前記基板の下部表面の所定領域をエッチングして前記シード層まで連結される少なくとも１つのビアホールを製造するステップと、
（ｄ）前記シード層を用いて前記ビアホール内部をメッキ処理し、前記基板の上下部を連結する電極を製造するステップと、
を含むことを特徴とするパッケージング基板の製造方法。
【請求項２】
前記シード層をエッチングして前記電極と接続された所定形態の第１パッドを製造するステップと、
前記基板の下部表面上で前記電極と接続された所定形態の第２パッドを製造するステップと、
を更に含むことを特徴とする、
請求項１に記載のパッケージング基板の製造方法。
【請求項３】
前記第２パッドは、所定の条件下で外部物質とボンディング可能なメタル物質から製造されることを特徴とする、
請求項２に記載のパッケージング基板の製造方法。
【請求項４】
前記（ｃ）ステップにおいて、
前記基板の下部表面に所定のメタルマスクを積層するステップと、
前記陥没部内に積層されたメタルマスク上の所定領域をエッチングするステップと、
前記メタルマスクがエッチングされた領域の基板をエッチングして前記少なくとも１つのビアホールを製造するステップと、
を更に含むことを特徴とする、
請求項１に記載のパッケージング基板の製造方法。
【請求項５】
前記（ｄ）ステップにおいて、
前記メッキ物質が前記基板下部において前記陥没部の底表面より厚くメッキされるよう前記電極を製造するステップを含むことを特徴とする、
請求項１に記載のパッケージング基板の製造方法。
【請求項６】
前記（ｄ）ステップにおいて、
前記陥没部内で、所定材質の保護膜を前記電極上に積層するステップを更に含むことを特徴とする、
請求項５に記載のパッケージング基板の製造方法。
【請求項７】
前記保護膜は、金（Ａｕ）からなることを特徴とする、
請求項６に記載のパッケージング基板の製造方法。
【請求項８】
所定の回路素子をパッケージングするパッケージング方法において、
（ａ）基板の下部表面の所定領域をエッチングして陥没部を製造するステップと、
（ｂ）前記基板の上部表面にシード層を積層するステップと、
（ｃ）前記陥没部内で、前記基板の下部表面の所定領域をエッチングして前記シード層まで連結される少なくとも１つのビアホールを製造するステップと、
（ｄ）前記シード層を用いて前記ビアホール内部をメッキ処理し、前記基板の上下部を連結する電極を製造するステップと、
（ｅ）前記シード層をエッチングして前記電極と接続された所定形態の第１パッドを製造するステップと、
（ｆ）前記基板の下部表面上で前記電極と接続された所定形態の第２パッドを製造するステップと、
（ｇ）前記回路素子が実装されたベース基板および前記基板を前記第２パッドを用いてボンディングさせるステップと、
を含むことを特徴とするパッケージング方法。
【請求項９】
前記（ｃ）ステップにおいて、
前記基板の下部表面に所定のメタルマスクを積層するステップと、
前記陥没部内に積層されたメタルマスク上の所定領域をエッチングするステップと、
前記メタルマスクがエッチングされた領域の基板をエッチングして前記少なくとも１つのビアホールを製造するステップと
を更に含むことを特徴とする、
請求項８に記載のパッケージング方法。
【請求項１０】
前記（ｄ）ステップにおいて、前記メッキ物質が前記基板下部にて前記陥没部の底表面より厚くなるようメッキ処理して前記電極を製造するステップを含むことを特徴とする、
請求項８に記載のパッケージング方法。
【請求項１１】
前記（ｄ）ステップにおいて、前記陥没部内部にて、所定材質の保護膜を前記電極上に積層するステップを更に含むことを特徴とする、
請求項１０に記載のパッケージング方法。
【請求項１２】
前記保護膜は金（Ａｕ）からなることを特徴とする、
請求項１１に記載のパッケージング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路素子をパッケージングするためのパッケージング基板の製造方法、およびそれを用いたパッケージング方法に関し、詳細には、工程を単純化し、製造収率を向上させるパッケージング基板の製造方法およびそれを用いたパッケージング方法に関する。
【背景技術】
【０００２】
最近、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）技術の発達に伴なって、小型の高機能回路素子が開発されつつある。かかる回路素子が１つの単一チップとして製造されるためには、パッケージング（ｐａｃｋａｇｉｎｇ）工程が必要となる。パッケージングとは、回路素子が電子部品に実装されることができるよう物理的な機能および形成を与える作業のことを指す。即ち、異物が流入したり、外部からの衝撃により破損することを防止するために回路素子を密封包装する作業のことである。
【０００３】
回路素子を密封包装するために、別の基板を用いてパッケージング基板を製造した後、回路素子が実装されたベース基板とボンディング（結合）させる。この場合、回路素子と外部回路とが電気的に接続されるためには、パッケージング基板は内部回路素子と電気的に接続することのできる電極を備えなければならない。
このような電極を備えたパッケージング基板を製造するためには、基板上下部を連結するビアホールを製造してから、ビアホール内をメッキ処理して充填させることが一般的である。一方、従来では、基板の上部、即ちベース基板とボンディングされる一面の反対側をエッチングしビアホールを製造する。この場合、ビアホール内をメッキ処理するために使用されるシード層（ｓｅｅｄ  ｌａｙｅｒ）は、基板の下部に積層される。これにより、ビアホールの内部をメッキ処理すればメッキ物質は基板の上層方向に向って充填される。
【０００４】
一方、電極製造が完了され、最終的にはベース基板と平坦にボンディングさせるためには、基板の上部表面が平坦な状態でなければならない。これにより、基板の上部表面からメッキ物質がビアホール外部へ流出しないようにすることが重要である。即ち、基板の上部表面に露出された電極がやや凹んだ状態でメッキ処理を終了しなければならない。従って、メッキ過程においては細かい注意が要され、また、基板の上部表面から露出される電極が凹んでいる状態であるため、目で簡単に確認できない不具合がある。よって、メッキ処理が正常になされたかどうかについて確認し難いという不便さを持つ。
【０００５】
一方、電極と外部端子とを接続するためのパッドを基板の上部に製造するためには、メッキ物質が完全に充填されていない状態でビアホールを平坦化させなければならない。従って、基板の上部表面をＣＭＰ工程により平坦化させなければならない。よって、ＣＭＰ過程における素子破損が生じてしまう恐れがある。
また、電極は一般にＣｕを使用するが、Ｃｕは酸化されやすい特性を有している。よって、パッド製造過程において酸化された部分を除去するためには細かい注意を要する。一方、回路素子をパッケージングするためにはパッケージング基板の表面をクリーニングするクリーニング作業が頻繁に行われる。この場合、Ｃｕは高い酸化特性を有しているため、使用できるクリーニング液が有機性に制限されてしまう問題点も抱えている。
【０００６】
一方、ビアホールを製造するにあたって、従来にはフォトレジスト膜を用いてビアホールをパターニングしている。しかし、フォトレジスト膜は、エッチング液あるいはエッチングガスなどに対する耐食力が落ちることから、微細な直径のビアホールをパターニングするには困難である。さらに、パッケージング基板を製造した後、実際にパッケージングを行うためにはベース基板と結合可能なボンディング層を積層する工程がさらに加えられるため、工程が複雑になる問題点もある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は前述した問題点を解決するために案出されたもので、本発明の目的は、製造工程を単純化し、且つ素子チップの製造収率およびＲＦ特性を向上させるパッケージング基板製造方法およびその方法で製造されたパッケージング基板を用いたパッケージング方法を提供することにある。
本発明の他の目的は、メッキ工程、クリーニング工程などを容易に進行させることのできるパッケージング基板の製造方法およびパッケージング方法を提供することにある。
【課題を解決するための手段】
【０００８】
以上の目的を達成するための本発明の一実施の形態にかかるパッケージング基板の製造方法は、（ａ）基板の下部表面の所定領域をエッチングして陥没部を製造するステップと、（ｂ）前記基板の上部表面にシード層を積層するステップと、（ｃ）前記陥没部内で、前記基板の下部表面の所定領域をエッチングして前記シード層まで連結される少なくとも１つのビアホールを製造するステップと、（ｄ）前記シード層を用いて前記ビアホール内部をメッキ処理し、前記基板の上下部を連結する電極を製造するステップとを含む。
【０００９】
好ましくは、前記シード層をエッチングして前記電極と接続された所定形態の第１パッドを製造するステップと、前記基板の下部表面上で前記電極と接続された所定形態の第２パッドを製造するステップとを更に含むことができる。
さらに好ましくは、前記第２パッドは、所定の条件下で外部物質とボンディング（ｂｏｎｄｉｎｇ）可能なメタル物質から製造されることができる。
【００１０】
さらに、前記（ｃ）ステップにおいて、前記基板の下部表面に所定のメタルマスクを積層するステップと、前記陥没部内に積層されたメタルマスク上の所定領域をエッチングするステップと、前記メタルマスクがエッチングされた領域の基板をエッチングして前記少なくとも１つのビアホールを製造するステップとを更に含むことが好ましい。
そして、前記（ｄ）ステップにおいて、前記メッキ物質が前記基板下部において前記陥没部の底表面より厚くメッキされるよう前記電極を製造するステップを含むことができる。
【００１１】
なお、前記（ｄ）ステップにおいて、前記陥没部内で、所定材質の保護膜を前記電極上に積層するステップを更に含むことができ、前記保護膜は金（Ａｕ）からなることがよい。
一方、本発明の一実施の形態にかかるパッケージング方法は、（ａ）基板の下部表面の所定領域をエッチングして陥没部を製造するステップと、（ｂ）前記基板の上部表面にシード層を積層するステップと、（ｃ）前記陥没部内で、前記基板の下部表面の所定領域をエッチングして前記シード層まで連結される少なくとも１つのビアホールを製造するステップと、（ｄ）前記シード層を用いて前記ビアホール内部をメッキ処理し、前記基板の上下部を連結する電極を製造するステップと、（ｅ）前記シード層をエッチングして前記電極と接続された所定形態の第１パッドを製造するステップと、（ｆ）前記基板の下部表面上で前記電極と接続された所定形態の第２パッドを製造するステップと、（ｇ）前記回路素子が実装されたベース基板および前記基板を前記第２パッドを用いてボンディングさせるステップとを含む。
【００１２】
この場合、前記（ｃ）ステップにおいて、前記基板の下部表面に所定のメタルマスクを積層するステップと、前記陥没部内に積層されたメタルマスク上の所定領域をエッチングするステップと、前記メタルマスクがエッチングされた領域の基板をエッチングして前記少なくとも１つのビアホールを製造するステップとを更に含むことが好ましい。
一方、前記（ｄ）ステップにおいて、前記メッキ物質が前記基板下部にて前記陥没部の底表面より厚くなるようメッキ処理して前記電極を製造するステップを含むことができる。
【００１３】
また、前記（ｄ）ステップにおいて、前記陥没部内部にて、所定材質の保護膜を前記電極上に積層するステップを更に含むことができ、前記保護膜は金（Ａｕ）からなることがよい。
【発明の効果】
【００１４】
本発明によると、基板の下部表面をエッチングしてビアホールを製造することによって、パッケージング基板の製造工程およびそれを用いたパッケージング工程を単純化することができる。このため、製造過程において素子が破損されてしまうことを減少させ歩留まりを向上させることができる。即ち、陥没部に製造されたビアホール内にメッキ処理を行なうことでメッキ工程が容易になり、且つＣＭＰ工程が不要になることから工程が単純になるだけでなく、素子破損問題が著しく減少する。また、メタルマスクを用いて微細直径を有するビアホールを製造し、メッキ工程、クリーニング工程などを容易に進行させることが可能となる。さらに、メッキ工程の後、金を用いて電極に対する保護膜を製造することによってクリーニング工程が容易になる。さらに、工程そのものが単純になるにつれボンディング面の状態が良好になり、結果的にＲＦ特性が向上される。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面に基づいて本発明の好適な実施形態を詳述する。
図１は、本発明の一実施の形態にかかるパッケージング基板の構成を示す垂直断面図である。同図によると、本パッケージング基板１００は、基板１１０、電極１８０、第１パッド１３５、第２パッド１９０を有する。
基板１１０の下部表面の一定領域は、エッチングされて陥没部１４０を形成する。一方、電極１８０は、基板１１０の上下部表面に位置した第１パッド１３５および第２パッド１９０を電気的に接続する。この場合、電極１８０は、基板１１０の下部から上部方向に向ってエッチングしてビアホールを製造した後、ビアホール内部をメッキ処理することで製造される。この場合、陥没部１４０が所定厚さの深さを有するので、電極１８０は、陥没部１４０の底面の表面より厚く製造される。即ち、基板１１０の下部表面上で陥没部１４０以外の領域が外部ベース基板（図示せず）とボンディングされるので、陥没部１４０内部の底表面（即ち、基板表面）は平坦でなくてもよい。
【００１６】
図２Ａないし図２Ｃは、図１におけるパッケージング基板を製造する工程を説明するための垂直断面図である。先ず、図２Ａに示したように、基板１１０の下部表面の一定領域をエッチングして所定厚さの陥没部１４０を製造する。この場合、メッキ工程のためのシード層（ｓｅｅｄ  ｌａｙｅｒ）１３０を基板１１０の上部表面に積層する。
図２Ｂに示したように、陥没部１４０内で基板１１０をエッチングし、所定個数のビアホール１７０を製造する。ビアホール１７０の個数はパッケージング基板１００の使用目的により異なってくる。ビアホール１７０は、基板１１０の下部からエッチングされて基板１１０の上下部を貫通することによって、基板１１０の上部表面のシード層１３０まで連結される。
【００１７】
次に、図２Ｃで示したように、ビアホール１７０内をメッキ処理して電極１８０を製造してから、基板１１０の上下部表面上で電極１８０と接続された第１および第２パッド１３５、１９０を製造することによりパッケージング基板１００の製造が完了される。
図３Ａないし図３Ｅは、図２Ａで示したステップをより詳細に説明するための垂直工程図である。即ち、陥没部１４０を製造するために、図３Ａで示した、基板１１０の表面を酸化（Ｏｘｉｄａｔｉｏｎ）させ酸化膜１２０を形成する。基板１１０は通常、抵抗の高いシリコン基板を用いる。
【００１８】
図３Ｂで示したように、基板１１０の下部に形成された酸化膜１２０の一定領域にフォトレジスト膜１２５を一定形態で積層する。
これにより、図３Ｃの通り、フォトレジスト膜１２５が積層されない領域の酸化膜１２０をエッチングする。
図３Ｄに示したよう、酸化膜１２０がエッチングされた領域の基板１１０をエッチングすることにより所定厚さの陥没部１４０が製造される。この場合、基板１１０のエッチングは通常、乾式エッチング方法あるいは湿式エッチング方法によりなされる。
【００１９】
次に、図３Ｅに示したように、基板１１０の上部表面およびサイド面に積層された酸化膜１２０およびフォトレジスト膜１２５を取除き、基板１１０の上部表面にシード層１３０を積層する。
一方、図４Ａないし図４Ｄは、図２Ｂにて示された工程をより詳細に説明するための垂直断面図である。先ず、図４Ａで示したように、基板１１０の下部表面に、例えば、全面的にメタルマスク１５０を積層する。これにより、メタルマスク１５０は陥没部１４０内部の基板１１０の表面および基板１１０の下部に残存する酸化膜１２０上に積層される。
【００２０】
図４Ｂのとおりに、メタルマスク１５０上に所定形態でフォトレジスト膜１６０を再び積層する。この場合、フォトレジスト膜１６０は陥没部１４０内に積層されたメタルマスク１５０の一定領域を露出させる形態で積層される。
図４Ｃのとおりに、フォトレジスト膜１６０が積層された以外の領域のメタルマスク１５０および基板１１０を取除いてビアホール１７０を製造する。メタルマスク１５０はフォトレジスト膜１６０に比べてエッチングに対する耐食力が優れるため、これを用いると６０μｍ以下の直径でビアホール１７０を製造することができる。
【００２１】
図４Ｄのとおりに、基板１１０の下部表面のメタルマスク１５０およびフォトレジスト膜１６０を取除く。
一方、図５Ａないし図５Ｅは、図２Ｃで示した工程をより詳細に説明するための垂直工程図である。先ず、図５Ａによると、基板１１０の上部表面に積層されたシード層１３０を用いてメッキ工程を行なうことによって、ビアホール１７０内部を充填させる。これにより、基板１１０の上下部を電気的に接続する電極１８０を製造する。この場合、メッキは基板１１０の上部に位置するシード層１３０から陥没部１４０内部の基板１１０の下部方向に向って進行して形成される。従って、ビアホール１７０内部にメッキ処理される物質がビアホール１７０を完全に充填すれば、電極１８０は陥没部１４０底面の表面よりやや膨らんだ形態で製造される。しかし、陥没部１４０は所定の厚さを有するため膨らんだ形態でメッキ処理されてもボンディングにはどのような支障をも与えない。結果的に、メッキが正常になされたかを外部で確認することが容易になる。また、陥没部１４０の内部表面を平坦化する必要がないため、従来に比べてメッキ工程がはるかに簡単になる。
【００２２】
次に、図５Ｂに示したように、シード層１３０の上部表面に所定形態のフォトレジスト膜１８５を積層した後、図５Ｃに示したように、シード層１３０をエッチングし電極１８０と電気的に接続された第１パッド１３５を製造する。
次に、図５Ｄに示したように、基板１１０の下部表面に所定形態のフォトレジスト膜１８７を積層し、図５Ｅで示したように、電極１８０と電気的に接続された第２パッド１９０を製造する。この場合、第２パッド１９０は通常のメタル物質から製造され得る。これにより、共晶ボンディング（ｅｕｔｅｃｔｉｃ  ｂｏｎｄｉｎｇ）方式を用いて第２パッド１９０に所定の温度および圧力を加えてパッケージング基板１００をベース基板（図示せず）に接着させることができる。結果的に、電極１８０と電気的な接続のためのメタル層を加えて積層する必要がない。一方、図５Ｄにおいて、フォトレジスト膜１８７のパターンを変更して、第２パッド１９０の製造時に基板１１０の下部表面の縁部にもメタル物質を積層させることもできる。これにより、積層されたメタル層はベース基板とのボンディングをより円滑に行うことができ、素子を完全に密封させ得る。
【００２３】
一方、図６は本発明の更なる実施の形態にかかるパッケージング基板の構成を示した垂直断面図である。同図によると、本パッケージング基板２００は、基板２１０、電極２３０、第１パッド２２０、第２パッド２５０の他に保護膜２４０を加えて備える。
保護膜２４０とは、電極２３０が外部に露出され酸化されることを抑え、クリーニング過程を容易にする。保護膜２４０は、メッキ工程を終える過程において、イオン化傾向の低い物質で電極２３０を覆うことにより製造される。一般に、メッキ工程においては、金（Ａｕ）を用いて電極２３０を取り囲む。これにより、パッケージング基板２００をクリーニングする過程にて有機性溶液だけでなく、酸性溶液も使用できる。また、電極２３０が空気中に露出され酸化されることを防止することにより、第２パッド２５０を容易に製造することができる。図６に示されたその他の構成要素およびその製造方法は前述した実施の形態と同一であるので、それ以上の説明および図示は省略する。
【００２４】
図７は、図１においてパッケージング基板１００を用いて回路素子４００をパッケージングする方法を説明するための垂直断面図である。同図に示したように、回路素子４００は、ベース基板３００に実装された状態でパッケージング基板１００により密封される。この場合、パッケージング基板１００の下部表面の縁部にはメタル層１９５を積層することによって回路素子４００をより完璧に密封することができる。前述したように、メタル層１９５は第２パッド１９０の製造の際同時に製造されることができる。
【００２５】
一方、ベース基板３００は、回路素子４００のみならず、第１ボンディング層３１０、第２ボンディング層３２０、および連結ライン３３０などを更に備えることができる。これにより、ボンディング過程において、第１ボンディング層３１０はパッケージング基板１００下部の第２パッド１９０と結合し、第２ボンディング層３２０はパッケージング基板１００下部のメタル層１９５と結合される。一方、回路素子４００はベース基板３００内部に製造された連結ライン３３０を介して第１ボンディング層３１０と接続される。結果的に、パッケージング基板１００がベース基板３００とボンディングされ、回路素子４００は連結ライン３３０、第１ボンディング層３１０、第２パッド１９０、電極１８０、第１パッド１３５を介して外部端子（図示せず）と接続できる。一方、図７に示したように、連結ライン３３０は、ベース基板３００内部で製造されることもでき、ベース基板３００表面上に所定のパターンで製造されることもできる。また、同図においては、回路素子４００がベース基板３００の表面と結合されているが、ベース基板３００内部に実装されていてもよい。
【００２６】
以上、図面に基づいて本発明の好適な実施形態を図示および説明してきたが本発明の保護範囲は、前述の実施形態に限定するものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【産業上の利用可能性】
【００２７】
本発明は、製造工程を単純化し、且つ素子チップの製造収率およびＲＦ特性を向上させることが求められるパッケージング基板製造方法として、さらにその方法で製造されたパッケージング基板として有用である。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施の形態により製造されたパッケージング基板の構造を示す垂直断面図である。
【図２】ＡないしＣは本発明の一実施の形態にかかるパッケージング基板製造方法を説明するための垂直断面図である。
【図３】ＡないしＥは本発明の一実施の形態にかかるパッケージング基板製造方法のうち陥没部を製造する工程を説明するための垂直断面図である。
【図４】ＡないしＤは本発明の一実施の形態にかかるパッケージング基板製造方法のうちビアホールを製造する工程を説明するための垂直断面図である。
【図５】ＡないしＥは本発明の一実施の形態にかかるパッケージング基板製造方法のうち電極およびパッド部分を製造する工程を説明するための垂直断面図である。
【図６】本発明の他の実施形態にかかる製造されたパッケージング基板の構造を示す垂直断面図である。
【図７】図１のパッケージング基板を用いて回路素子をパッケージングするパッケージング方法を説明するための垂直断面図である。
【符号の説明】
【００２９】
１１０      基板
１２０      酸化膜
１３０      シード層
１３５      第１パッド
１５０      メタルマスク
１７０      ビアホール
１８０      電極
１９０      第２パッド
【図１】
2006128683.tif 000003
【図２】
2006128683.tif 000004
【図３】
2006128683.tif 000005
【図４】
2006128683.tif 000006
【図５】
2006128683.tif 000007
【図６】
2006128683.tif 000008
【図７】
2006128683.tif 000009