(57)【要約】【課題】混合モード集積回路中の同一の電気的極性を有する分離電源線間で有効なＥＳＤ防止を行う分離電源静電放電（ＥＳＤ）防止回路を提供する。【解決手段】分離電源ＥＳＤ防止回路を開示する。この分離電源ＥＳＤ防止回路は第一と第二の電源線間に接続され、第一のダイオード、第二のダイオード、ＭＯＳトランジスタを備える。この第一のダイオードはアノードとカソードを有し、このアノードは前記第一の電源線に接続される。前記ＭＯＳトランジスタのソースは前記第二の電源線に接続される。前記第二のダイオードのアノードは前記第二の電源線に接続され、カソードは前記第一の電源線に接続される。前記第一のダイオードと前記ＭＯＳトランジスタは、ＥＳＤの放電経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する。【選択図】  図５
2006013417.tif 000002
【特許請求の範囲】
【請求項１】
第一の電源線と第二の電源線の間に接続される分離電源静電放電（ＥＳＤ）防止回路であって、
アノードとカソードを有し、そのアノードは前記第一の電源線に接続されている、第一のダイオードと、
ゲート、ソース、ドレインを有し、そのドレインが前記第一のダイオードのカソードに接続され、前記ソースが前記第二の電源線に接続されている、第一の金属酸化膜半導体（ＭＯＳ）トランジスタと、
アノードとカソードを有し、そのアノードが前記第二の電源線に接続され、そのカソードが前記第一の電源線に接続され、前記第一のダイオードと前記第一のＭＯＳトランジスタが、静電放電経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する第二のダイオードとを備えることを特徴とする分離電源静電放電（ＥＳＤ）防止回路。
【請求項２】
ゲート、ソース、ドレインを有する第二のＭＯＳトランジスタを備え、そのドレインが前記第二のダイオードのカソードに接続され、そのソースが前記第一の電源線に接続され、前記第二のダイオードと前記第二のＭＯＳトランジスタが寄生ＳＣＲを形成することを特徴とする、請求項１記載の分離電源ＥＳＤ防止回路。
【請求項３】
前記第一のＭＯＳトランジスタがＮ型ＭＯＳトランジスタであることを特徴とする、請求項１記載の分離電源ＥＳＤ防止回路。
【請求項４】
前記第一のＭＯＳトランジスタがＰ型ＭＯＳトランジスタであることを特徴とする、請求項１記載の分離電源ＥＳＤ防止回路。
【請求項５】
前記第二のＭＯＳトランジスタがＮ型ＭＯＳトランジスタであることを特徴とする、請求項２記載の分離電源ＥＳＤ防止回路。
【請求項６】
前記第二のＭＯＳトランジスタがＰ型ＭＯＳトランジスタであることを特徴とする、請求項２記載の分離電源ＥＳＤ防止回路。
【請求項７】
第一の電源線と第二の電源線の間に接続される分離電源静電放電（ＥＳＤ）防止回路であって、
そのそれぞれがアノードとカソードを備え、その第一のダイオードのアノードが第一の電源線に接続することを特徴とする、複数の第一の直列ダイオードと、
ゲート、ソース、ドレインを有し、そのドレインが前記第一のダイオードの最終ダイオードのカソードに接続され、そのソースが第二の電源線に接続される、第一の金属酸化膜半導体（ＭＯＳ）トランジスタと、
そのそれぞれがアノードとカソードを有し、前記第二の直列ダイオードの第一のダイオードのアノードが前記第二の電源線に接続され、前記第二の直列ダイオードの最終ダイオードのカソードが前記第一の電源線に接続され、前記第一の直列ダイオードと前記第一のＭＯＳトランジスタが、静電放電経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する、複数の第二の直列ダイオードとを備えることを特徴とする分離電源静電放電（ＥＳＤ）防止回路。
【請求項８】
さらにゲート、ソース、ドレインを有する第二のＭＯＳトランジスタを備え、そのドレインが前記第二の直列ダイオードの最終ダイオードのカソードに接続され、そのソースが前記第一の電源線に接続され、前記第二の直列ダイオードの前記最終ダイオードと前記第二のＭＯＳトランジスタが、静電放電経路を与えるための寄生ＳＣＲを形成することを特徴とする、請求項７記載の分離電源ＥＳＤ防止回路。
【請求項９】
前記第一のＭＯＳトランジスタがＮ型ＭＯＳトランジスタであることを特徴とする、請求項７記載の分離電源ＥＳＤ防止回路。
【請求項１０】
前記第一のＭＯＳトランジスタがＰ型ＭＯＳトランジスタであることを特徴とする、請求項７記載の分離電源ＥＳＤ防止回路。
【請求項１１】
前記第二のＭＯＳトランジスタがＮ型ＭＯＳトランジスタであることを特徴とする、請求項８記載の分離電源ＥＳＤ防止回路。
【請求項１２】
前記第二のＭＯＳトランジスタがＰ型ＭＯＳトランジスタであることを特徴とする、請求項８記載の分離電源ＥＳＤ防止回路。
【請求項１３】
第一および第二の内部回路を静電放電（ＥＳＤ）から保護するために使用する集積回路であって、前記第一の内部回路が第一の高電源線と第一の低電源線の間に接続され、前記第二の内部回路が第二の高電源線と第二の低電源線の間に接続され、前記第一と前記第二の高電源線が相互に分離され、前記第一と前記第二の低電源線が相互に分離されており、
前記第一の高電源線と前記第一の低電源線の間を接続する、第一のＥＳＤ防止回路と、
前記第二の高電源線と前記第二の低電源線の間を接続する、第二のＥＳＤ防止回路と、
前記第一と第二の高電源線の間に接続され、ＥＳＤが前記第一あるいは第二の高電源線に発生中、前記第一あるいは前記第二の高電源線を選択的に接地し、第一のダイオード列、第一の金属酸化膜半導体（ＭＯＳ）トランジスタ、第二のダイオード列を備え、前記第一のダイオード列と前記第一のＭＯＳトランジスタが直列に接続され；前記第二のダイオード列が前記第一のダイオード列と前記第一のＭＯＳトランジスタに並列、逆方向になっており、ＥＳＤによる駆動中、前記第一のダイオード列と前記第一のＭＯＳトランジスタが、放電経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する、第三のＥＳＤ防止回路と、
前記第一と第二の低電源線の間に接続され、ＥＳＤが前記第一あるいは第二の低電源線に発生中、前記第一あるいは前記第二の低電源線を選択的に接地し、第三のダイオード列、第二の金属酸化膜半導体（ＭＯＳ）トランジスタ、第四のダイオード列を備え、前記第三のダイオード列と前記第二のＭＯＳトランジスタが直列に接続され；前記第四のダイオード列が前記第三のダイオード列と前記第二のＭＯＳトランジスタに並列、逆方向になっており；ＥＳＤによる駆動中、前記第三のダイオード列と前記第二のＭＯＳトランジスタが、放電経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する、第四のＥＳＤ防止回路とを備えることを特徴とする集積回路。
【請求項１４】
前記第一と第二のＭＯＳトランジスタがＮ型あるいはＰ型ＭＯＳトランジスタを備えていることを特徴とする、請求項１３記載の集積回路。
【請求項１５】
前記第三のＥＳＤ防止回路の第一の列および第二のダイオード列が少なくとも１つのダイオードを備え、前記第四のＥＳＤ防止回路の前記第三の列および第四のダイオード列が少なくとも１つのダイオードを備えていることを特徴とする、請求項１３記載の集積回路。
【請求項１６】
前記第一の列および第二のダイオード列の数が、前記第一の高電源線と前記第二の高電源供給バスの間の電位差に依存することを特徴とする、請求項１５記載の集積回路。
【請求項１７】
前記第三の列および第四のダイオード列の数が、前記第一の低電源線と前記第二の低電源供給バスの間の電位差に依存することを特徴とする、請求項１５記載の集積回路。
【請求項１８】
前記第三のＥＳＤ防止回路がさらに第三のＭＯＳトランジスタを備え、これが前記第二のダイオード列と直列に接続され；前記第一と第三のＭＯＳトランジスタが、それぞれ、前記第二および第一の高電源線に接続され；前記第四のＥＳＤ防止回路がさらに第四のＭＯＳトランジスタを備え、これが前記第四のダイオード列と直列に接続され；さらに、前記第二と第四のＭＯＳトランジスタがそれぞれ、前記第二および第一の低電源線に接続されることを特徴とする、請求項１３記載の集積回路。
【請求項１９】
前記第一、第二、第三および第四のＭＯＳトランジスタがＮ型あるいはＰ型ＭＯＳトランジスタを備えることを特徴とする、請求項１６記載の集積回路。
【請求項２０】
前記第一の内部回路、前記第一の内部回路の入力パッド、前記第一の高電源線、前記第一の低電源線の間に接続される第一の入力ＥＳＤ防止回路と、
前記第二の内部回路、前記第二の内部回路の入力パッド、前記第二の高電源線、前記第二の低電源線の間に接続される第二の入力ＥＳＤ防止回路とを備えることを特徴とする、請求項１６記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ）防止回路、より詳細には分離電源ＥＳＤ防止回路に関する。
【背景技術】
【０００２】
集積回路においては、人体接触により、静電荷がＩ／Ｏピン経由で集積回路チップの内部回路に流れ込む場合が多い。この静電荷は通常、高圧パルスを発生し、この瞬時的高圧パルスにより集積回路に損傷が発生する場合がある。集積回路にが高電圧静電パルスによって損傷するのを防止するため、静電放電（ＥＳＤ）防止回路を入力パッドと内部回路の間に配置し、ＥＳＤの放電経路を設け、ＥＳＤ電流を電源線に放出させる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
アナログ回路とデジタル回路を備える混合モード集積回路の場合、前記アナログ回路とデジタル回路がそれぞれ使用する電源線はノイズ防止のため分離される。この分離電源線の設計の場合、デジタル回路状態の瞬間的遷移によってデジタル回路の電源線に発生するノイズは、アナログ回路の電源線に送信されない。図１は従来技術によるＥＳＤ防止回路を示す概略図である。図１において、ＥＳＤ現象が、あるＩ／Ｏ端子から別のＩ／Ｏ端子に、あるいは、ある電源端子から別の電源端子に発生する場合、ＥＳＤ電流は集積回路中の最大幅の金属線のみに流れるのではない。ＥＳＤ現象が２本の分離電源線間のインタフェース回路に発生すると、ＥＳＤ電流は通常、もっとも弱い経路上を流れる。ＥＳＤにより前記インタフェース回路が損傷する場合がある。したがって、バス中の分離電源線の設計が集積回路の強度を劣化させる。
【０００４】
図２は、帯電デバイスモデル（ＣＤＭ）ＥＳＤ防止回路を示す回路概略図である。回路設計はいずれにしても集積回路の分離電源にとって大きな問題となる。ＣＤＭ防止回路のＥＳＤ現象においては、静電荷が最初から集積回路のバルクに蓄積されている。したがって、接地されているパッドに静電荷が放電される。この従来技術によるＣＤＭ  ＥＳＤ防止回路には２つの経路がある。すなわちＣＤＭクランプ回路を経由する場合と、電源線ＶＤＤ＿Ｉ／ＯとＶＤＤ＿Ｉｎｔｅｒｎａｌの間、および、ＶＳＳ＿Ｉ／ＯとＶＳＳ＿Ｉｎｔｅｒｎａｌの間の双方向ダイオード列を経由する場合である。双方向ダイオード列が無い場合、ＥＳＤ電流が大きいと、ＣＭＤ電流が、入力時、ゲートの酸化被膜を損傷する場合がある。
【０００５】
図３は米国特許番号６０７５６８６により開示されたＥＳＤ保護回路を示す概略図である。この回路は、第一と第二の電源線の間に並列かつ逆方向に接続したダイオードからなる２つのダイオード列を備える。さらに、図４は米国特許番号６０４０９６８で開示されているＥＳＤ保護回路を示す概略図である。並列、逆方向に接続された２つのダイオードが、前記第一と第二の電源線の間に配備されている。ただし、これらのダイオードを適用しても、回路はＥＳＤから効果的に保護されない。
【課題を解決するための手段】
【０００６】
したがって、本発明は、混合モード集積回路中の同一の電気的極性を有する分離電源線間で有効なＥＳＤ防止を行う分離電源静電放電（ＥＳＤ）防止回路に関する。
【０００７】
さらに本発明は、混合モード集積回路中の異なった電気的極性を有する分離電源線間で有効なＥＳＤ防止を行う集積回路に関する。
【０００８】
本発明の実施例によると、分離電源静電放電（ＥＳＤ）防止回路は第一と第二の電源線の間に接続される。この分離電源ＥＳＤ防止回路は第一のダイオード、第一の金属酸化膜半導体（ＭＯＳ）トランジスタ、第二のダイオードを備える。前記第一のダイオードはアノードとカソードを有し、このアノードは前記第一の電源線に接続される。前記第一の金属酸化膜半導体（ＭＯＳ）トランジスタは、ゲート、ソース、ドレインを有し、そのドレインは前記第一のダイオードのカソードに接続され、そのソースは前記第二の電源線に接続される。前記第二のダイオードはアノードとカソードを有し、そのアノードは前記第二の電源線に接続され、そのカソードは前記第一の電源線に接続される。前記第一のダイオードと前記第一のＭＯＳトランジスタは、静電放電経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する。
【０００９】
本発明の実施例によると、前記分離電源ＥＳＤ防止回路はさらに、第二のＭＯＳトランジスタを備える。このＭＯＳトランジスタはゲート、ソース、ドレインを有し、そのドレインは前記第二のダイオードのカソードに接続され、そのソースは前記第一の電源線に接続される。前記第二のダイオードと前記第二のＭＯＳトランジスタは寄生ＳＣＲを形成する。したがって、ＳＣＲによる放電経路は双方向であり、前記第一の電源線から前記第二の電源線、あるいは、前記第二の電源線から前記第一の電源線までのいずれかをとる。
【００１０】
本発明の実施例によると、前記第一のＭＯＳトランジスタはＮ型あるいはＰ型のＭＯＳトランジスタとなる。別の実施例では、前記第一および第二のＭＯＳトランジスタはＮ型あるいはＰ型のＭＯＳトランジスタとなる。
【００１１】
本発明は、第一の電源線と第二の電源線の間に接続される分離電源静電放電（ＥＳＤ）防止回路を開示する。この分離電源ＥＳＤ防止回路は複数の第一の直列ダイオード、ひとつのＭＯＳトランジスタ、複数の第二の直列ダイオードを備える。この第一の直列ダイオードは、それぞれ、アノードとカソードを有する。前記第一の直列ダイオードは相互に接続され、その第一の直列ダイオードのうち最初のダイオードのアノードは、第一の電源線に接続される。前記ＭＯＳトランジスタはゲート、ソース、ドレインを有し、そのドレインは前記第一の直列ダイオードの最終ダイオードのカソードに接続され、そのソースは第二の電源線に接続される。前記第二の直列ダイオードはそれぞれアノードとカソードに接続される。前記第二の直列ダイオードは互いに接続され、前記第二の直列ダイオードの第一のダイオードのアノードは前記第二の電源線に接続され、前記第二の直列ダイオードの最終ダイオードのカソードは前記第一の電源線に接続される。前記第一の直列ダイオードのうち第一のダイオードと前記第一のＭＯＳトランジスタは、静電放電経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する。
【００１２】
本発明の実施例によると、分離電源ＥＳＤ防止回路はさらに第二のＭＯＳトランジスタを備える。前記第二のＭＯＳトランジスタはゲート、ソース、ドレインを有し、そのドレインは前記第二の直列ダイオードのカソードに接続され、そのソースは前記第一の電源線に接続される。前記第二の直列ダイオードの最終トランジスタと前記第二のＭＯＳトランジスタはＥＳＤ経路を与えるための寄生ＳＣＲを形成する。したがって、ＳＣＲによる前記ＥＳＤルートは、前記第一の電源線から前記第二の電源線まで、あるいは前記第二の電源線から前記第一の電源線までの双方向をとる。
【００１３】
本発明の実施例によると、前記第一のＭＯＳトランジスタはＮ型あるいはＰ型トランジスタをとることができる。別の実施例によると、前記第一および前記第二のＭＯＳトランジスタはＮ型あるいはＰ型ＭＯＳトランジスタをとることができる。
【００１４】
本発明は、第一の内部回路と第二の内部回路を静電放電（ＥＳＤ）から保護するために使用する集積回路を開示する。前記第一の内部回路は、第一の高電源線と第一の低電源線の間を接続し、前記第二の内部回路は第二の高電源線と第二の低電源線の間を接続する。前記第一と第二の高電源線は互いに分離され、前記第一と第二の低電源線は互いに分離される。電位差が第一と第二の高電源線の間に存在し、前記第一と第二の低電源線の間にも電位差が存在する。前記集積回路は、第一のＥＳＤ防止回路、第二のＥＳＤ防止回路、第三のＥＳＤ防止回路、第四のＥＳＤ防止回路を備える。前記第一のＥＳＤ防止回路は前記第一の高電源線と前記第一の低電源線の間を接続する。前記第二のＥＳＤ防止回路は前記第二の高電源線と前記第二の低電源線の間を接続する。前記第三のＥＳＤ防止回路は前記第一の高電源線と前記第二の高電源線の間を接続し、前記第一の高電源線あるいは前記第二の高電源線にＥＳＤが発生した場合、前記第一の電源線あるいは前記第二の高電源線を選択的に接地することができる。前記第三のＥＳＤ防止回路は第一のダイオード列、第一の金属酸化膜半導体（ＭＯＳ）トランジスタ、第二のダイオード列を備える。前記第一のダイオード列と前記第一のＭＯＳトランジスタは直列に接続される。前記第二のダイオード列は、前記第一のダイオード列と前記第一のＭＯＳトランジスタと並列、逆方向である。前記第一のダイオード列と前記第一のＭＯＳトランジスタは、ＥＳＤが発生する時、ＥＳＤ経路を与えるための寄生シリコン制御整流器（ＳＣＲ）を形成する。前記第四のＥＳＤ防止回路は前記第一と前記第二の低電源線の間に接続され、ＥＳＤが前記第一あるいは第二の低電源線に発生する間、前記第一あるいは第二の低電源線が選択的に接地される。前記第四のＥＳＤ防止回路は、第三のダイオード列、第二の金属酸化膜半導体（ＭＯＳ）トランジスタ、第四のダイオード列を備える。前記第三のダイオード列と前記第二のＭＯＳトランジスタは直列に接続される。前記第四のダイオード列は、前記第三のダイオード列と前記第二のＭＯＳトランジスタに並列、逆方向である。前記第三のダイオード列と前記第二のＭＯＳトランジスタは、ＥＳＤ発生により起動された後、ＥＳＤが発生が継続中、放電経路を与えるために寄生シリコン制御整流器（ＳＣＲ）を形成する。
【００１５】
本発明の実施例によると、前記集積回路の前記第一のＭＯＳトランジスタはＮ型あるいはＰ型ＭＯＳトランジスタを備え、前記集積回路の前記第二のＭＯＳトランジスタはＮ型あるいはＰ型ＭＯＳトランジスタを備える。
【００１６】
本発明の実施例によると、前記集積回路の前記第三のＥＳＤ防止回路の前記第一および前記第二のダイオード列は、ダイオードを少なくともひとつ備える。前記第四のＥＳＤ防止回路の前記第三と前記第四のダイオード列は少なくともひとつのダイオードを備える。本発明の実施例によると、前記第一と第二のダイオード列の数は前記第一と第二の高電源線間の電位差に依存する。前記第三と前記第四のダイオード列の数は、前記第一と前記第二の低電源線間の電位差に依存する。
【００１７】
本発明の実施例によると、前記第三のＥＳＤ防止回路はさらに第三のＭＯＳトランジスタを備え、これは前記第二のダイオード列に直列に接続される。前記第一と第三のＭＯＳトランジスタはそれぞれ前記第二および第一の高電源線に接続される。前記第四のＥＳＤ防止回路はさらに第四のＭＯＳトランジスタを備え、これは前記第四のダイオード列と直列に接続される。前記第二および第四のＭＯＳトランジスタはそれぞれ前記第二および第一の低電源線に接続される。
【００１８】
本発明の実施例によると、前記第一、第二、第三、第四のＭＯＳトランジスタはＮ型あるいはＰ型ＭＯＳトランジスタである。
【００１９】
本発明の実施例によると、前記集積回路はさらに第一の入力ＥＳＤ防止回路と第二の入力ＥＳＤ防止回路を備える。その第一の入力ＥＳＤ防止回路は、前記第一の内部回路、その第一の内部回路の入力パッド、前記第一の高電源線、前記第一の低電源線の間に接続される。前記第二の入力ＥＳＤ防止回路は前記第二の内部回路、前記第二の内部回路の入力パッド、前記第二の高電源線、前記第二の低電源線の間に接続される。
【００２０】
本発明の、前述および他の目的、特徴、利点の理解の便を図るため、望ましい実施例を関連図とあわせて次に説明する。
【発明を実施するための最良の形態】
【００２１】
図５は本発明に基づく分離電源静電放電（ＥＳＤ）防止回路を示す回路概略図である。図５では、前記分離電源ＥＳＤ防止回路は２つのダイオードＤａ１とＤｂ１、およびひとつのＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタＭｎ１を備える。前記ダイオードＤａ１のアノードは端子ＴＡに接続され、カソードは前記ＮＭＯＳトランジスタＭｎ１のドレインに接続される。前記ＮＭＯＳトランジスタＭｎ１のソースは、端子ＴＣに接続される。ダイオードＤｂ１はダイオードＤａ１とＮＭＯＳトランジスタＭｎ１に並列、逆方向に接続される。前記ダイオードＤｂ１のアノードは前記端子ＴＣに接続され、そのカソードは端子ＴＡとダイオードＤａ１のアノードに接続される。端子ＴＡとＴＣは前記分離電源線、たとえば２本の高電源線あるいは２本の低電源線に接続される。
【００２２】
図６は図５の分離電源ＥＳＤ防止回路を示す部分断面図である。言い換えると、図６は図５に示す回路概略図の物理的構成図である。図６の断面図はダイオードＤａ１とＮＭＯＳトランジスタＭｎ１を示す。この図面によると、本技術の通常技法によりダイオードＤｂ１の断面図の状況が理解できる。図６に基板１００を示す。基板１００としてＰ型基板を使用できる。Ｎ−ｗｅｌｌ１０２とＰ−ｗｅｌｌ１０４は基板１００に形成される。Ｎ−ｗｅｌｌ１０２には、それぞれダイオードＤａ１のアノードとカソードとなるＰ型ドーピング領域１１２とＮ型ドーピング領域１１４が形成される。この２つは分離構造１０６により分離される。この分離構造１０６として、フィールド酸化（ＦＯＤ）構造あるいは浅溝分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：  ＳＴＩ）構造を採用できる。Ｐ−ｗｅｌｌ１０４中で形成されたＮ型ドーピング領域１２２と１２６は、それぞれＮＭＯＳトランジスタＭｎ１のドレインとソースとして動作する。Ｎ型ドーピング領域１２２と１２６の間の領域はチャンネル領域であり、この領域に前記ＮＭＯＳトランジスタＭｎ１のゲート１２８が形成される。ピックアップドーピング領域１３０はＮ型ドーピング領域１２６に近接して形成され、電圧ピックアップとして動作する。分離構造１０６は、前記Ｎ型ドーピング領域１２２と前記Ｎ型ドーピング領域１１４を分離する。
【００２３】
図６において、Ｐ型ドーピング領域１１２（ダイオードＤａ１のアノード）、Ｎ−ｗｅｌｌ１０２、Ｐ型基板１００、Ｐ−ｗｅｌｌ１０４、Ｎ型ドーピング領域１２６、Ｐ型ピックアップドーピング領域１３０はシリコン制御整流器（ＳＣＲ）を形成する。本発明は前記ダイオードと前記ＭＯＳトランジスタを直列に接続し、これに、寄生ＳＣＲを加える方法を採用して、ＥＳＤ防止回路による防止効果を得る。寄生ＳＣＲはＥＳＤパルスの発生時点で駆動され、ＥＳＤ経路を形成する。
【００２４】
図５および図６において、ダイオードＤｂ１は端子ＴＣとＴＡ間のカットイン電圧を与える。端子ＴＣのノイズ電圧がダイオードＤｂ１のカットイン電圧より小さい場合、このノイズはダイオードＤｂ１を通過できず、端子ＴＡに到達しない。逆に、端子ＴＣのノイズ電圧がダイオードＤｂ１のカットイン電圧より大きい場合、このノイズはダイオードＤｂ１を通過し、端子ＴＡに達する。
【００２５】
通常の動作状態では、ダイオードＤａ１もカットイン電圧を与える。ＮＭＯＳトランジスタＭｎ１の抵抗値は約数百から数千オームである。このＮＭＯＳトランジスタＭｎ１の抵抗により通常状態のノイズレベルは減少する。言い換えると、ＮＭＯＳトランジスタＭｎ１に加わるゲート電圧を制御することにより、ノイズの制御が可能になる。たとえば、ゲートに高電圧を加えることにより、ＮＭＯＳトランジスタＭｎ１の抵抗値は約数百から数千オームの範囲になる。低電圧を前記ゲートに加えると、ＮＭＯＳトランジスタＭｎ１の抵抗値は約１ギガオームになる。
【００２６】
たとえばＥＳＤが端子ＴＣに発生し、端子ＴＡが接地されている場合、ＮＭＯＳトランジスタＭｎ１はオフ状態になり、ダイオードＤｂ１に順方向バイアスが加わる。ＥＳＤ電流が、端子ＴＣからダイオードＤｂ１を経由して接地端子ＴＡに流れる。
【００２７】
たとえば、ＥＳＤが端子ＴＡに発生し、端子ＴＣが接地されている場合の放電メカニズムは図７により説明できる。図７は本発明に基づくＥＳＤ電流放電メカニズムを示す断面概略図である。この放電メカニズムは、図５と図６に示すＳＣＲを適用することを前提にしている。図７において、ＥＳＤが端子ＴＡに発生時、ダイオードＤａ１に順方向バイアスが加わり、Ｖｇ１がＮＭＯＳトランジスタＭｎ１をオン状態にする。初期電流が、ダイオードＤａ１からルート １ を経由してＮＭＯＳトランジスタＭｎ１に流れる。この初期電流は、Ｎ−ｗｅｌｌ１０２を経由してダイオードＤａ１のアノード、すなわちＰ型ドーピング領域１１２に流れ込み、ダイオードＤａ１のカソード、すなわちＮ型ドーピング領域１１４に達する。これにより、前記初期電流は、Ｎ型ドーピング領域１１４、ＮＭＯＳトランジスタＭｎ１のドレインすなわちＮ型ドーピング領域１２２、ＮＭＯＳトランジスタＭｎ１のソースすなわちＮ型ドーピング領域１２６を経由して、端子ＴＣに達する。
【００２８】
初期電流が寄生ＳＣＲを駆動し、これにより、ＥＳＤ電流が経路 ２ に沿って、端子ＴＣに流れる。初期電流Ｉが経路 １ に沿って端子ＴＣに達すると、寄生ＳＣＲが駆動される。このＥＳＤ電流は、図７に示すＰ型ドーピング領域１１２、Ｎ−ｗｅｌｌ１０２、Ｐ型基板１００、Ｐ−ｗｅｌｌ１０４、Ｎ型ドーピング領域１２６（ＮＭＯＳトランジスタＭｎ１のソース）を経由して端子ＴＣに流れる。
【００２９】
図８は本発明に基づく別の典型的な分離ＥＳＤ防止回路を示す回路概略図である。図８は、図５に示す回路を変更したものである。図５のダイオードＤａ１とＮＭＯＳトランジスタＭｎ１の組み合わせに類似した構造が並列、逆方向に端子ＴＣとＴＡの間に配置する。すなわち、ＮＭＯＳトランジスタＭｎ２がダイオードＤｂ１のカソードと端子ＴＡの間に配置される。したがって、図８に示す回路は端子ＴＡとＴＣの間で対称的な構造をとる。この回路の動作は上述と同様であるため、詳細な説明は省略する。図８の回路は２つのＥＳＤ経路を示す。すなわち、端子ＴＡからＴＣの方向あるいはその逆である。いずれの経路も寄生ＳＣＲをＥＳＤ経路として使用する。ただし、図５の回路が適用されるのは、寄生ＳＣＲをＥＳＤ経路として形成するダイオードＤａ１とＮＭＯＳトランジスタＭｎ１のみに限定される。
【００３０】
図９は、本発明に基づく別の典型的な分離ＥＳＤ防止回路を示す回路概略図である。本実施例の回路は、ＮＭＯＳトランジスタＭｎ１をＰＭＯＳトランジスタＭｐ１に置き換えたものである。回路動作は上述と同様であり、詳細説明は省略する。図５の回路との相違は、図９の回路がＰＭＯＳトランジスタＭｐ１を使用していることである。図６に示すＮＭＯＳトランジスタＭｎ１の構造は、Ｐ−ｗｅｌｌ１０４、Ｎ型ドーピング領域１２２と１２６、Ｐ型ピックアップドーピング領域１３０を備えており、これは、Ｎ−ｗｅｌｌ、Ｐ型ドーピング領域、Ｎ型ピックアップドーピング領域を備えたＰＭＯＳトランジスタＭｐ１構造により置き換えられる。したがって、寄生ＳＣＲは、Ｐ型ドーピング領域（ダイオードＤａ１のアノード）、Ｎ−ｗｅｌｌ、Ｐ型基板、Ｎ−ｗｅｌｌ（ＰＭＯＳトランジスタ）、Ｎ型ピックアップドーピング領域を備えている。
【００３１】
図１０は本発明に基づく別の典型的な分離ＥＳＤ防止回路を示す回路概略図である。本実施例の回路は図８の回路を変更したものである。図８のＮＭＯＳトランジスタＭｎ１とＭｎ２は、トランジスタＭｐ１とＭｐ２により置き換えられている。この回路の動作は上記と同様である。端子ＴＡとＴＣの間のＥＳＤ経路となる寄生ＳＣＲを形成するため、この構造中のドーパント型を変更することができる。
【００３２】
図１１は本発明に基づく別の典型的な分離ＥＳＤ防止回路を示す回路概略図である。本実施例の回路は、図８の回路を変更したものである。図８において、各ＥＳＤ経路は、端子ＴＡとＴＣの間にダイオードとＮＭＯＳトランジスタを備える。図１１ではしかしながら、各ＥＳＤ経路は２つのダイオードと１つのＮＭＯＳトランジスターを備える。本実施例の回路設計は、端子ＴＡとＴＣ間の電位差に基づく。端子ＴＡとＴＣ間の電位差および各ダイオードの約０．４−０．６Ｖのカットイン電圧により、ダイオード数を決定することができる。すなわち、端子ＴＡとＴＣ間の電位差がダイオードのカットイン電圧の約２倍である場合、２つのダイオードを直列に使用することにより図１１に示す回路を形成できる。この回路の動作は上記と同様であり、詳細説明は省略する。図１２に示す回路は図１１の回路を変更したものである。図１１に示す回路との相違は、ＮＭＯＳトランジスタＭｎ１とＭｎ２をＰＭＯＳトランジスタＭｐ１とＭｐ２に代えていることである。この回路の動作は上述と同様であり、詳細説明は省略する。図１３は複数のダイオードを直列に接続した典型的な回路である。図中のダイオード数は端子ＴＡとＴＣ間の電位差に依存する。図１３に示すＮＭＯＳトランジスタは、ＰＭＯＳトランジスタに置換することができる。
【００３３】
つぎに示す実施例は、集積回路に本発明のＥＳＤ防止回路を適用したものである。とくに、下記の集積回路は異なった電源線を有する。
【００３４】
図１４は、本発明に基づく分離電源ＥＳＤ防止回路の、第一の典型的な適用を示す回路概略図である。本発明の分離電源ＥＳＤ防止回路２１０と２１２は、第一の内部回路２０２と第二の内部回路２０４の間に配置される。前記分離電源ＥＳＤ防止回路２１０は、ダイオードＤａ２１とＤｂ２１、およびＮＭＯＳトランジスタＭｎ２１を備える。前記分離電源ＥＳＤ防止回路２１２は、ダイオードＤａ１１とＤｂ１１およびＮＭＯＳトランジスタＭｎ１１を備える。この両回路とも図５の回路と同様である。
【００３５】
前記第一の内部回路は、たとえば、デジタル回路を採用でき、第二の回路はたとえば、アナログ回路を採用できる。前記第一の内部回路２０２は第一の高電源線ＶＤＤ１と第一の低電源線ＶＳＳ１に接続される。前記第一の低電源線ＶＳＳ１は、たとえば、接地電圧をとることができる。前記第一の高電源線ＶＤＤ１は、前記第一の低電源線ＶＳＳ１の値より高い電圧をとる。前記第二の内部回路２０４は、第二の高電源線ＶＤＤ２と第二の低電源線ＶＳＳ２に接続される。前記第二の低電源線ＶＳＳ２は前記第二の高電源線ＶＤＤ２より低い電圧をとる。前記分離電源ＥＳＤ防止回路２１０は、前記第一の高電源線ＶＤＤ１すなわち端子ＴＡと、前記第二の高電源線ＶＤＤ２すなわち端子ＴＣの間に配置される。前記分離電源ＥＳＤ防止回路２１２は、前記第一の低電源線ＶＳＳ１すなわち端子ＴＡと、前記第二の低電源線ＶＳＳ２すなわち端子ＴＣの間に配置される。
【００３６】
入力パッド２０６は、前記第一の内部回路２０２、ダイオードＤｐ１のアノード、ダイオードＤｎ１のカソードに接続される。つぎに、前記入力パッド２０６はダイオードＤｐ１経由で前記第一の高電源線ＶＤＤ１に接続され、ダイオードＤｎ１経由で前記第一の低電源線ＶＳＳ１に接続される。入力パッド２０８は前記第二の内部回路２０４、前記ダイオードＤｐ２のアノード、前記ダイオードＤｎ２のカソードに接続される。つぎに、前記入力パッド２０８は前記ダイオードＤｐ２経由で前記第二の高電源線ＶＤＤ２に接続され、前記ダイオードＤｎ２経由で前記第二の低電源線ＶＳＳ２に接続される。ＰＭＯＳトランジスタＭｐ１とＮＭＯＳトランジスタＭｎ１を備えるインバータは、端子ＴＡ間、すなわち分離電源ＥＳＤ防止回路２１０と２１２および前記第一の内部回路２０２の、前記第一の高電源線ＶＤＤ１と前記第一の低電源線ＶＳＳ１の間に接続される。ＰＭＯＳトランジスタＭｐ２とＮＭＯＳトランジスタＭｎ２を備えるインバータは、端子ＴＣ間、すなわち前記分離電源ＥＳＤ防止回路２１０と２１２おおよび前記第二の内部回路２０４の、前記第二の高電源線ＶＤＤ２と前記第二の低電源線ＶＳＳ２の間に配置される。
【００３７】
ＥＳＤ防止回路２１４が、前記内部回路２０２の前記第一の高電源線ＶＤＤ１と前記第一の低電源線ＶＳＳ１の間に配置される。別のＥＳＤ防止回路２１６が、前記内部回路２０４の前記第二の高電源線ＶＤＤ２と、前記第二の低電源線ＶＳＳ２の間に配置される。前記ＥＳＤ防止回路２１４と２１６は、高電源線と低電源線の間に、すなわちＶＤＤ１からＶＳＳ１およびＶＤＤ２からＶＳＳ２の間に、前記第一の内部回路２０２と前記第二の内部回路２０４に経路を備える。
【００３８】
一般的に、ＮＭＯＳトランジスタＭｎ１のゲートに加わる電圧を制御して異なったレベルの分離機能を与えることができる。たとえば、高電圧をＮＭＯＳトランジスタＭｎ１のゲートに加える場合、このＮＭＯＳトランジスタＭｎ１のドレインとソース間の等価抵抗は約数百から数千オームになることがある。低電圧をＮＭＯＳトランジスタＭｎ１のゲートに加えると、このＮＭＯＳトランジスタＭｎ１はオフ状態になる。ドレインとソースの間の回路はオープン状態に等しくなる。通常の動作において、電源線ＶＤＤ１あるいはＶＤＤ２のノイズは臨界電圧より高くして電源線ＶＤＤ１とＶＤＤ２を接続可能となり、あるいは、ノイズが分離され、ＶＤＤ１とＶＤＤ２の間の接続が開放状態になる。高ノイズ状態で動作している場合、ダイオードの数を増加することができる。電源線ＶＳＳ１とＶＳＳ２の通常動作は上述と同様であるため、詳細説明は省略する。
【００３９】
通常動作において、前記分離電源ＥＳＤ防止回路２１０のダイオードＤｂ２１は前記第二の高電源線ＶＤＤ２すなわち端子ＴＣと、前記第一の高電源線ＶＤＤ１すなわち端子ＴＡの間にカットイン電圧を与える。前記第二の高電源線ＶＤＤ２に発生したノイズの電圧がダイオードＤｂ２１のカットイン電圧より小さい場合、このノイズはダイオードＤｂ２１経由で前記第一の高電源線ＶＤＤ１に到達することができない。前記第二の高電源線ＶＤＤ２に発生するノイズの電圧がダイオードＤｂ２１のカットイン電圧より大きい場合、このノイズはダイオードＤｂ２１を経由して前記第一の高電源線ＶＤＤ１に流れる。通常の動作状態で、ダイオードＤａ２１も別のカットイン電圧を与える。ＮＭＯＳトランジスタＭｎ２１は前記第一の高電源線ＶＤＤ１と前記第二の高電源線ＶＤＤ２の間の経路に、約数百から数千オームの抵抗値を与える。通常の動作状態において、ＮＭＯＳトランジスタＭｎ２１の抵抗により、このトランジスタを通過するノイズレベルを抑えることができる。
【００４０】
通常動作において、前記分離電源ＥＳＤ防止回路２１２のダイオードＤｂ１１は、前記第二の低電源線ＶＳＳ２すなわち端子ＴＣと、前記第一の電源線ＶＳＳ１すなわち端子ＴＡの間にカットイン電圧を与える。前記第二の低電源線ＶＳＳ２に発生するノイズ電圧がダイオードＤｂ１１のカットイン電圧より小さい場合、このノイズはダイオードＤｂ１１を経由して前記第一の低電源線ＶＳＳ１に到達できない。前記第二の低電源線ＶＳＳ２に発生するノイズ電圧がダイオードＤｂ１１のカットイン電圧より大きい場合、このノイズはダイオードＤｂ１１を経由して前記第一の低電源線ＶＳＳ１に流れる。通常の動作状態において、ダイオードＤａ１１も別にカットイン電圧を与える。ＮＭＯＳトランジスタＭｎ１１は、約数百から数千オームの抵抗値を、前記第一の低電源線ＶＳＳ１と前記第二の低電源線ＶＳＳ２の間に与える。通常動作において、ＮＭＯＳトランジスタＭｎ１１の抵抗により、このトランジスタを通過するノイズレベルを抑えることができる。
【００４１】
ＥＳＤ防止動作を次に説明する。正の静電圧を前記入力パッド２０６に加え、前記第二の低電源線ＶＳＳ２を接地した場合、この入力パッド２０６に加えた静電圧によりダイオードＤｐ１がオン状態になる。ＥＳＤ電流は、前記ＥＳＤ防止回路２１４を経由して、前記第一の高電源線ＶＤＤ１から前記第一の低電源線ＶＳＳ１に流れる。つぎにＥＳＤ電流は、分離電源ＥＳＤ防止回路２１２を経由して、前記第二の低電源線ＶＳＳ２に流れる。静電圧が前記第一の低電源線ＶＳＳ１に与えられている間、分離電源ＥＳＤ防止回路２１２のダイオードＤａ１１に順方向バイアスが加わり、前記ＮＭＯＳトランジスタＭｎ１１がオン状態になる。つぎに、ダイオードＤａ１１とＮＭＯＳトランジスタＭｎ１１から形成される寄生ＳＣＲが駆動される。ＥＳＤ電流は、この寄生ＳＣＲが与える経路に沿って、前記第一の低電源線ＶＳＳ１から前記第二の低電源線ＶＳＳ２に流れる。放電メカニズムを図７に示す。入力パッド２０６に加わる静電圧により、ダイオードＤｐ１に順方向バイアスが加わる。つぎに、静電圧は前記第一の高電源線ＶＤＤ１に加わる。分離電源ＥＳＤ防止回路２１０のダイオードＤａ１１は順方向バイアスとなり、ＮＭＯＳトランジスタＭｎ１１がオン状態になる。ダイオードＤａ２１とＮＭＯＳトランジスタＭｎ２１が形成する寄生ＳＣＲが駆動される。ＥＳＤ電流が、この寄生ＳＣＲの与える経路に沿って、前記第一の高電源線ＶＤＤ１から前記第二の高電源線ＶＤＤ２に流れる。つぎに、ＥＳＤ電流は、ＥＳＤ防止回路２１６に沿って前記第二の低電源線ＶＳＳ２に流れる。負のＥＳＤ電圧が入力パッド２０６に加わると、ＥＳＤ電流が経路に沿って、上述と逆方向に流れる。
【００４２】
さらに、正の静電圧が入力パッド２０８に加わり、前記第一の低電源線ＶＳＳ１が接地される場合、この入力パッド２０８に加わる静電圧によりダイオードＤｐ２がオン状態になる。ＥＳＤ電流は、ＥＳＤ防止回路２１６を経由して、前記第二の高電源線ＶＤＤ２から前記第二の低電源線ＶＳＳ２に流れる。つぎに、このＥＳＤ電流は分離電源ＥＳＤ防止回路２１２を経由して、前記第一の低電源線ＶＳＳ１に流れる。静電圧が前記第二の低電源線ＶＳＳ２に加わっている間、分離電源ＥＳＤ防止回路２１２のダイオードＤｂ１１に順方向バイアスが加わり、オン状態になる。ＥＳＤ電流は、前記第二の低電源線ＶＳＳ２から前記第一の低電源線ＶＳＳ１に流れる。ＥＳＤ電圧がダイオードＤｐ２を経由して、前記第二の高電源線ＶＤＤ２に加わる間、分離電源ＥＳＤ防止回路のダイオードＤｂ２１は順方向バイアスが加わり、オン状態になる。このＥＳＤ電流は前記第二の高電源線ＶＤＤ２から前記第一の高電源線ＶＤＤ１に流れる。つぎに、このＥＳＤ電流はＥＳＤ防止回路を経由して、前記第一の低電源線ＶＳＳ１に流れる。負のＥＳＤ電圧が入力パッド２０８に加わると、ＥＳＤ電流が経路に沿って、上記と逆方向に流れる。
【００４３】
図１５は本発明に基づく分離電源ＥＳＤ防止回路の第二の典型的な適用を示す回路概略図である。図１４の回路との相違は、図１５に示すようにＮＭＯＳトランジスタＭｎ２１とＭｎ２２が、それぞれ端子ＴＡとダイオードＤｂ２１とＤｂ２２の間に新たに配備されていることである。端子ＴＡから端子ＴＣへ、あるいは、端子ＴＣから端子ＴＡへの放電は図１４に示す放電と同様である。言い換えると、高電源線ＶＤＤ１とＶＤＤ２の間、および、低電源線ＶＳＳ１とＶＳＳ２の間の放電経路はダイオードとトランジスタにより形成される。図１５の回路の動作は、図１４の動作と同様であり、詳細説明は省略する。
【００４４】
図１６は、本発明に基づく分離電源ＥＳＤ防止回路の第三の典型的な適用を示す回路概略図である。図１４の回路との相違は、分離電源ＥＳＤ防止回路２１０と２１２のＮＭＯＳトランジスタＭｎ１１とＭｎ２１がそれぞれ、ＰＭＯＳトランジスタＭｐ１１とＭｐ２１に置換されていることである。図１６の回路の動作は、図１４の動作と同様である。この動作の説明は図９と同様であり、詳細説明は省略する。
【００４５】
本発明の典型的な実施例を述べたが、本発明はこれらに限定されない。さらに、添付の請求項は、本技術分野に精通した専門家が本発明の等価物の範囲を逸脱することなく考案できる本発明の変形や実施例を含むように広義に解釈すべきである。
【図面の簡単な説明】
【００４６】
【図１】従来技術によるＥＳＤ防止回路を示す概略図である。
【図２】帯電デバイスモデル（ＣＤＭ）ＥＳＤ防止回路を示す回路概略図である。
【図３】米国特許番号６０７５６８６で開示されたＥＳＤ防止回路を示す概略図である。
【図４】米国特許番号６０４０９６８で開示されたＥＳＤ防止回路を示す概略図である。
【図５】本発明に基づく分離電源静電放電（ＥＳＤ）防止回路を示す回路概略図である。
【図６】図５の分離電源ＥＳＤ防止回路を示す部分断面概略図である。
【図７】本発明に基づくＥＳＤ電流放電機構を示す断面概略図である。
【図８】本発明に基づく典型的な分離ＥＳＤ防止回路を示す回路概略図である。
【図９】本発明に基づく典型的な分離ＥＳＤ防止回路を示す回路概略図である。
【図１０】本発明に基づく典型的な分離ＥＳＤ防止回路を示す回路概略図である。
【図１１】本発明に基づく典型的な分離ＥＳＤ防止回路を示す回路概略図である。
【図１２】本発明に基づく典型的な分離ＥＳＤ防止回路を示す回路概略図である。
【図１３】本発明に基づく典型的な分離ＥＳＤ防止回路を示す回路概略図である。
【図１４】本発明に基づく分離電源ＥＳＤ防止回路の第一の典型的な応用を示す回路概略図である。
【図１５】本発明に基づく分離電源ＥＳＤ防止回路の第二の典型的な応用を示す回路概略図である。
【図１６】本発明に基づく分離電源ＥＳＤ防止回路の第三の典型的な応用を示す回路概略図である。
【符号の簡単な説明】
【００４７】
１００        Ｐ型基板
１０６        分離構造
１１２        Ｐ型ドーピング領域
１１４        Ｎ型ドーピング領域
１２２        Ｎ型ドーピング領域
１２６        Ｎ型ドーピング領域
１２８        ゲート
１３０        Ｐ型ピックアップドーピング領域
２０２        第一の内部回路
２０４        第二の内部回路
２０６        入力パッド
２０８        入力パッド
２１０        ＥＳＤ防止回路
２１２        ＥＳＤ防止回路
２１４        ＥＳＤ防止回路
２１６        ＥＳＤ防止回路
Ｄａ１            ダイオード
Ｄａ１１    ダイオード
Ｄａ２１    ダイオード
Ｄｂ１            ダイオード
Ｄｂ１１    ダイオード
Ｄｂ２１    ダイオード
Ｄｎ１            ダイオード
Ｄｎ２            ダイオード
Ｄｐ１            ダイオード
Ｄｐ２            ダイオード
Ｉ          初期電流
Ｍｎ１      ＮＭＯＳトランジスタ
Ｍｎ１１    ＮＭＯＳトランジスタ
Ｍｎ２            ＮＭＯＳトランジスタ
Ｍｎ２１    ＮＭＯＳトランジスタ
Ｍｐ１      ＰＭＯＳトランジスタ
Ｍｐ１１    ＰＭＯＳトランジスタ
Ｍｐ２            ＰＭＯＳトランジスタ
ＴＡ  端子
ＴＣ  端子
ＶＤＤ＿Ｉ／Ｏ    電源線
ＶＤＤ１    高電源線
ＶＤＤ２    高電源線
ＶＳＳ１    低電源線
ＶＳＳ２    低電源線
【図１】
2006013417.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2006013417.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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