(57)【要約】【課題】  小占有面積でかつ面積利用効率の優れた回路セル方式半導体集積回路装置を提供する。【解決手段】  １列に沿って整列して配置される回路セルを有する回路セル帯において、所定数の回路セル上にわたってセル上配線Ｌｃを配置し、かつ回路セル帯両側の配線帯ＬＢＡ，ＬＢＢが形成される配線領域と異なる領域である、たとえば隣接回路セル間に設けられた通過配線領域ＦＴＲにおいて通過配線ＦＣとセル上配線Ｌｃとを接続する。この通過配線に対して延在方向を変更する部分を設け、通過配線領域内において通過配線の位置を変更する。【選択図】        図３９
2006032981.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１列に整列して配置され、各々が所定の機能を実現する複数の機能回路ブロックと、
前記複数の機能回路ブロックの前記列において隣接する機能回路ブロックの間に設けられる通過配線領域と、
前記通過配線領域に前記列と交差する方向に延びるように配設され、かつ前記通過配線領域において前記列方向についての位置を変更する部分を有する通過配線と、
前記複数の機能回路ブロックの所定数の機能回路ブロック上にわたって前記列方向に沿って配設される配線とを備える、半導体集積回路装置。
【請求項２】
各々が所定の機能を実現する複数の機能回路ブロックを第１の方向に沿って少なくとも１列に整列して、かつ前記第１の方向に沿って隣接する機能回路ブロックの間にこれら隣接する機能回路ブロックを分離する通過配線領域を有するように配置するステップと、
前記通過配線領域に前記第２の方向に沿って延在しかつ前記通過配線領域において前記第１の方向に関してその位置を変更する部分を有する通過配線を配置するステップと、
前記複数の機能回路ブロックの所定数の機能回路ブロック上にわたって前記第１の方向に沿ってセル上配線を配置するステップとを備える、機能回路ブロックの配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路装置に関し、特に、面積効率に優れた配線レイアウトを備える自動設計向き半導体集積回路装置およびその構成要素である回路セル（機能回路ブロック）の配置配線方法に関する。
【背景技術】
【０００２】
大規模半導体集積回路装置においては、１０8 個以上のトランジスタ素子が１つのチップ上に形成される。このような大規模な装置においては、チップ上でのトランジスタ素子の配置および相互配線などが極めて複雑となり、効率的にかつ短時間で回路装置を設計して開発するためにコンピュータを用いた設計が行なわれる。このようなコンピュータ支援設計において、各々が所定の機能を実現する機能回路ブロックを配置した後、各機能回路ブロックに対し信号を伝達する配線を配置するステップがある。
【０００３】
図７１は、半導体集積回路装置の全体の構成を概略的に示す図である。図７１においては、ダイナミック型ランダム・アクセス・メモリ（ＤＲＡＭ）が半導体集積回路装置の一例として示される。
【０００４】
図７１において、ＤＲＡＭは、半導体チップＣＨ上に形成される４つのメモリアレイＭＡ１、ＭＡ２、ＭＡ３およびＭＡ４を含む。メモリアレイＭＡ１〜ＭＡ４の各々は、明確には示さないが、行列状に配置された複数のメモリセルを含む。メモリアレイＭＡ１およびＭＡ３の間に周辺回路ブロックＰＨ１が配置され、メモリアレイＭＡ２およびＭＡ４の間に周辺回路ブロックＰＨ２が配置される。メモリアレイＭＡ１およびＭＡ２の間に周辺回路ブロックＰＨ３が配置され、またメモリアレイＭＡ３およびＭＡ４の間に周辺回路ブロックＰＨ４が配置される。これらの周辺回路ブロックＰＨ１〜ＰＨ４は、メモリアレイＭＡ１〜ＭＡ４の内部構造に従って、その実現すべき機能が決定されるが、外部から与えられる信号に従って各種制御信号を発生する制御回路、メモリアレイＭＡ１〜ＭＡ４における行選択動作および列選択動作、ならびにデータ入出力動作などの動作を実現する。またこれら周辺回路ブロックＰＨ１〜ＰＨ４は、一定の内部電圧を発生する回路を含んでもよい。
【０００５】
これらの周辺回路ブロックＰＨ１〜ＰＨ４を対象として、自動配置配線による回路のレイアウトについて図７１に示す周辺回路ブロックＰＨ１に含まれる小周辺回路ＰＨＢを例にとって説明する。
【０００６】
図７２は、図７１に示す小周辺回路ブロックＰＨＢの構成を概略的に示す図である。図７２において、小周辺回路ブロックＰＨＢは、２つの回路セル帯ＫＣＡおよびＫＣＢを含む。回路セル帯ＫＣＡは、機能回路ブロックとしての回路セルＣＣＡａ〜ＣＣＡｚを含み、回路セル帯ＫＣＢは、回路セルＣＣＢａ〜ＣＣＢｒを含む。回路セルＣＣＡａ〜ＣＣＡｚおよびＣＣＢａ〜ＣＣＢｒ各々は、サイズがそれぞれ実現する機能により決定され、かつそれぞれ所定の機能を実現する設計単位または機能単位となる回路である。通常、レイアウト時においては、まず回路セルＣＣＡａ〜ＣＣＡｚおよびＣＣＢａ〜ＣＣＢｒがそれぞれ設計され、それぞれが１列（図６２においてＸ方向）に整列して配置される。ここで、Ｘ方向およびＹ方向は、それぞれ図６２において水平方向および垂直方向を示すが、通常、ダイナミック型ランダム・アクセス・メモリにおいて用いられるＸ方向（行方向）およびＹ方向（列方向）とは直接に関連付けられていない。単に回路セルが整列して配置される方向をＸ方向（第１の方向）と定義し、このＸ方向と直交する方向をＹ方向（第２の方向）と定義する。
【０００７】
回路セル帯ＫＣＡおよびＫＣＢの間に、回路セル間で信号を伝達するためのセル間配線が配置される配線帯ＬＢが設けられる。この配線帯ＬＢにおいては、Ｘ方向に沿って延在する配線（幹線配線）が配置される。図７２においては、配線帯ＬＢは、幹線配線Ｌａ〜Ｌｅを含むように示される。この幹線配線Ｌａ〜Ｌｅと直交する方向に、この幹線配線Ｌａ〜Ｌｅ上の信号を回路セル内へ伝達するための支線配線Ｈａ〜Ｈｊが配置される。この幹線配線Ｌａ〜Ｌｅと支線配線Ｈａ〜Ｈｊとは異なる配線層の配線である。配線帯ＬＢに含まれる幹線配線Ｌａ〜Ｌｅと支線配線Ｈａ〜Ｈｊとを適当に接続孔（コンタクト孔またはスルーホールまたはバイアホール）を介して物理的に接続することにより、回路セル間相互接続を実現する。ここで「物理的に接続する」は「電気信号を伝搬できる接続が形成される」ことを示し、「バイアメタルなどの別の配線を介して間接的に接続されて」もよい。
【０００８】
図７３は、図７２に示す回路セル部分の構成を拡大して示す図である。図７２においては、２つの回路セルＣＣ１およびＣＣ２を代表的に示す。回路セルＣＣ１およびＣＣ２のＹ方向に沿って隣接する領域（配線領域）に配線帯ＬＢ１およびＬＢ２がそれぞれ配置される。配線帯ＬＢ１は幹線配線Ｌ１およびＬ２を含み、配線帯ＬＢ２は幹線配線Ｌ３を含むように示される。
【０００９】
幹線配線Ｌ１上に伝達される信号を回路セルＣＣ１内へ伝達するために、支線配線Ｈ１が配置され、また幹線配線Ｌ３上の信号を回路セルＣＣ２へ伝達するために、支線配線Ｈ２が配置される。これらの支線配線Ｈ１およびＨ２は、ともにＹ方向に沿って配置される。支線配線Ｈ１は、接続孔Ｖ１を介して幹線配線Ｌ１に物理的に接続され、また支線配線Ｈ２は接続孔Ｖ３を介して幹線配線Ｌ３に接続される。図７３においては、回路セルＣＣ１に含まれるゲート回路ｇ１の入力部へ、支線配線Ｈ１上に伝達された信号が与えられるように示される。このゲート回路（インバータ回路）ｇ１の出力は、ゲート回路（ＮＡＮＤ回路）ｇ２の一方入力へ与えられる。この支線配線Ｈ１からゲート回路ｇ１の入力部への信号を伝達するための配線は、回路セルＣＣ１内の内部配線により実現される。この回路セル内の内部配線は、支線配線と同一配線層の配線を含む。
【００１０】
回路セルＣＣ１およびＣＣ２ならびに図示しない回路セルに対し動作電圧を伝達するために、これらの回路セルＣＣ１およびＣＣ２上にわたってＸ方向に沿って延在する電源線ＶＣＣおよび接地線ＧＮＤが配置される。電源線ＶＣＣおよび接地線ＧＮＤは、配線帯ＬＢ１およびＬＢ２に含まれる幹線配線Ｌ１〜Ｌ３と同一の配線層で形成される。一般に、ダイナミック型ランダム・アクセス・メモリなどの半導体記憶装置においては、Ｘ方向に延在する配線（幹線配線Ｌ１〜Ｌ３および電源線ＶＣＣおよび接地線ＧＮＤ）は第２層アルミニウム配線層で形成され、一方、Ｙ方向に沿って延在する配線（支線配線Ｈ１およびＨ２）は、この第２層アルミニウム配線層より下に存在する第１層アルミニウム配線層で形成される。第２層アルミニウム配線層は、第１層アルミニウム配線層に比べて、熱処理サイクル数および応力が小さいため、そのアルミニウムの純度が高くされ、第２層アルミニウム配線層は、第１層アルミニウム配線層よりも電気的抵抗が小さく電気的特性が優れている。したがって、長距離にわたって信号を伝達するための配線に第２層アルミニウム配線層が用いられる。一方、短距離間だけ信号を伝達することが要求される支線配線に対してはポリシリコン配線よりも電気的特性の優れた第１層アルミニウム配線層が用いられる。
【００１１】
一方の配線帯ＬＢ１に含まれる幹線配線から他方の配線帯ＬＢ２または回路セルＣＣ１およびＣＣ２が含まれる回路セル帯とは別の回路セル帯へ信号を伝達する場合、このような支線配線は回路セル領域上に配設することはできない（回路セル内の内部配線が支線配線と同層の配線層を有しているためである）。したがって、このような場合には、トランジスタ素子が形成されていない領域、すなわち通過配線領域（フィードスルー領域）ＦＴＲを回路セルＣＣ１およびＣＣ２の間に設け、この通過配線領域ＦＴＲを介して支線配線を配置する必要がある。このような通過配線領域に配置される配線を通過配線（フィードスルー）ＦＴと称す。なお、ここで通過配線領域ＦＴＲは、回路セルの列方向（Ｘ方向）において隣接する回路セルの間の領域のみを示し、配線帯が配置される領域は含まないものとする。このような通過配線領域ＦＴＲを設けることにより、Ｙ方向に延在する配線に第１層アルミニウム配線層を用いるという条件を満足する配線（通過配線ＦＴ）を配置することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図７４は、フィードスルー領域近傍の構成を示す図である。図７４においては、１つの回路セル帯ＫＣに含まれる１つの回路セルＣＣに隣接して配置されるフィードスルー（通過配線）ＦＴを示す。回路セルＣＣは、ｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のみが形成（配置）されるｐチャネルトランジスタ形成（配置）領域ＰＴと、ｎチャネルＭＯＳトランジスタが形成（配置）されるｎチャネルトランジスタ形成（配置）領域ＮＴを含む。図７４において、１つのｐチャネルＭＯＳトランジスタＰＭと、１つのｎチャネルＭＯＳトランジスタＮＭを代表的に示す。ｐチャネルトランジスタ形成領域ＰＴおよびｎチャネルトランジスタ形成領域ＮＴは、回路セル帯ＫＣにおいてＸ方向に沿って延在するように配置される。ｐチャネルトランジスタ形成領域ＰＴと平行に第２層アルミニウム配線層で形成される電源線ＶＣＣが配置され、ｎチャネルトランジスタ形成領域ＮＴ上に第２層アルミニウム配線層で形成される接地線ＧＮＤが配置される。
【００１３】
回路セルＣＣの両側（Ｙ方向について）に、配線帯ＬＢＡおよびＬＢＢが配置される。配線帯ＬＢＡの幹線配線Ｌａ１および配線帯ＬＢＢの幹線配線Ｌｂ３は、支線配線Ｈａにより相互接続される。この幹線配線Ｌａ１は支線配線Ｈａに接続孔（バイヤホール）Ｖ４を介して接続され、一方、幹線配線Ｌｂ３は、バイヤホールＶ５を介して支線配線Ｈａに接続される。この支線配線ＨａはまたトランジスタＰＭおよびＮＭのそれぞれのゲート電極層ＧＰおよびＧＮにスルーホールＶＨ１およびＶＨ２を介して接続される。ｐチャネルＭＯＳトランジスタＰＭのソース領域ＳＰは電源線ＶＣＣに接続され、一方、ｎチャネルＭＯＳトランジスタＮＭのソース領域ＳＮは接地線ＧＮＤに接続される。ｐチャネルＭＯＳトランジスタＰＭのドレイン領域ＤＰとｎチャネルＭＯＳトランジスタＮＭのドレイン領域ＤＮは第１層アルミニウム配線層で構成される内部配線ＩＨにより相互接続される。
【００１４】
これらの支線配線Ｈａおよび内部配線ＩＨと平行にＹ方向に沿って第１層アルミニウム配線層で形成されるフィードスルーＦＴが配置される。このフィードスルーＦＴはバイアホールＶ６を介して配線帯ＬＢＢに含まれる幹線配線Ｌｂ２に物理的に接続される。これらのＭＯＳトランジスタＰＭおよびＮＭはインバータを構成する。
【００１５】
図７５は、図７４に示すｐチャネルＭＯＳトランジスタＰＭのラインＡ−Ａ′に沿った断面構造を概略的に示す図である。図７５において、ｐチャネルＭＯＳトランジスタＰＭのソース領域ＳＰは、半導体基板（またはウェル領域）表面に形成された不純物拡散領域Ｄ１と、この不純物拡散領域Ｄ１に物理的に接続される第１層アルミニウム配線層で構成される中間接続層ＡＩを含む。この中間接続層ＡＩは、また別のコンタクトを介して電源線ＶＣＣに接続される。ソース不純物拡散領域Ｄ１を、中間接続層ＡＩを介して電源線ＶＣＣへ接続することにより、コンタクト部のアスペクト比の改善を図る。
【００１６】
ドレイン領域ＤＰは、半導体基板（またはウェル領域）表面に形成された不純物拡散領域Ｄ２を含む。この不純物拡散領域Ｄ２は、コンタクトを介して内部配線層ＩＨに接続される。中間接続層ＡＩおよび内部配線層ＩＨは第１層アルミニウム配線層により形成される。また支線配線ＨａおよびフィードスルーＦＴも第１層アルミニウム配線層である。したがって、このフィードスルーＦＴは、トランジスタ素子が形成されている領域に配置することはできない。このため、回路セル間にフィードスルー領域（通過配線領域）を配置する必要があり、回路セル帯において回路セルを配置することのできない領域が存在することになり、回路セル帯の占有面積が増加するという問題が生じる。
【００１７】
また、フィードスルー（通過配線）が回路セルの内部ノードに接続する場合であって、フィードスルーの延在方向に対象となる（信号を伝達すべき）回路セルが存在しない場合、図７６に示すように配線帯（図７６において配線帯ＬＢＡ）に、フィードスルーＦＴの実質的位置（Ｙ方向についての）を変更するための配線Ｌ１５を配置する必要がある。後に説明するように従来の設計規則においては、回路セル内の内部配線の相互接続のための接続孔（スルーホールまたはバイアホール：両者は同じ意味で用いる）以外の接続孔は配線帯において設ける必要があるためである。したがって、図７６に示すように、フィードスルーＦＴ上を伝達される信号を回路セルＣＣ１内のゲート回路ｇ１０の入力部へ伝達する必要がある場合、このフィードスルーＦＴは配線帯ＬＢＡにおけるスルーホールＶ１０、配線Ｌ１５およびスルーホールＶ１１ならびに支線配線Ｈ１０を介してゲート回路ｇ１０に接続される。このため、配線帯ＬＢＡにおいて、回路セル間接続のために用いられる幹線配線Ｌ１０およびＬ１１に加えて、さらにフィードスルーＦＴの実質的位置を変更するためにのみ利用される配線Ｌ１５が配設されることになり、配線帯ＬＢＡのＹ方向についての占有面積が大きくなるという問題が生じる。この配線帯ＬＢＡのＹ方向についての占有面積の増大は、結果として、この回路セル方式で形成される回路の占有面積を増大させるため、小占有面積の回路を形成できなくなり、高密度高集積化に対する障害となる。
【００１８】
図７７は、従来の自動配線配置装置の全体の構成を概略的に示す図である。図７７において、自動配線配置装置は、処理されるべきデータおよび実行すべき処理を示すコマンド等を入力する入力装置１と、入力装置１を介して入力されたデータおよびコマンドに従って所定の処理を行なう処理部２と、処理部２の制御の下に必要な情報を表示する表示装置３と、入力装置１から入力されたデータおよび処理部２における処理において生成されたデータを格納するデータメモリ４とを含む。入力装置１は、キーボード、マウス、およびライトペンなどの情報を入力する機能を備えているものであればよい。入力装置１、処理部２および表示装置３はデータバス５を介して相互接続される。
【００１９】
処理部２は、必要な処理を実行するための制御部２１と、配線配置時におけるルールおよび配線配置実行手順などの情報を格納するプログラムメモリ２３を含む。制御部２１はインタフェース２２を介してデータバス５と相互接続される。なお、データメモリ４は、磁気記憶媒体を用いるディスク装置、ＲＡＭディスクなどの半導体記憶装置を用いる外部記憶装置のいずれであってもよい。次に、この図７７に示す装置の情報入力時の処理動作を図７８を参照して説明する。ここで、図７８（Ａ）は情報入力時の表示装置３の表示画面の表示状態を示し、図７８（Ｂ）は情報入力時の動作フローを示す。
【００２０】
図７８（Ｂ）に示すように、装置を立上げた後、入力装置１からコマンドを入力して処理部２へ内部データバス５を介して与え、配線配置処理動作を制御するプログラムを起動する（ステップＳＴ０）。制御部２１は、この起動されたプログラムに従って必要な処理メニューを表示装置３の表示画面に表示する。設計者（ユーザ）はこの表示画面に表示されたメニューを選択し、この選択されたメニューが要求する情報を入力装置１を介して入力する。すなわち、図７８（Ｂ）のステップＳＴ１に示されるように、まず回路セルの記述が要求され、ユーザは配置配線されるべき回路セルを記述する（回路セルについての情報を入力する）。それにより、図７８（Ａ）に示すように、回路セルＣＣ♯１およびＣＣ♯２が表示装置３の表示画面上に表示される。この回路セル記述時において入力される情報は回路セルのサイズ（Ｘ方向およびＹ方向それぞれについての長さの情報）を含む。次いで、処理部２からの要求に従って設計者が各記述された回路セルに対し信号入出力端子（ポート）を記述する（ステップＳＴ２）。このポート記述により、回路セルＣＣ♯１には、入力端子Ｐ１ａ、Ｐ１ｂおよびＰ１ｃが配置され、かつ出力端子Ｐ１ｄおよびＰ１ｅが配置される状態が記述される。同様、回路セルＣＣ♯２においては、入力端子Ｐ２ａおよびＰ２ｂが配置され、かつ出力端子Ｐ２ｃが配置されるのが記述される。
【００２１】
次いで、ポート間の接続が記述される（ステップＳＴ３）。この接続情報の入力には、ライトペンまたはマウスを用いて表示装置３の表示画面を介して直接接続情報を入力する構成が用いられてもよく、またテキスト形式で入力ポートおよび出力ポートを順次記述する構成が用いられてもよい。このポート間接続の記述により、図７８（Ａ）に示すように、ポートＰ１ａおよびＰ２ａには信号Ｓ１が共通に与えられ、ポートＰ１ｂおよびＰ１ｃにはそれぞれ信号Ｓ２およびＳ３が与えられ、ポートＰ１ｄからは図示しない別の回路セルまたは配線へ伝達される信号Ｓ４が出力され、ポートＰ１ｅからの信号Ｓ５が回路セルＣＣ♯２のポートＰ２ｂへ与えられる状態が記述される。さらに、ポートＰ２ｃからは信号Ｓ６が出力されるのが記述される。
【００２２】
これらの必要な情報の入力が完了すると、次いで入力装置１を介して配置配線を指令するコマンドを処理部２へ与える。処理部２では、制御部２１が入力装置１を介して入力された情報（データメモリ４に格納される）とプログラムメモリ２３に格納された配線ルールとに従って回路セルＣＣ♯１およびＣＣ♯２の間の配線を配置する。
【００２３】
制御部２１は、このステップＳＴ４において以下の処理を実行する。すなわち、制御部２１は、入力された情報に従ってポート（回路セル特定情報を含む）の接続関係を示す情報を抽出し、この抽出されたポート接続情報に基づいて幹線（Ｘ方向配線）情報および支線（Ｙ方向配線）情報を生成する。
【００２４】
図７９は、幹線配線および支線配線情報の構造の一例を示す図である。図７９において、１つの幹線配線の接続情報１３０は、該幹線配線に固有に割当てられる幹線配線を識別するための幹線配線識別子１３１と、この幹線配線に接続する支線配線についての情報１３２とを含む。支線配線情報１３２は、１または複数の支線配線についての情報を含む。この支線配線情報１３２は、支線配線を特定するための支線配線識別子１３３と、この支線配線の接続情報１３４とを含む。支線配線識別子１３３は、それぞれ支線配線に固有に割当てられる。接続情報１３４は、支線配線が接続するポートを特定するポート情報１３５と、支線配線が接続する幹線配線のコンタクト情報１３６とを含む。ポート情報１３５は、回路セル特定情報を含む。コンタクト情報１３６は、幹線配線上のＹ方向についての位置情報を含む。ポート情報１３５も、同様、Ｘ方向およびＹ方向についての位置情報を含む。このようなデータを抽出した後、図７７に示す制御部２１は、図８０に示す処理手順に従って配線の配置および接続を実行する。次に、この図８０を参照して、配線の配置および接続の方法について説明する。
【００２５】
まず、記述された回路セルおよびポート情報に従って、各回路セルに対しポートの再配置が行なわれる（ステップＳＴ１０）。このポートの再配置においては、従来の設計ルールにおいては、回路セルのポートは、配線帯に対向する側（Ｙ方向についての回路セルの両対辺）に配置される。したがって、記述されたポートは、それぞれ回路セル上の位置に従ってそのＹ方向についての上側または下側に配置される。
【００２６】
次いで、回路セルの配置に従って決定された配線領域に、必要な数の幹線配線（Ｘ方向配線）が配置される（ステップＳＴ１２）。各幹線配線は、それぞれ幹線配線識別子１３１により同定される。次いで、この支線配線情報１３２に従って、支線配線が配置される（ステップＳＴ１４）。このとき、各支線配線は支線配線識別子１３３により同定されるが、ポート情報１３５が異なる回路セル帯に含まれる回路セルのポートを含むときまたはコンタクト情報１３６が異なる幹線配線のコンタクト情報を含む場合、この支線配線は、フィードスルーを形成するべきであるとして、新たな幹線配線が追加され、この追加された幹線配線に支線配線およびフィードスルーが接続される。この識別は、以下のようにして実現される。ポート情報にＸ方向およびＹ方向の位置情報を含ませる。すなわち、ポート配置時に各ポートにＸ方向およびＹ方向の位置情報を付加し、この付加されたポートの位置情報が接続情報１３４に含まれるポート情報１３５に格納される。またコンタクト情報１３６は、同様に幹線配線識別子（またはＹ方向位置）およびＸ方向の位置情報を含むことにより、このフィードスルーの生成の要否が決定される。
【００２７】
幹線配線および支線配線を配置した後、不要配線が除去される（ステップＳＴ１６）。この不要配線の除去は、各幹線配線において、コンタクト情報１３６を追跡し、このコンタクト情報に含まれるＸ方向の位置情報に従って不要幹線配線の除去が行なわれる。また、支線配線の不要配線除去は、コンタクト部で終端するようにその不要部分が除去される。この不要配線除去の後、配線帯において空き領域が生じ、配線位置をずらしてその空き領域に配線を配置することができる場合には、配線の再配置が行なわれる。
【００２８】
図８１は、配線後の回路セルの接続を示す図である。この図８１に示す回路接続は、図７８（Ａ）に示される入力情報に対応する。図８１に示すように、回路セルＣＣ♯１およびＣＣ♯２のポートは、配線領域に接する部分に配置される。図８１において、信号線Ｓ１は、幹線配線Ｓ１Ｘおよび支線配線Ｓ１Ｙａを介してポートＰ１ａに接続され、かつ幹線配線Ｓ１Ｘおよび支線配線Ｓ１Ｙｂを介してポートＰ２ａに接続される。信号線Ｓ２は、幹線配線Ｓ２Ｘおよび支線配線Ｓ２Ｙを介してポートＰ１ｂに接続される。ポートＰ１ｄに接続する信号線Ｓ４は、支線配線Ｓ４Ｙａ、幹線配線Ｓ４Ｘおよび支線配線Ｓ４Ｙｂにより表現される。信号線Ｓ３は、幹線配線Ｓ３Ｘおよび支線配線Ｓ３Ｙを介してポートＰ１ｃに接続される。信号線Ｓ５は、ポートＳ５Ｙａに接続する支線配線Ｓ５Ｙａと、ポートＰ２ｂに接続する支線配線Ｓ５Ｙｂと、これらの支線配線Ｓ５ＹａおよびＳ５Ｙｂを相互接続する幹線配線Ｓ５Ｘにより構成される。信号線Ｓ６は、ポートＰ２ｃに接続する支線配線Ｓ６Ｙと、この支線配線Ｓ６Ｙに接続する幹線配線Ｓ６Ｘにより実現される。
【００２９】
図８１において、破線で示す幹線配線は、図８０に示す不要配線除去ステップ（ステップＳＴ１６）において除去される配線部分である。この破線で示す部分の除去が行なわれた後、幹線配線の再配置が行なわれる。
【００３０】
先に説明したように、回路セルのポートは、配線帯と接する部分に配置するというルールのため、フィードスルー配線Ｓ４Ｙｂは、幹線配線Ｓ４Ｘに接続された後、支線配線Ｓ４Ｙａを介してポートＰ１ｄに接続される。したがって、通過配線（支線配線Ｓ４Ｙｂ）を配設するためにのみ利用される幹線配線Ｓ４Ｘが配設され、配線帯の占有面積が増加する。
【００３１】
回路セルのサイズは、その回路セルが実現する機能により異なる。今、図８２に示すように、Ｙ方向の長さが互いに異なる回路セルＣＣ♯ＡおよびＣＣ♯Ｂが配置される回路セル帯を考える。従来の配置配線のルールにおいては、配線帯ＡＲＡおよびＡＲＢは、Ｙ方向の長さが最も長い回路セルＣＣ♯ＢのＹ方向についての外部領域に配置される。幹線配線が回路セル上を通過するのは禁止されているためである。したがってこのような場合、Ｙ方向の長さが短い回路セルＣＣ♯ＡのＹ方向についての両側に、配線が配置されない未配線領域ＮＵＲが存在し、チップの面積利用効率が低下するという問題が生じる。
【００３２】
図８３は、１つの回路セルＣＣの内部構成を概略的に示す図である。図８３において、回路セルＣＣは、ｐチャネルＭＯＳトランジスタ配置領域ＰＴを実現するためのＮウェルＮＷと、ｎチャネルＭＯＳトランジスタ配置領域ＮＴを実現するためのＰウェルＰＷを含む。ＮウェルＮＷには、１列に整列して、ｐチャネルＭＯＳトランジスタ形成用不純物領域（活性領域）ＰＲ１〜ＰＲ４が配置される。ｐチャネルＭＯＳトランジスタ形成用不純物領域ＰＲ１〜ＰＲ４それぞれにおいては、ゲート電極配線ＰＧ１〜ＰＧ４がそれぞれ配置される。ＮウェルＮＷ上には、第２層アルミニウム配線層で形成される電源配線ＶＣＣがゲート電極層と交差する方向に配設される。
【００３３】
ＰウェルＰＷにおいても、ｎチャネルＭＯＳトランジスタ形成用不純物領域ＮＲ１〜ＮＲ４が配設される。これらのＭＯＳトランジスタ形成用不純物領域ＮＲ１〜ＮＲ４は、ＮウェルＮＷ内に形成されたＭＯＳトランジスタ形成用不純物領域ＰＲ１〜ＰＲ４それぞれと整列して配置される。ＭＯＳトランジスタ形成用不純物領域ＮＲ１〜ＮＲ４それぞれに対してゲート電極ＮＧ１〜ＮＧ４がゲート電極ＰＧ１〜ＰＧ４とそれぞれ整列して配置される。ＰウェルＰＷ上に、このゲート電極ＮＧ１〜ＮＧ４と交差する方向に、第２層アルミニウム配線層で構成される接地配線ＧＮＤが配置される。
【００３４】
ＮウェルＮＷとＰウェルＰＷの互いに対向する周辺領域において、高濃度の不純物領域で構成されるＰウェルカラーＰＣＲおよびＮウェルカラーＮＣＲが形成される。ＰウェルカラーＰＣＲは、高濃度のＰ型不純物領域で構成され、ＮウェルカラーＮＣＲは、高濃度のＮ型不純物領域で構成される。これらのカラーＮＣＲおよびＰＣＲは、それぞれＮウェルＮＷおよびＰウェルＰＷの周辺領域に沿って連続的に延在して配置され、対応のウェルへ所定の電位を印加する。回路セルＣＣ内においては、各トランジスタを相互接続しまた回路セル外部と信号の入出力を行なうための第１層アルミニウム配線層で構成される内部配線ＨＶが配設される。
【００３５】
図８４（Ａ）は、図８３に示すＭＯＳトランジスタ形成領域の断面構造を概略的に示し、図８４（Ｂ）は、このＮウェルＮＷおよびＰウェルＰＷに形成される寄生サイリスタの電気的等価回路を示す図である。
【００３６】
図８４（Ａ）において、Ｐ型半導体基板ＳＢ上に、ＰウェルＰＷおよびＮウェルＮＷが形成される。このＰウェルＰＷおよびＮウェルＮＷを分離するために、これらのウェルＰＷおよびＮＷ境界領域に、たとえば熱酸化膜で形成されるフィールド絶縁膜ＬＯＣが形成される。このフィールド絶縁膜ＬＯＣに隣接して、ＰウェルＰＷ内に、高濃度Ｐ型不純物領域で形成されるＰウェルカラーＰＣＲが形成され、またＮウェルＮＷにおいて、高濃度Ｎ型不純物領域で構成されるＮウェルカラーＮＣＲが配置される。
【００３７】
ＰウェルＰＷの表面には、ｎチャネルＭＯＳトランジスタを形成するためのＮ型不純物領域ＮＲ（ＮＲ１〜ＮＲ４を総称的に示す）が形成される。ＮウェルＮＷの表面には、ｐチャネルＭＯＳトランジスタを形成するための高濃度Ｐ型不純物領域ＰＲが形成される。ゲート電極層は示していない。
【００３８】
この図８４（Ａ）に示す構成において、ＰウェルＰＷをベースとし、Ｎ型不純物領域ＮＲをエミッタとし、半導体基板ＳＢをコレクタとするｎｐｎバイポーラトランジスタＱ１が寄生的に形成される。またＮウェルＮＷにおいて、Ｐ型不純物領域ＰＲをエミッタとし、ＮウェルＮＷをベースとし、半導体基板ＳＢをコレクタとするｐｎｐバイポーラトランジスタＱ２が寄生的に形成される。この寄生バイポーラトランジスタＱ１のベースは、ウェル抵抗ｒｓを介してＰウェルカラーＰＣＲに接続され、一定のバイアス電圧ＶＳを受ける（通常接地電位以下の電圧）。寄生バイポーラトランジスタＱ１のコレクタは、また寄生バイポーラトランジスタＱ２のベースに接続される。この寄生バイポーラトランジスタＱ２のベースは、ウェル抵抗ｒｗを介してＮウェルカラーＮＣＲに接続される。このＮウェルカラーＮＣＲには、一定のバイアス電圧（通常電源電圧以上の電圧レベル）ＶＣが印加される。
【００３９】
図８４（Ｂ）に示すように、ｐｎｐバイポーラトランジスタＱ２は、ベースに抵抗ｒｗを介してバイアス電圧ＶＣを受け、そのエミッタは、不純物領域ＰＲを介して電源電圧ＶＣＣを受ける。一方、寄生バイポーラトランジスタＱ１は、そのエミッタが、Ｎ型不純物領域ＮＲを介して接地電位レベルに接続され、そのベースが抵抗ｒｓを介してバイアス電圧ＶＳを受ける。今、説明を簡単にするために、バイアス電圧ＶＣが電源電圧ＶＣＣと等しく、またバイアス電圧ＶＳが接地電圧と等しいと仮定する（図８４（Ｂ）において破線で示す）。この場合、バイポーラトランジスタＱ１およびＱ２は、サイリスタを構成する。
【００４０】
この図８４（Ｂ）に示す寄生サイリスタが導通状態となる状態が、通常「ラッチアップ現象」と呼ばれる。このラッチアップ現象は、電源電圧の変動に伴う変位電流、ウェル境界におけるパンチスルー電流などによりトリガされる。これらの電流は、図８４（Ｂ）に示す寄生サイリスタ回路のベース端子に注入されるトリガ電流として作用する。今、トリガ電流がＰウェルＰＷにおいて発生したとき、この電流は、抵抗ｒｓを介して流れ、この抵抗ｒｓにおける電圧降下がバイポーラトランジスタＱ１をオン状態にする。このバイポーラトランジスタＱ１がオン状態となると、このバイポーラトランジスタＱ１のコレクタ電流が抵抗ｒｗを介してバイアス電源ＶＣから流れる。バイポーラトランジスタＱ２のベース−エミッタ間が順方向にバイアスされると、このバイポーラトランジスタＱ２はオン状態となる。このバイポーラトランジスタＱ２がオン状態となり、バイポーラトランジスタＱ２のコレクタ電流が流れると、このコレクタ電流は、抵抗ｒｓを流れ、既にオン状態とされたバイポーラトランジスタＱ１のベース電位をさらに上昇させる。これにより、再びこのバイポーラトランジスタＱ１のコレクタ電流が上昇し、バイポーラトランジスタＱ２をより深いオン状態へと駆動する。
【００４１】
しかしながら、この図８３に示すように、ＰウェルＰＷおよびＮウェルＮＷ両者にカラーＰＣＲおよびＮＣＲを配置した場合、一方のウェル領域に対しカラーを配置する場合よりも、ラッチアップ耐性が低くなるという問題が生じる。
【００４２】
図８５は、このカラーの配置とラッチアップ時の保持電圧Ｖｈの関係を示す図である。図８５において、横軸にウェル内に形成された不純物領域間の距離（単位μｍ）で示し、縦軸に保持電圧Ｖｈを示す。
【００４３】
図８６（Ａ）に示すように、Ｐ＋−Ｎ＋間距離は、Ｐウェル内に形成されたＮ型不純物領域とＮウェル内に形成されたＰ型不純物領域との間の距離を示す。また、図８６（Ｂ）に示すように、保持電圧Ｖｈは、寄生サイリスタ回路がオン状態となるときの保持電流Ｉｈを与える電圧を示す。
【００４４】
図８５には、発明者が実験により求めたＮウェル領域にＮウェルカラーを配置した場合、ＰウェルおよびＮウェル両者にカラーを配置した場合およびカラーを設けない場合の３つの場合の保持電圧が示される。保持電圧Ｖｈの値が高いほど、寄生サイリスタがオン状態とされる電圧が高くなり、ラッチアップ現象が生じにくいことを示す。すなわち、Ｎウェルにのみカラーを設けた場合が、ＰウェルおよびＮウェル両者にカラーを設ける場合よりも、ラッチアップ耐性が強いことがこの図８５からわかる。すなわち、従来のように、ＰウェルおよびＮウェル両者においてトリガ電流の発生を抑制するために、ＮウェルおよびＰウェル対向領域にカラーを配置した場合、逆にラッチアップ耐性が悪くなるという問題が生じる。ここで、カラーをＰウェルおよびＮウェルの対向領域の周辺領域に配置するのは、図８４（Ｂ）に示す抵抗ｒｗおよびｒｓの値をできるだけ小さくし、かつカラーをガードリングとしても機能させるためである。
【００４５】
また、このカラーＮＣＲおよびＰＣＲは、ＮウェルＮＷおよびＰウェルＰＷの周辺領域に沿って連続的に延在して配置される。この場合、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとゲートと相互接続するためには、図８３に示すように、第１層アルミニウム配線層ＨＶを用いる必要がある。ゲート配線層を用いてｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲートを相互接続した場合、不純物領域はこのゲート電極に対し自己整合的に形成されるため、ＮウェルカラーＮＣＲおよびＰウェルカラーＰＣＲにおいてＭＯＳトランジスタが形成されることになる。この場合、カラーＮＣＲおよびＰＣＲのゲート電極層下には不純物領域が形成されるないので、対応のゲート電極層上の信号電位に応じてカラーＮＣＲおよびＰＣＲにおいてＭＯＳトランジスタが導通する。したがって、この場合カラーＮＣＲおよびＰＣＲのバイアス電圧を印加するという機能そのものに対しては悪影響は生じない。しかしながら、ゲート電極層に余分のＭＯＳトランジスタが付随することになり、このゲート電極層に余分のゲート容量が付随し、信号配線の寄生容量が大きくなり、信号伝搬遅延が生じ、回路性能を劣化させるという問題が生じる。したがって、このカラーＮＣＲおよびＰＣＲを横切ってゲート電極層を配設させることはできない。このため、図８３に示すようにｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート電極を相互接続するためには、別の、たとえば第１層アルミニウム配線層ＨＶを用いて相互接続する必要が生じ、この領域を別の第１層アルミニウム配線層を配設することができなくなり、配線の自由度が損なわれるという問題が生じる。
【００４６】
また、回路セルは、１つのｐチャネルＭＯＳトランジスタ配置領域ＰＴと１つのｎチャネルＭＯＳトランジスタ配置領域ＮＴのみを有する。この場合、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの配置は、回路セル内で最適化することは可能である。しかしながら、半導体集積回路装置においては、複数の回路セルが整列して配置され、これらの複数の回路セルは相互接続される。したがって、回路セルＣＣの信号入出力ノードは、他の回路セルとの接続を考慮して配置すべきである。しかしながら、回路セルＣＣの入出力ポートＡに応じて回路セル内のトランジスタの配置を最適化した場合、この最適配置を維持しながら他の回路セルとの接続の最適化のために、このポートの位置を変更するのは極めて困難となるという問題が生じる。したがってこの場合、図８７に示すように、たとえば回路セルＣＣにおいて信号入出力ポートＡに対し、幹線配線Ｌａ上の信号を入出力する場合、フィールドスルーＦＴおよび別の幹線配線Ｌｂを介してこの入出力ポートＡと幹線配線Ｌａとを接続する必要が生じる。したがってこの場合、半導体集積回路装置全体としての配線（外部配線）を考慮した配線の配置の最適化を行なうのができず、またフィールドスルーＦＴが必要とされ、配線占有面積が増加し、半導体集積回路装置全体のサイズが大きくなるという問題が生じる。
【００４７】
それゆえに、この発明の目的は、回路セル方式で形成される回路の占有面積を低減することである。
【００４８】
この発明の他の目的は、面積効率に優れたレイアウトを有する半導体集積回路装置を提供することである。
【００４９】
この発明のさらに他の目的は、配線占有面積の低減された自動設計向け半導体集積回路装置を提供することである。
【００５０】
この発明のさらに他の目的は、回路セル方式で形成される回路の回路セル（機能回路ブロック）を効率的に配置配線することのできる方法を提供することである。
【００５１】
この発明のさらに他の目的は、面接効率の優れたレイアウトを実現することのできる、回路セル（機能回路ブロック）を配置配線する方法を提供することである。
【００５２】
この発明のさらに他の目的は、配線占有面積を低減することのできる、回路セル（機能回路ブロック）を配置配線する方法を提供することである。
【００５３】
この発明のさらに他の目的は、ラッチアップ耐性が改善されかつ内部配線の自由度が高くされた回路セルおよびその配置方法を提供することである。
【００５４】
この発明のさらに他の目的は、外部配線の自由度が改善された半導体集積回路装置を実現することのできる回路セルおよびその配置方法を提供することである。
【課題を解決するための手段】
【００５５】
この発明の第１の観点に係る半導体集積回路装置は、少なくとも１列に整列して配置され、各々が所定の機能を実現する複数の機能回路ブロックと、これら複数の機能回路ブロックの列において隣接する機能回路ブロックの間に設けられる通過配線領域と、この通過配線領域に整列方向と交差する方向に延びるように配設されかつ通過配線領域において整列方向についてその位置を変更する部分を有する通過配線と、所定の機能回路ブロック上にわたって列方向に沿って配置されるセル上配線とを備える。
【００５６】
この発明の第２の観点に係る機能回路ブロックの配置配線方法は、各々が所定の機能を実現する複数の機能回路ブロックが、第１の方向に沿って隣接する機能回路ブロック間にこれら隣接する機能回路ブロックを分離する通過配線領域が配置されるように少なくとも１列に整列して第１の方向に沿って配置するステップと、この通過配線領域に第１の方向と直交する第２の方向に沿って延在する、通過配線領域においてその第２の方向についての位置を変更する部分を有する通過配線を配置するステップとを備える。
【発明の効果】
【００５７】
第１の観点に係る装置においては、通過配線領域内において通過配線の位置が変更されるため、この通過配線の位置変更のために余分の幹線配線が必要とされず、応じて配線占有面積が低減される。
【００５８】
第２の観点に係る方法においては、通過配線領域内において、通過配線の整列方向についての位置を変更するため、通過配線の位置変更のための余分な配線が必要とされず、配線占有面積が低減される。
【発明を実施するための最良の形態】
【００５９】
［実施の形態１］
図１は、この発明の第１の実施の形態である半導体集積回路装置の要部の構成を示す図である。図１においては、２つの回路セルＣＣ１およびＣＣ２を代表的に示す。回路セルＣＣ１およびＣＣ２のＹ方向に沿った両側に、回路セル列と同一方向（Ｘ方向）に沿って延在する配線領域が形成される。これらの配線領域には配線帯ＬＢＡおよびＬＢＢが配置される。配線帯ＬＢＡは、第２層アルミニウム配線層でたとえば形成される幹線配線Ｌａ１およびＬａ２を含み、配線帯ＬＢＢは、第２層アルミニウム配線層で形成される幹線配線Ｌｂ１を含むように示される。回路セルＣＣ１およびＣＣ２形成領域上に、この回路セル列の方向（Ｘ方向）に沿って延在する第２層アルミニウム層で形成される電源線ＶＣＣおよび接地線ＧＮＤが配置される。これらの電源線ＶＣＣおよび接地線ＧＮＤは、回路セルＣＣ１およびＣＣ２のＹ方向に沿って対向する側に配置される。後に詳細に説明するように、電源線ＶＣＣおよび接地線ＧＮＤ下には、それぞれｐチャネルＭＯＳトランジスタ形成領域およびｎチャネルＭＯＳトランジスタ形成領域が配置される。
【００６０】
図示しない幹線配線または回路セルからの信号を伝達するフィードスルー（通過配線）ＦＴが回路セルＣＣ１およびＣＣ２の間の通過配線領域（フィードスルー領域）ＦＴＲを横切ってＹ方向に沿って延在するように配置される。このフィードスルーＦＴは、幹線配線よりも下層のたとえば第１層アルミニウム配線層で形成される。回路セルＣＣ１およびＣＣ２形成領域上に、第２層アルミニウム配線層で形成されるセル上配線Ｌｃが配設される。このセル上配線Ｌｃは通過配線領域ＦＴＲにおいて接続孔（バイアホールまたはスルーホール）Ｖ２０を介してフィードスルーＦＴに物理的に接続される。セル上配線Ｌｃは、この回路セルＣＣ１およびＣＣ２が整列する回路セル帯に含まれるすべての回路セル上に延在するように配置されてもよく、また必要な領域（フィールドスルーと信号を授受する回路セルまでの領域）においてのみ延在するように配置されてもよい。
【００６１】
このセル上配線Ｌｃは、回路セルＣＣ１形成領域において、支線配線Ｈ２０と接続孔Ｖ２１を介して物理的に接続される。この支線配線Ｈ２０は、第１層アルミニウム配線層に形成され、回路セルＣＣ１内の目標となる回路部分（ゲート回路ｇ１５）の入力部へ信号を伝達する。この支線配線Ｈ２０から回路セルＣＣ１内のゲート回路ｇ１５およびｇ１６への信号伝達は先の図６６に示す構成と同様である。
【００６２】
この図１に示すように、回路セル上にセル上配線Ｌｃを配設し、通過配線領域ＦＴＲにおいてフィードスルーＦＴと接続孔Ｖ２０を介して物理的に接続することにより、以下の利点が得られる。すなわち、フィードスルーＦＴを回路セルＣＣ１内の内部ノードに接続する場合、先に図６６において示したように、配線帯ＬＢＡまたはＬＢＢにおいてこのフィードスルーの実質的位置（Ｙ方向についての位置）を変更するための配線が必要とされ、配線領域の面積が増加する。しかしながら、この通過配線領域ＦＴＲ内において接続孔Ｖ２０を形成することを許容することにより、回路セルＣＣ１およびＣＣ２上にセル上配線を配設することが可能となり、フィードスルーＦＴの実質的位置の変更のための配線を配線帯内に設ける必要がなく、配線領域占有面積の増加を防止することができる。また、このセル上配線Ｌｃは、電源線ＶＣＣおよび接地線ＧＮＤと同層の第２層アルミニウム配線層に形成されるために、このセル上配線Ｌｃは、回路セルＣＣ１およびＣＣ２内の内部配線に対し何ら悪影響を及ぼすことなく必要な範囲にわたって延在させることができる（回路セル内の内部配線は、第２層アルミニウム配線層より下に存在するポリシリコン層および第１層アルミニウム配線層等で用いて行なわれるためである）。
【００６３】
［変更例１］
図２は、この発明の第１の実施の形態の変更例の構成を示す図である。図２に示す構成においては、回路セルＣＣ１およびＣＣ２の間の通過配線領域ＦＴＲに２本のフィードスルーＦＴ１およびＦＴ２が配設される。回路セル形成領域上にかつ電源線Ｖｃｃと接地線ＧＮＤの間にセル上配線Ｌｃ１、Ｌｃ２およびＬｃ３が配設される。これらのセル上配線Ｌｃ１〜Ｌｃ３の長さは、必要に応じて決定される。図２においては、セル上配線Ｌｃ１は、通過配線領域ＦＴＲにおいて接続孔Ｖ２５を介してフィードスルーＦＴ２に物理的に接続されかつ接続孔Ｖ２８を介して回路セルＣＣ２内の内部ノードに接続されるように示される。セル上配線Ｌｃ３は、通過配線領域ＦＴＲにおいて接続孔Ｖ２６を介してフィードスルーＦＴ１に物理的に接続され、また回路セルＣＣ１およびＣＣ２と整列して配置される回路セルＣＣ３の内部ノードに接続孔Ｖ２７を介して接続される。
【００６４】
１つの通過配線領域ＦＴＲにおいて複数本（図２においては２本）のフィードスルーを配設する構成により、配線領域の面積増加の抑制に加えて以下の利点が得られる。たとえば１つの回路セルから互いに相補な信号をフィードスルーを介して別々の回路セルへ伝達する場合、通過配線領域をこの相補信号発生部近傍に配置して、この通過配線領域からセル上配線を介して別々の相手方回路セルへ信号を伝達することができる。したがって、このような相補信号伝達経路のレイアウトは極めて容易となる。
【００６５】
図３は、この発明の第１の実施の形態の配線接続を実現するための方法を示すフロー図である。以下、図３を参照してこの発明に従う配線方法について説明する。
【００６６】
まず、従来と同様にして、回路セル情報および信号線情報、およびポート情報が記述される。この記述された情報に従って、回路セルの配置および配線の形成が行なわれる（ステップＳ１）。この配線の形成においては、従来の設計ルールに加えて、新たに、（ａ）回路セル上に幹線配線を配置することを許容する、および（ｂ）通過配線領域においてフィードスルーとセル上配線（回路セル上にわたって配置される幹線配線）との接続を許容するが適用される。
【００６７】
ステップＳ１において配線が形成された後、フィードスルーと結線されるセル上配線が存在するか否かの判別が行なわれる（ステップＳ２）。フィードスルーと結線されるセル上配線が存在しない場合には、処理は終了する（回路セルおよび配線再配置が行なわれる）。
【００６８】
一方、フィードスルーと結線されるセル上配線が存在する場合、このフィードスルーとセル上配線との交差部にスルーホールを形成する（ステップＳ３）。このセル上配線とフィードスルーとの接続を形成した後、不要となった配線の除去およびこの配線除去により応じた配線領域の空き領域を埋めるように配線を再配置する（ステップＳ４）。このステップＳ２ないしＳ４は、すべてのフィードスルーについて実行され、すべてのフィードスルーについて必要なセル上配線との接続を行なった後に、処理が完了する。このステップＳ２およびＳ３の処理は、設計者（ユーザ）が自動配線装置（図６７参照）とインタラクティブに行なってもよい。すなわち、画面上にフィードスルーを順次表示し、この表示されたフィードスルーに対し、設計者（ユーザ）がそれぞれセル上配線に対する接続の有無を示す情報をライトペン、マウスまたはコマンド（キーボードを介して）により指定する構成が利用されてもよい。以下に、このフィードスルーに対する接続の有無を装置が決定する方法について説明する。
【００６９】
図４は、信号線接続情報の構造を示す図である。図４において、設計者（ユーザ）が入力した回路セル特定情報、ポート情報および信号線情報から、各信号線に対し接続情報が形成される。この信号線情報３０は、信号線を特定する信号線特定コード（ＩＤ）３１と、この信号線の始まりの位置を示す始端特性コード３２と、必要な数だけ設けられるこの信号線の入力先を示す終端特定コード３３を含む。始端特定コード３２は、回路セルで形成される回路の入力端子および回路セルのポート（出力ポート）のいずれかを特定する。終端特定コード３３は、回路セルのポート（入力ポート）または回路セルで形成される回路の出力端子を特定する。
【００７０】
設計者（ユーザ）が入力した情報に基づいて形成される信号線情報３０から、この信号線の接続を実現するための幹線配線、支線配線およびフィードスルーを形成するための情報が形成される。すなわち、この信号線情報から、配線情報４０が形成される。この配線情報４０は、信号線特定コード３１に対応する信号線ＩＤ４１と、この信号線を伝達するための幹線配線を特定する幹線ＩＤ４２と、この幹線配線の位置（Ｙ方向についての位置）情報４３と、この幹線配線がセル上配線であるか否かを示すセル上フラグ４４と、この幹線配線がセル上配線でない場合に、この幹線配線が配置される配線帯を特定する配線帯コード４５と、この幹線配線に接続される支線情報を含む接続情報４６を含む。幹線ＩＤ４２は、幹線配線を特定するとともに、またその幹線配線が配置される回路セル列を特定する情報を含む。この幹線ＩＤ４２は、始端特定コード３２に従って形成される。
【００７１】
接続情報４６は、この幹線配線に接続する支線を特定する支線ＩＤ５１と、この支線ＩＤ５１が特定する支線が配置されるＸ方向についての位置情報５２と、この支線配線の接続先を示す接続先情報５３を含む。この接続情報４６は、幹線配線に接続される支線の数に応じて配置される。図４においては、さらに支線ＩＤ５４、位置情報５５および接続先情報５６が示される。
【００７２】
接続先情報５３は、接続先の回路セルを特定する回路セルＩＤ６１と、接続先のポートを特定するポートＩＤ６２と、この支線がフィードスルーであるか否かを示すフィードスルーフラグ６３を含む。支線がフィードスルーであるか否かの判別については、回路セルＩＤ６１が特定する回路セルが、幹線ＩＤ４２が特定する回路セル列と異なる回路セル列に含まれる回路セルを特定する場合にフィードスルーであると判別される。この接続先情報は、終端特定コード３３に従って形成される。したがって、接続先情報５３は、回路セルを特定せず、単に回路セルで形成される回路の出力端子を特定することもある。
【００７３】
フィードスルーフラグ６３がセットされてこの支線配線がフィードスルーであると特定されると、フィードスルー情報７０が新たに形成されてこの支線ＩＤ５１が特定する接続先情報５３にこの生成されたフィードスルー情報７０がリンクされる。フィードスルー情報７０は、フィードスルーを特定するフィードスルーＩＤ７１と、このフィードスルーが接続される配線を特定する配線ＩＤ７２と、配線ＩＤが特定する配線がセル上配線であるか否かを示すセル上フラグ７３と、セル上配線でない場合の配線が属する配線帯を特定する配線帯コード（ＩＤ）７４を含む。フィードスルーＩＤ７１は、またＸ方向についての位置情報をも併せて含む。配線ＩＤ７２は、同様、Ｙ方向についての位置情報を含む。フィードスルー情報７０は、さらに、このフィードスルーが接続する配線に対する支線情報および接続先をこの接続情報７５を含む。この接続情報７５は、接続先に応じて、フィードスルーの必要な数だけ階層的にリンクされる。
【００７４】
この図４に示す信号線接続情報を形成し、各幹線ＩＤおよび支線ＩＤとその接続情報とを信号線の配線の接続を形成することができる。図６７に示す表示装置の表示画面上には、この接続情報に従って形成された配線が表示される。次にこのフィードスルーとセル上配線との接続時の制御動作についてそのフロー図である図５を参照して説明する。この図５に示す制御動作は、図５０に示すセル部の制御部２１においてプログラムメモリに従って実行される。
【００７５】
まず、設計者（ユーザ）が入力した信号線情報３０から、信号線の接続経路が抽出される（ステップＳ６）。このステップＳ６により、図４に示す信号接続情報４０が形成される。次いでこの形成された信号線情報に従って、フィードスルーの抽出が行なわれる（ステップＳ７）。このフィードスルーの抽出は、フィードスルーフラグ６３がセットされているか否かを見ることにより行なわれる。次いで、この抽出されたフィードスルーの接続経路がそのフィードスルー情報７０に従って抽出される（ステップＳ８）。このフィードスルーの接続経路において、セル上フラグ７３がセットされているか否かにより、フィードスルーと接続するセル上配線があるか否かの判別が行なわれる（ステップＳ９）。セル上配線が存在すると決定された場合には、その接続を形成し、その接続情報を表示装置の表示画面上に表示する（ステップＳ１０）。フィードスルーとセル上配線が接続するか否かについては、フィードスルーの接続情報７０において配線がその配線に関連する回路セル列の回路セルに接続することが示される場合には、その配線としてセル上配線を用いるというルールが適用されればよい。
【００７６】
またセル上配線の利用においては、フィードスルーと接続する配線はすべてセル上配線とするというルールに加えて、回路セルのポートの数が所定数以上となり、支線配線の配置が困難な場合には、このセル上配線を利用するというルールが併せて適用されてもよい。
【００７７】
この図５に示す一連の動作により、セル上配線とフィードスルーとの接続および信号線の配線接続経路が確立される。この確立された信号線接続経路は、表示装置の表示画面上に表示される。次に、図３に示す不要配線の除去および配線再配置の処理動作（ステップＳ４）について説明する。
【００７８】
図６は、この不要配線の除去および配線再配置の処理動作を例示的に示す図である。図６（Ａ）においては、不要配線の除去時の状態を示し、図６（Ｂ）に配線再配置後の配線の接続態様を示す。
【００７９】
図６（Ａ）に示すように、回路セルＣＣ♯１のポートＰａが幹線配線Ｌ２により回路セルＣＣ♯２のポートＰｂ１に接続され、また幹線配線Ｌ１が回路セルＣＣ♯２にポートＰｂ２に接続され、またフィードスルーＦＴがセル上配線ＬＣと接続される状態を考える。フィードスルーは、通常、通過配線領域をＹ方向に沿ってその全体を通過するように配置される。幹線配線も同様、Ｘ方向に沿って全領域にわたって配置される。幹線配線Ｌ１およびＬ２に対しては、それぞれ支線配線の接続情報に従って接続点が形成される。この図６（Ａ）に示す配置の場合、幹線配線Ｌ１においては、セグメントＬ１ａにポートＰｂ２からの信号が伝達され、セグメントＬ１ｂには何ら信号が伝達されない場合、セグメントＬ１ｂは、不要配線と判別される。この判別操作は、幹線配線Ｌ１の接続情報の始端および終端を順次追跡することにより判別することができる。図４に示す情報４０において、接続情報４６および７５それぞれの最初の支線（位置情報（Ｘ）５２の値が最も小さな支線配線（またはこれに代えて支線配線ＩＤ５１が回路の入力端子そのものを示す場合もある））から、最後の位置情報５５の最もＸ方向の値の大きな支線配線情報を見ることにより識別される。幹線配線Ｌ２に対しては、ポートＰａおよびＰｂ１はセグメントＬ２ｂを介して相互接続され、セグメントＬ２ａおよびＬ２ｃは不要であり、したがってセグメントＬ２ａおよびＬ２ｃが不要配線として除去される。フィードスルーＦＴに対しては、セグメントＬＣａが接続点を介してセル上配線ＬＣのセグメントＬＣｂに信号を伝達する。したがってセル上配線ＬＣのセグメントＬＣａは不要配線として除去される。この除去情報は、各幹線配線についてリンクして配置される（すなわち始点および終点の位置情報が設けられる）。これにより、不要配線の除去が行なわれる。
【００８０】
次に、図６（Ｂ）に示すように、この不要配線が除去された配線の再配置が行なわれる。この場合、各配線帯において、幹線配線の始点および終点情報の比較が行なわれ、重なり合わない領域を有する幹線配線に対しては、その位置情報（Ｙ方向についての位置情報）が変更されて、同一のＹ方向の位置情報が付加される。他の幹線配線を識別するための幹線配線ＩＤは保持される。これにより、配線の再配置が行なわれ、重なり合わない幹線配線が同一のＹ方向の位置に配置され、配線領域が低減される。
【００８１】
なお、これらの不要配線除去および配線の再配置も設計者（ユーザ）が表示装置の表示画面をモニタしつつインタラクティブに実行する構成が用いられてもよい。
【００８２】
以上のように、この発明の実施の形態１に従えば、通過配線領域内に接続孔を設けるのを許容し、かつ回路セル上の電源線と接地線の間を配線領域として利用し、この通過配線領域においてフィードスルーとセル上配線とを物理的に接続するように構成したため、フィードスルーの実質的位置を変更するための配線を配線領域内に形成する必要がなくなり、配線占有面積を低減することができる。
【００８３】
［実施の形態２］
図７は、この発明の第２の実施の形態である半導体集積回路装置の要部の構成を示す図である。図７においては、２つの回路セルＣＣ１およびＣＣ２の間の通過配線領域ＦＴＲの部分を代表的に示す。この第２の実施の形態においては、回路セルＣＣ１およびＣＣ２のＹ方向に沿った両側に配線帯ＬＢＡおよびＬＢＢが配置される。配線帯ＬＢＡは、一例として２つの幹線配線Ｌａ１およびＬａ２を含み、配線帯ＬＢＢは、幹線配線Ｌｂ１を含む。回路セルＣＣ１およびＣＣ２の整列方向すなわちＸ方向に沿って、回路セルＣＣ１およびＣＣ２形成領域上に電源線ＶＣＣおよび接地線ＧＮＤが配置される。これら電源線ＶＣＣおよび接地線ＧＮＤの間にこれらの電源線ＶＣＣおよび接地線ＧＮＤと同一配線層に形成されるセル上配線Ｌｃ４、Ｌｃ５およびＬｃ６が配設される。
【００８４】
通過配線領域ＦＴＲにおいては、通過配線ＦＴ３が配設される。この通過配線ＦＴ３は、通過配線領域ＦＴＲにおいて接続孔Ｖ３０を介してセル上配線Ｌｃ４に接続される。このフィードスルーＦＴ３は、接続孔Ｖ３０の部分において終端される。すなわち、通過配線領域ＦＴＲにおいて破線で示す領域ＦＴＲＲにおいては、Ｙ方向に延在する配線は形成されない。セル上配線Ｌｃ４は、図には明確に示さないが、相手先の回路セル内の内部ノードに接続される。このセル上配線Ｌｃ４は、回路セルＣＣ１および／またはＣＣ２内の内部ノードに接続されてもよい。
【００８５】
フィードスルーＦＴ３は、単にセル上配線Ｌｃ４に物理的に接続されることが要求されるだけであり、配線帯ＬＢＢに含まれる幹線配線または配線帯ＬＢＢを超えて別の回路セル内の回路セルに接続される必要はない。図３に示すように、必要とされる部分までにのみフィードスルーＦＴ３を延在させる構成とすることにより、不要な配線部分をなくすことができ、配線レイアウトが簡略化され、かつ不要な配線上浮遊容量を削減することができる。またこのとき、通過配線領域ＦＴＲ内の領域ＦＴＲＲ内において、回路セルレイアウト完了後、新たに必要とされるゲート回路を配置し、この新たに形成されたゲート回路を回路セル内の内部配線層と同じ配線層の配線を用いて相互接続することができ、回路の設計変更に容易に対応することができる。この領域ＦＴＲＲに形成されるゲート回路は、セル上配線またはフィールドスルーと接続することもできる。
【００８６】
［変更例］
図８は、この発明の第２の実施の形態の変更例を示す図である。図８において、１つの通過配線領域ＦＴＲに２本の分割通過配線としてのフィードスルーＦＴ４およびＦＴ５が配設される。フィードスルーＦＴ４は、配線帯ＬＢＡ中の配線または配線帯ＬＢＡを超えて別の回路セル帯の回路セルまたはこの別の回路セル帯を通過して別の配線帯にその一方端が物理的に接続され、その他方端は、通過配線領域ＦＴＲ内に形成された接続孔Ｖ３５を介してセル上配線Ｌｃ１に物理的に接続される。フィードスルーＦＴ５は、配線帯ＬＢＢ内の配線または配線帯ＬＢＢを超えて別の回路セル帯の回路セルまたはこの別の回路セルのさらに別の配線帯にその一方端が接続されその他方端が、通過配線領域ＦＴＲ内に形成された接続孔Ｖ３６を介してセル上配線Ｌｃ３に物理的に接続される。フィードスルーＦＴ４およびＦＴ５は、通過配線領域ＦＴＲにおいてＹ方向に沿って整列して配置される。
【００８７】
フィードスルーＦＴ４およびＦＴ５をそれぞれ通過配線領域ＦＴＲ内に形成された接続孔Ｖ３５およびＶ３６の部分で終端させることにより、１本のフィードスルーに要求される面積を有する通過配線領域を形成するだけで２本のフィードスルーを配設することができる。これにより通過配線領域の占有面積を低減することができ、応じて回路セル帯または回路ブロックの占有面積を低減することができる。
【００８８】
なお、セル上配線Ｌｃ１〜Ｌｃ３は、図３に示す配置と同様、回路セルＣＣ１およびＣＣ２上の電源線ＶＣＣおよび接地線ＧＮＤの間の領域にこれらの電源線ＶＣＣおよび接地線ＧＮＤと同一の配線層の配線により形成されてＸ方向に沿って延在する。これらのセル上配線Ｌｃ１〜Ｌｃ３は、適当な回路セルの内部ノードに接続される。この適当な回路セルは、回路セルＣＣ１および／またはＣＣ２であってもよい。
【００８９】
図９は、この発明の第２の実施の形態における配線接続の処理シーケンスを示すフロー図である。この図９に示す処理シーケンスにおいては、図３に示す処理シーケンスに加えて、さらに、ステップＳ４の後に、フィードスルー上不要部の配線の除去およびこのフィードスルーの再配置（Ｙ方向に沿っての整列）が実行される。他の処理シーケンスは図３に示す処理シーケンスと同じであり、対応する部分には同一のステップ番号を付す。このフィードスルーの不要部除去および再配置は、設計者（ユーザ）が処理装置と表示装置の表示画面を介してインタラクティブに行なってもよい。以下に、処理装置自身が設計者（ユーザ）の指令を待つことなく処理する方法について説明する。
【００９０】
図１０は、この図８に示すフィードスルーの再配置処理シーケンスを例示的に示す図である。
【００９１】
まず図１０（Ａ）に示すように、信号線接続情報に従って、フィードスルーＦＴ４がセル上配線Ｌｃ１と接続孔Ｖ３５を介して物理的に接続され、フィードスルーＦＴ５が接続孔Ｖ３６を介してセル上配線Ｌｃ３に接続される。これらのフィードスルーＦＴ４およびフィードスルーＦＴ５は通過配線領域ＦＴＲ内にＹ方向に沿って平行に配置される。
【００９２】
次いで図１０（Ｂ）に示すように、フィードスルーの接続情報に従って、フィードスルーＦＴ４およびＦＴ５の不要部が除去される。図１０（Ｂ）においては、フィードスルーＦＴ４の下側の部分が除去され、フィードスルーＦＴ５はその上側の部分が除去される。
【００９３】
次いで、図１０（Ｃ）に示すように、フィードスルーＦＴ４およびＦＴ５が反対方向に延在しているため、これらをＹ方向に沿って整列させる。
【００９４】
図１１は、このフィードスルーの再配置を実行するために用いられるデータの構造を示す図である。図１１に示すように、フィードスルー接続情報８０は、図４に示すフィードスルー接続情報から形成される。このフィードスルー接続情報８０は、フィードスルーを特定するフィードスルーＩＤ８１と、フィードスルーの位置を示す位置情報８２と、このフィードスルーの始点を示す始点情報８３と、このフィードスルーの終点を示す終点情報８４を含む。始点情報８３および終点情報８４は、セル上配線、幹線配線、および回路セルのポートのいずれであってもよい。ただ、好ましくは、Ｙ方向に沿っての位置の値の小さな方が始点として設定される。位置情報８２は、このフィードスルーＩＤ８１により特定されるフィードスルーが含まれる通過配線領域を特定する情報と、この通過配線領域内の位置または回路内の全体におけるＹ方向に沿っての位置情報を含む。この始点情報８３および終点情報８４を用いてフィードスルーをセル上配線で終端すべきか否かの判別が行なわれる。
【００９５】
図１２は、この図１１に示すフィードスルー接続情報８４を用いてフィードスルーの再配置を実行するための処理シーケンスを示すフロー図である。まず、フィードスルーの再配置が指令されると、各フィードスルーについて、フィードスルーがセル上配線で終端しているか否かの判別が行なわれる（ステップＳ２０）。このセル上配線で終端するか否かは、始点情報８３および終点情報８４のいずれかがセル上配線を指示しているかを見ることにより判別される。セル上配線で終端していると判別された場合には、この通過配線領域内における不要部が除去される（ステップＳ２１）。この不要部除去の情報は、フィードスルー接続情報８０にフラグを付すことにより規定される（このフラグは示さず）。この処理がすべてのフィードスルーについて実行される（ステップＳ２２）。ステップＳ２２において、すべてのフィードスルーの処理（不要部除去の処理）が完了したと判別されると、次いで同じ通過配線領域内において複数のフィードスルーが存在するか否かの判別が行なわれる（ステップＳ２３）。これは、位置情報８２に含まれる通過配線領域特定情報を抽出することにより、判別される。複数のフィードスルーが同じ通過配線領域内に存在する場合には、その始点情報８３および終点情報８４に重なり合う領域があるか否かを識別することにより、Ｙ方向に整列可能なフィードスルーが存在するか否かの判別が行なわれる（ステップＳ２４）。Ｙ方向に整列可能であると判別されると、この整列可能なフィードスルーの整列処理が実行される（ステップＳ２５）。この整列処理においては、位置情報８２の位置（通過配線領域内における位置または回路全体におけるＸ方向に沿っての位置）情報の更新が行なわれる。次いで、ステップＳ２６に移り、すべての通過配線領域についての処理が完了したか否かの判別が行なわれ、すべての通過配線領域に対しステップＳ２３ないしＳ２５の処理が実行される。すべての通過配線領域における処理が完了するとこのフィードスルーについての不要部除去および再配置処理が完了する。なお、ステップＳ２３およびＳ２４において、通過配線領域内においては、１本のフィードスルーしか存在しない場合、および複数のフィードスルーが存在しても、同一方向に延在しておりＹ方向に沿って整列不可能な場合には、整列処理は行なわれず、処理は終了する。
【００９６】
この後、図示しないフローに従って、回路セル列（帯）における回路セルの再配置が行なわれ、通過配線領域のＸ方向に沿っての幅を小さくすることが行なわれる。
【００９７】
上述の一連の処理により、分割通過配線の処理を容易に実行することができる。
以上のように、この発明の第２の実施の形態に従えば、通過配線領域内においてセル上配線とフィードスルーとを物理的に接続し、かつこのフィードスルーを接続孔部分で終端させるように構成したため、この通過配線領域内の残りの領域にフィードスルーと同一配線層を配設することができ、面積利用効率が改善される。特に、Ｙ方向に沿って分割通過配線（通過配線領域において終端するフィードスルー）を配置することにより、フィードスルーに必要とされる面積を低減することができ、回路のレイアウト面積を低減することができる。
【００９８】
［実施の形態３］
図１３は、この発明の第３の実施の形態の半導体集積回路装置の要部の構成を示す図である。図１３においても、先の実施の形態と同様、２つの回路セルＣＣ１およびＣＣ２との間に形成される通過配線領域ＦＴＲの部分を代表的に示す。先の実施の形態と同様、回路セル帯のための電源線ＶＣＣおよび接地線ＧＮＤの間にセル上配線Ｌｃ１〜Ｌｃ３がＸ方向に沿って配設される。回路セルＣＣ１およびＣＣ２を含む回路セル帯のＹ方向についての両側に配線帯ＬＢＡおよびＬＢＢが配置される。
【００９９】
通過配線領域ＦＴＲには、この通過配線領域ＦＴＲを通過するフィードスルーＦＴ６が配置される。このフィードスルーＦＴ６は、図示しない回路セルまたは配線帯の配線に接続される。
【０１００】
回路セルＣＣ２は、後に詳細に説明するが、トランジスタ素子非形成領域または内部配線非配置領域である空き領域ＥＲを有する。この空き領域ＥＲ上にまで配線帯ＬＢＢを超えてフィードスルーＦＴ７が延在する。このフィードスルーＦＴ７は、空き領域ＥＲ上において接続孔Ｖ４０を介してセル上配線Ｌｃ３に物理的に接続される。セル上配線Ｌｃ１〜Ｌｃ３はそれぞれ適当な回路セルの内部ノードに接続される（この接続は図示せず）。
【０１０１】
回路セルＣＣ２において、存在する空き領域ＥＲを利用してこの空き領域ＥＲ上でフィードスルーＦＴ７とセル上配線Ｌｃ３を物理的に接続することにより、１本のフィードスルーのための通過配線領域ＦＴＲの面積（Ｘ方向に沿った幅）を増大させることなく２本のフィードスルーを配設することができ、応じて配線占有面積を低減することができる。
【０１０２】
なおこの通過配線領域ＦＴＲを超えて延在するフィードスルーＦＴ６は、フィードスルーＦＴ７と同じ側から延在するとともに、この通過配線領域ＦＴＲ内においてセル上配線と物理的に接続されてそこで終端する分割通過配線であってもよい。次に空き領域について説明する。
【０１０３】
先に図７４を参照して説明したように、回路セルは、電源線ＶＣＣの近傍（下領域）に設けられるｐチャネルＭＯＳトランジスタ形成領域ＰＴと、接地線ＧＮＤの近傍（下領域）に設けられるｎチャネルＭＯＳトランジスタ形成領域ＮＴとを有する。一般に、ｐチャネルＭＯＳトランジスタはｎチャネルＭＯＳトランジスタよりもキャリアの移動度が小さいので、単位ゲート幅当りの電流駆動力が小さい。したがって、ＣＭＯＳゲートを作製する場合、ｐチャネルＭＯＳトランジスタの電流駆動力をｎチャネルＭＯＳトランジスタのそれと同等として、ＣＭＯＳゲートの出力ノードの充放電速度を同一とするために、通常、ｐチャネルＭＯＳトランジスタのゲート幅をｎチャネルＭＯＳトランジスタのそれよりも大きくする。通常、この電流駆動力の調整は、両者のゲート幅（またはチャネル幅）を異ならせる調整により実現される。
【０１０４】
今、説明の簡略化のために、図１４（Ａ）に示すように、ｐチャネルＭＯＳトランジスタ形成領域ＰＴにおいて同一サイズ（ゲート幅およびゲート長とも）を有するｐチャネルＭＯＳ単位トランジスタＰａ，ＰｂおよびＰｃが形成され、ｎチャネルＭＯＳトランジスタ形成領域ＮＴにおいて、このｐチャネルＭＯＳ単位トランジスタＰａ〜Ｐｃそれぞれと同一サイズのｎチャネルＭＯＳ単位トランジスタＮａが形成されて、これらの単位トランジスタによりＣＭＯＳインバータを形成する場合を考える。
【０１０５】
図１４（Ａ）において、単位トランジスタＰａ〜Ｐｃは一方方向（Ｘ方向）に沿って整列して配置される。またｐチャネルＭＯＳトランジスタ形成領域ＰＴには、Ｐ型不純物拡散層形成領域ＰＤが配置され、ｎチャネルＭＯＳトランジスタ形成領域ＮＴには、Ｎ型不純物拡散層形成領域ＮＤが配置される。
【０１０６】
単位トランジスタＰａは、電源線ＶＣＣに結合されるソース拡散層ＳＰａと、入力信号ＩＮを受けるゲート電極層ＰＧａと、出力信号ＯＵＴを生成するためのドレイン拡散層ＤＰａを有する。単位トランジスタＰｂは、電源線ＶＣＣに接続されるソース拡散層ＳＰｂと、入力信号ＩＮを受けるように結合されるゲート電極層ＰＧｂと、出力信号ＯＵＴを生成するように接続されるドレイン拡散層ＤＰｂを含む。単位トランジスタＰｃは、電源線ＶＣＣに接続されるソース拡散層ＳＰｃと、入力信号ＩＮを受けるように接続されるゲート電極層ＰＧｃと、出力信号ＯＵＴを生成するように結合されるドレイン拡散層ＤＰｃを含む。単位トランジスタＮａは、接地線ＧＮＤに接続されるソース拡散層ＳＮａと、入力信号ＩＮを受けるように接続されるゲート電極層ＮＧａと、出力信号ＯＵＴを生成するように接続されるドレイン拡散層ＤＮａを有する。
【０１０７】
ゲート電極層ＰＧａ〜ＰＧｃおよびＮＧａは相互接続される。また、ドレイン拡散層ＤＰａ〜ＤＰｃおよびＤＮａも相互接続される。
【０１０８】
図１４（Ｂ）に、この図１４（Ａ）に示すトランジスタの接続の電気的等価回路を示す。図１４（Ｂ）に示すように、単位トランジスタＰａ〜Ｐｃが電源線ＶＣＣと出力信号ＯＵＴを生成する出力ノードとの間に並列に接続され、それぞれのゲートに入力信号ＩＮが与えられる。単位トランジスタＮａは接地線ＧＮＤと出力ノードとの間に接続され、そのゲートに入力信号ＩＮを得る。単位トランジスタＰａ〜ＰｃおよびＮａのそれぞれのサイズは同じである。したがって、この図１４（Ｂ）に示すように、電源線ＶＣＣから出力ノードを駆動するためのｐチャネルＭＯＳトランジスタのゲート幅（チャネル幅）は単位トランジスタＮａの３倍となり、その電流駆動力は単位トランジスタの電流駆動力の３倍となる。この構成により、ＣＭＯＳインバータのｐチャネルＭＯＳトランジスタの電流駆動力がｎチャネルＭＯＳトランジスタの電流駆動力とほぼ同等とされる。
【０１０９】
このような構成の場合、図１４（Ａ）に示すように、ｎチャネルＭＯＳトランジスタ形成領域ＮＴにおいて、単位トランジスタＰａおよびＰｂに対向する領域にはトランジスタ素子が形成されず、空き領域ＥＲが形成される。したがって、図１４（Ｃ）に示すように、この空き領域ＥＲにおいて、基板ＳＵＢ上にフィードスルーＦＴ７を配置し、このフィードスルーＦＴ７を接続孔Ｖ４０を介してセル上配線Ｌｃ３に接続することができる。
【０１１０】
なお図１４（Ａ）においては、説明を簡略化するために、通常のゲートアレイと同様に、ＭＯＳトランジスタ素子が一方方向に沿って整列して配置されるように示される。しかしながら、これは内部回路の構成に従ってその配置は適当に定められればよい。また、この単位トランジスタを用いる構成に代えて、１つのＭＯＳトランジスタを配置する構成が用いられてよい。１つのトランジスタを用いる場合においては、ＭＯＳトランジスタの電流駆動力に差が生じ、応じてゲート幅（チャネル幅）が異なるため、同様に、空き領域ＥＲが存在する。
【０１１１】
また図１４（Ａ）において、空き領域ＥＲにおいては、トランジスタ素子が形成されないように示される。しかしながら、空き領域ＥＲにおいて、図１４（Ｃ）に破線で示すように（ゲートのみを示す）、トランジスタ素子が形成されており、これらのトランジスタ素子に対する内部配線のみが存在しない構成であってもよい。この場合においても、図１４（Ｃ）に示すように、空き領域に形成される未配線のトランジスタ素子のゲート電極層（破線で示す）はポリシリコン層であり、フィードスルーＦＴ７より下の配線層であり、空き領域ＥＲにフィードスルーＦＴ７を配設することができる。
【０１１２】
図１４（Ａ）ないし（Ｃ）に示す構成においては、ＭＯＳトランジスタの電流駆動力の差によるサイズ（ゲート幅）の差が生じ、応じて空き領域が形成されるように説明している。
【０１１３】
しかしながら、図１４（Ｄ）に示すように、回路セルＣＣ内の内部回路の構成により空き領域ＥＲが形成される場合であってもよい。図１４（Ｄ）においては、回路セルＣＣは、ｐチャネルＭＯＳトランジスタで形成されるゲートブロックＰＢと、このゲートブロックＰＢと対向して形成される、ｎチャネルＭＯＳトランジスタを含むゲートブロックＮＢ１と、ゲートブロックＮＢ１に隣接して形成されるｎチャネルＭＯＳトランジスタのみで形成されるゲートブロックＮＢ２と、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ両者を含むゲートブロックＣＭを含む。ゲートブロックＰＢおよびＣＭの間に空き領域ＥＲが配置される。この空き領域ＥＲにおいて、未配線のトランジスタ素子が形成されてもよく、何らトランジスタ素子が存在しない構成であってもよい。空き領域ＥＲに要求される条件は、その領域において、フィードスルーと同一の配線層（たとえば第１層アルミニウム配線層）の配線が存在しないことである。このような回路セルＣＣ内の空き領域ＥＲの存在する回路セル内位置は、回路セルＣＣが実現する機能に応じてまたトランジスタ素子の配置に応じて決定される。したがって、この空き領域ＥＲは、図１３に示すような通過配線領域ＦＴＲに隣接する必要はなく、回路セルＣＣ２のＸ方向に沿っての中央部に形成されてもよい。また当然、この空き領域ＥＲは、図１３に示す構成と異なり、ｐチャネルＭＯＳトランジスタ形成領域ＰＴすなわち電源線ＶＣＣの下の領域に形成されてもよい。
【０１１４】
この回路セルの空き領域ＥＲにフィードスルー（セル上フィードスルー）を配設し、セル上配線とこの空き領域ＥＲで接続するのは、設定者（ユーザ）が処理装置とインタラクティブに行なってもよい。以下に回路セルの空き領域が存在するときの配線を配置する方法について説明する。
【０１１５】
図１５は、この発明の第３の実施の形態のセル上フィードスルーとセル上配線との相互接続を実現するための処理シーケンスを示すフロー図である。以下、図１５を参照して、セル上フィードスルーの結線について説明する。
【０１１６】
まず、第１および第２の実施の形態と同様にして、回路セルの配置および配線が形成される。このとき、各回路セルに対し、空き領域が存在するか否かが同様に識別される。この回路セルの空き領域の識別は、各回路セル記述時において空き領域情報が入力される（ステップＳ３１）。
【０１１７】
この回路セル配置において、空き領域である回路セルに対し、その空き領域上にまで延びるフィードスルー（セル上フィードスルー）が配置される。同様に、セル上配線も配置される。次いでこのセル上フィードスルーが利用可能であるか、このセル上フィードスルーに接続される配線が存在するか否かの判別が行なわれる（ステップＳ３２）。この判別処理ステップについては後に詳細に説明する。このセル上フィードスルーに接続する配線が存在する場合、セル上配線を配置し、この回路セルの空き領域上でセル上フィードスルーとセル上配線とを相互接続する（スルーホールを形成する）。また同様に、このセル上フィードスルーに対し、他方の配線または回路セルポートに対する接続を形成する（ステップ３３）。
【０１１８】
次いで、先の第１および第２の実施の形態と同様にして、フィードスルーの不要部の除去およびフィードスルーの再配置が実行される（ステップ３４）。このステップＳ３２ないしＳ３４を、すべてのセル上フィードスルーに対し実行し、すべてのセル上フィードスルーの処理が完了すると処理が終了する（回路セルおよび配線再配置が行なわれる）。
【０１１９】
図１６は、図１５に示すステップＳ３２の処理内容をより詳細に示すフロー図である。以下、このセル上フィードスルーの結線の自動処理動作について説明する。
【０１２０】
まず、回路セルの配置および配線を形成した後、配置された回路セルに空き領域があるか否かの判別が行われる（ステップＳ５）。回路セルに空き領域があるか否かの識別および空き領域位置は、設定者（ユーザ）の与える情報に従って、各回路セル特定情報に空き領域の有無およびその空き領域の位置情報が回路セル特定情報にリンクされており、これらの情報に基づいて判別が行われる。
【０１２１】
回路セルに空き領域が存在する場合、この空き領域上にフィードスルーを配置する（ステップＳ３６）。次いで、このセル上フィードスルーと置換可能なフィードスルーが存在するか否かの判別が行なわれる（ステップＳ３７）。この置換可能なフィードスルーについては後に詳細に説明するが、たとえば、空き領域を有する回路セルと同じ回路セル帯に含まれる回路セルと信号を授受するフィードスルーがあるか否かにより判定される。
【０１２２】
置換可能なフィードスルーが存在する場合、このセル上フィードスルーと対応のフィードスルーとの置換が行なわれる（ステップＳ３８）。次いで、この置換完了後セル上フィードスルーに対する結線（接続孔の形成）が実行される（ステップＳ３９）。この後、図１５に示す処理ステップＳ３４が実行される。
【０１２３】
図１７は、セル上フィードスルーとフィードスルーとの置換方法を説明するための図である。図１７（Ａ）においては、３つの回路セルＣＣ♯１、ＣＣ♯２およびＣＣ♯３が一例として示される。回路セルＣＣ♯２およびＣＣ♯３は、それぞれ空き領域ＥＲａおよびＥＲｂを含む。また、回路セル配置および配線に従って、通過配線領域内にフィードスルーＦＴａ、ＦＴｂ、およびＦＴｃが配置される。これらのフィードスルーに対し、対応の配線（幹線配線およびセル上配線）との接続が形成される。図１７（Ａ）においては、フィードスルーＦＴａは通過配線領域内において、セル上配線Ｌｃｂと接続され、フィードスルーＦＴｂは、通過配線領域内においてセル上配線Ｌｃｃに接続されかつ配線領域内において幹線配線Ｌｂに接続される。フィードスルーＦＴｃは、幹線配線Ｌａに接続されかつ通過配線領域内においてセル上配線Ｌｃａに接続される。図１７（Ａ）において、各フィードスルーに対し破線で示す部分は、不要部分として除去される部分である。この状態において、空き領域を有する回路セルＣＣ♯２およびＣＣ♯３に対し、空き領域上にまで延びるセル上フィードスルーＦＴＣａおよびＦＴＣｂがそれぞれ配設される。このセル上フィードスルーＦＴＣａおよびＦＴＣｂは、配線領域から空き領域ＥＲａおよびＥＲｂまで延在し、回路セルＣＣ♯２およびＣＣ♯３の内部配線形式領域上には配設されない。
【０１２４】
この状態において、これらのセル上フィードスルーＦＴＣａおよびＦＴＣｂと置換可能なフィードスルーが同定される。フィードスルーＦＴａは、セル上フィードスルーＦＴＣａと置換可能であり、またフィードスルーＦＴｂは、セル上フィードスルーＦＴＣｂと置換可能である。フィードスルーＦＴｃは、その延在方向がセル上フィードスルーの延在方向と逆であり、置換可能ではない。このセル上フィードスルーとフィードスルーの置換可能性の判別は、各フィードスルーの始点および終点情報とセル上フィードスルーの延在方向についての情報とから識別される（図１１に示すように、フィードスルーに対しては、それぞれ始点情報および終点情報が抽出される）。
【０１２５】
次いで、図１７（Ｂ）に示すように、置換可能とされたフィードスルーがセル上フィードスルーと置換され、置換されたフィードスルーは除去される。このセル上フィードスルーとフィードスルーの置換において、各セル上フィードスルーに対し置換されたフィードスルーの情報が手渡される（フィードスルー特定情報）。始点情報および終点情報は接続孔の位置において変更される。これにより、フィードスルーとセル上フィードスルーとの置換が処理装置内部において実現される。
【０１２６】
以上のように、この発明の第３の実施の形態に従えば、回路セル内に生じる空き領域にまでフィードスルーを延在させ、この空き領域上でこのフィードスルーをセル上配線と物理的に接続するように構成したため、この空き領域を通過配線領域として利用することができ、配線占有面積を低減することができる。
【０１２７】
［実施の形態４］
図１８は、この発明の第４の実施の形態での半導体集積回路装置の要部の構成を概略的に示す図である。図１８においては、先の第１ないし第３の実施の形態と同様回路セルＣＣ１およびＣＣ２の間の通過配線領域ＦＴＲの部分を示す。図１８において、配線帯ＬＢＡは幹線配線Ｌａ３を含み、配線帯ＬＢＢは幹線配線Ｌｂ２、Ｌｂ３、およびＬｂ４を含む。配線帯ＬＢＡを介して図示しない回路セルまたは配線帯への／からの信号を伝達するためのフィードスルーＦＴが通過配線領域ＦＴＲに配置される。このフィードスルーＦＴは、通過配線領域ＦＴＲを通過し、かつ配線帯ＬＢＢの幹線配線Ｌｂ２に接続孔Ｖ５０を介して物理的に接続される。
【０１２８】
この通過配線領域ＦＴＲには、さらに、フィードスルーＦＴと物理的に接続されないゲート回路（図１８においてインバータ）を形成するためのトランジスタ素子形成領域ＧＲが配置される。このトランジスタ素子形成領域ＧＲ内に形成されるゲート回路は、設計変更時において目標回路の構成要素として利用される。ここで、目標回路は、回路セル帯に含まれる回路セル全体により実現される回路であってもよく、また、回路セル帯内の複数の回路セルにより実現される回路であってもよく、また１つの回路セルであってもよい。
【０１２９】
図１８においては、このトランジスタ素子形成領域ＧＲ内のゲート回路は、その入力部が幹線配線Ｌａ２に配線ＰＬａおよび接続孔Ｖ５１を介して接続され、その出力部が配線ＰＬｂおよび接続孔Ｖ５２を介して幹線配線Ｌｂ４に接続されるように示される。これらの配線ＰＬａおよびＰＬｂは、動作電圧伝達線（電源線ＶＣＣおよび接地線ＧＮＤ）および幹線配線と異なる配線層であればよく、たとえばポリシリコン配線または第１アルミニウム配線を用いて形成される。
【０１３０】
この図１８に示す配置においては、幹線配線Ｌａ３上の信号が論理処理（反転）して幹線配線Ｌｂ４上に伝達される。
【０１３１】
このトランジスタ素子形成領域ＧＲに形成されるゲート回路は先の第１ないし第３の実施の形態において説明したセル上配線と接続されてもよい。セル上配線を利用することにより、配線領域を増加させることなく回路のレイアウト完了後の回路機能の追加などの設計変更に容易に対応することができる。
【０１３２】
図１９は、図１８に示す通過配線領域ＦＴＲのレイアウトを示す図である。図１９において、通過配線領域ＦＴＲをＹ方向に沿って通過するフィードスルーＦＴは、第１層アルミニウム配線層で形成され、接続孔Ｖ５０を介して幹線配線Ｌｂ２に接続される。回路セル内に配置されるトランジスタ形成領域ＰＴおよびＮＴを利用するため、トランジスタ素子形成領域ＧＲは、この通過配線領域ＦＴＲ全体にわたって配置される。このトランジスタ素子形成領域ＧＲに形成されるゲート回路は、電源線ＶＣＣ下のｐチャネルＭＯＳトランジスタ形成領域ＰＴに形成されるｐチャネルＭＯＳトランジスタＰＱと、接地線ＧＮＤ下のｎチャネルＭＯＳトランジスタ形成領域ＮＴに形成されるｎチャネルＭＯＳトランジスタＮＱを含む。
【０１３３】
これらのＭＯＳトランジスタＰＱおよびＮＱに幹線配線Ｌａ３上の信号を伝達するための配線ＰＬａが通過配線領域ＦＴＲ全体にわたって配置される。この配線ＰＬａは、フィードスルーＦＴと異なる配線層のたとえばポリシリコン配線層により形成される。この配線ＰＬａはフィードスルーＦＴと隣接して並行に配置される（両者は一部重なり合ってもよい）。配線ＰＬｂは、フィードスルーＦＴと同様、第１層アルミニウム配線層で形成される。後に説明するように、ＭＯＳトランジスタＰＱおよびＮＱは電源線ＶＣＣおよび接地線ＧＮＤに接続するために第１層アルミニウム配線層を利用しており、この領域においてはフィードスルーＦＴを配置することができず、したがってトランジスタ素子上に完全にフィードスルーを重なり合うように配置することはできない。
【０１３４】
ｐチャネルＭＯＳトランジスタＰＱは、そのゲート電極層ＧＰＱが接続孔Ｖ６０を介して配線ＰＬａに接続され、ソース領域ＳＰＱが電源線ＶＣＣに接続され、そのドレイン領域が配線ＰＬｂに接続される。ｎチャネルＭＯＳトランジスタＮＱは、そのソース領域ＳＮＱが接地線ＧＮＤに接続され、そのドレイン領域ＤＮＱが配線ＰＬｂに接続され、そのゲート電極層ＧＮＱが配線ＰＬａに接続される。
【０１３５】
配線ＰＬｂに第１層アルミニウム配線層を用いることにより、この配線ＰＬｂをゲート電極層ＧＰＱおよびＧＮＱと重なり合せて配設することが可能となり、トランジスタ素子形成領域ＧＲの面積（Ｘ方向の長さ）をできるだけ小さくすることができ、面積増加を抑制することができる。
【０１３６】
図２０（Ａ）は、図１９に示すラインＢ−Ｂ′に沿った断面構造を概略的に示す図である。図２０（Ａ）において、基板領域（半導体基板またはウェル領域）ＳＵＢの表面に形成されたソース領域ＳＰＱはコンタクトＶａを介して、第１層アルミニウム配線層からなる中間層ＡＩに接続される。この中間層ＡＩはその上層の第２層アルミニウム配線層で形成される電源線ＶＣＣにコンタクトＶｂを介して接続される。ドレイン領域ＤＰＱは、基板領域ＳＵＢの表面に形成され、コンタクトＶｃを介して配線ＰＬｂに接続される。この配線ＰＬｂは第１層アルミニウム配線層である。図１９に示す幹線配線Ｌａ３から信号を伝達する配線ＰＬａは、第１層アルミニウム配線層および第２層アルミニウム配線層と異なるポリシリコン配線層で形成される。この配線ＰＬａに隣接してフィードスルーＦＴが配置される。これにより、ゲートトランジスタ素子形成領域ＧＲにおいてフィードスルーＦＴに何ら影響を及ぼすことなくトランジスタ同士を形成して所望のゲート回路を実現することができる。
【０１３７】
なお、図２０（Ａ）において配線ＰＬａは第１層アルミニウム配線層より下のポリシリコン配線層に形成されるように示される。この配線ＰＬａは第１層アルミニウム配線層と第２層アルミニウム配線層の間に形成されてもよい。すなわち配線ＰＬａがフィードスルーＦＴよりも上層に形成されてもよい。また配線ＰＬａは、ポリシリコン配線でなく、また高融点金属シリサイド層で形成されてもよい。
【０１３８】
［変更例］
図２０（Ｂ）はこの発明の第４の実施の形態の変更例を示す図である。この図２０（Ｂ）に示す構成においては、フィードスルーＦＴと配線ＰＬａが図２０（Ｂ）の垂直方向において互いに重なり合うよに配置される。これにより、通過配線領域の占有面積（図１９のＸ方向に沿っての長さ）の増加を抑制する。フィードスルーＦＴは、中間層ＡＩおよび配線ＰＬｂと同一の配線層に形成される。したがって、配線ＰＬｂもできるだけ中間層ＡＩに近付けることができる。このフィードスルーＦＴと中間層ＡＩの間の距離（またはピッチ）ｓ２と中間層ＡＩと配線ＰＬｂの間の距離（またはピッチ）ｓ１とを互いに等しくすることにより、通過配線領域の占有面積（図１９のＸ方向に沿っての長さ）をできるだけ小さくすることができる。
【０１３９】
図２１は、この発明の第４の実施の形態における配線形成シーケンスを示すフロー図である。以下、図２１を参照して、この発明の第４の実施の形態に従う配線形成動作について説明する。
【０１４０】
まず、先の第１ないし第３の実施の形態と同様にして、回路セルの配置および配線の形成が行なわれる（ステップＳ４１）。このとき、併せて各通過配線領域下には、トランジスタ素子（ゲート）が配置される。
【０１４１】
次いで、設計変更などのために、通過配線領域内に形成されたゲートを使用するか否かの判別が行なわれる（ステップＳ４２）。このとき、この通過配線領域内においてはフィードスルーが配設されているか否かの識別も併せて行なわれる。
【０１４２】
通過配線領域に配置されたトランジスタ素子（ゲート）を用いる場合には、このトランジスタ素子（ゲート）に対する配線が行なわれる（ステップＳ４３）。このとき、通過配線領域においてフィードスルーが配設されている場合には、このフィードスルー下の配線（たとえばポリシリコン配線）を用いてこのトランジスタ素子（ゲート）に対する配線が行なわれる。通過配線領域においてフィードスルーが配設されていない場合、フィードスルーと同じ第１層アルミニウム配線層を用いて配線が行なわれてもよい。また回路セル再配置時において、通過配線領域にフィードスルーが配設されていない場合には、トランジスタ素子（ゲート）の配置が禁止されてもよい（面積低減のため）。また、これに代えて、すべての通過配線領域にはそのトランジスタ素子（ゲート）の使用／非使用にかかわらず常時トランジスタ素子（ゲート）が配置されてもよい。
【０１４３】
このステップＳ４２およびＳ４３の処理が各通過配線領域に配置されたトランジスタ素子（ゲート）に対して実行され、すべての通過配線領域におけるトランジスタ素子（ゲート）についての処理が完了すると、このトランジスタ素子（ゲート）への配線形成処理シーケンスが終了する。
【０１４４】
なお、通過配線領域内に配置されたトランジスタ素子（ゲート）を使用する場合、内部配線（回路セル内の配線）に加えて、新たに幹線配線および支線配線が増設される可能性がある。この場合には、増設された配線に応じて、再び配線の再配置が実行される。
【０１４５】
以上のように、この発明の第４の実施の形態の構成に従えば、通過配線領域において、この通過配線領域を通過するフィードスルーと物理的に接続されないトランジスタ素子を形成する領域を設けたため、回路セル帯の領域すべてを有効に利用してトランジスタ素子を形成することができ、面積利用効率が改善される。また、回路レイアウト完了後に回路機能の追加などの設計変更が生じた場合においても、このトランジスタ素子形成領域ＧＲ内に形成されたトランジスタ素子を追加の配線により回路構成要素として利用することができ、設計変更にも容易に対応することができる。
【０１４６】
またこの設計変更時において、セル上配線を利用することにより、配線面積の増加をもたらすことなく設計変更に対応することができる。
【０１４７】
［実施の形態５］
図２２は、この発明の第５の実施の形態に従う回路セルの配置および配線を示す図である。図２２（Ａ）に示すように、この発明の第５の実施の形態においては、回路セル帯ＫＣにおいては、Ｙ方向の長さの異なる回路セルが配置される。図２２（Ａ）においては、回路セルＣＣ１よりも、回路セルＣＣ３は、Ｙ方向の長さが長い。配線帯ＬＢＡおよびＬＢＢは、回路セル帯のＹ方向についての外部領域に配置される。すなわち、長さの長い回路セルＣＣ３のＹ方向についての外部領域に配線線ＬＢＡおよびＬＢＢが配置される。
【０１４８】
図２２（Ａ）において、さらに、回路セル帯ＫＣのすべての回路セルのうち所定数の回路セル上にわたって配設されるセル上配線Ｌｃに加えて、さらに、回路セルＣＣ３のＹ方向についての突出領域を横切るように配線Ｌｄ１、Ｌｄ２およびＬｄ３が配設される。すなわち、回路セル帯ＫＣにおいて、Ｙ方向についての長さが最も小さな回路セルのＹ方向についての外部領域はすべて配線領域とみなして配線が配置される。図２２（Ａ）においては、回路セルＣＣ１のＹ方向についての外部領域に、セル通過配線帯ＬＤＡおよび配線帯ＬＢＡが配置され、他方側の外部領域には、セル通過配線帯ＬＤＢおよび配線帯ＬＢＢが配置される。
【０１４９】
回路セルＣＣ１およびＣＣ３の間の通過配線領域ＦＴＲにおいてフィードスルーＦＴが配置され、このフィードスルーＦＴは、接続孔Ｖ６１を介してセル通過配線Ｌｄ２に接続される。セル上配線Ｌｃは、回路セルＣＣ１の支線配線Ｈに接続孔Ｖ６０を介して接続される。この支線配線Ｈは、回路セルＣＣ１内のゲートｇ２０に接続され、ゲートＧ２０の出力はゲートｇ２１の入力に接続される。
【０１５０】
電源線ＶＣＣおよび接地線ＧＮＤは、回路セル帯ＫＣのすべての回路セルを横切るように配設される。この電源線ＶＣＣおよび接地線ＧＮＤのＹ方向についての外部領域に回路セルを通過するようにセル通過配線帯ＬＤＡおよびＬＤＢの配置を許容することにより、配線未形成領域が低減され、面積利用効率が改善される。
【０１５１】
図２２（Ｂ）は、図２２（Ａ）に示すようにセル通過配線Ｌｄ２とフィードスルーＦＴとを接続孔Ｖ６１で接続した後、このフィードスルーＦＴの不要部分を除去した状態を示す。
【０１５２】
図２３は、この発明の第５の実施の形態における配線の形成領域を示す図である。図２３においては、回路セル帯ＫＣにおいては、代表的に、３つの回路セルＣＣａ、ＣＣｂ、およびＣＣｃを示す。回路セル帯ＫＣにおいて、回路セルＣＣｂが、そのＹ方向の長さが最も短く、回路セルＣＣｃが、そのＹ方向の長さが最も長い。セル通過配線帯ＬＤＡおよびＬＤＢは、この回路セルＣＣｂのＹ方向に沿っての外部領域においてＸ方向に沿って配設される。これらのセル通過配線帯ＬＤＡおよびＬＤＢのＹ方向に沿っての外部領域に、通常の、配線帯ＬＢＡおよびＬＢＢが配置される。これらの配線帯ＬＢＡおよびＬＢＢは、Ｙ方向の長さが最大の回路セルＣＣｃのＹ方向に沿っての外部領域に配設される。図２３においては、セル上配線の領域は図面を簡略化するために示していない。図２３に示すように、Ｙ方向の長さが最小の回路セルＣＣｂのＹ方向に沿っての外部領域に配線の配置を許容することにより、配線領域として、回路セル形成領域をも利用することができ、配線占有面積を低減することができる。
【０１５３】
図２４は、この発明の第５の実施の形態における通過配線領域のサイズを示す図である。図２４に示すように、回路セル帯ＫＣにおいてＹ方向の長さが最小の回路セルＣＣｂのＹ方向の長さにより、通過配線領域ＦＴＲａおよびＦＴＲｂのＹ方向の長さを決定する。この場合、セル上配線に対してのみフィードスルーとの接続を通過配線領域内で形成することができるというルールに新たにルールを加える必要がない。すなわち、セル通過配線は、この通過配線領域ＦＴＲａおよびＦＴＲｂのＹ方向に沿っての外部領域に配設されるため、これらは必要な領域でフィードスルーとの接続孔を形成することができるためである。したがって、このフィードスルーとの接続に関する限り、セル通過配線と通常の配線（配線帯ＬＢＡおよびＬＢＢに含まれる配線）とを区別する必要がなく、制御が容易となる。
【０１５４】
図２５は、通過配線領域に他の形態を示す図である。図２５においては、通過配線領域ＦＴＲａおよびＦＴＲｂは、回路セル帯ＫＣにおいて、Ｙ方向の長さが最大の回路セルＣＣｃのＹ方向の長さと同じＹ方向の長さを有する。この図２５に示す配置の場合、セル通過配線を、セル上配線と同じに扱って通過配線領域ＦＴＲａおよびＦＴＲｂ内においてセル通過配線とフィードスルーとの接続を形成することができる。またこの場合、後に説明するように、通過配線領域内においてトランジスタ素子（ゲート）を配置するとき、トランジスタ素子（ゲート）に対し十分な面積を確保することができる。
【０１５５】
図２６は、通過配線領域のさらに他の形態を示す図である。図２６においては、１つの回路セル帯において隣接する回路セルＣＣ♯１およびＣＣ♯２のうち、Ｙ方向の長さが短い回路セルＣＣ♯１のＹ方向の長さに従って通過配線領域ＦＴＲの長さが決定される。
【０１５６】
図２７は、通過配線領域のさらに他の形態を示す図である。図２７においては、通過配線領域ＦＴＲのＹ方向の長さは、隣接する回路セルブロックＣＣ♯１およびＣＣ♯２のＹ方向の長さが長い回路セルブロックＣＣ♯２のＹ方向の長さにより決定される。
【０１５７】
図２６に示すように、隣接回路セルのＹ方向の長さに応じて通過配線領域のＹ方向の長さを決定する構成においては、通過配線領域ＦＴＲのＹ方向の長さは必要最小限の長さとなり、通過配線領域ＦＴＲのＹ方向についての外部領域を他の用途に利用することができる。また、図２７に示すような通過配線領域の構成においては、通過配線領域ＦＴＲ内に後に説明するようなトランジスタ素子（ゲート）を配置することを許容する場合、対応の回路セルのサイズ（Ｙ方向の長さ）に応じて十分な面積を確保することができる。
【０１５８】
図２８は、この発明の第５の実施の形態における回路セル配置および配線の処理シーケンスを示すフロー図である。以下、この図２８を参照して、この発明の第５の実施の形態の処理シーケンスについて説明する。
【０１５９】
まず、回路セルが、設計者（ユーザ）からの入力情報に従って配置される。この設計者（ユーザ）が入力する情報には、各回路セルのＹ方向についての長さおよびＸ方向についての長さについての情報が含まれる。この回路セルの配置の後、入力された回路セル情報に従って、各回路セル帯において、最小セル高さ（Ｙ方向の長さ）の回路セルを識別し、この最小のセル高さの回路セル領域のＹ方向についての外部領域に配線領域を確保する（ステップＳ５１）。このステップＳ５１において、回路セル帯において最大セル高さの回路セルが抽出され、この、Ｙ方向についての最大セル高さの回路セルと最小セル高さの回路セルの間の領域は、セル通過配線領域に設定される。
【０１６０】
次いで、この回路セル帯において、最小セル高さの回路セル領域の高さ（Ｙ方向の長さ）と同じ高さを有する通過配線領域（フィードスルー領域）が形成される（ステップＳ５２）。このとき、図２５ないし図２７に示すように、それぞれ別の形態の通過配線領域が形成されてもよい。次いで、実施の形態１ないし実施の形態４と同様にして、各通過配線領域においてフィードスルーを用いる必要があるか否かの判別が行なわれる。すなわち、フィードスルーと接続される配線が存在するか否かの判別が行なわれる（ステップＳ５３）。フィードスルーが使用される場合には、そのフィードスルーに対し必要な接続孔が設けられてフィードスルーと対応の配線との接続が形成される（ステップＳ５４）。この後、不要配線の除去および配線再配置が行なわれる（ステップＳ５５）。これらの一連の処理が各通過配線領域に対して実行される。ステップＳ５３において、すべてのフィードスルーに対し処理が完了した場合には、フィードスルーに対する接続形成処理が完了する。
【０１６１】
この図２８に示す各処理ステップは、設計者（ユーザ）が処理装置とインタラクティブに行なって、セル通過配線の配置およびフィードスルーとセル通過配線との接続およびフィードスルーと他の配線または回路セルとの接続を行なってもよい。
【０１６２】
図２９は、図２８に示す処理ステップＳ５１およびＳ５２において処理されるデータの構造を示す図である。図２９において、入力される回路セル情報１００は、回路セル帯を特定するセル帯特定情報１０１と、このセル帯特定情報１０１にリンクするセル特定情報１０２およびサイズ１０３を含む。図２９においては、セル帯特定情報１０１に含まれる回路セルを特定するために、セル特定情報１０２ａとこのセル特定情報１０２ａにリンクするサイズ情報１０３ａ、およびセル特定情報１０２ｂおよびこのセル特定情報１０２ｂにリンクするサイズ情報１０３ｂを含む。セル特定情報１０２ａおよび１０２ｂは、このセル帯特定情報１０１が特定する回路セル帯において配置されるその位置情報（または順番）についての情報を含む。サイズ情報１０３ａおよび１０３ｂは、この回路セルのＸ方向およびＹ方向の長さ情報を含む。回路セル情報は、さらに先の実施の形態において示されたような空き領域の情報を含んでもよい。
【０１６３】
この回路セル情報１００から、回路セル帯それぞれにおいて、最小高さのセルを特定する最小高セル情報１０５および最大の高さを有する回路セルを特定する最大高セル情報１０６を抽出する。最小高セル情報１０５および最大高セル情報１０６は、それぞれそのサイズ情報およびセル特定情報を含む。この最小高セル情報１０５から、セル上配線帯情報１０７が抽出され、最小高セル情報１０５および最大高セル情報１０６両者からセル通過配線帯情報１０８が抽出され、最大高セル情報１０６から通常配線帯情報１０９が抽出される。セル上配線帯情報１０７は、セル上配線が配置されることのできる領域（電源線ＶＣＣおよび接地線ＧＮＤの間の領域）を特定するためのＹ方向についての位置情報を含む。この配線形成時においては、セル上配線帯に配置される配線にはこのセル上配線帯情報１０７に従ってセル上配線であることを示すコードが付される。セル通過配線帯情報１０８は、最小高セルと最大高セルのＹ方向についての間の領域に配置される配線である。このセル通過配線帯に配置される情報についても、このセル通過配線帯情報１０８に従って、セル通過配線であることを示すコードが付される。通常配線帯情報１０９は、最大高セル情報１０６に基づいて形成され、その位置情報（Ｙ方向についての位置情報）を含み、配線配置時には、この通常配線であることを示すコードが付される。これらのセル上配線帯情報１０７、セル通過配線帯情報１０８および通常配線帯情報１０９は、以下の処理において利用される。
【０１６４】
すなわち、セル上配線は、回路セル帯における所望の回路セルの内部ノードに接続可能である。したがってこの場合、セル上配線であると指定された場合には、このセル上配線に対しては対応の回路セルに対し直接内部配線に接続することができる。セル通過配線帯情報１０８は、回路セルのＹ方向についての外部または回路セル上の領域に配置される。回路セルに接続する場合、ポートは、回路セルのＹ方向についての両側に配置される。したがって、このセル通過配線帯情報１０８に従って、セル通過配線は、対応の回路セルの外部に配置されるか否かの識別が行なわれ（セル通過配線についてはそれぞれその位置情報（Ｙ方向についての）が含まれる）、対応の回路セルのサイズ情報に従って、セル通過配線を直接回路セルのポートに支線配線を介して接続可能であるか、または別の配線（幹線配線）を介して接続可能であるかの識別が行なわれる。通常配線帯に含まれる配線の場合には、すべての回路セルに対し支線配線を介してそのポートに接続可能である。これらの情報１０７、１０８および１０９を参照することにより、各配線に対し、正確に回路セルに対する接続を形成することができる。
【０１６５】
また回路セル情報１００に従って、通過配線領域情報１１０が抽出される。この通過配線領域情報１１０は、回路セル帯における位置およびこのサイズ情報が付される。この通過配線領域情報１１０と、図４に示すフィードスルー情報７０とが同時に参照されて、それぞれ必要なフィードスルーに対する接続が形成される。
【０１６６】
以上のように、この発明の第５の実施の形態に従えば、回路セル上のセル上配線帯と異なる領域にも配線を配置することを許容したため、配線の配置に利用する領域が増大し、面積利用効率が改善される。
【０１６７】
また、図２２（Ｂ）に示すように、フィードスルーＦＴの不要部分を除去することにより、このフィードスルーＦＴに付随する浮遊容量を低減することができるとともに、不要な配線による不必要な面積占有が低減され、面積利用効率がまた改善される。
【０１６８】
［実施の形態６］
図３０は、この発明の第６の実施の形態である回路セルの配置配線態様を示す図である。図３０においては、２つの回路セルＣＣ１およびＣＣ３の間のフィードスルー領域ＦＴＲにおけるフィードスルーＦＴ１およびＦＴ２が例示的に示される。図３０において、回路セルＣＣ３は、回路セルＣＣ１より、Ｙ方向の長さが長く、その突出領域においては、セル通過配線Ｌｄ１およびＬｄ２が配設されかつセル通過配線Ｌｄ３が他方側の突出領域において配置される。フィードスルーＦＴ１は、セル通過配線Ｌｄ２と接続孔Ｖ７０を介して物理的に接続されかつそこで終端する。フィードスルーＦＴ２は、このフィードスルーＦＴ１の延在方向と逆の方向から延在し、セル通過配線Ｌｄ１と接続孔Ｖ７１を介して物理的に接続される。このフィードスルーＦＴ１およびＦＴ２は、Ｙ方向に沿って整列して配置される。この配置により、配線占有面積低減に加えて、フィードスルーＦＴＲの占有面積（Ｘ方向に沿っての長さ）が低減され、応じて回路セル帯の占有面積（Ｘ方向についての長さ）が低減される。
【０１６９】
図３１は、この図３０に示す回路セルの配置配線の処理シーケンスを示すフロー図である。まず、先の第５の実施の形態と同様にして、回路セルの配置および最小セル高さの回路セル領域以外への領域の配線の形成（通常配線領域およびセル通過配線の配置）が行なわれる（ステップＳ６１）。次いで、最小セル高さの回路セルの高さに応じた通過配線領域（フィードスルー領域）が形成される（ステップＳ６２）。このステップＳ６２において、先の第５の実施の形態と同様、通過配線領域の高さは、別の条件を満足するように設定されてもよい（図２５ないし図２７参照）。次いで、フィードスルーが配置され、各通過配線領域において、フィードスルーが用いられるか否か（結線されるべき配線および回路セルが存在するか否か）の判別が行なわれる（ステップＳ６３）。ない場合においては、その通過配線領域においてフィードスルーが利用されないため、この通過配線領域を削除するなどの配線および回路セルの再配置処理が実行される（ステップＳ６７）。
【０１７０】
使用されるフィードスルーが存在する場合、このフィードスルーに対し必要とされる接続孔（スルーホール）が形成される（ステップＳ６４）。次いで、このフィードスルーに対し、その接続経路を辿ることにより（図４参照）フィードスルーの不要領域の除去が行なわれる（ステップＳ６５）。これにより、図３０に示すように、フィードスルーＦＴ１およびＦＴ２がそれぞれセル通過配線Ｌｄ２およびＬｄ１上で終端する状態が実現される。この後、そのフィードスルーの延在方向が判別され、その判別結果に従ってフィードスルーをＹ方向に沿って整列させる（ステップＳ６６）。これにより、図３０に示すようにＹ方向に沿って整列される分割フィードスルーＦＴ１およびＦＴ２の状態が実現される。このステップＳ６３〜Ｓ６６の一連の処理が各通過配線領域に対して実行され、すべての処理が実行した後、再び配線および回路セルの再配置（ステップＳ６７）が実行される。
【０１７１】
このフィードスルーの不要領域の除去およびＹ方向についての整列は、先の図８ないし図１２に示す実施の形態の場合と同様にして実現される。単にこの通過配線両側の回路セルのＹ方向の長さが異なり、セル通過配線とフィードスルーが接続される条件が異なるだけである。
【０１７２】
以上のように、この発明の第６の実施の形態に従えば、セル通過配線の配置を許容するとともに通過配線領域において、分割通過配線がＹ方向に沿って整列可能な場合には、Ｙ方向に沿って整列させているため、配線占有面積（通過配線領域を含めて）が低減され、面積利用効率が改善される。
【０１７３】
［実施の形態７］
図３２は、この発明の第７の実施の形態に従う回路セルの配置および配線を示す図である。図３２においても、互いにＹ方向の長さが異なる回路セルＣＣ１およびＣＣ２とこれらの間の通過配線領域ＦＴＲの配線の配置が示される。図３２において、図示しない配線または回路セルに接続されるフィードスルーＦＴ１は、図３２のＹ方向の一方方向から延在し、セル通過配線帯ＬＤＡに含まれるセル通過配線Ｌｄ１と接続孔Ｖ７２を介して物理的に接続される。このフィードスルーＦＴ１は、接続孔Ｖ７２の部分において終端される。フィードスルーＦＴ２は、接続孔Ｖ７３を介してセル通過配線Ｌｄ２に物理的に接続されかつそこで終端される。フィードスルーＦＴ２は、また、その他方端部において、接続孔Ｖ７４を介してセル上配線Ｌｃ１に接続孔Ｖ７４を介して物理的に接続され、かつそこで終端される。フィードスルーＦＴ３は、セル通過配線帯ＬＤＢを越えて延在し、図示しない配線または回路セルのポートに接続される。このフィードスルーＦＴ３は、接続孔Ｖ７５を介してセル上配線Ｌｃ３に接続されかつそこで終端される。
【０１７４】
これらのフィードスルー、すなわち分割フィードスルーＦＴ１、ＦＴ２およびＦＴ３は、Ｙ方向に沿って整列して配置される。このＹ方向に沿って整列可能なフィードスルーはすべてＹ方向に沿って整列して配置することにより、フィードスルーＦＴ１〜ＦＴ３それぞれに必要とされる通過配線領域を１つの通過配線領域に低減することができ、通過配線領域の占有面積を低減することができる。また、フィードスルーの不要部分はすべて除去する構成とすることにより、フィードスルーに不要な寄生容量が付随することがなく、最適な配線接続を実現することができる。
【０１７５】
図３３は、図３２に示す配線の配置を実現するための処理シーケンスを示すフロー図である。以下、図３３を参照して、この配線の配置動作について説明する。この以下に説明する処理シーケンスは、設計者（ユーザ）が装置とインタラクティブに指定してもよい。
【０１７６】
まず、設計者（ユーザ）が入力した回路セル情報およびポート情報ならびに信号線情報に従って回路セルを配置し、最小セル高さの回路セル領域のＹ方向に沿っての外部領域に対し配線が配置され、かつ各接続が実現される（ステップＳ７１）。
【０１７７】
次いで、最小セル高さを有する回路セル領域の高さ（Ｙ方向の長さ）と同じ高さを有する通過配線領域（フィードスルー領域）が形成される（ステップＳ７２）。次いで各通過配線領域において、フィードスルーが配置された後、これら配置されたフィードスルーがそれぞれステップＳ７１において配置された配線（セル通過配線、セル上配線を含む）に対して接続されるか否かの識別が行なわれる（ステップＳ７３）。配線に接続されるフィードスルーが存在しない場合、そのフィードスルーは消去され、回路セルの再配置が行なわれる（ステップＳ７７）。
【０１７８】
一方、フィードスルーに接続される配線が存在する場合、そのフィードスルーに対し必要とされる接続孔（スルーホール）が形成される（ステップＳ７４）。次いで、フィードスルーに対し、各接続先の配線（セル上配線、セル通過配線、および通常配線のいずれか）で終端しているか否かの識別が行なわれ、かつそのフィードスルーの延在方向の判別が行なわれる。これらの判別結果に従ってフィードスルーの不要領域の除去が行なわれる（ステップＳ７５）。このフィードスルーの不要領域の除去は、先に図４等を参照して説明したフィードスルー特定情報およびフィードスルーの始端および終端情報に基づいて実施される。
【０１７９】
次いで、不要領域が除去されたフィードスルーは、Ｙ方向に沿って整列可能であるか否かの識別が行なわれ、その識別結果に従って整列可能なフィードスルーはすべてＹ方向に沿って整列される（ステップＳ７６）。このステップＳ７３ないしＳ７６のステップが各フィードスルーに対して実行される。
【０１８０】
図３４は、この発明の第７の実施の形態におけるフィードスルーの配置および配線の態様を示す図である。まず、図３４（Ａ）に示すように、回路セル帯において入出力される信号の数に応じて必要とされる数だけ配線が配置される。図３４（Ａ）においては、セル上配線Ｌｃ１〜Ｌｃ３およびセル通過配線Ｌｄ１〜Ｌｄ３を示す。次いで、フィードスルーがこの配線の数に応じて配置され、各配線に対する接続の有無が判別される。図３４（Ａ）においては、配線との接続を有するフィードスルーＦＴ１〜ＦＴ３を示す。この識別結果に従って、接続が形成される。すなわち、フィードスルーＦＴ１がセル通過配線Ｌｄ１に接続孔Ｖ７２を介して接続され、フィードスルーＦＴ２が接続孔Ｖ７３およびＶ７４を介してセル通過配線Ｌｄ２およびセル上配線Ｌｃ１にそれぞれ接続される。フィードスルーＦＴ３は、接続孔Ｖ７５を介してセル上配線Ｌｃ３に接続される。この状態においては、フィードスルーＦＴ１〜ＦＴ３それぞれに対し通過配線領域ＦＴＲ１〜ＦＴＲ３が必要とされる。
【０１８１】
次いで、図３４（Ｂ）に示すように、フィードスルーＦＴ１〜ＦＴ３それぞれの接続情報に従ってフィードスルーＦＴ１〜ＦＴ３の不要部分の除去が行なわれる。
【０１８２】
次いで、図３４（Ｃ）に示すように、フィードスルー（分割通過配線）ＦＴ１〜ＦＴ３のそれぞれの始端情報および終端情報に基づいて、これらがＹ方向に沿って整列可能であるか否かの識別が行なわれる。Ｙ方向に沿って整列可能な場合には、これらのフィードスルー（分割通過配線）ＦＴ１〜ＦＴ３がＹ方向に沿って整列される。この整列動作は、先の図８に示した分割通過配線の整列動作と同じである。このフィードスルー（分割通過配線）の整列の後、回路セルの再配置が行なわれ、３つの通過配線領域ＦＴＲ１〜ＦＴＲ３が１つの通過配線領域ＦＴＲに縮減される。なお、１つの通過配線領域において、フィードスルーが順次配置され、各フィードスルーに対して不要部除去および整列処理が行なわれてもよい。
【０１８３】
以上のように、この発明の第７の実施の形態に従えば、フィードスルーの不要部分を削除し、整列可能なフィードスルーはすべて整列するようにしたため、通過配線領域の占有面積が大幅に低減される。
【０１８４】
［実施の形態８］
図３５は、この発明の第８の実施の形態の回路セルの配置配線を示す図である。図３５においては、２つの回路セルＣＣ１およびＣＣ３とそれらの間の通過配線領域ＦＴＲの配線の配置が示される。この図３５に示す配置は、先の図１３に示す配置と、単に通過配線領域ＦＴＲの両側の回路セルＣＣ１およびＣＣ３のＹ方向の長さが異なる点で異なるだけである。この回路セルＣＣ３は、トランジスタ素子（または内部配線）が配置されていない空き領域ＥＲが存在し、この空き領域ＥＲにまで分割通過配線ＦＴｂが延在して配置され、この空き領域ＥＲにおいて、接続孔Ｖ７６を介してセル上配線Ｌｃ３に接続される。通過配線領域ＦＴＲには、フィードスルーＦＴａが配設される。図１３に示す構成と同様、フィードスルーＦＴｂに対する通過配線領域が不要となり、通過配線領域の占有面積が低減される。
【０１８５】
図３６は、この図３５に示すフィードスルーの接続を実現するための処理シーケンスを示す図である。以下、この図３６に示すフローを参照して、図３５に示すフィードスルーＦＴｂの配置について説明する。
【０１８６】
まず、先の実施の形態と同様にして、設計者（ユーザ）が入力した情報に従って、回路セルの配置および配線の形成が行なわれる。この配線形成においては、回路セル帯における最小セル高さの回路セル領域のＹ方向に沿っての外部領域に配線が形成されて必要な接続が実施される（ステップＳ８１）。次いで、最小セル高さを有する回路セル領域の高さを有する通過配線領域（フィードスルー領域）が各回路セル間に形成される（ステップＳ８２）。次いで、各通過配線領域において、フィードスルーが配置される。このとき、通過配線領域の両側の回路セルにおいて空き領域があるか否かの判別が行なわれる。空き領域が存在する場合には、この空き領域上にまで延在するフィードスルー（分割通過配線）が配置される。次いで、この回路セル領域上の空き領域まで延在したフィードスルー（セル上フィードスルー）に対し接続されるべき配線（セル上配線、セル通過配線、および配線ならびに回路セルのポート）が存在するか否かの判別が行なわれる（ステップＳ８３）。このとき、通過配線領域において、空き領域ＥＲ上をＸ方向に沿って通過する配線に接続するフィードスルーがあるか否かの判別が行なわれ、このようなフィードスルーの延在方向がセル上フィードスルーと同じ場合には、そのフィードスルーの情報がセル上フィードスルーに手渡されてセル上フィードスルーに対する接続が形成される（ステップＳ８４）。次いで、他のフィードスルーの不要部の除去が行なわれ、この不要部の除去に応じてフィードスルーの整列、回路セルの再配列などが行なわれる（ステップＳ８５）。
【０１８７】
これらの一連の処理シーケンスは、先に図１３ないし１７を参照して説明した処理シーケンスと同じである。
【０１８８】
なお、図１６に示す処理シーケンスフロー図においては、セル上フィードスルーと置換可能なフィードスルーを検出し、この置換可能なフィードスルー（分割通過配線）とセル上フィードスルーとの置換を行なっている。しかしながら、セル上フィードスルーを配置し、次いでフィードスルーの始端および終端情報に従って、このような置換を行なうことなく、直接フィードスルーの接続が形成されてもよい。すなわち、フィードスルーの配置、このフィードスルーに対する接続の形成およびフィードスルーの不要部分の除去の処理ステップを行なうことなく直接、セル上フィードスルーの接続を形成してもよい。この構成は、図４に示すデータ構造において、各フィードスルー情報に、隣接回路セルに空き領域があるか否かを示すフラグをリンクさせる構成を用いれば容易に実現できる。
【０１８９】
この図３５に示す配置においては、セル上フィールドスルーＦＴｂは、セル上配線Ｌｃ３と接続孔Ｖ７６を介して接続されている。しかしながら、このセル上フィールドスルーＦＴｂは、セル上配線Ｌｄ３またはＬｄ４と接続されてもよい。
【０１９０】
また、この空き領域ＥＲは、回路セルＣＣ３のＸ方向に沿っての端部に配設されるのでなく、このＸ方向に沿った中間部に配置されていてもよい。
【０１９１】
以上のように、この発明の第８の実施の形態に従えば、回路セル帯における回路セルのＹ方向に沿っての長さ（セル高さ）が異なる場合においても、回路セルの空き領域を通過配線領域として利用することができ、通過配線領域占有面積を低減することができる。
【０１９２】
［実施の形態９］
図３７は、この発明の第９の実施の形態である回路セルの配線配置を示す図である。図３７においては、回路セルＣＣ１およびＣＣ３の間の通過配線領域ＦＴＲにおいて、トランジスタ素子（ゲート）Ｇが配置される。このトランジスタ素子（ゲート）Ｇは、一例としてインバータの構成を備え、導電性配線ＰＬ１およびＰＬ２を介してセル通過配線Ｌｄ１および幹線配線Ｌｂに接続される。配線ＰＬ１は、接続孔Ｖ８１を介してセル通過配線Ｌｄ１に接続され、配線ＰＬ２は、接続孔Ｖ８２を介して幹線配線Ｌｂに接続される。この通過配線領域ＦＴＲには、またフィードスルーＦＴが配置され、このフィードスルーＦＴは、接続孔Ｖ８０を介してセル通過配線Ｌｄ３に接続される。
【０１９３】
この図３７に示す配置は実質的に先に図１８を参照して説明した配置と同じである。単に、この通過配線領域ＦＴＲの両側に配置される回路セルＣＣ１およびＣＣ３のＹ方向に沿っての長さ（セル高さ）が互いに異なる点が異なっているだけである。
【０１９４】
図３８は、この図３７に示す配置を実現するための処理シーケンスを示す図である。先ず、ステップＳ９１に示すように、回路セルの配置および配線の形成が行われる。この回路セルの配置においては、互いにＹ方向の長さ（セル高さ）が異なる回路セルが１列に整列して配置され、この通過配線領域にトランジスタ素子（ゲート）が配置される。また、フィードスルー、セル上配線、セル通過配線および幹線配線などに対する必要な接続が形成される。これらの配線形成工程においては、先に説明した実施の形態のいずれの配線接続シーケンスが用いられてもよい。
【０１９５】
これらの配線を形成した後、この通過配線領域ＦＴＲに配置されたゲートＧを用いる必要があるか否かの判別が行なわれる（ステップＳ９２）。この判別動作においては、配線配置装置と設計者（ユーザ）との間でインタラクティブに行なわれてもよい。この通過配線領域ＦＴＲ内のトランジスタ素子（ゲート）を利用する必要がある場合、この通過配線領域内のトランジスタ素子（フィードスルー下ゲート）に対する必要な配線および接続が形成される（ステップＳ９３）。図３７において、ゲートＧに対し配線ＰＬ１およびＰＬ２が配線され、これらの配線ＰＬ１およびＰＬ２に対し接続孔Ｖ８１およびＶ８２がそれぞれ形成されてセル通過配線Ｌｄ１および幹線配線Ｌｂに対する接続が形成される。これらの一連の処理が通過配線領域内のトランジスタ素子（ゲート；フィードスルー下ゲート）について逐次実行される。すべてのフィードスルー下ゲートに対する処理が完了した後、回路セルの配置および配線の再配置が実行される。このとき、未使用のフィードスルー下ゲートが存在する通過配線領域は、そのまま未使用のフィードスルー下ゲートが形成されていてもよい。
【０１９６】
以上のように、この発明の実施の形態９の構成に従えば、通過配線領域をもトランジスタ形成領域として利用することができ、回路機能の追加など設計変更の必要が生じた場合においても、この通過配線領域のトランジスタ素子（ゲート）を利用して必要な機能を追加的に実現することができる。従って、回路セル帯の内部の回路セルの内部配線の変更および回路セルの内部回路のの変更を行う必要がなく、容易に設計変更に対処することができる。また、通過配線領域内にトランジスタ素子（ゲート）を配置するため、この予備となるトランジスタ素子（ゲート）を配置するための余分の面積を必要とされず、面積増加が抑制される。
【０１９７】
［実施の形態１０］
図３９は、この発明の第１０の実施の形態に従う回路セルの配置配線の態様を示す図である。図３９においては、回路セルＣＣ１およびＣＣ２とその間の通過配線領域ＦＴＲの配線の接続態様が示される。図３９において、回路セルＣＣ１およびＣＣ２のＹ方向についての長さ（セル高さ）は同じであるように示される。しかしながら、この回路セルＣＣ１およびＣＣ２のＹ方向についての長さは互いに異なってもよい。
【０１９８】
通過配線領域ＦＴＲにおいては、通過配線領域ＦＴ５、ＦＴ６およびＦＴ７が配置される。通過配線領域ＦＴ５は、セル上配線Ｌｃ４と接続孔Ｖ８５を介して接続されかつそこで終端される。通過配線領域ＦＴ７は、セル上配線Ｌｃ５と接続孔Ｖ８６を介して物理的に接続されかつ幹線配線Ｌｂ５と接続孔Ｖ８８を介して接続される。通過配線ＦＴ６は、この通過配線領域ＦＴＲ内において分割通過配線ＦＴ５と平行な部分ＦＴ６ａと、このＸ方向についての位置を変更するための曲がり部ＦＴ６ｂと、分割通過配線ＦＴ５とＹ方向について整列しかつ分割通過配線ＦＴ７と平行に配置される部分ＦＴ６ｃを含む。この通過配線ＦＴ６の部分ＦＴ６ｃは、接続孔Ｖ８７を介して幹線配線Ｌｂ４に接続される。幹線配線Ｌｂ４およびＬｂ５は、Ｘ方向に沿って整列して配置される。
【０１９９】
この図３９に示すように、通過配線領域ＦＴＲ内において、通過配線ＦＴ６に対し曲がり部分（ＪＯＧ）ＦＴ６ｂを設ける構成とすることにより、この通過配線ＦＴ６を分割通過配線ＳＴ５およびＳＴ７と整列して配置することが可能となり、通過配線領域ＦＴＲの占有面積が低減される。この図３９に示す通過配線の整列処理は、設計者（ユーザ）が処理装置とインタラクティブに実行してもよい。
【０２００】
図４０は、この通過配線領域の自動配線再配置を示すフロー図である。以下、図４０を参照して、この通過配線の再配列処理動作について説明する。
【０２０１】
まず、設計者（ユーザ）が入力した情報に従って、回路セルの配置および配線の形成が行なわれる（ステップＳ１０１）。この配線の形成は、セル上配線および幹線配線の配置および各回路ポートとの接続を含む。
【０２０２】
次いで、回路セルの間に通過配線領域が配置され、各通過配線領域においてフィードスルーが配置される。これらの配置されたフィードスルーに対し、結線する配線が存在するか否かの識別が行なわれる（ステップＳ１０２）。このフィードスルーに対し接続する配線（幹線配線またはセル上配線）が存在する場合、必要とされる接続が形成される（ステップＳ１０３）。すなわち、図３９において、接続孔Ｖ８５、Ｖ８６、Ｖ８７およびＶ８８がそれぞれ形成される。この後、不要配線の除去および配線の再配置が行なわれる（ステップＳ１０４）。このステップＳ１０４の処理動作により、図３９に示す幹線配線Ｌｂ４およびＬｂ５がＸ方向に沿って整列して配置される。
【０２０３】
次いで、フィードスルーに対し、不要部が除去され、Ｙ方向に沿っての整列が実行される。すなわち、図３９に示すフィードスルーＦＴ５がセル上配線Ｌｃ４との接続部（接続孔Ｖ８５）で終端され、またフィードスルーＦＴ７が接続孔８６で終端される。この再配置処理においては、分割通過配線においてＹ方向に沿って整列可能な分割通過配線についてはＹ方向に沿っての整列処理（上下重ね）が実行される（ステップＳ１０５）。次いで、フィードスルーに対し、曲げを挿入するか否かの識別が行なわれる（ステップＳ１０６）。これは、分割フィードスルーの重ね合わせが無理と判定された場合に実行される。次いで、フィードスルーに対し曲げを挿入するのが可能な場合、このフィードスルーに対し曲げ部（図３９の部分ＦＴ６ｂ）が挿入される。この後、再びフィードスルーの再配置が行なわれ、Ｙ方向に沿ってのフィードスルーの再配列処理が行なわれる。これらは、各通過配線領域において処理が実行される。このとき、各通過配線領域において、フィードスルーそれぞれについて逐次この図４０に示す処理が実行される。
【０２０４】
図４１は、この発明の第１０の実施の形態におけるフィードスルーの配列処理を示す図である。まず、図４１（Ａ）に示すように、回路セルＣＣ１およびＣＣ２の間に通過配線領域が配設され、フィードスルーＦＴ５、ＦＴ６およびＦＴ７が順次配置される。これらのフィードスルーＦＴ５、ＦＴ６およびＦＴ７それぞれに対し、接続すべき配線（幹線配線またはセル上配線）が存在するか否かの判別が行なわれる。この判別結果に従ってフィードスルーそれぞれに対し接続孔が形成される。この状態においては、またフィードスルーＦＴ５〜ＦＴ７の不要部の除去は行なわれていない。したがって通過配線領域も３本の通過配線のための通過配線領域の面積を有する。
【０２０５】
次いで、図４１（Ｂ）に示すように、不要配線の除去および配線再配置が行なわれる。この処理において、幹線配線Ｌｂ４およびＬｂ５の不要部が除去される。次いで、この幹線配線Ｌｂ４およびＬｂ５に対し、Ｘ方向に沿った整列が可能か否かの判別が行なわれ、この判別結果に従って、幹線配線Ｌｂ４およびＬｂ５の整列処理が実行される。
【０２０６】
次いで、このフィードスルーの不要部の除去が行なわれ、フィードスルーＦＴ５が、接続孔Ｖ８５で終端し、フィードスルーＦＴ７が接続孔Ｖ８６で終端する。
【０２０７】
次いで、この分割通過配線情報に従って、通過配線領域内においてＹ方向に沿っての整列処理が可能であるか否かの識別が行なわれる。この場合、各通過配線領域内において、Ｘ方向に沿って隣接する２本についての整列処理が可能か否かについての判別が行なわれる。この図４１（Ｂ）に示す場合には、Ｙ方向に沿ってのフィードスルーの整列処理は不可能である。このとき、次いで、この通過配線領域内において、フィードスルーＦＴ６の両側に、分割通過配線が存在するか否かの判別が行なわれ、これらがともに分割通過配線のときには、Ｙ方向に沿っての整列処理が可能であるか否かの判別が行なわれる。この判別結果に従って、フィードスルーＦＴ５およびＦＴ７の判別結果に従って、フィードスルーＦＴ６に対し図４１（Ｃ）に示すように、曲げ部分が導入され、次いでＹ方向に沿っての整列処理が行なわれる。
【０２０８】
図４２に、この図４１に示すフィードスルーの整列処理シーケンスを示す。この図４２に示す処理シーケンスは、図４０に示す処理ステップＳ１０６に対応する。
【０２０９】
まずステップＳ１１０に示すように、１つの通過配線領域内において複数のフィードスルーが存在するか否かの判別が行なわれる。複数のフィードスルーが存在する場合、これらに分割フィードスルーが存在するか否かの判別が行なわれる（ステップＳ１１１）。分割フィードスルーが存在するとき、整列可能であるか否かの判別が行なわれる（ステップＳ１１２）。整列可能な場合には、ステップＳ１１６へ飛び、整列処理が行なわれる。一方、整列可能でない場合には、この整列可能でない理由が、間に分割フィードスルーが存在するためであるか否かの判別が行なわれる（ステップＳ１１３）。間に非分割フィードスルーが存在するため整列可能でないとの同定は、各フィードスルーに設けられた始端情報および終端情報に従って、フィードスルーの存在する範囲を検出し、それらの存在する範囲（Ｙ方向についての）に重なり合う領域があるか否かを識別することにより行なわれる。
【０２１０】
この非分割フィードスルーが原因であると判定された場合には、その非分割フィードスルーに曲げを導入するのが可能であるか否かの判別が行われる（ステップＳ１１４）。この場合の曲げ導入が可能であるか否かの判別は、フィードスルーの接続される幹線配線および隣接する分割フィードスルーの接続する幹線配線の延在方向を見ることにより判別される。これは、不要配線除去時における各幹線配線の存在情報（始端情報および終端情報）を見ることにより判別される。
【０２１１】
非分割フィードスルーに対し曲げを導入するのが可能であると判別されると、非分割フィードスルーに対し曲げを導入する（ステップＳ１１５）。この後、通過配線領域内におけるフィードスルーの整列処理が行なわれる（ステップＳ１１６）。この処理がすべてのフィードスルー領域（通過配線領域）に対して実行される（ステップＳ１１７）。また、ステップＳ１１０〜Ｓ１１４で否定的な判定が下された場合には、ステップＳ１１７へ進み、すべてのフィードスルー領域（通過配線領域）についての処理が行なわれたか否かの判別が行なわれ、すべての通過配線領域についての処理が実行されない場合には再びステップＳ１１０へ戻り、フィードスルーの整列処理が行なわれる。
【０２１２】
上述の一連の処理シーケンスにより、非分割フィードスルーに対し曲げを導入することにより、効率的に通過配線領域内にフィードスルーを配設することができ、応じて通過配線領域占有面積を低減することができる。
【０２１３】
以上のように、この発明の第１０の実施の形態に従えば、フィードスルーに曲げを導入するのが可能な場合には、曲げを導入してフィードスルーの整列処理を行なっているため、通過配線領域占有面積を低減することが可能となる。
【０２１４】
［実施の形態１１］
図４３は、この発明の第１１の実施の形態である回路セルの配置配線の方法を示す図である。まず図４３（Ａ）に示すように、回路セルＣＣ１およびＣＣ２の間の通過配線領域ＦＴＲ内に３本の通過配線領域ＦＴ５、ＦＴ６およびＦＴ７が配設される。回路セルＣＣ１およびＣＣ２には、セル上配線Ｌｃ４およびＬｃ５が配設され、配線帯領域には、幹線配線Ｌｂ４およびＬｂ５が配設される。
【０２１５】
フィードスルーＦＴ５は、セル上配線Ｌｃ４に接続孔を介して物理的に接続されかつそこで終端する。フィードスルーＦＴ６は、幹線配線Ｌｂ５に接続され、そこで終端する。フィードスルーＦＴ７は、一方端がセル上配線Ｌｃ５に接続孔を介して物理的に接続されかつそこで終端され、他方端が幹線配線Ｌｂ４に接続孔を介して物理的に接続されかつそこで終端する。
【０２１６】
この図４３（Ａ）に示す状態においては、フィードスルーＦＴ５およびＦＴ７は分割通過配線であり、Ｙ方向について互いに重なり合う領域は有していない。間に通過配線領域ＦＴ６が存在するため、この分割通過配線ＳＴ５およびＳＴ７は、このままではＹ方向に沿って整列させることはできない。そこで、図４３（Ｂ）に示すように、分割通過配線ＳＴ７とフィードスルーＦＴ６のＸ方向についての位置を入替える。この図４３（Ｂ）に示す状態により、隣接する分割通過配線ＳＴ５およびＳＴ７の整列処理が可能となる。次いで図４３（Ｃ）に示すように、分割通過配線ＳＴ５およびＳＴ７がＹ方向に沿って整列される。
【０２１７】
図４４は、この図４３に示すフィードスルーの再配置の処理動作を示すフロー図である。以下、図４４を参照して、このフィードスルーの再配置処理動作について説明する。
【０２１８】
まず回路セルの配置および配線が形成された後、回路セル間に通過配線領域が配置される。次いでこの通過配線領域内にフィードスルーが配設され、それぞれに対し必要な接続部が形成される。次いで、各通過配線領域において以下の処理が実行される。まず、対象となる通過配線領域内において複数のフィードスルーが存在するか否かの判別が行なわれる（ステップＳ１２１）。複数のフィードスルーが存在する場合、これらの複数のフィードスルーの中に分割フィードスルーが存在するか否かの判別が行なわれる（ステップＳ１２２）。分割フィードスルーが存在する場合、これらは、Ｙ方向に沿って整列可能であるか否かの判別が行なわれる（ステップＳ１２３）。整列可能でない場合、その整列不可能の理由は、間に非分割フィードスルーが存在するためであるか否かの判別が行なわれる（ステップＳ１２４）。これらのステップＳ１２１〜Ｓ１２４の一連の処理は、先の第１０の実施の形態において図４２を参照して説明した処理動作と同じである。
【０２１９】
次いで、この非分割フィードスルーは、非分割フィードスルーが分割フィードスルーと置換可能であるか否かの判別が行なわれる（ステップＳ１２５）。置換可能であると判別された場合には、この非分割フィードスルーと分割フィードスルーとの置換が行なわれる（ステップＳ１２６）。次いで、分割フィードスルーのＹ方向に沿っての整列処理が実行される（ステップＳ１２７）。これらの一連の処理がすべてのフィードスルー領域（通過配線領域）に対して実行される（ステップＳ１２８）。
【０２２０】
この図４４に示す処理シーケンスは、設計者（ユーザ）が表示装置の表示画面をモニタし、装置（処理装置）とインタラクティブにこの置換および整列処理を実行してもよい。しかし、以下に説明するように、処理装置が、各フィードスルーに付された情報に従って処理をすることもできる。
【０２２１】
図４５は、フィードスルーの位置入替え（フィードスルースワップ）を行なうためのデータ構造を示す図である。図４５において、通過配線領域は、通過配線帯コード１５０により特定される。この通過配線帯コード１５０は、またＸ方向およびＹ方向についての位置およびそのサイズ（Ｘ方向およびＹ方向）についての情報を含んでもよい。
【０２２２】
この通過配線領域に含まれるフィードスルーは、フィードスルーを特定するためのフィードスルーコード１５１（１５１ａ，１５１ｂ）と、そのフィードスルーの位置（Ｘ方向およびＹ方向）を示す位置情報１５２（１５２ａ，１５２ｂ）と、フィードスルーの始点（一方端）を示す始点情報１５３（１５３ａ，１５３ｂ）と、中間の接続孔の位置を特定する接続点情報１５４（１５４ａ，１５４ｂ）と、このフィードスルーの終点の位置を示す終点情報１５５（１５５ａ，１５５ｂ）で識別される。始点情報１５３、接続点情報１５４、および終点情報１５５は、Ｘ方向およびＹ方向両者についての情報を含んでよく、またＹ方向についての位置情報のみを含んでもよい。Ｘ方向についての位置は位置情報１５２ａにより特定される。始点情報１５３、接続点情報１５４、および終点情報１５５には、それぞれが接続される配線（セル上配線、幹線配線、またはセル通過配線）の延在方向を示す延在方向情報１５６（１５６ａａ，１５６ａｂ，１５６ｂａ，１５６ｂｂ）がリンクされる。これらの延在方向情報１５６は、対応の配線情報に基づいて抽出される。この延在方向情報１５６は、Ｘ方向についての情報を含む。
【０２２３】
分割通過配線であるか否かは、始点情報１５３および終点情報１５５のいずれかが示す位置がこの通過配線帯コード１５０が特定する通過配線領域内に存在するか否か、すなわち始点情報１５３または終点情報１５５が特定する位置がこの通過配線帯コード１５０が特定する通過配線領域のＹ方向についての領域内に存在するか否かを見ることにより判別される。この分割フィードスルーと非分割フィードスルーを識別した後、分割フィードスルーの始点または終点（これは接続点のいずれが始点とされいずれが終点とされてもよい）に最も近いフィードスルーの接続点が抽出される。非分割フィードスルーの抽出された接続点情報１５４と分割フィードスルーの始点情報１５３または終点情報１５５とが、Ｙ方向について同じ位置を与えられているか否かの識別を行なう。同じＹ方向についての位置が与えられていない場合、すなわち対応の配線（セル上配線、幹線配線、セル通過配線）がＸ方向について整列していない場合には、この分割フィードスルーと非分割フィードスルーとは位置の交換が可能である（スワップ可能である）。Ｙ方向についての位置が同じ場合には、既に配線再配置において、これらは互いに逆方向に延在する配線に接続されている。この場合、非分割フィードスルーと分割フィードスルーとをスワップした場合、配線領域において余分の配線が新たに増やされることになるため、非分割フィードスルーと分割フィードスルーとの位置交換（スワップ）は行なわれない。
【０２２４】
フィードスルーがスワップされた場合には、図４５に示すデータ構造において、位置情報１５２、始点情報１５３、接続点情報１５４および終点情報１５５のＸ方向についての位置が応じて変更される。
【０２２５】
以上のように、この発明の第１１の実施の形態に従えば、非分割フィードスルーと分割フィードスルーとの位置交換を可能としたため、分割フィードスルーのＹ方向に沿っての整列処理が可能となり、通過配線領域占有面積を低減することができる。
【０２２６】
［実施の形態１２］
図４６は、この発明の第１２の実施の形態である回路セル配置配線の態様を示す図である。図４６において、セル高さの異なる回路セルＣＣ１およびＣＣ３が一例として示される。セル通過配線帯ＬＤＡにおいては、回路セルＣＣ３のＹ方向に沿って突出した領域を横切るようにセル通過配線Ｌｄ１およびＬｄ２が配設される。回路セルＣＣ１およびＣＣ３をＸ方向に沿って横切るように、セル上配線Ｌｃが配設される。回路セルＣＣ３のＹ方向に沿っての外部領域には、配線帯ＬＢＢに含まれる幹線配線Ｌｂが配設される。回路セルＣＣ１およびＣＣ３の間の通過配線領域ＦＴＲにおいてフィードスルーＦＴが配置される。このフィードスルーＦＴは、回路セルＣＣ３と、そのセル通過配線帯領域においてポートＰＩＯに接続される。このフィードスルーＦＴは、回路セルの通過配線領域ＦＴＲに接する領域（通過配線領域が回路セルＣＣ３の高さにより決定されると考える）において回路セルＣＣ３と接続する構成とすることにより、フィードスルーＦＴと回路セルＣＣ３との接続に、余分の配線が不要となり、配線占有面積が低減される。すなわち、従来のように、回路セルのポートをＹ方向に沿っての回路セルの両側のみに許容する構成と異なり、通過配線領域と接するまたは対向する部分における回路セルのポート配置を許容することにより、フィードスルーＦＴを一旦別の幹線配線に接続し、次いで支線配線を介して回路セルＣＣ３に接続する必要がなく、配線占有面積が低減される。
【０２２７】
なお、図４６においては、セル上配線Ｌｃは回路セルＣＣ１の内部配線Ｈと接続孔Ｖ９０を介して物理的に接続される状態が示される。
【０２２８】
図４７は、この図４６に示すフィードスルーの接続の方法を示す図である。以下、このフィードスルーの接続方法について図４７に示すフロー図を参照して説明する。
【０２２９】
まず、回路セル配置および配線の形成（接続孔形成を含む）が行なわれる。次いで、通過配線領域においてフィードスルーが配置され、このフィードスルーに対し接続するの有無が識別される。この識別結果に従って、フィードスルーＦＴが、隣接回路セルに最終的に接続されるか否かの識別が行なわれる。この後、この通過配線領域両側の回路セルに対し、セル高さが異なるか否かの判別が行なわれる（ステップＳ１３１）。セル高さが異なる場合、このフィードスルーＦＴがセル高さの高い回路セルに接続されるか否かの判別が行なわれる（ステップＳ１３２）。フィードスルーがセル高さの高い回路セルに接続する場合、このセル通過配線領域において通過配線領域と接する部分において、セル高さの高い回路セル（ＣＣ３）のポートを配置し、このセル高さの高い回路セルのポートとフィードスルーとを接続する（ステップＳ１３３）。
【０２３０】
この図４７に示すフローは、設計者（ユーザ）が処理装置とインタラクティブに行なってもよい。また、フィードスルーの接続経路情報に従って、フィードスルーＦＴの始端情報または終端情報に基づいて、セル高さの高い回路セルのポートの位置が決定されてもよい。
【０２３１】
図４８は、フィードスルーＦＴとポートＰＩＯとの接続の状態を示す図である。図４８に示すように、フィードスルーＦＴと回路セルとの接続は、ポートＰＩＯを介して回路セルＣＣ３の内部配線Ｈｉ（第１層アルミニウム配線、第１層ポリシリコン配線、などの任意の内部配線）に接続孔Ｖを介して接続される状態を示す。
【０２３２】
［変更例］
図４９は、この発明の第１２の実施の形態の変更例の構成を示す図である。図４９に示す構成においては、フィードスルーＦＴは、セル高さの高い回路セルＣＣ３にセル通過配線領域ＬＤＡに形成されたポートＰＩＯａを介して部分ＦＴａ１を介して接続される。加えて、このフィードスルーＦＴは、回路セルＣＣ１のセル通過配線領域ＬＤＡの空き領域ＥＲＤを介してポートＰＩＯｂに、このフィードスルーＦＴの部分ＦＴａ２を介して接続される。この回路セルＣＣ１のＹ方向に沿っての外部における空き領域ＥＲＤは、フィードスルーＦＴと同一の配線層（第１層アルミニウム配線層）が配設されていない領域を示す。この場合、フィードスルーＦＴを部分ＦＴａ２を介して直接回路セルＣＣ１のポートＰＩＯｂへ接続することができる。この図４９に示すように、フィードスルーＦＴを直接回路セルに接続可能とすることにより、フィードスルーＦＴと回路セルとを接続するための配線（第２層アルミニウム配線層）が不要となり、配線占有面積が低減される。また、配線長が小さくなり、その浮遊容量が小さくなる。
【０２３３】
図５０は、この図４９に示すフィードスルーの接続の動作におけるセル高さの低い回路セルへのフィードスルー接続処理シーケンスを示すフロー図である。以下、図５０を参照して、この発明の第１２の実施の形態のフィードスルーの接続方法について接続する。
【０２３４】
まず、回路セルの配置および配線の配置および接続の形成の後、通過配線領域が形成され、フィードスルーが配置される（ステップＳ１４０）。このフィードスルーが対応の通過配線領域に隣接する回路セルに入出力されるか否かの判別が行なわれる（ステップＳ１４１）。この判別は、フィードスルーの接続経路情報を抽出することにより行なわれる。フィードスルーが、隣接回路セルに入出力する場合には、この隣接回路セルのセル高さが互いに異なるか否かの判別が行なわれる（ステップＳ１４２）。隣接回路セルのセル高さが互いに異なる場合には、次いで、このフィードスルーはセル高さの低い回路セルに接続されるか否かの判別が行なわれる（ステップＳ１４３）。セル高さの低い回路セルにフィードスルーが接続される場合、このセル高さの低い回路セルのセル通過配線領域に空き領域が存在するか否かの判別が行なわれる（ステップＳ１４４）。セル通過配線領域における空き領域の有無は、このセル高さの低い回路セルに接続する支線配線情報を見ることにより判別される。空き領域が存在する場合には、このフィードスルーは、空き領域を介してセル高さの低い回路セルに接続される（ステップＳ１４５）。この図５０に示す処理シーケンスが各フィードスルーに対して実行される。
【０２３５】
以上のように、この発明の第１２の実施の形態に従えば、セル高さが異なる場合、セル高さの低い回路セルのＹ方向についての外部領域のセル通過配線領域において直接フィードスルーを回路セルに接続するように構成したため、フィードスルーと回路セルとを接続するための余分の幹線配線が不要となり、配線占有面積が低減される。
【０２３６】
［実施の形態１３］
図５１は、この発明の第１３の実施の形態である回路セルの配置配線を示す図である。図５１において、互いにセル高さの異なる回路セルＣＣ１およびＣＣ３の間の通過配線領域ＦＴＲ内において、フィードスルーＦＴが配置される。このフィードスルーＦＴは、セル高さの高い回路セルＣＣ３とセル通過配線形成領域ＬＤＡ下に形成されたポートＰＩＯを介して接続される。このフィードスルーＦＴは、さらに、回路セルＣＣ１およびＣＣ３を横切ってＸ方向に延在するセル上配線Ｌｃと通過配線領域ＦＴＲ内に形成された接続孔Ｖ９２を介して物理的に接続される。セル上配線ＬＣは、図５１においては、セル高さの低い回路セルＣＣ１内の内部配線Ｈと接続孔Ｖ９０とを介して接続される。このセル上配線Ｌｃは、通過配線領域ＦＴＲに隣接する回路セルとは別の回路セルに接続されてもよい。
【０２３７】
この図５１に示す配置に従えば、或る回路セル（回路セルＣＣ１）から他の回路セル（回路セルＣＣ３）への信号伝達経路において、Ｘ方向に延在する配線（第２層アルミニウム配線）としては、セル上配線Ｌｃ以外の配線（幹線配線およびセル通過配線）は用いられていない。したがって、配線占有面積をより低減することができる。
【０２３８】
図５２は、図５１に示すフィードスルーの接続を実現するための方法を示すフロー図である。図５２においては、１本のフィードスルーについての接続の形成の処理シーケンスが示される。
【０２３９】
まず、回路セルＣＣ１およびＣＣ３の間の通過配線領域内にフィードスルーが配置される（ステップＳ１５０）。次いで、このフィードスルーが対応の通過配線領域に隣接する回路セルに接続されるか否かの判別が行なわれる（ステップＳ１５１）。隣接回路セルに接続すると判別された場合には、次いでこの隣接回路セルのセル高さが互いに異なるか否かの判別が行なわれる（ステップＳ１５２）。隣接回路セルのセル高さが同じ場合には、このフィードスルーは幹線配線および支線配線を用いて対応の回路セルに接続される（ステップＳ１５３）。ここで、隣接回路セル両者のＹ方向についての外部領域にセル通過配線が配置されている場合には、幹線配線に代えてセル通過配線が用いられる。
【０２４０】
ステップＳ１５２において、回路セルの高さが互いに異なると判別された場合には、先に図４７および図５０に示した方法のいずれかに従って対応の回路セルとフィードスルーとの接続が形成される（ステップＳ１５４）。ステップＳ１５１においてフィードスルーが隣接回路セルに接続しないと判別された場合およびこのフィードスルーと隣接回路セルとの接続が形成された後（ステップＳ１５３およびＳ１５４の処理完了後）、このフィードスルーがさらにセル通過配線と接続するか否かの判別が行なわれる（ステップＳ１５５）。このセル通過配線との接続の有無の判別において、このフィードスルーが対応の回路セル帯の先にステップＳ１５３またはＳ１５４で接続された回路セルと異なる回路セルに接続されるか否かの判別が行なわれ、この判別結果が肯定的（ＹＥＳ）の場合に、セル通過配線を配置する処理が行なわれてもよい。セル通過配線とフィードスルーとの接続を行なうべきであると判別された場合には、このセル通過配線とフィードスルーとの接続が形成される（ステップＳ１５６）。セル通過配線とフィードスルーとの接続が不必要な場合には、処理は終了する。なお、このフィードスルーが、セル通過配線および隣接回路セルとの接続が形成されない場合、さらに、このフィードスルーとセル通過配線または幹線配線または別の回路セル帯における回路セルとの接続部分の判別が行なわれ、この判別結果に従って必要な接続がこのフィードスルーに対して形成される。これら一連の処理がすべてのフィードスルーに対して行なわれた後に、回路セルの再配置、配線の再配置および配線の不要部分の除去の処理が行なわれる。
【０２４１】
以上のように、この発明の第１３の実施の形態に従えば、フィードスルーを、回路セルとセル通過配線領域部分において接続可能としかつさらに、通過配線領域においてセル上配線とフィードスルーとの接続を可能としたため、１つの回路セルから別の回路セルへの信号伝搬経路において、セル上配線以外の配線（セル通過配線および幹線配線）が不要となり、応じてＸ方向に延在する配線の占有面積が低減される。
【０２４２】
［実施の形態１４］
図５３は、この発明の第１４の実施の形態である回路セルの配置配線の態様を示す図である。図５３においては、互いにセル高さの異なる回路セルＣＣ１およびＣＣ３の間に通過配線領域ＦＴＲにおいて、２本のフィードスルーＦＴａおよびＦＴｂがＹ方向に沿って整列して配置される。フィードスルーＦＴａは、セル通過配線帯ＬＤＡにおいて、回路セルＣＣ３のポートＰＩＯａに接続され、かつセル通過配線Ｌｄ５と、接続孔Ｖ９４を介して物理的に接続されかつそこで終端される。フィードスルーＦＴｂは、このフィードスルーＦＴａと別の方向から延在し、セル上配線Ｌｃと接続孔Ｖ９２を介して物理的に接続されかつそこで終端される。セル上配線Ｌｃは、接続孔Ｖ９０を介して回路セルＣＣ１の内部配線Ｈに接続される。このフィードスルーＦＴａおよびＦＴｂは、不要部が除去され、分割通過配線とされる。このフィードスルーＦＴａおよびＦＴｂは、Ｙ方向に沿って互いに重なり合う方向は持っていない。したがって、これらのフィードスルーＦＴａおよびＦＴｂがＹ方向に沿って整列される。１つの通過配線領域ＦＴＲに２本のフィードスルーＦＴａおよびＦＴｂが配設されるため、通過配線領域の占有面積が低減される。
【０２４３】
図５４は、この図５３に示すフィードスルーの整列を実現するための処理シーケンスを示すフロー図である。以下、図５４を参照して、このフィードスルーの整列処理動作について説明する。
【０２４４】
まず、回路セルの配置後、通過配線領域が配置され、この通過配線領域においてフィードスルーが配置される（ステップＳ１６０）。このフィードスルーに接続すべき配線が存在する場合、フィードスルーに対し必要な接続が形成される（ステップＳ１６１）。図５３に示す配置においては、フィードスルーＦＴａに対し、接続孔Ｖ９４が形成され、フィードスルーＦＴｂに接続孔Ｖ９２が形成される。次いで、フィードスルーの不要部が除去される（ステップＳ１６２）。このフィードスルーの不要部の除去は、先の図３０に示す処理シーケンスと同様の処理が実行される。フィードスルーの不要部を除去した後、Ｙ方向に沿って整列可能なフィードスルーがこの通過配線領域内に存在するか否かの判別が行なわれる（ステップＳ１６３）。整列可能なフィードスルーが存在する場合、これらのフィードスルーのＹ方向に沿っての整列処理が行なわれる（ステップＳ１６４）。この一連の処理がすべてのフィードスルーに対して実行される（ステップＳ１６５）。
【０２４５】
この図５４に示す処理シーケンスにおいては、フィードスルーそれぞれが、不要部を除去され、かつ整列処理を受けている。この場合、整列処理のみは、通過配線領域単位で行なわれてもよい。すなわち、各通過配線領域においてフィードスルーの不要部の除去処理を行ない、すべての通過配線領域においてフィードスルーの不要部の除去が行なわれた後に、フィードスルーの整列処理動作が行なわれ、次いで回路セルの再配置および配線の再配置が行なわれてもよい。
【０２４６】
図５５は、このフィードスルーの配置動作を示す図である。この図５５に示す処理シーケンスにおいては、フィードスルーの不要部の除去および整列処理が通過配線領域単位で実行される。
【０２４７】
図５５（Ａ）に示すように、まず通過配線領域ＦＴＲにおいて、フィードスルーＦＴａおよびＦＴｂが配置される。これらのフィードスルーＦＴａおよびＦＴｂには、それぞれ必要な接続孔Ｖ９４およびＶ９２が形成され、フィードスルーＦＴａがセル通過配線Ｌｄ５に物理的に接続され、フィードスルーＦＴｂがセル上配線Ｌｃに物理的に接続される。このフィードスルーの配置および接続孔の形成は、フィードスルーＦＴａおよびＦＴｂについて順次行なわれる。
【０２４８】
次いで、図５５（Ｂ）に示すように、フィードスルーの不要部が除去される。フィードスルーＦＴａは、接続孔Ｖ９４で終端され、フィードスルーＦＴｂが接続孔Ｖ９２で終端される。この状態において、フィードスルーＦＴａおよびＦＴｂはＹ方向について、互いに重なり合う領域を有していないため、Ｙ方向に沿って整列可能である。したがって、図５５（Ｃ）に示すように、これらのフィードスルーＦＴａおよびＦＴｂのＹ方向についての整列処理が行なわれる。
【０２４９】
以上のように、この発明の第１４の実施の形態に従えば、フィードスルーを直接セル高さの高い回路セルに接続可能としかつフィードスルーの不要部を除去しているため、フィードスルーを通過配線領域内においてＹ方向に沿って整列可能となり、配線占有面積低減に加えて、通過配線領域占有面積を低減することができる。
【０２５０】
［実施の形態１５］
図５６は、この発明の第１５の実施の形態に従う回路セルの配線配置の態様を示す図である。図５６に示す配置においては、通過配線領域ＦＴＲにおいては、２つのフィードスルーＦＴｃおよびＦＴｄがＹ方向に沿って整列して配置される。フィードスルーＦＴｃは、セル高さの高い回路セルＣＣ３のポートＰＩＯａにセル通過配線帯ＬＢＡの領域において接続され、かつそのＹ方向についての外部領域に配設された配線帯ＬＢＡに含まれる幹線配線Ｌａに接続孔Ｖ９５を介して物理的に接続される。フィードスルーＦＴｄは、セル上配線Ｌｃに接続孔Ｖ９２を介して接続されかつそこで終端される。このセル上配線Ｌｃは、接続孔Ｖ９５を介して回路セルＣＣ１の内部配線Ｈに接続される。
【０２５１】
図５６に示す配置においても、フィードスルーＦＴｃおよびＦＴｄの延在方向はＹ方向について逆方向である。したがってこのような場合においても、Ｙ方向に沿ってフィードスルーＦＴｃおよびＦＴｄを整列して配置することができ、分割通過配線領域を低減することができる。この図５６に示すフィードスルーの整列処理動作は、図５４に示す処理シーケンスまたは図５５に示す処理動作と同じである。単に第１４の実施の形態とは、セル通過配線と異なり、幹線配線にフィードスルーＦＴｃが接続される点が異なるだけである。
【０２５２】
以上のように、この第１５の実施の形態の構成においても、フィードスルーの不要部分を除去することにより、通過配線領域内においてフィードスルーをＹ方向に沿って整列して配置することが可能となり、通過配線領域の面積が低減される。
【０２５３】
［実施の形態１６］
図５７は、この発明の第１６の実施の形態に従う回路セルの配置配線の態様を示す図である。図５７に示す配置においては、回路セルＣＣ１およびＣＣ３において、電源線Ｖｃｃおよび接地線ＧＮＤの下領域も、回路のポートとして利用可能とする。すなわち、通過配線領域ＦＴＲに配設されたフィードスルーＦＴは、接続孔Ｖ９５を介してセル上配線Ｌｃに接続され、かつさらにセル高さの高い回路セルＣＣ３にポートＰＩＯｃに接続される。ポートＰＩＯｃは、図５７に示す配置においては、電源線ＶＣＣと重なり合う領域に設けられる。電源線ＶＣＣは第２アルミニウム配線層に形成される。したがって、このフィードスルーＦＴの入力ポートＰＩＯｃを、電源線Ｖｃｃと重なり合う領域に配置することにより、内部回路セルＣＣ３の内部回路に悪影響を及ぼすことなくフィードスルーＦＴをポートＰＩＯｃを介して回路セルＣＣ３の内部配線に接続することができる（図１４の断面構造を参照）。すなわち、この図１４を参照すると明らかなように、ポートＰＩＯｃに内部配線ＩＨまたはＨｉが配設されている場合、このフィードスルーＦＴを内部配線ＩＨまたはＨｉに直接接続することができる。
【０２５４】
またこのポートＰＩＯｃが電源線Ｖｃｃと重なり合う領域に配設され、セル上配線Ｌｃが配設される領域、すなわちセル上配線帯Ｌｃの領域には、ポートが設けられないため、このフィードスルーＦＴを接続孔Ｖ９５を介してセル上配線Ｌｃに接続することができる。したがって、この図５７に示す配置においても、或る回路セル（回路セルＣＣ１ではなく、別の回路セルであってもよい）から回路セルＣＣ３への信号伝搬経路をセル上配線ＬｃとフィードスルーＦＴとで形成することができ、セル上配線または幹線配線を用いる必要がなく、配線占有面積を低減することができる。この図５７に示す配置の処理シーケンスは、先の図５１に示す配置を実現するための処理シーケンス（図５２参照）と同じであり、その詳細説明は省略する。
【０２５５】
ここで、このフィードスルーＦＴはセル高さの高い回路セルＣＣ３にポートＰＩＯｃを介して接続されている。しかしながらこのフィードスルーＦＴは、セル高さの低い回路セルＣＣ１に接続される構成であってもよい（図５７において破線で示す）。
【０２５６】
またこの回路セルのポート形成部分は、接地線ＧＮＤと重なり合う領域であってもよい。
【０２５７】
さらに、通過配線領域ＦＴＲに隣接する回路セルは、そのセル高さが異なっている。しかしながら、これは隣接回路セルのセル高さが同じ場合であっても動作電圧伝達線（電源線Ｖｃｃおよび接地線ＧＮＤ両者を含む）と重なり合う領域にポートを形成するルールは適用可能である。
【０２５８】
なお、この図５７に示す配置において、フィードスルーＦＴはセル上配線帯ＬＣにおける接続孔の形成に影響を及ぼさないことを示すために、セル上配線ＬｃとフィードスルーＦＴとが接続孔Ｖ９５を介して接続されている。しかしながら、このフィードスルーＦＴは、セル上配線Ｌｃと物理的に接続されなくてもよい。すなわち、単に、回路セルのポートが、動作電圧伝達線と重なり合う領域の通過配線領域と接する部分において設けられることが許容されるルールが適用されるだけでもよい。回路セルのポート形成領域をこのような通過配線領域の動作電圧伝達線と重なり合う領域にまで拡張することにより、セル高さの高い回路セルに対して、セル通過配線帯および動作電圧伝達線と重なり合う領域においてそれぞれ別々のポートを配置することができ、これらのフィードスルーがＹ方向に沿って互いに反対の方向に延在する場合には、通過配線領域内においてＹ方向に整列させることができる。
【０２５９】
以上のように、この発明の第１６の実施の形態に従えば、動作電圧伝達線下の領域をポート形成領域として利用可能としたため、回路セルとフィードスルーとの接続に別の配線が必要とされず、配線占有面積が低減される。
【０２６０】
［実施の形態１７］
図５８は、この発明の第１７の実施の形態に従う回路セルの配置配線の態様を示す図である。図５８に示す配置においては、（１）フィードスルーは、通過配線領域内において動作電圧伝達線と重なり合う領域において回路セルに接続可能である、および（２）フィードスルーの不要部分は除去する、の２つのルールが適用される。図５８において、通過配線領域ＦＴＲには２本のフィードスルーＦＴｃおよびＦＴｄが配設される。フィードスルーＦＴｃは、セル高さの高い回路セルＣＣ３とポートＰＩＯｄを介して接続され、かつセル通過配線Ｌｄ５に接続孔Ｖ９７を介して物理的に接続されかつそこで終端される。ポートＰＩＯｄは、電源線Ｖｃｃと重なり合う領域に配置される。
【０２６１】
フィードスルーＦＴｄは、フィードスルーＦＴｃのＹ方向について延在方向と逆方向に延在し、セル上配線Ｌｃと接続孔Ｖ９６を介して物理的に接続されかつそこで終端される。このフィードスルーの不要部分を除去するというルールを適用することにより、通過配線領域内においてフィードスルーＦＴｄおよびＦＴｃの重なり合う領域部分が除去され、両者の延在方向がＹ方向について逆方向の場合には、これらのフィードスルーＦＴｃおよびＦＴｄをＹ方向に沿って整列させることができる。これにより、通過配線領域の面積低減という効果をさらに実現することができる。
【０２６２】
なお図５８に示す配置において、フィードスルーＦＴｃは、セル通過配線Ｌｄ５と接続孔Ｖ９７を介して接続されそこで終端されている。しかしながら、このフィードスルーＦＴｃは、このセル通過配線帯ＬＤのＹ方向についての外部（通過配線領域の外部）に設けられた幹線配線または他の回路セル帯の回路セルに接続されてもよい。
【０２６３】
さらに、この図５８に示す配置において、回路セルＣＣ１およびＣＣ３は、それらのセル高さが異なっているが、これらの通過配線領域に隣接する回路セルはセル高さが同じであってもよい。
【０２６４】
この図５８に示す配置を実現するための処理シーケンスは、図５３および図５４に示す処理シーケンスと実質的に同じである。セル高さの高い回路セルに形成されるポートの位置が異なるだけである。このポートの位置は、回路セルＣＣ３の内部回路の配置に従って決定されればよい。したがってこの図５８に示す配置についての処理シーケンスフローは省略する。
【０２６５】
また図５８に示す配置において、フィードスルーＦＴｃは、回路セルＣＣ１の動作電圧伝達線下に配置されたポートに接続されてもよい。
【０２６６】
以上のように、この発明の第１７の実施の形態の構成に従えば、回路セルのポートを動作電圧伝達線下部の領域にまで拡張しかつフィードスルーの不要部分は除去する構成としたため、配線占有面積低減の効果に加えて、通過配線領域内にフィードスルーを整列して複数本配置することが可能となり、通過配線領域占有面積を低減することができ、応じて面積利用効率が改善される。
【０２６７】
［実施の形態１８］
図５９は、この発明の第１８の実施の形態である回路セルの配置配線の態様を示す図である。図５９に示す配置においては、ルール（１）通過配線領域に隣接する回路セルにそこに配置されたフィードスルーが接続する場合、セル上配線帯下においてもポートの配置を許容するが適用される。図５９においては、通過配線領域ＦＴＲには回路セルＣＣ１に接続するフィードスルーＦＴｅと、回路セルＣＣ３に接続するフィードスルーＦＴｆが代表的に示される。フィードスルーＦＴｅは、セル高さの低い回路セルＣＣ１に対し、セル上配線帯ＬＣの下に形成されたポートＰＩＯｅを介して接続され、Ｙ方向に沿って一方方向に延在する。フィードスルーＦＴｆは、回路セルＣＣ３に、セル上配線帯ＬＣの下の領域に形成されたポートＰＩＯｄに接続される。フィードスルーＦＴｆは、Ｙ方向に沿って他方方向に延在する。このフィードスルーＦＴｅおよびＦＴｆは、その延在方向がＹ方向について互いに逆方向である。これらのフィードスルーＦＴｅおよびＦＴｆは、セル上通過配線または幹線配線または他の回路セル帯の回路セルに接続され、かつ接続点で終端されてもよい。通過配線領域ＦＴＲにおいて、フィードスルーに接続孔が設けられていない場合においても、回路セルのポートを通過配線領域のセル上配線帯形成領域下部の領域に配置するのを許容することにより以下の利点が得られる。すなわち、フィードスルーの延在方向が互いに逆方向の場合、Ｙ方向に沿ってこれらのフィードスルーを整列させることができ、通過配線領域ＦＴＲの占有面積を低減することができる。また、ポートＰＩＯｅおよびＰＩＯｄに接続される内部配線は必要最小限の配線部分だけで済み（回路セルＣＣ１およびＣＣ３内部においてＹ方向に沿ってポート接続のために内部配線を延在させる必要はない）、これらのポートＰＩＯｅおよびＰＩＯｄの浮遊容量を低減することができる。
【０２６８】
図６０は、この図５９に示すフィードスルーの接続を実現するための処理シーケンスを示すフロー図である。以下、図６０を参照して、このフィードスルーの接続方法について説明する。
【０２６９】
回路セルの配置および配線を形成した後（ステップＳ１７０）、通過配線領域を確保し、フィードスルーをその対応の通過配線領域に配置する（ステップＳ１７１）。配置されたフィードスルーに対し、接続先があるか否かの判別が行なわれる（ステップＳ１７２）。フィードスルーに対し接続先がない場合、すべて必要なフィードスルーが配置されたことを示しており、最終的な回路セルおよび配線の再配置が行なわれる（ステップＳ１８０）。
【０２７０】
このフィードスルーに接続先がある場合、そのフィードスルーの接続情報に基づいて、その接続先に隣接回路セルが含まれるか否かの判別が行なわれる（ステップＳ１７３）。隣接回路セルが含まれる場合には、隣接回路セルに通過配線領域でこのフィードスルーと接続を行ない、かつ残りの必要な接続をこのフィードスルーに対して形成する（ステップＳ１７４）。一方、隣接回路セルが接続先に含まれない場合には、そのフィードスルーに対し必要な（セル通過配線、セル上配線または幹線配線に対する）接続が形成される（ステップＳ１７５）。フィードスルーの接続が形成された後、不要部分が除去される（ステップＳ１７６）。このとき、図５９に示すように、フィードスルーに通過配線領域において接続が形成されない場合においても、このフィードスルーの通過配線領域における信号伝搬経路と異なる部分（たとえばフィードスルーＦＴｅの図の下側部分）が除去される。この不要部分の除去を行なった後、この通過配線領域内において他のフィードスルーと整列可能であるか否かの判別が行なわれる（ステップＳ１７７）。整列可能な場合には、整列処理が行なわれる（ステップＳ１７８）。以下このステップＳ１７１〜Ｓ１７８の処理がすべてのフィードスルーに対して実行される。
【０２７１】
なお、図５９に示すフィードスルーの構成においては、フィードスルーに対し、通過配線領域内でセル上配線またはセル通過配線との接続は形成されていない。しかしながらこの場合、セル上配線Ｌｃまたはセル通過配線Ｌｄ（Ｌｄ４またはＬｄ５）との接続が形成されてもよい。
【０２７２】
また、この回路セルＣＣ１およびＣＣ３は、そのセル高さが同じであってもよい。また、回路セルＣＣ１およびＣＣ３の一方のみにフィールドスルーが接続されてもよい。
【０２７３】
以上のように、この発明の第１８の実施の形態に従えば、通過配線領域のセル上配線形成領域と重なり合う領域においても回路セルのポートを配置可能としたため、回路セルのポートに接続する内部配線を不必要に長くする必要がなく、このポートに付随する浮遊容量を低減することができ、信号伝搬遅延を低減する配線レイアウトを実現することができる。また、このポートに接続するフィードスルーの不要部分を除去するようにしたため、フィードスルーに通過配線領域内で接続孔が形成されない場合においても、逆方向に延在するフィードスルーを通過配線領域内でＹ方向に整列させることができ、応じて通過配線領域の占有面積を低減することができる。
【０２７４】
［実施の形態１９］
図６１は、この発明の第１９の実施の形態である半導体集積回路装置の要部の構成を示す図である。図６１においては、１つの回路セル内におけるトランジスタの配置が示される。図６１において、回路セルＣＣは、ｐチャネルＭＯＳトランジスタが配置されるトランジスタ形成（配置）領域ＰＴと、ｎチャネルＭＯＳトランジスタが配置されるトランジスタ形成（配置）領域ＮＴを含む。このトランジスタ配置領域ＰＴに対しては、配置されるべきｐチャネルＭＯＳトランジスタに対する基板領域として機能するＮウェルＮＷが形成される。トランジスタ配置領域ＮＴに対しては、ｎチャネルＭＯＳトランジスタを形成するための基板領域として機能するＰウェルＰＷが配置される。これらのウェルＮＷおよびＰＷは互いに対向して配置される。
【０２７５】
ＮウェルＮＷ内には、ｐチャネルＭＯＳトランジスタを形成するための高濃度Ｐ型不純物領域（活性領域）ＰＲ１〜ＰＲ４が整列して配置される。不純物領域ＰＲ１〜ＰＲ４それぞれに対しては、トランジスタのゲートとして機能する第１層ポリシリコン層でたとえば形成されるゲート電極配線ＰＧ１〜ＰＧ４が配置される。この不純物領域ＰＲ１〜ＰＲ４は、ゲート電極配線ＰＧ１〜ＰＧ４に対しそれぞれ自己整合的に形成される。不純物領域ＰＲ１〜ＰＲ４すべてを横切るように、第２層アルミニウム配線層で形成される電源線ＶＣＣがＸ方向に沿って配置される。
【０２７６】
ＰウェルＰＷにおいては、ｎチャネルＭＯＳトランジスタを形成するための高濃度Ｎ型不純物領域（活性領域）ＮＲ１〜ＮＲ４が整列して配置される。これらの不純物領域ＮＲ１〜ＮＲ４それぞれに対し、ゲート電極配線ＮＧ１〜ＮＧ４が配置される。不純物領域ＮＲ１〜ＮＲ４は、それぞれゲート電極配線ＮＧ１〜ＮＧ４に対し自己整合的に形成される。
【０２７７】
ＮウェルＮＷの、ＰウェルＰＷに対向するＹ方向に関しての周辺領域部分において、互いに離れて高濃度のＮ型不純物領域で構成される島状のＮカラー領域ＮＣＲａおよびＮＣＲｂが配置される。このＮカラー領域ＮＣＲａおよびＮＣＲｂは、ゲート電極配線ＰＧ１〜ＰＧ４の各々が対向しない領域に配置される。ＰウェルＰＷにおいても、ＮウェルＮＷと対向する周辺領域において、互いに間をおいて高濃度Ｐ型不純物領域で構成される島状のＰカラー領域ＰＣＲａ〜ＰＣＲｃが配置される。ゲート電極配線ＮＧ１〜ＮＧ４は、このＰウェルカラー領域ＰＣＲａ〜ＰＣＲｃと対向しないように、これらのＰカラー領域ＰＣＲａ〜ＰＣＲｃの間の領域に配置される。一つの方法として、レイアウト時、このゲート電極配線ＰＧ１〜ＰＧ４およびＮＧ１〜ＮＧ４を配置した後に、これらのゲート電極配線の間の領域に、カラー領域ＮＣＲａ、ＮＣＲｂおよびＰＣＲａ〜ＰＣＲｃが配置される。
【０２７８】
Ｎカラー領域ＮＣＲａおよびＮＣＲｂと、Ｐカラー領域ＰＣＲａ〜ＰＣＲｃは、互いに対向しないように電源配線ＶＣＣおよび接地配線ＧＮＤの延在方向（Ｘ方向）に沿って交互に配置される。Ｐカラー領域ＰＣＲａ〜ＰＣＲｃおよびＮカラー領域ＮＣＲａ，ＮＣＲｂの数は、任意である。ＮウェルＮＷおよびＰウェルＰＷの電位が固定的に設定されればよい。Ｎカラー領域ＮＣＲａおよびＮＣＲｂと、Ｐカラー領域ＰＣＲａ〜ＰＣＲｃはそれぞれ対向していないため、この回路セルＣＣは、等価的にＮウェルＮＷおよびＰウェルＰＷの一方にのみカラーが配置された「シングルカラー構造」となる。この場合、先に、図８５において示したように、ＮウェルＮＷおよびＰウェルＰＷ両者にカラー領域を設ける場合よりも、ラッチアップ耐性が改善され、装置の信頼性が改善される。また、カラー領域ＮＣＲａ、ＮＣＲｂ、ＰＣＲａ〜ＰＣＲｃは、それぞれ島状に配置されており、これらのカラー領域が存在しない領域においてゲート電極配線を延在させることができる。したがって、ＮウェルＮＷおよびＰウェルＰＷのそれぞれのＹ方向の長さを小さくすることができ、応じて回路セルサイズを小さくすることができる。また、ＮウェルＮＷおよびＰウェルＰＷそれぞれに対し、カラー領域が設けられているため、これらのウェルＮＷおよびＰＷは、確実に所定電位に固定することができる。
【０２７９】
図６２は、回路セルＣＣ内のトランジスタの配置および配線の一例を示す図である。以下、この図６２に示す回路セル内の配置配線について、図６３に示すレイアウトフロー図を参照して説明する。
【０２８０】
回路セルＣＣ内において、ＮウェルＮＷおよびＰウェルＰＷが、それぞれ対向して配置される。これらのトランジスタ形成領域としてのＮウェルＮＷおよびＰウェルＰＷに対し、必要とされるＭＯＳトランジスタを配置する（ステップＳ２００）。図６２においては、一例として、ＮウェルＮＷ内に、４つのｐチャネルＭＯＳトランジスタを形成するための不純物領域ＰＲ１〜ＰＲ４がｘ方向に沿って１列に整列して配置され、ＰウェルＰＷ内においても、ｎチャネルＭＯＳトランジスタを形成するための不純物領域ＮＲ１〜ＮＲ４がＸ方向に沿って１列に整列して配置される。
【０２８１】
次いで、第１層アルミニウム配線層Ｈおよび第１層ポリシリコンゲート配線層（１ＴＧ）を用いてトランジスタ間配線およびトランジスタのゲート電極配線が配置される（ステップＳ２０２）。図６２において、不純物領域ＰＲ１およびＰＮＧ１で形成されるトランジスタのゲート電極がゲート電極配線ＰＮＧ１により相互接続される。同様に、ｐ型不純物領域ＰＲ２〜ＰＲ４で形成されるトランジスタ領域とｎ型不純物領域ＮＲ２〜ＮＲ４で形成されるトランジスタ領域に対し、共通にゲート電極配線ＰＮＧ２〜ＰＮＧ４が配置される。不純物領域ＰＲ１のドレイン形成領域Ｄと不純物領域ＮＲ１のドレイン形成領域Ｄを相互接続するように、第１層アルミニウム配線層Ｈ３がＹ方向に延在して配置される。不純物領域ＰＲ１のソース形成領域Ｓに対しては、電源配線ＶＣＣと電気的に接続されるために、第１層アルミニウム配線層Ｈ１が配置される。不純物領域ＮＲ１のソース形成領域Ｓに対しても、接地配線ＧＮＤと電気的に接続をとるために、第１層アルミニウム配線層Ｈ２が配置される。第１層アルミニウム配線層Ｈ４およびＨ５が、それぞれ不純物領域ＰＲ２のソース形成領域Ｓおよび不純物領域ＮＲ２のソース形成領域Ｓに対し電源配線ＶＣＣおよび接地配線ＧＮＤに対し電気的にコンタクトをとるために配置される。第１層アルミニウム配線Ｈ６が、不純物領域ＰＲ２およびＮＲ２のドレイン形成領域Ｄを相互接続するように配置される。
【０２８２】
同様にして、不純物領域ＰＲ３に対し、第１層アルミニウム配線層Ｈ７およびＨ９が配置され、不純物領域ＮＲ３に対し第１層アルミニウム配線層Ｈ８およびＨ９が配置される。この第１層アルミニウム配線層Ｈ９は、不純物領域ＰＲ３およびＮＲ３のドレイン領域Ｄを相互接続するように配置される。不純物領域ＰＲ４のソース形成領域Ｓに対し第１層アルミニウム配線層Ｈ１１が配置される。不純物領域ＰＲ４およびＮＲ４のドレイン形成領域Ｄに対しこれらを相互接続するように第１層アルミニウム配線層Ｈ１２が配置される。ドレイン形成領域Ｄを相互接続するための第１層アルミニウム配線層は、先に説明した幹線配線に電気的に接続される配線であってもよく、単に回路セルＣＣ内にのみに延在する内部配線であってもよい。他の内部配線もこのステップで配置される。
【０２８３】
次いで、ゲート電極配線（１ＴＧ）ＰＮＧ１〜ＰＮＧ４が配置されていない領域において、ＮウェルＮＷおよびＰウェルＰＷのそれぞれが対向する周辺領域に沿ってウェル電位固定用の島状の不純物領域（カラー領域）が配置される。図６２においては、ＮウェルＮＷにおいて、ゲート電極配線ＰＮＧ１およびＰＮＧ２の間の領域に、Ｎウェルカラー領域ＮＣＲａが配置され、ゲート電極配線ＰＮＧ３およびＰＮＧ４の間にＮウェルカラー領域ＮＣＲｂが配置される。ＰウェルＰＷにおいては、ゲート電極配線ＰＮＧ１に関してＰウェルＰＷの端部に配置される。Ｐウェルカラー領域ＰＣＲｂがゲート電極配線ＰＮＧ２およびＰＮＧ３の間に配置される。ゲート電極配線ＰＮＧ４の外側周辺のＰウェルＰＷの端部に、Ｐウェルカラー領域ＰＣＲｃが配置される。これらのカラー領域ＮＣＲａ、ＮＣＲｂ、ＰＣＲａ〜ＰＣＲｃは、それぞれＹ方向に沿って対向しないようにＮウェルＮＷおよびＰウェルＰＷにおいて、Ｘ方向に沿って交互に配置される。交互配置により、Ｙ方向に沿って互いに対向しないでできるだけ数多くのカラー領域をＮウェルＮＷおよびＰウェルＰＷ内に配置することができる。しかしながら、特に交互配置（Ｘ方向に沿って）でなく、たとえば２つのカラー領域が連続して一方のウェル領域に配置されるカラー領域配置が用いられてもよい。
【０２８４】
このゲート電極配線ＰＮＧ１〜ＰＮＧ４が配置されていない領域に、ウェルカラー領域を配置することにより、不純物領域形成時において、ゲート電極配線をマスクとして不純物イオン注入を行なっても、このカラー領域は、ゲート電極配線下には配置されていないため、この不純物イオン注入工程において、カラー領域部分においてＭＯＳトランジスタが形成されるのを防止することができ、ゲート電極配線における寄生容量を低減することができる。
【０２８５】
次に、配置された不純物領域に対し配線が行なわれる（ステップＳ２０４）。この配線においては、既に配置された第１層アルミニウム配線層Ｈ２が、カラー領域ＰＣＲａ上にまで延在し、このカラー領域ＰＣＲａと接地線ＧＮＤとを電気的に接続するようにされる。同様、Ｎウェルカラー領域ＮＣＲａに対しても、既に配置されている第１層アルミニウム配線層Ｈ４を、Ｎウェルカラー領域ＮＣＲａ上にまでわたって延在するようにこの第１層アルミニウム配線層Ｈ４の形状が修正される。不純物領域ＰＣＲｂおよびＮＣＲｂに対しても、それぞれ第１層アルミニウム配線層Ｈ８およびＨ１０がそれぞれの上にまで延在するように、これらの第１層アルミニウム配線層Ｈ８およびＨ１０がＬ字形に配置される。
【０２８６】
不純物領域ＰＣＲｃは、その近傍に、ソース電位を与えるための第１層アルミニウム配線層が存在しないため、別の第１層アルミニウム配線層Ｈ１３が、このカラー領域ＰＣＲｃから接地線ＧＮＤにまでわたって配置される。
【０２８７】
なお、カラー領域は、それぞれ近傍の第１層アルミニウム配線層下にまで延在するように配置されてもよい（ただしゲート電極配線と重なり合わないことが条件とされる）。この状態を、図６２において、カラー領域ＮＣＲａに対し破線で示す。図６２に示すように、既に配置された内部配線（第１層アルミニウム配線層）を用いてカラー領域に対し所定の電圧を印加する構成とすることにより、余分の専用のバイアス電圧印加のための配線を設ける必要がなく、回路セルのサイズを低減することができる。
【０２８８】
図６４は、カラー領域に対する別の配線配置を示す図である。図６４においては、ＰウェルＰＷの周辺領域において、Ｐウェルカラー領域ＰＣＲａ〜ＰＣＲｃが互いに間をおいて配置され、同様、ＮウェルＮＷの周辺領域において、互いに間をおいてＮウェルカラー領域ＮＣＲａおよびＮＣＲｂが配置される。Ｎウェルカラー領域ＮＣＲａおよびＮＣＲｂ上に、電源配線ＶＣＣおよび接地配線ＧＮＤと平行に、第２層アルミニウム配線層で形成されるバイアス電圧配線ＶＣａが配設される。Ｐウェルカラー領域ＰＣＲａ〜ＰＣＲｃ上にわたって、このバイアス電圧配線ＶＣａと平行に、第２層アルミニウム配線層で形成されるバイアス電圧配線ＶＳａが配設される。カラー領域ＮＣＲａおよびＮＣＲｂは、このバイアス電圧配線ＶＣａから所定のバイアス電圧を受けてＮウェルＮＷを所定電位に固定する。一方、カラー領域ＰＣＲａ〜ＰＣＲｃは、バイアス電圧配線ＶＳａから所定のバイアス電圧を受けて、ＰウェルＰＷを所定電位に固定する。この図６４に示す配置を利用することにより、ＮウェルＮＷおよびＰウェルＰＷを、電源電圧ＶＣＣおよび接地電圧ＧＮＤとは異なる別の電圧レベルに固定することが可能となる。また、トランジスタに対する動作電源電圧と印加する電源配線ＶＣＣおよび接地線配線ＧＮＤと別々にそれらのバイアス電圧配線ＶＣａおよびＶＳａを配置することにより、電源配線ＶＣＣおよび接地配線ＧＮＤ上のノイズの影響を受けることなく安定に所定の電圧レベルのバイアス電圧をＮウェルＮＷおよびＰウェルＰＷへ印加することができ、これらのウェルＮＷおよびＰＷの電位を安定に所定の電位レベルに固定することができる。
【０２８９】
なお、図６３に示すフロー図においてステップＳ２０２とステップＳ２０４とは順序が入換えられてもよい。すなわち、トランジスタ配置後、Ｙ方向に沿ってトランジスタのゲートと整列しない位置に必要なカラー領域を配置し、この後カラー領域間にゲート電極配線層で形成される内部配線および１Ａｌ層の内部配線を配置してもよい。
【０２９０】
［変更例］
図６５は、この発明の第１９の実施の形態の変更例を示す図である。図６５に示す構成においては、ウェル電位を固定するためのカラー領域はＰウェルＰＷ内においてのみ配置される。図６５においては、ＰウェルＰＷにおいて、ＮウェルＮＷと対向する周辺領域に沿って、互いに間をおいて、Ｐウェルカラー領域ＰＣＲａ、ＰＣＲｂおよびＰＣＲｃが配置される状態が一例として示される。ＮウェルＮＷにおいては、カラー領域は設けられていない。このように一方のウェル領域にのみカラー領域を配置する構成としても、先の図８５に示すグラフから明らかなように、ラッチアップ耐性は両方のウェルにカラー領域を設ける構成に比べて改善することができる。また、カラー領域を島状に互いに間をおいて配置することにより、先に説明したゲート電極配線をウェル間にわたって延在させることができ、内部配線の自由度が改善されるなどの同様の利点が得られる。
【０２９１】
なお、このカラー領域は、図８５のグラフに示す様に、ＮウェルＮＷ内においてのみ設けられてもよい。
【０２９２】
なお、この第１９の実施の形態において、トランジスタ形成領域ＰＴおよびＮＴ（ウェルＮＷおよびＰＷ）において、トランジスタが回路セルＣＣ内にわたって、１列に整列してゲートアレイのように配置される必要はない。回路セルＣＣが実現する論理に従って、適当にこのｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタが配置されればよい（これは、先の実施の形態における回路セル内の空き領域の説明から明らかである）。
【０２９３】
以上のように、この発明の第１９の実施の形態に従えば、基板領域となるウェルの電位を固定するためのカラー領域を、島状の領域として、互いに間をおいて配置するように構成したため、ゲート電極層の配線をウェル間にわたって配設することができ、トランジスタゲート電極相互接続のために第１層アルミニウム配線を用いる必要がなくなり、回路セル内の内部配線の自由度が高くなる。また、カラー領域は縞状に形成されているため、これらを互いに対向しないようにＮウェルおよびＰウェルに配置することにより、等価的に、一方のウェルにおいてのみカラー領域が配置される構成となり、ラッチアップ耐性が改善され、装置の信頼性が改善される。
【０２９４】
［実施の形態２０］
図６６は、この発明の第２０の実施の形態の半導体集積回路装置の要部の構成を示す図である。図６６においては、トランジスタ形成領域を概略的に示す。図６６において、回路セルＣＣは、ｎチャネルＭＯＳトランジスタが配置されるｎチャネルＭＯＳトランジスタ形成領域ＮＴと、このｎチャネルＭＯＳトランジスタ形成領域ＮＴをＹ方向に沿っての両側にこのトランジスタ形成領域ＮＴを間に挟むように形成されるｐチャネルＭＯＳトランジスタ形成領域ＰＴａおよびＰＴｂを含む。ＭＯＳトランジスタ形成領域ＮＴは、ｎチャネルＭＯＳトランジスタ形成のための半導体基板領域として機能するＰウェルＰＷを備える。このＰウェルＰＷ上には、Ｘ方向に沿って第２層アルミニウム配線層で形成される接地配線ＧＮＤが配置される。ｐチャネルＭＯＳトランジスタ形成領域ＰＴａおよびＰＴｂは、それぞれｐチャネルＭＯＳトランジスタを形成するためのＮウェルＮＷａおよびＮＷｂを備える。これらのＮウェルＮＷａおよびＮＷｂ上には、Ｘ方向に沿って延在する第２層アルミニウム配線で形成される電源配線ＶＣＣが配置される。また図６６においては、ウェルＮＷａ、ＰＷ、およびＮＷｂにそれぞれ形成（配置）されるＭＯＳトランジスタＴｒａ、ＴｒｂおよびＴｒｃを代表的に示す。この回路セルＣＣのｎチャネルＭＯＳトランジスタ形成領域ＮＴは、ほぼｐチャネルＭＯＳトランジスタ形成領域ＰＴａおよびＰＴｂの各々のＹ方向に沿っての長さの２倍の長さを備える。すなわち、この図６６に示す回路セルＣＣは、先の実施の形態において説明した回路セルの、Ｙ方向に沿って２つの回路セルのサイズを備える。
【０２９５】
今、図６７（Ａ）に示すように、Ｘ方向に沿って整列して配置される４つの回路セルＣＣ１〜ＣＣ４を考える。これらの回路セルＣＣ１〜ＣＣ４は、それぞれｐチャネルＭＯＳトランジスタ形成のためのＮウェルＮＷａ１，ＮＷｂ１〜ＮＷＬａ４，ＮＷｂ４と、ｎチャネルＭＯＳトランジスタ形成のためのＰウェルＰＷ１〜ＰＷ４を備える。これらのウェルは、Ｘ方向に沿って整列して配置される。今、回路セルＣＣ１〜ＣＣ４を配置し、それらに対し内部配線（幹線配線）を配置した状態を考える。回路セルＣＣ１〜ＣＣ４内において、トランジスタの配置は最適化されている。回路セルＣＣ２のポートＰＲＴａは、下側の（Ｙ方向について）幹線配線Ｌｂａと信号の授受を行なう場合、この幹線配線Ｌｂａは、フィードスルーＦＴａおよび幹線配線Ｌａａを介してポートＰＲＴａに接続される。また、回路セルＣＣ３に対し、ポートＰＲＴｂが、上側の図示しない回路セル帯または幹線配線帯から延在するフィードスルーＦＴｂに接続される場合、このフィードスルーＦＴｂは、幹線配線Ｌａｂを介してポートＰＲＴｂに接続される。さらに、回路セルＣＣ４について、このポートＰＲＴｃは、下側の回路セル帯または幹線配線から延在するフィードスルーＦＴｄに接続される場合、このフィードスルーＦＴｄは、幹線配線Ｌｂｂ、フィードスルーＦＴｃおよび幹線配線Ｌａｃを介してポートＰＲＴｃに接続される。この図６７（Ａ）に示すような状態では、信号の伝搬経路を変更するための幹線配線およびフィードスルーが必要とされて配線の面積が大きく、装置全体のサイズが大きく、配線領域の配線の最適化の余地があるといえる。
【０２９６】
図６７（Ａ）に示すような回路セル配置および配線を行なった後、回路セルＣＣ２ないしＣＣ４に対し、反転操作を施す。すなわち回路セルＣＣ２については、Ｙ方向についての上下反転操作を施す。これにより、回路セルＣＣ２のポートＰＲＴａが、幹線配線Ｌｂａと同じように配置される。これにより、図６７（Ａ）に示すフィードスルーＦＴａおよび幹線配線Ｌａａが不要となり、配線面積が低減される。回路セルＣＣ３に対しては、そのＸ方向についての中心軸を対称として左右反転操作を施す。ポートＰＲＴｂが、フィードスルーＦＴｂに近接して配置されることになり、図６７（Ａ）に示す幹線配線Ｌａｂが不要となり、フィードスルーＦＴｂは直接ポートＰＲＴｂに接続することができる。これにより、幹線配線Ｌａｂのための占有面積を低減することができる。
【０２９７】
回路セルＣＣ４に関しては、上下反転操作および左右反転操作の両操作を施す。これにより、ポートＰＲＴｃが、その図６７（Ｂ）の左上隅位置から右下隅位置に移動し、ポートＰＲＴｃは、フィードスルーＦＴｄに直接接続することができる。これにより、フィードスルーＦＴｃ、幹線配線ＬａｃおよびＬｂｂが不要となり、配線占有面積が低減され、かつ配線の最適化が実現される。
【０２９８】
回路セルＣＣ１〜ＣＣ４においては、ｎチャネルＭＯＳトランジスタを形成するためのＰウェルＰＷを間に挟んで両側にｐチャネルＭＯＳトランジスタ形成用のＮウェルＮＷａおよびＮＷｂが配置される。したがって、上下反転操作を施しても、上側のＮウェル内に形成されたｐチャネルＭＯＳトランジスタが下側のＮウェルＮＷｂに形成されることになる。これに合わせて、当然Ｐウェル内に形成されたＭＯＳトランジスタも、そのＮウェルのＹ方向について中心領域を軸として上下反転される。したがって、このような上下反転操作を施しても、回路セル内のトランジスタの最適配置は保存される。また、回路セルＣＣ２のウェル領域の位置は不変であり、回路セルＣＣ１〜ＣＣ４は、Ｘ方向に沿って１列に整列して配置される。
【０２９９】
左右反転操作の場合にはＮウェルＮＷａに形成されたトランジスタは、同じＮウェルＮＷａ内に形成されてＮウェルＮＷｂに形成されたｐチャネルＭＯＳトランジスタは同じＮウェルＮＷｂ内に配置される。ＰウェルＰＷに形成されたｎチャネルＭＯＳトランジスタも同じＰウェル内に形成される。したがって、この左右反転操作を行なった場合においても、Ｘ方向についての回路セル内のトランジスタの配置が異なるだけであり（最適配置は保存される）、回路セルＣＣ３のＹ方向についてのサイズは何ら変化しない。回路セルＣＣ４に対するような上下および左右反転操作は、上下反転操作および左右反転操作両者が併せて行なわれているだけであり、同様Ｙ方向についての回路セルのサイズは変化しない。
【０３００】
したがって、上述のような上下反転操作および左右反転操作を行なっても、Ｘ方向に沿って回路セルは１列に整列して配置することができる。回路セル間の信号の入出力は、回路セル外部に設けられた幹線配線を介して行なわれる。したがって上述のような反転操作を施して、配線の最適化を行なうことにより、回路セル外の配線面積の低減および不要幹線配線の除去および幹線配線またはフィードスルー配線の位置に合わせたポート位置の最適化により、回路セル外配線の配置についての自由度が増加し、これらにより、配線の最適化を行なうことでき、装置全体としてのサイズを小さくすることができる。各回路セルにおいては、トランジスタ配置は最適化が行なわれており、単に上下反転および／または左右反転が行なわれているだけであり、内部でのトランジスタ配置の最適化は何ら変更は生じない。したがって、これらの回路セル配置後の一連の操作により、回路セル方式の半導体集積回路装置の最適化を容易に実現することができる。
【０３０１】
図６８は、この回路セルのレイアウトの方法を示すフロー図である。以下、図６８を参照してこの回路セルレイアウト方法について説明する。
【０３０２】
まず、それぞれが所望の機能を実現する回路セルを１列に整列して（Ｘ方向に沿って）配置する（初期配置）（ステップＳ２１０）。各回路セルにおいては、ＭＯＳトランジスタが配置されかつ相互接続されている。このとき先の実施の形態１９のレイアウト法が回路セルに対し適用されてもよい。次いで、１列に整列して配置された回路セル間に対し配線を配置する（ステップＳ２１２）。この配線の配置により、幹線配線およびフィードスルーが配置され、図６７（Ａ）に示す配置が得られる。この後、必要な回路セルに対し、上下反転操作および／または左右反転操作を施す（ステップＳ２１４）。この反転操作は、設計者が、ディスプレイを見て、順次必要とされる回路セルに対し必要な反転操作を施してもよい。また、自動設計装置が、順次予め定められた規則に則って回路セルの上下反転操作および／または左右反転操作を行なうように構成されてもよい。
【０３０３】
この反転操作を施した後、再び回路セル間に対する配線を再配置する（ステップＳ２１６）。この後、この外部配線再配置により、配線占有面積が低減されて配線領域またはフィードスルー低減によるセル間面積が低減されたか否か（装置サイズが小さくなったか）の判別が行なわれる（ステップＳ２１８）。装置サイズが小さくなったと判定された場合、まだ反転操作により、装置サイズをさらに小さくする可能性があると判定され、ステップＳ２１４へ戻り、再び回路セルに対する反転操作が行なわれ、ステップＳ２１６およびＳ２１８が繰返し実行される。ステップＳ２１８において、装置サイズが変化しない（小さくならない）と判定された場合、これ以上反転操作を施しても、装置サイズは低減されず、配線占有面積は最小であり、配線の配置が最適化されたと判定され、回路セルの配線配置が終了する。この図６８に示すフロー図に従って配線配置を行なうことにより、配線領域の配線の配置の最適化を行なうことが可能となり、装置サイズを低減することができる。
【０３０４】
なお、回路セルに対する反転操作の必要性についての判別を自動的に行なう場合、ある回路セルに対し、フィードスルーと幹線配線を介してポートが別の幹線配線に接続されている場合には、反転操作が行なわれるような規則が用いられればよい。そのとき、幹線配線の延在方向に従って上下反転操作および／または左右反転操作の必要な操作が決定される。
【０３０５】
図６９は、回路セル内のトランジスタ素子の配置の一例を示す図である。図６９においては、ＮウェルＮＷａ内に形成されたｐチャネルＭＯＳトランジスタＰＭａ、ＰウェルＰＷ内に形成されたｎチャネルＭＯＳトランジスタＮＭａ、ＮＭｂおよびＮウェルＮＷｂ内に形成されたｐチャネルＭＯＳトランジスタＰＭｂを代表的に示す。これらのＭＯＳトランジスタＰＭａ，ＰＭｂ，ＮＭａ，ＮＭｂは、ｙ方向に沿って１列に整列して配置されるように示される。この回路セルが実現する機能に従って、これらのトランジスタが配置されればよく、特に１列に整列して配置される必要はない。
【０３０６】
ｐチャネルＭＯＳトランジスタ配置（形成）領域ＰＴａにおいては、電源配線ＶＣＣがＸ方向に沿って延在して配置される。ＭＯＳトランジスタ配置（形成）領域ＰＴｂにおいては、同様Ｘ方向に沿って電源配線ＶＣＣが配置される。ＭＯＳトランジスタ配置領域ＮＴにおいては、ＰウェルＰＷの中央部において、接地配線ＧＮＤがＸ方向に沿って整列して配置される。この接地配線ＧＮＤは、ＭＯＳトランジスタＮＭａおよびＮＭｂ両者に対して共通に配置されてもよい。この場合、接地配線ＧＮＤのｙ方向についての幅は電源配線ＶＣＣのそれよりも大きくなる。幅の広い接地配線ＧＮＤを用いることにより、安定に大きな電流駆動力をもって接地電圧を供給することが可能となる。
【０３０７】
またこれに代えて図６９において破線で示すように、このｎチャネルＭＯＳトランジスタ接地領域ＮＴにおける接地配線は、２つに分割されてもよい。１つが、Ｙ方向に沿っての上側のＭＯＳトランジスタＮＭａに対して用いられ、他方が、その下側のｎチャネルＭＯＳトランジスタＮＭｂに対して用いられる。この場合、別々の接地配線を用いて接地電圧を伝達するため、一方の接地配線におけるノイズが他方の接地線へ伝達されることがなく、回路セル内における電源ノイズの影響を抑制することができ、回路セル内のトランジスタを安定に動作させることができる。
【０３０８】
なお、回路セルは、その中央部にｐチャネルＭＯＳトランジスタを形成するためのＮウェルが形成され、このＮウェル両側に、ｎチャネルＭＯＳトランジスタを形成するためのＰウェルが配置される構成を備えてもよい。同様に上下および／または左右反転操作を行なうことができる。
【０３０９】
以上のように、この発明の第２０の実施の形態に従えば、各回路セルを、中央部に第１導電型の半導体基板領域を配置し、その両側に、第２導電型の半導体基板領域を配置し、たとえば、回路セルに対し上下反転および／または左右反転を施すことにより、回路セル間接続のための配線を最適化することができ、装置占有面積を低減することができる。
【０３１０】
［実施の形態２１］
図７０は、この発明の第２１の実施の形態である半導体集積回路装置の要部の構成を概略的に示す図である。図７０においては、１つの回路セルＣＣの内部構造を概略的に示す。図７０において、回路セルＣＣは、そのＸ方向に沿っての中央部にＸ方向に延在して配置されるｎチャネルＭＯＳトランジスタ形成のためのＰウェルＰＷと、このＰウェルＰＷのＹ方向に沿っての両側にこのＰウェルＰＷと対向して配置されるｐチャネルＭＯＳトランジスタ形成用のＮウェルＮＷａおよびＮＷｂを含む。
【０３１１】
ＮウェルＮＷａにおいては、一例として、４つのｐチャネルＭＯＳトランジスタＰＴＲ１〜ＰＴＲ４がＸ方向に沿って整列して配置される。このｐチャネルＭＯＳトランジスタＰＴＲ１〜ＰＴＲ４のゲート電極配線が配置されていない領域に、ＮウェルＮＷａに対し所定電位を印加するための島状のＮウェルカラー領域ＮＣＲａが間隔をおいて配置される。ＮウェルＮＷａのＹ方向に沿っての上側に、Ｘ方向に沿って第２層アルミニウム配線層で形成される電源配線ＶＣＣが配置される。
【０３１２】
ＰウェルＰＷにおいては、この中央部に、２列に整列してｎチャネルＭＯＳトランジスタＮＴＲ１〜ＮＴＲ８が配置される。ＰウェルＰＷの、ＮウェルＮＷａに対向する周辺領域において、Ｎウェルカラー領域ＮＣＲａと対向しないように、島状のＰウェルカラー領域ＰＣＲｂが配置される。このＰウェルカラー領域ＰＣＲｂが、ＰウェルＰＷにおいて、トランジスタＮＴＲ１〜ＮＴＲ４のゲート電極配線層の内部配線が存在しない領域に配置されかつＮウェルカラー領域ＮＣＲａと対向しないように配置ささる。
【０３１３】
ＰウェルＰＷのＮウェルＮＷｂと対向する周辺領域に、島状にこのＰウェルＰＷに対し所定の電位を印加するためのＰウェルカラー領域ＰＣＲｃが配置される。これらのＰウェルカラー領域ＰＣＲｃは、ＭＯＳトランジスタＮＴＲ５ないしＮＴＲ８のゲート電極配線層で形成される内部配線が配置されない領域に配置される。
【０３１４】
ＮウェルＮＷｂにおいては、Ｘ方向に沿って１列に整列してｐチャネルＭＯＳトランジスタＰＴＲ５〜ＰＴＲ８が形成される（配置される）。ＮウェルＮＷｂのＰウェルＰＷに対向する周辺領域において、Ｐウェルカラー領域ＰＣＲｃと対向しないように、Ｎウェルカラー領域ＮＣＲｂが配置される。これらのＮウェルカラー領域ＮＣＲｂは、ＮウェルＮＷｂに対し所定の電位を印加する。またこれらのＮウェルカラー領域ＮＣＲｂは、ＭＯＳトランジスタＰＴＲ５〜ＰＴＲ８のゲート電極配線層に形成される内部配線が存在しない領域に配置される。
【０３１５】
ＮウェルＮＷｂの下側に、第２層アルミニウム配線層で形成される電源配線ＶＣＣがＸ方向に沿って延在するように配置される。ＰウェルＰＷの中央部には、ＭＯＳトランジスタＮＴＲ１〜ＮＴＲ８それぞれに接地電圧ＧＮＤを印加するための第２層アルミニウム配線層で形成される接地配線ＧＮＤが配置される。この接地配線ＧＮＤは、ＭＯＳトランジスタＮＴＲ１〜ＮＴＲ４およびＭＯＳトランジスタＮＴＲ５〜ＮＴＲ８それぞれに対し別々に設けられてもよい。
【０３１６】
２列に整列してＸ方向に沿って配置されるＭＯＳトランジスタＮＴＲ１〜ＮＴＲ８において、ＭＯＳトランジスタＮＴＲ１〜ＮＴＲ４は、ＮウェルＮＷａ内のＭＯＳトランジスタＰＴＲ１〜ＰＴＲ４と組合せて用いられて所望の機能を実現する論理ゲートを形成する。ＭＯＳトランジスタＮＴＲ５〜ＮＴＲ８は、ＮウェルＮＷｂ内に形成されたｐチャネルＭＯＳトランジスタＰＴＲ５〜ＰＴＲ８と組合せて用いられて所望の機能を実現する論理ゲートを形成する。したがって、実現されるべき論理ゲートに従って、これらのＭＯＳトランジスタＮＴＲ１〜ＮＴＲ４とＭＯＳトランジスタＮＴＲ５〜ＮＴＲ８は、特に１対１態様で配置される必要はない。回路セルＣＣが実現する機能に従って、ＮウェルＮＷａ、ＮＷｂおよびＰウェルＰＷにおいて空き領域が存在してもよい。
【０３１７】
この図７０に示す構成の場合、回路セルＣＣにおいて、ウェルＮＷａ、ＰＷおよびＮＷｂそれぞれにおいて、ウェルカラー領域ＮＣＲａ、ＰＣＲｂおよびＰＣＲｃ、ならびにＮＣＲｂが配置されて、これら島状に形成されて互いに離れて配置されており、かつ異なるウェルにおけるウェルカラー領域は、互いに対向しないように配置されているため、回路セルＣＣにおけるラッチアップ耐性を改善することができる。またゲート電極配線を用いてＭＯＳトランジスタのゲート電極を相互接続することができ、内部配線のための第１層アルミニウム配線層を配置する面積が増加し、配線レイアウトが容易となる。また中央部のウェルＰＷ両側にこれと異なる導電型のウェルＮＷａおよびＮＷｂを配置しているため、回路セルＣＣ内に形成されたトランジスタの配置および配線を反転して、外部配線（配線配線およびフィードスルー）の配置の最適化を行なうことができる。これにより、ラッチアップ耐性に優れかつ外部配線領域に配置される配線の最適化を行なうことができ、応じて占有面積が低減される半導体集積回路装置を実現することができる。
【０３１８】
なお図７０に示す構成においても、一方のウェルにおいてのみウェルカラー領域が配置されてもよい。その場合、たとえばＰウェルＰＷ内においてのみＰウェルカラー領域ＰＣＲｂおよびＰＣＲｃが配置されて、ＮウェルＮＷａおよびＮＷｂには、ウェルカラー領域が配置されない構成であってもよい。またこれに代えて、ＰウェルＰＷにおいて、ウェルカラー領域ＰＣＲｂおよびＰＣＲｃの一方のみが配置される構成が用いられてもよい。この図７０に示す回路セルのレイアウトは図６３に示すフロー図に従って第１９の実施の形態と同様にして行なわれ、回路セルに対する配線配置は図６８に示すフロー図に従って第２０の実施の形態と同様に行なわれる。
【０３１９】
以上のように、この発明の第２１の実施の形態の構成に従えば、第１導電型のウェル領域両側（Ｙ方向について）に第２導電型のウェル領域を配置し、それらのウェル領域に、適当に島状のウェルカラー領域を配置したため、ラッチアップ耐性に優れかつ内部配線の自由度が増加し、かつ配線領域における配線の配置を最適化することのできる半導体集積回路装置を実現することができる。
【０３２０】
［他の適用例］
以上、半導体集積回路装置として、ダイナミック型ランダム・アクセス・メモリについて説明したが、この半導体集積回路装置としては、回路セル方式で回路を形成する装置であれば本発明はすべて適用することができる。また、ダイナミック型ランダム・アクセス・メモリにおいても、周辺回路に限らずメモリアレイ内の回路（たとえばセンスアンプ）などにおいても本発明は適用することができる。
【０３２１】
また配線帯および電源線および接地線のようなＸ方向に延在する配線を第２層アルミニウム配線層とし、かつフィードスルーおよび支線配線のようなＹ方向に延在する配線を第１層アルミニウム配線層として説明している。しかしながらこれらは、たとえばそれぞれ第３層アルミニウム配線層および第２層アルミニウム配線層のように、Ｘ方向に延在する配線層がＹ方向に沿って延在する配線よりも上層に形成されるものであれば本発明は適用することができる。
【０３２２】
また、Ｘ方向に延在する配線を第１層アルミニウム配線層とし、Ｙ方向に延在する配線を第２層アルミニウム配線層とする構成であっても、同様に、本発明は適用可能である。
【０３２３】
また、電源電位供給源（Ｖｃｃ，ＧＮＤ）が第１層アルミニウム配線層で形成される場合であっても、支線配線および幹線配線が別の配線層であれば、同様に本発明は適用可能である。
【０３２４】
さらに、本発明の第１ないし第２１の実施の形態は、それぞれ組合せて利用することもできる。
【産業上の利用可能性】
【０３２５】
以上のように、この発明に従えば、配線帯形成領域と異なる領域においてフィードスルー（通過配線）に対する接続孔を形成するのを許容し、かつセル上配線の配設をも許容し、これらを通過配線上で接続するように構成したために配線占有面積および回路セル帯占有面積を増加させることなく回路を実現することができ、小占有面積の回路を実現することができる。従って、回路セルの自動配置配線に適用することにより、効率的に所望の回路配置を小占有面積で実現することができる。
【図面の簡単な説明】
【０３２６】
【図１】この発明の第１の実施の形態である半導体集積回路装置の要部の構成を概略的に示す図である。
【図２】この発明の第１の実施の形態の変更例を示す図である。
【図３】この発明の第１の実施の形態である半導体集積回路装置における回路セルの配置および配線の方法を示すフロー図である。
【図４】この図３に示すフローを実現するためのデータ構造およびその操作を説明するための図である。
【図５】図３に示すフィードスルーの接続形成シーケンスをより詳細に示すフロー図である。
【図６】この発明の第１の実施の形態における回路セルの配置配線の態様を例示する図である。
【図７】この発明の第２の実施の形態である半導体集積回路装置の要部の構成を概略的に示す図である。
【図８】この発明の第２の実施の形態の変更例を示す図である。
【図９】この発明の第２の実施の形態の配線配置動作シーケンスを示すフロー図である。
【図１０】この発明の第２の実施の形態における配線の配置方法を説明するための図である。
【図１１】図１０に示すフィードスルーの不要部除去のためのデータ構造を示す図である。
【図１２】この発明の第２の実施の形態におけるフィードスルーの不要部除去の処理シーケンスを示すフロー図である。
【図１３】この発明の第３の実施の形態である半導体集積回路装置の要部の構成を概略的に示す図である。
【図１４】この発明の第３の実施の形態における空き領域を説明するための図である。
【図１５】この発明の第３の実施の形態における回路セルの配置配線処理シーケンスを示すフロー図である。
【図１６】図１５に示すフィードスルーの接続形成の処理シーケンスを示すフロー図である。
【図１７】この発明の第３の実施の形態のフィードスルーの配置態様を説明するための図である。
【図１８】この発明の第４の実施の形態である半導体集積回路装置の要部の構成を概略的に示す図である。
【図１９】図１８に示す通過配線領域のレイアウトの一例を示す図である。
【図２０】（Ａ）は図１９に示すラインＢ−Ｂ′に沿った断面構造を示し、（Ｂ）は（Ａ）に示す構成の変更例を示す図である。
【図２１】この発明の第４の実施の形態における回路セルの配置配線の処理シーケンスを示すフロー図である。
【図２２】この発明の第５の実施の形態である半導体集積回路装置の要部の構成およびその変更例の構成を示す図である。
【図２３】この発明の第５の実施の形態における配線帯および回路セル帯の配置を示す図である。
【図２４】この発明の第５の実施の形態における通過配線領域の形状を示す図である。
【図２５】この発明の第５の実施の形態における通過配線領域の他の形状を示す図である。
【図２６】この発明の第５の実施の形態における通過配線領域のさらに他の形状を示す図である。
【図２７】この発明の第５の実施の形態における通過配線領域のさらに他の形状を示す図である。
【図２８】この発明の第５の実施の形態における回路セルの配置配線の処理シーケンスを示すフロー図である。
【図２９】この発明の第５の実施の形態を実現するためのデータ処理操作を説明するための図である。
【図３０】この発明の第６の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図３１】この発明の第６の実施の形態における回路セルの配置および配線を実現するための処理シーケンスを示すフロー図である。
【図３２】この発明の第７の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図３３】この発明の第７の実施の形態における回路セルの配置配線の処理シーケンスを示すフロー図である。
【図３４】この発明の第７の実施の形態におけるフィードスルーの整列処理動作を説明するための図である。
【図３５】この発明の第８の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図３６】この発明の第８の実施の形態における回路セルの配置配線を実現するための処理シーケンスを示すフロー図である。
【図３７】この発明の第９の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図３８】この発明の第９の実施の形態における回路セルの配置配線を実現するための処理シーケンスを示すフロー図である。
【図３９】この発明の第１０の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図４０】この発明の第１０の実施の形態における回路セルの配置配線を実現するための処理シーケンスを示すフロー図である。
【図４１】この発明の第１０の実施の形態におけるフィードスルーの整列処理動作を説明するための図である。
【図４２】図４１に示すフィードスルーの整列処理動作シーケンスを示すフロー図である。
【図４３】この発明の第１１の実施の形態におけるフィードスルーの整列処理シーケンスを示す図である。
【図４４】図４３に示す処理シーケンスを実現するためのフロー図である。
【図４５】図４４に示す処理シーケンスを示すためのデータ処理操作を説明するための図である。
【図４６】この発明の第１２の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図４７】図４６に示すフィードスルーの接続を実現するための処理シーケンスを示すフロー図である。
【図４８】図４６に示す回路セルとフィードスルーとの接続を説明するための図である。
【図４９】この発明の第１２の実施の形態の変形例の構成を示す図である。
【図５０】図４９に示すフィードスルーの接続を実現するための処理シーケンスを示すフロー図である。
【図５１】この発明の第１３の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図５２】図５１に示すフィードスルーの接続を実現するための処理シーケンスを示すフロー図である。
【図５３】この発明の第１４の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図５４】図５３に示すフィードスルーの整列処理シーケンスを示すフロー図である。
【図５５】この発明の第１４の実施の形態におけるフィードスルーの整列処理動作を説明するための図である。
【図５６】この発明の第１５の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図５７】この発明の第１６の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図５８】この発明の第１７の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図５９】この発明の第１８の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図６０】図５９に示す回路セルの配置配線を実現するための処理シーケンスを示すフロー図である。
【図６１】この発明の第１９の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図６２】この発明の第１９の実施の形態における半導体集積回路装置の内部配線配置の一例を示す図である。
【図６３】図６２に示す配線配置を実現する方法を示すフロー図である。
【図６４】この発明の第１９の実施の形態の第１の変更例の構成を示す図である。
【図６５】この発明の第１９の実施の形態の第２の変更例の構成を示す図である。
【図６６】この発明の第２０の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図６７】この発明の第２０の実施の形態における半導体集積回路装置の回路セル配置・配線の方法を示す図である。
【図６８】この発明の第２０の実施の形態の半導体集積回路装置の配置配線方法を示すフロー図である。
【図６９】図６６に示す回路セル内のトランジスタおよび電源／接地配線の配置態様を示す図である。
【図７０】この発明の第２１の実施の形態である半導体集積回路装置の要部の構成を示す図である。
【図７１】この発明が適用される半導体集積回路装置の全体の構成を概略的に示す図である。
【図７２】図７１に示す周辺回路ブロックの構成を概略的に示す図である。
【図７３】図７２に示す回路セル部の構成を概略的に示す図である。
【図７４】図７３に示す回路セルおよび通過配線のレイアウトの一例を示す図である。
【図７５】図７４に示すラインＡ−Ａ′に沿った断面構造を概略的に示す図である。
【図７６】従来の回路セル方式半導体集積回路装置の問題点を説明するための図である。
【図７７】従来の自動回路配置配線を実現するための処理装置の構成を概略的に示す図である。
【図７８】（Ａ）は従来の自動配置配線装置におけるユーザが入力する情報を説明するための図であり、（Ｂ）は入力情報の記述シーケンスの一例を示す図である。
【図７９】自動配置配線を実現するためのデータ構造の一例を示す図である。
【図８０】従来の自動配置配線における配線の接続形成シーケンスを概略的に示すフロー図である。
【図８１】従来の自動配置配線における問題点を説明するための図である。
【図８２】従来の自動配置配線におけるさらに他の問題点を説明するための図である。
【図８３】従来の回路セルの内部配置を示す図である。
【図８４】（Ａ）は、図８３に示す回路セルのＣＭＯＳ部分の断面構造を示し、（Ｂ）は、ＣＭＯＳ部分に形成される寄生サイリスタ回路の等価回路を示す図である。
【図８５】ウェルカラー領域の効果を説明するための図である。
【図８６】図８５に示される用語を説明するための図である。
【図８７】従来の回路セルの問題点を説明するための図である。
【符号の説明】
【０３２７】
ＣＣ１〜ＣＣ４  回路セル、ＬＢＡ，ＬＢＢ  配線領域、ＦＴＲ  通過配線領域、ＦＴ，ＦＴａ〜ＦＴｆ  フィードスルー（通過配線）、Ｌｃ，Ｌｃ１〜Ｌｃ６  セル上配線、ＥＲ  空き領域、ＦＴＲＲ  トランジスタ素子形成領域、ＧＲ  トランジスタ素子形成領域，Ｌｄ１〜Ｌｄ４  セル通過配線，ＬＤ  セル通過配線帯，ＰＩＯａ〜ＰＩＯｅ  ポート、ＮＷ，ＮＷａ，ＮＷｂ  Ｎウェル、ＰＷ  Ｐウェル、ＰＧ１〜ＰＧ４，ＮＧ１〜ＮＧ４  ゲート電極、ＰＮＧ１〜ＰＮＧ４  ゲート電極配線、ＰＣＲａ〜ＰＲＣｃ  Ｐウェルカラー領域、ＮＣＲａ，ＮＣＲｂ  Ｎウェルカラー領域、ＶＣａ，ＶＳａ  バイアス電圧配線、ＮＷａ１〜ＮＷａ４，ＮＷｂ１〜ＮＷｂ４  Ｎウェル、ＰＷ１〜ＰＷ４  Ｐウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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