(57)【要約】      （修正有）【課題】ＳＩＭＯＸ法を用いることなく、膜厚が互いに異なるＢＯＸ層を同一基板に形成する。【解決手段】支持体絶縁膜５に形成された開口面を介してエッチングガスまたはエッチング液を第１半導体層および第２半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部６を形成するとともに、第２半導体層３の両端部を薄膜化し、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部６が埋め込まれるように半導体基板１上に酸化膜を形成する。【選択図】図３
2006128428.tif 000002
【特許請求の範囲】
【請求項１】
膜厚が部分的に異なる酸化膜が形成された半導体基材と、
前記酸化膜上にエピタキシャル成長にて形成された半導体層とを備えることを特徴とする半導体基板。
【請求項２】
酸化膜が一部の領域に選択的に形成された半導体基材と、
前記酸化膜上にエピタキシャル成長にて形成された膜厚が部分的に異なる半導体層とを備えることを特徴とする半導体基板。
【請求項３】
膜厚が部分的に異なる酸化膜が形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成された半導体層と、
前記酸化膜の膜厚の薄い領域に配置された半導体層上に形成されたゲート電極と、
前記酸化膜の膜厚の厚い領域に配置された半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項４】
酸化膜が一部の領域に選択的に形成された半導体基板と、
前記酸化膜上にエピタキシャル成長にて形成された膜厚が部分的に異なる半導体層と、
前記半導体層の膜厚の厚い領域に形成されたゲート電極と、
前記半導体層の膜厚の薄い領域に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記開口面を介して前記第１半導体層および前記第２半導体層をエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成するとともに、前記第２半導体層の端部を薄膜化する工程と、
前記開口面を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項６】
半導体基板の表面の一部に膜厚が部分的に異なる第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記開口面を介して前記第１半導体層をエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口面を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項７】
半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記開口面を介して前記第１半導体層および前記第２半導体層をエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成するとともに、前記第２半導体層の端部を薄膜化する工程と、
前記開口面を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層の薄膜化された部分に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１半導体層および前記第２半導体層をエッチングする工程は、前記第１半導体層と前記第２半導体層との選択比の小さなエッチング液で前記第１半導体層の一部を除去した後、前記第１半導体層と前記第２半導体層との選択比の大きなエッチング液で前記第１半導体層の残りを除去することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
半導体基板の表面の一部に膜厚が部分的に異なる第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、
前記開口面を介して前記第１半導体層をエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口面を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、膜厚が部分的に異なる埋め込み酸化膜を前記空洞部内に形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記埋め込み酸化膜の膜厚の厚い領域上にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、チャネル領域とソース／ドレイン領域とでＢＯＸ層の膜厚が異なるようにすることにより、ＳＯＩトランジスタの特性を向上させることができる。
【０００３】
例えば、チャネル下のＢＯＸ層の膜厚を薄くすることにより、短チャネル効果を抑制することができる。また、Ｘ線などの放射線の照射による埋め込み酸化膜中の生成電荷量を低減することができ、デバイス動作の信頼性を向上させることができる。一方、ソース／ドレイン下のＢＯＸ層の膜厚を厚くすることにより、ソース／ドレインの寄生容量を低減することができ、低電圧における高速動作を実現することができる。
【０００４】
ここで、チャネル下のＢＯＸ層の膜厚を薄くするとともに、ソース／ドレイン下のＢＯＸ層の膜厚を厚くする方法として、特許文献１、２には、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いる方法が開示されている。
すなわち、特許文献１に開示された方法では、酸素イオンの注入とアニールを半導体基板に対して行うことによりＢＯＸ層を作製する。ここで、酸素イオンが注入された半導体基板のアニール処理を行う場合、酸化遮蔽マスクを半導体基板に選択的に形成し、１１５０℃以上で数時間の熱酸化を行う。そして、酸化遮蔽マスクで覆われていない領域は酸化膜が成長しＢＯＸ層が厚くなるが、酸化遮蔽マスクで覆われた領域は酸化膜が成長せずＢＯＸ層が薄くなる。
【０００５】
また、特許文献２に開示された方法では、酸素イオンの注入エネルギーを変えることにより、膜厚が互いに異なるＢＯＸ層を作製する。この方法では、フィールド酸化膜を形成する前にチャネル下の薄い酸化膜が形成され、ゲート電極を形成した後に拡散層下の厚い酸化膜が形成される。
【特許文献１】特開平７−３３５８９８号公報
【特許文献２】特開平７−７８９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された方法では、ドーズ量が１Ｅ１７〜１Ｅ１８ｃｍ-2の酸素イオンを半導体基板に注入する必要があり、時間とコストがかかるという問題があった。また、ＢＯＸ層を形成するためには、長時間の高温アニールを行う必要があり、Ｓｉ単結晶層に欠陥が入るという問題があった。
また、特許文献２に開示された方法では、ドーズ量が１Ｅ１８ｃｍ-2以上の酸素イオンを半導体基板に注入する必要があり、時間とコストがかかるという問題があった。また、ゲート電極を形成した後に１２００℃の高温アニールが行われるので、不純物の再分布が起こるとともに、ゲート酸化膜やＳｉ単結晶層にストレスがかかるという問題があった。
【０００７】
そこで、本発明の目的は、ＳＩＭＯＸ法を用いることなく、膜厚が互いに異なるＢＯＸ層を同一基板に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、膜厚が部分的に異なる酸化膜が形成された半導体基材と、前記酸化膜上にエピタキシャル成長にて形成された半導体層とを備えることを特徴とする。
これにより、ＳＩＭＯＸ法を用いることなく、ＳＯＩトランジスタが形成されるＢＯＸ層の膜厚を部分的に異ならせることが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【０００９】
また、本発明の一態様に係る半導体基板によれば、酸化膜が一部の領域に選択的に形成された半導体基材と、前記酸化膜上にエピタキシャル成長にて形成された膜厚が部分的に異なる半導体層とを備えることを特徴とする。
これにより、ＳＯＩトランジスタが形成される半導体層の膜厚を部分的に異ならせることが可能となる。このため、半導体層の膜厚の差異に対応してＢＯＸ層の膜厚を部分的に異ならせることができ、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、膜厚が部分的に異なる酸化膜が形成された半導体基板と、前記酸化膜上にエピタキシャル成長にて形成された半導体層と、前記酸化膜の膜厚の薄い領域に配置された半導体層上に形成されたゲート電極と、前記酸化膜の膜厚の厚い領域に配置された半導体層に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００１１】
これにより、ＳＩＭＯＸ法を用いることなく、チャネル下のＢＯＸ層の膜厚を薄くするとともに、ソース／ドレイン層下のＢＯＸ層の膜厚を厚くすることができる。このため、短チャネル効果を抑制することが可能となるとともに、ソース／ドレイン層の寄生容量を低減することができ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、酸化膜が一部の領域に選択的に形成された半導体基板と、前記酸化膜上にエピタキシャル成長にて形成された膜厚が部分的に異なる半導体層と、前記半導体層の膜厚の厚い領域に形成されたゲート電極と、前記半導体層の膜厚の薄い領域に形成され、前記ゲート電極の側方にそれぞれ配置されたソース／ドレイン層とを備えることを特徴とする。
【００１３】
これにより、ＳＯＩトランジスタが形成される半導体層の膜厚を部分的に異ならせることが可能となり、半導体層の膜厚の差異に対応してＢＯＸ層の膜厚を部分的に異ならせることができる。このため、ＳＩＭＯＸ法を用いることなく、チャネル下のＢＯＸ層の膜厚を薄くするとともに、ソース／ドレイン層下のＢＯＸ層の膜厚を厚くすることができ、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記開口面を介して前記第１半導体層および前記第２半導体層をエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成するとともに、前記第２半導体層の端部を薄膜化する工程と、前記開口面を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする。
【００１５】
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を絶縁膜にて覆うことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を絶縁膜にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露出させる開口面を絶縁膜に設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第２半導体層に接触させながら第１半導体層に接触させることが可能となる。このため、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層の端部を薄膜化することが可能となり、第２半導体層の熱酸化により、膜厚が部分的に異なる酸化膜を第２半導体層下の空洞部に形成することが可能となる。従って、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を酸化膜上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、ＢＯＸ層の膜厚を部分的に異ならせることが可能となる。この結果、ＳＩＭＯＸ法を用いることなく、膜厚が部分的に異なる酸化膜上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【００１６】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板の表面の一部に膜厚が部分的に異なる第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口面を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程とを備えることを特徴とする。
【００１７】
これにより、第１導体層の膜厚の差異に対応して第２導体層の膜厚を部分的に異ならせることが可能となり、第２半導体層の結晶品質を損なうことなく、ＢＯＸ層の膜厚を部分的に異ならせることができる。このため、ＳＩＭＯＸ法を用いることなく、膜厚が部分的に異なる酸化膜上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記開口面を介して前記第１半導体層および前記第２半導体層をエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成するとともに、前記第２半導体層の端部を薄膜化する工程と、前記開口面を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、前記空洞部内に埋め込み酸化膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層の薄膜化された部分に形成する工程とを備えることを特徴とする。
【００１９】
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層の端部を薄膜化することが可能となり、第２半導体層の結晶品質を損なうことなく、チャネル下のＢＯＸ層の膜厚を薄くするとともに、ソース／ドレイン層下のＢＯＸ層の膜厚を厚くすることができる。このため、ＳＩＭＯＸ法を用いることなく、短チャネル効果を抑制することが可能となるとともに、ソース／ドレイン層の寄生容量を低減することができ、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層および前記第２半導体層をエッチングする工程は、前記第１半導体層と前記第２半導体層との選択比の小さなエッチング液で前記第１半導体層の一部を除去した後、前記第１半導体層と前記第２半導体層との選択比の大きなエッチング液で前記第１半導体層の残りを除去することを特徴とする。
【００２１】
これにより、第１半導体層の端部では第１半導体層のエッチング量を増大させることが可能となるとともに、第１半導体層の中央部では第１半導体層のエッチング量を低減させることができ、第１半導体層の中央部での膜厚の均一化を図りつつ、第１半導体層の端部を薄膜化することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に膜厚が部分的に異なる第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記第１半導体層の端部の一部を露出させる開口面を前記絶縁膜に形成する工程と、前記開口面を介して前記第１半導体層をエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口面を介して前記第２半導体層および前記半導体基板の熱酸化を行うことにより、膜厚が部分的に異なる埋め込み酸化膜を前記空洞部内に形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記埋め込み酸化膜の膜厚の厚い領域上にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２２】
これにより、第１導体層の膜厚の差異に対応して第２導体層の膜厚を部分的に異ならせることが可能となり、第２半導体層の結晶品質を損なうことなく、チャネル下のＢＯＸ層の膜厚を薄くするとともに、ソース／ドレイン層下のＢＯＸ層の膜厚を厚くすることができる。このため、ＳＩＭＯＸ法を用いることなく、短チャネル効果を抑制することが可能となるとともに、ソース／ドレイン層の寄生容量を低減することができ、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１および図４は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図、図２（ａ）および図３（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、図２（ａ）のＡ１−Ａ１´線で切断した断面図、図２（ｃ）は、図２（ａ）のＢ１−Ｂ１´線で切断した断面図、図３（ｂ）は、図３（ａ）のＡ２−Ａ２´線で切断した断面図、図３（ｃ）は、図３（ａ）のＢ２−Ｂ２´線で切断した断面図である。
【００２４】
図１（ａ）において、エピタキシャル成長を行うことにより、第１半導体層２および第２半導体層３を半導体基板１上に順次形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチング時の選択比が大きな材質を用いることができ、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３してＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間のエッチング時の選択比を確保することができる。なお、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。そして、ＣＶＤなどの方法により、第２半導体層３上にシリコン酸化膜４を堆積する。
【００２５】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層２、第２半導体層３およびシリコン酸化膜４をパターニングすることにより、第２半導体層３の周囲の半導体基板１を露出させ、第２半導体層３を素子分離する。なお、第２半導体層３を素子分離する場合、第１半導体層２および第２半導体層３の選択エピタキシャル成長を行うようにしてもよい。
【００２６】
次に、図１（ｃ）に示すように、ＣＶＤなどの方法により、第２半導体層３が覆われるようにしてシリコン酸化膜４上に支持体絶縁膜５を形成する。なお、支持体絶縁膜５としては、例えば、シリコン窒化膜またはシリコン酸化膜などを用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体絶縁膜５をパターニングすることにより、第１半導体層２の端部の一部を露出させる開口面を支持体絶縁膜５に形成する。ここで、第１半導体層２の端部の一部を露出させる場合、第１半導体層２の端部の残りの一部は支持体絶縁膜５で覆われたままにする。
【００２７】
次に、図３に示すように、支持体絶縁膜５に形成された開口面を介してエッチングガスまたはエッチング液を第１半導体層２および第２半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部６を形成するとともに、第２半導体層３の両端部を薄膜化する。
ここで、第１半導体層２の端部の一部を露出させる開口面を支持体絶縁膜５に形成することにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層３との間に空洞部６を形成することができる。また、第１半導体層２の端部の残りの一部は支持体絶縁膜５で覆われたままにすることにより、第１半導体層２が除去された場合においても、第２半導体層３を支持体絶縁膜５にて半導体基板１上に支持することが可能となる。
【００２８】
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。ただし、第１半導体層３をエッチング除去する時に、第２半導体層３の両端部を薄膜化する場合、ＳｉとＳｉＧｅの選択比を小さくすることが好ましい。ここで、ＳｉとＳｉＧｅの選択比を小さくする場合、例えば、フッ酸が０．３％、硝酸が１５〜２５％の割合に設定することができる。
【００２９】
なお、第１半導体層３をエッチング除去した時に、第２半導体層３の中央の膜厚を均一化するために、ＳｉとＳｉＧｅの選択比が小さなエッチング液で第１半導体層３をある程度までエッチングした後、ＳｉとＳｉＧｅの選択比が大きなエッチング液で第１半導体層３をエッチング除去するようにしてもよい。ここで、ＳｉとＳｉＧｅの選択比を大きくする場合、例えば、フッ酸が０．３％、硝酸が３０〜４０％の割合に設定することができる。
【００３０】
次に、図４（ａ）に示すように、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部６が埋め込まれるように半導体基板１上に酸化膜７を形成する。なお、酸化膜７を形成した後、高温アニールを行うようにしてもよい。ここで、第２半導体層３の両端部を薄膜化することにより、第２半導体層３の中央部に比べて第２半導体層３の両端部における酸化膜７の膜厚を増大させることが可能となり、ＢＯＸ層の膜厚を部分的に異ならせることができる。また、半導体基板１および第２半導体層３の熱酸化にて酸化膜７を形成する方法の他、ＣＶＤなどの方法により酸化膜７を空洞部６に堆積させるようにしてもよい。
【００３１】
次に、図４（ｂ）に示すように、第２半導体層３が埋め込まれるように半導体基板１上の全面に酸化膜８を堆積する。そして、ＣＭＰ（化学的機械的研磨）を行うことにより酸化膜８を平坦化し、第２半導体層３の表面を露出させる。
次に、図４（ｃ）に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜１０を形成する。そして、ゲート絶縁膜１０が形成された第２半導体層３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極１１を形成する。ここで、ゲート電極１１は、酸化膜７の膜厚の薄い領域に配置することができる。
【００３２】
次に、ゲート電極１１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極１１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１１の側壁にサイドウォール１２を形成する。そして、ゲート電極１１およびサイドウォール１２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール１２の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１３を第２半導体層３の薄膜化された部分に形成する。
【００３３】
これにより、第２半導体層３の結晶品質を損なうことなく、チャネル下のＢＯＸ層の膜厚を薄くするとともに、ソース／ドレイン層１３下のＢＯＸ層の膜厚を厚くすることができる。このため、ＳＩＭＯＸ法を用いることなく、短チャネル効果を抑制することが可能となるとともに、ソース／ドレイン層１３の寄生容量を低減することができ、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【００３４】
図５および図８は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図、図６（ａ）および図７（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）は、図６（ａ）のＡ１１−Ａ１１´線で切断した断面図、図６（ｃ）は、図６（ａ）のＢ１１−Ｂ１１´線で切断した断面図、図７（ｂ）は、図７（ａ）のＡ１２−Ａ１２´線で切断した断面図、図７（ｃ）は、図７（ａ）のＢ１２−Ｂ１２´線で切断した断面図である。
【００３５】
図５（ａ）において、エピタキシャル成長を行うことにより、第１半導体層２２を半導体基板２１上に成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層２２をパターニングすることにより、第１半導体層２２に凹部２２ａを形成する。
次に、図５（ｂ）に示すように、エピタキシャル成長を行うことにより、凹部２２ａが形成された第１半導体層２２上に第２半導体層２３を成膜する。ここで、凹部２２ａが形成された第１半導体層２２上に第２半導体層２３を成膜することにより、第２半導体層２３の膜厚を部分的に異ならせることができる。なお、第１半導体層２２は、半導体基板２１および第２半導体層２３よりもエッチング時の選択比が大きな材質を用いることができる。特に、半導体基板２１がＳｉの場合、第１半導体層２２としてＳｉＧｅ、第２半導体層２３してＳｉを用いることが好ましい。そして、ＣＶＤなどの方法により、第２半導体層２３上にシリコン酸化膜２４を堆積する。
【００３６】
次に、図５（ｃ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層２２、第２半導体層２３およびシリコン酸化膜２４をパターニングすることにより、第２半導体層２３の周囲の半導体基板２１を露出させ、第２半導体層２３を素子分離する。
次に、図５（ｄ）に示すように、ＣＶＤなどの方法により、第２半導体層２３が覆われるようにしてシリコン酸化膜２４上に支持体絶縁膜２５を形成する。
【００３７】
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体絶縁膜２５をパターニングすることにより、第１半導体層２２の端部の一部を露出させる開口面を支持体絶縁膜２５に形成する。ここで、第１半導体層２２の端部の一部を露出させる場合、第１半導体層２２の端部の残りの一部は支持体絶縁膜２５で覆われたままにする。
【００３８】
次に、図７に示すように、支持体絶縁膜２５に形成された開口面を介してエッチングガスまたはエッチング液を第１半導体層２２に接触させることにより、第１半導体層２２をエッチング除去し、半導体基板２１と第２半導体層２３との間に空洞部２６を形成する。
ここで、第１半導体層２２の端部の一部を露出させる開口面を支持体絶縁膜２５に形成することにより、第２半導体層２３下の第１半導体層２２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板２１と第２半導体層２３との間に空洞部２６を形成することができる。また、第１半導体層２２の端部の残りの一部は支持体絶縁膜２５で覆われたままにすることにより、第１半導体層２２が除去された場合においても、第２半導体層２３を支持体絶縁膜２５にて半導体基板２１上に支持することが可能となる。
【００３９】
次に、図８（ａ）に示すように、半導体基板２１および第２半導体層２３の熱酸化を行うことにより、半導体基板２１と第２半導体層２３との間の空洞部２６が埋め込まれるように半導体基板２１上に酸化膜２７を形成する。なお、酸化膜２７を形成した後、高温アニールを行うようにしてもよい。ここで、第２半導体層２３の膜厚を部分的に異ならせることにより、空洞部２６に形成される酸化膜２７の膜厚を部分的に異ならせることが可能となり、ＢＯＸ層の膜厚を部分的に異ならせることができる。また、半導体基板２１および第２半導体層２３の熱酸化にて酸化膜２７を形成する方法の他、ＣＶＤなどの方法により酸化膜２７を空洞部２６に堆積させるようにしてもよい。
【００４０】
次に、図８（ｂ）に示すように、第２半導体層２３が埋め込まれるように半導体基板２１上の全面に酸化膜２８を堆積する。そして、ＣＭＰを行うことにより酸化膜２８を平坦化し、第２半導体層２３の表面を露出させる。
次に、図８（ｃ）に示すように、第２半導体層２３の表面の熱酸化を行うことにより、第２半導体層２３の表面にゲート絶縁膜３０を形成する。そして、ゲート絶縁膜３０が形成された第２半導体層２３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層２３上にゲート電極３１を形成する。ここで、ゲート電極３１は、酸化膜２７の膜厚の薄い領域に配置することができる。
【００４１】
次に、ゲート電極３１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２３内にイオン注入することにより、ゲート電極３１の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層２３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層２３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極３１の側壁にサイドウォール３２を形成する。そして、ゲート電極３１およびサイドウォール３２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層２３内にイオン注入することにより、サイドウォール３２の側方の酸化膜２７の膜厚の厚い領域にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３３を第２半導体層２３に形成する。
【００４２】
これにより、第１導体層２２の膜厚の差異に対応して第２導体層２３の膜厚を部分的に異ならせることが可能となり、第２半導体層２３の結晶品質を損なうことなく、チャネル下のＢＯＸ層の膜厚を薄くするとともに、ソース／ドレイン層３３下のＢＯＸ層の膜厚を厚くすることができる。このため、ＳＩＭＯＸ法を用いることなく、短チャネル効果を抑制することが可能となるとともに、ソース／ドレイン層の寄生容量を低減することができ、コスト増を抑制しつつ、トランジスタの低消費電力化および高速化を図ることが可能となる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４４】
１、２１  半導体基板、２、２２  第１半導体層、３、２３  第２半導体層、４、７、８、２４、２７、２８  酸化膜、５、２５  支持体絶縁膜、６、２６  空洞部、１０、３０  ゲート絶縁膜、１１、３１  ゲート電極、１２、３２  サイドウォールスペーサ、１３、３３  ソース／ドレイン層、２２ａ  凹部
【図１】
2006128428.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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