(57)【要約】【課題】試験装置における駆動回路の回路遅延時間のばらつきを低減する電源回路を提供する。【解決手段】与えられる電源電圧に応じて回路遅延時間が変動する駆動回路に電源電圧を供給する電源回路であって、入力電圧に応じて電源電圧を出力する出力端子と、出力端子における出力電圧がフィードバックされるセンス端子とを有し、センス端子にフィードバックされる出力電圧に応じて、出力端子から出力する電源電圧を制御するレギュレータ回路部と、センス端子にフィードバックされる出力電圧に、回路遅延時間に応じた制御電圧を重畳する電圧制御部とを備える電源回路を提供する。【選択図】図３
2006139519.tif 000002
【特許請求の範囲】
【請求項１】
与えられる電源電圧に応じて回路遅延時間が変動する駆動回路に前記電源電圧を供給する電源回路であって、
入力電圧に応じて前記電源電圧を出力する出力端子と、前記出力端子における出力電圧がフィードバックされるセンス端子とを有し、前記センス端子にフィードバックされる前記出力電圧に応じて、前記出力端子から出力する前記電源電圧を制御するレギュレータ回路部と、
前記センス端子にフィードバックされる前記出力電圧に、前記回路遅延時間に応じた制御電圧を重畳する電圧制御部と
を備える電源回路。
【請求項２】
前記レギュレータ回路部は、
前記入力電圧が印加される入力端子と、
前記出力端子と前記センス端子との間に設けられたフィードバック抵抗と
を更に有し、前記入力電圧に基づいて前記電源電圧を生成し、
前記電圧制御部は、
前記入力電圧と略等しい電圧を生成する電圧源と、
前記回路遅延時間に応じて、前記入力電圧より小さい可変電圧を生成するＤＡＣと、
前記電圧源が生成した電圧から、前記ＤＡＣが生成した前記可変電圧を減じた電圧を出力する差動回路と、
前記差動回路の出力端と、前記センス端子との間に設けられ、前記フィードバック抵抗と略同一の抵抗値を有する制御抵抗と
を有する請求項１に記載の電源回路。
【請求項３】
前記電圧制御部は、
前記電圧源が生成した電圧を、前記差動回路の正入力端に入力する第１ボルテージフォロワ回路と、
前記ＤＡＣが生成した電圧を、前記差動回路の負入力端に入力する第２ボルテージフォロワ回路と
を更に有する請求項２に記載の電源回路。
【請求項４】
前記電圧源は、生成した電圧を前記レギュレータ回路部の前記入力端子に更に供給する
請求項３に記載の電源回路。
【請求項５】
前記電圧制御部は、前記回路遅延時間に応じた設定値を予め格納するレジスタを更に有し、
前記ＤＡＣは、前記設定値に応じた前記可変電圧を生成する
請求項３に記載の電源回路。
【請求項６】
前記電圧制御部は、前記駆動回路の前記回路遅延時間を測定し、当該回路遅延時間に応じた前記設定値を前記レジスタに格納する遅延量測定部を更に有する
請求項４に記載の電源回路。
【請求項７】
電子デバイスを試験する試験装置であって、
前記電子デバイスに供給するべき試験パターンを生成するパターン発生部と、
前記試験パターンに応じた試験信号を生成し、前記電子デバイスに供給する波形成形部と、
前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
を備え、
前記波形成形部は、ＣＭＯＳにより構成され、前記試験パターンを遅延させる可変遅延回路と、
前記ＣＭＯＳの電源電圧を生成する電源回路と
を有し、
前記電源回路は、
入力電圧に応じて前記電源電圧を出力する出力端子と、前記出力端子における出力電圧がフィードバックされるセンス端子とを有し、前記センス端子にフィードバックされる前記出力電圧に応じて、前記出力端子から出力する前記電源電圧を制御するレギュレータ回路部と、
前記センス端子にフィードバックされる前記出力電圧に、前記可変遅延回路の回路遅延時間に応じた制御電圧を重畳する電圧制御部と
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を生成する電源回路、及び電源回路を備える試験装置に関する。特に本発明は、ＣＭＯＳ  ＡＳＩＣ等の、電源電圧によって回路遅延時間が変動する回路に供給する電源電圧を生成する電源回路に関する。
【背景技術】
【０００２】
従来、半導体回路等の電子デバイスを試験する試験装置において、試験装置内部の信号の伝送タイミングや、試験装置が出力する信号のタイミングを調整するために可変遅延回路が用いられている。このような可変遅延回路は、ＣＭＯＳ  ＡＳＩＣ等により形成される。
【０００３】
近年の半導体回路等の高速化に伴い、試験装置が生成する信号のタイミングを高精度に制御することが要求されている。しかし、タイミングを調整するための可変遅延回路は、ＣＭＯＳ  ＡＳＩＣ等によって形成されるため、プロセスばらつき等により、２０％程度の遅延誤差を生じる場合がある。
【０００４】
これに対し、可変遅延回路に供給する電源電圧を調整することにより、当該遅延誤差を解消する方法が知られている。従来の試験装置では、可変遅延回路の電源電圧を生成するためにレギュレータを用いている。例えば、４端子のレギュレータでは、出力電圧を所定の抵抗比で分圧した電圧を、センス端子にフィードバックすることにより、所定の電圧値の電源電圧を生成している。このようなレギュレータにおいては、センス端子に接続される抵抗の分圧比を制御することにより、生成する電源電圧の値を制御することができる。
【０００５】
関連する特許文献等は、現在認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述した方法で電源電圧を制御する場合、レギュレータにおける抵抗値を変更する必要があるが、汎用されているレギュレータにおいて抵抗値を変更することは困難である。例えばレギュレータに抵抗を外付けすることにより、抵抗値を変更することは可能であるが、試験装置には多数の可変遅延回路が設けられている。これらの可変遅延回路のそれぞれに対する電源電圧を制御する場合、可変遅延回路毎にレギュレータの抵抗値を変更する必要があり、現実的でない。
【０００７】
このため本発明は、上述した課題を解決することのできる電源回路及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の形態においては、与えられる電源電圧に応じて回路遅延時間が変動する駆動回路に電源電圧を供給する電源回路であって、入力電圧に応じて電源電圧を出力する出力端子と、出力端子における出力電圧がフィードバックされるセンス端子とを有し、センス端子にフィードバックされる出力電圧に応じて、出力端子から出力する電源電圧を制御するレギュレータ回路部と、センス端子にフィードバックされる出力電圧に、回路遅延時間に応じた制御電圧を重畳する電圧制御部とを備える電源回路を提供する。
【０００９】
レギュレータ回路部は、所定の入力電圧が印加される入力端子と、出力端子とセンス端子との間に設けられたフィードバック抵抗とを更に有し、入力電圧に基づいて電源電圧を生成し、電圧制御部は、入力電圧と略等しい電圧を生成する電圧源と、回路遅延時間に応じて、入力電圧より小さい可変電圧を生成するＤＡＣと、電圧源が生成した電圧から、ＤＡＣが生成した可変電圧を減じた電圧を出力する差動回路と、差動回路の出力端と、センス端子との間に設けられ、フィードバック抵抗と略同一の抵抗値を有する制御抵抗とを有してよい。
【００１０】
電圧制御部は、電圧源が生成した電圧を、差動回路の正入力端に入力する第１ボルテージフォロワ回路と、ＤＡＣが生成した電圧を、差動回路の負入力端に入力する第２ボルテージフォロワ回路とを更に有してよい。電圧源は、生成した電圧をレギュレータ回路部の入力端子に更に供給してよい。
【００１１】
電圧制御部は、回路遅延時間に応じた設定値を予め格納するレジスタを更に有し、ＤＡＣは、設定値に応じた可変電圧を生成してよい。電圧制御部は、駆動回路の回路遅延時間を測定し、当該回路遅延時間に応じた設定値をレジスタに格納する遅延量測定部を更に有してよい。
【００１２】
本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスに供給するべき試験パターンを生成するパターン発生部と、試験パターンに応じた試験信号を生成し、電子デバイスに供給する波形成形部と、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定部とを備え、波形成形部は、ＣＭＯＳにより構成され、試験パターンを遅延させる可変遅延回路と、ＣＭＯＳの電源電圧を生成する電源回路とを有し、電源回路は、入力電圧に応じて電源電圧を出力する出力端子と、出力端子における出力電圧がフィードバックされるセンス端子とを有し、センス端子にフィードバックされる出力電圧に応じて、出力端子から出力する電源電圧を制御するレギュレータ回路部と、センス端子にフィードバックされる出力電圧に、可変遅延回路の回路遅延時間に応じた制御電圧を重畳する電圧制御部とを有する試験装置を提供する。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の電子デバイス２００を試験する装置であって、パターン発生部１０、波形成形部１２、ドライバ１４、判定部１８、及びコンパレータ２０を備える。
【００１６】
パターン発生部１０は、電子デバイス２００を試験するための試験パターンを生成する。試験パターンは、例えば電子デバイス２００の入力ピンに印加する試験信号を生成するためのパターン、入力信号の周期等を示す信号等である。
【００１７】
波形成形部１２は、試験パターンに基づいて試験信号を生成し、ドライバ１４を介して電子デバイス２００に供給する。また判定部１８は、電子デバイス２００が出力する出力信号をコンパレータ２０を介して受け取り、当該出力信号に基づいて電子デバイス２００の良否を判定する。例えば判定部１８は、当該出力信号と、パターン発生部１０が試験パターンに応じて生成する期待値信号とを比較することにより電子デバイス２００の良否を判定する。
【００１８】
図２は、波形成形部１２の構成の一例を示す図である。波形成形部１２は、波形制御部２２、可変遅延回路２４、２６、２８、セットリセットラッチ３０、及び電源回路３２を有する。可変遅延回路２４、２６、２８は、本発明に係る駆動回路の一例である。
【００１９】
波形制御部２２は、パターン発生部１０から試験パターンを受け取り、試験パターンに応じて可変遅延回路２４及び２６を制御する。例えば、波形制御部２２は、試験パターンに応じたパターンのパルス信号を可変遅延回路２４及び２６に出力し、また試験パターンに応じて可変遅延回路２４及び２６における遅延量を制御する。
【００２０】
可変遅延回路２４及び２６は、ＣＭＯＳ等により構成され、受け取ったパルス信号を遅延させてセットリセットラッチ３０に出力する。セットリセットラッチ３０は、可変遅延回路２４及び２６から受けとったパルス信号に基づいて試験信号を生成する。また、可変遅延回路２８は、セットリセットラッチ３０が生成した試験信号を遅延させて出力する。
【００２１】
電源回路３２は、可変遅延回路２４、２６、２８に電源電圧を供給する。図２においては一の電源回路３２のみを図示しているが、電源回路３２は、それぞれの可変遅延回路２４、２６、２８に対して設けられてよい。
【００２２】
可変遅延回路２４、２６、２８は、ＣＭＯＳを有するため、プロセスばらつきによって遅延量にバラツキが生じる。それぞれの電源回路３２は、当該遅延量のバラツキを補償するべく、対応する可変遅延回路２４、２６、２８に供給する電源電圧を制御する。可変遅延回路２４、２６、２８における遅延量は、電源電圧に対して５０％／Ｖ程度変動するため、電源電圧を制御することにより、容易に遅延量を制御することができる。
【００２３】
図３は、電源回路３２の構成の一例を示す図である。電源回路３２は、電圧制御部６０及びレギュレータ回路部７０を有する。レギュレータ回路部７０は、レギュレータ６６、電圧源６８、フィードバック抵抗６２、及び分圧抵抗６４を有する。レギュレータ６６は、市販の汎用品を用いることができる。
【００２４】
レギュレータ６６は、例えば４端子のレギュレータであって、入力端子ＩＮ、出力端子ＯＵＴ、接地端子ＧＮＤ、及びセンス端子Ｓを有する。電圧源６８は、入力端子ＩＮに接続され、入力電圧をレギュレータ６６に供給する。また接地端子ＧＮＤには接地電位が印加される。
【００２５】
フィードバック抵抗６２は、出力端子ＯＵＴとセンス端子Ｓとの間に設けられる。フィードバック抵抗６２を介して、出力端子ＯＵＴの出力電圧がセンス端子にフィードバックされる。また分圧抵抗６４は、センス端子Ｓと接地電位との間に設けられる。これにより、出力電圧をフィードバック抵抗６２及び分圧抵抗６４の抵抗比で分圧した電圧が、センス端子Ｓにフィードバックされる。
【００２６】
図４は、レギュレータ回路部７０の等価回路の一例を示す図である。レギュレータ６６は、センス端子にフィードバックされる電圧に基づいて出力電圧を制御する増幅回路とみなすことができ、電圧制御部６０の影響を無視すると、下式に示される出力電圧ＶＯを出力する。
ＶＯ＝ＶＲ×（１＋Ｒ２／Ｒ１）
但し、ＶＲは電圧源６８が生成する入力電圧、Ｒ１は分圧抵抗６４の抵抗値、Ｒ２はフィードバック抵抗６２の抵抗値を示す。
【００２７】
また、図３に示した電圧制御部６０は、センス端子にフィードバックされる出力電圧に、対応する可変遅延回路２４、２６、２８の回路遅延時間に応じた制御電圧を重畳する。例えば電圧制御部６０は、対応する可変遅延回路２４、２６、２８の遅延量を基準値に設定したときの実際の回路遅延時間に応じた制御電圧を重畳する。このような構成により、フィードバック回路７０が可変遅延回路２４、２６、２８に供給する電源電圧を制御し、可変遅延回路２４、２６、２８における遅延量のバラツキを補償することができる。このため試験装置１００は、電子デバイス２００を精度よく試験することができる。
【００２８】
電圧制御部６０は、ＤＡＣ３４、レジスタ３６、第１ボルテージフォロワ回路４０、第２ボルテージフォロワ回路４２、電圧源４４、差動回路４６、及び制御抵抗５６を有する。レジスタ３６は、対応する可変遅延回路２４、２６、２８の回路遅延時間に応じた設定値を予め格納する。当該設定値は、使用者により予め与えられてよい。
【００２９】
ＤＡＣ３４は、レジスタ３６が格納した設定値に応じて可変電圧を生成する。また電圧源４４は、電圧源６８が生成する入力電圧と略等しい電圧を生成する。差動回路４６は、電圧源４４が生成した電圧から、ＤＡＣ３４が生成した可変電圧を減じた電圧を出力する。このとき、第１ボルテージフォロワ回路４０は、電圧源４４が生成した電圧を、差動回路４６の正入力端子に供給し、第２ボルテージフォロワ回路４２は、ＤＡＣ３４が生成した可変電圧を、差動回路４６の負入力端子に供給する。
【００３０】
制御抵抗５６は、差動回路４６の出力端と、レギュレータ６６のセンス端子との間に設けられ、フィードバック抵抗と略同一の抵抗値を有する。差動回路４６が出力する電圧は、前述したようにレギュレータ６６の入力電圧から可変電圧を引いた電圧であり、制御抵抗５６がフィードバック抵抗６２と略等しいため、レギュレータ６６の出力電圧ＶＯは下式によって現される。
ＶＯ＝ＶＲ×（１＋Ｒ２／Ｒ１）＋ＶＤ
但し、ＶＤはＤＡＣ３４が出力する可変電圧を示す。
【００３１】
このような構成により、ＤＡＣ３４が生成する可変電圧ＶＤと略等しい値で、レギュレータ６６の出力電圧ＶＯを変動させることができる。このため、レギュレータ６６の出力電圧を所望の電圧値に容易に制御することができる。また、電圧源４４が、電圧制御部６０が生成するべき制御電圧のバイアス成分を生成するため、ＤＡＣ３４は制御電圧の変動分のみを生成すればよい。このため、回路規模の小さいＤＡＣ３４を用いることができる。このような構成により、試験装置１００に通常設けられているＤＡＣを、ＤＡＣ３４として使用することができる。試験装置１００に設けられているＤＡＣの出力は、試験装置１００に与えるプログラムにより容易に制御することができる。
【００３２】
また、本例において電源回路３２は、電圧源４４と電圧源６８とを有しているが、他の例においては、電源回路３２は、いずれかの電圧源を有するものであってよい。例えば、電源回路３２は電圧源４４を有しており、電圧源４４は、差動回路４６及びレギュレータ６６に入力電圧を供給してよい。
【００３３】
また、差動回路４６は、抵抗４８、５０、５２、５８、及び差動増幅器５４を有する。抵抗５０は、第１ボルテージフォロワ回路４０と、差動増幅器５４の正入力端子との間に設けられ、抵抗４８は、第２ボルテージフォロワ回路４２と、差動増幅器５４の負入力端子との間に設けられる。また、抵抗５２は、差動増幅器５４の出力端子と負入力端子との間に設けられ、抵抗５８は、差動増幅器５４の正入力端子と接地電位との間に設けられる。本例において抵抗４８、５０、５２、５８は略同一の抵抗値を有する。
【００３４】
また、電圧制御部６０は、図３に示すように、遅延量測定部３８を更に有してよい。遅延量測定部３８は、対応する可変遅延回路２４、２６、２８の回路遅延時間を測定し、当該回路遅延時間に応じた設定値をレジスタ３６に格納する。例えば、遅延量測定部３８は、対応する可変遅延回路２４、２６、２８の遅延量の設定を基準値とした場合の、実際の回路遅延時間を測定する。そして、測定した回路遅延時間と、遅延量の設定値との差分を算出し、当該差分に応じた設定値をレジスタ３６に格納する。当該差分と設定値との関係は、遅延量測定部３８に予め与えられることが好ましい。
【００３５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３６】
例えば、本実施例において電源回路３２は、波形成形部１２の可変遅延回路に対応して設けられているが、電源回路３２は、試験装置１００の駆動回路に対応して設けられていてもよい。与えられる電源電圧に応じて回路遅延時間が変動する駆動回路であれば、本実施例における電源回路３２を用いて、回路遅延時間のばらつきを補償することができる。
【００３７】
また、ＤＡＣ３４が複数チャンネルを有し、異なる複数の可変電圧を生成できる場合、ＤＡＣ３４は、複数の電源回路３２で共有してもよい。
【産業上の利用可能性】
【００３８】
以上から明らかなように、本実施形態における電源回路３２によれば、試験装置１００に通常備えられているＤＡＣと、市販の汎用レギュレータを組み合わせることにより、低コストで出力電圧を容易に制御できる。また、当該電源回路３２により駆動回路に与える電源電圧を調整することにより、駆動回路の回路遅延時間のばらつきを低減することができる。このため、試験装置１００は、電子デバイス２００を精度よく試験することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】波形成形部１２の構成の一例を示す図である。
【図３】電源回路３２の構成の一例を示す図である。
【図４】レギュレータ回路部７０の等価回路の一例を示す図である。
【符号の説明】
【００４０】
１０・・・パターン発生部、１２・・・波形成形部、１４・・・ドライバ、１８・・・判定部、２０・・・コンパレータ、２２・・・波形制御部、２４、２６、２８・・・可変遅延回路、３０・・・セットリセットラッチ、３２・・・電源回路、３４・・・ＤＡＣ、３６・・・レジスタ、３８・・・遅延量測定部、４０・・・第１ボルテージフォロワ回路、４２・・・第２ボルテージフォロワ回路、４４・・・電圧源、４６・・・差動回路、４８、５０、５２、５８・・・抵抗、５４・・・差動増幅器、５６・・・制御抵抗、６０・・・電圧制御部、６２・・・フィードバック抵抗、６４・・・分圧抵抗、６６・・・レギュレータ、６８・・・電圧源、７０・・・レギュレータ回路部、１００・・・試験装置、２００・・・電子デバイス
【図１】
2006139519.tif 000003
【図２】
2006139519.tif 000004
【図３】
2006139519.tif 000005
【図４】
2006139519.tif 000006