(57)【要約】【課題】電源電圧が変動した場合にも、発振周波数の変動を少なくすることができる、抵抗とキャパシタを用いた発振回路を提供する。【解決手段】第１定電流が流される抵抗回路で基準電圧を発生する一方、第１定電流に比例する第２定電流で充電されるキャパシタ回路で充電電圧に応じた比較電圧を発生する。その比較電圧が基準電圧を超えるときに検出信号を発生する。その検出信号に応じてオンするスイッチ回路により、キャパシタ回路の電荷を放電する。同時に、検出信号の幅を、パルス幅伸張回路により拡げる。そして、その伸張パルスに基づいて、発振パルス生成回路により、発振パルスを生成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１定電流と、該第１定電流と比例する第２定電流とを発生するための定電流源回路と、
前記第１定電流が流され、第１基準電圧を発生する抵抗回路と、
前記第２定電流で充電され、充電電圧に応じた比較電圧を発生するキャパシタ回路と、
前記比較電圧を前記第１基準電圧と比較し、前記比較電圧が前記第１基準電圧を超えるときに第１検出信号を発生する電圧比較回路と、
前記第１検出信号に応じてオンし、前記キャパシタ回路の電荷を放電するためのスイッチ回路と、
前記第１検出信号の幅を拡げた伸張パルスを発生するパルス幅伸張回路と、
前記伸張パルスに基づいて発振パルスを生成する発振パルス生成回路と、を有することを特徴とする、発振回路。
【請求項２】
前記抵抗回路は、さらに、前記第１基準電圧よりも低い第２基準電圧を発生し、
前記電圧比較回路は、さらに、前記比較電圧を前記第２基準電圧と比較し、前記比較電圧が前記第２基準電圧を超えるときに第２検出信号を発生し、
前記発振パルス生成回路は、前記伸張パルスでセットされ、前記第２検出信号でリセットされるフリップフロップ回路を有することを特徴とする、請求項１に記載の発振回路。
【請求項３】
前記フリップフロップ回路は、リセット優先型であることを特徴とする、請求項２に記載の発振回路。
【請求項４】
前記発振パルス生成回路は、前記伸張パルスを分周するフリップフロップ回路を有することを特徴とする、請求項１に記載の発振回路。
【請求項５】
前記パルス幅伸張回路は、少なくとも１つのインバータと、該インバータの出力端と所定電位点との間に接続されたキャパシタを有することを特徴とする、請求項１乃至４のいずれかに記載の発振回路。
【請求項６】
前記インバータは、定電流で駆動されることを特徴とする、請求項５に記載の発振回路。
【請求項７】
前記スイッチ回路は、前記第１検出信号が遅延回路を介して供給されることを特徴とする、請求項１乃至４のいずれかに記載の発振回路。
【請求項８】
前記遅延回路は、少なくとも１つのインバータを含むことを特徴とする、請求項７に記載の発振回路。
【請求項９】
前記定電流源回路は、前記第１定電流を流す第１トランジスタと、該第１トランジスタとカレントミラー回路を構成し、前記第２定電流を流す第２トランジスタとを有することを特徴とする、請求項１乃至４のいずれかに記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗とキャパシタを用いた発振回路に関し、特に半導体装置に作り込まれて、その半導体装置内の他回路へ発振信号を供給する内部発振回路に関する。
【背景技術】
【０００２】
抵抗ＲとキャパシタＣとを用いたＣＲ発振回路は、構成が簡単であり、また、水晶振動子などの共振子を用いる必要がない。このため、ＣＲ発振回路は、半導体装置内の種々の回路要素（例、ＣＰＵ）に、クロック信号を供給するための内部発振回路として、広く用いられている。
【０００３】
例えば、特許文献１には、ＣＲ発振回路の抵抗器として、電圧により抵抗値が制御されるトランジスタを用いる。そして、そのトランジスタの抵抗値を、外付け抵抗器の実装状態に応じて制御する。これによって、ＣＲ発振回路の発振周波数を、外部から制御することを、開示している。
【特許文献１】特開２００３−２８３３０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、発振回路とともに、他回路が同じ半導体装置に作り込まれる場合には、電源電圧の変動がしばしば発生する。また、外部の電池から電源電圧を受ける場合には、充放電に伴って電圧が変動してしまう。特許文献１のＣＲ発振回路では、発振周波数を外部から必要に応じて制御できるが、その電源電圧が変動する場合には、発振周波数も変動してしまうという問題がある。
【０００５】
そこで、本発明は、電源電圧が変動した場合にも、発振周波数の変動を少なくすることができる、抵抗とキャパシタを用いた発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１の発振回路は、第１定電流と、該第１定電流と比例する第２定電流とを発生するための定電流源回路と、
前記第１定電流が流され、第１基準電圧を発生する抵抗回路と、
前記第２定電流で充電され、充電電圧に応じた比較電圧を発生するキャパシタ回路と、
前記比較電圧を前記第１基準電圧と比較し、前記比較電圧が前記第１基準電圧を超えるときに第１検出信号を発生する電圧比較回路と、
前記第１検出信号に応じてオンし、前記キャパシタ回路の電荷を放電するためのスイッチ回路と、
前記第１検出信号の幅を拡げた伸張パルスを発生するパルス幅伸張回路と、
前記伸張パルスに基づいて発振パルスを生成する発振パルス生成回路と、を有することを特徴とする。
【０００７】
請求項２の発振回路は、請求項１に記載の発振回路において、前記抵抗回路は、さらに、前記第１基準電圧よりも低い第２基準電圧を発生し、
前記電圧比較回路は、さらに、前記比較電圧を前記第２基準電圧と比較し、前記比較電圧が前記第２基準電圧を超えるときに第２検出信号を発生し、
前記発振パルス生成回路は、前記伸張パルスでセットされ、前記第２検出信号でリセットされるフリップフロップ回路を有することを特徴とする。
【０００８】
請求項３の発振回路は、請求項２に記載の発振回路において、前記フリップフロップ回路は、リセット優先型であることを特徴とする。
【０００９】
請求項４の発振回路は、請求項１に記載の発振回路において、前記発振パルス生成回路は、前記伸張パルスを分周するフリップフロップ回路を有することを特徴とする。
【００１０】
請求項５の発振回路は、請求項１乃至４のいずれかに記載の発振回路において、前記パルス幅伸張回路は、少なくとも１つのインバータと、該インバータの出力端と所定電位点との間に接続されたキャパシタを有することを特徴とする。
【００１１】
請求項６の発振回路は、請求項５に記載の発振回路において、前記インバータは、定電流で駆動されることを特徴とする。
【００１２】
請求項７の発振回路は、請求項１乃至４のいずれかに記載の発振回路において、前記スイッチ回路は、前記第１検出信号が遅延回路を介して供給されることを特徴とする。
【００１３】
請求項８の発振回路は、請求項７に記載の発振回路において、前記遅延回路は、少なくとも１つのインバータを含むことを特徴とする。
【００１４】
請求項９の発振回路は、請求項１乃至４のいずれかに記載の発振回路において、前記定電流源回路は、前記第１定電流を流す第１トランジスタと、該第１トランジスタとカレントミラー回路を構成し、前記第２定電流を流す第２トランジスタとを有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、第１定電流を流す抵抗回路で基準電圧を発生し、第２定電流で充電されるキャパシタ回路で比較電圧を発生する。これにより、電源電圧が変動したときでも、発振周波数の変動を少なくできる。
【００１６】
また、電圧比較回路から出力される第１検出信号の幅を、パルス幅伸張回路で拡げる。このパルス幅伸張回路は、定電流で駆動されるインバータと、そのインバータの出力端に設けられたキャパシタとを含んで構成される。これにより、電源リップル、高周波ノイズ等によって第１検出信号がチャタリング（断続）しても、発振出力のパルス割れを防止できる。
【００１７】
また、発振パルス生成回路として、伸張パルスでセット（Ｓ）され、第２検出信号でリセット（Ｒ）される、リセット優先のＲ−Ｓ型フリップフロップ回路（ＦＦ回路）を用いる。これにより、電源電圧変動や高周波ノイズが大きい場合でも、発振出力をより安定して出力することができる。また、所望のデューティ比の発振出力を得ることができる。
【００１８】
また、発振パルス生成回路として、伸張パルスを分周する分周回路を用いることにより、回路規模を小さくすることができる。
【００１９】
また、第１検出信号が、インバータを含む遅延回路を介してスイッチ回路に供給される。これにより、遅延回路の遅延時間だけ、第１検出信号の継続時間を長くできる。したがって、発振出力をより安定して得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の発振回路の実施例について、図を参照して説明する。本発明の発振回路は、半導体装置に作り込まれる。そして、その半導体装置内の種々の回路要素（例、ＣＰＵ）に、クロック信号を供給するための内部発振回路として、用いられる。
【００２１】
図１は、本発明の第１実施例に係る発振回路の構成を示す図である。図１において、定電流源回路１０は、第１定電流Ｉ１と、この第１定電流と比例する第２定電流Ｉ２とを発生する。この定電流源回路１０は、ゲートとドレインが接続されたＰ型ＭＯＳトランジスタである第１トランジスタ１１と、ゲートが第１トランジスタ１１のゲートに接続されたＰ型ＭＯＳトランジスタである第２トランジスタ２１とを有している。この第１トランジスタ１１と第２トランジスタ２１は、カレントミラー構成とされているから、第２定電流Ｉ２は、第１定電流Ｉ１に比例する。即ち、Ｉ２＝ｋ×Ｉ１、但し、ｋはカレントミラー比であり、１でもよい。
【００２２】
抵抗器１２（抵抗値Ｒ１）と抵抗器１３（抵抗値Ｒ２）の直列回路からなる抵抗回路に、第１定電流Ｉ１が流れる。これにより、抵抗器１２と抵抗器１３の直列回路には第１基準電圧Ｖｔ１（＝Ｉ１×（Ｒ１＋Ｒ２））が発生し、抵抗器１３には第２基準電圧Ｖｔ２（＝Ｉ１×Ｒ２）が発生する。
【００２３】
キャパシタ回路２２（キャパシタンスＣ１）には、スイッチ回路２３がオフしているときに、第２定電流Ｉ２が流れて、電荷が蓄積される。キャパシタ回路２２の電荷が零の状態から充電が開始されると、そのキャパシタ回路２２の充電電圧Ｖｃは第２定電流Ｉ２と時間Ｔとの積をキャパシタンスＣ１で除した電圧になる。即ち、Ｖｃ＝Ｉ２×Ｔ／Ｃ１。また、スイッチ回路２３がオンされると、キャパシタ回路２２の電荷は速やかに放電され、充電電圧Ｖｃは零になる。
【００２４】
図２は、キャパシタ回路２２の構成例を示す図である。図２において、複数のキャパシタ素子２２−１〜２２−４と、複数の可断素子（例、ヒューズ）２２−６〜２２−８から構成されている。図２のように、そのキャパシタ素子が並列に、また直列に接続されている。そして、その可断素子（例、ヒューズ）２２−６〜２２−８が、キャパシタ素子に並列に、または直列に接続されている。その可断素子のいずれかまたは複数を断状態にすることにより、キャパシタ回路２２のキャパシタンスがトリミングされる。キャパシタ回路２２のキャパシタンスがトリミングされることにより、充電電圧Ｖｃの充電速度が変わる。即ち、発振周波数が変更される。
【００２５】
図１に戻って、電圧比較回路３０は、第１比較器３１において、充電電圧である比較電圧Ｖｃを第１基準電圧Ｖｔ１と比較し、比較電圧Ｖｃが第１基準電圧Ｖｔ１を超えるときに第１検出信号Ｓｄｅｔ１を発生する。また、電圧比較回路３０は、第１比較器３１において、比較電圧Ｖｃを第２基準電圧Ｖｔ２と比較し、比較電圧Ｖｃが第２基準電圧Ｖｔ２を超えるときに第２検出信号Ｓｄｅｔ２を発生する。これら第１、第２比較器３１、３２は、差動増幅器で構成されることがよい。
【００２６】
ここで、本発明の発振回路における発振周期について説明する。キャパシタ回路２２の充電電圧Ｖｃ（＝Ｉ２×Ｔ／Ｃ１）が第１基準電圧Ｖｔ１（＝Ｉ１×（Ｒ１＋Ｒ２））を超えた時点で、第１比較器３１から第１検出信号Ｓｄｅｔ１が発生する。この第１検出信号Ｓｄｅｔ１に応じてスイッチ回路２３がオンされ、充電電圧Ｖｃが零電圧になる。即ち、充電時間Ｔが、発振周期となる。この発振周期Ｔは、次の式（１）で表される。
【００２７】
Ｉ２×Ｔ／Ｃ１＝Ｉ１×（Ｒ１＋Ｒ２）
Ｔ＝Ｃ１×（Ｒ１＋Ｒ２）×Ｉ１／Ｉ２＝Ｃ１×（Ｒ１＋Ｒ２）×（１／ｋ）      （１）
但し、ｋ＝Ｉ２／Ｉ１
【００２８】
この式（１）に示されるように発振周期Ｔは、キャパシタ回路２２のキャパシタンスＣ１、抵抗器１２、１３の抵抗値Ｒ１、Ｒ２、定電流源回路１０のカレントミラー比ｋで決まり、電源電圧Ｖｃｃには原理的に依存しない。したがって、電源電圧Ｖｃｃが変動した場合でも、発振周期Ｔ（即ち、発振周波数）の変動は抑制される。
【００２９】
さて、第１検出信号Ｓｄｅｔ１は、遅延回路４０に供給され、所定の遅延時間だけ遅延されて、スイッチ回路２３をオンする。この遅延回路４０は、１つもしくは直列接続（従属接続）されたインバータ４１、４２を有している。この遅延回路４０により、第１検出信号Ｓｄｅｔ１の発生からスイッチ回路２３のオンまでに時間遅れが発生する。これにより、キャパシタ回路２２の電荷の放電が遅れるから、第１検出信号Ｓｄｅｔ１はその遅延時間の分だけ発生されている時間が長くなる。遅延回路４０の遅延時間は、第１検出信号Ｓｄｅｔ１を発生させておく時間に応じて、設定されることがよい。
【００３０】
また、遅延回路４０にインバータを用いることにより、第１検出信号Ｓｄｅｔ１の閾値検出機能を持つから、第１検出信号Ｓｄｅｔ１のレベルを判別する閾値検出回路と言うことができる。
【００３１】
なお、第１検出信号Ｓｄｅｔ１を遅延させなくても、キャパシタ回路２２の電荷を十分に放電できる場合には、遅延回路４０を設ける必要はない。
【００３２】
パルス幅伸張回路５０は、第１検出信号Ｓｄｅｔ１の幅が引き延ばされた（即ち、伸張された）伸張パルスを発生する。このパルス幅伸張回路５０は、直列に接続された２つのインバータ５１、５２と、その前段のインバータ５１の出力端とグランド間に接続されたキャパシタ５３を有している。そして、その前段インバータ５１は、定電流源回路５４からの定電流Ｉ３で駆動される。したがって、キャパシタ５３は、常時は所定電圧に充電されており、第１検出信号Ｓｄｅｔ１が発生したときに速やかに放電するとともに、第１検出信号Ｓｄｅｔ１がなくなったときには定電流Ｉ３によって時間をかけて所定電圧に充電される。
【００３３】
このキャパシタの電荷の放電時と充電時の時間の差により、第１検出信号Ｓｄｅｔ１のパルス幅が、伸張される。これにより、第１検出信号Ｓｄｅｔ１の幅が例え短くても、後続の回路を確実に動作させることができる。
【００３４】
また、他回路の動作状況（例、オン・オフ）等によって、電源電圧Ｖｃｃに電源リップルが発生したり、高周波ノイズが発生した場合などには、第１検出信号Ｓｄｅｔ１がチャタリング（断続）を起こす場合がある。しかし、本発明では、第１検出信号Ｓｄｅｔ１の幅が伸張されるから、第１検出信号Ｓｄｅｔ１がチャタリングしても、発振出力のパルス割れを防止できる。
【００３５】
ＲＳ型ＦＦ回路６１は、発振パルス生成回路である。ＲＳ型ＦＦ回路６１は、パルス幅伸張回路５０からの伸張パルスがセット信号ＳＥＴとして入力され、第２検出信号Ｓｄｅｔ２がリセット信号ＲＥＳとして入力される。そして、ＲＳ型ＦＦ回路６１の出力信号Ｑがバッファ回路７１を介して発振出力ＯＳＣとして出力される。
【００３６】
このＲＳ型ＦＦ回路６１は、リセット優先タイプとすることが望ましい。これにより、電源電圧変動や高周波ノイズが大きい場合でも、発振出力をより安定して出力することができる。
【００３７】
また、リセット信号ＲＥＳは、比較電圧Ｖｃが第２基準電圧Ｖｔ２を超えた時点で発生する。したがって、第１基準電圧Ｖｔ１に対する第２基準電圧Ｖｔ２の比を調整することによって、所望のデューティ比の発振出力ＯＳＣを得ることができる。
【００３８】
さて、以上のように構成される本発明の第１実施例の動作を、図３のタイミングチャートをも参照して、説明する。
【００３９】
まず、比較電圧Ｖｃが第２基準電圧Ｖｔ２よりも低いときには、第２検出信号Ｓｄｅｔ２、即ちリセット信号ＲＥＳは発生されていない。このときには、発振出力ＯＳＣは高（Ｈ）レベルにある。
【００４０】
時点ｔ１で、比較電圧Ｖｃが第２基準電圧Ｖｔ２を超えると、第２比較器３２は第２検出信号Ｓｄｅｔ２を発生する。そして、リセット信号ＲＥＳによって、ＲＳ型ＦＦ回路６１はリセットされ、発振出力ＯＳＣは低（Ｌ）レベルになる。時点ｔ１の後も、比較電圧Ｖｃは上昇を続ける。
【００４１】
時点ｔ２で、比較電圧Ｖｃが第１基準電圧Ｖｔ１を超えると、第１比較器３１から第１検出信号Ｓｄｅｔ１が発生し、スイッチ回路２３がオンされる。スイッチ回路２３のオンにより、キャパシタ回路２２の電荷は放電されて、比較電圧Ｖｃは急激に零電圧に向けて低下する。図１の例では、遅延回路４０を設けて第１検出信号Ｓｄｅｔ１を遅延させているから、キャパシタ回路２２の電荷はその遅延時間だけ遅れて放電される。したがって、第１検出信号Ｓｄｅｔ１は、やはり、遅延回路４０の遅延時間に応じて継続して出力される。
【００４２】
時点ｔ２で、第１検出信号Ｓｄｅｔ１が発生されると、インバータ５１の出力は高レベルから反転して、低レベルになる。これにより、キャパシタ５３に充電されていた電荷は急速に放電されるから、キャパシタ５３の電圧Ｖｍは高電圧から零電圧に向けて短時間で低下する。キャパシタ５３の電荷が放電されると、後段のインバータ５２の出力は低レベルから反転して高レベルになる。これにより、セット信号ＳＥＴが発生される。
【００４３】
そして、時点ｔ２から短時間で第１検出信号Ｓｄｅｔ１がなくなる（即ち、第１検出信号Ｓｄｅｔ１の幅は、狭い）と、キャパシタ５３は再び充電が開始される。キャパシタ５３は、インバータ５１を介して、定電流Ｉ３で充電される。したがって、このキャパシタ５３が所定電圧まで充電されるには所定の時間を要する。電圧Ｖｍが、インバータ５２の閾値電圧を超えた時点ｔ３で、インバータ５２が反転する。この結果、時点ｔ２から時点ｔ３までセット信号ＳＥＴが出力されるから、第１検出信号Ｓｄｅｔ１がセット信号ＳＥＴに伸張されたことになる。
【００４４】
さて、時点ｔ２で、第１検出信号Ｓｄｅｔ１に基づいて比較電圧Ｖｃが低下するから、第２検出信号Ｓｄｅｔ２（即ち、リセット信号ＲＥＳ）が発生されなくなる。そして、リセット信号ＲＥＳが発生されていないことを条件として、ＲＳ型ＦＦ回路６１がセット信号ＳＥＴによりセットされる。これにより、発振出力ＯＳＣがＨレベルになる。
【００４５】
次に、時点ｔ４で、リセット信号ＲＥＳが発生されて、発振出力ＯＳＣが再びＬレベルになる。このようにして、周期Ｔ１の発振出力ＯＳＣが出力される。
【００４６】
図４は、本発明の第２実施例に係る発振回路の構成を示す図である。図４の第２実施例では、発振パルス生成回路を、伸張パルスＳｓｐを分周する分周用ＦＦ回路６２により構成している。
【００４７】
この図４では、分周用ＦＦ回路６２として、Ｄ型ＦＦ回路を用い、そのクロック入力端Ｃに伸張パルスＳｓｐを入力するとともに、反転出力端子Ｑ’（ここで、「’」は、アッパーラインを意味する）をデータ入力端子Ｄに接続する。これにより、伸張パルスＳｓｐが入力される度に、出力端子Ｑの状態が反転する。なお、分周用ＦＦ回路６２として、分周動作をするＦＦ回路であればよく、例えば、Ｔ型ＦＦ回路が用いられ得る。
【００４８】
図４では、図１での第２比較器３２及び抵抗器１３が不要であるから、図１に比して回路構成が簡単になる。ただ、この図４では、発振出力ＯＳＣの周波数が、伸張パルスＳｓｐの周波数の半分になる。したがって、必要とする周波数応じて、図４の回路が用いられる。なお、図４において、その他の構成は、図１と同様である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施例に係る発振回路の構成を示す図
【図２】図２は、キャパシタ回路２２の構成例を示す図
【図３】図１の動作を説明するためのタイミングチャート
【図４】本発明の第２実施例に係る発振回路の構成を示す図
【符号の説明】
【００５０】
１０  定電流源回路
１１  第１トランジスタ
１２、１３  抵抗器
２１  第２トランジスタ
２２  キャパシタ回路
２３  スイッチ回路
３０  電圧比較回路
３１  第１比較器
３２  第２比較器
４０  遅延回路
４１、４２  インバータ
５０  パルス幅伸張回路
５１、５２  インバータ
５３  キャパシタ
５４  定電流源回路
６１  ＲＳ型ＦＦ回路
６２  分周用ＦＦ回路
７１  バッファ回路
Ｉ１  第１定電流
Ｉ２  第２定電流
Ｖｔ１  第１基準電圧
Ｖｔ２  第２基準電圧
Ｖｃ  比較電圧（充電電圧）
Ｓｄｅｔ１  第１検出信号
Ｓｄｅｔ２  第２検出信号
Ｖｍ  電圧
ＳＥＴ  セット信号
ＲＥＳ  リセット信号
Ｓｓｐ  伸張パルス
ＯＳＣ  発振出力
【図１】
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【図２】
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【図３】
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【図４】
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