(57)【要約】  【課題】  ダミー配線パターンを必要とすることなく、セルに対するＯＰＣを可能とする半導体集積回路等を提供する。  【解決手段】  セル１、２、３、…は、距離Ｌ１の間隔で配列されたポリシリコンゲート電極３１、３２をそれぞれ具備する。ポリシリコンゲート電極３１とポリシリコンゲート電極３１に沿ったセルの外周との間の距離Ｌ２とポリシリコンゲート電極３２とポリシリコンゲート電極３２に沿ったセルの外周との間の距離Ｌ３との和は、距離Ｌ１に等しい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の設計に用いられるセルを記録した記録媒体であって、
前記セルが、第１の方向に沿って所定の間隔で配列された複数の配線を具備し、前記複数の配線の中の一方の最外側の配線と当該配線に沿った前記セルの外周との間の間隔と前記複数の配線の中の他方の最外側の配線と当該配線に沿った前記セルの外周との間の間隔との和が前記所定の間隔に等しいことを特徴とする、記録媒体。
【請求項２】
前記所定の間隔に基づくＯＰＣ（Optical Proximity effect Correction）が前記複数の配線に施されていることを特徴とする、請求項１記載の記録媒体。
【請求項３】
前記セルが、第２の方向に沿って第２の所定の間隔で配列された複数のフィールドを更に具備し、前記複数のフィールドの中の一方の最外側のフィールドと当該フィールドに沿った前記セルの外周との間の間隔と前記複数のフィールドの中の他方の最外側のフィールドと当該フィールドに沿った前記セルの外周との間の間隔との和が前記第２の所定の間隔に等しいことを特徴とする、請求項１又は２記載の記録媒体。
【請求項４】
前記第２の所定の間隔に基づくＯＰＣ（Optical Proximity effect Correction）が前記複数のフィールドに施されていることを特徴とする、請求項３記載の記録媒体。
【請求項５】
請求項１〜４のいずれか１項に記載の記録媒体に記録されている前記セルを複数配列することにより設計されたことを特徴とする、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セルを記録した記録媒体に関する。さらに、本発明は、そのようなセルを用いて設計された半導体集積回路に関する。
【背景技術】
【０００２】
半導体装置のプロセス技術の微細化とともに、半導体装置に用いられる配線の幅も縮小されてきている。これに伴い、光近接効果の影響が大きくなってきている。光近接効果とは、ポリシリコン配線の配線幅の仕上り値、形状等がこのポリシリコン配線と近接する他のポリシリコン配線までの距離によって変動する現象である。
このため、光近接効果によって生じるポリシリコン配線の寸法精度の向上のための補正が不可欠になっている。このような光近接効果を補正する技術として、ＯＰＣ（Optical Proximity effect Correction)が用いられている。ＯＰＣとは、ポリシリコン配線とそれに近接する他のポリシリコン配線との距離から光近接効果による配線幅変動量を予測し、その変動量を打ち消すようにポリシリコン配線を形成するためのフォトレジストのマスク値を予め補正し、これによって露光後のポリシリコン配線幅の仕上がり値を一定値に保つ技術である。
【０００３】
ところで、半導体装置は、基本的に設計工程（機能設計工程、論理設計工程、レイアウト設計工程等を含む）及び製造試験工程（チップ製造工程、試験評価工程等を含む）を経て製造される。設計工程は、機能設計工程→論理設計工程→レイアウト設計工程の順に行われる。ポリシリコン配線間の距離は、レイアウト設計工程の終了後に確定するため、ＯＰＣは、レイアウト設計工程の後に行う必要があった。また、ポリシリコン配線間の距離はまちまちであり、チップ上のすべてのポリシリコン配線パターンに対してＯＰＣを行う必要があった。
近年の半導体装置の高集積化、半導体装置のプロセス技術の微細化により、レイアウト設計データの規模が増大且つ複雑化しており、レイアウト設計工程の後にチップ上のすべてのポリシリコン配線パターンに対してＯＰＣを行うための処理時間が増大してきている。
【０００４】
このような問題を解決するための半導体装置等が知られている（例えば、特許文献１参照）。
特許文献１には、ダミー配線パターンが外周に配置されている基本セルを少なくとも１つ備えていることを特徴とする半導体装置等が掲載されている。特許文献１掲載の技術によれば、ダミー配線パターンを基本セルの外周に配置することにより、基本セルを作成した時点で配線間の距離が確定する。このため、基本セル作成後に基本セルに対してＯＰＣを行うことが可能となり、レイアウト設計工程の終了後に膨大且つ複雑なレイアウト設計データに対してＯＰＣを行う必要をなくすことができる。
しかしながら、特許文献１掲載の半導体装置等においては、基本セルの外周にダミー配線パターンを必要とする。
【０００５】
【特許文献１】特開平１０−３２２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、ダミー配線パターンを必要とすることなく、ＯＰＣを行うことが可能なセルを記録した記録媒体を提供することを目的とする。また、本発明はそのようなセルを用いて設計された半導体集積回路を提供することを更なる目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明に係るセルを記録した記録媒体は、半導体集積回路の設計に用いられるセルを記録した記録媒体であって、セルが、第１の方向に沿って所定の間隔で配列された複数の配線を具備し、複数の配線の中の一方の最外側の配線と当該配線に沿ったセルの外周との間の間隔と複数の配線の中の他方の最外側の配線と当該配線に沿ったセルの外周との間の間隔との和が所定の間隔に等しいことを特徴とする。
【０００８】
ここで、所定の間隔に基づくＯＰＣ（Optical Proximity effect Correction）が複数の配線に施されていることとしても良い。
【０００９】
また、セルが、第２の方向に沿って第２の所定の間隔で配列された複数のフィールドを更に具備し、複数のフィールドの中の一方の最外側のフィールドと当該フィールドに沿ったセルの外周との間の間隔と複数のフィールドの中の他方の最外側のフィールドと当該フィールドに沿ったセルの外周との間の間隔との和が第２の所定の間隔に等しいこととしても良い。
【００１０】
また、第２の所定の間隔に基づくＯＰＣ（Optical Proximity effect Correction）が複数のフィールドに施されていることとしても良い。
【００１１】
また、上記課題を解決するため、本発明に係る半導体集積回路は、本発明に係る記録媒体に記録されているセルを複数配列することにより設計されたことを特徴とする。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら、本発明の実施の形態について説明する。図１は、本発明の第１の実施形態に係る基本セルライブラリに登録されている基本セルをレイアウト領域内に配列した様子を示す図である。基本セルは、複数の基本ゲートを基板上に実現するためのものであり、ゲート電極等の内部配線及びフィールド（拡散領域）を含む。基本セルライブラリは、ハードディスク等の記録媒体に記録されており、半導体装置の設計工程においては、このライブラリに登録されている基本セルを適宜読み出して論理回路のレイアウト設計を行う。
図１においては、同一の基本セルがマトリクス状に配列されており、このような半導体装置はゲートアレイと呼ばれることがある。
【００１３】
図１に示す基本セル１、２、３、…は、ソース／ドレイン領域となるフィールド（ｐ＋拡散領域又はｎ＋拡散領域）２１、２２をそれぞれ有している。フィールド２１、２２の上には、２本のポリシリコンゲート電極３１、３２が配置されている。
この基本セルにおいて、ポリシリコンゲート電極３１とポリシリコンゲート電極３１に沿った基本セルの外周（図１中の左側の辺）との間の距離Ｌ２及びポリシリコンゲート電極３２とポリシリコンゲート電極３２に沿った基本セルの外周（図１中の右側の辺）との間の距離Ｌ３は、ポリシリコンゲート電極３１とポリシリコンゲート電極３２との間の距離Ｌ１のそれぞれ２分の１となっている。
【００１４】
従って、例えば、基本セル２内のポリシリコンゲート電極３１と基本セル１内のポリシリコンゲート電極３２との間の距離は、距離Ｌ３と距離Ｌ２との和、すなわち距離Ｌ１に等しくなる。また、基本セル２内のポリシリコンゲート電極３２と基本セル３内のポリシリコンゲート電極３１との間の距離は、距離Ｌ２と距離Ｌ３との和、すなわち距離Ｌ１に等しくなる。他の基本セル１、３、４、…においても同様である。
このように、ポリシリコンゲート電極３１とポリシリコンゲート電極３１に沿った基本セルの外周（図１中の左側の辺）との間の距離Ｌ２及びポリシリコンゲート電極３２とポリシリコンゲート電極３２に沿った基本セルの外周（図１中の右側の辺）との間の距離Ｌ３がポリシリコンゲート電極３１とポリシリコンゲート電極３２との間の距離Ｌ１のそれぞれ２分の１となるように基本セルを作成しておけば、基本セルをマトリクス状に配列したときに、全ポリシリコンゲート電極間の距離が一定（距離Ｌ１）となる。
【００１５】
図３は、従来のゲートアレイのレイアウトの例を示す図である。図３において、基本セル７１内のポリシリコンゲート電極９２と基本セル７２内のポリシリコンゲート電極９１との間の距離Ｌ１１及び基本セル７２内のポリシリコンゲート電極９２と基本セル７３内のポリシリコンゲート電極９１との間の距離Ｌ１２は、基本セル７２内のポリシリコンゲート電極９１とポリシリコンゲート電極９２との間の距離Ｌ１０とそれぞれ異なっている。
一方、本実施形態においては、全ポリシリコンゲート電極間の距離が一定となるので、ＯＰＣの条件要素を最小限とすることができる。
【００１６】
このように、本実施形態においては、全ポリシリコンゲート電極間の距離が、レイアウト設計の終了を待つことなく基本セルの作成時に確定し、さらに、全ポリシリコンゲート電極間の距離が一定となる。従って、ポリシリコンゲート電極３１、３２にゲート幅変動が生ずる場合には、ＯＰＣによる補正を基本セルに予め行っておくことができる。このとき、全ポリシリコンゲート電極間の距離が一定となるので、ＯＰＣの条件要素を最小限とすることができ、ＯＰＣデータ処理時間を大幅に短縮することが可能となる。
【００１７】
ゲートアレイと呼ばれる半導体装置では、基本セルをレイアウト領域内にマトリクス状に配列し、その後、配線層に配線を配置する。これによって設計工程は終了し、マスク作成及びチップ製造工程に移行する。本実施形態においては、ＯＰＣによる補正を基本セルに予め行っておくことができるので、設計工程からマスク作成及びチップ製造工程に移行するときにレイアウト設計データに対してＯＰＣによる補正を行う必要がない。従って、大規模且つ複雑なレイアウト設計データに対してＯＰＣによる補正を行う必要をなくすことができ、設計時間を短縮することが可能となる。
【００１８】
なお、本実施形態においては、距離Ｌ２及び距離Ｌ３が距離Ｌ１の２分の１であることとしているが、距離Ｌ２と距離Ｌ３との和が距離Ｌ１であればよく、例えば、距離Ｌ２を短くし且つ距離Ｌ３を長くすることとしても良いし、距離Ｌ２を長くし且つ距離Ｌ３を短くすることとしても良い。
【００１９】
次に、本発明の第２の実施形態について説明する。図２は、本実施形態に係る基本セルライブラリに登録されている基本セルをレイアウト領域内に配列した様子を示す図である。図２においては、同一の基本セルがマトリクス状に配列されており、このような半導体装置はゲートアレイと呼ばれることがある。
【００２０】
図２に示す基本セル４１、４２、４３、…は、ソース／ドレイン領域となるフィールド（ｐ＋拡散領域又はｎ＋拡散領域）５１、５２をそれぞれ有している。フィールド５１、５２の上には、２本のポリシリコンゲート電極６１、６２が配置されている。
この基本セルにおいて、フィールド５１とフィールド５１に沿った基本セルの外周（図２中の上側の辺）との間の距離Ｌ５及びフィールド５２とフィールド５２に沿った基本セルの外周（図２中の下側の辺）との間の距離Ｌ６は、フィールド５１とフィールド５２との間の距離Ｌ４の２分の１となっている。
【００２１】
従って、例えば、基本セル４６内のフィールド５１と基本セル４３内のフィールド５２との間の距離は、距離Ｌ５と距離Ｌ６との和、すなわち距離Ｌ４に等しくなる。また、基本セル４６内のフィールド５２と基本セル４９内のフィールド５１との間の距離は、距離Ｌ６と距離Ｌ５との和、すなわち距離Ｌ４に等しくなる。他の基本セル４１、４２、４３、…においても同様である。
【００２２】
フィールド５１、５２を形成するための不純物導入工程においては、光近接効果は発生しないが、不純物を導入する領域以外を覆うためのフォトレジストを形成するための露光工程において、光近接効果と同様の現象が発生することが考えられる。
そこで、図２に示すように、フィールド５１とフィールド５１に沿った基本セルの外周（図２中の上側の辺）との間の距離Ｌ５及びフィールド５２とフィールド５２に沿った基本セルの外周（図２中の下側の辺）との間の距離Ｌ６がフィールド５１とフィールド５２との間の距離Ｌ４の２分の１となるように基本セルを作成しておけば、基本セルをマトリクス状に配列したときに、全フィールド間の距離が一定（距離Ｌ４）となるため、ＯＰＣによる補正を基本セルに予め行っておくことができる。
【００２３】
なお、本実施形態においては、距離Ｌ５及び距離Ｌ６が距離Ｌ４の２分の１であることとしているが、距離Ｌ５と距離Ｌ６との和が距離Ｌ４であればよく、例えば、距離Ｌ５を短くし且つ距離Ｌ６を長くすることとしても良いし、距離Ｌ５を長くし且つ距離Ｌ６を短くすることとしても良い。
【産業上の利用可能性】
【００２４】
本発明は、セルを記録した記録媒体において利用可能である。この記録媒体に記録されたセルは、半導体集積回路の設計に利用可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係る半導体集積回路のレイアウトを示す図。
【図２】本発明の第２の実施形態に係る半導体集積回路のレイアウトを示す図。
【図３】従来の半導体集積回路のレイアウトを示す図。
【符号の説明】
【００２６】
１、２、３、…、４１、４２、４３、…、７１、７２、７３、…  セル、２１、２２、５１、５２、８１、８２  フィールド、３１、３２、６１、６２、９１、９２  ポリシリコンゲート電極
【図１】
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【図２】
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【図３】
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