(57)【要約】【課題】  通常使用に近い状態で効率的かつ確実に検査を行うことができるとともに、一旦、不良品と判定された際には、その後に不良品であることを容易に認識できる半導体装置およびその検査方法を提供する。【解決手段】  半導体装置１０の複数の内部端子ＰＤ１、ＰＤ２、ＰＤ３と電源線７との間に不揮発性スイッチ部ＮＳＷ１、ＮＳＷ２、ＮＳＷ３を設ける。本構成によれば、電源線７と検査基板上の電源配線１との間を接続部材Ｗ１、Ｗ２、Ｗ３が並列に接続する場合であっても、各接続部材Ｗ１、Ｗ２、Ｗ３の断線を個別に検査することができる。また、不良品と判定された半導体装置は、すべての不揮発性スイッチ部を開状態にすることで、完全に動作不能状態にすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体回路と、当該半導体回路に電源を供給する電源線と、前記電源が印加される複数の内部端子とが半導体基板上に設けられた半導体装置において、
前記各内部端子と前記電源線との間に設けられ、制御信号の入力なしに導通状態または遮断状態を選択的に維持可能なスイッチ部を備えたことを特徴とする半導体装置。
【請求項２】
さらに、前記各内部端子と電気的に接続されるとともに、前記半導体基板外部に設けられた外部端子を備え、前記電源が当該外部端子から印加される請求項１に記載の半導体装置。
【請求項３】
半導体回路と、前記半導体回路に第１の電源を供給する第１の電源線と、前記半導体回路に第２の電源を供給する電源線と、前記第１の電源が印加される複数の第１の内部端子と、前記第２の電源が印加される複数の第２の内部端子とが半導体基板上に設けられた半導体装置において、
前記各第１の内部端子と前記第１の電源線との間に設けられた、制御信号の入力なしに導通状態または遮断状態を選択的に維持可能な第１のスイッチ部と、
前記各第２の内部端子と前記第２の電源線との間に設けられた、制御信号の入力なしに導通状態または遮断状態を選択的に維持可能な第２のスイッチ部と、
を備えたことを特徴とする半導体装置。
【請求項４】
さらに、前記半導体基板の外部に設けられ、前記各第１の内部端子と電気的に接続されるとともに前記第１の電源が印加される第１の外部端子と、
前記半導体基板の外部に設けられ、前記各第２の内部端子と電気的に接続されるとともに前記第２の電源が印加される第２の外部端子と、
を備えた請求項３に記載の半導体装置。
【請求項５】
前記各スイッチ部が、フラッシュメモリ素子である請求項１から４のいずれかに記載の半導体装置。
【請求項６】
通常使用時には、前記各スイッチ部が導通状態を維持する請求項１から５のいずれかに記載の半導体装置。
【請求項７】
請求項１から６のいずれかに記載の半導体装置の検査方法であって、
検査対象の半導体装置に検査信号を入力するステップと、
前記検査信号を入力した際に測定される測定値に基づいて、当該半導体装置が良品であるか不良品であるかを判定するステップと、
前記判定が不良品であった場合、前記スイッチ部をすべて遮断状態に切り替えるステップと、
を有することを特徴とする半導体装置の検査方法。
【請求項８】
検査開始時に、検査対象の半導体装置が備える前記スイッチ部の切り替えを行うことなく検査信号を入力し、既に不良品と判定された半導体装置であるか否かを判定するステップを有する請求項７に記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を備えた半導体装置およびその検査方法に関し、特に、複数の電源端子や接地端子を備えた半導体装置およびその検査方法に関する。
【背景技術】
【０００２】
近年、様々なパッケージに封止された形態の半導体装置が広く普及している。このような半導体装置は、半導体回路が形成された１または複数の半導体基板（以下、半導体チップという）がパッケージに封止され、パッケージの外面に設けられた複数の外部端子を介して当該半導体チップに、電源供給や信号の入出力が行われるようになっている。
【０００３】
また、半導体チップ上の内部端子と上記外部端子とは、接続部材により電気的に接続されている。このような接続部材としては、ボンディングワイヤ（以下、ワイヤという。）やバンプ等が知られている。
【０００４】
しかしながら、接続部材と内部端子、または、接続部材と外部端子との接続箇所では、例えば、密着力が低下する等、異常な接続状態が生じることがある。この場合、半導体チップをパッケージに封入する際の機械的な振動によって、接続部材が内部端子や外部端子から外れ、内部端子と外部端子とが電気的に断線することがあった。また、パッケージが樹脂モールドパッケージである場合には、接続部材の周囲にプラスチック等の樹脂が充填される際にワイヤに加わる応力も断線の要因になっている。
【０００５】
このような接続部材の断線が発生した場合、外部端子と内部端子との間では、電源や信号の授受が不可能になるため、半導体チップは正常な動作を行うことができない。したがって、接続部材の断線が発生した半導体装置は、パッケージ封止後に行われる検査において、不良品として確実に検出される必要がある。
【０００６】
図８に、上記検査の一般的なフローを例示する。図８の例では、まず、検査対象となる半導体装置（以下、ＤＵＴ（Device Under Test）という。）の内部端子と外部端子との接続状態が正常であるか否かを検査する接続検査（図８  Ｓ１）が行われる。次に、接続検査の結果、良品と判定されたＤＵＴに対して、直流電圧または直流電流を印加し、半導体チップ上の素子が正常に形成されているか否かを検査するＤＣ検査が行われる（図８  Ｓ２Ｙｅｓ→Ｓ３）。
【０００７】
続いて、ＤＣ検査で良品と判定されたＤＵＴに対して、通常使用時の電源および信号が入力され、ＤＵＴが正常に機能するか否かを検査する機能検査が行われる（図８  Ｓ４Ｙｅｓ→Ｓ５）。そして、すべての検査項目において良品と判定されたＤＵＴだけが、最終的に良品と判定される（図８  Ｓ６Ｙｅｓ→Ｓ７）。
【０００８】
また、各検査において不良品と判定されたＤＵＴは、検査時間および検査コストを最小限に抑える観点から、通常、不良品と判定された時点で検査を終了し、その後の検査は実行されない（図８  Ｓ２Ｎｏ→Ｓ９、Ｓ４Ｎｏ→Ｓ９、Ｓ６Ｎｏ→Ｓ９）。また、同様の観点から、ＤＵＴのハンドリング回数は最小限であることが好ましく、上記各検査は、機能検査を実施可能な検査基板上で一連の測定として行われている。
【０００９】
ところで、近年の半導体装置では、動作周波数の上昇に対応するため、半導体チップ以外の部分が有するインピーダンス（以下、寄生インピーダンスという。）を低減することが必要になっている。高周波領域において寄生インピーダンスを低減するためには、特に、インダクタンス成分を低減する必要がある。このため、このような半導体装置のパッケージには、ＣＳＰ（Chip Sized Pakage）等、外部端子が有するインダクタンス（リードインダクタンス）が比較的小さいパッケージが採用されている。
【００１０】
また、リードインダクタンスが小さいパッケージの使用に加えて、さらにインダクタンスを低減するために、半導体チップ上の１つの電源線（接地電位が供給される接地線も含む。）に対して複数の内部端子を設けて各内部端子をそれぞれ異なる外部端子に接続し、これらの外部端子を実装基板上で共通化する手法も採用されている。この手法によれば、半導体チップ上の電源線と実装基板上の電源配線とが、外部端子及び接続部材により並列に接続されることになり、寄生インダクタンスを低減することができる。
【００１１】
さらに、電源線に対して複数の内部端子を設けることは、ノイズ耐性の観点からも好ましい効果を有する。近年、半導体回路の高集積化に伴って、半導体チップ上の隣接配線間隔が狭まっており、回路動作により電源線にノイズが発生しやすくなっている。この場合、複数の端子から同一の電位を供給する構造を採用すると、電源線のノイズ耐性を向上させることができることになる。
【００１２】
しかしながら、半導体チップ上の１つの電源線に対して複数の内部端子が形成された半導体装置に対して上述の検査を実行する場合、以下のような問題が生じる。
【００１３】
図９は、電源線と接地線に対して複数の内部端子が形成された半導体装置をＤＵＴとして検査を行う場合の概略構成図である。なお、図９では、電源線と接地線に関与しない端子及び配線の記載は省略している。
【００１４】
図９に示すように、ＤＵＴ１００は、パッケージ１０４内に半導体チップ１０６が封止された構造を有する。半導体チップ１０６は、所定の電位が印加される電源線７と、接地電位が印加される接地線８とを備え、電源線７と接地線８との間には、ＤＵＴ１００の機能を実現するディジタル回路やアナログ回路等の回路群５が形成されている。ここで、回路群５は、電源線７と接地線８により供給される電源により動作するものである。
【００１５】
さて、図９の例では、電源線７は、３本の分岐電源線７ａ、７ｂ、７ｃに分岐し、内部端子であるパッドＰＤ１、ＰＤ２、ＰＤ３にそれぞれ接続されている。同様に、接地線８は、３本の分岐接地線８ａ、８ｂ、８ｃに分岐し、内部端子であるパッドＰＤ４、ＰＤ５、ＰＤ６にそれぞれ接続されている。
【００１６】
一方、パッケージ１０４は複数の外部端子Ｌ１〜Ｌ６を備え、外部端子Ｌ１、Ｌ２、Ｌ３が、ワイヤＷ１、Ｗ２、Ｗ３を介してパッドＰＤ１、ＰＤ２、ＰＤ３にそれぞれ接続される（ここでは、ワイヤＷ１の断線（ワイヤ外れ）が生じている）。同様に、外部端子Ｌ４、Ｌ５、Ｌ６は、ワイヤＷ４、Ｗ５、Ｗ６を介してパッドＰＤ４、ＰＤ５、ＰＤ６にそれぞれ接続されている。
【００１７】
また、上述したように、外部端子Ｌ１〜Ｌ３に対応する検査基板上の配線は、基板側電源配線１として共通化されており、外部端子Ｌ４〜Ｌ６に対応する検査基板上の配線も基板側接地配線２として共通化されている。
【００１８】
さらに、分岐電源線７ａ〜７ｃには、それぞれサージ保護用のダイオードＤ１、Ｄ２、Ｄ３のアノード側が接続されている。ここで、ダイオードＤ１〜Ｄ３のカソード側は、図示しない外部端子および検査基板上の配線を介して接地電位が印加されている。そして、基板側電源配線１には、電圧源３１および電圧源３１に流れる電流を測定する電流計３２を備える検査装置３が接続されている。
【００１９】
さて、図９に示すように、ワイヤＷ１に断線が生じている場合、機能検査を実施可能な検査基板にＤＵＴ１００を配置した状態で断線を検出する必要がなければ、当該断線の検出は容易に行うことができる。例えば、リードＬ１とダイオードＤ１のカソードとの間に、ダイオードＤ１に順方向電流が流れ始める電位差を与えた場合に、電流が流れなければワイヤＷ１が断線していることになる。
【００２０】
しかしながら、ＤＵＴ１００が機能検査を実施可能な検査基板上に配置された場合、外部端子Ｌ１、Ｌ２、Ｌ３は基板側電源配線１により共通化されてしまう。このため、ワイヤＷ１が断線している場合であっても、基板側電源配線１と電源線７とは、ワイヤＷ２、Ｗ３を介して電気的に接続される。したがって、電圧源３１により基板側電源配線１に、ダイオードＤ１〜Ｄ３に順方向電流が流れ始める電位（例えば−０．８Ｖ）を印加した場合、ダイオードＤ１の順方向電流Ｉａは電源線７および分岐電源線７ｂ、７ｃを介して検査装置３に流れてしまう。すなわち、電流計３２を流れる電流Ｉは、ワイヤＷ１〜Ｗ３がすべて断線状態にならない限り、常に、各ダイオードＤ１〜Ｄ３を流れる順方向電流Ｉａ、Ｉｂ、Ｉｃの合算値になる。このため、上述の検査基板にＤＵＴ１００を配置した状態で、ワイヤＷ１の断線を検出することは不可能である。同様の理由により、上記検査基板上に配置されたＤＵＴ１００の接地線８側のワイヤＷ４〜Ｗ６の断線を検出することも不可能である。
【００２１】
この対策として、後掲の特許文献１には、半導体チップにおいて、電源線７と当該電源線７に接続される複数の内部端子との間、および、接地線８と当該接地線８に接続される複数の内部端子との間にそれぞれスイッチ部を設けるとともに、電源線７と接地線８とをスイッチ部を介して接続した構成が提案されている。
【００２２】
図１０は、当該従来技術の概略構成図である。なお、図９に示した構成図と同一の作用、効果を奏する部位には同一の符号を付している。
【００２３】
図１０に示すように、特許文献１に開示されている従来技術では、ＤＵＴ１１０の各パッドＰＤ１、ＰＤ２、ＰＤ３は、スイッチ部ＳＷ１、ＳＷ２、ＳＷ３を介して電源線７にそれぞれ接続されている。また、各パッドＰＤ４、ＰＤ５、ＰＤ６は、スイッチ部ＳＷ４、ＳＷ５、ＳＷ６を介して接地線８にそれぞれ接続されている。さらに、電源線７と接地線８とは、スイッチ部ＳＷＴを介して接続されている。
【００２４】
また、ＤＵＴ１１０は、各スイッチ部ＳＷ１〜ＳＷ６、ＳＷＴの開閉を制御する検査制御回路９を半導体チップ１１６上に備える。なお、その他の構成は、図９に示したＤＵＴ１００と同様である。また、以下では、検査装置３が、図示しないインターフェイスを介して、検査制御回路９に各スイッチ部ＳＷ１〜６、ＳＷＴの切り替えを指示する制御信号を入力するものとして説明する。
【００２５】
さて、図１０に示したＤＵＴ１１０では、上述の接続検査において、検査制御回路９は、検査装置３から入力された制御信号に基づいて、まず、スイッチ部ＳＷ１、ＳＷ４、ＳＷＴを閉状態（導通状態）にするとともに、スイッチ部ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６を開状態（断線状態）にする。この状態で、検査装置３は電圧源３１により基板側電源配線１に所定の電位を印加する。
【００２６】
このとき、ワイヤＷ１およびＷ４が正常に接続されていれば、電流計３２は、図１０において二点鎖線矢印で示すように、基板側電源配線１、外部端子Ｌ１、ワイヤＷ１、パッドＰＤ１、スイッチ部ＳＷ１、電源線７、スイッチ部ＳＷＴ、接地線８、スイッチ部ＳＷ４、パッドＰＤ４、ワイヤＷ４、外部端子Ｌ４、基板側接地配線２の経路で流れる電流Ｉを検出することになる。
【００２７】
この電流Ｉが検出された場合、検査装置３は、他のワイヤの接続検査のために、検査制御回路９に各スイッチ部の切り替えを指示する。ここでは、検査制御回路９は、スイッチ部ＳＷ２、ＳＷ５、ＳＷＴを閉状態にするとともに、スイッチ部ＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６を開状態にする。この状態で、検査装置３は、電圧源３１により基板側電源配線１に所定の電位（例えば、数ｍＶ）を印加する。
【００２８】
このとき、電流計３２が電流を検出すると、検査装置３は、検査制御回路９に制御信号を入力し、スイッチ部ＳＷ３、ＳＷ６、ＳＷＴを閉状態にするとともに、スイッチ部ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５を開状態にする。そして、検査装置３は、電圧源３１により所定の電位（例えば、数ｍＶ）を基板側電源配線１に印加する。
【００２９】
この状態で、電流計３２が電流を検出した場合、以上の結果から、ＤＵＴ１１０の各ワイヤＷ１〜Ｗ６は正常に接続されていたことになる。逆に、上述のいずれかの状態で、電流計３２に電流が検出されなかった場合、対応するワイヤの一方または両方が断線していることが判断できる。
【００３０】
ところで、上記検査工程において、良品（不良品）を判定するために取得される検査データは、通常、製造工程の状態を把握するための有用なデータになる。例えば、上述の例では、接続検査、ＤＣ検査、機能検査の各検査において実施される各種測定での不良発生率を集計することで、異常が発生している製造工程を特定することが可能である。
【００３１】
また、不良品と判定された半導体装置を調査、解析することで、製造工程や製造能力等の情報も得ることができる。このため、不良品と判定された半導体装置は、第三者に入手されることがないように厳重に分別管理されている。
【特許文献１】特開２００１−２９６３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
上記特許文献１に開示された技術は、半導体チップ上の電源線により共通化された複数の内部端子と、検査基板上の電源配線により共通化された複数の外部端子とが、それぞれ接続部材により並列に接続された状況下であっても、各接続部材の断線を検出することができる。このため、通常使用時に半導体装置が実装される基板と同様の周辺回路が構成された検査基板により、図８に示すすべての検査を行うことが可能となり非常に有効である。
【００３３】
しかしながら、上記従来の技術では、スイッチ部の開閉動作を制御する検査制御回路９を、半導体装置の内部もしくは外部に構成する必要があるため、回路構成が複雑になってしまう。
【００３４】
また、当該半導体装置を通常に使用する場合、図１１に示すように、スイッチ部ＳＷ１〜ＳＷ６を閉状態に維持するとともに、スイッチ部ＳＷＴを開状態に維持する必要がある。このため、検査制御回路９への電源供給を常に行う必要があり、消費電力が大きくなるとともに、電源ノイズを発生する可能性が高いという課題もあった。
【００３５】
さらに、今後、半導体装置の動作周波数はより高くなり、半導体装置の集積度がより高くなることが予想される。上述のように、半導体装置は、集積度が高まるにつれてノイズの影響を受けやすくなるため、上記検査制御回路９のような通常使用時に電源ノイズを発生する回路を半導体チップ上に設けることも好ましくない。
【００３６】
一方、検査工程において不良品と判定された半導体装置は、厳重に分別管理が行われているが、予期しない要因により、不良品と判定された半導体装置が良品と判定された半導体装置の中に混入する可能性はゼロではない。仮に、不良品の混入が発生した場合、不良品を外観で識別することは不可能であるため、再度、半導体装置に対して再検査を行う必要が生じる。
【００３７】
このとき、不良品と判定された検査項目が特定可能であれば、当該検査項目についてのみ再検査を行うことで、不良品を識別することが可能である。しかしながら、混入した不良品の不良項目が特定不可能である場合には、すべての検査項目について再検査を行わなければ不良品を識別することができないため、多大な工数が必要になってしまう。
【００３８】
さらに、不良品と判定された半導体装置が何らかの要因で外部に流出する状況が発生した場合、第三者が当該不良品を電気的に解析して情報を取得することを防止することは、上記従来の半導体装置では不可能である。
【００３９】
本発明は、上記従来の問題に鑑みてなされたものであり、通常使用に近い状態で効率的かつ確実に検査を行うことができる半導体装置およびその検査方法を提供することを目的とする。また、他の観点では、一旦、不良品と判定された後、不良品であることが容易に認識できるとともに、当該不良品が第三者に入手された場合にも、第三者が不良要因を解析することを不可能にすることができる半導体装置およびその検査方法を提供することを目的とする。
【課題を解決するための手段】
【００４０】
本発明は、上記目的を達成するために以下の手段を採用している。まず、本発明は、半導体回路と、当該半導体回路に電源を供給する電源線と、前記電源が印加される複数の内部端子とが半導体基板上に設けられた半導体装置を前提としている。そして、本発明に係る半導体装置は、前記各内部端子と前記電源線との間に、制御信号の入力なしに導通状態または遮断状態を選択的に維持可能なスイッチ部を備えた構成を有している。
【００４１】
上記構成によれば、例えば、検査工程において当該半導体素子が不良品と判定された場合、上記スイッチ部を遮断状態に切り替えることで、半導体回路への電源供給経路を遮断できるとともに、この遮断状態を維持させることができる。この遮断処理により、当該半導体装置は、完全に動作不能になるため、不良品であることが容易に確認することができる。また、仮に、第三者が遮断処理を行った半導体装置を入手した場合であっても、電気的な解析を行うことを防止することができる。
【００４２】
また、上記スイッチ部は、遮断状態（あるいは、導通状態）を維持するための制御回路が不要であるため、従来に比べて、チップ面積の増大を抑制することができるとともに、ノイズの発生を抑制することができ、消費電力も小さくすることができる。
【００４３】
また、上記半導体装置が、さらに、前記各内部端子と電気的に接続されるとともに、前記半導体基板外部に設けられた外部端子を備え、前記電源が当該外部端子から印加される構成であってもよい。ここで、外部端子とは、例えば、上記半導体基板が実装されるパッケージの端子（リード）や、他の半導体基板に形成された端子等である。
【００４４】
この構成によれば、さらに、上述のスイッチ部の導通状態と遮断状態とを適宜切り替えることにより、上記内部端子と外部端子との接続に断線が生じているか否かを、内部端子ごとに個別に検査することができる。
【００４５】
さらに、上記半導体装置は、内部端子を介して、半導体回路に異なる電源を供給する複数の電源線を備える構成であってもよい。すなわち、半導体装置が、第１の電源が供給される第１の電源線と、第２の電源が供給される第２の電源線とを備える場合には、上記スイッチ部は、第１の電源が印加される各第１の内部電極と第１の電源線の間と、第２の電源が印加される各第２の内部電極と第２の電源線の間とに設けられる。この場合、第１または第２の電源線の一方が接地線であってもよいことはいうまでもない。
【００４６】
なお、上記スイッチ部としては、例えば、フラッシュメモリ素子を採用することができる。また、上述の半導体素子は、通常使用時には、上記各スイッチ部が導通状態を維持している。
【００４７】
一方、他の観点では、本発明は、上述の半導体装置に好適な検査方法を提供することができる。すなわち、本発明の検査方法は、検査対象の半導体装置に検査信号を入力し、このときに測定される測定値に基づいて、当該半導体装置が良品であるか不良品であるかを判定する。そして、判定の結果が不良品であった場合、半導体装置が備える上記スイッチ部をすべて遮断状態に切り替える。
【００４８】
また、上述の検査開始時には、検査対象の半導体装置が備えるスイッチ部の接続状態の切替を行うことなく検査信号を入力し、既に不良品と判定された半導体装置であるか否かを判定することで、何らかの要因で混入した不良品を短時間で識別することが可能となる。
【発明の効果】
【００４９】
本発明によれば、半導体基板上の電源線により共通化された複数の内部端子と、検査基板上の電源配線により共通化された複数の外部端子とが、複数の接続部材によってそれぞれ接続された状況下であっても、各接続部材の断線を確実に検出することが可能である。したがって、半導体装置に対する一連の検査を、通常使用に近い状態を実現できる検査基板上ですべて行うことが可能であり、検査を短時間で行うことができる。
【００５０】
また、スイッチ部の接続状態を維持するために従来必要であった検査制御回路が不要であるため、通常使用時に制御回路への通電を行う必要もない。このため、従来に比べて低消費電力にすることができるといともに、ノイズの発生を低減することができる。
【００５１】
さらに、一旦、不良品と判定された半導体装置が良品中に混入した場合であって、当該不良品を容易に識別することができるとともに、仮に、不良品が第三者に入手された場合であっても、第三者が不良要因の情報を取得することを防止することができる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の好適な実施形態について、図面を参照しながら詳細に説明する。なお、図１は、本発明を適用した半導体装置および検査装置の一実施の形態を示す概略構成図である。また、図面において、図１０に示した従来の構成図と同様の作用、効果を有する部分には、同一の符号を付している。
【００５３】
図１に示すように、本発明にかかるＤＵＴ１０は、半導体チップ６上に、上述の従来のＤＵＴ１１０と同様に、電源線７（第１の電源線）と接地線８（第２の電源線）とが設けられ、電源線７と接地線８との間に、半導体回路を構成するディジタル回路やアナログ回路からなる回路群５が配置されている。
【００５４】
また、電源線７は、分岐電源線７ａ、７ｂ、７ｃに分岐され、当該分岐電源線７ａ、７ｂ、７ｃの端部にパッドＰＤ１、ＰＤ２、ＰＤ３（第１の内部端子）がそれぞれ設けられている。当該パッドＰＤ１、ＰＤ２、ＰＤ３は、パッケージ６が外部端子として備えるリードＬ１、Ｌ２、Ｌ３（第１の外部端子）と、ワイヤＷ１、Ｗ２、Ｗ３により接続されている。
【００５５】
同様に、接地線８は、分岐接地線８ａ、８ｂ、８ｃに分岐され、当該分岐接地線８ａ、８ｂ、８ｃの端部にパッドＰＤ４、ＰＤ５、ＰＤ６（第２の内部端子）がそれぞれ設けられている。当該パッドＰＤ４、ＰＤ５、ＰＤ６は、パッケージ６が外部端子として備えるリードＬ４、Ｌ５、Ｌ６（第２の外部端子）と、ワイヤＷ４、Ｗ５、Ｗ６により接続されている。
【００５６】
さらに、リードＬ１〜Ｌ３が接続される検査基板上の配線は、基板側電源配線１として共通化されており、外部端子Ｌ４〜Ｌ６が接続される検査基板上の配線も、基板側接地配線２として共通化されている。なお、アノード側が分岐電源線７ａ〜７ｃに接続されたダイオードＤ１、Ｄ２、Ｄ３は、サージ保護用のダイオードである。
【００５７】
本発明に係る半導体装置では、分岐電源線７ａ〜７ｃに、制御信号の入力なしに導通状態または遮断状態を選択的に維持可能なスイッチ部ＮＳＷ１〜ＮＳＷ３（第１のスイッチ部）がそれぞれ設けられている。また、分岐接地線８ａ〜８ｃにも同様に、制御信号の入力なしに導通状態または遮断状態を選択的に維持可能なスイッチ部ＮＳＷ４〜ＮＳＷ６（第２のスイッチ部）がそれぞれ設けられている。
【００５８】
なお、制御信号の入力なしに導通状態または遮断状態を選択的に維持可能なスイッチ部とは、導通状態または遮断状態を維持するために、外部から定常的に信号を印加する必要がないスイッチを意味する。このような素子としては、例えば、フラッシュメモリ素子等がある。なお、以下では、当該スイッチ部を不揮発性スイッチ部という。
【００５９】
ここで、フラッシュメモリ素子の構造を簡単に説明する。図２は、Ｎチャネル型フラッシュメモリ素子の概略断面図である。
【００６０】
図２に例示するように、Ｎチャネル型フラッシメモリ素子は、Ｐ型の半導体基板４０の表面部に所定の間隔をおいてＮ型の不純物領域からなるソース領域４１とドレイン領域４２とを備える。また、本発明では、ノーマリオン型とするために、ソース領域４１とドレイン領域４２との間には、所定のＮ型不純物領域からなるチャネル領域４５を設けている。チャネル領域４５上の半導体基板４０の表面には、酸化膜等の薄膜からなる第１の絶縁膜４６（いわゆる、トンネル絶縁膜）を介して導電膜からなる浮遊電極４３が設けられている。また、当該浮遊電極４３上には、第１の絶縁膜４６と比較して厚い膜厚を有する第２の絶縁膜４７を介して導電膜からなる制御電極４４が設けられている。なお、ソース領域４１とドレイン領域４２の上面には、それぞれ導電膜からなるソース電極４８とドレイン電極４９が設けられている。
【００６１】
さて、上記フラッシュメモリ素子では、図２（ａ）に示すように、例えば、ソース電極４８に接地電位、ドレイン電極４９に高電位（例えば、＋１０Ｖ）、制御電極４４に高電位（＋１０Ｖ）をそれぞれ印加すると、ドレイン電極４９とソース電極４８との電位差により、チャネル領域４５に活性化した電子（いわゆる、ホットエレクトロン）が発生する。この活性化した電子は、制御電極４４に印加された電位により第１の絶縁膜４６を通過して浮遊電極４３に取り込まれる。
【００６２】
この状態で、全電極への電位の印加を停止すると、電子は浮遊電極４３に取り込まれたままになり、浮遊電極４３は負の電位に帯電する。このとき、チャネル領域４５は、当該浮遊電極４３の電位により生じるポテンシャルにより開状態（遮断状態）になる。なお、以下では、このように開状態を実現する電位を各電極に印加する処理を書込処理という。
【００６３】
上記書込処理は、上記電位条件に限らず、ドレイン電極４９とソース電極４８の間に、活性化した電子が発生する電位差が与えられ、かつ、チャネル領域４５と制御電極４４との間に、活性化した電子が浮遊電極４３に移動する電位差が与えられればよい。
【００６４】
一方、上記フラッシュメモリ素子において、図２（ｂ）に示すように、例えば、ソース電極４８に接地電位、ドレイン電極４９に高電位（例えば、＋１０Ｖ）、制御電極４４に低電位（例えば、＋５Ｖ）の電位を印加すると、ドレイン電極４９と制御電極４４との電位差により、浮遊電極４３に取り込まれていた電子は、第１の絶縁膜４６を介してドレイン領域４２に引き抜かれる。
【００６５】
この状態で、ドレイン電極４９と制御電極４４への電位の印加を停止すると、浮遊電極４３の帯電が除去された状態となる。このとき、チャネル領域４５には、上記ポテンシャルが生じないため閉状態（導通状態）になる。なお、以下では、このように閉状態を実現する電位を各電極に印加する処理を消去処理という。
【００６６】
上記消去処理は、上記電位条件に限るものではなく、ドレイン電極４９および／またはソース電極４８と、制御電極４４との間に、浮遊電極４３内の電子が第１の絶縁膜４６を通過してドレイン領域４２および／またはソース領域４１に移動する電位差を与えればよい。
【００６７】
なお、上記フラッシュメモリ素子において、浮遊電極４３の帯電状態と非帯電状態は、各電極への電位の印加を停止した後も維持されるため、チャネル領域４５の状態も維持されることになる。また、不揮発性スイッチ部の構造は、上述のフラッシュメモリ素子の構造に限られるものではなく、等価な機能を奏することが可能な構造であれば任意の構造を採用することができる。例えば、単層電極構造を有するフラッシュメモリ素子を採用することも可能である。
【００６８】
なお、上記では、Ｎチャネル型フラッシュメモリ素子について説明したが、Ｐチャネル型フラッシュメモリ素子の場合は、図２に示す半導体領域の導電型が全て反対の導電型となる。この場合、上記書込処理および消去処理の際に、各電極に印加する電位も反対の極性となる。したがって、Ｐチャネル型フラッシュメモリ素子において、各電極に正電位を印加する場合、Ｎチャネル型フラッシュメモリ素子とは逆に、ソース電極に接地電位を印加するとともに、ドレイン電極および制御電極に高電位を印加した場合に消去処理が行われる。また、ソース電極に接地電位を印加するとともに、ドレイン電極に高電位を印加し、制御電極に低電位を印加した場合に書込処理が行われることになる。
【００６９】
さて、図１に示す不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６として、図２に示すフラッシュメモリ素子を採用した場合には、例えば、不揮発性スイッチ部ＮＳＷ１のソース電極が電源線７に接続され、ドレイン電極がパッドＰＤ１に接続される。また、制御電極は、当該制御電極に電位を印加するためのパッドＰＤ７に接続される。
【００７０】
不揮発性スイッチ部ＮＳＷ２、ＮＳＷ３についても同様に、不揮発性スイッチ部ＮＳＷ２、ＮＳＷ３のソース電極が電源線７に接続され、ドレイン電極がパッドＰＤ２、ＰＤ３に接続される。また、不揮発性スイッチ部ＮＳＷ２の制御電極がパッドＰＤ８に接続され、不揮発性スイッチ部ＮＳＷ３の制御電極がパッドＰＤ９に接続されている。
【００７１】
また、分岐接地線８ａ〜８ｃに設けられた不揮発性スイッチ部ＮＳＷ４〜ＮＳＷ６についても同様に、不揮発性スイッチ部ＮＳＷ４、ＮＳＷ５、ＮＳＷ６のドレイン電極が接地線８に接続され、ソース電極がパッドＰＤ４、ＰＤ５、ＰＤ６に接続されている。そして、不揮発性スイッチ部ＮＳＷ４の制御電極はパッドＰＤ１０に、不揮発性スイッチ部ＮＳＷ５の制御電極はパッドＰＤ１１に、不揮発性スイッチ部ＮＳＷ６の制御電極はパッドＰＤ１２にそれぞれ接続される。
【００７２】
さらに、本発明に係る半導体装置では、電源線７に直接接続されるパッドＰＤ１３と、接地線８に直接接続されるパッドＰＤ１４とが設けられている。
【００７３】
なお、上記パッドＰＤ７〜ＰＤ１４は、ワイヤＷ７〜Ｗ１４により、それぞれ、対応するリードＬ７〜Ｌ１４に接続されている。また、図１の例では、製造の容易さの観点から、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３をＰチャンネル型フラッシュメモリ素子で構成し、不揮発性スイッチ部ＮＳＷ４〜ＮＳＷ６をＮチャンネル型フラッシュメモリ素子で構成しているが、特に本構成に限定されるものではない。すべての不揮発性スイッチ部が同一型のフラッシュメモリ素子で構成されていてもよい。
【００７４】
次に、ワイヤＷ１〜Ｗ３の接続状態の検査手順について、図１を参照しながら説明する。
【００７５】
まず、検査装置３について説明する。検査装置３は、上述の電圧源３１に加えて、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３の接続状態の切り替えを行う電圧源２１、２２、２３、２４を備えている。ここで、電圧源２１の出力端子は基板側電源配線１に接続されている。また、電圧源２２の出力端子は、検査基板上の配線を介してリードＬ７に接続されている。さらに、電圧源２３の出力端子は検査基板上の配線を介してリードＬ８に接続され、電圧源２４の出力端子は検査基板上の配線を介してリードＬ９に接続されている。また、リードＬ１３は、検査装置３により開閉制御が可能なスイッチ２５を介して接地電位に接続されている。
【００７６】
さて、検査装置３は、まず、ワイヤＷ１の接続検査のため、不揮発性スイッチ部ＮＳＷ１に対して消去処理を行うとともに、不揮発性スイッチ部ＮＳＷ２とＮＳＷ３に対して書込処理を行う。
【００７７】
このとき、検査装置３は、不揮発性スイッチ部ＮＳＷ１、ＮＳＷ２、ＮＳＷ３の各電極に接続されたパッドＰＤ１、ＰＤ２、ＰＤ３、ＰＤ７、ＰＤ８、ＰＤ９、およびＰＤ１３に対して、それぞれの不揮発性スイッチ部ＮＳＷ１、ＮＳＷ２、ＮＳＷ３において、上述したＰチャネル型フラッシュメモリ素子に対する書込処理の各電極の電位関係、または、消去処理の各電極の電位関係が実現される電位を印加する。
【００７８】
すなわち、検査装置３は、スイッチ２５を閉状態として、パッドＰＤ１３に接地電位を印加するとともに、電圧源２１を駆動して基板側電源配線１（パッドＰＤ１、ＰＤ２、ＰＤ３）に、高電位（例えば＋１０Ｖ）を印加する。また、検査装置３は、電圧源２２、２３、２４を駆動し、パッドＰＤ７に高電位（例えば、＋１０Ｖ）を印加するとともに、パッドＰＤ８およびパッドＰＤ９に低電位（例えば、＋５Ｖ）を印加する。
【００７９】
このとき、各ワイヤＷ１〜Ｗ３が正常に接続されていれば、不揮発性スイッチ部ＮＳＷ１は導通状態になり、不揮発性スイッチ部ＮＳＷ２、３は遮断状態になる。したがって、基板側電源配線１と半導体チップ６上の電源線７とが、不揮発性スイッチ部ＮＳＷ１が設けられた分岐電源線７ａのみで接続されることになる。
【００８０】
一方、図３に示すように、ワイヤＷ１に断線が生じていた場合、不揮発性スイッチ部ＮＳＷ１のドレイン電極に電圧源２１の電位が印加されないため、不揮発性スイッチ部ＮＳＷ１の消去処理が実行されない。しかしながら、不揮発性スイッチ部ＮＳＷ２、ＮＳＷ３の書込処理は正常に実行され、不揮発性スイッチ部ＮＳＷ２、ＮＳＷ３は遮断状態になる。つまり、ワイヤＷ１に断線が生じていた場合は、基板側電源配線１と電源線７とを電気的に接続する経路がなくなることになる。
【００８１】
また、ワイヤＷ２に断線が生じていた場合、不揮発性スイッチ部ＮＳＷ２のドレイン電極には電圧源２１の電位が印加されないため、不揮発性スイッチ部ＮＳＷ２の書込処理は実行されない。しかしながら、不揮発性スイッチ部ＮＳＷ１の消去処理と不揮発性スイッチ部ＮＳＷ３の書込処理は実行されるので、不揮発性スイッチ部ＮＳＷ１は導通状態になるとともに、不揮発性スイッチ部ＮＳＷ３が遮断状態になる。つまり、ワイヤＷ２に断線が生じていた場合であっても、基板側電源配線１と電源線７とは不揮発性スイッチ部ＮＳＷ１が設けられた分岐電源線７ａを介して電気的に接続されることになる。なお、ワイヤＷ３に断線が生じていた場合も同様に、基板側電源配線１と電源線７とは不揮発性スイッチ部ＮＳＷ１が設けられた分岐電源線７ａを介して電気的に接続されることになる。
【００８２】
以上説明したように、ワイヤＷ１の接続検査を行うためのスイッチ切替処理を実行すると、ワイヤＷ１に断線が発生していない限り、基板側電源配線１と電源線７とは電気的に接続されることになる。
【００８３】
続いて、検査装置３は、電圧源２１〜２４の出力を停止するとともにスイッチ２５を開状態にした後、検査装置３は電圧源３１を駆動し、基板側電源配線１にダイオードＤ１〜Ｄ３に順方向電流が流れ始める程度の電位（例えば、−０．８Ｖ）を印加する。
【００８４】
このとき、ワイヤＷ１の接続が正常であると、電源線７に当該電位が印加されるため、各ダイオードＤ１〜Ｄ３を流れる順方向電流Ｉａ、Ｉｂ、Ｉｃが、ワイヤＷ１を介して電圧源３１に流入し、電流計３２において、電流Ｉ（Ｉ＝Ｉa＋Ｉｂ＋Ｉｃ）が検出される。一方、ワイヤＷ１に断線が発生していた場合には、基板側電源配線１と電源線７とが電気的に分離されているため、電流計３２において、電流が検出されることはない。
【００８５】
したがって、上述のスイッチ切替処理を行った後、基板側電源配線１に、ダイオードＤ１〜Ｄ３に順方向電流が流れる程度の電位を印加した際に、電流計３２において、電流が検出されるか否かにより、ワイヤＷ１の接続状態を確実に検査することができる。
【００８６】
ワイヤＷ１の接続状態の検査が完了すると、検査装置３は、ワイヤＷ２の接続検査のため不揮発性スイッチ部ＮＳＷ２に対して消去処理を行うとともに、不揮発性スイッチ部ＮＳＷ１とＮＳＷ３に対して書込処理を行う。
【００８７】
すなわち、検査装置３は、スイッチ２５を閉状態として、リードＬ１３に接地電位を印加するとともに、電圧源２１を駆動して基板側電源配線１（リードＬ１、Ｌ２、Ｌ３）に、高電位（例えば、＋１０Ｖ）を印加する。また、検査装置３は、電圧源２２、２３、２４を駆動し、リードＬ８に高電位（例えば、＋１０Ｖ）を印加するとともに、リードＬ７およびリードＬ９に低電位（例えば、＋５Ｖ）を印加する。
【００８８】
このとき、上記ワイヤＷ１の検査での説明と同様に、ワイヤＷ２が正常に接続されている場合には、基板側電源配線１と電源線７とが不揮発性スイッチ部ＮＳＷ２が設けられた分岐電源線７ｂにより電気的に接続され、ワイヤＷ２に断線が発生している場合には、基板側電源配線１と電源線７とは電気的に分離される。
【００８９】
したがって、検査装置３が、電圧源２１〜２４の出力を停止するとともにスイッチ２５を開状態にした後、電圧源３１を駆動して基板側電源配線１にダイオードＤ１〜Ｄ３に順方向電流が流れ始める程度の電位を印加することにより、ワイヤＷ２の断線を検査することできる。すなわち、基板側電源配線１に、ダイオードＤ１〜Ｄ３に順方向電流が流れる程度の電位を印加した際に、電流計３２において、電流が検出されるか否かにより、ワイヤＷ２の断線を確実に検査することができる。
【００９０】
続いて、検査装置３は、ワイヤＷ３の接続検査を行うが、ワイヤＷ３を対象として同様の手順を行うものであるので、ここでの説明は省略する。
【００９１】
同様に、図４に示すように、接地線８に直接接続されたリードＬ１４に電圧源３１および電圧源２１の出力端子を接続し、不揮発性スイッチ部ＮＳＷ４〜ＮＳＷ６の制御電極に直接接続されたリードＬ１０〜Ｌ１２に、電圧源２２〜２４の出力端子を接続することにより、ワイヤＷ４〜Ｗ６の断線を確実に検査することが可能である。このような、結線状態の変更は、例えば、検査装置３と検査基板とを、マトリクススイッチ等の結線切替手段を介して接続することにより容易に行うことができる。
【００９２】
この場合、分岐接地線８ａ〜８ｃには、サージ保護用のダイオードが接続されていないため、各不揮発性スイッチ部ＮＳＷ４、ＮＳＷ５、ＮＳＷ６のうち１つだけを順次導通状態として、電圧源３１は＋数ｍＶ（あるいは、−数ｍＶ）の電圧をリードＬ１４に印加し、電流が流れるか否かを検出すればよい。
【００９３】
なお、電源線７側のワイヤＷ１〜Ｗ３の検査においても、ダイオードＤ１〜Ｄ３の順方向電流を検出することに代えて、接地線８側の検査手法を採用してもよい。すなわち、各不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３のうち１つだけを順次導通状態として、電圧源３１が＋数ｍＶ（あるいは、−数ｍＶ）の電位を基板側電源配線１に印加し、電流が流れるか否かを検出することでも、ワイヤＷ１〜Ｗ３の断線を検査することが可能である。この場合、スイッチ２５は閉状態である。
【００９４】
以上説明したように、パッドＰＤ１〜ＰＤ３と電源線７との間に不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３を設けるとともに、パッドＰＤ４〜ＰＤ６と接地線８との間に不揮発性スイッチ部ＮＳＷ４〜ＮＳＷ６を設けることで、電圧源３１（または、電圧源２１）からの電流が流れる経路を、並列接続されているワイヤＷ１〜Ｗ３、ワイヤＷ４〜Ｗ６から検査対象になるワイヤだけに限定することができる。このため、ワイヤＷ１〜Ｗ６の断線を個別に検査することが可能である。
【００９５】
なお、上記説明では、本発明の理解を容易とするために、検査装置３が、各不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６の切り替えを行う電圧源２１〜２４と、各ワイヤＷ１〜Ｗ６を流れる電流を測定する電圧源３１とを個別に備えた構成とした。しかしながら、本発明の検査装置の構成は当該構成に限定されるものではなく、例えば、電圧源３１と電圧源２１等、共通化可能な電圧源は、適宜共通化することができる。
【００９６】
また、上記では、電源線７側のワイヤＷ１〜Ｗ３の断線と、接地線８側のワイヤＷ４〜Ｗ６の断線とを個別に検査する手順を説明したが、電源線７側のワイヤＷ１〜Ｗ３の検査と、接地線８側のワイヤＷ４〜Ｗ６の検査とを並行して行う構成であってもよい。
【００９７】
さらに、上記では、検査装置３が電圧源を備え、リードＬに電位を印加する場合について説明したが、電圧源に代えて、適宜、電流源を使用してもよいことはいうまでもない。
【００９８】
加えて、上述のように、リードＬ１３、Ｌ１４は、不揮発性スイッチ部の接続状態を切替えるための外部端子である。すなわち、接続部材の断線を検査する時のみ使用される端子であり、通常使用時には開放端子にすればよい。したがって、リードＬ１３、Ｌ１４は、半導体装置の機能を阻害することはない。
【００９９】
また、ワイヤＷ１〜Ｗ６と同様にワイヤＷ７〜Ｗ１４にも断線が発生する可能性があるが、以下に示す手法により、ワイヤＷ７〜Ｗ１４の断線は、上述の接続検査の過程で検出することができる。
【０１００】
まず、ワイヤＷ１３の断線は、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３に対して書込処理または消去処理を行う際に、リードＬ１３を流れる電流を検出することにより検査することができる。例えば、上述のワイヤＷ１の接続検査のためのスイッチ切替処理の際に、リードＬ１３に電流が流れなければワイヤＷ１３に断線が発生していることになる。同様の手法により、ワイヤＷ１４の断線も検出することができる。
【０１０１】
また、ワイヤＷ７〜Ｗ９の断線は、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３に対して書込処理または消去処理を行う際に、各リードＬ７〜Ｌ９を流れる電流（リーク電流）を検出することにより検査することができる。例えば、上述のワイヤＷ１の接続検査のためのスイッチ切替処理の際に、電流が検出されないリードがあれば、対応するワイヤに断線が発生していることになる。同様の手法により、ワイヤＷ１０〜Ｗ１２の断線も検出可能である。
【０１０２】
さて、上述の手順により、すべてのワイヤＷ１〜Ｗ６の接続検査が完了し、良品であると判定されると、従来の検査手順と同様に、ＤＵＴ１０に対してＤＣ検査および機能検査が順に行われる。そして、すべての検査にて良品と判定されたＤＵＴ１０だけが、最終的に良品と判別される。
【０１０３】
このとき、本発明に係る半導体装置の検査方法では、図８に示した従来の検査フローに加えて、後述の処理を行う。図５は、本発明に係る半導体装置の検査方法の手順を示すフロー図である。なお、図５において、図８と同様の処理を行うステップには同一の符号を付している。
【０１０４】
本発明に係る半導体装置の検査方法では、図５にステップＳ１０として示すように、接続検査において良品と判定された場合（図５  Ｓ１→Ｓ２Ｙｅｓ）、ＤＵＴ１０に設けられたすべての不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６を閉状態に切り替えるための処理が行われる。
【０１０５】
このとき、検査装置３は、例えば、スイッチ２５を閉状態として、パッドＰＤ１３に接地電位を印加するとともに、電圧源２１を駆動して基板側電源配線１（パッドＰＤ１、ＰＤ２、ＰＤ３）に、高電位を印加する。また、検査装置３は、電圧源２２、２３、２４を駆動し、パッドＰＤ７、ＰＤ８、ＰＤ９に高電位を印加する。これにより、Ｐ型のフラッシュメモリ素子からなる不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３に消去処理が実行されすべてが閉状態になる。
【０１０６】
また、検査装置３とＤＵＴ１０との結線状態を図４に示した結線状態に変更した上で、接地線８側に対しても、同様の処理を行う。すなわち、検査装置３は、パッドＰＤ１４に高電位を印加するとともに、パッドＰＤ１０、ＰＤ１１、ＰＤ１２低電位を印加する。これにより、Ｎ型フラッシュメモリ素子からなる各不揮発性スイッチ部ＮＳＷ４〜ＮＳＷ６に消去処理が実行され、すべてが閉状態になる。
【０１０７】
ここで、各不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６は、書込処理がなされない限り閉状態が維持されるため、以降の検査時、および、通常動作時に不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６の接続状態を維持するための電源供給を行う必要がない。したがって、遮断状態（あるいは、導通状態）を維持するための制御回路が不要であるため、従来に比べて、半導体チップ面積の増大を抑制することができるとともに、ノイズの発生を抑制することができ、さらに、消費電力も小さくすることができる。
【０１０８】
一方、接続検査において不良品と判定されたＤＵＴ１０も含め、各検査において不良判定されたＤＵＴ１０は、従来と同様、不良品と判定された時点で検査対象から除外される（図５  Ｓ２Ｎｏ→Ｓ９、Ｓ４Ｎｏ→Ｓ９、Ｓ６Ｎｏ→Ｓ９）。
【０１０９】
この場合、本発明に係る半導体装置の検査方法では、図５にステップＳ１１として示すように、ＤＵＴ１０に設けられたすべての不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６を開状態に切り替えるための遮断処理が行われる。
【０１１０】
ここでは、検査装置３は、図１に示す結線状態で、パッドＰＤ１３に接地電位を印加するとともに、基板側電源配線１（パッドＰＤ１、ＰＤ２、ＰＤ３）に高電位を印加する。また、検査装置３は、パッドＰＤ７、ＰＤ８、ＰＤ９に低電位を印加する。これにより、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３に書込処理が実行され、すべてが開状態になる。
【０１１１】
また、検査装置３とＤＵＴ１０との結線状態を図４に示した結線状態に変更した上で、検査装置３は、リードＬ１４に高電位を印加するとともに、電圧源２２、２３、２４を駆動し、パッドＰＤ１０、ＰＤ１１、ＰＤ１２に高電位を印加する。これにより、不揮発性スイッチ部ＮＳＷ４〜ＮＳＷ６に書込処理が実行され、すべて開状態になる。
【０１１２】
なお、上記遮断処理は、例えば、図６に示すように、電圧源２２をリードＬ７〜Ｌ９のそれぞれに接続し、電圧源２３をリードＬ１４に接続し、電圧源２４をリードＬ１０〜Ｌ１２のそれぞれに接続すれば、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６のすべてに対して同時に行うことができる。
【０１１３】
以上のようにして遮断処理を行うことにより、不良品と判定されたＤＵＴ１０は、いずれの検査項目で不良と判定された場合であっても、電源線７および接地線８への電源供給経路が遮断され、この遮断状態が維持されることになる。
【０１１４】
したがって、一旦、不良品と判定された半導体装置は、遮断処理を行うことにより、完全に動作不能になる。このため、仮に、良品の中に不良品が混入した場合であっても、例えば、スイッチ部の切替処理を行うことなく検査信号を入力することにより、不良品であることを容易に確認することができる。ここで、検査信号としては、例えば、ＤＵＴ１０を通常動作させるために、基板側電源配線１に電位を印加すればよい。この場合、遮断処理が行われたＤＵＴ１０では、動作電流が全く流れないことになる。このため、良品中に混入した不良品を従来に比べて極めて短時間で識別することが可能になる。
【０１１５】
また、図７にステップＳ１２として示すように、検査工程の最初にスイッチ部の切替処理を行うことなく上記検査信号をＤＵＴ１０に入力するようにすれば、未検査品内に混入した不良品を短時間で識別することができる。この場合、ＤＵＴ１０が未検査品であった場合には、各不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６に対して、書込処理と消去処理のいずれも行われないため、各不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６の接続状態は不定である。しかしながら、書込処理を行うことなしに、すべての不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６が遮断状態にある可能性は著しく低いため、上記検査信号を入力することにより不良品を識別することが可能である。
【０１１６】
さらに、仮に、不良品と判定された半導体装置が外部に流出し、当該不良品が第三者に入手される事態が発生した場合でも、遮断処理が行われているので、第三者は電気特性を取得することができない。このため、不良品が解析され、不良要因等の情報が第三者に取得されることを防止することもできる。
【０１１７】
なお、上記説明では、半導体チップ６の電源線７と接地線８とがともに、複数の内部端子（パッド）を有する構成について説明したが、本発明は当該構成に限定されるものではない。電源線７または接地線８のいずれか一方が、単一の内部端子に接続されている場合には、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ３、あるいはＮＳＷ４〜ＮＳＷ６が不要になるだけである。すなわち、接地線８側が単一の内部端子ならば、不揮発性スイッチ部ＮＳＷ４〜６が不要になり、接地線８と単一のパッドとを不揮発性スイッチ部を介さずに直接接続すればよい。
【０１１８】
また、通常使用時には、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６の開状態と閉状態を切替える制御信号の入力が不要である。このため、図１に示すように、パッドＰＤ７〜ＰＤ１２は、不揮発性スイッチ部ＮＳＷ１〜ＮＳＷ６の接続状態を変更する電位を印加した際に、回路群５の動作に影響を与えないような入力信号用のパッド（例えば、ＴＴＬ信号やクロック信号が入力されるパッド）と兼用することが可能である。このようにすれば、チップ面積の増大を抑えることができる。
【０１１９】
さらに、上記では、半導体チップが外部端子としてリードを備えたパッケージに封止された半導体装置の接続検査を例示したが、本発明は、他の構造を有する半導体装置の接続検査にも当然に適用可能である。
【０１２０】
例えば、Ｃ−ＣＳＰ（セラミック製ＣＳＰ）等のように、半導体チップが実装されるキャリヤと半導体チップがマイクロ・バンプによって接続されている場合には、半導体チップとキャリヤとの間の接続検査に適用可能である。または、半導体チップと他の半導体チップが接続される場合には、双方の半導体チップの接続検査に適用可能である。さらに、半導体チップとプリント基板が直接接続される場合には、半導体チップとプリント基板の接続検査に適用することができる。
【０１２１】
さらに、上記説明では、内部端子と外部端子とが１対１で接続された場合について説明した。しかしながら、複数の内部端子が複数の接続部材により、単一の外部端子に接続されている場合であっても、本発明を適用することが可能である。このような構成は、基板側電源配線１や基板側接地配線２がパッケージに内蔵された状態であり、本発明の作用、効果は何等損なわれることがない。
【産業上の利用可能性】
【０１２２】
本発明にかかる半導体装置およびその検査方法は、アプリケーション上のＬＳＩの実装状態に近い検査基板での測定を実現できるとともに、検査装置に多種の性能を要求せず、検査に必要な時間が短く、低コストで電源端子と接地端子の断線を検査することができ、情報通信機器、事務用電子機器等に用いられる半導体装置およびその検査方法として有用である。
【図面の簡単な説明】
【０１２３】
【図１】本発明を適用した半導体装置および検査装置を示す概略構成図。
【図２】本発明のスイッチ部の一例を示す断面図。
【図３】本発明を適用した半導体装置および検査装置を示す概略構成図。
【図４】本発明を適用した半導体装置および検査装置を示す概略構成図。
【図５】本発明の半導体装置の検査方法を示すフロー図。
【図６】本発明を適用した半導体装置および検査装置を示す概略構成図。
【図７】本発明の半導体装置の検査方法を示すフロー図。
【図８】従来の半導体装置の検査方法を示すフロー図。
【図９】従来の半導体装置および検査装置を示す概略構成図。
【図１０】従来の半導体装置および検査装置を示す概略構成図。
【図１１】従来の半導体装置および検査装置を示す概略構成図。
【符号の説明】
【０１２４】
１  基板側電源配線
２  基板側接地配線
３  検査装置
４  パッケージ
５  回路群
６  半導体チップ
７  電源線（第１の電源線）
８  接地線（第２の電源線）
１０  ＤＵＴ（半導体装置）
Ｌ１〜Ｌ３  リード（第１の外部端子）
Ｌ４〜Ｌ６  リード（第２の外部端子）
ＮＳＷ１〜ＮＳＷ３  不揮発性スイッチ部（第１のスイッチ部）
ＮＳＷ４〜ＮＳＷ６  不揮発性スイッチ部（第２のスイッチ部）
ＰＤ１〜ＰＤ３  パッド（第１の内部端子）
ＰＤ４〜ＰＤ６  パッド（第２の内部端子）
Ｗ１〜Ｗ１３  ワイヤ（接続部材）
【図１】
2006194676.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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