(57)【要約】【課題】  １メモリセルで２ビットのデータを記憶する不揮発性のメモリ素子に対応し、かつ高速な読み出し動作が可能なメモリアレイ回路を提供する。【解決手段】  副ビット線ＳＢＬの一端をドレインセレクタＤＳを介して共通電源ＣＤＶに接続し、他端をソースセレクタＳＳを介して主ビット線ＭＢＬに接続する。ドレインセレクタＤＳに対するドレイン選択線ＤＳＡ等と、ソースセレクタＳＳに対するソース選択線ＳＳＥ等に対する選択信号を切り替え、副ビット線ＳＢＬをメモリセルＭＣに対するドレイン線またはソース線として切り替えて使用する。これにより、２ビット容量のメモリセルＭＣの読み書きが可能になる。また、メモリセルＭＣを２つ選択し、これらのメモリセルで、メモリセルから主ビット線ＭＢＬに至る副ビット線ＳＢＬを挟む。これにより、配線経路の寄生容量が減少し、高速な読み出し動作が可能になる。【選択図】      図１
2006309811.tif 000002
【特許請求の範囲】
【請求項１】
平行に配置された複数のワード線と、
前記ワード線に交差して平行に配置された複数の副ビット線と、
前記副ビット線の隣接する２本毎に設けられた主ビット線と、
前記ワード線と前記副ビット線の各交差箇所に設けられ、制御電極がその交差箇所のワード線に接続され、第１の電極がその交差箇所の副ビット線に接続され、第２の電極が該副ビット線に隣接する副ビット線に接続されて、該ワード線によって選択されたときに該第１及び第２の電極間に印加する電圧の方向を変えることによって２ビットの情報を読み書きできる不揮発性のメモリセルと、
前記副ビット線の一端と共通電源との間に設けられ、ドレイン選択信号が与えられた時に該副ビット線を該共通電源に接続するドレインセレクタと、
前記副ビット線の他端と前記主ビット線との間に設けられ、ソース選択信号が与えられた時に該副ビット線を該主ビット線に接続するソースセレクタと、
前記ドレインセレクタの内の第４ｎ（但し、ｎは０以上の整数）番目、第４ｎ＋１番目、第４ｎ＋２番目及び第４ｎ＋３番目の各ドレインセレクタに、前記ドレイン選択信号を与えるための第１、第２、第３及び第４のドレイン選択線と、
前記ソースセレクタの内の偶数番目及び奇数番目の各ソースセレクタに、前記ソース選択信号を与えるための第１及び第２のソース選択線とを、
備えたことを特徴とするメモリアレイ回路。
【請求項２】
平行に配置された複数のワード線と、
前記ワード線に交差して平行に配置され、隣接する２ｍ本を１組とするｎ組（但し、ｍ，ｎは複数）の副ビット線と、
前記副ビット線の隣接するｍ本毎に設けられた２ｎ本の主ビット線と、
前記ワード線と前記副ビット線の各交差箇所に設けられ、制御電極がその交差箇所のワード線に接続され、第１の電極がその交差箇所の副ビット線に接続され、第２の電極が該副ビット線に隣接する副ビット線に接続されて、該ワード線によって選択されたときに該第１及び第２の電極間に印加する電圧の方向を変えることによって２ビットの情報を読み書きできる不揮発性のメモリセルと、
前記副ビット線の一端と共通電源との間に設けられ、ドレイン選択信号が与えられた時に該副ビット線を該共通電源に接続するドレインセレクタと、
前記副ビット線の他端と対応する前記主ビット線との間に設けられ、ソース選択信号が与えられた時に該副ビット線を該主ビット線に接続するソースセレクタと、
前記ドレインセレクタの内の第２ｍｉ（但し、ｉは０からｎ−１まで整数）番目、第２ｍｉ＋１番目、…、及び第２ｍ（ｉ＋１）−１番目の各ドレインセレクタに、それぞれ前記ドレイン選択信号を与えるための第１、第２、…、及び第２ｍのドレイン選択線と、
前記ソースセレクタの内の第ｍｊ（但し、ｊは０から２ｎ−１までの整数）番目、第ｍｊ＋１番目、…、及び第ｍ（ｊ＋１）−１番目の各ソースセレクタに、前記ソース選択信号を与えるための第１、第２、…、及び第ｍのソース選択線とを、
備えたことを特徴とするメモリアレイ回路。
【請求項３】
前記ドレイン選択信号と前記ソース選択信号は、選択された前記ワード線に接続された前記メモリセルの内の２つを選択し、かつ、その選択された２つのメモリセルによってこれらのメモリセルから前記主ビット線に至までの前記副ビット線が挟まれるように、前記ドレインセレクタと前記ソースセレクタを選択するように与えられることを特徴とする請求項１または２記載のメモリアレイ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１メモリセルで２ビットのデータを記憶する不揮発性記憶装置用のメモリアレイ回路に関するものである。
【背景技術】
【０００２】
【特許文献１】特開平１１−２０３８８０号公報
【特許文献２】特開２０００−５７７９４号公報
【特許文献３】特開２００４−３３５７９７号公報
【０００３】
図２は、上記特許文献１に記載された従来のメモリアレイ回路の構成図である。
このメモリアレイ回路は、複数のサブブロック（ＳＵＢＢＬＫ）１（図には１個のみ記載）と１つのマルチプレクサ（ＭＰＸ）２を有している。サブブロック１は、平行配置された複数のワード線ＷＬ０，ＷＬ１，…と、これらのワード線に交差して配置された複数のセレクト線ＳＬ０，ＳＬ１，…と、これらのセレクト線に挟まれ、かつワード線に交差して配置された複数の副ビット線ＳＢＬ０，ＳＢＬ１，…を有している。
【０００４】
ワード線ＷＬとセレクト線ＳＬの各交差箇所には、メモリセルＭＣ０，ＭＣ１，…が設けられている（図には、ワード線ＷＬ０に対応するメモリセルのみ記載）。各メモリセルＭＣは、浮遊ゲートに蓄積される電荷の有無によってデータを記憶するもので、制御電極がワード線ＷＬに接続され、ドレイン電極がセレクト線ＳＬに接続されている。また、メモリセルＭＣのソース電極は対応する副ビット線ＳＢＬに接続されている。
【０００５】
各セレクト線ＳＬ０，ＳＬ１，…は、それぞれスイッチ用のトランジスタで構成されたドレインセレクタＤＳ０，ＤＳ１，…を介して共通電源線ＣＤＶに接続されている。偶数番目のドレインセレクタＤＳ０，ＤＳ２，…のゲートはドレイン選択線ＤＳＥに共通接続され、奇数番目のドレインセレクタＤＳ１，ＤＳ３，…のゲートはドレイン選択線ＤＳＯに共通接続されている。一方、各副ビット線ＳＢＬ０，ＳＢＬ１，…は、それぞれスイッチ用のトランジスタで構成されたソースセレクタＳＳ０，ＳＳ１，…を介して、主ビット線ＭＢＬ０，ＭＢＬ１，…に接続されている。
【０００６】
なお、図示しないが、主ビット線ＭＢＬ０，ＭＢＬ１，…には、このサブブロック１と同様の複数のサブブロックが並列に接続されている。
【０００７】
更に、主ビット線ＭＢＬ０，ＭＢＬ１，…は、マルチプレクサ２を介して、データ線ＤＬ０，ＤＬ１に接続されている。マルチプレクサ２は、選択信号Ｙ０，Ｙ１，…に従って隣接する２本の主ビット線ＭＢＬを選択し、データ線ＤＬ０，ＤＬ１に接続するものである。データ線ＤＬ０，ＤＬ１には、それぞれセンスアンプＳＡ０，ＳＡ１が接続されると共に、図示しないデータ書き込み回路等が接続されている。センスアンプＳＡ０，ＳＡ１は、選択されたメモリセルＭＣを通して接地電位に流れる電流の有無を検出することにより、このメモリセルＭＣの記憶内容を読み出すものである。
【０００８】
図３は、図２中のメモリセル（ＭＣ６，ＭＣ９）の選択時の状態を示す図であり、太線は選択されたドレイン選択線ＤＳ、ワード線ＷＬ及びソース選択線ＳＳと、選択されたメモリセルＭＣ６，ＭＣ９に流れる電流の経路を示している。
【０００９】
この図３に示すように、ソース選択線ＳＳと選択信号Ｙ３を“Ｈ”にすることにより、副ビット線ＳＢＬ３から、主ビット線ＭＢＬ３とデータ線ＤＬ０を通してセンスアンプＳＡ０に達する経路と、副ビット線ＳＢＬ４から、主ビット線ＭＢＬ４とデータ線ＤＬ１を通してセンスアンプＳＡ１に達する経路が構成される。更に、ワード線ＷＬ０とドレイン選択線ＤＳＯを“Ｈ”にすることにより、共通電源線ＣＤＶから、ドレインセレクタＤＳ３とメモリセルＭＣ６を介して副ビット線ＳＢＬ３に達する経路と、ドレインセレクタＤＳ５とメモリセルＭＣ９を介して副ビット線ＳＢＬ４に達する経路が構成される。
【００１０】
これにより、例えばメモリセルＭＣ６の記憶内容が“１”の場合、読み出し電流は主ビット線ＭＢＬ３からセンスアンプＳＡ０に流れる。また、メモリセルＭＣ９の記憶内容が“１”の場合、読み出し電流は主ビット線ＭＢＬ４からセンスアンプＳＡ１に流れる。
【００１１】
図２から分かるように、メモリセルＭＣ６，ＭＣ９を読み出す場合、副ビット線ＳＢＬ３，ＳＢＬ４は、メモリセルＭＣ７，ＭＣ８のオン抵抗を介して接続される。副ビット線ＳＢＬ３，ＳＢＬ４の電位は、メモリセルＭＣ６，ＭＣ９の記憶内容に関わらず、センスアンプＳＡ０，ＳＡ１によってほぼ同電位となる。但し、メモリセルＭＣ６，ＭＣ９の記憶内容が互いに異なる場合、副ビット線ＳＢＬ３，ＳＢＬ４に若干の電位差が生じるため、メモリセルＭＣ７，ＭＣ８を介してリーク電流が流れる。従って、このメモリアレイ回路を使用するには、リーク電流が無視できる程度に小さいことが必要である。
【００１２】
一方、選択されたメモリセルＭＣ６，ＭＣ９は、その中間のメモリセルＭＣ７，ＭＣ８を挟み込み、かつ、読み出しに使用する副ビット線ＳＢＬ３，ＳＢＬ４が、これらのメモリセルＭＣ６，ＭＣ９の内側に位置している。従って、副ビット線ＳＢＬ３，ＳＢＬ４、と主ビット線ＭＢＬ３，ＭＢＬ４等の読み出し経路以外の主な寄生容量の成分は、セレクト線ＳＬ４とこのセレクト線ＳＬ４に接続するメモリセルだけとなり、読み出し経路に発生する寄生容量は、選択されたメモリセルＭＣ６，ＭＣ９で挟まれた領域に限定される。このため、寄生容量が非常に小さくなり、高速な読み出し動作が可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記メモリアレイ回路は、浮遊ゲートに蓄積される電荷の有無によってデータを記憶する不揮発性のメモリセルを対象としたものであり、各メモリセルでは、ドレイン電極とソース電極が固定している。
【００１４】
一方、近年の大メモリ容量への要求の高まりにより、１つのメモリセルで２ビットのデータを記憶することができる不揮発性のメモリ素子が出現している。
【００１５】
図４は、前記特許文献３に記載された２ビット対応のメモリ素子の説明図である。
このメモリ素子は、図４（ａ）に断面構造を示すように、Ｐウエル領域１１の表面にゲート酸化膜１２を介してゲート電極１３が形成され、このゲート電極１３の側壁部に、シリコン窒化膜によるメモリ機能体１４Ｌ，１４Ｒが形成されている。更に、Ｐウエル領域１１の表面には、一部がメモリ機能体１４Ｌ，１４Ｒの下側に達するように、Ｎ型の拡散領域１５Ｌ，１５Ｒが形成されている。これらの拡散領域１５Ｌ，１５Ｒは、印加する電圧により、ソース電極またはドレイン電極となるように切り替えて使用されるようになっている。
【００１６】
図４（ｂ）は、メモリ素子の書き込み動作原理を示す図である。ここで、書き込みとは、メモリ機能体に電子を注入することを指す。
【００１７】
図の左側のメモリ機能体１４Ｌに書き込みを行うためには、右側の拡散領域１５Ｒをソース電極に、左側の拡散領域１５Ｌをドレイン電極とする。例えば、拡散領域１５Ｒ及びＰ型ウエル領域１１に０Ｖ、拡散領域１５Ｌとゲート電極１３に＋５Ｖを印加する。これにより、反転層１６が拡散領域１５Ｒから伸びるが、拡散領域１５Ｌに達することなくピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域１５Ｌまで高電界によって加速され、いわゆるホットエレクトロンとなる。このホットエレクトロンが、メモリ機能体１４Ｌに注入されることにより、書き込みが行われる。なお、右側のメモリ機能体１４Ｒ近傍では、ホットエレクトロンが発生しないため、書き込みは行われない。
【００１８】
一方、右側のメモリ機能体１４Ｒに書き込みを行うためには、左側の拡散領域１５Ｌをソース電極とし、右側の拡散領域１５Ｒをドレイン電極とする。
【００１９】
図４（ｃ）は、メモリ素子の読み出し動作原理を示す図である。
図の左側のメモリ機能体１４Ｌに記憶された情報を読み出す場合、左側の拡散領域１５Ｌをソース電極に、右側の拡散領域１５Ｒをドレイン電極とし、トランジスタを動作させる。例えば、拡散領域１５Ｒ及びＰ型ウエル領域１１に０Ｖ、拡散領域１５Ｌに＋１．８Ｖ、ゲート電極１３に＋２Ｖを印加する。このとき、メモリ機能体１４Ｌに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、メモリ機能体１４Ｌに電子が蓄積している場合は、このメモリ機能体１４Ｌの近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。従って、ドレイン電流を検出することにより、メモリ機能体１４Ｌの記憶情報を読み出すことができる。なお、図の右側のメモリ機能体１４Ｒに記憶された情報を読み出す場合、右側の拡散領域１５Ｒをソース電極に、左側の拡散領域１５Ｌをドレイン電極とし、トランジスタを動作させる。
【００２０】
図４（ｄ）は、メモリ素子の消去動作原理を示す図である。
図の左側のメモリ機能体１４Ｌに記憶された情報を消去する場合、左側の拡散領域１５Ｌに正電圧（例えば、＋５Ｖ）、Ｐ型ウエル領域１１に０Ｖを印加して、この拡散領域１５ＬとＰ型ウエル領域１１とのＰＮ接合に逆方向バイアスをかけ、更に、ゲート電極１３に負電圧（例えば、−５Ｖ）を印加する。これにより、ＰＮ接合のうちゲート電極１３付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウエル領域１１側にホットホールが発生する。このホットホールが負の電位を持つゲート電極１３方向に引き込まれ、メモリ機能体１４Ｌにホール注入が行われて、このメモリ機能体１４Ｌの消去が行われる。なお、拡散領域１５Ｒには、０Ｖを印加すれば良い。また、なお、図の右側のメモリ機能体１４Ｒに記憶された情報を消去する場合は、拡散領域１５Ｒ，１５Ｌの電位を入れ替えれば良い。
【００２１】
このように、２ビット対応のメモリ素子では、ゲート電極１３の左右の側壁部にメモリ機能体１４Ｌ，１４Ｒを形成し、これらの２つのメモリ機能体１４Ｌ，１４Ｒに対応して形成された左右の拡散領域１５Ｌ，１５Ｒを、ソース電極またはドレイン電極となるように切り替えて使用することにより、２ビットの情報を記憶することができる。
【００２２】
しかしながら、前記メモリアレイ回路は、メモリセルＭＣのドレイン電極が接続されるセレクト線ＳＬとソース電極が接続されるサブビット線ＳＢＬが完全に区別されており、２ビット対応のメモリ素子に適応させることができなかった。
【００２３】
本発明は、１メモリセルで２ビットのデータを記憶する不揮発性のメモリ素子に対応し、かつ高速な読み出し動作が可能なメモリアレイ回路を提供するものである。
【課題を解決するための手段】
【００２４】
本発明のメモリアレイ回路は、平行に配置された複数のワード線と、前記ワード線に交差して平行に配置された複数の副ビット線と、前記副ビット線の隣接する２本毎に設けられた主ビット線と、前記ワード線と前記副ビット線の各交差箇所に設けられ、制御電極がその交差箇所のワード線に接続され、第１の電極がその交差箇所の副ビット線に接続され、第２の電極が該副ビット線に隣接する副ビット線に接続されて、該ワード線によって選択されたときに該第１及び第２の電極間に印加する電圧の方向を変えることによって２ビットの情報を読み書きできる不揮発性のメモリセルと、前記副ビット線の一端と共通電源との間に設けられ、ドレイン選択信号が与えられた時に該副ビット線を該共通電源に接続するドレインセレクタと、前記副ビット線の他端と前記主ビット線との間に設けられ、ソース選択信号が与えられた時に該副ビット線を該主ビット線に接続するソースセレクタと、前記ドレインセレクタの内の第４ｎ（但し、ｎは０以上の整数）番目、第４ｎ＋１番目、第４ｎ＋２番目及び第４ｎ＋３番目の各ドレインセレクタに、前記ドレイン選択信号を与えるための第１、第２、第３及び第４のドレイン選択線と、前記ソースセレクタの内の偶数番目及び奇数番目の各ソースセレクタに、前記ソース選択信号を与えるための第１及び第２のソース選択線とを備えたことを特徴としている。
【発明の効果】
【００２５】
本発明では、副ビット線の一端をドレインセレクタを介して共通電源に接続し、この副ビット線の他端をソースセレクタを介して主ビット線に接続している。従って、ドレインセレクタに対するドレイン選択信号と、ソースセレクタに対するソース選択信号を、切り替えることにより、副ビット線をドレイン線またはソース線として切り替えて使用することができる。これにより、１メモリセルで２ビットのデータを記憶するメモリセルの読み書きが可能になる。また、選択されたワード線に接続されたメモリセルの内の２つを選択し、かつ、その選択された２つのメモリセルが、これらのメモリセルから主ビット線に至までの副ビット線を挟むように、ドレインセレクタとソースセレクタを選択するドレイン選択信号とソース選択信号を与えることにより、寄生容量が減少して高速な読み出し動作が可能になるという効果がある。
【発明を実施するための最良の形態】
【００２６】
選択された２つのメモリセルに挟まれるメモリセルの数をｍ個にする場合は、ワード線に交差して平行に配置され、隣接する２ｍ本を１組とするｎ組の副ビット線と、この副ビット線の隣接するｍ本毎に設けられた２ｎ本の主ビット線を設ける。そして、各副ビット線の一端と共通電源との間に設けられてこの副ビット線を共通電源に接続するドレインセレクタの内の第２ｍｉ（但し、ｉは０からｎ−１まで整数）番目、第２ｍｉ＋１番目、…、及び第２ｍ（ｉ＋１）−１番目の各ドレインセレクタに、それぞれドレイン選択信号を与えるための第１、第２、…、及び第２ｍのドレイン選択線を設ける。また、各副ビット線の他端と対応する主ビット線との間に設けられてこの副ビット線を主ビット線に接続するソースセレクタの内の第ｍｊ（但し、ｊは０から２ｎ−１までの整数）番目、第ｍｊ＋１番目、…、及び第ｍ（ｊ＋１）−１番目の各ソースセレクタに、前記ソース選択信号を与えるための第１、第２、…、及び第ｍのソース選択線を設ける。
【実施例１】
【００２７】
図１は、本発明の実施例１を示すメモリアレイ回路の構成図である。
このメモリアレイ回路は、複数のサブブロック（ＳＵＢＢＬＫ）２０（但し、図には１個のみ記載）と、１つのマルチプレクサ（ＭＰＸ）３０を有している。各サブブロック２０は、平行して配置された複数のワード線ＷＬｉ（ｉ＝０，１，…）と、これらのワード線ＷＬｉに交差して平行に配置された複数の副ビット線ＳＢＬｊ（ｊ＝０，１，…）を有している。
【００２８】
ワード線ＷＬｉと副ビット線ＳＢＬｊの各交差箇所には、メモリセルＭＣｊ（ｊ＝０，１，…）が設けられている（但し、図には、ワード線ＷＬ０に対応するメモリセルのみ記載）。各メモリセルＭＣｊは、図４に示したように、ゲート電極（制御電極）の左右の側壁部にそれぞれメモリ機能体を形成し、２つのメモリ機能体に対応して形成された左右の拡散領域を、ドレイン電極またはソース電極として切り替えて使用することができる第１及び第２の電極とする２ビット対応の不揮発性のメモリ素子である。メモリセルＭＣｊのゲート電極は、対応するワード線ＷＬｉに接続され、このメモリセルＭＣｊの第１及び第２の電極が、それぞれ隣り合う副ビット線ＳＢＬｊ，ＳＢＬj+1 に接続されている。
【００２９】
副ビット線ＳＢＬｊの一端（図の上側）は、スイッチ用のトランジスタで構成されたドレインセレクタＤＳｊを介して共通電源線ＣＤＶに接続されている。ドレインセレクタＤＳｊの内、４ｎ（但し、ｎ＝０，１，２，…）番目のドレインセレクタＤＳｊのゲートはドレイン選択線ＤＳＡに共通接続され、４ｎ＋１番目のドレインセレクタＤＳｊのゲートはドレイン選択線ＤＳＢに共通接続されている。更に、４ｎ＋２番目のドレインセレクタＤＳｊのゲートはドレイン選択線ＤＳＣに共通接続され、４ｎ＋３番目のドレインセレクタＤＳｊのゲートはドレイン選択線ＤＳＤに共通接続されている。
【００３０】
また、副ビット線ＳＢＬj+1 の他端（図の下側）は、スイッチ用のトランジスタで構成されたソースセレクタＳＳｊを介して、対応する主ビット線ＭＢＬに接続されている。即ち、隣接する奇数番目と偶数番目の副ビット線ＳＢＬ2n+1，ＳＢＬ2n+2（例えば、ＳＢＬ１，ＳＢＬ２）は、それぞれソースセレクタＳＳ2n，ＳＳ2n+1（この場合は、ＳＳ０，ＳＳ１）を介して、主ビット線ＭＢＬｎ（この場合は、ＭＢＬ０）に接続されている。そして、偶数番目のソースセレクタＳＳ2nのゲートは、ソース選択線ＳＳＥに共通接続され、奇数番目のソースセレクタＳＳ2n+1のゲートは、ソース選択線ＳＳＯに共通接続されている。なお、主ビット線ＭＢＬ０，ＭＢＬ１，…には、このサブブロック２０と同様の複数のサブブロックが並列に接続されている。
【００３１】
更に、主ビット線ＭＢＬ０，ＭＢＬ１，…は、マルチプレクサ３０を介して、データ線ＤＬ０，ＤＬ１に接続されている。マルチプレクサ３０は、選択信号Ｙ０，Ｙ１，…に従って隣接する２本の主ビット線ＭＢＬを選択し、データ線ＤＬ０，ＤＬ１に接続するものである。データ線ＤＬ０，ＤＬ１には、それぞれセンスアンプＳＡ０，ＳＡ１が接続されると共に、図示しないデータ書き込み回路等が接続されている。センスアンプＳＡ０，ＳＡ１は、選択されたメモリセルＭＣを通して接地電位に流れる電流の有無を検出することにより、このメモリセルＭＣの記憶内容を読み出すものである。
【００３２】
なお、この図１には記載していないが、ソース選択線ＳＳＥ，ＳＳＯ、及びドレイン選択線ＤＳＡ〜ＤＳＤに対する選択信号、ワード線ＷＬｉに対する駆動信号、マルチプレクサ３０に対する選択信号Ｙｉは、アドレスデコーダによってアドレス信号をデコードすることによって得られる。例えば、アドレス信号の上位桁をデコードすることによってサブブロック２０を選択するためのソース選択線ＳＳＥ，ＳＳＯに対する選択信号が得られる。またアドレス信号の下位桁をデコードすることにより、マルチプレクサ３０に対する選択信号Ｙｉが得られる。更に、アドレス信号の中位桁をデコードすることにより、ワード線ＷＬｉに対する駆動信号とドレイン選択線ＤＳＡ〜ＤＳＤに対する選択信号が得られる。
【００３３】
図５は、図１中のメモリセル（ＭＣ４，ＭＣ７）の選択時の状態を示す図であり、太線は選択されたドレイン選択線ＤＳＡ、ワード線ＷＬ０、ソース選択線ＳＳＥ及び選択信号Ｙ３と、選択されたメモリセルＭＣ４，ＭＣ７に流れる電流の経路を示している。
【００３４】
この図５に示すように、ソース選択線ＳＳＥと選択信号Ｙ３を“Ｈ”にすることにより、副ビット線ＳＢＬ５，ＳＢＬ７が、それぞれ主ビット線ＭＢＬ２，ＭＢＬ３を介してデータ線ＤＬ０，ＤＬ１に接続される。更に、ワード線ＷＬ０とドレイン選択線ＤＳＡを“Ｈ”にすることにより、共通電源線ＣＤＶから、ドレインセレクタＤＳ４、副ビット線ＳＢ４及びメモリセルＭＣ４を介して副ビット線ＳＢＬ５に達する経路と、ドレインセレクタＤＳ８、副ビット線ＳＢ８及びメモリセルＭＣ７を介して副ビット線ＳＢＬ７に達する経路が構成される。
【００３５】
これにより、メモリセルＭＣ４の左側の電極は共通電源線ＣＤＶに接続され、右側の電極はデータ線ＤＬ０に接続される。一方、メモリセルＭＣ７の右側の電極は共通電源線ＣＤＶに接続され、左側の電極はデータ線ＤＬ１接続される。
【００３６】
従って、共通電源線ＣＤＶとワード線ＷＬ０に５Ｖを印加し、データ線ＤＬ０，ＤＬ１を０Ｖにすれば、メモリセルＭＣ４の左側のメモリ機能体と、メモリセルＭＣ７の右側のメモリ機能体に書き込みを行うことができる。
【００３７】
また、ワード線ＷＬ０と共通電源線ＣＤＶに、それぞれ２Ｖと１．８Ｖを印加し、センスアンプＳＡ０，ＳＡ１を作動させれば、メモリセルＭＣ４の右側のメモリ機能体と、メモリセルＭＣ７の左側のメモリ機能体の記憶内容を読み出すことができる。
【００３８】
この読み出し動作において、読み出し経路は、選択されたメモリセルＭＣ４，ＭＣ７によって、その中間のメモリセルＭＣ５，ＭＣ６を挟み込み、かつ、読み出しに使用する副ビット線ＳＢＬ５，ＳＢＬ７は、これらのメモリセルＭＣ４，ＭＣ７の内側に位置している。従って、副ビット線ＳＢＬ５，ＳＢＬ７、及び主ビット線ＭＢＬ２，ＭＢＬ３等の読み出し経路以外の主な寄生容量の成分は、副ビット線ＳＢＬ６とこの副ビット線ＳＢＬ６に接続するメモリセルだけである。これにより、読み出し経路に発生する寄生容量は、図２のメモリアレイ回路と同様に、選択されたメモリセルＭＣ４，ＭＣ７で挟まれた領域に限定され、寄生容量が非常に小さくなり、高速な読み出し動作が可能になる。
【００３９】
図６は、図１中のメモリセル（ＭＣ７，ＭＣ１０）の選択時の状態を示す図であり、太線は選択されたドレイン選択線ＤＳＤ、ワード線ＷＬ０、ソース選択線ＳＳＯ及び選択信号Ｙ３と、選択されたメモリセルＭＣ７，ＭＣ１０に流れる電流の経路を示している。この図６においても、読み出し経路は、選択されたメモリセルＭＣ７，ＭＣ１０によって、その中間のメモリセルＭＣ８，ＭＣ９を挟み込み、かつ、読み出しに使用する副ビット線ＳＢＬ８，ＳＢＬ１０は、これらのメモリセルＭＣ７，ＭＣ１０の内側に位置している。従って、寄生容量が非常に小さくなり、高速な読み出し動作が可能になる。
【００４０】
但し、この図６でメモリセルＭＣ７に流れる電流の方向は、図５で選択されたメモリセルＭＣ７に流れる電流と方向が逆になっていることが分かる。これにより、メモリセルＭＣ７の右側のメモリ機能体の記憶内容を読み出すことができる。また、書き込み動作の場合は、メモリセルＭＣ７の左側のメモリ機能体に書き込みを行うことができる。
【００４１】
以上のように、この実施例１のメモリアレイ回路は、各副ビット線ＳＢＬｊの両端にドレインセレクタＤＳとソースセレクタＳＳを設け、共通電源線ＣＤＶ及び主ビット線ＭＢＬとの接続を切り替えることができるように構成している。これにより、隣接する副ビット線ＳＢＬｊ，ＳＢＬj+1 に接続されるメモリセルＭＣの第１及び第２の電極を、ソース電極とドレイン電極、またはドレイン電極とソース電極に切り替えることが可能になり、１メモリセルで２ビットのデータを記憶する不揮発性のメモリ素子に対応させることができる。
【００４２】
更に、選択された２つのメモリセルＭＣによって、読み出し用の副ビット線ＳＢＬを挟む構成となっているので、読み出し経路の寄生容量が低減し、高速な読み出し動作が可能になるという利点がある。
【実施例２】
【００４３】
図７は、本発明の実施例２を示すメモリアレイ回路の構成図である。
このメモリアレイ回路は、図１のメモリアレイ回路と同様に、複数のサブブロック２０Ａと１つのマルチプレクサ３０を有している。各サブブロック２０Ａは、平行して配置された複数のワード線ＷＬｉ（ｉ＝０，１，…）と、これらのワード線ＷＬｉに交差して平行に配置された複数の副ビット線ＳＢＬｊ（ｊ＝０，１，…）を有している。更に、ワード線ＷＬｉと副ビット線ＳＢＬｊの各交差箇所には、図１と同様のメモリセルＭＣｊが設けられ、このメモリセルＭＣｊのゲート電極がワード線ＷＬｉに接続されている。メモリセルＭＣｊの第１及び第２の電極は、それぞれ副ビット線ＳＢＬｊ，ＳＢＬj+1 に接続されている。そして、副ビット線ＳＢＬｊの一端は、ドレインセレクタＤＳｊを介して共通電源線ＣＤＶに接続されている。ここまでの構成は、図１のメモリアレイ回路と同じである。
【００４４】
一方、ドレインセレクタＤＳｊの内、６ｎ（但し、ｎ＝０，１，２，…）番目のドレインセレクタのゲートはドレイン選択線ＤＳＡに共通接続されている。同様に、６ｎ＋１，６ｎ＋２，６ｎ＋３，６ｎ＋４，６ｎ＋５番目のドレインセレクタＤＳのゲートは、それぞれドレイン選択線ＤＳＢ，ＤＳＣ，ＤＳＤ，ＤＳＥ，ＤＳＦに共通接続されている。
【００４５】
また、副ビット線ＳＢＬj+1 の他端は、ソースセレクタＳＳｊを介して、対応する主ビット線ＭＢＬに接続されている。即ち、隣接する３本の副ビット線ＳＢＬ3n+1，ＳＢＬ3n+2，ＳＢＬ3n+3は、それぞれソースセレクタＳＳ3n，ＳＳ3n+1，ＳＳ3n+2を介して、主ビット線ＭＢＬｎに接続されている。そして、ソースセレクタＳＳ3n，ＳＳ3n+1，ＳＳ3n+2のゲートは、それぞれソース選択線ＳＳＬ，ＳＳＭ，ＳＳＮに共通接続されている。
【００４６】
なお、主ビット線ＭＢＬ０，ＭＢＬ１，…には、このサブブロック２０Ａと同様の複数のサブブロックが並列に接続され、かつ、主ビット線ＭＢＬ０，ＭＢＬ１，…は、マルチプレクサ３０を介してデータ線ＤＬ０，ＤＬ１に接続され、このデータ線ＤＬ０，ＤＬ１には、それぞれセンスアンプＳＡ０，ＳＡ１、及びデータ書き込み回路等が接続されていることは、図１と同様である。
【００４７】
図７中の太線は、ドレイン選択線ＤＳＣ，ＤＳＤ、ワード線ＷＬ０、ソース選択線ＳＳＬ、及びマルチプレクサ３０の選択信号Ｙ１を選択することによって、メモリセルＭＣ３，ＭＣ７が一意的に選択されたときの電流経路を示している。このように、選択した２個のメモリセル（ＭＣ３，ＭＣ７）の間に、３個のメモリセル（ＭＣ４〜ＭＣ６）が挟み込まれ、かつ、電流経路となる副ビット線ＳＢＬ４，ＳＢＬ７が、選択された２個のメモリセルの内側に位置している。
【００４８】
この場合、メモリセルＭＣ７に注目すると、副ビット線ＳＢＬ８がドレイン線となり、副ビット線ＳＢＬ７がソース線となって、このメモリセルＭＣ７には、図の右から左へ電流が流れることになる。
【００４９】
一方、メモリセルＭＣ７に左から右への電流を流す場合は、ドレイン選択線ＤＳＡ，ＤＳＢ、ワード線ＷＬ０、ソース選択線ＳＳＭ、及びマルチプレクサ３０の選択信号Ｙ２を選択する。これにより、メモリセルＭＣ７，ＭＣ１１が一意的に選択される。そして、メモリセルＭＣ７に対しては、副ビット線ＳＢＬ７がドレイン線となり、副ビット線ＳＢＬ８がソース線となって、このメモリセルＭＣ７には、図の左から右へ電流が流れることになる。
【００５０】
この場合も、選択した２個のメモリセル（ＭＣ７，ＭＣ１１）の間に、３個のメモリセル（ＭＣ８〜ＭＣ１０）が挟み込まれ、かつ、電流経路となる副ビット線ＳＢＬ８，ＳＢＬ１１が、選択された２個のメモリセルの内側に位置している。
【００５１】
以上のように、この実施例２のメモリアレイ回路２０Ａは、各副ビット線ＳＢＬｊの両端にドレインセレクタＤＳとソースセレクタＳＳを設け、共通電源線ＣＤＶ及び主ビット線ＭＢＬとの接続を切り替えることができるように構成している。これにより、メモリセルＭＣの第１及び第２の電極を、ソース電極とドレイン電極、またはドレイン電極とソース電極に切り替えることが可能になり、１メモリセルで２ビットのデータを記憶する不揮発性のメモリ素子に対応させることができる。
【００５２】
更に、選択された２つのメモリセルＭＣによって、読み出し用の副ビット線ＳＢＬを挟む構成となっているので、読み出し経路の寄生容量が低減し、高速な読み出し動作が可能になるという利点がある。なお、図１のメモリアレイ回路と比べた場合、読み出し用の副ビット線ＳＢＬで挟まれる副ビット線の数が１本から２本に増加しているので、寄生容量は若干増加するが、挟み込むメモリセルＭＣの数が２個から３個に増加しているので、リーク電流を小さくすることができる。
【実施例３】
【００５３】
図８は、本発明の実施例３を示すメモリアレイ回路の構成図である。
このメモリアレイ回路は、図１のメモリアレイ回路と同様に、複数のサブブロック２０Ｂと１つのマルチプレクサ３０を有している。各サブブロック２０Ｂは、平行して配置された複数のワード線ＷＬｉ（ｉ＝０，１，…、但し、図にはＷＬ０のみ記載）と、これらのワード線ＷＬｉに交差して平行に配置された複数の副ビット線ＳＢＬｊ（ｊ＝０，１，…）を有している。更に、ワード線ＷＬｉと副ビット線ＳＢＬｊの各交差箇所には、図１と同様のメモリセルＭＣｊが設けられ、このメモリセルＭＣｊのゲート電極がワード線ＷＬｉに接続されている。メモリセルＭＣｊの第１及び第２の電極は、それぞれ副ビット線ＳＢＬｊ，ＳＢＬj+1 に接続されている。副ビット線ＳＢＬｊの一端は、ドレインセレクタＤＳｊを介して共通電源線ＣＤＶに接続されている。ここまでの構成は、図１のメモリアレイ回路と同じである。
【００５４】
一方、ドレインセレクタＤＳｊの内、８ｎ（但し、ｎ＝０，１，２，…）番目のドレインセレクタのゲートはドレイン選択線ＤＳＡに共通接続されている。同様に、８ｎ＋１，８ｎ＋２，８ｎ＋３，８ｎ＋４，８ｎ＋５，８ｎ＋６，８ｎ＋７番目のドレインセレクタＤＳのゲートは、それぞれドレイン選択線ＤＳＢ，ＤＳＣ，ＤＳＤ，ＤＳＥ，ＤＳＦ，ＤＳＧ，ＤＳＨに共通接続されている。
【００５５】
また、副ビット線ＳＢＬj+1 の他端は、ソースセレクタＳＳｊを介して対応する主ビット線ＭＢＬに接続されている。即ち、隣接する４本の副ビット線ＳＢＬ4n+1，ＳＢＬ4n+2，ＳＢＬ4n+3，ＳＢＬ4n+4は、それぞれソースセレクタＳＳ4n，ＳＳ4n+1，ＳＳ4n+2，ＳＳ4n+3を介して、主ビット線ＭＢＬｎに接続されている。そして、ソースセレクタＳＳ4n，ＳＳ4n+1，ＳＳ4n+2，ＳＳ4n+3のゲートは、それぞれソース選択線ＳＳＫ，ＳＳＬ，ＳＳＭ，ＳＳＮに共通接続されている。
【００５６】
なお、主ビット線ＭＢＬ０，ＭＢＬ１，…には、このサブブロック２０Ｂと同様の複数のサブブロックが並列に接続され、かつ、主ビット線ＭＢＬ０，ＭＢＬ１，…は、マルチプレクサ３０を介してデータ線ＤＬ０，ＤＬ１に接続され、このデータ線ＤＬ０，ＤＬ１には、それぞれセンスアンプＳＡ０，ＳＡ１、及びデータ書き込み回路等が接続されていることは、図１と同様である。
【００５７】
図８中の太線は、ドレイン選択線ＤＳＣ，ＤＳＥ、ワード線ＷＬ０、ソース選択線ＳＳＫ、及びマルチプレクサ３０の選択信号Ｙ１を選択することによって、メモリセルＭＣ４，ＭＣ９が一意的に選択されたときの電流経路を示している。このように、選択した２個のメモリセル（ＭＣ４，ＭＣ９）の間に、４個のメモリセル（ＭＣ５〜ＭＣ８）が挟み込まれ、かつ、電流経路となる副ビット線ＳＢＬ５，ＳＢＬ８が、選択された２個のメモリセルの内側に位置している。
【００５８】
この場合、メモリセルＭＣ９に注目すると、副ビット線ＳＢＬ９がドレイン線となり、副ビット線ＳＢＬ８がソース線となって、このメモリセルＭＣ９には、図の右から左へ電流が流れることになる。一方、メモリセルＭＣ９に左から右への電流を流す場合は、ドレイン選択線ＤＳＢ，ＤＳＨ、ワード線ＷＬ０、ソース選択線ＳＳＬ、及びマルチプレクサ３０の選択信号Ｙ２を選択する。これにより、メモリセルＭＣ９，ＭＣ１４が一意的に選択される。そして、メモリセルＭＣ９に対しては、副ビット線ＳＢＬ８がドレイン線となり、副ビット線ＳＢＬ９がソース線となって、このメモリセルＭＣ９には、図の左から右へ電流が流れることになる。
【００５９】
以上のように、この実施例３のメモリアレイ回路は、実施例１，２と同様に、１メモリセルで２ビットのデータを記憶する不揮発性のメモリ素子に対応させることができ、かつ、読み出し経路の寄生容量が低減して高速な読み出し動作が可能になるという利点がある。なお、図７のメモリアレイ回路と比べた場合、読み出し用の副ビット線ＳＢＬで挟まれる副ビット線の数が２本から３本に増加しているので、寄生容量は増加するが、挟み込むメモリセルＭＣの数が３個から４個に増加しているので、リーク電流を更に小さくすることができる。
【００６０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  ２個の選択メモリセル間にメモリセルを２個、３個及び４個挟み込む構成を説明したが、同様にして任意数のメモリセルを挟み込む構成にすることができる。
【００６１】
即ち、ｍ個のメモリセルを挟み込む場合、隣接する２ｍ本を１組とするｎ組の副ビット線と、この副ビット線の隣接するｍ本毎に主ビット線を１本ずつ設ける。更に、各副ビット線の一端と共通電源との間に、ドレイン選択信号によって制御されるドレインセレクタを設け、これらの各副ビット線の他端と対応する主ビット線との間に、ソース選択信号によって制御されるソースセレクタを設ける。
【００６２】
そして、ドレインセレクタの内の第２ｍｉ（但し、ｉは０からｎ−１まで整数）番目、第２ｍｉ＋１番目、…、及び第２ｍ（ｉ＋１）−１番目の各ドレインセレクタに、それぞれドレイン選択信号を与えるための第１、第２、…、及び第２ｍのドレイン選択線を設ける。また、ソースセレクタの内の第ｍｊ（但し、ｊは０から２ｎ−１までの整数）番目、第ｍｊ＋１番目、…、及び第ｍ（ｊ＋１）−１番目の各ソースセレクタに、ソース選択信号を与えるための第１、第２、…、及び第ｍのソース選択線を設ける。これにより、任意のｍ個のメモリセルを挟み込む構成のメモリアレイ回路ができる。
（２）  共通電源線としてメモリセルのドレイン電圧を供給し、センスアンプを介してメモリセルのソース電極を接地する回路構成を説明したが、共通電源線で接地し、センスアンプからドレイン電圧を供給する回路構成も可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施例１を示すメモリアレイ回路の構成図である。
【図２】従来のメモリアレイ回路の構成図である。
【図３】図２中のメモリセル（ＭＣ６，ＭＣ９）の選択時の状態を示す図である。
【図４】２ビット対応のメモリ素子の説明図である。
【図５】図１中のメモリセル（ＭＣ４，ＭＣ７）の選択時の状態を示す図である。
【図６】図１中のメモリセル（ＭＣ７，ＭＣ１０）の選択時の状態を示す図である。
【図７】本発明の実施例２を示すメモリアレイ回路の構成図である。
【図８】本発明の実施例３を示すメモリアレイ回路の構成図である。
【符号の説明】
【００６４】
２０，２０Ａ，２０Ｂ    サブブロック
３０    マルチプレクサ
ＣＤＶ    共通電源線
ＤＳ    ドレインセレクタ
ＤＳＡ〜ＤＳＨ    ドレイン選択線
ＭＢＬ    主ビット線
ＭＣ    メモリセル
ＳＳ    ソースセレクタ
ＳＳＥ，ＳＳＫ〜ＳＳＯ    ソース選択線
ＳＢＬ    副ビット線
ＷＬ    ワード線
【図１】
2006309811.tif 000003
【図２】
2006309811.tif 000004
【図３】
2006309811.tif 000005
【図４】
2006309811.tif 000006
【図５】
2006309811.tif 000007
【図６】
2006309811.tif 000008
【図７】
2006309811.tif 000009
【図８】
2006309811.tif 000010