(57)【要約】【課題】  ＳＴＩ素子分離構造を有する半導体装置において、工程増・工程煩雑化を招くことなく、応力のゲート幅方向依存性を大幅に低減し、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高い半導体装置を実現する。【解決手段】  各チャネル領域２ｂ，３ｂは、その上面からｘ方向に沿った両側面へかけて、ゲート絶縁膜５を介したゲート電極６及びサイドウォールスペーサ９によりそれぞれ覆われている。即ち、各チャネル領域２ｂ，３ｂのｘ方向に沿った両側面には、ＳＴＩ素子分離構造４の絶縁物は無く（非接触状態）、従ってチャネル領域２ｂ，３ｂがＳＴＩ素子分離構造４からｚ方向の応力を受けることが防止される。【選択図】  図３
2006278754.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域に形成された溝を絶縁物で埋め込んでなる素子分離構造と、
前記素子分離構造により前記半導体基板に画定された活性領域と、
前記活性領域上にゲート絶縁膜を介してパターン形成されたゲート電極と、
前記ゲート電極の両側における前記活性領域内に形成された一対の不純物拡散層と
を有するトランジスタ構造を含み、
前記活性領域の前記各不純物拡散層間に形成された実質的な電流通過領域を構成するチャネル領域の少なくともゲート長方向に沿った両側面は、前記素子分離構造が非接触状態とされていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記ゲート絶縁膜を介して前記チャネル領域をその上面から両側面にかけて覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域は、前記チャネル領域からゲート幅方向の前後に張り出す一対の凸状部を有しており、
前記凸状部により、前記チャネル領域と前記素子分離構造とがゲート幅方向へ離間していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の素子分離領域に溝を形成する工程と、
前記溝内を絶縁物で埋め込んで素子分離構造を形成し、前記半導体基板上に活性領域を画定する工程と、
前記素子分離構造の前記絶縁物の一部を除去し、前記活性領域の表層部分を露出させる工程と、
ゲート絶縁膜を介して前記表層部分を上面から両側面にかけて覆うように、ゲート電極をパターン形成する工程と、
前記ゲート電極の両側における前記活性領域内に不純物を導入し、一対の不純物拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の素子分離領域に溝を形成する工程と、
前記溝内を絶縁物で埋め込んで素子分離構造を形成し、前記半導体基板上に矩形の一対の側面からそれぞれ張り出す凸状部を有する形状の活性領域を画定する工程と、
前記活性領域上で、ゲート絶縁膜を介して前記各凸状部上に沿って延在する形状に、ゲート電極をパターン形成する工程と、
前記ゲート電極の両側における前記活性領域内に不純物を導入し、一対の不純物拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート電極を、前記チャネル領域に対して膨張歪みを与える条件で形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜を形成する前に、前記素子分離構造の表層を非晶質化する工程と、
前記一対の不純物拡散層を形成した後に、アニール処理を実行し、前記不純物を活性化するとともに非晶質化された前記素子分離構造の表層を再結晶化する工程と
を更に含むことを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
Ｐ型ＭＯＳトランジスタを製造する場合において、
前記ゲート絶縁膜を形成する前に、前記素子分離構造の前記活性領域のゲート長と平行な端面と接触する部分を露出させるマスクを形成し、前記マスクを用いて前記素子分離構造の表層の露出部分を非晶質化することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
Ｎ型ＭＯＳトランジスタを製造する場合において、
前記素子分離構造の表層の全体を非晶質化することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記不純物拡散層がＮ型不純物の導入により形成されてなるＮ型の前記トランジスタ構造と、
前記不純物拡散層がＰ型不純物の導入により形成されてなるＰ型の前記トランジスタ構造とを同一の前記半導体基板に形成することを特徴とする請求項４〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench Isolation）法による素子分離構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、素子分離構造として、素子分離領域に形成された溝を絶縁物で埋め込んで活性領域の絶縁性を確保するＳＴＩ法による素子分離構造（以下、単にＳＴＩ素子分離構造と記す）が用いられている。このＳＴＩ素子分離構造は、所謂ＬＯＣＯＳ法によるフィールド酸化膜等のように基板表面から突出させることなく、確実に素子分離を行うことができるため、近時の半導体素子に対する更なる微細化の要請に寄与するものとして期待されている。
【０００３】
【特許文献１】特開２０００−２２１４１号公報
【特許文献２】特開２００４−５５６４０号公報
【非特許文献１】Y.Kumagai et al., "Evaluation of change in drain current due to strain in 0.13-μm-node MOSFETs", SSDM, pp. 14-15, 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＴＩ素子分離構造を用いる場合、ＳＴＩ素子分離構造から活性領域が受ける応力により、オン電流が低下するという問題がある。
【０００５】
そこで、活性領域の受ける応力を緩和する手法として、以下のものが提案されている。
Ｎ型ＭＯＳトランジスタでは、ゲート電極を下層の活性領域に膨張歪みを与える材料・条件で形成する方法等が採られている。また、Ｐ型ＭＯＳトランジスタでは、ソース／ドレイン領域をＳｉＧｅを用いて形成し、チャネル領域を流れる電流の絶対値を向上させる方法等が採られている。
【０００６】
ところがこの場合、そもそもＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとで別個のプロセスであるため、工程増及び工程の煩雑化が不可避であり、従来では使用されていない材料を用いる必要もあるため、実用化には技術面及び製造コスト面で多くの困難がある。
【０００７】
また、ＳＴＩ素子分離構造を用いる場合、ＳＴＩ素子分離構造による応力は、活性領域幅（ゲート幅方向）や長さ（ゲート長方向）等、特に幅に大きく依存して異なる値を示す。具体例として、図８に、ＳＴＩ素子分離構造を用いたＮ型及びＰ型ＭＯＳトランジスタにおいて、活性領域幅（Ｗ（ｎｍ））とオン電流の変動（ΔＩon（％））との関係を示す。ΔＩonが０％である場合が、チャネル領域が全く歪んでいない状態、即ち応力が完全に開放されている状態を表す。図示のように、Ｎ型及びＰ型ＭＯＳトランジスタ共に、ゲート幅が小さくなるほどＳＴＩ素子分離構造による応力の影響が強くなり（両者を比較すれば、Ｐ型ＭＯＳトランジスタの方がＮ型ＭＯＳトランジスタよりも応力の影響が強い。）、オン電流が低下する。このように、オン電流に対する特に活性領域幅の依存性（以下、ゲート幅方向依存性と記す）は、デバイスが微細化されるほど深刻なものとなる。上記の各手法をＳＴＩ素子分離構造を用いる場合に適用しても、このゲート幅方向依存性の問題を解決することはできない。
【０００８】
このようなＳＴＩ素子分離構造に特化した問題への対処策としては、例えばＳＴＩ素子分離構造の絶縁材料として応力の少ない新規材料を模索したり、ＳＴＩ素子分離構造の溝内にライナーと称される緩衝材料膜を形成して応力を緩和したりする手法等が採られている。ところがこの場合でも、従来では使用されていない材料を要する。しかも、ＳＴＩ素子分離構造の絶縁材料を変えたり、ライナーを挿入したりするだけでは、十分な応力緩和が得られるとは言い難い。
【０００９】
以上のように、ＳＴＩ素子分離構造を用いる場合には、オン電流の向上のため、活性領域の受ける応力を緩和し、しかも応力を効率良く低減させるため、応力のゲート幅方向依存性の小さいデバイス構造が要求される。これら２つの要求を、工程増・工程煩雑化を招くことなく、容易勝つ確実に満たす技術が模索されている現況にある。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、ＳＴＩ素子分離構造を有する半導体装置において、工程増・工程煩雑化を招くことなく、応力のゲート幅方向依存性を大幅に低減し、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板の素子分離領域に形成された溝を絶縁物で埋め込んでなる素子分離構造と、前記素子分離構造により前記半導体基板に画定された活性領域と、前記活性領域上にゲート絶縁膜を介してパターン形成されたゲート電極と、前記ゲート電極の両側における前記活性領域内に形成された一対の不純物拡散層とを有するトランジスタ構造を含み、前記活性領域の前記各不純物拡散層間に形成された実質的な電流通過領域を構成するチャネル領域の少なくともゲート長方向に沿った両側面は、前記素子分離構造が非接触状態とされている。
【００１２】
本発明の半導体装置の製造方法は、半導体基板の素子分離領域に溝を形成する工程と、前記溝内を絶縁物で埋め込んで素子分離構造を形成し、前記半導体基板上に活性領域を画定する工程と、前記素子分離構造の前記絶縁物の一部を除去し、前記活性領域の表層部分を露出させる工程と、ゲート絶縁膜を介して前記表層部分を上面から両側面にかけて覆うように、ゲート電極をパターン形成する工程と、前記ゲート電極の両側における前記活性領域内に不純物を導入し、一対の不純物拡散層を形成する工程とを含む。
【００１３】
本発明の半導体装置の製造方法は、半導体基板の素子分離領域に溝を形成する工程と、前記溝内を絶縁物で埋め込んで素子分離構造を形成し、前記半導体基板上に矩形の一対の側面からそれぞれ張り出す凸状部を有する形状の活性領域を画定する工程と、前記活性領域上で、ゲート絶縁膜を介して前記各凸状部上に沿って延在する形状に、ゲート電極をパターン形成する工程と、前記ゲート電極の両側における前記活性領域内に不純物を導入し、一対の不純物拡散層を形成する工程とを含む。
【発明の効果】
【００１４】
本発明によれば、ＳＴＩ素子分離構造を有する半導体装置において、工程増・工程煩雑化を招くことなく、応力のゲート幅方向依存性を大幅に低減し、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
−本発明の基本骨子−
図１に、Ｎ型及びＰ型ＭＯＳトランジスタをモデルとして、チャネル領域のオン電流を増加させるために必要な歪みを示す。図１（ａ）は、半導体基板の通常用いられる面方位である<１１０>に対して、チャネル領域のオン電流を増加させるために必要な歪みの符号(圧縮又は膨張)をｘ，ｙ，ｚの各方向に対して示す表である（非特許文献１を参照）。また、図１（ｂ）は、このモデルにおける、電流変化量の歪みとの関係を表す計算式である。ここで、εxx，εyy，εzzはそれぞれｘ，ｙ，ｚの各方向の歪みを、ΔＩonN，ΔＩonPはそれぞれＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタにおけるオン電流の変動値を示す。
【００１６】
ここで、ｘ方向（チャネル長方向）及びｙ方向（基板深さ方向）については、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとでオン電流を増加させる歪みが相反する符号となるが、ｚ方向（チャネル幅方向）については同一の符号となる。本発明者は、Ｎ型及びＰ型ＭＯＳトランジスタで同一の性質を示すｚ方向の歪みに着目し、このz方向の応力を積極的にエンジニアリングする。これにより、Ｎ型及びＰ型ＭＯＳトランジスタについて共通に、オン電流を劣化させている圧縮応力を緩和して性能を向上させ、更にはデバイスのゲート幅方向依存性も同時に抑制することができる。
【００１７】
ＳＴＩ素子分離構造を有するＭＯＳトランジスタは、通常では図２に示すような構成を採る。図２では、ＭＯＳトランジスタの概略斜視図と、そのｚ−ｙ面及びｘ−ｙ面に沿った概略断面図とを示す。ここで、１０１がシリコン基板１００の素子分離領域に形成されたＳＴＩ素子分離構造、１０２がＳＴＩ素子分離構造１０１により画定された活性領域、１０３が活性領域１０２上でゲート絶縁膜１０４を介してパターン形成されたゲート電極、１０５がゲート電極の両側面に形成されたサイドウォールスペーサ、１０６が活性領域１０２におけるサイドウォールスペーサ１０５の両側部分となるソース/ドレイン領域である。なお、ソース/ドレイン領域１０６と一部重畳する浅いエクステンション領域を形成しても良い。
【００１８】
ＳＴＩ素子分離構造１０１は、素子分離領域に形成された溝内に絶縁物が充填され、表面が平坦化された状態から、サイドウォールスペーサ１０５の形成時等におけるエッチングの影響を受けてその表層が若干削り取られ、活性領域１０２の表層が露出する。但し、活性領域１０２のソース/ドレイン領域１０６間（エクステンション領域を形成する場合には当該エクステンション領域間）のチャネル領域１０２ａのｘ方向に沿った両側面と接触する部分については、チャネル領域１０２ａ上から延在するゲート電極１０３及びサイドウォールスペーサ１０５がエッチングに対する言わばマスクの働きをするため、ＳＴＩ素子分離構造１０１の絶縁物が残存する。この残存部分を１０１ａで示す。
【００１９】
この残存部分１０１ａは、チャネル領域１０２ａをｚ方向で挟持するように形成されており、チャネル領域１０２ａにｚ方向の圧縮応力を与えている。従って、この残存部分１０１ａによるチャネル領域１０２ａに対するｚ方向の圧縮応力を緩和すれば良い。本発明では、残存部分１０１ａの如きＳＴＩ素子分離構造１０１を、その絶縁物がチャネル領域１０２ａの少なくともｘ方向に沿った両側面に非接触状態となるように形成する。具体的には、以下の諸実施形態で詳述するように、残存部分１０１ａをゲート電極１０３の形成前に除去する構成や、残存部分１０１ａをソース/ドレイン領域１０６間で実質的な電流通過領域を構成するチャネル領域１０２ａから離間させる構成が考えられる。このような構成を採ることにより、ｚ方向の圧縮応力が緩和される。しかもこの場合、ｚ方向、即ちゲート幅方向の圧縮応力緩和によりゲート幅方向依存性も低減し、図８の特性図に示したようなオン電流の減少分が回復されるため、オン電流を損なうことなくデバイスの更なる微細化を進めることができる。即ち本発明によれば、ゲート幅方向依存性を大幅に低減させ、ＭＯＳトランジスタの導電型に係わらず、Ｎ型及びＰ型に共通してオン電流の低減を抑止することができる。
【００２０】
なお、図１（ｂ）の計算式に示すように、ΔＩonPではΔＩonNと比べてεzzの係数が４倍近く大きく、オン電流の変動に対するｚ方向の歪みの寄与が大きい。従って、本発明は、Ｎ型ＭＯＳトランジスタでも勿論であるが、特にＰ型ＭＯＳトランジスタについて大きく効を奏する。
【００２１】
ところで、特許文献１，２に開示されているように、ＳＴＩ素子分離構造を有するＭＯＳトランジスタにおいて、ＳＴＩ素子分離構造の形状等を工夫して閾値電圧の抑制や寄生トランジスタの抑制等を図る技術はあるが、チャネル領域の応力緩和を目的とした本発明のような形状のＳＴＩ素子分離構造は開示・示唆共になされていない。
【００２２】
−本発明を適用した諸実施形態−
以下、本発明をＣＭＯＳトランジスタに適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。なお、説明の便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に述べる。
【００２３】
（第１の実施形態）
図３は、第１の実施形態によるＣＭＯＳトランジスタの製造方法において、その主要工程をＰ型ＭＯＳトランジスタのみについて選択して示す概略斜視図であり、Ｐ型ＭＯＳトランジスタの完成図である図３（ｃ）については、そのｚ−ｙ面及びｘ−ｙ面に沿った概略断面図を加えて示す。図４は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図であり、各図は図３に示すｘ−ｙ面に沿った概略断面に相当する。
【００２４】
先ず、図３（ａ）及び図４（ａ）に示すように、シリコン基板１上に、Ｐ型ＭＯＳトランジスタの活性領域２及びＮ型ＭＯＳトランジスタの活性領域３をそれぞれ画定する。
詳細には、半導体基板、ここではシリコン基板１上のＰ型ＭＯＳトランジスタの素子分離領域及びＮ型ＭＯＳトランジスタの素子分離領域にそれぞれ素子分離構造を形成し、矩形状の活性領域２，３を画定する。素子分離構造としては、ＳＴＩ法により、リソグラフィー及びドライエッチングにより素子分離領域に形成した溝４ａをシリコン酸化物等の絶縁物で充填した後、絶縁物の表面を例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化し、ＳＴＩ素子分離構造４を形成する。
【００２５】
続いて、図３（ｂ）及び図４（ｂ）に示すように、活性領域２，３の表層２ａ，３ａをそれぞれ露出させる。
詳細には、ＳＴＩ素子分離構造４の絶縁物を選択的にエッチングするエッチング液、例えばＨＦ溶液等を用いて、ＳＴＩ素子分離構造４の絶縁物の表層をウェットエッチングして除去する。このウェットエッチングにより、活性領域２，３の表層２ａ，３ａが例えば３０ｎｍ程度の厚みにそれぞれ露出する。後述するように、これら表層２ａ，３ａにチャネル領域が形成される。
【００２６】
続いて、図４（ｃ）に示すように、ゲート絶縁膜５を介して、活性領域２，３の表層２ａ，３ａ上からＳＴＩ素子分離構造４へかけて延在する各ゲート電極６をパターン形成する。
詳細には、先ず、例えば熱酸化法により活性領域２，３上に、例えばシリコン酸化膜からなる膜厚１ｎｍ程度のゲート絶縁膜５を形成する。
次に、ゲート絶縁膜５上を含む全面に、例えばＣＶＤ法により多結晶シリコン膜（不図示）を膜厚１００ｎｍ程度に堆積する。そして、多結晶シリコン膜及びゲート絶縁膜５をリソグラフィー及びドライエッチングによりパターニングし、活性領域２，３の表層２ａ，３ａの上面及び両側面を覆い、ＳＴＩ素子分離構造４上に延在するゲート電極６をそれぞれパターン形成する。
【００２７】
なお、各ゲート電極６が形成された際に、当該ゲート電極６が活性領域２，３のチャネル領域となる部位に与える圧縮応力を緩和するように、或いは当該部位に膨張応力を与えるような条件で、各ゲート電極６を形成しても好適である。例えば、ゲート電極６となる多結晶シリコン膜を形成する際に、温度を７００℃〜１０００℃程度、例えば８５０℃で形成する。このように各ゲート電極６を形成することにより、チャネル領域となる部位に与えられる圧縮応力が緩和され（或いは当該部位に膨張応力が与えられ）、更なるオン電流の向上に貢献する。
【００２８】
続いて、図４（ｄ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２にエクステンション領域７を、Ｎ型ＭＯＳトランジスタの活性領域３にエクステンション領域８をそれぞれ形成する。
詳細には、先ず、活性領域３側のみを覆うレジストマスク（不図示）を形成し、活性領域２にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが１ｋｅＶ、ドーズ量が１×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２では、ゲート電極６がマスクとなり、ゲート電極６の両側にＰ型のエクステンション領域７が形成される。
【００２９】
次に、レジストマスクを灰化処理等により除去した後、活性領域２側のみを覆うレジストマスク（不図示）を形成する。そして、このレジストマスクを用い、活性領域３にＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが１ｋｅＶ、ドーズ量が２×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域３では、ゲート電極６がマスクとなり、ゲート電極６の両側にＰ型のエクステンション領域８が形成される。そして、レジストマスクを灰化処理等により除去する。
【００３０】
続いて、図４（ｅ）に示すように、各ゲート電極６の両側面にサイドウォールスペーサ９をそれぞれ形成する。
詳細には、各ゲート電極６を覆うように全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、各ゲート電極６の両側面のみにシリコン酸化膜を残し、サイドウォールスペーサ９をそれぞれ形成する。
【００３１】
続いて、図３（ｃ）及び図４（ｆ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２にソース／ドレイン領域１１を、Ｎ型ＭＯＳトランジスタの活性領域３にソース／ドレイン領域１２をそれぞれ形成する。
詳細には、先ず、活性領域３側を覆うレジストマスク（不図示）を形成し、活性領域２にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが４０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２では、ゲート電極６及びサイドウォールスペーサ９がマスクとなり、サイドウォールスペーサ９の両側にＰ型のエクステンション領域７と一部重畳するように、エクステンション領域７よりも深いＰ型のソース／ドレイン領域１１が形成される。
【００３２】
次に、レジストマスクを灰化処理等により除去した後、活性領域２側を覆うレジストマスク（不図示）を形成する。このレジストマスクを用いて、活性領域３にＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが４０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域３では、ゲート電極６及びサイドウォールスペーサ９がマスクとなり、サイドウォールスペーサ９の両側にＮ型のエクステンション領域８と一部重畳するように、エクステンション領域８よりも深いＮ型のソース／ドレイン領域１２が形成される。
【００３３】
そして、レジストマスクを灰化処理等により除去した後、シリコン基板１に１０５０℃で１０秒間程度のアニール処理を施す。このアニール処理により、エクステンション領域７，８及びソース／ドレイン領域１１，１２の形成のためにイオン注入された各種不純物が活性化される。
【００３４】
しかる後、層間絶縁膜や各種接続孔、配線の形成等を経て、活性領域２にはＰ型ＭＯＳトランジスタ、活性領域３にはＮ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
【００３５】
本実施形態では、図３（ｃ）のように、活性領域２においては、エクステンション領域７間における矩形状の領域がチャネル領域２ｂとなり、活性領域３においては、エクステンション領域８間における矩形状の領域がチャネル領域３ｂとなる。各チャネル領域２ｂ，３ｂは、その上面からｘ方向に沿った両側面へかけて、ゲート絶縁膜５を介したゲート電極６及びサイドウォールスペーサ９によりそれぞれ覆われている。即ち、各チャネル領域２ｂ，３ｂのｘ方向に沿った両側面には、ＳＴＩ素子分離構造４の絶縁物は無く（非接触状態）、従ってチャネル領域２ｂ，３ｂがＳＴＩ素子分離構造４からｚ方向の応力を受けることが防止される。この場合、ゲート幅方向依存性の制約を殆ど受けることがない。この構成により、ゲート幅方向依存性の殆どない状態で、しかもＭＯＳトランジスタの導電型に係わらず、Ｐ型及びＮ型に共通してオン電流の低減を抑止することができる。
【００３６】
このように、本実施形態によれば、ＳＴＩ素子分離構造４を有するＣＭＯＳトランジスタにおいて、工程増・工程煩雑化を招くことなく、応力のゲート幅方向依存性を大幅に低減し、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高いＣＭＯＳトランジスタを実現することができる。
【００３７】
（変形例）
ここで、第１の実施形態の変形例について説明する。本変形例では、第１の実施形態と同様にＣＭＯＳトランジスタを製造するが、元素導入によりＳＴＩ素子分離構造４の応力を緩和させる工程が付加される点で相違する。
図５は、本変形例で当該第１の実施形態に付加される工程を示す概略図であり、（ａ）が概略平面図、（ｂ）が（ａ）中の破線Ｉ−Ｉに沿った概略概略図である。
【００３８】
先ず、図４（ａ），（ｂ）（図３（ａ），（ｂ））の各工程を実行する。
続いて、図５に示すように、Ｐ型ＭＯＳトランジスタの活性領域２のみに、活性領域２を覆いｘ方向に延在するレジストマスク１３を形成する。
詳細には、全面にレジストを塗布し、このレジストをリソグラフィーにより加工することにより、活性領域２側のみに当該活性領域２を覆うとともに、活性領域２のｚ方向の幅と略同幅でＳＴＩ素子分離構造４上で延在するレジストマスク１３を形成する。ここで、活性領域２のｚ方向に沿った両側面はレジストマスク１３で覆われているが、活性領域２のｘ方向に沿った両側面はレジストマスク１３に覆われずに露出している。
【００３９】
そして、図５に示す状態で、比較的重いＧｅやＳｉ等の元素、ここではＧｅをＳＴＩ素子分離構造４の表層内にイオン注入する。ここで、活性領域２側については、レジストマスク１３によりＳＴＩ素子分離構造４の露出部分、即ち活性領域２のｘ方向に沿った両端面２ｃと接触する部分（図中、破線で囲む領域Ｒ）がＧｅのイオン注入により非晶質化される。一方、活性領域３側については、ＳＴＩ素子分離構造４の全面がＧｅのイオン注入により非晶質化される。
【００４０】
なお、上述したＧｅのイオン注入により、活性領域３も非晶質化されるが、後述するアニール処理により再結晶化されるため、問題はない。勿論、レジストマスク１３と共に、活性領域３のみを覆うレジストマスクを形成し、Ｇｅの活性領域３への浸入を防止するようにしても良い。
【００４１】
続いて、図４（ｃ）〜（ｆ）（図３（ｃ））の各工程を実行する。
そして、レジストマスクを灰化処理等により除去した後、シリコン基板１に１０５０℃で１０秒間程度のアニール処理を施す。このアニール処理により、エクステンション領域７，８及びソース／ドレイン領域１１，１２の形成のためにイオン注入された各種不純物が活性化される。このとき同時に、当該アニール処理により、ＳＴＩ素子分離構造４のＧｅ導入部分（及び活性領域３）が再結晶化される。この再結晶化により、ＳＴＩ素子分離構造４が活性領域２，３に与える圧縮応力が緩和させる。即ち、活性領域２側では、領域Ｒが活性領域２の両端面２ｃに与えるｚ方向の圧縮応力が緩和させる。一方、活性領域３側では、活性領域３の４端面、即ちｘ方向に沿った両端面及びｚ方向に沿った両端面に与えられるＳＴＩ素子分離構造４の圧縮応力が緩和させる。
【００４２】
ここで、図１に示したように、オン電流を増加させるには、Ｐ型ＭＯＳトランジスタについては、ｘ方向に圧縮応力、ｚ方向に膨張応力をそれぞれ与えれば良い。これに対してＮ型ＭＯＳトランジスタについては、ｘ方向及びｚ方向共に膨張応力を与えれば良い。本変形例では、上記の再結晶化により、Ｐ型ＭＯＳトランジスタの活性領域２にはｘ方向に圧縮応力、ｚ方向に膨張応力が与えられ、Ｎ型ＭＯＳトランジスタの活性領域２にはｘ方向及びｚ方向共に膨張応力が与えられる。そのため、Ｐ型及びＮ型ＭＯＳトランジスタのそれぞれについて、最も良好な条件でオン電流の増加が図られる。
【００４３】
しかる後、層間絶縁膜や各種接続孔、配線の形成等を経て、活性領域２にはＰ型ＭＯＳトランジスタ、活性領域３にはＮ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
【００４４】
このように、本変形例によれば、ＳＴＩ素子分離構造４を有するＣＭＯＳトランジスタにおいて、応力のゲート幅方向依存性を大幅に低減し、Ｐ型及びＮ型ＭＯＳトランジスタのそれぞれについて最適化された条件で、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高いＣＭＯＳトランジスタを実現することができる。
【００４５】
（第２の実施形態）
図６は、第２の実施形態によるＣＭＯＳトランジスタの製造方法において、その主要工程をＰ型ＭＯＳトランジスタのみについて選択して示す概略図である。ここで、（ａ），（ｂ）では左図が概略斜視図、右図が概略平面図であり、（ｃ）がＰ型ＭＯＳトランジスタの完成図について、そのゲート絶縁膜、ゲート電極及びサイドウォールスペーサを取り除いた様子を示す概略平面図を記載する。図６の各図では、Ｎ型ＭＯＳトランジスタに対応する構成部材等の符号を括弧内に示す。図７は、第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図であり、各図は図６に示すｘ−ｙ面に沿った概略断面に相当する。なお、説明の便宜上、第１の実施形態と対応する構成部材等については同符号を記す。
【００４６】
先ず、図６（ａ）及び図７（ａ）に示すように、シリコン基板１上に、Ｐ型ＭＯＳトランジスタの活性領域２１及びＮ型ＭＯＳトランジスタの活性領域２２をそれぞれ画定する。
詳細には、半導体基板、ここではシリコン基板１上のＰ型ＭＯＳトランジスタの素子分離領域及びＮ型ＭＯＳトランジスタの素子分離領域にそれぞれ素子分離構造を形成し、活性領域２１，２２を画定する。素子分離構造としては、ＳＴＩ法により、リソグラフィー及びドライエッチングにより素子分離領域に形成した溝２３ａをシリコン酸化物等の絶縁物で充填した後、絶縁物の表面を例えばＣＭＰ法により研磨して平坦化し、ＳＴＩ素子分離構造２３を形成する。
【００４７】
本実施形態では、活性領域２１，２２がそれぞれ矩形の一対の側面からそれぞれ張り出す凸状部２１ａ，２２ａを有する形状、換言すれば略十文字形状となるように溝２３ａを形成し、溝２３ａ内を絶縁物で埋め込み、平坦化することによりＳＴＩ素子分離構造２３を形成する。
【００４８】
続いて、図７（ｂ）に示すように、活性領域２１，２２上でゲート絶縁膜５を介して各凸状部２１ａ，２２ａ上に沿って延在する形状に、ゲート電極６をパターン形成する。
詳細には、先ず、例えば熱酸化法により活性領域２１，２２上に、例えばシリコン酸化膜からなる膜厚１ｎｍ程度のゲート絶縁膜５を形成する。
次に、ゲート絶縁膜５上を含む全面に、例えばＣＶＤ法により多結晶シリコン膜（不図示）を膜厚１００ｎｍ程度に堆積する。そして、多結晶シリコン膜及びゲート絶縁膜５をリソグラフィー及びドライエッチングによりパターニングし、活性領域２１，２２上でゲート絶縁膜５を介して各凸状部２１ａ，２２ａ上に沿って延在するゲート電極６をそれぞれパターン形成する。
【００４９】
なお、各ゲート電極６が形成された際に、当該ゲート電極６が活性領域２１，２２のチャネル領域となる部位に与える圧縮応力を緩和するように、或いは当該部位に膨張応力を与えるような条件で、各ゲート電極６を形成しても好適である。例えば、ゲート電極６となる多結晶シリコン膜を形成する際に、温度を７００℃〜１０００℃程度、例えば８５０℃で形成する。このように各ゲート電極６を形成することにより、チャネル領域となる部位に与えられる圧縮応力が緩和され（或いは当該部位に膨張応力が与えられ）、更なるオン電流の向上に貢献する。
【００５０】
続いて、図７（ｃ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２１にエクステンション領域７を、Ｎ型ＭＯＳトランジスタの活性領域２２にエクステンション領域８をそれぞれ形成する。
詳細には、先ず、活性領域２２側のみを覆うレジストマスク（不図示）を形成し、活性領域２１にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが１ｋｅＶ、ドーズ量が１×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２１では、ゲート電極６がマスクとなり、ゲート電極６の両側にＰ型のエクステンション領域７が形成される。
【００５１】
次に、レジストマスクを灰化処理等により除去した後、活性領域２１側のみを覆うレジストマスク（不図示）を形成する。そして、このレジストマスクを用い、活性領域２２にＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが１ｋｅＶ、ドーズ量が２×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２２では、ゲート電極６がマスクとなり、ゲート電極６の両側にＰ型のエクステンション領域８が形成される。そして、レジストマスクを灰化処理等により除去する。
【００５２】
続いて、図７（ｄ）に示すように、各ゲート電極６の両側面にサイドウォールスペーサ９をそれぞれ形成する。
詳細には、各ゲート電極６を覆うように全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、各ゲート電極６の両側面のみにシリコン酸化膜を残し、サイドウォールスペーサ９をそれぞれ形成する。
【００５３】
ここで、主にサイドウォールスペーサ９の形成時の全面異方性エッチングに起因して、ＳＴＩ素子分離構造２３の表層が各ゲート電極６及びサイドウォールスペーサ９下を除きエッチングされる。
【００５４】
続いて、図７（ｅ）及び図６（ｂ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２１にソース／ドレイン領域１１を、Ｎ型ＭＯＳトランジスタの活性領域２２にソース／ドレイン領域１２をそれぞれ形成する。
詳細には、先ず、活性領域２２側を覆うレジストマスク（不図示）を形成し、活性領域２１にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが４０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２１では、ゲート電極６及びサイドウォールスペーサ９がマスクとなり、サイドウォールスペーサ９の両側にＰ型のエクステンション領域７と一部重畳するように、エクステンション領域７よりも深いＰ型のソース／ドレイン領域１１が形成される。
【００５５】
次に、レジストマスクを灰化処理等により除去した後、活性領域２１側を覆うレジストマスク（不図示）を形成する。このレジストマスクを用いて、活性領域２２にＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが４０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２２では、ゲート電極６及びサイドウォールスペーサ９がマスクとなり、サイドウォールスペーサ９の両側にＮ型のエクステンション領域８と一部重畳するように、エクステンション領域８よりも深いＮ型のソース／ドレイン領域１２が形成される。
【００５６】
そして、レジストマスクを灰化処理等により除去した後、シリコン基板１に１０５０℃で１０秒間程度のアニール処理を施す。このアニール処理により、エクステンション領域７，８及びソース／ドレイン領域１１，１２の形成のためにイオン注入された各種不純物が活性化される。
【００５７】
しかる後、層間絶縁膜や各種接続孔、配線の形成等を経て、活性領域２１にはＰ型ＭＯＳトランジスタ、活性領域２２にはＮ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
【００５８】
本実施形態では、図６（ｂ），（ｃ）のように、活性領域２１においては、凸状部２１ａを除くソース／ドレイン領域１１間における矩形状の領域がチャネル領域２１ｂとなり、活性領域２２においては、凸状部２２ａを除くソース／ドレイン領域１２間における矩形状の領域がチャネル領域２２ｂとなる。各チャネル領域２１ｂ，２２ｂは、凸状部２１ａ，２２ａにより、その分だけＳＴＩ素子分離構造２３の絶縁物の残存部２３ａから離間し、当該残存部２３ａと言わば非接触状態となる。従って、チャネル領域２１ｂ，２２ｂがＳＴＩ素子分離構造２３からｚ方向受ける圧縮応力が低減する。また、活性領域２１，２２の幅（ゲート幅方向）が凸状部２１ａ，２２ａの分だけ大きくなるため、図８の特性図に示したように、ゲート幅方向依存性が緩和されてオン電流が増加する。この構成により、ゲート幅方向依存性の極めて小さい状態で、しかもＭＯＳトランジスタの導電型に係わらず、Ｐ型及びＮ型に共通してオン電流の低減を抑止することができる。
【００５９】
このように、本実施形態によれば、ＳＴＩ素子分離構造２３を有するＣＭＯＳトランジスタにおいて、工程増・工程煩雑化を招くことなく、応力のゲート幅方向依存性を大幅に低減し、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高いＣＭＯＳトランジスタを実現することができる。
【００６０】
なお、第２の実施形態においても、第１の実施形態における変形例のように、Ｇｅ等の導入によりＳＴＩ素子分離構造４の応力を緩和させる工程を付加するようにしても好適である。
【００６１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６２】
（付記１）半導体基板の素子分離領域に形成された溝を絶縁物で埋め込んでなる素子分離構造と、
前記素子分離構造により前記半導体基板に画定された活性領域と、
前記活性領域上にゲート絶縁膜を介してパターン形成されたゲート電極と、
前記ゲート電極の両側における前記活性領域内に形成された一対の不純物拡散層と
を有するトランジスタ構造を含み、
前記活性領域の前記各不純物拡散層間に形成された実質的な電流通過領域を構成するチャネル領域の少なくともゲート長方向に沿った両側面は、前記素子分離構造が非接触状態とされていることを特徴とする半導体装置。
【００６３】
（付記２）前記ゲート電極は、前記ゲート絶縁膜を介して前記チャネル領域をその上面から両側面にかけて覆うように形成されていることを特徴とする付記１に記載の半導体装置。
【００６４】
（付記３）前記活性領域は、前記チャネル領域からゲート幅方向の前後に張り出す一対の凸状部を有しており、
前記凸状部により、前記チャネル領域と前記素子分離構造とがゲート幅方向へ離間していることを特徴とする付記１に記載の半導体装置。
【００６５】
（付記４）前記ゲート電極は、前記チャネル領域に対して膨張歪みを与えるように形成されてなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００６６】
（付記５）前記素子分離構造は、少なくとも前記活性領域のゲート長と平行な端面と接触する部分が再結晶化されており、
前記素子分離構造による前記活性領域に対するゲート幅方向の圧縮応力が緩和されていることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００６７】
（付記６）前記不純物拡散層がＮ型不純物の導入により形成されてなるＮ型の前記トランジスタ構造と、
前記不純物拡散層がＰ型不純物の導入により形成されてなるＰ型の前記トランジスタ構造とが同一の前記半導体基板に形成されてなることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００６８】
（付記７）半導体基板の素子分離領域に溝を形成する工程と、
前記溝内を絶縁物で埋め込んで素子分離構造を形成し、前記半導体基板上に活性領域を画定する工程と、
前記素子分離構造の前記絶縁物の一部を除去し、前記活性領域の表層部分を露出させる工程と、
ゲート絶縁膜を介して前記表層部分を上面から両側面にかけて覆うように、ゲート電極をパターン形成する工程と、
前記ゲート電極の両側における前記活性領域内に不純物を導入し、一対の不純物拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６９】
（付記８）半導体基板の素子分離領域に溝を形成する工程と、
前記溝内を絶縁物で埋め込んで素子分離構造を形成し、前記半導体基板上に矩形の一対の側面からそれぞれ張り出す凸状部を有する形状の活性領域を画定する工程と、
前記活性領域上で、ゲート絶縁膜を介して前記各凸状部上に沿って延在する形状に、ゲート電極をパターン形成する工程と、
前記ゲート電極の両側における前記活性領域内に不純物を導入し、一対の不純物拡散層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００７０】
（付記９）前記ゲート電極を、前記チャネル領域に対して膨張歪みを与える条件で形成することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【００７１】
（付記１０）前記ゲート絶縁膜を形成する前に、前記素子分離構造の表層を非晶質化する工程と、
前記一対の不純物拡散層を形成した後に、アニール処理を実行し、前記不純物を活性化するとともに非晶質化された前記素子分離構造の表層を再結晶化する工程と
を更に含むことを特徴とする付記７〜９のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記１１）Ｐ型ＭＯＳトランジスタを製造する場合において、
前記ゲート絶縁膜を形成する前に、前記素子分離構造の前記活性領域のゲート長と平行な端面と接触する部分を露出させるマスクを形成し、前記マスクを用いて前記素子分離構造の表層の露出部分を非晶質化することを特徴とする付記１０に記載の半導体装置の製造方法。
【００７３】
（付記１２）Ｎ型ＭＯＳトランジスタを製造する場合において、
前記素子分離構造の表層の全体を非晶質化することを特徴とする付記１０に記載の半導体装置の製造方法。
【００７４】
（付記１３）前記不純物拡散層がＮ型不純物の導入により形成されてなるＮ型の前記トランジスタ構造と、
前記不純物拡散層がＰ型不純物の導入により形成されてなるＰ型の前記トランジスタ構造とを同一の前記半導体基板に形成することを特徴とする付記７〜１２のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７５】
【図１】Ｎ型及びＰ型ＭＯＳトランジスタをモデルとして、チャネル領域のオン電流を増加させるために必要な歪みを示す図である。
【図２】通常のＳＴＩ素子分離構造を有するＭＯＳトランジスタの構成を示す概略斜視図である。
【図３】第１の実施形態によるＣＭＯＳトランジスタの製造方法において、その主要工程をＰ型ＭＯＳトランジスタのみについて選択して示す概略図である。
【図４】図４は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態の変形例で当該第１の実施形態に付加される工程を示す概略図である。
【図６】第２の実施形態によるＣＭＯＳトランジスタの製造方法において、その主要工程をＰ型ＭＯＳトランジスタのみについて選択して示す概略図である。
【図７】第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】ＳＴＩ素子分離構造を用いたＮ型及びＰ型ＭＯＳトランジスタにおいて、活性領域幅とオン電流の変動との関係を示す特性図である。
【符号の説明】
【００７６】
１  シリコン基板
２，２１  Ｐ型ＭＯＳトランジスタの活性領域
３，２２  Ｎ型ＭＯＳトランジスタの活性領域
２ａ，３ａ  表層
２ｂ，３ｂ，２１ｂ，２２ｂ  チャネル領域
２ｃ  端面
４，２３  ＳＴＩ素子分離構造
５  ゲート絶縁膜
６  ゲート電極
７，８エクステンション領域
９  サイドウォールスペーサ
１１，１２  ソース／ドレイン領域
１３  レジストマスク
２１ａ，２２ａ  凸状部
【図１】
2006278754.tif 000003
【図２】
2006278754.tif 000004
【図３】
2006278754.tif 000005
【図４】
2006278754.tif 000006
【図５】
2006278754.tif 000007
【図６】
2006278754.tif 000008
【図７】
2006278754.tif 000009
【図８】
2006278754.tif 000010