(57)【要約】【課題】耐圧特性の異なる複数のトランジスタをプロセスルールの変更を伴うことなく同一の半導体基板上に好適に形成することのできる半導体装置の製造方法を提供する。【解決手段】第１のトランジスタとそれよりも耐圧の低い第２のトランジスタとを同一の半導体基板１１に有し、第１及び第２のトランジスタがソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域３３，３４、２３，２４を有してなる半導体装置の製造方法において、低耐圧トランジスタのＬＤＤ領域２３，２４を形成する工程では、該低耐圧トランジスタのゲート電極２７をマスクとして不純物の注入を行い、高耐圧トランジスタのＬＤＤ領域３３，３４を形成する工程では、該高耐圧トランジスタのゲート電極３７上に残るようパターン形成したレジスト４１をマスクとして不純物の注入を行うようにした。【選択図】      図２
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【特許請求の範囲】
【請求項１】
耐圧特性の異なる複数のトランジスタを同一の半導体基板上に有し、前記複数のトランジスタがソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域を有してなる半導体装置の製造方法において、
前記複数のトランジスタのうち最も耐圧の低い低耐圧トランジスタについてＬＤＤ領域を形成する工程では、該低耐圧トランジスタのゲート電極をマスクとして不純物の注入を行い、
前記複数のトランジスタのうち前記低耐圧トランジスタよりも耐圧の高い高耐圧トランジスタについてＬＤＤ領域を形成する工程では、該高耐圧トランジスタのゲート電極上に残るようパターン形成したレジストをマスクとして不純物の注入を行う、
ことを特徴とする半導体装置の製造方法。
【請求項２】
第１のトランジスタと該第１のトランジスタよりも耐圧の低い第２のトランジスタとを同一の半導体基板上に有し、前記第１及び第２のトランジスタがソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域を有してなる半導体装置の製造方法において、
前記半導体基板上に前記第１のトランジスタのゲート電極と、前記第２のトランジスタのゲート電極とを形成する工程と、
前記半導体基板表面の前記第１のトランジスタのアクティブ領域に、該第１のトランジスタのゲート電極上に残るようパターン形成したレジストをマスクとして不純物を注入して第１のＬＤＤ領域を形成する工程と、
前記半導体基板表面の前記第２のトランジスタのアクティブ領域に、該第２のトランジスタのゲート電極をマスクとして不純物を注入して第２のＬＤＤ領域を形成する工程と、
前記第１のトランジスタのソース領域及びドレイン領域と、前記第２のトランジスタのソース領域及びドレイン領域とを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法にかかり、詳しくは、ＬＤＤ（Lightly Doped Drain ）領域（低濃度拡散領域）を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に対する要求は益々大きなものとなってきている。こうした状況下、トランジスタの微細化の進展と相まって、同一のチップ（半導体基板）に耐圧特性の異なる複数のトランジスタを形成する要求も高まってきている。従来、このような様々な耐圧特性を有するトランジスタをＬＤＤ領域を形成して１チップ化するにあたっては、それら各トランジスタの性能を所望に維持しつつも半導体装置の微細化を実現するために種々の提案がなされてきている（例えば特許文献１参照）。
【０００３】
ところで、このような半導体装置において、ＬＤＤ領域は、先の特許文献１にも見られるように、一般には各トランジスタのゲート電極を形成した後にそれと自己整合的（セルフアライン）に形成される。具体的には、図４に示すように、ゲート電極５１を形成した後に、リソグラフィ技術により、トランジスタのアクティブ領域５２（半導体基板上のソース領域からドレイン領域にかけてのトランジスタ形成領域）が開口するようにパターニングされたレジスト５３を形成（図中、２点鎖線で囲む範囲内をレジスト開口領域として示す）する。そして、このレジスト５３及びゲート電極５１をマスクとして不純物の注入を行うことでＬＤＤ領域を形成する。この際、ゲート電極５１下のチャネル領域には、同ゲート電極５１とのセルフアラインにより、ＬＤＤ領域は形成されない。
【０００４】
このようにＬＤＤ領域の形成を行えば、ＬＤＤ領域とゲート電極との合わせずれを考慮したマージンを設定する必要性もなくなり、ＬＤＤ領域を精度良く形成することができる。
【特許文献１】特開２００４−１７２２７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、耐圧特性の異なる複数のトランジスタを１チップ化する場合、高耐圧のトランジスタにあってはそのジャンクション耐圧を向上させるために、それよりも低耐圧のトランジスタに比べて高いエネルギーで不純物の注入を行って（大きな深度で）ＬＤＤ領域の形成を行っている。このため、高耐圧トランジスタのＬＤＤ領域の形成時に不純物がゲート電極下に突き抜けて注入されてしまい、ソース領域とドレイン領域とを分離することができないといった問題があった。
【０００６】
これは、高耐圧のトランジスタの形成を低耐圧のトランジスタの製造プロセス（プロセスルール）に合わせて行い、高耐圧のトランジスタのゲート電極構造を低耐圧のトランジスタと共通化しているために、同高耐圧のトランジスタに形成されたゲート電極の厚さがその後のＬＤＤ領域の形成を行うには不十分な厚さとなっていることに起因する。即ち、この場合、ゲート電極の厚さは低耐圧のトランジスタのＬＤＤ領域を形成するには適した厚さとなっている（不純物の注入に高エネルギーを必要としないため）ものの、高耐圧のトランジスタのＬＤＤ領域を形成するにはセルフアラインが不十分となる。
【０００７】
因みに、こうしたゲート電極下への不純物の注入突き抜けの問題は例えば０．２５μｍ以降のデザインルールの微細トランジスタをそれよりも高耐圧のトランジスタと１チップ
化するような場合に表面化する。又、周知のように近年はトランジスタの微細化がますます進展しており、このようにトランジスタの微細化が進むと、それに併せてゲート電極の厚さも低くなることから、こうした問題は一層顕著化するものとなる。
【０００８】
このような問題は、例えば高耐圧のトランジスタのゲート電極厚さを厚くする、といった方法にて解決することはできるが、耐圧特性の異なる複数のトランジスタを１チップ化する上でこうしたプロセスルールの変更は製造工程を増加させ、コストを増大させる要因となる。また、これは半導体装置の微細化を図る上でも好ましくはない。
【０００９】
この発明は、こうした従来の実情に鑑みてなされたものであり、その目的は、耐圧特性の異なる複数のトランジスタをプロセスルールの変更を伴うことなく同一の半導体基板に好適に形成することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、この発明によれば、耐圧特性の異なる複数のトランジスタを同一の半導体基板上に有してなる半導体装置の製造方法において、それら複数のトランジスタのうち最も耐圧の低い低耐圧トランジスタについてのＬＤＤ領域を形成する工程では、該低耐圧トランジスタのゲート電極をマスクとして不純物の注入がなされることによりＬＤＤ領域が形成される。これに対し、上記低耐圧トランジスタよりも耐圧の高い高耐圧トランジスタについてのＬＤＤ領域を形成する工程では、該高耐圧トランジスタのゲート電極上に残るようにパターン形成されたレジストをマスクとして不純物の注入がなされることによりＬＤＤ領域が形成される。この方法では、高耐圧トランジスタのＬＤＤ形成工程で、該高耐圧トランジスタのゲート電極下に不純物が突き抜けて注入されるのを好適に抑制することができる。これにより、各トランジスタのゲート電極を共通のプロセスルールにて形成することが可能となる。
【発明の効果】
【００１１】
上記したように、この発明によれば、耐圧特性の異なる複数のトランジスタをプロセスルールの変更を伴うことなく同一の半導体基板に好適に形成することのできる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明を耐圧特性の異なる２種類のトランジスタを同一の半導体基板上に形成する場合における半導体装置の製造方法に具体化した一実施の形態を図面に従って説明する。
【００１３】
図１に、本実施の形態にかかる半導体装置の断面構造を示す。この半導体装置１０は、耐圧特性の異なる２種類のトランジスタを備えている。このうち、耐圧の低い方のトランジスタ（以下「低耐圧トランジスタ」という）は、その動作電圧が例えば５．０Ｖ以下であるものを想定しており、これに対して耐圧の高い方のトランジスタ（以下「高耐圧トランジスタ」という）は、それよりも動作電圧の高い、例えば１０．０Ｖ程度であるものを想定している。なお、これらの低耐圧トランジスタ及び高耐圧トランジスタは、本実施の形態においては、いずれもＣＭＯＳとして形成されている。
【００１４】
そして、こうしたＰチャネル及びＮチャネルの低耐圧トランジスタや、Ｐチャネル及びＮチャネルの高耐圧トランジスタを形成するために、本実施の形態の半導体装置１０は、トリプルウェル構造を有して構成されている。
【００１５】
即ち、Ｐ型の半導体基板１１の主面には、低耐圧トランジスタを形成するためのＮウェル１２及びＰウェル１３と、高耐圧トランジスタを形成するためのＰウェル１４及びＮウ
ェル１５とが形成されている。そして、これら高耐圧トランジスタを形成するＰウェル１４及びＮウェル１５を包含するようにしてＮ型のディープウェル１６が形成されている。なお、ウェルとは、半導体基板１１に形成されるＰ型及びＮ型のいずれかの導電型を有する井戸状拡散領域のことである。
【００１６】
これら各Ｐウェル１３，１４や各Ｎウェル１２，１５の表面領域には、それぞれ半導体素子が形成されている。また、同表面領域には、それらの各半導体素子を分離すべく素子分離溝１７が形成されており、該素子分離溝１７には素子分離絶縁膜１８が充填されている。なお、図１には、低耐圧トランジスタ及び高耐圧トランジスタのうち、Ｎチャネルの低耐圧トランジスタＬＮＴ及びＮチャネルの高耐圧トランジスタＨＮＴが示されており、Ｐチャネルの低耐圧トランジスタ及びＰチャネルの高耐圧トランジスタについては便宜上その記載が割愛されている。
【００１７】
ここで、まず低耐圧トランジスタについて、Ｎチャネルの低耐圧トランジスタＬＮＴを例にとって説明する（なお、導電型の異なるＰチャネル型についてもほぼ同様である）。
【００１８】
Ｐウェル１３の表面領域には、Ｎ型の導電型にてなるソース領域２１及びドレイン領域２２が形成されている。また、このＰウェル１３には、それらソース領域２１及びドレイン領域２２と同一の導電型を有しつつもその不純物濃度が同ソース領域２１及びドレイン領域２２よりも低濃度であるＬＤＤ領域２３，２４も形成されている。勿論、ソース領域２１、ドレイン領域２２及びＬＤＤ領域２３，２４のドナー不純物濃度は、それらが形成されているＰウェル１３のアクセプタ不純物濃度よりも大きくなるよう設定されている。
【００１９】
上記ソース領域２１及びドレイン領域２２間に形成されるチャネル２５の上方には、ゲート絶縁膜２６及びゲート電極２７が形成されている。さらに、これらゲート絶縁膜２６及びゲート電極２７の側壁にはスペーサ２８（いわゆるサイドウォール）が形成されている。ちなみに、ソース領域２１、ドレイン領域２２、及びゲート電極２７の上面はそれぞれシリサイド化されている。
【００２０】
次に高耐圧トランジスタについて、Ｎチャネルの高耐圧トランジスタＨＮＴを例にとって説明する（なお、導電型の異なるＰチャネル型についてもほぼ同様である）。
【００２１】
Ｐウェル１４の表面領域には、Ｎ型の導電型にてなるソース領域３１及びドレイン領域３２が形成されている。また、このＰウェル１４には、それらソース領域３１及びドレイン領域３２と同一の導電型を有しつつもその不純物濃度が同ソース領域３１及びドレイン領域３２よりも低濃度であるＬＤＤ領域３３，３４も形成されている。勿論、ソース領域３１、ドレイン領域３２及びＬＤＤ領域３３，３４のドナー不純物濃度は、それらが形成されているＰウェル１４のアクセプタ不純物濃度よりも大きくなるよう設定されている。
【００２２】
ここで、高耐圧トランジスタＨＮＴにあっては、ソース領域３１及びドレイン領域３２の各底面がそれぞれＬＤＤ領域３３，３４によって覆われるよう、それらＬＤＤ領域３３，３４の半導体基板１１表面からの深度がソース領域３１及びドレイン領域３２のそれよりも大きくなるよう設定されている。このような構造とすることで、ソース領域３１及びドレイン領域３２とＰウェル１４との間の不純物濃度勾配が緩和されており、これによりソース領域３１及びドレイン領域３２とＰウェル１４との間のジャンクション耐圧の向上が図られている。
【００２３】
上記ソース領域３１及びドレイン領域３２間に形成されるチャネル３５の上方には、ゲート絶縁膜３６及びゲート電極３７が形成されている。さらに、これらゲート絶縁膜３６及びゲート電極３７の側壁にはスペーサ３８（サイドウォール）が形成されている。ちなみに、上記同様、ソース領域３１、ドレイン領域３２、及びゲート電極３７の上面はそれぞれシリサイド化されている。
【００２４】
次に、半導体装置１０の製造工程について図２を参照しながら説明する。なお、同図（ａ）〜（ｄ）は、半導体装置１０の製造工程のうちＬＤＤ領域の形成にかかる工程（以下「ＬＤＤ形成工程」という）を示したものである。その他の工程については周知の技術を用いて製造することができるため、同図ではその記載を割愛している。
【００２５】
まず、ＬＤＤ形成工程に先立って実施される工程について以下に簡単に説明する。
【００２６】
一連の製造工程においては、まず、Ｐ型の半導体基板１１上に、Ｐチャネル及びＮチャネルの高耐圧トランジスタとＰチャネル及びＮチャネルの低耐圧トランジスタとを形成するための素子分離溝１７を周知のＳＴＩ（Shallow Trench Isolation）技術などを利用して形成する。そして、半導体基板１１上にシリコン酸化膜を堆積し、化学機械研磨（ＣＭＰ）による同シリコン酸化膜の表面除去等を行って素子分離溝１７に素子分離絶縁膜１８を充填する。
【００２７】
次に、上記ディープウェル１６や、Ｐウェル１３，１４、Ｎウェル１２，１５をそれぞれ形成する。なお、各ウェルの形成については、それら各ウェルとする領域以外をマスクして同各ウェルの導電型に対応する不純物の注入を各別に行えばよい。
【００２８】
次に、各トランジスタのゲート絶縁膜を形成する。これは、例えば以下のような工程にて行えばよい。工程Ａ：半導体基板１１上に所定の膜厚にて絶縁膜を形成する。工程Ｂ：高耐圧トランジスタの形成される領域をマスクして上記工程Ａで形成された絶縁膜のうち低耐圧トランジスタの形成される領域の絶縁膜を除去する。工程Ｃ：半導体基板１１上に低耐圧トランジスタのゲート絶縁膜２６に対応した膜厚の絶縁膜を形成する。なお、上記工程Ａにおける所定の膜厚は、同工程Ａ及び工程Ｃにて形成される絶縁膜の膜厚の合計が高耐圧トランジスタのゲート絶縁膜３６の膜厚となるようにする。
【００２９】
こうして各ゲート絶縁膜を形成した後、上記ゲート電極２７，３７等、低耐圧トランジスタ及び高耐圧トランジスタのゲート電極を同時に一括して形成する。なお、このゲート電極の形成については、低耐圧及び高耐圧の各トランジスタのゲート電極を低耐圧トランジスタのプロセスルールに合わせて形成する（即ち高耐圧トランジスタのゲート電極構造を低耐圧トランジスタのゲート電極構造と同一にする）。
【００３０】
こうして各ゲート電極を形成した後、次に、下記のＬＤＤ形成工程に移行する。
【００３１】
ＬＤＤ形成工程は、大別すると、高耐圧トランジスタのＬＤＤ領域を形成する工程と、低耐圧トランジスタのＬＤＤ領域を形成する工程とに分けられる。勿論、各工程にあっては、Ｐチャネル及びＮチャネルの各導電型でＬＤＤ領域の形成を各別に行う。なお、ここでは、Ｎチャネルの高耐圧トランジスタＨＮＴ（図１）のＬＤＤ形成工程と、Ｎチャネルの低耐圧トランジスタＬＮＴ（図１）のＬＤＤ形成工程とを例にとって説明する。
【００３２】
まず、高耐圧トランジスタＨＮＴのＬＤＤ形成工程を説明する。
【００３３】
同工程においては、図２（ａ）に示すように、まずリソグラフィ技術により、Ｎウェル１２，１５、Ｐウェル１３、更には、高耐圧トランジスタＨＮＴのゲート電極３７を覆うようにパターニングされたレジスト４１を形成する。即ち、図２（ｂ）に二点鎖線で示す範囲内をレジスト開口領域４１ａとするパターンを形成し、高耐圧トランジスタＨＮＴのアクティブ領域４２（半導体基板１１表面のソース領域３１からドレイン領域３２（図１参照）にかけてのトランジスタ形成領域）で、ゲート電極３７上にレジスト４１が残るようにする。
【００３４】
そして、このレジスト４１をマスクとしてＮ型の導電型に対応する不純物を注入することでＬＤＤ領域３３，３４を形成する。なお、この際には、後述する低耐圧トランジスタ
ＬＮＴのＬＤＤ形成時よりも高いエネルギーで不純物注入を行うことで、上記ＬＤＤ領域３３，３４の不純物の深度が同高耐圧トランジスタＨＮＴのソース領域３１及びドレイン領域３２のそれよりも大きくなるようにしている。又、この注入の際には、レジスト開口領域４１ａから半導体基板１１にチャネリングの防止を目的とする以上の角度で斜め方向から不純物を注入するようにしている。このようにすることで、ゲート電極３７の下方の領域とＬＤＤ領域３３，３４とのオーバーラップ量を十分に確保し、それによって高耐圧トランジスタＨＮＴの動作時の耐圧（ジャンクション耐圧）を向上させるようにしている。もともと高耐圧トランジスタＨＮＴは、低耐圧トランジスタＬＮＴに比較してゲート長を長くしているので、上記オーバーラップ量を大きくしても問題はない。
【００３５】
因みに、本実施の形態においては、図２（ａ）に示すように、ゲート電極３７上に形成するレジスト４１の幅（チャネル方向の長さ）を同ゲート電極３７の長さよりも若干短くなるようにしている。こうすることで、上記オーバーラップ量をより十分に確保することが可能となる。
【００３６】
なお、こうしてＮチャネルの高耐圧トランジスタＨＮＴのＬＤＤ領域３３，３４を形成する工程の前、又は後には、同工程と同様な手順でＰ型の導電型に対応する不純物の注入を行うことにより、Ｐチャネルの高耐圧トランジスタのＬＤＤ領域を形成する。
【００３７】
次に、低耐圧トランジスタＬＮＴのＬＤＤ形成工程について説明する。
【００３８】
同工程においては、図２（ｃ）に示すように、まずリソグラフィ技術により、Ｎウェル１２，１５、及びＰウェル１４を覆うようにパターニングされたレジスト４３を形成する。即ち、低耐圧トランジスタＬＮＴのアクティブ領域４４（半導体基板１１表面のソース領域２１からドレイン領域２２（図１参照）にかけてのトランジスタ形成領域）が開口するように、図２（ｄ）に二点鎖線で示す範囲内をレジスト開口領域４３ａとするパターンを形成する。
【００３９】
そして、このレジスト４３及びゲート電極２７をマスクとしてＮ型の導電型に対応する不純物を注入することでＬＤＤ領域２３，２４を形成する。このとき、ゲート電極２７の下方の領域（チャネル領域）には、同ゲート電極２７をマスクとしたセルフアラインにより不純物は注入されず、したがってＬＤＤ領域は形成されない。また、この不純物注入は、レジスト開口領域４３ａから半導体基板１１にチャネリングを防止する程度に斜め方向から不純物を注入することで、ゲート電極２７の下方の領域とＬＤＤ領域２３，２４とのオーバーラップ量を必要量のみにして、微細化の妨げにならないようにしている。
【００４０】
なお、こうしてＮチャネルの低耐圧トランジスタＬＮＴのＬＤＤ領域２３，２４を形成する工程の前、又は後には、同工程と同様な手順でＰ型の導電型に対応する不純物の注入を行うことにより、Ｐチャネルの低耐圧トランジスタのＬＤＤ領域を形成する。
【００４１】
このように各トランジスタのＬＤＤ領域を形成した後は、低耐圧トランジスタＬＮＴのスペーサ２８や、高耐圧トランジスタＨＮＴのスペーサ３８（図１参照）等を形成する。これらスペーサの形成については、例えば化学気相成長法（ＣＶＤ）にて半導体基板１１にシリコン酸化膜を堆積した後、同堆積されたシリコン酸化膜を異方性エッチングにてエッチングすることで行えばよい。
【００４２】
そして、これら各スペーサを形成した後は、Ｐウェル１３，１４以外の領域をマスクしてＮ型の導電型に対応する不純物を注入することで、Ｎチャネルの低耐圧トランジスタＬＮＴのソース領域２１及びドレイン領域２２と、Ｎチャネルの高耐圧トランジスタＨＮＴのソース領域３１及びドレイン領域３２（図１参照）とを一括して形成する。このとき、高耐圧トランジスタＨＮＴのソース領域３１及びドレイン領域３２を、図３に示すように
スペーサ３８及び素子分離絶縁膜１８から離して形成することも好適である。このようにすることで、高耐圧トランジスタＨＮＴのジャンクション耐圧を向上させることができる。なお、この工程の前、又は後には、Ｎウェル１２，１５以外の領域をマスクしてＰ型の導電型に対応する不純物を注入することで、低耐圧及び高耐圧のＰチャネルトランジスタのソース領域及びドレイン領域を一括して形成する。
【００４３】
以上記述した本実施の形態によれば、以下の効果を奏する。
【００４４】
（１）低耐圧トランジスタと高耐圧トランジスタとを同一の半導体基板１１に形成する際、高耐圧トランジスタのＬＤＤ形成工程では、その不純物注入時のマスクとするレジスト４１が高耐圧トランジスタのゲート電極上に残るようレジストパターンの形成を行うようにした。こうすれば、ゲート電極上のレジスト４１をマスクとして不純物の注入を行うことができる。このため、高耐圧トランジスタのゲート電極の厚さを低耐圧トランジスタに合わせて薄くしても、該ゲート電極下に不純物が突き抜けて注入されるのを抑制することができ、高耐圧トランジスタのジャンクション耐圧を確保するＬＤＤ領域を好適に形成することができる。
【００４５】
（２）高耐圧トランジスタのＬＤＤ領域を形成する際には、不純物の注入マスク（レジスト４１）をゲート電極上にも形成するようにしたことで、高耐圧トランジスタのゲート電極構造を低耐圧トランジスタのそれと共通化することができる。即ち、高耐圧トランジスタと低耐圧トランジスタのゲート電極を同低耐圧トランジスタ（つまりは微細化されたトランジスタ）のプロセスルールに合わせて一括して形成することが可能となる。これにより、耐圧特性の異なる低耐圧トランジスタ及び高耐圧トランジスタをプロセスルールの変更を伴うことなく１チップ化することが可能となる。従って、製造工程の増加を抑え、製造期間の増大やそれに伴うコストの上昇を好適に抑えることができる。
【００４６】
（３）高耐圧トランジスタのゲート電極構造を低耐圧トランジスタのそれと共通化することができるため、結果的に半導体装置１０の小型化にも寄与することができる。
【００４７】
（４）本実施の形態では、トランジスタ構造（ＬＤＤ構造）の設計変更等を行うことなしに、高耐圧トランジスタのＬＤＤ形成工程で使用するレジストマスクのパターン変更のみにより、不純物の注入突き抜け対策を図ることができる。従って、トランジスタ構造の設計者側の負担をなくすことができる。また、レジストマスクのパターン設計者にとっても、従来のレジスト開口領域からアンダーサイジングしたゲート電極領域を差し引く合成方法によりパターンを形成するので、この点でも新たな負担はない。このように、高耐圧トランジスタと低耐圧トランジスタ（微細トランジスタ）とを１チップ化するにあたって、同微細化プロセスを考慮することなく注入の突き抜け対策を図ることができるので好適である。
【００４８】
なお、上記実施の形態は、以下のような態様（変形例）に変更して実施してもよい。
【００４９】
・同一の半導体基板１１上に形成する耐圧特性の異なるトランジスタとしては、低耐圧トランジスタと高耐圧トランジスタの２種類に必ずしも限定されない。例えば、低耐圧、中耐圧、高耐圧の３種類のトランジスタを同一の半導体基板１１に形成するようにしてもよい。この場合は、低耐圧のトランジスタのＬＤＤ領域を形成する工程では、ゲート電極をマスクとして不純物の注入を行い、それぞれ中耐圧及び高耐圧のトランジスタのＬＤＤ領域を形成する工程では、上記実施の形態と同様、ゲート電極上に残るようレジストパターンを形成して同ゲート電極上のレジストをマスクとして不純物の注入を行うようにすればよい。こうすれば、上記実施の形態と同様の効果を奏することができる。
【００５０】
・半導体装置１０としては、必ずしもトリプルウェル構造を有するものや、相補型（ＣＭＯＳ）構造を有するものでなくてもよい。
【００５１】
上記実施の形態及び各変形例から把握できる本発明の技術的思想を以下に付記する。
【００５２】
（付記１）請求項２記載の半導体装置の製造方法において、同一の導電型にてなる前記第１及び第２のトランジスタのソース領域及びドレイン領域を一括して形成する、ことを特徴とする半導体装置の製造方法。
【００５３】
このように、同一の導電型にてなる第１及び第２のトランジスタについては、それら各トランジスタのソース領域及びドレイン領域を一括して形成することができる。従って、製造工程の増加は抑えられる。
【００５４】
（付記２）請求項２、又は付記１記載の半導体装置の製造方法において、前記第１及び第２のトランジスタのゲート電極を前記第２のトランジスタを製造するプロセスルールに合わせて一括して形成する、ことを特徴とする半導体装置の製造方法。
【００５５】
このように、第１及び第２のトランジスタのゲート電極を一括して形成するため、製造工程の増加は抑えられる。また、各トランジスタのゲート電極構造を低耐圧の第２のトランジスタ、つまりは微細化されたトランジスタのゲート電極構造と共通化することができるため、半導体装置の小型化にも寄与する。
【００５６】
（付記３）請求項２、付記１、又は付記２記載の半導体装置の製造方法において、前記第１のトランジスタの第１のＬＤＤ領域を形成する際の不純物の注入エネルギーは、前記第２のトランジスタの第２のＬＤＤ領域を形成する際の不純物の注入エネルギーよりも高い、ことを特徴とする半導体装置の製造方法。
【００５７】
このように、第１のＬＤＤ領域を形成するときには、第２のＬＤＤ領域を形成するときに比べて高い注入エネルギーで不純物の注入を行うことで、高耐圧の第１のトランジスタのジャンクション耐圧を確保することができる。これは、第１のＬＤＤ領域の形成時に、不純物の注入マスクとするレジストを第１のトランジスタのゲート電極上にも残すようにしたからこそ可能となる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施例による半導体装置の構造を示す断面図。
【図２】半導体装置の製造方法を説明するための図であり、（ａ）は高耐圧トランジスタのＬＤＤ形成工程を示す断面図、（ｂ）は（ａ）の一部平面図、（ｃ）は低耐圧トランジスタのＬＤＤ形成工程を示す断面図、（ｄ）は（ｃ）の一部平面図。
【図３】本発明の第２の実施例による半導体装置の構造を示す断面図。
【図４】従来のＬＤＤ領域の形成方法を説明するための説明図。
【符号の説明】
【００５９】
１０：半導体装置、１１：半導体基板、２１，３１：ソース領域、２２，３２：ドレイン領域、２３，２４，３３，３４：ＬＤＤ領域、２５，３５：チャネル、２６，３６：ゲート絶縁膜、２７，３７：ゲート電極、４１，４３：レジスト、４２，４４：アクティブ領域、ＬＮＴ：低耐圧トランジスタ（Ｎチャネル）、ＨＮＴ：高耐圧トランジスタ（Ｎチャネル）。
【図１】
2006032654.tif 000003
【図２】
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【図３】
2006032654.tif 000005
【図４】
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