(57)【要約】【課題】  サージ耐量がより高いサージ保護用半導体素子を提供する。【解決手段】  第２のＰ型領域８は電気的に浮遊状態になっている。この第２のＰ型領域８は、裏面電極７への電圧非印加時（ゼロバイアス時）にもＥＳＤによる大電圧印加時にも、第１のＰ型領域３とＮ型半導体基板２の接合部Ｊ２３のうち、少なくとも表層部Ｓ２３を覆う空乏層ＤＬを発生させるように形成されている。裏面電極７から静電気サージ（ＥＳＤ）が侵入した際に、ＥＳＤ電流が、接合部Ｊ２３のうち空乏層ＤＬによって覆われていない領域からのみ第１のＰ型領域３に流れ込む。よって、表面欠陥の影響によってサージ耐量が低くなっている表層部Ｓ２３には、ＥＳＤ電流が流れ込まない。なお、第１の表面電極５からＥＳＤが侵入した場合には、空乏層ＤＬによって電流経路が制限されるため、裏面電極７から外部にＥＳＤを逃すことができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面から内部に形成した第１の第２導電型領域と、
前記第１の第２導電型領域から所定の距離だけ離れた位置で当該第１の第２導電型領域を周回する第２の第２導電型領域と、
前記第１の第２導電型領域の表面と前記第２の第２導電型領域よりも外側の前記半導体基板表面の一部とを露出して、前記半導体基板表面を覆う絶縁膜と、
前記絶縁膜から露出した前記第１の第２導電型領域に設けた第１の表面電極と、
前記絶縁膜から露出した前記半導体基板表面に設けた第２の表面電極と、
前記半導体基板の裏面に設けた裏面電極とを備え、
前記第２の第２導電型領域と前記半導体基板との接合部で発生した空乏層が、前記第１の第２導電型領域と前記半導体基板との接合部のうち、少なくとも表面欠陥が存在する領域を覆うことを特徴とする、サージ保護用半導体素子。
【請求項２】
前記第１の第２導電型領域と前記第２の第２導電型領域との間の距離ｄ１は、前記半導体基板の誘電率をε、半導体基板と第２の第２導電型半導体領域との電位差をＶ、電子電荷量をｑ、前記第１の第２導電型領域と前記第２の第２導電型領域との間の領域における第１導電型不純物濃度をＮDとするときに、
【数１】
2006222213.tif 000006
を満たすことを特徴とする、請求項１に記載のサージ保護用半導体素子。
【請求項３】
前記第１の第２導電型領域の平面形状は円形状であり、
前記第２の第２導電型領域の平面形状は、前記第１の第２導電型領域と中心を同じにする環状であることを特徴とする、請求項１に記載のサージ保護用半導体素子。
【請求項４】
第１導電型の半導体基板の表面から内部に、第１の第２導電型領域を形成する工程と、
前記第１の前記第２導電型領域から所定の距離だけ離れた位置で前記第１の第２導電型領域を周回する第２の第２導電型領域を形成する工程と、
前記第１の第２導電型領域の表面と前記第２の第２導電型領域よりも外側の前記半導体基板表面の一部とを露出して、前記半導体基板を覆う絶縁膜を形成する工程と、
前記絶縁膜から露出した前記第１の第２導電型領域と前記半導体基板表面とに、第１および第２の表面電極を形成する工程と、
前記半導体基板の裏面に裏面電極を形成する工程とを備え、
前記第２の第２導電型領域と前記半導体基板との接合部で発生した空乏層が、前記第１の第２導電型領域と前記半導体基板との接合部のうち、少なくとも表面欠陥が存在する領域を覆うように、前記第２の第２導電型領域を形成することを特徴とする、サージ保護用半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサージ保護用半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
静電気放電（以下、ＥＳＤ（Electro Static Discharge）と記す。）は、半導体装置の破壊や破損を招く一大要因である。半導体装置をＥＳＤ等のサージから保護するために、従来からサージ保護用半導体素子が用いられている。
【０００３】
例えば発光ダイオード（ＬＥＤ：Light Emitting Diode）は、ＧａＡｓ（砒素化ガリウム）やＧａＮ（窒化ガリウム）等の化合物半導体でなるために、サージに対して非常に弱い。よって、サージが侵入した場合にも、耐電圧を越える電圧がＬＥＤに印加されないようにするために、ＬＥＤにサージ保護用半導体素子を並列接続して同封したＬＥＤパッケージが提案されている（例えば特許文献１、特許文献２参照）。
【０００４】
図４は、従来のサージ保護用半導体素子１００の一例を示している。このサージ保護用半導体素子１００は、Ｎ型半導体基板１０２、Ｐ型領域１０３、絶縁膜１０４、第１の表面電極１０５、第２の表面電極１０６および、裏面電極１０７を備えている。ＰＮ接合されたＰ型領域１０３とＮ型半導体基板１０２、および、これらの表面に設けられた第１の表面電極１０５と裏面電極１０７でツェナーダイオードが構成されている。
【０００５】
図５は、このサージ保護用半導体素子１００を同封したＬＥＤパッケージ１３０を示している（括弧内の数字はここでは無視する）。また、図５（ｂ）は、図５（ａ）の回路図である。サージ保護用半導体素子１００は、正電圧の供給を受けるフレーム１１０ａ上に配置されて、ＬＥＤ１２０と共に透明樹脂部１１２で封止されている。第１の表面電極１０５は、ワイヤ１１１によってフレーム１１０ｂ（アース）に接続されている。ＬＥＤ１２０は、そのＰ側電極およびＮ側電極が、それぞれ第２の表面電極１０６および第１の表面電極１０５と電気的に接続されている。
【０００６】
フレーム１１０ａを通って裏面電極１０７にＥＳＤが侵入した場合には、図４に示すＮ型半導体基板１０２とＰ型領域１０３の接合部でツェナー降伏が生じるために、第１の表面電極１０５から外部にＥＳＤによる大電流を逃すことができる。よって、第２の表面電極１０６に接続されたＬＥＤ１２０等の保護対象物の破壊や損傷を防止することができる。
【０００７】
なお、ＬＥＤ１２０を発光させるための通常電圧は、Ｎ型半導体基板１０２とＰ型領域１０３との降伏電圧以下の電圧になっているので、通常電圧印加時には、裏面電極１０７と第１の表面電極１０５間は導通せず、裏面電極１０７と第２の表面電極１０６間のみで導通するようになっている。
【特許文献１】特開平１０−２５６６１０号公報
【特許文献２】特開２００２−１８５０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＬＥＤ等保護すべき素子に対するサージ保護効果を高めるためには、サージ保護用半導体素子のサージ耐量を向上させる必要がある。
【０００９】
従って本発明の目的は、サージ耐量がより高いサージ保護用半導体素子を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係るサージ保護用半導体素子は、第１導電型の半導体基板と、半導体基板の表面から内部に形成した第１の第２導電型領域と、第１の第２導電型領域から所定の距離だけ離れた位置で第１の第２導電型領域を周回する第２の第２導電型領域と、第１の第２導電型領域の表面と第２の第２導電型領域よりも外側の半導体基板表面の一部とを露出して、半導体基板表面を覆う絶縁膜と、絶縁膜から露出した第１の第２導電型領域に設けた第１の表面電極と、絶縁膜から露出した半導体基板表面に設けた第２の表面電極と、半導体基板の裏面に設けた裏面電極とを備え、第２の第２導電型領域と半導体基板との接合部で発生した空乏層が、第１の第２導電型領域と半導体基板との接合部のうち、少なくとも表面欠陥が存在する領域を覆うことを特徴とする。
【００１１】
第１の第２導電型領域と第２の第２導電型領域との間の距離ｄ１は、半導体基板の誘電率をε、半導体基板と第２の第２導電型半導体領域との電位差をＶ、電子電荷量をｑ、第１の第２導電型領域と第２の第２導電型領域との間の領域における第１導電型不純物濃度をＮDとするときに、
【数２】
2006222213.tif 000003
を満たすようにすればよい。
【００１２】
本発明に係るサージ保護用半導体素子において、第１の第２導電型領域の平面形状は円形状であり、第２の第２導電型領域の平面形状は、第１の第２導電型領域と中心を同じにする環状であることが望ましい。
【００１３】
本発明に係るサージ保護用半導体素子の製造方法は、第１導電型の半導体基板の表面から内部に、第１の第２導電型領域を形成する工程と、第１の前記第２導電型領域から所定の距離だけ離れた位置で第１の第２導電型領域を周回する第２の第２導電型領域を形成する工程と、第１の第２導電型領域の表面と第２の第２導電型領域よりも外側の半導体基板表面の一部とを露出して、半導体基板を覆う絶縁膜を形成する工程と、絶縁膜から露出した第１の第２導電型領域と半導体基板表面とに、第１および第２の表面電極を形成する工程と、半導体基板の裏面に裏面電極を形成する工程とを備え、第２の第２導電型領域と半導体基板との接合部で発生した空乏層が、第１の第２導電型領域と半導体基板との接合部のうち、少なくとも表面欠陥が存在する領域を覆うように、第２の第２導電型領域を形成することを特徴とする。
【発明の効果】
【００１４】
本発明に係るサージ保護用半導体素子では、基板表面近傍におけるＰＮ接合部分が空乏層で覆われているために、この部分にサージ電流が流れ込むことがない。基板表面には、製造中に受けたストレスによって欠陥（表面欠陥）が発生しているので、基板表面におけるＰＮ接合部のサージ耐量は、基板表面以外におけるＰＮ接合部のサージ耐量よりも低くなっている。本発明に係るサージ保護用半導体素子では、サージ耐量が低い部分への電流の流入を防止することによって、サージ保護用半導体素子全体のサージ耐量を向上させている。よって、本発明に係るサージ保護用半導体素子を用いれば、ＬＥＤ等の保護対象物に対するサージ保護効果をより高めることができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
図１（ａ）および（ｂ）は、本発明の実施形態に係るサージ保護用半導体素子１の断面図および、Ｎ型半導体基板２の平面図を示している。このサージ保護用半導体素子１は、Ｎ型半導体基板２、第１のＰ型領域３、第２のＰ型領域８、絶縁膜４、第１の表面電極５、第２の表面電極６および、裏面電極７を備えている。ＰＮ接合されたＮ型半導体基板２と第１のＰ型領域３、および、これらの表面に設けられた第１の表面電極５および裏面電極７でツェナーダイオードが構成されている。
【００１６】
Ｎ型半導体基板２は、シリコン基板にリンなどのＮ型不純物が添加された基板である。第１のＰ型領域３および第２のＰ型領域８は、いずれもＮ型半導体基板２の表面から内部に形成された、ボロンなどのＰ型不純物濃度が高い領域である。図１（ｂ）に示すように、第１のＰ型領域３の平面形状は、半径がＲ１の円形状になっている。また、第２のＰ型領域８の平面形状は、内径がＲ２（＞Ｒ１）で第１のＰ型領域と中心を同じにする円環状になっている。なお、第１のＰ型領域３および第２のＰ型領域８の平面形状は、図１（ｂ）に示す形状に限定されるわけではないが、円に近い形状であることが望ましい。
【００１７】
図１（ａ）に示すように、第１の表面電極５は、第１のＰ型領域３上に配置されている。第２の表面電極６は、Ｎ型半導体基板２表面のうち、第２のＰ型領域８よりも外側に配置されている。裏面電極７は、Ｎ型半導体基板２の裏面に形成されている。Ｎ型半導体基板２の表面のうち、第１の表面電極５および第２の表面電極６が形成されていない領域は、周辺部を除いて絶縁膜４で覆われている。
【００１８】
第２のＰ型領域８は、第１の表面電極５、第２の表面電極６および、裏面電極７のいずれにも接しておらず、電気的に浮遊状態にある。よって、裏面電極７への電圧非印加時（ゼロバイアス時）にも、ＥＳＤによる大電圧印加時にも、Ｎ型半導体基板２と第２のＰ型領域８との接合部Ｊ２８から空乏層ＤＬが伸びている。
【００１９】
第２のＰ型領域８は、接合部Ｊ２８から発生した空乏層ＤＬが、Ｎ型半導体基板２と第１のＰ型領域３との接合部Ｊ２３のうち、絶縁膜４直下の部分（図２（ａ）における表層部Ｓ２３）を覆うように予め設計しておく。このような空乏層ＤＬは、第２のＰ型領域８のＰ型不純物濃度、第１のＰ型領域３と第２のＰ型領域８との間の距離ｄ１、および、第２のＰ型領域の深さｄ３を適当に設計することによって発生させることができる。なお、第２のＰ型領域８の深さｄ３は、Ｎ型半導体基板２において表面欠陥が存在している深さよりも深くなっている必要が有る。
【００２０】
第２のＰ型領域８とＮ型半導体基板２との接合部から発生する空乏層ＤＬの幅Ｗは、第１のＰ型領域３と第２のＰ型領域８との間に位置するＮ型半導体基板２の不純物濃度ＮD［ｃｍ-3］と次式（１）に示す関係になっている。
【数３】
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ここで、εは、Ｎ型半導体基板２の誘電率［Ｆ／ｃｍ］、Ｖは、Ｎ型半導体基板２と第２のＰ型領域８との電位差［Ｖ］、ｑは電子電荷量（＝１．６０２×１０-19［Ｃ］）である。第１のＰ型領域３と第２のＰ型領域８との間の距離ｄ１を２μｍとし、Ｎ型半導体基板２の不純物濃度を１０19ｃｍ-3、Ｎ型半導体基板２の誘電率をε＝１．０５×１０-15［Ｆ／ｃｍ］とし、Ｎ型半導体基板２と第２のＰ型領域８との電位差をＶ＝１．１［Ｖ］としたときに、空乏層の幅Ｗを、距離ｄ１と同じ２μｍにするためには、各部を例えば下記のように設計すればよい。
【００２１】
第１のＰ型領域の不純物濃度を、１０20ｃｍ-3、その深さｄ４を５μｍとし、第２のＰ型領域の不純物濃度を１０20ｃｍ-3、その深さｄ３を１０μｍとする。このとき、Ｎ型半導体基板２のうち第１のＰ型領域３と第２のＰ型領域８との間の領域では、第１のＰ型領域３および第２のＰ型領域８から拡散してきたＰ型不純物によってＮ型不純物濃度が相殺されるので、そのＮ型不純物濃度は１０14ｃｍ-3程度になる。このときに、空乏層の厚みは、距離ｄ１と同じ２μｍになる。
【００２２】
Ｎ型半導体基板２のうち第１のＰ型領域３と第２のＰ型領域８との間の領域におけるＮ型不純物濃度は、Ｎ型半導体基板２のＮ型不純物濃度と、第１のＰ型領域３と第２のＰ型領域８との間の距離と、第１のＰ型領域３と第２のＰ型領域８のＰ型不純物濃度とに依存する。言い換えれば、空乏層の幅Ｗは、Ｎ型半導体基板２そのもののＮ型不純物濃度と、第１のＰ型領域３と第２のＰ型領域８との間の距離と、第１のＰ型領域３および第２のＰ型領域８のＰ型不純物濃度とに依存する。
【００２３】
距離ｄ１は、空乏層の幅Ｗ以下の幅であれば良いので、次式（２）を満たすように、各部を設計すればよい。
【数４】
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【００２４】
このような条件を満たすパラメータの一例を挙げると、Ｎ型半導体基板２のＮ型不純物濃度は１０18〜１０20ｃｍ-3、その厚みが１００〜４００μｍ、第１のＰ型領域３のＰ型不純物濃度が１０19〜１０21ｃｍ-3、その深さが１〜１０μｍ、第２のＰ型領域８のＰ型不純物濃度が１０19〜１０21ｃｍ-3、その深さｄ３が５〜２０μｍ、距離ｄ１が１〜５μｍである。
【００２５】
このサージ保護用半導体素子１の使用態様の一例であるＬＥＤパッケージ１３およびその回路を、図５（ａ）および（ｂ）に示している。簡単に説明すると、サージ保護用半導体素子１は、正電圧の供給を受けるフレーム１１０ａ上に配置されて、ＬＥＤ１２０と共に透明樹脂部１１２で封止されている。第１の表面電極５は、ワイヤ１１１によってフレーム１１０ｂ（アース）に接続されている。ＬＥＤ１２０は、そのＰ側電極が第２の表面電極６に、また、Ｎ側電極が第１の表面電極５に接続されるよう配置される。
【００２６】
ＬＥＤ１２０を発光させるための通常電圧が裏面電極７に印加されたときには、裏面電極７と第２の表面電極６とが導通して、ＬＥＤ１２０が発光する。Ｎ型半導体基板２と第１のＰ型領域３は、降伏電圧がこの通常電圧以上になるように設計されているので、通常電圧印加時には、裏面電極７と第１の表面電極５とは導通しない。
【００２７】
一方、裏面電極７にＥＳＤによる大電圧が印加された場合には、Ｎ型半導体基板２と第１のＰ型領域３の接合部Ｊ２３でツェナー降伏が発生して、第１の表面電極５からフレーム１０ｂにＥＳＤによる大電流（ＥＳＤ電流）を逃すことができる。
【００２８】
ここで、本実施形態に係るサージ保護用半導体素子１と、図４に示す従来のサージ保護用半導体素子１００とにおけるＥＳＤ電流の経路の違いを、図２（ａ）および（ｂ）を用いて説明する。図２（ａ）および（ｂ）において、太線矢印はＥＳＤ電流の流れを示している。
【００２９】
図２（ｂ）に示す従来のサージ保護用半導体素子１００では、Ｐ型領域１０３とＮ型半導体基板１０２との接合部Ｊ１２３のうち、表層部Ｓ１２３にもＥＳＤ電流が流れ入むことになっていた。これに対して図２（ａ）に示す本発明に係るサージ保護用半導体素子１では、第１のＰ型領域３の側面が空乏層ＤＬによって覆われているために、空乏層ＤＬが形成されていない領域からのみ第１のＰ型領域３にＥＳＤ電流が流れ込む。よって、表層部Ｓ２３にはＥＳＤ電流が流れ込むことがない。
【００３０】
Ｎ型半導体基板２の表層部における融点は、表面欠陥の影響により、表面欠陥が存在していない領域の融点よりも低くなっている。そのため、表層部Ｓ２３のサージ耐量は、表層部Ｓ２３以外における接合部Ｊ２３のサージ耐量よりも低くなっている。本実施形態に係るサージ保護用半導体素子１は、サージ耐量が低い表層部Ｓ２３へのＥＳＤ電流の流入を防止することによって、サージ保護用半導体素子１全体のサージ耐量を向上させている。
【００３１】
次に、図３を用いて、サージ保護用半導体素子１の製造方法の一例を説明する。まず、Ｎ型半導体基板２の表面のうち、第２のＰ型領域８を形成する領域を露出するマスクを形成して、露出したＮ型半導体基板２表面からボロン等のＰ型不純物をドーピングおよび熱拡散させて、第２のＰ型領域８を形成する（図３（ａ））。また、第１のＰ型領域３を形成する領域を露出するマスクを形成して、露出したＮ型半導体基板２表面からボロン等のＰ型不純物をドーピングおよび熱拡散させて、第１のＰ型領域３を形成する（図３（ｂ））。なお、第２のＰ型領域８を第１のＰ型領域３よりも浅く形成する場合には、先に第１のＰ型領域３を形成すればよい。
【００３２】
次に、１１００℃程度での熱酸化と化学気相成長法（ＣＶＤ:Chemical Vapor Deposition）を用いて、Ｎ型半導体基板２上に絶縁膜４を形成する。そして、フォトリソグラフィによって絶縁膜４を選択的にエッチングして、Ｎ型半導体基板２と第１のＰ型領域３との表面の一部を露出するコンタクト窓９を開口する（図３（ｃ））。なお、絶縁膜４は、図１に示すようにＮ型半導体基板２表面のうち周辺部を露出するように形成してもよいし、周辺部も覆うようにしておいてもよい。図３（ｃ）に示すように、絶縁膜４をＮ型半導体基板２の周辺部を除いて形成しておけば、ウエハからチップに切断する際に絶縁膜４に掛かるストレスを低減することができる。
【００３３】
次に、コンタクト窓９をアルミニウムなどの金属材料で埋めることによって、Ｎ型半導体基板２および第１のＰ型領域３と接する第１の表面電極５および第２の表面電極６を形成する。最後に、チタン、金、銀、ニッケル、又はこれらを含む金属を蒸着して、多層または単層の裏面電極７を形成する。
【００３４】
本発明に係るサージ保護用半導体素子１は、第１のＰ型領域３側面のうち、少なくとも表面欠陥による影響を被る部分（表層部Ｓ２３）が空乏層ＤＬによって覆われるように設計した、浮遊状態の第２のＰ型領域８を備えている。このような第２のＰ型領域８を備えているために、表層部Ｓ２３にはサージによる大電流が流れ込むことがない。よって、本発明に係るサージ保護用半導体素子１は、高ＥＳＤ耐量のフリップチップ型ツェナーダイオードとなる。よって、本発明に係るサージ保護用半導体素子１を用いれば、ＬＥＤ等保護すべき素子の保護効果を向上させることができる。
【００３５】
なお、本発明に係るサージ保護用半導体素子１において、第１の表面電極５からサージが侵入した場合には、第１の表面電極５と裏面電極７との間で順方向に電流が流れ、裏面電極７から外部にサージを逃すことができる。本発明に係るサージ保護用半導体素子１では、空乏層ＤＬによって電流経路が制限されるために、第１の表面電極５と第２の表面電極６とを結ぶような電流経路はできにくい。よって、本発明に係るサージ保護用半導体素子１は、裏面電極７からサージが侵入する場合だけでなく、第１の表面電極５からサージが侵入する場合にも、第２の表面電極６上に接続した保護対象物を保護することができる。
【００３６】
なお、上記実施形態では、Ｎ型半導体基板２に、Ｐ型不純物領域（第１のＰ型領域３および第２のＰ型領域８）を設けた場合を説明したが、導電型を逆にした場合にも本発明は有効である。つまり、Ｎ型半導体基板２の代わりにＰ型半導体基板を用いて、第１のＰ型領域３および第２のＰ型領域８の代わりにＮ型領域を設けるようにしてもよい。
【産業上の利用可能性】
【００３７】
本発明に係るサージ保護用半導体素子は、ＬＥＤ等を静電気等のサージから保護するサージ保護用半導体素子として有用である。
【図面の簡単な説明】
【００３８】
【図１】（ａ）は、本発明の実施形態に係るサージ保護用半導体素子の断面図、（ｂ）は、Ｎ型半導体基板の平面図
【図２】サージ侵入時の電流経路の違いを説明する図
【図３】図１のサージ保護用半導体素子の製造方法を説明する図
【図４】従来のサージ保護用半導体素子の断面図
【図５】（ａ）は、サージ保護用半導体素子を封入したＬＥＤパッケージの概略図、（ｂ）は（ａ）の回路図
【符号の説明】
【００３９】
１  サージ保護用半導体素子
２  Ｎ型半導体基板
３  第１のＰ型領域
４  絶縁膜
５  第１の表面電極
６  第２の表面電極
７  裏面電極
８  第２のＰ型領域
１００  サージ保護用半導体素子
１０２  Ｎ型半導体基板
１０３  Ｐ型領域
１０４  絶縁膜
１０５  第１の表面電極
１０６  第２の表面電極
１０７  裏面電極
１１０ａ、１１０ｂ  フレーム
１１１  ワイヤ
１２０  ＬＥＤ
【図１】
2006222213.tif 000007
【図２】
2006222213.tif 000008
【図３】
2006222213.tif 000009
【図４】
2006222213.tif 000010
【図５】
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