(57)【要約】【課題】  トレンチコンタクト構造を有するトレンチゲート型半導体装置のオン抵抗を低減する。【解決手段】  コンタクトトレンチＴｃを、その側壁が全面ｎ+型ソース領域５とｎ++型ソース領域５ａになるようにするとともに、ｎ+型シリコン基板２平面方向の切断面がひし形になるようにして、ゲートトレンチＴｇ間に形成する。さらに、各コンタクトトレンチＴｃは、ゲートトレンチＴｇ側壁までの距離が、そのひし形の頂点との間で最短になるようにする。これにより、各コンタクトトレンチＴｃの側壁すべてでコンタクトがとれるようになるためコンタクト抵抗を低減することができ、さらにその底面の追加ｐ+型領域８形成時の不純物の横方向拡散によるｐ型ウェル領域４のチャネル不純物濃度の上昇を効果的に抑え、オン抵抗の低減を図ることができる。【選択図】  図１
2006059940.tif 000002
【特許請求の範囲】
【請求項１】
トレンチコンタクト構造を有するトレンチゲート型の半導体装置において、
第１導電型の半導体基板上に形成された第１導電型の半導体層と、
前記半導体層上に形成された第２導電型のウェル領域と、
前記ウェル領域上に形成された第１導電型のソース領域と、
前記ソース領域と前記ウェル領域とを貫通し前記半導体層に達するゲートトレンチと、
前記ゲートトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
それぞれが前記ゲートトレンチ間の前記ソース領域を部分的に貫通し側壁全面を前記ソース領域として前記ゲートトレンチの溝方向に列設された複数のコンタクトトレンチと、
前記コンタクトトレンチ底面に形成された第２導電型の高濃度不純物領域と、
前記コンタクトトレンチを埋めるソース電極と、
前記半導体基板の前記半導体層形成面側と反対面側に形成されたドレイン電極と、
を有し、
前記コンタクトトレンチは、前記半導体基板平面方向の切断面形状が矩形または楕円形であることを特徴とする半導体装置。
【請求項２】
前記コンタクトトレンチの前記半導体基板平面方向の切断面形状が矩形である場合には、前記コンタクトトレンチから前記ゲートトレンチ側壁までの距離が、矩形の一の頂点との間で最短になっていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクトトレンチの前記半導体基板平面方向の切断面形状が楕円形である場合には、前記コンタクトトレンチは、楕円形の長軸方向若しくは短軸方向を揃えて前記ゲートトレンチの溝方向に複数列設され、または、楕円形の長軸方向若しくは短軸方向を前記ゲートトレンチ側壁に対して一定角度で傾けて前記ゲートトレンチの溝方向に複数列設されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にトレンチコンタクト構造を有するトレンチゲート型の半導体装置に関する。
【背景技術】
【０００２】
電力制御用の半導体装置としては、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等のＭＯＳ型トランジスタがあり、近年では省エネルギー化等の観点から、より高効率なものが要望されている。電力制御用半導体装置に対しては、素子の導通損失の低減、すなわち「オン抵抗」の低減による高効率化が求められており、これまでそのようなオン抵抗の低減は、主にセルを微細化することによって図られてきた。
【０００３】
また、素子構造に「トレンチゲート構造」を採用することにより、チャネル幅を稼ぎ、大幅な微細化が実現できるようになった。現在では、トレンチゲート構造による更なる微細化が進められ、素子のオン抵抗は大幅に改善されるに至っている。さらに、ソース領域に第２のトレンチを形成し、そのトレンチ側壁でソースコンタクトを確保する「トレンチコンタクト構造」も採用されてきている。
【０００４】
図１１はトレンチコンタクト構造を有する従来のトレンチゲート型半導体装置の一例を示す要部断面模式図、図１２はトレンチコンタクト構造を有する従来のトレンチゲート型半導体装置の一例を示す要部平面模式図である。なお、図１１は図１２のＤ−Ｄ断面図であり、図１２は図１１のＣ−Ｃ断面図である。
【０００５】
この図１１および図１２に示す半導体装置１００では、ｎ+型半導体基板１０１の上に、ｎ-型エピタキシャル半導体層１０２、ｐ型ウェル領域１０３、ｎ+型ソース領域１０４がこの順に形成されている。そして、ｎ+型半導体基板１０１上の積層構造に複数の溝が平行に形成されてゲートトレンチＴｇが形成されている。それらの各内壁面にはゲート絶縁膜１０５が形成され、このゲート絶縁膜１０５を介してゲート電極１０６が形成されている。
【０００６】
また、ゲートトレンチＴｇ間には、ｎ+型ソース領域１０４を部分的に貫通してこれを側壁の一部としゲートトレンチＴｇの溝方向と同じ方向に溝が延びるコンタクトトレンチＴｃが形成されている。コンタクトトレンチＴｃの側壁となるｎ+型ソース領域１０４の最上部は、より高不純物濃度のｎ++型ソース領域１０４ａとされており、また、このコンタクトトレンチＴｃの底面となるｐ型ウェル領域１０３の表面には、追加ｐ+型領域１０７が形成されている。
【０００７】
ゲートトレンチＴｇ内のゲート絶縁膜１０５およびゲート電極１０６の上、さらにｎ++型ソース領域１０４ａの上には、これらを覆うように層間絶縁膜１０８が形成されている。また、コンタクトトレンチＴｃの側壁と底面をそれぞれ構成しているｎ++型ソース領域１０４ａと追加ｐ+型領域１０７に接触するようにソース電極１０９が形成され、一方、ｎ+型半導体基板１０１の裏面側にはドレイン電極１１０が形成されている。
【０００８】
このようなトレンチコンタクト構造を有する従来のトレンチゲート型の半導体装置１００では、上記のようにコンタクトトレンチＴｃが平行なゲートトレンチＴｇ間にその溝方向を一致させて形成されている。
【０００９】
しかし、このようにゲートトレンチＴｇとコンタクトトレンチＴｃの溝方向が一致するような構造を有する半導体装置１００では、これを相当程度小型化すると、コンタクトトレンチＴｃを形成する際の写真工程の精度限界からコンタクトトレンチＴｃが所定位置に形成されず、それを挟む左右いずれかのゲートトレンチＴｇに接近して形成されてしまう可能性が高くなる。
【００１０】
コンタクトトレンチＴｃ底面の追加ｐ+型領域１０７は、コンタクトトレンチＴｃ形成後にｐ型ウェル領域１０３に不純物をイオン注入しそれを拡散させて形成する。その際、前述のようにコンタクトトレンチＴｃがゲートトレンチＴｇに接近して形成されていると、注入した不純物の横方向の拡散により、追加ｐ+型領域１０７がｎ+型ソース領域１０４下層にあるｐ型ウェル領域１０３のチャネルの形成される領域にまで達してしまう場合がある。そのような場合には、チャネル不純物濃度が上昇することによって閾値電圧が高くなるという問題が生じることになる。
【００１１】
このような問題に対し、ゲートトレンチの溝方向とコンタクトトレンチの溝方向とが交差する構造の半導体装置が提案されている（例えば特許文献１参照）。このような構造とすることにより、上記のようなコンタクトトレンチ形成時のマスクずれに起因する閾値電圧の上昇を抑えるとともに、半導体装置を小型化する試みがなされている。
【特許文献１】特開２００３−３０３９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、ゲートトレンチとコンタクトトレンチとを交差させた構造にすると、コンタクトトレンチ底面には追加ｐ+型領域が形成されるため、ゲートトレンチ側壁のｐ型ウェル領域でコンタクトトレンチとの交差部分にはチャネルが形成されない。そのため、全体としてチャネル密度が低くなり、オン抵抗が上昇してしまうようになる。
【００１３】
これを防ぐためにゲートトレンチに交差するコンタクトトレンチの溝幅を狭めてゲートトレンチ側壁のチャネル領域を確保しようとすると、コンタクトトレンチ底面の追加ｐ+型領域の面積が減少し、コンタクト抵抗が上昇してしまうようになる。
【００１４】
本発明はこのような点に鑑みてなされたものであり、閾値電圧の上昇を抑えるとともにオン抵抗を低減したトレンチコンタクト構造を有するトレンチゲート型の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記課題を解決するために、トレンチコンタクト構造を有するトレンチゲート型の半導体装置において、第１導電型の半導体基板上に形成された第１導電型の半導体層と、前記半導体層上に形成された第２導電型のウェル領域と、前記ウェル領域上に形成された第１導電型のソース領域と、前記ソース領域と前記ウェル領域とを貫通し前記半導体層に達するゲートトレンチと、前記ゲートトレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、それぞれが前記ゲートトレンチ間の前記ソース領域を部分的に貫通し側壁全面を前記ソース領域として前記ゲートトレンチの溝方向に列設された複数のコンタクトトレンチと、前記コンタクトトレンチ底面に形成された第２導電型の高濃度不純物領域と、前記コンタクトトレンチを埋めるソース電極と、前記半導体基板の前記半導体層形成面側と反対面側に形成されたドレイン電極と、を有し、前記コンタクトトレンチは、前記半導体基板平面方向の切断面形状が矩形または楕円形であることを特徴とする半導体装置が提供される。
【００１６】
このような半導体装置によれば、ゲートトレンチ間の第１導電型のソース領域を部分的に貫通して側壁が全面ソース領域であるコンタクトトレンチが、ゲートトレンチの溝方向に複数列設されている。これにより、各コンタクトトレンチのすべての側壁でコンタクトをとることが可能になり、それによって大きなコンタクト面積を確保することができるようになるため、コンタクトトレンチ側壁を構成しているソース領域とそれを埋めるソース電極との間のコンタクト抵抗が低減されるようになる。
【００１７】
さらに、この半導体装置では、ゲートトレンチ間の各コンタクトトレンチの側壁が全面第１導電型のソース領域とされ、その底面に第２導電型の高濃度不純物領域が形成されているので、その底面におけるコンタクト抵抗を確保しつつ、ゲートトレンチ側壁のソース領域下層にある第２導電型のウェル領域内にチャネルを形成することができる。これにより、十分なチャネル密度が確保されるようになる。
【００１８】
さらに、この半導体装置では、側壁全面が第１導電型のソース領域であるコンタクトトレンチがゲートトレンチ間に複数列設されていれば、仮にコンタクトトレンチ形成時にマスクずれが発生していても、例えばその断面形状を工夫しておくことにより、コンタクトトレンチ底面に第２導電型の高濃度不純物領域を形成した際のソース領域下層の第２導電型のウェル領域におけるチャネル不純物濃度の上昇に起因した閾値電圧の上昇が極力抑えられるようになる。
【発明の効果】
【００１９】
本発明では、ゲートトレンチ間のソース領域を部分的に貫通して側壁が全面ソース領域で構成されたコンタクトトレンチをゲートトレンチの溝方向に複数列設するようにしたので、ソース電極とソース領域との間のコンタクト面積を増加させてそのコンタクト抵抗を低減し、それによってオン抵抗を低減することができる。また、ウェル領域におけるチャネル不純物濃度の上昇の影響を効果的に抑え、チャネル密度を減少させずにオン抵抗を低減することができる。
【００２０】
本発明により、トレンチコンタクト構造を有するトレンチゲート型半導体装置のオン抵抗を低減してその高効率化を図るとともに、小型かつ高信頼性の半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１はトレンチコンタクト構造を有するトレンチゲート型半導体装置の一例を示す要部断面模式図、図２はトレンチコンタクト構造を有するトレンチゲート型半導体装置の一例を示す要部平面模式図である。なお、図１は図２のＢ−Ｂ断面図であり、図２は図１のＡ−Ａ断面図である。
【００２２】
この図１および図２に例示する半導体装置１では、ｎ+型シリコン基板２の上に、ｎ-型エピタキシャル半導体層３、ｐ型ウェル領域４、ｎ+型ソース領域５がこの順に形成されている。そして、ｎ+型シリコン基板２上のこの積層構造に複数の溝が平行に形成されてゲートトレンチＴｇが形成されている。それらの各内壁面にはゲート絶縁膜６が形成され、このゲート絶縁膜６を介して各ゲートトレンチＴｇを埋めるゲート電極７が形成されている。
【００２３】
また、平行に延びるゲートトレンチＴｇ間には、ｎ+型ソース領域５を貫通してこれを側壁の一部とするコンタクトトレンチＴｃが複数点在しており、これら各ゲートトレンチＴｇ間にある複数のコンタクトトレンチＴｃは、ゲートトレンチＴｇの溝方向と同一方向に列設されている。
【００２４】
各コンタクトトレンチＴｃは、ここでは図２に例示したように、ｎ+型シリコン基板２の上方（ゲートトレンチＴｇの形成面側）から見たときの形状、すなわちｎ+型シリコン基板２の平面方向の切断面の形状がひし形になるように形成されている。そして、断面ひし形の各コンタクトトレンチＴｃは、そのひし形のいずれかの頂点がゲートトレンチＴｇ側壁の側に向くように形成され、コンタクトトレンチＴｃ側壁の中ではその頂点部分がゲートトレンチＴｇの溝方向と直交方向にあるゲートトレンチＴｇ側壁に最も近くなるように形成されている。
【００２５】
このように形成されるコンタクトトレンチＴｃの側壁を構成するｎ+型ソース領域５の最上部は、より高不純物濃度のｎ++型ソース領域５ａとされている。また、このコンタクトトレンチＴｃの底面となるｐ型ウェル領域４の表面には、追加ｐ+型領域８が形成されている。
【００２６】
ゲートトレンチＴｇ内のゲート絶縁膜６およびゲート電極７の上には、これらを覆うように層間絶縁膜９が形成されている。また、コンタクトトレンチＴｃの側壁と底面をそれぞれ構成しているｎ+型ソース領域５およびｎ++型ソース領域５ａと追加ｐ+型領域８とに接触するようにソース電極１０が形成され、一方、ｎ+型シリコン基板２の裏面側にはドレイン電極１１が形成されている。
【００２７】
このような構成の半導体装置１によれば、ゲートトレンチＴｇ間にその溝方向に沿ってｎ+型ソース領域５およびｎ++型ソース領域５ａを側壁とするコンタクトトレンチＴｃが複数列設されているので、各コンタクトトレンチＴｃの側壁全面でコンタクトをとることが可能になる。それにより、全体としてコンタクト面積を増加させることができ、ソース電極１０とｎ+型ソース領域５およびｎ++型ソース領域５ａとの間のコンタクト抵抗を低減して、オン抵抗を低減することができるようになる。
【００２８】
さらに、この半導体装置１では、ゲートトレンチＴｇ間の各コンタクトトレンチＴｃの側壁全面がｎ+型ソース領域５およびｎ++型ソース領域５ａであり、その底面に追加ｐ+型領域８が形成されているので、両トレンチを交差させる場合にはその交差部分にチャネルが形成されないのに対し、コンタクトトレンチＴｃ底面でのコンタクト抵抗を確保しつつ、ゲートトレンチＴｇ側壁部でｎ+型ソース領域５下層のｐ型ウェル領域４内にチャネル領域を形成することが可能になる。これにより、十分なチャネル密度を確保することができるようになる。
【００２９】
また、この半導体装置１では、各コンタクトトレンチＴｃを、断面ひし形に形成するとともに、そのひし形の頂点がコンタクトトレンチＴｃの両側を挟むゲートトレンチＴｇの側壁の側に向くようにし、コンタクトトレンチＴｃからゲートトレンチＴｇ側壁までの距離が、そのひし形の頂点からが最短になるように形成する。このような配置でコンタクトトレンチＴｃを形成すれば、次の図３に示すように、仮にその形成時にマスクずれが発生しても、ｐ型ウェル領域４におけるチャネル不純物濃度の上昇による影響を抑えることが可能になる。
【００３０】
図３はコンタクトトレンチ形成時のマスクずれの説明図である。
上記半導体装置１では、ｎ+型ソース領域５およびｎ++型ソース領域５ａを側壁とする断面ひし形のコンタクトトレンチＴｃが、その両側を挟むゲートトレンチＴｇの側壁までの距離がそのひし形の頂点部分からが最短になるように形成されている。これにより、仮にコンタクトトレンチＴｃ形成時にこの図３に示すような位置ずれが生じた場合でも、その底面に追加ｐ+型領域８を形成する際にその不純物が横方向に拡散してｐウェル領域４のチャネル不純物濃度が上昇してしまう領域の広がりを、ゲートトレンチＴｇの溝方向に対し小さく抑えることが可能になる。これにより、チャネル密度を減少させることなく、オン抵抗の上昇を抑えることができるようになる。
【００３１】
次に、上記構成を有する半導体装置１の形成方法について説明する。
図４から図６は半導体装置形成工程の説明図であって、図４はソース領域形成工程の要部断面模式図、図５はコンタクトトレンチおよび追加ｐ+型領域形成工程の要部断面模式図、図６は研削工程の要部断面模式図である。
【００３２】
ここで、まず、図４に示すソース領域形成工程に至るまでの工程について説明する。
まず、基板濃度１×１０20ｃｍ-3のｎ+型シリコン基板２の上に、１×１０16ｃｍ-3程度の不純物濃度のｎ-型エピタキシャル半導体層３を約１０μｍの厚みで成長させる。続いて、その表面に酸化膜を形成し、ｐ型不純物、例えばボロン（Ｂ）を５×１０13ｃｍ-2〜５×１０15ｃｍ-2のドーズ量でイオン注入し、それを拡散させてｐ型ウェル領域４を形成する。
【００３３】
次いで、ＰＥＰ（Photo Engraving Process）技術を用いて酸化膜表面にレジストマスクを形成し、例えばＲＩＥ（Reactive Ion Etching）によりシリコン表面に達するまで酸化膜のドライエッチングを行う。その後、そのレジストマスクを除去することにより、酸化膜のゲートトレンチマスクが形成される。
【００３４】
次いで、そのゲートトレンチマスクを用い、ＲＩＥによりｎ-型エピタキシャル半導体層３に達するまでドライエッチングを行い、ゲートトレンチＴｇを形成する。そして、ＣＤＥ（Chemical Dry Etching）および犠牲酸化膜等を用いてゲートトレンチＴｇの内壁面のエッチングダメージを除去した後、ゲートトレンチＴｇの内壁面およびその周囲の表面にゲート絶縁膜６を形成する。ゲート絶縁膜６の形成後、ｎ型不純物が高濃度にドープされたポリシリコンをゲートトレンチＴｇの溝が十分に埋まるまで堆積させ、ゲート電極７を形成する。
【００３５】
次いで、ウェハ表面に堆積されたポリシリコンをＲＩＥあるいはＣＤＥによりエッチングし、ゲートトレンチＴｇ内部にのみゲート電極７としてのポリシリコンが埋められた状態にする。そして、最後にゲートトレンチＴｇの内壁面を除くウェハ表面のゲート絶縁膜６を除去し、その後、図４に示すソース領域形成工程へと移行する。
【００３６】
ソース領域形成工程では、図４に示すように、まず、砒素（Ａｓ）等のｎ型不純物を１×１０15ｃｍ-2のドーズ量でウェハ表面から垂直にイオン注入し、それを拡散させてｎ+型ソース領域５をｐ型ウェル領域４の表面に形成する。さらに、ソースコンタクトを良好にするため、砒素等のｎ型不純物を５×１０15ｃｍ-2のドーズ量でウェハ表面から垂直にイオン注入し、それを拡散させてｎ++型ソース領域５ａをｎ+型ソース領域５の最上部に形成する。
【００３７】
次いで、図５に示すように、ＣＶＤ（Chemical Vapor Deposition）法により層間絶縁膜９を形成し、図示しないレジストを用いてコンタクトトレンチＴｃのパターニング処理を行う。その際、コンタクトトレンチＴｃのパターニング形状は、ｎ+型シリコン基板２の上方から見たときにひし形になるようにし、それがゲートトレンチＴｇの溝方向に沿って複数列設されるようにする。さらに、その際は、そのひし形の頂点をゲートトレンチＴｇの側壁の側に向け、コンタクトトレンチＴｃからゲートトレンチＴｇ側壁までの距離がその側壁に向けた頂点からが最短になるようにする。
【００３８】
コンタクトトレンチＴｃのパターニング後は、レジスト開口部よりＲＩＥによって層間絶縁膜９の一部を除去し、ｎ++型ソース領域５ａ表面を露出させる。次いで、レジストを剥離し、露出したシリコン表面からＲＩＥによりシリコンの一部を除去し、コンタクトトレンチＴｃを形成する。その後、コンタクトトレンチＴｃ底面のｐ型ウェル領域４に、例えばボロンやフッ化ボロン（ＢＦ2）等のｐ型不純物を１×１０15ｃｍ-2のドーズ量でウェハ表面から垂直にイオン注入し、それを拡散させて追加ｐ+型領域８を形成する。
【００３９】
次いで、図６に示すように、層間絶縁膜９をＲＩＥあるいはＣＭＰ（Chemical Mechanical Polishing）等によってｎ++型ソース領域５ａ表面まで削り、ｎ++型ソース領域５ａを露出させる。このようにｎ++型ソース領域５ａを露出させることにより、次に形成するソース電極１０とのより大きな接触面積を確保することができるようになる。
【００４０】
以上の工程終了後は、ウェハ表面側および裏面側にそれぞれソース電極１０およびドレイン電極１１を形成し、パッシベーション膜の形成、パターニング等を経て装置を完成させる。
【００４１】
なお、以上の説明では、コンタクトトレンチＴｃを断面ひし形の形状とした場合について述べたが、そのほかコンタクトトレンチＴｃは、例えば、断面長方形や断面六角形等の矩形、あるいは断面楕円形とすることもできる。
【００４２】
図７は断面長方形のコンタクトトレンチを有するトレンチゲート型半導体装置の要部平面模式図、図８は断面六角形のコンタクトトレンチを有するトレンチゲート型半導体装置の要部平面模式図である。また、図９および図１０は断面楕円形のコンタクトトレンチを有するトレンチゲート型半導体装置の要部平面模式図である。
【００４３】
例えば断面長方形のコンタクトトレンチＴｃをゲートトレンチＴｇ間に形成する場合には、図７に示すように、その長方形の頂点をゲートトレンチＴｇ側壁の側に向け、コンタクトトレンチＴｃからゲートトレンチＴｇ側壁までの距離がその側壁に向けた長方形の頂点からが最短になるようにする。そして、このようなコンタクトトレンチＴｃをゲートトレンチＴｇの溝方向に沿って複数列設させる。
【００４４】
このようにして断面長方形のコンタクトトレンチＴｃを形成することにより、断面ひし形のコンタクトトレンチＴｃを形成したときと同様に、コンタクト面積を増加させてコンタクト抵抗を低減し、オン抵抗を低減することができるようになる。さらに、コンタクトトレンチＴｃ形成時にマスクずれが発生しても、チャネル不純物濃度の上昇を抑え、チャネル密度を減少させることなく、オン抵抗の上昇を抑えることができるようになる。
【００４５】
また、断面六角形のコンタクトトレンチＴｃを形成する場合も同様にして、図８に示すように、その六角形の頂点をゲートトレンチＴｇ側壁の側に向け、コンタクトトレンチＴｃからゲートトレンチＴｇ側壁までの距離がその側壁に向けた六角形の頂点からが最短になるようにする。そして、このようなコンタクトトレンチＴｃをゲートトレンチＴｇの溝方向に沿って複数列設させる。これにより、オン抵抗の低減を図ることができるようになる。
【００４６】
なお、ここに例示した長方形や六角形に限らず、断面矩形のコンタクトトレンチＴｃを形成する場合には、その配置を同様に定めることが可能であり、それにより、上記同様の効果を得ることができる。
【００４７】
さらにまた、断面楕円形のコンタクトトレンチＴｃを形成する場合には、図９に示すように長軸方向（短軸方向でもよい。）を揃えてゲートトレンチＴｇの溝方向に沿って複数列設させたり、図１０に示すように長軸方向（短軸方向）をゲートトレンチＴｇの側壁に対して一定の角度で傾けてゲートトレンチＴｇの溝方向に沿って複数列設させたりすればよい。なお、傾ける角度は、コンタクトトレンチＴｃ形成時にマスクずれが発生した場合にチャネル不純物濃度の上昇領域の広がりを抑えることができ、また、装置の大型化を可能な限り引き起こさないようにすること等を考慮して設定する。
【００４８】
このようにして断面楕円形のコンタクトトレンチＴｃを形成することにより、断面矩形のコンタクトトレンチＴｃを形成したときと同様、コンタクト面積を増加させてオン抵抗を低減することが可能になり、さらに、コンタクトトレンチＴｃ形成時のマスクずれに対してもチャネル不純物濃度の上昇を抑えてオン抵抗の上昇を抑えることが可能になる。
【００４９】
このような断面長方形や断面六角形等の矩形あるいは断面楕円形とする場合にも、例えばそれに応じてコンタクトトレンチＴｃのパターニング形状を変更することを除けば上記の断面ひし形とする場合と同様の条件でコンタクトトレンチＴｃを形成することが可能である。なお、上記の形成条件は一例であって、形成する半導体装置の形態（種類、サイズ等）やその要求特性に応じてその形成条件は適宜変更することが可能である。
【図面の簡単な説明】
【００５０】
【図１】トレンチコンタクト構造を有するトレンチゲート型半導体装置の一例を示す要部断面模式図である。
【図２】トレンチコンタクト構造を有するトレンチゲート型半導体装置の一例を示す要部平面模式図である。
【図３】コンタクトトレンチ形成時のマスクずれの説明図である。
【図４】ソース領域形成工程の要部断面模式図である。
【図５】コンタクトトレンチおよび追加ｐ+型領域形成工程の要部断面模式図である。
【図６】研削工程の要部断面模式図である。
【図７】断面長方形のコンタクトトレンチを有するトレンチゲート型半導体装置の要部平面模式図である。
【図８】断面六角形のコンタクトトレンチを有するトレンチゲート型半導体装置の要部平面模式図である。
【図９】断面楕円形のコンタクトトレンチを有するトレンチゲート型半導体装置の要部平面模式図（その１）である。
【図１０】断面楕円形のコンタクトトレンチを有するトレンチゲート型半導体装置の要部平面模式図（その２）である。
【図１１】トレンチコンタクト構造を有する従来のトレンチゲート型半導体装置の一例を示す要部断面模式図である。
【図１２】トレンチコンタクト構造を有する従来のトレンチゲート型半導体装置の一例を示す要部平面模式図である。
【符号の説明】
【００５１】
１  半導体装置
２  ｎ+型シリコン基板
３  ｎ-型エピタキシャル半導体層
４  ｐ型ウェル領域
５  ｎ+型ソース領域
５ａ  ｎ++型ソース領域
６  ゲート絶縁膜
７  ゲート電極
８  追加ｐ+型領域
９  層間絶縁膜
１０  ソース電極
１１  ドレイン電極
Ｔｃ  コンタクトトレンチ
Ｔｇ  ゲートトレンチ
【図１】
2006059940.tif 000003
【図２】
2006059940.tif 000004
【図３】
2006059940.tif 000005
【図４】
2006059940.tif 000006
【図５】
2006059940.tif 000007
【図６】
2006059940.tif 000008
【図７】
2006059940.tif 000009
【図８】
2006059940.tif 000010
【図９】
2006059940.tif 000011
【図１０】
2006059940.tif 000012
【図１１】
2006059940.tif 000013
【図１２】
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