(57)【要約】【課題】コンタクトプラグ部も含む強誘電体キャパシタの周囲から水素及び水分等が強誘電体キャパシタへ侵入することを防止した半導体記憶装置及びその製造方法を提供することである。【解決手段】上記課題を解決した半導体記憶装置は、半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上面に形成され、この強誘電体キャパシタの形成時にマスクとして働く第１の水素バリア膜と、前記第１の水素バリア膜を含む前記強誘電体キャパシタの上面及び側面に形成された第２の水素バリア膜と、前記第１及び第２の水素バリア膜を貫通して設けられ、前記強誘電体キャパシタの上部電極に接続し、側面が水素バリア膜で囲まれたコンタクトプラグとを具備する。【選択図】図１
2006222389.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された強誘電体キャパシタと、
前記強誘電体キャパシタの上面に形成され、この強誘電体キャパシタの形成時にマスクとして働く第１の水素バリア膜と、
前記第１の水素バリア膜を含む前記強誘電体キャパシタの上面及び側面に形成された第２の水素バリア膜と、
前記第１及び第２の水素バリア膜を貫通して設けられ、前記強誘電体キャパシタの上部電極に接続し、側面が水素バリア膜で囲まれたコンタクトプラグと
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記コンタクトプラグの側面を覆う第３の水素バリア膜を具備することを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の水素バリア膜の側面に設けられたサイドウォール絶縁膜と、
前記サイドウォール絶縁膜の側面に設けられた第４の水素バリア膜と
を具備することを特徴とする、請求項１若しくは２に記載の半導体記憶装置。
【請求項４】
前記強誘電体キャパシタの周囲に形成された層間絶縁膜と、
前記層間絶縁膜上方に形成された第５の水素バリア膜を具備することを特徴とする、請求項１ないし３のいずれか１に記載の半導体記憶装置。
【請求項５】
半導体基板の上方に強誘電体キャパシタの下部電極材料膜、強誘電体膜、及び上部電極材料膜を堆積する工程と、
前記上部電極材料膜上に第１の水素バリア膜を堆積する工程と、
前記第１の水素バリア膜を強誘電体キャパシタのパターンに加工する工程と、
前記パターンに加工された前記第１の水素バリア膜をマスクとして、前記強誘電体キャパシタの上部電極材料膜、強誘電体膜、及び下部電極材料膜を加工して強誘電体キャパシタを形成する工程と、
前記第１の水素バリア膜を含む前記強誘電体キャパシタの上面及び側面に第２の水素バリア膜を形成する工程と、
前記第１及び第２の水素バリア膜を貫通し、前記強誘電体キャパシタの上部電極に達するコンタクトホールを形成する工程と、
前記コンタクトホールを埋め、側面が水素バリア膜で囲まれたコンタクトプラグを形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、強誘電体膜を使用する半導体装置及びその製造方法に係わる。
【背景技術】
【０００２】
強誘電体膜を用いた強誘電体キャパシタを使用する強誘電体メモリ（ＦｅＲＡＭ：ferro-electric random access memory）等の半導体装置では、強誘電体キャパシタを形成した後の製造プロセスにおいて水素あるいは水分がキャパシタに侵入すると、強誘電体キャパシタの特性、特に強誘電体膜の分極特性を劣化させる。これを防止するために水素拡散防止膜、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）でキャパシタを覆って水素の侵入を防止している。Ａｌ２Ｏ３カバー膜は、水素を含まない雰囲気中で形成することが好ましく、スパッタ法が用いられている。しかし、半導体装置の微細化とともに強誘電体キャパシタの高さと間隔の比（アスペクト比）が大きくなってきている。このアスペクト比の大きな強誘電体キャパシタを覆う必要があるため、段差被覆性が悪いスパッタ法は、そのままでは使用できなくなってきている。特許文献１では、強誘電体キャパシタを層間絶縁膜で覆って端部の段差を緩和させ、その上にＡｌ２Ｏ３膜をスパッタ法で形成して被覆性を向上させている。特許文献２には、強誘電体キャパシタのエンチング加工に、水素バリア性を有するハードマスクを使用する方法が開示されている。この方法では、強誘電体キャパシタを加工した後で水素バリア膜であるＡｌ２Ｏ３カバー膜をスパッタ法で形成している。そのため、強誘電体キャパシタ側面の水素バリア膜による被覆が、十分であるとはいえない。一方で、優れた段差被覆性を有するＡＬＤ（atomic layer deposition）法でＡｌ２Ｏ３カバー膜を形成する方法が実用化されている。しかし、ＡＬＤ法は、成膜速度が遅いため厚いＡｌ２Ｏ３膜を形成するためには適していない。
【０００３】
上記の方法はいずれも、Ａｌ２Ｏ３カバー膜上に層間絶縁膜を形成して、これらの膜に強誘電体キャパシタの上部電極に接続するコンタクトプラグを形成している。コンタクトプラグは、水素バリア膜を部分的に除去して形成される。コンタクトプラグ自身は、水素バリア性材料ではなく、その周囲の一部が層間絶縁膜と接しており全体が水素バリア膜で覆われていないため、コンタクトプラグ部を介して水素が侵入し、強誘電体キャパシタの特性を劣化させる可能性がある。
【０００４】
したがって、コンタクトプラグ部も含む強誘電体キャパシタの周囲から水素及び水分等の強誘電体キャパシタへの侵入を防止することが要求されている。
【特許文献１】特開２００３−６８９８７号公報
【特許文献２】特開２００３−５１５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題点に鑑み、コンタクトプラグ部も含む強誘電体キャパシタの周囲から水素及び水分等が強誘電体キャパシタへ侵入することを防止した半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題は、以下の本発明に係る半導体記憶装置及びその製造方法によって解決される。
【０００７】
本発明の１態様による半導体記憶装置は、半導体基板の上方に形成された強誘電体キャパシタと、前記強誘電体キャパシタの上面に形成され、この強誘電体キャパシタの形成時にマスクとして働く第１の水素バリア膜と、前記第１の水素バリア膜を含む前記強誘電体キャパシタの上面及び側面に形成された第２の水素バリア膜と、前記第１及び第２の水素バリア膜を貫通して設けられ、前記強誘電体キャパシタの上部電極に接続し、側面が水素バリア膜で囲まれたコンタクトプラグとを具備する。
【０００８】
本発明の他の態様による半導体記憶装置の製造方法は、半導体基板の上方に強誘電体キャパシタの下部電極材料膜、強誘電体膜、及び上部電極材料膜を堆積する工程と、前記上部電極材料膜上に第１の水素バリア膜を堆積する工程と、前記第１の水素バリア膜を強誘電体キャパシタのパターンに加工する工程と、前記パターンに加工された前記第１の水素バリア膜をマスクとして、前記強誘電体キャパシタの上部電極材料膜、強誘電体膜、及び下部電極材料膜を加工して強誘電体キャパシタを形成する工程と、前記第１の水素バリア膜を含む前記強誘電体キャパシタの上面及び側面に第２の水素バリア膜を形成する工程と、前記第１及び第２の水素バリア膜を貫通し、前記強誘電体キャパシタの上部電極に達するコンタクトホールを形成する工程と、前記コンタクトホールを埋め、側面が水素バリア膜で囲まれたコンタクトプラグを形成する工程とを具備する。
【発明の効果】
【０００９】
本発明によって、コンタクトプラグ部を含む強誘電体キャパシタの周囲から水素及び水分等が強誘電体キャパシタへ侵入することを防止した半導体記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１１】
本発明は、強誘電体キャパシタの上部電極に接続するコンタクトプラグの側面を水素バリア膜で覆った構造の半導体記憶装置及びその製造方法を提供する。以下に、本発明のいくつかの実施形態を例に本発明を詳細に説明する。
【００１２】
（第１の実施形態）
本発明の第１の実施形態の半導体記憶装置１００の断面構造を、図１に示す。本実施形態は、第２の水素バリア膜４８をハードマスクとして加工された強誘電体キャパシタ４０である。この強誘電体キャパシタ４０は、第１の水素バリア膜３０、第２の水素バリア膜４８、第３の水素バリア膜５０、第４の水素バリア膜５４及び第５の水素バリア膜５８により周囲を囲まれる。さらに、強誘電体キャパシタ４０の上部電極４６に接続する第２のコンタクトプラグ６４の側面も、水素バリア膜のみによって囲まれる。このような構造とすることで、強誘電体キャパシタ４０形成後に、第２のコンタクトプラグ６４部も含む強誘電体キャパシタ４０の周囲から水素、水分等が強誘電体キャパシタ４０へ侵入することを防止でき、半導体装置の特性及び信頼性を向上できる。
【００１３】
本実施形態の半導体記憶装置の製造方法の一例を図２（ａ）から図４（ｂ）に示した工程断面図を参照して、以下に説明する。
【００１４】
（１）先ず、図２（ａ）に示したように、半導体基板１０、例えば、シリコン基板１０にＭＯＳトランジスタ２０を形成する。
【００１５】
図２（ａ）を参照して、シリコン基板１０中にウェル（図示せず）及び素子分離１２を形成する。そして、ゲート絶縁膜２２をシリコン基板１０の全面に形成する。ゲート絶縁膜としては、例えば、シリコン酸化（ＳｉＯ２）膜、シリコン窒化（ＳｉＮ）膜、シリコン酸窒化（ＳｉＯＮ）膜、若しくはＳｉＯ２膜より高い誘電率を有する高誘電率絶縁膜等を使用することができる。ゲート絶縁膜２２上にゲート電極２４用の導電性材料、例えば、リン（Ｐ）を高濃度に添加した多結晶シリコン、あるいはタングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属、若しくはこれらの金属のシリサイドを堆積する。このゲート電極用の導電性材料をリソグラフィ及びエッチングによってゲート電極２４に加工する。ゲート電極２４をマスクとして、例えば、高濃度のヒ素（Ａｓ）をイオン注入により導入して、ソース／ドレイン２６を形成する。このようにして、図２（ａ）に示したＭＯＳトランジスタ２０を半導体基板１０上に形成できる。
【００１６】
（２）次に、図２（ｂ）に示したように、第１の層間絶縁膜２８で平坦化して、第１の水素バリア膜３０を全面に形成し、さらに、第１のコンタクトプラグ３４を形成する。
【００１７】
図２（ｂ）を参照して、ＭＯＳトランジスタ２０上の全面に第１の層間絶縁膜２８を堆積し、その後、例えば、ＣＭＰ（chemical-mechanical polishing）により平坦化する。第１の層間絶縁膜２８として、例えば、ＢＰＳＧ（boron phosphorous silicate glass）、Ｐ−ＴＥＯＳ（plasma-assisted tetra ethoxy silane）を使用することができる。第１の層間絶縁膜２８上の全面に第１の水素バリア膜３０を堆積する。第１の水素バリア膜として、例えば、酸化アルミニウム（Ａｌ２Ｏ３）膜、窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜、酸化チタン（ＴｉＯ２）膜等を使用することができる。
【００１８】
第１の層間絶縁膜２８、及び第１の水素バリア膜３０中に、ソース／ドレイン２６に達する第１のコンタクトホール３４ｈをリソグラフィ及びエッチングにより形成する。この第１のコンタクトホール３４ｈを埋めるように、例えば、タングステン（Ｗ）若しくはリンドープ多結晶シリコンを堆積する。そして表面に堆積したタングステン若しくはリンドープ多結晶シリコンを、例えば、第１の水素バリア膜３０をストッパとしてＣＭＰで除去して、第１のコンタクトプラグ３４を形成する。
【００１９】
このようにして、図２（ｂ）に示したように第１の水素バリア膜３０及び第１のコンタクトプラグ３４を形成できる。なお、第１の水素バリア膜３０は、後で説明するように省略することができる。
【００２０】
（３）次に、図２（ｃ）に示したように、第２の水素バリア膜４８をハードマスクとして、第１のコンタクトプラグ３４上に強誘電体キャパシタ４０を形成する。
【００２１】
図２（ｃ）を参照して、第１の絶縁膜３２上を含む全面に下部電極４２、強誘電体膜４４、及び上部電極４６となる材料を順に堆積する。強誘電体キャパシタ４０の下部電極材料４２ｍには、酸素の拡散防止効果を有する導電性膜が好ましく、例えば、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）、窒化チタン・アルミニウム（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、白金（Ｐｔ）、酸化ストロンチウム・ルテニウム（ＳｒＲｕＯ）を含む材料、若しくはこれらの積層膜を使用することができる。強誘電体膜材料４４ｍとしては、ペロブスカイト構造を有する金属酸化物、例えば、チタン酸ジルコニウム鉛（ＰＺＴ）、タンタル酸ストロンチウム・ビスマス（ＳＢＴ）、を使用することができる。上部電極材料４６ｍとしては、例えば、Ｉｒ，ＩｒＯ２，Ｒｕ，ＲｕＯ２，Ｐｔ，ＳｒＲｕＯ若しくはこれらの積層膜を使用することができる。
【００２２】
その後、上部電極材料膜４６ｍ上に第２の水素バリア膜４８を、例えば、スパッタ法により厚く堆積する。さらに、第２の水素バリア膜４８上にマスクＳｉＯ２膜（図示せず）を堆積する。マスクＳｉＯ２膜をリソグラフィ及びエッチングにより加工して、強誘電体キャパシタ４０のパターンを形成する。このマスクＳｉＯ２膜をマスクとしてエッチングし、第２の水素バリア膜４８に強誘電体キャパシタ４０のパターンを転写する。この第２の水素バリア膜４８をハードマスクとして、上部電極材料４６ｍ、強誘電体膜材料４４ｍ及び下部電極材料４２ｍをエッチングにより順に加工して、第１のコンタクトプラグ３４に接続する強誘電体キャパシタ４０を形成する。強誘電体キャパシタ４０を形成した後で、第２の水素バリア膜４８は、１００ｎｍ以上の厚さを有することが好ましい。
【００２３】
このようにして、図２（ｃ）に示したように、上面に厚い水素バリア膜４８を有する強誘電体キャパシタ４０を形成することができる。
【００２４】
（４）次に、図３（ａ）に示したように、強誘電体キャパシタ４０の側面に第３の水素バリア膜５０、サイドウォール５２及び第４の水素バリア膜５４を形成する。
【００２５】
図３（ａ）を参照して、強誘電体キャパシタ４０の側面を含む全面に第３の水素バリア膜５０を形成する。第３の水素バリア膜５０は、側面の被覆性に優れた方法、例えば、ＡＬＤにより形成することが、好ましい。この第３の水素バリア膜５０は、横方向から水素等が強誘電体キャパシタ４０へ侵入することを防止する。
【００２６】
次に、強誘電体キャパシタ４０の側面にサイドウォール５２を形成するためにＳｉＯ２膜５２ｍを全面に堆積する。ＳｉＯ２膜５２ｍを異方性ＲＩＥによりエッチングし、平面部のＳｉＯ２膜５２ｍを除去して強誘電体キャパシタ４０の側面にだけＳｉＯ２膜５２ｍを自己整合で残す。すなわち、サイドウォール５２が形成される。
【００２７】
さらに、サイドウォール５２の側面を含む全面に第４の水素バリア膜５４を堆積する。これにより、強誘電体キャパシタ４０の側面にエッチングの残渣が形成されて、第３の水素拡散バリア膜５０の被覆性が十分でない場合でも、サイドウォール５２上に形成された第４の水素拡散バリア膜５４は、上記の残渣の影響を受けずに良好に強誘電体キャパシタ４０を被覆できる。したがって、多層配線等の工程において、水素や水が強誘電体キャパシタ４０に拡散して侵入することを、より強力に防ぐことが出来る。
【００２８】
第３及び第４の水素バリア膜５２、５４としては、他の水素バリア膜と同様に、例えば、Ａｌ２Ｏ３膜、ＳｉＮ膜、ＳｉＯ２膜を使用することができる。
【００２９】
このようにして、図３（ａ）に示したように、強誘電体キャパシタ４０の側面に第３の水素バリア膜５０、サイドウォール５２及び第４の水素バリア膜５４を形成することができる。
【００３０】
（５）次に、図３（ｂ）に示したように、強誘電体キャパシタ４０の周囲を第２の層間絶縁膜５６で平坦化して、表面に第５の水素バリア膜５８を形成する。
【００３１】
図３（ｂ）を参照して、強誘電体キャパシタ４０間の溝を埋めるように第２の層間絶縁膜５６を厚く堆積し、例えば、ＣＭＰにより平坦化して強誘電体キャパシタ４０の間を第２の層間絶縁膜５６で埋める。第２の層間絶縁膜５６の材料としては、例えば、Ｐ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＳＯＧ（spin on glass）、若しくはフッ素添加シリコン酸化膜（ＳｉＯＦ）、有機シリコン酸化膜（ＳｉＯＣ）のような低誘電率絶縁膜を使用することができる。
【００３２】
そして、第２の層間絶縁膜５６上の全面に第５の水素バリア膜５８を堆積する。第５の水素バリア膜５８は、平坦な表面に形成されるため強誘電体キャパシタ４０の上方を良好に被覆でき、その上、厚く形成することもできるため、優れた水素バリア性を有する。
【００３３】
このようにして、図３（ｂ）に示したように、強誘電体キャパシタ４０の周囲を第２の層間絶縁膜５６で平坦化して、表面に第５の水素バリア膜５８を形成することができる。
【００３４】
（６）次に、図４（ａ）に示したように、強誘電体キャパシタ４０の上部電極４６に接続する第２のコンタクトプラグ６４を形成する。
【００３５】
図４（ａ）を参照して、強誘電体キャパシタ４０の上部電極４６上に形成されている第２から第５の水素バリア膜４８，５０，５４，５８中に上部電極４６に達する第２のコンタクトホール６４ｈをリソグラフィ及びエッチングにより形成する。第２から第５の水素バリア膜４８，５０，５４，５８は、それぞれが直接接するように順次積層されて形成されているため、第２のコンタクトホール６４ｈの側面は全て水素バリア膜で構成される。
【００３６】
次に、高温の酸素を含む雰囲気中で、例えば、６５０℃の酸素雰囲気中で、１時間アニールを行う。その後、第２のコンタクトホール６４ｈの内部を含む全面に、金属材料６４ｍを堆積する。金属材料６４ｍとしては、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）若しくはこれらのいずれかを含む材料を使用することができ、例えば、有機金属ＣＶＤ（metal organic chemical vapor deposition）ＭＯＣＶＤ、スパッタリング、メッキ、スパッタリフローなどの方法により形成できる。第５の水素バリア膜５８の表面に堆積された金属材料６４ｍを、例えば、ＣＭＰにより除去すると同時に平坦化する。
【００３７】
このようにして、図４（ａ）に示された強誘電体キャパシタ４０の上部電極４６に接続する第２のコンタクトプラグ６４を形成することができる。この第２のコンタクトプラグ６４は、その側面が全て水素バリア膜４８，５０，５４，５８により覆われている。これにより、水素、水分等が強誘電体キャパシタ４０へ拡散することを防止でき、強誘電体キャパシタ４０形成後のプロセスにおいて強誘電体キャパシタ４０に与えられるダメージを抑制できる。
【００３８】
（７）次に、第２のコンタクトプラグ６４に接続する第１の配線６６を形成する。
【００３９】
図４（ｂ）を参照して、第２のコンタクトプラグ６４上を含む全面に第１の配線材料６６ｍを堆積する。第１の配線材料６６ｍとして、第２のコンタクトプラグ６４の材料と同様に、例えば、Ｗ、Ｃｕ等を使用することができる。第１の配線材料６６ｍをリソグラフィ及びエッチングによりパターニングして、第２のコンタクトプラグ６４に接続する第１の配線６６を形成する。
【００４０】
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体メモリを含む半導体記憶装置１００を完成する。
【００４１】
このようにして形成した強誘電体キャパシタ４０は、その周囲が全て水素バリア膜で覆われており、上部電極４６に接続する第２のコンタクトプラグ６４の側面も水素バリア膜に覆われた構造を有する。したがって、強誘電体キャパシタ４０形成後の製造プロセスにおいて、第２のコンタクトプラグ６４部も含む強誘電体キャパシタ４０の周囲から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止できる半導体記憶装置及びその製造方法を提供することができる。
【００４２】
第１の実施形態は、様々な変形をして実施することができる。例えば、５層使用した水素バリア膜の一部を省略することができる。そのいくつかの変形例を図５から図８に示す。
【００４３】
（第１の実施形態の変形例１）
第１の実施形態の変形例１の半導体記憶装置１１０は、図５に示したように、第１の実施形態から第２の層間絶縁膜５６上に形成した第５の水素バリア膜５８を省略した構造を有する。
【００４４】
この場合、第２から第４の水素バリア膜４８、５０、５４を十分に厚く堆積することによって、第２のコンタクトプラグ６４を強誘電体キャパシタ４０の上部電極４６上の水素バリア膜４８，５０，５４中に形成することができる。さらに、強誘電体キャパシタ４０の側面方向も、厚い第３及び第４の水素バリア膜で覆われているために、横方向から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止することができる。
【００４５】
（第１の実施形態の変形例２）
第１の実施形態の変形例２の半導体記憶装置１２０は、図６に示したように、第１の実施形態から強誘電体キャパシタ４０の側面に形成したサイドウォール５２及び第４の水素バリア膜５０を省略した構造を有する。
【００４６】
この場合、第２、第３及び第５の水素バリア膜４８、５０、５８を十分に厚く堆積することが重要である。第２の水素バリア膜４８を厚くすることによって、第２のコンタクトプラグ６４を強誘電体キャパシタ４０の上部電極４６上の水素バリア膜４８、５０、５８中に形成することができ、第２のコンタクトプラグ６４を介して水素、水分等が強誘電体キャパシタ４０に侵入することを防止できる。さらに、強誘電体キャパシタ４０の横方向に対しては、その上方に第５の水素バリア膜５８が形成され、側面方向も厚い第３の水素バリア膜で覆われているために、横方向から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止することができる。
【００４７】
（第１の実施形態の変形例３）
第１の実施形態の変形例３の半導体記憶装置１３０は、図７に示したように、上記の第１の実施形態の変形例２から第２の層間絶縁膜５６上に形成した第５の水素バリア膜５８を省略した構造を有する。
【００４８】
この場合、第２及び第３の水素バリア膜４８、５０のみを形成するので、第２の水素バリア膜４８を十分に厚く堆積し、第３の水素バリア膜５０による強誘電体キャパシタ４０の側面の被覆性を良くすることが重要である。第２の水素バリア膜４８を厚くすることによって、第２のコンタクトプラグ６４を強誘電体キャパシタ４０の上部電極４６上の厚い水素バリア膜４８、５０中に形成することができ、第２のコンタクトプラグ６４の側面を水素バリア膜のみで覆うことができる。その結果、第２のコンタクトプラグ６４を介して水素、水分等が強誘電体キャパシタ４０に侵入することを防止できる。さらに、強誘電体キャパシタ４０の側面方向も厚い第３の水素バリア膜で覆われているために、横方向から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止することができる。
【００４９】
（第１の実施形態の変形例４）
第１の実施形態の変形例４の半導体記憶装置１４０は、強誘電体キャパシタ４０の下方の第１の水素バリア膜３０を省略した構造を有するもので、第１の実施形態、若しくはその変形例１から３のいずれの構造に対しても適用できる。
【００５０】
一例として、第１の実施形態から第１の水素バリア膜３０を省略した構造を、図８（ａ）に示す。第１の水素バリア膜３０を省略する場合には、強誘電体キャパシタ４０の下方からの水素等の侵入を防止するために強誘電体キャパシタ４０の下部電極４２の水素バリア性を高める必要がある。下部電極４２は、水素バリア性の高い、例えば、ＴｉＡｌＮ若しくはＴｉＮを下層に形成し、その上に下部電極に通常用いられている、例えば、Ｉｒ，ＩｒＯ２，Ｐｔ，ＳｒＲｕＯを形成した積層膜とすることが好ましい。具体的には、その一例を図８（ｂ）の拡大図を示したように、例えば、ＴｉＡｌＮ４２−１，Ｉｒ４２−２，ＩｒＯ２４２−３，Ｐｔ４２−４及びＳｒＲｕＯ４２−５の積層膜を使用することができる。
【００５１】
本変形例の構造では、第２のコンタクトプラグ６４の側面は、水素バリア膜に接し、強誘電体キャパシタ４０の上面及び側面も、水素バリア膜により覆われている。
【００５２】
強誘電体キャパシタ４０の下部電極４２及び強誘電体キャパシタ４０の周囲を囲む水素バリア膜を上記のような構造にすることによって、周囲から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止することができる。
【００５３】
これまでに説明したように、第１の実施形態及びその変形例よって、第２のコンタクトプラグ６４部も含む強誘電体キャパシタ４０の周囲から水素及び水分等が強誘電体キャパシタ４０へ侵入することを防止した半導体記憶装置及びその製造方法を提供することができる。
【００５４】
（第２の実施形態）
第１の実施形態では、強誘電体キャパシタ４０の上部電極４６上に水素バリア膜だけが堆積され、この中に第２のコンタクトプラグ６４を形成した例で説明した。強誘電体キャパシタ４０の上方には、水素バリア膜だけでなく層間絶縁膜等の水素バリア性のない膜が形成される場合がある。
【００５５】
第２の実施形態の半導体記憶装置２００は、このような水素バリア性のない膜を含む強誘電体キャパシタ４０上の絶縁膜中に、上部電極４６に達する第２のコンタクトプラグ６４を形成した構造を有する。例えば、図９に示したように、強誘電体キャパシタ４０の上部電極４６上には、第２から第５の水素バリア膜４８，５０，５４，５８及び第３の層間絶縁膜６０が形成される。第２のコンタクトプラグ６４は、これらの膜を貫通して上部電極４６に達するように形成されるが、第２のコンタクトプラグ６４の側面には、第６の水素バリア膜６２が形成さる。これにより、第２のコンタクトプラグ６４の側面から水素、水分等が第２のコンタクトプラグ６４を介して強誘電体キャパシタ４０に侵入することを防止している。第２の実施形態の半導体装置の製造方法を図１０（ａ）から図１１を参照して説明する。
【００５６】
図１０（ａ）は、強誘電体キャパシタ４０間の溝を第２の層間絶縁膜５６で埋めて平坦化し、その上に第５の水素バリア膜５８を形成した図である。ここまでの製造プロセスは、第１の実施形態の工程（１）から（５）とほぼ同じであるため、説明を省略する。本実施形態では、第２の層間絶縁膜５６を、第４の水素バリア膜５４の上面まで平坦化しても、第４の水素バリア膜５４の上に残るように平坦化してもよく、図１０（ａ）に示したように、第４の水素バリア膜５４と第５の水素バリア膜５８との間に第２の層間絶縁膜５６が存在しても良い。
【００５７】
（６）次に、図１０（ｂ）に示したように、第３の層間絶縁膜６０を堆積し、強誘電体キャパシタ４０の上部電極４６に達し、側面に第６の水素バリア膜６２が形成された第２のコンタクトホール６４ｈを加工する。
【００５８】
図１０（ｂ）を参照して、第５の水素バリア膜５８上の全面に第３の層間絶縁膜６０を堆積する。第３の層間絶縁膜６０は、第１及び第２の層間絶縁膜２８、５６と同様に低誘電率絶縁膜であることが好ましい。
【００５９】
そして、第２及び第３の層間絶縁膜５６、６０及び第２から第５の水素バリア膜４８，５８，５４，５８中に強誘電体キャパシタ４０の上部電極４６に達する第２のコンタクトホール６４ｈをリソグラフィ及びエッチングにより形成する。
【００６０】
第２のコンタクトホール６４ｈの内面を含む全面に、第６の水素バリア膜６２を、例えば、ＣＶＤにより形成する。第６の水素バリア膜６２としては、他の水素バリア膜と同様に、例えば、Ａｌ２Ｏ３膜、ＳｉＮ膜等を使用することができる。その後、第２のコンタクトホール６４ｈの底面に堆積した第６の水素バリア膜６２を異方性エッチングにより除去する。このエッチングにより、第３の層間絶縁膜６０の表面に堆積した第６の水素バリア膜６２も除去される。
【００６１】
このようにして、図１０（ｂ）に示したように、第２のコンタクトホール６４ｈの側面に第６の水素バリア膜６２を形成することができる。
【００６２】
（７）次に、図１１に示したように、第２のコンタクトプラグ６４及び第１の配線６６を形成する。
【００６３】
まず、高温の酸素を含む雰囲気中で、例えば、６５０℃の酸素雰囲気中で、１時間アニールを行い、強誘電体キャパシタ４０のダメージを回復させる。
【００６４】
図１１を参照して、第２のコンタクトホール６４ｈの内部を含む全面に、金属材料６４ｍを堆積する。金属材料６４ｍとしては、第１の実施形態と同様に、例えば、Ｗ、Ａｌ、Ｃｕ等、若しくはこれらのいずれかを含む材料を使用することがでる。第６の水素バリア膜６２の表面に堆積された金属材料６４ｍを、例えば、ＣＭＰにより除去すると同時に平坦化する。
【００６５】
この第２のコンタクトプラグ６４は、その側面が第６の水素バリア膜６２により覆われている。これにより、水素、水分等の強誘電体キャパシタ４０への拡散を防止でき、強誘電体キャパシタ４０形成後のプロセスにおいて強誘電体キャパシタ４０に与えられるダメージを抑制できる。
【００６６】
次に、第２のコンタクトプラグ６４上を含む全面に第１の配線材料６６ｍを堆積する。第１の配線材料６６ｍとして、第２のコンタクトプラグ６４の材料と同様に、例えば、Ｗ、Ｃｕ等を使用することができる。第１の配線材料６６ｍをリソグラフィ及びエッチングによりパターニングして、第２のコンタクトプラグ６４に接続する第１の配線６６を形成する。
【００６７】
なお、第２のコンタクトプラグ６４及び第１の配線６６は、同時に形成することもできる。
【００６８】
その後、多層配線等の半導体装置に必要な工程を行って、強誘電体メモリを含む半導体記憶装置２００を完成する。
【００６９】
このようにして形成した強誘電体キャパシタ４０は、第１の実施形態と同様に、その周囲が全て水素バリア膜で覆われており、上部電極４６に接続する第２のコンタクトプラグ６４の側面も第６の水素バリア膜６２で覆われた構造を有する。したがって、強誘電体キャパシタ４０形成後の製造プロセスにおいて、第２のコンタクトプラグ６４部も含む強誘電体キャパシタ４０の周囲から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止できる半導体記憶装置及びその製造法を提供することができる。
【００７０】
第２の実施形態も第１の実施形態と同様に、様々な変形をして実施することができる。例えば、６層使用した水素バリア膜の一部を省略することができる。そのいくつかの変形例を図１２から図１５に示す。
【００７１】
（第２の実施形態の変形例１）
第２の実施形態の変形例１の半導体記憶装置２１０は、図１２に示したように、第２の実施形態から第２の層間絶縁膜５６上に形成した第５の水素バリア膜５８を省略した構造を有する。
【００７２】
この場合、第２の層間絶縁膜５６を厚く堆積して平坦化することにより、第３の層間絶縁膜６０を省略することができる。第２のコンタクトプラグ６４の側面には、第６の水素バリア膜６２が形成されており、強誘電体キャパシタ４０の側面方向も、厚い第３及び第４の水素バリア膜で覆われているために、横方向を含む外部から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止できる。
【００７３】
（第２の実施形態の変形例２）
第２の実施形態の変形例２の半導体記憶装置２２０は、図１３に示したように、第２の実施形態から強誘電体キャパシタ４０の側面に形成したサイドウォール５２及び第４の水素バリア膜５０を省略した構造を有する。
【００７４】
この場合、第２のコンタクトプラグ６４は、強誘電体キャパシタ４０の上部電極４６上方の水素バリア膜４８、５８及び第２の層間絶縁膜５６、第３の層間絶縁膜６０中に形成される。第２のコンタクトプラグ６４の側面には、第６の水素バリア膜６２が形成されている。強誘電体キャパシタ４０の上方には、強誘電体キャパシタ４０の横方向も広く覆う第５の水素バリア膜５８が形成され、強誘電体キャパシタ４０の側面も第３の水素バリア膜で覆われているために、横方向を含む外部から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止することができる。
【００７５】
（第２の実施形態の変形例３）
第２の実施形態の変形例３の半導体記憶装置２３０は、図１４に示したように、上記の第２の実施形態の変形例２から第２の層間絶縁膜５６上に形成した第５の水素バリア膜５８及び第３の層間絶縁膜６０をさらに省略した構造を有する。
【００７６】
この場合、強誘電体キャパシタ４０の横方向は、第３の水素バリア膜５０のみが形成されているため、第３の水素バリア膜５０による強誘電体キャパシタ４０の側面の被覆性を良くし、十分に厚く堆積することが重要である。第２のコンタクトプラグ６４の側面も、第６の水素バリア膜６２で覆われているために、強誘電体キャパシタ４０の横方向を含む外部から水素、水分等が侵入して、強誘電体キャパシタ４０の特性を劣化させることを防止することができる。
【００７７】
（第２の実施形態の変形例４）
第２の実施形態の変形例４の半導体記憶装置２４０は、強誘電体キャパシタ４０の下方の第１の水素バリア膜３０を省略した構造を有するもので、第２の実施形態、若しくはその変形例１から３のいずれの構造に対しても適用できる。
【００７８】
一例として、第２の実施形態から第１の水素バリア膜３０を省略した構造を、図１５に示す。第１の水素バリア膜３０を省略する場合には、第１の実施形態の変形例４と同様に、強誘電体キャパシタ４０の下方からの水素等の侵入を防止するために強誘電体キャパシタ４０の下部電極４２の水素バリア性を高める必要がある。この場合にも、図８（ｂ）の拡大図を用いて上記の第１の実施形態の変形例４で説明したように、例えば、ＴｉＡｌＮ４２−１，Ｉｒ４２−２，ＩｒＯ２４２−３，Ｐｔ４２−４及びＳｒＲｕＯ４２−５の積層膜を使用することができる。
【００７９】
本変形例の構造では、第２のコンタクトプラグ６４の側面は、第６の水素バリア膜６２により囲まれ、強誘電体キャパシタ４０の上面及び側面も、厚い水素バリア膜４８，５０により覆われている。そのため、第２のコンタクトプラグ６４部も含む強誘電体キャパシタ４０の周囲から水素、水分等が、強誘電体キャパシタ４０に侵入して強誘電体キャパシタ４０の特性を劣化させることを防止することができる。
【００８０】
これまでに説明したように、本発明によれば、第２のコンタクトプラグ６４部も含む強誘電体キャパシタ４０の周囲から強誘電体キャパシタ４０に、水素、水分等が侵入に対するバリア性に優れた強誘電体キャパシタを備えた半導体記憶装置及びその製造方法を提供することができる。
【００８１】
本発明の各水素バリア膜の材料、形成場所、及びその応用は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００８２】
【図１】図１は、本発明の第１の実施形態による半導体装置の一例を説明するための断面図である。
【図２】図２（ａ）から（ｃ）は、第１の実施形態による半導体装置の製造工程の一例を説明するための断面図である。
【図３】図３（ａ），（ｂ）は、図２（ｃ）に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面図である。
【図４】図４（ａ），（ｂ）は、図３（ｂ）に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面図である。
【図５】図５は、本発明の第１の実施形態の変形例１による半導体装置の一例を説明するための断面図である。
【図６】図６は、本発明の第１の実施形態の変形例２による半導体装置の一例を説明するための断面図である。
【図７】図７は、本発明の第１の実施形態の変形例３による半導体装置の一例を説明するための断面図である。
【図８】図８（ａ），（ｂ）は、本発明の第１の実施形態の変形例４による半導体装置の一例を説明するための図であり、図８（ａ）は、半導体装置の断面図、図８（ｂ）は、強誘電体キャパシタを拡大した断面図である。
【図９】図９は、本発明の第２の実施形態による半導体装置の一例を説明するための断面図である。
【図１０】図１０（ａ）、（ｂ）は、第２の実施形態による半導体装置の製造工程の一例を説明するための断面図である。
【図１１】図１１は、図１０（ｂ）に続く第１の実施形態による半導体装置の製造工程の一例を説明するための断面図である。
【図１２】図１２は、本発明の第２の実施形態の変形例１による半導体装置の一例を説明するための断面図である。
【図１３】図１３は、本発明の第２の実施形態の変形例２による半導体装置の一例を説明するための断面図である。
【図１４】図１４は、本発明の第２の実施形態の変形例３による半導体装置の一例を説明するための断面図である。
【図１５】図１５は、本発明の第２の実施形態の変形例４による半導体装置の一例を説明するための断面図である。
【符号の説明】
【００８３】
１０…半導体基板（シリコン基板），１２…素子分離，２０…ＭＯＳトランジスタ，２２…ゲート絶縁膜，２４…ゲート電極，２６…ソース／ドレイン，２８…第１の層間絶縁膜，３０…第１の水素バリア膜，３４…第１のコンタクトプラグ，３４ｈ…第１のコンタクトホール，４０…強誘電体キャパシタ，４２…下部電極，４４…強誘電体膜，４６…上部電極，４８…第２の水素バリア膜，５０…第３の水素バリア膜，５２…サイドウォール，５４…第４の水素バリア膜，５６…第２の層間絶縁膜，５８…第５の水素バリア膜，６０…第３の層間絶縁膜，６２…第６の水素バリア膜，６４…第２のコンタクトプラグ，６６…第１の配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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