(57)【要約】【課題】広帯域特性と高いＤＣ利得が得られ、かつ低電源電圧での動作が可能な差動型演算増幅回路を提供する。【解決手段】NchトランジスタM1,M4→カスコード接続されたNchトランジスタ(M5,M7),(M6,M8)→PchトランジスタM11,M12からなる信号経路は３段の増幅回路として構成され、高利得で狭帯域の特性を有するゲイン・パスとして機能する。NchトランジスタM2,M3→NchトランジスタM14,M13からなる信号経路は２段の増幅回路として構成され、低利得で広帯域の特性を有するフィードフォワード・パスとして機能する。各パスを経由してそれぞれ増幅された信号が出力端子で合成されることにより、高利得かつ広帯域な演算増幅回路を実現する。初段差動増幅対のドレイン負荷抵抗R1〜R4に対して、定電流源トランジスタM26,M27から定電流を供給して定電流駆動することにより低電源電圧化する。【選択図】  図１
2006222796.tif 000002
【特許請求の範囲】
【請求項１】
共通接続されたソース電極に第１の定電流源トランジスタが接続され、共通接続点に第２の定電流源トランジスタが接続された第１および第２の抵抗をそれぞれドレイン負荷とする第１の差動トランジスタ対と、共通接続されたソース電極に第３の定電流源トランジスタが接続され、共通接続点に第４の定電流源トランジスタが接続された第３および第４の抵抗をそれぞれドレイン負荷とする第２の差動トランジスタ対を備え、前記第１の差動トランジスタ対を、ゲイン・パスの信号経路への入力回路とし、前記第２の差動トランジスタ対を、前記ゲイン・パスをフィードフォワードするフィードフォワード・パスの信号経路への入力回路とし、前記各パスを経由して増幅された信号を出力端で合成するパラレル・パス構成としたことを特徴とする演算増幅回路。
【請求項２】
前記ゲイン・パスは、複数段の増幅回路により、狭帯域、高利得特性に設定されたパスとして構成され、前記フィードフォワード・パスは、Ｎｃｈトランジスタを増幅用素子として用いた複数段の増幅回路により、広帯域、低利得特性に設定されたパスとして構成されていることを特徴とする請求項１に記載の演算増幅回路。
【請求項３】
前記ゲイン・パスは、前記第１の差動トランジスタ対により構成される第１の差動増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極に前記第１の差動増幅回路の出力が入力される入力トランジスタ、およびソース電極が該入力トランジスタのドレイン電極と接続される出力トランジスタとにより構成されるカスコード増幅回路と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極に前記カスコード増幅回路の出力が入力され、ドレイン電極を出力端子とするトランジスタにより構成される第１の出力増幅回路とからなる３段の増幅回路により狭帯域、高利得特性に設定され、前記フィードフォワード・パスは、前記第２の差動トランジスタ対により構成される第２の差動増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極に前記第２の差動増幅回路の出力が入力され、ドレイン電極を前記出力端子とするトランジスタにより構成される第２の出力増幅回路とからなる２段の増幅回路により広帯域、低利得特性に設定されていることを特徴とする請求項１または２に記載の演算増幅回路。
【請求項４】
ゲート電極が差動入力端子の各一方に接続され、ソース電極が第１の定電流源用Ｎｃｈトランジスタ（Ｍ２３）に共通接続され、ドレイン電極が第１および第２の負荷抵抗（Ｒ１，Ｒ４）に各々接続された第１および第２のＮｃｈトランジスタ（Ｍ１、Ｍ４）と、ソース電極が電源電位（ＶＤＤ）に接続され、ドレイン電極が前記第１および第２の負荷抵抗（Ｒ１，Ｒ４）の共通接続点に接続された第１の定電流源用Ｐｃｈトランジスタ（Ｍ２６）によって構成される第１の差動増幅回路と、
ゲート電極が前記差動入力端子の各一方に前記第１および第２のＮｃｈトランジスタ（Ｍ１、Ｍ４）のゲート電極と共に接続され、ソース電極が第２の定電流源用Ｎｃｈトランジスタ（Ｍ２４）に共通接続され、ドレイン電極が第３および第４の負荷抵抗（Ｒ３，Ｒ２）に各々接続された第３および第４のＮｃｈトランジスタ（Ｍ２、Ｍ３）と、ソース電極が電源電位（ＶＤＤ）に接続され、ドレイン電極が前記第３および第４の負荷抵抗（Ｒ３，Ｒ２）の共通接続点に接続された第２の定電流源用Ｐｃｈトランジスタ（Ｍ２７）によって構成される第２の差動増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第１のＮｃｈトランジスタ（Ｍ１）のドレイン電極に接続された第５のＮｃｈトランジスタ（Ｍ５）と、ソース電極が前記第５のＮｃｈトランジスタ（Ｍ５）のドレイン電極と接続された第６のＮｃｈトランジスタ（Ｍ７）によって構成される第１のカスコード増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第２のＮｃｈトランジスタ（Ｍ４）のドレイン電極に接続された第７のＮｃｈトランジスタ（Ｍ６）と、ソース電極が前記第７のＮｃｈトランジスタ（Ｍ６）のドレイン電極と接続された第８のＮｃｈトランジスタ（Ｍ８）によって構成される第２のカスコード増幅回路と、
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第６のＮｃｈトランジスタ（Ｍ７）のドレイン電極に接続され、ドレイン電極が差動出力端子の一方に接続された第１のＰｃｈトランジスタ（Ｍ１１）によって構成される第１の出力増幅回路と、
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第８のＮｃｈトランジスタ（Ｍ８）のドレイン電極に接続され、ドレイン電極が差動出力端子の他方に接続された第２のＰｃｈトランジスタ（Ｍ１２）によって構成される第２の出力増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第４のＮｃｈトランジスタ（Ｍ３）のドレイン電極に接続され、ドレイン電極が前記差動出力端子の一方に接続された第９のＮｃｈトランジスタ（Ｍ１３）によって構成される第３の出力増幅回路と、
ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第３のＮｃｈトランジスタ（Ｍ２）のドレイン電極に接続され、ドレイン電極が前記差動出力端子の他方に接続された第１０のＮｃｈトランジスタ（Ｍ１４）によって構成される第４の出力増幅回路と、
を備えていることを特徴とする演算増幅回路。
【請求項５】
前記第１の定電流源用Ｎｃｈトランジスタ（Ｍ２３）の電流を、前記第１の定電流源用Ｐｃｈトランジスタ（Ｍ２６）の電流よりも大きく設定するとともに、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第１のＮｃｈトランジスタ（Ｍ１）のドレイン電極に接続された第１１のＮｃｈトランジスタ（Ｍ２１）と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第２のＮｃｈトランジスタ（Ｍ４）のドレイン電極に接続され、ドレイン電極が前記第１１のＮｃｈトランジスタ（Ｍ２１）のドレイン電極と共通接続された第１２のＮｃｈトランジスタ（Ｍ２２）と、ドレイン電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第１１および第１２のＮｃｈトランジスタ（Ｍ２１，Ｍ２２）のドレイン電極に接続され、ソース電極が前記第１および第２のＮｃｈトランジスタ（Ｍ１、Ｍ４）のソース電極に接続された第１３のＮｃｈトランジスタ（Ｍ１９）と、ソース電極が電源電位（ＶＤＤ）に接続され、ドレイン電極が前記第１１および第１２のＮｃｈトランジスタ（Ｍ２１，Ｍ２２）のドレイン電極に接続され、ゲート電極に一定電圧が供給された第３の定電流源用Ｐｃｈトランジスタ（Ｍ２５）によって構成される局所帰還ループを備えていることを特徴とする請求項４に記載の演算増幅回路。
【請求項６】
ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第６、第８のＮｃｈトランジスタ（Ｍ７、Ｍ８）のドレイン電極に各々接続された第４、第５のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）と、ゲート電極に一定電圧が供給され、ソース電極が前記第４、第５のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）のドレイン電極に各々接続され、ドレイン電極が前記第６、第８のＮｃｈトランジスタ（Ｍ７、Ｍ８）のソース電極に各々接続された第６、第７のＰｃｈトランジスタ（Ｍ１７、Ｍ１８）とからなり、前記第４、第５のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）のドレイン電極同士が接続された局所同相帰還ループを備えていることを特徴とする請求項４または５に記載の演算増幅回路。
【請求項７】
前記第２の定電流源用Ｎｃｈトランジスタ（Ｍ２４）の電流を、前記第２の定電流源用Ｐｃｈトランジスタ（Ｍ２７）の電流よりも大きく設定するとともに、ドレイン電極が電源電位（ＶＤＤ）に接続され、ソース電極が前記第３および第４のＮｃｈトランジスタ（Ｍ２、Ｍ３）のソース電極に接続され、ゲート電極が前記差動出力端子から出力される同相出力電圧を設定する同相帰還回路に接続される第１４のＮｃｈトランジスタ（Ｍ２０）を備えていることを特徴とする請求項４〜６のいずれかに記載の演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動型演算増幅回路に関し、特に、高利得かつ広帯域な演算増幅回路に関する。
【背景技術】
【０００２】
差動型演算増幅回路として、差動トランジスタ対からなる入力回路と、カスコード回路による出力回路で構成された演算増幅回路が非特許文献１，２等に記載されている。図２は、上記非特許文献に記載されている演算増幅回路の例を示す回路図であり、ＮｃｈトランジスタＭ１〜Ｍ４による広帯域の差動入力回路と、ＮｃｈトランジスタＭ５〜Ｍ８によるカスコード回路からなる差動出力回路で構成されている。
【０００３】
ＮｃｈトランジスタＭ３，Ｍ４のゲート電極は、この演算増幅回路の同相出力電圧を設定するために、同相帰還回路（図示せず）へ接続されている。図２に示す差動型演算増幅回路のシミュレーション結果として、０．５μｍＣＭＯＳ＠３Ｖで、ＤＣ利得６２ｄＢ、ユニティゲイン周波数：４５０ＭＨｚ（負荷容量の記述なし）が得られている。
【０００４】
また、特許文献１には、増幅段数が１段の経路と増幅段数が２段の経路からなる２つの経路の信号を出力端子で合成するパラレル・パス構成とすることにより、低電源電圧動作で、高利得かつ広帯域の特性が得られる全差動型演算増幅回路の例が記載されている。
【０００５】
【特許文献１】特開２０００−１５１３０５号公報
【非特許文献１】Analog Integrated Circuits and Signal Processing,18,21-31(1999)
【非特許文献２】IEEE Journal of Solid-State Circuits,Vol.30,No.3,March1995,pp.166-172
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２に示す演算増幅回路においては、各部の最低動作電圧は、入力回路部では、ＮｃｈトランジスタＭ３（Ｍ４）とＭ５（Ｍ６）のゲート・ソース間電圧ＶＧＳ（０．６Ｖ）と、トランジスタＭ３（Ｍ４）のゲートを駆動する同相帰還回路が必要とするバイアス電圧（例えば、トランジスタの飽和電圧１個分０．２５Ｖ）の和によって決まり、約１．４５Ｖｔｙｐ．（０．６×２＋０．２５）となる。また、出力回路部では、トランジスタＭ５，Ｍ７，Ｍ９，Ｍ１１（Ｍ６，Ｍ８，Ｍ１０，Ｍ１２）の各々の飽和電圧（０．２５Ｖ）と、出力信号振幅（例えば、０．５Ｖ０−ｐ）の和で、約１．５Ｖｔｙｐ．（０．２５×４＋０．５）となる。
【０００７】
結局、図２に示す演算増幅回路の最低動作電圧は、出力回路部で決まり、約１．５Ｖｔｙｐ．となる。従って、温度特性やバラツキを考慮した公称値としては、最低動作電圧として１．８Ｖ程度必要となる。なお、トランジスタＭ３とＭ４として０．１Ｖ程度のゲート・ソース間電圧ＶＧＳにすることができるノン・ドープＮｃｈトランジスタを用いることにより入力回路部における最低動作電圧を下げることは可能であるが、ノン・ドープＮｃｈトランジスタのゲート・ソース間容量は非常に大きく、このトランジスタの巨大なゲート・ソース間容量が差動入力回路部の負荷となるために、甚だしい帯域劣化が生ずる。
【０００８】
また、図２に示す演算増幅回路において、入力回路でＤＣ利得を稼ぐのは、２次極の低域化を招き動作が不安定となって好ましくないので、ＤＣ利得はカスコード回路による出力回路のみで稼がなくてはならず、その結果ＤＣ利得を高くすることができないという欠点がある。出力回路にさらにゲイン・ブースト回路を付加すればＤＣ利得は上がるが、素子面積や消費電流も増加するという問題が生ずる。
【０００９】
一方、特許文献１記載の全差動型演算増幅回路では、その利得は、２つの信号増幅経路の利得を加算したものとなるため、高利得が得られるが、この全差動型演算増幅回路では、一方の信号経路は、Ｎｃｈトランジスタからなる第１の差動対の出力を、ゲート接地されたＰｃｈトランジスタのソース−ドレインを介してソース接地されたＮｃｈトランジスタのゲート電極へ入力し、該Ｎｃｈトランジスタのドレイン電極を出力端子とする２段増幅構成とし、他方の信号経路は、Ｎｃｈトランジスタからなる第１の差動対の出力を、ゲート接地されたＰｃｈトランジスタのソース−ドレインを介して前記出力端子と接続する１段増幅構成としており、２つの信号経路のいずれにも、Ｐｃｈトランジスタからなる負荷、およびゲート接地されたＰｃｈトランジスタを介在させなければならないという問題がある。
【００１０】
一般に、Ｐｃｈトランジスタは、Ｎｃｈトランジスタと比較して周波数特性の面で劣るため、信号増幅経路にＰｃｈトランジスタを介在させることは、広帯域特性を得るという目的のためには不利である。
【００１１】
このような問題点を解消する手段として、出願人は、一方の端子にノン・ドープＮｃｈトランジスタからなるソース・フォロアを介して中間電位が供給された抵抗をドレイン負荷とした第１及び第２の差動トランジスタ対を備え、前記第１の差動トランジスタ対を、主にＤＣ利得を稼ぐために狭帯域、高利得特性に設定されたゲイン・パスの信号経路への入力回路とし、前記第２の差動トランジスタ対を、前記ゲイン・パスをフィードフォワードする、狭帯域、高利得特性に設定されたフィードフォワード・パスの信号経路への入力回路とし、前記各パスを経由して増幅された信号を出力端子で合成するパラレル・パス構成とした演算増幅回路を、特願２００４−０１５６４８号（以下、先願発明という）において提案している。
【００１２】
上記先願発明によれば、１．５Ｖ（最低動作電圧１．２Ｖｔｙｐ．）程度の低電源電圧動作が可能であり、また、狭帯域であるが高利得特性を有するゲイン・パスと、低利得であるが広帯域特性を有するフィードフォワード・パスとをパラレルに接続して両者の特性を相互に補完しているので、低電源電圧動作で、高利得、かつ広帯域特性を有する演算増幅回路の実現が可能となっている。
【００１３】
先願発明では、第１の差動増幅回路および第２の差動増幅回路に対する動作電圧として、それぞれノン・ドープＮｃｈトランジスタからなるソース・フォロア回路を介して供給される中間電位を用いることにより、１．５Ｖ程度までの低電源電圧化と、増幅される差動信号成分に対する帯域低下の問題を解決している。しかし、１．５Ｖよりさらに低い電源電圧で動作させるには、バイアス電圧供給用のノン・ドープＮｃｈトランジスタのチャネル幅を広くする必要があり、そのため半導体チップ上に占めるノン・ドープＮｃｈトランジスタの面積が大きくなり、半導体チップの小型化の障害となる。
【００１４】
本発明の目的は、上記問題点に鑑み、先願発明の構成を一部変更することにより、広帯域特性と高いＤＣ利得が得られ、かつ、先願発明よりさらに低電源電圧での動作が可能な差動型演算増幅回路を、比較的小さなチップ面積で実現可能な手段を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の演算増幅回路は、共通接続されたソース電極に第１の定電流源トランジスタが接続され、共通接続点に第２の定電流源トランジスタが接続された第１および第２の抵抗をそれぞれドレイン負荷とする第１の差動トランジスタ対と、共通接続されたソース電極に第３の定電流源トランジスタが接続され、共通接続点に第４の定電流源トランジスタが接続された第３および第４の抵抗をそれぞれドレイン負荷とする第２の差動トランジスタ対を備え、前記第１の差動トランジスタ対を、ゲイン・パスの信号経路への入力回路とし、前記第２の差動トランジスタ対を、前記ゲイン・パスをフィードフォワードするフィードフォワード・パスの信号経路への入力回路とし、前記各パスを経由して増幅された信号を出力端子で合成するパラレル・パス構成としたことを特徴とする。
【００１６】
前記ゲイン・パスは、複数段の増幅回路により、狭帯域、高利得特性に設定されたパスとして構成し、前記フィードフォワード・パスは、Ｎｃｈトランジスタを増幅用素子として用いた複数段の増幅回路により、広帯域、低利得特性に設定されたパスとして構成し、両方のパスで増幅された信号を合成することにより、各パスの特性を相互補完して、高利得、広帯域特性を得る構成としている。
【００１７】
なお、フィードフォワード・パスの信号経路への入力回路である前記第２の差動トランジスタ対に用いられる第４の定電流源トランジスタは、第２の差動トランジスタ対の電源電位側に接続される関係上、Ｐｃｈトランジスタが用いられるが、この定電流源用のＰｃｈトランジスタのドレイン電極は、差動トランジスタ対に接続されている負荷抵抗の電源側共通接続点に接続されているため、差動トランジスタ対で増幅される差動信号成分は負荷抵抗の電源側共通接続点では互いに打消し合い、信号成分は定電流源用のＰｃｈトランジスタには入力されないので、このＰｃｈトランジスタの周波数特性が、差動トランジスタ対で増幅される差動信号の帯域特性に影響することはない。
【００１８】
前記ゲイン・パスは、例えば、前記第１の差動トランジスタ対により構成される第１の差動増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極に前記第１の差動増幅回路の出力が入力される入力トランジスタ、およびソース電極が該入力トランジスタのドレイン電極と接続される出力トランジスタとにより構成されるカスコード増幅回路と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極に前記カスコード増幅回路の出力が入力され、ドレイン電極を出力端子とするトランジスタにより構成される第１の出力増幅回路とからなる３段の増幅回路により狭帯域、高利得特性に設定され、一方、前記フィードフォワード・パスは、例えば、前記第２の差動トランジスタ対により構成される第２の差動増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極に前記第２の差動増幅回路の出力が入力され、ドレイン電極を前記出力端子とするトランジスタにより構成される第２の出力増幅回路とからなる２段の増幅回路により広帯域、低利得特性に設定される。
【００１９】
また本発明の演算増幅回路は、ゲート電極が差動入力端子の各一方に接続され、ソース電極が第１の定電流源用Ｎｃｈトランジスタ（Ｍ２３）に共通接続され、ドレイン電極が第１および第２の負荷抵抗（Ｒ１，Ｒ４）に各々接続された第１および第２のＮｃｈトランジスタ（Ｍ１、Ｍ４）と、ソース電極が電源電位（ＶＤＤ）に接続され、ドレイン電極が前記第１および第２の負荷抵抗（Ｒ１，Ｒ４）の共通接続点に接続された第１の定電流源用Ｐｃｈトランジスタ（Ｍ２６）によって構成される第１の差動増幅回路と、ゲート電極が前記差動入力端子の各一方に前記第１および第２のＮｃｈトランジスタ（Ｍ１、Ｍ４）のゲート電極と共に接続され、ソース電極が第２の定電流源用Ｎｃｈトランジスタ（Ｍ２４）に共通接続され、ドレイン電極が第３および第４の負荷抵抗（Ｒ３，Ｒ２）に各々接続された第３および第４のＮｃｈトランジスタ（Ｍ２、Ｍ３）と、ソース電極が電源電位（ＶＤＤ）に接続され、ドレイン電極が前記第３および第４の負荷抵抗（Ｒ３，Ｒ２）の共通接続点に接続された第２の定電流源用Ｐｃｈトランジスタ（Ｍ２７）によって構成される第２の差動増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第１のＮｃｈトランジスタ（Ｍ１）のドレイン電極に接続された第５のＮｃｈトランジスタ（Ｍ５）と、ソース電極が前記第５のＮｃｈトランジスタ（Ｍ５）のドレイン電極と接続された第６のＮｃｈトランジスタ（Ｍ７）によって構成される第１のカスコード増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第２のＮｃｈトランジスタ（Ｍ４）のドレイン電極に接続された第７のＮｃｈトランジスタ（Ｍ６）と、ソース電極が前記第７のＮｃｈトランジスタ（Ｍ６）のドレイン電極と接続された第８のＮｃｈトランジスタ（Ｍ８）によって構成される第２のカスコード増幅回路と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第６のＮｃｈトランジスタ（Ｍ７）のドレイン電極に接続され、ドレイン電極が差動出力端子の一方に接続された第１のＰｃｈトランジスタ（Ｍ１１）によって構成される第１の出力増幅回路と、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第８のＮｃｈトランジスタ（Ｍ８）のドレイン電極に接続され、ドレイン電極が差動出力端子の他方に接続された第２のＰｃｈトランジスタ（Ｍ１２）によって構成される第２の出力増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第４のＮｃｈトランジスタ（Ｍ３）のドレイン電極に接続され、ドレイン電極が前記差動出力端子の一方に接続された第９のＮｃｈトランジスタ（Ｍ１３）によって構成される第３の出力増幅回路と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第３のＮｃｈトランジスタ（Ｍ２）のドレイン電極に接続され、ドレイン電極が前記差動出力端子の他方に接続された第１０のＮｃｈトランジスタ（Ｍ１４）によって構成される第４の出力増幅回路と、を備えていることを特徴とする。
【００２０】
本発明の演算増幅回路は、さらに、前記第１の定電流源用Ｎｃｈトランジスタ（Ｍ２３）の電流を、前記第１の定電流源用Ｐｃｈトランジスタ（Ｍ２６）の電流よりも大きく設定するとともに、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第１のＮｃｈトランジスタ（Ｍ１）のドレイン電極に接続された第１１のＮｃｈトランジスタ（Ｍ２１）と、ソース電極が基準電位（ＧＮＤ）に接続され、ゲート電極が前記第２のＮｃｈトランジスタ（Ｍ４）のドレイン電極に接続され、ドレイン電極が前記第１１のＮｃｈトランジスタ（Ｍ２１）のドレイン電極と共通接続された第１２のＮｃｈトランジスタ（Ｍ２２）と、ドレイン電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第１１および第１２のＮｃｈトランジスタ（Ｍ２１，Ｍ２２）のドレイン電極に接続され、ソース電極が前記第１および第２のＮｃｈトランジスタ（Ｍ１、Ｍ４）のソース電極に接続された第１３のＮｃｈトランジスタ（Ｍ１９）と、ソース電極が電源電位（ＶＤＤ）に接続され、ドレイン電極が前記第１１および第１２のＮｃｈトランジスタ（Ｍ２１，Ｍ２２）のドレイン電極に接続され、ゲート電極に一定電圧が供給された第３の定電流源用Ｐｃｈトランジスタ（Ｍ２５）によって構成される局所帰還ループを備え、前記第１の定電流源用Ｎｃｈトランジスタ（Ｍ２３）と前記第１の定電流源用Ｐｃｈトランジスタ（Ｍ２６）の電流差をこの第１３のＮｃｈトランジスタ（Ｍ１９）で吸収する構成とすることにより、第１および第２のカスコード回路の入力トランジスタである第５および第７のＮｃｈトランジスタ（Ｍ５およびＭ６）のバイアス電流の安定化を図っていることを特徴とする。
【００２１】
また、ソース電極が電源電位（ＶＤＤ）に接続され、ゲート電極が前記第６、第８のＮｃｈトランジスタ（Ｍ７、Ｍ８）のドレイン電極に各々接続された第４、第５のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）と、ゲート電極に一定電圧が供給され、ソース電極が前記第４、第５のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）のドレイン電極に各々接続され、ドレイン電極が前記第６、第８のＮｃｈトランジスタ（Ｍ７、Ｍ８）のソース電極に各々接続された第６、第７のＰｃｈトランジスタ（Ｍ１７、Ｍ１８）とからなり、前記第４、第５のＰｃｈトランジスタ（Ｍ１５、Ｍ１６）のドレイン電極同士が接続された局所同相帰還ループを備えることにより、第１および第２の出力増幅回路を構成する第１および第２のＰｃｈトランジスタ（Ｍ１１およびＭ１２）のバイアス電流の安定化を図っていることを特徴とする。
【００２２】
また、前記第２の定電流源用Ｎｃｈトランジスタ（Ｍ２４）の電流を、前記第２の定電流源用Ｐｃｈトランジスタ（Ｍ２７）の電流よりも大きく設定するとともに、ドレイン電極が電源電位（ＶＤＤ）に接続され、ソース電極が前記第３および第４のＮｃｈトランジスタ（Ｍ２、Ｍ３）のソース電極に接続され、ゲート電極が前記差動出力端子から出力される同相出力電圧を設定する同相帰還回路に接続される第１４のＮｃｈトランジスタ（Ｍ２０）を備え、前記第２の定電流源用Ｎｃｈトランジスタ（Ｍ２４）と前記第２の定電流源用Ｐｃｈトランジスタ（Ｍ２７）の電流差をこの第１４のＮｃｈトランジスタ（Ｍ２０）で吸収する構成とすることにより、第３および第４の出力増幅回路を構成する第９および第１０のＮｃｈトランジスタ（Ｍ１３およびＭ１４）のバイアス電流の安定化を図っていることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、狭帯域であるが高利得特性を有するゲイン・パスと、低利得であるが広帯域特性を有するフィードフォワード・パスとをパラレルに接続して特性を相互補完することにより高利得、かつ広帯域特性が得られる演算増幅回路を、比較的小さなチップ面積で実現することが可能となる。
【００２４】
また、ゲイン・パスとフィードフォワード・パスの各入力段を、定電流源駆動される抵抗をドレイン負荷とする差動増幅回路によって構成し、かつこの負荷抵抗の抵抗値を小さく設定してこの段の利得を抑えることにより、動作の安定化と直流の電位ドロップを小さくすることによる低電源電圧動作が実現可能となる。また、パラレル・パス構成とすることにより、低消費電流化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
図１は、本発明の演算増幅回路の実施形態を示す回路図である。
【００２６】
図１において、ＮｃｈトランジスタＭ１とＭ４は、そのゲート電極に差動入力信号Ｖｉｎ＋とＶｉｎ−が個々に入力され、ソース電極が定電流源トランジスタＭ２３のドレイン電極に共通接続され、ドレイン電極に負荷抵抗Ｒ１，Ｒ４の一方の端子がそれぞれ接続された第１の差動トランジスタ対を構成しており、ＮｃｈトランジスタＭ２とＭ３は、そのゲート電極に差動入力信号Ｖｉｎ＋とＶｉｎ−が個々に入力され、ソース電極が定電流源トランジスタＭ２４のドレイン電極に共通接続され、ドレイン電極に負荷抵抗Ｒ３，Ｒ２の一方の端子がそれぞれ接続された第２の差動トランジスタ対を構成している。
【００２７】
負荷抵抗Ｒ１とＲ４の他方（電源側）の端子は共通接続され、この共通接続点は、ソース電極が電源電位ＶＤＤに接続されたＰｃｈの定電流源トランジスタＭ２６のドレイン電極に接続される。同様に、負荷抵抗Ｒ２とＲ３の他方（電源側）の端子は共通接続され、この共通接続点は、ソース電極が電源電位ＶＤＤに接続されたＰｃｈの定電流源トランジスタＭ２７のドレイン電極に接続される。
【００２８】
第１の差動トランジスタ対Ｍ１，Ｍ４および、第２の差動トランジスタ対Ｍ２，Ｍ３は、それぞれ、共通接続されたソース電極に接続されたＮｃｈの定電流源トランジスタＭ２３およびＭ２４と、Ｐｃｈの定電流源トランジスタＭ２６およびＭ２７から負荷抵抗Ｒ１，Ｒ４および負荷抵抗Ｒ３，Ｒ２の一端に供給される電流により定電流駆動される第１の差動増幅回路および第２の差動増幅回路として動作する。
【００２９】
第１および第２の差動増幅回路は、本実施形態の演算増幅器の入力段を構成する。この入力段差動増幅回路は、入力段の必要電源電圧を下げるとともに広帯域特性を実現するために抵抗負荷を用いている関係上、ドレイン負荷となる抵抗Ｒ１〜Ｒ４の抵抗値を極力下げてこの抵抗Ｒ１〜Ｒ４による直流電位ドロップを例えば０．１Ｖ程度の小さな値とすることができるようにしている。そのため、この第１および第２の差動増幅回路は広帯域特性を有しているがその利得は低く抑えられている。
【００３０】
第１の差動増幅回路の構成要素である一方のＮｃｈトランジスタＭ１のドレイン電極からの出力は、ソース電極が基準電位ＧＮＤに接続されたＮｃｈトランジスタＭ５のゲート電極に入力される。ＮｃｈトランジスタＭ５はＮｃｈトランジスタＭ７とカスコード接続されており、このカスコード接続されたＮｃｈトランジスタＭ５，Ｍ７および負荷用のＰｃｈトランジスタＭ９，Ｍ２８からなるカスコード増幅回路で増幅される。このカスコード増幅回路の出力は、ソース電極が電源電位ＶＤＤに接続されたＰｃｈトランジスタＭ１１のゲート電極に入力され、このＰｃｈトランジスタＭ１１で更に増幅されてドレイン電極から差動出力信号の一方Ｖｏｕｔ−として出力される。
【００３１】
同じく第１の差動増幅回路の構成要素である他方のＮｃｈトランジスタＭ４のドレイン電極からの出力は、ソース電極が基準電位ＧＮＤに接続されたＮｃｈトランジスタＭ６のゲート電極に入力される。ＮｃｈトランジスタＭ６はＮｃｈトランジスタＭ８とカスコード接続されており、このカスコード接続されたＮｃｈトランジスタＭ６，Ｍ８および負荷用のＰｃｈトランジスタＭ１０，Ｍ２９からなるカスコード増幅回路で増幅される。このカスコード増幅回路の出力は、ソース電極が電源電位ＶＤＤに接続されたＰｃｈトランジスタＭ１２のゲート電極に入力され、このＰｃｈトランジスタＭ１２で更に増幅されてそのドレイン電極から差動出力信号の他方Ｖｏｕｔ＋として出力される。
【００３２】
この差動接続されたＮｃｈトランジスタＭ１，Ｍ４→カスコード接続されたＮｃｈトランジスタ（Ｍ５，Ｍ７），（Ｍ６，Ｍ８）→ＰｃｈトランジスタＭ１１，Ｍ１２からなる信号経路は、３段の増幅回路として構成されており、２段目のカスコード増幅器および３段目のソース接地型増幅器で利得を稼ぐ、高利得で狭帯域の特性を有するゲイン・パスとして機能する。なお、ＰｃｈトランジスタＭ１１，Ｍ１２のドレイン電極とゲート電極間に接続されているコンデンサＣ１，Ｃ２は、このゲイン・パスの高利得による発振を防止するための位相補償容量である。
【００３３】
他方、第２の差動増幅回路の構成要素である一方のＮｃｈトランジスタＭ２のドレイン電極からの出力は、ソース電極が基準電位ＧＮＤに接続されたＮｃｈトランジスタＭ１４のゲート電極に入力され、このＮｃｈトランジスタＭ１４で増幅されてそのドレイン電極から差動出力信号の他方Ｖｏｕｔ＋として出力される。同じく第２の差動増幅回路の構成要素である他方のＮｃｈトランジスタＭ３のドレイン電極からの出力は、ソース電極が基準電位ＧＮＤに接続されたＮｃｈトランジスタＭ１３のゲート電極に入力され、このＮｃｈトランジスタＭ１３で増幅されてそのドレイン電極から差動出力信号の一方Ｖｏｕｔ−として出力される。
【００３４】
この差動接続されたＮｃｈトランジスタＭ２，Ｍ３→ＮｃｈトランジスタＭ１４，Ｍ１３からなる信号経路は、信号増幅用の素子が全てＮｃｈトランジスタによって実現可能な２段の増幅回路として構成されており、利得は比較的低いが広帯域の特性を有するフィードフォワード・パスとして機能する。このフィードフォワード・パスと上記ゲイン・パスはパラレル・パス構成となっており、各パスを経由してそれぞれ増幅された信号が出力端子で合成されることにより、その特性が相互に補完され、高利得かつ広帯域な演算増幅回路となる。
【００３５】
即ち本実施形態においては、ゲイン・パスおよびフィードフォワード・パスの信号経路への入力回路となっている第１および第２の差動増幅回路を構成するＮｃｈトランジスタ対Ｍ１，Ｍ４およびＭ２，Ｍ３の各ドレイン負荷である抵抗Ｒ１〜Ｒ４の抵抗値は、入力段の必要電源電圧を下げる必要性から、その直流電位ドロップが例えば０．１Ｖ程度となるような小さな値に設定されているため、この段の利得は小さいが、帯域特性は広帯域な特性が得られる。そこで、ＤＣ利得はゲイン・パスを構成する後段の増幅器で稼ぎ、また、高域成分の利得はフィードフォワード・パスを構成する後段のＮｃｈトランジスタによって構成された増幅器で稼ぐことにより、所望の利得および帯域特性を得る。
【００３６】
また、負荷抵抗Ｒ１〜Ｒ４の電源側端子を電源電圧ＶＤＤに単に接続すると、ゲイン・パスの次段の入力トランジスタＭ５（Ｍ６）およびフィードフォワード・パスの次段の入力トランジスタＭ１３（Ｍ１４）のバイアス電流は電源電圧に依存したものとなる。そのため電源電圧が変動するとこれらのバイアス電流が変動し、それに伴ってゲイン特性がばらつく等の影響を受けやすくなる。
【００３７】
これを避けるために本実施形態では、負荷抵抗Ｒ１とＲ４の電源側共通接続点を、定電流源トランジスタＭ２６のドレイン電極に接続し、負荷抵抗Ｒ２とＲ３の電源側共通接続点を、定電流源トランジスタＭ２７のドレイン電極に接続して定電流駆動することにより、抵抗負荷に安定した中間電位を供給するためのノン・ドープＮｃｈトランジスタを用いことなく、低電源電圧化を実現している。
【００３８】
さらに、第１の差動増幅回路を構成するＮｃｈトランジスタ（Ｍ１，Ｍ４）のドレイン電極とソース電極の間には、Ｎｃｈトランジスタ（Ｍ２１，Ｍ２２）、ＮｃｈトランジスタＭ１９からなる局所負帰還ループが形成されている。ＮｃｈトランジスタＭ１９のドレイン−ソース経路は電源電圧ＶＤＤとＮｃｈトランジスタ（Ｍ１，Ｍ４）の共通ソース電極間に接続されており、定電流源トランジスタＭ２３とＭ２６の電流差がＮｃｈトランジスタＭ１９のドレイン電流として吸収される。そのため、定電流源トランジスタＭ２３を流れる電流値は定電流源トランジスタＭ２６を流れる電流値よりも大きい値となるように設定されている。
【００３９】
この局所負帰還ループの動作は、例えば、Ｎｃｈトランジスタ（Ｍ１，Ｍ４）の同相ドレイン電流が減る方向へ変化した場合、Ｎｃｈトランジスタ（Ｍ１，Ｍ４）のドレイン電圧は上昇し、Ｎｃｈトランジスタ（Ｍ２１，Ｍ２２）の同相ドレイン電流が増えて、ドレイン電圧を下げる方向への変化が生ずる。そのため、ＮｃｈトランジスタＭ１９は吸収するドレイン電流を減らす方向に変化し、その分Ｎｃｈトランジスタ（Ｍ１，Ｍ４）の同相ドレイン電流は増える方向に変化し、結果的に、Ｎｃｈトランジスタ（Ｍ１，Ｍ４）のドレイン電圧、即ちゲイン・パスの次段入力トランジスタＭ５とＭ６のゲート電位の同相成分（即ち、動作点）が安定化され、差動信号入力時にもゲイン・パスの次段入力トランジスタＭ５とＭ６のバイアス電流を正確に定めることができる。
【００４０】
また、ゲイン・パスを構成するカスコード増幅回路の出力トランジスタであるＮｃｈトランジスタＭ７（Ｍ８）のドレイン電極は、ソース電極が電源電位（ＶＤＤ）に接続されたＰｃｈトランジスタＭ１５（Ｍ１６）のゲート電極にも接続されており、このＰｃｈトランジスタＭ１５（Ｍ１６）のドレイン電極は、ゲート電極に一定の電圧が供給されているＰｃｈトランジスタＭ１７（Ｍ１８）のソース・ドレインを経由してカスコード増幅回路の出力トランジスタであるＮｃｈトランジスタＭ７（Ｍ８）のソース電極と接続されることにより、ゲイン・パス内での局所負帰還ループを構成するとともに、この局所負帰還ループを構成するＰｃｈトランジスタＭ１５とＭ１６のドレイン電極を互いに接続する。
【００４１】
その結果、それぞれの局所負帰還ループ内における差動信号は、ＰｃｈトランジスタＭ１５とＭ１６のドレイン電極において互いに打ち消し合うので、これらの負帰還ループは、ゲイン・パス内での局所同相負帰還ループとして動作する。従って、差動信号入力時にもカスコード増幅回路の出力トランジスタであるＮｃｈトランジスタＭ７（Ｍ８）のドレイン電位、即ち出力増幅回路を構成するＰｃｈトランジスタＭ１１とＭ１２のゲート電位の同相成分（動作点）が正確に検出され、出力トランジスタＭ１２とＭ１１のバイアス電流の安定化を図ることができる。
【００４２】
一方、第２の差動増幅回路を構成するＮｃｈトランジスタ（Ｍ２，Ｍ３）の共通ソース電極には、そのゲート電極に同相帰還回路（図示せず）からの直流帰還電圧Ｖｃｏｎｔが入力されるＮｃｈトランジスタＭ２０のソース電極が接続されている。なお同相帰還回路については、例えば特許文献１に記載の構成を採用することができる。このＮｃｈトランジスタＭ２０のドレイン電極は、電源電位（ＶＤＤ）に接続され、定電流源トランジスタＭ２４とＭ２７の電流差を吸収する構成となっている。従って、定電流源トランジスタＭ２４とＭ２７についても、定電流源トランジスタＭ２４を流れる電流値は定電流源トランジスタＭ２７を流れる電流値よりも大きい値に設定されている。
【００４３】
この同相帰還ループの動作は、例えば、当該演算増幅回路の同相出力電圧が上昇する方向に変化すると、制御端子Ｖｃｏｎｔの電圧も上昇してＮｃｈトランジスタＭ２０のドレイン電流が増加する方向に制御される。その結果、フィードフォワード・パス用入力差動対トランジスタＭ２、Ｍ３の同相ドレイン電流が減少する方向に制御されてそのドレイン電圧が上昇する方向に変化するので、次段のＮｃｈトランジスタＭ１４、Ｍ１３の同相ドレイン電流は増加する方向に変化する。その結果、ＮｃｈトランジスタＭ１４、Ｍ１３のドレイン電圧、即ち同相出力電圧を下げるように負帰還制御され、差動信号入力時にも安定してフィードフォワード・パスの次段出力トランジスタＭ１３とＭ１４のバイアス電流も正確に定めることができる。
【００４４】
このＮｃｈトランジスタＭ２０のゲート電極に入力される直流帰還電圧Ｖｃｏｎｔは、出力信号（Ｖｏｕｔ＋，Ｖｏｕｔ−）における同相成分を帰還する同相帰還回路から供給されており、この直流帰還電圧Ｖｃｏｎｔにより、フィードフォワード・パスの出力段であるＮｃｈトランジスタＭ１３（Ｍ１４）のバイアス電流と、ゲイン・パスの出力段であるＰｃｈトランジスタＭ１１（Ｍ１２）のバイアス電流とが等しくなるように設定制御される。
【００４５】
また、このＮｃｈトランジスタＭ２０により、同相帰還の制御接点をフィードフォワード・パス用入力差動対トランジスタＭ２、Ｍ３の共通接続されたソース電極とすることができるので、同相帰還の制御端子Ｖｃｏｎｔ（Ｍ２０のゲート端子）の接地電位（ＧＮＤ）からの電位を低くすることができ、低電圧動作にも寄与する。
【００４６】
本実施形態におけるトランジスタは、全てエンハンスメント型トランジスタで構成される。また本実施形態における各部の最低動作電圧は、ゲイン・パスおよびフィードフォワード・パスの入力回路部では、定電流源トランジスタＭ２６（Ｍ２７）が必要とするトランジスタの飽和電圧１個分（０．２５Ｖ）と、抵抗Ｒ１〜Ｒ４の電圧ドロップ分（０．１Ｖ）と、ＮｃｈトランジスタＭ５（Ｍ６，Ｍ１３，Ｍ１４）のＶＧＳ（０．６Ｖ）の和となり、ｔｙｐ値は約０．９５Ｖ（０．２５＋０．１＋０．６）となる。
【００４７】
ゲイン・パスの２段目増幅回路部では、カスコード接続トランジスタＭ５（Ｍ６）およびＭ７（Ｍ８）の各飽和電圧（０．２５Ｖ）と、ＰｃｈトランジスタＭ１１（Ｍ１２）のＶＧＳ（０．６Ｖ）との和となり、ｔｙｐ値はおおよそ１．１Ｖ（０．６＋０．２５×２）となる。また、出力回路部では、ＰｃｈトランジスタＭ１１（Ｍ１２）およびＮｃｈトランジスタＭ１３（Ｍ１４）の各飽和電圧（０．２５Ｖ）と、出力信号振幅（例えば、０．５Ｖ０−ｐ）の和で、約１．０Ｖｔｙｐ．（０．２５×２＋０．５）となる。
【００４８】
従って、この回路の最低動作電圧は、ゲイン・パスの２段目増幅回路部で決まり、約１．１Ｖとなるから、温度特性やバラツキを考慮した公称値としては、１．２Ｖ程度の低電源電圧動作が可能となる。また、このパラレル・パス構成とすることにより消費電流も低減することが可能となる。
【００４９】
このように、本実施形態によれば、１．２Ｖの低電源電圧動作が可能（最低動作電圧は約１．１Ｖｔｙｐ）であり、かつ低消費電流で高利得、広帯域な演算増幅回路を実現することができる。本実施形態の１．２Ｖプロセスでの設計例では、ＶＤＤ＝１．２Ｖで、消費電流：４．４ｍＡ、ＤＣ利得９６ｄＢ、ユニティゲイン周波数：１．３ＧＨｚ（負荷容量１．８ｐＦ）が実現可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態を示す回路図である。
【図２】従来例を示す回路図である。
【符号の説明】
【００５１】
Ｍ１〜Ｍ８、Ｍ１３〜Ｍ１４、Ｍ１９〜Ｍ２４、  Ｎｃｈトランジスタ
Ｍ９〜Ｍ１２、Ｍ１５〜Ｍ１８、Ｍ２５〜Ｍ２９  Ｐｃｈトランジスタ
Ｒ１〜Ｒ４  抵抗
Ｃ１〜Ｃ２  コンデンサ
ＶＤＤ  電源電位
ＧＮＤ  基準電位
【図１】
2006222796.tif 000003
【図２】
2006222796.tif 000004