(57)【要約】【課題】  コンタクト抵抗が低くかつ良好に粗面化された蓄積電極を形成する。【解決手段】  不純物濃度の異なる第１，第２のアモルファスシリコン層２，３が積層され、その積層構造の側壁に第３のアモルファスシリコン層４が形成され、第２，第３のアモルファスシリコン層３，４の表面にＨＳＧシリコン膜５が形成されて蓄積電極１が構成される。各層は、その不純物濃度が、第２のアモルファスシリコン層３≦第３のアモルファスシリコン層４＜第１のアモルファスシリコン層２、の関係を満たして形成される。最も高不純物濃度の第１のアモルファスシリコン層２が基板８とコンタクトすることで低抵抗化が図られ、より低不純物濃度の第２，第３のアモルファスシリコン層３，４表面にＨＳＧシリコン膜５が形成されて粗面化が図られる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
蓄積電極を有する半導体装置において、
複数のアモルファスシリコン層が積層された積層構造と、
前記積層構造の側壁に形成されたアモルファスシリコン層と、
前記積層構造の最上層のアモルファスシリコン層の表面および前記側壁に形成されたアモルファスシリコン層の表面に形成された凹凸状のシリコン膜と、
を備えた蓄積電極を有することを特徴とする半導体装置。
【請求項２】
前記最上層のアモルファスシリコン層は、前記積層構造の最下層のアモルファスシリコン層よりも低不純物濃度で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記側壁に形成されたアモルファスシリコン層は、前記最上層のアモルファスシリコン層と同不純物濃度または前記最上層のアモルファスシリコン層よりも高不純物濃度で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
蓄積電極を有する半導体装置の製造方法において、
複数のアモルファスシリコン層を積層して積層構造を形成する工程と、
前記積層構造の側壁にアモルファスシリコン層を形成する工程と、
前記積層構造の最上層のアモルファスシリコン層の表面および前記積層構造の側壁に形成されたアモルファスシリコン層の表面に凹凸状のシリコン膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記積層構造の側壁にアモルファスシリコン層を形成する工程においては、
アモルファスシリコンを、前記積層構造を覆って、前記最上層のアモルファスシリコン層と同不純物濃度または前記最上層のアモルファスシリコン層よりも高不純物濃度で形成し、
形成された前記アモルファスシリコンをエッチバックすることにより、前記積層構造の側壁にアモルファスシリコン層を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にキャパシタ構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
大容量メモリとして広く用いられるＤＲＡＭ（Dynamic Random Access Memory）のメモリセル構造のひとつにスタックトキャパシタ構造がある。ＤＲＡＭをこのようなメモリセル構造とすることにより、メモリセル面積の縮小化に対しても十分なキャパシタ容量を確保することが可能になる。
【０００３】
さらに近年では、キャパシタを構成する蓄積電極の形状を工夫することにより、その実効面積を増加させ、大容量化を図るといったことも行われるようになっている。例えば、蓄積電極表面を粗面化することにより、その表面積を増加させる方法等が提案されている。
【０００４】
蓄積電極表面を粗面化する方法としては、例えば、ウェーハ上にポリシリコンで蓄積電極を複数形成した後、その全面にアモルファスシリコンを形成し、これをエッチバックして各蓄積電極間を分離した後にアニール処理を行って各蓄積電極表面に凹凸状のＨＳＧ（Hemi-Spherical Grained）シリコン膜を形成するようにしたものが提案されている（例えば特許文献１参照）。
【０００５】
この提案では、ＨＳＧシリコン膜による蓄積電極表面の粗面化とともに、全面に凹凸状のＨＳＧシリコン膜を形成した後それをエッチバックして各蓄積電極間を分離した場合に発生する凹凸の消失を防ぎ、表面積減少によるキャパシタ容量の減少を抑えるようにしている。
【特許文献１】特開平５−３１５５４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、ＤＲＡＭの蓄積電極は、単一不純物濃度のドープトアモルファスシリコンを用いて形成されることが多くなっている。しかし、上述のように大容量化を目的としてそのアモルファスシリコン表面にＨＳＧシリコン膜を形成して蓄積電極表面を粗面化する場合、良好な凹凸状のＨＳＧシリコン膜を形成するためには、ＨＳＧシリコン膜を形成しないときに比べてアモルファスシリコンの不純物濃度を低くする必要がある。
【０００７】
ところが、低不純物濃度のアモルファスシリコンを蓄積電極に用いると、良好なＨＳＧシリコン膜が形成可能になる反面、蓄積電極底部における基板とのコンタクト抵抗が高くなってしまうという問題が生じる。
【０００８】
そのため、高不純物濃度のアモルファスシリコンを下層に、低不純物濃度のアモルファスシリコンを上層に積層して蓄積電極を形成し、その表面にＨＳＧシリコン膜を形成するといった対策も考えられる。しかし、このような積層構造とした場合、高不純物濃度の下層部の側壁には良好なＨＳＧシリコン膜を形成することができず、必要なキャパシタ容量を確保することが難しくなる。
【０００９】
また、従来のように、ＨＳＧシリコン膜の形成前に蓄積電極表面に形成したアモルファスシリコンをエッチバックして各蓄積電極を分離する場合や、あるいは形成後のＨＳＧシリコン膜をエッチバックして各蓄積電極を分離する場合には、そのエッチバックの際に蓄積電極がエッチングされその厚みが予定以上に薄くなる、いわゆる膜減りが発生する可能性もある。蓄積電極にこのような膜減りが発生すれば、当然キャパシタ容量は低下してしまう。
【００１０】
本発明はこのような点に鑑みてなされたものであり、コンタクト抵抗が低くかつ良好に粗面化された蓄積電極を有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記課題を解決するために、図１に例示する構成で実現可能な半導体装置が提供される。本発明の半導体装置は、蓄積電極を有する半導体装置において、複数のアモルファスシリコン層が積層された積層構造と、前記積層構造の側壁に形成されたアモルファスシリコン層と、前記積層構造の最上層のアモルファスシリコン層の表面および前記側壁に形成されたアモルファスシリコン層の表面に形成された凹凸状のシリコン膜と、を備えた蓄積電極を有することを特徴とする。
【００１２】
図１に例示する半導体装置は、２層の第１，第２のアモルファスシリコン層２，３が積層された積層構造における最上層の第２のアモルファスシリコン層３の表面と、その積層構造の側壁に形成された第３のアモルファスシリコン層４の表面に、凹凸状のＨＳＧシリコン膜５が形成されて蓄積電極１が構成される。したがって、第１のアモルファスシリコン層２を高不純物濃度にし、第２，第３のアモルファスシリコン層３，４をＨＳＧシリコン膜５が形成可能な低不純物濃度にすれば、低コンタクト抵抗でかつ良好に粗面化された蓄積電極が得られるようになる。
【００１３】
また、本発明では、蓄積電極を有する半導体装置の製造方法において、複数のアモルファスシリコン層を積層して積層構造を形成する工程と、前記積層構造の側壁にアモルファスシリコン層を形成する工程と、前記積層構造の最上層のアモルファスシリコン層の表面および前記積層構造の側壁に形成されたアモルファスシリコン層の表面に凹凸状のシリコン膜を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１４】
このような半導体装置の製造方法によれば、複数のアモルファスシリコン層を積層した積層構造の側壁に更にアモルファスシリコン層を形成して、積層構造最上層のアモルファスシリコン層表面と積層構造側壁に形成されたアモルファスシリコン層表面に凹凸状のシリコン膜を形成する。そのため、表面に凹凸状のシリコン膜が形成される積層構造最上層および側壁のアモルファスシリコン層の不純物濃度を、積層構造最下層のアモルファスシリコン層の不純物濃度とは独立して設定することができる。したがって、積層構造最下層のアモルファスシリコン層を高不純物濃度にし、積層構造最上層および側壁のアモルファスシリコン層を低不純物濃度にすれば、低コンタクト抵抗でかつ良好に粗面化された蓄積電極が形成されるようになる。
【発明の効果】
【００１５】
本発明では、複数のアモルファスシリコン層を積層した積層構造の側壁にアモルファスシリコン層を形成し、その積層構造最上層および側壁のアモルファスシリコン層表面に凹凸状のシリコン膜を形成して、半導体装置の蓄積電極を構成する。これにより、低コンタクト抵抗でかつ良好に粗面化された蓄積電極を形成することが可能になり、キャパシタ容量の大きな半導体装置を実現することが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を、スタックトキャパシタ構造のＤＲＡＭを例に、図面を参照して詳細に説明する。
図１はＤＲＡＭの蓄積電極の説明図である。
【００１７】
この図１に示す蓄積電極１は、不純物濃度の異なる第１のアモルファスシリコン層２および第２のアモルファスシリコン層３が積層された構造を有し、さらに、これらの側壁には第３のアモルファスシリコン層４が形成されている。そして、積層構造上層の第２のアモルファスシリコン層３および積層構造側壁の第３のアモルファスシリコン層４の表面にＨＳＧシリコン膜５が形成され、表面凹凸状の粗面化された蓄積電極１が構成されている。
【００１８】
積層構造下層の第１のアモルファスシリコン層２は、その底面が、バルク層間膜６を貫通するコンタクトホール７を介して、基板８に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタ９のソース／ドレイン９ａに接続されている。
【００１９】
ここで、第１のアモルファスシリコン層２は、不純物をドープしたアモルファスシリコン層であり、基板８と電気的にコンタクトするような不純物濃度で形成されている。また、第２，第３のアモルファスシリコン層３，４は、不純物をドープしたアモルファスシリコン層または不純物をドープしていないアモルファスシリコン層であり、それぞれその表面に凹凸状のＨＳＧシリコン膜５が形成可能な不純物濃度で形成されている。
【００２０】
したがって、積層構造の第１，第２のアモルファスシリコン層２，３は、基板８とのコンタクト抵抗およびＨＳＧシリコン膜５の形成容易性を考慮して、それらの不純物濃度が、第２のアモルファスシリコン層３＜第１のアモルファスシリコン層２、の関係を満たすように形成されている。
【００２１】
また、この蓄積電極１の積層構造側壁の第３のアモルファスシリコン層４は、ＨＳＧシリコン膜５が形成可能な不純物濃度であって、積層構造上層の第２のアモルファスシリコン層３と同じかまたはそれよりも高く、積層構造下層の第１のアモルファスシリコン層２よりは低い不純物濃度で形成されている。これは、ＨＳＧシリコン膜５の形成容易性に加え、後述のエッチバックの際における第２，第３のアモルファスシリコン層３，４のエッチングレートを考慮したものである。
【００２２】
したがって、図１に示した第１，第２，第３のアモルファスシリコン層２，３，４で構成される電極部は、それらの不純物濃度が、第２のアモルファスシリコン層３≦第３のアモルファスシリコン層４＜第１のアモルファスシリコン層２、の関係を満たすように形成されている。
【００２３】
このように蓄積電極１は、最も高不純物濃度である第１のアモルファスシリコン層２を介して基板８にコンタクトされ、これよりも低不純物濃度である第２，第３のアモルファスシリコン層３，４の表面にＨＳＧシリコン膜５が形成されている。蓄積電極１をこのような構成とすることにより、基板８とのコンタクト抵抗を低く抑えつつ、その表面全体に良好なＨＳＧシリコン膜５を形成することができるようになる。これにより、蓄積電極１の大表面積化が図られ、大きなキャパシタ容量を確保することが可能になる。
【００２４】
なお、図１には第１，第２のアモルファスシリコン層２，３の２層を積層した構造を図示したが、積層構造の層数はこれに限定されるものではなく、３層以上積層したものであっても構わない。ただし、その場合には、その最下層のアモルファスシリコン層の不純物濃度とその最上層のアモルファスシリコン層の不純物濃度との間に、上記のような第１，第２のアモルファスシリコン層２，３が有する関係と同様の関係があることを要する。そして、それらの不純物濃度に応じて、上記関係に従い、適当な不純物濃度で第３のアモルファスシリコン層４を形成するようにする。
【００２５】
次に、上記構成を有する蓄積電極１の形成方法の一例を図２から図８を参照して具体的に説明する。
図２はバルク層間膜形成工程の説明図、図３はコンタクトホール形成工程の説明図、図４はアモルファスシリコン第１形成工程の説明図、図５はエッチング工程の説明図、図６はアモルファスシリコン第２形成工程の説明図、図７はエッチバック工程の説明図、図８はＨＳＧシリコン膜形成工程の説明図である。
【００２６】
まず、図２に示すように、ｐ型シリコン基板８ａにＬＯＣＯＳ（Local Oxidation of Silicon）法によりフィールド酸化膜を形成して素子分離８ｂを形成する。そして、このｐ型シリコン基板８ａ上に従来公知の方法でゲート電極９ｂを形成し、表面領域にソース／ドレイン９ａを形成して、ＭＯＳトランジスタ９を形成する。
【００２７】
続いて、ビットライン（図示せず。）を形成した後、ｐ型シリコン基板８ａ上にバルク層間膜６を形成する。バルク層間膜６は、膜厚約５０ｎｍのＴＥＯＳ（Tetra Ethyl Ortho Silicate）の上に膜厚約１４００ｎｍのＢＰＳＧ（Boro Phospho Silicate Glass）を積層して形成される。その後、このバルク層間膜６をＣＭＰ（Chemical Mechanical Polishing）により平坦化し、そのｐ型シリコン基板８ａ表面からの膜厚を約４９５ｎｍにする。
【００２８】
次いで、図３に示すように、平坦化したバルク層間膜６に対し、後に形成する蓄積電極１とｐ型シリコン基板８ａに形成したソース／ドレイン９ａとをコンタクトするために用いるコンタクトホール７を形成する。
【００２９】
コンタクトホール７は、まず、ｐ型シリコン基板８ａに形成したソース／ドレイン９ａに対応する領域を開口したパターニングを行った後に、ＲＩＥ（Reactive Ion Etching）を行って形成する。このエッチングには、平行平板ＲＩＥエッチャを用いる。エッチングガス条件はＣ4Ｆ8／ＣＯ2／Ａｒ／Ｏ2＝１０ｓｃｃｍ／１００ｓｃｃｍ／４００ｓｃｃｍ／６ｓｃｃｍ（１ｓｃｃｍ＝１ｍｌ／ｍｉｎ（０℃，１０１．３ｋＰａ）。以下同じ。）とする。また、圧力は４０ｍＴｏｒｒ（１Ｔｏｒｒ＝１３３．３２２Ｐａ。以下同じ。）とし、アノード電極のＲＦ印加電力密度は６．４Ｗ／ｃｍ2、カソード電極のＲＦ印加電力密度は４．５Ｗ／ｃｍ2とする。
【００３０】
次いで、図４に示すように、全面に第１，第２のアモルファスシリコン層２，３を積層して形成し、その後、蓄積電極１を形成するためのレジストパターニングを行う。第１，第２のアモルファスシリコン層２，３の形成には、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いることができる。
【００３１】
ここで、第１のアモルファスシリコン層２は、成膜温度５３０℃で、ＰＨ3等を用いてリンイオン（Ｐ+）をその濃度が約１．４×１０21ｃｍ-3となるように膜中に拡散させながら、コンタクトホール７部分のｐ型シリコン基板８ａ表面からの膜厚がおよそ６５０ｎｍとなるように形成する。第１のアモルファスシリコン層２をこのような不純物濃度で形成することにより、ソース／ドレイン９ａとのコンタクト抵抗を低く抑えることができるようになる。
【００３２】
この第１のアモルファスシリコン層２の形成に続き、第２のアモルファスシリコン層３を、成膜温度５３０℃で、Ｐ+をドープせずに、第１のアモルファスシリコン層２表面からの膜厚がおよそ１００ｎｍとなるように形成する。このように第２のアモルファスシリコン層３には不純物がドープされないため、表面に良好なＨＳＧシリコン膜５を形成するのに最適である。
【００３３】
第１，第２のアモルファスシリコン層２，３の形成後、電極部を構成する積層構造形成用のレジストパターン１０を厚さ約０．７３μｍ、幅約０．３４μｍで形成してパターニングを行う。
【００３４】
次いで、レジストパターン１０をマスクにして、図５に示すように第１，第２のアモルファスシリコン層２，３のエッチングを行う。エッチングにはＥＣＲ（Electron Cyclotron Resonance）プラズマエッチャを用い、エッチングガス条件はＨＢｒ／Ｏ2＝８０ｓｃｃｍ／４ｓｃｃｍとする。また、圧力は１．５ｍＴｏｒｒとし、マイクロ波電力１．２ｋＷ、カソード電極側ＲＦ印加電力密度０．１４W／ｃｍ2としてエッチングを行う。このようなエッチング条件とすることにより、第１，第２のアモルファスシリコン層２，３がその下地のバルク層間膜６に対してエッチング選択性を有し、図５に示したような第１，第２のアモルファスシリコン層２，３の積層構造が形成されるようになる。
【００３５】
次いで、図６に示すように、第３のアモルファスシリコン層４を形成する。第３のアモルファスシリコン層４は、例えばプラズマＣＶＤ法を用い、図６に示したように、まず全面すなわちエッチング後の第１，第２のアモルファスシリコン層２，３の表面およびバルク層間膜６の表面に形成される。
【００３６】
この第３のアモルファスシリコン層４は、成膜温度５３０℃で、ＰＨ3等を用いてＰ+をその濃度が約０．８×１０20ｃｍ-3となるように膜中に拡散させながら、膜厚およそ５０ｎｍで形成する。このように、第３のアモルファスシリコン層４は、その表面にＨＳＧシリコン膜５が形成可能な不純物濃度範囲であって、かつ、第１のアモルファスシリコン層２よりは不純物濃度が低く、第２のアモルファスシリコン層３よりは不純物濃度が高くなるように形成される。
【００３７】
次いで、図７に示すように、全面に形成した第３のアモルファスシリコン層４をエッチバックする。エッチバックは、第３のアモルファスシリコン層４の膜厚およそ５０ｎｍ分に加え、その５０％分に当たる量をオーバーエッチングして行う。エッチングにはＥＣＲプラズマエッチャを用い、エッチングガス条件はＣｌ2／Ｏ2＝７５ｓｃｃｍ／１４ｓｃｃｍとする。また、圧力は１．３ｍＴｏｒｒとし、マイクロ波電力１．２ｋＷ、カソード電極側に６５ＷのＲＦ電力を印加してエッチングを行う。
【００３８】
この第３のアモルファスシリコン層４のオーバーエッチングにより、第１，第２，第３のアモルファスシリコン層２，３，４で構成される電極部の隣接するもの同士が分離される。その際、各電極部の側壁には、第３のアモルファスシリコン層４がサイドウォールとして残るようになる。
【００３９】
なお、通常このように第３のアモルファスシリコン層４のオーバーエッチングを行うと、電極部上面の第３のアモルファスシリコン層４の除去後に、その下層にある第２のアモルファスシリコン層３もエッチングされる。しかし、ここでは第２，第３のアモルファスシリコン層３，４の不純物濃度の間に差を設けており、エッチングレートは低不純物濃度の方が小さくなるという性質から、オーバーエッチング時には第２のアモルファスシリコン層３のエッチングレートが急激に低下し、その膜減りを最小限に抑えることが可能になっている。また、第２，第３のアモルファスシリコン層３，４の不純物濃度を同じにした場合でも、第２のアモルファスシリコン層３の方だけ著しくエッチングレートが速くなるということはなく、膜減りを抑えることが可能である。
【００４０】
このように、エッチバックが終了した段階では、第１，第２のアモルファスシリコン層２，３の側壁が、エッチバックされた第３のアモルファスシリコン層４で覆われ、電極部表面にはＨＳＧシリコン膜５が形成可能な表面が露出するようになる。
【００４１】
次いで、図８に示すように、第２，第３のアモルファスシリコン層３，４の表面に、凹凸状のＨＳＧシリコン膜５を形成する。ＨＳＧシリコン膜５は、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて形成することができる。
【００４２】
例えば、まず前処理として、ＨＦ等を用いて第２，第３のアモルファスシリコン層３，４の表面にある自然酸化膜を除去し、純水洗浄して乾燥させる。次いで、それを所定のチャンバ内に配置し、Ｈｅ雰囲気中６５０℃でＳｉＨ4を供給して２０分間のシーディングを行うことにより、第２，第３のアモルファスシリコン層３，４の表面にアモルファスシリコン／ポリシリコン混相層を形成する。そして、引き続きその温度で、ＳｉＨ4をＰＨ3に切り替えて６０分間のドーピングを行い、その後その温度のままＰＨ3の供給を停止して４０分間のアニールを行う。これにより、混相中のポリシリコンを核としてマイグレーションを発生させ、凹凸状のＨＳＧシリコン膜５を形成する。
【００４３】
以上の形成方法により、その表面がＨＳＧシリコン膜５によって粗面化された蓄積電極１が形成される。
このように、各層の不純物濃度が、第２のアモルファスシリコン層３≦第３のアモルファスシリコン層４＜第１のアモルファスシリコン層２、の関係を満たす蓄積電極１を形成することにより、第１のアモルファスシリコン層２は、接触面積を広くした低不純物濃度の第２，第３のアモルファスシリコン層３，４に接触しているので、蓄積電極１と基板８とのコンタクト抵抗を低く抑えることが可能になる。
【００４４】
また、この第１のアモルファスシリコン層２より低不純物濃度の第２，第３のアモルファスシリコン層３，４の表面にＨＳＧシリコン膜５が形成されるため、蓄積電極１の表面全体に良好なＨＳＧシリコン膜５を形成することが可能になる。これにより、蓄積電極１の表面積を増加させることが可能になる。
【００４５】
さらに、第３のアモルファスシリコン層４は、その不純物濃度が第２のアモルファスシリコン層３の不純物濃度と同じかまたはそれよりも高くなるように形成される。そのため、第３のアモルファスシリコン層４のエッチバックによって第２のアモルファスシリコン層３がエッチングされて電極部が膜減りするのを抑制することが可能になる。
【００４６】
したがって、蓄積電極１と基板８との間のコンタクト抵抗を低く維持しつつ、その表面全体を粗面化して表面積を増加させ、ＤＲＡＭの大容量化を図ることができるようになる。
【００４７】
なお、上記の形成条件は単なる例であって、蓄積電極１の形成に当たっては、ＤＲＡＭのサイズやデザインルール、要求特性等に応じ、適宜その形成条件を変更することが可能である。
【００４８】
例えば、第１のアモルファスシリコン層２は、コンタクト要求特性に応じて変化するが、おおよそ１．４×１０21ｃｍ-3以上の不純物濃度となるように形成する。また、第２のアモルファスシリコン層３は、０ｃｍ-3〜１．０×１０20ｃｍ-3程度の不純物濃度となるように形成する。さらに、第３のアモルファスシリコン層４は、０ｃｍ-3〜１．０×１０20ｃｍ-3程度の不純物濃度であって、第１，第２のアモルファスシリコン層２，３の不純物濃度の間に入るような不純物濃度で形成する。これにより、低コンタクト抵抗かつ良好に粗面化された蓄積電極１を得ることが可能になる。
【００４９】
さらに、例えば、第３のアモルファスシリコン層４は、第２のアモルファスシリコン層３の１．２倍以上程度の不純物濃度となるように形成する。それにより、エッチバックの際に両層の間に有効なエッチングレート差が生じるようになり、第２のアモルファスシリコン層３の過剰なエッチングを抑え、膜減りを抑制することが可能になる。
【図面の簡単な説明】
【００５０】
【図１】ＤＲＡＭの蓄積電極の説明図である。
【図２】バルク層間膜形成工程の説明図である。
【図３】コンタクトホール形成工程の説明図である。
【図４】アモルファスシリコン第１形成工程の説明図である。
【図５】エッチング工程の説明図である。
【図６】アモルファスシリコン第２形成工程の説明図である。
【図７】エッチバック工程の説明図である。
【図８】ＨＳＧシリコン膜形成工程の説明図である。
【符号の説明】
【００５１】
１  蓄積電極
２  第１のアモルファスシリコン層
３  第２のアモルファスシリコン層
４  第３のアモルファスシリコン層
５  ＨＳＧシリコン膜
６  バルク層間膜
７  コンタクトホール
８  基板
８ａ  ｐ型シリコン基板
８ｂ  素子分離
９  ＭＯＳトランジスタ
９ａ  ソース／ドレイン
９ｂ  ゲート電極
１０  レジストパターン
【図１】
2006013042.tif 000003
【図２】
2006013042.tif 000004
【図３】
2006013042.tif 000005
【図４】
2006013042.tif 000006
【図５】
2006013042.tif 000007
【図６】
2006013042.tif 000008
【図７】
2006013042.tif 000009
【図８】
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