(57)【要約】【課題】  映像信号の振幅が変動したり、多くの雑音を含む場合であっても、映像信号に重畳されている同期信号を正しく検出できる方法を実現する。【解決手段】  入力映像信号レベルＶＳから第１の基準レベルＲａを減算する第１の減算回路１と、第１の減算回路１の減算結果に基づいて第１の基準レベルＲａを増減させる第１の基準レベル調整回路２と、入力映像信号レベルＶＳから第２の基準レベルを減算する第２の減算回路３と、第２の減算回路３の減算結果に基づいて第２の基準レベルを増減させる第２の基準レベル調整回路４と、第１の基準レベルＲａと第２の基準レベルの中間値をスライスレベルＳＬとして生成するスライスレベル生成回路５と、スライスレベルＳＬと入力映像信号レベルＶＳを比較し、その比較結果に基づいて複合同期信号を生成する比較回路６とを設ける。【選択図】        図１
2006325071.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号から同期信号を分離する同期分離装置において、
第１の基準レベルと前記入力映像信号レベルの差を求める第１の減算手段と、
前記第１の減算手段の減算結果に基づいて前記第１の基準レベルの値を増減させる第１の基準レベル調整手段と、
第２の基準レベルと前記入力映像信号レベルの差を求める第２の減算手段と、
前記第２の減算手段の減算結果に基づいて前記第２の基準レベルの値を増減させる第２の基準レベル調整手段と、
前記第１の基準レベルと前記第２の基準レベルとの中間レベルをスライスレベルとして出力するスライスレベル生成手段と、
前記スライスレベル生成手段から出力された前記スライスレベルと前記入力映像レベルを比較し、該比較結果に基づいて前記同期信号を生成する比較手段とを備えたことを特徴とする同期分離装置。
【請求項２】
入力映像信号から同期信号を分離する同期分離装置において、
第１の基準レベルと前記入力映像信号レベルの差を求める第１の減算手段と、
前記第１の減算手段の減算結果に基づいて前記第１の基準レベルの値を増減させる第１の基準レベル調整手段と、
前記第１の基準レベルと所定の固定レベルとの中間レベルをスライスレベルとして出力するスライスレベル生成手段と、
前記スライスレベル生成手段から出力された前記スライスレベルと前記入力映像レベルを比較し、該比較結果に基づいて前記同期信号を生成する比較手段とを備えたことを特徴とする同期分離装置。
【請求項３】
入力映像信号から同期信号を分離する同期分離装置において、
第１の基準レベルと前記入力映像信号レベルの差を求める第１の減算手段と、
前記第１の減算手段の減算結果に基づいて前記第１の基準レベルの値を増減させる第１の基準レベル調整手段と、
前記第１の基準レベルと所定の固定レベルとの和または差をスライスレベルとして出力するスライスレベル生成手段と、
前記スライスレベル生成手段から出力された前記スライスレベルと前記入力映像レベルを比較し、該比較結果に基づいて前記同期信号を生成する比較手段とを備えたことを特徴とする同期分離装置。
【請求項４】
第１の基準レベル調整手段が、
第１の減算手段の減算結果によって、第１の基準レベルよりも入力映像信号レベルの方が大きいことが判明したときには前記第１の基準レベルを増加させ、
前記第１の減算手段の減算結果によって、前記第１の基準レベルよりも前記入力映像信号レベルの方が小さいことが判明したときには前記第１の基準レベルを減少させる
ことを特徴とする請求項１から請求項３までのいずれかに記載の同期分離装置。
【請求項５】
第２の基準レベル調整手段が、
第１の減算手段の減算結果によって、第２の基準レベルよりも入力映像信号レベルの方が大きいことが判明したときには前記第２の基準レベルを増加させ、
前記第２の減算手段の減算結果によって、前記第２の基準レベルよりも前記入力映像信号レベルの方が小さいことが判明したときには前記第２の基準レベルを減少させる
ことを特徴とする請求項１に記載の同期分離装置。
【請求項６】
第１の基準レベル調整手段または第２の基準レベル調整手段のいずれか一方または両方が、
第１の基準レベルの変動を抑制するための制御手段あるいはフィルタ手段のいずれかを備えている
ことを特徴とする請求項１から５までのいずれかに記載の同期分離装置。
【請求項７】
スライスレベル生成手段が、
スライスレベルの変動を抑制するための制御手段あるいはフィルタ手段のいずれかを備えている
ことを特徴とする請求項１から６までのいずれかに記載の同期分離装置。
【請求項８】
第１の基準レベルおよび第２の基準レベルのいずれか一方または両方の可変範囲が入力映像信号のダイナミックレンジよりも小さい範囲内に制限されていることを特徴とする請求項１から７までのいずれかに記載の同期分離装置。
【請求項９】
第１の基準レベルまたは第２の基準レベルのいずれか一方または両方のレベル変化を外部信号により停止できることを特徴とする請求項１から８までのいずれかに記載の同期分離装置。
【請求項１０】
第１の基準レベルおよび第２の基準レベルのいずれか一方または両方を外部信号により所定の値に設定可能であることを特徴とする請求項１から９までのいずれかに記載の同期分離装置。
【請求項１１】
入力映像信号から同期信号を分離するために用いるスライスレベルの決定方法において、
第１の基準レベルと前記入力映像信号レベルの差を求める第１の減算ステップと、
前記第１の減算ステップの減算結果に基づいて前記第１の基準レベルの値を増減させる第１の基準レベル調整ステップと、
第２の基準レベルと前記入力映像信号レベルの差を求める第２の減算ステップと、
前記第２の減算ステップの減算結果に基づいて前記第２の基準レベルの値を増減させる第２の基準レベル調整ステップと、
前記第１の基準レベルと前記第２の基準レベルとの中間レベルをスライスレベルとするスライスレベル生成ステップと
を備えたことを特徴とするスライスレベルの決定方法。
【請求項１２】
入力映像信号から同期信号を分離するために用いるスライスレベルの決定方法において、
第１の基準レベルと前記入力映像信号レベルの差を求める第１の減算ステップと、
前記第１の減算ステップの減算結果に基づいて前記第１の基準レベルの値を増減させる第１の基準レベル調整ステップと、
前記第１の基準レベルと所定の固定レベルとの中間レベルをスライスレベルとして出力するスライスレベル生成ステップと
を備えたことを特徴とするスライスレベルの決定方法。
【請求項１３】
入力映像信号から同期信号を分離するために用いるスライスレベルの決定方法において、
第１の基準レベルと前記入力映像信号レベルの差を求める第１の減算ステップと、
前記第１の減算ステップの減算結果に基づいて前記第１の基準レベルの値を増減させる第１の基準レベル調整ステップと、
前記第１の基準レベルと所定の固定レベルとの和または差をスライスレベルとして出力するスライスレベル生成ステップと
を備えたことを特徴とするスライスレベルの決定方法。
【請求項１４】
第１の基準レベル調整ステップが、
第１の減算ステップの減算結果によって、第１の基準レベルよりも入力映像信号レベルの方が大きいことが判明したときには前記第１の基準レベルを増加させ、
前記第１の減算ステップの減算結果によって、前記第１の基準レベルよりも前記入力映像信号レベルの方が小さいことが判明したときには前記第１の基準レベルを減少させる
ことを特徴とする請求項１１から１３までのいずれかに記載のスライスレベルの決定方法。
【請求項１５】
第２の基準レベル調整ステップが、
第１の減算ステップの減算結果によって、第２の基準レベルよりも入力映像信号レベルの方が大きいことが判明したときには前記第２の基準レベルを増加させ、
前記第２の減算ステップの減算結果によって、前記第２の基準レベルよりも前記入力映像信号レベルの方が小さいことが判明したときには前記第２の基準レベルを減少させる
ことを特徴とする請求項１１に記載のスライスレベルの決定方法。
【請求項１６】
第１の基準レベル調整ステップまたは第２の基準レベル調整ステップのいずれか一方または両方が、
第１の基準レベルの変動を抑制するための制御ステップまたはフィルタ演算ステップのいずれかを備えている
ことを特徴とする請求項１１から１５までのいずれかに記載のスライスレベルの決定方法。
【請求項１７】
スライスレベル生成ステップが、
スライスレベルの変動を抑制するための制御ステップまたはフィルタ演算ステップのいずれかを備えている
ことを特徴とする請求項１１から１６までのいずれかに記載のスライスレベルの決定方法。
【請求項１８】
第１の基準レベルおよび第２の基準レベルのいずれか一方または両方の可変範囲が入力映像信号のダイナミックレンジよりも小さい範囲内に制限されていることを特徴とする請求項１１から１７までのいずれかに記載のスライスレベルの決定方法。
【請求項１９】
第１の基準レベルまたは第２の基準レベルのいずれか一方または両方のレベル変化を外部信号により停止できることを特徴とする請求項１１から１８までのいずれかに記載のスライスレベルの決定方法。
【請求項２０】
第１の基準レベルおよび第２の基準レベルのいずれか一方または両方を外部信号により所定の値に設定可能であることを特徴とする請求項１１から１９までのいずれかに記載のスライスレベルの決定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力映像信号から複合同期信号を分離するために用いるスライスレベルの決定方法、および当該方法を用いた同期分離装置に関するものであり、特に入力映像信号の振幅や波形が時間的に変化したり、入力映像信号に多くの雑音が含まれているような場合であっても、正しく映像信号に重畳されている同期信号を分離することができるようにスライスレベルを調整するスライスレベルの決定方法および同期分離装置に関するものである。
【背景技術】
【０００２】
複合映像信号等の入力映像信号から同期信号を分離する同期分離回路では、同期分離のためのスライスレベルを決め、スライスレベルと入力映像信号レベルの比較によって同期信号を映像信号から分離するのが一般的である。たとえば同期信号の先端部分のレベル（以下、シンクチップレベルという）が最も小さなレベルとなる正極性の映像信号においては、入力映像信号がスライスレベルよりも小さくなる期間を同期信号であると見なして同期分離が行われる。
【０００３】
特許文献１にはスライスレベルと入力映像信号レベルとの比較によって同期信号を分離する同期分離回路の例が示してある。この例では外部からの指令によってスライスレベルを実質的に可変とすることができるように構成されている。スライスレベルはシンクチップレベル近傍の比較的低いレベルと、ペデスタルレベル近傍の比較的高いレベルの二つのレベルが選択できる。しかし、シンクチップレベル近傍の比較的低いレベルをスライスレベルとして選択したときには、シンクチップレベルが何らかの原因で上がると、同期信号が検出できなくなる。またペデスタルレベル近傍の比較的高いレベルをスライスレベルとして選択したときには、映像信号振幅が小さくなるなどの原因でペデスタルレベルが下がったときには、やはり同期信号が検出できなくなる。
【０００４】
特許文献２にはスライスレベルが入力映像信号の状態に応じて変化する同期分離回路の例が示してある。ここではシンクチップレベルとペデスタルレベルを検出し、二つのレベルの中間値をスライスレベルとしている。シンクチップレベルとペデスタルレベルの平均値をスライスレベルとして選択すれば、シンクチップレベルやペデスタルレベルが多少変動したとしてもスライスレベルがシンクチップ以下になったり、ペデスタルレベル以上になったりする可能性が少なくなり、より安定した同期分離ができるようになる。
【０００５】
しかし、シンクチップレベルおよびペデスタルレベルを検出するためには、シンクチップの位置およびペデスタルの位置が既知でなければならない。特許文献２では入力映像信号から分離された同期信号の立ち上がりエッジおよび立ち下がりエッジに基づいて、シンクチップの位置およびペデスタルの位置を検出するとしている。しかし、このような構成では一度誤った同期分離を行うと、同期信号を基準として検出していたシンクチップの位置およびペデスタルの位置を誤る可能性が高くなる。すると、シンクチップレベルおよびペデスタルレベルに基づいて決定していたスライスレベルも誤った値となって、正しい同期分離がさらに困難になるという悪循環に陥る可能性がある。これは特に入力映像信号に多くの雑音が含まれているときなどに起きやすい。
【０００６】
特許文献２では同期分離回路が同期信号を検出できない場合には、同期信号が検出できるようになるまでスライスレベルを非常に小さな値から大きな値に順に変化させる機能を持っている。しかし、入力映像信号に含まれる雑音が多い場合には同期信号が全く検出できないのではなく、誤った同期信号が検出されているので、この機能は働かない可能性が高い。また、仮にこの機能が働いた場合であっても、入力映像信号が最小となるレベルはシンクチップレベルとは限らず、雑音が重畳されている部分である可能性もあるため、必ずしも正しく同期信号が分離ができるとは限らない。
【０００７】
非特許文献１の図１４・４５に示す同期分離回路もスライスレベルが入力映像信号の振幅に応じて変化する同期分離回路の例である。この同期分離回路は現在のスライスレベルが入力映像信号に対して一定値以上大きい場合にはスライスレベルを下げ、そうでないときにスライスレベルを上げるように構成されている。具体的には、スライスレベルが映像信号よりも大きくなる期間（通常はシンクチップの期間）ではトランジスタＴｒ１が導通状態となり、コンデンサＣ１に対する充電が行われてスライスレベルが下がり、それ以外の期間ではトランジスタＴｒ１が非導通状態となり、コンデンサＣ１に蓄えられていた電荷が放電してスライスレベルが上がるようになっている。同期分離に用いられるスライスレベルは、コンデンサＣ１の充電量と放電量が等しくなるレベルに収束する。
【０００８】
非特許文献１の方式は、特許文献２のように分離した同期信号に基づいて同期分離のためのスライスレベルを決める、といったフィードバックループが存在しないため、何らかの原因で同期が外れても、それによって正しい同期分離が一層困難になるという悪循環は発生しない。しかし、スライスレベルがコンデンサの充放電量に依存しており、コンデンサの充放電期間は同期信号の時間幅と水平期間に依存しているため、同期分離が正しくできる映像信号波形は限られてくる。
【０００９】
たとえばアナログ地上波放送の規格であるＮＴＳＣでは同期信号の時間幅は水平周期の約７．５％程度であるが、何らかの原因で同期信号の時間幅が大きくなったとする。この場合には充電期間が短いためスライスレベルが十分下がりきらず、スライスレベルはペデスタルレベルの近傍に収束してしまうことになる。逆に何らかの原因で同期信号の時間幅が短くなった場合には充電期間が長すぎるために、スライスレベルが下がりすぎてシンクチップレベルの近傍に収束してしまう。スライスレベルをシンクチップレベルやペデスタルレベルの近傍に設定すると、前述したようにシンクチップレベルが上がったり、ペデスタルレベルが下がったりした場合に同期分離を失敗する可能性が高くなる。
【００１０】
【特許文献１】特許第３２９６６３７号公報（第３頁、第１図）
【特許文献２】特許第３２８９５３２号公報（第５頁、第１図）
【非特許文献１】テレビジョン学会編、「テレビジョン画像情報工学ハンドブック」、オーム社、１９９０年１１月３０日、ｐ．８９０−８９１
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は上記のような課題を解決するためになされたもので、入力映像信号の振幅が変動したり、入力映像信号波形が変化したり、入力映像信号に雑音が多く含まれていても、同期分離に用いるスライスレベルを適切な値に調整し、正しく同期分離ができるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
この発明は、入力映像信号から同期信号を分離する同期分離装置において、第１の基準レベルと前記入力映像信号レベルの差を求める第１の減算手段と、前記第１の減算手段の減算結果に基づいて前記第１の基準レベルの値を増減させる第１の基準レベル調整手段と、第２の基準レベルと前記入力映像信号レベルの差を求める第２の減算手段と、前記第２の減算手段の減算結果に基づいて前記第２の基準レベルの値を増減させる第２の基準レベル調整手段と、前記第１の基準レベルと前記第２の基準レベルとの中間レベルをスライスレベルとして出力するスライスレベル生成手段と、前記スライスレベル生成手段から出力された前記スライスレベルと前記入力映像レベルを比較し、該比較結果に基づいて前記同期信号を生成する比較手段とを備えたことを特徴とする同期分離装置を提供する。
【発明の効果】
【００１３】
この発明では、入力映像信号レベルから第１の基準レベルを減算した結果に基づいて第１の基準レベルを増減することにより、第１の基準レベルをペデスタルレベルに誘導し、入力映像信号レベルから第２の基準レベルを減算した結果に基づいて第２の基準レベルを増減することにより、第２の基準レベルをシンクチップレベルに誘導し、第１の基準レベルと第２の基準レベルの中間値をスライスレベルとするように構成したので、入力映像信号の振幅が変動したり、同期信号の時間幅が変化したとしてもスライスレベルはペデスタルレベルとシンクチップレベルの中間値に留まり、正しく同期分離を行うことができる。また入力映像信号に多くの雑音が含まれており、これが原因で一時的に同期が外れたとしても第１の基準レベルと第２の基準レベルは大きくは変動しないため、すぐに同期状態に復帰することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１はこの発明の実施の形態１である同期分離装置の構成を示す図である。
第１の減算回路１は、入力映像信号レベルＶＳから後述する第１の基準レベル調整回路２が生成した第１の基準レベルＲａを減算する。第１の基準レベル調整回路２は、第１の減算回路１の減算結果に基づいて第１の基準レベルＲａを増減させる。同様に第２の減算回路３は、入力映像信号レベルＶＳから後述する第２の基準レベル調整回路４が生成した第２の基準レベルを減算する。第２の基準レベル調整回路４は、第２の減算回路３の減算結果に基づいて第２の基準レベルを増減させる。第１の基準レベル調整回路２の出力である第１の基準レベルＲａと、第２の基準レベル調整回路４の出力である第２の基準レベルは、スライスレベル生成回路５に入力される。スライスレベル生成回路５は、第１の基準レベルＲａと第２の基準レベルの中間値をスライスレベルＳＬとして生成する。比較回路６は、スライスレベル生成回路５で生成されたスライスレベルＳＬと入力映像信号レベルＶＳを比較し、その比較結果に基づいて複合同期信号を生成する。
【００１５】
ここで、実施の形態１である同期分離装置の動作について詳細に説明する。
入力映像信号ＶＳが０から１０２３までの値を取る１０ビットのディジタル信号であるとする。また入力映像信号ＶＳが、シンクチップレベルがピーク白レベルよりも小さい（低い）レベルとなる正極性の信号であるとする。第１の減算回路１は１０ビットの入力映像信号から第１の基準レベル調整回路２が生成した第１の基準レベルＲａを減算する。第１の基準レベルＲａは２４ビットの値であり、上位１０ビットが整数部、下位１４ビットが小数部を表している。第１の基準レベルＲａが取り得る値は０以上１０２４未満である。これに対して１０ビットの入力映像信号は０以上１０２３以下の整数値であり、小数部は存在しない。このとき第１の減算回路１の減算結果は、−１０２４より大きく１０２３以下の値を取り得るので、第１の減算回路１の減算結果は上位１１ビットを整数部、下位１４ビットを小数部とする２５ビットの値で表される。減算結果は２の補数で表され、整数部の最上位ビットは符号ビットであるとする。
【００１６】
第１の基準レベル調整回路２は、２４ビットのアップダウンカウンタで構成されており、そのカウント値は０以上２の２４乗（＝１６７７７２１６）未満の値を取り得る。第１の基準レベル調整回路２は第１の減算回路１の減算結果である２５ビットの値のうち、符号を表す最上位ビットのみを参照し、この符号ビットが０であるときには現在のカウント値に１を加算し、符号ビットが１であるときには現在のカウント値からｍ（ｍは１より大きい整数）を減算する。第１の基準レベルＲａは２４ビットアップダウンカウンタのカウント値を２の１４乗(＝１６３８４)で割った値に等しい。実際には２４ビットアップダウンカウンタの上位１０ビットの値を第１の基準レベルＲａの整数部、下位１４ビットの値を第１の基準レベルＲａの小数部と見なすことができるので、実施の形態１ではアップダウンカウンタのカウント値を第１の基準レベルＲａに変換するための除算器などは必要ない。
【００１７】
第２の減算回路３は１０ビットの入力映像信号から第２の基準レベル調整回路４で生成した第２の基準レベルＲｂを減算する。減算結果は第１の減算回路１と同様に２５ビットの２の補数で表される。第２の基準レベル調整回路４は２４ビットカウンタで構成されており、第２の減算回路３の減算結果の符号ビットが０であるときには現在のカウント値に１を加算し、符号ビットが１であるときには現在のカウント値からＭ（Ｍはｍより大きい整数）を減算する。第２の基準レベルＲｂも、第２の基準レベル調整回路４を構成する２４ビットアップダウンカウンタのカウント値の上位１０ビットを整数部、下位１４ビットを小数部とする値に対応している。
【００１８】
スライスレベル生成回路５は、第１の基準レベル調整回路２が生成した第１の基準レベルＲａと第２の基準レベル調整回路４が生成した第２の基準レベルＲｂを加算する。２４ビットの値同士を加算するため、加算結果は２５ビットの値となる。スライスレベル生成回路５は２５ビットの加算結果の上位１０ビットをスライスレベルＳＬとして比較回路６に出力する。スライスレベルＳＬは入力映像信号と同じく０から１０２３までの整数値を取り得る。
【００１９】
比較回路６は、スライスレベル生成回路５で生成されたスライスレベルＳＬと入力映像信号レベルＶＳを比較し、入力映像信号レベルＶＳがスライスレベルＳＬよりも小さいときには１を出力し、そうでないときには０を出力する。比較回路６の出力信号は１ビットの信号であり、後述するように正極性の複合同期信号を表している。
【００２０】
以下では実施の形態１である同期分離装置により、入力映像信号から同期信号を正しく分離できることを説明する。
【００２１】
ここでは入力映像信号ＶＳが全白信号である場合について考える。図２は１水平期間にわたる全白信号の映像信号波形を示したものである。ここではシンクチップレベル（図２に符号Ｓで示すレベル）は１０ビット値で０、ペデスタルレベル（図２に符号Ｐで示す）は１０ビット値で２９２、白レベル（図２に符号Ｗで示すレベル）は１０ビット値で１０２３となっている。また同期信号の立ち下がりから立ち上がりまで（図２に符号Ｔａで示す期間）は１２７クロック、同期信号の立ち上がりから有効映像期間の開始まで（図２に符号Ｔｂで示す期間）は１２７クロック、有効映像期間の開始から終了まで（図２に符号Ｔｃで示す期間）は１４２２クロック、有効映像期間の終了から次の同期信号の立ち下がりまで（図２に符号Ｔｄで示す期間）は４０クロックであるとする。図２の映像タイミングは、ＮＴＳＣ方式の映像信号を、周波数が２７ＭＨｚであるクロックでサンプリングした場合に相当する。
【００２２】
以下では、第１の基準レベル調整回路２を構成する２４ビットアップダウンカウンタのカウント値をＸ、第２の基準レベル調整回路４を構成する２４ビットアップダウンカウンタのカウント値をＹと書く。同期信号の立ち下がりにおけるＸ、Ｙの値をそれぞれＸ（０）、Ｙ（０）と書き、同期信号の立ち下がりからｎクロック経過したときのＸ、Ｙの値をそれぞれＸ（ｎ）、Ｙ（ｎ）と書くことにする。
【００２３】
最初に、同期信号の立ち下がりにおいて第１の基準レベルＲａがペデスタルレベルＰよりも大きく、白レベルＷよりも小さいレベルであった場合について考える。ここでは簡単のため、１７１６クロック後に次の同期信号の立ち下がりが現われるまで、第１の基準レベルＲａが常にペデスタルレベルＰよりも大きく、白レベルＷよりも小さいレベルに留まるものと仮定する。
【００２４】
このとき同期信号の立ち下がりから有効映像期間の開始までの２５４クロックの間（図２の期間Ｔａ及びＴｂ）は、入力映像信号レベルＶＳはペデスタルレベルＰと等しく第１の基準レベルＲａよりも小さいから、第１の減算器１の減算結果は負となり、減算結果の符号ビットは１となる。したがって、有効映像期間の開始時点におけるカウント値Ｘ（２５４）は同期信号の立ち下がりの時点におけるカウント値Ｘ（０）よりも２５４×ｍだけ減少する。次に有効映像期間の開始から終了までの１４２２クロックの間（図２の期間Ｔｃ）は、入力映像信号レベルＶＳは白レベルＷと等しく第１の基準レベルＲａよりも大きいから、第１の減算器１の減算結果は非負となり、減算結果の符号ビットは０となる。したがって有効映像期間の終了時点のカウント値Ｘ（１６７６）は有効映像期間の開始時点におけるカウント値Ｘ（２５４）よりも１４２２だけ増加する。さらに有効映像期間の終了から次の同期信号の立ち下りまでの４０クロックの間は入力映像信号レベルＶＳはペデスタルレベルＰと等しく第１の基準レベルＲａよりも小さいから、第１の減算器１の減算結果は負となり、符号ビットは１となる。したがって次の同期信号の立ち下がり時点におけるカウント値Ｘ（１７１６）は、有効映像期間の終了時点におけるカウント値Ｘ（１６７６）よりも４０×ｍだけ減少する。
【００２５】
以上のようにして、Ｘ（１７１６）＝Ｘ（０）＋１４２２−２９４×ｍが成り立つことがわかる。このときｍ≧５とすればＸ（０）＞Ｘ（１７１６）となり、１水平期間が経過するごとに第１の基準レベル調整回路２が生成する第１の基準レベルＲａが減少していき、第１の基準レベルＲａがペデスタルレベルＰに次第に近づいていくことになる。
【００２６】
次に、同期信号の立ち下がりにおいて第１の基準レベルＲａがシンクチップレベルＳよりも大きく、ペデスタルレベルＰよりも小さいレベルであった場合について考える。ここでは、１７１６クロック後に次の同期信号の立ち下がりが現われるまで、第１の基準レベルＲａが常にシンクチップレベルＳよりも大きく、ペデスタルレベルＰよりも小さいレベルに留まるものと仮定する。
【００２７】
このとき、同期信号の立ち下がりから同期信号の立ち上がりまでの１２７クロックの間は入力映像信号レベルＶＳが第１の基準レベルＲａよりも小さく、同期信号の立ち上がりから次の同期信号の立ち下がりまでの１５８９クロックの間は入力映像信号レベルＶＳが第１の基準レベルＲａよりも大きいから、Ｘ（１７１６）＝Ｘ（０）＋１５８９−１２７×ｍが成り立つことがわかる。このときｍ＜１３とすればＸ（０）＜Ｘ（１７１６）となり、１水平期間が経過するごとに第１の基準レベル調整回路２が生成する第１の基準レベルＲａが増加していき、第１の基準レベルＲａがペデスタルレベルＰに次第に近づいていくことになる。
【００２８】
以上から、５≦ｍ＜１３とすると、第１の基準レベルＲａはペデスタルレベルＰ近傍に収束することがわかる。
【００２９】
一方、第２の基準レベル調整回路４の減算値ＭをＭ≧１３とすると、第２の基準レベルＲｂがシンクチップレベルＳ以上であるときには、Ｙ（０）＞Ｙ（１７１６）となり、時間が経過するにつれて第２の基準レベルＲｂはシンクチップレベルＳ近傍に収束することがわかる。
【００３０】
図２にはｍ≧５かつ第１の基準レベルＲａがペデスタルレベルＰよりも大きいときのＸ（ｎ）の変化、およびＭ≧１３かつ第２の基準レベルＲｂがペデスタルレベルＰよりも小さい時のＹ（ｎ）の変化を折れ線で模式的に示した。Ｘ（ｎ）の増減はＸ（０）、Ｘ（２５４）、Ｘ（１６７６）、Ｘ（１７１６）を結ぶ破線で示され、Ｙ（ｎ）の増減はＹ（０）、Ｙ（１２７）、Ｙ（１７１６）を結ぶ破線で示されている。なお、折れ線が示しているのは実際にはＸ（ｎ）およびＹ（ｎ）の１６３８４分の１の値である。また、図ではＸ（ｎ）およびＹ（ｎ）の増減をわかりやすくするため、折れ線の傾きを実際の傾きよりもかなり大きくしている。これは、たとえばｍ＝１０とすると、Ｘ（２５４）＝Ｘ（０）−２５４０、Ｘ（１６７６）＝Ｘ（０）＋１０９８、Ｘ（１７１６）＝Ｘ（０）−１５１８となるから、同期信号の立ち下がりから次の同期信号の立ち下がりまでの第１の基準レベルＲａの変化量は実際には高々±１しかなく、これをそのまま図示すると図上ではＸ（ｎ）の変化がほとんどわからないためである。Ｙ（ｎ）についても同様の理由で、折れ線の傾きを実際の傾きよりもかなり大きくしている。
【００３１】
このようにｍおよびＭの値を適当に設定することにより、第１の基準レベルＲａをペデスタルレベルＰ近傍に収束させ、第２の基準レベルＲｂをシンクチップレベルＳ近傍に収束させることができる。このとき十分時間が経過した後ではスライスレベル生成回路５が生成するスライスレベルＳＬは第１の基準レベルＲａと第２の基準レベルＲｂの平均レベル、すなわちシンクチップレベルＳとペデスタルレベルＰの平均レベルにほぼ等しくなる。
【００３２】
比較回路６は入力映像信号レベルＶＳがスライスレベルＳＬよりも小さいときには１、そうでないときには０を出力するので、第１の基準レベルＲａと第２の基準レベルＲｂが収束した後では図２の期間Ｔａで１が出力され、期間Ｔｂ、Ｔｃ、Ｔｄでは０が出力されることになる。比較回路６の出力は正極性の同期信号に対応し、入力映像信号から正しく同期信号が分離されていることがわかる。
【００３３】
ここで実施の形態１である同期分離装置が、入力映像信号の振幅が変動したり、同期信号の時間幅が変化したり、入力映像信号に雑音が多く含まれる場合であっても安定に動作することを説明する。
【００３４】
今、１水平期間の間に第１の基準レベルＲａの整数部（Ｘの上位１０ビット）に変化がなく、一定値Ｌ０であったとする。さらに１水平期間をＴクロックとし、１水平期間内で入力映像信号レベルＶＳがＬ０よりも小さくなる期間と、１水平期間との比をＲと書く。ＲはＬ０の関数である。また、このときＸ（Ｔ）＝Ｘ（０）＋Ｔ×（１−Ｒ）−Ｔ×Ｒ×ｍが成り立つ。ｒ＝（１−Ｒ）÷Ｒとすると、ＲはＬ０の関数であるから、ｒもＬ０の関数となる。このことを強調するために以下ではｒを特にｒ(Ｌ０)と書く。ここでｍ＞ｒ（Ｌ０）であればＸ（Ｔ）＜Ｘ（０）となり、第１の基準レベルＲａは次第に減少する。一方、ｍ＜ｒ（Ｌ０）であればＸ（Ｔ）＞Ｘ（０）となり、第１の基準レベルＲａは次第に増加する。したがってＬ１＜Ｌ２なるＬ１、Ｌ２に対してｒ（Ｌ２）＜ｍ＜ｒ（Ｌ１）が成り立つとき、第１の基準レベルＲａはＬ１とＬ２の中間値に収束することになる。同様にして第２の基準レベルＲｂはｒ（Ｌ４）＜Ｍ＜ｒ（Ｌ３）が満たされるようなＬ３とＬ４の中間値に収束することがわかる。
【００３５】
δを微小な値とすると、図２の波形ではｒ（Ｐ＋δ）＝１４２２÷２９４＝４．８４となり、ｒ（Ｐ−δ）＝１５８９÷１２７＝１２．５１となる（小数点以下第３位を四捨五入）。したがって５≦ｍ＜１３とすると第１の基準レベルＲａはＰ−δよりも大きく、Ｐ＋δよりも小さい値、すなわちペデスタルレベルＰ近傍の値に収束する。これは前述した通りである。図２ではＰ＝２９２であるとしたが、Ｐの値がどのように変化しても時間幅（Ｔａ＋Ｔｂ＋Ｔｄ）と時間幅Ｔｃの比が変化しない限りｒ（Ｐ＋δ）＜ｍ＜ｒ（Ｐ−δ）は成立する。入力映像信号が全白信号ではなく、全黒信号である場合にはｒ（Ｐ＋δ）＝０となるが、この場合もｒ（Ｐ＋δ）＜ｍ＜ｒ（Ｐ−δ）は成立するので、全黒信号であっても第１の基準レベルＲａはペデスタルレベルＰ近傍の値に収束する。すなわち第１の基準レベルＲａは有効映像期間における映像信号波形にほとんど依存しない。したがって、５≦ｍ＜１３である限りにおいては、Ｐがどのような値であっても、また有効映像期間の映像信号波形がどのような波形であっても、第１の基準レベルＲａはペデスタルレベルＰ近傍に収束する。
【００３６】
同様にしてＭ≧１３とすると、ｒ（Ｓ＋δ）＝１２．５１であり、ｒ（Ｓ−δ）は無限大であるから、第２の基準レベルＲｂはＳ−δよりも大きく、Ｓ＋δよりも小さい値、すなわちシンクチップレベルＳ近傍の値に収束する。このときＳの値がどのように変化しても時間幅Ｔａと時間幅（Ｔｂ＋Ｔｃ＋Ｔｄ）の比が変化しない限りｒ（Ｓ＋δ）＜Ｍ＜ｒ（Ｓ−δ）が成立するので、第２の基準レベルＲｂはシンクチップレベルＳ近傍に収束する。
【００３７】
以上のようにペデスタルレベルＰやシンクチップレベルＳの値によらず、第１の基準レベルＲａおよび第２の基準レベルＲｂがペデスタルレベルＰおよびシンクチップレベルＳ近傍に収束するということは、入力映像信号の振幅によらず、正しい同期分離ができることを意味している。ペデスタルレベルＰやシンクチップレベルＳが突発的に変動した場合でも、スライスレベルＳＬが両者の平均値に誘導されているため、比較回路６において同期分離が失敗する可能性をある程度低く抑えることができる。
【００３８】
また、ｒ（Ｐ＋δ）＜ｍ＜ｒ（Ｐ−δ）を満たすｍの値、およびｒ（Ｓ＋δ）＜Ｍ＜ｒ（Ｓ−δ）を満たすＭの値にはある程度の裕度があるため、ｒ（Ｐ＋δ）、ｒ（Ｐ−δ）、ｒ（Ｓ＋δ）、ｒ（Ｓ−δ）の値が入力映像信号に含まれる雑音によってある程度変動したとしても、スライスレベルＳＬがペデスタルレベルＰとシンクチップレベルＳの中間値に誘導される可能性は高いと言える。
【００３９】
さらに入力映像信号の同期信号部分の波形が図３（ａ）のように歪んでいたとしても、Ｍ＜ｍなのでスライスレベルＳＬはペデスタルレベルＰを超えることはなく、またＭの値を１３よりもある程度大きく設定することによって、スライスレベルＳＬをペデスタルレベルＰとシンクチップレベルＳの平均値に近い値に誘導することは可能である。
【００４０】
また、図３（ｂ）のように同期信号の時間幅Ｔａが図２の約１．５倍に相当する１９０クロックになったときには、ｒ（Ｐ＋δ）＝４．８４、ｒ（Ｐ−δ）＝ｒ（Ｓ＋δ）＝８．０３（小数点以下第３位を四捨五入）となり、図３（ｃ）のように同期信号の時間幅Ｔａが図２の約半分に相当する６４クロックとなったときは、ｒ（Ｐ＋δ）＝４．８４、ｒ（Ｐ−δ）＝ｒ（Ｓ＋δ）＝２５．８１（小数点以下第３位を四捨五入）となる。したがってｍ＝６、Ｍ＝３２などとすれば図２、図３（ｂ）、図３（ｃ）のいずれの場合にもｒ（Ｐ＋δ）＜ｍ＜ｒ（Ｐ−δ）、ｒ（Ｓ＋δ）＜Ｍ＜ｒ（Ｓ−δ）が成立し、第１の基準値がペデスタルレベルＰに誘導され、第２の基準値がシンクチップレベルＳに誘導されることがわかる。このように実施の形態１である同期分離装置は同期信号の時間幅が多少変動してもスライスレベルＳＬは変動せず、安定した同期分離ができることがわかる。
【００４１】
なお、実施の形態１では、第１の減算回路１において、１０ビット値である入力映像信号レベルＶＳから２４ビット値である第１の基準レベルＲａ（整数部１０ビット、小数部１４ビット）を減算するとしたが、これに限らず、１０ビット値である入力映像信号レベルＶＳから第１の基準レベルＲａの上位１０ビット（整数部のみ）を減算するとしても良い。第２の減算回路３についても同様のことが言える。
【００４２】
さらに、実施の形態１では、第１の減算回路１が出力する符号ビットのみを参照して、第１の基準レベルＲａを増減させるとしたが、参照するビットは必ずしも符号ビットのみである必要はない。第１の減算回路１が出力する２５ビットの減算結果が正であれば第１の基準レベルＲａを増加させ、減算結果が負であれば第１の基準レベルＲａを減少させるならば、２５ビットの減算結果の一部または全部を用いてもよい。たとえば、２５ビットの減算結果が正のときには減算結果に所定の係数Ｋ１を乗じた値を第１のカウント値Ｘに加算し、２５ビットの減算結果が負のときには減算結果にＫ１よりも大きい係数Ｋ２を乗じた値をカウント値Ｘに加算する（減算結果が負であるからカウント値は減少する）などとしても良い。映像信号波形に応じてＫ１、Ｋ２の係数を適当に決めれば第１の基準レベル調整回路２が生成する第１の基準レベルＲａをペデスタルレベルＰ近傍に収束させることは可能である。同様にして第２の減算回路３が出力する２５ビットの減算結果の一部または全部を用いて第２の基準レベルＲｂを増減させてもよい。
【００４３】
また、実施の形態１では、第１の基準レベルＲａおよび第２の基準レベルＲｂは毎クロック増減するとしたが、これに限らず、任意の間隔で基準レベルを増減させてもよい。たとえば１クロックおきに第１の基準レベル調整回路２が第１の減算回路１の減算結果を参照して第１の基準レベルＲａを増減させるとしても、ほぼ同様の効果が得られる。
【００４４】
また、実施の形態１では、入力映像信号レベルＶＳと第１の基準レベルＲａとが等しいときには、第１の基準レベル調整回路２を構成する２４ビットアップダウンカウンタのカウント値Ｘを１増加させるとしたが、これに限らず、入力映像信号レベルＶＳと第１の基準レベルＲａが等しいときには、カウント値Ｘを現在の値のまま保持するとしてもよい。同様に、入力映像信号レベルＶＳと第２の基準レベルＲｂが等しいときには、第２の基準レベル調整回路４を構成する２４ビットアップダウンカウンタのカウント値Ｙを現在の値のまま保持するとしても良い。
【００４５】
さらに、実施の形態１では、スライスレベル生成回路５が生成するスライスレベルＳＬを第１の基準レベルＲａと第２の基準レベルＲｂの平均値としたが、第１の基準レベルＲａと第２の基準レベルＲｂの中間値であれば、スライスレベルＳＬは任意の値であってよい。たとえばスライスレベル生成回路６が、第１の基準レベルＲａの７５％の値と第２の基準レベルＲｂの２５％の値を加算することによってスライスレベルＳＬを生成するとしても、同様の効果が得られる。
【００４６】
また、実施の形態１では、シンクチップレベルＳがピーク白レベルＷよりも小さい正極性の入力映像信号の場合について述べたが、シンクチップレベルＳがピーク白レベルＷよりも大きい負極性の入力映像信号であっても、同様に同期分離が可能である。このときには、以下のように動作を変更すればよい。すなわち、第１の減算回路１が出力する符号ビットが０のときにはカウント値Ｘから１を減算し、符号ビットが１のときにはカウント値Ｘにｍを加算する。同様に、第２の減算回路３が出力する符号ビットが０のときにはカウント値Ｙから１を減算し、符号ビットが１のときにはカウント値ＹにＭを加算する。このように２つの基準レベル調整回路の動作を変更すれば、第１の基準レベルＲａはペデスタルレベルＰに収束し、第２の基準レベルＲｂはシンクチップレベルＳに収束することになる。
【００４７】
実施の形態２．
図４はこの発明の実施の形態２である同期分離装置の構成を示す図である。実施の形態２である同期分離装置を説明するにあたり、実施の形態１と同じ構成を持つ回路については図１と同じ符号を付し、説明を省略する。
【００４８】
実施の形態２では第２の基準レベルＲｂを映像信号波形に応じて変化しない固定値ＦＬとする場合の例である。スライスレベル生成回路７は第１の基準レベル調整回路２の出力である第１の基準レベルＲａと、固定値ＦＬを用いてスライスレベルＳＬを生成する。スライスレベル生成のための演算は、外部から入力される１ビットのスライスレベル選択信号ＳＳに基づいて、以下の２通りに可変であるとする。
【００４９】
まずスライスレベル選択信号ＳＳが０のときには、第１の基準レベルＲａと固定値ＦＬの平均値をスライスレベルＳＬとして比較回路６に出力する。次にスライスレベルＳＬが１のときには、第１の基準レベルＲａに固定値ＦＬを加算した値をスライスレベルＳＬとして比較回路６に出力する。
【００５０】
同期分離装置を以上のように構成することにより、入力映像信号の振幅が変動したり、入力映像信号に多くの雑音が含まれる場合であっても、ある程度は正しく同期分離ができる。このことを以下に説明する。説明にあたり、入力映像信号波形として実施の形態１の図２で用いたＮＴＳＣの信号波形を用いる。
【００５１】
今、第１の基準レベル調整回路２の減算値ｍを５≦ｍ＜１３を満たすように設定したとする。このとき実施の形態１で説明したように、第１の基準レベルＲａはペデスタルレベルＰに収束する。図２ではＰ＝２９２である。このときスライスレベル選択信号ＳＳを０とし、固定値ＦＬを０とすると、スライスレベルＳＬは（２９２＋０）÷２＝１４６となる。同様にしてスライスレベル選択信号ＳＳを１とし、固定値ＦＬを−７３とすると、スライスレベルＳＬは２９２＋（−７３）＝２１９となる。いずれの場合もスライスレベルＳＬはシンクチップレベルとペデスタルレベルの中間値になっており、図２の映像信号波形から正しく同期信号が分離できることがわかる。
【００５２】
次に映像信号波形が図２とは異なるときについて考える。実施の形態１で述べたようにペデスタルレベルＰが２９２から変動した場合であっても、５≦ｍ＜１３が満たされていれば第１の基準レベルＲａはペデスタルレベルＰに収束する。これは実施の形態１で説明したように入力映像信号に多くの雑音が含まれている場合であっても成り立つ。したがって、スライスレベル選択信号ＳＳが０のときにはＰ÷２＞Ｓが満たされている限りにおいては同期分離は可能である。同様にしてスライスレベル選択信号ＳＳが１のときにはＰ−７３＞Ｓ、すなわち同期信号の振幅（ペデスタルレベルＰとシンクチップレベルＳの差）が７３以上である限りにおいては同期分離は可能である。
【００５３】
実施の形態１ではシンクチップレベルＳが変動しても、第２の基準レベルＲｂがＳに収束するように構成されていたのに対して、実施の形態２ではこの値が固定値となっている。このため実施の形態２ではシンクチップレベルＳやペデスタルレベルＰが大きく変動した場合には、同期分離を失敗する可能性があるが、シンクチップレベルＳおよびペデスタルレベルＰがＰ÷２＞ＳまたはＰ−７３＞Ｓを満たしている限りにおいては実施の形態２も実施の形態１と同等の性能が得られる。
【００５４】
次に、第１の基準レベル調整回路２に使用する減算値ｍを、ｍ≧１３を満たすように設定したとする。このとき実施の形態１で説明したように、第１の基準レベルＲａはシンクチップレベルＳに収束する。このときスライスレベル選択信号ＳＳを０とし、固定値ＦＬを１４６とすると、スライスレベルＳＬは（０＋１４６）÷２＝７３となる。同様にしてスライスレベル選択信号ＳＳを１とし、固定値ＦＬを７３とすると、スライスレベルＳＬはやはり０＋７３＝７３となる。いずれの場合もスライスレベルＳＬは適切な値になっており、図２の映像信号波形から正しく同期信号が分離できることがわかる。
【００５５】
次に映像信号波形が図２とは異なるときについて考える。実施の形態１で説明したようにｍ≧１３とすると、シンクチップレベルＳが大きく変動したり、入力映像信号に多くの雑音が含まれている場合であっても第１の基準レベルＲａはシンクチップレベルＳ近傍に収束する。したがってＳ＋７３＜Ｐ、すなわち同期信号の振幅が７３以上である限りにおいては正しく同期分離ができる。
【００５６】
以上のように、実施の形態２である同期分離装置を用いても、入力映像信号の振幅が変動したり入力映像信号に多くの雑音が含まれる場合であっても、ある程度は正しく同期分離を行うことが可能である。
【００５７】
なお、実施の形態２では、スライスレベル生成回路７はスライスレベル選択信号ＳＳに基づいて、スライスレベルＳＬを第１の基準レベルＲａと固定値ＦＬの中間値とするか、スライスレベルＳＬを第１の基準レベルＲａに対して固定値ＦＬを加算又は減算（即ち固定値ＦＬとして負の値を用いる）した値とするかの２種類を選択可能であるように構成したが、スライスレベル選択信号ＳＳを用いず、どちらか１種類のみをスライスレベルＳＬとして生成するように構成してもよい。
【００５８】
実施の形態３．
図５はこの発明の実施の形態３である同期分離装置の構成を示す図である。実施の形態２である同期分離装置を説明するにあたり、実施の形態１と同じ構成を持つ回路については図１と同じ符号を付し、説明を省略する。
【００５９】
実施の形態３ではスライスレベル生成回路８の内部構成のみが実施の形態１と異なる。スライスレベル生成回路８は第１の基準レベルＲａと第２の基準レベルＲｂの平均値を計算する平均値演算回路９と、平均値演算回路９の出力レベルの変動を抑制するレベル変動抑制回路１０から構成される。レベル変動抑制回路１０の出力はスライスレベルＳＬとして比較回路６に出力される。第１の基準レベルＲａと第２の基準レベルＲｂは２４ビットの値であるから、平均値演算回路９の出力レベルも２４ビットの値である。
【００６０】
図６はレベル変動抑制回路１０の内部構成を詳細に示したものである。減算器１１は平均値演算回路９の出力レベルから後述する積分器１４の出力レベルを減算する。不感帯処理回路１２は図７に示すように、減算器１１の出力レベルの絶対値が所定のしきい値ε（ε≧０）未満であるときには０を出力し、減算器１１の出力レベルが−ε以下であるときには減算器１１の出力レベルにεを加算した値を出力し、減算器１１の出力レベルがε以上であるときには減算器１１の出力レベルからεを減算した値を出力する。乗算器１３は不感帯処理回路１２の出力レベルに比例ゲインＧを乗じる回路である。積分器１４は乗算器１３の出力値を時間方向に積算する回路である。積分器１４の出力はスライスレベルＳＬとして後段の比較回路６に出力される。
【００６１】
以上のように構成されたレベル変動抑制回路１０はギャップ付きＰＩＤ制御回路として知られている。ただし、ここでは比例動作のみが用いられており、積分動作および微分動作は用いられていない。レベル変動抑制回路１０により、平均値演算回路９の出力レベルとスライスレベルＳＬの差の絶対値がε未満の場合にはスライスレベルＳＬは変化せず、差の絶対値がε以上であるときには、比例ゲインＧに依存する応答速度でスライスレベルＳＬは平均値演算回路９の出力レベルに近づいていくことになる。したがって入力映像信号に雑音が多く含まれており、第１の基準レベルＲａおよび第２の基準レベルＲｂが雑音によって変動しやすくなっていたとしても、実施の形態１に比べてスライスレベルＳＬの変動が抑制され、同期分離の性能を向上させることができる。
【００６２】
なお、実施の形態３ではレベル変動抑制回路１０をギャップ付きＰＩＤ制御の比例動作のみを用いて構成したが、これに限らず、積分動作や微分動作を併用しても良い。また、ギャップ付きＰＩＤ制御に限らず任意の制御回路を用いても良い。入力映像信号に含まれる雑音の多寡に応じて制御回路の応答が動的に変化する適応制御を用いても良い。
【００６３】
実施の形態４．
図８はこの発明の実施の形態４である同期分離装置の構成を示す図である。実施の形態４である同期分離装置を説明するにあたり、実施の形態２と同じ構成を持つ回路については図４と同じ符号を付し、説明を省略する。
【００６４】
実施の形態４ではスライスレベル生成回路１５の内部構成のみが実施の形態２と異なる。スライスレベル生成回路１５は、第１の基準レベルＲａの変動を抑制するレベル変動抑制回路１６と、１ビットのスライスレベル選択信号ＳＳ、レベル変動抑制回路１６の出力レベル、および固定値ＦＬを用いて比較回路６で用いるスライスレベルＳＬを生成する加算回路１７から構成される。
【００６５】
図９はレベル変動抑制回路１６の内部構成を詳細に示したものである。減算器１８は、第１の基準レベルＲａの整数部を表す上位１０ビットの値から、後述するシフタ２０の出力レベルを減算する回路である。シフタ２０の出力値は後述するように０以上１０２３以下の整数値であり、減算器１８の出力値は−１０２４以上１０２３以下の１１ビットの値である。積分器１９は減算器１８の出力レベルを時間方向に積算する。積分器１９の出力レベルは０以上２の２０乗未満の整数値を取る。シフタ２０は積分器１９の出力レベルを１０ビット右シフトする。シフタ２０の出力レベルは０以上１０２３以下の整数値を取る。減算器１８、積分器１９およびシフタ２０はＩＩＲ（無限インパルス応答）型のローパスフィルタを構成している。このディジタルフィルタの伝達関数Ｈ（ｚ）は、ディジタルフィルタの入力を第１の基準レベルＲａの整数部を表す上位１０ビットの値とし、ディジタルフィルタの出力をシフタ２０の出力である１０ビットの値であるとすると、Ｈ（ｚ）＝λ×ｚ＾（−１）／（１−（１−λ）×ｚ＾（−１））と表すことができる。ここでｚ＾（−１）はｚの−１乗を表し、１クロック遅延に相当する。また、λはシフタ２０において積分器１９の出力に乗じた値に相当し、λ＝１／１０２４である。
【００６６】
加算回路１７は１ビットのスライスレベル選択信号ＳＳが０のときにはシフタ２０の出力レベルと固定値ＦＬとの平均値を出力し、スライスレベル選択信号ＳＳが１のときにはシフタ２０の出力レベルと固定値ＦＬとを加算した値を出力する。これは実施の形態２におけるスライスレベル生成回路７の動作と同じである。
【００６７】
スライスレベル生成回路１５を以上のように構成することによって、入力映像信号に雑音が多く含まれており、雑音によって第１の基準レベルＲａが変動した場合であっても、減算器１８、積分器１９およびシフタ２０が構成するローパスフィルタＨ（ｚ）が第１の基準レベルＲａの変動を抑制し、加算回路１７が生成するスライスレベルＳＬを安定化して、同期分離の性能を向上させることができる。これはローパスフィルタＨ（ｚ）が高周波、すなわち短い時間内における第１の基準レベルＲａの変動を阻止することを考えれば自明である。
【００６８】
なお、実施の形態４では第２の基準レベルＲｂを固定値ＦＬとし、第１の基準レベルＲａにローパスフィルタを適用したが、これに限らず、第２の基準レベルを実施の形態１のように可変値とし、第２の基準レベルにローパスフィルタを適用しても良い。
【００６９】
また、実施の形態４ではレベル変動抑制回路１６をローパスフィルタで構成したが、レベル変動抑制回路１６を実施の形態３のような制御回路で構成しても同様の効果が得られる。
【００７０】
また、実施の形態４では加算回路１７の前段にローパスフィルタを配置したが、加算回路１７の後段に配置しても良い。これは、実施の形態３におけるレベル変動抑制回路１０を伝達関数が実施の形態４と同じＨ（ｚ）で表されるローパスフィルタで置き換えることに等しい。
【００７１】
さらに、実施の形態４ではレベル変動抑制回路１６を構成するローパスフィルタの伝達関数を具体的に示したが、ローパスフィルタの伝達関数はこれに限らず任意のものであって良い。実施の形態４のローパスフィルタは線形フィルタであるが、非線形のフィルタを用いても良いし、入力映像信号に含まれる雑音の多寡によってフィルタの応答が動的に変化する適応的なフィルタを用いても良い。
【００７２】
実施の形態５．
図１０はこの発明の実施の形態５である同期分離装置の構成を示す図である。実施の形態２である同期分離装置を説明するにあたり、実施の形態３と同じ構成を持つ回路については図５と同じ符号を付し、説明を省略する。
【００７３】
実施の形態５では第１の基準レベル調整回路２１の内部構成のみが実施の形態３と異なる。第１の基準レベル調整回路２１は、第１の減算回路１の出力レベルに連動する第１の基準レベルＲａの変動を抑制するように働くレベル変動抑制回路２２と、第１のアップダウンカウンタ２３から構成される。レベル変動抑制回路２２は後述するように第１の減算回路１の出力レベルに基づいて２ビットのカウンタ制御信号を生成する。第１のアップダウンカウンタ２３はカウンタ制御信号の値に基づいてカウント値を増減させる。第１のアップダウンカウンタ２３の増減は、これも後述するように、外部から与えられるリセット信号、リミット値Ｋ、およびカウント停止信号によっても制御される。
【００７４】
図１１はレベル変動抑制回路２２の内部構成を詳細に示したものである。自走カウンタ２４は２０ビットカウンタであり、１クロックごとに１だけカウントアップする。カウント値が２の２０乗よりも１だけ小さい値となった場合には、次のクロックのカウント値は０となる。第２のアップダウンカウンタ２５は２４ビットカウンタであり、−２の２３乗以上２の２３乗未満の値を取り得る。第２のアップダウンカウンタ２５は、第１の減算回路１の出力レベルの符号ビットのみを参照して、符号ビットが０ならば現在のカウント値に１を加算し、符号ビットが１ならば現在のカウント値からｍを減算する。ただし現在のカウント値が２の２３乗以上になる場合には加算を行わず、−２の２３乗以下になるときには減算は行わない。さらに第２のアップダウンカウンタ２５は自走カウンタ２４のカウント値が０になるたびにカウント値を０にリセットする。しきい値処理回路２６は自走カウンタ２４の(リセット前の）カウント値が０となったときの第２のアップダウンカウンタ２５のカウント値が−２０４８未満であるときには０、２０４８以上であるときには１をカウンタ制御信号として出力する。第２のアップダウンカウンタ２５のカウント値が−２０４８以上２０４８未満であるか、自走カウンタ２４のカウント値が０以外であるときには、しきい値処理回路２６はカウンタ制御信号として２を出力する。カウンタ制御信号は２ビットの信号である。
【００７５】
第１のアップダウンカウンタ２３は０以上１０２３以下の値を取る１０ビットカウンタであり、カウンタ制御信号が０のときには現在のカウント値に１を加算し、カウンタ制御信号が１のときには現在のカウント値から１を減算する。ただし、現在のカウント値が外部から与えられるリミット値Ｋ以上であるときには加算を行わず、現在のカウント値が０である場合には減算は行わない。第１のアップダウンカウンタ２３はカウンタ制御信号が０および１以外のときには現在のカウント値を保持する。さらに、第１のアップダウンカウンタ２３は外部から与えられる１ビットのリセット信号が１となったときには、カウント値を２９２にリセットし、１ビットのカウント停止信号が１となったときには、レベル変動抑制回路２２から出力されるカウンタ制御信号の値によらず、現在のカウント値を保持する。実施の形態３では第１の基準レベルＲａは２４ビット値であり、スライスレベル生成回路８の入力も２４ビットの値であった。このため実施の形態５では、第１の基準レベル生成回路２１の出力レベルを２４ビットの値であるとし、上位１０ビットに第１のアップダウンカウンタ２３のカウント値を代入し、下位１４ビットをすべて０で埋める。
【００７６】
同期分離装置を以上のように構成することによって、入力映像信号に雑音が多く含まれている場合であっても、レベル変動抑制回路２２が第１の基準レベルＲａの変動を抑制することによりスライスレベル生成回路８が生成するスライスレベルＳＬが安定化させ、同期分離の性能をさらに向上させることができる。このことを実施の形態１の図２の映像信号波形を用いて説明する。
【００７７】
以下では図２の同期信号の立ち下がりにおける第２のアップダウンカウンタ２５のカウント値をＺ（０）と書き、同期信号の立ち下がりからｎクロック経過した後のカウント値をＺ（ｎ）と書く。いま、第１の基準レベルＲａがペデスタルレベルＰよりも若干大きい値であったとする。同期信号の立ち下がりから有効映像期間の開始点までは入力映像信号レベルＶＳの方が第１の基準レベルＲａよりも小さいから、有効映像期間の開始点における第２のアップダウンカウンタ２５のカウント値Ｚ（２５４）はＺ（２５４）＝Ｚ（０）−２５４×ｍとなる。同様に有効映像期間の終了点における第２のアップダウンカウンタ２５のカウント値はＺ（１６７６）＝Ｚ（０）＋１４２２−２５４×ｍとなり、次の同期信号の立ち下がりにおける第２のアップダウンカウンタ２５のカウント値はＺ（１７１６）＝Ｚ（０）−２９４×ｍ＋１４２２となる。
【００７８】
ｎ＝０において２０ビットカウンタである自走カウンタ２４のカウント値が０であり、第２のアップダウンカウンタ２５のカウント値がＺ（０）＝０であったとすると、次に自走カウンタが０となるのは２の２０乗クロック後、すなわちｎ＝１０４８５７６のときであるから、第２のアップダウンカウンタ２５のカウント値は１０４８５７６＝６１１×１７１６＋１００より、Ｚ（１０４８５７６）＝６１１×（１４２２−２５４×ｍ）−１００×ｍとなる。ここでｍ＝８とすると、Ｚ（１０４８５７６）＝−３７３５１０となり、しきい値処理回路２６の出力であるカウンタ制御信号は０となって、第１のアップダウンカウンタ２３のカウント値、すなわち第１の基準レベルＲａはペデスタルレベルＰの方向に減少する。
【００７９】
同様にして、第１の基準レベルＲａがペデスタルレベルＰよりも若干小さい値であった場合について考えると、Ｚ（１７１６）＝Ｚ（０）＋１５８９−１２７×ｍであるから、Ｚ（１０４８５７６）＝６１１×（１５８９−１２７×ｍ）−１００×ｍとなる。ｍ＝８のときには３４９３０３となり、カウンタ制御信号は１となるから、第１の基準レベルＲａはペデスタルレベルＰの方向に増加していく。以上のようにして、ｍ＝８とすると第１の基準レベルＲａはペデスタルレベルＰ近傍に収束することがわかる。
【００８０】
前述したように、第１の基準レベルＲａの増減は２０ビットカウンタである自走カウンタ２４のカウント値が０となったときのみ発生する。したがって、入力映像信号波形に雑音が含まれていたとしても、２０ビットカウンタのカウント値が一巡する間に雑音成分は互いに相殺し、第２のアップダウンカウンタ２５のカウント値は雑音がなかった場合と比べてそれほど大きくは変化しない。したがってしきい値処理回路２６の出力は雑音による影響をある程度小さくすることができ、第１の基準レベルＲａをペデスタルレベルＰ近傍に収束させることができる。
【００８１】
さらに、実施の形態５では、第１の基準レベル調整回路２１に対して外部からリセット信号を適切なタイミングで与えることにより、第１の基準レベルＲａを素早く適当な値に誘導することができるようにも構成されている。このことを以下に説明する。
【００８２】
いま、入力映像信号が無信号状態になっており、入力映像信号レベルＶＳが時間によらず０になっていたとする。このとき第１の基準レベルＲａは絶対に入力映像信号レベルＶＳよりも小さくはならないので、第１の基準レベル調整回路２１は第１の基準レベルＲａが０になるように誘導する。その後、入力映像信号を切り替えたときに入力映像信号が図２のような波形になっていたとすると、第１の基準レベルＲａは０から２９２に向かってゆっくりと上昇していく。ここで入力映像信号を切り替えると同時にリセット信号を１にしたとすると、第１の基準レベルＲａはただちに２９２となり、素早くスライスレベルＳＬを適切な値に誘導することができる。リセット信号によるスライスレベルＳＬの収束時間の短縮は入力映像信号のペデスタルレベルＰが２９２よりも小さい場合にも、ある程度有効である。これは、減算値ｍは１よりも大きな値に設定されているため、第１の基準レベルＲａが０から増加してペデスタルレベルＰに収束する時間よりも、第１の基準レベルＲａが２９２から減少することによってペデスタルレベルＰに収束する時間の方が短いからである。
【００８３】
さらに、リミット値Ｋを用いて第１のアップダウンカウンタ２３のカウント値の上限を２９２以下に制限することによっても、第１の基準レベルＲａの収束を速めることができる。たとえばテレビの受信チャンネルに放送がないいわゆる砂嵐の状態(信号成分が存在せずきわめて振幅の大きい雑音成分のみが存在する状態)には第１の基準レベルＲａが非常に大きな値になる可能性がある。このような場合には第１のアップダウンカウンタ２３のリミット値Ｋを設けることによって、第１の基準レベルＲａが不必要に大きな値になることを防ぎ、図２のような入力映像信号波形に切り替わった場合に、第１の基準レベルＲａの収束を高速化することができる。
【００８４】
また、カウント停止信号は、映像信号波形が通常と異なる垂直帰線期間に１となる信号である。カウント停止信号を垂直帰線期間において１とすると、垂直帰線期間において入力映像信号波形が図１２のようになったとしても、同期信号振幅(図１２の期間Ｔａ)の大きな変化による第１の基準レベルＲａの変動を防ぐことができ、スライスレベルＳＬを安定化することができる。
【００８５】
なお、実施の形態５では第１の基準レベル調整回路２のみにレベル変動抑制回路２２を用いたが、第２の基準レベル調整回路４に対してレベル変動抑制回路２２と同じ構成を持つ回路を適用して第２の基準レベルを安定化させるとしてもよい。同様に、第２の基準レベル調整回路４に対してリセット信号およびリミット値Ｋを適用して第２の基準レベルの収束を高速化してもよいし、第２の基準レベル調整回路４に対してカウント停止信号を適用することによって第２の基準レベルの垂直帰線期間における変動を防ぐとしても良い。
【００８６】
以上の実施の形態１乃至５において第１の減算回路１、第１の基準レベル調整回路２、２１、第２の減算回路３、第２の基準レベル調整回路４、スライスレベル生成回路５、７、８、１５はソフトウエアにより、即ちプログラムされたコンピュータにより実現するがことができる。
【図面の簡単な説明】
【００８７】
【図１】この発明の実施の形態１である同期分離装置の全体構成を示すブロック図である。
【図２】この発明の実施の形態１である同期分離装置の動作を説明するための標準的な映像信号波形の例である。
【図３】この発明の実施の形態１である同期分離装置の動作を説明するための非標準的な映像信号波形の例である。
【図４】この発明の実施の形態２である同期分離装置の全体構成を示すブロック図である。
【図５】この発明の実施の形態３である同期分離装置の全体構成を示すブロック図である。
【図６】この発明の実施の形態３であるレベル変動抑制回路１０の内部構成を示すブロック図である。
【図７】この発明の実施の形態３である不感帯処理回路１２の入出力応答を示すブロック図である。
【図８】この発明の実施の形態４である同期分離装置の全体構成を示すブロック図である。
【図９】この発明の実施の形態４であるレベル変動抑制回路１６の内部構成を示すブロック図である。
【図１０】この発明の実施の形態５である同期分離装置の全体構成を示すブロック図である。
【図１１】この発明の実施の形態５であるレベル変動抑制回路２２の内部構成を示すブロック図である。
【図１２】垂直帰線期間における映像信号波形を示す図である。
【符号の説明】
【００８８】
１  第１の減算回路、  ２  第１の基準レベル調整回路、  ３  第２の減算回路、  ４  第２の基準レベル調整回路、  ５  スライスレベル生成回路、  ６  比較回路、  ７  スライスレベル生成回路、  ８  スライスレベル生成回路、  ９  平均値演算回路、  １０  レベル変動抑制回路、  １１  減算器、  １２  不感帯処理回路、  １３  乗算器、  １４  積分器、  １５  スライスレベル生成回路、  １６  レベル変動抑制回路、  １７  加算回路、  １８  減算器、  １９  積分器、  ２０  シフタ、  ２１  第１の基準レベル調整回路、  ２２  レベル変動抑制回路、  ２３  第１のアップダウンカウンタ、  ２４  自走カウンタ、  ２５  第２のアップダウンカウンタ、  ２６  しきい値処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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