(57)【要約】【課題】  半導体記憶装置におけるデータバスの使用効率を大幅に向上させる。【解決手段】  本発明の半導体記憶装置は、複数のメモリバンク２０ａおよび２０ｂと、アクセス命令を待機する待機レジスタ２６ａおよび２６ｂと、外部から入力されるアクセス命令を現在のアクセス命令として受け入れるかどうか判断し、データを入出力する準備のために行デコーダの動作を実行しているアクセスバンクを示す現在の状態、待機レジスタ２６ａおよび２６ｂの状態、および現在のアクセス命令に基づいて、待機レジスタ２６ａおよび２６ｂに保持されている過去のアクセス命令、および現在のアクセス命令の中から実行する命令を選択し、当該命令に従ってメモリバンク２０ａおよび２０ｂへのアクセスを制御するコントロール信号発生回路２７を有する。【選択図】  図１
2006221710.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルが行および列方向に繰り返し配置されたメモリセルアレイと、
前記メモリセルにアクセスするためのアドレスをデコードする行デコーダおよび列デコーダと、
前記メモリセルアレイ、前記行デコーダ、および前記列デコーダを備えた複数のバンクと、前記データを入出力するために前記複数のバンクに接続された内部データバスと、
外部から入力されるアクセス命令を現在のアクセス命令として受け入れるかどうか判断する手段と、
前記現在のアクセス命令を待機するために前記複数のバンクごとに設けられた待機レジスタと、
前記データを入出力する準備のために前記バンクの行デコーダの動作を実行している前記アクセスバンクを示す現在の状態、前記待機レジスタの状態、および現在の前記アクセス命令に基づいて、前記待機レジスタに保持されている過去の前記アクセス命令、および前記現在のアクセス命令の中から実行する命令を選択し、当該命令に従って前記複数のバンクへのアクセスを制御する制御手段を有することを特徴とする半導体記憶装置。
【請求項２】
前記制御手段は、
前記現在のアクセス命令の入力からコマンドサイクルより短い遅延時間をおいたタイミングで制御信号を生成するタイミング手段と、
前記バンクアドレスで指定された前記アクセスバンクに対応する前記現在のアクセス命令がある場合、または、前記アクセスバンクに対応する前記待機レジスタに前記過去のアクセス命令が保持されている場合、かつ、前記現在のアクセス命令で指定されたアクセスバンクが、前記現在の状態で示される前期バンクと一致しない場合に、
または、前記過去のアクセス命令が保持されている前記待機レジスタに対応する前期アクセスバンクが、前記現在のアクセス命令に対応しない場合、かつ、前記現在の状態に対応する前期アクセスバンクに一致しない場合に、
前記アクセスバンクにアクセスするために前記制御信号の前記タイミングに同期して前記現在のアクセス命令を出力する実行手段を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記判断手段は、
前記現在のアクセス命令の入力からコマンドサイクルより短い遅延時間をおいたタイミングで制御信号を生成するタイミング手段と、
前記現在のアクセス命令で指定された前記アクセスバンクが、前記現在の状態で示される前記バンクと一致し、かつ、前記アクセスバンクに対応する前記待機レジスタに前記過去のアクセス命令が保持されていない場合に、
または、前記現在のアクセス命令で指定された前記アクセスバンクが、前記現在の状態で示される前記バンクと一致しない場合、かつ、前記アクセスバンクに対応する前記待機レジスタに前記過去のアクセス命令が保持されている場合に、
前記制御信号の前記タイミングに同期して前記アクセスバンクに対応する前記待機レジスタへ前記現在のアクセス命令を格納する待機手段を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記判断手段は、
前記現在のアクセス命令の入力からコマンドサイクルより短い遅延時間をおいたタイミングで制御信号を生成するタイミング手段と、
前記過去のアクセス命令が保持されている前記待機レジスタに対応する前期バンクが、前記現在の状態で示される前記バンクと一致する場合に、
または、前記過去のアクセス命令が保持されている前記待機レジスタに対応する前期バンクが、前記現在のアクセス命令で指定された前記アクセスバンクに一致しない場合、かつ、前記現在のアクセス命令で指定された前記アクセスバンクが前記現在の状態に対応しない場合に、
前記制御信号の前記タイミングに同期して前記アクセスバンクに対応する前記待機レジスタに待機された過去のアクセス命令を（再度）格納する待機手段を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記制御手段は、前記現在の状態で示される前記アクセスバンクがあり、そのアクセスバンクに対応する前記待機レジスタに過去のアクセス命令が保持されている場合に、前記アクセスバンクへのアクセスを拒否することを示す警戒信号を出力する手段を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、特に、複数のバンクを有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、高速なデータ入出力を要求される半導体記憶装置では、外部クロックに同期して外部データバスとの間で連続してデータ転送を行うバースト転送モードが採用されている。特に、ビット線のプリチャージ動作が必要でランダムサイクル時間が相対的に長いＤＲＡＭでは、高速な応用分野においては、バースト転送が主流となっている。このようなＤＲＡＭは、１つもしくは複数のＤＲＡＭセルアレイ（バンク）で構成され、外部クロックに同期して外部から取り込んだ命令とアドレスにより、指定されたバンクの活性化、セルデータのアクセス（セルアレイからのデータの読み出しまたは書き込み。）、およびインターフェース回路を介した外部データバスとのデータ入出力を連続して自動的に実行する。これにより、それらの実行に必要な時間、すなわちランダムサイクル時間を短縮している。
【０００３】
しかし、このようなＤＲＡＭでは、内部のデータバス幅やコントローラでのデータ処理効率などを考慮して、１回のバースト転送の時間はランダムサイクル時間より短く設定されていた。このため、データバスをデータ転送に使用できない時間（デッドタイム）が発生し、データバスの使用効率を低下させる原因となっていた。特に、外部クロックの２倍の周波数でデータ入出力を行うＤＤＲ（Double Date Rate）では、デッドタイムの比率が増加し、データバスの使用効率の低下が大きな問題であった。また、近年のネットワーク系分野でのＤＲＡＭ需要の増加に伴って、より高速なランダムアクセスが要求されるようになり、ランダムサイクル時間をさらに短縮しなければならないという問題もあった。
【０００４】
このような問題点を改善するため、チップ内部を分割構成にして、インターリーブ動作でそれぞれのバンクを独立にアクセスできるようにし、また、データアクセス動作に続けてビット線のプリチャージ動作まで連続して自動的に行えるようにした多バンク構成のＤＲＡＭ（例えば、特許文献１を参照。）が開発されている。
【０００５】
しかしながら、従来の多バンク構成の半導体記憶装置では、それぞれのバンクを独立してアクセスできるようにすると、バンクのレイアウト面積が大幅に増加し製造コストが上昇するという本質的な問題があった。すなわち、バンクの独立アクセスのために、ローデコーダ（行デコーダ）、カラムデコーダ（列デコーダ）などをバンクごとに配置する必要があった。特に、近年のプロセス技術の微細化に伴って、メモリセルアレイのレイアウト面積に比べデコーダやセンスアンプなどのレイアウト面積の比率が増大する傾向にあり、例えば、３２ＭｂｉｔＤＲＡＭでは、４バンク構成は２バンク構成よりチップ面積が２５％も増加する場合があった。ネットワーク系の応用では、メモリ容量は比較的小容量ですむ場合が多く、プロセス技術の微細化に伴う半導体記憶装置の大容量化のメリットを活かすことができないという問題があった。
【０００６】
この多バンク構成のチップサイズペナルティの問題、ひいては、その製造コストの問題は、今後のプロセス技術の進展に伴って、ますます重要になっていくものと推察される。
【特許文献１】特開２００４−１４５９５６号公報（図１０−図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チップサイズの増加を抑制しつつ、データバスの使用効率を大幅に向上させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、データを記憶するメモリセルが行および列方向に繰り返し配置されたメモリセルアレイと、前記メモリセルにアクセスするためのアドレスをデコードする行デコーダおよび列デコーダと、前記メモリセルアレイ、前記行デコーダ、および前記列デコーダを備えた複数のバンクと、前記データを入出力するために前記複数のバンクに接続された内部データバスと、外部から入力されるアクセス命令を現在のアクセス命令として受け入れるかどうか判断する手段と、前記現在のアクセス命令を待機するために前記複数のバンクごとに設けられた待機レジスタと、前記データを入出力する準備のために前記バンクの行デコーダの動作を実行している前記アクセスバンクを示す現在の状態、前記待機レジスタの状態、および現在の前記アクセス命令に基づいて、前記待機レジスタに保持されている過去の前記アクセス命令、および前記現在のアクセス命令の中から実行する命令を選択し、当該命令に従って前記複数のバンクへのアクセスを制御する制御手段を有することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、外部から取り込んだアクセス命令の実行順序を適宜入れ替えることができるので、チップサイズの増加を抑制しつつ、半導体記憶装置におけるデータバスの使用効率を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１１】
図１は、本発明の実施例に係わる半導体記憶装置を示す回路ブロック図である。ここでは、２バンク構成とそのインターリーブ動作にかかわる主要部分を示した。
【００１２】
本発明の実施例に係わる半導体記憶装置は、内部クロック（以下、「Ｃｌｏｃｋ」という。）を生成する同期回路１１、外部からのアクセス命令を取り込むコマンドデコーダ１２、アドレス（Ａ０〜Ａ１２）およびバンクアドレス（以下、「ＢＡ」という。）を外部から取り込むアドレスバッファ１３、オートリフレッシュのために内部アドレスを生成するリフレッシュカウンタ１４、外部データバスとの入出力データ（ＤＱ０〜ＤＱｎ）およびその制御信号（ＤＱＳ）を取り込むＤＱバッファ１５、ＤＱバッファ１５からの入力データを保持するライトデータバッファ１６ａおよび１６ｂ、ＤＱバッファ１５への出力データを保持するリードデータバッファ１７、バースト転送においてライトデータバッファ１６ａ、１６ｂおよびリードデータバッファ１７を制御するバーストカウンタ１８、ライトデータバッファ１６ａ、１６ｂおよびリードデータバッファ１７の入出力データを内部データバス１９を介してメモリバンク２０ａおよび２０ｂと入出力するデータコントロール＆ラッチ回路２１、レイテンシやバースト長などのオプション設定を保持するモードレジスタ２２、入力されたアドレスをバンクごとに記憶しておく上位アドレスラッチ２３ａ、２３ｂおよび下位アドレスラッチ２４ａ、２４ｂ、遅延書き込み動作のために書き込みアドレスを記憶しておくライトアドレスラッチ＆アドレス比較回路２５ａおよび２５ｂ、アクセス命令を一時記憶する待機レジスタ２６ａおよび２６ｂ、および待機レジスタ２６ａ、２６ｂを有し実行するアクセス命令を選択してバンクアクセスを制御するコントロール信号発生回路２７を備えている。
【００１３】
同期回路１１の第１の入力には外部からのクロック信号（ＣＬＫ）が入力され、第２の入力にはＣＬＫの反転信号（／ＣＬＫ）が入力され、第３の入力には外部からのパワーダウン信号（／ＰＤ）が入力され、同期回路１１の出力はＣｌｏｃｋとして半導体記憶装置の各回路ブロックへ供給されている。（以下、各回路ブロックにおけるＣｌｏｃｋ入力については、特に必要がない限り記述を省略する。）
コマンドデコーダ１２の第１の入力には外部からのアクセス命令を示す信号（／ＣＳおよびＦＮ）が入力され、コマンドデコーダ１２の出力はアクセス命令（以下、「Ｃｏｍｍａｎｄ」という。）としてコントロール信号発生回路２７へ出力されている。
【００１４】
アドレスバッファ１３の第１のバス入力には外部からのＡ０〜Ａ１２が入力され、第２の入力には外部からのＢＡが入力され、第３のバス入力にはリフレッシュカウンタ１４からの内部アドレスが入力され、アドレスバッファ１３の第１の出力はＢＡとしてコントロール信号発生回路２７へ出力され、第２のバス出力はモードレジスタ２２へ出力され、第３のバス出力は上位アドレスラッチ２３ａ、２３ｂおよび下位アドレスラッチ２４ａ、２４ｂへ出力されている。
【００１５】
ＤＱバッファ１５の第１のバス入出力にはＤＱ０〜ＤＱｎが接続され、第２の入出力にはＤＱＳが接続され、ＤＱバッファ１５のバス入力にはリードデータバッファ１７のバス出力が接続され、ＤＱバッファ１５のバス出力はライトデータバッファ１６ａおよび１６ｂの第１のバス入力へ接続されている。
【００１６】
ライトデータバッファ１６ａおよび１６ｂの第２の入力にはバーストカウンタ１８の出力が接続され、ライトデータバッファ１６ａおよび１６ｂの第１のバス出力はデータコントロール＆ラッチ回路２１の第１のバス入力に接続され、第２のバス出力はリードデータバッファ１７の第１のバス入力へ接続されている。
【００１７】
リードデータバッファ１７の第２のバス入力にはデータコントロール＆ラッチ回路２１のバス出力が接続され、第３の入力にはバーストカウンタ１８の出力が接続されている。
【００１８】
データコントロール＆ラッチ回路２１の第２の入力にはコントロール発生回路の出力が接続され、データコントロール＆ラッチ回路２１の入出力は内部データバス１９に接続されている。
【００１９】
メモリバンク２０ａおよび２０ｂの入出力は内部データバス１９に接続され、メモリバンク２０ａおよび２０ｂの行デコーダ２９ａおよび２９ｂの第１の入力にはコントロール信号発生回路２７の出力が接続され、第２のバス入力には上位アドレスラッチ２３ａおよび２３ｂの出力がそれぞれ接続され、メモリバンク２０ａおよび２０ｂの列デコーダ３０ａおよび３０ｂの第１の入力にはコントロール信号発生回路２７の出力が接続され、第２のバス入力には下位アドレスラッチ２４ａおよび２４ｂの出力がそれぞれ接続されている。
【００２０】
コントロール信号発生回路２７の第１の入力にはＣｏｍｍａｎｄが入力され、第２の入力にはＢＡが入力され、第３の入力にはモードレジスタ２２の出力が接続され、コントロール信号発生回路２７の出力は、上位アドレスラッチ２３ａ、２３ｂおよび下位アドレスラッチ２４ａ、２４ｂ、ライトアドレスラッチ＆アドレス比較回路２５ａおよび２５ｂ、メモリバンク２０ａおよび２０ｂ、およびデータコントロール＆ラッチ回路２１へ供給されている。
【００２１】
上位アドレスラッチ２３ａおよび２３ｂの第１のバス出力はメモリバンク２０ａおよび２０ｂの行デコーダ２９ａおよび２９ｂへそれぞれ出力され、第２のバス出力はライトアドレスラッチ＆アドレス比較回路２５ａおよび２５ｂへそれぞれ出力されている。
【００２２】
下位アドレスラッチ２４ａおよび２４ｂの第１のバス出力はメモリバンク２０ａおよび２０ｂの列デコーダ３０ａおよび３０ｂへそれぞれ出力され、第２のバス出力はライトアドレスラッチ＆アドレス比較回路２５ａおよび２５ｂへそれぞれ出力され、第３のバス出力はバーストカウンタ１８のバス入力へ接続されている。
【００２３】
ライトアドレスラッチ＆アドレス比較回路２５ａおよび２５ｂの第１のバス出力はメモリバンク２０ａおよび２０ｂの行デコーダ２９ａおよび２９ｂへそれぞれ出力され、第２のバス出力はメモリバンク２０ａおよび２０ｂの列デコーダ３０ａおよび３０ｂへそれぞれ出力されている。
【００２４】
メモリバンク２０ａは、メモリセル（ＤＲＡＭセル）が行および列方向に繰り返し配置されたメモリセルアレイ２８ａ、行デコーダ２９ａ、および列デコーダ３０ａを備え、メモリセルへのデータアクセスはコントロール信号発生回路２７からの制御信号によって制御されている。
【００２５】
メモリバンク２０ｂもメモリバンク２０ａと同様である。
【００２６】
内部データバス１９は、メモリバンク２０ａおよび２０ｂとデータコントロール＆ラッチ回路２１との間に介在し、２つのメモリバンク２０ａおよび２０ｂで共有される。したがって、例えば、メモリバンク２０ａが内部データバス１９を占有してデータの入出力を行っている間は、メモリバンク２０ｂはデータの入出力を行うことができない。
【００２７】
このバス競合の問題を解決するために、メモリバンク２０ａおよび２０ｂとデータコントロール＆ラッチ回路２１が、コントロール信号発生回路２７からの制御信号によって制御されている。
【００２８】
コマンドデコーダ１２は、外部から入力される／ＣＳおよびＦＮに基づいて命令（Ｃｏｍｍａｎｄ）を生成する。
【００２９】
図２は、本発明の実施例に係わる半導体記憶装置における入力信号と命令（Ｃｏｍｍａｎｄ）との対応を示す表である。ここでは、待機レジスタ２６ａおよび２６ｂにアクセス命令（ＲＤＡまたはＷＲＡ）が保持されていない場合の動作（ＡＣＴＩＯＮ）を示した。
【００３０】
本発明の実施例に係わる半導体記憶装置における動作単位（以下、「コマンドサイクル」という。）は２つの命令で構成され、各命令はＣｌｏｃｋサイクルごとにコマンドデコーダ１２によって取り込まれる。すなわち、１つのコマンドサイクルは２Ｃｌｏｃｋサイクルで構成されている。
【００３１】
図２（ａ）は、コマンドサイクルの第１Ｃｌｏｃｋサイクルで取り込まれる命令を示しており、図２（ｂ）は、第２Ｃｌｏｃｋサイクルで取り込まれる命令を示している。
【００３２】
図２に示したＵＡはＡ０〜Ａ１２からアドレスバッファ１３に取り込まれる上位アドレスを示し、ＬＡは下位アドレスを示し、Ｏｐ-Ｃｏｄｅはモードレジスタ２２に取り込まれるオプションの設定命令を示している。また、ｘはその外部からの入力信号が無視される（ｄｏｎ`ｔ  Ｃａｒｅ）ことを示している。
【００３３】
メモリバンク２０ａおよび２０ｂのインターリーブ動作にかかわるアクセス命令（ＲＤＡまたはＷＲＡ）は、図２（ａ）に示したように、第１Ｃｌｏｃｋサイクルで取り込まれる。
【００３４】
また、図２（ｂ）に示したＭＲＳとＲＥＦは／ＣＳとＦＮの組み合わせが同じであるが、これらは第１ＣｌｏｃｋサイクルがＲＤＡであるかＷＲＡであるかによって識別される。すなわち、ＲＤＡの第２Ｃｌｏｃｋサイクルであれば、コマンドデコーダ１２は、ＭＲＳを出力し、ＷＲＡの第２Ｃｌｏｃｋサイクルであれば、ＲＥＦを出力する。
【００３５】
ここでは、コマンドデコーダ１２の動作を説明したが、図９で後述するように、本発明の実施例に係わる半導体記憶装置の詳細な動作は、半導体記憶装置の現在の状態、待機レジスタ２６ａまたは２６ｂに保持されているアクセス命令（ＲＤＡまたはＷＲＡ）、および入力された現在のアクセス命令の組み合わせに基づいて選択される。
【００３６】
待機レジスタ２６ａおよび２６ｂは、内部データバス１９でのバス競合が起こる場合に、入力されたアクセス命令をラッチして、バス競合が解消されるタイミングまでこれを保持する。
【００３７】
コントロール信号発生回路２７は、現在の状態、待機レジスタ２６ａまたは２６ｂに保持されているアクセス命令、および入力されたアクセス命令を受け入れた現在のアクセス命令の組み合わせに基づいて、そのコマンドサイクルで実行する命令を選択し、メモリバンク２０ａおよび２０ｂ、上位アドレスラッチ２３ａおよび２３ｂ、ライトアドレスラッチ＆アドレス比較回路、およびデータコントロール＆ラッチ回路２１を制御する制御信号を出力する。
【００３８】
また、コントロール信号発生回路２７は、外部からの入力命令がなく、待機レジスタ２６ａまたは２６ｂにアクセス命令が保持されている場合には、そのアクセス命令を実行するための制御信号を自動的に生成して出力する。
【００３９】
さらに、コントロール信号発生回路２７は、現在の状態に対応したメモリバンク２０ａまたは２０ｂ（以下、「アクセスバンク」という。）がアクセスバンクに対応する行デコーダ２９ａまたは２９ｂの動作を開始しており、待機レジスタ２６ａまたは２６ｂに保持されているアクセス命令のバンクがアクセスバンクと一致する場合には、次に入力されるアクセス命令を破棄することを示す警戒信号（Ｂ＃０_Ｐｉｐｅ_ＦｕｌｌまたはＢ＃１_Ｐｉｐｅ_Ｆｕｌｌ）を出力する。
【００４０】
このように、コントロール信号発生回路２７は、入力されたアクセス命令を待機し、あるいは、待機中のアクセス命令を自動的に続けて実行することにより、実行するアクセス命令の順序の入れ替えを行い、半導体記憶装置内部ではできるだけ効率よくバンクインターリーブ動作を行うように制御している。
【００４１】
図３は、本発明の実施例に係わる半導体記憶装置におけるコントロール信号発生回路２７を示す回路ブロック図である。ここでは、一例として、データ読み出しのアクセス命令（ＲＤＡ）に係わる部分を示した。
【００４２】
本発明の実施例に係わる半導体記憶装置におけるコントロール信号発生回路２７は、内部Ｒｅａｄ命令信号発生回路４１、バンク命令取り込み信号発生回路４２、待機レジスタ２６ａおよび２６ｂを有するバンク命令待機信号発生回路４３、およびバンク実行開始信号発生回路４４を備えている。
【００４３】
内部Ｒｅａｄ命令信号発生回路４１の第１の入力にはＣｌｏｃｋが入力され、第２の入力にはＣｏｍｍａｎｄが入力され、第３の入力には電源投入直後に半導体記憶装置をリセットするためのパワーオンリセット信号（Ｐ−Ｏｎ_ＲＳＴ）が入力され、第４の入力にはバンク命令待機信号発生回路４３からのメモリバンク２０ａにかかわる待機信号（Ｂ＃０待機）が入力され、第５の入力にはバンク命令待機信号発生回路４３からのメモリバンク２０ｂにかかわる待機信号（Ｂ＃１待機）が入力され、内部Ｒｅａｄ命令信号発生回路４１の第１の出力はｉｎｔＲＤＡとしてバンク命令取り込み信号発生回路４２へ出力され、第２の出力はｄ_ｉｎｔＲＤＡとしてバンク命令待機信号発生回路４３およびバンク実行開始信号発生回路４４へ出力されている。
【００４４】
バンク命令取り込み信号発生回路４２の第１の入力にはｉｎｔＲＤＡが入力され、第２の入力にはＢＡが入力され、第３の入力にはＰ−Ｏｎ_ＲＳＴが入力され、第４の入力にはバンク実行開始信号発生回路４４からのメモリバンク２０ａにかかわるアクセス命令の実行信号（Ｂ＃０実行）が入力され、第５の入力にはバンク実行開始信号発生回路４４からのメモリバンク２０ｂにかかわるアクセス命令の実行信号（Ｂ＃１実行）が入力され、第６の入力にはＢ＃０待機が入力され、第７の入力にはＢ＃１待機が入力され、バンク命令取り込み信号発生回路４２の第１の出力はＢ＃０_Ｃｏｍｍａｎｄとしてバンク命令待機信号発生回路４３およびバンク実行開始信号発生回路４４へ出力され、第２の出力はＢ＃１_Ｃｏｍｍａｎｄとしてバンク命令待機信号発生回路４３およびバンク実行開始信号発生回路４４へ出力され、第３の出力はメモリバンク２０ａにかかわるエラーを通知するためＢ＃０_Ｐｉｐｅ_Ｆｕｌｌとして出力され、第４の出力はメモリバンク２０ｂにかかわるエラーを通知するためＢ＃１_Ｐｉｐｅ_Ｆｕｌｌとして出力されている。
【００４５】
バンク命令待機信号発生回路４３の第１の入力にはｄ_ｉｎｔＲＤＡが入力され、第２の入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、第３の入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、第４の入力にはＰ−Ｏｎ_ＲＳＴが入力され、第５の入力にはＢ＃０実行が入力され、第６の入力にはＢ＃１実行が入力され、バンク命令待機信号発生回路４３の第１の出力はＢ＃０待機として、また、第２の出力はＢ＃１待機として、内部Ｒｅａｄ命令信号発生回路４１、バンク命令取り込み信号発生回路４２、およびバンク実行開始信号発生回路４４へそれぞれ出力されている。
【００４６】
バンク実行開始信号発生回路４４の第１の入力にはｄ_ｉｎｔＲＤＡが入力され、第２の入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、第３の入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、第４の入力にはＰ−Ｏｎ_ＲＳＴが入力され、第５の入力にはＢ＃０待機が入力され、第６の入力にはＢ＃１待機が入力され、バンク実行開始信号発生回路４４の第１の出力はＢ＃０実行として、また、第２の出力はＢ＃１実行として、内部Ｒｅａｄ命令信号発生回路４１、バンク命令取り込み信号発生回路４２、およびバンク命令待機信号発生回路４３へそれぞれ出力されている。
【００４７】
さらに、Ｂ＃０実行およびＢ＃１実行は、コントロール信号発生回路２７の出力としてメモリバンク２０ａおよび２０ｂ、上位アドレスラッチ２３ａ、２３ｂおよび下位アドレスラッチ２４ａ、２４ｂ、ライトアドレスラッチ＆アドレス比較回路２５ａおよび２５ｂ、および、データコントロール＆ラッチ回路２１へ供給されている。
【００４８】
内部Ｒｅａｄ信号発生回路は、外部から取り込んだアクセス命令（ＲＤＡ）により、あるバンクの動作を開始するタイミング信号（ｉｎｔＲＤＡ）を生成し、出力する。
【００４９】
さらに、内部Ｒｅａｄ信号発生回路は、別のバンクの動作開始に必要な遅延時間の経過後に、そのバンクに待機されたアクセス命令を実行するために、内部リード信号（ａｕｔｏＲＤＡ）を生成し、これをもとにｄ_ｉｎｔＲＤＡを出力する。
【００５０】
バンク命令取り込み信号発生回路４２は、外部からのアクセス命令をＢＡにしたがってメモリバンク２０ａまたは２０ｂに対応させるＢ＃０_ＣｏｍｍａｎｄまたはＢ＃１_Ｃｏｍｍａｎｄを生成し、出力する。
【００５１】
バンク実行開始信号発生回路４４は、取り込んだアクセス命令と、待機中のアクセス命令のどちらを優先して実行するか判断し、選択したバンクに対しての実行開始信号であるＢ＃０実行またはＢ＃１実行を生成し、出力する。
【００５２】
バンク命令待機信号発生回路４３は、現在の実行状態や、アクセス命令の待機状態によって、取り込んだアクセス命令を待機させるかどうかを判断し、必要であれば待機レジスタ２６ａおよび２６ｂを更新する。そして、現在の待機状態を示す信号であるＢ＃０待機またはＢ＃１待機を生成し、出力する。
【００５３】
次に、上述したコントロール信号発生回路２７の具体的な回路図の一例を説明する。  
図４は、本発明の実施例に係わる半導体記憶装置における内部Ｒｅａｄ命令信号発生回路４１を示す回路図である。ここでは、説明を容易にするため、ＲＤＡにかかわるコマンドデコーダ１２の一部回路も示した。
【００５４】
図４に示したように、ＲＤＡは、／ＣＳ＊ＦＮの場合、すなわち、／ＣＳ＝“Ｌ”、かつ、ＦＮ＝“Ｈ”の場合にアクティブになる。
【００５５】
本発明の実施例に係わる半導体記憶装置における内部Ｒｅａｄ命令信号発生回路４１は、パルス信号を生成するパルス生成部５１および５２、内部信号のタイミングを調整する遅延部５３および５４、およびロジック部５５を備えている。
【００５６】
パルス生成部５１の入力にはコマンドデコーダ１２からのＣｏｍｍａｎｄ（ＲＤＡ）が入力され、パルス生成部５１の出力はｉｎｔＲＤＡとしてバンク命令取り込み信号発生回路４２へ供給されている。
【００５７】
遅延部５３の第１の入力にはｉｎｔＲＤＡが入力され、第２の入力にはバルス生成部５２からのａｕｔｏＲＤＡが入力され、遅延部５３の第１の出力はｄ_ｉｎｔＲＤＡとしてバンク命令待機信号発生回路４３およびバンク実行開始信号発生回路４４へ供給され、第２の出力はｄ２_ｉｎｔＲＤＡとして遅延部５４へ供給されている。
【００５８】
遅延部５４の第１の入力にはｄ２_ｉｎｔＲＤＡが入力され、第２の入力にはＰ-Ｏｎ ＲＳＴが入力され、第３の入力にはＣｌｏｃｋが入力され、遅延部５４の出力はＲＲ_Ｄｅｌａｙとしてロジック部５５へ供給されている。
【００５９】
ロジック部５５の第１の入力にはＢ＃０_待機が入力され、第２の入力にはＢ＃１_待機が入力され、第３の入力にはＲＲ_Ｄｅｌａｙが入力され、ロジック部５５の出力はバルス生成部５２へ供給されている。
【００６０】
バルス生成部５２の入力にはロジック部５５の出力が接続され、バルス生成部５２の出力はａｕｔｏＲＤＡとして遅延部５３へ供給されている。
【００６１】
パルス生成部５１は、５つのインバータ６１および６２ａ〜６２ｄ（以下、「ＩＮＶ６１および６２ａ〜６２ｄ」という。）、ＥｘＯＲゲート６３（以下、「ＥｘＯＲ６３」という。）、およびＡＮＤゲート６４（以下、「ＡＮＤ６４」という。）で構成され、Ｃｏｍｍａｎｄ（ＲＤＡ）の入力を検出してＢＡを取り込むためのタイミング信号ｉｎｔＲＤＡを出力する。
【００６２】
ＩＮＶ６１の入力にはＣｏｍｍａｎｄ（ＲＤＡ）が入力され、ＩＮＶ６１の出力はＩＮＶ６２ａの入力、ＥｘＯＲ６３の第１の入力、およびＡＮＤ６４の第１の入力に接続されている。
【００６３】
ＩＮＶ６１ａ〜６１ｄはｉｎｔＲＤＡのバルス幅を規定する遅延を形成するために縦列接続されており、ＩＮＶ６２ｄの出力はＥｘＯＲ６３の第２の入力に接続されている。
【００６４】
ＥｘＯＲ６３の出力はＡＮＤ６４の第２の入力に接続され、ＡＮＤ６４の出力はｉｎｔＲＤＡとして遅延部５２へ出力されている。
【００６５】
遅延部５３は、ＯＲゲート６５（以下、「ＯＲ６５」という。）、および２つのディレイライン６６ａおよび６６ｂ（以下、「ＤＬ６６ａおよび６６ｂ」という。）、で構成され、現在のコマンドサイクルでのアクセス命令実行タイミングを指示するｄ_ｉｎｔＲＤＡ、およびＣｏｍｍａｎｄが入力されない場合に自動的に次の実行タイミングを生成するためのｄ２_ｉｎｔＲＤＡを出力する。
【００６６】
ＯＲ６５の第１の入力にはｉｎｔＲＤＡが入力され、第２の入力にはａｕｔｏＲＤＡが入力され、ＯＲ６５の出力はＤＬ６６ａの入力に接続されている。
【００６７】
ＤＬ６６ａの出力はｄ_ｉｎｔＲＤＡとしてバンク命令待機信号発生回路４３およびバンク実行開始信号発生回路４４へ出力されている。
【００６８】
また、ＤＬ６６ａの出力はＤＬ６６ｂの入力に接続され、ＤＬ６６ｂの出力はｄ２_ｉｎｔＲＤＡとして遅延部５４へ出力されている。
【００６９】
遅延部５４は、プリセット機能付きの２つのデータラッチ回路６７ａおよび６７ｂ（以下、「Ｄ-Ｌａｔ６７ａおよび６７ｂ」という。）で構成され、次のコマンドサイクルで待機レジスタ２６ａまたは２６ｂに保持されているアクセス命令を自動的に実行するためのタイミングＲＲ_Ｄｅｌａｙを生成する。
【００７０】
Ｄ-Ｌａｔ６７ａのプリセット入力（ＰＲ）にはｄ２_ｉｎｔＲＤＡが入力され、リセット入力（ＣＬＲ）にはＰ-Ｏｎ_ＲＳＴが入力され、クロック入力（ＣＫ）にはＣｌｏｃｋが入力され、データ入力（Ｄ）はグランド電位（０Ｖ）に接続され、Ｄ-Ｌａｔ６７ａの出力はＤ-Ｌａｔ６７ｂのデータ入力（Ｄ）に接続されている。
【００７１】
Ｄ-Ｌａｔ６７ｂのプリセット入力（ＰＲ）にはｄ２_ｉｎｔＲＤＡが入力され、リセット入力（ＣＬＲ）にはＰ-Ｏｎ_ＲＳＴが入力され、クロック入力（ＣＫ）にはＣｌｏｃｋが入力され、Ｄ-Ｌａｔ６７ｂの出力はＲＲ_Ｄｅｌａｙとしてロジック部５５へ出力されている。
【００７２】
ロジック部５５は、ＯＲゲート６８（以下、「ＯＲ６８」という。）およびＡＮＤゲート６９（以下、「ＡＮＤ６９」という。）で構成され、待機レジスタ２６ａまたは２６ｂにアクセス命令が保持されている場合に、遅延部５４からのＲＲ_Ｄｅｌａｙをバルス生成部５２へ出力する。
【００７３】
ＯＲ６８の第１の入力にはＢ＃０待機が入力され、第２の入力にはＢ＃１待機が入力され、ＯＲ６８の出力はＡＮＤ６９の第１の入力に接続され、ＡＮＤ６９の第２の入力にはＲＲ_Ｄｅｌａｙが入力され、ＡＮＤ６９の出力はバルス生成部５２の入力に接続されている。
【００７４】
バルス生成部５２は、バルス生成部５１と同様の構成であり、次のコマンドサイクルで待機レジスタ２６ａまたは２６ｂに保持されているアクセス命令を実行するためのバルス信号を生成し、ａｕｔｏＲＤＡとして遅延部５３へ出力する。
【００７５】
図５は、本発明の実施例に係わる半導体記憶装置における内部Ｒｅａｄ命令信号発生回路４１の動作を示す波形図である。ここでは、一例として、Ｃｌｏｃｋの第０サイクル、第４サイクル、および第６サイクルにアクセス命令としてＲＤＡが入力された場合を示した。
【００７６】
図５に示したように、コマンドサイクルは２つのＣｌｏｃｋサイクルで構成され、アクセス命令は最初のＣｌｏｃｋサイクルでＣｌｏｃｋの立ち上がりに同期して取り込まれる。そして、バルス生成部５１によって、ＲＤＡの入力を示すバルスがｉｎｔＲＤＡに出力される。
【００７７】
次に、遅延部５３によって、ｉｎｔＲＤＡが遅延されてｄ_ｉｎｔＲＤＡに第１のバルスが出力され、さらに、ｄ_ｉｎｔＲＤＡが遅延されてｄ２_ｉｎｔＲＤＡが出力される。
【００７８】
Ｄ-Ｌａｔ６７ａおよび６７ｂは、ｄ２_ｉｎｔＲＤＡの立ち上がりを受けてプリセットされ、ＲＲ_Ｄｅｌａｙが“Ｈ”になる。そして、Ｄ-Ｌａｔ６７ａのＤ入力が“Ｌ”に固定されているので、２Ｃｌｏｃｋサイクル目のＣｌｏｃｋの立ち上がりでＲＲ_Ｄｅｌａｙが“Ｌ”になる。
【００７９】
この時、Ｂ＃０待機またはＢ＃１待機が“Ｈ”であれは、つまり、待機レジスタ２６ａまたは２６ｂにアクセス命令が保持されていれば、ロジック部５５はＲＲ_Ｄｅｌａｙをバルス生成部５２へ出力する。
【００８０】
バルス生成部５２は、このロジック部５５から出力されたＲＲ_Ｄｅｌａｙの立ち下がりを検出して、ａｕｔｏＲＤＡにバルスを出力する。このａｕｔｏＲＤＡを受けて、遅延部５３により、ＲＤＡが入力された次のコマンドサイクルでｄ_ｉｎｔＲＤＡに第２のバルスが自動的に出力される。
【００８１】
このように、内部Ｒｅａｄ信号発生回路は、ＲＤＡが入力された時、待機レジスタ２６ａまたは２６ｂにアクセス命令が保持されていれば、次のコマンドサイクルでｄ_ｉｎｔＲＤＡに対応するパルスを自動的に出力する。
【００８２】
図６は、本発明の実施例に係わる半導体記憶装置におけるバンク命令取り込み信号発生回路４２を示す回路図である。
【００８３】
本発明の実施例に係わる半導体記憶装置におけるバンク命令取り込み信号発生回路４２は、ＢＡの取り込みを行うロジック部７１、および現在のＢＡを保持するための２つのデータラッチ回路７２ａおよび７２ｂ（以下、「Ｄ-Ｌａｔ７２ａおよび７２ｂ」という。）を備えている。
【００８４】
ロジック部７１の第１の入力にはＢＡが入力され、第２の入力にはＢ＃０実行が入力され、第３の入力にはＢ＃０待機が入力され、第４の入力にはＢ＃１実行が入力され、第５の入力にはＢ＃１待機が入力され、ロジック部７１の第１の出力はＧＢ０としてＤ-Ｌａｔ７２ａへ出力され、第２の出力はＧＢ１としてＤ-Ｌａｔ７２ｂへ出力され、第３の出力はメモリバンク２０ａにおける警戒信号を示すＢ＃０_ＰＦとして出力され、第４の出力はメモリバンク２０ｂにおける警戒信号を示すＢ＃１_ＰＦとして出力されている。
【００８５】
Ｄ-Ｌａｔ７２ａのデータ入力（Ｄ）にはＧＢ０が入力され、クロック入力（ＣＫ）にはｉｎｔＲＤＡが入力され、リセット入力（ＣＬＲ）にはＰ-Ｏｎ_ＲＳＴが入力され、Ｄ-Ｌａｔ７２ａの出力はＢ＃０_Ｃｏｍｍａｎｄとしてバンク命令待機信号発生回路４３およびバンク実行開始信号発生回路４４へ出力されている。
【００８６】
Ｄ-Ｌａｔ７２ｂのデータ入力（Ｄ）にはＧＢ１が入力され、クロック入力（ＣＫ）にはｉｎｔＲＤＡが入力され、リセット入力（ＣＬＲ）にはＰ-Ｏｎ_ＲＳＴが入力され、Ｄ-Ｌａｔ７２ｂの出力はＢ＃１_Ｃｏｍｍａｎｄとしてバンク命令待機信号発生回路４３およびバンク実行開始信号発生回路４４へ出力されている。
【００８７】
ロジック部７１は、警戒信号を発生する２つのＡＮＤゲート７３ａおよび７３ｂ（以下、「ＡＮＤ７３ａおよび７３ｂ」という。）、３つのインバータ７４ａ〜７４ｃ（以下、「ＩＮＶ７４ａ〜７４ｃ」という。）、およびＢＡを判定する２つのＡＮＤゲート７５ａおよび７５ｂ（以下、「ＡＮＤ７５ａおよび７５ｂ」という。）で構成されている。
【００８８】
ＡＮＤ７３ａの第１の入力にはＢ＃０実行が入力され、第２の入力にはＢ＃０待機が入力され、ＡＮＤ７３ａの出力はＩＮＶ７４ａの入力に接続され、また、Ｂ＃０_ＰＦとして出力されている。
【００８９】
ＩＮＶ７４ｃの入力にはＢＡが入力され、ＩＮＶ７４ｃの出力はＡＮＤ７５ａの第１の入力に接続され、ＡＮＤ７５ａの第２の入力にはＩＮＶ７４ａの出力が接続され、ＡＮＤ７５ａの出力はＧＢ０としてＤ-Ｌａｔ７２ａのＤ入力に接続されている。
【００９０】
ＡＮＤ７３ｂの第１の入力にはＢ＃１実行が入力され、第２の入力にはＢ＃１待機が入力され、ＡＮＤ７３ｂの出力はＩＮＶ７４ｂの入力に接続され、また、Ｂ＃１_ＰＦとして出力されている。
【００９１】
ＡＮＤ７５ｂの第１の入力にはＢＡが入力され、ＡＮＤ７５ｂの第２の入力にはＩＮＶ７４ｂの出力が接続され、ＡＮＤ７５ｂの出力はＧＢ１としてＤ-Ｌａｔ７２ｂのＤ入力に接続されている。
【００９２】
このような構成で、ロジック部７１は、以下の論理式に従って、ＧＢ０およびＧＢ１をそれぞれＤ-Ｌａｔ７２ａおよび７２ｂのＤ入力へ出力する。  
ＧＢ０ ＝ Ｂ＃０ ＊ ／（ Ｂ＃０実行 ＊ Ｂ＃０待機 ）        ………（１ａ）
ＧＢ１ ＝ Ｂ＃１ ＊ ／（ Ｂ＃１実行 ＊ Ｂ＃１待機 ）        ………（１ｂ）
ここで、ＢＡがメモリバンク２０ａに対応する場合に、“Ｂ＃０”の論理値は“１”、“Ｂ＃１”の論理値は“０”であり、ＢＡがメモリバンク２０ｂに対応する場合に、“Ｂ＃０”の論理値は“０”、“Ｂ＃１”の論理値は“１”である。また、論理演算子の“／”は否定を表し、“＊”は論理積を表している。
【００９３】
また、ロジック部７１は、以下の論理式に従って、次に入力されるアクセス命令を破棄することをを示すＢ＃０_ＰＦおよびＢ＃１_ＰＦを出力する。  
Ｂ＃０_ＰＦ ＝ Ｂ＃０実行 ＊ Ｂ＃０待機                     ………（２ａ）
Ｂ＃１_ＰＦ ＝ Ｂ＃１実行 ＊ Ｂ＃１待機                     ………（２ｂ）
ここで、Ｂ＃０_ＰＦおよびＢ＃１_ＰＦは内部信号であり、図６には示されていないが、外部へアクセスエラーを通知する信号であるＢ＃０_Ｐｉｐｅ_ＦｕｌｌおよびＢ＃０_Ｐｉｐｅ_Ｆｕｌｌは、次のＣｌｏｃｋサイクルでの状態を確認して出力されるよう構成されている。
【００９４】
上述した構成により、バンク命令取り込み信号発生回路４２は、現在のコマンドサイクルで入力されたＢＡを次のｉｎｔＲＤＡのバルス、つまり、次の有効なコマンドサイクルまで保持し、これをバンク命令待機信号発生回路４３およびバンク実行開始信号発生回路４４へ出力する。
【００９５】
図７は、本発明の実施例に係わる半導体記憶装置におけるバンク実行開始信号発生回路４４を示す回路図である。
【００９６】
本発明の実施例に係わる半導体記憶装置におけるバンク実行開始信号発生回路４４は、バンクアクセスの実行を判定するロジック部８１、および現在の実行命令を保持するための２つのデータラッチ回路８２ａおよび８２ｂ（以下、「Ｄ-Ｌａｔ８２ａおよび８２ｂ」という。）を備えている。
【００９７】
ロジック部８１の第１の入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、第２の入力にはＢ＃０実行が入力され、第３の入力にはＢ＃０待機が入力され、第４の入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、第５の入力にはＢ＃１実行が入力され、第６の入力にはＢ＃１待機が入力され、ロジック部８１の第１の出力はＥＢ０としてＤ-Ｌａｔ８２ａへ出力され、第２の出力はＥＢ１としてＤ-Ｌａｔ８２ｂへ出力されている。
【００９８】
Ｄ-Ｌａｔ８２ａのデータ入力（Ｄ）にはＥＢ０が入力され、クロック入力（ＣＫ）にはｄ_ｉｎｔＲＤＡが入力され、リセット入力（ＣＬＲ）にはＰ-Ｏｎ_ＲＳＴが入力され、Ｄ-Ｌａｔ８２ａの出力はＢ＃０実行としてバンク命令待機信号発生回路４３およびバンク命令取り込み信号発生回路４２へ出力されている。
【００９９】
Ｄ-Ｌａｔ８２ｂのデータ入力（Ｄ）にはＥＢ１が入力され、クロック入力（ＣＫ）にはｄ_ｉｎｔＲＤＡが入力され、リセット入力（ＣＬＲ）にはＰ-Ｏｎ_ＲＳＴが入力され、Ｄ-Ｌａｔ８２ｂの出力はＢ＃１実行としてバンク命令待機信号発生回路４３およびバンク命令取り込み信号発生回路４２へ出力されている。
【０１００】
また、Ｂ＃０実行およびＢ＃１実行は、データアクセスを制御するためにメモリバンク２０ａおよび２０ｂ、上位アドレスラッチ２３ａおよび２３ｂ、ライトアドレスラッチ＆アドレス比較回路２５ａおよび２５ｂ、およびデータコントロール＆ラッチ回路２１へ供給されている。
【０１０１】
ロジック部８１は、４つのＯＲゲート８３ａ、８３ｂ、８４ａ、および８４ｂ（以下、「ＯＲ８３ａ、８３ｂ、８４ａ、および８４ｂ」という。）、４つのインバータ８５ａ、８５ｂ、８６ａ、および８６ｂ（以下、「ＩＮＶ８５ａ、８５ｂ、８６ａ、および８６ｂ」という。）、および２つの３入力ＡＮＤゲート８７ａおよび８７ｂ（以下、「ＡＮＤ８７ａおよび８７ｂ」という。）で構成されている。
【０１０２】
ＯＲ８３ａの第１の入力にはＢ＃０待機が入力され、第２の入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、ＯＲ８３ａの出力はＡＮＤ８７ａの第１の入力へ接続されている。
【０１０３】
ＩＮＶ８６ａの入力にはＢ＃０実行が入力され、ＩＮＶ８６ａの出力はＡＮＤ８７ａの第２の入力に接続されている。
【０１０４】
ＩＮＶ８５ａの入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、ＩＮＶ８５ａの出力はＯＲ８４ａの第１の入力に接続され、ＯＲ８４ａの第２の入力にはＢ＃０実行が入力され、ＯＲ８４ａの出力はＡＮＤ８７ａの第３の入力に接続されている。  
ＡＮＤ８７ａの出力はＥＢ０としてＤ-Ｌａｔ８２ａのＤ入力に接続されている。
【０１０５】
ＯＲ８３ｂの第１の入力にはＢ＃１待機が入力され、第２の入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、ＯＲ８３ｂの出力はＡＮＤ８７ｂの第１の入力へ接続されている。
【０１０６】
ＩＮＶ８６ｂの入力にはＢ＃１実行が入力され、ＩＮＶ８６ｂの出力はＡＮＤ８７ｂの第２の入力に接続されている。
【０１０７】
ＩＮＶ８５ｂの入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、ＩＮＶ８５ｂの出力はＯＲ８４ｂの第１の入力に接続され、ＯＲ８４ｂの第２の入力にはＢ＃１実行が入力され、ＯＲ８４ｂの出力はＡＮＤ８７ｂの第３の入力に接続されている。  
ＡＮＤ８７ｂの出力はＥＢ１としてＤ-Ｌａｔ８２ｂのＤ入力に接続されている。
【０１０８】
このような構成で、ロジック部８１は、以下の論理式に従って、ＥＢ０およびＥＢ１をそれぞれＤ-Ｌａｔ８２ａおよび８２ｂへ出力する。  
ＥＢ０ ＝ （ Ｂ＃０_Ｃｏｍｍａｎｄ ＋ Ｂ＃０待機 ）＊ ／Ｂ＃０実行 ＊
（ ／Ｂ＃１_Ｃｏｍｍａｎｄ ＋ Ｂ＃１実行 ）       ………（３ａ）
ＥＢ１ ＝ （ Ｂ＃１_Ｃｏｍｍａｎｄ ＋ Ｂ＃１待機 ）＊ ／Ｂ＃１実行 ＊
（ ／Ｂ＃０_Ｃｏｍｍａｎｄ ＋ Ｂ＃０実行 ）       ………（３ｂ）
ここで、論理演算子の“／”は否定を表し、“＊”は論理積を表し、“＋”は論理和を表している。
【０１０９】
上述した構成により、バンク実行開始信号発生回路４４は、現在の実行状態、待機レジスタ２６ａおよび２６ｂの状態、および新しく入力されたアクセス命令（ＲＤＡ）に対応するＢＡに基づいて、（３ａ）式および（３ｂ）式に従って、実行する命令を選択し、これをｄ_ｉｎｔＲＤＡのタイミングでＤ-Ｌａｔ８２ａおよび８２ｂにラッチするとともに、メモリバンク２０ａおよび２０ｂ、上位アドレスラッチ２３ａ、２３ｂおよび下位アドレスラッチ２４ａ、２４ｂ、ライトアドレスラッチ＆アドレス比較回路２５ａおよび２５ｂ、および、データコントロール＆ラッチ回路２１へ出力する。
【０１１０】
このバンク実行開始信号発生回路４４により、あるバンクに待機中のアクセス命令があり、別のバンクが実行中の場合に、外部からのアクセス命令がなく見かけ上はＤＥＳＬ状態でも、待機中のアクセス命令を次に実行すると判断し、実行中のバンクに対応する行デコーダの動作を開始し、図４および図５のＲＲ＿Ｄｅｌａｙ時間が経過すると、連続して自動的に待機中のアクセス命令が出力される。これにより、内部データバス１９の使用効率を向上させることが可能となる。
【０１１１】
図８は、本発明の実施例に係わる半導体記憶装置におけるバンク命令待機信号発生回路４３を示す回路図である。
【０１１２】
本発明の実施例に係わる半導体記憶装置におけるバンク命令待機信号発生回路４３は、アクセス命令（ＲＤＡ）の待機を判定するロジック部９１、および待機レジスタ２６ａおよび２６ｂを備えている。
【０１１３】
ロジック部９１の第１の入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、第２の入力にはＢ＃０実行が入力され、第３の入力にはＢ＃０待機が入力され、第４の入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、第５の入力にはＢ＃１実行が入力され、第６の入力にはＢ＃１待機が入力され、ロジック部９１の第１の出力はＷＢ０として待機レジスタ２６ａへ出力され、第２の出力はＷＢ１として待機レジスタ２６ｂへ出力されている。
【０１１４】
待機レジスタ２６ａのデータ入力（Ｄ）にはＷＢ０が入力され、クロック入力（ＣＫ）にはｄ_ｉｎｔＲＤＡが入力され、リセット入力（ＣＬＲ）にはＰ-Ｏｎ_ＲＳＴが入力され、待機レジスタ２６ａの出力はＢ＃０待機としてバンク実行開始信号発生回路４４およびバンク命令取り込み信号発生回路４２へ出力されている。
【０１１５】
待機レジスタ２６ｂのデータ入力（Ｄ）にはＷＢ１が入力され、クロック入力（ＣＫ）にはｄ_ｉｎｔＲＤＡが入力され、リセット入力（ＣＬＲ）にはＰ-Ｏｎ_ＲＳＴが入力され、待機レジスタ２６ｂの出力はＢ＃１待機としてバンク実行開始信号発生回路４４およびバンク命令取り込み信号発生回路４２へ出力されている。
【０１１６】
ロジック部９１は、４つのインバータ９２ａ〜９２ｄ（以下、「ＩＮＶ９２ａ〜９２ｄ」という。）、６つの３入力ＡＮＤゲート９３ａ〜９３ｆ（以下、「ＡＮＤ９３ａ〜９３ｆ」という。）、２つのＡＮＤゲート９４ａおよび９４ｂ（以下、「ＡＮＤ９４ａおよび９４ｂ」という。）、および２つの４入力ＯＲゲート９５ａおよび９５ｂ（以下、「ＯＲ９５ａおよび９５ｂ」という。）で構成されている。
【０１１７】
ＩＮＶ９２ａの入力にはＢ＃０実行が入力され、ＩＮＶ９２ａの出力はＡＮＤ９３ｂの第１の入力およびＡＮＤ９３ｆの第１の入力に接続され、ＩＮＶ９２ｂの入力にはＢ＃０待機が入力され、ＩＮＶ９２ｂの出力はＡＮＤ９３ａの第１の入力に接続されている。
【０１１８】
ＩＮＶ９２ｃの入力にはＢ＃１実行が入力され、ＩＮＶ９２ｃの出力はＡＮＤ９３ｅの第１の入力およびＡＮＤ９３ｃの第１の入力に接続され、ＩＮＶ９２ｄの入力にはＢ＃１待機が入力され、ＩＮＶ９２ｄの出力はＡＮＤ９３ｄの第１の入力に接続されている。
【０１１９】
ＡＮＤ９３ａの第２の入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、第３の入力にはＢ＃０実行が入力され、ＡＮＤ９３ａの出力はＯＲ９５ａの第１の入力に接続されている。
【０１２０】
ＡＮＤ９３ｂの第２の入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、第３の入力にはＢ＃０待機が入力され、ＡＮＤ９３ｂの出力はＯＲ９５ａの第２の入力に接続されている。
【０１２１】
ＡＮＤ９３ｃの第２の入力にはＢ＃０待機が入力され、第３の入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、ＡＮＤ９３ｃの出力はＯＲ９５ａの第３の入力に接続されている。
【０１２２】
ＡＮＤ９４ａの第１の入力にはＢ＃０実行が入力され、第２の入力にはＢ＃０待機が入力され、ＡＮＤ９４ａの出力はＯＲ９５ａの第４の入力に接続されている。  
ＯＲ９５ａの出力はＷＢ０として待機レジスタ２６ａのＤ入力に接続されている。
【０１２３】
ＡＮＤ９３ｄの第２の入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、第３の入力にはＢ＃１実行が入力され、ＡＮＤ９３ｄの出力はＯＲ９５ｂの第１の入力に接続されている。
【０１２４】
ＡＮＤ９３ｅの第２の入力にはＢ＃１_Ｃｏｍｍａｎｄが入力され、第３の入力にはＢ＃１待機が入力され、ＡＮＤ９３ｅの出力はＯＲ９５ｂの第２の入力に接続されている。
【０１２５】
ＡＮＤ９３ｆの第２の入力にはＢ＃１待機が入力され、第３の入力にはＢ＃０_Ｃｏｍｍａｎｄが入力され、ＡＮＤ９３ｆの出力はＯＲ９５ｂの第３の入力に接続されている。
【０１２６】
ＡＮＤ９４ｂの第１の入力にはＢ＃１実行が入力され、第２の入力にはＢ＃１待機が入力され、ＡＮＤ９４ｂの出力はＯＲ９５ｂの第４の入力に接続されている。  
ＯＲ９５ｂの出力はＷＢ１として待機レジスタ２６ｂのＤ入力に接続されている。
【０１２７】
このような構成で、ロジック部９１は、以下の論理式に従って、ＷＢ０およびＷＢ１をそれぞれ待機レジスタ２６ａおよび２６ｂへ出力する。  
ＷＢ０ ＝ Ｂ＃０_Ｃｏｍｍａｎｄ ＊ Ｂ＃０実行 ＊ ／Ｂ＃０待機 ＋
Ｂ＃０_Ｃｏｍｍａｎｄ ＊ ／Ｂ＃０実行 ＊ Ｂ＃０待機 ＋
Ｂ＃１_Ｃｏｍｍａｎｄ ＊ ／Ｂ＃１実行 ＊ Ｂ＃０待機 ＋
Ｂ＃０実行 ＊ Ｂ＃０待機                         ………（４ａ）
ＷＢ１ ＝ Ｂ＃１_Ｃｏｍｍａｎｄ ＊ Ｂ＃１実行 ＊ ／Ｂ＃１待機 ＋
Ｂ＃１_Ｃｏｍｍａｎｄ ＊ ／Ｂ＃１実行 ＊ Ｂ＃１待機 ＋
Ｂ＃０_Ｃｏｍｍａｎｄ ＊ ／Ｂ＃０実行 ＊ Ｂ＃１待機 ＋
Ｂ＃１実行 ＊ Ｂ＃１待機                         ………（４ｂ）
ここで、論理演算子の“／”は否定を表し、“＊”は論理積を表し、“＋”は論理和を表している。
【０１２８】
上述した構成により、バンク命令待機信号発生回路４３は、現在の実行状態、待機レジスタ２６ａおよび２６ｂの状態、および新しく入力されたアクセス命令（ＲＤＡ）に対応するＢＡに基づいて、（４ａ）式および（４ｂ）式に従って、アクセス命令の待機を判定し、これをｄ_ｉｎｔＲＤＡのタイミングで待機レジスタ２６ａおよび２６ｂにラッチする。
【０１２９】
上述の図３〜図８では、主に、ＲＤＡについてコントロール発生回路の構成を説明したが、ＷＲＡに関しても同様である。
【０１３０】
次に、上述した構成を持つ半導体記憶装置の動作について説明する。
【０１３１】
図９は、本発明の実施例に係わる半導体記憶装置の動作を示す表である。
【０１３２】
本発明の実施例に係わる半導体記憶装置の動作（ＡＣＴＩＯＮ）は、図９に示したように、半導体記憶装置の現在の状態（Ｃｕｒｒｅｎｔ Ｓｔａｔｅ）、待機レジスタ２６ａおよび２６ｂの状態（Ｃｕｒｒｅｎｔ Ｒｅｇ．）、およびそのコマンドサイクルで入力されたアクセス命令（Ｃｏｍｍａｎｄ）とＢＡ（ＡＤＤＲＥＳＳ）によって選択される。
【０１３３】
ここで、Ｃｕｒｒｅｎｔ Ｓｔａｔｅ欄のＯｐｅｎは、内部データバス１９が占有されていないことを示し、この時、コントロール信号発生回路２７からの制御信号は、Ｂ＃０実行＝“０”、Ｂ＃１実行＝“０”となっている。
【０１３４】
また、／ＣＳおよびＦＮは、図２に示したように、Ｃｏｍｍａｎｄを規定する外部入力である。
【０１３５】
さらに、ＡＤＤＲＥＳＳ欄のＵＡはＡ０〜Ａ１２から入力される上位アドレス（行アドレス）を示し、ＬＡは下位アドレス（列アドレス）を示している。
【０１３６】
さらに、記号“Ｂ＃”は、Ｂ＃０またはＢ＃１を表し、記号“Ｂ＊”は“Ｂ＃”の反対のバンク番号を表している。すなわち、“Ｂ＃”がＢ＃０の時は“Ｂ＊”はＢ＃１であり、“Ｂ＃”がＢ＃１の時は“Ｂ＊”はＢ＃０である。
【０１３７】
さらに、これに関連して、ＡＤＤＲＥＳＳ欄のＢＡは“Ｂ＃”に対応するバンクを示し、／ＢＡは“Ｂ＊”に対応するバンクを示している。
【０１３８】
さらに、Ｒｅｓｕｌｔｅｄ Ｒｅｇ．欄は、そのコマンドサイクルの結果として待機レジスタ２６ａおよび２６ｂがどのように変化するかを示している。また、ＡＣＴＩＯＮ欄の右端に示された（）内の数字は、図１０で後述するインターリーブ動作の具体例で参照される。
【０１３９】
例えば、現在の状態が“Ｒｅａｄ ｏｎ Ｂ＃”で、待機レジスタ２６ａおよび２６ｂが“Ｈｏｌｄ ＲＤＡ ｉｎ Ｂ＃”で、入力されたアクセス命令が／ＢＡについてのＲＤＡである場合（ＡＣＴＩＯＮ欄の右端に矢印“←”で示した（６）。）には、コントロール信号発生回路２７は、現在の“Ｂ＃”へのＲｅａｄが終了すると、つまり、内部データバス１９の“Ｂ＃”による占有が解消されると、待機レジスタ２６ａおよび２６ｂをそのまま（“Ｈｏｌｄ ＲＤＡ ｏｎ Ｂ＃”）にして、入力された／ＢＡのＲＤＡを先に実行するよう制御信号を生成して出力する。
【０１４０】
これは、“Ｂ＃”が内部データバス１９を解放しても、“Ｂ＃”のプリチャージが必要なため、“Ｂ＃”へのアクセスをすぐには開始できないためである。このように、コントロール信号発生回路２７がアクセス命令の実行順序を適宜入れ替えることにより、内部データバス１９のインターリーブ動作を効率よく行うことができる。
【０１４１】
次に、一例として、ＲＤＡの連続入力にかかわるインターリーブ動作を図９の動作表に基づいて具体的に説明する。
【０１４２】
図１０は、本発明の実施例に係わる半導体記憶装置のインターリーブ動作を説明する図である。
【０１４３】
ここでは、各コマンドサイクルで入力されるアクセス命令（ＲＤＡ）とＢＡ、およびコントロール信号発生回路２７における各ブロックの出力信号をＣｌｏｃｋサイクルごとに論理値で示してある。
【０１４４】
Ｃｌｏｃｋは、左端を起点（“０”）にして、アクセス命令が取り込まれる偶数番目のサイクル番号を記載している。
【０１４５】
太線で囲んだ部分はその制御信号によってメモリバンク２０ａまたは２０ｂがアクセスされ、そのデータ入出力のために内部データバス１９が占有されていることを示している。
【０１４６】
１つのアクセス命令の実行時間（ランダムサイクル時間）は４Ｃｌｏｃｋサイクル、外部からアクセス命令を入力できるコマンドサイクルは２Ｃｌｏｃｋサイクルである。
【０１４７】
本発明の実施例に係わる半導体記憶装置はＣｌｏｃｋに同期してアクセス命令を入力するが、図１０では、Ｃｌｏｃｋ０、２、４、６、８、１０、１２、１４、…にＲＤＡを入力し、Ｃｌｏｃｋ２０、２４、３８、４０、４２では外部から何も指示していない、すなわち、ＤＥＳＬを入力している。
【０１４８】
ＲＤＡは、同時にかならずＢＡ（ＢＡ=“０” ａｔ Ｃｌｏｃｋ０、８、１０、１２、…、ＢＡ=“１” ａｔ Ｃｌｏｃｋ２、４、６、１４、…)を指定する。それらの入力により、指定されたバンクに対する外部命令を受け付けるかどうかを、バンク命令取り込み信号発生回路４２で判断する。
【０１４９】
図１０では、Ｃｌｏｃｋ０、８、１０、１２、…で、Ｂ＃０に対するＲＤＡを取り込み、クロック２、４、６、１４、…で、Ｂ＃１に対するＲＤＡを取り込んでいる。
【０１５０】
取り込んだＲＤＡは、バンク実行開始信号発生回路４４およびバンク命令待機信号発生回路４３により、実行するか待機するかが判断される。これにより、同じバンクに命令が連続して入力された場合で、別のバンクに待機中の命令がある場合には、待機中の命令を優先して実行する。
【０１５１】
図１０では、Ｃｌｏｃｋ８に続いてＣｌｏｃｋ１０でＢ＃０にＲＤＡが入力されているが、Ｂ＃１に待機中のアクセス命令があるため、入力されたＲＤＡを待機して、Ｂ＃１に待機中のアクセス命令を先に実行している。
【０１５２】
次に、図１０の下部に示した記号に従って、具体的な詳細動作を順次説明する。  
（ａ）のＣｌｏｃｋサイクルは、初期状態であり、図９のＡＣＴＩＯＮ（１）の状態である。
【０１５３】
（ｂ）のＣｌｏｃｋサイクルでは、コントロール信号発生回路２７は、図９のＡＣＴＩＯＮ（２）に従って、Ｂ＃０に対するＲＤＡ命令を取り込む。
【０１５４】
そして、（ｃ）のＣｌｏｃｋサイクルで、コントロール信号発生回路２７は、実行中または待機中のアクセス命令がないため、取り込んだＲＤＡ命令を即実行開始するようメモリバンク２０ａを制御する。ここで、太枠で示したように、Ｂ＃０が内部データバス１９を占有する。
【０１５５】
（ｄ）のＣｌｏｃｋサイクルでは、コントロール信号発生回路２７は、図９のＡＣＴＩＯＮ（３）に従って、Ｂ＃１に対するＲＤＡ命令を取り込む。
【０１５６】
そして、（ｅ）のＣｌｏｃｋサイクルで、コントロール信号発生回路２７は、Ｂ＃１に実行中の命令がないため、（ｄ）で取り込んだＲＤＡ命令を即実行開始するようメモリバンク２０ｂを制御する。この時、（ｃ）で取り込んだＲＤＡ命令による内部データバス１９の占有は解消されている。
【０１５７】
（ｆ）のＣｌｏｃｋサイクルでは、コントロール信号発生回路２７は、図９のＡＣＴＩＯＮ（４）に従って、Ｂ＃１に対するＲＤＡ命令を取り込む。
【０１５８】
そして、（ｇ）のＣｌｏｃｋサイクルで、Ｂ＃１が実行中（プリチャージ動作中）であるため、コントロール信号発生回路２７は、取り込んだＲＤＡ命令を待機レジスタ２６ａおよび２６ｂに格納する。
【０１５９】
（ｈ）のＣｌｏｃｋサイクルでは、コントロール信号発生回路２７は、図９のＡＣＴＩＯＮ（５）に従って、Ｂ＃１に対するＲＤＡ命令を取り込む。
【０１６０】
そして、（ｉ）のＣｌｏｃｋサイクルで、（ｄ）で取り込んだＢ＃１の実行は終了しており、コントロール信号発生回路２７は、待機レジスタ２６ａおよび２６ｂに保持されていたＢ＃１に対するＲＤＡ命令を実行開始するようメモリバンク２０ｂを制御する。さらに、（ｈ）で取り込んだＲＤＡ命令を待機レジスタ２６ａおよび２６ｂに格納する。
【０１６１】
（ｊ）のＣｌｏｃｋサイクルでは、コントロール信号発生回路２７は、図９のＡＣＴＩＯＮ（６）に従って、Ｂ＃０に対するＲＤＡ命令を取り込む。
【０１６２】
そして、（ｋ）のＣｌｏｃｋサイクルで、コントロール信号発生回路２７は、Ｂ＃０に実行中の命令がないため、（ｊ）で取り込んだＲＤＡ命令を即実行開始するようメモリバンク２０ａを制御する。この時、（ｈ）で取り込んで待機レジスタ２６ａおよび２６ｂに保持されているＢ＃１に対するＲＤＡ命令は、そのまま保持され後の（ｎ）のＣｌｏｃｋサイクルで実行開始される。
【０１６３】
（ｍ）のＣｌｏｃｋサイクルでは、コントロール信号発生回路２７は、図９のＡＣＴＩＯＮ（７）に従って、Ｂ＃０に対するＲＤＡ命令を取り込む。
【０１６４】
そして、（ｎ）のＣｌｏｃｋサイクルで、（ｄ）で取り込んだＢ＃１の実行による内部データバス１９の占有は終了しており、コントロール信号発生回路２７は、待機レジスタ２６ａおよび２６ｂに保持されていたＢ＃１に対するＲＤＡ命令を実行開始するようメモリバンク２０ｂを制御する。さらに、（ｍ）で取り込んだＲＤＡ命令を待機レジスタ２６ａおよび２６ｂに格納する。
【０１６５】
また、（ｐ）のＣｌｏｃｋサイクルでは、コントロール信号発生回路２７は、図９のＡＣＴＩＯＮ（８）に従って、Ｂ＃０に対するＲＤＡ命令を自動的に生成する。
【０１６６】
そして、（ｑ）のＣｌｏｃｋサイクルで、Ｂ＃１の内部データバス１９の占有は終了しており、コントロール信号発生回路２７は、待機レジスタ２６ａおよび２６ｂに保持されていたＢ＃０に対するＲＤＡ命令を実行開始するようメモリバンク２０ｂを制御する。
【０１６７】
上述の図１０では、主に、ＲＤＡについてコントロール発生回路の動作を説明したが、ＷＲＡに関しても同様である。
【０１６８】
次に、上述した半導体記憶装置の内部データバス１９の使用効率について説明する。  
図１１は、本発明の実施例に係わる半導体記憶装置における内部データバス１９の使用効率を説明する図である。ここで、使用している記号などは、図１０と同様なので説明は省略する。また、図１１に示した矢印は、アクセス命令の取り込みとその実行の対応関係を表している。
【０１６９】
図１１では、４４Ｃｌｏｃｋサイクルで１８命令を実行している。したがって、命令効率は、２.４４ Ｃｌｏｃｋ／１命令である。ここで、命令効率は、ある一連の命令入力に対して、一つのアクセス命令を実行するのにかかった平均クロック数で表す。
【０１７０】
この命令効率が小さいほど効率よくアクセス命令が実行され、内部データバス１９の使用効率が向上する。
【０１７１】
図１２は、２バンク構成を持つ従来の半導体記憶装置における内部データバス１９の使用効率を説明する図である。ここでは、図１１との比較のため、１命令の実行時間（ランダムサイクル時間）は４Ｃｌｏｃｋサイクルであり、そのときの内部データバス１９の占有期間は２Ｃｌｃｏｋサイクルであるとした。
【０１７２】
図１２に示したように、従来の２バンク構成では、図の順序で命令が入力されるケースでは、命令効率は３.１１ Ｃｌｏｃｋ／１命令となり、本発明の実施例に係わる半導体記憶装置に比べ、２０％以上も効率が低下することがわかる。
【０１７３】
本発明の実施例に係わる半導体記憶装置は、上述したように、外部からのアクセス命令の実行順序を制御するために、コントロール信号発生回路２７に待機レジスタ２６ａおよび２６ｂなどの追加とメモリバンク２０ａおよび２０ｂごとに上位アドレスラッチ２３ａおよび２３ｂ、下位アドレスラッチ２４ａおよび２４ｂの追加が必要となるが、これらによるチップ面積の増加は、バンク数によるチップ面積の差に比べて無視できる程度に小さい。
【０１７４】
図１３は、４バンク構成を持つ従来の半導体記憶装置における内部データバス１９の使用効率を説明する図である。ここで、命令の実行時間などの条件は、図１２と同様である。
【０１７５】
図１３に示したように、従来の４バンク構成では、図の順序で命令が入力されるケースでは、命令効率は２.４４ Ｃｌｏｃｋ／１命令となり、本発明の実施例に係わる半導体記憶装置と同程度となる。
【０１７６】
しかしながら、４バンク構成の場合は、本発明の実施例に係わる半導体記憶装置に比べ、チップ面積が大幅に増加する。
【０１７７】
図１４は、本発明の実施例に係わる半導体記憶装置のレイアウト面積を比較するイメージ図である。
【０１７８】
最近の微細化されたプロセス技術を用いて８ＭｂｉｔのＤＲＡＭを設計すると、図１４に示したように、メモリセルアレイ１０１とデコーダ回路１０２が同程度のレイアウト面積となる。
【０１７９】
したがって、図１４に示したように、例えば、３２Ｍｂｉｔ ＤＲＡＭを設計する場合には、８Ｍｂｉｔ ＤＲＡＭの面積を２として、１バンク構成では５、２バンク構成では６、４バンク構成では８のチップ面積となる。
【０１８０】
すなわち、内部データバス１９の使用効率を上げるためにバンク数を増やすと、チップ面積が大幅に増加する。
【０１８１】
図１１〜図１４に示したことから、本発明の実施例に係わる半導体記憶装置は、従来の４バンク構成と同じ性能でチップ面積を２０％程度削減できることがわかる。
【０１８２】
したがって、上記実施例によれば、外部から取り込んだアクセス命令の実行順序を適宜入れ替えることができるので、チップサイズの増加を抑制しつつ、半導体記憶装置におけるデータバスの使用効率を大幅に向上させることができる。
【０１８３】
上述の実施例の説明では、メモリセルはＤＲＡＭセルであるとしたが、本発明はこれに限られるものではなく、他のメモリセル、例えば、ＳＲＡＭセル、ＥＥＰＲＯＭセルなどにも適用することも可能である。
【０１８４】
また、上述の実施例の説明では、半導体記憶装置は２バンク構成であるとしてが、本発明はこれに限られるものではなく、２以上の複数のバンクを持つ半導体記憶装置に適用することができる。
【０１８５】
さらに、上述の実施例の説明では、アクセス命令はＲＤＡおよびＷＲＡの２つであるとしたが、本発明はこれに限られるものではなく、原理的には、ある命令、もしくは連続する一連の命令で、読み出しもしくは書き込み動作が一義的に決定される半導体記憶装置に適用することが可能である。
【図面の簡単な説明】
【０１８６】
【図１】本発明の実施例に係わる半導体記憶装置を示す回路ブロック図。
【図２】本発明の実施例に係わる半導体記憶装置における入力信号と命令との対応を示す表。
【図３】本発明の実施例に係わる半導体記憶装置におけるコントロール信号発生回路を示す回路ブロック図。
【図４】本発明の実施例に係わる半導体記憶装置における内部Ｒｅａｄ命令信号発生回路を示す回路図。
【図５】本発明の実施例に係わる半導体記憶装置における内部Ｒｅａｄ命令信号発生回路の動作を示す波形図。
【図６】本発明の実施例に係わる半導体記憶装置におけるバンク命令取り込み信号発生回路を示す回路図。
【図７】本発明の実施例に係わる半導体記憶装置におけるバンク実行開始信号発生回路を示す回路図。
【図８】本発明の実施例に係わる半導体記憶装置におけるバンク命令待機信号発生回路を示す回路図。
【図９】本発明の実施例に係わる半導体記憶装置の動作を示す表。
【図１０】本発明の実施例に係わる半導体記憶装置のインターリーブ動作を説明する図。
【図１１】本発明の実施例に係わる半導体記憶装置における内部データバスの使用効率を説明する図。
【図１２】２バンク構成を持つ従来の半導体記憶装置における内部データバスの使用効率を説明する図。
【図１３】４バンク構成を持つ従来の半導体記憶装置における内部データバスの使用効率を説明する図。
【図１４】本発明の実施例に係わる半導体記憶装置のレイアウト面積を比較するイメージ図。
【符号の説明】
【０１８７】
ＢＡ  バンクアドレス
Ｃｏｍｍａｎｄ  アクセス命令
ＲＤＡ  データ読み出しのアクセス命令
ＷＲＡ  データ書き込みのアクセス命令
１２  コマンドデコーダ
１３  アドレスバッファ
１９  内部データバス
２０ａ、２０ｂ  メモリバンク
２３ａ、２３ｂ  上位アドレスラッチ
２４ａ、２４ｂ  下位アドレスラッチ
２６ａ、２６ｂ  待機レジスタ
２７  コントロール信号発生回路
２８ａ、２８ｂ  メモリセルアレイ
２９ａ、２９ｂ  行デコーダ
３０ａ、３０ｂ  列デコーダ
４１  内部Ｒｅａｄ命令信号発生回路
４２  バンク命令取り込み信号発生回路
４３  バンク命令待機信号発生回路
４４  バンク実行開始信号発生回路
【図１】
2006221710.tif 000003
【図２】
2006221710.tif 000004
【図３】
2006221710.tif 000005
【図４】
2006221710.tif 000006
【図５】
2006221710.tif 000007
【図６】
2006221710.tif 000008
【図７】
2006221710.tif 000009
【図８】
2006221710.tif 000010
【図９】
2006221710.tif 000011
【図１０】
2006221710.tif 000012
【図１１】
2006221710.tif 000013
【図１２】
2006221710.tif 000014
【図１３】
2006221710.tif 000015
【図１４】
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