(57)【要約】      （修正有）【課題】セルの周辺領域における線状パターンのＣＤを減少させることができる半導体素子の製造方法を提供する。【解決手段】セル領域及び周辺領域が画定された基板２００上にシリコン窒化膜２０１Ａを形成する工程、シリコン窒化膜上に反射防止膜としてシリコン酸窒化膜２０２Ａを形成する工程、セル領域では最終パターンの線幅Ｗ１Ａより広い幅Ｗ１を有し、周辺領域ではパターンの崩れの発生を抑える最小の線幅Ｗ２を有するようにシリコン酸窒化膜上にフォトレジストパターン２０３を形成する工程、フォトレジストパターンをエッチングマスクとしてシリコン酸窒化膜とシリコン窒化膜とをエッチングする処理を、残留するシリコン酸窒化膜２０２Ｂとシリコン窒化膜２０１Ｂとの線幅Ｗ１Ａ，Ｗ２Ｂがフォトレジストパターンの線幅Ｗ１，Ｗ２に比べて狭くなるまで行う工程、及び残留するシリコン窒化膜を過度エッチングする工程を含む。【選択図】  図３Ｂ
2006013485.tif 000002
【特許請求の範囲】
【請求項１】
セル領域及び周辺領域が画定された基板上に蒸着によってシリコン窒化膜を形成する第１ステップ、
前記シリコン窒化膜上に蒸着によって反射防止膜としてシリコン酸窒化膜を形成する第２ステップ、
前記セル領域では最終パターンの線幅より広い幅を有し、前記周辺領域ではパターンの崩れの発生を抑える最小の線幅を有するように前記シリコン酸窒化膜上に線状のフォトレジストパターンを形成する第３ステップ、
ポリマーの発生を抑制しながら、前記フォトレジストパターンをエッチングマスクとして前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする処理を、エッチング後に残留する前記シリコン酸窒化膜と前記シリコン窒化膜との線幅が前記フォトレジストパターンの線幅に比べて狭くなるまで行う第４ステップ、及び
前記第４ステップの後に残留する前記シリコン窒化膜を過度エッチングする第５ステップを含む半導体素子の製造方法。
【請求項２】
前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする前記第４ステップと、残留する前記シリコン窒化膜を過度エッチングする前記第５ステップとにおいて、
エッチングガスにＣＨＦ３とＣＦ４との混合ガスを用いることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする前記第４ステップにおいて、ウェハチャックの温度を約５０℃以上に維持することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第４ステップにおいて前記シリコン酸窒化膜をエッチングする際に、ＣＨＦ３とＣＦ４との混合比が、ＣＦ４を１としてＣＨＦ３が約１．１〜約１．６である混合ガスを使用することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第４ステップにおいて前記シリコン窒化膜をエッチングする際に、ＣＨＦ３とＣＦ４との混合比が、ＣＨＦ３を１としてＣＦ４が約１．１〜約２である混合ガスを使用することを特徴とする請求項３または４に記載の半導体素子の製造方法。
【請求項６】
残留する前記シリコン窒化膜を過度エッチングする前記第５ステップにおいて、ＣＨＦ３とＣＦ４との混合比が、ＣＦ４を１としてＣＨＦ３が約１．５〜約３である混合ガスを使用することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項７】
セル領域及び周辺領域が画定された基板上に蒸着によって導電膜を形成する第１ステップ、
前記導電膜上に蒸着によって絶縁性ハードマスクとしてシリコン窒化膜を形成する第２ステップ、
前記シリコン窒化膜上に蒸着によって反射防止膜としてシリコン酸窒化膜を形成する第３ステップ、
前記セル領域では最終パターンの線幅より広い幅を有し、前記周辺領域ではパターンの崩れの発生を抑える最小の線幅を有するように前記シリコン酸窒化膜上に線状のフォトレジストパターンを形成する第４ステップ、
ポリマーの発生を抑制しながら、前記フォトレジストパターンをエッチングマスクとして前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする処理を、エッチング後に残留する前記シリコン酸窒化膜と前記シリコン窒化膜との線幅が前記フォトレジストパターンの線幅に比べて狭くなるまで行う第５ステップ、
前記第５ステップの後に残留する前記シリコン窒化膜を過度エッチングする第６ステップ、
前記フォトレジストパターンを除去する第７ステップ、
前記第７ステップの後に残留する前記シリコン酸窒化膜と前記シリコン窒化膜とをエッチングマスクとして前記導電膜をエッチングする第８ステップ、及び
前記第８ステップの後に残留する前記シリコン酸窒化膜を除去する第９ステップを含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする前記第５ステップと、残留する前記シリコン窒化膜を過度エッチングする前記第６ステップとにおいて、
エッチングガスにＣＨＦ３とＣＦ４との混合ガスを用いることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする前記第５ステップにおいて、ウェハチャックの温度を約５０℃以上に維持することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記第５ステップにおいて前記シリコン酸窒化膜をエッチングする際に、ＣＨＦ３とＣＦ４との混合比が、ＣＦ４を１としてＣＨＦ３が約１．１〜約１．６である混合ガスを使用することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第５ステップにおいて前記シリコン窒化膜をエッチングする際に、ＣＨＦ３とＣＦ４との混合比が、ＣＨＦ３を１としてＣＦ４が約１．１〜約２である混合ガスを使用することを特徴とする請求項９または１０に記載の半導体素子の製造方法。
【請求項１２】
残留する前記シリコン窒化膜を過度エッチングする前記第６ステップにおいて、ＣＨＦ３とＣＦ４との混合比が、ＣＦ４を１としてＣＨＦ３が約１．５〜約３である混合ガスを使用することを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、線幅の狭い線状パターンを形成することができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年の半導体素子におけるデザインルールの縮小により、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）におけるゲート電極等の線状パターンの線幅が、半導体素子のセル領域だけでなく、周辺領域においても減少してきている。
【０００３】
例えば、１００ｎｍのデザインルールが適用されるＤＲＡＭにおいて、周辺領域の線幅は、マスクのＤＩＣＤ（Ｄｅｖｅｌｏｐ  Ｉｎｓｐｅｃｔｉｏｎ  Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）が１．１３０μｍであり、ＦＩＣＤ（Ｆｉｎａｌ  Ｉｎｓｐｅｃｔｉｏｎ  Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）が０．１７０μｍである。しかしながら、グラフィック処理に用いる半導体素子等の高速な動作が要求される半導体素子では、周辺領域においても、線幅、従ってＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）をより減少させる必要がある。
【０００４】
しかし、上記必要性にもかかわらず、マスクのＤＩＣＤの減少は、パターンの崩れの発生により限界に達している。また、ゲート電極等の線状パターンを形成するためのエッチングは、ＦＩＣＤをＤＩＣＤよりも増大させる処理、即ち線幅が広がる処理である。それゆえに、周辺領域において線幅を減少させるには限界がある。
【０００５】
図１は従来技術に係るマスクパターンのＣＤの変化を説明するための断面図である。
【０００６】
図１に示すように、セル領域Ａと周辺領域Ｂとが画定された基板１００上にゲート導電膜１０１を形成する。ゲート導電膜１０１上にゲートハードマスク１０２をパターニングし、ゲートハードマスク１０２上には反射防止膜１０３をパターニングする。反射防止膜１０３上には線状パターン形成のためのフォトレジストパターン１０４の一部が残留している。
【０００７】
ここで、ゲート導電膜１０１はポリシリコンとタングステンシリサイドとの積層構造であって、ゲートハードマスク１０２はシリコン窒化膜からなり、反射防止膜１０３はシリコン酸窒化膜からなる。
【０００８】
また、図１のＷ１とＷ２は、それぞれ、フォトレジストパターン１０４形成時におけるセル領域Ａと周辺領域ＢにおけるＤＩＣＤであり、Ｗ１ＡとＷ２Ｂは、それぞれ、最終の線状パターン形成後におけるセル領域Ａと周辺領域ＢにおけるＦＩＣＤである。
【０００９】
図１に示すように、従来の半導体素子の製造方法においては、ＤＩＣＤであるＷ１とＷ２とが、ＦＩＣＤであるＷ１ＡとＷ２Ｂとにそれぞれ増大することがわかる。
【００１０】
図２は従来技術に係るゲート電極のＦＩＣＤに該当する線幅をプロットしたグラフである。
【００１１】
図２に示すように、セル領域Ａにおけるゲート電極の線幅は約０．１２０μｍであり、周辺領域Ｂにおけるゲート電極の線幅は約０．１７０μｍである。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記のように、従来の線状パターンの形成方法においては、形成された線状パターンのＦＩＣＤが、マスクパターンのＤＩＣＤと比較して増大するので、線幅を現状よりも減少させることができないという問題がある。
【００１３】
また、マスクのＤＩＣＤの減少がパターンの崩れの発生により限界に達しているため、周辺領域におけるＣＤを減少させることができないという問題がある。
【００１４】
本発明は、上記した従来技術の問題点を解決するためになされたものであり、その目的は、周辺領域における線状パターンのＣＤを、パターンの崩れの発生を伴わずにセル領域と共に減少させることができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の第１の態様によれば、セル領域及び周辺領域が画定された基板上に蒸着によってシリコン窒化膜を形成する第１ステップ、前記シリコン窒化膜上に蒸着によって反射防止膜としてシリコン酸窒化膜を形成する第２ステップ、前記セル領域では最終パターンの線幅より広い幅を有し、前記周辺領域ではパターンの崩れの発生を抑える最小の線幅を有するように前記シリコン酸窒化膜上に線状のフォトレジストパターンを形成する第３ステップ、ポリマーの発生を抑制しながら、前記フォトレジストパターンをエッチングマスクとして前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする処理を、エッチング後に残留する前記シリコン酸窒化膜と前記シリコン窒化膜との線幅が前記フォトレジストパターンの線幅に比べて狭くなるまで行う第４ステップ、及び前記第４ステップの後に残留する前記シリコン窒化膜を過度エッチングする第５ステップを含む半導体素子の製造方法を提供することができる。
【００１６】
前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする前記第４ステップと、残留する前記シリコン窒化膜を過度エッチングする前記第５ステップとにおいて、エッチングガスにＣＨＦ３とＣＦ４との混合ガスを用いることができる。
【００１７】
また、前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする前記第４ステップにおいて、ウェハチャックの温度を約５０℃以上に維持することができる。
【００１８】
また、前記第４ステップにおいて前記シリコン酸窒化膜をエッチングする際に、ＣＨＦ３とＣＦ４との混合比が、ＣＦ４を１としてＣＨＦ３が約１．１〜約１．６である混合ガスを使用することができる。
【００１９】
また、前記第４ステップにおいて前記シリコン窒化膜をエッチングする際に、ＣＨＦ３とＣＦ４との混合比が、ＣＨＦ３を１としてＣＦ４が約１．１〜約２である混合ガスを使用することができる。
【００２０】
また、残留する前記シリコン窒化膜を過度エッチングする前記第５ステップにおいて、ＣＨＦ３とＣＦ４との混合比が、ＣＦ４を１としてＣＨＦ３が約１．５〜約３である混合ガスを使用することができる。
【００２１】
また、上記課題を解決するために、本発明の第２の態様によれば、セル領域及び周辺領域が画定された基板上に蒸着によって導電膜を形成する第１ステップ、前記導電膜上に蒸着によって絶縁性ハードマスクとしてシリコン窒化膜を形成する第２ステップ、前記シリコン窒化膜上に蒸着によって反射防止膜としてシリコン酸窒化膜を形成する第３ステップ、前記セル領域では最終パターンの線幅より広い幅を有し、前記周辺領域ではパターンの崩れの発生を抑える最小の線幅を有するように前記シリコン酸窒化膜上に線状のフォトレジストパターンを形成する第４ステップ、ポリマーの発生を抑制しながら、前記フォトレジストパターンをエッチングマスクとして前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする処理を、エッチング後に残留する前記シリコン酸窒化膜と前記シリコン窒化膜との線幅が前記フォトレジストパターンの線幅に比べて狭くなるまで行う第５ステップ、前記第５ステップの後に残留する前記シリコン窒化膜を過度エッチングする第６ステップ、前記フォトレジストパターンを除去する第７ステップ、前記第７ステップの後に残留する前記シリコン酸窒化膜と前記シリコン窒化膜とをエッチングマスクとして前記導電膜をエッチングする第８ステップ、及び前記第８ステップの後に残留する前記シリコン酸窒化膜を除去する第９ステップを含むことを特徴とする半導体素子の製造方法を提供することができる。
【００２２】
前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする前記第５ステップと、残留する前記シリコン窒化膜を過度エッチングする前記第６ステップとにおいて、エッチングガスにＣＨＦ３とＣＦ４との混合ガスを用いることができる。
【００２３】
また、前記シリコン酸窒化膜と前記シリコン窒化膜とを順次エッチングする前記第５ステップにおいて、ウェハチャックの温度を約５０℃以上に維持することができる。
【００２４】
また、前記第５ステップにおいて前記シリコン酸窒化膜をエッチングする際に、ＣＨＦ３とＣＦ４との混合比が、ＣＦ４を１としてＣＨＦ３が約１．１〜約１．６である混合ガスを使用することができる。
【００２５】
また、前記第５ステップにおいて前記シリコン窒化膜をエッチングする際に、ＣＨＦ３とＣＦ４との混合比が、ＣＨＦ３を１としてＣＦ４が約１．１〜約２である混合ガスを使用することができる。
【００２６】
また、残留する前記シリコン窒化膜を過度エッチングする前記第６ステップにおいて、ＣＨＦ３とＣＦ４との混合比が、ＣＦ４を１としてＣＨＦ３が約１．５〜約３である混合ガスを使用することができる。
【発明の効果】
【００２７】
本発明によると、セル領域における線幅を保ちながら、周辺領域における線幅の減少度を増大させる、即ち、周辺領域における線状パターンのＣＤを減少させることができる。また、それにより、半導体素子の集積度を高めることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好ましい実施の形態を添付の図面を参照して詳細に説明する。
【００２９】
図３Ａ及び図３Ｂは本発明の好ましい第１の実施の形態に係る半導体素子の製造方法におけるゲート電極の線状パターンの形成工程を説明する断面図である。
【００３０】
図３Ａに示すように、セル領域Ａと周辺領域Ｂとが画定された、半導体素子を構成するための種々の要素が形成された基板２００上に被エッチング層としてシリコン窒化膜２０１Ａを蒸着によって形成する。その後、シリコン窒化膜２０１Ａ上に反射防止膜としてシリコン酸窒化膜２０２Ａを蒸着によって形成する。次いで、シリコン酸窒化膜２０２Ａ上に、フォトリソグラフィーによってパターン形成のためのフォトレジストパターン２０３を線状に形成する。
【００３１】
この時、セル領域Ａで形成される最終のパターンの線幅はＷ１Ａであるが、ＦＩＣＤをＤＩＣＤよりも減少させる処理、即ち線幅を狭くする処理である後続のエッチングを行うことにより幅が減少するため、あらかじめフォトレジストパターン２０３の線幅であるＷ１を、最終目的であるＷ１Ａより大きく形成しておく。
【００３２】
一方、上記の線幅を狭くする処理を維持するためには、下方に位置するシリコン窒化膜２０１Ａに対するエッチングの進行時に、上方に位置するフォトレジストパターン２０３に対するエッチングが起こってはいけない。また、あわせて、シリコン窒化膜２０１Ａがより大量にエッチングされる条件のもとでエッチングを実施する必要がある。
【００３３】
このようなエッチング条件のもとで、図３Ｂに示すように、フォトレジストパターン２０３をエッチングマスクとしてシリコン酸窒化膜２０２Ａとシリコン窒化膜２０１Ａとをエッチングする。ここで、セル領域Ａ及び周辺領域Ｂにおいて、フォトレジストパターン２０３の線幅、即ちＤＩＣＤであるＷ１とＷ２とが、それぞれ、最終のパターン形成後のＦＩＣＤであるＷ１ＡとＷ２Ｂとに減少していることがわかる。ここで、符号２０２Ｂはパターニングされたシリコン酸窒化膜、符号２０１Ｂはパターニングされたシリコン窒化膜を表す。
【００３４】
より詳細には、図３Ａに示すシリコン酸窒化膜２０２Ａをエッチングしてシリコン酸窒化膜２０２Ｂを形成する時には、ＣＨＦ３とＣＦ４との混合比率（ＣＨＦ３：ＣＦ４）が約１．１：１〜約１．６：１である混合ガスを用いる。また、図３Ａに示したシリコン窒化膜２０１Ａをエッチングしてシリコン窒化膜２０１Ｂを形成する時には、上記とは異なる混合比率、即ち、ＣＨＦ３とＣＦ４との混合比率（ＣＨＦ３：ＣＦ４）が１：約１．１〜１：約２である混合ガスを用いて、エッチングする領域を選択的に決定する。また、この時、ウェハチャック（Ｃｈｕｃｋ）の温度を約５０℃以上の高温に設定し、ウェハの表面に付着するポリマーの量を抑制しながら、線幅を狭くする処理を維持する。
【００３５】
一方、シリコン窒化膜２０１Ａのエッチングによりシリコン窒化膜２０１Ｂを形成する時には、余分なシリコン窒化膜２０１Ａがエッチングされずに残留することがないように、ＣＨＦ３とＣＦ４との混合比率（ＣＨＦ３：ＣＦ４）が約１．５：１〜約３：１である混合ガスを用いて過度にエッチングを行う。このガスの混合比率により、この過度のエッチング処理は、パターンの損傷を防止するパッシベーション（Ｐａｓｓｉｖａｔｉｏｎ）処理となる。
【００３６】
従って、ＦＩＣＤはセル領域Ａ及び周辺領域Ｂにおいて共にＤＩＣＤよりも減少するが、セル領域ＡにおけるＤＩＣＤはあらかじめ大きく形成されているため、セル領域ＡにおけるＦＩＣＤは従来とほとんど同じであるのに対して、周辺領域Ｂにおいては、ＦＩＣＤを従来に比べてより減少させることができる。
【００３７】
図４Ａ〜図４Ｃは本発明の好ましい第２の実施の形態に係る半導体素子の製造方法におけるゲート電極の線状パターンの形成工程を説明する断面図である。
【００３８】
図４Ａに示すように、セル領域Ａと周辺領域Ｂとが画定された、半導体素子を構成するための種々の要素が形成された基板３００上に被エッチング層としてゲート導電膜３０１Ａを蒸着によって形成する。その後、ゲート導電膜３０１Ａ上にシリコン窒化膜３０２Ａと、反射防止膜としてのシリコン酸窒化膜３０３Ａとを順次蒸着によって形成する。次いで、シリコン酸窒化膜３０３Ａ上にフォトリソグラフィーによってパターン形成のためのフォトレジストパターン３０４を線状に形成する。ここで、ゲート導電膜３０１Ａは、ポリシリコン、タングステン、タングステンシリサイドなどの単独の膜、或いはそれらのうちのいくつかを組み合わせた積層膜として形成される。
【００３９】
この時、セル領域Ａで形成される最終のパターンの線幅はＷ１Ａであるが、線幅を狭くする処理である後続のエッチングを行うことにより幅が減少するため、あらかじめフォトレジストパターン３０４の線幅であるＷ１を、最終目的であるＷ１Ａより大きく形成しておく。
【００４０】
一方、上記の線幅を狭くする処理を維持するためには、下方に位置するシリコン窒化膜３０２Ａに対するエッチングの進行時に、上方に位置するフォトレジストパターン３０４に対するエッチングが起こってはいけない。また、あわせて、シリコン窒化膜３０２Ａがより大量にエッチングされる条件のもとで、エッチングを実施する必要がある。
【００４１】
このようなエッチング条件のもとで、図４Ｂに示すように、フォトレジストパターン３０４をエッチングマスクとしてシリコン酸窒化膜３０３Ａとシリコン窒化膜３０２Ａとをエッチングする。ここで、セル領域Ａ及び周辺領域Ｂにおいて、フォトレジストパターン３０４の線幅、即ちＤＩＣＤであるＷ１とＷ２とが、それぞれ、最終のパターン形成後のＦＩＣＤであるＷ１ＡとＷ２Ｂとに減少していることがわかる。ここで、符号３０３Ｂはパターニングされたシリコン酸窒化膜、符号３０２Ｂはパターニングされたシリコン窒化膜を表す。
【００４２】
より詳細には、図４Ａに示すシリコン酸窒化膜３０３Ａをエッチングしてシリコン酸窒化膜３０３Ｂを形成する時には、ＣＨＦ３とＣＦ４との混合比率（ＣＨＦ３：ＣＦ４）が約１．１：１〜約１．６：１である混合ガスを用いる。また、図４Ａに示したシリコン窒化膜３０２Ａをエッチングしてシリコン窒化膜３０２Ｂを形成する時には、上記とは異なる混合比率、即ち、ＣＨＦ３とＣＦ４との混合比率（ＣＨＦ３：ＣＦ４）が１：約１．１〜１：約２である混合ガスを用いて、エッチングする領域を選択的に決定する。また、この時、ウェハチャックの温度を約５０℃以上の高温に設定し、ウェハの表面に付着するポリマーの量を抑制しながら、線幅を狭くする処理を維持する。
【００４３】
一方、シリコン窒化膜３０２Ａのエッチングによりシリコン窒化膜３０２Ｂを形成する時には、余分なシリコン窒化膜３０２Ａがエッチングされずに残留することがないように、ＣＨＦ３とＣＦ４との混合比率（ＣＨＦ３：ＣＦ４）が約１．５：１〜約３：１である混合ガスを用いて過度にエッチングを行う。このガスの混合比率により、この過度のエッチング処理は、パターンの損傷を防止するパッシベーション処理となる。
【００４４】
次いで、図４Ｃに示すように、フォトレジストパターンの剥離処理を行ってフォトレジストパターン３０４を除去した後、反射防止膜、即ち、パターニングされたシリコン酸窒化膜３０３Ｂとゲートハードマスクであるパターニングされたシリコン窒化膜３０２Ｂとをエッチングマスクとしてゲート導電膜３０１Ａをエッチングしてパターニングされたゲート導電膜３０１Ｂを形成する。その後、パターニングされたシリコン酸窒化膜３０３Ｂを除去することにより、ゲートハードマスクであるシリコン窒化膜３０２Ｂとゲート導電膜３０１Ｂとの積層構造を有するゲート電極の形成を完了する。
【００４５】
従って、ＦＩＣＤはセル領域Ａ及び周辺領域Ｂにおいて共にＤＩＣＤよりも減少するが、セル領域ＡにおけるＤＩＣＤはあらかじめ大きく形成されているため、セル領域ＡにおけるＦＩＣＤは従来とほとんど同じであるのに対して、周辺領域Ｂにおいては、ＦＩＣＤを従来に比べてより減少させることができる。
【００４６】
図５は本発明に係る半導体素子の製造方法で形成したゲート電極のＦＩＣＤに該当する線幅をプロットしたグラフである。
【００４７】
従来技術においては、図２に示したように、セル領域におけるゲート電極の線幅は約０．１２０μｍであり、周辺領域におけるゲート電極の線幅は約０．１７０μｍである。一方、本発明においては、図５に示すように、セル領域におけるゲート電極の線幅は約０．１１０μｍであり、周辺領域でのゲート電極の線幅が約０．１４０μｍ以下であることがわかる。
【００４８】
従って、本発明によれば、従来技術と比較したゲート電極の線幅の減少度がセル領域よりも周辺領域において著しいことがわかる。
【００４９】
上記したように、本発明では、周辺領域における線幅を減少させるために、線状パターンを形成するためのマスクパターンの形成時において、ＤＩＣＤを、セル領域においてはあらかじめ所望の線幅よりも大きく形成し、周辺領域においてはマスクパターンの崩れが発生しない最小の線幅にて形成する。その後、上記したように、異なる混合比率のエッチングガスを用い、セル領域及び周辺領域のゲート電極下層部を選択的に過度エッチングする。過度エッチング後のＦＩＣＤはセル領域及び周辺領域において共に減少するが、セル領域においてはＤＩＣＤがあらかじめ大きく形成されているためにＦＩＣＤは従来と同程度に保たれる。一方、周辺領域においては、ＤＩＣＤがマスクパターンの崩れが生じない限界まで小さくされているので、過度エッチングによりＦＩＣＤが従来よりも著しく減少する。それにより、周辺領域において、線幅が減少した所望の線状パターンを得ることができる。
【００５０】
本実施の形態においては、ゲート電極のパターン形成工程を一例として説明したが、本発明は、ゲート電極のパターン以外に、反射防止膜としてシリコン酸窒化膜を使用し、ハードマスクとしてシリコン窒化膜を使用するすべての線状パターンの形成に応用することができる。
【００５１】
以上、本発明を実施の形態によって説明したが、上記実施の形態はあくまでもその説明のためのものであり、本技術分野の通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で多様な変更が可能であり、それらも本発明の技術的範囲に含まれることは明らかである。
【図面の簡単な説明】
【００５２】
【図１】従来技術に係るマスクパターンのＣＤの変化を説明するための断面図である。
【図２】従来技術に係るゲート電極のＦＩＣＤに該当する線幅をプロットしたグラフである。
【図３Ａ】本発明の好ましい第１の実施の形態に係る半導体素子の製造方法におけるゲート電極の線状パターンの形成工程を説明する断面図である。
【図３Ｂ】本発明の好ましい第１の実施の形態に係る半導体素子の製造方法におけるゲート電極の線状パターンの形成工程を説明する断面図である。
【図４Ａ】本発明の好ましい第２の実施の形態に係る半導体素子の製造方法におけるゲート電極の線状パターンの形成工程を説明する断面図である。
【図４Ｂ】本発明の好ましい第２の実施の形態に係る半導体素子の製造方法におけるゲート電極の線状パターンの形成工程を説明する断面図である。
【図４Ｃ】本発明の好ましい第２の実施の形態に係るゲート電極の線状パターンの形成工程を説明する断面図である。
【図５】本発明の実施の形態に係る半導体素子の製造方法で形成したゲート電極のＦＩＣＤに該当する線幅をプロットしたグラフである。
【符号の説明】
【００５３】
２００      基板
２０１Ａ    シリコン窒化膜
２０２Ａ    シリコン酸窒化膜
２０１Ｂ    パターニングされたシリコン窒化膜
２０２Ｂ    パターニングされたシリコン酸窒化膜
２０３      フォトレジストパターン
３００      基板
３０１Ａ    ゲート導電膜
３０２Ａ    シリコン窒化膜
３０３Ａ    シリコン酸窒化膜
３０１Ｂ    パターニングされたゲート導電膜
３０２Ｂ    パターニングされたシリコン窒化膜
３０３Ｂ    パターニングされたシリコン酸窒化膜
３０４      フォトレジストパターン
Ｗ１        セル領域におけるＤＩＣＤ
Ｗ１Ａ      セル領域におけるＦＩＣＤ
Ｗ２        周辺領域におけるＤＩＣＤ
Ｗ２Ａ      周辺領域におけるＦＩＣＤ
Ａ  セル領域
Ｂ  周辺領域
【図１】
2006013485.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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