(57)【要約】【課題】  ＬＯＣＯＳ酸化膜のバーズビークが短く、かつ半導体素子の抵抗値が低い半導体装置を提供する。【解決手段】  ＬＯＣＯＳ酸化膜により素子分離された半導体装置が、絶縁層と絶縁層上に設けられたシリコン層とを含むＳＯＩ基板と、シリコン層に形成された複数の半導体素子と、シリコン層の表面から絶縁層に達するように形成され、半導体素子の間を電気的に分離する素子分離領域とを含む。素子分離領域は、ＬＯＣＯＳ酸化膜の積層構造よりなる。【選択図】図３
2006128270.tif 000002
【特許請求の範囲】
【請求項１】
ＬＯＣＯＳ酸化膜により素子分離された半導体装置であって、
絶縁層と該絶縁層上に設けられたシリコン層とを含むＳＯＩ基板と、
該シリコン層に形成された複数の半導体素子と、
該シリコン層の表面から該絶縁層に達するように形成され、該半導体素子の間を電気的に分離する素子分離領域とを含み、
該素子分離領域が、ＬＯＣＯＳ酸化膜の積層構造よりなることを特徴とする半導体装置。
【請求項２】
温度検知部を用いて赤外線を検出する半導体装置であって、
基板と、
該基板上に支持脚で支持された温度検知部と、
該温度検知部に設けられた半導体素子と、
該半導体素子から電気信号を取り出す配線層とを含み、
該温度検知部が、絶縁層と該絶縁層上に設けられたシリコン層を含み、該シリコン層に設けられた半導体素子が、ＬＯＣＯＳ酸化膜の積層構造よりなる素子分離領域で絶縁されたことを特徴とする半導体装置。
【請求項３】
ＬＯＣＯＳ酸化膜で半導体素子を分離する半導体装置の製造方法であって、
絶縁層と該絶縁層上に設けられたシリコン層とを含むＳＯＩ基板を準備する工程と、
該シリコン層の表面から該絶縁層に達するように、該シリコン層を選択的に酸化して第１ＬＯＣＯＳ酸化膜を形成する工程と、
該シリコン層と該第１ＬＯＣＯＳ酸化膜とを覆うようにシリコン堆積層を形成する工程と、
該シリコン堆積層の表面から該第１ＬＯＣＯＳ酸化膜に達するように、該第１ＬＯＣＯＳ酸化膜上の該シリコン堆積層を酸化して第２ＬＯＣＯＳ酸化膜を形成する工程と、
該シリコン層および該シリコン堆積層に、該半導体素子を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
ＬＯＣＯＳ酸化膜で半導体素子を分離する半導体装置の製造方法であって、
絶縁層と該絶縁層上に設けられたシリコン層とを含むＳＯＩ基板を準備する工程と、
該シリコン層を選択的に酸化して第１ＬＯＣＯＳ酸化膜を形成する工程と、
該第１ＬＯＣＯＳ酸化膜の一部を除去し、該シリコン層を露出させる工程と、
露出した該シリコン層を酸化して、該絶縁層に達するように第２ＬＯＣＯＳ酸化膜を形成する工程と、
該シリコン層に、該半導体素子を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
ＬＯＣＯＳ酸化膜で赤外線検出用の半導体素子を分離する半導体装置の製造方法であって、
シリコン支持基板上に、絶縁層とシリコン層とが順次積層されたＳＯＩ基板を準備する工程と、
該シリコン層の表面から該絶縁層に達するように、該シリコン層を選択的に酸化して第１ＬＯＣＯＳ酸化膜を形成する工程と、
該シリコン層と該第１ＬＯＣＯＳ酸化膜とを覆うようにシリコン堆積層を形成する工程と、
該シリコン堆積層の表面から該第１ＬＯＣＯＳ酸化膜に達するように、該第１ＬＯＣＯＳ酸化膜上の該シリコン堆積層を酸化して第２ＬＯＣＯＳ酸化膜を形成する工程と、
該シリコン層および該シリコン堆積層に、赤外線検出用の該半導体素子を形成する工程と、
該シリコン堆積層と該第２ＬＯＣＯＳ酸化膜を覆うように絶縁膜を堆積する工程と、
該絶縁膜上に配線層を形成する工程と、
該配線層を覆うように保護膜を形成する工程と、
該シリコン支持基板の一部をエッチングして凹部を形成し、支持脚と、該支持脚で支持され該半導体素子を含む温度検知部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
ＬＯＣＯＳ酸化膜で赤外線検出用の半導体素子を分離する半導体装置の製造方法であって、
シリコン支持基板上に、絶縁層とシリコン層とが順次積層されたＳＯＩ基板を準備する工程と、
該シリコン層を選択的に酸化して第１ＬＯＣＯＳ酸化膜を形成する工程と、
該第１ＬＯＣＯＳ酸化膜の一部を除去し、該シリコン層を露出させる工程と、
露出した該シリコン層を酸化して、該絶縁層に達するように第２ＬＯＣＯＳ酸化膜を形成する工程と、
該シリコン層に、赤外線検出用の該半導体素子を形成する工程と、
該シリコン堆積層と該第２ＬＯＣＯＳ酸化膜を覆うように絶縁膜を堆積する工程と、
該絶縁膜上に配線層を形成する工程と、
該配線層を覆うように保護膜を形成する工程と、
該シリコン支持基板の一部をエッチングして凹部を形成し、支持脚と、該支持脚で支持され該半導体素子を含む温度検知部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
更に、上記第１及び第２ＬＯＣＯＳ酸化膜と、絶縁層とを除去し、上記温度検知部に含まれる上記第１及び第２ＬＯＣＯＳ酸化膜と絶縁層のみを残す工程を含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＯＣＯＳ酸化膜によりＳＯＩ層を絶縁分離する半導体装置およびその製造方法に関し、特に、積層したＬＯＣＯＳ酸化膜によりＳＯＩ層を絶縁分離する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置では、ＳＯＩ（Silicon On Insulator）基板を電気的に分離するにあたり、ＳＯＩ基板に含まれる絶縁層（BOX層）上のシリコン層（SOI層）中に、単一層のＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜を形成し、シリコン層を電気的に分離していた（例えば、非特許文献１）。
【非特許文献１】沖テクニカルレビュー，2001年1月／第185，Vol.68，No.1，pp.100
【発明の開示】
【発明が解決しようとする課題】
【０００３】
かかる分離方法では、ＳＯＩ基板に含まれるシリコン層（ＳＯＩ層）を部分的に酸化してＬＯＣＯＳ酸化膜を形成し、シリコン層を分離するが、シリコン層の酸化速度は酸化時間の１／２乗に比例するため、酸化膜厚が厚くなるほど酸化時間が飛躍的に長くなるという問題があった。また、酸化時間が長くなるほど、ＬＯＣＯＳ酸化膜のバーズビークが大きくなるという問題もあった。一方、このような問題から酸化時間を制限すると、分離できるシリコン層の膜厚が限定され、シリコン層に形成される素子の抵抗値が高くなるという問題もあった。
【０００４】
そこで、本発明は、膜厚の厚いシリコン層を、ＬＯＣＯＳ酸化膜を用いて絶縁分離した半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
即ち、本発明は、ＬＯＣＯＳ酸化膜により素子分離された半導体装置であって、絶縁層と絶縁層上に設けられたシリコン層とを含むＳＯＩ基板と、シリコン層に形成された複数の半導体素子と、シリコン層の表面から絶縁層に達するように形成され、半導体素子の間を電気的に分離する素子分離領域とを含み、素子分離領域が、ＬＯＣＯＳ酸化膜の積層構造よりなることを特徴とする半導体装置である。
【０００６】
また、本発明は、ＬＯＣＯＳ酸化膜で半導体素子を分離する半導体装置の製造方法であって、絶縁層と絶縁層上に設けられたシリコン層とを含むＳＯＩ基板を準備する工程と、シリコン層の表面から絶縁層に達するように、シリコン層を選択的に酸化して第１ＬＯＣＯＳ酸化膜を形成する工程と、シリコン層と第１ＬＯＣＯＳ酸化膜とを覆うようにシリコン堆積層を形成する工程と、シリコン堆積層の表面から第１ＬＯＣＯＳ酸化膜に達するように、第１ＬＯＣＯＳ酸化膜上のシリコン堆積層を酸化して第２ＬＯＣＯＳ酸化膜を形成する工程と、シリコン層およびシリコン堆積層に、半導体素子を形成する工程とを含むことを特徴とする半導体装置の製造方法でもある。
【発明の効果】
【０００７】
本発明にかかる半導体装置では、ＬＯＣＯＳ酸化膜のバーズビークが短くなるとともに、ＬＯＣＯＳ酸化膜で電気的に分離された半導体素子の抵抗値を低くできる。
【０００８】
また、本発明にかかる半導体装置の製造方法では、このような半導体装置を、簡単な製造工程で短時間に得ることができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
（電気抵抗素子）
図１は、本発明の実施の形態にかかる半導体装置３００の斜視図である。本実施の形態にかかる半導体装置３００では、複数の半導体素子２００が、基板３０１上に配置されている。半導体素子２００は、電気抵抗素子、電気容量素子、ダイオード、トランジスタ等の素子である。なお、以下で述べる実施の形態２〜５にかかる半導体素子を用いた場合も、半導体装置の外観は、図１に示す半導体装置３００と略同じである。
【００１０】
図２は、半導体素子２００を拡大した平面図である。図２は半導体素子２００が電気抵抗素子の場合である。電気抵抗体となる単結晶シリコン層４０２（４０３）の上には、絶縁膜３０６が設けられるとともに、単結晶シリコン層４０２には、配線層３０４が接続されている。なお、図２では、わかりやすくするために、表面を覆う保護膜３０７を省略して記載してある。
【００１１】
図３は、図２に示す半導体素子２００をＡ−Ａ方向に見た断面図である。半導体素子２００は、単結晶シリコン支持基板４００を含む。単結晶シリコン支持基板４００の上には、埋め込みシリコン酸化膜層４０１、単結晶シリコン層４０２、４０３が順に積層され、ＳＯＩ（Silicon On Insulator）基板を形成している。単結晶シリコン層４０２、４０３の周囲には、素子分離領域としてＬＯＣＯＳ酸化膜３０５が設けられている。
【００１２】
単結晶シリコン層４０３の上には、酸化シリコンからなる絶縁膜３０６、単結晶シリコン層４０３に接続された、アルミニウム等からなる配線層３０４が設けられている。更に、配線層３０４を覆うように、窒化シリコン等からなる保護膜３０７が設けられている。
【００１３】
次に、図４（ａ）〜（ｅ）を参照しながら、本実施の形態における半導体素子２００の製造方法について説明する。図４は、図２のＡ−Ａ方向に見た半導体素子２００の、製造工程の断面図である。図４中、図３と同一符号は、同一または相当箇所を示す。
【００１４】
まず、図４（ａ）に示すように、単結晶シリコン支持基板４００上に、埋め込みシリコン酸化膜層４０１、単結晶シリコン層４０２が順次積層されたＳＯＩ基板を準備する。
【００１５】
次に、図４（ｂ）に示すように、ＬＯＣＯＳ分離法によって、所定の位置にＬＯＣＯＳ酸化膜３０５を形成する。ＬＯＣＯＳ酸化膜３０５の形成は、酸化させない単結晶シリコン層４０２の表面を、シリコン窒化膜等（図示せず）で覆って行う。
【００１６】
次に、図４（ｃ）に示すように、単結晶シリコン層４０２上に、シリコン単結晶をエピタキシャル成長させ、単結晶シリコン層（シリコン堆積層）４０３を形成する。単結晶シリコン層４０３は、ＬＯＣＯＳ酸化膜３０５上にも堆積される。
【００１７】
次に、図４（ｄ）に示すように、再度、ＬＯＣＯＳ分離法によって、所定の位置にＬＯＣＯＳ酸化膜３０５を形成する。図４（ｄ）から明らかなように、積層された２つのＬＯＣＯＳ酸化膜３０５が、シリコン層４０３の表面から埋め込みシリコン酸化膜層４０１に達した、素子分離領域を形成する。ここでは、素子分離領域に囲まれた単結晶シリコン層４０２、４０３が、電気抵抗体となる。
【００１８】
次に、図４（ｅ）に示すように、全面に、酸化シリコンからなる絶縁膜３０６を堆積した後、アルミニウム等からなる配線層３０４を形成する。最後に、窒化シリコン等からなる保護膜３０７を形成する。
【００１９】
以上の工程で、厚膜のシリコン層（単結晶シリコン層４０２、４０３）が、積層構造のＬＯＣＯＳ酸化膜３０５で絶縁分離された半導体素子２００が完成する。
【００２０】
かかる製造方法では、素子分離領域を形成するＬＯＣＯＳ酸化膜３０５を２回に分けて形成するため、１回のＬＯＣＯＳ酸化を用いる従来方法よりも、ＬＯＣＯＳ酸化膜３０５の形成時間が短くなる。即ち、シリコン酸化膜の膜厚は、酸化時間の平方根に比例するため、厚膜のシリコン層をＬＯＣＯＳ酸化膜によって分離する場合、酸化膜の膜厚が厚くなるほど、より長い酸化時間が必要になる。本実施の形態においては、絶縁分離されるシリコン層の膜厚は同じであっても、２回以上に分けて熱酸化を行うため、従来よりも酸化時間が短くて済む。
この結果、ＬＯＣＯＳ酸化膜のバーズビークが短くなり、かつ、製造が容易となる。また、素子分離領域で素子分離されるシリコン層の膜厚が厚くできるため、単位素子の抵抗値が低い半導体素子を提供できる。
【００２１】
図４では、２つのＬＯＣＯＳ酸化膜３０５が積層された構造について説明したが、図４（ｃ）、（ｄ）の工程を繰り返すことにより、図５に記載したように、３つのＬＯＣＯＳ酸化膜３０５が積層された構造を作製することも可能である。更に、４つ以上のＬＯＣＯＳ酸化膜３０５の積層構造とすることも可能である。
【００２２】
また、図６に示すように、必要に応じて、ＬＯＣＯＳ酸化膜３０５の幅を変えることも可能である。
【００２３】
また、図７に示すように、必要に応じて、ＬＯＣＯＳ酸化膜３０５を斜め方向に積層することも可能である。
【００２４】
なお、本実施の形態では、ＳＯＩ基板を用いた場合を示したが、通常のシリコン基板においても、ＬＯＣＯＳ酸化膜を積層形成して素子分離領域を形成することにより、同様の効果が得られる。
【００２５】
実施の形態２．
（電気抵抗素子）
図８は、本実施の形態にかかる半導体装置に含まれる半導体素子２００の、図２のＡ−Ａ方向に見た断面図である。図８中、図３と同一符号は、同一または相当箇所を示す。
なお、以下の実施の形態で示す図面においても、同一符号は、同一または相当箇所を示すものとする。
図８に示すように、半導体素子２００は、ＬＯＣＯＳ酸化膜３０５が積層して絶縁分離領域を形成している。上層のＬＯＣＯＳ酸化膜３０５は、下層のＬＯＣＯＳ酸化膜３０５より、内方に形成されている。
【００２６】
次に、図９（ａ）〜（ｅ）を参照しながら、本実施の形態における半導体素子２００の製造方法について説明する。図９は、図２のＡ−Ａ方向に見た半導体素子２００の、製造工程の断面図である。
【００２７】
まず、図９（ａ）に示すように、単結晶シリコン支持基板４００上に、埋め込みシリコン酸化膜層４０１、単結晶シリコン層４０２が順次積層されたＳＯＩ基板を準備する。かかる工程は、実施の形態１と同様である。
【００２８】
続いて、図９（ｂ）に示すように、ＬＯＣＯＳ分離法によって、所定の位置にＬＯＣＯＳ酸化膜３０５を形成する。ＬＯＣＯＳ酸化膜３０５は、埋め込みシリコン酸化膜層４０１に到達しない。ＬＯＣＯＳ酸化膜３０５の形成は、酸化させない単結晶シリコン層４０２の表面を、シリコン窒化膜等（図示せず）で覆って行う。
【００２９】
続いて、図９（ｃ）に示すように、ＬＯＣＯＳ酸化膜３０５の一部をエッチングで除去する。この結果、除去したＬＯＣＯＳ酸化膜３０５の下方の単結晶シリコン層４０２が露出する。
【００３０】
続いて、図９（ｄ）に示すように、露出した単結晶シリコン層４０２を酸化してＬＯＣＯＳ酸化膜３０５を形成する。下層のＬＯＣＯＳ酸化膜３０５は、埋め込みシリコン酸化膜層４０１に到達する。図９（ｄ）から明らかなように、積層された２つのＬＯＣＯＳ酸化膜３０５が、単結晶シリコン層４０２の表面から埋め込みシリコン酸化膜層４０１に達した、素子分離領域を形成する。ここでは、素子分離領域に囲まれた単結晶シリコン層４０２が、電気抵抗体となる。
【００３１】
続いて、図９（ｅ）に示すように、全面に、酸化シリコンからなる絶縁膜３０６を堆積した後、アルミニウム等からなる配線層３０４を形成する。最後に、窒化シリコン等からなる保護膜３０７を形成する。
【００３２】
以上の工程で、厚膜のシリコン層（単結晶シリコン層４０２）が、積層構造のＬＯＣＯＳ酸化膜３０５で絶縁分離された半導体素子２００が完成する。
【００３３】
このように、本実施の形態にかかる半導体装置では、ＬＯＣＯＳ酸化膜のバーズビークが短く、製造が容易で、かつ、単位素子の抵抗値が低い半導体素子を有する半導体装置を提供できる。
【００３４】
なお、図９（ｂ）、（ｃ）の工程を繰り返すことにより、図１０に示すような、ＬＯＣＯＳ酸化膜３０５が３層に積層された構造としてもよい。また、４層以上の積層構造とすることも可能である。
【００３５】
実施の形態３．
（横型ＰＮ接合ダイオード）
図１１は、本実施の形態にかかる半導体装置に含まれる半導体素子２００の上面図であり、図１２は、図１１をＢ−Ｂ方向に見た断面図である。
【００３６】
図１２に示すように、半導体素子２００は、ＬＯＣＯＳ酸化膜３０５が積層して絶縁分離領域を形成している。上層のＬＯＣＯＳ酸化膜３０５は、下層のＬＯＣＯＳ酸化膜３０５より、内方に形成されている。また、シリコン層には、Ｐ型領域３０２、Ｎ型領域３０３からなる横型ＰＮ接合ダイオードが形成されている。
【００３７】
次に、図１３（ａ）〜（ｅ）を参照しながら、本実施の形態における半導体素子２００の製造方法について説明する。図１３は、図１１のＢ−Ｂ方向に見た半導体素子２００の、製造工程の断面図である。
【００３８】
まず、図１３（ａ）に示すように、単結晶シリコン支持基板４００上に、埋め込みシリコン酸化膜層４０１、単結晶シリコン層４０２が順次積層されたＳＯＩ基板を準備する。かかる工程は、実施の形態１と同様である。
【００３９】
続いて、図１３（ｂ）に示すように、ＬＯＣＯＳ酸化膜３０５が形成される領域に、拡散法またはイオン注入法により、Ｐ型不純物、Ｎ型不純物をそれぞれ導入し、Ｐ型領域３０２、Ｎ型領域３０３を形成する。次に、ＬＯＣＯＳ分離法によって、所定の位置にＬＯＣＯＳ酸化膜３０５を形成する。ここでは、ＬＯＣＯＳ酸化膜３０５は、埋め込みシリコン酸化膜層４０１に到達しない。
【００４０】
続いて、図１３（ｃ）に示すように、ＬＯＣＯＳ酸化膜３０５の一部をエッチングで除去する。この結果、除去したＬＯＣＯＳ酸化膜３０５の下方のＰ型領域３０２、Ｎ型領域３０３が露出する。
【００４１】
続いて、図１３（ｄ）に示すように、露出した単結晶シリコン層４０２を酸化し、ＬＯＣＯＳ酸化膜３０５を形成する。下層のＬＯＣＯＳ酸化膜３０５は、埋め込みシリコン酸化膜層４０１に到達する。次に、シリコン層４０２に、拡散法またはイオン注入法により、Ｐ型不純物およびＮ型不純物をそれぞれ導入し、Ｐ型領域３０２、Ｎ型領域３０３、Ｐ型領域３０２、Ｎ型領域３０３からなるＰＮ接合ダイオード（２つのＰＮ接合ダイオードが直列接続）を形成する。
【００４２】
続いて、図１３（ｅ）に示すように、全面に、酸化シリコンからなる絶縁膜３０６を堆積した後、アルミニウム等からなる配線層３０４を形成する。最後に、窒化シリコン等からなる保護膜３０７を形成する。
【００４３】
以上の工程で、厚膜のシリコン層（単結晶シリコン層４０２）が、積層構造のＬＯＣＯＳ酸化膜３０５で絶縁分離された半導体素子２００が完成する。
【００４４】
このように、本実施の形態にかかる半導体装置では、ＬＯＣＯＳ酸化膜のバーズビークが短く、製造が容易で、かつ、単位素子の抵抗値が低い半導体素子を有する半導体装置を提供できる。
【００４５】
なお、Ｐ型領域（Ｐ型半導体層）３０２と、Ｎ型領域（Ｎ型半導体層）３０３とは、互いに入れ替えても構わない。以下の実施の形態においても同様である。
【００４６】
図１４は、図１３に示した半導体素子２００の製造方法の変形例である。
【００４７】
かかる変形例では、図１４（ｂ）の工程で、ＬＯＣＯＳ酸化膜の下方に、Ｐ型領域／Ｎ型領域を形成しない。代わりに、図１４（ｃ）の工程で、下層のＬＯＣＯＳ酸化量を大きくして、図１４（ｄ）のようなＬＯＣＯＳ酸化膜３０５を得る。他の工程は、上述の図１３と同様となる。
【００４８】
かかる製造方法では、ＬＯＣＯＳ酸化膜３０５下部の、Ｐ／Ｎ型領域の形成工程を省略でき（図１４（ｂ））、製造工程の簡略化が可能となる。
【００４９】
また、図１５は、本実施の形態にかかる半導体装置に含まれる他の半導体素子２００の断面図である。図１５に示すように、半導体素子２００は、ＬＯＣＯＳ酸化膜３０５が、垂直方向に積層されて素子分離領域を形成し、その間に横型ＰＮ接合ダイオードが形成されている。即ち、実施の形態１の半導体素子２００（図３）において、シリコン層に、抵抗体に代えてＰＮ接合ダイオード（直列接続された２つのダイオード）が設けられた構造となっている。
【００５０】
図１６を用いて、かかる半導体素子２００の製造工程について説明する。図１６（ａ）〜（ｄ）までは、上述の実施の形態１に示された図４（ａ）〜（ｄ）と同じ工程である。
【００５１】
図１６（ｄ）の工程で、ＬＯＣＯＳ酸化膜３０５の積層構造を作製した後に、シリコン層にＰ型領域３０２、Ｎ型領域３０３を順次作製する。
【００５２】
最後に、図４（ｅ）の工程と同様に、絶縁膜３０６、配線層３０４、保護膜３０７を作製して、半導体素子２００が完成する。
【００５３】
このように、本実施の形態では、従来よりもＬＯＣＯＳ酸化膜のバーズビークが短く、製造が容易で、かつ、単位素子の抵抗値が低いダイオードを有する半導体装置を提供することができる。
【００５４】
なお、本実施の形態では、ＳＯＩ基板を用いた場合を示したが、通常のシリコン基板においても同様の効果が得られる。
【００５５】
また、本実施の形態では、横型ＰＮ接合ダイオードの場合について説明したが、横型ショックレイダイオードにも適用でき、同様な効果が得られる。
【００５６】
実施の形態４．
（縦型ＰＮ接合ダイオード）
図１７は、本実施の形態にかかる半導体装置に含まれる半導体素子２００の上面図であり、図１８は、図１７をＣ−Ｃ方向に見た断面図である。本実施の形態にかかる半導体装置では、シリコン領域に縦型ＰＮ接合ダイオードが形成されている。
【００５７】
次に、図１９（ａ）〜（ｅ）を用いて、本実施の形態にかかる半導体素子の製造工程について説明する。
図１９（ａ）〜（ｃ）の工程は、上記実施の形態３にかかる図１３（ａ）〜（ｃ）と同じ工程である。
【００５８】
図１９（ｄ）の工程では、シリコン層にＰ型領域３０２を形成した後に、部分的にＮ型領域３０３を形成している。Ｐ型領域３０２、Ｎ型領域３０３は、例えばイオン注入法で作製される。
【００５９】
最後に、図１９（ｅ）の工程で、絶縁層３０６、配線層３０４、保護膜３０７を形成して半導体素子２００が完成する。
【００６０】
なお、図１９（ｂ）の工程で、ＬＯＣＯＳ酸化膜３０５の下方にＰ型領域３０２を予め形成しないことも可能である。また、ＬＯＣＯＳ酸化膜３０５を、垂直方向に積層することも可能である。
【００６１】
図２０は、本実施の形態にかかる半導体装置に含まれる他の半導体素子２００の製造工程の断面図を示す。かかる製造方法では、図２０（ｄ）の工程で、下方のＬＯＣＯＳ酸化膜３０５の幅が上方のＬＯＣＯＳ酸化膜３０５の幅より大きくなるようにしている。他の工程は、図１９と同じである。
【００６２】
図２１は、本実施の形態にかかる半導体装置に含まれる他の半導体素子２００の上面図であり、図２２は、図２１のＤ−Ｄ方向に見た断面図である。かかる半導体素子２００は、２つの縦型のＰＮ接合ダイオードを有している。
【００６３】
図２３は、図２２に示す半導体装置２００の、製造工程の断面図である。かかる製造方法では、図２３（ａ）〜（ｃ）の工程は、上述の図１６（ａ）〜（ｃ）の工程と同じである。
【００６４】
続いて、図２３（ｄ）に示すように、Ｐ型領域３０２、Ｎ型領域３０３、更に、Ｐ型領域３０２、Ｎ型領域３０３を順次形成する。Ｐ型領域３０２、Ｎ型領域３０３の形成は、例えば注入マスクを用いたイオン注入法で行う。
【００６５】
最後に、図２３（ｅ）に示すように、絶縁膜３０６、配線層３０４、保護膜３０７を形成して、半導体素子２００が完成する。
【００６６】
図２４は、本実施の形態にかかる半導体装置に含まれる他の半導体素子２００の断面図である。かかる半導体素子２００も、縦型のＰＮ接合ダイオードを有している。
【００６７】
図２５は、図２４に示す半導体装置２００の、製造工程の断面図である。かかる製造方法では、まず、図２５（ａ）に示すように、単結晶シリコン支持基板４００、埋め込みシリコン酸化膜層４０１、単結晶シリコン層４０２からなるＳＯＩ基板を準備する。
【００６８】
続いて、図２５（ｂ）に示すように、ＬＯＣＯＳ酸化膜３０５を形成する。続いて、単結晶シリコン層４０２にＰ型不純物を導入して、Ｐ型領域３０２とする。
【００６９】
続いて、図２５（ｃ）に示すように、単結晶シリコン層４０３を堆積させる。単結晶シリコン層４０３には、Ｎ型不純物が導入される。
【００７０】
かかる工程を繰り返すことにより、図２５（ｄ）に示すような構造を得ることができる。
【００７１】
最後に、絶縁層３０６、配線層３０４、および保護膜３０７を形成して、半導体素子２００が完成する。
【００７２】
なお、図２５（ｂ）、（ｃ）の工程では、エピタキシャル成長後に、拡散法またはイオン注入法によって、Ｐ型不純物およびＮ型不純物を導入したが、エピタキシャル成長と同時に、Ｐ型不純物およびＮ型不純物を導入してもよい。
【００７３】
このように、本実施の形態では、従来よりもＬＯＣＯＳ酸化膜のバーズビークが短く、製造が容易で、かつ、単位素子の抵抗値が低い半導体素子を有する半導体装置を提供できる。
【００７４】
本実施の形態ではＳＯＩ基板を用いたが、通常のシリコン基板においても同様の効果が得られる。
【００７５】
実施の形態５．
（サイリスタ）
図２６は、本実施の形態にかかる半導体装置に含まれる半導体素子２００の上面図であり、図２７は、図２６をＥ−Ｅ方向に見た断面図である。
本実施の形態にかかる半導体装置では、シリコン領域にＰＮＰＮ構造のサイリスタが形成されている。
【００７６】
次に、図２８（ａ）〜（ｅ）を用いて、本実施の形態にかかる半導体素子に製造工程について説明する。
図２８（ａ）〜（ｃ）の工程は、上記実施の形態３にかかる図１３（ａ）〜（ｃ）と同じ工程である。
【００７７】
続いて、図２８（ｄ）の工程では、シリコン層にＰ型領域３０２を形成した後に、部分的にＮ型領域３０３、Ｐ型領域３０２、Ｎ型領域３０３を順次形成する。
【００７８】
最後に、図２８（ｅ）の工程で、絶縁層３０６、配線層３０４、保護膜３０７を形成して半導体素子２００が完成する。
【００７９】
図２９は、本実施の形態にかかる半導体装置の他の製造方法であるが、図２９に示すように、ＬＯＣＯＳ酸化膜の下部に、予め不純物を導入しないことも可能である。
【００８０】
図３０は、本実施の形態にかかる半導体装置に含まれる他の半導体素子２００の断面図であり、ＬＯＣＯＳ酸化膜３０５が垂直方向に積層された構造となっている。また、図３１（ａ）〜（ｅ）はかかる半導体素子の製造工程の断面図である。
また、図３２は、本実施の形態にかかる半導体装置に含まれる他の半導体素子２００の断面図であり、図３３（ａ）〜（ｅ）はかかる半導体素子の製造工程の断面図である。
いずれの製造方法も、既に述べた製造方法を組み合わせた方法であり、かかる方法を用いても、短い時間で、素子分離構造を形成することができる。
【００８１】
一方、図３４、３５に、本実施の形態にかかる、横型ＰＮＰＮサイリスタを含む半導体素子２００の断面図を示す。図３４は、ＬＯＣＯＳ酸化膜３０５が、上方ほど内部に形成されている構造であり、図３５は、ＬＯＣＯＳ酸化膜が垂直方向に積層された構造である。かかる半導体素子の製造方法は、実施の形態３に説明した通りである。
【００８２】
このように、本実施の形態では、従来よりもＬＯＣＯＳ酸化膜のバーズビークが短く、製造が容易で、かつ、単位素子の抵抗値が低い半導体素子を有する半導体装置を提供できる。
【００８３】
本実施の形態ではＳＯＩ基板を用いたが、通常のシリコン基板においても同様の効果が得られる。
【００８４】
実施の形態６．
（赤外線固体撮像装置）
図３６は、本実施の形態にかかる、全体が５０１で表される赤外線固体撮像装置の斜視図であり、上述の半導体装置３００が赤外線固体撮像装置の場合である。
図３６に示すように、本実施の形態にかかる赤外線固体撮像装置５０１では、基板３０１上に検出器５０３を複数個配列した検出器アレイ５０２と、検出器５０３が出力した電気信号を処理して外部に出力する信号処理回路５０９が設けられている。
【００８５】
図３７は、検出器５０３を拡大した上面図であり、図３８は、図３７をＦ−Ｆ方向に見た場合の断面図である。検出器５０３は、支持脚５０５と、支持脚５０５によって凹部５０６上で中空に保持した検出部５０４とを含む。検出部５０４には配線層３０４と検知膜５０７が設置されている。支持脚５０５にも配線層３０４が設けられ、信号処理回路５０９と検知膜５０７を電気的に接続している。
【００８６】
検出部５０４は、実施の形態１〜５で述べた半導体素子２００と同じ絶縁構造を有する。即ち、検出部５０４は、配線層３０４、ＬＯＣＯＳ酸化膜３０５、絶縁膜３０６、単結晶シリコン層４０２（ＳＯＩ層）、および埋め込みシリコン酸化膜層４０１を含む。検出部５０４に形成される半導体素子がＰＮ接合ダイオードの場合、従来に比べて膜厚が厚くなるので、拡散層の抵抗値が低く、かつ、接合界面の面積が広くなる。その結果、ＰＮ接合ダイオードでは、雑音電圧が低く、かつ、温度感度が高くなる。
【００８７】
ここで、検出器５０３の赤外線検出原理について述べる。赤外線固体撮像装置５０１の撮像対象となる被写体が発した赤外線が、検出器アレイ５０２内の検出器５０３に入射すると、検出部５０４の温度が上昇する。このとき、温度変化に応じて検知膜５０７の電気特性が変化する。信号処理回路５０９で、検出器ごとに電気特性の変化を読み取って外部に出力し、被写体の熱画像を得る。基板３０１と検出部５０４は支持脚５０５によって接続しているので、支持脚５０５の熱コンダクタンスが小さいほど検出部５０４の温度変化が大きくなり、検出器５０３の温度感度が高くなる。
【００８８】
次に、図３９を用いて、本実施の形態にかかる赤外線固体撮像装置の製造方法について説明する。図３９（ａ）〜（ｈ）に示したのは、検出器５０３の製造工程の断面図である。
【００８９】
まず、図３９（ａ）に示すように、単結晶シリコン支持基板４００上に、埋め込みシリコン酸化膜層４０１、単結晶シリコン層４０２が順次積層されたＳＯＩ基板を準備する。
【００９０】
次に、図３９（ｂ）に示すように、ＬＯＣＯＳ分離法によって、所定の位置にＬＯＣＯＳ酸化膜３０５を形成する。
【００９１】
次に、図３９（ｃ）に示すように、単結晶シリコン層４０２上に、シリコン単結晶をエピタキシャル成長させ、単結晶シリコン層（シリコン堆積層）４０３を形成する。単結晶シリコン層４０３は、ＬＯＣＯＳ酸化膜３０５上にも堆積される。続いて、ＬＯＣＯＳ分離法によって、所定の位置にＬＯＣＯＳ酸化膜３０５を形成し、ＬＯＣＯＳ酸化膜３０５の積層構造を得る。
シリコン層（単結晶シリコン層４０２、４０３）、および単結晶シリコン支持基板４００には、ダイオード、トランジスタ、電気容量等からなる半導体素子２００を形成する。これが信号処理回路およびその他の回路の要素となる。特に、シリコン層（単結晶シリコン層４０２、４０３）に形成した半導体素子２００を検知膜５０７に用いる。
【００９２】
次に、図３９（ｄ）に示すように、検知部５０４を残して、ＬＯＣＯＳ酸化膜３０５、および埋め込みシリコン酸化膜層４０１をエッチングで除去する。
【００９３】
次に、図３９（ｅ）に示すように、全面に、酸化シリコンからなる絶縁膜３０６を堆積する。
【００９４】
次に、図３９（ｆ）に示すように、アルミニウム等からなる配線層３０４、窒化シリコン等からなる保護膜３０７を形成する。
【００９５】
次に、図３９（ｇ）に示すように、所定のエッチング孔５０８を形成する。
【００９６】
最後に、図３９（ｈ）に示すように、エッチング孔５０８から、ＴＭＡＨ（Tetra-Methyl-Ammonium-Hydroxide）などのエッチング液を導入し、単結晶シリコン支持基板４００に凹部５０６を形成する。以上の工程で、このようにして、絶縁膜からなる支持脚５０５によって支えられて、検出部５０４が中空に浮いた、検出器５０３が完成する。
【００９７】
図４０は、本実施の形態にかかる他の赤外線固体撮像装置の製造方法であり、図４０（ａ）〜（ｉ）に、その製造工程の断面図を示す。
【００９８】
図４０（ａ）〜（ｄ）では、上記実施の形態１の図９（ａ）〜（ｄ）の工程が用いられる、続いて、上述の図３９（ｄ）以降の工程を行うことにより、半導体素子２００が完成する。
【００９９】
以上より、本実施の形態における半導体素子では、従来よりもＬＯＣＯＳ酸化膜のバーズビークが短く、製造が容易で、かつ、単位素子の抵抗値が低い。特に、半導体素子がＰＮ接合ダイオードの場合、接合界面の面積が広くなるので、雑音電圧が低く、かつ、温度感度が高くなる。よって、従来よりも高感度で、かつ、製造が容易な赤外線固体撮像装置を提供できる。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施の形態１にかかる半導体装置の斜視図である。
【図２】本発明の実施の形態１にかかる半導体素子の上面図である。
【図３】本発明の実施の形態１にかかる半導体素子の断面図である。
【図４】本発明の実施の形態１にかかる半導体素子の製造工程の断面図である。
【図５】本発明の実施の形態１にかかる半導体素子の断面図である。
【図６】本発明の実施の形態１にかかる半導体素子の断面図である。
【図７】本発明の実施の形態１にかかる半導体素子の断面図である。
【図８】本発明の実施の形態２にかかる半導体素子の断面図である。
【図９】本発明の実施の形態２にかかる半導体素子の製造工程の断面図である。
【図１０】本発明の実施の形態２にかかる半導体素子の断面図である。
【図１１】本発明の実施の形態３にかかる半導体素子の上面図である。
【図１２】本発明の実施の形態３にかかる半導体素子の断面図である。
【図１３】本発明の実施の形態３にかかる半導体素子の製造工程の断面図である。
【図１４】本発明の実施の形態３にかかる半導体素子の製造工程の断面図である。
【図１５】本発明の実施の形態３にかかる半導体素子の断面図である。
【図１６】本発明の実施の形態３にかかる半導体素子の製造工程の断面図である。
【図１７】本発明の実施の形態４にかかる半導体素子の上面図である。
【図１８】本発明の実施の形態４にかかる半導体素子の断面図である。
【図１９】本発明の実施の形態４にかかる半導体素子の製造工程の断面図である。
【図２０】本発明の実施の形態４にかかる半導体素子の製造工程の断面図である。
【図２１】本発明の実施の形態４にかかる半導体素子の上面図である。
【図２２】本発明の実施の形態４にかかる半導体素子の断面図である。
【図２３】本発明の実施の形態４にかかる半導体素子の製造工程の断面図である。
【図２４】本発明の実施の形態４にかかる半導体素子の断面図である。
【図２５】本発明の実施の形態４にかかる半導体素子の製造工程の断面図である。
【図２６】本発明の実施の形態５にかかる半導体素子の上面図である。
【図２７】本発明の実施の形態５にかかる半導体素子の断面図である。
【図２８】本発明の実施の形態５にかかる半導体素子の製造工程の断面図である。
【図２９】本発明の実施の形態５にかかる半導体素子の製造工程の断面図である。
【図３０】本発明の実施の形態５にかかる半導体素子の断面図である。
【図３１】本発明の実施の形態５にかかる半導体素子の製造工程の断面図である。
【図３２】本発明の実施の形態５にかかる半導体素子の断面図である。
【図３３】本発明の実施の形態５にかかる半導体素子の製造工程の断面図である。
【図３４】本発明の実施の形態５にかかる半導体素子の断面図である。
【図３５】本発明の実施の形態５にかかる半導体素子の断面図である。
【図３６】本発明の実施の形態６にかかる赤外線固体撮像装置の斜視図である。
【図３７】本発明の実施の形態６にかかる半導体素子の上面図である。
【図３８】本発明の実施の形態６にかかる半導体素子の断面図である。
【図３９】本発明の実施の形態６にかかる半導体素子の製造工程の断面図である。
【図４０】本発明の実施の形態６にかかる半導体素子の製造工程の断面図である。
【符号の説明】
【０１０１】
２００  半導体素子、３００  半導体装置、３０１  基板、３０２  Ｐ型領域、３０３  Ｎ型領域、３０４  配線層、３０５  ＬＯＣＯＳ酸化膜、３０６  絶縁膜、３０７  保護膜、４００  単結晶シリコン支持基板、４０１  埋め込みシリコン酸化膜層、４０２  単結晶シリコン層（ＳＯＩ層）、５０１  赤外線固体撮像装置、５０２  検出器アレイ、５０３  検出器、５０４  検出部、５０５  支持脚、５０６  凹部、５０７  検知膜、５０８  エッチング孔、５０９  信号処理回路。
【図１】
2006128270.tif 000003
【図２】
2006128270.tif 000004
【図３】
2006128270.tif 000005
【図４】
2006128270.tif 000006
【図５】
2006128270.tif 000007
【図６】
2006128270.tif 000008
【図７】
2006128270.tif 000009
【図８】
2006128270.tif 000010
【図９】
2006128270.tif 000011
【図１０】
2006128270.tif 000012
【図１１】
2006128270.tif 000013
【図１２】
2006128270.tif 000014
【図１３】
2006128270.tif 000015
【図１４】
2006128270.tif 000016
【図１５】
2006128270.tif 000017
【図１６】
2006128270.tif 000018
【図１７】
2006128270.tif 000019
【図１８】
2006128270.tif 000020
【図１９】
2006128270.tif 000021
【図２０】
2006128270.tif 000022
【図２１】
2006128270.tif 000023
【図２２】
2006128270.tif 000024
【図２３】
2006128270.tif 000025
【図２４】
2006128270.tif 000026
【図２５】
2006128270.tif 000027
【図２６】
2006128270.tif 000028
【図２７】
2006128270.tif 000029
【図２８】
2006128270.tif 000030
【図２９】
2006128270.tif 000031
【図３０】
2006128270.tif 000032
【図３１】
2006128270.tif 000033
【図３２】
2006128270.tif 000034
【図３３】
2006128270.tif 000035
【図３４】
2006128270.tif 000036
【図３５】
2006128270.tif 000037
【図３６】
2006128270.tif 000038
【図３７】
2006128270.tif 000039
【図３８】
2006128270.tif 000040
【図３９】
2006128270.tif 000041
【図４０】
2006128270.tif 000042