(57)【要約】【課題】  高調波特性および挿入損失の優れたスイッチ回路、半導体装置およびその製造方法を提供する。【解決手段】  入力端子（７０）または出力端子（７２）のいずれか一方に接続され、制御端子（７４）に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴ（８１）と、入力端子（７０）または出力端子（７２）のいずれか他方と第１のＦＥＴ（８１）との間に接続され、制御端子（７４）に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴ（８２、８３，８４）とを具備し、第１のＦＥＴのゲート逆方向耐圧が第２のＦＥＴより大きい、または第１のＦＥＴのオフ容量が第２のＦＥＴより小さいスイッチ回路並びに半導体装置およびその製造方法。【選択図】  図６
2006278813.tif 000002
【特許請求の範囲】
【請求項１】
入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、
前記入力端子または出力端子のいずれか他方と前記第１のＦＥＴとの間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、
前記第１のＦＥＴのゲート逆方向耐圧が、前記第２のＦＥＴよりも大きいことを特徴とするスイッチ回路。
【請求項２】
入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、
前記入力端子または出力端子のいずれか他方と前記第１のＦＥＴとの間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、
前記第１のＦＥＴのオフ容量が、前記第２のＦＥＴよりも小さいことを特徴とするスイッチ回路。
【請求項３】
前記入力端子または出力端子のいずれか他方に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御されるとともに、ゲート逆方向耐圧が前記第２のＦＥＴよりも大きいか、または、オフ容量が前記第２のＦＥＴよりも小さい第３のＦＥＴを更に備えることを特徴とする請求項１または２記載のスイッチ回路。
【請求項４】
前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方との間には、前記第２のＦＥＴが複数直列に設けられてなることを特徴とする請求項１乃至３のいずれか一項記載のスイッチ回路。
【請求項５】
前記制御端子を接地することにより、前記非導通をなすことを特徴とする請求項１乃至４のいずれか一項記載のスイッチ回路。
【請求項６】
入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、
前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、
前記第１のＦＥＴと前記第２のＦＥＴとは、そのゲート電極が埋込層内に埋め込まれてなるとともに、前記第１のＦＥＴにおける埋込層に埋め込まれた埋込厚は、前記第２のＦＥＴにおける埋込層に埋め込まれた埋込厚よりも薄いことを特徴とする半導体装置。
【請求項７】
入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、
前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、
前記第１のＦＥＴと前記第２のＦＥＴとは、そのゲート電極とソース電極並びにゲート電極とドレイン電極の間の半導体層表面が、窒化シリコン膜によって被覆されてなり、前記第１のＦＥＴにおける前記窒化シリコン膜の窒素組成は、前記第２のＦＥＴにおける窒化シリコン膜の窒素組成比よりも小さいことを特徴とする半導体装置。
【請求項８】
入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、
前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、
前記第１のＦＥＴと前記第２のＦＥＴとは、そのゲート電極はゲートリセス内に設けられるとともに、前記第１のＦＥＴにおけるゲートリセス幅は、前記第２のＦＥＴにおけるゲートリセス幅よりも広いことを特徴とする半導体装置。
【請求項９】
前記第１のＦＥＴおよび前記第２のＦＥＴは、電子供給層とチャネル層を備えるＨＥＭＴであることを特徴とする請求項６乃至８のいずれか一項記載の半導体装置。
【請求項１０】
前記電子供給層は、前記チャネル層の上下に設けられていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１のＦＥＴおよび前記第２のＦＥＴは、ＧａＡｓ系化合物半導体により構成されてなることを特徴とする請求項６乃至８のいずれか一項記載の半導体装置。
【請求項１２】
入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、
前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備する半導体装置の製造方法であって、
前記ゲート電極が設けられるショットキ層上に埋込層を形成する工程と、
前記第１のＦＥＴのゲート電極が形される領域の前記埋込層を露出し、前記第２のＦＥＴのゲート電極が形される領域の前記埋込層をマスク層で被覆して、前記第１のＦＥＴの前記ゲート電極が形される領域の前記埋込層の厚みを選択的に減じる工程と、
前記第１のＦＥＴおよび第２のＦＥＴそれぞれの前記ゲートが形される領域の前記埋込層に前記ショットキ層を露出する開口部を形成する工程と、
前記開口部のそれぞれにゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、
記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備する半導体装置の製造方法であって、
半導体層上に第１の窒化シリコン膜を形成する工程と、
前記第１のＦＥＴのゲート電極とソース電極の間並びにゲート電極とドレイン電極の間となるべき領域の前記第１の窒化シリコン膜を前記第２のＦＥＴのゲート電極とソース電極の間並びにゲート電極とドレイン電極の間となるべき領域の前記第１の窒化シリコン膜を残して選択的に除去する工程と、
前記半導体層上の前記第１のＦＥＴのゲート電極とソース電極の間並びにゲート電極とドレイン電極の間となるべき領域に前記第１の窒化シリコン膜よりも窒素組成比が小さい第２の窒化シリコン膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１のＦＥＴおよび前記第２のＦＥＴは、電子供給層とチャネル層を備えるＨＥＭＴであることを特徴とする請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】
前記電子供給層は、前記チャネル層の上下に設けられていることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第１のＦＥＴおよび前記第２のＦＥＴは、ＧａＡｓ系化合物半導体により構成されてなることを特徴とする請求項１２または１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波（ＲＦ）スイッチ回路並びに半導体装置及びその製造方法に関し、特に複数の電界効果トランジスタ（ＦＥＴ）を直列に接続したスタック構成の高周波スイッチ回路並びに半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、複数のキャリア信号を扱う携帯電話端末向けなどに、電界効果型トランジスタ（ＦＥＴ）で構成する多ポートのＲＦスイッチ（ＳＰＮＴ：Single Pole N-Through:  Ｎはポート数）が用いられるようになってきている。この種のＲＦスイッチには、送信信号の基本波に対して、低い高調波特性が要求されている。高調波を抑制するためには、オン状態にあるＦＥＴのオン抵抗の線形性を良くすることに加え、オフ状態のＦＥＴの良好な耐電力特性が必要になる。
【０００３】
オフ状態の耐電力を向上させる一般的な手法として、特許文献１の図１に開示されているように、ＦＥＴを多段直列接続する方法が用いられている。図１はＲＦスイッチとして、ＳＰＤＴ（ＳＰ２Ｔ）におけるＦＥＴを５段直列接続の例(従来例)である。ＲＦの入力端子７０は、スイッチ回路（１）５０、スイッチ回路（２）６０および抵抗７１が接続され、抵抗７１を介し接地されている。スイッチ回路（１）のＦＥＴ５１、５２、５３、５４、５５はソースとドレインが直列に接続され、ＦＥＴ５１のソースが入力端子７０に接続され、ＦＥＴ５５のドレインが出力端子（１）７２に接続されている。５つのＦＥＴのゲートは、それぞれ抵抗Ｒｇｇ５８を介し、制御端子（１）７４に接続されている。スイッチ回路（２）６０のＦＥＴ６１、６２、６３、６４、６５が直列に接続され、ＦＥＴ６１のソースが入力端子７０にＦＥＴ６５のドレインが出力端子（２）７６に接続している。５つのＦＥＴのゲートは、それぞれ抵抗Ｒｇｇ６８を介し、制御端子（２）７８に接続されている。
【０００４】
スイッチ回路（１）５０がオフ状態のとき、制御端子（１）７４に負の電圧が印加され、ＦＥＴ５１、５２、５３、５４、５５がオフ状態になる。これにより、入力端子７０と出力端子（１）７２は電気的に切断される。スイッチ回路（２）６０がオン状態のときは、制御端子（２）７８に正の電圧が印加され、ＦＥＴ６１、６２、６３、６４、６５がオン状態になる。これにより、入力端子７０から入力したＲＦ信号はスイッチ回路（２）６０を通過し出力端子（２）７６に出力される。
【０００５】
図２（ａ）および（ｂ）は、オフ状態のスイッチ回路を構成するＦＥＴのゲート電圧（Ｉｇ）−ゲート電圧（Ｖｇ）特性およびオン状態のスイッチ回路を構成するＦＥＴのドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性を、それぞれ示す。
【０００６】
図２（ａ）において、オフ状態の耐電力特性を向上させるためには、ＲＦ信号の電力振幅（ＲＦ振幅）に対しゲート逆方向耐圧（Ｖｇｄｏ）が大きく、ゲート逆方向電流が０に近いことが望ましい。仮に、スイッチ回路（１）５０がオフ状態のとき、理想的には、ＦＥＴ５１、５２、５３、５４、５５の個々に加わるＲＦ振幅は入力信号のＲＦ振幅の１／５である。これは、ＦＥＴが直列接続されているため、入力端子７０と出力端子（１）７２の間に加わった電力が均等に分圧されるためである。よって、理想的にはＦＥＴを５段直列接続することによって、１つのＦＥＴに比べ、耐電力特性を５倍にすることができる。
【特許文献１】特開平８−１３９０１４号公報  図１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＲＦスイッチにおいて、挿入損失を小さくすることも重要である。挿入損失はオン抵抗（Ｒｏｎ）が大きいと大きくなる。図２（ｂ）において、オン状態のＩｄｓ−Ｖｄｓの傾きが大きいこと、すなわち、Ｒｏｎが小さいことが望ましい。しかし、ＦＥＴが直列に接続されると、Ｒｏｎが大きくなり、挿入損失が大きくなってしまう。例えば、スイッチ回路（２）６０がオン状態のとき、スイッチ回路（２）のＲｏｎはＦＥＴ６１、６２、６３、６４、６５のそれぞれのＲｏｎの和となる。このように、直列接続の段数を増やし高調波特性を向上させると挿入損失が劣化してしまう。
【０００８】
一方、ＲＦスイッチを構成するＦＥＴ自身のＶｇｄｏを向上させることにより耐電力特性を向上させようとすると、Ｒｏｎが大きくなってしまう。例えば、図３および図４はこの問題を説明するための模式図である。半導体基板１０上にチャネル層１４ａ、表面層２７ａ，２７ｂが積層し、表面層２７ａ、２７ｂ上にソース電極３０、ゲート電極３２、ドレイン電極３４を配置したＦＥＴである。ソース電極３０およびドレイン電極下にｎ＋領域２５が形成されている。図３において、半導体層表面に空乏層２８ａが形成されている。図３のＦＥＴにおけるＶｇｄｏを向上させるため、表面層２７aの一部を除去し、図４のように表面層２７ｂのようなゲートリセスを形成する。これにより、空乏層２８ｂがチャネル１４ａに近づき、Ｖｇｄｏを向上させることができる。しかし、空乏層２８の影響がチャネル層２５におよび、Ｒｏｎが大きくなってしまう。このように、ＦＥＴのＶｇｄｏを向上させようとするとＲｏｎが大きくなってしまう。よって、ＲＦスイッチを構成するＦＥＴ自身の改良によってＲＦスイッチの高調波特性を向上させると挿入損失が劣化してしまう。このように、従来例においては、高調波特性と挿入損失の両立を図ることが困難であった。
【０００９】
本発明の目的は、上記の問題に鑑み、高調波特性および挿入損失の優れたスイッチ回路並びに半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、前記入力端子または出力端子のいずれか他方と前記第１のＦＥＴとの間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、前記第１のＦＥＴのゲート逆方向耐圧が、前記第２のＦＥＴよりも大きいスイッチ回路である。本発明によれば、ＲＦ振幅の大きい信号が入力される１段目ＦＥＴのＶｇｄｏが大きいため、高調波特性の優れたスイッチ回路を提供することができる。
【００１１】
本発明は、入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、前記入力端子または出力端子のいずれか他方と前記第１のＦＥＴとの間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、前記第１のＦＥＴのオフ容量が、前記第２のＦＥＴよりも小さいスイッチ回路である。本発明によれば、ＲＦ振幅の大きい信号が入力される１段目ＦＥＴのＣｏｆｆが小さいため、高調波特性の優れたスイッチ回路を提供することができる。
【００１２】
本発明は、前記入力端子または出力端子のいずれか他方に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御されるとともに、ゲート逆方向耐圧が前記第２のＦＥＴよりも大きいか、または、オフ容量が前記第２のＦＥＴよりも小さい第３のＦＥＴを更に備えるスイッチ回路である。本発明によれば、ＲＦ振幅の大きい信号が入力端子および出力端子の両方より入力されるスイッチ回路においても、高調波特性の優れたスイッチ回路を提供することができる。
【００１３】
本発明は、前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方との間には、前記第２のＦＥＴが複数直列に設けられてなるスイッチ回路である。本発明によれば、ＦＥＴの段数の多いスイッチ回路においても、高調波特性の優れたスイッチ回路を提供することができる。
【００１４】
本発明は、前記制御端子を接地することにより、前記非導通をなすスイッチ回路である。本発明によれば、制御端子を接地することにより、非導通をなすスイッチ回路においても高調波特性の優れたスイッチ回路を提供することができる。
【００１５】
本発明は、入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、前記第１のＦＥＴと前記第２のＦＥＴとは、そのゲート電極が埋込層内に埋め込まれてなるとともに、前記第１のＦＥＴにおける埋込層に埋め込まれた埋込厚は、前記第２のＦＥＴにおける埋込層に埋め込まれた埋込厚よりも薄い半導体装置である。本発明によれば、ＲＦ振幅の大きい信号が入力される１段目ＦＥＴのＶｇｄｏが大きいか、あるいはＣｏｆｆが小さいか、あるいはその両方により、高調波特性の優れた半導体装置を提供することができる。
【００１６】
本発明は、入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、前記第１のＦＥＴと前記第２のＦＥＴとは、そのゲート電極とソース電極並びにゲート電極およびドレイン電極の間の半導体層表面が、窒化シリコン膜によって被覆されてなり、前記第１のＦＥＴにおける前記窒化シリコン膜の窒素組成は、前記第２のＦＥＴにおける窒化シリコン膜の窒素組成よりも小さい半導体装置である。本発明によれば、ＲＦ振幅の大きい信号が入力される１段目ＦＥＴのＶｇｄｏが大きいか、あるいはＣｏｆｆが小さいか、あるいはその両方により、高調波特性の優れた半導体装置を提供することができる。
【００１７】
本発明は、入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備し、前記第１のＦＥＴと前記第２のＦＥＴとは、そのゲート電極はゲートリセス内に設けられるとともに、前記第１のＦＥＴにおけるゲートリセス幅は、前記第２のＦＥＴにおけるゲートリセス幅よりも広い半導体装置である。本発明によれば、ＲＦ振幅の大きい信号が入力される１段目ＦＥＴのＶｇｄｏが大きいか、あるいはＣｏｆｆが小さいか、あるいはその両方により、高調波特性の優れた半導体装置を提供することができる。
【００１８】
本発明は、前記第１のＦＥＴおよび前記第２のＦＥＴは、電子供給層とチャネル層を備えるＨＥＭＴとした半導体装置である。本発明によれば、更に低雑音特性に優れた前記半導体装置を提供することができる。本発明は、前記電子供給層が、前記チャネル層の上下に設けられている半導体装置である。本発明によれば、更にドレイン電流を大きく取ることができる半導体装置を提供することができる。本発明は、前記第１のＦＥＴおよび前記第２のＦＥＴが、ＧａＡｓ系化合物半導体により構成されてなる半導体装置である。本発明によれば、ＧａＡｓ系化合物半導体を用いた半導体装置において、高調波特性の優れた半導体装置を提供することができる。
【００１９】
本発明は、入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備する半導体装置の製造方法であって、前記ゲート電極が設けられるショットキ層上に埋込層を形成する工程と、前記第１のＦＥＴのゲート電極が形成される領域の前記埋込層を露出し、前記第２のＦＥＴのゲート電極が形成される領域の前記埋込層をマスク層で被覆して、前記第１のＦＥＴの前記ゲート電極が形成される領域の前記埋込層の厚みを選択的に減じる工程と、前記第１のＦＥＴおよび第２のＦＥＴそれぞれの前記ゲート電極が形成される領域の前記埋込層に前記ショットキ層を露出する開口部を形成する工程と、前記開口部のそれぞれにゲート電極を形成する工程とを有する半導体装置の製造方法である。本発明によれば、ＲＦ振幅の大きい信号が入力される１段目ＦＥＴのＶｇｄｏが大きいか、あるいはＣｏｆｆが小さいか、あるいはその両方により、高調波特性の優れた半導体装置の製造方法を提供することができる。
【００２０】
本発明は、入力端子または出力端子のいずれか一方に接続され、制御端子に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴと、前記第１のＦＥＴと前記入力端子または出力端子のいずれか他方の間に接続され、前記制御端子に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴとを具備する半導体装置の製造方法であって、半導体層上に第１の窒化シリコン膜を形成する工程と、前記第１のＦＥＴのゲート電極とソース電極の間並びにゲート電極とドレイン電極の間となるべき領域の前記第１の窒化シリコン膜を前記第２のＦＥＴのゲート電極とソース電極の間並びにゲート電極とドレイン電極の間となるべき領域の前記第１の窒化シリコン膜を残して選択的に除去する工程と、前記第１のＦＥＴ前記第１の領域に前記第１の窒化シリコン膜よりも窒素組成が小さい第２の窒化シリコン膜を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、ＲＦ振幅の大きい信号が入力される１段目ＦＥＴのＶｇｄｏが大きいか、あるいはＣｏｆｆが小さいか、あるいはその両方により、高調波特性の優れた半導体装置の製造方法を提供することができる。
【００２１】
本発明は、前記第１のＦＥＴおよび前記第２のＦＥＴは、電子供給層とチャネル層を備えるＨＥＭＴとした半導体装置の製造方法である。本発明によれば、更に低雑音特性に優れた前記半導体装置の製造方法を提供することができる。
【００２２】
本発明は、前記電子供給層が、前記チャネル層の上下に設けられている半導体装置の製造方法である。本発明によれば、更にドレイン電流を大きく取ることができる半導体装置の製造方法を提供することができる。
【００２３】
本発明は、前記第１のＦＥＴおよび前記第２のＦＥＴが、ＧａＡｓ系化合物半導体により構成されてなる半導体装置の製造方法である。本発明によれば、ＧａＡｓ系化合物半導体を用いた半導体装置において、高調波特性の優れた半導体装置の製造方法を提供することができる。
【発明の効果】
【００２４】
本発明によれば、ＲＦ振幅の大きい信号が入力する１段目ＦＥＴのＶｇｄｏを大きくし、またはＣｏｆｆを低減させることにより、高調波特性および挿入損失の優れたスイッチ回路並びに半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
従来の認識では、図１のスイッチ回路（１）がオフ状態のとき、入力端子７０に入力したＲＦ振幅は理想的には各ＦＥＴ５１、５２、５３、５４、５５に均等に加わるはずである。しかし、本発明者は、実際には１段目のＦＥＴ５１に加わるＲＦ振幅が最も大きく、５段目のＦＥＴ５５に加わるＲＦ振幅が最も小さいことを見出した。
【００２６】
図５はスイッチ回路（１）５０を構成する１段のＦＥＴのゲート逆方向電流（Ｉｇｄ）−ゲート逆方向電圧（ＢＶｇｄ）を示している。１段目ＦＥＴ５１のＲＦ振幅は５段目ＦＥＴ５５のＲＦ振幅より大きく、ゲート逆方向電流（Ｉｇｄ）の変動幅も大きい。１段目ＦＥＴ５１でゲート逆方向電流が増加すると、オフ状態のスイッチ回路（１）５０を通しＲＦ信号が漏れ、ＲＦ信号が歪み、高調波特性が劣化する。
【００２７】
そこで、本発明においては、１段目ＦＥＴ(第１のＦＥＴ)をＶｇｄｏの大きなＦＥＴとすることにより、最も大きなＲＦ振幅が加わる１段目ＦＥＴのゲート逆方向電流を抑制する。さらに、他段のＦＥＴ（第２のＦＥＴ）は１段目のＦＥＴよりＶｇｄｏは小さく、Ｒｏｎの小さなＦＥＴとすることにより、全てのＦＥＴをＶｇｄｏの大きなＦＥＴとした場合に比べ、スイッチ回路全体のＲｏｎの劣化は小さくできる。これにより、耐電力特性が良くＲｏｎが小さい、すなわち高調波特性が良く、挿入損失の小さなスイッチ回路を実現ですることができる。
【実施例１】
【００２８】
実施例１はＦＥＴとして電子供給層とチャネル層を有することで、二次元電子ガスによる低雑音特性に優れた、いわゆるＨＥＭＴ（High Electron Mobility Transistor）を用いたＲＦスイッチの例であり、ＦＥＴを５段直列接続したＳＰＤＴの例である。
【００２９】
図６は実施例１の回路構成を示す図である。ＲＦの入力端子７０は、スイッチ回路（１）８０、スイッチ回路（２）９０および抵抗７１が接続され、抵抗７１を介し接地されている。スイッチ回路（１）８０において、１段目ＦＥＴ（第１のＦＥＴ）８０のソースが入力端子７０に接続され、ゲートが抵抗Ｒｇｇ８８を介し、制御端子（１）７４に接続されている。２段目ＦＥＴ（第２のＦＥＴ）８２のソースは１段目ＦＥＴ（第１のＦＥＴ）８１のドレインに接続され、ゲートはゲートが抵抗Ｒｇｇ８８を介し、制御端子（１）７４に接続されている。さらに３、４段目ＦＥＴ（第２のＦＥＴ）８３、８４はソースとドレインが直列接続され、ゲートが抵抗Ｒｇｇ８８を介し、制御端子（１）７４に接続されている。５段目ＦＥＴ（第３のＦＥＴ）８５のソースが、４段目ＦＥＴ（第２のＦＥＴ）８４のドレインに接続され、ゲートが抵抗Ｒｇｇ８８を介し、制御端子（１）７４に接続され、ドレインが出力端子（７２）に接続されている。
【００３０】
すなわち、スイッチ回路（１）８０は、入力端子７０または出力端子７２のいずれか一方に接続され、制御端子（１）７４に接続されたゲート電極により、導通・非導通が制御される第１のＦＥＴ８０と、入力端子７０または出力端子７２のいずれか他方と前記第１のＦＥＴ８０との間に接続され、制御端子（１）７４に接続されたゲート電極により、導通・非導通が制御される第２のＦＥＴ８２とを具備している。ここで、「入力端子７０または出力端子７２のいずれか一方に接続され」とは、「第１のＦＥＴ８１のソースまたはドレイン(実施例１ではソース)が入力端子７０または出力端子７２のいずれか一方（実施例１では入力端子７０）に接続されている」ことである。また、「入力端子７０または出力端子７２のいずれか他方と前記第１のＦＥＴ８１との間に接続され」とは、「第２のＦＥＴ８２のソースまたはドレイン(実施例１ではドレイン)が、入力端子７０または出力端子７２のうち第１のＦＥＴ８０のソースまたはドレインに接続されていない方の入力端子７０または出力端子７２（実施例１では出力端子７２）に接続され、第２のＦＥＴ８２のソースまたはドレイン（実施例１ではソース）が第１のＦＥＴ８０の入力端子７０に接続していないソースまたはドレイン(実施例１ではドレイン)に接続されている」ことである。
【００３１】
また、スイッチ回路（１）８０は入力端子７０または出力端子７２のいずれか他方に接続され、制御端子（１）７４に接続されたゲート電極により、導通・非導通が制御される第３のＦＥＴ８５を備えている。さらに、第１のＦＥＴ８１と入力端子７０または出力端子７２のいずれか他方との間には、第２のＦＥＴ８２、８３、８４、が複数直列に設けられている。ここで、「入力端子７０または出力端子７２のいずれか他方に接続され」とは、「第３のＦＥＴ８５のソースまたはドレイン（実施例１ではドレイン）が入力端子７０または出力端子７２のうち第１のＦＥＴ８１のソースまたはドレインに接続されていない方の入力端子７０または出力端子７２（実施例１では出力端子７２）に接続され、第３のＦＥＴ８５のソースまたはドレイン（実施例１ではソース）が第２のＦＥＴ８４のソースまたはドレインのうち第１のＦＥＴ８１に接続されていない方（実施例１ではドレイン）に接続されている」ことである。また、ゲート電極とはゲートのことである。
【００３２】
スイッチ回路（２）９０においても同様に、１段目ＦＥＴ(第１のＦＥＴ)９１、2から４段目ＦＥＴ(第２のＦＥＴ)９２、９３、９４、５段目ＦＥＴ(第３のＦＥＴ)９５のソースとドレインが直列に接続され、１段目ＦＥＴ(第１のＦＥＴ)６１のソースが入力端子７０に、５段目ＦＥＴ（第３のＦＥＴ）６５のドレインが出力端子（２）７６に接続している。ＦＥＴ９１、９２、９３、９４、９５のゲートは、それぞれ抵抗Ｒｇｇ９８を介し、制御端子（２）７８に接続されている。
【００３３】
スイッチ回路（１）８０がオフ状態のとき、制御端子（１）７４に負の電圧が印加され、ＦＥＴ８１、８２、８３、８４、８５がオフ状態になる。これにより、入力端子７０と出力端子（１）７２は電気的に切断される。スイッチ回路（２）９０がオン状態のとき、制御端子（２）７８に正の電圧が印加され、ＦＥＴ９１、９２、９３、９４、９５がオン状態になる。これにより、入力端子７０から入力したＲＦ信号はスイッチ回路（２）９０を通過し出力端子（２）７６に出力される。「制御端子に接続されたゲート電極により、導通・非導通が制御される」とは「制御端子７４に負電圧が印加されたときＦＥＴが電気的に切断され、すなわちＲＦ信号が切断され、制御電極が正電圧が印加されたときＦＥＴにＲＦ信号が通過する」ことである。
【００３４】
図７および図８は実施例１に係るＲＦスイッチに用いるＦＥＴの断面図である。図７は１段目ＦＥＴ（第１のＦＥＴ）８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５の断面図であり、図８は２段目から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４の断面図である。図７および８は、チャネル層１４の上下に電子供給層１２、１６を設けて、２次元電子ガスをチャネル層１４の上下に生じさせる構造を持つＨＥＭＴについて、説明するものである。この構造のＨＥＭＴは、ドレイン電流が大きく取れるため、スイッチ回路に好適である。なお、本発明のＦＥＴは、ＧａＡｓやＡｌＧａＡｓなどの化合物半導体によって構成することができ、実施例１においてもＧａＡｓ、ＩｎＧａＡｓおよびＡｌＧａＡｓなどからなるＨＥＭＴを例に説明する。このように、ＧａＡｓ系化合物半導体とは、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓである。
【００３５】
図７および図８において、ＧａＡｓ半導体基板１０上にバッファ層(図示せず)を介し、半導体層２４ａまたは２４ｂとして、シリコンを添加したＮ型のＡｌＧａＡｓ電子供給層１２、不純物を添加していないＩｎＧａＡｓチャネル層１４、シリコンを添加したＮ型のＡｌＧａＡｓ電子供給層１６、不純物を添加しないＡｌＧａＡｓショットキ層１８、不純物を添加しないＧａＡｓ埋込層２０ａまたは２０ｂ、シリコンを添加したＮ型のＧａＡｓ高濃度層２２が、例えばＭＯＣＶＤ法により成膜されている。高濃度層２２上にソース電極３０およびドレイン電極３４が形成されている。ソース電極３０とドレイン電極３４の間の高濃度層２２が除去され、ゲートリセスが形成されている。ゲート電極３２下の埋込層２０ａまたは２０ｂが除去され、ゲート電極３２が埋込層２０ａまたは２０ｂに埋め込まれている。ここで、埋込厚とは、ゲート電極３２が半導体層２４aまたは２４ｂに埋め込まれている厚さとする。
【００３６】
また、上記ＨＥＭＴの製造方法は、次のとおりである。まず、ＧａＡｓ基板１０上にバッファ層（図示せず）、電子供給層１２、チャネル層１４、電子供給層１６、ショットキ層１８、ＧａＡｓ埋込層２０ａ，２０ｂおよび高濃度層２２を例えばＭＯＣＶＤ法によって成長する。次に、各ＦＥＴのゲート電極３２が形成される領域の高濃度層２２を選択的に除去して、埋込層２０ａ，２０ｂを露出する。次に、１段目ＦＥＴ（第１のＦＥＴ）８１，９１と、５段目ＦＥＴ（第３のＦＥＴ）８５，９５が形成される領域の埋込層２０ａを露出し、２から４段目ＦＥＴ（第２のＦＥＴ）８２、８３、８４、９２、９３、９４が形成される領域の埋込層２０ｂを被覆する、たとえばフォトレジストからなるマスク層を形成する。次に、上記マスク層を利用して、露出している埋込層２０ａをエッチングし、その厚みを減じる。次に、各ＦＥＴのゲート電極３２を形成する領域の埋込層２０ａ，２０ｂにショットキ層１８を露出する開口を形成した後、そこにゲート電極３２を形成する。最後に、各ＦＥＴの高濃度層２２上にソース電極３０およびドレイン電極３４を形成することにより、図７および図８のＨＥＭＴが完成する。
【００３７】
図７においては、ゲートリセスが埋込層２０ａの途中まで形成されており、ゲート電極３２は残りの埋込層２０ａに埋め込まれている。このときの埋込厚をＤｂ１とする。一方、図８においては、ゲートリセスは埋込層２０ｂの表面まで形成されており、ゲート電極３２は埋込層２０ｂに埋め込まれている。このときの埋込厚をＤｂ２とする。実施例１においてはＤｂ１＜Ｄｂ２であり、Ｄｂ１を２０ｎｍ、Ｄｂ２を３５ｎｍとした。すなわち、１段目ＦＥＴ(第１のＦＥＴ)８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５のゲートの埋込厚Ｄｂ１は、２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３，８４、９２、９３、９４の埋込厚Ｄｂ２より薄い。すなわち、１段目ＦＥＴ(第１のＦＥＴ)８１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５と２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３，８４、９２、９３、９４とは、そのゲート電極３２が埋込層２０内に埋め込まれてなるとともに、１段目ＦＥＴ(第１のＦＥＴ)８１における埋込層に埋め込まれた埋込厚Ｄｂ１は、前記第２のＦＥＴにおける埋込層に埋め込まれた埋込厚Ｄｂ２よりも薄い。
【００３８】
埋込厚が２０ｎｍおよび３５ｎｍのＦＥＴのドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性をそれぞれ図９および図１０に示す。埋込厚２０ｎｍのＦＥＴのＩｄｓのＶｄｓに対する傾きは、が埋込厚３５ｎｍのＦＥＴより小さい。一方、埋込厚２０ｎｍおよび３５ｎｍのＦＥＴのゲート逆方向電流（Ｉｇｄ）−ゲート逆方向電圧（ＢＶｇｄ）特性をそれぞれ図１１および図１２に示す。埋込厚２０ｎｍのＦＥＴのゲート逆方向電流は、埋込厚３５ｎｍのＦＥＴに比べ小さくなっている。
【００３９】
表１に、各埋込厚を有するＦＥＴのゲート幅１ｍｍあたりのＲｏｎおよびＶｇｄｏを示す。埋込厚３５ｎｍのＦＥＴのＲｏｎは１．７３Ωｍｍに対し、埋込厚２０ｎｍのＦＥＴは１．９３ΩｍｍとＲｏｎが大きくなっている。一方、埋込厚３５ｎｍのＦＥＴのＶｇｄｏは−９．８Ｖに対し、埋込厚２０ｎｍのＦＥＴでは−１６．２Ｖと大きく改善している。
【００４０】
【表１】
2006278813.tif 000003
【００４１】
このように、実施例１においては、１段目ＦＥＴ（第１のＦＥＴ）８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５のＶｇｄｏを２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４に比べ高大きくすることができた。また、２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４のＲｏｎは、１段目ＦＥＴ（第１のＦＥＴ）８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５より小さくすることができた。
【００４２】
これにより、最もＲＦ振幅の大きくなる１段目ＦＥＴ(第１のＦＥＴ)８１，９１において、ゲート逆方向電流が小さく、Ｖｇｄｏが大きいため、大きいＲＦ振幅の信号が入力しても、ゲート逆方向電流の変動幅を小さくでき、良好な耐電力特性を得られる。
【００４３】
５段直列接続したＳＰＤＴの回路は単純に図１３のように表される。オフ状態のスイッチ回路１００では容量１０１、１０２、１０３、１０４、１０５が直列に接続され、オン状態のスイッチ回路１１０では抵抗１１１、１１２、１１３、１１４、１１５が直列に接続されている。オフ状態のスイッチ回路１００においてはＣｏｆｆ（オフ容量）が重要であり、オン状態のスイッチ回路１１０においてはＲｏｎが重要となる。
【００４４】
実施例１においては、１段目ＦＥＴ (第１のＦＥＴ)８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５を埋込厚２０ｎｍ、その他のＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４の埋込厚を３５ｎｍとしている。そこで、ゲート幅２．４ｍｍの場合のスイッチ回路（１）全体のＲｏｎを計算する。１．７３Ωｍｍ／２．８ｍｍ×３＋１．９３Ωｍｍ／２．８ｍｍ×２＝３．２３Ωとなる。例えば、５段のＦＥＴ全てが埋込厚３５ｎｍまたは２０ｎｍの場合は、ぞれぞれ、１．７３Ωｍｍ／２．８ｍｍ×５＝３．０９Ω、１．９３Ωｍｍ／２．８ｍｍ×５＝３．４５Ωとなる。
【００４５】
５段のＦＥＴ全てを埋込厚２０ｎｍとすると、全てを埋込厚３５ｎｍにした場合に比べスイッチ回路全体のＲｏｎは約１２％大きくなってしまう。しかし、実施例１においては、全てのＦＥＴを埋込厚３５ｎｍにした場合に比べ、Ｒｏｎ増加を約５％とすることができた。このように、ＲＦ振幅が大きい１段目ＦＥＴ（第１のＦＥＴ）８１、９１および５段目ＦＥＴ（第３のＦＥＴ）８５、９５の埋込厚のみを大きくすることによりＲｏｎの増加は少なく、かつ、ＲＦ振幅の大きな信号が入力しても、ゲート逆方向電流を抑制し、耐電力特性の高いスイッチ回路を実現できた。
【００４６】
さらに、埋込厚３５および２０ｎｍのＦＥＴのＣｇｓ、Ｃｇｄ、Ｃｄｓ、Ｃｏｆｆを表２に示す。ここで、ＣｏｆｆはＳパラメータから等価回路のＣｇｓ、Ｃｇｄ、Ｃｄｓを求め、数式１を用い計算している。表２のように、埋込厚２０ｎｍのＦＥＴのＣｏｆｆは０．２８１ｐＦ／ｍｍであり、埋込厚３５ｎｍのＦＥＴのＣｏｆｆは０．２９９ｐＦ／ｍｍである。埋込厚２０ｎｍのＦＥＴではＣｏｆｆが約６％減少している。
【００４７】
【表２】
2006278813.tif 000004
【００４８】
【数１】
2006278813.tif 000005
【００４９】
図１４は、これを説明するためのゲート電極付近の模式図である。半導体層２４中に、表面およびゲート電極３２下に空乏層２８が形成されている。ソースとドレイン間の容量がＣｄｓ４２、ゲート下空乏層のソース側がＣｇｓ４０、ゲート下空乏層のドレイン側がＣｇｄ４４である。ゲートが埋め込まれているため、ゲートの埋込部分の側部に外部容量Ｃｅｘｔ４６が形成される。埋込厚が小さいと、Ｃｅｘｔ４６が小さくなりＣｏｆｆを小さくすることができた。
【００５０】
このように、実施例１においては、１段目ＦＥＴ（第１のＦＥＴ）８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５のＣｏｆｆを２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４に比べ小さくすることができた。
【００５１】
１段目ＦＥＴ(第１のＦＥＴ)８１、９１のＣｏｆｆが小さくなることからインピーダンスが小さくなり、２段目から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４に比べ、ＲＦ振幅を小さくする方向に働く。これにより、１段目ＦＥＴ(第１のＦＥＴ)８１、９１のゲート逆方向電流が流れ難い方向に働き、スイッチ回路の高調波特性がより改善される。
【００５２】
以上のように、実施例１においては、最もＲＦ振幅の大きくなる１段目ＦＥＴ(第１のＦＥＴ)８１、９１のＶｇｄｏを大きくしかつＣｏｆｆを低減することにより高調波特性を改善し、さらに、２段目から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４のＲｏｎは１段目ＦＥＴ(第１のＦＥＴ)８１、９１より小さいため、スイッチ回路８０、９０のＲｏｎは、全てのＦＥＴのＶｇｄｏを向上させかつＣｏｆｆを削減させた場合より小さくすることができる。
【００５３】
すなわち、１段目ＦＥＴ（第１のＦＥＴ）８１，９１および５段目ＦＥＴ（第３のＦＥＴ）８５、９５は、ゲート逆方向耐圧（Ｖｇｄｏ）が２段目から４段目ＦＥＴ(第２のＦＥＴ)８２、８３，８４、９２、９３、９４より大きいＦＥＴとオフ容量（Ｃｏｆｆ）が２段目から４段目ＦＥＴ（第２のＦＥＴ）８２、８３，８４、９２、９３、９４より小さいＦＥＴの少なくとも一方である。また、２段目から４段目ＦＥＴ（第２のＦＥＴ）８２、８３，８４、９２、９３、９４はオン抵抗（Ｒｏｎ）が１段目ＦＥＴ（第１のＦＥＴ）８１、９１および５段目ＦＥＴ（第３のＦＥＴ）８５、９５より小さいＦＥＴである。これにより、高調波特性および挿入損失に優れたスイッチ回路を有する半導体装置を提供することができる。
【００５４】
なお、実施例１では１段目ＦＥＴ（第１のＦＥＴ）８１、９１が、２から４段目ＦＥＴ（第２のＦＥＴ）８２、８３，８４、９２、９３，９４に比べて、Ｃｏｆｆが小さく、かつ、Ｖｇｄｏが大きくなっている。実施例１では、この両方の効果によって高調波特性が向上している。しかし、１段目ＦＥＴ（第１のＦＥＴ）８１、９１のＶｇｄｏが大きいことだけ、あるいはＣｏｆｆが小さいことだけでも、高調波特性が向上できることは言うまでもない。
【００５５】
たとえば、埋込層２０からチャネル層１４までの厚みが小さい場合には、図１４において説明したＣｅｘｔが、１段目ＦＥＴ（第１のＦＥＴ）８１、９１と２から４段目ＦＥＴ（第２のＦＥＴ）８２、８３，８４、９２、９３，９４とで違っていても、ゲート電極３２がチャネル層１４に接近しているため、それ以外の容量成分が十分に大きく、Ｃｅｘｔの差が特性に殆ど寄与しない。しかし、図３および図４で説明したように、空乏層２８ａおよび２８ｂのチャネル層１４に対する深さの効果は発揮されることから、Ｖｇｄｏについては有意な差が生じる。その結果、全体の高調波特性が改善される。
【００５６】
また、たとえば埋込層２０からチャネル層１４までの厚みが大きい場合には、図３および図４で説明した空乏層２８ａおよび２８ｂの何れもが、チャネル層１４まで十分に延びないことから、Ｖｇｄｏについては有意な差が生じない。しかし、ゲート電極３２はチャネル層から離間してゲート電極３２下部の容量成分が小さくなる。このことから、図１４において説明したＣｅｘｔの違いが有意となり、その結果、やはり全体の高調波特性が改善される。
【００５７】
以上は、１段目ＦＥＴ（第１のＦＥＴ）８１、９１と２から４段目ＦＥＴ（第２のＦＥＴ）８２、８３，８４、９２、９３、９４の関係について説明したが、これは５段目ＦＥＴ（第３のＦＥＴ）８５、９５についても同様であることはもちろんである。すなわち、５段目ＦＥＴ（第３のＦＥＴ）８５、９５が１段目ＦＥＴ（第１のＦＥＴ）８１、９１と異なる構造であっても良い。たとえば、１段目ＦＥＴ（第１のＦＥＴ）８１、９１が２から４段目ＦＥＴ（第２のＦＥＴ）８２、８３，８４、９２、９３、９４に比べて、Ｖｇｄｏが大きく、かつＣｏｆｆが小さい場合に、５段目ＦＥＴはＶｇｄｏだけが大きく構成されてもよく、その組み合わせは任意である。
【００５８】
実施例１においては、１段目ＦＥＴ(第１のＦＥＴ)８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５の埋込厚を薄くしているが、これは入力端子７０と出力端子７２、７６の両方からＲＦ振幅の大きな信号が入力されるためである。ＲＦ振幅の大きな信号が、入力端子７０のみから入力される場合は、１段目ＦＥＴ８１、９１のみ埋込厚を薄くすれば良い。また、ＲＦ振幅の大きな信号が、出力端子７２、７６のみから入力される場合は、５段目ＦＥＴ８５、９５のみ埋込厚を薄くすれば良い。
【実施例２】
【００５９】
実施例２もＦＥＴとしてＨＥＭＴを用い、ＦＥＴを５段直列接続したＳＰＤＴの例である。回路構成は実施例１と同じである。図１５は実施例２の１段目ＦＥＴ(第１のＦＥＴ)８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５の断面を示す模式図であり、図１６は２段目から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４の断面を示す模式図である。半導体基板１０上に半導体層２４が積層されている。半導体層２４中の各層は実施例１と同様である。半導体層２４上にソース電極３０、ドレイン電極３４が形成されている。ゲート電極３２が半導体層２４に埋め込まれている。ソース電極３０とゲート電極３２の間、並びにゲート電極３２とドレイン電極３４の間の半導体層２４表面には保護膜としてＳｉＮｘ膜（第１の窒化シリコン膜）３６ａまたはＳｉＮｙ膜（第２の窒化シリコン膜）３６ｂが形成されている。
【００６０】
以下に、上記ＨＥＭＴの製造方法について説明する。まず、ＧａＡｓ基板１０上に半導体層２４を形成する。半導体層２４の詳細は、例えば、図７および図８で説明した、バッファ層（図示せず）、電子供給層１２、チャネル層１４、電子供給層１６、ショットキ層１８、ＧａＡｓ埋込層２０ａ，２０ｂおよび高濃度層２２を例えばＭＯＣＶＤ法によって成長することによって実現される。次に、ゲートリセスを形成する。このゲートリセスは、ゲート電極３２によって所望の電位が与えられる条件を考慮した深さで形成されるが、たとえば図７および図８で説明した構造であれば、高濃度層２２および埋込層２０ａ（２０ｂを含む場合もある）を除去して形成される。
【００６１】
次に、このゲートリセスが形成された半導体層２４上にＳｉＮｘ膜（第１の窒化シリコン膜）３６ａを形成する。この場合、ＳｉＮｘ膜３６ａは各ＦＥＴを含む基板全面に形成される。この工程により、２から４段目ＦＥＴ（第２のＦＥＴ）８２、８３、８４、９２、９３、９４のゲート電極とソース電極の間並びにゲート電極とソース電極の間となるべき領域にＳｉＮｘ膜３６が設けられることになる。次に、１段目ＦＥＴ（第１のＦＥＴ）８１，９１と、５段目ＦＥＴ（第３のＦＥＴ）８５，９５が形成される領域のＳｉＮｘ膜３６ａを露出し、上記２から４段目ＦＥＴが形成される領域のＳｉＮｘ膜３６ａを被覆する、たとえばフォトレジストからなるマスク層を形成する。次に、上記マスク層を利用して、露出しているＳｉＮｘ膜３６ａを除去する。
【００６２】
次に、１段目ＦＥＴと５段目ＦＥＴが形成される領域に、ＳｉＮｘ膜３６よりも窒素組成比が小さいＳｉＮｙ膜３７を形成する。窒素組成比の小さいＳｉＮｙ膜３７は、ＳｉＮｘ膜３６に比べて、成膜時に半導体層２４に与えるダメージが大きいことから、このＳｉＮｙ膜をＳｉＮｘ膜３６よりも後に成膜することで、ＳｉＮｘ膜３６が残存する領域に与えられるダメージを軽減することができる。この工程により、上記１段目ＦＥＴ（第１のＦＥＴ）と、５段目ＦＥＴ（第３のＦＥＴ）のゲート電極とソース電極の間並びにゲート電極とソース電極の間となるべき領域にＳｉＮｙ３７が設けられることになる。次に、各ＦＥＴのゲート電極３２を形成する領域のＳｉＮｘ膜３６，ＳｉＮｙ膜３７を露出する開口を形成した後、そこにゲート電極３２を形成する。最後に、各ＦＥＴの高濃度層２２上にソース電極３０およびドレイン電極３４を形成することにより、図１５および図１６のＨＥＭＴが完成する。
【００６３】
ＳｉＮｘ膜とＳｉＮｙ膜ではシリコンと窒素の組成が異なっており、ＳｉＮｘはＳｉＮｙより窒素の組成比が小さくなっている。すなわち、１段目ＦＥＴ(第１のＦＥＴ)８１、９１および２段目ＦＥＴ(第３のＦＥＴ)８５、９５のＳｉＮｘ膜（第１の窒化シリコン膜）３６ａ、の窒素組成比は、２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３，８４、９２、９３、９４のＳｉＮｙ膜（第２の窒化シリコン膜）３６ｂの窒素組成比より小さい。
【００６４】
また、図１５、図１６における、半導体表面からの空乏層２８ａ、２８ｂの空乏層幅をそれぞれＤｄ１、Ｄｄ２とすると、Ｄｄ１＞Ｄｄ２となっている。これは、ＳｉＮｘ膜の窒素組成比がＳｉＮｙ膜比べ大きいことに起因する。ＳｉＮｘ膜およびＳｉＮ膜の形成は、例えば、プラズマＣＶＤ装置を用いＲＦ周波数を制御することで実現できる。実施例２においては、ＳｉＮｘ膜を形成するときのＲＦ周波数を、ＳｉＮｙ膜形成時より低くすることにより、ＳｉＮｘ膜の窒素組成比をＳｉＮｙ膜より小さくできた。
【００６５】
保護膜としてＳｉＮｘ膜およびＳｉＮｙ膜を有するＦＥＴのドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性をそれぞれ図１７および図１８に示す。ＳｉＮｘ膜を有するＦＥＴのＩｄｓのＶｄｓに対する傾きは、ＳｉＮｙ膜を有するＦＥＴより小さい。一方、保護膜としてＳｉＮｘ膜およびＳｉＮｙ膜を有するＦＥＴのゲート逆方向電流（Ｉｇｄ）−ゲート逆方向電圧（ＢＶｇｄ）特性をそれぞれ図１９および図２０に示す。ＳｉＮｘ膜を有するＦＥＴのゲート逆方向電流は、ＳｉＮｙ膜を有するＦＥＴに比べ小さくなっている。
【００６６】
表３に、保護膜としてＳｉＮｘ膜およびＳｉＮｙ膜を有するＦＥＴのゲート幅１ｍｍあたりのＲｏｎおよびＶｇｄｏを示す。ＳｉＮｙ膜を有するＦＥＴのＲｏｎで１．７３Ωｍｍに対し、ＳｉＮｘ膜を有するＦＥＴでは１．７６ΩｍｍとＲｏｎが大きくなっている。一方、ＳｉＮｙ膜を有するＦＥＴのＶｇｄｏは−７．３Ｖに対し、ＳｉＮｘ膜を有するＦＥＴでは−９．６Ｖと改善している。
【００６７】
【表３】
2006278813.tif 000006
【００６８】
実施例１と同様に、最もＲＦ振幅の大きくなる１段目ＦＥＴ(第１のＦＥＴ)８１，９１においてＳｉＮｘ膜を使用しているため、大きいＲＦ振幅の信号が入力しても、ゲート逆方向電流の変動幅を小さくできる。これにより高調波特性を改善できる。
【００６９】
一方、実施例２における、ゲート幅２．４ｍｍの場合のスイッチ回路（１）全体のＲｏｎは、１．７６Ωｍｍ／２．８ｍｍ×３＋１．８１Ωｍｍ／２．８ｍｍ×２＝３．１８Ωとなる。例えば、５段のＦＥＴ全てがＳｉＮｙ膜を有するＦＥＴの場合は、１．７６Ωｍｍ／２．８ｍｍ×５＝３．１４Ωとなる。
【００７０】
実施例２の場合は、１段目ＦＥＴ（第１のＦＥＴ）および５段目ＦＥＴ(第３のＦＥＴ)にＳｉＮｘ膜を適用したことによりＲｏｎの増加は１．３％であり、実施例１の場合の約５％に比べＲｏｎの増加を小さくすることができた。これにより、実施例1に比べ、挿入損失の増加を小さくできる。
【００７１】
また、表４に保護膜としてＳｉＮｘ膜およびＳｉＮｙ膜を有するＦＥＴのＣｇｓ、Ｃｇｄ、Ｃｄｓ、Ｃｏｆｆを示す。各容量の求め方は実施例１と同様である。ＳｉＮｙ膜を有するＦＥＴのＣｏｆｆは０．３０４ｐＦ／ｍｍに対し、ＳｉＮｘ膜を有するＦＥＴは０．２９９ｐＦ／ｍｍとＣｏｆｆが小さくなっている。このように、ＳｉＮｘ膜を有するＦＥＴはＣｏｆｆが約２％減少している。ＳｉＮｘ膜を使用することにより、表面空乏層幅Ｄｄ１を小さくできためである。１段目ＦＥＴ(第１のＦＥＴ)８１、９１の容量を小さくできるため、全ＦＥＴにＳｉＮｙ膜を使用するのに比べ、実施例１同様に、スイッチ回路の高調波特性を改善させることができる。
【００７２】
【表４】
2006278813.tif 000007
【００７３】
このように、実施例２においても、スイッチ回路のＲｏｎの増加を抑えつつ、Ｖｇｄｏを大きくしかつＣｏｆｆを削減できる。すなわち挿入損出を抑えつつ、高調波特性を改善することができる。
【実施例３】
【００７４】
実施例３もＦＥＴとしてＨＥＭＴを用い、ＦＥＴを５段直列接続したＳＰＤＴの例である。回路構成は実施例１と同じである。図２１は実施例３の１段目ＦＥＴ(第１のＦＥＴ)８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５の断面を示す模式図であり、図２２は２段目から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４の断面を示す模式図である。各ＦＥＴは、そのゲート電極はゲートリセス内に設けられている。構成は図８とほとんど同じであるがゲートリセス幅が異なっている。ここで、ゲートリセス幅とは、ゲート電極３２と高濃度層２２ａ，２２ｂの距離である。
【００７５】
１段目ＦＥＴ(第１のＦＥＴ)および５段目ＦＥＴ(第３のＦＥＴ)のソース側のゲートリセス幅Ｌｒｓ１およびドレイン側のゲートリセス幅Ｌｒｄ１とし、２段目から４段目ＦＥＴ(第２のＦＥＴ)ソース側およびドレイン側のゲートリセス幅をそれぞれＬｒｓ２、Ｌｒｄ2とした。実施例３においては、Ｌｒｓ１＞Ｌｒｓ２かつＬｒｄ１＞Ｌｒｄ２であり、Ｌｒｓ１＝Ｌｒｄ１＝０．５μｍ、Ｌｒｓ２＝Ｌｒｄ２＝０．３μｍとした。すなわち、１段目ＦＥＴ(第１のＦＥＴ)８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５のゲートリセス幅は、２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３，８４、９２、９３、９４のゲートリセス幅より広い。
【００７６】
１段目および５段目ＦＥＴにおいては、ゲート電極とｎ＋高濃度層の距離を遠くできるため、Ｒｏｎは大きくなるものの、Ｖｇｄｏを大きくできる。また、実施例１および２ほどではないがＣｏｆｆも小さくできた。これにより、実施例３においても、スイッチ回路のＲｏｎの増加を抑えつつ、Ｖｇｄｏを大きくできる。すなわち挿入損出を抑えつつ、高調波特性を改善することができる。
【００７７】
実施例３においては、Ｌｒｓ１とＬｒｄ１並びにＬｒｓ２とＬｒｄ２は同じとしたが、Ｌｒｓ１＞Ｌｒｓ２かつＬｒｄ１＞Ｌｒｄ２の関係があれば、Ｌｒｓ１とＬｒｄ１、並びにＬｒｓ２とＬｒｄ２は同じ長さでなくとも良い。
【００７８】
なお、実施例３では、１段目ＦＥＴ(第１のＦＥＴ)８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５のＶｇｄｏとＣｏｆｆの両方が、２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４に対して異なっているが、ＶｇｄｏあるいはＣｏｆｆの一方のみが異なる場合もある。
【００７９】
たとえば、リセス幅を１段目ＦＥＴ(第１のＦＥＴ)８１、９１および５段目ＦＥＴ(第３のＦＥＴ)８５、９５、と２から４段目ＦＥＴ(第２のＦＥＴ)８２、８３、８４、９２、９３、９４で異ならせたとしても、そのゲートリセス幅自体がそれぞれのＦＥＴで十分に大きい場合、ソース・ドレイン間容量（Ｃｇｓ）が小さくなる。このことから、何れのＦＥＴにおいてもＣｏｆｆは実質同等となり、Ｖｇｄｏの差が支配的な効果の差を生じることとなる。
【００８０】
また、逆にゲートリセス幅自体がそれぞれ比較的小さい場合には、ソース・ドレイン間容量が大きくなって、Ｖｇｄｏの差より、Ｃｏｆｆの差が支配的な効果の差を生じることとなる。
【００８１】
実施例１から３においては、ＦＥＴとしてＨＥＭＴを用いたが、他のＦＥＴ、例えばＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）用いることもできる。また、実施例１から３においては、ＦＥＴを５段直列接続したＳＰＤＴの例を示したが、ＳＰ３Ｔ、ＳＰ４Ｔ、ＳＰ５Ｔ、ＳＰ６Ｔ、ＳＰ７Ｔ、ＳＰ８Ｔのような、より複雑なＲＦスイッチにも適用できる。さらに、実施例１から３においては、ＦＥＴの直列接続の段数を５段とした。しかし、ＲＦ振幅の大きい信号が入力端子と出力端子のいずれか一方からのみから入力する場合は、この段数は２段以上あればよい。また、ＲＦ振幅の大きい信号が入力端子および出力端子の両方から入力する場合は、この段数は３段以上あればよい。
【実施例４】
【００８２】
実施例４は、携帯電話端末機器に使用されるＲＦアンテナスイッチモジュール（ＲＦモジュール）である。図２３は、本発明の実施例４に係る半導体装置を示すブロック図である。このＲＦモジュール１２０は、アンテナＡＮＴと複数のＲＦ信号系とを切り替える機能を持つ。ＲＦモジュール１２０は、半導体チップ１２２とローパスフィルタ（ＬＰＦ）１２８、１３０とを有する。半導体チップ１２２には、制御回路１２４とＲＦスイッチ１２６とを有する。ＲＦスイッチ１２６はいわゆるＳＰ６Ｔの機能を備え、実施例１、２または３に係るスイッチ回路を有している。
【００８３】
図示するＲＦスイッチ１２６は、ＧＳＭ８５０−Ｒｘ、ＧＳＭ９００−Ｒｘ、ＤＣＳ１８００−Ｒｘ、ＰＣＳ１９００−Ｒｘ、ＤＣＳ−Ｔｘ、ＧＳＭ−Ｔｘの６つのＲＦ信号系を選択的にアンテナＡＮＴに接続する。ＤＣＳ−ＴｘとＧＳＭ−ＴｘにはそれぞれＬＰＦ１２８、１３０が設けられている。制御回路１２４は、外部からの制御信号ＣＴＬ１〜ＣＬＴ３信号により、ＲＦスイッチ１２６内の各スイッチ回路制御端子を通じ、スイッチ回路の切り替えを制御する。チップ１２２には電源電圧Ｖｄｄが与えられる。実施例４においても、高調波特性および挿入損失の小さいＲＦモジュールを提供することができた。
【００８４】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００８５】
【図１】図1は従来例に係るＲＦスイッチの回路構成を示す図である。
【図２】図２（ａ）はオフ状態のスイッチ回路を構成するＦＥＴのドレイン電圧（Ｉｇ）−ゲート電圧（Ｖｇ）特性、図（ｂ）はオン状態のスイッチ回路を構成するＦＥＴのドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性を示した図である。
【図３】図３は従来例のＦＥＴの断面を表した模式図（その１）であり、従来例の問題を説明するための図である。
【図４】図４は従来例のＦＥＴの断面を表した模式図（その２）であり、従来例の問題を説明するための図である。
【図５】図５はスイッチ回路におけるゲート逆方向電流（Ｉｇｄ）−ゲート逆方向電圧（ＢＶｇｄ）を示した図である。
【図６】図６は実施例１に係るＲＦスイッチの回路構成を示す図である。
【図７】図７は実施例１に係るスイッチ回路の１段目および５段目ＦＥＴの断面図である。
【図８】図８は実施例１に係るスイッチ回路の２段目から４段目ＦＥＴの断面図である。
【図９】図９は実施例１に係るスイッチ回路の１段目および５段目ＦＥＴ（埋込厚２０ｎｍ）のドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性を示す図である。
【図１０】図１０は実施例１に係るスイッチ回路の２段目から４段目ＦＥＴ（埋込厚３５ｎｍ）のドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性を示す図である。
【図１１】図１１は実施例１に係るスイッチ回路の１段目および５段目ＦＥＴ（埋込厚２０ｎｍ）のゲート逆方向電流（Ｉｇｄ）−ゲート逆方向電圧（ＢＶｇｄ）特性を示す図である。
【図１２】図１２は実施例１に係るスイッチ回路の２段目から４段目ＦＥＴ（埋込厚３５ｎｍ）のゲート逆方向電流（Ｉｇｄ）−ゲート逆方向電圧（ＢＶｇｄ）特性を示す図である。
【図１３】図１３は実施例１に係る５段直列接続したＳＰＤＴの回路を単純な回路で表した図である。
【図１４】図１４は実施例１においてＣｏｆｆが小さくなることを説明するためのゲート電極付近の模式図である。
【図１５】図１５は実施例２に係るスイッチ回路の１段目および５段目ＦＥＴの断面図である。
【図１６】図１６は実施例２に係るスイッチ回路の２段目から４段目ＦＥＴの断面図である。
【図１７】図１７は実施例２に係るスイッチ回路の１段目および５段目ＦＥＴ（ＳｉＮｘ膜）のドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性を示す図である。
【図１８】図１８は実施例２に係るスイッチ回路の２段目から４段目ＦＥＴ（ＳｉＮｙ膜）のドレイン電流（Ｉｄｓ）−ドレイン電圧（Ｖｄｓ）特性を示す図である。
【図１９】図１９は実施例２に係るスイッチ回路の１段目および５段目ＦＥＴ（ＳｉＮｘ膜）のゲート逆方向電流（Ｉｇｄ）−ゲート逆方向電圧（ＢＶｇｄ）特性を示す図である。
【図２０】図２０は実施例１に係るスイッチ回路の２段目から４段目ＦＥＴ（ＳｉＮｙ膜）のゲート逆方向電流（Ｉｇｄ）−ゲート逆方向電圧（ＢＶｇｄ）特性を示す図である。
【図２１】図２１は実施例３に係るスイッチ回路の１段目および５段目ＦＥＴの断面図である。
【図２２】図２２は実施例３に係るスイッチ回路の２段目から４段目ＦＥＴの断面図である。
【図２３】図２３は実施例４にかかる携帯電話端末機器に使用されるＲＦアンテナスイッチモジュールのブロック図である。
【符号の説明】
【００８６】
１０              半導体基板
１２、１６        電子供給層
１４、１4ａ      チャネル層
１８              ショットキ層
２０、２０ａ、２０ｂ    埋込層
２２、２２ａ、２２ｂ    高濃度層
２４、２４ａ、２４ｂ、２４ｃ、２４ｄ    半導体層
２８、２８ａ、２８ｂ                    空乏層
３０              ソース電極
３２              ゲート電極
３４              ドレイン電極
５０、８０        スイッチ回路（１）
５１、６１、８１、９１  １段目ＦＥＴ
５２、６２、８２、９２  ２段目ＦＥＴ
５３、６３、８３、９３  ３段目ＦＥＴ
５４、６４、８４、９４  ４段目ＦＥＴ
５５、６５、８５、９５  ５段目ＦＥＴ
５８、６８、８８、９８  抵抗Ｒｇｇ
６０、９０        スイッチ回路（２）
７０              入力端子
７１              抵抗
７２              出力端子（１）
７４              制御端子（１）
７６              出力端子（２）
７８              制御端子（２）
１２２            半導体チップ
１２４            制御回路
１２６            ＲＦスイッチ
【図１】
2006278813.tif 000008
【図２】
2006278813.tif 000009
【図３】
2006278813.tif 000010
【図４】
2006278813.tif 000011
【図５】
2006278813.tif 000012
【図６】
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【図７】
2006278813.tif 000014
【図８】
2006278813.tif 000015
【図９】
2006278813.tif 000016
【図１０】
2006278813.tif 000017
【図１１】
2006278813.tif 000018
【図１２】
2006278813.tif 000019
【図１３】
2006278813.tif 000020
【図１４】
2006278813.tif 000021
【図１５】
2006278813.tif 000022
【図１６】
2006278813.tif 000023
【図１７】
2006278813.tif 000024
【図１８】
2006278813.tif 000025
【図１９】
2006278813.tif 000026
【図２０】
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【図２１】
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【図２２】
2006278813.tif 000029
【図２３】
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