(57)【要約】【課題】特許文献２に記載の多層セラミック基板の製造方法では、拘束層を基体用グリーン層の上下両面に配置して無収縮工法で多層セラミック基板を作製するが、拘束層が基体用グリーン層の表面に配置されるため、拘束層の収縮抑制力が基体グリーン層の内部、特に焼結体プレートの拘束層とは反対側に位置する基体用グリーン層にまでは及び難くい。【解決手段】本発明のセラミック多層基板の製造方法は、チップ型セラミック電子部品１１３をセラミックグリーン積層体１１１に内蔵させる工程では、チップ型セラミック電子部品１１３の近傍に、セラミック材料の収縮開始温度Ｔ１に対して収縮開始温度Ｔ２が５０℃≦（Ｔ１−Ｔ２）≦３３０℃の関係を満たし且つ収縮終了温度がセラミック材料の収縮終了温度より高い導体材料を用いて、セラミックグリーンシート１１１Ａに内部導体パターン部１１５を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のセラミック層が積層されたセラミック積層体と、このセラミック積層体内に設けられ、セラミック焼結体を素体とし且つ端子電極を有するチップ型セラミック電子部品と、を含むセラミック多層基板であって、
上記チップ型セラミック電子部品の近傍に内部導体パターンが配置されており、
上記セラミック層を形成するセラミック材料の収縮開始温度Ｔ１と上記内部導体パターンを形成する導体材料の収縮開始温度Ｔ２は、５０℃≦（Ｔ１−Ｔ２）≦３３０℃の関係を満たし、且つ、
上記導体材料の収縮終了温度は、上記セラミック材料の収縮終了温度より高い
ことを特徴とするセラミック多層基板。
【請求項２】
二つの隣合う上記チップ型セラミック電子部品の間に、上記内部導体パターンが配置されていることを特徴とする請求項１に記載のセラミック多層基板。
【請求項３】
上記内部導体パターンは、上記チップ型セラミック電子部品よりも上記セラミック積層体の中心に近い側に配置されていることを特徴とする請求項１または請求項に記載のセラミック多層基板。
【請求項４】
上記チップ型セラミック電子部品から１００μｍ以内に、上記内部導体パターンが配置されていることを特徴とする請求項１〜請求項３のいずれか１項に記載のセラミック多層基板。
【請求項５】
上記内部導体パターンは、面内導体を有し、その厚みが５〜３０μｍであることを特徴とする請求項１〜請求項４のいずれか１項に記載のセラミック多層基板。
【請求項６】
複数のセラミックグリーン体を積層してなるセラミックグリーン積層体の内部に、セラミック焼結体を素体とし且つ端子電極を有するチップ型セラミック電子部品を内蔵させる工程と、
上記セラミックグリーン積層体の少なくとも一方の主面に、上記セラミックグリーン体を形成するセラミック材料の焼結温度では実質的に焼結しない拘束体を配置してセラミックグリーン複合積層体を作製する工程と、
上記セラミックグリーン複合積層体を上記セラミック材料の焼結温度で焼結させる工程と、
上記拘束体を除去する工程と、
を備えたセラミック多層基板の製造方法であって、
上記チップ型セラミック電子部品を上記セラミックグリーン積層体に内蔵させる工程は、
上記チップ型セラミック電子部品の近傍に、上記セラミック材料の収縮開始温度Ｔ１に対して収縮開始温度Ｔ２が５０℃≦（Ｔ１−Ｔ２）≦３３０℃の関係を満たし且つ収縮終了温度が上記セラミック材料の収縮終了温度より高い導体材料を用いて、セラミックグリーン体に内部導体パターン部を形成する工程
を有することを特徴とするセラミック多層基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セラミック多層基板及びその製造方法に関し、更に詳しくは、セラミック多層基板にクラックやデラミネーション等の不具合を生じさせることがなく、信頼性の高いセラミック多層基板及びその製造方法に関するものである。
【背景技術】
【０００２】
従来のこの種の技術としては特許文献１に記載の電子部品内蔵多層セラミック基板や、特許文献２に記載の多層セラミック基板およびその製造方法がある。
【０００３】
特許文献１に記載された電子部品内蔵多層セラミック基板は、多層セラミック基板と、多層セラミック基板内の凹部または貫通孔から形成される空間内に収容されたチップ型セラミック電子部品と、多層セラミック基板の層間または空間内に設けられている上記チップ型セラミック電子部品を配線している導体と備えている。このように多層セラミック基板内の空間内にチップ型セラミック電子部品を収容するため、平面性を悪化させることなく、所望形状の多層セラミック基板が得られる。
【０００４】
特許文献２に記載された多層セラミック基板及びその製造方法の場合には、セラミック機能素子を予め焼成して得られたプレート状の焼結体プレートをもって、コンデンサ素子、インダクタ素子及び抵抗素子等の機能素子を作製しておき、これらの機能素子を未焼結複合積層体内に内蔵させる。未焼結複合積層体は、基体用グリーン層と、難焼結性材料を含む拘束層と、配線導体とを備えており、これを焼成したとき、拘束層の作用により、基体用グリーン層は主面方向での収縮が抑制される。そのため、このような無収縮工法を採用することによって、機能素子として焼結体プレートを内蔵した状態で未焼結複合積層体を問題なく焼成することができると共に、焼結体プレートと基体用グリーン層との間で成分の相互拡散が生じず、焼結体プレートの機能素子の特性が焼成後も維持される。
【０００５】
【特許文献１】特公平０６−３２３７８号公報
【特許文献２】特開２００２−８４０６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の多層セラミック基板の場合には、多層セラミック基板の平坦性の問題は解決されるが、焼成工程でチップ型セラミック電子部品とセラミック層との収縮挙動差により、デラミネーションやクラック等を生じることがあった。
【０００７】
また、特許文献２に記載の多層セラミック基板及びその製造方法の場合には、拘束層を基体用グリーン層の上下両面に配置する無収縮工法で多層セラミック基板を作製するようにしているが、拘束層が基体用グリーン層の表面に配置されるため、拘束層の収縮抑制力が基体グリーン層の内部、特に焼結体プレートの拘束層とは反対側（内側）に位置する基体用グリーン層にまでは及び難くいため、基体用グリーン層の表面側と焼結体プレートの内側とでは局所的に拘束層の収縮抑制力に大きな差を生じ、この差に起因して基板内部でクラックが生じ易くなり、極端な場合には内部配線が断線するという問題があった。
【０００８】
本発明は、上記課題を解決するためになされたもので、チップ型セラミック電子部品を内蔵している場合であっても基板内部でクラックや内部導体の断線等の不具合を生じることがなく、信頼性の高いセラミック多層基板及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の請求項１に記載のセラミック多層基板は、複数のセラミック層が積層されたセラミック積層体と、このセラミック積層体内に設けられ、セラミック焼結体を素体とし且つ端子電極を有するチップ型セラミック電子部品と、を含むセラミック多層基板であって、上記チップ型セラミック電子部品の近傍に内部導体パターンが配置されており、上記セラミック層を形成するセラミック材料の収縮開始温度Ｔ１と上記内部導体パターンを形成する導体材料の収縮開始温度Ｔ２は、５０℃≦（Ｔ１−Ｔ２）≦３３０℃の関係を満たし、且つ、上記導体材料の収縮終了温度は、上記セラミック材料の収縮終了温度より高いことを特徴とするものである。
【００１０】
また、本発明の請求項２に記載のセラミック多層基板は、請求項１に記載の発明において、二つの隣合う上記チップ型セラミック電子部品の間に、上記内部導体パターンが配置されていることを特徴とするものである。
【００１１】
また、本発明の請求項３に記載のセラミック多層基板は、請求項１または請求項２に記載の発明において、上記内部導体パターンは、上記チップ型セラミック電子部品よりも上記セラミック積層体の中心に近い側に配置されていることを特徴とするものである。
【００１２】
また、本発明の請求項４に記載のセラミック多層基板は、請求項１〜請求項３のいずれか１項に記載の発明において、上記チップ型セラミック電子部品から１００μｍ以内に、上記内部導体パターンが配置されていることを特徴とするものである。
【００１３】
また、本発明の請求項５に記載のセラミック多層基板は、請求項１〜請求項４のいずれか１項に記載の発明において、上記内部導体パターンは、面内導体を有し、その厚みが５〜３０μｍであることを特徴とするものである。
【００１４】
また、本発明の請求項６に記載のセラミック多層基板の製造方法は、複数のセラミックグリーン体を積層してなるセラミックグリーン積層体の内部に、セラミック焼結体を素体とし且つ端子電極を有するチップ型セラミック電子部品を内蔵させる工程と、上記セラミックグリーン積層体の少なくとも一方の主面に、上記セラミックグリーン体を形成するセラミック材料の焼結温度では実質的に焼結しない拘束体を配置してセラミックグリーン複合積層体を作製する工程と、上記セラミックグリーン複合積層体を上記セラミック材料の焼結温度で焼結させる工程と、上記拘束体を除去する工程と、を備えたセラミック多層基板の製造方法であって、上記チップ型セラミック電子部品を上記セラミックグリーン積層体に内蔵させる工程は、上記チップ型セラミック電子部品の近傍に、上記セラミック材料の収縮開始温度Ｔ１に対して収縮開始温度Ｔ２が５０℃≦（Ｔ１−Ｔ２）≦３３０℃の関係を満たし且つ収縮終了温度が上記セラミック材料の収縮終了温度より高い導体材料を用いて、セラミックグリーン体に内部導体パターン部を形成する工程を有することを特徴とするものである。
【発明の効果】
【００１５】
本発明の請求項１〜請求項６に記載の発明によれば、チップ型セラミック電子部品を内蔵している場合であっても基板内部でクラックや内部導体の断線等の不具合を生じることがなく、信頼性の高いセラミック多層基板及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図１〜図１０に示す実施形態に基づいて本発明を説明する。尚、図１は本発明のセラミック多層基板の一実施形態を示す断面図、図２及び図３はそれぞれ図１に示すセラミック多層基板の製造工程の要部を示す工程図、図４の（ａ）、（ｂ）はそれぞれ本発明の実施例１と比較例１のセラミックグリーン複合積層体を示す断面図、図５は実施例１のセラミック多層基板を焼成する際のＴＭＡ曲線を示すグラフ、図６の（ａ）（ｂ）はそれぞれ図４の（ａ）、（ｂ）の要部を拡大して示す断面図、図７は本発明の実施例３のセラミックグリーン複合積層体を示す断面図、図８は本発明の実施例４のセラミックグリーン複合積層体を示す断面図、図９は本発明の実施例５のセラミックグリーン複合積層体を示す断面図、図１０は本発明の実施例６のセラミック多層基板の積層セラミックコンデンサと第２面内導体の関係を示す断面図である。
【００１７】
本実施形態のセラミック多層基板１０は、例えば図１に示すように、複数のセラミック層１１Ａが積層され且つ第１の内部導体パターン１２を有するセラミック積層体１１と、このセラミック積層体１１内に設けられ、セラミック焼結体を素体とし且つ両端部に外部端子電極１３Ａを有するチップ型セラミック電子部品１３と、を含んで構成され、無収縮工法を用いて作製されるものである。セラミック積層体１１の両主面（上下面）には表面電極１４、１４がそれぞれ形成され、上面の表面電極１４には複数の表面実装部品（図示せず）が搭載される。また、セラミック積層体１１の下面の表面電極１４は、セラミック多層基板１０をマザーボード等の実装基板に実装する際の端子電極となる。チップ型セラミック電子部品１３と表面実装部品は、表面電極１４及び第１の内部導体パターン１２を介して互いに電気的に接続されている。
【００１８】
複数の表面実装部品としては、半導体素子、ガリウム砒素半導体素子等の能動素子やコンデンサ、インダクタ、抵抗等の受動素子等が半田や導電性樹脂を介して、あるいはＡｕ、Ａｌ、Ｃｕ等のボンディングワイヤーを介してセラミック積層体１１上面の表面電極１４に電気的に接続されている。
【００１９】
また、図１に示すように、セラミック積層体１１の内部には第２の内部導体パターン１５が所定のパターンでチップ型セラミック電子部品１３の近傍に配置して設けられている。この第２の内部導体パターン１５は、チップ型セラミック電子部品１３の近傍に配置されることで、無収縮工法で用いられる拘束層の機能をセラミック積層体１１のチップ型セラミック電子部品１３の近傍で補完する機能を有している。つまり、第２の内部導体パターン１５は、セラミック積層体１１内部のチップ型セラミック電子部品１３の近傍で収縮抑制層（拘束層）として機能する。
【００２０】
而して、セラミック層１１Ａを形成する材料としては、セラミック材料であれば特に制限されないが、例えば低温焼結セラミック（ＬＴＣＣ：Low  Temperature  Co-fired  Ceramic）材料が好ましい。低温焼結セラミック材料とは、１０００℃以下の温度で焼結可能であって、比抵抗の小さな銀や銅等と同時焼成が可能なセラミック材料である。低温焼結セラミックとしては、具体的には、アルミナやフォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等が挙げられる。
【００２１】
セラミック積層体１１を上述のように低温焼結セラミック材料によって形成することによって、第１の内部導体パターン１２、表面電極１４及び第２の内部導体パターン１５の導体材料として、例えばＡｇまたはＣｕ等の低抵抗で低融点をもつ低融点金属を用いることができ、セラミック積層体１１と第１の内部導体パターン１２、表面電極１４及び第２の内部導体パターン１５とを１０００℃以下の低温で同時焼成することができる。
【００２２】
セラミック積層体１１内の第１の内部導体パターン１２は、上下のセラミック層１１Ａの界面に沿って所定のパターンで形成された面内導体１２Ａと、上下の面内導体１２Ａを接続するように所定のパターンで配置して形成されたビア導体１２Ｂと、を有している。
【００２３】
複数のチップ型セラミック電子部品１３は、図１に示すように、上下のセラミック層１１Ａ、１１Ａの界面に配置され、その外部端子電極１３Ａが上下のセラミック層１１Ａ、１１Ａの界面に設けられた面内導体１２Ａに接続されている。チップ型セラミック電子部品１３としては、特に制限されないが、例えばチタン酸バリウムやフェライト等の１２００℃以上で焼成されたセラミック焼結体を素体としたもの、例えばコンデンサ、インダクタ、フィルタ、バラン、カップラ等のチップ型セラミック電子部品を用いることができ、これらのチップ型セラミック電子部品を目的に応じて単数あるいは複数適宜選択して用いることができる。
【００２４】
第２の内部導体パターン１５は、例えば図１に示すように、上下のセラミック層１１Ａ、１１Ａの界面に沿って所定のパターンで形成された第２面内導体１５Ａと、セラミック層１１Ａを貫通して形成された第２ビア導体１５Ｂと、を有し、第２面内導体１５Ａ及び第２ビア導体１５Ｂはいずれもチップ型セラミック電子部品１３の近傍に配置して形成され、チップ型セラミック電子部品１３には直接には接続されていない。第２面内導体１５Ａ及び第２ビア導体１５Ｂは、同図に示すように、上下及び水平方向で隣合うチップ型セラミック電子部品１３の間に配置されている。
【００２５】
第２の内部導体パターン１５は、上述したように、チップ型セラミック電子部品１３の近傍で後述する拘束層の機能を補完することによって、セラミック多層基板１１Ａとチップ型セラミック電子部品１３の界面及びその近傍において発生するクラックや、第１の第１の内部導体パターン１２の切断等の損傷を防止することができる。
【００２６】
第２の第１の内部導体パターン１５が拘束層の機能を補完するためには、セラミック層１１Ａを形成するセラミック材料と第２の内部導体パターン１５を形成する導体材料として、以下の関係にある材料がそれぞれ用いられる。即ち、セラミック材料及び導体材料それぞれの収縮開始温度を、それぞれＴ１、Ｔ２と定義すれば、セラミック材料の収縮開始温度Ｔ１と導体材料の収縮開始温度Ｔ２は、５０℃≦（Ｔ１−Ｔ２）≦３３０℃の関係を満たしている。これら両者の差（Ｔ１−Ｔ２）がこの範囲にあることによって、導体材料が収縮し始めてセラミック材料が収縮し始めるまではセラミック材料から導体材料に対して引っ張り力が働いて、導体材料の収縮を遅らせ、導体材料の収縮（焼結収縮）を抑制し、セラミック材料が収縮し始めてからは、導体材料の収縮速度がセラミック材料よりも遅く、導体材料からセラミック材料に対して引っ張り力が働き、導体材料の収縮終了時点まで導体材料がセラミック材料の収縮を抑制することができる。
【００２７】
セラミック材料の収縮開始温度Ｔ１と導体材料の収縮開始温度Ｔ２との温度差（Ｔ１−Ｔ２）が５０℃未満では導体材料とセラミック材料それぞれの収縮のタイミングが近すぎて、導体材料が収縮し始めてからセラミック材料が収縮し始めるまでの時間が短く、導体材料がセラミック材料と殆ど並行して収縮することになり、セラミック材料の収縮時に導体材料によってセラミック材料の収縮を十分に抑制することができなくなる。これら両者の温度差（Ｔ１−Ｔ２）が３３０℃を超えると導体材料の収縮のタイミングが早すぎてセラミック材料が収縮するまでに導体材料の収縮が進み過ぎて導体材料とセラミック材料の間にデラミネーションが生じる。
【００２８】
更に、第２の内部導体パターン１５を形成する導体材料の収縮終了温度は、セラミック層１１を形成するセラミック材料の収縮終了温度よりも高い。導体材料の収縮終了温度をセラミック材料の収縮終了温度より高くすることによって、セラミック材料より収縮速度が遅く、収縮途上にある導体材料によってセラミック材料が焼結するまでセラミック材料の収縮を確実に抑制することができる。セラミック材料の収縮終了温度が導体材料の収縮終了温度よりも高いと、導体材料がセラミック材料と同様に収縮するため、導体材料がセラミック材料の収縮を抑制する機能を果たさず、チップ型セラミック電子部品の近傍にクラックを生じさせる虞がある。
【００２９】
ここで、収縮開始温度とは、熱機械分析法（ＴＭＡ）を用いて焼成温度に対する収縮率を測定し、測定結果に基づいて得られたＴＭＡ曲線における低温側での変曲点（収縮量０から収縮を開始した時点）の温度を意味し、収縮終了温度とは、高温側の変曲点（収縮量が０になる時点）の温度を意味する。
【００３０】
第２の内部導体パターン１５の収縮抑制力を作用させるためには、チップ型セラミック電子部品１３から１００μｍ以内に第２の内部導体パターン１５を配置することが好ましい。換言すれば、第２の内部導体パターン１５がチップ型セラミック電子部品１３から１００μｍを超えて配置されると、第２の内部導体パターン１５の収縮抑制力が作用し難くなる。
【００３１】
第２の内部導体パターン１５が第２面内導体１５Ａである場合には、その厚みが５〜３０μｍであることが好ましい。この厚みが５μｍ未満では第２面内導体１５Ａによる収縮抑制力が作用し難くなり、３０μｍを超えるとセラミック多層基板１０としての低背化を阻害することになる。
【００３２】
また、第２の内部導体パターン１５は、グランド電極として利用することもでき、グランド電極として利用することによりセラミック多層基板１０の浮遊容量を低減することができ、セラミック多層基板１０としての設計自由度を高めることができる。
【００３３】
次いで、図２、図３を参照しながらセラミック多層基板１０の製造方法について説明する。
本実施形態では無収縮工法を用いてセラミック多層基板１０を作製する場合について説明する。無収縮工法とは、セラミック多層基板の焼成前後で多層基板の平面方向の寸法が実質的に変化しない工法のことを云う。
【００３４】
本実施形態ではまず、例えば低温焼結セラミック材料を含むスラリーを用いて、セラミックグリーンシートを所定枚数作製する。また、必要に応じてセラミック焼結体を素体とするチップ型セラミック電子部品１１３を搭載するためのセラミックグリーンシート１１１Ａには所定のパターンでビアホールを形成する。これらのビアホール内には例えばＡｇまたはＣｕを主成分とする導電性ペーストを充填してビア導体部１１２Ｂを形成する。そして、このセラミックグリーンシート１１１Ａ上に必要に応じてスクリーン印刷法を用いて同種の導電性ペーストを所定のパターンで塗布して、面内導体部１１２Ａを形成する。更に、スクリーン印刷法を用いて同種の導電性ペーストをセラミックグリーンシート１１１Ａ上に所定のパターンで塗布して、表面電極部１１４を形成し、表面電極部１１４とビア導体部１１２Ｂとを適宜接続したセラミックグリーンシート１１１Ａを作製する。その他の面内導体部１１２Ａ及び／またはビア導体部１１２Ｂを有するセラミックグリーンシート１１１Ａや、第２面内導体部１１５Ａ及び／または第２ビア導体１１５Ｂを有するセラミックグリーンシート１１１Ａも上述の方法と同一要領で作製する。
【００３５】
次いで、チップ型セラミック電子部品１１３が配置されるセラミックグリーンシート１１１Ａの上面には、スプレー等を用いて面内導体部１１２Ａに有機系接着剤を塗布または噴霧して有機系接着剤層（図示せず）を形成した後、図２に示すように、チップ型セラミック電子部品１１３の外部端子電極部１１３Ａ、１１３Ａをセラミックグリーンシート１１１Ａの面内導体部１１２Ａに位置合わせし、チップ型セラミック電子部品１１３をセラミックグリーンシート１１１Ａ上に搭載し、チップ型セラミック電子部品１１３の外部端子電極部１１３Ａを、有機接着剤層を介して面内導体部１１２Ａ上に接合、固定する。尚、有機接着剤としては、合成ゴムや合成樹脂と可塑剤を加えた混合物などを使用することができる。また、有機接着剤層の厚みは、塗布の場合には３μｍ以下、噴霧の場合には１μｍ以下が好ましい。
【００３６】
その後、図２に示すように面内導体部１１２Ａ及び／またはビア導体部１１２Ｂを有するセラミックグリーンシート１１１Ａ、チップ型セラミック電子部品１１３が搭載されたセラミックグリーンシート１１１Ａ及び第２面内導体部１１５Ａ及び／または第２ビア導体１１５Ｂを有するセラミックグリーンシート１１１Ａを所定の順序で拘束層１１６上に積層し、更に、最上層の表面電極部１１４を有するセラミックグリーンシート１１１Ａを積層して、拘束層１１６上にセラミックグリーン積層体１１１を形成する。セラミックグリーン積層体１１１を形成する際に、第２面内導体部１１５Ａ及び／または第２ビア導体１１５Ｂを有するセラミックグリーンシート１１１Ａをチップ型セラミック電子部品１１３の近傍、例えばセラミックグリーン積層体１１１の上下両面を基準にすればチップ型セラミック電子部品１１３の表面側ではなく内側の近傍に、つまり、よりセラミック積層体１１１の中心に近い側に配置することが好ましい。
【００３７】
更に、このセラミックグリーン積層体１１１の上面に拘束層１１６を積層し、上下の拘束層１１６を介してセラミックグリーン積層体１１１を所定の温度及び圧力で熱圧着して、図３に示すセラミックグリーン複合積層体１１０を得る。拘束層１１６としては、セラミックグリーン積層体１１１の焼結温度では焼結しない難焼結性粉末（例えばＡｌ２Ｏ３等のように焼結温度の高いセラミック粉末）を主成分として含むと共に、有機バインダを副成分として含むペーストから同図に示すようにシート状に形成されたものを用いる。
【００３８】
然る後、図３に示すセラミックグリーン複合積層体１１０を例えば空気雰囲気中８７０℃で焼成すると、セラミックグリーン複合積層体１１０が焼結して図１に示すチップ型セラミック電子部品１３を内蔵するセラミック積層体１１が上下の拘束層１１６間で得られる。焼成温度としては、低温焼結セラミック材料が焼結する温度、例えば８００〜１０００℃の範囲が好ましい。焼成温度が８００℃未満では生の積層体１１０のセラミック成分が十分に焼結しない虞があり、１０００℃を超えると第１の内部導体パターン１２や第２の内部導体パターン１５の金属粒子が溶融してセラミック層へ拡散する虞がある。
【００３９】
焼成工程では、焼成温度が上昇し、チップ型セラミック電子部品１１３の近傍に位置する第２の内部導体パターン部１１５がその収縮開始温度Ｔ２に達して収縮し始める。そして、セラミックグリーンシート１１１Ａの収縮開始温度Ｔ１に達するまでセラミックグリーンシート１１１Ａから第２の内部導体パターン部１１５に収縮抑制力が働き、その大きな収縮を妨げる。この段階では第２の内部導体パターン部１１５の有機バインダ等の熱分解性物質が燃焼、分解しているため、その表面状態が粗く、第２の内部導体パターン部１１５からセラミックグリーンシート１１１Ａに対するアンカー効果が働くため、収縮抑制力が大きい。その後、セラミックグリーンシート１１１Ａがその収縮開始温度Ｔ１に達し、収縮し始めると、この時点で第２の内部導体パターン部１１５はセラミックグリーンシート１１１Ａよりも収縮速度が遅いため、セラミックグリーンシート１１１Ａに収縮抑制力が働く。そして、第２の内部導体パターン部１１５の収縮終了温度がセラミックグリーンシート１１１Ａの収縮終了温度よりも高いため、セラミックグリーンシート１１１Ａがセラミック層１１として焼結する段階でも第２の内部導体パターン部１１５からセラミック層１１に対する収縮抑制力が働く。
【００４０】
従って、拘束層１１６の収縮抑制力が及び難い、セラミックグリーン積層体１１１の内部では第２の内部導体パターン部１１５が収縮抑制体として働き、焼結段階におけるセラミック層１１とチップ型セラミック電子部品１３の界面におけるクラックや、第１の内部導体パターン１２の切断、更には上下のセラミック層１１、１１間のデラミネーション等を抑制し、防止することができる。
【００４１】
焼成後には、ブラスト処理や超音波洗浄処理によって上下の拘束層１１６を除去して、セラミック多層基板１０を得る。そして、図１に示すようにセラミック多層基板１０の表面電極１４に所定の表面実装部品を半田等の手法で実装して最終製品を得ることができる。尚、本実施形態ではセラミック焼結体を素体とするチップ型セラミック電子部品１１３の外部端子電極１１３Ａは、導電性ペーストを塗布して焼き付けたものであっても、導電性ペーストを塗布して乾燥させて焼き付ける前のものであっても良い。
【００４２】
以上説明したように本実施形態によれば、セラミック層１１Ａの収縮抑制効果を有する導体材料を用いて、セラミックグリーンシート１１１Ａに第２の内部導体パターン部１１５を形成し、チップ型セラミック電子部品１１３の近傍に特定の第２の内部導体パターン部１１５を配置してチップ型セラミック電子部品１３をセラミックグリーン積層体１１１に内蔵させた後、拘束層１１６を用いた無収縮工法でセラミック多層基板１０を製造するようにしたため、焼成段階で拘束層１１６がセラミックグリーン積層体１１１の収縮を抑制し、セラミックグリーン積層体１１１内部で拘束層１１６の収縮抑制力が十分に作用し難くても、チップ型セラミック電子部品１１３の近傍では第２の内部導体パターン部１１５の収縮抑制力が作用し、セラミックグリーン積層体１１１全体に収縮抑制力が確実に作用し、セラミックグリーン積層体１１１の表面側とチップ型セラミック電子部品１１３の近傍との間で生じる収縮不均衡に起因するクラックやデラミネーション等の不具合や、第１の内部導体パターン部１１２の断線を抑制、防止することができ、信頼性の高いセラミック多層基板１０を得ることができる。
【００４３】
また、本実施形態によれば、第２の内部導体パターン１５を構成する第２面内導体１５Ａ及び第２ビア導体１５Ｂが上下及び水平方向で隣合うチップ型セラミック電子部品１３、１３の間に配置されているため、隣合うチップ型セラミック電子部品１３間に介在するセラミック層１１Ａの収縮を確実に抑制することができる。しかも、第２の内部導体パターン１５は、チップ型セラミック電子部品１３から１００μｍ以内に配置されているため、チップ型セラミック電子部品１３から１００μｍ以内で発生し易いクラック、デラミネーション等を確実に抑制し、防止することができる。更に、第２の内部導体パターン１５、特に第２面内導体１５Ａの厚みを５〜３０μｍに設定したため、第２面内導体１５Ａの収縮抑制力を確実に得ることができる。尚、第１の内部導体パターン１２は、第２の内部導体パターン１５と同一の材料で構成されていても、異なる材料で構成されていても良い。
【実施例】
【００４４】
本実施例では、チップ型セラミック電子部品の近傍で第２の内部導体パターンの配置を種々変更し、各位置での第２の内部導体パターンの収縮抑制力を検証した。また、第２の内部導体パターンの導体材料の影響についても検証した。
【００４５】
実施例１
〔セラミック多層基板の作製〕
本実施例のセラミック多層基板を作製するには、まず、Ａｌ２Ｏ３をフィラーとし、セラミック材料としてホウ珪酸ガラスを焼結助剤とする低温焼結セラミック材料を用いてスラリーを調製し、このスラリーをキャリアフィルム上に塗布して複数枚のセラミックグリーンシート（焼成後の厚み：５０μｍ）を作製した。そして、２枚のセラミックグリーンシートに、Ａｇ粉末を主成分とする導電性ペーストをスクリーン印刷して所定のパターンで面内導体部（焼成後の厚み：１０μｍ）を形成した。他のセラミックグリーシートについても同様にしてビア導体部及び面内導体部を形成した。
【００４６】
次いで、セラミック焼結体を素体とするチップ型セラミック電子部品として積層セラミックコンデンサを用意した。この積層セラミックコンデンサは、１３００℃で焼成されたセラミック焼結体（サイズ：０．６ｍｍ×０．３ｍｍ×０．３ｍｍ、内部電極：Ｐｄ、容量規格：８０ｐＦ）からなり、その両端部にＡｇを主成分とする導電性ペーストを塗布して外部端子電極部が形成されている。外部端子電極にはメッキ処理が施されていない。その後、スプレーを用いてセラミックグリーンシート上に有機系接着剤を塗布して面内導体部に有機系接着剤層を形成した後、マウンターを用いてセラミックグリーンシート上の面内導体部に合わせて積層セラミックコンデンサを搭載し、積層セラミックコンデンサを面内導体部に接合、固定した。積層セラミックコンデンサが搭載されたセラミックグリーンシートを２枚準備した。
【００４７】
また、本実施例では、上述したセラミックグリーンシート上の積層セラミックコンデンサの配置パターンに合わせてセラミックグリーンシート上に導電性ペーストを塗布して第２の内部導体パターン部として第２面内導体部（サイズ：１．５ｍｍ×０．５ｍｍ×０．０１ｍｍ）を形成した。第１の内部導体パターン部及び第２の内部導体パターン部の導体材料として、Ａｇを主成分とする導体材料を用いた。この際、Ａｇの粒径を表1に示すように変化させて試料Ｎｏ.１〜８の導体材料を用いた。
【００４８】
然る後、図４の（ａ）に示すように、１０枚のセラミックグリーンシート１１１Ａを積層してセラミックグリーン積層体１１１を作製した。この際、セラミックグリーン積層体１１１の上から３番目(セラミックグリーン積層体の上面から焼成後の距離で０．１ｍｍ下)及び５番目(セラミックグリーン積層体の上面から焼成後の距離で０．２ｍｍ下)に複数の積層セラミックコンデンサ１１３が搭載されたセラミックグリーンシート１１１Ａを配置すると共に、これらのセラミックグリーンシート１１１Ａの間に第２面内導体部１１５Ａが形成されたセラミックグリーンシート１１１Ａを配置した。第２面内導体部１１５Ａはセラミックグリーン積層体１１１の上面から焼成後の距離で０．１５ｍｍ下に位置する。そして、セラミックグリーン積層体１１１の上下両面に拘束層１１６を配置して所定の圧力で圧着してセラミックグリーン複合積層体１１０を作製した後、８７０℃の空気雰囲気中でセラミックグリーン複合積層体１１０の焼成を行った。
【００４９】
焼成時に各試料Ｎｏ.１〜８の導体材料を熱機械分析し、この熱機械分析によって各試料のＴＭＡ曲線を作製した。そして、ＴＭＡ曲線に基づいて各試料の収縮開始温度、収縮終了温度及び収縮量を求め、その結果を表１に示した。尚、図５は試料Ｎｏ.３の導体材料のＴＭＡ曲線を例示した。
【００５０】
焼成後、未焼結の拘束層１１６を除去して０．５ｍｍ厚のセラミック多層基板を得た。尚、拘束層１１６としては、Ａｌ２Ｏ３を主成分として含むと共に、有機バインダを副成分として含むペーストを用いた。
【００５１】
また、比較例１として、図４の（ｂ）に示すように第２面内導体部のないセラミックグリーン複合積層体１１０Ａを作製した以外は、実施例１と同一要領でセラミック多層基板を作製した。
【００５２】
〔セラミック多層基板の評価〕
本実施例１及び比較例１のセラミック多層基板について、Ｘ線深傷装置を用い、基板中のクラックの有無について検査を行い、その結果を表２に示した。
【００５３】
【表１】
2006128583.tif 000003
【００５４】
【表２】
2006128583.tif 000004
【００５５】
表２に示す結果によれば、試料Ｎｏ.２〜６の導体材料を用いたセラミック多層基板は、セラミック材料の収縮開始温度Ｔ１と導体材料の収縮開始温度Ｔ２の差が５０℃≦（Ｔ１−Ｔ２）≦３３０℃の関係を満たし、且つ、導体材料の収縮終了温度がセラミック材料の収縮終了温度より高いため、セラミック多層基板に図６の（ａ）に示すようなクラックやデラミネーションが認められず、問題のないセラミック多層基板を得られた。
【００５６】
これに対して、試料Ｎｏ.１の導体材料を用いたセラミック多層基板は、セラミック材料と導体材料の収縮開始温度の差（Ｔ１−Ｔ２）が３３０℃を超えているため、導体材料の収縮終了温度がセラミック材料の収縮終了温度よりも高くても、第２面内導体１５Ａとセラミック層１１Ａ間にデラミネーションが認められた。また、試料Ｎｏ.７の導体材料を用いたセラミック多層基板は、セラミック材料と導体材料の収縮開始温度の差（Ｔ１−Ｔ２）が５０℃未満であるため、導体材料の収縮終了温度がセラミック材料の収縮終了温度よりも高くても、積層セラミックコンデンサ１３とセラミック層１１Ａの界面にクラックが認められた。試料Ｎｏ.８の導体材料を用いたセラミック多層基板は、セラミック材料と導体材料の収縮開始温度の差（Ｔ１−Ｔ２）が本発明の範囲内にあっても、導体材料の収縮終了温度がセラミック材料の収縮終了温度より低く、セラミック層１１Ａにクラックが認められた。
【００５７】
また、第２面内導体１５Ａを有しない比較例１のセラミック多層基板は、図６の（ｂ）に示すように積層セラミックコンデンサ１３とセラミック層１１Ａの界面にクラックＣが認められた。
【００５８】
これらの結果から、積層セラミックコンデンサの近傍に上述の第２面内導体を配置することによって、第２面内導体の収縮抑制力がセラミック積層体内で働き、クラックやデラミネーションを生じさせないことが判った。
【００５９】
実施例２
本実施例では、実施例１における試料Ｎｏ.２の導体材料を用いて、図４の（ａ）に示す第２面内導体１１５Ａの厚みを表３に示すように３〜３０μｍの範囲で複数の水準に振って第２面内導体１１５Ａを形成した以外は、実施例１と同一要領で試料Ｎｏ.２１〜２６のセラミック多層基板を作製した。そして、これらの試料について、実施例１と同様にＸ線深傷装置を用い、基板中のクラックの有無についての検査を行い、その結果を表３に示した。尚、表３において、部品とは積層セラミックコンデンサのことを云う。
【００６０】
【表３】
2006128583.tif 000005
【００６１】
表３に示す結果によれば、試料Ｎｏ.２３〜２６のセラミック多層基板は、第２面内導体１５Ａの厚みが５〜３０μｍで本発明の好ましい範囲内にあるため、セラミック多層基板中にクラックが認められなかった。これに対して、試料Ｎｏ.２１、２２のセラミック多層基板は、第２面内導体１５Ａの厚みが５μｍ未満で本発明の好ましい範囲を外れているため、第２面内導体の収縮抑制力が小さく、積層セラミックコンデンサの周辺にクラックが認められた。
【００６２】
この結果から、第２面内導体が収縮抑制力を発現するためには、少なくとも５μｍ以上の厚みが必要であることが判った。
【００６３】
実施例３
本実施例では、実施例２と同一の導体材料を用い、図７に示すように、実施例１における第２面内導体部に代えて第２ビア導体部１１５Ｂを上から４番目のセラミックグリーンシート１１１Ａに貫通させて形成し、下段の積層セラミックコンデンサ１１３を上から６番目のセラミックグリーンシート１１１Ａ上に配置した以外は、実施例１と同一要領でセラミックグリーン複合積層体１１０を作製し、焼成してセラミック多層基板を得た。第２ビア導体部１１５Ｂとしては、直径０．３ｍｍのものを形成した。そして、このセラミック多層基板について、実施例１と同様にＸ線深傷装置を用いて、基板中のクラックの有無についての検査を行った。その結果、セラミック多層基板にクラックが認められなかった。
【００６４】
この結果から、上下の複数の積層セラミックコンデンサそれぞれの間に配置された第２ビア導体は、第２面内導体と同様に収縮抑制力のあることが判った。
【００６５】
実施例４
本実施例では、実施例２と同一の導体材料を用いて、図８に示すように実施例１の場合と同一位置に第２面内導体部１１５Ａを形成すると共に、実施例１おける上下二段の積層セラミックコンデンサのうち、上側の積層セラミックコンデンサ１１３のみを設けた以外は、実施例１と同一要領でセラミック多層基板を作製した。また、比較例２として、第２面内導体部を省略した以外は実施例４と同一要領でセラミック多層基板を作製した。そして、本実施例及び比較例２のセラミック多層基板それぞれについて、実施例１と同様にＸ線深傷装置を用いて、クラックの有無についての検査を行った。その結果、実施例４のセラミック多層基板にクラックが認められなかったが、比較例２のセラミック多層基板にはクラックが認められた。
【００６６】
この結果から、セラミック多層基板内に積層セラミックコンデンサが存在する場合、積層セラミックコンデンサの内側（拘束層１１６とは反対側）近傍に第２面内導体を配置することによって、第２面内導体の収縮抑制力が積層セラミックコンデンサの近傍で作用し、拘束層１１６の収縮抑制力を補完することができことが判った。第２面内導体がない場合には、拘束層１１６の収縮抑制力が積層セラミックコンデンサ１１３によって阻害され、積層セラミックコンデンサの内側まで及ばず、クラックを生じることが判った。
【００６７】
実施例５
本実施例では実施例４と同一の積層セラミックコンデンサ及び導体材料を用いた。そして、本実施例では、焼成後の厚みが２５μｍ（上記各実施例の半分の厚み）となるセラミックグリーンシート１１１Ａを用い、２０枚積層してセラミックグリーン積層体を作製した。この際、図９に示すように複数の積層セラミックコンデンサ１１３を同一のセラミックグリーンシート１１１Ａ上に配置し、複数の第２面内導体部１１５Ａを複数の積層セラミックコンデンサ１１３に対応させて徐々に遠ざけて配置した。後は実施例１と同一要領でセラミック多層基板を作製した。積層セラミックコンデンサ１１３は実施例１と同一のものである。本実施例における第２面内導体１１５Ａの大きさは実施例１と同様に１．５ｍｍ×０．５ｍｍ×０．０１ｍｍであった。焼成後の複数の積層セラミックコンデンサとそれぞれに対応する第２面内導体との間の距離は表４に示す通りであった。そして、本実施例のセラミック多層基板それぞれについて、実施例１と同様にＸ線深傷装置を用いて、クラックの有無についての検査を行い、その結果を表４に示した。尚、表４において、部品とは積層セラミックコンデンサのことを云う。
【００６８】
【表４】
2006128583.tif 000006
【００６９】
表４に示す結果によれば、第２面内導体の積層セラミックコンデンサからの距離が１００μｍ以内のセラミック多層基板の場合には、クラックが認められなかった。これに対して、第２面内導体の積層セラミックコンデンサからの距離が１００μｍを超えるセラミック多層基板の場合には、クラックが認められた。
【００７０】
この結果から、第２面内導体の積層セラミックコンデンサからの距離が１００μｍを超えると、第２面内導体による収縮抑制力が及ばなくなり、セラミック多層基板にクラックが入ることが判った。
【００７１】
実施例６
本実施例では実施例４と同一の積層セラミックコンデンサ及び導体材料を用いた。そして、本実施例では、焼成後の厚みが５０μｍになる、２００ｍｍ□のセラミックグリーンシートを１０枚積層し、積層セラミックコンデンサを全てセラミックグリーン積層体の上面から０．２ｍｍ下のセラミックグリーンシート上に配置した。第２面内導体部として１．５ｍｍ×０．５ｍｍで、その厚みを表５に示すように変化させて、図１０の（ａ）、（ｂ）に示すように積層セラミックコンデンサ１１３に接合するように配置した。これらの点以外は実施例１と同一要領で試料Ｎｏ.６１〜６６のセラミック多層基板を作製した。試料Ｎｏ.６１〜６６のセラミック多層基板それぞれについて、実施例１と同様にＸ線深傷装置を用いて、クラックの有無について検査を行い、その結果を表５に示した。
【００７２】
【表５】
2006128583.tif 000007
【００７３】
表５に示す結果によれば、第２面内導体の厚みが５μｍ以上の試料Ｎｏ.６３〜６６のセラミック多層基板の場合には、図１０の（ａ）に示すようにクラックが認められなかった。これに対して、第２面内導体の厚みが５μｍ未満の試料Ｎｏ.６１、６２のセラミック多層基板の場合には、図１０の（ｂ）に示すように積層セラミックコンデンサ１３と第２面内導体１５Ａの界面にクラックＣが認められた。
【００７４】
この結果から、第２面内導体１５Ａが５μｍ未満の厚みでは収縮抑制効果が得られないことが判った。また、積層セラミックコンデンサ１３の導通用の面内導体も収縮抑制効果を有することが判った。
【００７５】
実施例７
本実施例では、低温焼結セラミック材料に用いられる焼結助材の添加量を変化させて拘束層に添加することによって、セラミックグリーンシートの積層体に対する拘束層の密着力を変化させ、表６に示すように積層体の平面方向の収縮量を制御した以外は、実施例１と同一要領でセラミック多層基板を作製した。
【００７６】
本実施例においても実施例１と同様にＸ線探傷法で評価を行い、その結果を表６に示した。
【００７７】
【表６】
2006128583.tif 000008
【００７８】
表６に示す結果によれば、セラミック層の収縮量が±５％を超えると積層セラミックコンデンサ及び／または基板にクラックが発生することが判った。換言すれば、第２の面内導体部を設けても、低温焼結セラミック材料の収縮量を±５％以内に抑える必要があることが判った。従って、拘束層への焼結助材の添加量は、±５％の範囲内の収縮量を示す、０．１〜１．６重量％に設定することが好ましいことが判った。
【００７９】
尚、本発明は、上記各実施形態に何等制限されるものではなく、本発明の趣旨に反しない限り、本発明に含まれる。
【産業上の利用可能性】
【００８０】
本発明は、電子機器などに使用されるセラミック多層基板及びその製造方法に好適に利用することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明のセラミック多層基板の一実施形態を示す断面図である。
【図２】図１に示すセラミック多層基板の製造工程の要部を示す工程図である。
【図３】図１に示すセラミック多層基板の製造工程の要部を示す工程図である。
【図４】（ａ）、（ｂ）はそれぞれ本発明の実施例１と比較例１のセラミックグリーン複合積層体を示す断面図である。
【図５】本発明の実施例１のセラミック多層基板を焼成する際のＴＭＡ曲線を示すグラフである。
【図６】（ａ）（ｂ）はそれぞれ図４の（ａ）、（ｂ）の要部を拡大して示す断面図である。
【図７】本発明の実施例３のセラミックグリーン複合積層体を示す断面図である。
【図８】本発明の実施例４のセラミックグリーン複合積層体を示す断面図である。
【図９】本発明の実施例５のセラミックグリーン複合積層体を示す断面図である。
【図１０】本発明の実施例６のセラミック多層基板の積層セラミックコンデンサと第２面内導体の関係を示す断面図である。
【００８２】
１０    セラミック多層基板
１１    セラミック積層体
１１Ａ  セラミック層
１３    チップ型セラミック電子部品
１３Ａ  外部端子電極（端子電極）
１５    第２の内部導体パターン
１５Ａ  第２面内導体
１５Ｂ  第２ビア導体
１１１    セラミックグリーン積層体
１１１Ａ  セラミックグリーンシート（セラミックグリーン体）
１１３    積層セラミックコンデンサ（素体）、チップ型セラミック電子部品（素体）
１１５    第２の内部導体パターン部（内部導体パターン部）
１１５Ａ  第２面内導体部
１１５Ｂ  第２面ビア導体部
【図１】
2006128583.tif 000009
【図２】
2006128583.tif 000010
【図３】
2006128583.tif 000011
【図４】
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【図５】
2006128583.tif 000013
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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