(57)【要約】      （修正有）【課題】      基板面積の増大なしにキャパシタを容量増大できるＤＲＡＭ又はこれとロジック回路とを混載した半導体装置の製造方法の提供。【解決手段】  半導体装置の製造方法は次の通りである。基板上面に第１の絶縁膜５０で埋められたトレンチを形成。第１の絶縁膜の一部の上部を除去し、トレンチ内及び基板の上面上に第２の絶縁膜を形成し、その上に導体膜を形成。導体膜及び第２の絶縁膜をパターニングし、ゲート電極１６ａ、プレート電極１６ｂ及び容量絶縁膜１５を形成。ゲート電極及びプレート電極をマスクとし、イオン注入によりメモリトランジスタの低濃度ドレイン拡散層１７ｂ及びソース拡散層１８を形成。ゲート電極、プレート電極の側面上に、各々第１、第２のサイドウォール２５ａ、２５ｂを形成。尚、プレート電極は基板の上面の一部とトレンチの露出している側面とに亘る領域上に形成され、ソース拡散層は第１、第２のサイドウォールによって覆われる。【選択図】  図２
2006013529.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタとキャパシタとを備えた半導体装置の製造方法であって、
半導体基板の上面領域にトレンチを形成する工程（ａ）と、
上記トレンチ内を埋める第１の絶縁膜を形成する工程（ｂ）と、
上記第１の絶縁膜の一部の上部を除去し、上記トレンチの側面の一部を露出させる工程（ｃ）と、
上記工程（ｃ）の後で、上記トレンチ内及び上記半導体基板の上面上に亘って、第２の絶縁膜を形成する工程（ｄ）と、
上記第２の絶縁膜上に導体膜を形成する工程（ｅ）と、
上記導体膜をパターニングして、上記メモリセルトランジスタのゲート電極を形成すると共に、上記半導体基板の上面の一部と、上記トレンチの露出している側面とに亘る領域の上に、上記キャパシタのプレート電極を形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記第２の絶縁膜をパターニングして、上記キャパシタの容量絶縁膜を形成する工程（ｇ）と、
上記工程（ｇ）の後に、上記ゲート電極及び上記プレート電極をマスクにして、イオン注入により上記半導体基板に上記メモリトランジスタの低濃度ドレイン拡散層及びソース拡散層を形成する工程（ｈ）と、
上記工程（ｈ）の後に、上記ゲート電極の側面上に第１の絶縁膜サイドウォールを形成するとともに、上記プレート電極の側面上に第２の絶縁膜サイドウォールを形成する工程（ｉ）とを含み、
上記工程（ｉ）では、上記ソース拡散層は、上記第１の絶縁膜サイドウォール及び上記第２の絶縁膜サイドウォールによって覆われることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記工程（ｃ）の後で且つ上記工程（ｄ）の前に、上記半導体基板の上面の一部と、上記トレンチの露出している側面とに亘る領域に不純物をドープして、上記キャパシタのストレージノードとなる不純物拡散層を形成する工程をさらに含む，半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
上記工程（ｂ）の後で且つ上記工程（ｃ）の前に、上記半導体基板の上面の一部に不純物をドープして、上記キャパシタのストレージノードとなる不純物拡散層を形成する工程をさらに含む，半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｇ）は、上記第２の絶縁膜をパターニングして、上記メモリトランジスタのゲート絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記第２の絶縁膜として酸化膜と窒化膜とを順次積層した後、上記窒化膜を酸化して、酸化膜，窒化膜及び酸化膜の積層膜からなる容量絶縁膜を形成すると共に、上記半導体基板の表面を酸化して上記メモリセルトランジスタのゲート絶縁膜を形成し、
上記工程（ｅ）では、上記導体膜を上記容量絶縁膜と上記ゲート絶縁膜との上に形成する，半導体装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｉ）の後に、上記ゲート電極、上記プレート電極、上記第１の絶縁膜サイドウォール及び上記第２の絶縁膜サイドウォールをマスクとするイオン注入により、上記半導体基板に上記メモリトランジスタの高濃度ドレイン拡散層を形成する工程をさらに含む、半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法において、
上記半導体装置は、ゲート電極及びソース・ドレイン拡散層とを有するロジックトランジスタをさらに備えており、
上記工程（ａ）では、上記ロジックトランジスタ形成領域において、素子分離用のトレンチを形成し、
上記工程（ｂ）では、上記ロジックトランジスタ形成領域の上記トレンチ内を上記第１の絶縁膜によって埋め、
上記工程（ｃ）では、上記ロジックトランジスタ形成領域の上記トレンチを埋める上記第１の絶縁膜はそのまま残しておく，半導体装置の製造方法。
【請求項８】
メモリトランジスタとキャパシタとを備えた半導体装置の製造方法であって、
半導体基板の上面領域にトレンチを形成する工程（ａ）と、
上記トレンチ内及び上記半導体基板の上面上に亘って、絶縁膜を形成する工程（ｂ）と、
上記絶縁膜上に導体膜を形成する工程（ｃ）と、
上記導体膜をパターニングして、上記メモリセルトランジスタのゲート電極を形成すると共に、上記トレンチ上に上記キャパシタのプレート電極とを形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記絶縁膜をパターニングして、上記キャパシタの容量絶縁膜を形成する工程（ｅ）と、
上記工程（ｅ）の後に、上記ゲート電極及び上記プレート電極をマスクとするイオン注入により、上記半導体基板に上記メモリトランジスタの低濃度ドレイン拡散層及びソース拡散層を形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記ゲート電極の側面上に第１の絶縁膜サイドウォールを形成する共に、上記プレート電極の側面上に第２の絶縁膜サイドウォールを形成する工程（ｇ）とを含み、
上記工程（ｃ）では、上記絶縁膜と上記導体膜との合計膜厚が上記トレンチの溝幅の１／２よりも厚く形成され、
上記工程（ｇ）では、上記ソース拡散層は、上記第１の絶縁膜サイドウォール及び上記第２の絶縁膜サイドウォールによって覆われることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
上記工程（ａ）の後で且つ上記工程（ｂ）の前に、上記半導体基板における上記トレンチの内壁面の領域及び上記半導体基板の上面の一部に亘って不純物をドープして、上記キャパシタのストレージノードとなる不純物拡散層を形成する工程をさらに含む，半導体装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体装置の製造方法において、
上記工程（ａ）の前に、酸化膜からなるトレンチ分離を形成する工程をさらに含む、半導体装置の製造方法。
【請求項１１】
請求項８又は９記載の半導体装置の製造方法において、
上記工程（ａ）の後で上記工程（ｂ）の前に、酸化膜からなるトレンチ分離を形成する工程をさらに含む、半導体装置の製造方法。
【請求項１２】
請求項８〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｅ）は、上記絶縁膜をパターニングして、上記メモリトランジスタのゲート絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記絶縁膜として酸化膜と窒化膜とを順次積層した後、上記窒化膜を酸化して、酸化膜，窒化膜及び酸化膜の積層膜からなる容量絶縁膜を形成すると共に、上記半導体基板の表面を酸化して上記メモリセルトランジスタのゲート絶縁膜を形成し、
上記工程（ｃ）では、上記導体膜を上記容量絶縁膜と上記ゲート絶縁膜との上に形成する，半導体装置の製造方法。
【請求項１４】
請求項８〜１３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｇ）の後に、上記ゲート電極、上記プレート電極、上記第１の絶縁膜サイドウォール及び上記第２の絶縁膜サイドウォールをマスクとするイオン注入により、上記半導体基板に上記メモリトランジスタの高濃度ドレイン拡散層を形成する工程をさらに含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関し、特にＤＲＡＭをロジックチップに混載する所謂ＤＲＡＭ混載ロジックＬＳＩに適用されるものである。
【背景技術】
【０００２】
近年、小型化と大容量のメモリー容量と高速のデータ転送速度とが要求されるマルチメディア機器向けに、高性能ロジック回路とＤＲＡＭメモリ部とを混載したＤＲＡＭ混載デバイスが実用化されている。ＤＲＡＭ混載デバイスは、ＤＲＡＭメモリセルの情報記憶部であるキャパシタが半導体基板のトレンチ内に設けられているトレンチキャパシタ型と、半導体基板の主面の上方にキャパシタや電極が三次元的に積み上げられているスタックキャパシタ型とに大きく分けられる。
【０００３】
一方、より簡便にメモリセルを形成できるデバイスとして、ゲート絶縁膜を容量絶縁膜として用い、ゲート電極をプレート電極として用いた，所謂プレーナ型（ＭＯＳ構造）のＤＲＡＭ及びロジック回路を混載したデバイスが最近改めて注目を集めている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のＤＲＡＭ・ロジック混載デバイスについては、それぞれ以下のような不具合があった。
【０００５】
上記トレンチキャパシタ型やスタック型のＤＲＡＭ・ロジック混載デバイスを製造するためのプロセスにおいては、メモリセルトランジスタに加えてメモリセルキャパシタを形成するために複雑な工程が追加されている。その結果、設計変更などのための開発期間や、デバイスの製造に要する期間が長期化する上に、デバイスの歩留まり向上が益々困難となり、製造コストも高くなるという不具合があった。
【０００６】
また、プレーナ型のＤＲＡＭ・ロジック混載デバイスについては、これを製造するためのプロセスは短く単純であるが、メモリセルのサイズがスタックキャパシタ型やトレンチキャパシタ型よりも大きくなってしまうために、大容量のＤＲＡＭをロジック回路に混載しつつ高密度化された半導体装置を得ることが困難になってしまうという不具合があった。
【０００７】
本発明の目的は、基板面積の増大を招くことなくキャパシタの容量を増大させることができるＤＲＡＭ又はこのＤＲＡＭとロジック回路とを混載した半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の半導体装置の製造方法は、メモリトランジスタとキャパシタとを備えた半導体装置の製造方法であって、半導体基板の上面領域にトレンチを形成する工程（ａ）と、トレンチ内を埋める第１の絶縁膜を形成する工程（ｂ）と、第１の絶縁膜の一部の上部を除去し、上記トレンチの側面の一部を露出させる工程（ｃ）と、工程（ｃ）の後で、トレンチ内及び半導体基板の上面上に亘って、第２の絶縁膜を形成する工程（ｄ）と、第２の絶縁膜上に導体膜を形成する工程（ｅ）と、導体膜をパターニングして、メモリセルトランジスタのゲート電極を形成すると共に、半導体基板の上面の一部と、トレンチの露出している側面とに亘る領域の上に、キャパシタのプレート電極を形成する工程（ｆ）と、工程（ｆ）の後に、第２の絶縁膜をパターニングして、キャパシタの容量絶縁膜を形成する工程（ｇ）と、工程（ｇ）の後に、ゲート電極及びプレート電極をマスクにして、イオン注入により半導体基板にメモリトランジスタの低濃度ドレイン拡散層及びソース拡散層を形成する工程（ｈ）と、工程（ｈ）の後に、ゲート電極の側面上に第１の絶縁膜サイドウォールを形成するとともに、プレート電極の側面上に第２の絶縁膜サイドウォールを形成する工程（ｉ）とを含み、工程（ｉ）では、ソース拡散層は、第１の絶縁膜サイドウォール及び第２の絶縁膜サイドウォールによって覆われるようになっている。
【０００９】
この方法により、トレンチの側面の一部がキャパシタとして機能するので、基板面積当たりの容量密度の高いプレーナ型キャパシタを有する半導体装置が得られる。
【００１０】
尚、工程（ｃ）の後で且つ工程（ｄ）の前に、半導体基板の上面の一部と、トレンチの露出している側面とに亘る領域に不純物をドープして、キャパシタのストレージノードとなる不純物拡散層を形成する工程をさらに含むことが好ましい。
【００１１】
また、工程（ｂ）の後で且つ工程（ｃ）の前に、半導体基板の上面の一部に不純物をドープして、キャパシタのストレージノードとなる不純物拡散層を形成する工程をさらに含むことが好ましい。
【００１２】
このようにして、トレンチの側面と、半導体基板上面の一部とに亘ってストレージノードを形成することができる。
【００１３】
また、工程（ｇ）は、第２の絶縁膜をパターニングして、メモリトランジスタのゲート絶縁膜を形成する工程を含むことが好ましい。
【００１４】
これにより、キャパシタの容量絶縁膜と同時に、メモリトランジスタのゲート絶縁膜を形成することができる。
【００１５】
また、工程（ｄ）では、第２の絶縁膜として酸化膜と窒化膜とを順次積層した後、窒化膜を酸化して、酸化膜，窒化膜及び酸化膜の積層膜からなる容量絶縁膜を形成すると共に、半導体基板の表面を酸化してメモリセルトランジスタのゲート絶縁膜を形成し、工程（ｅ）では、導体膜を容量絶縁膜とゲート絶縁膜との上に形成することが好ましい。
【００１６】
このようにすることにより、ゲート絶縁膜と容量絶縁膜との材質を変えながら共通の導体膜からゲート電極とプレート電極とを形成することが可能になる。
【００１７】
また、工程（ｉ）の後に、ゲート電極、プレート電極、第１の絶縁膜サイドウォール及び第２の絶縁膜サイドウォールをマスクとするイオン注入により、半導体基板にメモリトランジスタの高濃度ドレイン拡散層を形成する工程をさらに含むことが好ましい。
【００１８】
このようにすると、ソース拡散層に高濃度のイオンが注入されるのを防ぎながら、高濃度ドレイン拡散層を形成することができる。
【００１９】
また、半導体装置は、ゲート電極及びソース・ドレイン拡散層とを有するロジックトランジスタをさらに備えており、工程（ａ）では、ロジックトランジスタ形成領域において、素子分離用のトレンチを形成し、工程（ｂ）では、ロジックトランジスタ形成領域のトレンチ内を第１の絶縁膜によって埋め、工程（ｃ）では、ロジックトランジスタ形成領域のトレンチを埋める第１の絶縁膜はそのまま残しておくことが好ましい。
【００２０】
このようにすると、メモリトランジスタ及びキャパシタ等を形成するのと同じ工程において、ロジックトランジスタを形成することができる。つまり、素子分離用のトレンチを利用したキャパシタを形成しつつ、ロジックトランジスタの素子分離を同時に形成することが可能になり、工程の簡素化と半導体装置の高密度化とを図ることができる。
【００２１】
本発明の第２の半導体装置の製造方法は、メモリトランジスタとキャパシタとを備えた半導体装置の製造方法であって、半導体基板の上面領域にトレンチを形成する工程（ａ）と、トレンチ内及び半導体基板の上面上に亘って、絶縁膜を形成する工程（ｂ）と、絶縁膜上に導体膜を形成する工程（ｃ）と、導体膜をパターニングして、メモリセルトランジスタのゲート電極を形成すると共に、トレンチ上にキャパシタのプレート電極とを形成する工程（ｄ）と、工程（ｄ）の後に、絶縁膜をパターニングして、キャパシタの容量絶縁膜を形成する工程（ｅ）と、工程（ｅ）の後に、ゲート電極及びプレート電極をマスクとするイオン注入により、半導体基板にメモリトランジスタの低濃度ドレイン拡散層及びソース拡散層を形成する工程（ｆ）と、工程（ｆ）の後に、ゲート電極の側面上に第１の絶縁膜サイドウォールを形成する共に、プレート電極の側面上に第２の絶縁膜サイドウォールを形成する工程（ｇ）とを含み、工程（ｃ）では、絶縁膜と導体膜との合計膜厚がトレンチの溝幅の１／２よりも厚く形成され、工程（ｇ）では、ソース拡散層は、第１の絶縁膜サイドウォール及び第２の絶縁膜サイドウォールによって覆われる。
【００２２】
この方法により、トレンチ型キャパシタを形成する際に、工程（ｃ）におけるトレンチの上方における導体膜の上面が平坦になるので、工程（ｄ）における導体膜のパターニング精度が向上する。
【００２３】
尚、工程（ａ）の後で且つ工程（ｂ）の前に、半導体基板におけるトレンチの内壁面の領域及び半導体基板の上面の一部に亘って不純物をドープして、キャパシタのストレージノードとなる不純物拡散層を形成する工程をさらに含むことが好ましい。
【００２４】
また、工程（ａ）の後で工程（ｂ）の前に、酸化膜からなるトレンチ分離を形成する工程をさらに含むことも好ましい。
【００２５】
このようにすると、酸化膜からなるトレンチ分離の形成された半導体装置とすることができる。
【００２６】
また、工程（ｅ）は、絶縁膜をパターニングして、メモリトランジスタのゲート絶縁膜を形成する工程を含むことが好ましい。
【００２７】
これにより、キャパシタの容量絶縁膜と同時に、メモリトランジスタのゲート絶縁膜を形成することができる。
【００２８】
また、工程（ｂ）では、絶縁膜として酸化膜と窒化膜とを順次積層した後、窒化膜を酸化して、酸化膜，窒化膜及び酸化膜の積層膜からなる容量絶縁膜を形成すると共に、半導体基板の表面を酸化してメモリセルトランジスタのゲート絶縁膜を形成し、工程（ｃ）では、導体膜を容量絶縁膜とゲート絶縁膜との上に形成することが好ましい。
【００２９】
このようにすることにより、ゲート絶縁膜と容量絶縁膜との材質を変えながら共通の導体膜からゲート電極とプレート電極とを形成することが可能になる。
【００３０】
また、工程（ｇ）の後に、ゲート電極、プレート電極、第１の絶縁膜サイドウォール及び第２の絶縁膜サイドウォールをマスクとするイオン注入により、半導体基板にメモリトランジスタの高濃度ドレイン拡散層を形成する工程をさらに含むことが好ましい。
【００３１】
このようにすると、ソース拡散層に高濃度のイオンが注入されるのを防ぎながら、高濃度ドレイン拡散層を形成することができる。
【発明の効果】
【００３２】
本発明の半導体装置の製造方法によると、基板面積を増やすことなくメモリセルのキャパシタとして機能する部分の面積を増大させることができるので、高密度化に適したＤＲＡＭ又はＤＲＡＭ・ロジック混載デバイスを得ることができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。図２（ａ），（ｂ）は、それぞれ図１に示すIIa-IIa 線における断面図及びIIb-IIb 線における断面図である。なお、図２（ａ）においては、半導体装置のメモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおける断面構造が示されているが、図１及び図２（ｂ）においては、ロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【００３４】
図１及び図２（ａ），（ｂ）に示すように、本実施形態の半導体装置は、ｐ型のシリコン基板１０と、シリコン基板１０のメモリ領域Ｒmemoに設けられたｐウエル１１ａと、シリコン基板１０のロジック回路領域Ｒlogcに設けられたｎウエル１１ｂ及びｐウエル１１ｃと、メモリ領域Ｒmemoのｐウエル１１ａの底部を囲む深部ｎウエル１１ｄとを有しており、いわゆるトリプルウエル構造を有している。また、メモリ領域Ｒmemoにおける活性領域を区画するシャロートレンチ分離１２ａと、ロジック回路領域Ｒlogcにおける活性領域を区画するシャロートレンチ分離１２ｂとを備えている。
【００３５】
そして、メモリ領域Ｒmemoにおいては、ｐウエル１１ａの上に、ゲート電極１６ａ，ゲート絶縁膜１４ａ，絶縁膜サイドウォール２５ａ，低濃度のｎ型不純物を含む低濃度ドレイン拡散層１７ｂ，高濃度のｎ型不純物を含む高濃度ドレイン拡散層１７ａ及びソース拡散層１８を有するメモリセルトランジスタＴrmと、プレート電極１６ｂ，ストレージノードとして機能するｎ型拡散層１９，容量絶縁膜１５及び絶縁膜サイドウォール２５ｂを有するプレーナ型キャパシタＣppとが設けられている。ここで、高濃度ドレイン拡散層１７ａ及び低濃度ドレイン拡散層１７ｂによって、メモリセルトランジスタのドレイン拡散層が構成されている。一方、ソース拡散層１８は、全体的に低濃度のｎ型不純物を含む低濃度不純物拡散層のみによって構成されている。
【００３６】
プレーナ型キャパシタＣppの容量絶縁膜１５及びプレート電極１６ｂは、シリコン基板１０上と、シャロートレンチ分離１２ａと共有しているトレンチ内とに亘って設けられており、容量絶縁膜１５及びプレート電極１６ｂとによってトレンチの上部が埋められている。また、ｎ型拡散層１９の端部は、トレンチ上部の側面に沿って、シャロートレンチ分離１２ａ及びソース拡散層１８とオーバーラップする領域まで形成されている。
【００３７】
また、ロジック回路領域Ｒlogcにおいては、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｐ型ソース・ドレイン拡散層２１を有するｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳ）と、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｎ型ソース・ドレイン拡散層２０を有するｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳ）とが設けられている。
【００３８】
そして、基板全体には層間絶縁膜３０が堆積されており、層間絶縁膜３０を貫通してメモリ領域ＲmemoのメモリセルトランジスタＴrmの高濃度ドレイン拡散層１７ａに接続されるビット線コンタクト３１と、ビット線コンタクト３１に接続され層間絶縁膜３０の上に延びるビット線３２とが設けられている。
【００３９】
なお、ロジック回路領域Ｒlogcにおいても、層間絶縁膜３０を貫通してソース・ドレイン拡散層２０，２１に到達するソースコンタクト及びドレインコンタクトや、層間絶縁膜３０を貫通してゲート電極１６ｃにコンタクトするゲートコンタクトなどが設けられているが、これらの部材は本発明の本質に関わる部分ではないので、図示が省略されている。
【００４０】
ここで、本実施形態の特徴は、プレート電極１６ｂがメモリセルトランジスタＴrmのゲート電極１６ａと共通の導体膜（本実施形態ではポリシリコン膜）から形成されていることと、プレーナ型キャパシタＣppの容量絶縁膜１５及びプレート電極１６ｂが、シャロートレンチ分離１２ａと共有しているトレンチ内にまで亘っていて、該トレンチの上部を埋めていることである。
【００４１】
本実施形態によると、プレート電極１６ｂがメモリセルトランジスタのゲート電極１６ａと共通の導体膜から形成されているので、メモリセルサイズの縮小が可能になる。
【００４２】
しかも、本実施形態によると、シャロートレンチ分離１２ａは、トレンチの下部のみを埋めており、トレンチの上部はプレーナ型キャパシタＣppの容量絶縁膜１５とプレート電極１６ｂとによって埋められている。その結果、トレンチの上部では、トレンチの側面部において、ｎ型拡散層１９（ストレージノード）とプレート電極１６ｂとが容量絶縁膜１５を挟んで相対向しているので、この分だけキャパシタ容量が増大することになる。つまり、本実施形態のプレーナ型キャパシタは、シリコン基板１０の上面及びトレンチの側面の一部に亘って設けられており、基板面積を増やすことなくキャパシタとして機能する部分の面積を増大させることができる。いわばプレーナ・トレンチ混合型キャパシタとして高容量化された構造となっており、これにより、メモリ機能のために必要な面積の縮小を図ることができる。
【００４３】
−第１の実施形態の半導体装置の第１の製造方法−
次に、本発明の第１の実施形態における半導体装置の第１の製造方法について説明する。図３（ａ）〜（ｃ）は、本実施形態における半導体装置の第１の製造方法を示す断面図である。ただし、図３（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図３（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００４４】
まず、図３（ａ）に示す工程で、下敷き酸化膜と窒化膜マスクとを用いる公知の方法により、シリコン基板１０の表面領域に、活性領域を区画するための分離用トレンチを形成する。このとき、ロジック回路領域Ｒlogcにおいても、分離用トレンチが形成される。その後、分離用トレンチ内にシリコン酸化膜を埋め込んで、素子分離用絶縁膜５０を形成する。このとき、ロジック回路領域Ｒlogcにも、図２（ａ）に示すような素子分離１２ｂが形成される。さらに、ロジック回路領域Ｒlogcの一部を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoに、加速エネルギー１２００ｋｅＶ，ドーズ量３．０×１０12の条件で、リンイオン（Ｐ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａの底部領域に深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。さらに、ロジック回路領域Ｒlogcのｐチャネル型トランジスタ形成領域を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とに、加速エネルギー２５０ｋｅＶ，ドーズ量１×１０13の条件で、ボロンイオン（Ｂ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ（図２（ａ）参照）とを形成する。また、メモリ領域Ｒmemoと、ロジック回路領域Ｒlogcのｐチャネル型トランジスタ形成領域とを覆うレジストマスク（図示せず）を用いて、加速エネルギー２５０ｋｅＶ，ドーズ量１×１０13ｃｍ-2の条件で、リンイオン（Ｐ+ ）の注入を行なって、ロジック回路領域Ｒlogcにｎウエル１１ｂ（図２（ａ）参照）を形成する。なお、図２（ａ）には図示されていないが、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおいて、シャロートレンチ分離１２ａ，１２ｂの直下方にはチャネルストッパ用の不純物が注入され、トランジスタのチャネル領域下方には、パンチスルーストッパ用の不純物が注入される。これらの条件としては、周知の条件を用いることができる。
【００４５】
なお、本実施形態では、分離用トレンチ及び素子分離用絶縁膜５０を形成した後に、深部ｎウエル１１ｄ，ｐウエル１１ａ，１１ｃ及びｎウエル１１ｂを形成したが、分離用トレンチ及び素子分離用絶縁膜５０を形成する前にこれらの各ウエルを形成してもよい。
【００４６】
次に、図３（ｂ）に示す工程で、ロジック回路領域Ｒlogc全体とメモリ領域Ｒmemoの活性領域の一部とを覆うレジストマスク５１をマスクとして用い、メモリ領域Ｒmemoのみにおける素子分離用絶縁膜５０の上部を選択的にウエットエッチングにより除去し、分離用トレンチ及び素子分離用絶縁膜５０の下部を残存させてなるシャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにおいては、素子分離用絶縁膜をエッチングせずに、これをシャロートレンチ分離１２ｂ（図２（ａ）参照）としてそのまま残しておく。さらに、レジストマスク５１をそのまま注入マスクとして用い、砒素イオン（Ａｓ+ ）を注入して、ストレージノードとなるｎ型拡散層１９を形成する。このと
き、レジストマスク５１の横方向の寸法は、メモリセルトランジスタのソース拡散層１８と、プレーナ型キャパシタＣppのｎ型拡散層１９とがオーバーラップするように設定されている。
【００４７】
次に、図３（ｃ）に示す工程で、メモリ領域Ｒmemoの容量絶縁膜１５，ゲート絶縁膜１４ａ及びロジック回路領域Ｒlogcのゲート絶縁膜１４ｂとなる厚み２〜６ｎｍの酸化膜を形成した後、その上に、厚み２００ｎｍのポリシリコン膜を堆積する。
【００４８】
その後、ポリシリコン膜及び酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、プレーナ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図３（ｃ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図２（ａ）参照）。なお、ポリシリコン膜のパターニングに先立って、ポリシリコン膜のうち，ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの双方，あるいはｐチャネル型ＭＩＳトランジスタのゲート電極となる部分に、ゲート電極抵抗を下げるための不純物イオンの注入を行ってもよい。
【００４９】
その後、メモリ領域Ｒmemoのメモリセルトランジスタにゲート電極１６ａ及びプレート電極１６ｂをマスクにして、低濃度の砒素イオンを注入する。これにより、メモリ領域Ｒmemoにおいては低濃度ドレイン拡散層１７ｂ及びソース拡散層１８が形成される。このとき、メモリセルトランジスタのソース拡散層１８は、ストレージノードであるｎ型拡散層１９とオーバーラップするように形成される。
【００５０】
次に、基板上の全面にシリコン酸化膜及びシリコン窒化膜を順次堆積した後、異方性エッチングを行なうことにより、メモリセルトランジスタのゲート電極１６ａの側面上に絶縁膜サイドウォール２５ａを形成する。このとき、トレンチ型キャパシタのプレート電極１６ｂの側面上にも、絶縁膜サイドウォール２５ｂが形成される。そして、メモリセルトランジスタのソース拡散層１８は、２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われる。また、ロジック回路領域Ｒlogcにおいて、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの各ゲート電極１６ｃの側面上にも絶縁膜サイドウォール２６が形成される（図２（ａ）参照）。
【００５１】
また、ロジック回路領域Ｒlogc及びメモリ領域Ｒmemoのｎチャネル型ＭＩＳトランジスタに高濃度の砒素イオンを注入する。これにより、ロジック回路領域Ｒlogcにおいて、ｎチャネル型ＭＩＳトランジスタのソース・ドレイン拡散層２０が形成される。また、メモリ領域Ｒmemoには、高濃度ドレイン拡散層１７ａが形成される。このとき、ソース拡散層１８上は絶縁膜サイドウォール２５ａ，２５ｂで覆われているため、高濃度の砒素が注入されず、高濃度ソース拡散層が形成されることはない。また、ロジック回路領域Ｒlogcにおいて、ｐチャネル型ＭＩＳトランジスタに、ゲート電極１６ｃ及び絶縁膜サイドウォール２６をマスクにして、高濃度のフッ化ボロンイオンを注入して、ｐチャネル型ＭＩＳトランジスタのソース・ドレイン拡散層２１を形成する。
【００５２】
その後、基板上に厚み９００ｎｍのシリコン酸化膜を堆積した後、ＣＭＰにより平坦化を行なって、層間絶縁膜３０を形成する。さらに、層間絶縁膜３０を貫通して、メモリ領域Ｒmemoの高濃度ドレイン拡散層１７ａに到達するコンタクトホールを形成した後、コンタクトホールをタングステンなどによって埋めることにより、ビット線コンタクト３１を形成する。なお、ロジック回路領域Ｒlogcにおいても、ソース・ドレインコンタクトが形成される（図２（ａ）に図示せず）。その後、層間絶縁膜３０の上に、厚み４００ｎｍのアルミニウム合金膜（又は銅合金膜）を堆積した後、これをパターニングすることにより、ビット線３２を形成する。これにより、図１及び図２（ａ），（ｂ）に示す半導体装置の構造が得られる。
【００５３】
本実施形態の半導体装置の第１の製造方法によると、共通のポリシリコン膜から、メモリセルトランジスタのゲート電極１６ａと、プレーナ型キャパシタのプレート電極１６ｂと、ロジック回路領域ＲlogcのＭＩＳトランジスタのゲート電極１６ｃとを形成しているので、工程の簡素化による製造コストの低減を図ることができる。
【００５４】
−第１の実施形態の半導体装置の第２の製造方法−
次に、本発明の第１の実施形態における半導体装置の第２の製造方法について説明する。図４（ａ）〜（ｃ）は、本実施形態における半導体装置の第２の製造方法を示す断面図である。図４（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図４（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００５５】
まず、図４（ａ）に示す工程で、図３（ａ）に示す工程と同様の条件で同様の処理を行なう。すなわち、シリコン基板１０の表面領域に、活性領域を区画するための分離用トレンチを形成した後、分離用トレンチ内にシリコン酸化膜を埋め込んで、素子分離用絶縁膜５０（ロジック回路領域Ｒlogcにおけるシャロートレンチ分離１２ｂ）を形成する。さらに、ロジック回路領域Ｒlogcを覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoにリンイオン（Ｐ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａの底部領域に深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。さらに、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ及びｎウエル１１ｂ（図２（ａ）参照）と、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおけるチャネルストッパ及びパンチスルーストッパを形成する。
【００５６】
次に、メモリ領域Ｒmemoおよびロジック回路領域Ｒlogcの活性領域の上に、酸化膜からなる注入保護用酸化膜５４を形成した後、注入保護用酸化膜５４の上に、ロジック回路領域Ｒlogc全体とメモリ領域Ｒmemoの活性領域の一部とを覆うレジストマスク５１を形成する。そして、このレジストマスク５１をマスクとして用い、砒素イオン（Ａｓ+ ）を注入して、ストレージノードとなるｎ型拡散層１９を形成する。このとき、レジストマスク５１の横方向の寸法は、メモリセルトランジスタのソース拡散層１８と、プレーナ型キャパシタＣppのｎ型拡散層１９とがオーバーラップするように設定されている。
【００５７】
次に、図４（ｂ）に示す工程で、メモリ領域Ｒmemoにおける注入保護用酸化膜５４と素子分離用絶縁膜５０の上部とをウエットエッチングにより除去し、分離用トレンチ及び素子分離用絶縁膜５０の下部を残存させてなるシャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにおいては、素子分離用絶縁膜をエッチングせずに、これをシャロートレンチ分離１２ｂ（図２（ａ）参照）としてそのまま残しておく。
【００５８】
次に、図４（ｃ）に示す工程で、図３（ｃ）と同様の処理を行なう。すなわち、プレーナ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図２（ａ）参照）。さらに、メモリ領域Ｒmemoの低濃度ドレイン拡散層１７ｂ，高濃度ドレイン拡散層１７ａ，ソース拡散層１８及び絶縁膜サイドウォール２５ａ，２５ｂと、ロジック回路領域Ｒlogcの各ＭＩＳトランジスタのソース・ドレイン拡散層２０，２１及び絶縁膜サイドウォール２６とを形成する。その後、層間絶縁膜３０と、ビット線コンタクト３１と、ビット線３２とを形成する。
【００５９】
以上の工程により、図１及び図２（ａ），（ｂ）に示す構造を有する半導体装置が得られる。
【００６０】
この第２の製造方法においては、第１の製造方法とは異なり、ｎ型拡散層１９を形成してから素子分離用絶縁膜５０の上部をエッチングしている。そして、この第２の製造方法によっても、上記第１の製造方法と同様に効果を発揮することができる。
【００６１】
−第１の実施形態の変形例における半導体装置の製造方法−
次に、本発明の第１の実施形態の変形例における半導体装置の製造方法について説明する。図５（ａ）〜（ｃ）は、第１の実施形態の変形例における半導体装置の製造工程を示す断面図である。図５（ａ）〜（ｃ）においても、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図５（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００６２】
まず、図５（ａ）に示す工程で、図３（ａ）に示す工程と同様の条件で同様の処理を行なう。すなわち、シリコン基板１０の表面領域に、活性領域を区画するための分離用トレンチを形成した後、分離用トレンチ内にシリコン酸化膜を埋め込んで、素子分離用絶縁膜５０（ロジック回路領域Ｒlogcにおけるシャロートレンチ分離１２ｂ）を形成する。さらに、ロジック回路領域Ｒlogcを覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoにリンイオン（Ｐ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａの底部領域に深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。また、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ及びｎウエル１１ｂ（図２（ａ）参照）と、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおけるチャネルストッパ及びパンチスルーストッパを形成する。
【００６３】
次に、図５（ｂ）に示す工程で、ロジック回路領域Ｒlogc全体とメモリ領域Ｒmemoの活性領域の一部とを覆うレジストマスク５１をマスクとして用い、メモリ領域Ｒmemoのみにおける素子分離用絶縁膜５０の上部を選択的にウエットエッチングにより除去し、分離用トレンチ及び素子分離用絶縁膜５０の下部を残存させてなるシャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにおいては、素子分離用絶縁膜をエッチングせずに、これをシャロートレンチ分離１２ｂ（図２（ａ）参照）としてそのまま残しておく。ただし、この変形例においては、図３（ｂ）に示すようなヒ素イオン（Ａｓ+ ）の注入は行なわず、ｎ型拡散層１９は形成しない。
【００６４】
すなわち、本変形例においては、プレート電極１６ｂへのバイアスの印加によってｐウエル表面の反転層をストレージノードとして機能させる。
【００６５】
次に、図５（ｃ）に示す工程で、図３（ｃ）と同様の処理を行なう。すなわち、プレーナ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図２（ａ）参照）。さらに、メモリ領域Ｒmemoの低濃度ドレイン拡散層１７ｂ，高濃度ドレイン拡散層１７ａ，ソース拡散層１８及び絶縁膜サイドウォール２５ａ，２５ｂと、ロジック回路領域Ｒlogcの各ＭＩＳトランジスタのソース・ドレイン拡散層２０，２１及び絶縁膜サイドウォール２６とを形成する。その後、層間絶縁膜３０と、ビット線コンタクト３１と、ビット線３２とを形成する。
【００６６】
本変形例によっても、上記第１の実施形態の製造方法と同様に効果を発揮する  なお、メモリ領域Ｒmemoにおいては、ゲート絶縁膜１４ａと容量絶縁膜１５とを別の絶縁膜から形成することが可能である。例えば、ゲート絶縁膜１４ａを酸化膜とし、容量絶縁膜を、酸化膜，酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などとする。また、ロジック回路領域Ｒlogcにおいては、トランジスタの種類に応じて、ゲート絶縁膜の厚みが２種類，３種類など、複数種類設けられていることが多い。そして、ロジック回路領域Ｒlogcの各トランジスタのゲート絶縁膜１４ｂも、酸化膜だけでなく、酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などであってもよい。
【００６７】
また、メモリ領域Ｒmemoにおいては、ゲート絶縁膜１４ａと容量絶縁膜１５とを共通の絶縁膜から形成することが可能である。例えば、ゲート絶縁膜１４ａ及び容量絶縁膜を、酸化膜，酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などで構成することができる。また、ロジック回路領域Ｒlogcにおいては、トランジスタの種類に応じて、ゲート絶縁膜の厚みが２種類，３種類など、複数種類設けられていることが多い。そして、ロジック回路領域Ｒlogcの各トランジスタのゲート絶縁膜１４ｂも、酸化膜だけでなく、酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などであってもよい。
【００６８】
ただし、本実施形態のごとく、メモリセルトランジスタのゲート絶縁膜と容量絶縁膜を別々の膜で形成することで、トランジスタの性能を落とすことなく、リーク電流の少ないキャパシタを形成することが可能になる。
【００６９】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。図７（ａ），（ｂ）は、それぞれ図６に示すVIIa-VIIa 線における断面図及びVIIb-VIIb 線における断面図である。なお、図７（ａ）においては、半導体装置のメモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおける断面構造が示されているが、図６及び図７（ｂ）においては、ロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【００７０】
図６及び図７（ａ），（ｂ）に示すように、本実施形態の半導体装置は、ｐ型のシリコン基板１０と、シリコン基板１０のメモリ領域Ｒmemoに設けられたｐウエル１１ａと、シリコン基板１０のロジック回路領域Ｒlogcに設けられたｎウエル１１ｂ及びｐウエル１１ｃと、メモリ領域Ｒmemoのｐウエル１１ａの底部領域を囲む深部ｎウエル１１ｄとを有しており、いわゆるトリプルウエル構造を有している。また、メモリ領域Ｒmemoにおける活性領域を区画するシャロートレンチ分離１２ａと、ロジック回路領域Ｒlogcにおける活性領域を区画するシャロートレンチ分離１２ｂとを備えている。
【００７１】
そして、メモリ領域Ｒmemoにおいては、ｐウエル１１ａの上に、ゲート電極１６ａ，ゲート絶縁膜１４ａ，絶縁膜サイドウォール２５ａ，低濃度のｎ型不純物を含む低濃度ドレイン拡散層１７ｂ，高濃度のｎ型不純物を含む高濃度ドレイン拡散層１７ａ及びソース拡散層１８を有するメモリセルトランジスタＴrmと、プレート電極１６ｂ，ストレージノードとして機能するｎ型拡散層１９，容量絶縁膜１５及び絶縁膜サイドウォール２５ｂを有するトレンチ型キャパシタＣptとが設けられている。ここで、高濃度ドレイン拡散層１７ａ及び低濃度ドレイン拡散層１７ｂによって、メモリセルトランジスタのドレイン拡散層が構成されている。一方、ソース拡散層１８は、全体的に低濃度のｎ型不純物を含む低濃度不純物拡散層のみによって構成されている。
【００７２】
また、ロジック回路領域Ｒlogcにおいては、ゲート電極１６ｃ，ゲート絶縁膜１５，絶縁膜サイドウォール２６及びｐ型ソース・ドレイン拡散層２１を有するｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳ）と、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｎ型ソース・ドレイン拡散層２０を有するｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳ）とが設けられている。
【００７３】
そして、基板全体には層間絶縁膜３０が堆積されており、層間絶縁膜３０を貫通してメモリ領域ＲmemoのメモリセルトランジスタＴrmの高濃度ドレイン拡散層１７ａに接続されるビット線コンタクト３１と、ビット線コンタクト３１に接続され層間絶縁膜３０の上に延びるビット線３２が設けられている。
【００７４】
なお、ロジック回路領域Ｒlogcにおいても、層間絶縁膜３０を貫通してソース・ドレイン拡散層２０，２１に到達するソースコンタクト及びドレインコンタクトや、層間絶縁膜３０を貫通してゲート電極１６ｃにコンタクトするゲートコンタクトなどが設けられているが、これらの部材は本発明の本質に関わる部分ではないので、図示が省略されている。
【００７５】
本実施形態によると、トレンチ型キャパシタの構造を採りながら、第１の実施形態と同様に、プレート電極１６ｂがメモリセルトランジスタのゲート電極１６ａと共通の導体膜から形成されているので、メモリセルサイズの縮小が可能になるとともに、基板全体の段差を低減することができる。
【００７６】
ここで、ゲート電極１６ａ，１６ｃ及びプレート電極１６ｂの厚みは、それと容量絶縁膜１５の厚みとを足した合計の厚みがトレンチ型キャパシタが埋め込まれているトレンチの溝幅の１／２よりも厚いことが好ましい。その場合には、トレンチの上方においてポリシリコン膜に凹部が存在しないので、後述するように、製造工程におけるフォトリソグラフィーが円滑に行なわれるので、ポリシリコン膜のパターニングを精度よく行なうことができるからである。
【００７７】
−第２の実施形態の製造方法−
次に、本発明の第２の実施形態における半導体装置の製造方法について説明する。図８（ａ）〜（ｃ）は、本実施形態における半導体装置の製造工程を示す断面図である。ただし、図８（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図８（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００７８】
まず、図８（ａ）に示す工程で、下敷き酸化膜と窒化膜マスクとを用いる公知の方法により、シリコン基板１０の表面領域に、活性領域を区画するための分離用トレンチを形成する。このとき、ロジック回路領域Ｒlogcにおいても、分離用トレンチが形成される。その後、分離用トレンチ内にシリコン酸化膜を埋め込んで、シャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにも、図７（ａ）に示すようなトレンチ分離１２ｂが形成される。さらに、ロジック回路領域Ｒlogcを覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoにリンイオン（Ｐ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａの底部領域に深部ｎウエル１１ｄ（図２（ａ）参照）を形成する。さらに、ロジック回路領域Ｒlogcのｐチャネル型トランジスタ形成領域を覆うレジストマスク（図示せず）を用いて、シリコン基板１０のうちメモリ領域Ｒmemoとロジック回路領域Ｒlogcの一部とにボロンイオン（Ｂ+ ）の注入を行なって、メモリ領域Ｒmemoのｐウエル１１ａと、ロジック回路領域Ｒlogcのｐウエル１１ｃ（図７（ａ）参照）とを形成する。また、メモリ領域Ｒmemoと、ロジック回路領域Ｒlogcのｎチャネル型トランジスタ形成領域とを覆うレジストマスク（図示せず）を用いて、リンイオン（Ｐ+ ）の注入を行なって、ロジック回路領域Ｒlogcにｎウエル１１ｂ（図７（ａ）参照）を形成する。これらの工程の条件は、第１の実施形態と同様である。なお、図７（ａ）には図示されていないが、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおいて、シャロートレンチ分離１２ａ，１２ｂの直下方にはチャネルストッパ用の不純物が注入され、トランジスタのチャネル領域下方にはパンチスルーストッパ用の不純物が注入される。
【００７９】
その後、シリコン基板１０の上に、キャパシタ用トレンチを形成しようとする領域を開口したレジストマスク５５を形成する。そして、レジストマスク５５を用いて、ドライエッチングを行なうことにより、シリコン基板１０にキャパシタ用トレンチ５６を形成する。キャパシタ用トレンチの溝幅は、０．３μｍである。このとき、ロジック回路領域においては、キャパシタ用トレンチは形成されない。
【００８０】
次に、図８（ｂ）に示す工程で、レジストマスク５５を除去した後、ロジック回路領域Ｒlogc及びメモリ領域Ｒmemoの活性領域の一部を覆うレジストマスク５５’を形成した後、このレジストマスク５５’を注入マスクとして用い、砒素イオン（Ａｓ+ ）を注入して、キャパシタ用トレンチ５６の内壁面の領域及びその付近の領域にストレージノードとなるｎ型拡散層１９を形成する。
【００８１】
次に、図８（ｃ）に示す工程で、メモリ領域Ｒmemoの容量絶縁膜１５，ゲート絶縁膜１４ａ及びロジック回路領域Ｒlogcのゲート絶縁膜１４ｂとなる厚み２〜６ｎｍの酸化膜形成した後、その上に、厚み２００ｎｍのポリシリコン膜を堆積する。このポリシリコン膜と酸化膜との合計厚みは、キャパシタ用トレンチ５６の溝幅の１／２以上である。その後、ポリシリコン膜及び熱酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、トレンチ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図８（ｃ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図７（ａ）参照）。
【００８２】
その後、メモリ領域Ｒmemoのメモリセルトランジスタ領域及びロジック回路領域Ｒlogcのｎチャネル型ＭＩＳトランジスタ領域に、ゲート電極１６ａ，１６ｃ及びプレート電極１６ｂをマスクにして、エクステンション用濃度の砒素イオンを注入する。これにより、メモリ領域Ｒmemoにおいては低濃度ドレイン拡散層１７ｂ及びソース拡散層１８が形成され、ロジック回路領域Ｒlogcにおいてはｎチャネル型ＭＩＳトランジスタのエクステンション拡散層が形成される。このとき、メモリセルトランジスタのソース拡散層１８は、ストレージノードであるｎ型拡散層１９とオーバーラップするように形成される。また、図示されていないが、ロジック回路領域Ｒlogcにおいては、ｐチャネル型ＭＩＳトランジスタのエクステンション用濃度のフッ化ボロンイオンを注入して、ｐチャネル型ＭＩＳトランジスタのエクステンション拡散層を形成する。
【００８３】
次に、メモリセルトランジスタのゲート電極１６ａの側面上に絶縁膜サイドウォール２５ａを形成する。このとき、トレンチ型キャパシタのプレート電極１６ｂの側面上にも絶縁膜サイドウォール２５ｂが形成される。そして、メモリセルトランジスタのソース拡散層１８は、２つの絶縁膜サイドウォール２５ａ，２５ｂによって覆われる。また、ロジック回路領域Ｒlogcにおいて、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの各ゲート電極１６ｃの側面上にも絶縁膜サイドウォール２６が形成される（図７（ａ）参照）。
【００８４】
その後、ロジック回路領域Ｒlogcのｎチャネル型ＭＩＳトランジスタ及びメモリ領域Ｒmemoに、ゲート電極１６ａ，１６ｃ，プレート電極１６ｂ及び絶縁膜サイドウォール２５ａ，２５ｂをマスクにして、高濃度の砒素イオン（Ａｓ+ ）を注入する。これにより、ロジック回路領域Ｒlogcにおいては、ｎチャネル型ＭＩＳトランジスタのソース・ドレイン拡散層２０が形成される。また、メモリ領域Ｒmemoには高濃度ドレイン拡散層１７ａが形成される。このとき、ソース拡散層１８上は、絶縁膜サイドウォール２５ａ，２５ｂで覆われているため、高濃度の砒素が注入されず、高濃度ソース拡散層が形成されることはない。また、ロジック回路領域Ｒlogcのｐチャネル型ＭＩＳトランジスタに、ゲート電極１６ｃ及び及び絶縁膜サイドウォール２６をマスクにして、高濃度のフッ化ボロンイオンを注入して、ｐチャネル型ＭＩＳトランジスタのソース・ドレイン拡散層２１を形成する。
【００８５】
その後の工程は図示しないが、第１の実施形態と同様の処理を行なって、基板上に、層間絶縁膜３０と、層間絶縁膜３０を貫通してメモリ領域Ｒmemoの高濃度ドレイン拡散層１７ａ，プレート電極１６ｂにそれぞれ接続されるビット線コンタクト３１と、層間絶縁膜３０の上に延びるビット線３２を形成する。なお、ロジック回路領域Ｒlogcにおいても、ソース・ドレインコンタクトが形成される（図７（ａ）に図示せず）。これにより、図６及び図７（ａ），（ｂ）に示す半導体装置の構造が得られる。
【００８６】
本実施形態の製造方法によると、キャパシタ用トレンチ５６を形成した後、キャパシタ用トレンチの溝幅の１／２以上の厚みのポリシリコン膜をキャパシタ用トレンチ５６の上に堆積するので、キャパシタ用トレンチ５６の上方におけるポリシリコン膜の上面が平坦になる。ポリシリコン膜の上面に急峻な凹部が存在すると、ポリシリコン膜をパターニングするためのレジストマスクを形成する際に、レジストが凹部に吸収されてレジスト膜全体の平坦性が悪化する。したがって、デザインルールが０．１μｍ程度のデバイスのプロセスにおいては、ゲート電極のパターニング精度を確保することが困難になる。それに対し、本実施形態では、ポリシリコン膜の厚みをキャパシタ用トレンチ５６の幅の１／２以上に設定しているので、ゲート電極のパターニング精度を維持することができ、メモリセルトランジスタやロジックトランジスタのゲート電極と、トレンチ型キャパシタのプレート電極とを共通の導体膜（ポリシリコン膜）から形成することが実質的に可能となる。
【００８７】
そして、メモリセルトランジスタやロジックトランジスタのゲート電極と、トレンチ型キャパシタのプレート電極とを共通の導体膜（ポリシリコン膜）から形成することにより、基板全体の段差を小さく維持することができ、微細パターンの配線の形成が容易になることから、ＤＲＡＭ・ロジック混載型半導体装置の高密度化を図ることができる。
【００８８】
なお、メモリ領域Ｒmemoにおいては、ゲート絶縁膜１４ａと容量絶縁膜１５とを別の絶縁膜から形成することが可能である。例えば、ゲート絶縁膜１４ａを酸化膜とし、容量絶縁膜１５を酸化膜，酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などとすることができる。また、ロジック回路領域Ｒlogcにおいては、トランジスタの種類に応じて、ゲート絶縁膜の厚みが２種類，３種類など、複数種類設けられていることが多い。そして、ロジック回路領域Ｒlogcの各トランジスタのゲート絶縁膜１４ｂも、酸化膜だけでなく、酸窒化膜，酸化膜／窒化膜の積層膜であるＯＮ膜，酸化膜／窒化膜／酸化膜の積層膜であるＯＮＯ膜，高誘電体膜であるＨｆＯ2 膜，ＺｒＯ2 膜などであってもよい。
【００８９】
メモリセルトランジスタのゲート絶縁膜と容量絶縁膜を別々の膜で形成することで、トランジスタの性能を落とすことなく、リーク電流の少ないキャパシタを形成することが可能になる。
【００９０】
さらに、ゲート電極加工のためにハードマスクを使用したり、反射防止膜を形成する場合は、これら電極材料上に形成する絶縁膜も含めてシャロートレンチ部が平坦化できるようにシャロートレンチの開口幅を設計することで、ゲート電極のパターニング精度を高く維持することができる。
【００９１】
−第２の実施形態の半導体装置の製造方法の変形例−
次に、本発明の第２の実施形態における半導体装置の製造方法の変形例について説明する。図９（ａ）〜（ｃ）は、本実施形態における半導体装置の製造方法の変形例を示す断面図である。ただし、図９（ａ）〜（ｃ）においては、メモリ領域Ｒmemoのみを図示して、ロジック回路領域Ｒlogcの図示は省略する。また、図９（ａ）〜（ｃ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【００９２】
まず、図９（ａ）に示す工程で、ｐ型のシリコン基板１０の上に、例えば厚みが２００ｎｍのＳｉＯ2 膜からなる酸化膜マスク（図示せず）を形成し、酸化膜マスクを用いたドライエッチングにより、シリコン基板１０にキャパシタ用トレンチを形成する。
【００９３】
次に、注入マスク（図示せず）を用い、砒素イオン（Ａｓ+ ）を注入して、ストレージノードとなるｎ型拡散層１９を形成する。
【００９４】
次に、注入マスクを除去した後、基板上に、厚み２０ｎｍのシリコン酸化膜と、厚み９５ｎｍのシリコン窒化膜とを順次形成し、シリコン窒化膜６０のうちトレンチの上方に位置する部分の平坦化を行なう。そして、シリコン窒化膜とシリコン酸化膜とをパターニングして、窒化膜マスク６０及び下敷き酸化膜５９を形成する。さらに、窒化膜マスク６０等をマスクとして用いてドライエッチングを行なうことにより、シリコン基板１０にシャロートレンチ６１を形成する。このとき、図示しないが、ロジック回路領域においても、シャロートレンチを形成する。
【００９５】
次に、図９（ｂ）に示す工程で、基板上に、シリコン酸化膜（図示せず）を堆積した後、ＣＭＰにより、シリコン酸化膜を平坦化する。その後、窒化膜マスク６０および下敷き酸化膜５９を除去することにより、シャロートレンチ分離１２ａが形成される。その際、シャロートレンチ分離１２ａの表面部もエッチングされるが、全体の厚みに対してわずかの厚み分がエッチングされるだけである。その後、第２の実施形態と同様に、深部ｎウエル１１ｄ，ｐウエル１１ａ，ｐウエル１１ｃ，ｎウエル１１ｂ（図２（ａ）参照）などを形成する。
を形成する。また、図２（ａ）には図示されていないが、メモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおいて、シャロートレンチ分離１２ａ，１２ｂの直下方にはチャネルストッパ用の不純物が注入され、トランジスタのチャネル領域下方にはパンチスルーストッパ用の不純物が注入される。
【００９６】
その後、図９（ｃ）に示す工程では、既に説明した図８（ｃ）に示す工程と同じ処理を行なうことにより、図６及び図７（ａ），（ｂ）に示す半導体装置の構造が得られる。
【００９７】
本実施形態においては、先にキャパシタ用トレンチ及びｎ型拡散層１９を形成してから、シャロートレンチ分離１２ａ，１２ｂを形成している点で、先にシャロートレンチ分離を形成してからキャパシタ用トレンチを形成している図８（ａ）〜（ｃ）に示す方法とは異なっている。この手順でも、図８（ａ）〜（ｃ）に示す製造方法と基本的には同じ効果を発揮することができる。
【００９８】
加えて、この変形例の手順によると、図９（ａ）から図９（ｂ）に示す工程での酸化により、キャパシタ用トレンチのコーナー部の形状を容易に丸めることが可能となるとともに、トレンチの壁面が清浄化，平滑化されるので、後に形成される容量絶縁膜１５の特性が向上する。この特性の向上とは、例えば膜厚がほぼ均一化されて、容量絶縁膜１５を介するリークが低減されたり、容量値のばらつきが小さくなるなどによって、電荷保持機能が安定することを意味する。
【００９９】
（第３の実施形態）
第１の実施形態におけるプレーナ型キャパシタを、第２の実施形態に示すキャパシタ用トレンチと、シャロートレンチ分離のトレンチとの各上部を埋めるように設けることができる。
【０１００】
図１０は、本発明の第３の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。図１１（ａ），（ｂ）は、それぞれ図１０に示すXIa-XIa 線における断面図及びXIb-XIb 線における断面図である。なお、図１１（ａ）においては、半導体装置のメモリ領域Ｒmemo及びロジック回路領域Ｒlogcにおける断面構造が示されているが、図１０及び図１１（ｂ）においては、ロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【０１０１】
図１０及び図１１（ａ），（ｂ）に示すように、本実施形態の半導体装置は、ｐ型のシリコン基板１０と、シリコン基板１０のメモリ領域Ｒmemoに設けられたｐウエル１１ａと、シリコン基板１０のロジック回路領域Ｒlogcに設けられたｎウエル１１ｂ及びｐウエル１１ｃと、メモリ領域Ｒmemoのｐウエル１１ａの底部領域を囲む深部ｎウエル１１ｄとを有しており、いわゆるトリプルウエル構造を有している。また、メモリ領域Ｒmemoにおける活性領域を区画するシャロートレンチ分離１２ａと、ロジック回路領域Ｒlogcにおける活性領域を区画するシャロートレンチ分離１２ｂとを備えている。
【０１０２】
そして、メモリ領域Ｒmemoにおいては、ｐウエル１１ａの上に、ゲート電極１６ａ，ゲート絶縁膜１４ａ，絶縁膜サイドウォール２５ａ，低濃度のｎ型不純物を含む低濃度ドレイン拡散層１７ｂ，高濃度のｎ型不純物を含む高濃度ドレイン拡散層１７ａ及びソース拡散層１８を有するメモリセルトランジスタＴrmと、プレート電極１６ｂ，ストレージノードとして機能するｎ型拡散層１９，容量絶縁膜１５及び絶縁膜サイドウォール２５ｂを有するプレーナ型キャパシタＣppとが設けられている。ここで、高濃度ドレイン拡散層１７ａ及び低濃度ドレイン拡散層１７ｂによって、メモリセルトランジスタのドレイン拡散層が構成されている。一方、ソース拡散層１８は、全体的に低濃度のｎ型不純物を含む低濃度不純物拡散層のみによって構成されている。
【０１０３】
ここで、プレーナ型キャパシタＣppの容量絶縁膜１５及びプレート電極１６ｂは、シリコン基板１０上と、シャロートレンチ分離１２ａとは共有しているトレンチ内と、第２の実施形態におけるキャパシタ用トレンチ（図８（ａ）における符号５６で示されているトレンチ）に亘って設けられており、容量絶縁膜１５及びプレート電極１６ｂとによって各トレンチの上部が埋められている。なお、キャパシタ用トレンチの下部は、埋め込み酸化層５６ａとなっている。また、ｎ型拡散層１９の端部は、各トレンチの各上部の側面に沿って、シャロートレンチ分離１２ａ及び埋め込み酸化層５６ａとオーバーラップする領域まで形成されている。
【０１０４】
また、ロジック回路領域Ｒlogcにおいては、ゲート電極１６ｃ，ゲート絶縁膜１５，絶縁膜サイドウォール２６及びｐ型ソース・ドレイン拡散層２１を有するｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳ）と、ゲート電極１６ｃ，ゲート絶縁膜１４ｂ，絶縁膜サイドウォール２６及びｎ型ソース・ドレイン拡散層２０を有するｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳ）とが設けられている。
【０１０５】
そして、基板全体には層間絶縁膜３０が堆積されており、層間絶縁膜３０を貫通してメモリ領域ＲmemoのメモリセルトランジスタＴrmの高濃度ドレイン拡散層１７ａに接続されるビット線コンタクト３１ｂと、ビット線コンタクト３１に接続され層間絶縁膜３０の上に延びるビット線３２とが設けられている。
【０１０６】
なお、ロジック回路領域Ｒlogcにおいても、層間絶縁膜３０を貫通してソース・ドレイン拡散層２０，２１に到達するソースコンタクト及びドレインコンタクトや、層間絶縁膜３０を貫通してゲート電極１６ｃにコンタクトするゲートコンタクトなどが設けられているが、これらの部材は本発明の本質に関わる部分ではないので、図示が省略されている。
【０１０７】
ここで、本実施形態の特徴は、プレート電極１６ｂがメモリセルトランジスタＴrmのゲート電極１６ａと共通の導体膜（本実施形態ではポリシリコン膜）から形成されていることと、キャパシタＣppの容量絶縁膜１５及びプレート電極１６ｂが、シャロートレンチ分離１２ａとは共有しているトレンチと、それに加えて、第２の実施形態のキャパシタ用トレンチ５６（図８（ａ）参照）との各内部にまで亘っていて、各トレンチの各上部を埋めていることである。
【０１０８】
本実施形態のキャパシタは、第１の実施形態と同様に、シリコン基板１０の上面及びトレンチの側面の一部に亘って設けられており、いわばプレーナ・トレンチ混合型キャパシタとして高容量化された構造となっており、これにより、メモリ機能のために必要な面積の縮小を図ることができる。
【０１０９】
しかも、本実施形態においては、第１の実施形態よりもさらにプレーナ型キャパシタの容量として機能する部分の面積が増大するので、第１の実施形態の効果をより顕著に発揮することができる。
【０１１０】
なお、本実施形態の製造工程は、基本的に図３（ａ）〜（ｃ）に示す方法と同じであり、形成されるトレンチ（トレンチ分離用絶縁膜５０）の数が増大するだけであるので、図示及び説明を省略する。また、本実施形態においても、図４（ａ）〜（ｃ）に示す方法（第２の製造方法）や、図５（ａ）〜（ｃ）に示す構造（変形例）及びその製造方法を適用することができる。
【０１１１】
（第４の実施形態）
図１２（ａ），（ｂ）は、それぞれ順に、本発明の第４の実施形態に係る半導体装置のうちメモリ部の構成を、ゲート及びプレート電極よりも上方の部材を省略して示す平面図、及びキャパシタ用トレンチ形成時に用いるレジストマスクの構造を示す平面図である。図１３（ａ）〜（ｄ）は、それぞれ図１２に示すXIIIa-XIIIa 線における断面図及びXIIIb-XIIIb 線における断面図である。なお、図１３（ａ）〜（ｄ）においては、半導体装置のロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【０１１２】
図１２（ａ）に示すように、活性領域（基板領域）と、活性領域を取り囲むシャロートレンチ分離１２ａとに跨ってゲート電極１６ａと、プレート電極１６ｂとを備えている。プレート電極１６ｂの一部は、第２の実施形態と同様に、キャパシタ用トレンチ内に埋め込まれている。キャパシタ用トレンチは、ゲート幅方向に実質的に平行に延び、かつ、シャロートレンチ分離１２ａに囲まれる矩形上の基板領域のゲート長方向におけるほぼ中央部に位置している。半導体装置のその他の構造は、第２の実施形態と同様である。以下、本実施形態では、本実施形態の特徴部分であるキャパシタ用トレンチ，プレート電極の形成方法を主として説明する。
【０１１３】
まず、図１３（ａ）に示す工程で  分離用トレンチの形成と、分離用トレンチ内へのシリコン酸化膜の埋め込みとを行なって、シャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにも、トレンチ分離が形成される。さらに、第２の実施形態と同様の工程を行なって、深部ｎウエル１１ｄ，ｐウエル１１ａ，ロジック回路領域のｐウエル１１ｃ及びｎウエル１１ｂを形成する（図７（ａ）参照）。なお、図１３（ａ）〜（ｄ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【０１１４】
次に、図１３（ｂ）に示す工程で、シリコン基板１０の上に、キャパシタ用トレンチを形成しようとする領域を開口したレジストマスク５５（図１２（ｂ）参照）を形成する。図１２（ｂ）及び図１３（ｂ）に示すように、レジストマスク５５の開口は、シャロートレンチ分離１２ａの一部を横切って複数の活性領域（基板領域）に跨っている。そして、レジストマスク５５を用いて、ドライエッチングを行なうことにより、シリコン基板１０にキャパシタ用トレンチ５６を形成する。このとき、シャロートレンチ分離１２ａを構成するシリコン酸化膜と、シリコン基板とのエッチング選択比を高く確保する必要があるので、エッチングガスとして塩素系のガス（例えばＨＢｒ／Ｃｌ2 ）を用いる。キャパシタ用トレンチ５６の溝幅は、例えば０．３μｍである。このとき、ロジック回路領域においては、キャパシタ用トレンチは形成されない。
【０１１５】
次に、図１３（ｃ）に示す工程で、レジストマスク５５を除去した後、トランジスタ形成領域よりも狭い範囲を覆うレジストマスク（図示せず）を形成した後、このレジストマスクを注入マスクとして用い、砒素イオン（Ａｓ+ ）を注入して、キャパシタ用トレンチ５６の壁面直下の領域及びその付近の領域にストレージノードとなるｎ型拡散層１９を形成する。
【０１１６】
次に、メモリ領域Ｒmemoの容量絶縁膜１５及びメモリ領域Ｒmemoのゲート絶縁膜１４ａとなる厚み２．９ｎｍの熱酸化膜と、ロジック回路領域Ｒlogcのゲート絶縁膜１４ｂ（図７（ａ）参照）となる厚み２〜６ｎｍの熱酸化膜とを形成した後、その上に、厚み２００ｎｍのポリシリコン膜１６を堆積する。このポリシリコン膜１６と熱酸化膜との合計厚みは、キャパシタ用トレンチ５６の溝幅の１／２以上である。
【０１１７】
次に、図１３（ｄ）に示す工程で、ポリシリコン膜１６及び熱酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、トレンチ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図１３（ｄ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図７（ａ）参照）。
【０１１８】
その後の工程の図示は省略するが、第２の実施形態の製造方法と同様の工程を行なって、メモリ領域Ｒmemoの各サイドウォール２５ａ，２５ｂ，高濃度ドレイン拡散層１７ａ，低濃度ドレイン拡散層１７ｂ，ソース拡散層１８と、ロジック回路領域Ｒlogcのサイドウォール２６，ソース・ドレイン拡散層２０，２１などを形成する。
【０１１９】
本実施形態の方法によると、図１３（ｂ）に示す工程で、シャロートレンチ分離１２ａを挟む複数の活性領域に跨る開口を有するレジストマスク５５を用いて、キャパシタ用トレンチ５６形成のためのエッチングを行なっているので、レジストマスクをシャロートレンチ分離に対する位置決めの精度が要求されるわけではないので、工程の簡素化が図れる。
【０１２０】
（第５の実施形態）
図１４（ａ），（ｂ）は、それぞれ順に、本発明の第５の実施形態に係る半導体装置のうちメモリ部の構成を、ゲート及びプレート電極よりも上方の部材を省略して示す平面図、及びキャパシタ用トレンチ形成時に用いるレジストマスクの構造を示す平面図である。図１５（ａ）〜（ｄ）は、それぞれ図１４に示すXVa-XVa 線における断面図及びXVb-XVb 線における断面図である。なお、図１５（ａ）〜（ｄ）においては、半導体装置のロジック回路領域Ｒlogcにおける断面構造の図示は省略されている。
【０１２１】
図１４（ａ）に示すように、活性領域（基板領域）と、活性領域を取り囲むシャロートレンチ分離１２ａとに跨ってゲート電極１６ａと、プレート電極１６ｂとを備えている。プレート電極１６ｂの一部は、第２の実施形態と同様に、キャパシタ用トレンチ内に埋め込まれている。キャパシタ用トレンチは、ゲート幅方向に実質的に平行に延び、かつ、シャロートレンチ分離１２ａに囲まれる矩形上の基板領域のゲート長方向における端部に位置している。半導体装置のその他の構造は、第２の実施形態と同様である。以下、本実施形態では、本実施形態の特徴部分であるキャパシタ用トレンチ，プレート電極の形成方法を主として説明する。
【０１２２】
まず、図１４（ａ）に示す工程で  分離用トレンチの形成と、分離用トレンチ内へのシリコン酸化膜の埋め込みとを行なって、シャロートレンチ分離１２ａを形成する。このとき、ロジック回路領域Ｒlogcにも、トレンチ分離が形成される。さらに、第２の実施形態と同様の工程を行なって、深部ｎウエル１１ｄ，ｐウエル１１ａ，ロジック回路領域のｐウエル１１ｃ及びｎウエル１１ｂを形成する（図７（ａ）参照）。なお、図１４（ａ）〜（ｄ）において、ｐウエル１１ａ及び深部ｎウエル１１ｄはシリコン基板１０に形成されているが、便宜上シリコン基板１０の基板本体部の図示は省略する。
【０１２３】
次に、図１５（ｂ）に示す工程で、シリコン基板１０の上に、キャパシタ用トレンチを形成しようとする領域を開口したレジストマスク５５（図１４（ｂ）参照）を形成する。図１４（ｂ）及び図１５（ｂ）に示すように、レジストマスク５５の開口は、シャロートレンチ分離１２ａの一部を横切って複数の活性領域（基板領域）に跨っている。そして、レジストマスク５５を用いて、ドライエッチングを行なうことにより、シリコン基板１０にキャパシタ用トレンチ５６を形成する。このとき、シャロートレンチ分離１２ａを構成するシリコン酸化膜と、シリコン基板とのエッチング選択比を高く確保する必要があるので、エッチングガスとして塩素系のガス（例えばＨＢｒ／Ｃｌ2 ）を用いる。キャパシタ用トレンチ５６の溝幅は、例えば０．３μｍである。このとき、ロジック回路領域においては、キャパシタ用トレンチは形成されない。
【０１２４】
次に、図１５（ｃ）に示す工程で、レジストマスク５５を除去した後、トランジスタ形成領域よりも狭い範囲を覆うレジストマスク（図示せず）を形成した後、このレジストマスクを注入マスクとして用い、砒素イオン（Ａｓ+ ）を注入して、キャパシタ用トレンチ５６の壁面直下の領域及びその付近の領域にストレージノードとなるｎ型拡散層１９を形成する。
【０１２５】
次に、メモリ領域Ｒmemoの容量絶縁膜１５及びメモリ領域Ｒmemoのゲート絶縁膜１４ａとなる厚み２．９ｎｍの熱酸化膜と、ロジック回路領域Ｒlogcのゲート絶縁膜１４ｂ（図７（ａ）参照）となる厚み２〜６ｎｍの熱酸化膜とを形成した後、その上に、厚み２００ｎｍのポリシリコン膜１６を堆積する。このポリシリコン膜１６と熱酸化膜との合計厚みは、キャパシタ用トレンチ５６の溝幅の１／２以上である。
【０１２６】
次に、図１５（ｄ）に示す工程で、ポリシリコン膜１６及び熱酸化膜をパターニングすることにより、メモリ領域Ｒmemoに、トレンチ型キャパシタの容量絶縁膜１５及びプレート電極１６ｂと、メモリセルトランジスタのゲート絶縁膜１４ａ及びゲート電極１６ａとを形成する。また、図１３（ｄ）には図示されていないが、ロジック回路領域Ｒlogcには、ｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタのゲート絶縁膜１４ｂ及びゲート電極１６ｃを形成する（図７（ａ）参照）。
【０１２７】
その後の工程の図示は省略するが、第２の実施形態の製造方法と同様の工程を行なって、メモリ領域Ｒmemoの各サイドウォール２５ａ，２５ｂ，高濃度ドレイン拡散層１７ａ，低濃度ドレイン拡散層１７ｂ，ソース拡散層１８と、ロジック回路領域Ｒlogcのサイドウォール２６，ソース・ドレイン拡散層２０，２１などを形成する。
【０１２８】
本実施形態の方法によると、図１５（ｂ）に示す工程で、シャロートレンチ分離１２ａを挟む複数の活性領域に跨る開口を有するレジストマスク５５を用いて、キャパシタ用トレンチ５６形成のためのエッチングを行なっているので、レジストマスクをシャロートレンチ分離に対する位置決めの精度が要求されるわけではないので、第４の実施形態よりもさらに工程の簡素化が図れる。
【０１２９】
（その他の実施形態）
上記各実施形態において、メモリセルは深いｎウエルに囲まれた構成であってもよい。
【０１３０】
また、上記各実施形態においては、メモリセルトランジスタをｎチャネル型トランジスタとしたが、メモリセルトランジスタはｐチャネル型トランジスタであってもよい。メモリセルトランジスタをｐチャネル型トランジスタにすることにより、トリプルウエル構造を採らなくてもよいので、製造工程におけるマスク数を低減しうる利点がある。その場合には、ｐウエル１１ａに代えてｎウエルを、ｎ型拡散層１９に代えてｐ型拡散層を、高濃度ドレイン拡散層１７ａに代えて高濃度ｐ型拡散層を形成し、メモリセルトランジスタのソース拡散層１８及び低濃度ドレイン拡散層１７ｂをいずれもｐ型領域にする必要がある。そして、深部ｎウエル１１ｄに相当するウエルは不要である。
【０１３１】
上記各実施形態におけるゲート電極１６ａ，１６ｃ及びプレート電極１６ｂを形成するためのポリシリコン膜の上に、ＳｉＯＮ膜等の反射防止膜を設けてもよい。その場合には、トレンチの上方での積層膜の平坦性を確保するためには、反射防止膜とポリシリコン膜と容量絶縁膜との合計厚みがトレンチの幅の１／２以上であることが好ましい。その場合、ポリシリコン膜をパターニングするためのレジスト膜を形成するためのフォトリソグラフィー工程において、レジスト膜のパターニング精度を高く維持することができるので、より微細なトランジスタを設ける場合に有利である。
【０１３２】
また、上記各実施形態におけるゲート電極１６ａ，１６ｃ及びプレート電極１６ｂを形成するためのポリシリコン膜の上に、酸化膜等のエッチング用のハードマスクを設けてもよい。その場合には、トレンチの上方での積層膜の平坦性を確保するためには、エッチング膜とポリシリコン膜と容量絶縁膜との合計厚みがトレンチの幅の１／２以上であることが好ましい。その場合、レジストマスクよりもハードマスクの方が、エッチング中におけるパターンの崩れが小さいので、ゲート電極等のパターニング精度がより向上する。よって、より微細なトランジスタを設ける場合に有利である。
【０１３３】
また、ハードマスクと反射防止膜との双方を設ける場合や、ハードマスクとしても反射防止膜としても機能する膜を設ける場合も同様である。
【０１３４】
また、上記ゲート電極やプレート電極は、ポリシリコン膜，及び金属膜の積層膜（いわゆるポリメタル）からなる導体膜から形成されていてもよい。その場合には、ポリシリコン膜及び金属膜の積層膜からなる導体膜と容量絶縁膜との合計厚み、あるいはポリシリコン膜及び金属膜の積層膜からなる導体膜と容量絶縁膜と反射防止膜等の絶縁膜との合計厚みがトレンチの溝幅の１／２よりも大きければよい。
【産業上の利用可能性】
【０１３５】
本発明の半導体装置は、各種電子機器に搭載されるＤＲＡＭ又はＤＲＡＭ・ロジック混載デバイスとして利用することができる。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。
【図２】（ａ），（ｂ）は、それぞれ図１に示すIIa-IIa 線における断面図及びIIb-IIb 線における断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の第１の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態における半導体装置の第２の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態の変形例における半導体装置の製造工程を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。
【図７】（ａ），（ｂ）は、それぞれ図６に示すVIIa-VIIa 線における断面図及びVIIb-VIIb 線における断面図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、本実施形態における半導体装置の製造方法の変形例を示す断面図である。
【図１０】本発明の第３の実施形態に係る半導体装置のうちメモリ部の構成を示す平面図である。
【図１１】（ａ），（ｂ）は、それぞれ図１０に示すXIa-XIa 線における断面図及びXIb-XIb 線における断面図である。
【図１２】（ａ），（ｂ）は、それぞれ順に、本発明の第４の実施形態に係る半導体装置のうちメモリ部の構成を、ゲート及びプレート電極よりも上方の部材を省略して示す平面図、及びキャパシタ用トレンチ形成時に用いるレジストマスクの構造を示す平面図である。
【図１３】（ａ）〜（ｄ）は、それぞれ図１２に示すXIIIa-XIIIa 線における断面図及びXIIIb-XIIIb 線における断面図である。
【図１４】（ａ），（ｂ）は、それぞれ順に、本発明の第５の実施形態に係る半導体装置のうちメモリ部の構成を、ゲート及びプレート電極よりも上方の部材を省略して示す平面図、及びキャパシタ用トレンチ形成時に用いるレジストマスクの構造を示す平面図である。
【図１５】（ａ）〜（ｄ）は、それぞれ図１４に示すXVa-XVa 線における断面図及びXVb-XVb 線における断面図である。
【符号の説明】
【０１３７】
１０    シリコン基板
１１    ウエル
１２    シャロートレンチ分離
１４    ゲート絶縁膜
１５    容量絶縁膜
１６ａ  ゲート電極
１６ｂ  プレート電極
１６ｃ  ゲート電極
１７    ドレイン領域
１８    ソース領域
１９    高濃度ｎ型拡散層
２０    ソース・ドレイン拡散層
２５    絶縁膜サイドウォール
２６    絶縁膜サイドウォール
３０    層間絶縁膜
３１    ビット線コンタクト
３２    ビット線
【図１】
2006013529.tif 000003
【図２】
2006013529.tif 000004
【図３】
2006013529.tif 000005
【図４】
2006013529.tif 000006
【図５】
2006013529.tif 000007
【図６】
2006013529.tif 000008
【図７】
2006013529.tif 000009
【図８】
2006013529.tif 000010
【図９】
2006013529.tif 000011
【図１０】
2006013529.tif 000012
【図１１】
2006013529.tif 000013
【図１２】
2006013529.tif 000014
【図１３】
2006013529.tif 000015
【図１４】
2006013529.tif 000016
【図１５】
2006013529.tif 000017