(57)【要約】【課題】  低い基準電圧を発生させることができる低電圧発生回路を提供する。【解決手段】  本発明の半導体集積回路は、ダイオードＤ１、Ｄ２を含む基準電圧発生回路であって、  前記ダイオードＤ１、Ｄ２は、第１の導電型の第１半導体層３２と第２の導電型の第２半導体層３４との接合を含んでなり、  前記第１半導体層３２および前記第２半導体層３４の少なくとも一方は、そのバンドギャップがシリコンと比して小さい。【選択図】      図７
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【特許請求の範囲】
【請求項１】
ダイオードを含む基準電圧発生回路であって、
前記ダイオードは、第１の導電型の第１半導体層と第２の導電型の第２半導体層との接合を含んでなり、
前記第１半導体層および前記第２半導体層の少なくとも一方は、そのバンドギャップがシリコンと比して小さい半導体層である、半導体集積回路。
【請求項２】
請求項１において、
第１半導体層は、シリコンゲルマニウム層である、半導体集積回路。
【請求項３】
請求項１において、
第１半導体層は、ゲルマニウム層である、半導体集積回路。
【請求項４】
請求項１ないし３のいずれかにおいて、
第２半導体層は、シリコンゲルマニウム層またはゲルマニウム層である、半導体集積回路。
【請求項５】
請求項１ないし３のいずれかにおいて、
前記第２半導体層は、シリコン層である、半導体集積回路。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記第１半導体層および前記第２半導体層の少なくとも一方は、絶縁膜上に設けられた単結晶半導体層である、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
従来からＣＭＯＳプロセスで構成される半導体集積回路（ＩＣ）においては、供給される動作電圧の変動に依存することなく、かつ、温度変化に対してもほぼ一定の出力特性が得られるため、バンドギャップリファレンス回路と呼ばれる基準電圧発生回路が用いられている。
【０００３】
このバンドギャップリファレンス回路では、発生する基準電圧は、シリコンのバンドギャップにより決定されることとなり、約１．２５Ｖに固定されてしまう。しかし、近年の半導体装置の微細化による低消費電力化の要請のため、より低い基準電圧を発生できる基準電圧発生回路の開発が望まれている。特にＳｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）基板を用いた低電圧動作ＳＯＩデバイスでは、より低くかつ多様な基準電位が必要とされる。特開２００２−３０４２２４号公報には、バンドギャップ電圧（約１．２５Ｖ）と比して、低い電圧を供給するための技術が提案されている。
【特許文献１】特開２００２−３０４２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の特開２００２−３０４２２４号公報では、回路の構成や動作方法に特徴をもたせることで、低電圧の基準電圧を発生している。
【０００５】
本発明の目的は、低い基準電圧を供給することができる低電圧発生回路を提供することにある。特に、回路の構成や動作方法ではなく、回路を構成する素子を従来例と比して変更することで、本発明の目的を実現する。
【課題を解決するための手段】
【０００６】
（１）本発明の半導体集積回路は、
ダイオードを含む基準電圧発生回路であって、
前記ダイオードは、第１の導電型の第１半導体層と第２の導電型の第２半導体層との接合を含んでなり、
前記第１半導体層および前記第２半導体層の少なくとも一方は、そのバンドギャップがシリコンと比して小さい半導体層である。
【０００７】
本発明の半導体集積回路によれば、従来例にかかるバンドギャップリファレンス回路と比して低電圧である基準電圧を発生させることができる。これは、本発明の半導体集積回路の構成要素の１つであるダイオードが、シリコンと比して小さいバンドギャップの半導体層からなるためである。ダイオードの順方向電圧は、供給される基準電圧の値に影響を与える。本発明の半導体集積回路では、バンドギャップが小さい半導体層を用いることにより、ダイオードの順方向電圧を小さくすることができる。その結果、発生する基準電圧をも小さくすることができるのである。
【０００８】
本発明の半導体集積回路は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明の半導体集積回路において、第１半導体層は、シリコンゲルマニウム層であることができる。
【００１０】
（３）本発明の半導体集積回路において、第１の半導体層は、ゲルマニウム層であることができる。
【００１１】
（４）本発明の半導体集積回路において、第２半導体層は、シリコンゲルマニウム層またはゲルマニウム層であることができる。
【００１２】
（５）本発明の半導体集積回路において、前記第２半導体層は、シリコン層であることができる。
【００１３】
（６）本発明の半導体集積回路において、前記第１半導体層および前記第２半導体層の少なくとも一方は、絶縁膜上に設けられた単結晶半導体層であることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態の一例について説明する。
【００１５】
まず、本実施の形態にかかる半導体集積回路について図１を参照しつつ説明する。図１は、本実施の形態にかかる基準電圧発生回路を示す図である。
【００１６】
図１に示すように、本実施の形態にかかる半導体集積回路は、いわゆる基準電圧発生回路（バンドギャップリファレンス回路）を含む。この基準電圧発生回路は、電源ＶＤＤ、ＶＳＳ間に直列に設けられる、Ｐ型トランジスタＰＴ１、抵抗素子Ｒ１及びダイオードＤ１（ＰＮ接合ダイオード或いはコレクタ・ベース相互が接続されたトランジスタのベース・エミッタ間のＰＮ接合等）を含む。また、出力ノードＮ３とＶＳＳの間に直列に設けられる抵抗素子Ｒ３、Ｒ２及びダイオードＤ２（Ｄ１と電流密度が異なるダイオードであり、Ｎ個のダイオードを並列接続した構成のダイオード或いはエミッタサイズをＮ倍にしたトランジスタ等）を含む。さらに、Ｒ１、Ｄ１間のノードＮ１の電圧ＶＮ１とＲ３、Ｒ２間のノードＮ２の電圧ＶＮ２とが略等しくなるように、トランジスタＰＴ１のゲート電極を制御する演算増幅回路ＯＰを含む。
【００１７】
図１において、抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値をＲ１、Ｒ２、Ｒ３と表し、ダイオードＤ１、Ｄ２の順方向電圧をＶＦ１、ＶＦ２とし、Ｒ１、Ｒ３に流れる電流をＩ１、Ｉ２とし、熱電圧をＶＴ（＝Ｋ・Ｔ／ｑ）とすると、出力ノードＮ３に発生する基準電圧ＶＲＥＦ＿ＣＯＮＶは下式のように表される。
【００１８】
ＶＲＥＦ＿ＣＯＮＶ＝ＶＦ１＋（Ｒ３／Ｒ２）・ΔＶＦ        （１）
ΔＶＦ＝ＶＦ１−ＶＦ２
＝ＶＴ・Ｉｎ（Ｎ・Ｉ１／Ｉ２）
＝ＶＴ・Ｉｎ（Ｎ・Ｒ３／Ｒ１）                      （２）
上記式（１）、（２）において、順方向電圧ＶＦ１は負の温度係数を持つ一方で、熱電圧ＶＴ（ΔＶＦ）は正の温度係数を持つ。従って、Ｒ１、Ｒ２、Ｒ３の抵抗比を適正な設定にすることで、温度変動が生じてもそれほど変動しない、高精度の基準電圧ＶＲＥＦ＿ＣＯＮＶを得ることができる。
【００１９】
本実施の形態にかかる半導体集積回路では、図１に示す基準電圧発生回路において、Ｄ１、Ｄ２として、シリコン層のバンドギャップと比して小さいバンドギャップを有する半導体層のＰＮ接合からなるダイオード３０を用いるのである。次に、本実施の形態にかかる基準電圧発生回路に用いられるダイオード３０の構造について説明する。図２は、ダイオード３０の一例を模式的に示す断面図である。
【００２０】
図２に示すように、本実施の形態にかかるダイオード３０は、基板１０の上に設けられたＰ型の半導体層３２と、Ｎ型の半導体層３２の上に設けられたＮ型の半導体層３４と、を含む。基板１０としては、たとえば、単結晶シリコン基板やＳＯＩ基板を挙げることができる。半導体層３２、３４の材質としては、ゲルマニウム層、シリコンゲルマニウム層などを挙げることができる。また、半導体層３２および半導体層３４のいずれか一方は、シリコン層であってもよい。半導体層３２としてシリコン層を用い、かつ、基板１０が単結晶シリコン基板である場合には、Ｎ型のシリコン基板の上に、Ｐ型のゲルマニウム層またはシリコンゲルマニウム層を積層することにより、ダイオード３０を形成することができる。
【００２１】
次に、本実施の形態にかかるダイオード３０の製造方法について、図３〜６を参照しつつ説明する。本実施の形態の製造方法の説明では、ダイオード３０と、本実施の形態にかかる基準電圧発生回路と同一の基板に混載されるＭＩＳトランジスタ２０（図６参照）とを、同一の工程で形成する場合について説明する。図３〜６は、本実施の形態にかかるダイオード３０と、Ｎチャネル型のＭＩＳトランジスタ２０の製造工程を模式的に示す断面図である。
【００２２】
（１）まず、図３に示すように、基板１０としてＰ型の半導体層を準備する。まず、公知の素子分離方法により、ダイオード形成領域１０Ｄと、ＭＩＳトランジスタ形成領域（以下、「トランジスタ形成領域」ともいう。）１０Ｍとを画定する。素子分離方法としては、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）法により行うことができる。図３には、ＬＯＣＯＳ法により絶縁層１２を形成し、ダイオード形成領域１０Ｄと、トランジスタ形成領域１０Ｍとを画定する。
【００２３】
ついで、図３に示すように、トランジスタ形成領域１０Ｍにおいて、基板１０の上にゲート絶縁層２２およびゲート電極２４を形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成されることができる。ゲート電極２４は、基板１０に全面に導電層（図示せず）を形成し、この導電層をパターニングすることで形成される。導電層としては、たとえば、多結晶シリコン層を形成することができる。
【００２４】
（２）次に、図４に示すように、トランジスタ形成領域１０Ｍにマスク層Ｍ１を形成する。マスク層Ｍ１としては、公知の絶縁層を用いることができる。このマスク層Ｍ１は、ダイオード形成領域１０Ｄにおいて、半導体層（後述参照）をエピタキシャル成長させる際のマスクの役割を果たす。マスク層Ｍ１は、たとえば、基板１０の全面を覆うように絶縁層（図示せず）を形成した後、この絶縁層がトランジスタ形成領域１０Ｍの上方に残存するようパターニングすることで形成されることができる。つまり、ダイオード形成領域１０Ｄの基板１０の表面を露出させるようなマスク層Ｍ１を形成するのである。
【００２５】
（３）次に、図５に示すように、ダイオード形成領域１０Ｄの基板１０の上にシリコンゲルマニウム層３６を形成する。シリコンゲルマニウム層３６の形成方法としては、たとえば、エピタキシャル成長法を挙げることができる。シリコンゲルマニウム層３６の形成では、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法および超高真空エピタキシャル成長法などにより行うことができる。以下に、たとえば、ＣＶＤ法で形成する場合の形成条件を示す。ＣＶＤ法により形成する場合には、成膜ガスとしては、ＳｉＨ４およびＧｅＨ４、キャリアガスＨ２を流し、成膜圧力は、０．１〜１００Ｐａ、成膜温度は、４００〜７００℃で行うことができる。
【００２６】
ついで、このシリコンゲルマニウム層３６に、Ｐ型の不純物を公知の方法により導入する。また、このシリコンゲルマニウム層３６の形成ではＰ型の不純物の供給源を含む成膜ガスを用いて行ってもよい。Ｐ型の不純物の供給源としては、ＢＣｌ３などを挙げることができる。この場合には、あらたに、不純物の導入工程を設ける必要がなく、処理時間を短縮することができる。また、Ｐ型の不純物の供給源となる成膜ガスを用いて、シリコンゲルマニウム層を形成する場合には、後に打ち込む場合と比して、不純物の濃度分布が均一な層を形成することができるという利点がある。その後、マスク層Ｍ１を公知の方法により除去する。
【００２７】
（４）次に、図６に示すように、基板１０の全面、つまり、ダイオード形成領域１０Ｄおよびトランジスタ形成領域１０ＭにＮ型の不純物を導入する。不純物の導入は、公知のイオン注入法などにより行うことができる。不純物を導入した後、拡散のための熱処理を行なう。この熱処理では、Ｎ型の不純物がシリコンゲルマニウム層３６の全体に拡散してしまうことのないよう、処理温度や処理時間を適宜調整して行う。この不純物の導入により、トランジスタ形成領域１０Ｍでは、ソース領域またはドレイン領域のための不純物領域２８を形成することができる。一方、ダイオード形成領域では、シリコンゲルマニウム層３６の上部にＮ型の不純物が導入され、Ｎ型のシリコンゲルマニウム層３４（図２に示す半導体層３４に相当する）が形成される。同時に、Ｎ型のシリコンゲルマニウム層３４の下には、Ｐ型のシリコンゲルマニウム層３２が形成される。これにより、ダイオード形成領域１０Ｄにおいては、ＰＮ接合のダイオード３０が形成され、トランジスタ形成領域１０Ｍにおいては、ＭＩＳトランジスタ２０が形成される。
【００２８】
以上の工程により、本実施の形態にかかる半導体集積回路を製造することができる。
【００２９】
本実施の形態の半導体集積回路によれば、従来例にかかる基準電圧発生回路（バンドギャップリファレンス回路）と比して低電圧である基準電圧を供給することができる。これは、本実施の形態の半導体集積回路の構成要素の１つであるダイオードＤ１およびＤ２として、シリコンと比して小さいバンドギャップの材質であるシリコンゲルマニウム層のＰＮ接合からなるダイオード３０を用いているためである。ダイオードＤ１およびＤ２の順方向電圧ＶＦ１およびＶＦ２は、上記式（１）および（２）から分かるように、発生する基準電圧を決定する要素となる。本実施の形態にかかる半導体集積回路では、ダイオードＤ１およびＤ２は、シリコン層のＰＮ接合からなるダイオードと比して、小さい順方向電圧ＶＦ１およびＶＦ２を得ることができる。そのため、本実施の形態の半導体集積回路によれば、発生する基準電圧をも小さくすることができる。つまり、たとえば、図１に示す基準電圧発生回路において、Ｄ１およびＤ２にシリコン層のＰＮ接合ダイオードを適用した場合には、基準電圧ＶＲＥＦ＿ＣＯＮＶが約１．２５Ｖに固定されてしまい、電源電圧を低くできないという問題があったのだが、本実施の形態の半導体集積回路によれば、そのような問題を回避できるのである。
【００３０】
また、本実施の形態にかかる半導体集積回路によれば、上述の製造方法の説明からも明らかなように、本実施の形態にかかる半導体集積回路に含まれるダイオード３０は、シリコン層に形成されるＭＩＳトランジスタなど各種半導体素子との混載が可能である。そのため、シリコン層に形成される通常の半導体集積回路において、順方向電圧が小さいダイオードを所望する箇所のみ本実施の形態で説明したダイオード３０に置き換えることができる。つまり、回路構成や動作方法などは、従来の態様のままであってもダイオードという素子を変更するだけで、より低電圧である基準電圧を発生することができることとなる。
【００３１】
また、本発明の第２の実施形態にかかる半導体集積回路を図７に示す。第２の実施の形態にかかる半導体集積回路は、絶縁膜上の半導体層「以下、ＳＯＩ層」ともいう。）を用いている点が、第１の実施の形態と異なる点であり、回路の構成としては、たとえば、図１に示す回路を例示することができる。図７は、本実施の形態にかかる半導体集積回路の構成要素のＤ１、Ｄ２として用いられるダイオード３０と、同一の基板に混載されている他のＭＩＳトランジスタ２０とを模式的に示す断面図である。
【００３２】
図７に示すように、支持基板６の上に埋め込み絶縁層８が設けられ、埋め込み絶縁層８の上には、ダイオード形成領域１０Ｄと、ＭＩＳトランジスタ形成領域１０Ｍとが画定された半導体層１０ａ、１０ｂが設けられている。ダイオード形成領域１０Ｄには、ダイオード３０が、ＭＩＳトランジスタ形成領域１０Ｍには、ＭＩＳトランジスタ２０が設けられている。ダイオード３０およびＭＩＳトランジスタ２０としては、第１の実施の形態と同様の構成をとることができる。
【００３３】
ＳＯＩ層１０上に形成されたＭＩＳトランジスタ２０は、その埋め込み絶縁層８上の半導体層１０ｂを薄膜化していくと、ＭＩＳトランジスタの閾値が下がり、回路全体の動作電圧をも下げる事ができる。本願発明者は、前記ＳＯＩトランジスタで回路を構成する際、本発明のダイオード３０を用いて低い基準電位を用いる事が、半導体装置の低消費電力化に大きな効果があることを見出した。従ってＳＯＩ基板を用いた半導体回路に対し、本発明の半導体集積回路を用いる事は非常に有用である。なお、第２の実施形態では、所与の基板中に埋め込み酸化膜（埋め込み絶縁層）８が設けられ、支持基板６上に絶縁膜８と半導体層を有する構成をとることとなるＳＯＩ基板を用いたが、絶縁膜上の半導体層からなる半導体集積回路であれば同様の効果が得られる。たとえば、サファイヤ基板上に形成された半導体層や石英基板上に形成された半導体層、あるいはガラス基板上に形成された半導体層、などである。
【００３４】
また、上述の実施の形態では、シリコンゲルマニウム層からなるＰＮ接合ダイオードを例示したが、これに限定されない。Ｎ型の半導体層３２とＰ型の半導体層との組み合わせとしては、以下のような組み合わせをとることができる。たとえば、半導体層３２が、シリコン層であるとき、半導体層３４は、ゲルマニウム層またはシリコンゲルマニウム層とすることができる。また、半導体層３２が、ゲルマニウム層であるとき、半導体層３４は、ゲルマニウム層とすることができる。半導体層３２をシリコン層とするときは、Ｐ型の基板上にＮ型のウエルを形成し、そのウエルの上に、Ｐ型のシリコンゲルマニウム層またはゲルマニウム層を形成することで、Ｐ型の半導体層３４を形成することができる。
【００３５】
また、本発明は、図１に示した基準電圧発生回路の他に、ダイオードを含む基準電圧発生回路であれば、適用することができる。また、本実施の形態では、Ｄ１およびＤ２の双方をダイオード３０にした場合を説明したがこれに限定されず、Ｄ１のみをダイオード３０とし、Ｄ２は、シリコン層のＰＮ接合からなるダイオードであってもよい。
【００３６】
また、本実施の形態にかかる半導体集積回路では、ダイオード３０と混載される半導体素子として、図６に示す構成のＭＩＳトランジスタ２０を例示したが、ＭＩＳトランジスタ２０の構成は、これに限定されない。たとえば、ゲート電極２４の側面にサイドウォールが設けられていても良い。
【００３７】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３８】
【図１】本実施の形態にかかる基準電圧発生回路を示す図。
【図２】本実施の形態にかかるダイオードを模式的に示す断面図。
【図３】本実施の形態にかかるダイオードの製造方法を模式的に示す断面図。
【図４】本実施の形態にかかるダイオードの製造方法を模式的に示す断面図。
【図５】本実施の形態にかかるダイオードの製造方法を模式的に示す断面図。
【図６】本実施の形態にかかるダイオードの製造方法を模式的に示す断面図。
【図７】本実施の形態にかかるダイオードを模式的に示す断面図。
【符号の説明】
【００３９】
６…支持基板、  ８…埋め込み絶縁層（絶縁層）、  １０…基板、１０ａ，ｂ…半導体層、１０Ｄ…ダイオード形成領域、  １０Ｍ…ＭＩＳトランジスタ形成領域、  ２０…ＭＩＳトランジスタ、  ２２…ゲート絶縁層、  ２４…ゲート電極、  ２８…不純物領域、  ３０…ダイオード、３２、３４…半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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