(57)【要約】【課題】遮断時の漏れ電流が極めて小さい半導体素子を実現する。【解決手段】半導体積層構造１０は、基材となる絶縁性単結晶基板１１の上に、下地となる絶縁性単結晶膜１２と、チャネル層となる半導体単結晶膜１３とを、この記載順序で順次形成することにより得られている。半導体単結晶膜１３は、膜厚が１００ｎｍ以下のエピタキシャル膜である。半導体積層構造１０においては、欠陥が少なく薄い半導体単結晶膜１３を実現するために、絶縁性単結晶膜１２と半導体単結晶膜１３との面方向の格子不整合が５％以下となるように、絶縁性単結晶膜１２及び半導体単結晶膜１３の組成が決定されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体積層構造であって、
絶縁性単結晶基板と、
前記絶縁性単結晶基板の上に形成された絶縁性単結晶膜と、
前記絶縁性単結晶膜の上に形成された、膜厚が１００ｎｍ以下の第１半導体単結晶膜と、
を備え、
前記絶縁性単結晶膜と前記第１半導体単結晶膜との面方向の格子不整合率が５％以下であることを特徴とする半導体積層構造。
【請求項２】
請求項１に記載の半導体積層構造において、
前記絶縁性単結晶基板と前記絶縁性単結晶膜との面方向の格子不整合率が５％以下であることを特徴とする半導体積層構造。
【請求項３】
請求項１又は請求項２に記載の半導体積層構造において、
前記第１半導体単結晶膜の上に形成された第２半導体単結晶膜をさらに備え、
前記第２半導体単結晶膜のバンドギャップが前記第１半導体単結晶膜よりも大きいことを特徴とする半導体積層構造。
【請求項４】
請求項３に記載の半導体積層構造において、
前記第２半導体単結晶膜から前記第１半導体単結晶膜へ電子が供給されて、前記第１半導体単結晶膜の内部の前記第２半導体単結晶膜との界面付近に２次元電子ガスが生成されることを特徴とする半導体積層構造。
【請求項５】
請求項１ないし請求項４のいずれかに記載の半導体積層構造において、
前記絶縁性単結晶基板及び前記絶縁性単結晶膜の両方が、半導体に不純物をドープすることにより得られた絶縁体であることを特徴とする半導体積層構造。
【請求項６】
請求項５に記載の半導体積層構造において、
前記不純物が、遷移金属元素又は希土類元素であることを特徴とする半導体積層構造。
【請求項７】
請求項１ないし請求項６のいずれかに記載の半導体積層構造において、
前記絶縁性単結晶基板が、一般式ＡｌxＧａ1-xＮ（０．５≦ｘ≦１）で表されるIII族窒化物からなり、
前記絶縁性単結晶膜が、一般式ＡｌyＧａ1-yＮ（０．５≦ｙ≦１）で表されるIII族窒化物からなり、
前記第１半導体単結晶膜が、一般式ＡｌzＧａ1-zＮ（０≦ｚ≦０．５）で表されるIII族窒化物からなることを特徴とする半導体積層構造。
【請求項８】
請求項１ないし請求項６のいずれかに記載の半導体積層構造において、
前記絶縁性単結晶基板が、一般式ＡｌxＧａ1-xＮ（０≦ｘ≦０．５）で表されるIII族窒化物からなり、
前記絶縁性単結晶膜が、一般式ＡｌyＧａ1-yＮ（０≦ｙ≦０．５）で表されるIII族窒化物からなり、
前記第１半導体単結晶膜が、一般式ＡｌzＧａ1-zＮ（０≦ｚ≦０．５）で表されるIII族窒化物からなることを特徴とする半導体積層構造。
【請求項９】
請求項１ないし請求項６のいずれかに記載の半導体積層構造において、
前記絶縁性単結晶基板が、ＳｉＣからなり、
前記絶縁性単結晶膜が、ＳｉＣからなり、
前記第１半導体単結晶膜が、一般式ＡｌzＧａ1-zＮ（０≦ｚ≦０．５）で表されるIII族窒化物からなることを特徴とする半導体積層構造。
【請求項１０】
請求項３又は請求項４に記載の半導体積層構造において、
前記第２半導体単結晶膜が、一般式ＡｌwＧａ1-wＮ（０≦ｗ≦１）で表されるIII族窒化物からなることを特徴とする半導体積層構造。
【請求項１１】
請求項１ないし請求項１０のいずれかに記載の半導体積層構造の上にショットキー性の金属電極を形成したことを特徴とする半導体素子。
【請求項１２】
請求項１ないし請求項１０のいずれかに記載の半導体積層構造の上に、１種以上の絶縁性膜を堆積し、当該絶縁性膜の上に金属電極を形成したことを特徴とする半導体素子。
【請求項１３】
請求項１１又は請求項１２に記載の半導体素子において、
前記金属電極に印加する電圧によって前記第１半導体単結晶膜を流れる電流を制御することを特徴とする半導体素子。
【請求項１４】
請求項１３に記載の半導体素子において、
前記金属電極に電圧を印加しない状態において、前記第１半導体単結晶膜の内部に発生する空乏層が前記絶縁性単結晶膜に到達し、もって第１半導体単結晶膜の内部に電子が流れない状態を形成することを特徴とする半導体素子。
【請求項１５】
請求項１１ないし請求項１４のいずれかに記載の半導体素子において、
第１半導体単結晶膜の膜厚が３０ｎｍ以下であることを特徴とする半導体素子。
【請求項１６】
請求項１１ないし１４のいずれかに記載の半導体素子において、
第１半導体単結晶膜内における半導体に対して導電性を付与する不純物の濃度が１×１０17／ｃｍ3以下であることを特徴とする半導体素子。
【請求項１７】
請求項３又は請求項４に記載の半導体積層構造を用いた半導体素子において、
第２半導体単結晶膜の膜厚が１０ｎｍ以下であることを特徴とする半導体素子。
【請求項１８】
請求項１７に記載の半導体素子において、
第１半導体単結晶膜の膜厚が５０ｎｍ以下であることを特徴とする半導体素子。
【請求項１９】
請求項１１ないし請求項１８のいずれかに記載の半導体素子を用いた装置。
【請求項２０】
請求項１ないし請求項１０のいずれかに記載の半導体積層構造において、
前記第１半導体単結晶膜又は第２半導体単結晶膜の少なくともいずれかが、有機金属気相エピタキシャル成長法又は分子線エピタキシャル成長法により形成されることを特徴とする半導体積層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体積層構造及びこれに関連する技術に関する。
【背景技術】
【０００２】
従来より、III族窒化物半導体等のＳｉ以外の半導体を用いた半導体素子が検討されている。当該半導体素子では、基材の上に複数のエピタキシャル膜を形成し、当該複数のエピタキシャル膜に含まれる半導体単結晶膜をチャネルとして利用することが多い。例えば、非特許文献１には、サファイア基板の上に膜厚２．４μｍの意図的なドーピングを施さないアンドープＧａＮ単結晶膜を堆積し，さらにその上に、膜厚が０．２μｍのｎ型ＧａＮ単結晶膜をチャネル層として積層した半導体素子が開示されている。
【０００３】
また、非特許文献２には、サファイア基板上に膜厚０．６μｍのアンドープＧａＮ単結晶膜をチャネル層として堆積し、さらにその上に１００ｎｍのアンドープＧａＮ層よりもバンドギャップが大きいＡｌ0.14Ｇａ0.86Ｎ層を堆積し、アンドープＧａＮ層とＡｌ0.14Ｇａ0.86Ｎ層の界面付近に生成した２次元電子ガスが蓄積した層をチャネルとした半導体素子（いわゆるＨＥＭＴ素子構造）が開示されている。
【０００４】
【非特許文献１】Takashi EGAWA et al, Characteristics of a GaN Metal Semiconductor Field-Effect Transistor Grown on a Sapphire Substrate by Metalorganic Chemical Vapor Deposition, Jpn.J.Appl.Phys. Vol.38 (1999) pp.2630-2633
【非特許文献２】M. Asif Khan et al, High electron mobility transistor based on a GaN-AI,Ga,-,N heterojunction, Appl. Phys. Lett. Vol.63 (1993) pp.1214-1215
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１記載では，下地基板がＧａＮとの格子不整合の大きいサファイアであるため、アンドープＧａＮ単結晶膜の膜厚２．４μｍは、その上のチャネル層となるｎ型ＧａＮ単結晶膜を、例えば気相成長法などにより良形成する際、その結晶品質を良好にする際に必要となる。また、ｎ型ＧａＮ単結晶膜の膜厚０．２μｍの膜厚は，同様にその結晶品質を良好にするために必要となる。ここで、膜厚２．４μｍのアンドープＧａＮ層の上に膜厚が数１００ｎｍ以上の半導体単結晶膜を半導体素子のチャネルとして形成した場合、当該半導体素子では、制御用電極（非特許文献１の半導体素子ではゲート）に電圧を印加してチャネルの内部の空乏層を十分に拡大しない限り、当該チャネルを遮断することはできない。すなわち、チャネルが遮断された状態を維持するためには、制御用電極に十分に大きな電圧を印加し続ける必要があり(いわゆるノーマリオン構造)、また、その際アンドープＧａＮ層は高絶縁性半導体ではないために、チャネルを遮断してもアンドープＧａＮ層を流れる漏電流を実用上問題にならない程度まで小さくすることができないという問題があった。
【０００６】
非特許文献２記載内容では，下地基板がＧａＮとの格子不整合の大きいサファイアであるため、アンドープＧａＮ単結晶膜の膜厚０．６μｍは、その上のチャネル層となるｎ型ＧａＮ単結晶膜を、例えば気相成長法などにより良形成する際、その結晶品質を良好にする際に必要となる。アンドープＧａＮ層とＡｌ0.14Ｇａ0.86Ｎ層の界面付近に生成した２次元電子ガスが蓄積した層をチャネルとして形成した場合、当該半導体素子では、制御用電極（非特許文献２の半導体素子ではゲート）に電圧を印加してチャネルの内部の空乏層を十分に拡大しない限り、当該チャネルを遮断することはできない。すなわち、チャネルが遮断された状態を維持するためには、制御用電極に十分に大きな電圧を印加し続ける必要があり(いわゆるノーマリオン構造)、また、その際アンドープＧａＮ層は高絶縁性半導体ではないために、チャネルを遮断してもアンドープＧａＮ層を流れる漏電流を実用上問題にならない程度まで小さくすることができないという問題があった。
【０００７】
この問題を解決するためには、導電性単結晶基板を基材として、基材の上に絶縁性単結晶膜を下地として形成し、さらにその上に薄い半導体単結晶膜をチャネルとして形成することも考えられるが、基材が導電性であると、作成した半導体素子の高周波特性が良好でなくなるという問題が生じる。また、この方法では、格子不整合の影響により、品質が良好な薄い半導体単結晶膜をチャネルとして形成することはできない。結果として、漏電流を実用上問題にならない程度まで小さくすることができないという問題があった。
【０００８】
また、絶縁性基板を基材として、基材の上に絶縁性単結晶膜を下地として形成し、さらにその上に薄い半導体単結晶膜をチャネルとして形成することも考えられるが、基材が絶縁性であっても、下地は絶縁性となりにくく、作成した半導体素子の高周波特性への悪影響を避けることは困難であった。また、この方法では、下地を絶縁性とすることができたとしても、下地の欠陥を減らすことは困難であり、品質が良好な薄い半導体単結晶膜をチャネルとして形成することはできない。結果として、漏電流を実用上問題にならない程度まで小さくすることができないという問題があった。
【０００９】
したがって、上述の工夫によっても、遮断時の漏れ電流が極めて小さい半導体素子を実現することはできない。
【００１０】
本発明は、この問題を解決するためになされたもので、遮断時の漏れ電流が極めて小さい半導体素子を実現することを目的とする。
【００１１】
また、本発明は、ノーマリオフ機能を有する素子を実現する事を目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため請求項１の発明は、半導体積層構造であって、絶縁性単結晶基板と、前記絶縁性単結晶基板の上に形成された絶縁性単結晶膜と、前記絶縁性単結晶膜の上に形成された、膜厚が１００ｎｍ以下の第１半導体単結晶膜とを備え、前記絶縁性単結晶膜と前記第１半導体単結晶膜との面方向の格子不整合率が５％以下である。
【００１３】
請求項２の発明は、請求項１に記載の半導体積層構造において、前記絶縁性単結晶基板と前記絶縁性単結晶膜との面方向の格子不整合率が５％以下である。
【００１４】
請求項３の発明は、請求項１又は請求項２に記載の半導体積層構造において、前記第１半導体単結晶膜の上に形成された第２半導体単結晶膜をさらに備え、前記第２半導体単結晶膜のバンドギャップが前記第１半導体単結晶膜よりも大きい。
【００１５】
請求項４の発明は、請求項３に記載の半導体積層構造において、前記第２半導体単結晶膜から前記第１半導体単結晶膜へ電子が供給されて、前記第１半導体単結晶膜の内部の前記第２半導体単結晶膜との界面付近に２次元電子ガスが生成される。
【００１６】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体積層構造において、前記絶縁性単結晶基板及び前記絶縁性単結晶膜の両方が、半導体に不純物をドープすることにより得られた絶縁体である。
【００１７】
請求項６の発明は、請求項５に記載の半導体積層構造において、前記不純物が、遷移金属元素又は希土類元素である。
【００１８】
請求項７の発明は、請求項１ないし請求項６のいずれかに記載の半導体積層構造において、前記絶縁性単結晶基板が、一般式ＡｌxＧａ1-xＮ（０．５≦ｘ≦１）で表されるIII族窒化物からなり、前記絶縁性単結晶膜が、一般式ＡｌyＧａ1-yＮ（０．５≦ｙ≦１）で表されるIII族窒化物からなり、前記第１半導体単結晶膜が、一般式ＡｌzＧａ1-zＮ（０≦ｚ≦０．５）で表されるIII族窒化物からなる。
【００１９】
請求項８の発明は、請求項１ないし請求項６のいずれかに記載の半導体積層構造において、前記絶縁性単結晶基板が、一般式ＡｌxＧａ1-xＮ（０≦ｘ≦０．５）で表されるIII族窒化物からなり、前記絶縁性単結晶膜が、一般式ＡｌyＧａ1-yＮ（０≦ｙ≦０．５）で表されるIII族窒化物からなり、前記第１半導体単結晶膜が、一般式ＡｌzＧａ1-zＮ（０≦ｚ≦０．５）で表されるIII族窒化物からなる。
【００２０】
請求項９の発明は、請求項１ないし請求項６のいずれかに記載の半導体積層構造において、前記絶縁性単結晶基板が、ＳｉＣからなり、前記絶縁性単結晶膜が、ＳｉＣからなり、前記第１半導体単結晶膜が、一般式ＡｌzＧａ1-zＮ（０≦ｚ≦０．５）で表されるIII族窒化物からなる。
【００２１】
請求項１０の発明は、請求項３又は請求項４に記載の半導体積層構造において、前記第２半導体単結晶膜が、一般式ＡｌwＧａ1-wＮ（０≦ｗ≦１）で表されるIII族窒化物からなる。
【００２２】
請求項１１の発明は、請求項１ないし請求項１０のいずれかに記載の半導体積層構造の上にショットキー性の金属電極を形成した半導体素子である。
【００２３】
請求項１２の発明は、請求項１ないし請求項１０のいずれかに記載の半導体積層構造の上に、１種以上の絶縁性膜を堆積し、当該絶縁性膜の上に金属電極を形成した半導体素子である。
【００２４】
請求項１３の発明は、請求項１１又は請求項１２に記載の半導体素子において、前記金属電極に印加する電圧によって前記第１半導体単結晶膜を流れる電流を制御する。
【００２５】
請求項１４の発明は、請求項１３に記載の半導体素子において、前記金属電極に電圧を印加しない状態において、前記第１半導体単結晶膜の内部に発生する空乏層が前記絶縁性単結晶膜に到達し、もって第１半導体単結晶膜の内部に電子が流れない状態を形成する。
【００２６】
請求項１５の発明は、請求項１１ないし請求項１４のいずれかに記載の半導体素子において、第１半導体単結晶膜の膜厚が３０ｎｍ以下である。
【００２７】
請求項１６の発明は、請求項１１ないし１４のいずれかに記載の半導体素子において、第１半導体単結晶膜内における半導体に対して導電性を付与する不純物の濃度が１×１０17／ｃｍ3以下である。
【００２８】
請求項１７の発明は、請求項３又は請求項４に記載の半導体積層構造を用いた半導体素子において、第２半導体単結晶膜の膜厚が１０ｎｍ以下である。
【００２９】
請求項１８の発明は、請求項１７に記載の半導体素子において、第１半導体単結晶膜の膜厚が５０ｎｍ以下である。
【００３０】
請求項１９の発明は、請求項１１ないし請求項１８のいずれかに記載の半導体素子を用いた装置である。
【００３１】
請求項２０の発明は、請求項１ないし請求項１０のいずれかに記載の半導体積層構造において、前記第１半導体単結晶膜又は第２半導体単結晶膜の少なくともいずれかが、有機金属気相エピタキシャル成長法又は分子線エピタキシャル成長法により形成される。
【発明の効果】
【００３２】
請求項１ないし請求項２０の発明によれば、欠陥が少なく膜厚が１００ｎｍ以下の第１半導体単結晶膜をチャネルとして利用可能になり，且つその下地層が高絶縁性であるため、チャネル遮断時の漏れ電流が小さい半導体素子を実現可能である。
【００３３】
請求項２の発明によれば、格子不整合による欠陥が少ない絶縁性単結晶膜を形成可能であるので、第１半導体単結晶膜の欠陥をさらに減らすことができる。
【００３４】
請求項１４ないし請求項１７の発明によれば、膜厚が薄い低欠陥の第１半導体単結晶膜をチャネルとして利用可能となり、電圧を印可ぜずとも電流を遮断できるノーマリオフ機能を有する半導体素子を容易に実現することができる。
【発明を実施するための最良の形態】
【００３５】
＜１  第１実施形態＞
図１は、本発明の第１実施形態に係る半導体積層構造１０及び半導体積層構造１０を用いて形成された半導体素子であるＦＥＴ（電界効果トランジスタ）５１０の構成を示す図である。図１は、半導体積層構造１０及びＦＥＴ５１０の断面図となっているが、図示の便宜上、図１に図示された各部の厚みの比は、実際の半導体積層構造１０及び半導体素子５１０における各部の厚みの比を反映していない。この点は、図２〜図９においても同様である。
【００３６】
図１に示すように、半導体積層構造１０は、基材となる絶縁性単結晶基板１１の上に、下地となる絶縁性単結晶膜１２と、チャネル層となる半導体単結晶膜１３とを、この記載順序で順次形成することにより得られている。絶縁性単結晶膜１２及び半導体単結晶膜１３は、有機金属気相エピタキシャル成長法及び分子線エピタキシャル成長法等の周知の方法で形成されたエピタキシャル膜である。このようにして得られた半導体積層構造１０の最上部に形成された半導体単結晶膜１３の上には、ゲート電極５１１、ドレイン電極５１２及びソース電極５１３が形成され、半導体単結晶膜１３をチャネル層とするＦＥＴ５１０が実現されている。
【００３７】
絶縁性単結晶基板１１は、抵抗率が１０8Ωｃｍ以上となるような、高絶縁性の単結晶基板である。絶縁性単結晶基板１１の厚みは、取り扱いの便宜上、数１００μｍ〜数ｍｍとすることが望ましいが、この範囲外とすることも妨げられない。絶縁性単結晶基板１１としては、例えば、III族窒化物又はＳｉＣからなる基板を用いることができる。絶縁性単結晶基板１１に用いられるIII族窒化物は、望ましくは、一般式ＡｌxＧａ1-xＮ（０≦ｘ≦１）で表されるIII族窒化物であり、さらに望ましくは一般式ＡｌxＧａ1-xＮ（０．５≦ｘ≦１）で表されるIII族窒化物であり、またさらに望ましくは、ＡｌＮである。これは、一般式ＡｌxＧａ1-xＮで表されるIII族窒化物は、Ａｌ含有量ｘが増加するにつれて絶縁性が向上するため、絶縁性単結晶基板１１に用いられるIII族窒化物としてはＡｌＮが最も望ましいが、Ａｌ含有量ｘが０．５以上であれば十分な絶縁性を確保できる場合が多いことによるものである。
【００３８】
なお、不純物をドープして絶縁体とした半導体からなる基板を絶縁性単結晶基板１１に用いることもできる。例えば、不純物をドープして高絶縁性としたIII族窒化物又はＳｉＣからなる基板を絶縁性単結晶基板１１として用いることもできる。
【００３９】
絶縁性単結晶膜１２は、絶縁性単結晶基板１１と同様に、抵抗率が１０8Ωｃｍ以上となるような、高絶縁性のエピタキシャル膜である。絶縁性単結晶膜１２は、本発明の範囲内で絶縁性単結晶基板１１上に成長する限りにおいては、０．５μｍ以上の膜厚を有していれば、欠陥が少なく薄い半導体単結晶膜１３を実現するための下地として十分に機能するようになる。絶縁性単結晶膜１２としては、絶縁性単結晶基板１１と同様に、III族窒化物又はＳｉＣからなるエピタキシャル膜や、不純物をドープして高絶縁性としたIII族窒化物又はＳｉＣからなるエピタキシャル膜を用いることができる。絶縁性単結晶膜１２に用いられるIII族窒化物は、上述の説明と同様の理由により、望ましくは、一般式ＡｌyＧａ1-yＮ（０≦ｙ≦１）で表されるIII族窒化物であり、さらに望ましくは一般式ＡｌxＧａ1-xＮ（０．５≦ｘ≦１）で表されるIII族窒化物であり、またさらに望ましくはＡｌＮである。
【００４０】
絶縁性単結晶基板１１又は絶縁性単結晶膜１２の絶縁性の向上のためにドープする上述の不純物は、導電性の原因となっているキャリアを打ち消すドナー又はアクセプタであり、例えば、遷移金属元素又は希土類元素から選択される。不純物のドープ量は、十分な絶縁性を確保可能なドープ量を実験であらかじめ調べておくことにより、決定される。
【００４１】
半導体単結晶膜１３は、膜厚が１００ｎｍ以下のエピタキシャル膜である。半導体単結晶膜１３の膜厚を１００ｎｍ以下とすることにより、図２に示すように、ＦＥＴの制御用電極となるゲート電極５１１に電圧を印可し，半導体単結晶膜１３内部に空乏層ＤＬを形成することによりチャネルが遮断された状態を実現する事ができる。また、その下地が絶縁性単結晶膜からなるために，チャネル遮断時の漏電流を実用上問題が無い程度に低く抑えることが可能となる。半導体単結晶膜１３は、例えば、III族窒化物、望ましくは、一般式ＡｌzＧａ1-zＮ（０≦ｚ≦０．５）で表されるIII族窒化物からなる。
【００４２】
さらに、半導体積層構造１０においては、欠陥が少なく薄い半導体単結晶膜１３を実現するために、絶縁性単結晶膜１２と半導体単結晶膜１３との面方向の格子不整合が５％以下となるように、絶縁性単結晶膜１２及び半導体単結晶膜１３の組成が決定されている。このような格子不整合の防止は、典型的には、絶縁性単結晶膜１２及び半導体単結晶膜１３の組成を一致又は類似させることにより実現されるが、α−ＳｉＣとＧａＮとの組み合わせのような異種材料系の組み合わせも妨げられない。
【００４３】
加えて、欠陥が少なく薄い半導体単結晶膜１３を実現するためには、下地となる絶縁性単結晶膜１２の欠陥を少なくすることが望まれるが、これは、絶縁性単結晶基板１１と絶縁性単結晶膜１２との面方向の格子不整合が５％以下となるように、絶縁性単結晶基板１１及び絶縁性単結晶膜１２の組成を決定することにより実現される。
【００４４】
半導体積層構造１０の上に形成されるゲート電極５１１は、半導体単結晶膜１３にショットキー接合させることにより形成されたショットキー性の金属電極であり、ドレイン電極５１２及びソース電極５１３は、半導体単結晶膜１３にオーミック接合させることにより形成された金属電極である。このようにして実現されるショットキー型のＦＥＴ５１０では、ゲート電極５１１に印加する電圧を変化させることにより半導体単結晶膜１３の内部の空乏層ＤＬを拡大又は縮小可能であるので、ゲート電極５１１に印加する電圧によって半導体単結晶膜１３に流れる電流を制御可能である。
【００４５】
また、ＦＥＴ５１０は、欠陥が少なく薄い半導体単結晶膜１３をチャネル層として用いているので、半導体単結晶膜１３の膜厚を十分に薄くすること（望ましくは、３０ｎｍ以下）、もしくは半導体に伝導性を付与するための不純物の濃度を十分に低くすることにより（望ましくは、１×１０17／ｃｍ3以下）、チャネル遮断時の漏電流が小さいノーマリオフ型素子とすることができる。このようなノーマリオフ型のＦＥＴは、電子機器に組み込んで用いた場合、故障等により制御用電極へ電圧を印加できなくなってもチャネルに電流が流れないので、特別な保護回路を必要とせず、電子機器のコスト低減に寄与可能である。
【００４６】
加えて、ＦＥＴ５１０は、基材及び下地が絶縁性であるので、寄生容量の影響を受けにくく、高周波特性が良好である。
【００４７】
なお、上述の説明では、半導体単結晶膜１３の上にゲート電極５１１、ドレイン電極５１２及びソース電極５１３を直接形成する例を示したが、図３に示すように、半導体単結晶膜１３の上にさらに１種類以上の半導体単結晶膜１４を形成し、半導体積層構造１０の最上部に形成された半導体単結晶膜１４の上に、ドレイン電極５１２及びソース電極５１３をオーミック接合により形成し、半導体単結晶膜１４に皮膜されていない、半導体単結晶膜１３の露出部分にゲート電極５１１を形成するようにしてもよい。
【００４８】
また、上述の説明では、ショットキー型のＦＥＴを実現する例を示したが、ＭＩＳ型のＦＥＴを実現しても良い。
【００４９】
例えば、図４に示すように、半導体単結晶膜１３の上にさらに１種類以上の絶縁性膜１５を形成し、半導体積層構造１０の最上部に形成された絶縁性膜１５の上に、ゲート電極５１１を形成し、絶縁性膜１５に皮膜されていない、半導体単結晶膜１３の露出部分にドレイン電極５１２及びソース電極５１３をオーミック接合により形成するようにしてもよい。
【００５０】
このようなＦＥＴ５１０は、高周波回路や電力制御回路等を含む装置において好適に用いることができる。
【００５１】
＜２  第２実施形態＞
図５は、本発明の第２実施形態に係る半導体積層構造２０及び半導体積層構造２０を用いて形成された半導体素子であるＨＥＭＴ（高電子移動度トランジスタ）５２０の構成を示す図である。図５は、半導体積層構造２０及びＨＥＭＴ５２０の断面図となっている。
【００５２】
図５に示すように、半導体積層構造２０は、基材となる絶縁性単結晶基板２１の上に、下地となる絶縁性単結晶膜２２と、チャネル層となる半導体単結晶膜２３と、電子供給層となる半導体単結晶膜２４とを、この記載順序で順次形成することにより得られている。絶縁性単結晶膜２２及び半導体単結晶膜２３，２４は、有機金属気相エピタキシャル成長法又は分子線エピタキシャル成長法により形成されたエピタキシャル膜である。このようにして得られた半導体積層構造２０の最上部に形成された半導体単結晶膜２４の上には、ゲート電極５２１、ドレイン電極５２２及びソース電極５２３が形成され、半導体単結晶膜２３をチャネル層とするＨＥＭＴ５２０が実現されている。
【００５３】
なお、第２実施形態に係る半導体積層構造２０は、第１実施形態に係る半導体積層構造１０の絶縁性単結晶基板１１、絶縁性単結晶膜１２及び半導体単結晶膜１３と同様の絶縁性単結晶基板２１、絶縁性単結晶膜２２及び半導体単結晶膜２３の上に、半導体単結晶膜２４をさらに形成して得られるものであるので、絶縁性単結晶基板２１、絶縁性単結晶膜２２及び半導体単結晶膜２３についての重複説明は省略する。
【００５４】
半導体単結晶膜２３の上に形成される半導体単結晶膜２４としては、III族窒化物、望ましくは、一般式ＡｌwＧａ1-wＮ（０≦ｗ≦０．５）で表されるIII族窒化物からなるエピタキシャル膜を用いることができる。この半導体単結晶膜２４の組成は、バンドギャップが半導体単結晶膜２３より大きくなるように決定される。例えば、半導体単結晶膜２３の組成が一般式ＡｌxＧａ1-xＮ（０≦ｘ≦０．５）で表され、半導体単結晶膜２４の組成が一般式ＡｌwＧａ1-wＮ（０≦ｗ≦１）で表される場合、半導体単結晶膜２４に含まれるＡｌ量ｗは、半導体単結晶膜２３に含まれるＡｌ量ｘよりも大きくなるように決定される。これにより、半導体単結晶膜２４から半導体単結晶膜２３へ電子が供給され、半導体単結晶膜２３の内部の半導体単結晶膜２４との界面付近にＨＥＭＴ５２０のキャリアとなる２次元電子ガスＤＥＧが生成される。
【００５５】
半導体積層構造２０の上に形成されるゲート電極５２１は、第１実施形態の場合と同様に、半導体単結晶膜２４にショットキー接合させることにより形成されたショットキー性の金属電極であり、ドレイン電極５２２及びソース電極５２３は、半導体単結晶膜２４にオーミック接合させることにより形成された金属電極である。このようにして実現されるＨＥＭＴ５２０では、ゲート電極５２１に印加する電圧を変化させることにより半導体単結晶膜２３の内部の空乏層を拡大又は縮小可能であるので、ゲート電極５２１に印加する電圧によって半導体単結晶膜２３に流れる電流を制御可能である。
【００５６】
また、ＨＥＭＴ５２０は、第１実施形態と同様に、欠陥が少なく薄い半導体単結晶膜２３をチャネル層として用いているので、チャネル遮断時の漏電流が小さい半導体素子となっている。もちろん、ＨＥＭＴ５２０でも、半導体単結晶膜２３及び半導体単結晶膜２４の膜厚を十分に薄くすれば（望ましくは、それぞれ、５０ｎｍ以下及び１０ｎｍ以下）、ノーマリオフ型とすることができる。このようにして実現したノーマリオフ型のＨＥＭＴ５２０は、電子機器に組み込んで用いた場合、故障等により制御用電極へ電圧を印加できなくなってもチャネルに電流が流れないので、特別な保護回路を必要とせず、電子機器のコスト低減に寄与可能である。
【００５７】
加えて、ＨＥＭＴ５２０は、第１実施形態と同様に、基材及び下地が絶縁性であるので、寄生容量の影響を受けにくく、高周波特性が良好である。
【００５８】
なお、上述の説明では、半導体単結晶膜２４の上にゲート電極５２１、ドレイン電極５２２及びソース電極５２３を直接形成する例を示したが、図６に示すように、半導体単結晶膜２４の上にさらに１種類以上の半導体単結晶膜２５を形成し、半導体積層構造２０の最上部に形成された半導体単結晶膜２５の上に、ドレイン電極５２２及びソース電極５２３をオーミック接合により形成し、半導体単結晶膜２５に皮膜されていない、半導体単結晶膜２４の露出部分にゲート電極５２１を形成するようにしてもよい。
【００５９】
また、上述の説明では、ショットキー型のＨＥＭＴを実現する例を示したが、ＭＩＳ型のＨＥＭＴを実現しても良い。
【００６０】
例えば、図７に示すように、半導体単結晶膜２４の上にさらに１種類以上の絶縁性膜２６を形成し、半導体積層構造２０の最上部に形成された絶縁性膜２６の上に、ゲート電極５２１を形成し、絶縁性膜２６に皮膜されていない、半導体単結晶膜２４の露出部分にドレイン電極５２２及びソース電極５２３をオーミック接合により形成するようにしてもよい。
【００６１】
このようなＨＥＭＴ５２０は、高周波回路等を含む装置において好適に用いることができる。
【実施例】
【００６２】
以下では、本発明の望ましい実施例及び本発明の範囲外となる比較例について説明する。
【００６３】
＜実施例１＞
実施例１は、本発明の第１実施形態（図１参照）に係る実施例である。
【００６４】
実施例１では、厚みが４３０μｍの高絶縁性のＡｌＮ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの高絶縁性のＡｌＮ膜と、膜厚が５０ｎｍならびにドナー濃度がドナー濃度が１×１０18／ｃｍ3であるＧａＮ膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、図１の絶縁性単結晶基板１１に相当し、ＡｌＮ膜及びＧａＮ膜は、それぞれ、図１の絶縁性単結晶膜１２及び半導体単結晶膜１３に相当している。
【００６５】
このようにして形成された半導体積層構造１０においては、ＡｌＮ基板とＡｌＮ膜との面方向の格子不整合は０％、ＡｌＮ膜とＧａＮ膜との面方向の格子不整合は２．４％となっており、いずれも５％以下となっている。また、当該半導体積層構造１０について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【００６６】
さらに、ＧａＮ膜の上の適所に、ゲート電極５１１をショットキー接合により形成するとともに、ドレイン電極５１２及びソース電極５１３をオーミック接合により形成し、ショットキー型のＦＥＴ５１０を得た。
【００６７】
このＦＥＴ５１０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。
【００６８】
＜実施例２＞
実施例２は、本発明の第１実施形態（図１参照）に係る実施例である。
【００６９】
実施例２では、厚みが４３０μｍの高絶縁性のＡｌＮ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの高絶縁性のＡｌＮ膜と、膜厚が３０ｎｍならびにドナー濃度が１×１０17／ｃｍ3であるＧａＮ膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、図１の絶縁性単結晶基板１１に相当し、ＡｌＮ膜及びＧａＮ膜は、それぞれ、図１の絶縁性単結晶膜１２及び半導体単結晶膜１３に相当している。
【００７０】
このようにして形成された半導体積層構造１０においては、ＡｌＮ基板とＡｌＮ膜との面方向の格子不整合は０％、ＡｌＮ膜とＧａＮ膜との面方向の格子不整合は２．４％となっており、いずれも５％以下となっている。また、当該半導体積層構造１０について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【００７１】
さらに、ＧａＮ膜の上の適所に、ゲート電極５１１をショットキー接合により形成するとともに、ドレイン電極５１２及びソース電極５１３をオーミック接合により形成し、ショットキー型のＦＥＴ５１０を得た。
【００７２】
このＦＥＴ５１０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。また、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に電圧を印加しないときのリーク特性を評価したところ、リーク電流密度は１０〜５０ｎＡ／ｍｍ以下であり、ノーマリオフ型のＦＥＴ５１０を得られていることを確認できた。
【００７３】
＜実施例３＞
実施例３は、本発明の第２実施形態（図５参照）に係る実施例である。
【００７４】
実施例３では、厚みが４３０μｍの高絶縁性のＡｌＮ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの高絶縁性のＡｌＮ膜と、膜厚が５０ｎｍのＧａＮ膜と、膜厚が２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、図５の絶縁性単結晶基板２１に相当し、ＡｌＮ膜、ＧａＮ膜及びＡｌ0.2Ｇａ0.8Ｎ膜は、それぞれ、図５の絶縁性単結晶膜２２、半導体単結晶膜２３及び半導体単結晶膜２４に相当している。
【００７５】
このようにして形成された半導体積層構造２０においては、ＡｌＮ基板とＡｌＮ膜との面方向の格子不整合は０％、ＡｌＮ膜とＧａＮ膜との面方向の格子不整合は２．４％となっており、いずれも５％以下となっている。また、当該半導体積層構造２０について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【００７６】
さらに、Ａｌ0.2Ｇａ0.8Ｎ膜の上の適所に、ゲート電極５２１をショットキー接合により形成するとともに、ドレイン電極５２２及びソース電極５２３をオーミック接合により形成し、ショットキー型のＨＥＭＴ５２０を得た。
【００７７】
このＨＥＭＴ５２０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。
【００７８】
＜実施例４＞
実施例４は、本発明の第２実施形態（図７参照）に係る実施例である。
【００７９】
実施例４では、厚みが４３０μｍの高絶縁性のＡｌＮ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの高絶縁性のＡｌＮ膜と、膜厚が５０ｎｍのＧａＮ膜と、膜厚が２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜と、膜厚が１０ｎｍのＡｌ2Ｏ3膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、図７の絶縁性単結晶基板２１に相当し、ＡｌＮ膜、ＧａＮ膜、Ａｌ0.2Ｇａ0.8Ｎ膜及びＡｌ2Ｏ3膜は、それぞれ、図８の絶縁性単結晶膜２２、半導体単結晶膜２３、半導体単結晶膜２４及び絶縁性膜２６に相当している。
【００８０】
このようにして形成された半導体積層構造２０においては、ＡｌＮ基板とＡｌＮ膜との面方向の格子不整合は０％、ＡｌＮ膜とＧａＮ膜との面方向の格子不整合は２．４％となっており、いずれも５％以下となっている。また、当該半導体積層構造２０について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【００８１】
さらに、ドレイン電極５２２及びソース電極５２３の形成位置のＡｌ2Ｏ3膜をエッチングにより除去し、残存するＡｌ2Ｏ3膜の上の適所にゲート電極５２１を形成し、露出したＡｌ0.2Ｇａ0.8Ｎ膜の上の適所にドレイン電極５２２及びソース電極５２３をオーミック接合により形成し、ＭＩＳ型のＨＥＭＴ５２０を得た。
【００８２】
このＨＥＭＴ５２０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５．５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。
【００８３】
＜実施例５＞
実施例５は、本発明の第２実施形態（図５参照）に係る実施例である。
【００８４】
実施例５では、厚みが４３０μｍの高絶縁性のＡｌＮ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの高絶縁性のＡｌＮ膜と、膜厚が５０ｎｍのＧａＮ膜と、膜厚が８ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、先述の絶縁性単結晶基板２１に相当し、ＡｌＮ膜、ＧａＮ膜及びＡｌ0.2Ｇａ0.8Ｎ膜は、それぞれ、図５の絶縁性単結晶基板２２、半導体単結晶膜２３及び半導体単結晶膜２４に相当している。
【００８５】
このようにして形成された半導体積層構造２０においては、ＡｌＮ基板とＡｌＮ膜との面方向の格子不整合は０％、ＡｌＮ膜とＧａＮ膜との面方向の格子不整合は２．４％となっており、いずれも５％以下となっている。また、当該半導体積層構造について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【００８６】
さらに、Ａｌ0.2Ｇａ0.8Ｎ膜の上の適所に、ゲート電極５２１をショットキー接合により形成するとともに、ドレイン電極５２２及びソース電極５２３をオーミック接合により形成し、ショットキー型のＨＥＭＴ５２０を得た。
【００８７】
このＨＥＭＴ５２０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。また、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に電圧を印加しないときのリーク特性を評価したところ、リーク電流密度は１０ｎＡ／ｍｍ以下であり、ノーマリオフ型のＨＥＭＴ５２０を得られていることを確認できた。
【００８８】
＜実施例６＞
実施例６は、本発明の第２実施形態（図５参照）に係る実施例である。
【００８９】
実施例６では、厚みが４３０μｍの高絶縁性のＡｌＮ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの高絶縁性のＡｌ0.7Ｇａ0.3Ｎ膜と、膜厚が５０ｎｍのＧａＮ膜と、膜厚が２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、図５の絶縁性単結晶基板２１に相当し、Ａｌ0.7Ｇａ0.3Ｎ膜、ＧａＮ膜及びＡｌ0.2Ｇａ0.8Ｎ膜は、それぞれ、図５の絶縁性単結晶膜２２、半導体単結晶膜２３及び半導体単結晶膜２４に相当している。
【００９０】
このようにして形成された半導体積層構造２０においては、ＡｌＮ基板とＡｌ0.7Ｇａ0.3Ｎ膜との面方向の格子不整合は１．７％、Ａｌ0.7Ｇａ0.3Ｎ膜とＧａＮ膜との面方向の格子不整合は０．７％となっており、いずれも５％以下となっている。また、当該半導体積層構造２０について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【００９１】
さらに、Ａｌ0.2Ｇａ0.8Ｎ膜の上の適所に、ゲート電極５２１をショットキー接合により形成するとともに、ドレイン電極５２２及びソース電極５２３をオーミック接合により形成し、ショットキー型のＨＥＭＴ５２０を得た。
【００９２】
このＨＥＭＴ５２０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。
【００９３】
＜実施例７＞
実施例６は、本発明の第２実施形態（図５参照）に係る実施例である。
【００９４】
実施例７では、厚みが４３０μｍの高絶縁性のＡｌＮ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの高絶縁性のＡｌ0.8Ｇａ0.2Ｎ膜と、膜厚が５０ｎｍのＧａＮ膜と、膜厚が２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、図５の絶縁性単結晶基板２１に相当し、Ａｌ0.8Ｇａ0.2Ｎ膜、ＧａＮ膜及びＡｌ0.2Ｇａ0.8Ｎ膜は、それぞれ、図５の絶縁性単結晶基板２２、半導体単結晶膜２３及び半導体単結晶膜２４に相当している。
【００９５】
このようにして形成された半導体積層構造２０においては、ＡｌＮ基板とＡｌ0.8Ｇａ0.2Ｎ膜との面方向の格子不整合は１．９％、Ａｌ0.8Ｇａ0.2Ｎ膜とＧａＮ膜との面方向の格子不整合は０．５％となっており、いずれも５％以下となっている。また、当該半導体積層構造について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【００９６】
さらに、Ａｌ0.2Ｇａ0.8Ｎ膜の上の適所に、ゲート電極５２１をショットキー接合により形成するとともに、ドレイン電極５２２及びソース電極５２３をオーミック接合により形成し、ショットキー型のＨＥＭＴ５２０を得た。
【００９７】
このＨＥＭＴ５２０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。
【００９８】
＜実施例８＞
実施例８は、本発明の第２実施形態（図５参照）に係る実施例である。
【００９９】
実施例８では、厚みが４３０μｍの高絶縁性のα−ＳｉＣ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの高絶縁性のα−ＳｉＣ膜と、膜厚が５０ｎｍのＧａＮ膜と、膜厚が２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、図５の絶縁性単結晶基板２１に相当し、α−ＳｉＣ膜、ＧａＮ膜及びＡｌ0.2Ｇａ0.8Ｎ膜は、それぞれ、図５の絶縁性単結晶膜２２、半導体単結晶膜２３及び半導体単結晶膜２４に相当している。
【０１００】
このようにして形成された半導体積層構造２０においては、α−ＳｉＣ基板とα−ＳｉＣ膜との面方向の格子不整合は０％、α−ＳｉＣ膜とＧａＮ膜との面方向の格子不整合は３．５％となっており、いずれも５％以下となっている。また、当該半導体積層構造２０について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【０１０１】
さらに、Ａｌ0.2Ｇａ0.8Ｎ膜の上の適所に、ゲート電極５２１をショットキー接合により形成するとともに、ドレイン電極５２２及びソース電極５２３をオーミック接合により形成し、ショットキー型のＨＥＭＴ５２０を得た。
【０１０２】
このＨＥＭＴ５２０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。
【０１０３】
＜実施例９＞
実施例９は、本発明の第２実施形態（図５参照）に係る実施例である。
【０１０４】
実施例９では、厚みが４３０μｍの、バナジウムを添加して高絶縁性としたα−ＳｉＣ基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が１μｍの、バナジウムを添加して高絶縁性としたα−ＳｉＣ膜と、膜厚が５０ｎｍのＧａＮ膜と、膜厚が２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜とを、この記載順序で順次形成した。ここで、ＡｌＮ基板は、図５の絶縁性単結晶基板２１に相当し、α−ＳｉＣ膜、ＧａＮ膜及びＡｌ0.2Ｇａ0.8Ｎ膜は、それぞれ、図５の絶縁性単結晶膜２２、半導体単結晶膜２３及び半導体単結晶膜２４に相当している。
【０１０５】
このようにして形成された半導体積層構造２０においては、α−ＳｉＣ基板とα−ＳｉＣ膜との面方向の格子不整合は０％、α−ＳｉＣ膜とＧａＮ膜との面方向の格子不整合は３．５％となっており、いずれも５％以下となっている。また、当該半導体積層構造２０について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０7／ｃｍ2以下であった。
【０１０６】
さらに、Ａｌ0.2Ｇａ0.8Ｎ膜の上の適所に、ゲート電極５２１をショットキー接合により形成するとともに、ドレイン電極５２２及びソース電極５２３をオーミック接合により形成し、ショットキー型のＨＥＭＴ５２０を得た。
【０１０７】
このＨＥＭＴ５２０について、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１ｐＡ／ｍｍ以下であった。
【０１０８】
＜比較例１＞
比較例１では、厚みが４３０μｍのサファイア基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が３０ｎｍの低温成長ＧａＮ膜と、膜厚が２μｍならびにドナー濃度が１×１０18／ｃｍ3であるＧａＮ膜とを、この記載順序で順次形成した。このようにして得られた半導体積層構造は、実施例１の半導体積層構造１０の基材をＡｌＮ基板からサファイア基板へ変更し、下地を膜厚が１μｍのＡｌＮ膜から膜厚が３０ｎｍの低温成長ＧａＮ膜へ変更し、チャネル層の膜厚を５０ｎｍから２μｍへ増加させたものに相当している。
【０１０９】
このようにして形成された半導体積層構造においては、サファイア基板と低温成長ＧａＮ膜との面方向の格子不整合は１６％となっている。また、当該半導体積層構造について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０9／ｃｍ2以上であった。
【０１１０】
さらに、ＧａＮ膜の上の適所に、ゲート電極をショットキー接合により形成するとともに、ドレイン電極及びソース電極をオーミック接合により形成し、ショットキー型のＦＥＴを得た。
【０１１１】
このＦＥＴについて、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−１０Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１０μＡ／ｍｍ以上であった。
【０１１２】
＜比較例２＞
比較例２では、厚みが４３０μｍのサファイア基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が３０ｎｍの低温成長ＧａＮ膜と、膜厚が２μｍならびにドナー濃度が１×１０17／ｃｍ3であるＧａＮ膜とを、この記載順序で順次形成した。このようにして得られた半導体積層構造は、実施例１の半導体積層構造１０の基材をＡｌＮ基板からサファイア基板へ変更し、下地を膜厚が１μｍのＡｌＮ膜から膜厚が３０ｎｍの低温成長ＧａＮ膜へ変更し、チャネル層の膜厚を３０ｎｍから２μｍへ増加させたものに相当している。
【０１１３】
このようにして形成された半導体積層構造においては、サファイア基板と低温成長ＧａＮ膜との面方向の格子不整合は１６％となっている。また、当該半導体積層構造について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０9／ｃｍ2以上であった。
【０１１４】
さらに、ＧａＮ膜の上の適所に、ゲート電極をショットキー接合により形成するとともに、ドレイン電極及びソース電極をオーミック接合により形成し、ショットキー型のＦＥＴを得た。
【０１１５】
このＦＥＴについて、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−１０Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１０μＡ／ｍｍ以上であった。また、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に電圧を印加しないときのリーク特性を評価したところ、リーク電流密度は１００ｍＡ／ｍｍ以上であった。
【０１１６】
＜比較例３＞
比較例３では、厚みが４３０μｍのサファイア基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が３０ｎｍの低温成長ＧａＮ膜と、膜厚が３μｍのＧａＮ膜と、膜厚が２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜とを、この記載順序で順次形成した。このようにして得られた半導体積層構造は、実施例２の半導体積層構造２０の基材をＡｌＮ基板からサファイア基板へ変更し、下地を膜厚が１μｍのＡｌＮ膜から膜厚が３０ｎｍの低温成長ＧａＮ膜へ変更し、チャネル層の膜厚を５０ｎｍから３μｍへ増加させたものに相当している。
【０１１７】
このようにして形成された半導体積層構造においては、サファイア基板と低温成長ＧａＮ膜との面方向の格子不整合は１６％となっている。また、当該半導体積層構造について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０9／ｃｍ2以上であった。
【０１１８】
さらに、ＧａＮ膜の上の適所に、ゲート電極をショットキー接合により形成するとともに、ドレイン電極及びソース電極をオーミック接合により形成し、ショットキー型のＨＥＭＴを得た。
【０１１９】
このＨＥＭＴについて、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１０μＡ／ｍｍ以上であった。
【０１２０】
＜比較例４＞
比較例４では、厚みが４３０μｍのサファイア基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が３０ｎｍの低温成長ＧａＮ膜と、膜厚が３μｍのＧａＮ膜と、膜厚が２５ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜と、膜厚が１０ｎｍのＡｌ2Ｏ3膜とを、この記載順序で順次形成した。このようにして得られた半導体積層構造は、実施例３の半導体積層構造２０の基材をＡｌＮ基板からサファイア基板へ変更し、下地を膜厚が１μｍのＡｌＮ膜から膜厚が３０ｎｍの低温成長ＧａＮ膜へ変更し、チャネル層の膜厚を５０ｎｍから３μｍへ増加させたものに相当している。
【０１２１】
このようにして形成された半導体積層構造においては、サファイア基板と低温成長ＧａＮ膜との面方向の格子不整合は１６％となっている。また、当該半導体積層構造について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０9／ｃｍ2以上であった。
【０１２２】
さらに、ドレイン電極及びソース電極の形成位置のＡｌ2Ｏ3膜をエッチングにより除去し、残存するＡｌ2Ｏ3膜の上の適所にゲート電極を形成し、露出したＡｌ0.2Ｇａ0.8Ｎ膜の上の適所にドレイン電極及びソース電極をオーミック接合により形成し、ＭＩＳ型のＨＥＭＴを得た。
【０１２３】
このＨＥＭＴについて、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５．５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１０μＡ／ｍｍ以上であった。
【０１２４】
＜比較例５＞
比較例５では、厚みが４３０μｍのサファイア基板の上に、有機金属化学気相エピタキシャル成長法により、膜厚が３０ｎｍの低温成長ＧａＮ膜と、膜厚が３μｍのＧａＮ膜と、膜厚が８ｎｍのＡｌ0.2Ｇａ0.8Ｎ膜とを、この記載順序で順次形成した。このようにして得られた半導体積層構造は、実施例５の半導体積層構造２０の基材をＡｌＮ基板からサファイア基板へ変更し、下地を膜厚が１μｍのＡｌＮ膜から膜厚が３０ｎｍの低温成長ＧａＮ膜へ変更し、チャネル層の膜厚を５０ｎｍから３μｍへ増加させたものに相当している。
【０１２５】
このようにして形成された半導体積層構造においては、サファイア基板と低温成長ＧａＮ膜との面方向の格子不整合は１６％となっている。また、当該半導体積層構造について、ＧａＮ膜のミスフィット転位密度を計測したところ、１×１０9／ｃｍ2以上であった。
【０１２６】
さらに、ＧａＮ膜の上の適所に、ゲート電極をショットキー接合により形成するとともに、ドレイン電極及びソース電極をオーミック接合により形成し、ショットキー型のＨＥＭＴを得た。
【０１２７】
このＨＥＭＴについて、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に−５Ｖの電圧を印加したときのリーク特性を評価したところ、リーク電流密度は１μＡ／ｍｍ以上であった。また、ドレイン・ソース間に４０Ｖの電圧を印加し、ゲート・ソース間に電圧を印加しないときのリーク特性を評価したところ、リーク電流密度は１００ｍＡ／ｍｍ以上であった。
【０１２８】
＜実施例と比較例の対比＞
上述の実施例１〜９と比較例１〜５との対比から明らかなように、本発明の望ましい実施例１〜８では、チャネル層となるＧａＮ膜のミスフィット転位密度を１×１０7／ｃｍ2以下に減らすことができ、チャネル遮断時の漏電流が１ｐＡ／ｍｍ以下と少ない半導体素子を実現できている。さらに、実施例２及び５では、ノーマリオフ型の半導体素子も実現できている。
【０１２９】
＜３  変形例＞
上述の実施形態では、ＦＥＴ５１０及びＨＥＭＴ５２０を実現する例を示したが、ダイオード等の他の半導体素子を実現しても良い。
【図面の簡単な説明】
【０１３０】
【図１】本発明の第１実施形態に係る半導体積層構造１０及びＦＥＴ５１０の断面図である。
【図２】半導体単結晶膜１３の内部の空乏層を示す図である。
【０１３１】
【図３】本発明の第１実施形態に係る半導体積層構造１０及びＦＥＴ５１０の断面図である。
【図４】本発明の第１実施形態に係る半導体積層構造１０及びＦＥＴ５１０の断面図である。
【図５】本発明の第２実施形態に係る半導体積層構造２０及びＨＥＭＴ５２０の断面図である。
【図６】本発明の第２実施形態に係る半導体積層構造２０及びＨＥＭＴ５２０の断面図である。
【図７】本発明の第２実施形態に係る半導体積層構造２０及びＨＥＭＴ５２０の断面図である。
【符号の説明】
【０１３２】
１０，２０  半導体積層構造
５１０  ＦＥＴ
５２０  ＨＥＭＴ
ＤＬ  空乏層
ＤＥＧ  二次元電子ガス
【図１】
2006278857.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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