(57)【要約】【課題】  本発明は、比較的低いコストにより、比較的低いシリーズ抵抗を有するショットキダイオードを含む半導体装置及びその製造方法を提供することを目的とする。【解決手段】  ショットキダイオードにおいて、ウェル領域の表面領域の不純物濃度はそのウェル領域の不純物濃度よりも小さく、ウェル領域の表面領域より深い、所定の深さ領域の不純物濃度はそのウェル領域の不純物濃度よりも大きく分布する、ウェル領域と同一型の不純物の濃度分布をウェル領域内に設定する。【選択図】  図７
2006032649.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体の表面領域から深さ方向に向けて、第１導電型の不純物が分布するウェル領域と、
前記ウェル領域内にあって、第１導電型の不純物が分布する第１の高濃度不純物層と、
前記第１の高濃度不純物層と離れ、前記ウェル領域上に位置する金属層とを有するショットキダイオードを含む半導体装置であって、
前記ウェル領域の深さ方向の不純物分布が、前記ウェル領域の表面よりも深く、前記ウェル領域の拡散層深さよりも浅い箇所にピークを有することを特徴とするショットキダイオードを含む半導体装置。
【請求項２】
前記第１の高濃度不純物層と離れ、前記金属層の下の前記ウェル領域の表面領域を挟むように第２導電型の不純物が分布する第２の高濃度不純物層を更に有することを特徴とする請求項１に記載のショットキダイオードを含む半導体装置。
【請求項３】
前記ウェル領域内にあって、前記第２の高濃度不純物層と離れ、前記第１の高濃度不純物層と重なる領域を含み、かつ、拡散層深さが前記ピークと接するか或いは前記ピークよりも深い第３の高濃度不純物層を更に有することを特徴とする請求項１又は請求項２に記載のショットキダイオードを含む半導体装置。
【請求項４】
前記金属層が単一種類の金属、合金、及び金属とシリコンとの化合物、或いは金属、合金、及び金属とシリコンとの化合物の積層膜のいずれか一つであることを特徴とする請求項１に記載のショットキダイオードを含む半導体装置。請求項１乃至請求項３いずれか１項に記載のショットキダイオードを含む半導体装置。
【請求項５】
半導体基体に、第１導電型の不純物濃度分布を有するウェル領域を形成する工程と、
前記ウェル領域内に、第１導電型の高濃度不純物層を選択的に形成する工程と、
前記ウェル領域へ、前記ウェル領域の表面よりも深い箇所にピークを有するように第１導電型の不純物を導入する工程と、
前記第１の高濃度不純物層と離れ、前記ウェル領域上に金属層を形成する工程と
を有することを特徴とするショットキダイオードを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキダイオードを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ素子をベースに、バイポーラ素子或いはショットキ素子を同一基板上に形成した複合ＣＭＯＳＬＳＩが様々な製品に用いられている。例えば、ショットキ素子を含む複合ＣＭＯＳＬＳＩはＲＦＩＤチップとして利用され、その中でショットキ素子は整流回路として働く。
【０００３】
このようにバイポーラ素子或いはショットキ素子をＣＭＯＳ素子と同一基板上に形成する場合、通常、例えば次のような構造をとる。
【０００４】
図１６に示すように、例えばＰ型のシリコン基板３０にＮ+型不純物埋込領域３１を形成後、Ｐ型エピタキシャル層（Ｐエピ）3２を成長する。続いて、Ｎ＋型不純物埋込領域３１に達するようにN型ウェル領域３３及び深いＮ＋型不純物領域３４を形成し、更に、N型ウェル領域３３の上に金属層３５を局所的に設ける。
【０００５】
これにより、金属層３５とN型ウェル領域３３の表面濃度でその特性が決まるショットキダイオードが得られる。この方法ではＮ+型不純物埋込領域３１と深いＮ＋型不純物領域３４の存在により比較的低いシリーズ抵抗を有するショットキダイオードの形成が可能である。また、バイポーラ素子を含むＣＭＯＳ素子においても、通常、Ｐ型エピタキシャル層を用いてバイポーラ素子を形成する。（例えば、特許文献１参照。）。
【０００６】
しかし、P型エピタキシャル層を形成する場合、エタタキシャル成長装置が必要であり、かつ、工程数も増加するため、複合ＣＭＯＳＬＳＩを製造する製造コストが高くなることが問題である。
【０００７】
一方、エピタキシャル技術を使わず、通常のＣＭＯＳプロセスにおいてもショットキ素子の形成が可能である。しかし、その場合、シリーズ抵抗が比較的高くなり、所望の素子特性が得られず、P型エピタキシャル層を用いた場合と比較し、その性能が落ちるという問題点がある。
【特許文献１】Ｐ２００３−２３４４２３号公報（第１３ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、比較的低いコストにより、比較的低いシリーズ抵抗を有するショットキダイオードを含む半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、ショットキダイオードを含む半導体装置として、半導体基体と、前記半導体基体の表面領域から深さ方向に向けて、第１導電型の不純物が分布するウェル領域と、前記ウェル領域内にあって、第１導電型の不純物が分布する第１の高濃度不純物層と、前記第１の高濃度不純物層と離れ、前記ウェル領域上に位置する金属層とを有するショットキダイオードを含む半導体装置であって、前記ウェル領域の深さ方向の不純物分布が、前記ウェル領域の表面よりも深く、前記ウェル領域の拡散層深さよりも浅い箇所にピークを有することを特徴とする。
【００１０】
また、本発明の第２の態様は、ショットキダイオードを含む半導体装置の製造方法として、半導体基体に、第１導電型の不純物濃度分布を有するウェル領域を形成する工程と、前記ウェル領域内に、第１導電型の高濃度不純物層を選択的に形成する工程と、前記ウェル領域へ、前記ウェル領域の表面よりも深い箇所にピークを有するように第１導電型の不純物を導入する工程と、前記第１の高濃度不純物層と離れ、前記ウェル領域上に金属層を形成する工程とを有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、比較的低いシリーズ抵抗を有するショットキダイオードを含む半導体装置を提供することが可能になる。合わせて、比較的低いコストでその製造方法も提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１３】
本発明の第１の実施例は、ショットキダイオードを含むＣＭＯＳ素子に適用した例である。
【００１４】
図１乃至図６は本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図である。図において、上部の（ａ）はＣＭＯＳ素子領域を示し、下部の（ｂ）はショットキダイオード領域を示す。また、図６は本発明による半導体装置の第１の実施例を示す断面の模式図である。更に、図７は、本発明による半導体装置の製造方法の第１の実施例を工程順に示すフローチャート図である。一方、図８は本発明による半導体装置の第１の実施例における不純物分布を示すグラフである。
【００１５】
図７に示す製造工程のフローチャート及び図１乃至図６に示す断面の模式図を参照しながら本実施の製造工程について説明する。先ず、図７に示すように、工程がスタートし（Ｓ１０）、ＣＭＯＳ素子及びショットキダイオードの共通工程である素子分離工程に入る（Ｓ１１）。
【００１６】
図１乃至図３を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。Ｐ型不純物が添加された半導体基体であるシリコン基板１０の表面領域に、第１の絶縁膜１１及び第２の絶縁膜１２を積層して形成する。第１の絶縁膜１１として、例えばシリコン酸化膜、第２の絶縁膜１２として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて第２の絶縁膜１２と第１の絶縁膜１１を選択的にエッチングし、図１（ａ）及び（ｂ）に示すように、マスクパターンを形成する。
【００１７】
次に、第２の絶縁膜１２及び第１の絶縁膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、浅いトレンチ溝を形成する。更に、図２（ａ）及び（ｂ）に示すように、ＣＶＤ法を用い、第３の絶縁膜１３として例えばシリコン酸化膜を形成する。第３の絶縁膜１３は溝に埋め込まれ、かつ、シリコン基板１０の上にも堆積する。
【００１８】
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０に形成された第３の絶縁膜１３及びマスクとして用いた第２の絶縁膜１２と第１の絶縁膜１１を除去する。図３（ａ）及び（ｂ）に示すように、第３の絶縁膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
【００１９】
続いて次のステップとして、図７に示すように、共通工程のウェル領域工程に入る（Ｓ１２）。
【００２０】
図３（ａ）に示すようにＣＭＯＳ素子領域では、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域に、第２導電型不純物であるＮ型不純物として、例えば燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物として、例えばボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。
【００２１】
一方、ショットキダイオード領域では、Ｎ型ウェル領域１５ａの形成と同じ工程でＮ型ウェル領域１５ａを形成する。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。これによりＣＭＯＳ素子におけるＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの領域、並びにショットキダイオードにおけるＮ型ウェル領域が形成される。
【００２２】
次に、図７に示すように、ＣＭＯＳ工程特有のゲート構造工程に入る（Ｓ１３）。
【００２３】
先ず、シリコン基板１０に１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。次に、ＭＩＳＦＥＴのしきい値電圧を制御するため、前述のシリコン酸化膜を介してシリコン基板１０へイオン注入法で不純物を導入する。即ち、Ｎ型ウェル領域１５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２乃至１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化し、一方、図示しないシリコン酸化膜はウエットエッチング等で剥離する。
【００２４】
続いて、シリコン基板１０の表面を、酸素雰囲気中、例えば、８００乃至９００℃程度で熱酸化することにより、ゲート絶縁膜１６として膜厚５．５ｎｍ程度の熱酸化膜を形成する。更に、ＣＶＤ法を用い、ゲート電極膜１７として多結晶シリコン膜を、例えば５０ｎｍ程度成長する。
【００２５】
次に、図４（ａ）に示すように、リソグラフィ法、ドライエッチング法を用い、ゲート電極膜１７及びゲート絶縁膜１６を選択的にエッチングして、ＣＭＯＳ素子領域にゲート構造を形成する。ショットキダイオード領域においても、ゲート絶縁膜１６及びゲート電極膜１７が形成されるが、図４（ｂ）に示すように、ＣＭＯＳ素子領域にゲート構造を形成時に、共に剥離される。なお、ゲート絶縁膜１６はエッチングせずに、後述する不純物導入工程の終了後に除去しても良いし、また、ゲート絶縁膜１６を剥離せず、そのまま残しても良い。
【００２６】
次に、図７に示すように、ショットキ工程特有の第１のＮ＋型不純物領域工程に入る（Ｓ１４）。
【００２７】
図４（ｂ）に示すように、レジスト膜（図示せず）をマスクとして、イオン注入法により第１の高濃度不純物層である第１のＮ＋型不純物領域１９を形成する。即ち、第１のＮ＋型不純物領域１９に、例えば砒素を選択的にイオン注入法で導入する。この時のドーズ量は１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。また、これらの工程時は、マスクとして例えばレジストをＣＭＯＳ素子領域に形成し、不純物の導入を防止する。比較的深い拡散層深さとするため、レジストを剥離後、例えば、９００℃、３０分程度通常の熱処理を施し、導入した不純物を活性化する。
【００２８】
続いて、図７に示すように、ＣＭＯＳ工程特有のエクステンション工程に入る（Ｓ１５）。
【００２９】
図４（ａ）に示すように、ゲート電極膜１７をマスクとしてイオン注入法によりエクステンション領域１８ａ、１８ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜５Ｅ１４ｃｍ−２程度である。一方、これらの工程時、マスクとして例えばレジストをショットキダイオード領域に形成し、不純物の導入を防止する。比較的浅い拡散層とするため、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００３０】
次に、図７に示すように、ショットキ工程特有の第２の高濃度不純物層である第１のＰ＋型不純物領域工程（Ｓ１６）及び第３の高濃度不純物層である第２のＮ＋型不純物領域工程（Ｓ１７）に入る。
【００３１】
図５（ｂ）に示すように、レジスト膜（図示せず）をマスクとして、イオン注入法により第１のＰ＋型不純物領域２２ａ、及び第２のＮ＋型不純物領域２２ｂを形成する。即ち、第１のＰ＋型不純物領域２２ａにＰ型不純物であるボロンを、第２のＮ＋型不純物領域２２ｂにＮ型不純物である砒素をそれぞれ選択的にイオン注入法で導入する。この時のドーズ量は１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。また、これらの工程時、マスクとして例えばレジストをＣＭＯＳ素子領域に形成し、不純物の導入を防止する。比較的浅い拡散層とするため、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。第２のＮ＋型不純物領域２２ｂは表面領域を更に高濃度にする。
【００３２】
次に、図７に示すように、ＣＭＯＳ素子工程特有のソース及びドレイン工程（Ｓ１８）に入る。
【００３３】
ＣＶＤ法によってシリコン窒化膜を４０ｎｍ程度、シリコン基板１０の全面に形成する。次に、ドライエッチング法を用い、シリコン基板１０及びゲート電極膜１７の表面領域上のシリコン窒化膜だけを除去し、図５（ａ）に示すように、シリコン窒化膜をゲート電極膜１７の周側面に側壁絶縁膜２０として選択的に残存させる。
【００３４】
続いて、ゲート電極膜１７及びその周囲の側壁絶縁膜２０をマスクとしてイオン注入法によりソース及びドレイン領域２１ａ、２１ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度である。また、これらの工程時、マスクとして例えばレジストをショットキダイオード領域に形成し、不純物の導入を防止する。比較的浅い拡散層とするため、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００３５】
更に、図７に示すように、ショットキ工程特有のＮ型不純物サミット形成工程（Ｓ１９）に入る。
【００３６】
例えば、燐イオンを１Ｅ１４ｃｍ−２程度、ショットキダイオード領域のＮ型ウェル１５ａへ注入する。所定の箇所にＮ型不純物の濃度ピーク位置Ｒｐが設置されるようにイオン注入時の加速エネルギーを設定し、Ｎ型不純物領域２３を形成する。また、これらの工程時、マスクとして例えばレジストをＣＭＯＳ素子領域に形成し、不純物の導入を防止する。不純物分布がイオン注入時の分布を保持するように、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００３７】
図８にＮ型不純物サミット形成工程（Ｓ１９）により注入された不純物の分布を示す。Ｎ型ウェル領域の不純物分布（Ｎウェル）と比較し、Ｎ型不純物サミット形成工程により注入された燐の不純物分布はイオン注入工程の不純物分布を基本的に保持しており、最大値（Ｎｍａｘ）はＮ型ウェル領域の不純物濃度（Ｎｗ）を越えてピーク値を持つ。一方、表面での不純物濃度（Ｎｓ）はＮｗより小さく、所定のショットキ特性が得られる。これにより、低いシリーズ抵抗を有するショットキダイオードが得られる。また、第１のＮ＋型不純物領域１９の拡散深さが、最大値（Ｎｍａｘ）よりも深い場合、更に、シリーズ抵抗が低くなる。
【００３８】
次に、図７に示すように、ショットキ工程特有のショットキ構造工程（Ｓ２０）に入る。
【００３９】
図６に示すように、ＣＶＤ法を用い、シリコン酸化膜であるマスク膜２４を例えば１００ｎｍ程度、シリコン基板１０の上に形成する。続いて、リソグラフィ法及びエッチング法等を用い、ショットキダイオードの電極部分を穴あけする。次に、ショットキ電極として、例えばチタン膜の上に窒化チタン膜を形成した積層膜２５、更にタングステン膜２６を形成する。更に、熱処理を行って、チタン膜をチタンシリサイド膜に変換しても良い。
【００４０】
続いて、リソグラフィ法及びエッチング法等を用い、積層膜２５及びタングステン膜２６をパターニングしてショットキ電極部分を残す。
【００４１】
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、プラズマＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、例えばタングステンを埋め込み、ゲート電極、ソース及びドレイン領域、ショットキ電極等にＡｌ、Ｃｕ等の金属配線を形成する。
【００４２】
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第１の実施例を完成させる。
【００４３】
本実施例によれば、ウェル領域内に不純物濃度のピークが設置された不純物分布を形成することにより、低いシリーズ抵抗を有するショットキダイオードが得られる。
【００４４】
また、エピタキシャル成長等の高いコストのプロセスはなく、低コストの製造工程が得られる。
【実施例２】
【００４５】
本発明の第２の実施例は、第１の実施例と同様に、ショットキダイオードを含むＣＭＯＳ素子に適用した例である。第２の実施例と第１の実施例との相違点のポイントは、第１の実施例に対し、第２の実施例は製造工程を簡略化した点にある。
【００４６】
図９乃至図１４は本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図である。図において、上部の（ａ）はＣＭＯＳ素子領域を示し、下部の（ｂ）はショットキダイオード領域を示す。また、図１４は本発明による半導体装置の第２の実施例を示す断面の模式図である。更に、図１５は、本発明による半導体装置の製造方法の第１の実施例を工程順に示すフローチャート図である。なお、第１の実施例と同一構成部分は同一の符号を付した。
【００４７】
図１５に示す製造工程のフローチャート及び図９乃至図１４に示す断面の模式図を参照しながら本実施例の製造工程について説明する。先ず、図１５に示すように、工程がスタートし（Ｓ１０）、ＣＭＯＳ素子及びショットキダイオードの共通工程である素子分離工程に入る（Ｓ１１）。
【００４８】
図９乃至図１１を用いて、半導体基体に素子分離領域を形成する製造工程について説明する。第１導電型の不純物であるＰ型不純物が添加された半導体基体であるのシリコン基板１０の表面領域に、第１の絶縁膜１１及び第２の絶縁膜１２を積層して形成する。第１の絶縁膜１１として、例えばシリコン酸化膜、第２の絶縁膜１２として、例えばシリコン窒化膜を用いる。続いて、リソグラフィ法及びエッチング法を用いて第２の絶縁膜１２と第１の絶縁膜１１を選択的にエッチングし、図９（ａ）及び（ｂ）に示すように、マスクパターンを形成する。
【００４９】
次に、第２の絶縁膜１２及び第１の絶縁膜１１をマスクにドライエッチング法を用いて、シリコン基板１０をエッチングし、浅いトレンチ溝を形成する。更に、図１０（ａ）及び（ｂ）に示すように、ＣＶＤ法を用い、第３の絶縁膜１３として例えばシリコン酸化膜を形成する。第３の絶縁膜１３は溝に埋め込まれ、かつ、シリコン基板１０の上にも堆積する。
【００５０】
次に、ＣＭＰ法及びエッチング法を用い、シリコン基板１０の表面を平坦にしながら、シリコン基板１０に形成された第３の絶縁膜１３及びマスクとして用いた第２の絶縁膜１２と第１の絶縁膜１１を除去する。図１１（ａ）及び（ｂ）に示すように、第３の絶縁膜１３が埋め込まれた浅いトレンチ溝の素子分離領域１４が形成される。
【００５１】
続いて次のステップとして、図１５に示すように、共通工程のウェル領域工程に入る（Ｓ１２）。
【００５２】
図１１（ａ）に示すようにＣＭＯＳ素子領域では、シリコン基板１０の素子分離領域１４によって選択的に分離された素子領域のうち、ＰチャネルＭＩＳＦＥＴ形成領域に第２導電型不純物であるＮ型不純物として、例えば燐をイオン注入法で導入し、Ｎ型ウェル領域１５ａを形成する。一方、ＮチャネルＭＩＳＦＥＴ形成領域にはＰ型不純物として、例えばボロンをイオン注入法で導入し、Ｐ型ウェル領域１５ｂを形成する。この時のドーズ量はそれぞれ１Ｅ１２ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。
【００５３】
一方、ショットキダイオード領域では、Ｎ型ウェル領域１５ａの形成と同じ工程でＮ型ウェル領域１５ａを形成する。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。これによりＣＭＯＳ素子におけるＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの領域、並びにショットキダイオードにおけるＮ型ウェル領域が形成される。
【００５４】
次に、図１５に示すように、ＣＭＯＳ工程特有のゲート構造工程に入る（Ｓ１３）。
【００５５】
先ず、シリコン基板１０に１０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。次に、ＭＩＳＦＥＴのしきい値電圧を制御するため、前述のシリコン酸化膜を介してシリコン基板１０へイオン注入法で不純物を導入する。即ち、Ｎ型ウェル領域１５ａにはＮ型不純物である砒素を、Ｐ型ウェル領域１５ｂにはＰ型不純物であるボロンを選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２乃至１Ｅ１４ｃｍ−２程度である。その後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化し、一方、図示しないシリコン酸化膜はウエットエッチング等で剥離する。
【００５６】
続いて、シリコン基板１０の表面を、酸素雰囲気中、例えば、８００乃至９００℃程度で熱酸化することにより、ゲート絶縁膜１６として膜厚５．５ｎｍ程度の熱酸化膜を形成する。更に、ＣＶＤ法を用い、ゲート電極膜１７として多結晶シリコン膜を、例えば５０ｎｍ程度成長する。
【００５７】
次に、図１２（ａ）に示すように、リソグラフィ法、ドライエッチング法を用い、ゲート電極膜１７及びゲート絶縁膜１６を選択的にエッチングして、ＣＭＯＳ素子領域にゲート構造を形成する。ショットキダイオード領域においても、ゲート絶縁膜１６及びゲート電極膜１７が形成されるが、図１２（ｂ）に示すように、ＣＭＯＳ素子領域にゲート構造を形成時に、共に剥離される。なお、ゲート絶縁膜１６はエッチングせずに、後述する不純物導入工程の終了後に除去しても良いし、また、ゲート絶縁膜１６を剥離せずに、そのまま残しても良い。
【００５８】
次に、図１５に示すように、ショットキ工程特有の第１のＮ＋型不純物領域工程に入る（Ｓ１４）。
【００５９】
図１２（ｂ）に示すように、レジスト膜（図示せず）をマスクとして、イオン注入法により第１の高濃度不純物層である第１のＮ＋型不純物領域１９を形成する。即ち、第１のＮ＋型不純物領域１９に、例えば砒素を選択的にイオン注入法で導入する。この時のドーズ量は１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。また、これらの工程時は、マスクとして例えばレジストをＣＭＯＳ素子領域に形成し、不純物の導入を防止する。比較的深い拡散層とするため、レジストを剥離後、例えば、９００℃、３０分程度通常の熱処理を施し、導入した不純物を活性化する。
【００６０】
続いて、図１５に示すように、ＣＭＯＳ工程特有のエクステンション工程に入る（Ｓ１５）。
【００６１】
図１２（ａ）に示すように、ゲート電極膜１７をマスクとしてイオン注入法によりエクステンション領域１８ａ、１８ｂを形成する。即ち、Ｎ型ウェル領域１５ａにはＰ型不純物であるボロンを、Ｐ型ウェル領域１５ｂにはＮ型不純物である砒素を、選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１３ｃｍ−２〜５Ｅ１４ｃｍ−２程度である。一方、これらの工程時、マスクとして例えばレジストをショットキダイオード領域に形成し、不純物の導入を防止する。比較的浅い拡散層とするため、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００６２】
次に、図１５に示すように、ショットキ工程の第１のＰ＋型不純物領域工程及び第２のＮ＋型不純物領域工程とＣＭＯＳ工程におけるソース及びドレイン工程とを同一の工程とし、簡略化した工程（Ｓ１８ａ）に入る。
【００６３】
先ず、ＣＶＤ法によってシリコン窒化膜を４０ｎｍ程度、シリコン基板１０の全面に形成する。次に、ＣＭＯＳ素子領域において、ドライエッチング法を用い、シリコン基板１０及びゲート電極膜１７の表面領域上のシリコン窒化膜だけを除去し、図１３（ａ）に示すように、シリコン窒化膜ゲート電極膜１７の周側面に側壁絶縁膜２０として選択的に残存させる。この時、ショットキダイオード領域はシリコン基板表面が平坦なため、シリコン窒化膜は残存しない。
【００６４】
次に、ＣＭＯＳ素子領域において、ゲート電極膜１７及びその周囲の側壁絶縁膜２０をマスクとしてイオン注入法によりソース及びドレイン領域２１ａ、２１ｂを形成する。それと共に、ショットキダイオード領域においてレジスト（図示せず）をマスクとして用い、第２の高濃度不純物層であるＰ＋型不純物領域２２ａ、及び第３の高濃度不純物層である第２のＮ＋型不純物領域２２ｂを形成する。第２のＮ＋型不純物領域２２ｂは表面領域を更に高濃度にする。
【００６５】
即ち、Ｐ型不純物を導入するソース及びドレイン領域２１ａ並びにＰ＋型不純物領域２２ａへはＰ型不純物であるボロンを、Ｎ型不純物を導入するソース及びドレイン領域２１ｂ並びにＮ＋型不純物領域２２ｂへはＮ型不純物である砒素を、それぞれ選択的にイオン注入法で導入する。この時のドーズ量はそれぞれ１Ｅ１５ｃｍ−２乃至１Ｅ１６ｃｍ−２程度である。比較的浅い拡散層とするため、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００６６】
更に、図１５に示すように、ショットキ工程特有のＮ型不純物サミット形成工程（Ｓ１９）に入る。
【００６７】
例えば、燐イオンを１Ｅ１４ｃｍ−２程度、ショットキダイオード領域のＮ型ウェル領域１５ａへ注入する。所定の箇所にＮ型不純物の濃度ピーク位置Ｒｐが設置されるようにイオン注入時の加速エネルギーを設定し、Ｎ型不純物領域２３を形成する。また、これらの工程時、マスクとして例えばレジストをＣＭＯＳ素子領域に形成し、不純物の導入を防止する。不純物分布がイオン注入時の分布を保持するように、レジストを剥離後、例えば、９００℃、１０秒の急速加熱を施し、導入した不純物を活性化する。
【００６８】
不純物分布は図８に示したように、イオン注入工程の不純物分布を基本的に保持しており、最大値（Ｎｍａｘ）はＮ型ウェル領域の不純物濃度（Ｎｗ）を越えてピーク値を持つ。一方、表面での不純物濃度（Ｎｓ）はＮｗより小さく、所定のショットキ特性が得られる。これにより、低いシリーズ抵抗を有するショットキダイオードが得られる。
【００６９】
次に、図１５に示すように、電極工程として共通化したショットキ／サリサイド構造工程（Ｓ２０ａ）に入る。
【００７０】
ＣＶＤ法を用い、シリコン酸化膜であるマスク膜２４を例えば１００ｎｍ程度、シリコン基板１０の上に形成する。続いて、リソグラフィ法及びエッチング法等を用い、ショットキダイオードの電極部分を穴あけすると共に、ＣＭＯＳ素子領域のマスク膜を剥離する。次に、チタン膜及びチタン窒化膜を積層形成後、チタン窒化膜を図１４（ｂ）に示すように熱処理を行い、シリコン基板１０と反応させ、チタンシリサイド膜２５ａを形成する。このチタンシリサイド膜２５ａは、ＣＭＯＳ素子領域ではサリサイド膜として機能し、ショットキダイオード領域では、ショットキ電極として機能する。
【００７１】
その後、図示しないシリコン酸化膜からなる層間絶縁膜を、プラズマＣＶＤ法を用い、シリコン基板１０の全面に堆積した後、熱処理、ＣＭＰ法等により表面の平坦化を行う。この層間絶縁膜にコンタクト孔を開口し、例えばタングステンを埋め込み、ゲート電極、ソース及びドレイン領域、ショットキ電極等にＡｌ、Ｃｕ等の金属配線を形成する。
【００７２】
さらに、必要に応じて層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、シリコン基板１０の全面を表面保護膜で覆い、パッド部を開口して本発明による半導体装置の製造方法における第２の実施例を完成させる。
【００７３】
本実施例によれば、ウェル領域内に不純物濃度のピークが設置された不純物分布を形成するこれにより、低いシリーズ抵抗を有するショットキダイオードが得られる。
【００７４】
また、エピタキシャル成長等の高いコストのプロセスはなく、低コストの製造工程が得られる。
【００７５】
更に、ＣＭＯＳ素子のソース及びドレイン領域形成とショットキダイオードにおける第１のＰ＋型不純物領域形成及び第２のＮ＋型不純物領域形成とを同一の工程で行うことにより、簡略化された工程が実現できる。
【００７６】
また、チタンシリサイド膜を用いたショットキ／サリサイド構造工程により電極工程を共通化し、更に簡略化された工程が実現できる。
【００７７】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００７８】
ショットキ電極として用いられる金属はチタニウム、コバルト、タングステン、ニッケル等及びこれらの合金或いはシリサイド等から選択できる。
【００７９】
また、本発明は、以下の付記に記載されるような構成が考えられる。
【００８０】
付記１として、金属層が単一種類の金属、合金、及び金属とシリコンとの化合物、或いは金属、合金、及び金属とシリコンとの化合物の積層膜のいずれか一つであることを特徴とする請求項５に記載のショットキダイオードを含む半導体装置の製造方法。
【００８１】
付記２として、第１の高濃度不純物層と離れ、金属層の下の前記ウェル領域の表面領域を挟むように位置する第２導電型を有する第２の高濃度不純物層を形成する工程を更に有することを特徴とする請求項５又は上記付記１に記載のショットキダイオードを含む半導体装置の製造方法。
【００８２】
付記３として、第１の高濃度不純物層と離れ、第１の高濃度不純物層と重なる領域を含む第１導電型を有する第３の高濃度不純物層を形成する工程を更に有することを特徴とする請求項５、上記付記１、または上記付記２に記載のいずれか一つに記載のショットキダイオードを含む半導体装置の製造方法。
【図面の簡単な説明】
【００８３】
【図１】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図２】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図３】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図４】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図５】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図６】本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面の模式図。
【図７】本発明による半導体装置の製造方法の第１の実施例を工程順に示すフローチャート。
【図８】本発明による半導体装置の製造方法の第１の実施例における深さ方向の不純物分布を示すグラフ。
【図９】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１０】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１１】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１２】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１３】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１４】本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面の模式図。
【図１５】本発明による半導体装置の製造方法の第２の実施例を工程順に示すフローチャート。
【図１６】従来例における半導体装置を示す断面の模式図。
【符号の説明】
【００８４】
１０、３０  シリコン基板
１１  第１の絶縁膜
１２  第２の絶縁膜
１３  第３の絶縁膜
１４  素子分離領域
１５ａ、３３  Ｎ型ウェル領域
１５ｂ  Ｐ型ウェル領域
１６  ゲート絶縁膜
１７  ゲート電極膜
１８ａ、１８ｂ  エクステンション領域
１９  第１のＮ＋不純物領域
２０  側壁絶縁膜
２１ａ、２１ｂ  ソース及びドレイン領域
２２ａ  第１のＰ＋不純物領域
２２ｂ  第２のＮ＋不純物領域
２３  Ｎ型不純物領域
２４  マスク絶縁膜
２５  窒化チタン／チタン積層膜
２５ａ  チタンシリサイド膜
２６  タングステン膜
３１  Ｎ＋型不純物埋込領域
３２  Ｐ型エピタキシャル層
３４  深いＮ＋型不純物領域
３５  金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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