(57)【要約】      （修正有）【課題】ビデオ入力データレートを増やすことなくディスプレイシステムのフレームレートを増加する、あるいは、ゆらぎを生じることなく、妥当な表示フレームレートで入力データレートを低減する装置及び駆動方法に関する。【解決手段】装置は、ビットセットの発生、ビットセットの制御、およびディスプレイ装置の区分けでなる駆動スキームを具え、駆動スキームは、通常のバイナリＰＷＭパルスをバイナリ副ビットセット（ＳＢＳ）と分割された主ビットセット（ＰＢＳ）に分割することができ、区分けしたディスプレイ装置用に、あらかじめ決められたディスプレイ時間とディスプレイシーケンスを伴うビットセットを生成することもでき、駆動スキームは、より周波数の低いビデオ回路を使用できるようにして、画像グラデーションを改善した標準テレビ解像度で高いフレームレートのディスプレイ画像を提供する。【選択図】図１Ａ
2006139278.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイ装置を駆動する方法において、バイナリ重み付パルス幅変調（ＰＷＭ）を提供するステップと、ディスプレイ装置を提供するステップと、当該ディスプレイ装置を区分けするステップを具え、前記ディスプレイ装置のフレームデータの書き込み及び表示シーケンスを生成することを特徴とする方法。
【請求項２】
請求項１に記載の方法において、前記バイナリ重み付けＰＷＭが、主ビットセット（ＰＢＳ）と副ビットセット（ＳＢＳ）の組み合わせであり、
副ビットセットが、バイナリ重み付けデータビット群を具え、
主ビットセットが各ＰＢＳビットが、ディスプレイ時間インターバルのＮ個のセグメントに分割されている、バイナリ重み付データビット群を具え、
ＳＢＳのビットが、ＰＢＳディスプレイ時間インターバルに挿入され、挿入されたＳＢＳビットがＰＢＳディスプレイ時間インターバルに隣接していることを特徴とする方法。
【請求項３】
請求項２に記載の方法において、前記ＰＢＳのディスプレイ時間インターバルが均一に分割されていることを特徴とする方法。
【請求項４】
請求項２に記載の方法において、前記ＰＢＳのディスプレイ時間インターバルが不均一に分割されていることを特徴とする方法。
【請求項５】
請求項２に記載の方法において、前記ディスプレイユニットが、二つの記憶エレメントを具え、当該記憶エレメントの少なくとも一方がＰＢＳビットを含むことを特徴とする方法。
【請求項６】
請求項５に記載の方法において、前記ディスプレイ表示が、ＰＢＳとＳＢＳを表示するために分割されていることを特徴とする方法。
【請求項７】
請求項５に記載の方法において、前記ディスプレイ装置が単一のパーティションであることを特徴とする方法。
【請求項８】
請求項５に記載の方法において、前記ディスプレイ装置が複数のパーティションを有することを特徴とする方法。
【請求項９】
請求項５に記載の方法において、前記ディスプレイ装置が垂直方向に区分けされていることを特徴とする方法。
【請求項１０】
請求項５に記載の方法において、前記ディスプレイ装置が水平方向に区分けされていることを特徴とする方法。
【請求項１１】
請求項５に記載の方法において、前記ディスプレイ装置が斜め方向に区分けされていることを特徴とする方法。
【請求項１２】
請求項５に記載の方法において、前記ディスプレイ装置が全部でＮ個のパーティションに区分けされており、Ｎ番目のパーティションのＳＢＳの表示インターバルが、（Ｎ−１）番目のパーティションのＰＢＳの表示インターバル内に配置されていることを特徴とする方法。
【請求項１３】
請求項１２に記載の方法において、パーティションＮがＳＢＳのビットを表示しており、パーティションＮにおける記憶バンクのいずれの記憶エレメントにもデータが書き込まれていないことを特徴とする方法。
【請求項１４】
請求項１２に記載の方法において、パーティションＮがＰＢＳのビットを表示しており、パーティションＮにおける記憶バンクのいずれかの記憶エレメントにデータが書き込まれているが、書き込まれていなければならないのではないことを特徴とする方法。
【請求項１５】
請求項１２に記載の方法において、動作を表示している装置のいずれの時間においても、少なくとも一のパーティションがＰＢＳのビットを表示していることを特徴とする方法。
【請求項１６】
請求項１２に記載の方法において、記憶バンクが、２以上の記憶エレメントを含むように変形されていることを特徴とする方法。
【請求項１７】
請求項１ないし１６のいずれかに記載の方法において、ディスプレイユニットが２以上の記憶エレメントを具え、当該記憶エレメントの少なくとも一つがＰＢＳのビットを含むことを特徴とする方法。
【請求項１８】
請求項１７に記載の方法において、パーティションＮがＳＢＳのビットを表示しており、パーティションＮにおける記憶バンクのいずれかの記憶エレメントにデータが書き込まれていることを特徴とする方法。
【請求項１９】
請求項１７に記載の方法において、パーティションＮがＰＢＳのビットを表示しており、パーティションＮにおける記憶バンクのいずれかの記憶エレメントにデータが書き込まれていることを特徴とする方法。
【請求項２０】
請求項１１ないし１９のいずれかに記載の方法において、パーティションＮの幅がシングルラインであることを特徴とする方法。
【請求項２１】
請求項１１ないし１９のいずれかに記載の方法において、パーティションＮの幅が複数ラインであることを特徴とする方法。
【請求項２２】
請求項１１ないし１９のいずれかに記載の方法において、Ｎの幅と（Ｎ−１）が等しいことを特徴とする方法。
【請求項２３】
請求項１１ないし１９のいずれかに記載の方法において、Ｎの幅と（Ｎ−１）が等しくないことを特徴とする方法。
【請求項２４】
ディスプレイ装置のパルス幅駆動システムにおいて、請求項１ないし２３のいずれかに記載の方法によって駆動されることを特徴とするシステム。
【請求項２５】
請求項２４に記載のシステムにおいて、前記ディスプレイ装置が液晶ディスプレイ装置を具えることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の属する技術分野
本発明はディスプレイ装置に関するものであり、特にＬＣＤ、ＬＣＯＳ、ＯＬＥＤなどのピクセレーテッドディスプレイ装置を駆動する方法に関する。
【背景技術】
【０００２】
発明の背景
消費者マーケットにおいて低コスト、高解像度のディスプレイ製品が近年成長しているのは明らかである。電子銃を用いる真空管（ＣＲＴ）ディスプレイに代わるものが必要となり、この要求が高まっている。ＣＲＴ投影ディスプレイは、低発光出力、データアプリケーション用テキストが不明確、嵩が大きい、フットプリントが大きい、重量が大きい、消費電力が大きいといった不利益を有している。新世代の液晶（ＬＣ）ディスプレイは、持ち運び可能な、携帯電話やパーソナルデジタルオーガナイザなどのハンドヘルド装置の要求を満たす低電力で動作するという利点を有する。ＬＣＯＳ（Liquid Crystal on Silicon）などの活性マトリックス液晶ディスプレイ（Active Matrix Liquid Crystal Display: AMLCD）に基づく新技術は、高解像度という点で更なる利点を有しており高品位リアプロジェクションテレビ（ＲＰＴＶ）とマルチメディアフロントプロジェクタの要求を満たすものである。
【０００３】
液晶ディスプレイ（ＬＣＤ）は、基本的にガラス基盤の上に透明ＩＴＯ（インジウム錫酸化物）を被覆することによって形成される二つの電極でできている。これらの電極間に、液晶（ＬＣ）でできた薄層が挟まれている。電極の内側表面は、ＬＣの分子を整列させるためにバフ仕上げしたポリマで被覆されている。ＬＣ分子は、電子化学反応が生じることを防ぐ目的で動作用のＤＣ平衡電圧を必要とする。適当なＡＣ駆動電圧を電極に与えると、電極間に電界が生じ、プレートと内側にはさまれたＬＣ分子である電極が、ここに生じた電界にさらされる。影響を受けたＬＣ分子が回転し、与えられた電界の方向に自身を整列させる。この整列の変化は、それを透過する光の光学特性と偏光を決定する。わずかなパワーの電気パルスを用いて入射光を偏光させることによって、ＬＣＤの明度とコントラストが制御される。ＬＣの偏光マニピュレーションのステージは、二乗平均（ＲＭＳ）電圧に相答する。したがって、ディスプレイのコントラストは、ＬＣ層に印加されるＲＭＳ電圧に依存する。この光マニピュレーションによる画像表示方法は、ＬＣＤｓをハンドヘルドディスプレイ装置用の好ましいテクノロジィにする。
【０００４】
受動ＬＣＤは単純かつ経済的であり、ハンドヘルド装置のマーケットを占めている。しかしながら、ディスプレイ中の列が多いほど、電圧の印加時間が短くなるため、ディスプレイサイズが制限される。隣接するピクセル電圧間のクロストーク効果と共に、大容量受動−マトリックスＬＣＤは、低コントラスト、限定されたビューイング角度、限定されたグレィスケールなどの問題がある。
【０００５】
ＬＣＤの解像度を高めるための一解決法は、活動マトリックス液晶ディスプレイ（ＡＭＬＣＤ）を使用することである。ＡＭＬＣＤでは、ピクシレーティッドディスプレイ装置の各ピクセルにスイッチが配置されている。トランジスタあるいはダイオードなどのスイッチが、ピクセル記憶エレメントとして動作させ、したがって、ピクセルマトリックスを活性化する。ＴＦＴ ＬＣＤは、ＡＭＬＣＤ技術のベンチマークの一つである。これは発達したディスプレイ技術であり、直視ＬＣＤアプリケーションに利用可能なミニチュア高解像度バージョンである。いずれにせよ、各ＴＦＴエレメントが、ピクセルの所定の領域（通常４０％）を占めている。したがって、光スループットが有意に低減され、熱が発生する。このファクタは、より高い解像度を求めてより小さいピクセルとするのを困難にする。
【０００６】
ＬＣＯＳ（Liquid Crystal On Silicon）に基づいて、新しい世代のディスプレイ技術が、高いスループット、高いピクセル口径比、およびＡＭＬＣＤ用の高輝度の解決法を提供している。反射ＬＣＯＳ技術は、ＨＤＴＶなどのより新しい商業的テレビジョン放映基準用に超高解像度を実現する道を開いている。ＬＣＯＳディスプレイは、シリコン基板と、ガラス基板上に被覆された共通の透明ＩＴＯ電極とからなる。ＬＣＤに関しては、電極間に薄いＬＣ層がある。シリコン基板上の回路は、ＬＣ光学特性を制御する電界が生じるように各ピクセルの電極に電圧をかける。これらのピクセル電極は、反射ミラーとしても動作する。透明電極を通ってデバイスに入射する光は、各ピクセルに印加された電圧に応じてＬＣ電気−光で変調される。反射された画像は、投影オプティクスによってスクリーンに向けられるか、あるいは、直視アプリケーション等の光学レンズによって方向付けられる。
【０００７】
ＡＭＬＣＤ用の従来のアーキテクチャの一つは、ＤＲＡＭ状のピクセルアレイ回路である。その記憶エレメントは、スイッチと記憶コンポネントのみを有する。例えば、アナログ記憶エレメントは、ゲートラインに接続されたゲートと、データラインに接続されたソースと、記憶コンデンサに接続されたドレインを有するトランジスタで構成されている。このアーキテクチャの標準アドレスモードは、アレイの上から下へ同時に一のゲートライン（列）を選択する一方で、対応するデータライン（行）に接続されているデータドライバは、ピクセルに書き込み用の駆動電圧を提供している。ゲートラインをアクティベートすることによってトランジスタがターンオンされると、そのデータラインの電圧が記憶コンデンサに書き込まれる。記憶コンデンサがピクセルミラーに直接接続されている場合は、ミラー電極と、ＬＣ層にまたがる共通透明ＩＴＯ間にＬＣ電圧が生じる。典型的なねじれネマチックＬＣモードをこのデバイスに用いることは、１Ｖｒｍｓから４Ｖｒｍｓの間のＲＭＳ電圧、すなわち、約８Ｖのピークツーピーク動作電圧スイングを必要とする。この場合、ピクセルセルの構造を、標準的なＣＭＯＳロジック以外の製造工程を用いて対応するグレィスケールレベルを表示するための正確なＬＣ電圧レベルを保持し、維持するようにすることによってより精密に構成しなければならない。この結果、精密なピクセルセルの設計とデジタル−アナログ回路が、アナログ記憶構造ＡＭＬＣＤの構成の邪魔になってしまう。
【０００８】
ピクセルミラーに高電圧レベルを印加することとは別に、グレィスケールレベルをパルス幅変調（ＰＷＭ）を用いてデジタル的に与えることができる。デジタルＰＷＭを用いたＡＭＬＣＤでは、デジタル記憶エレメントは、アナログスイッチと記憶コンデンサを置き換える。デジタル記憶エレメントを用いる場合、デジタル化した電圧パルスがピクセルミラーに与えられる。ミラー電極と共通ＩＴＯガラス電極間の薄いＬＣ層は、印加されたデジタル電圧パルスを、ＬＣ層の間にあるＬＣ分子によって実行されるデジタル−アナログメカニズムによってアナログＲＭＳ電圧に変形する。一のフレーム時間中にピクセルミラー全体に印加されたすべてのパルスを用いて、グレィスケールレベルを変化させることができる。特に、バイナリ重み付ＰＷＭは、バイナリ重み付ＰＷＭのビットの増加が、表示されるグレィスケールの解像度を改善するため、頻繁に使用される。単純化のために、ＰＷＭスキームが４ビットを含むワード用に図示されている。ＰＷＭスキームの４ビットワードは、フレーム時間を１６の時間インターバル（グループ１、２、４および８に分けられている）に分ける。このワードの各ビット２０、２１、２２および２３は、ミラー電極に電圧パルスを与える自身の時間を有している。バイナリ重み付ＰＷＭでは、ビット（２０）は、通常最小有意ビット（ＬＳＢ）とされている最も短い時間インターバル（１）を有する。ビット（２１）は、二つの時間インターバル（２）を有しており、ビット（２２）は４つの時間インターバル（４）を有している。残りのビット（２３）は、最大有意ビット（ＭＳＢ）として知られており、最も長い時間インターバル（８）を含む。４−ビットワードのビットの組み合わせを変えることによって、異なるグレィスケールレベルが達成される。４ビットワードで生じうるグレィスケールレベルは１６であり、８ビットワードでは２５６のグレィスケールレベルが生じ得る。
【０００９】
基本的なＡＭＬＣＤは、アナログ記憶スキームを用いたものでも、あるいはＰＷＭスキームを用いたものであっても、ゲートライン操作用の電圧パルスを発生する列ドライバと、ピクセルデータ用電圧を発生する行ドライバを具える。例えば、ＶＧＡディスプレイ装置は、６４０の行（データ）ドライバと４８０の列（ゲート）ドライバを含む。ＡＭＬＣＤにアドレスする場合、列ドライバが記憶エレメントに電圧パルスを印加して、データ書き込み動作を可能にする。データ書き込み動作は、ディスプレイ装置の上から下へ一度に一列、シーケンシャルに行われる。この列の選択手順が開始し、４８０全部の列がひきつづいて選択されるまで繰り返される。ＬＣＤ内に表示されているどの画像についても、連続的にリフレッシュされなくてはならない。すなわち、画像データが、ＬＣ分子の「ＤＣバランスを保つ」ようにピクセルミラーに書き直されなければならない。一の画像について４８０列全部にアドレスするのに必要な時間は、ディスプレイのリフレッシュレートを決定するために重要なファクタである。
【００１０】
リフレッシュレートを決定する別のファクタがゆらぎを考慮することであることは確立されている。ゆらぎのないディスプレイ動作には、高フレームレートを使用する必要がある。ベサ（Video Electronics Standards Association (VESA)）は、ゆらぎのないリフレッシュレートを７５Ｈｚあるいは８０Ｈｚとしており、今日受け入れられているゆらぎのないディスプレイ用リフレッシュレートは７０Ｈｚおよびそれ以上である。したがって、データアドレス回路は、リフレッシュレートが高いほど、データアドレス速度が高くなるため、周波数が制限されている。ＰＷＭスキーム用に７０Ｈｚのリフレッシュレートで稼動し、原色につき４ビットを有するＶＧＡディスプレイ装置について、リフレッシュ周波数帯域幅は（６４０×４８０×１６×７０）Ｈｚである。グレィスケールレベルの改善に伴って、８ビットのデータワードを有するディスプレイは、基本的にリフレッシュレベル周波数帯域幅を（６４０×４８０×２５６×７０）Ｈｚに上げている。単にグレィスケールレベルを伴うだけの場合は、ディスプレイの解像度は装置のリフレッシュ帯域幅にも影響を与える。今日では、例えば１９２０×１０８０ピクセルを有するＨＤＴＶシステムなどの、解像度が高く色の豊富なシステムは、リフレッシュ帯域に有意に影響する。
【００１１】
上述したとおり、バイナリ重み付ＰＷＭ駆動スキームは、フレーム時間を複数の時間インターバルに分割する。ワードの各ビットは、自身の表示時間を表しており、入ってくるデータの新フレームが一の時間の間に記憶エレメントに書き込まれなくてはならない。一般的に、一のワードのＬＳＢは、もっとも短い時間を有し、全ディスプレイ装置のデータアクセスの発行が、この短いＬＳＢ表示時間インターバル内に完成されなければならない。ディスプレイ装置の解像度が現在のテレビ標準に押し上げられると、ＬＳＢの表示期間はデータ書き込みプロセスに十分でなくなる。結果的に、高解像度で多彩なカラーディスプレイ装置は、技巧を必要としないディスプレイシステムを達成できる変調スキームまたはデータ書き込み方法を探索している。
【００１２】
発明の概要
本発明によれば、ディスプレイ装置を駆動する方法を提供するものであり、バイナリ重み付パルス幅変調（ＰＷＭ）を提供するステップと、ディスプレイ装置を提供するステップと、このディスプレイ装置を区分けするステップによって特徴付けられ、これによってディスプレイ装置用のフレームデータの書き込み及び表示シーケンスを発生する。
本発明を用いて、ビデオ入力データレートを増加させることなく、ディスプレイシステムのフレームレートを増加させる方法が提供される。この方法は、ＰＷＭのビットシーケンスを変調し、ディスプレイ装置を区分けすることによってバイナリ重み付ＰＷＭ駆動システムの高速データクロックの制約を克服するものである。一の実施例では、バイナリ重み付ＰＷＭデータワードは、副ビットセット（Secondary Bit Set: SBS）と、主ビットセット（Primary Bit Set: PBS）の二つの部分に分けられる。ＳＢＳデータは、バイナリ重み付データビット群でなる。ＰＢＳは、ＰＢＳの各ビットがディスプレイ時間インターバルのＮ個のセグメントに分けられているバイナリ重み付データビット群でなる。次いで分割されたＰＷＭのビットシーケンスが変調され、ＳＢＳのビットがＰＢＳディスプレイ時間インターバルに挿入される。ここでは、挿入されたＳＢＳビットが所定のＰＢＳディスプレイ時間に隣接している。
【００１３】
更なる実施例においては、変調したＰＷＭデータワードが、区分けしたディスプレイ装置内でその書き込み動作と表示動作に先行している。所定のパーティションにおけるＳＢＳのビットの表示時間インターバルは、別組織のパーティション内のＰＢＳビットのディスプレイ時間インターバル上に位置するように構成されている。半分に区分けされたディスプレイ装置用に、第１のハーフパーティションにおける書き込み及び表示プロセスは、変調ビットシーケンスで動作している。第２のハーフパーティションにおけるプロセスは、同じシーケンスで動作し、最後の二つのビットが変調ビットシーケンスの前に回転する。本発明では、ディスプレイ装置区分けスキルとビットシーケンス変調スキームを用いて、データ書き込み及び表示動作を制御することによってデータクロックレートが低減される。
【００１４】
本発明のその他の実施例では、各ディスプレイユニットは二つの記憶エレメントでなり、この記憶エレメントの少なくとも一方が、次のフレーム（フレームＮ＋１）期間に表示されるべきＰＢＳのビットを含んでいる。ＰＢＳのビットの所定の分割されたディスプレイ時間インターバルの間、ＳＢＳのビットのうちの一つが、同じディスプレイユニットの連続する記憶エレメント内に書き込まれる。更なる実施例では、ビットシーケンス変調スキームの使用に伴って、データ書き込みプロセスが、データワードのＬＳＢの短いディスプレイ時間インターバルに影響されることなく、ひっきりなしに稼動する。
【００１５】
本発明の更なる実施例では、ディスプレイ区分スキルが、同じ装置内で複数の区分を提供する。変調ＰＷＭデータワードは、複数の区分けしたディスプレイ装置のうちの一のパーティション内で書き込み動作と表示動作に先行している。所定のパーティションにおけるＳＢＳのディスプレイ時間インターバルは、複数の区分けしたディスプレイデバイスの別組織のパーティション内のＰＢＳのビットのディスプレイ時間インターバル上に位置するように構成されている。
【００１６】
本発明の更なる実施例では、２以上の記憶エレメントを有するディスプレイユニットを具えるＰＷＭシステムの駆動方法が記載されている。少なくとも一の記憶エレメントは、ＰＢＳの一のビットを含んでおり、ＳＢＳのビットは、代替的に二つの残りの記憶エレメント内に書き込まれる。ＳＢＳのビットの書き込み及び表示プロセスは、デバイスを区分けしていない単一のディスプレイデバイス内で同じディスプレイインターバルで生じる。
【００１７】
更なる実施例では、本発明の駆動方法は、所定数のパーティションに区分けされたディスプレイ装置に適用される。更なる実施例では、本発明のディスプレイ装置の各パーティションが、均一にまたは不均一に区分けされている。更に、各パーティションのライン数は、単一ラインあるいは複数ラインに限定されない。
【００１８】
本発明の別の実施例では、ＰＷＭシステムを駆動する方法が、データの全フレームを表示するのに適用されている。各ディスプレイユニットが二つの記憶エレメントで成るフレーム期間中、ディスプレイ期間は、ディスプレイ装置へのデータワードの書き込み用に用いられ、書き込み処理がＰＢＳのビットが遅延されているパーティションでのみ生じる。更なる実施例においては、本発明を使用するディスプレイ装置は進行中のフレームデータの表示にも使用されている。
【００１９】
ビットセットの発生と、ビットセットの制御と表示デバイスの区分けを具える方法が確立されており、ディスプレイシステムのフレームレートを上げるようにしているが、それは、元のビデオ入力データレートで行われている。これは、特に、高解像度で多彩なカラーディスプレイ装置において技巧を必要としないディスプレイシステムを達成するために使用される。図面の残りの部分は、本発明の特性と利点の更なる理解に使用される。
【００２０】
以下に述べる詳細は、説明のためだけのものであり、本発明を限定するものではない。
【００２１】
本発明は、変調ビットシーケンスの使用と、バイナリ重み付ＰＷＭ駆動システムの高速データクロックの制約を克服するディスプレイ装置区分けスキルを提供する。
【００２２】
図１Ａは、二つの記憶エレメントを具える装置のディスプレイユニットを示す図である。図１Ｂは、ディスプレイ装置１００の一実施例を示すものであり、典型的なバイナリ重み付パルス幅変調スキームで駆動される。書き込みシーケンスは、ディスプレイ装置の第１列から最後の列までである。本例において、同じビットの書き込みシーケンスと表示シーケンスは連続して生じる。表示インターバル１０１において、ディスプレイ装置はＢ０を表示しているが、同時にディスプレイ装置全体のＢ１がディスプレイユニットの下側の記憶エレメント２内にラッチされる。Ｂ１の書き込みプロセスは、表示時間Ｂ０が終わる前に終了しなければならない。次の表示インターバル１０２の書き込み及び表示プロセスは、表示インターバル１０１の一方と同じである。表示インターバル１０２において、ディスプレイ装置はＢ１を表示しているが、同時にディスプレイ全体のＢ２がディスプレイユニットの下側の記憶エレメント１内にラッチされる。書き込みプロセスＢ２は、Ｂ１の表示時間が終わる前に終了しなければならない。上述したこの書き込み及び表示プロセスは、表示装置全体に表示されるどのビットにも適用することができる。
【００２３】
本実施例では、バイナリ重み付ＰＷＭ信号の各ビット書き込み用データクロック期間は：
【数１】
2006139278.tif 000003
となり、ここで、frame peripdは、一のフレーム全体を表示するのに必要な時間をあらわす。ＬＣＯＳイメージについては、ＤＣ平衡スキームを適用するために、この状態におけるフレーム期間は、正フレームまたは負フレームのいずれかを表示するのに必要な時間をあらわす。Bit widthは、特定のビットのグレィスケールレベルを表す。Max. No. of grayscale level は、バイナリ重み付ＰＷＭデータを表すことができるグレィスケールレベルの最大数を表す。No. of display unit はディスプレイ装置のピクセル解像度、すなわち列の数×行の数を示す。Input bus width は、入力ベクトルのビット数を示す。
【００２４】
例えば、解像度が６４０×４８０で、５ビットのバイナリ重み付ＰＷＭデータで駆動する典型的なディスプレイシステムを考えると、各ビットのデータクロック期間は、フレーム期間と入力バスの幅をファイナライズした後に計算することができる。フレーム期間が８．３３ｍｓであり、入力バス幅が８であると仮定すると、各ビットのデータクロック期間は下記のとおりである。
【表１】
2006139278.tif 000004
【００２５】
本システムのデータ書き込みプロセスは、二つの異なる実施例で実行することができる。一の実施例では、バイナリ重み付ＰＷＭデータの各ビットが、上記表による異なるデータクロック周波数によって駆動される。別の実施例では、バイナリ重み付ＰＷＭデータの全ビットが、同じデータクロック周波数で駆動され、このデータクロック周波数は、上記表に示す最大データクロック周波数すなわち、データクロック周波数Ｂ０より大きいか、あるいは少なくともこれに等しい。しかしながら、両実施例について、少なくとも一のデータクロックが、上述の表に示されている最大データクロック周波数、すなわち、１／６．７８ｎｓより大きいか、あるいはこれに等しい。この高速データクロックは、ほとんどのシステムに適用するには高価すぎる。
【００２６】
図２は、典型的なバイナリ重み付ＰＷＭデータワード２００を示す図であり、主ビットセット（ＰＢＳ）２０１と、副ビットセット（ＳＢＳ）２０２の二つの部分に分かれている。副ビットセット（ＳＢＳ）は、バイナリ重み付データビット群で構成されている。通常のケースでは、ＳＢＳが複数のより有意でないビットを具える。しかし、当業者には、ＳＢＳがバイナリ重み付ＰＷＭデータワードのどのビットを具えていてもよいことは明らかである。主ビットセット（ＰＢＳ）は、ＰＢＳの各ビットがＮ個のディスプレイ時間インターバルに分割されているバイナリ重み付データビット群でできている。
【００２７】
図３Ａは、ＰＢＳデータワード３００が均一に分割されている典型的な例を示す。最大有意ビットＢ４が３つの部分に分割されており、この３つの部分は同じ長さを有する。一方、Ｂ３とＢ２は二つの部分に分割されており、この二つの部分は同じ長さを有する。図３Ｂは、別の例を示しており、ここではＰＢＳデータワード３０１が各々、不均一に分割されている。最大有意ビットＢ４は、３つの部分に分割されており、この３つのセグメントは長さが等しくない。Ｂ３とＢ２は、二つの部分に分割されており、この二つの部分は長さが等しくない。当業者は、セグメントの数は限定されるものではなく、ＰＢＳデータワードの各ビットは、同じバイナリ重み付ＰＷＭデータワードで均一または不均一に分割することができることを認識している。
【００２８】
変調ビットシーケンスは、ＰＢＳ（主ビットＰＢとも言う）のビット群とＳＢＳ（副ビットＳＢとも言う）のビット群からなり、ＳＢＳのビットは、ＰＢＳのビットのディスプレイ時間インターバル中に挿入され、挿入されたＳＢＳのビットは、ＰＢＳのビットのディスプレイ時間インターバルに隣接されている。図４は、変調ビットシーケンス４００の例を示す図であり、ここで、ＳＢＳの二つのビットＢ０とＢ１が分割されたＰＢＳのビットＢ４に挿入される。当業者は、ＳＢＳのビットをＰＢＳの各ビットに挿入することが必須でないことを認識している。
【００２９】
図５は、本発明に使用するディスプレイ装置の区分けした配列を示す図である。ディスプレイ装置は、Ｎ個のパーティションに区分けされ、各パーティションが所定数の列または行で構成されている。図５ａ、ｂ、ｃ及びｄは、適用可能な様々な区分け方向を示す。図５ａおよびｂは、水平方向と垂直方向にそれぞれＮ個のパーティションに区分けされている二つのディスプレイ装置５００および５０１を示す。図５ｃは、Ｎ個のクラスタに区分けされているディスプレイ装置５０２を示し、図５ｄは、斜め方向にＮ個のパーティションに区分けされたディスプレイ装置５０３を示す。当業者には、分割する方向は上記実施例に限定されず、二つの隣接するパーティションの幅は同じであっても、異なっていてもよいことを認識している。
【００３０】
図６Ａは、本発明にかかるディスプレイ装置の書き込み及び表示プロセスを示す図であり、データクロックレートを低減するためのディスプレイ装置区分け配列および変調ビットシーケンスを使用している。ディスプレイ装置は、半分に分けられている。第１のハーフ部分６００については、液晶がＰＢＳとＳＢＳからなる変調ビットシーケンスによって駆動される。第２のハーフ部分６０１については、同じ変調ビットシーケンスであって、最後の二つのビットが変調ビットシーケンスの前部分に対して回転している変調ビットシーケンスで液晶が駆動される。この動作は、第１のハーフ部分６００のＳＢＳのビットの表示インターバルが第２のハーフ部分６０１のＰＢＳのビットの表示インターバルの上に確実に位置するようにし、第２のハーフ部分６０１のＳＢＳのビットの表示インターバルが、第１のハーフ部分６００のＰＢＳのビットの表示インターバルの上に確実に位置するようにする。当業者は、本発明がどのような変調ビットシーケンスにもまた回転するビット数がいくつであっても適用できることを認識している。
【００３１】
各ディスプレイユニットは、二つの記憶エレメントからなり、少なくとも一の記憶エレメントは、次の時間インターバルにおいて表示されるＰＢＳのビットを含む。ＳＢＳビットの一つが、ＰＢＳのビットの一の表示インターバルの間、残りの記憶エレメントに一のＳＢＳのビットが書き込まれる。時間インターバル６０２において、第１のハーフ部分６００の記憶エレメント２は、ＳＢＳのビットＢ０を含んでおり、これは目下、ディスプレイ装置の第１のハーフ部分６００に表示されている。同時に、他方の記憶エレメントは、ＰＢＳのビットＢ４を含んでおり、これは、ＳＢＳのＢ０の表示インターバルの後、表示される。この結果、ディスプレイインターバル６０２の間、すべての記憶エレメントが完全にふさがっており、第１のハーフ部分６００において二つの記憶エレメントのどちらか一方にデータを書き込むための場所がない。すべての記憶エレメントがデータの書き込みに使用できないため、区分けスキルを用いることなく、データの書き込みが時間インターバル６０２で停止されてしまう。
【００３２】
第２のハーフ部分６０１の変調ビットシーケンスのビット回転動作を伴って、第２のハーフ部分６０１のＰＢＳのビットＢ４の表示インターバルは、時間インターバル６０２に配置されている。第２のハーフ部分６０１のＰＢＳのビットＢ３が時間インターバル６０７ですでに表示されているので、第２のハーフ部分６０１の記憶エレメント２は、時間インターバル６０２において新たなデータ書き込み用にフリーになる。この利点を使用することによって、書き込みプロセスは停止する必要がなく、第２のハーフ部分６０１の記憶エレメント２にデータを書き込み続けることができる。
【００３３】
上述の実施例から、二つのパーティションの書き込み及び表示プロセスは反転させることができる。時間インターバル６０３において、第２のハーフ部分６０１の記憶エレメント２は、ＳＢＳのビットＢ１を含んでおり、これは、表示装置の第２のハーフ部分６０１に表示されており、他方の記憶エレメントは、ＰＢＳのビットＢ４を含んでおり、これは、ＳＢＳのＢ１の表示インターバルの後表示される。この結果、表示インターバル６０３の間、すべての記憶エレメントが完全にふさがり、第２のハーフ部分６０１において二つの記憶エレメントのいずれか一方にデータ書き込み用の場所がない。区分け配列を用いることなく、時間インターバル６０３において、すべての記憶エレメントがデータの書き込みに使用できないので、データ書き込みは停止しなければならない。
【００３４】
第１のハーフ部分６００の変調ビットシーケンスのビット回転動作によって、第１のハーフ部分６００のＰＢＳのビットＢ４の表示インターバルは、時間インターバル６０３に配置されている。第１のハーフ部分６００のＳＢＳのビットＢ０はすでに時間インターバル６０８において表示されているので、第１のハーフ部分６００の記憶エレメント２は、時間インターバル６０３において新しいデータの書き込み用にフリーになる。この利点を利用することによって、書き込みプロセスを停止する必要がなく、第１のハーフ部分６００の記憶エレメント２にデータの書き込みを続けることができる。
【００３５】
全ページデータの書き込みプロセスが一ビット長内で終了しなければならないという制約を伴わず、書き込みデータの全フレーム期間を完全に利用することによって、本発明のデータクロック期間は、
【数２】
2006139278.tif 000005
となる。
【００３６】
解像度が６４０×４８０で、８ビットの入力バス幅を有する５ビットのバイナリ重み付ＰＷＭデータワードで駆動される典型的な表示システムを考慮すると、フレーム期間は８．３３ｍｓに等しいので、システムのデータクロック周波数は、１／４３ｎｓである。この結果を本発明を使用しないシステムのデータ期間と比較すると、フレームレートを減らすことなくデータクロックレートを大きく低減できることがわかる。
【００３７】
時間インターバル６０４と６０５においては、第１及び第２のハーフ部分６００と６０１の双方が、ＰＢＳのビットＢ３とＢ４をそれぞれ表示している。この場合、第１のハーフ部分６００のビットＢ２と、第２の半部分６０１のＢ０は、時間インターバル６０６ですでに表示されているので、第１及び第２のハーフ部分６００と６０１の双方の記憶エレメント２がフリーになって、データの書き込みを行うことができる。この結果、時間インターバル６０４と６０５の間の第１及び第２のハーフ部分の書き込みプロセスは交換可能である。図６Ａに示す一実施例では、第１のハーフ部分６００の書き込みプロセスが時間インターバル６０５で生じ、一方、第２のハーフ部分６０１の書き込みプロセスは時間インターバル６０４で生じる。図６Ｂに示す別の実施例では、第１のハーフ部分６０９の書き込みプロセスが時間インターバル６１１で生じ、第２のハーフ部分６１０の書き込みプロセスが時間インターバル６１２で生じる。これらの実施例の両方とも、ディスプレイ装置に表示するべきビットシーケンスを変えるものではない。
【００３８】
図７は、本発明にかかる変調スキームを示す図であり、ディスプレイ装置が３つの部分に区分けされている。第１のパーティション７００では、ＰＢＳとＳＢＳを具える変調ビットシーケンスで液晶が駆動される。第２のパーティション７０１では、ＰＢＳとＳＢＳを具える同じ変調ビットシーケンスであって、最後のビットＢ３が変調ビットシーケンスの前へ回転しているシーケンスで液晶が駆動される。第３のパーティション７０２については、第１のパーティション７００に示す変調ビットシーケンスと同じものであって、最後の二つのビットＢ２とＢ３が変形ビットシーケンスの前側に回転しているＰＢＳとＳＢＳを具えるシーケンスで液晶が駆動される。
【００３９】
このビット回転動作は、第１パーティション７００のＳＢＳのビットの表示インターバルを、第２パーティション７０１及び第３パーティション７０２のどちらか一方、あるいは双方のＰＢＳのビットの表示インターバルの上に位置させる。同時に、第２パーティション７０１のＳＢＳのビットの表示インターバルは、第１パーティション７００と第３パーティション７０２のどちらか一方あるいは双方のＰＢＳのビットの表示インターバルの上に配置する。このビット回転プロセスはまた、第３パーティション７０２のＳＢＳのビットの表示インターバルを、第１パーティション７００と第２のパーティション７０１のどちらか一方あるいは双方のＰＢＳのビットの表示インターバルの上に配置する。当業者は、本発明が、あらゆる種類の変調ビットシーケンスおよびシーケンスの前に回転するあらゆる数のビットに適用できることを認識するであろう。
【００４０】
上述の実施例の各ディスプレイユニットは、二つの記憶エレメントでなり、この記憶エレメントの少なくとも一方がＰＢＳのビットを制約する。ＳＢＳビットは、ＰＢＳのビットの表示インターバルの間、残りの記憶エレメントに書き込まれるであろう。時間インターバル７０３において、第１パーティション７００の記憶エレメント２は、ディスプレイ装置の第１パーティション７００に現在表示しているＳＢＳのビットＢ１を制約し、他方の記憶エレメントが、ＳＢＳのビットＢ１の表示インターバルの後に表示されるＰＢＳのビットＢ４を制約する。この結果、すべての記憶エレメントは、全面的にいっぱいになり、時間インターバル７０３の間、第１パーティション７００においてデータを書き込む場所がない。
【００４１】
第２パーティション７０１と第３パーティション７０２の変調ビットシーケンスのビット回転動作によって、第２パーティション７０１と第３パーティション７０２のＰＢＳのビットＢ４とＢ３のディスプレイ時間は、時間インターバル７０３に配置される。第２パーティション７０１と第３パーティション７０２のＰＢＳのビットＢ３とＢ２は、時間インターバル７０４においてすでに表示されているので、第２パーティション７０１と第３パーティション７０２の双方の記憶エレメント１は、新しいデータの書き込み用にフリーになる。この利点を使用して、書き込みプロセスを停止する必要がなく、第２パーティション７０１または第３パーティション７０２のいずれか一方の記憶エレメント１にデータの書き込みを続けることができる。
【００４２】
上述の実施例は、ディスプレイユニットの下に二以上の記憶エレメントを有するものに適応することができる。図８は、書き込み及び表示プロセスに３つの記憶エレメントを使用している変調スキームを示す。当業者は、この変調を３以上の記憶エレメントに適用できることを認識するであろう。
【００４３】
時間インターバル８０１において、記憶エレメント１がＰＢＳのビットＢ４を保存しており、一方、記憶エレメント２は、時間インターバル８０２でディスプレイ装置８００に現在表示されているＳＢＳのビットＢ１を保存している。時間インターバル８０４で表示されるであろうＳＢＳのビットＢ０は、時間インターバル８０１の間に追加記憶エレメント３に書き込まれる。この結果、書き込みおよび表示プロセスが同じパーティションに同時に生じる。
【００４４】
本実施例では、ＰＢＳのビットの書き込み及び表示プロセスがＳＢＳの書き込み及び表示プロセスと同時に行われる。時間インターバル８０３において、記憶エレメント１は、時間インターバル８０５の最初の部分で表示されるべきＰＢＳのビットＢ４を保存しており、記憶エレメント２は、時間インターバル８０６の最終部分で表示されるべきＰＢＳのビットＢ２を保存している。時間インターバル８０７に表示されるであろうＰＢＳのビットＢ３は、時間インターバル８０３で追加の記憶エレメント３に書き込まれる。
【００４５】
二つの記憶エレメントを用いた駆動スキームと同様に、この実施例も、記憶エレメントの少なくとも一つが、ＰＢＳのビットの一つを制約し、ＰＢＳ内に挿入するＳＢＳのビットが残り二つの記憶エレメントに交互に書き込まれれる。ＳＢＳのビットの書き込み及び表示プロセスが、同じ表示インターバルで生じるので、ディスプレイ装置の区分けが不要である。当業者は、この実施例が所定数の部分に区分けされたディスプレイ装置に応用できることを認識している。
【００４６】
図９は、Ｍ個のパーティションに区分けされている別のディスプレイ装置９００を示す図である。各パーティションは、予め規定された変調ビットシーケンスによってロードされる。パーティションＮ−１については、ディスプレイユニットは、変調ビットシーケンス９０１でロードされる。パーティションＮについては、ディスプレイユニットは、パーティションＮ内のものと同じであり、シーケンスの前に回転する所定数のビットを有する変調されたビットシーケンス９０２でロードされる。パーティションＮ＋１については、ディスプレイユニットは、シーケンスの前に回転する所定数のビットを更に有する変調ビットシーケンス９０３によってロードされる。
【００４７】
各変調ビットシーケンスのシーケンスの前に回転するビット数は、いずれの表示インターバルにおいても少なくとも一のパーティションがＰＢＳのビットを表示しているというルールによって決まる。このことは、書き込みプロセスがＰＢＳを表示するパーティションにおいてのみ生じるように、各ディスプレイユニットが二つの記憶エレメントからなる全フレーム期間を、確実にデータワードをディスプレイ装置に書き込むのに全面的に使用することができるようにする。当業者は、各パーティションの幅を均等または不均等に区分けすることができ、各パーティションのライン数が単一ラインあるいは複数ラインのいずれにも限定されるものではないことを認識する。
【００４８】
図１０ａは、本発明を用いて２フレーム分のデータワードを表示するディスプレイ装置を示す。パーティション１は、変調ビットシーケンス１０００を表示しており、パーティション２は、ビットシーケンスの前側へ回転する二つのビットＢ２とＢ３を伴う別の変調ビットシーケンス１００１を表示している。
【００４９】
図１０ｂは、Ｍ個のパーティションに区分けされている表示装置用の一般的なケースを示す図である。パーティション１からパーティションＭまでの変調ビットシーケンスが、パーティション１からパーティションＭにかけてのドラフト態様で表示されている。
【００５０】
上記実施例は、本発明の背後にあるセオリとメカニズムを完全に説明している。当業者は、上述の実施例が本発明の精神と範囲からはずれない限り、あらゆる変形例が可能であることを認識している。
【００５１】
図面を参照して上述した本発明を用いて、新規なＰＷＭ変調スキームと、新規の駆動方法が紹介されている。この駆動方法によって、ディスプレイシステムのフレームレートを、ビデオ入力データレートを増やすことなく増加させることができる。あるいは、ゆらぎがなくおよび技巧を必要としないシステム用にフレームレートを変えることなく、ビデオ入力データが低減される。
【図面の簡単な説明】
【００５２】
【図１Ａ】図１Ａは、二つの記憶エレメントからなるディスプレイユニットを示す図である。
【図１Ｂ】図１Ｂは、典型的なバイナリ重み付パルス幅変調スキームで駆動されるディスプレイ装置を示す図である。
【図２】図２は、主ビットセット（ＰＢＳ）と副ビットセット（ＳＢＳ）を具えるバイナリ重み付ＰＷＭデータワードを示す図である。
【図３Ａ】図３Ａは、ＰＢＳの全ビットが均一に分割されているバイナリ重み付ＰＷＭデータワードを示す図である。
【図３Ｂ】図３Ｂは、ＰＢＳの全ビットが不均一に分割されているバイナリ重み付ＰＷＭデータワードを示す図である。
【図４】図４は、ＳＢＳのビットが分割されたＰＢＳのビット内に挿入されている変調ビットシーケンスを示す図である。
【図５Ａ】図５Ａは、水平方向に区分けされたディスプレイ装置を示す図である。
【図５Ｂ】図５Ｂは、垂直方向に区分けされたディスプレイ装置を示す図である。
【図５Ｃ】図５Ｃは、クラスタに区分けされているディスプレイ装置を示す図である。
【図５Ｄ】図５Ｄは、対角線方向に区分けされているディスプレイ装置を示す図である。
【図６Ａ】図６Ａは、本発明によるディスプレイ装置の書き込みおよび表示動作を示す図である。
【図６Ｂ】図６Ｂは、本発明によるディスプレイ装置の別の書き込みおよび表示動作を示す図である。
【図７】図７は、本発明にかかる変調スキームを示す図であり、表示装置が３つのパーティションに区分けされている。
【図８】図８は、本発明にかかる変調スキームを示す図であり、３つの記憶エレメントが書き込み及び表示プロセスに使用されている。
【図９】図９は、別のディスプレイ装置を示す図であり、所定の数のパーティションに区分けされている。
【図１０Ａ】図１０Ａは、ディスプレイ装置を示す図であり、これは二つのパーティションに区分けされて、本発明を用いて二つのデータワードフレームを表示している。
【図１０Ｂ】図１０Ｂは、ディスプレイ装置を示す図であり、Ｍ個のパーティションに区分けされており、本発明を用いて４つのデータワードフレームを表示している。
【図１Ａ】
2006139278.tif 000006
【図１Ｂ】
2006139278.tif 000007
【図２】
2006139278.tif 000008
【図３Ａ】
2006139278.tif 000009
【図３Ｂ】
2006139278.tif 000010
【図４】
2006139278.tif 000011
【図５Ａ】
2006139278.tif 000012
【図５Ｂ】
2006139278.tif 000013
【図５Ｃ】
2006139278.tif 000014
【図５Ｄ】
2006139278.tif 000015
【図６Ａ】
2006139278.tif 000016
【図６Ｂ】
2006139278.tif 000017
【図７】
2006139278.tif 000018
【図８】
2006139278.tif 000019
【図９】
2006139278.tif 000020
【図１０Ａ】
2006139278.tif 000021
【図１０Ｂ】
2006139278.tif 000022