(57)【要約】【課題】  接着剤層の硬化によって生じる応力の影響を抑えることができる固体撮像素子の製造方法を提供する。【解決手段】  半導体基体４内に光電変換素子６が形成され、半導体基体４の表面側に、絶縁層８中に配線層９を有する配線部が形成され、光電変換素子６に、半導体基体４の裏面側より光が照射される構成の固体撮像素子１を製造する方法であって、半導体基体４内に光電変換素子６を形成する工程と、配線層９と配線層を覆う絶縁層８とを形成する工程と、エッチングにより、半導体基体４の、光電変換素子６が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層１７を介して支持基板１８を貼り合わせる工程とを有するようにする。【選択図】      図５
2006032495.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体内に光電変換素子が形成され、
前記半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成され、
前記光電変換素子に、前記半導体基体の裏面側より光が照射される構成の固体撮像素子を製造する方法であって、
前記半導体基体内に前記光電変換素子を形成する工程と、
前記配線層と前記配線層を覆う絶縁層とを形成する工程と、
エッチングにより、前記半導体基体の、前記光電変換素子が形成されている部分を分割する工程と、
前記配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有する
ことを特徴とする固体撮像素子の製造方法。
【請求項２】
半導体基体内に光電変換素子が形成され、
前記半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成され、
前記光電変換素子に、前記半導体基体の裏面側より光が照射される構成の固体撮像素子であって、
前記配線部のさらに表面側に、接着剤層を介して支持基板が貼り合わされ、
前記絶縁層及び前記半導体基体の側壁に、シリコン酸化膜、シリコン窒化膜が形成されている
ことを特徴とする固体撮像素子。
【請求項３】
前記シリコン窒化膜の側壁に接着剤層が形成されていることを特徴とする請求項２に記載の固体撮像素子。
【請求項４】
少なくとも、半導体基体内に回路素子が形成され、前記半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成された半導体装置を製造する方法であって、
前記半導体基体内に回路素子を形成する工程と、
前記配線層と前記配線層を覆う絶縁層とを形成する工程と、
エッチングにより、前記半導体基体の、前記回路素子が形成されている部分を分割する工程と、
前記配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及びその製造方法、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像素子では、半導体基体の表面側に、光電変換素子、読み出し電極等の電極層、さらにはカラーフィルタ又はオンチップレンズ等が形成され、この表面側より光を入射させて撮像を行う構成となっている。
【０００３】
ところで、このような構成（いわゆる表面照射型）の固体撮像素子の場合、表面側に形成された電極層等で入射光が吸収、あるいは反射されてしまい、入射光に対する光電変換効率が低く、感度の低下が問題となっている。
【０００４】
そこで、近年、このような問題を解決する構成として、半導体基体の表面側に光電変換素子や読み出し電極等の電極層を形成し、半導体基体の裏面側にカラーフィルタ又はオンチップレンズ等を形成し、半導体基体の裏面側より光を入射させて撮像できるようにすることで、受光のための開口率を高くし、また、入射光の吸収、あるいは反射を抑えるようにした、いわゆる裏面照射型の固体撮像素子が用いられてきている（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００３−２７３３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述した裏面照射型の固体撮像素子では、半導体基体の裏面側より入射光を得るために、半導体基体の表面側に、光電変換素子や読み出し電極等の電極層を形成した後、半導体基体の裏面側を薄くする必要がある。
【０００７】
しかしながら、半導体基体の裏面側を薄くすると、基体固有のストレスのために平坦性が得られず、機械的にも弱くなる。
そこで、このような問題を解決する１つの方法として、半導体基体の裏面側を薄くする前に、半導体基体に支持基板を貼り合わせることが考えられる。
【０００８】
ここで、この方法により、裏面照射型の固体撮像素子を製造する工程を、図１２〜図１３を参照して説明する。
先ず、図１２Ａに示すように、例えばシリコン基板５２上に、埋め込み酸化膜（所謂ＢＯＸ層）５３を介して、単結晶シリコン層（所謂ＳＯＩ層）５４が形成されたＳＯＩ基板５５を用意する。
【０００９】
次に、ＳＯＩ基板５５の単結晶シリコン層５４内の所定の位置に光電変換素子５６を形成する。
そして、単結晶シリコン層５４上の所定の位置に絶縁膜（図示せず）を介して、ゲート電極５７と対のソース領域及びドレイン領域からなるＭＯＳ型のトランジスタＴｒ１を形成して、図１２Ｂに示す状態にする。なお、トランジスタＴｒ１のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層５４中の所定の位置に形成する。
【００１０】
次に、図１２Ｃに示すように、単結晶シリコン層５４上のＭＯＳ型のトランジスタＴｒ１と対応する位置に、絶縁層５８を介して多層の配線層５９（５９１，５９２，５９３）を形成する。
【００１１】
次に、図１３Ｄに示すように、絶縁層５８上に接着剤層６０を塗布して支持基板６１を貼り合わせる。なお、支持基板６１を貼り合わせる前に、絶縁層５８を平坦化する。
【００１２】
次に、上下を反転させることにより、ＳＯＩ基板５５の裏面側、すなわちシリコン基板５２が露出された状態にする。
そして、露出されたシリコン基板５２、埋め込み酸化膜５３を除去することにより、図１３Ｅに示すように、単結晶シリコン層５４が露出された状態にする。
【００１３】
この後は、図示しないが、単結晶シリコン層の裏面側に、絶縁膜、反射防止膜、平坦化膜等を形成し、光電変換素子に対応する部分に、カラーフィルタを介してオンチップマイクロレンズを形成する。
【００１４】
このようにして、裏面照射型のＣＭＯＳ型の固体撮像素子を製造することができる。
【００１５】
なお、接着剤層６０により支持基板６１を貼り合わせる工程では、例えば、４００℃以上の高温の熱処理を行うことにより密着性を良好にすることや、例えば、先に形成されたトランジスタＴｒ１等の回路素子や配線層５９の特性劣化温度以下の熱処理により、回路素子や配線層５９の特性に影響を与えないで密着性を向上することが考えられる。
また、接着剤層６０としては、貼り合わせ工程以降の成膜工程や熱処理工程において、熱ストレスが加えられても軟化しない材料や、内部からガスが発生しない材料を用いるとよい。さらに、接着剤層６０として、平坦性に優れ、埋め込み性の良い、例えば熱硬化型の有機塗布膜を用いてもよい。
【００１６】
ところで、貼り合わせ工程を行った後に、接着剤層６０が絶縁層５８や単結晶シリコン層５４等の薄膜基板に応力（ストレス）を与えたまま硬化してしまう場合がある。そして、このように応力が与えられた状態で、ＳＯＩ基板５５を裏面側から薄くすると、応力の開放により単結晶シリコン層５４等が歪んでしまう問題が生じる。
【００１７】
すなわち、絶縁層５８の表面と支持基板６１との貼り合わせのように、貼り合わせ面積が大きい場合では、その分接着剤層６０が薄膜基板側に与える応力が大きくなっている。そして、このような状態において、図１３Ｄ〜図１３Ｅに示したように、支持基板５２及び埋め込み酸化膜５３を除去すると、膜厚の厚い支持基板５２等で支えられていた応力が開放され、この応力が膜厚の薄い単結晶シリコン層５４等にかかり、単結晶シリコン層５４が歪んでしまう。
この場合、単結晶シリコン層５４内に形成された光電変換素子５６の電気的特性が変動してしまう。また、応力のかかり具合が単結晶シリコン層５４内で変動するために、光電変換素子５６の電気的特性が安定しない。
【００１８】
また、接着剤層６０と絶縁層５８との間や接着剤層６０と支持基板６１との間では、熱膨張率に差があるので、貼り合わせ工程以降の成膜工程や熱処理工程において、絶縁層５８と支持基板６１との間で剥がれや反りの問題が発生してしまう。
【００１９】
また、絶縁層５８と支持基板６１との間の接着強度（密着強度）が弱い場合は、貼り合わせ界面に空孔やボイド等が形成されてしまうことがある。これら空孔やボイドの発生によって貼り合わせ面で剥離が生じた場合は、単結晶シリコン層５４の裏面側の平坦性が得られず、単結晶シリコン層４の裏面側に対して露光工程を行うことができなくなる等の問題が生じる。
また、例えば、チップ状態にダイシングする工程の際に、支持基板６１から絶縁層５８が剥がれてしまい、所望のデバイス特性を得ることができない。
【００２０】
なお、上述の説明では、複数の層から形成されたＳＯＩ基板５５から、固体撮像素子を製造する場合を挙げて説明を行ったが、例えば、単層のシリコン基板から上述した構成の固体撮像素子を製造する場合においても同様の問題が生じる。
【００２１】
また、これ以外にも、例えば、半導体装置を製造する場合においても同様の問題が生じることが考えられる。
【００２２】
すなわち、半導体装置においては、近年の素子の微細化に伴う高集積化により、トランジスタの使用ゲート数が大幅に増加し、論理回路のセル間、また、マイクロ機能のブロック間を結合する配線層のレイアウトが複雑化している。配線層は、上記セル間またはブロック間を最短距離や等距離で結ぶことが望ましいが、レイアウトの都合により、このように結ぶことが困難となってきている。
そこで、このような問題を解決するために、基板の表面側のみならず、基板の裏面側にも配線層を形成した構成が提案されている。
【００２３】
しかし、この構成の半導体装置を製造する場合においても、上述した構成の固体撮像素子を製造する場合と同様に、半導体基体の表面側にトランジスタ等の回路素子や配線層を形成し、絶縁層上に接着剤層を介して支持基板を貼り合わせた後、半導体基体を裏面側から薄くすることが考えられる。
したがって、このような場合においても、上述した裏面照射型の固体撮像素子を製造する場合と同様の問題が生じる。
【００２４】
上述した点に鑑み、本発明は、接着剤層の硬化によって生じる応力の影響を抑えることができる固体撮像素子及びその製造方法、半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００２５】
本発明に係る固体撮像素子の製造方法は、半導体基体内に光電変換素子が形成され、半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成され、光電変換素子に、半導体基体の裏面側より光が照射される構成の固体撮像素子を製造する方法であって、半導体基体内に光電変換素子を形成する工程と、配線層とこの配線層を覆う絶縁層とを形成する工程と、エッチングにより、半導体基体の、光電変換素子が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有するようにする。
【００２６】
本発明に係る固体撮像素子の製造方法によれば、半導体基体内に光電変換素子を形成する工程と、配線層とこの配線層を覆う絶縁層とを形成する工程と、エッチングにより、半導体基体の、光電変換素子が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有するので、エッチングによって、半導体基体の光電変換素子が形成されている部分を分割することにより、接着剤層が硬化して半導体基体に応力がかかっても、応力を分割された各部分に分散させることができる。これにより、例えば、半導体基体を裏面側から薄くしても、半導体基体の光電変換素子が形成された部分に必要以上に応力がかからず、この部分が応力により歪むことを防ぐことができる。
また、エッチングにより、半導体基体の、光電変換素子が形成されている部分を分割した後に、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせているので、接着剤層は、配線部の表面だけではなく、分割した各部分の間にも形成される。このため、分割した各部分の間の接着剤層の分、接着面積を大きくすることができるので、支持基板を高い接着強度で貼り合わせることができる。
【００２７】
本発明に係る固体撮像素子は、半導体基体内に光電変換素子が形成され、半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成され、光電変換素子に、半導体基体の裏面側より光が照射される構成の固体撮像素子であって、配線部のさらに表面側に、接着剤層を介して支持基板が貼り合わされ、絶縁層及び半導体基体の側壁に、シリコン酸化膜、シリコン窒化膜が形成されている構成とする。
【００２８】
本発明に係る固体撮像素子によれば、配線部のさらに表面側に、接着剤層を介して支持基板が貼り合わされ、絶縁層及び半導体基体の側壁に、シリコン酸化膜、シリコン窒化膜が形成されているので、シリコン窒化膜によって、絶縁層内に外部から湿気や水が入り込むことを防ぐことができる。これにより、例えば、絶縁層内に湿気や水が浸透して配線層が影響を受けることを防ぐことができる。
【００２９】
本発明に係る半導体装置の製造方法は、少なくとも、半導体基体内に回路素子が形成され、半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成された半導体装置を製造する方法であって、半導体基体内に回路素子を形成する工程と、配線層とこの配線層を覆う絶縁層とを形成する工程と、エッチングにより、半導体基体の、回路素子が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有するようにする。
【００３０】
本発明に係る半導体装置の製造方法によれば、半導体基体内に回路素子を形成する工程と、配線層とこの配線層を覆う絶縁層とを形成する工程と、エッチングにより、半導体基体の、回路素子が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有するので、エッチングによって、半導体基体の回路素子が形成されている部分を分割することにより、接着剤層が硬化して半導体基体に応力がかかっても、応力を分割された各部分に分散させることができる。これにより、例えば、半導体基体を裏面側から薄くしても、半導体基体の回路素子が形成された部分に必要以上に応力がかからず、この部分が応力により歪むことを防ぐことができる。
また、エッチングにより、半導体基体の、回路素子が形成されている部分を分割した後に、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせているので、接着剤層は、配線部の表面だけではなく、分割した各部分の間にも形成される。このため、分割した各部分の間の接着剤層の分、接着面積を大きくすることができるので、支持基板を高い接着強度で貼り合わせることができる。
【発明の効果】
【００３１】
本発明に係る固体撮像素子及び半導体装置の製造方法によれば、接着剤層による応力によって、例えば、半導体基体において、光電変換素子や回路素子が形成された部分が歪むことを防ぐことができる。これにより、半導体基体内に形成された光電変換素子や回路素子の特性を安定化させることができる。また、支持基板を高い接着強度で貼り合わせることができるので、配線部と支持基板との間で高い接着強度を確保することができる。
したがって、良好な特性を有し、信頼性の高い固体撮像素子及び半導体装置を製造することができる。
【００３２】
本発明に係る固体撮像素子によれば、シリコン窒化膜により、絶縁層を外部からの湿気や水から保護することができる。
したがって、汚染に強く、安定性が高く、さらには保存性の良好な固体撮像素子を実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して、本発明の実施の形態を説明する。
【００３４】
まず、本発明の固体撮像素子の一形態として、裏面照射型の固体撮像素子、例えばＣＭＯＳ型の固体撮像素子の構成を、図１を参照して説明する。
図１Ａは、チップ状態に切断される前のＣＭＯＳ型の固体撮像素子の撮像領域の拡大断面図を示している。また、図１Ｂは、図１Ａのスクライブライン領域の拡大断面図を示している。
【００３５】
ＣＭＯＳ型の固体撮像素子１は、図示しないが、光電変換素子等からなる撮像領域と、この撮像領域の周囲に形成された、複数のトランジスタ等からなる周辺回路領域と、この周辺回路領域の周囲に形成された、内部に形成された電極層に外部よりコンタクト配線が接続されるパッド領域等から構成されている。
【００３６】
撮像領域では、図１Ａに示すように、半導体基体（例えば単結晶シリコン層）４内に形成された複数の光電変換素子（フォトダイオード）６と、各光電変換素子６に対応して形成された、例えば複数のＭＯＳ型のトランジスタＴｒ１等から構成されている。
なお、撮像領域では、図示しないが、光電変換素子で蓄積された信号電荷を電圧に変換する、フローティングディフュージョン部が形成されている。また、フローティングディフュージョン部で変換された電圧を出力する出力部（出力アンプ）や、フローティングディフュージョン部に蓄積された信号電荷を掃き捨てるリセットゲート部等が形成されている。これらフローティングディフュージョン部、出力部、リセットゲート部は、各光電変換素子に対してそれぞれ形成されている。
【００３７】
複数のＭＯＳ型のトランジスタＴｒ１は、単結晶シリコン層４中に形成された対のソース領域及びドレイン領域間の表面側（図中下側）上にゲート絶縁膜を介してゲート電極７が形成された構成である。なお、トランジスタＴｒ１のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層４中の所定の位置に形成されている。
【００３８】
単結晶シリコン層４の裏面側（図中上側）には、図示しないが、絶縁膜を介して、例えば反射防止膜や平坦化膜等が形成されている。そして、平坦化膜上の各光電変換素子に対応する位置に、カラーフィルタ又はオンチップレンズが形成されている。
【００３９】
単結晶シリコン層４の表面側には、絶縁層８を介して多層の配線層９（９１，９２，９３）が形成されている。最上層の配線９３上には、固体撮像素子の機械的強度を保持するために、接着剤層１７を介して支持基板１８が貼り合わされている。
【００４０】
本実施の形態において、チップ状態に切断される前の状態では、図１Ａ示すように、絶縁層８及び単結晶シリコン層４において、スクライブライン領域に対応する位置に隙間１６が形成されている。そして、絶縁層８の表面と、隙間１６内に形成された接着剤層１７により、絶縁層８と支持基板１８とが貼り合わされている。
【００４１】
接着剤層１７は、平坦性に優れたステップ埋め込み性の良い、例えば熱硬化型の有機塗布膜（例えば所謂ｌｏｗ−ｋ材料）を用いることができる。
【００４２】
さらに、隙間１６内の側壁や絶縁層８の表面には、図１Ｂに示すように、シリコン酸化膜１０及びシリコン窒化膜１１が形成されている。シリコン窒化膜１１は、後述する製造工程において、ウェットエッチングの際に用いられる薬液に対して選択比が確保されており、絶縁層を保護するはたらきをしている。また、シリコン酸化膜１０は、単結晶シリコン層４や絶縁層８に直接シリコン窒化膜１１が形成されることを避けるために形成されている。
【００４３】
なお、単結晶シリコン層４において、各隙間１６の内側には、すなわち、スクライブライン領域の内側には、図示しないが、アライメントマークが形成されている。
【００４４】
このような構成のＣＭＯＳ型の固体撮像素子１では、単結晶シリコン層４の裏面側から、図示しないオンチップレンズを通じて光電変換素子６に光が照射される。
【００４５】
そして、本実施の形態の固体撮像素子において、チップ状態に切断された後の状態を図２に示す。
図２に示すように、絶縁層８及び単結晶シリコン層４の側壁に、シリコン酸化膜１０、シリコン窒化膜１１が形成されている。
すなわち、チップ状態に切断される前の状態（図１Ｂ参照）から、図２に示すように、スクライブライン領域を垂直方向に切断してチップ状態にすると、絶縁層８及び単結晶シリコン層４の側壁に、シリコン酸化膜１０、シリコン窒化膜１１が形成された状態となる。
このように、絶縁層８の側壁がシリコン窒化膜１１で覆われていることにより、例えば、外部からの湿気や水等から絶縁膜を保護することができる。
【００４６】
なお、図２に示す場合では、シリコン窒化膜１１の外側に、さらに接着剤層１７が形成されている。これは、隙間１６の幅が、後述するチップ状態に切断する工程において用いられるカッターの幅よりも大きく形成されているので、切断した後の状態では、シリコン窒化膜１１の外側に接着剤層１７が残存した状態になる。
また、例えば、隙間１６の幅とカッターの幅との関係によっては、図示しないが、シリコン窒化膜１１の外側に接着剤層１７が残存しない場合もある。また、シリコン窒化膜１１の一方の外側には接着剤層１７が残存し、他方の外側には接着剤層１７が残存しない場合もある。
【００４７】
このような構成によれば、チップ状態に切断されたＣＭＯＳ型の固体撮像素子において、絶縁層８及び単結晶シリコン層４の側壁にシリコン窒化膜１１が形成されているので、シリコン窒化膜１１により、外部からの湿気や水等が絶縁層８内に入り込むことを防ぐことができる。これにより、素子特性の劣化や、配線層９の信頼性の低下を抑えることが可能になる。
【００４８】
次に、図１及び図２に示した固体撮像素子を製造する方法を、図３〜図５を参照して説明する。なお、図３〜図５は、図１に示す撮像領域の一部分の拡大断面図を示している。
【００４９】
まず、図３Ａに示すように、例えばシリコンからなる支持基板（シリコン基板）２上に、埋め込み酸化膜（所謂ＢＯＸ層）３を介して、単結晶シリコン層（所謂ＳＯＩ層）４が形成されたＳＯＩ基板５を用意する。ここで、単結晶シリコン層４は、数μｍ（例えば１μｍ〜５μｍ程度）の膜厚で形成されている。
なお、図示しないが、単結晶シリコン層４において、スクライブライン領域の内側には、アライメントマークが形成されている。
【００５０】
次に、アライメントマークを基準として用いて、単結晶シリコン層４内の所定の位置に素子形成領域（図示せず）を形成し、この素子形成領域内の所定の位置に光電変換素子６を公知の方法により形成する。そして、単結晶シリコン層４の表面側に絶縁膜を介して、それぞれゲート電極７と対のソース領域及びドレイン領域からなるＭＯＳ型のトランジスタＴｒ１を公知の方法により形成する（以上、図３Ｂ参照）。
なお、トランジスタＴｒ１のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層４中の所定の位置に形成される。
【００５１】
次に、図３Ｃに示すように、トランジスタＴｒ１が形成された領域上に多層の配線層９を形成する。
具体的には、単結晶シリコン層４上に絶縁層８を形成して平坦化処理を行った後、１層目の配線９１を所定パターンに形成する。次に、１層目の配線９１を含んで絶縁層８を形成して平坦化処理を行った後、２層目の配線９２を所定のパターンに形成する。なお、これ以降は、目的となる層数までこのような工程が繰り返される。
【００５２】
次に、絶縁層８上に、ＬＰ（減圧）ＣＶＤ法を用いてシリコン酸化膜（例えばＬＰ−ＴＥＯＳ）１０を形成し、ＣＶＤ法を用いてシリコン窒化膜（ＳｉＮ膜）１１を形成し、ＬＰＣＶＤ法を用いてシリコン酸化膜（例えばＬＰ−ＴＥＯＳ）１２を形成し、さらにその上にレジスト膜１３を成膜する（以上、図４Ｄ参照）。
【００５３】
シリコン酸化膜１２は、後述する単結晶シリコン層４中に穴を形成する工程において、レジストマスクのみでは、単結晶シリコン層４を貫通する穴を形成することが困難であるため、ハードマスクとして用いるために形成したものである。
【００５４】
シリコン酸化膜１０は、例えば１０nm〜１５nm程度の薄い膜厚で形成する。また、シリコン窒化膜１１は、例えば１００ｎｍ以上の膜厚で形成する。また、ハードマスクとして用いるシリコン酸化膜１２は、例えば１μｍ程度の膜厚で形成する。
【００５５】
次に、公知のリソグラフィ技術を用いて、レジスト膜１３をパターニングすることにより、図４Ｅに示すように、レジストマスク１４を形成する。
ここで、レジストマスク１４に形成されたパターンは、単結晶シリコン層４において、スクライブライン領域に対応して形成される。
なお、パターンの幅は、例えば、後述するチップ状態に切断する工程において用いられるカッターの幅よりも大きくする。
【００５６】
次に、図４Ｆに示すように、このレジストマスク１４をマスクとして用いて、シリコン酸化膜１２、シリコン窒化膜１１、シリコン酸化膜１０、絶縁層８を順次エッチングする。これにより、まずＳＯＩ基板５の表面側から絶縁層８まで達する隙間が形成される。
【００５７】
次いで、図５Ｇに示すように、レジストマスク１４を除去した後、シリコン酸化膜（ハードマスク）１２を用いて、単結晶シリコン層４をエッチング（ドライエッチング）する。これにより、ＳＯＩ基板５の表面側から単結晶シリコン層４まで達する隙間１６を形成することができ、単結晶シリコン層４が隙間１６によりチップ毎に分割される。
【００５８】
なお、シリコン酸化膜１２のエッチングは、Ｃ4Ｆ8、Ｃｏ、Ａｒ、Ｏ2等のガス雰囲気中で行うことができる。また、単結晶シリコン層４のエッチングは、ＨＢｒ、ＮＦ3、Ｏ2等のガス雰囲気中で行うことができる。
【００５９】
次に、マスク１２を除去した後、図６に示すように、隙間１６内の側壁に、シリコン酸化膜１０、シリコン窒化膜１１を順に形成し、隙間１６内を含んで接着剤層１７を形成する。そして、図５Ｈに示すように、接着剤層１７上に支持基板１８を貼り合わせる。
なお、図５Ｈでは、隙間１６内の側壁のシリコン酸化膜、シリコン窒化膜は省略している。
【００６０】
この際、本実施の形態では、スクライブライン領域に形成された隙間１６によって単結晶シリコン層４がチップ毎に分割されているので、接着剤層１７が硬化することにより応力が加わっても、チップ毎に応力を分散させることができる。
また、絶縁層８の表面と支持基板１８との間だけではなく、各隙間１６内においても、接着剤層１７が形成されているので、単に絶縁層の表面と支持基板との間で貼り合わせを行った場合と比較して、隙間１６内の接着剤層の分、接着面積を増やすことができる。
【００６１】
次に、上下を反転させることにより、ＳＯＩ基板の裏面側、すなわちシリコン基板２が露出された状態にする。そして、露出されたシリコン基板２、埋め込み酸化膜３をエッチング（例えばウェットエッチング）することにより、図５Ｉに示すように、ＳＯＩ基板の単結晶シリコン層４が露出された状態にする。
【００６２】
この際、上述したように、接着剤層からの応力はチップ毎に分散されているので、シリコン基板２及び埋め込み酸化膜３を除去しても、単結晶シリコン層４に必要以上の応力がかかることはなく単結晶シリコン層４が歪むことがない。
また、絶縁層８の側壁には、前述したように、フッ酸に対して選択比が確保されたシリコン窒化膜１１が形成されているので、例えば、フッ酸等の薬液が接着剤層１７を通じて廻り込んだとしても、絶縁層８中に浸透してしまうことを防ぐことができる。これにより、絶縁層８中に形成された配線層９（例えば配線層９１）に影響を与えることを防ぐことができる。
【００６３】
そして、これ以降は、図示しないが、単結晶シリコン層４の裏面側に反射防止膜や平坦化膜等を形成し、光電変換素子６に対応する位置にカラーフィルタを介してオンチップマイクロレンズを形成する。
【００６４】
このようにして、裏面照射型のＣＭＯＳ型の固体撮像素子１を製造することができる。
【００６５】
なお、この後、スクライブラインに対応する領域を、例えばカッターで切断することにより、図２に示したように、チップ状態にそれぞれ切断されたＣＭＯＳ型の固体撮像素子を得るようにする。この際、上述したように、スクライブライン領域に形成された隙間１６の幅は、カッターの幅よりも大きく形成されているので、シリコン窒化膜１１の側壁に接着剤層１７が残存した状態になる。
【００６６】
このような製造方法によれば、内部に配線層９が形成された絶縁層８上に、接着剤層１７を塗布して支持基板１８を貼り合わせる前に、エッチングにより、絶縁層８及び単結晶シリコン層４を貫通する隙間１６を形成したので、隙間１６により単結晶シリコン層４が分割される。このため、接着剤層１７が硬化した際に、絶縁層８や単結晶シリコン層４等の薄膜基板に応力がかかっても、各隙間１６によって応力をチップ毎に分散させることができる。
これにより、貼り合わせ工程以降において、支持基板２及び埋め込み酸化膜３を除去しても、単結晶シリコン層４に必要以上の応力がかかることなく、単結晶シリコン層４が歪むことを防ぐことができる。したがって、応力の変動によって光電変換素子の特性が不安定になることを防ぐことができ、光電変換素子６の特性を安定化させることができる。
【００６７】
また、接着剤層１７が、絶縁層８の表面だけではなく、各隙間１６内においても形成されているので、前述した絶縁層の表面のみに接着剤層が形成された場合と比較して接着面積を増やすことができ、絶縁層８と支持基板１８との間の接着強度を高くすることができる。
これにより、貼り合わせ工程以降の成膜工程や熱処理工程において、絶縁層８と支持基板１８との間で、熱膨張率の差に起因して剥がれや反りが生じることを防ぐことができる。すなわち、接着剤層１７の種類に関係なく、剥がれや反りが生じることを防ぐことができる。
また、貼り合わせ界面に空孔やボイド等が形成されることを防ぐことができる。これにより、単結晶シリコン層４の裏面側の平坦性を確保することができる。このため、貼り合わせ工程以降において、例えば単結晶シリコン層４の裏面側に対して露光工程を問題なく行うことができる。
また、隙間１６を形成したことにより、接着剤層１７と絶縁層８との間の気泡を隙間１６内に逃がすことができ、チップ下、すなわち接着剤層１７と絶縁層８との間にボイド等が形成され難くなる。
また、チップ状態に切断する工程において、支持基板１８から絶縁層８が剥がれ難くなる。
【００６８】
次に、本発明の半導体装置の製造方法を適用する半導体装置の一形態を、図７を参照して説明する。
なお、図７Ａは、チップ状態に切断される前の状態のトランジスタ等の回路素子が形成された領域の拡大断面図を示している。また、図７Ｂは、チップ状態に切断された後の拡大断面図を示している。
【００６９】
この半導体装置４０は、単結晶シリコン層４の表面側（図中下側）の所定の位置に複数のＭＯＳ型のトランジスタＴｒ１，Ｔｒ２が形成されて成る。なお、図示しないが、各トランジスタＴｒ１，Ｔｒ２が形成された領域の周囲には、内部に形成された電極層に外部よりコンタクト配線が接続されるパッド領域等が形成されている。
【００７０】
ＭＯＳ型のトランジスタＴｒ１，Ｔｒ２は、それぞれ単結晶シリコン層４中に形成された対のソース領域及びドレイン領域間上にゲート絶縁膜を介してゲート電極７が形成された構成である。なお、各トランジスタＴｒ１，Ｔｒ２のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層４中の所定の位置に形成されている。
【００７１】
単結晶シリコン層４の裏面側（図中上側）には、例えば単結晶シリコン層４のトランジスタＴｒ１，Ｔｒ２が形成された領域と対応する位置に、絶縁層８を介して多層の配線層９Ｂ（９１，９２，９３）が形成されている。
【００７２】
単結晶シリコン層４の各トランジスタＴｒ１，Ｔｒ２が形成された領域の表面側には、各トランジスタＴｒ１，Ｔｒ２と対応する位置に、絶縁層８を介して多層の配線層９Ａ（９１，９２，９３）が形成されている。最上層の配線層９３上には、接着剤層１７を介して支持基板１８が貼り合わされている。
【００７３】
このような構成において、チップ状態に切断される前の状態では、前述した実施の形態の固体撮像素子１の場合と同様に、絶縁層８及び単結晶シリコン層４において、スクライブライン領域に対応する位置に隙間１６が形成されている（以上図７Ａ参照）。そして、絶縁層８の表面と、隙間１６内に形成された接着剤層１７により、絶縁層８と支持基板１８とが貼り合わされている。
【００７４】
接着剤層１７は、前述した実施の形態の固体撮像素子１の場合と同様の材料を用いることができる。
【００７５】
さらに、隙間１６内の側壁や絶縁層８の表面側には、図１Ｂと同様に、シリコン酸化膜１０及びシリコン窒化膜１１が形成されている。シリコン窒化膜１１は、前述したように、後述する製造工程において絶縁層を保護するはたらきをしている。また、シリコン酸化膜１０は、単結晶シリコン層４や絶縁層８に直接シリコン窒化膜１１が形成されることを避けるために形成されている。
【００７６】
なお、単結晶シリコン層４において、各隙間１６の内側には、図示しないが、アライメントマークが形成されている。
【００７７】
そして、このような構成の半導体装置において、チップ状態に切断された後の状態を図７Ｂに示す。
図７Ｂに示すように、絶縁層８及び単結晶シリコン層４の側壁に、シリコン酸化膜１０、シリコン窒化膜１１が形成されている。
すなわち、チップ状態に切断される前の状態から、図７Ｂに示すように、スクライブライン領域を垂直方向に切断してチップ状態にすると、絶縁層８及び単結晶シリコン層４の側壁に、シリコン酸化膜１０、シリコン窒化膜１１が形成された状態となる。
このように、絶縁層８の側壁がシリコン窒化膜１１で覆われていることにより、前述したように、例えば、外部からの湿気や水等から絶縁膜を保護することができる。
【００７８】
なお、図７Ｂに示す場合では、シリコン窒化膜１１の外側に接着剤層１７が形成されている。これは、前述したように、隙間１６の幅が、後述するチップ状態に切断する工程において用いられるカッターの幅よりも大きく形成されているためである。
また、例えば、隙間１６の幅とカッターの幅との関係によっては、前述したように、シリコン窒化膜１１の外側に接着剤層１７が残存しない場合や、シリコン窒化膜１１の一方の外側には接着剤層１７が残存し、他方の外側には接着剤層１７が残存しない場合もある。
【００７９】
このような構成によれば、チップ状態に切断された半導体装置において、絶縁層８及び単結晶シリコン層４の側壁にシリコン窒化膜１１が形成されているので、シリコン窒化膜１１により、外部からの湿気や水等が絶縁層８内に入り込むことを防ぐことができる。これにより、各トランジスタＴｒ１，Ｔｒ２の特性が劣化することを防ぐことができる。また、配線層９の信頼性の低下を抑えることが可能になる。
【００８０】
なお、図７Ｂに示した半導体装置の構成では、単結晶シリコン層４の表面側のみに、絶縁層８の側壁を覆って、シリコン酸化膜１０、シリコン窒化膜１１を形成したが、単結晶シリコン層４の裏面側においても、絶縁層８の側壁を覆って、シリコン酸化膜１０、シリコン窒化膜１１を形成することもできる。
この場合は、シリコン窒化膜１１により、裏面側に形成された配線層９Ｂを、外部からの湿気や水から保護することができ、裏面側に形成された配線層９Ｂの信頼性の低下を抑えることが可能になる。
単結晶シリコン層４の裏面側の絶縁層８の側壁を覆って、シリコン窒化膜１１を形成するには、例えば、ウエハをチップ状態に分割した後に、それぞれのチップの単結晶シリコン層４の裏面側の絶縁層８に対してシリコン窒化膜１１を形成すれば良い。
【００８１】
次に、図７に示した半導体装置４０を製造する方法を、図８〜図１１を参照して説明する。なお、図３〜図５に対応する部分には、同一符号を付して説明する。
【００８２】
まず、図８Ａに示すように、例えばシリコンからなる支持基板（シリコン基板）２上に、埋め込み酸化膜（所謂ＢＯＸ層）３を介して、単結晶シリコン層（所謂ＳＯＩ層）４が形成されたＳＯＩ基板５を用意する。
【００８３】
次に、図８Ｂに示すように、図示しないアライメントマークを基準として用いて、単結晶シリコン層４上の所定の位置に、絶縁層を介して、ゲート電極７と対のソース領域及びドレイン領域からなるＭＯＳ型のトランジスタＴｒ１，Ｔｒ２をそれぞれ形成する。
【００８４】
次に、図８Ｃに示すように、単結晶シリコン層４のトランジスタＴｒ１，Ｔｒ２が形成された領域上に、絶縁層８を介して多層の配線層９Ａ（９１，９２，９３）を形成する。
なお、各トランジスタＴｒ１，Ｔｒ２や配線層９Ａの具体的な形成方法は、前述した実施の形態の固体撮像素子１を製造する場合と同様であるため、重複説明は省略する。
【００８５】
次に、前述したように、ＳＯＩ基板５の単結晶シリコン層４上に、ＬＰ（減圧）ＣＶＤ法を用いてシリコン酸化膜（例えばＬＰ−ＴＥＯＳ）１０を形成し、ＣＶＤ法を用いてシリコン窒化膜（ＳｉＮ膜）１１を形成し、ＬＰＣＶＤ法を用いてシリコン酸化膜（例えばＬＰ−ＴＥＯＳ）１２を形成し、さらにその上にレジスト膜１３を成膜する（以上、図９Ｄ参照）。
【００８６】
次に、公知のリソグラフィ技術を用いて、レジスト膜１３をパターニングすることにより、図９Ｅに示すように、レジストマスク１４を形成する。
ここで、レジストマスク１４に形成されたパターン（穴）は、前述したように、単結晶シリコン層４において、スクライブライン領域に対応して形成される。
【００８７】
次に、図９Ｆに示すように、このレジストマスク１４をマスクとして用いて、シリコン酸化膜１２、シリコン窒化膜１１、シリコン酸化膜１０、絶縁層８を順次エッチングする。これにより、まず、ＳＯＩ基板５の表面側から絶縁層８まで達する隙間が形成される。
【００８８】
次いで、図１０Ｇに示すように、レジストマスク１４を除去した後、シリコン酸化膜（ハードマスク）１２を用いて、単結晶シリコン層４をエッチング（ドライエッチング）する。これにより、ＳＯＩ基板５の表面側から単結晶シリコン層４まで達する隙間１６を形成することができ、単結晶シリコン層４が隙間１６によりチップ毎に分割される。
【００８９】
なお、シリコン酸化膜１２及び単結晶シリコン層４をエッチングする際に用いられるガス種は、前述した実施の形態の固体撮像素子１を製造する場合と同様のものを用いることができる。
【００９０】
次に、マスク１２を除去した後、図６に示したように、隙間１６内の側壁に、シリコン酸化膜１０、シリコン窒化膜１１を順に形成し、隙間１６内を含んで接着剤層１７を形成する。そして、図１０Ｈに示すように、接着剤層１７上に支持基板１８を貼り合わせる。
なお、図１０Ｈでは、隙間１６内の側壁のシリコン酸化膜、シリコン窒化膜は省略している。
【００９１】
この際、本実施の形態では、前述した実施の形態の固体撮像素子１を製造する場合と同様に、隙間１６によって単結晶シリコン層４がチップ毎に分割されているので、接着剤層１７が硬化することにより応力が加わっても、チップ毎に応力を分散させることができる。また、隙間１６内の接着剤層の分接着面積を増やすことができる。
【００９２】
次に、上下を反転させることにより、ＳＯＩ基板の裏面側、すなわちシリコン基板２が露出された状態にする。そして、露出されたシリコン基板２、埋め込み酸化膜３をエッチング（例えばウェットエッチング）することにより、図１１Ｉに示すように、ＳＯＩ基板の単結晶シリコン層４が露出された状態にする。
【００９３】
この際、前述したように、接着剤層からの応力はチップ毎に分散されているので、シリコン基板２及び埋め込み酸化膜３を除去しても、単結晶シリコン層４に必要以上の応力がかかることはなく単結晶シリコン層４が歪むことがない。
また、絶縁層８の側壁には、前述したように、フッ酸に対して選択比が確保されたシリコン窒化膜１１が形成されているので、例えば、フッ酸等の薬液により絶縁層８中に形成された配線層９Ａ（例えば配線層９１）が影響を受けることを防ぐことができる。
【００９４】
次に、単結晶シリコン層４のトランジスタＴｒ１，Ｔｒ２が形成された領域と対応する位置に、すなわち単結晶シリコン層４の裏面側に、絶縁層８を介して、多層の配線層９Ｂ（９１，９２，９３）を形成する（以上、図１１Ｊ参照）。
なお、配線層９Ｂの形成方法は、前述した表面側の配線層９Ａと同様であるので、重複説明は省略する。
【００９５】
このようにして、図７Ａに示したような、半導体装置４０を製造することができる。
【００９６】
なお、この後、スクライブラインに対応する領域を、例えばカッターで切断することにより、図７Ｂに示すように、チップ状態にそれぞれ切断された半導体装置を得るようにする。
【００９７】
このような構成の製造方法によれば、内部に配線層９が形成された絶縁層８上に、接着剤層１７を塗布して支持基板１８を貼り合わせる前に、エッチングにより、絶縁層８及び単結晶シリコン層４を貫通する隙間１６を形成したので、隙間１６により単結晶シリコン層４が分割される。このため、接着剤層１７が硬化した際に、絶縁層８や単結晶シリコン層４等の薄膜基板に応力がかかっても、各隙間１６によって応力をチップ毎に分散させることができる。
これにより、貼り合わせ工程以降において、支持基板２及び埋め込み酸化膜３を除去しても、単結晶シリコン層４に必要以上の応力がかかることなく、単結晶シリコン層４が歪むことを防ぐことができるので、応力の変動によってトランジスタＴｒ１，Ｔｒ２等の回路素子の特性が不安定になることを防ぐことができ、回路素子の特性を安定化させることができる。
【００９８】
また、接着剤層１７が、絶縁層８の表面だけではなく、各隙間１６内においても形成されているので、前述した実施の形態の固体撮像素子１を製造する場合と同様に、絶縁層８と支持基板１８との間の接着強度を高くすることができる。
これにより、貼り合わせ工程以降の成膜工程や熱処理工程において、接着剤層１７の種類に関係なく、剥がれや反りが生じることを防ぐことができる。
また、貼り合わせ界面に空孔やボイド等が形成されることを防ぐことができ、単結晶シリコン層４の裏面側の平坦性を確保することができる。このため、貼り合わせ工程以降の工程において、例えば単結晶シリコン層４の裏面側に対して露光工程を問題なく行うことができる。
また、隙間１６を形成したことにより、接着剤層１７と絶縁層８との間の気泡を隙間１６内に逃がすことができ、チップ下、すなわち接着剤層１７と絶縁層８との間にボイド等が形成され難くなる。
また、チップ状態に切断する工程において、支持基板１８から絶縁層８が剥がれ難くなる。
【００９９】
本実施の形態では、図７に示したように、単結晶シリコン層４の表面側（図中下側）のみに、各トランジスタＴｒ１，Ｔｒ２を形成したが、裏面側（図中上側）にもトランジスタを形成することもできる。
【０１００】
上述した各実施の形態では、図４Ｆ〜図５Ｇ及び図９Ｆ〜図１０Ｇに示したように、ＳＯＩ基板５の表面側から単結晶シリコン層４までに貫通する隙間１６を形成したが、さらに埋め込み酸化膜３まで貫通する穴を形成することもできる。
この場合は、図５Ｇに示した工程の後及び図１０Ｇに示した工程の後において、ハードマスク１２を用いて、シリコン窒化膜１１に対して選択比が確保できる条件で埋め込み酸化膜３をエッチング（例えばドライエッチング）する。これにより、絶縁層８、単結晶シリコン層４、さらには埋め込み酸化膜３まで貫通する穴を形成することができる。
また、隙間１６内の側壁を例えばシリコン窒化膜で覆った後、上述したような方法を行うことで、絶縁層８、単結晶シリコン層４、さらには埋め込み酸化膜３まで貫通する穴を形成することもできる。
【０１０１】
この場合においても、前述したように、埋め込み酸化膜３にまで達して形成された各隙間によって、接着剤層１７が硬化した際の応力をチップ毎に分散させることができる。これにより、貼り合わせ工程以降において、支持基板２及び埋め込み酸化膜３を除去しても、単結晶シリコン層が歪むことを防ぐことができ、光電変換素子５６やトランジスタＴｒ１，Ｔｒ２等の回路素子の特性を安定化させることができる。また、隙間内に埋め込まれた接着剤層１７の分、絶縁層８と支持基板１８との接着強度を高くできる。
【０１０２】
上述した各実施の形態では、スクライブライン領域に対応する位置に、エッチングにより隙間１６を形成することにより、チップ毎に応力が分散されるようにした。
また、このようにチップ毎ではなく、例えば、複数のチップ毎に応力が分散されるように隙間１６を形成することもできる。
なお、スクライブライン領域に対応して隙間１６を形成した場合は、どのスクライブライン領域を切断する際にも同じ条件で切断を行うことができる利点がある。
【０１０３】
上述した各実施の形態においては、本発明を、シリコン基板２上に埋め込み酸化膜３を介して単結晶シリコン層４が積層された、複数の層からなるＳＯＩ基板５から固体撮像素子及び半導体装置を製造する場合を挙げて説明を行ったが、膜厚の厚い単層の半導体基体（単結晶シリコン層）から、上述したような固体撮像素子や半導体装置を製造する場合にも、本発明を適用することが可能である。
【０１０４】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【０１０５】
【図１】Ａ  本発明の一実施の形態の固体撮像素子の概略断面図である。              Ｂ  図１の固体撮像素子のスクライブライン領域の拡大断面図である。
【図２】図１Ａの固体撮像素子をチップ状態に切断した場合の概略断面図である。
【図３】Ａ〜Ｃ  図１の固体撮像素子の製造方法を示す製造工程図（その１）である。
【図４】Ｄ〜Ｆ  図１の固体撮像素子の製造方法を示す製造工程図（その２）である。
【図５】Ｇ〜Ｉ  図１の固体撮像素子の製造方法を示す製造工程図（その３）である。
【図６】隙間内の成膜状態を示す拡大断面図である。
【図７】Ａ  本発明の一実施の形態の半導体装置の概略断面図である。              Ｂ  図７Ａの半導体装置をチップ状態に切断した場合の概略断面図である。
【図８】Ａ〜Ｃ  図７の半導体装置の製造方法を示す製造工程図（その１）である。
【図９】Ｄ〜Ｆ  図７の半導体装置の製造方法を示す製造工程図（その２）である。
【図１０】Ｇ〜Ｈ  図７の半導体装置の製造方法を示す製造工程図（その３）である。
【図１１】Ｉ〜Ｊ  図７の半導体装置の製造方法を示す製造工程図（その４）である。
【図１２】従来の固体撮像素子の製造方法を示す製造工程図（その１）である。
【図１３】従来の固体撮像素子の製造方法を示す製造工程図（その２）である。
【符号の説明】
【０１０６】
１・・・固体撮像素子、２・・・シリコン基板、３・・・埋め込み酸化膜、４・・・半導体基体（単結晶シリコン層）、５・・・ＳＯＩ基板、６・・・光電変換素子、７・・・ゲート電極、８・・・絶縁層、９（９１，９２，９３）・・・配線層、１０・・・シリコン酸化膜、１１・・・シリコン窒化膜、１２・・・シリコン酸化膜（ハードマスク）、１３・・・レジスト膜、１４・・・レジストマスク、１６・・・隙間、１７・・・接着剤層、１８・・・支持基板、４０・・・半導体装置
【図１】
2006032495.tif 000003
【図２】
2006032495.tif 000004
【図３】
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【図４】
2006032495.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006032495.tif 000011
【図１０】
2006032495.tif 000012
【図１１】
2006032495.tif 000013
【図１２】
2006032495.tif 000014
【図１３】
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