(57)【要約】【課題】  従来の半導体装置の製造方法では、分離領域の形成領域に凹部ができ、分離領域に平坦面が形成されず、配線層が、凹部の上方で断線するという問題があった。【解決手段】  本発明の半導体装置の製造方法では、ＳＴＩ法に用いるシリコン酸化膜４を除去する際に、トレンチ１２の内壁を被覆するＨＴＯ膜１３の一部が除去され、分離領域に凹部１６が形成される。その後、凹部１６を含むエピタキシャル層３上面にＴＥＯＳ膜１７を堆積し、エッチバックすることで、凹部１６に絶縁スペーサ１８を埋設する。そのことで、分離領域上面は、実質的な平坦面１５となり、分離領域の凹部上面に配線層が形成された場合でも、断線することを防止できる。また、分離領域では、実質的な平坦面１５となることで、容量素子等の受動素子を形成することができる。【選択図】  図１１
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【特許請求の範囲】
【請求項１】
半導体層表面に、所望の領域に開口部が設けられた第１の絶縁膜を形成し、該開口部を介して前記半導体層に溝を形成する工程と、
前記溝を埋設するように第２の絶縁膜を形成し、該第２の絶縁膜の表面からトレンチを形成する工程と、
前記第２の絶縁膜上面に第３の絶縁膜を形成した後、前記第３の絶縁膜上面に多結晶シリコン膜を形成し、前記第３の絶縁膜及び前記多結晶シリコン膜により前記トレンチを埋設する工程と、
前記第１の絶縁膜をストッパー膜として、前記第２の絶縁膜、前記第３の絶縁膜及び前記多結晶シリコン膜を研磨する工程と、
前記第１の絶縁膜をエッチングにより除去する際に、前記第３の絶縁膜の一部が除去され、形成される凹部に絶縁スペーサを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁スペーサは、前記凹部を埋設するように前記半導体層上面に、第４の絶縁膜を形成した後に、該第４の絶縁膜をエッチバックして形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜は、高密度プラズマＣＶＤ法により堆積されたＮＳＧ膜の上面に、減圧ＣＶＤ法によりＨＴＯ膜を堆積して形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は、前記半導体層表面に熱酸化膜を形成した後に、該熱酸化膜上面にシリコン窒化膜を堆積して形成され、前記凹部は前記熱酸化膜を除去する際に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法において、素子分離技術に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法では、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法に替えて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用い、半導体層表面の平坦性及び微細化を実現する技術がある。そして、該ＳＴＩ法により形成した溝を絶縁膜で埋設し、該絶縁層上面から形成されたトレンチ側壁に熱酸化膜を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＣＶＤ酸化膜でトレンチ内を埋設し、分離領域を形成するものがある（例えば、特許文献１参照。）。
【特許文献１】特開平９−８１１９号公報（第７−９頁、第２−１０図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置の製造方法では、エピタキシャル層の表面に熱酸化膜及びシリコン窒化膜を選択的に形成した後、ＳＴＩ法により第１の浅い溝を形成する。そして、第１の浅い溝を埋設するように、エピタキシャル層上面にＣＶＤ酸化膜を形成し、１回目のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、ＣＶＤ酸化膜をエッチバックし、平坦面を形成する。そして、ＣＶＤ酸化膜上面から第２の深い溝を形成し、素子分離領域を形成する。
【０００４】
次に、第２の深い溝に対し、先ず、その側面に熱酸化膜を形成した後、ＣＶＤ酸化膜をエピタキシャル層上面に形成し、該ＣＶＤ酸化膜で第２の深い溝を埋設する。その後、シリコン窒化膜をストッパー膜として、２回目のＣＭＰ法により、ＣＶＤ酸化膜をエッチバックする。そして、ＳＴＩ法に用いたシリコン窒化膜をエッチングにより除去した後、シリコン窒化膜下面の熱酸化膜を除去する。
【０００５】
このとき、従来の半導体装置の製造方法では、熱酸化膜とＣＶＤ酸化膜とのエッチングレート比により、熱酸化膜を除去する際に、第２の深い溝内のＣＶＤ酸化膜の一部も除去されてしまう。特に、分離領域では、その他の領域のエピタキシャル層表面に対して凹部となってしまう。そのことで、該凹部が形成された分離領域上面に受動素子を形成し難いという問題がある。また、該凹部により、分離領域上面に形成された配線層が断線し易いという問題がある。
【課題を解決するための手段】
【０００６】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置の製造方法では、半導体層表面に、所望の領域に開口部が設けられた第１の絶縁膜を形成し、該開口部を介して前記半導体層に溝を形成する工程と、前記溝を埋設するように第２の絶縁膜を形成し、該第２の絶縁膜の表面からトレンチを形成する工程と、前記第２の絶縁膜上面に第３の絶縁膜を形成した後、前記第３の絶縁膜上面に多結晶シリコン膜を形成し、前記第３の絶縁膜及び前記多結晶シリコン膜により前記トレンチを埋設する工程と、前記第１の絶縁膜をストッパー膜として、前記第２の絶縁膜、前記第３の絶縁膜及び前記多結晶シリコン膜を研磨する工程と、前記第１の絶縁膜をエッチングにより除去する際に、前記第３の絶縁膜の一部が除去され、形成される凹部に絶縁スペーサを形成する工程とを有することを特徴とする。従って、本発明では、第１の絶縁膜を除去する際に形成される第３の絶縁膜上部の凹部に対し、絶縁スペーサを形成する工程を有する。そのことで、他工程で用いられる多結晶シリコン膜等の材料が、凹部内に残存することを防ぐことができる。また、絶縁スペーサで凹部を埋設することで、分離領域上面の平坦性を実現でき、分離領域上面に容量素子等の受動素子を形成できる。また、分離領域上面の配線層の断線を防ぐことができる。
【０００７】
また、本発明の半導体装置の製造方法では、前記第２の絶縁膜は、高密度プラズマＣＶＤ法により堆積されたＮＳＧ膜の上面に、減圧ＣＶＤ法によりＨＴＯ膜を堆積して形成されることを特徴とする。従って、本発明では、高密度プラズマＣＶＤ（ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法で堆積したＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜は埋め込み特性に優れ、該ＮＳＧ膜により半導体層の溝を埋設することができる。また、減圧ＣＶＤ法により堆積されたＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐａｒａｔｕｒｅ  Ｏｘｉｄｅ）膜は段差被覆性に優れ、トレンチを形成する際に、該ＨＴＯ膜をハードマスクとして用いることができる。
【発明の効果】
【０００８】
本発明では、分離領域を構成するトレンチに対し、ＨＴＯ膜を堆積した後に、その上面に多結晶シリコン膜を堆積し、トレンチ内を埋設する。そのことで、多結晶シリコン膜の堆積量を低減し、ＣＭＰ法による研磨量も低減し、製造コストを抑えることができる。
【０００９】
また、本発明では、ＳＴＩ法に用いる熱酸化膜を除去する際に、トレンチ内のＨＴＯ膜の一部が除去され、分離領域に凹部が形成される。しかしながら、後工程において、凹部をＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜から成る絶縁スペーサで埋設することで、分離領域での平坦性を実現できる。そのことで、他工程で凹部内に発生するポリシリコン膜等の残さを低減できる。そして、該残さが凹部から剥離し、素子形成領域へと至ることによるショートを防止し、歩留まりを向上できる。一方、分離領域上面の平坦性の実現により、分離領域上面に、例えば、容量素子等の受動素子を形成できる。また、分離領域上面に形成される配線層の断線を防止できる。
【００１０】
また、本発明では、埋め込み特性に優れる、高密度プラズマＣＶＤ法で堆積したＮＳＧ膜により、ＳＴＩ法で形成した溝を埋設することができる。そのことで、被覆性に優れるＨＴＯ膜を、トレンチを形成する際に、ハードマスクとして用いることができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１から図１１を参照し、詳細に説明する。そして、図１から図８は、本発明の半導体装置の製造方法を説明するための断面図である。図９から図１１は、本発明の半導体装置の製造方法を説明するための断面図であり、分離領域を拡大して示した図である。尚、図１から図１１では、分離領域が形成されている領域を示しているが、分離領域により区画される各々の素子形成領域には、バイポーラトランジスタ、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ等の様々な素子が形成されている。
【００１２】
図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１表面を熱酸化して全面に熱酸化膜を形成する。その後、公知のフォトリソグラフィ技術を用い、Ｎ型の埋込拡散層２を形成する。
【００１３】
次に、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上にエピタキシャル層３を成長させる。その後、エピタキシャル層３表面に熱酸化法によりシリコン酸化膜４を形成し、シリコン酸化膜４上面にシリコン窒化膜５を堆積する。尚、本実施の形態でのシリコン酸化膜４は本発明の「熱酸化膜」に対応する。また、本実施の形態でのシリコン酸化膜４及びシリコン窒化膜５が本発明の「第１の絶縁膜」に対応するが、本発明の「第１の絶縁膜」はＳＴＩ法及びＣＭＰ法に利用できる膜であれば良い。また、本実施の形態での基板１及びエピタキシャル層３が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００１４】
図２に示す如く、公知のフォトリソグラフィ技術により、ＳＴＩ法により溝部７を形成する部分に開口部が設けられたフォトレジスト６を選択マスクとして形成する。そして、ドライエッチングにより、シリコン酸化膜４及びシリコン窒化膜５を除去した後、更に、エピタキシャル層３を５０００Å程度除去する。エピタキシャル層３には、その表面から溝部７が形成される。尚、本実施の形態での溝部７が本発明の「溝」に対応するが、本発明の「溝」はＳＴＩ法により形成される場合に限定される必要はない。例えば、エピタキシャル層３表面に対して窪んだ構造であれば良く、任意の製造方法により形成されても良い。
【００１５】
図３に示す如く、フォトレジスト６を除去した後、エピタキシャル層３上面に、高密度プラズマＣＶＤ法により、ＮＳＧ膜８を堆積する。このとき、溝部７を埋設するように、ＮＳＧ膜８を、例えば、６０００Å程度堆積する。
【００１６】
次に、ＮＳＧ膜８の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ膜９を堆積する。このとき、ＨＴＯ膜９を、その膜厚が３０００Å〜５０００Åの範囲内で堆積する。そして、ＨＴＯ膜９は、ＮＳＧ膜８よりも段差被覆性に優れた膜である。一方、ＮＳＧ膜８は、ＨＴＯ膜９よりも埋め込み特性に優れており、上述したように、溝部７を埋設する工程に用いられる。尚、本実施の形態でのＮＳＧ膜８及びＨＴＯ膜９が本発明の「第２の絶縁膜」に対応するが、本発明の「第２の絶縁膜」は溝部７を埋め込む膜であれば良い。また、本発明の「第２の絶縁膜」としては、少なくともＮＳＧ膜８のみでも良い。
【００１７】
図４に示す如く、公知のフォトリソグラフィ技術により、ＨＴＯ膜９上面に、分離領域用のトレンチ１２（図５参照）を形成する部分に開口部が設けられたフォトレジスト１０を選択マスクとして形成する。その後、ドライエッチングにより、ＮＳＧ膜８及びＨＴＯ膜９を選択的に除去し、トレンチ１２形成領域のＮＳＧ膜８及びＨＴＯ膜９に開口部１１を形成する。
【００１８】
図５に示す如く、フォトレジスト１０を除去した後、ＮＳＧ膜８及びＨＴＯ膜９をハードマスクとして、ドライエッチングにより、トレンチ１２を形成する。そして、トレンチ１２は、例えば、６μｍ程度の深さとなるように形成される。尚、トレンチ１２を形成する工程時に、ＨＴＯ膜９もその表面から除去され、トレンチ１２形成後には、ＨＴＯ膜９の膜厚も薄くなる。ここで、ＨＴＯ膜９の膜厚を上述した範囲内で堆積するのは、ＨＴＯ膜９の膜厚が３０００Åよりも薄い場合には、エッチング不良の問題が発生することもあるからである。一方、ＨＴＯ膜９の膜厚が５０００Åよりも厚い場合には、ＮＳＧ膜８及びＨＴＯ膜９をパターニングするのが困難となることもあるからである。
【００１９】
図６に示す如く、トレンチ１２内及びＨＴＯ膜９の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ膜１３を堆積する。ＨＴＯ膜１３は３０００Å程度堆積され、トレンチ１２の内壁からトレンチ１２の一部が埋設される。その後、ＨＴＯ膜１３上面に、ＣＶＤ法により、多結晶シリコン膜１４を堆積する。多結晶シリコン膜１４は８０００Å程度堆積され、トレンチ１２内部は多結晶シリコン膜１４により完全に埋設される。尚、本実施の形態でのＨＴＯ膜１３が本発明の「第３の絶縁膜」に対応するが、本発明の「第３の絶縁膜」はトレンチ１２を埋設する膜であれば良い。
【００２０】
本実施の形態では、トレンチ１２をＨＴＯ膜１３で埋設する工程の前に、トレンチ１２の内壁に熱酸化法によりシリコン酸化膜を形成する工程を省略している。当該シリコン酸化膜形成工程の省略により、基板１自体が、熱酸化法による熱環境下に置かれることはなく、例えば、溝部７やトレンチ１２のコーナー部から結晶欠陥が発生することを大幅に低減することができる。
【００２１】
図７に示す如く、シリコン窒化膜５をストッパー膜として用い、ＣＭＰ法により、ＮＳＧ膜８、ＨＴＯ膜９、１３及び多結晶シリコン膜１４を研磨し、少なくともその一部を除去する。そして、この工程により、溝部７はＮＳＧ膜８で埋設され、トレンチ１２はＨＴＯ膜１３及び多結晶シリコン膜１４で埋設された構造が得られる。
【００２２】
図８に示す如く、シリコン窒化膜５を約１６０℃のリン酸により除去した後、シリコン酸化膜４を希釈フッ酸（ＨＦ）により除去する。このとき、シリコン酸化膜４を除去する際に、ＮＳＧ膜８の一部も除去され、分離領域では、実質、平坦面１５が形成される。
【００２３】
尚、本実施の形態では、１回のＣＭＰ工程により、溝部７に堆積されたＮＳＧ膜８とトレンチ１２に堆積された多結晶シリコン膜１４とを研磨し、除去することができる。つまり、溝部７にＮＳＧ膜８を堆積した後に１回目のＣＭＰ法を用いた工程を行い、トレンチ１２に多結晶シリコン膜１４を堆積した後に２回目のＣＭＰ法を用いた工程を行う場合と比較して、製造プロセスを簡略化することができる。また、高価なＣＭＰ法を用いた工程を１回とすることができるので、製造コストを低減することができる。
【００２４】
また、本実施の形態では、トレンチ１２を多結晶シリコン膜１４で埋設する前に、ＨＴＯ膜１３を埋設している。そして、多結晶シリコン膜１４を堆積する量を低減することで、多結晶シリコン膜１４がエピタキシャル層３等上面に堆積する膜厚も低減することができる。そのことで、ＣＭＰ法を用いた工程により、多結晶シリコン膜１４を研磨する量も低減でき、高価なＣＭＰ法を用いた工程時間を短縮することができる。
【００２５】
図９では、図８を用いて上述したように、シリコン酸化膜４を除去した後のトレンチ１２領域を拡大した断面図を示している。
【００２６】
図示したように、シリコン酸化膜４を希釈フッ酸（ＨＦ）により除去する際に、多結晶シリコン膜１４とＮＳＧ膜８との間のＨＴＯ膜１３も除去される。そして、希釈フッ酸に対する、ＨＴＯ膜１３とＮＳＧ膜８とのエッチングレート比が、例えば、１０：１である。そのことで、多結晶シリコン膜１４とＮＳＧ膜８との間のＨＴＯ膜１３が選択的にエッチングされ、多結晶シリコン膜１４とＮＳＧ膜８との間には、例えば、深さｔ１が３０００Å程度の凹部１６が形成される。
【００２７】
ここで、分離領域に形成された凹部１６を埋設せず、素子形成領域にバイポーラトランジスタ、ＭＯＳトランジスタ等を形成する場合の問題点を説明する。
【００２８】
分離領域では、シリコン酸化膜４を除去する際に、多結晶シリコン膜１４を囲むように凹部１６が形成される。一方、素子形成領域では、例えば、ＭＯＳトランジスタのゲート電極、バイポーラトランジスタのベース取り出し電極、スペーサ部、エミッタ取り出し電極等が形成される。そして、ゲート電極等は、エピタキシャル層３上面に多結晶シリコン膜を堆積した後、多結晶シリコン膜を選択的に除去することで形成される。このとき、分離領域では、該多結晶シリコン膜が全て除去されず、凹部１６内には多結晶シリコン膜の残さが発生する。
【００２９】
その後、凹部１６内の多結晶シリコン膜の残さは、素子形成工程での酸化膜を除去する工程の際に用いられるエッチャントにより剥離する。つまり、凹部１６では、多結晶シリコン膜１４やＮＳＧ膜８と多結晶シリコン膜の残さとの境界面からエッチャントが侵入し、凹部１６から多結晶シリコン膜の残さが剥離する。そして、剥離した多結晶シリコン膜の残さが素子形成領域上面へと至ることで、例えば、バイポーラトランジスタの各領域が残さによりショートする構造となり、歩留まりが大幅に悪化する。これは、各工程で、多結晶シリコン膜に不純物が導入されているからである。
【００３０】
そこで、本実施の形態では、図１０に示す如く、シリコン酸化膜４を除去した後、凹部１６を埋設するように、減圧ＣＶＤ法により、ＴＥＯＳ膜１７を堆積する。尚、本実施の形態でのＴＥＯＳ膜１７が本発明の「第４の絶縁膜」に対応するが、本発明の「第４の絶縁膜」は凹部１６を埋め込む膜であれば良い。例えば、減圧ＣＶＤ法、または、常圧ＣＶＤ法により堆積されたシリコン酸化膜、ＨＴＯ膜またはシリコン窒化膜でも良い。また、塗布法により形成されたＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜でも良い。
【００３１】
図１１に示す如く、ＴＥＯＳ膜１７をエッチバックし、トレンチ１２形成領域の凹部１６をＴＥＯＳ膜１７で埋設することで、分離領域を平坦化することができる。つまり、トレンチ１２形成領域では、多結晶シリコン膜１４とＮＳＧ膜８との間は、ＨＴＯ膜１３及びＴＥＯＳ膜１７から成る絶縁スペーサ１８により埋設される構造となる。そのことで、絶縁スペーサ１８で凹部１６を埋設した後に行われる多結晶シリコン膜を堆積する工程では、凹部１６に、多結晶シリコン膜から成る残さが発生することを大幅に低減することができる。
【００３２】
また、本実施の形態では、トレンチ１２形成領域の凹部１６を絶縁スペーサ１８で埋設し、分離領域を平坦化した状態で、分離領域の上面に層間絶縁層、配線層を形成する。つまり、分離領域では平坦面１５を有することで、配線層が凹部１６上面で断線することを防ぐことができる。また、分離領域では平坦面１５を有することで、容量素子等の受動素子を配置することもできる。
【００３３】
尚、上述した本実施の形態では、溝部７を埋設する膜としてＮＳＧ膜を用いる場合について説明したが、この場合に限定するものではなく、その他の絶縁膜を用いる場合でも良い。
【００３４】
また、溝部７を埋設するＮＳＧ膜上面に堆積する膜として、ＨＴＯ膜を用いる場合について説明したが、この場合に限定するものでなく、被覆性が良く、トレンチ形成時のハードマスクとして機能する膜であれば、その他の膜を用いる場合でも良い。例えば、減圧ＣＶＤ法、または、常圧ＣＶＤ法により堆積されたシリコン酸化膜、ＴＥＯＳ膜、または、シリコン窒化膜でも良い。また、塗布法により形成されたＳＯＧ膜でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００３６】
１    Ｐ型の単結晶シリコン基板
３    Ｎ型のエピタキシャル層
４    シリコン酸化膜
５    シリコン窒化膜
７    溝部
８    ＮＳＧ膜
９    ＨＴＯ膜
１２    トレンチ
１３    ＨＴＯ膜
１４    多結晶シリコン膜
１５    平坦面
１６    凹部
１７    ＴＥＯＳ膜
１８    絶縁スペーサ
【図１】
2006013341.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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