(57)【要約】【課題】    高電圧を必要とするメモリ素子を混載し、かつメモリ素子駆動回路の製造工程を簡単化でき、かつメモリ素子駆動回路の占有面積の増大を抑制することのできる半導体装置を提供する。【解決手段】    半導体装置は、第１の電圧で動作する複数のＭＯＳトランジスタを含む主回路と、前記第１の電圧より高い第２の電圧での操作を必要とするメモリ素子と、前記メモリ素子を駆動する駆動回路であって、１つのウェルと、前記１つのウェル内に形成され、カスケード接続された２つ以上のＭＯＳトランジスタと、前記ウェル内の各ＭＯＳトランジスタの間およびカスケード接続の両外側、または各ＭＯＳトランジスタの間のみ、またはカスケード接続の両外側のみ、またはカスケード接続されたＭＯＳトランジスタのドレイン外側のみに形成されたウェルコンタクトとを有する駆動回路と、を有する。【選択図】  図３
2006128499.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧で動作する複数のＭＯＳトランジスタを含む主回路と、
前記第１の電圧より高い第２の電圧での操作を必要とするメモリ素子と、
前記メモリ素子を駆動する駆動回路であって、１つのウェルと、前記１つのウェル内に形成され、カスケード接続された２つ以上のＭＯＳトランジスタと、前記ウェル内の各ＭＯＳトランジスタの間およびカスケード接続の両外側、または各ＭＯＳトランジスタの間のみ、またはカスケード接続の両外側のみ、またはカスケード接続されたＭＯＳトランジスタのドレイン外側のみに形成されたウェルコンタクトとを有する駆動回路と、
を有する半導体装置。
【請求項２】
前記ウェルコンタクトが各ＭＯＳトランジスタの間およびカスケード接続の両外側に形成され、前記駆動回路が、さらに前記ウェル内の各ＭＯＳトランジスタの側方に形成されたウェルコンタクトを有する請求項１記載の半導体装置。
【請求項３】
前記ウェルコンタクトが各ＭＯＳトランジスタを取り囲むように配置されている請求項２記載の半導体装置。
【請求項４】
前記ウェルコンタクトが、前記ウェル内のカスケード接続の両外側のみに形成され、前記駆動回路がさらに前記ウェル内の各ＭＯＳトランジスタの側方に形成されたウェルコンタクトを有する請求項１記載の半導体装置。
【請求項５】
前記ウェルコンタクトが、前記カスケード接続されたＭＯＳトランジスタの外側を取り囲むように配置されている請求項４記載の半導体装置。
【請求項６】
前記駆動回路が、前記１つのウェルと導電型が逆の他のウェルと、前記他のウェル内に形成され、前記２つ以上のＭＯＳトランジスタおよびウェルコンタクトと配列が同一で導電型が逆の他の２つ以上のＭＯＳトランジスタと他のウェルコンタクトとを有する請求項１〜５のいずれか１項記載の半導体装置。
【請求項７】
前記メモリ素子がフラッシュメモリ素子である請求項１〜６のいずれか１項記載の半導体装置。
【請求項８】
前記第２の電圧が、プログラム、および消去時の１０Ｖである請求項７記載の半導体装置。
【請求項９】
前記主回路が、ＣＭＯＳ論理回路である請求項１〜８のいずれか１項記載の半導体装置。
【請求項１０】
前記主回路が、前記１つのウェルと同一ウェル濃度のウェルを含む請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に第１の電圧で動作する主回路と、第１の電圧より高い第２の電圧の操作を必要とするメモリ素子とを含む半導体装置に関する。
【背景技術】
【０００２】
半導体論理集積回路の動作電圧は、３Ｖから２．５Ｖ、さらに１.２５Ｖ等と低電圧化を続けている。フラッシュメモリ素子は、１０Ｖ程度の高電圧を必要とする。フラッシュメモリは、不揮発性である特質により、種々の論理集積回路と共に用いられている。例えば、フラッシュメモリを混載した論理集積回路装置としてＦＰＧＡ（フィールド−プログラマブル−ゲート−アレー）、ＣＰＬＤ（コンプレックスプログラマブルロジックデバイス）等へとその応用範囲が広がっている。フラッシュメモリセルのように高電圧での操作を必要とするメモリ素子を制御するためのＭＯＳトランジスタは、非常に高い耐圧を必要とする。しかし、ＭＯＳトランジスタで非常に高い耐圧を実現しようとした場合、ドレイン領域やウェルの不純物分布を工夫する必要があり、工程数が非常に増加してしまう。工程数を増加しないためには、通常のＭＯＳトランジスタを使い、かつそのＭＯＳトランジスタがドレイン耐圧よりも高い電圧で動作できるようにすることが望まれる。
【０００３】
ＭＯＳトランジスタをドレイン耐圧より高い電圧で動作させるための技術も提案されている。例えば、それぞれ独立のウェル内に形成した２つ以上のＭＯＳトランジスタをカスケード接続したものがある。それぞれのＭＯＳトランジスタをそれぞれ独立のウェル領域に分離して形成すると，素子面積が非常に大きくなってしまう。一方，１つのウェル領域内に複数のＭＯＳトランジスタを形成し、カスケード接続すると、耐圧が低くなってしまう傾向がある。  
【０００４】
【特許文献１】特開２０００―３２３５８４号公報
【特許文献２】特開平１１―１３３９２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、高耐圧部を備え、チップ占有面積の増大を抑制することのできる多電圧半導体装置を提供することである。
本発明の他の目的は、高電圧を必要とするメモリ素子を混載し、かつメモリ素子駆動回路の製造工程を簡単化でき、かつメモリ素子駆動回路の占有面積の増大を抑制することのできる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の１鑑定によれば、第１の電圧で動作する複数のＭＯＳトランジスタを含む主回路と、前記第１の電圧より高い第２の電圧での操作を必要とするメモリ素子と、前記メモリ素子を駆動する駆動回路であって、１つのウェルと、前記１つのウェル内に形成され、カスケード接続された２つ以上のＭＯＳトランジスタと、前記ウェル内の各ＭＯＳトランジスタの間およびカスケード接続の両外側、または各ＭＯＳトランジスタの間のみ、またはカスケード接続の両外側のみ、またはカスケード接続されたＭＯＳトランジスタのドレイン外側のみに形成されたウェルコンタクトとを有する駆動回路と、を有する半導体装置が提供される。
【発明の効果】
【０００７】
１つのウェル内に複数のトランジスタを形成し、カスケード接続した時、ウェルコンタクトの配列位置によりトランジスタの耐圧が変化する。ウェルコンタクトの位置を選択することにより、トランジスタの耐圧を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
図１Ａ、１Ｂは、通常の単一のトランジスタ構造の平面図と、その特性を示すグラフである。
図１Ａに示すように、シリコン基板中にｐ型ウェルＷｐが形成され、ＳＴＩ（シャロートレンチアイソレーション）で形成された素子分離領域が、ｎチャネルＭＯＳトランジスタを形成する活性領域ＡＲｎと、ウェルコンタクトを形成するｐ型領域ＷＣｐを画定している。活性領域を横断して、ゲート電極Ｇが形成され、ゲートコンタクトＧｃがゲート電極Ｇに対するコンタクトを提供する。ゲート電極Ｇ両側の領域にはｎ型不純物がドープされ、ｎ型ソース領域Ｓｎとｎ型ドレイン領域Ｄｎを形成している。ソース領域、ドレイン領域には、それぞれソースコンタクトＳＣ及びドレインコンタクトＤＣが形成される。ウェルコンタクト領域ＷＣｐには、ウェルコンタクトＷＣが形成される。図１Ａに示す構成において、ゲート長を１μｍとし、活性領域ＡＲｎとウェルコンタクト領域ＷＣｐとの間の距離を２μｍとした場合の特性を図１Ｂに示す。
【０００９】
図１Ｂにおいて、横軸はソース−ドレイン電圧Ｖｄｓを単位Ｖで示し、縦軸はドレイン電流Ｉｄｓを単位Ａで示す。曲線ＶＧ０は、ゲート電圧０Ｖの時のドレイン電流を示し、ＶＧ１〜ＶＧ１０はそれぞれゲート電圧が１Ｖ〜１０Ｖの時のドレイン電流を示す。
【００１０】
ＭＯＳトランジスタの耐圧には、トランジスタがオフ状態の耐圧（静止時耐圧）とトランジスタがオン状態の耐圧（動作時耐圧）の２通りがある。ゲート電圧が０Ｖの場合のドレイン耐圧が静止時耐圧であり、図示の特性の場合１０Ｖを超えている。ゲート電圧が１Ｖ以上、特にドレイン電流が明らかに向上するＶＧ２以上の特性が動作時の特性であり、ドレイン電流が急激に立ち上がる電圧が動作時耐圧である。図示の特性においては、ゲート電圧が３Ｖ以上の場合、ドレイン電圧が８Ｖ程度でドレイン電流が急激に増加しており、動作時耐圧は９Ｖ未満である。このように、オン状態の動作時耐圧は、オフ状態の静止時耐圧より低くなることがある。
【００１１】
動作時耐圧においては、負性抵抗を示すスナップバック現象が観察されることがある。スナップバック現象は、ドレイン近傍の高電界によってアバランシェ降伏が起こり、ウェル電位が上昇することでソース−ウェル−ドレインで形成される寄生バイポーラトランジスタがオンすることで現れる。
【００１２】
図２Ａは、フラッシュメモリセルを混載した半導体論理集積回路装置の構成例を示す。半導体チップ１１０の中央部には、低電圧（ＬＶ、例えば１．２５Ｖ）で動作する論理ＣＭＯＳ回路１１１が配置されており、その両側には入出力用の、低電圧（ＬＶ、たとえば１．２５Ｖ）用と中電圧（ＭＶ、たとえば３Ｖ）用のｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）回路１１２及びｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）回路１１３が配置されている。半導体チップ１１０の上下にはフラッシュメモリ回路１１６が配置され、フラッシュメモリ回路の内側には、フラッシュメモリ素子を制御するためのＮＭＯＳ回路１１７及びＰＭＯＳ回路１１８が形成されている。ＮＭＯＳ回路１１７及びＰＭＯＳ回路１１８は、高電圧（ＨＶ、たとえば５Ｖ）用トランジスタで構成されている。
【００１３】
フラッシュメモリセルＦＭＣは、１０Ｖ程度の高電圧で操作されることを必要とし、フラッシュメモリセル制御回路１１７、１１８も同等の高電圧を扱う必要がある。
図２Ｂは、図２Ａの半導体集積回路のフラッシュメモリセル及び論理回路に用いられる低電圧トランジスタ、フラッシュメモリセルの制御に用いられる高電圧トランジスタの５種類のトランジスタ構造を示す概略断面図である。左側からフラッシュメモリセルＦＭＣ、高電圧ｎチャネルＭＯＳトランジスタＨＶ−ＮＭＯＳ、高電圧ｐチャネルＭＯＳトランジスタＨＶ−ＰＭＯＳ、低電圧ｎチャネルＭＯＳトランジスタＬＶ−ＮＭＯＳ、低電圧ｐチャネルＭＯＳトランジスタＬＶ−ＰＭＯＳを示す。
【００１４】
ＬＶ-ＰＭＯＳは、第１のｎ型ウェルＷｎ１内に形成され、ＬＶ-ＮＭＯＳは、第１のｐ型ウェルＷｐ１内に形成されている。ＨＶ-ＰＭＯＳは、第２のｎ型ウェルＷｎ２内に形成され、ＨＶ-ＮＭＯＳは、第２のｐ型ウェルＷｐ２内に形成されている。第１および第２のｎ型ウェルＷｎ１，Ｗｎ２は同一のウェル濃度を有し、第１および第２のｐ型ウェルＷｐ１，Ｗｐ２は、同一のウェル濃度を有する。フラッシュメモリセルＦＭＣは、第３のｐ型ウェルＷｐ３内に形成されている。第２のｐ型ウェルＷｐ２と第３のｐ型ウェルＷｐ３は、第３のｎ型ウェルＷｎ３内に形成されている。
【００１５】
５Ｖ動作を想定した高電圧トランジスタのウェルは、低電圧トランジスタＬＶ−ＮＭＯＳ及びＬＶ−ＰＭＯＳと同じウェル濃度で形成することができる。１０Ｖの動作を想定したトランジスタのウェルは、濃度を低くする必要がある。なお、３Ｖ動作の中電圧トランジスタのウェルも、５Ｖ動作トランジスタと同一のウェル濃度を用いて作成することができる。フラッシュメモリセル１１６を制御するフラッシュメモリセル制御回路１１７、１１８を構成するトランジスタを図示の高電圧動作トランジスタで形成することができれば、工程数を短縮することができる。その場合は、動作時耐圧が１０Ｖ以上の構造とする必要がある。
【００１６】
図２Ｃは、フラッシュメモリセルを制御する制御回路をフラッシュメモリセルと共に示す等価回路図である。
フラッシュメモリセルの消去を行うためには、フラッシュメモリセルのウェルに１０Ｖの電圧を印加する。ＶＰＵＭＰの端子はポンプ回路によって１０Ｖの電圧が印加される。フラッシュメモリセル制御回路を１つのｐチャネルＭＯＳトランジスタＰＭＯＳと、１つのｎチャネルＭＯＳトランジスタｎＭＯＳで形成した場合を破線で示す。先ず、ｐチャネルＭＯＳトランジスタＰＭＯＳをオンにし、フラッシュメモリセルのウェルに電圧１０Ｖを印加する。消去動作が終了したら、ｐチャネルＭＯＳトランジスタＰＭＯＳをオフにし、ｎチャネルＭＯＳトランジスタＮＭＯＳをオンにしてフラッシュメモリセルのウェルに溜まった電荷を接地電位に引き抜く。ウェルの電位は０Ｖとなる。
【００１７】
消去動作を開始するために、ｐチャネルＭＯＳトランジスタＰＭＯＳをオンにすると、ＰＭＯＳのドレインに相対的に−１０Ｖの電圧が印加されることになる。このため、ＰＭＯＳの動作時耐圧を１０Ｖ以上にする必要がある。図１Ｂに示す特性を有するＰＭＯＳでは、動作時耐圧が不足する。
【００１８】
消去動作終了後、フラッシュメモリセルのウェル中の電荷を抜くためにＮＭＯＳをオンにすると、ＮＭＯＳのドレインには１０Ｖの電圧が印加されることになる。このため、ＮＭＯＳの動作時耐圧は１０Ｖ以上にする必要がある。図１Ｂに示す特性では動作時耐圧が不足する。
【００１９】
そこで、単一のｐチャネルＭＯＳトランジスタＰＭＯＳを用いる代わりに、カスケード接続された２つのｐチャネルＭＯＳトランジスタＰＭＯＳ１とＰＭＯＳ２を用い、単一のｎチャネルＭＯＳトランジスタＮＭＯＳを用いる代わりにカスケード接続された２つのｎチャネルＭＯＳトランジスタＮＭＯＳ1とＮＭＯＳ２を用いることにする。カスケード接続した２つのトランジスタを用いると、１つのトランジスタを用いる場合よりもチップ占有面積は増大する。チップ占有面積の増大を抑制するために、２つのトランジスタを同一ウェル内に配置することにする。
【００２０】
ウェル内のチャネル中央断面に沿ってＳＴＩとウェルコンタクトの配列を種々変更し、２次元シミュレーションで耐圧を求めた。
図３Ａ〜３Ｅは５種類のサンプルＳ１〜Ｓ５の断面構造を示す。
【００２１】
図３Ａは、第１のサンプルＳ１の断面構造を示す。ディープｎ型ウェルＤＷｎ中にｐ型ウェルＷｐが形成される。ウェル両側に幅０．３μｍのシャロートレンチアイソレーションＳＴＩ１，ＳＴＩ２を介して幅０．２μｍのウェルコンタクト領域ＷＣｐ１、ＷＣｐ２を配置し、ウェル中央に幅１．６μｍのＳＴＩ３，ＳＴＩ４で挟んだ幅０．８μｍのウェルコンタクト領域ＷＣｐ３を配置する。ＳＴＩ１とＳＴＩ３の間に、ｎ型ソース／ドレイン領域を有するゲート長１．５μｍのＮＭＯＳ１を配置し、ＳＴＩ４とＳＴＩ２の間に、ｎ型ソース／ドレイン領域を有するゲート長１．５μｍのＮＭＯＳ２を配置する。
【００２２】
両ＮＭＯＳの隣接する電流端子を接続してカスケード接続を構成する。ＮＭＯＳ１の残る電流端子をソースＳとし、ＮＭＯＳ２の残る電流端子をドレインＤとする。ソースＳ，ドレインＤ，および各ウェルコンタクト領域には電極を接続する。以下、ウェル以外、同一符号で示す各部の寸法は同一である。
【００２３】
図３Ｂは、第２のサンプルＳ２の断面構造を示す。第１のサンプルＳ１の両側のＳＴＩ１，ＳＴＩ２とウェルコンタクト領域ＷＣｐ１、ＷＣｐ２を除去した構造である。ウェルの長さを１μｍ短縮できる。
【００２４】
図３Ｃは、第３のサンプルＳ３の断面構造を示す。第１のサンプルＳ１の中央のウェルコンタクト領域ＷＣｐ３とその両側のＳＴＩ３，ＳＴＩ４を除去し、ＮＭＯＳ１とＮＭＯＳ２の隣接するソース／ドレイン領域を合体した構造である。ウェルの長さを４μｍ以上短縮できる。
【００２５】
図３Ｄは、第４のサンプルＳ４の断面構造を示す。第３のサンプルＳ３の左側（カスケード接続のソース側）のウェルコンタクト領域ＷＣｐ１を省略した構造である。ウェルコンタクト領域はカスケード接続のドレインＤ側のみにある。
【００２６】
図３Ｅは、第５のサンプルＳ５の断面構造を示す。第３のサンプルＳ３の右側（カスケード接続のドレイン側）のウェルコンタクト領域ＷＣｐ２を省略した構造である。ウェルコンタクト領域はカスケード接続のソース側のみにある。
【００２７】
比較のため、１つのウェルに１つのＮＭＯＳを形成したサンプルＳ０も作成した。構成は、第１のサンプルＳ１の中央のウェルコンタクト領域ＷＣｐ３の中央から左側の部分のみをウェル内に配置した。
【００２８】
図４Ａ〜４Ｆは、第１のサンプルＳ１のプロセスフローを示す断面図である。サンプルＳ２〜Ｓ５に関しては、該当部分を省略したプロセスを行なえばよい。
図４Ａに示すように、Ｓｉ基板にシャロートレンチアイソレーションＳＴＩを形成する。ｎ型不純物イオンＰ＋を加速エネルギ２ＭｅＶ、ドーズ量１〜３Ｅ１３ｃｍ−２（Ｅは指数標記、Ｅ１３は×１０１３、以下同）でイオン注入し、ディープｎ型ウェルＤＷｎを形成する。ｐ型不純物イオンＢ＋を加速エネルギ４００〜５００ｋｅＶ，ドーズ量１〜２Ｅ１３ｃｍ−２、および加速エネルギ１００ｋｅＶ，ドーズ量２〜４Ｅ１２ｃｍ−２でイオン注入し、ｐ型ウェルＷｐを形成する。
【００２９】
図４Ｂに示すように、シリコン表面を熱酸化し、厚さ１７ｎｍのゲート酸化膜を形成する。酸化膜上に厚さ１８０ｎｍの多結晶シリコン層をＣＶＤで堆積し、ホトリソグラフィとエッチングでゲート長１．５μｍにパターニングしてゲート電極Ｇを形成する。
【００３０】
図４Ｃに示すように、ホトレジストマスクを用いてトランジスタ部にはｎ型不純物イオンＡｓ＋を加速エネルギ１００〜１５０ｋｅＶ，ドーズ量１〜３Ｅ１３ｃｍ−２でイオン注入し、低濃度ソース／ドレインＬＤＤを形成する。ウェルコンタクト部にはｐ型不純物イオンＢＦ２＋を加速エネルギ５０〜１００ｋｅＶ，ドーズ量１〜２Ｅ１３ｃｍ−２でイオン注入し、ｐ型領域ＷＣｐを形成する。ＣＭＯＳを形成する場合は、ｐ型ウェルコンタクト部のイオン注入はＰＭＯＳのＬＤＤ用イオン注入と同一のイオン注入で行なえる。
【００３１】
図４Ｄに示すように、Ｓｉ基板表面上に厚さ１３０ｎｍ程度の酸化シリコン層をＣＶＤで堆積し、異方性エッチングでエッチバックすることにより、ゲート電極側壁上に厚さ１３０ｎｍ程度のサイドウォールスペーサＳＷを形成する。
【００３２】
図４Ｅに示すように、ホトレジストマスクを用いてトランジスタ部にはｎ型不純物イオンＰ＋を加速エネルギ１５〜２０ｋｅＶ，ドーズ量１〜２Ｅ１５ｃｍ−２、および加速エネルギ１０〜１５ｋｅＶ，ドーズ量５〜８Ｅ１５ｃｍ−２でイオン注入し、高濃度ソース／ドレイン領域Ｓ／Ｄを形成する。ウェルコンタクト部にはｐ型不純物イオンＢ＋を加速エネルギ５〜８ｋｅＶ，ドーズ量２〜５Ｅ１３ｃｍ−２でイオン注入し、ｐ型領域ＷＣｐを形成する。ＣＭＯＳを形成する場合は、ウェルコンタクト部のイオン注入はＰＭＯＳのＳ／Ｄ用イオン注入と同一のイオン注入で行なえる。
【００３３】
図４Ｆに示すように、ウェルコンタクト領域ＷＣｐおよび両側のソースドレイン領域上に電極を形成し、基板上に層間絶縁膜ＩＬを形成する。内側のソース／ドレイン領域を接続する配線を形成する。シミュレーション上ディープｎ型ウェルＤＷｎの不純物濃度ピークより下のＳｉ基板を除去し、その表面に電極を形成する。
【００３４】
シミュレーションにおける印加電圧は、ディープｎ型ウェルＤＷｎに１．２Ｖ，ウェルコンタクト領域からｐ型ウェルに０Ｖ，ソースＳに０Ｖ，ゲートＧに５Ｖとし，ドレインＤに印加する電圧は捜引した。
【００３５】
図５は、シミュレーション結果を示すグラフである。横軸はドレインＤに印加する捜引電圧Ｖｄを単位Ｖで示し、縦軸はドレイン電流Ｉｄを単位Ａで示す。曲線ｓ０〜ｓ５が、サンプルＳ０〜Ｓ５の特性である。単一のトランジスタの特性ｓ０が最も耐圧が低く、１０Ｖに達しない。ソースＳの外側のみにウェルコンタクトを形成したサンプルＳ５の特性ｓ５が次に耐圧が低く、１０Ｖに達するか達しないか程度である。
【００３６】
第１のサンプルＳ１の特性ｓ１が最も耐圧が高く、楽に１３Ｖを越える。サンプルＳ２，Ｓ３，Ｓ４と構成が簡略化され、占有面積を小さくできるようになるほど耐圧は低下するが、それでもサンプルＳ５の耐圧より高い。したがって１つのウェル内に２つ以上のＭＯＳトランジスタを形成する場合は、サンプルＳ１〜Ｓ４の構成とすることが好ましい。特にサンプルＳ１〜Ｓ３は、１１Ｖ以下では安定したドレイン電流を示す。
【００３７】
図６Ａ，６Ｂは、サンプルＳ１の構造を用いた第１の実施例による半導体装置を示す。図６Ａは断面図、図６Ｂは平面図を示す。図４Ａ〜４Ｆに示す工程を行うことにより、ｐ型シリコン基板１０のＮＭＯＳ領域にＳＴＩによる素子分離領域１１、深いｎ型ウェル１２、ｐ型ウェル１３、ゲート絶縁膜１５、ｎ型ゲート電極１６ｎ、サイドウォールスペーサ１７、ｎ型ＬＤＤ領域１８ｎ、ｎ型ソース／ドレイン領域１９ｎ、ｐ型ウェルコンタクト領域２０ｐ、配線２１ を形成する。ＰＭＯＳ領域でも、素子分離領域１１、ゲート絶縁膜１５、サイドウォールスペーサ１７、配線２１は、同一工程で形成できる。ＰＭＯＳ領域では、イオン注入工程の導電型を逆にすることにより、ｎ型ウェル１４、ｐ型ゲート電極１６ｐ、ｐ型ＬＤＤ１８ｐ、ｐ型ソース／ドレイン領域１９ｐ、ｎ型ウェルコンタクト領域２０ｎを形成する。前述のようにソースドレイン領域のイオン注入とウェルコンタクト領域のイオン注入は共用できる。
【００３８】
図６Ｂに示すように、ｐ型ウェル１３に、サンプル１と同等の構成を有する２つのｎチャネルＭＯＳトランジスタＮＭＯＳ１、ＮＭＯＳ２を形成してカスケード接続し、ｎ型ウェル１４に、サンプル１と同等の構成を有する２つのｐチャネルＭＯＳトランジスタＰＭＯＳ１、ＰＭＯＳ２を形成してカスケード接続する。カスケード接続の両端のソース／ドレイン領域を改めてソースＳ、ドレインＤとする。ウェルコンタクト領域が２つのトランジスタの間（ＷＣｐ３、ＷＣｎ３）およびソース、ドレインの外側（ＷＣｐ１、ＷＣｐ２、ＷＣｎ１、ＷＣｎ２）に形成されている。
【００３９】
ブレークダウンが起こるのは、衝突イオン化増倍機構によりウェルの電位が上昇し、ソース−ウェル−ドレイン間の横型寄生バイポーラトランジスタが導通するためである。ウェルコンタクトを各ＭＯＳトランジスタの外側および各ＭＯＳトランジスタ間に配置することにより、ソース近傍のウェルの電位の上昇を防ぐことができ、横型寄生バイポーラトランジスタが導通しないため、耐圧を高くすることができる。
【００４０】
図６Ｃは、変形例を示す。電流方向の断面構造は図６Ａと同様である。この構成においては、３つのウェルコンタクト領域ＷＣｐ１、ＷＣｐ２、ＷＣｐ３およびＷＣｎ１、ＷＣｎ２、ＷＣｎ３が、上下に配されたウェルコンタクト領域で接続され、連続したウェルコンタクト領域を形成している。トランジスタの側方にもウェルコンタクト領域を設けることにより、ウェルの電位が安定化し、耐圧をさらに向上することができる。なお、必ずしもウェルコンタクト領域がトランジスタを囲む必要はないが、トランジスタを囲んだ方が信頼性が向上するであろう。
【００４１】
図７は、図６Ａの構造を用いて、図２Ｃに示すフラッシュメモリセル回路を形成した構成を示す。図の左側に図６Ａに示すカスケード回路が形成され、図の右側にフラッシュメモリセルＦＭＣが形成される。フラッシュメモリセル領域には、深いｎ型ウェル２５が形成され、その中にｐ型ウェル２６が形成される。ｐ型ウェル２６には、多数のｎチャネルＦＭＣと、ｐ型ウェルコンタクト領域２７が形成され、カスケード接続の出力が配線２３を介して印加される。フラッシュメモリセルＦＭＣの出力はビット線ＢＬから取り出される。
【００４２】
図８Ａ，８Ｂは、第２のサンプルＳ２の構成を用いた第２の実施例による半導体装置の構成を示す。図８Ａに示すように、２つのカスケード接続されたトランジスタの間にのみウェルコンタクト領域２０ｐ、２０ｎが形成されている。ソースＳ、ドレインＤ外側のＳＴＩ．ウェルコンタクト領域を省略することにより、図中横方向の寸法を小さくできる。
【００４３】
図８Ｂは、平面構成を示す。ｐ型ウェル１３内に２つのｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２が配置され、その間にｐ型ウェルコンタクト領域ＷＣｐが配置されている。内側のソース／ドレイン領域は配線で接続され、外側のソース／ドレイン領域がソースＳ，ドレインＤを形成する。ｎ型ウェル１４内には２つのｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２が配置され、その間にｎ型ウェルコンタクト領域ＷＣｎが配置されている。内側のソース／ドレイン領域は配線で接続され、外側のソース／ドレイン領域がソースＳ，ドレインＤを形成する。
【００４４】
図７に示す回路に於いて、左側のカスケード接続回路を本実施例のカスケード回路で置き換えれば、フラッシュメモリ回路を形成できる。
図９Ａ，９Ｂは、第３のサンプルＳ３の構成を用いた第３の実施例による半導体装置の構成を示す。図９Ａに示すように、２つのトランジスタの隣接するソース／ドレイン領域を集積して同一領域１８ｆとし、ソースＳ，ドレインＤの外側にのみウェルコンタクト領域２０ｐ、２０ｎが形成されている。２つのトランジスタ間の素子分離領域とウェルコンタクト領域を省略することにより、図中横方向の寸法を小さくできる。
【００４５】
図９Ｂは、平面構成を示す。ｐ型ウェル１３内に隣接するソース／ドレイン領域をマージした２つのｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２が配置され、その両側にｐ型ウェルコンタクト領域ＷＣｐ1,ＷＣｐ２が配置されている。外側のソース／ドレイン領域がソースＳ，ドレインＤを形成する。ｎ型ウェル１４内には隣接するソース／ドレイン領域をマージした２つのｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２が配置され、その両側にｎ型ウェルコンタクト領域ＷＣｎ１、ＷＣｎ２が配置されている。外側のソース／ドレイン領域がソースＳ，ドレインＤを形成する。
【００４６】
図７に示す回路に於いて、左側のカスケード接続回路を本実施例のカスケード回路で置き換えれば、フラッシュメモリ回路を形成できる。
図９Ｃは変形例を示す。電流方向の断面構造は図９Ａと同様である。この構成においては、２つのトランジスタの両側の２つのウェルコンタクト領域ＷＣｐ１、ＷＣｐ２およびＷＣｎ１、ＷＣｎ２が、上下に配されたウェルコンタクト領域で接続され、連続したウェルコンタクト領域ＷＣｐ、ＷＣｎを形成している。トランジスタの側方にもウェルコンタクト領域を設けることにより、ウェルの電位が安定化し、耐圧をさらに向上することができる。なお、必ずしもウェルコンタクト領域がトランジスタを囲む必要はないが、トランジスタを囲んだ方が信頼性が向上するであろう。
【００４７】
図１０Ａ，１０Ｂは、第４のサンプルＳ４の構成を用いた第４の実施例による半導体装置の構成を示す。図１０Ａに示すように、トランジスタは図９Ａと同様の構成である。２つのカスケード接続されたトランジスタのドレイン外側にのみウェルコンタクト領域２０ｐ、２０ｎが形成されている。図９Ａと較べて、ソースＳ外側のＳＴＩ．ウェルコンタクト領域を省略することにより、図中横方向の寸法をさらに小さくできる。
【００４８】
図１０Ｂは、平面構成を示す。ｐ型ウェル１３内に内側のソース／ドレイン領域をマージした２つのｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２が配置され、外側のソース／ドレイン領域がソースＳ，ドレインＤを形成する。ドレインＤ外側にｐ型ウェルコンタクト領域ＷＣｐが配置されている。ｎ型ウェル１４内には内側のソース／ドレイン領域をマージした２つのｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２が配置され、外側のソース／ドレイン領域がソースＳ，ドレインＤを形成する。ドレインＤ外側にｎ型ウェルコンタクト領域ＷＣｎが配置されている。
【００４９】
図７に示す回路に於いて、左側のカスケード接続回路を本実施例のカスケード回路で置き換えれば、フラッシュメモリ回路を形成できる。
以上実施例に沿って、本発明を説明したが、本発明はこれらに限られるものではない。例えば、ｎ型ウェル内は第１のサンプルの構造、ｐ型ウェル内は第２のサンプルの構造と言うように、ｎ型ウェル内のカスケード接続とｐ型ウェル内にカスケード接続とを異なる構造としてもよい。どちらか一方を個別トランジスタのカスケード接続としてもよい。その他、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５０】
【図１】単独のトランジスタの構成例と、その特性を示す平面図およびグラフである。
【図２】フラッシュメモリを集積化した半導体集積回路装置の構成を示す平面図、断面図、および等価回路図である。
【図３】サンプルの構成を示す断面図である。
【図４Ａ】サンプルの作成プロセスを示す断面図である。
【図４Ｂ】サンプルの作成プロセスを示す断面図である。
【図４Ｃ】サンプルの作成プロセスを示す断面図である。
【図４Ｄ】サンプルの作成プロセスを示す断面図である。
【図４Ｅ】サンプルの作成プロセスを示す断面図である。
【図４Ｆ】サンプルの作成プロセスを示す断面図である。
【図５】シミュレーションで求めたサンプルの特性を示すグラフである。
【図６−１】第１の実施例を示す断面図および平面図である。
【図６−２】第１の実施例を示す平面図である。
【図７】第１の実施例を用いたフラッシュメモリ回路の構成を示す断面図である。
【図８】第２の実施例を示す断面図および平面図である。
【図９】第３の実施例を示す断面図および平面図である。
【図１０】第四４の実施例を示す断面図および平面図である。
【符号の説明】
【００５１】
Ｗｐ    ｐ型ウェル
Ｗｎ    ｎ型ウェル
ＳＴＩ    素子分離領域（シャロートレンチアイソレーション）
Ｇ    ゲート電極
ＷＣ    ウェルコンタクト領域
Ｓ    ソース
Ｄ    ドレイン
ＦＭＣ    フラッシュメモリセル
Ｓ１〜Ｓ５  サンプル
ＮＭＯＳ    ｎチャネルＭＯＳトランジスタ
ＰＭＯＳ    ｐチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６−１】
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【図６−２】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成17年2月15日(2005.2.15)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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