(57)【要約】【課題】    ゲート空乏化が抑制され、より簡易な工程で製造することができる半導体装置を提供する【解決手段】  本発明の半導体装置は、  半導体層１０と、  前記半導体層１０に設けられた絶縁ゲート電界効果型トランジスタ２０と、を含み、  前記絶縁ゲート電界効果型トランジスタ２０は、  前記半導体層１０の上方に設けられたゲート絶縁層２２と、  前記ゲート絶縁層２２の上方に設けられ、ゲート電極となる電極層２４と、  前記半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域２８と、を含み、  前記電極層２４の平均結晶粒径は、３０ｎｍ以上、５００ｎｍ以下であり、該電極層２４の全体に不純物が分散している【選択図】      図１
2006278451.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に設けられた電極層と、を含み、
前記電極層の平均結晶粒径は、３０ｎｍ以上、５００ｎｍ以下であり、該電極層の全体に不純物が分散している、半導体装置。
【請求項２】
半導体層と、
前記半導体層に設けられた絶縁ゲート電界効果型トランジスタと、を含み、
前記絶縁ゲート電界効果型トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられ、ゲート電極となる電極層と、
前記半導体層に設けられた、ソース領域およびドレイン領域と、を含み、
前記電極層の平均結晶粒径は、３０ｎｍ以上、５００ｎｍ以下であり、該電極層の全体に不純物が分散している、半導体装置。
【請求項３】
半導体層と、
前記半導体層の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられた電極層と、を含み、
前記電極層の平均結晶粒径は、３０ｎｍ以上、５００ｎｍ以下であり、該電極層の全体に不純物が分散している、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記半導体層は、埋め込み絶縁膜の上に設けられている、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記電極層は、多結晶ポリシリコン層、多結晶ゲルマニウム層および多結晶シリコンゲルマニウム層、あるいはその組み合わせである、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
前記不純物は、Ｎ型またはＰ型の不純物である、半導体装置。
【請求項７】
請求項２、４ないし６のいずれかにおいて、
前記絶縁ゲート電界効果型トランジスタは、前記埋め込み絶縁膜の上に形成され完全空乏動作モードで動作するトランジスタである、半導体装置。
【請求項８】
（ａ）絶縁層上に設けられた半導体層を準備すること、
（ｂ）前記半導体層の上方にゲート絶縁層を形成すること、
（ｃ）前記ゲート絶縁層の上方にゲート電極のための導電層を形成すること、
（ｄ）前記半導体層に不純物を拡散させソース領域およびドレイン領域を形成するとともに、前記導電層に不純物を拡散させゲート電極を形成すること、を含み、
前記（ｄ）は、熱処理を施すことにより前記不純物を拡散することを含み、該熱処理は、前記ゲート電極の平均結晶粒径が、３０ｎｍ以上、５００ｎｍ以下となる条件で行われる、半導体装置の製造方法。
【請求項９】
請求項８において、
前記熱処理では、その処理温度を制御して、前記導電層の粒径の成長を制御する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁層上に設けられた半導体層（ＳＯＩ層：Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ層）に設けられた絶縁ゲート電界効果型トランジスタは、バルク状の半導体層に形成する場合と比して低消費電力、高速動作が実現できるデバイスとして注目されている。近年の微細化および高速動作化に伴い、半導体層の膜厚の薄膜化が促進されている。このような半導体層に設けられる絶縁ゲート電界効果型トランジスタの形成において、ソース領域およびドレイン領域への不純物の導入と、ゲート電極である多結晶シリコン層への不純物の導入が同一の工程で行われることがある。この工程は、半導体層の膜厚が薄くなると共に、加速エネルギーを小さくして行なわれている。これは、打ち込みエネルギーが大きすぎる場合には、半導体層が非晶質化してしまうことがあるためである。半導体層の非晶質化は、ソース領域およびドレイン領域の抵抗の低下を招くことがある。一方、ゲート電極については、打ち込みエネルギーが小さいと、ゲート絶縁層と接する部分まで、不純物を十分に拡散できないことがある。ゲート電極の下部にまで不純物が存在していないと、ゲート空乏化がおき、駆動能力の低下を招くこととなる。
【０００３】
そこで、ゲート空乏化を抑制する技術の１つとして、特開２０００−１５０８８１号公報に記載の技術が提案されている。特開２０００−１５０８８１号公報には、シリコン原子が打ち込まれた多結晶シリコン層でゲート電極を形成する技術が開示されている。この技術では、シリコン原子を打ち込むことで、不純物の熱拡散を促進できることを利用している。
【特許文献１】特開２０００−１５０８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上述した特開２０００−１５０８８１号公報に記載の技術では、シリコン原子を打ち込む工程をあらたに設ける必要がある。このことは、工程数の増加、ひいては生産コストの上昇をもたらすこととなる。
【０００５】
本発明の目的は、ゲート空乏化が抑制された半導体装置を提供することにある。また本発明の他の目的は、より簡易な工程でゲート空乏化が抑制された半導体装置を製造することができる製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の第１の半導体装置は、半導体層と、
前記半導体層の上方に設けられた電極層と、を含み、
前記電極層の平均結晶粒径は、３０ｎｍ以上、５００ｎｍ以下であり、該電極層の全体に不純物が分散している。
【０００７】
本発明の第１の半導体装置によれば、電極層の平均結晶粒径が所望の範囲にあることで、粒界を増加させることができる。よって、該電極層に不純物を導入した際に、不純物の拡散速度を向上させることができる。その結果、不純物が全体に分散した電極層を提供することができる。
【０００８】
ここで、「全体に不純物が分散している」とは、電極層のうち半導体層と隣接する面を下面と称し、電極層の表面を上面と称するときに、上面から下面にまで均一に分散している場合の他、不純物の濃度のピークが上面側にあるものの、下面にまで不純物が到達している場合など、濃度分布に均一性はないものの、不純物が存在している場合を含む意味である。
【０００９】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である（以下に記載の発明においても同様である）。
【００１０】
（２）本発明の第２の半導体装置は、
半導体層と、
前記半導体層に設けられた絶縁ゲート電界効果型トランジスタと、を含み、
前記絶縁ゲート電界効果型トランジスタは、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられ、ゲート電極となる電極層と、
前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、を含み、
前記電極層の平均結晶粒径は、３０ｎｍ以上、５００ｎｍ以下であり、該電極層の全体に不純物が分散している。
【００１１】
本発明の第２の半導体装置によれば、ゲート電極となる電極層の平均結晶粒径が所望の範囲にあることで、粒界を増加させることができる。よって、該電極層に不純物を導入した際に、不純物の拡散速度を向上させることができる。その結果、不純物が全体に分散した電極層からなるゲート電極を有する半導体装置を提供することができる。このように、不純物がゲート電極において、ゲート絶縁層と接する面にまで分散されていることで、ゲート空乏化を抑制することができる。その結果、駆動能力の低減が抑制された半導体装置を提供することができるのである。
【００１２】
（３）本発明の第３の半導体装置は、
半導体層と、
前記半導体層の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられた電極層と、を含み、
前記電極層の平均結晶粒径は、３０ｎｍ以上、５００ｎｍ以下であり、該電極層の全体に不純物が分散している。
【００１３】
本発明の第３の半導体装置によれば、電極層の平均結晶粒径が所望の範囲にあることで、粒界を増加させることができる。よって、該電極層に不純物を導入した際に、不純物の拡散速度を向上させることができる。そのため、不純物が全体に分散した電極層を有するキャパシタを提供することができる。本発明のキャパシタによれば、ゲート空乏化を抑制できることで、それに伴う容量の低下を抑制し、所望の容量を有するキャパシタを提供することができる。
【００１４】
本発明の第１〜第３の半導体装置は、さらに、下記の態様をとることができる。
【００１５】
（４）本発明の第１〜第３の半導体装置において、前記半導体層は、埋め込み絶縁膜の上に設けられていることができる。
【００１６】
この態様によれば、絶縁層上の半導体層を用いることで、低電圧駆動の半導体装置を提供することができる。
【００１７】
（５）本発明の第１〜第３の半導体装置において、前記電極層は、多結晶ポリシリコン層、多結晶ゲルマニウム層および多結晶シリコンゲルマニウム層或いはその組み合わせであることができる。
【００１８】
（６）本発明の第１〜第３の半導体装置において、前記不純物は、Ｎ型またはＰ型の不純物であることができる。
【００１９】
（７）本発明の第１〜第３の半導体装置において、前記絶縁ゲート電界効果型トランジスタは、前記埋め込み絶縁膜の上に形成され完全空乏動作モードで動作する完全空乏型であることができる。
【００２０】
（８）本発明の半導体装置の製造方法は、
（ａ）絶縁層上に設けられた半導体層を準備すること、
（ｂ）前記半導体層の上方にゲート絶縁層を形成すること、
（ｃ）前記ゲート絶縁層の上方にゲート電極のための導電層を形成すること、
（ｄ）前記半導体層に不純物を拡散させソース領域およびドレイン領域を形成するとともに、前記導電層に不純物を拡散させゲート電極を形成すること、を含み、
前記（ｄ）は、熱処理を施すことにより前記不純物を拡散することを含み、該熱処理は、前記ゲート電極の平均結晶粒径が、３０ｎｍ以上、５００ｎｍ以下となる条件で行われる。
【００２１】
本発明の半導体装置の製造方法によれば、所望の平均結晶粒径を有するゲート電極を形成することで、ソース領域およびドレイン領域の形成と、ゲート電極の形成を同一の工程で行うことができる。近年の微細化などに伴う半導体層の膜厚の薄膜化により、ソース領域およびドレイン領域の形成とゲート電極となる導電層への不純物の打ち込みを同一の工程で行う際に、次のような問題が生じることがある。これは、ゲート電極の膜厚と、半導体層の膜厚が異なるために、たとえば、ゲート電極に不純物が十分に拡散されるようなエネルギーで注入すると、特に薄膜のＳＯＩを用いたデバイスでは、ソース領域およびドレイン領域の半導体層が非晶質化してしまい、抵抗が大きくなってしまうことがある。また、ソース領域およびドレイン領域に合わせたイオン注入を行う場合には、ゲート電極への注入が浅くなってしまい、ゲート空乏化を引き起こしてしまうことがある。本発明では、上述したように、不純物の拡散を所望の条件で行うことで、粒界が大きい状態で不純物を拡散することができる。そのため、ソース領域およびドレイン領域の形成と同一の工程で行った場合においても全体に不純物が拡散されたゲート電極を有する半導体装置を製造することができる。
【００２２】
（９）本発明の半導体装置の製造方法において、前記熱処理では、その処理温度を制御して、前記導電層の粒径の成長を制御することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態の一例について図面を参照しつつ説明する。
【００２４】
１．半導体装置
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。図１に示すように、本実施の形態にかかる半導体装置は、支持基板６の上に絶縁層８および半導体層１０が順次形成されたＳＯＩ基板を有する。ＳＯＩ基板としては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。なお、図１に示す半導体装置では、メサ型の素子分離方法により素子形成領域が画定された半導体層１０を図示する。
【００２５】
半導体層１０の上には、絶縁ゲート電界効果型トランジスタ２０が設けられている。絶縁ゲート電界効果型トランジスタ２０は、半導体層１０の上に設けられたゲート絶縁層２２と、ゲート絶縁層２２の上に設けられたゲート電極２４と、ゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられたソース領域およびドレイン領域２８とを含んで構成されている。
【００２６】
ゲート絶縁層２２としては、たとえば、熱酸化法により形成された酸化膜などを挙げることができる。ゲート電極２４としては、平均結晶粒径が３０ｎｍ以上、５００ｎｍ以下、より好ましくは、柱状多結晶状態のゲート電極を用いる。ゲート電極２４の平均結晶粒径が上記範囲内であるとき、ゲート電極２４に於ける垂直方向（ゲート酸化膜に対して垂線方向）の不純物拡散を良好に行うことができる。
【００２７】
一般に、多結晶シリコン中の不純物（特にボロンなど）は、多結晶粒界に於いて増速的に拡散することが知られている。この現象について、図５、６を参照しつつ説明する。図５（Ａ）は、本実施の形態にかかる半導体装置のゲート電極２４の結晶状態を説明するための模式図であり、図５（Ｂ）は、図５（Ａ）中のＡ部を拡大して示す図である。図６（Ａ）は、従来例にかかる半導体装置のゲート電極１２４の結晶状態を説明するための模式図であり、図６（Ｂ）は、図６（Ａ）のＡ部を拡大して示す図である。図５（Ａ）および図５（Ｂ）に示すように、本実施の形態にかかる半導体装置では、上記の現象により、ゲート電極２４の表面に注入された不純物原子が、柱状多結晶の粒界に応じて垂直方向に増速的に拡散する。一方、図６（Ａ）および図６（Ｂ）に示すように、従来例では、ゲート電極１２４中に粒径の大きな結晶が成長してしまうことにより、粒界が減少し拡散を十分に行うことができないこととなる。以上、述べたように、従来例にかかる半導体装置と比して、ゲート絶縁膜２２との界面付近の不純物濃度を高めることができる。これによりゲート空乏化に起因するトランジスタ駆動能力低下を抑制する事が可能となる。
【００２８】
ゲート電極２４の材質としては、具体的には、たとえば、多結晶シリコン層、多結晶ゲルマニウム、多結晶シリコンゲルマニウムおよびこれらの積層体などを挙げることができる。また、ゲート電極２４は、不純物が全体的に分散されている層である。つまり、ゲート絶縁層２２と接する側から、ゲート電極２４の表面の側まで、全体的に不純物が分散されている。このとき、不純物濃度のピークは、ゲート電極２４の表面側であっても、ゲート絶縁層２２と接する側にまで不純物が到達していれば、全体的に分散されているということができる。
【００２９】
サイドウォール２６としては、公知の絶縁層を用いることができる。また、図示しないが、サイドウォール２６の下の半導体層１０には、ＬＤＤ領域やエクステンション領域が設けられていてもよい。不純物領域２８は、絶縁層８に到達する深さを有している。つまり、本実施の形態にかかる半導体装置に含まれる絶縁ゲート電界効果型トランジスタ２０は、完全空乏動作モードで動作する完全空乏型のＳＯＩトランジスタである。
【００３０】
本実施の形態にかかる半導体装置によれば、ゲート電極２４となる電極層の平均結晶粒径が所望の範囲にある。この平均結晶粒径の範囲は、従来のＭＯＳプロセスにより形成される絶縁ゲート電界効果型トランジスタのゲート電極と比して小さい（後述の製造方法の項を参照）。そのため、より粒界が増加した層であるということができる。粒界が増加していることは、不純物を導入してゲート電極２４を形成する際に、不純物の拡散速度を向上させることができるということである。つまり、本実施の形態にかかる半導体装置では、平均結晶粒径が所望の範囲内にあることで、不純物が全体に分散したゲート電極２４を有する絶縁ゲート電界効果型トランジスタ２０を提供することができる。このように、不純物がゲート電極２４において、ゲート絶縁層２２と接する面にまで分散されていることで、ゲート空乏化を抑制することができる。その結果、駆動能力の低減が抑制された半導体装置を提供することができるのである。
【００３１】
また、本実施の形態にかかる半導体装置は、ＳＯＩ層である半導体層１０に設けられているため、低電圧駆動および低消費電力化が図られた半導体装置を提供することができる。
【００３２】
２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図２、３を参照しつつ説明する。
【００３３】
まず、図２に示すように、支持基板６の上に絶縁層８および半導体層１０が順次積層されたＳＯＩ基板を準備する。ＳＯＩ基板としては、図示した基板の他に、１．１．の項で述べた基板を用いることができる。半導体層１０の材質としては、１．１．の項で述べた通りである。ついで、素子形成領域を画定する。素子形成領域の画定は、公知の素子分離方法、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法、メサ型の素子分離法により行うことができる。本実施の形態では、メサ型の素子分離法により素子形成領域である半導体層１０が画定している場合を示す。
【００３４】
半導体層１０の上に、ゲート絶縁層２２を形成する。ゲート絶縁層２２は、たとえば、熱酸化法により形成することができる。ついで、ゲート絶縁層２２の上に、ゲート電極２４（図１参照）となる導電層２４ａを形成する。導電層２４ａとして、本実施の形態では、多結晶シリコンを用いる場合を例として説明する。多結晶シリコンを化学気相堆積法（ＣＶＤ法）で堆積する場合、６００℃から６５０℃にて堆積すると、およそ３０ｎｍから３００ｎｍ程度の柱状多結晶となる。この柱状多結晶は後の熱工程により５００ｎｍから１．０ｕｍにまで大粒径化することが知られている（たとえば９５０℃程度のリン拡散工程など）。本実施の形態では、６２５℃にて３０から１００ｎｍ程度の柱状多結晶層を厚さ２００ｎｍ形成することができる。この柱状多結晶層に、後述の工程で所定の導電型の不純物が導入されて、ゲート電極２４となる。以下、本実施の形態では、多結晶シリコンを例として説明を行うが、本発明は多結晶シリコンに限られるものではない。たとえば、多結晶ゲルマニウム層、または多結晶シリコンゲルマニウム層、或いはその組み合わせによる多結晶層を導電層２４ａとして用いる事ができる。
【００３５】
ついで、図３に示すように、ゲート電極２４の側面にサイドウォール２６を形成する。サイドウォール２６は、半導体層１０の全面を覆うように、公知の材質の絶縁層（図示せず）を形成した後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極２４の側面にサイドウォール２６を形成することができる。
【００３６】
ついで、図３に示すように、不純物（矢印）を導入する。この工程では、半導体層１０に不純物領域２８ａを形成すると共に、多結晶シリコン層２４ａにも不純物を導入する。不純物領域２８ａは、後述の工程でソース領域およびドレイン領域２８となる。不純物の導入は、公知の方法、たとえば、イオン注入法などにより行うことができる。このとき、半導体層１０の膜厚によっては、加速エネルギーとの兼ね合いで、半導体層１０が非晶質化してしまうことがある。そのため、そのような問題が起こることのないよう、加速エネルギーを適宜調整する必要がある。
【００３７】
ついで、不純物を拡散するための熱処理を行う。この熱処理により、不純物領域２８ａが拡散され、絶縁層８に到達する深さのソース領域およびドレイン領域２８が形成される（図１参照）。また、この工程では、多結晶シリコン層２４ａにおいても、不純物を拡散させ、ゲート電極２４が形成される。
【００３８】
この熱処理では、９５０℃以上の処理を行うと、特にリンを含んだ多結晶シリコン層は５００ｎｍから１．０ｕｍにまで球状に大粒径化してしまうことがある。本実施の形態では８００℃から９００℃の温度範囲で熱処理を行い、多結晶シリコン層の粒径をおよそ３０ｎｍから５００ｎｍ程度に保ちつつ（望ましくは柱状結晶のまま）、不純物の拡散および活性化を行うことができる。これにより不純物（ボロン、リン等）は多結晶シリコンの粒界に於いて増速的に拡散され、ゲート絶縁膜直上の不純物濃度を高める事ができる（図５参照）。なお、熱処理温度の最下限は８００℃としたが、本発明はこれに限られるものではない。
【００３９】
この熱処理の最下限温度は、不純物活性化率と比して設定されるべきである。多結晶シリコン層２４ａの小径化としては熱処理工程の温度は低い方が良いが、限度を過ぎるとその他の領域（ソース・ドレイン領域、チャネル領域）の不純物活性化率を極端に下げてしまう危険性がある。その場合には、製造したトランジスタの寄生抵抗は極端に大きくなり、所望の特性が得られなくなってしまう。不純物活性化率は、熱処理を行う装置の方式（縦型・横型拡散炉、ランプ照射型なお）や処理条件（温度、時間など）によって異なるため、それぞれの条件において最適化される必要がある。本実施の形態では、たとえば、所与のＳＯＩウエハ上の高濃度不純物拡散領域のシート抵抗から活性化率を概算し、所望する多結晶粒径（望ましくは柱状結晶を保つ条件）と比して熱処理温度の設定を行うことができる。このようにして作製された絶縁ゲート電界効果トランジスタ２０は、ゲート絶縁膜２２と隣接したゲート電極２４最下層の不純物濃度を高める事ができ、ゲート空乏化によるトランジスタ駆動能力低下を防ぐ事ができる。
【００４０】
以上の工程により、本実施の形態にかかる半導体装置を製造することができる。本実施の形態にかかる半導体装置の製造方法では、サイドウォール２６の下の半導体層１０にＬＤＤ領域やエクステンション領域を設ける場合を説明していないが、公知の形成方法によりこれらを形成することができる。
【００４１】
本実施の形態にかかる半導体装置の製造方法によれば、ゲート電極２４の形成の際に、多結晶シリコン層２４ａへの不純物の打ち込みエネルギーが小さい場合であっても、不純物が全体に拡散されたゲート電極２４を形成することができる。これは、不純物を拡散する際の熱処理の条件を適宜調整することで実現することができる。具体的には、処理温度を前述の不純物活性化率と比して調整する。従来例にかかる製造方法では、熱処理（処理温度：約９５０℃）により、多結晶シリコン層２４ａの結晶粒が成長してしまい、不純物の拡散を阻害してしまうことがある。しかし、本実施の形態では、熱処理の温度を調整することにより、結晶粒の成長を抑制しつつ不純物の拡散を行うことができる。つまり、粒界が多い状態を維持しつつ、不純物の拡散を行うことを可能とする。不純物の拡散は、粒界を介して増速的に拡散することが知られているため、粒界が多い程、拡散を促進できるのである。好ましくは、多結晶シリコン層２４ａは柱状多結晶で、ゲート絶縁膜２２に向かって垂直方向に拡散される事が望ましい。その結果、ソース領域およびドレイン領域２８の形成と同一の工程で行った場合であっても、不純物が全体に分散されたゲート電極２４を形成することができ、ゲート空乏化が抑制され、駆動能力の低下が抑制された半導体装置を製造することができる。さらに、本実施の形態にかかる半導体装置の製造方法は、工程数を増加させることがないため、コストの上昇を抑制することができる。
【００４２】
（変形例）
次に、本実施の形態の変形例について図４を参照しつつ説明する。第２の実施の形態は、キャパシタを例として説明する。なお、キャパシタの製造方法は、第１の実施の形態で説明した工程と重複するため、以下の説明では、省略する。
【００４３】
図４に示すように、第２の実施の形態にかかるキャパシタは、支持基板６の上に絶縁層８と半導体層１０とを含む。キャパシタ３０は、半導体層１０の上に設けられた絶縁層３２と、絶縁層３２の上に設けられた電極３４とを含む。絶縁層３２としては、ゲート絶縁層２２と同様の材質を用いることができる。この電極３４は、平均結晶粒径が３０ｎｍ以上、５００ｎｍ以下であることが好まく、さらには、柱状多結晶状態の電極であることがより好ましい。電極３４の材質としては、多結晶シリコン層、多結晶ゲルマニウム層、多結晶シリコンゲルマニウム層およびこれらの積層体を用いることができる。また、電極３４は、全体に不純物が拡散された層である。具体的には、１．第１の実施の形態で述べたゲート電極２４と同様の層である。
【００４４】
本変形例によるキャパシタによれば、電極３４の平均結晶粒径が所望の範囲にあることで、粒界を増加させることができる。よって、電極３４に不純物を導入した際に、不純物の拡散速度を向上させることができる。そのため、不純物が全体に分散した電極３４を有するキャパシタ３０を提供することができる。本変形例にかかるキャパシタ３０によれば、ゲート空乏化を抑制できることで、それに伴う容量の低下を抑制し、精度の高いキャパシタを提供することができる。
【００４５】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００４６】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本変形例にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置のゲート電極の結晶状態を説明する図。
【図６】従来例にかかる半導体装置のゲート電極の結晶状態を説明する図。
【符号の説明】
【００４７】
６…支持基板、  ８…絶縁層、  １０…半導体層、  ２０…絶縁ゲート電界効果型トランジスタ、  ２２…ゲート絶縁層、  ２４…ゲート電極、  ２６…サイドウォール、  ２８…不純物領域、  ３０…キャパシタ、  ３２…絶縁層、  ３４…電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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