(57)【要約】【課題】３次元半導体集積回路装置に好適な半導体集積回路装置のテスト装置を提供する。【解決手段】３次元半導体集積回路装置の、半導体回路を形成した半導体基板の動作確認用のテスト回路を仮配線で形成する。動作確認用のテスト回路は、半導体回路網の機能素子の動作検証をするときだけ機能するもので、動作検証が終了したら仮配線を除去する。仮配線は、ナノ粒子の導電性ペーストを使用して形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体回路を形成した半導体基板を張り合わせて成る３次元半導体集積回路装置のテスト装置であって、前記半導体回路網の動作確認用のテスト回路を仮配線で形成したことを特徴とする半導体集積回路装置のテスト装置。
【請求項２】
前記仮配線の一端が、埋め込み配線または前記テスト回路に接続されていることを特徴とする請求項１記載の半導体集積回路装置のテスト装置。
【請求項３】
前記半導体基板の一面にはX軸方向の仮配線、前記半導体基板の他面にはY軸方向の仮配線と、2層配線としたことを特徴とすることができる請求項１または２記載の半導体集積回路装置のテスト装置。
【請求項４】
前記動作確認用のテスト回路は、前記半導体回路の機能素子の動作確認用であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置のテスト装置。
【請求項５】
前記機能素子の動作確認用のテスト回路は、イメージセンサ出力信号読み取り用のカラムアンプ回路であることを特徴とする請求項４記載の半導体集積回路装置のテスト装置。
【請求項６】
前記動作確認用のテスト回路は、列共通線を仮配線で形成したことを特徴とする請求項４記載の半導体集積回路装置のテスト装置。
【請求項７】
前記仮配線は、ナノ粒子の導電性ペーストを用いて形成することを特徴とする請求項１記載の半導体集積回路装置のテスト装置。
【請求項８】
前記導電性ペーストのナノ粒子サイズは、５〜１０ｎｍであることを特徴とする請求項７記載の半導体集積回路装置のテスト装置。
【請求項９】
前記導電性ペーストによる仮配線の形成温度は、１５０〜２００℃であることを特徴とする請求項７記載の半導体集積回路装置のテスト装置。
【請求項１０】
前記テスト回路の回路ブロックはオフチップであることを特徴とする請求項１記載の半導体集積回路装置のテスト装置。
【請求項１１】
前記テスト回路は、インクジェット又はスクリーン印刷によって形成することを特徴とする請求項１記載の半導体集積回路装置のテスト装置。
【請求項１２】
前記テスト回路の仮配線は、所望の配線パターンを上書きして形成することを特徴とする請求項１１記載の半導体集積回路装置のテスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のテスト装置に関し、特に、３次元半導体集積回路装置に好適な半導体集積回路装置のテスト装置に関する。
【背景技術】
【０００２】
近年の電子機器の小型化、高機能化にともない、これらに搭載される半導体集積回路装置についても、高集積化、高密度化が求められている。
【０００３】
このような要請に応えるものとして、複数の回路機能ブロックを立体的に集積した３次元半導体集積回路装置の開発が進められ、装置の構造や製造方法について多くの提案がなされている（例えば、特許文献１参照。）。
【０００４】
図２は、３次元半導体集積回路装置２０の構成例を示す断面図である。図２において、第１層として、Ｓｉ基板２１ａ上にデジタル信号処理プロセッサを形成した信号処理層２２、その上に第２層として、Ｓｉ基板２１b上にＡＤ変換器を形成したＡＤコンバータ層２３が積層され、さらにその上に第３層として、Ｓｉ基板２１ｃ上にイメージセンサを形成したイメージセンサ層２４が積層されている。
【０００５】
係る積層構造の半導体集積回路装置においては、各積層を貫通する埋め込み配線２５の一端は、積層される他の半導体基板の配線部分に接続されることを前提に回路構成されている。
【０００６】
このため、各層の積層を行う以前の状態では、貫通配線２６の一端は、未接続の状態にある。
【０００７】
配線が未接続の状態では、多くの場合、機能素子や配線に不具合があっても、それら不具合を回路機能検査によって検出できない。
【０００８】
これに対して、上記したイメージセンサ部を例えばCMOS アクティブ・ピクセル・センサ(CMOSAPS)で構成し、かつ基板積層を想定しない従来のCMOSAPSセルを使ったアレイ回路では、例えば図４に示すように、CMOSAPSの各々の出力端(OUT)は列毎に設けた共通線に接続され、カラムアンプで各セル(ピクセル)のデータを読み出すことができる。したがって、かかる回路構成においては、センサセルの動作確認ができていた。
【０００９】
図２に示した３次元半導体集積回路装置のイメージセンサ層を、例えばCMOSイメージセンサアレイで構成したときの回路例を図３に示す。図３に示す回路例では、センサ部はCMOSAPSで構成している。図３に示すように、CMOSAPSの各々の出力端(OUT)に、基板貫通配線が設けられ、ＡＤコンバータ層（基板）に形成した集積回路に接続されている。したがって、基板積層をしないと、CMOSAPSの出力端はオープン状態となっており、このCMOSイメージセンサアレイを形成した基板単独ではフォトダイオードを含むセンサセルの動作確認はできない。
【００１０】
例えば、センサセルの動作確認のため、未接続配線の一端にプローブ針を接触させて外部から信号を入力したり、その端子の出力信号をモニタするという手段により不具合を検出することもできなくはない。
【００１１】
しかしながら、未接続配線の数が非常に多い場合、同時に多数のモニタ針を接触させることは物理的に容易でなく、実際的でない。
【００１２】
また、導電体配線（仮配線）を形成し、複数の回路ブロックに接続して不良回路ブロック、正常回路ブロックの判別を行い、導電体配線（仮配線）を除去した後、本配線で正常動作の回路ブロック相互を接続することが提案されている（例えば、特許文献２参照。）。
【特許文献１】特開２００１−３３９０５７号公報
【特許文献２】特開平６−３１４７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献２に開示の導電体配線（仮配線）は、単一の基板上に形成された複数の回路ブロックの接続用のもので、動作確認用ではなく、例えば、アルミニウムあるいはタングステンあるいは銅を主とする導電体材料、もしくは、単体アルミニウムを用い、導電体配線（仮配線）用の層間絶縁膜としてポリイミド樹脂を用いる等、仮配線の形成に通常の半導体集積回路金属配線形成技術を採用している。そのため、仮配線といえども容易に除去することができないという問題点がある。さらに、仮配線除去の際の化学反応等が半導体基板に形成された素子特性を劣化させるといった危険性も増すという問題点があった。
【００１４】
本発明は、上記事情によりなされたもので、その目的は、３次元半導体集積回路装置に好適な半導体集積回路装置のテスト装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様によれば、半導体回路を形成した半導体基板を張り合わせて成る３次元半導体集積回路装置のテスト装置であって、前記半導体回路網の動作確認用のテスト回路を仮配線で形成した半導体集積回路装置のテスト装置が提供される。
【００１６】
また、本発明の別の一態様によれば、前記半導体基板の一面にはX軸方向の仮配線、前記半導体基板の他面にはY軸方向の仮配線と、2層配線とした半導体集積回路装置のテスト装置が提供される。
【００１７】
前記動作確認用のテスト回路は、前記半導体回路の機能素子の動作確認用であることが望ましい。
【００１８】
また、前記仮配線は、ナノ粒子の導電性ペーストを用いて形成することが望ましい。
【発明の効果】
【００１９】
本発明によれば、印刷工法で超微細な回路が仮配線で形成可能であり、超微細な回路であっても、十分な導電性が得られる。ナノ粒子ペーストを利用した仮配線なので、本来の集積回路には殆どダメージを与えることなく、テスト終了後、低温で除却できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２１】
本発明の実施形態では、半導体回路を形成した半導体基板を張り合わせてなる３次元半導体集積回路装置であって、半導体回路網の動作確認用のテスト回路を仮配線で形成する。
【００２２】
ここで、半導体回路網は半導体回路を含むとともに、単一層上に形成されるものとは限らず、複数の層に亘って形成されるものも含まれる。
【００２３】
かかる動作確認用のテスト回路は、例えば半導体回路網の機能素子の動作検証をするときだけ機能するもので、動作検証が終了したら仮配線を除去するというものである。動作検証のものであるから、図３に示す構成では、センサアレイに仮配線を施しただけでは十分ではなく、イメージセンサ出力信号を読み取るカラムアンプ回路も準備しておく必要があることは言うまでもない。ただ、この場合のカラムアンプ回路はセンサセルの動作検証だけができる程度に機能すればよく、高性能である必要はないので、簡単な回路でよい。このように、テスト回路は所望のテスト内容により決まるものであり、後に詳しく説明するが、必ずしも、単一層上に形成しなければならないということではなく、複数の層上に亘って形成されていてもよい。
【００２４】
具体的には、図１に示すような構成になる。即ち、列共通線を仮配線で形成する。仮配線は半導体基板の表面に設けても、裏面に設けても良い。従って、回路構成によっては表面にはX方向の仮配線、裏面にはY方向の仮配線、というように2層配線とすることができる。各仮配線は、埋め込み配線の一端に接続され、埋め込み配線を介してテスト回路に接続されていてもよい。
【００２５】
図１では、従来のカラムアンプの代わりにトランジスタ数が少なくサイズも小さいシンプル・カラムアンプをオンチップで設ける構成にしているが、もちろんオフチップとしてよい。SN比が大きい信号であれば、オフチップ構成でよい。けだし、テスト時のみに使われる回路ブロックはオフチップとすることで、チップサイズを小さくできるからである。尚、SN比の小さい信号(微弱な信号）であっても、例えばプローブ針に超小型の増幅器が接続されているアクティブプローバを使えば、テスト時のみに使う回路ブロックをオフチップとすることができる。テスト時のみに使う回路ブロックをオンチップとする場合は簡単な回路でよい。
【００２６】
CMOSイメージセンサなどでは、トランジスタ特性のばらつきなどを補正して、全画面で均質な画質が得られるように、カラムアンプには様々な回路的な工夫が施され、例えばダブルデータサンプリング方式の如く、その回路構成も非常に複雑になっている。代わりにフレームバッファ方式の回路を使えば、非常に簡単な回路となり、フレームバッファはオフチップで持たせる構成にする。
【００２７】
このように、回路的な工夫を行うことにより、テスト時のみに使う回路ブロックの規模を非常に小さくできる。
【００２８】
本発明の実施形態にあっては、ナノ粒子の導電性ペーストを使用して仮配線を形成する。導電性ペーストは、例えばAI、Au、Ag、Cu、Ni等の導電性金属を微粉末状にして溶液に溶解させたものである。導電性ペーストはインクジェット技術やスクリーン印刷技術など、すでによく知られた技術を使って、半導体基板上に所望の配線パターンを直接描画形成できる。
【００２９】
超微細な仮配線回路の形成にあっては、例えば従来周知の銀ペーストではなく、導電性のナノ粒子ペーストを使用することが好適である。これは、粒子径が５〜１０ｎｍで、粒子間は融合、あるいは融着接合し、例えば１５０〜２００℃の形成温度で加熱する。加熱は、例えばレーザ加熱もしくは紫外線照射加熱による。超微細な仮配線パターンの樹脂部を飛ばすのに好適である。かかる温度まで加熱するとナノ粒子の補足物質が活性化し、分散剤を除去するとともに周囲の樹脂が、硬化収縮することで、ナノ粒子間を接触させ、抵抗回路を形成する。尚、テスト回路における抵抗値は、例えばＭＯＳトランジスタのＯＮ抵抗並みであれば構わない。
【００３０】
ナノ粒子ペーストを用いた仮配線回路の形成は、例えば、版に開けた微細な孔にインクを押し込んで、通過させ印刷するスクリーン印刷の他、サブフェムトリットルのインクを細かいノズルから吐出して印刷するインクジェット技術の利用も可能である。これらの技術を使って、半導体基板上に所望の配線パターンを直接描画形成する。
【００３１】
安定分散した金属ナノ粒子の導電性ペーストは、粒子径が5〜１０ｎｍ程度の微細粒子が主成分である。一般的に金属ナノ粒子は、表面活性が高いために室温で粒子同士が溶け合い、凝集体を形成しやすいが、粒子の表面を特殊な分散剤で覆って安定分散したナノ粒子は、凝集することなく有機溶剤中に安定な形で存在させることができる。
【００３２】
かかるナノ粒子導電性ペーストは、ナノ粒子表面の分散剤を加熱時に化学反応で除去することができ、導電性と、密着性、印刷性などを両立する。
【００３３】
例えばスクリーン印刷後、１５０〜200℃という比較的低温で焼結反応が進行し、緻密で良好な電気伝導性を有する金属配線が形成出来る。超微細な仮配線回路の形成には、金ナノ粒子ペーストもしくは銀ナノ粒子ペーストが特に好適である。
【００３４】
仮配線パターン描画後、乾燥させて溶液を蒸発させる。乾燥工程終了後、必要なら、狩配線パターンの上に、もう一度配線パターン描画を行い、仮配線の厚みを増すようにしてもよい。勿論、乾燥工程を続けて行い、溶液は蒸発させる。仮配線パターンの上書きおよび乾燥の工程は必要に応じて繰り返してよい。
【００３５】
以上の工程により金属微粉末の仮配線が形成されるが、配線の抵抗値が大きい場合、加熱して微粉末間の電気的結合を促してよい。
【００３６】
仮配線を形成している金属微粉末の機械的結合力をさらに必要する場合や半導体基板表面からの剥がれに対しては、仮配線形成後に半導体基板表面に粘着テープを貼り付けて補強してもよい。
【００３７】
本発明によれば、印刷工法で超微細な回路が仮配線で形成可能であり、超微細な回路であっても、十分な導電性が得られる。ナノ粒子ペーストを利用した仮配線なので、本来の集積回路には殆どダメージを与えることなく、テスト終了後、低温で除却できる。
【００３８】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態に係る３次元半導体集積回路装置のテスト装置の構成を示す図。
【図２】３次元半導体集積回路装置の構成例を示す断面図である。
【図３】基板積層したCMOSAPSセルを使ったアレイ回路の構成例を示す図である。
【図４】基板積層しないCMOSAPSセルを使ったアレイ回路の構成例を示す図である。
【符号の説明】
【００４０】
１０・・・仮配線、２０・・・３次元半導体集積回路装置ＲＦ部、２１・・・Ｓｉ基板、２２・・・信号処理層、２３・・・ＡＤコンバータ層、２４・・・イメージセンサ層、２５・・・埋め込み配線、２６・・・貫通配線。
【図１】
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【図２】
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【図３】
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【図４】
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