(57)【要約】【課題】  本発明は、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】  半導体基板上に第１の絶縁膜を介して形成された凸型形状の半導体層と、第１の絶縁膜上に形成され、半導体層の底部から所定の高さまで埋没する程度の膜厚を有する絶縁膜と、半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、半導体層内において、ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域とを備えることを特徴とする。【選択図】  図８
2006013303.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の絶縁膜を介して形成された半導体層にマスク材を堆積するステップと、
前記半導体層及び前記マスク材をパターニングすることにより、凸型形状を有する半導体層を形成するステップと、
前記第１の絶縁膜及び前記マスク材上に第２の絶縁膜を堆積し、前記マスク材をマスクとして、前記第２の絶縁膜をエッチバックすることにより、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第２の絶縁膜を形成するステップと、
前記第２の絶縁膜に等方性エッチングを行うステップと、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材をパターニングすることにより、前記半導体層の側面のうち、前記チャネル領域を流れる電流の方向と略平行に形成されている各側面に、前記ゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層のうち、前記ゲート電極が形成されていない領域に、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記等方性エッチングを行った後、前記半導体層に形成される前記チャネル領域の下部に所定の不純物をイオン注入することにより、前記チャネル領域のうち、前記第２の絶縁膜に囲まれた下部の不純物濃度を高くするステップをさらに備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜を形成するステップでは、前記第２の絶縁膜の膜厚が、前記半導体層の高さの略１／５になるように、前記第２の絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板上に第１の絶縁膜を介して形成された凸型形状の半導体層と、
前記第１の絶縁膜上に形成され、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第２の絶縁膜と、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域と
を備えることを特徴とする半導体装置。
【請求項５】
前記第２の絶縁膜の膜厚は、前記半導体層の高さの略１／５であることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路では、低消費電力化や動作速度の高速化などの要求に伴って、低電源電圧化や素子の微細化が求められている。そこで、従来のプレーナ型（平面型）素子と比較して、短チャネル効果の抑制、低サブスレッショルド係数（スイッチング特性に優れていること）、高移動度などの利点を有する３次元構造素子が開発されている。
【０００３】
かかる３次元素子としては、いわゆる縦型ダブルゲート構造のＭＩＳＦＥＴ(metal insulator semiconductor field effect transistor)が開発されており、なかでも、半導体層がフィン（Fin）状に形成されたＭＩＳＦＥＴは、ＦｉｎＦＥＴと呼ばれている。
【０００４】
このＦｉｎＦＥＴでは、半導体基板上に埋め込み絶縁膜を介して凸型形状の半導体層が形成され、この半導体層の両側面にはゲート電極が当該半導体層をまたぐように形成されている。
【０００５】
またＦｉｎＦＥＴでは、半導体層のうち、ゲート電極に囲まれた領域には、チャネル領域が形成されると共に、半導体層内におけるチャネル領域の両側には、ソース領域及びドレイン領域が当該チャネル領域を挟むように形成されている。
【０００６】
ところで、ＦｉｎＦＥＴの製造工程では、半導体基板上に埋め込み絶縁膜を介して積層された半導体層をエッチングして、凸型形状の半導体層を形成した後に、洗浄処理のためのウエットエッチングを行うようになされている。
【０００７】
かかるウエットエッチングは、どの方向にも同じだけ腐食が進行する等方性エッチングであるため、エッチング溶液が凸型形状の半導体層の底部周辺にまで回り込み、埋め込み絶縁膜の深さ方向だけでなく横方向にもエッチングが進行する。
【０００８】
よって、ウエットエッチングを行った後、ゲート電極材を堆積してゲート電極を形成すると、半導体層の底部周辺のエッチングされた領域にゲート電極材が回り込んでゲート電極が形成される。
【０００９】
このように製造されたＦｉｎＦＥＴでは、半導体層底部のコーナ部付近に、ゲート電極からの電界が集中することにより、当該コーナ部付近に寄生トランジスタ動作の問題が生じる。また、かかるＦｉｎＦＥＴでは、ゲート電極が、ゲート絶縁膜を介して半導体層に形成されるソース領域及びドレイン領域と接触するため、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量が増大するという問題が生じる。
【００１０】
以下、ＦｉｎＦＥＴの製造方法に関する文献名を記載する。
【特許文献１】特開２００１−７７３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に、第１の絶縁膜を介して形成された半導体層にマスク材を堆積するステップと、
前記半導体層及び前記マスク材をパターニングすることにより、凸型形状を有する半導体層を形成するステップと、
前記第１の絶縁膜及び前記マスク材上に第２の絶縁膜を堆積し、前記マスク材をマスクとして、前記第２の絶縁膜をエッチバックすることにより、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する第２の絶縁膜を形成するステップと、
前記第２の絶縁膜に等方性エッチングを行うステップと、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にゲート電極材を堆積し、前記ゲート電極材をパターニングすることにより、前記半導体層の側面のうち、前記チャネル領域を流れる電流の方向と略平行に形成されている各側面に、前記ゲート絶縁膜を介してゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層の側面のうち、前記ゲート電極が形成されていない領域に、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする。
【００１３】
また本発明の一態様による半導体装置は、
半導体基板上に第１の絶縁膜を介して形成された凸型形状の半導体層と、
前記第１の絶縁膜上に形成され、前記半導体層の底部から所定の高さまで埋没する程度の膜厚を有する絶縁膜と、
前記半導体層の側面のうち、チャネル領域を流れる電流の方向と略平行に形成されている各側面に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない領域に形成されたソース領域及びドレイン領域と
を備えることを特徴とする。
【発明の効果】
【００１４】
本発明の半導体装置及びその製造方法によれば、寄生トランジスタ動作、ゲート電極とソース領域及びドレイン領域との間のリーク電流及び容量の増大を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
図１〜図１２に、本発明の実施の形態によるＦｉｎＦＥＴの製造方法を示す。まず、半導体基板１０上に、埋め込み絶縁膜２０及び半導体層３０が順次積層されたＳＯＩ（Silicon on Insulator）基板４０を用意する。なお、半導体基板１０及び半導体層３０は、例えば単結晶シリコンからなる。
【００１７】
図１に示すように、ＣＶＤ（Chemical Vapor Deposition）法などによって、ＳＯＩ基板４０上に例えばシリコン酸化膜及びシリコン窒化膜の積層構造からなるマスク材５０を堆積する。
【００１８】
図２及び当該図２中のＡ−Ａ線に沿う縦断面図である図３に示すように、リソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、マスク材５０及び半導体層３０を順次パターニングすることにより、埋め込み絶縁膜２０上に凸型形状の半導体層６０及びマスク材７０を形成すると共に、当該半導体層６０に２本のフィン６０Ａ及び６０Ｂを形成する。
【００１９】
なお、本実施の形態の場合、半導体層３０をエッチングする際、オーバエッチングによって、埋め込み絶縁膜２０の上部が若干エッチングされるが、ジャストエッチングされる場合であっても良い。
【００２０】
図４に示すように、ＣＶＤ法などによって例えばシリコン酸化膜からなる絶縁膜８０を堆積し、図５に示すように、マスク材７０をストッパとして、ＣＭＰ（Chemical Mechanical   Polishing）法によって絶縁膜８０を平坦化する。
【００２１】
図６に示すように、絶縁膜８０を選択的にエッチバックして、当該絶縁膜８０を所望の膜厚にすることにより、半導体層６０の上部を露出させる。
【００２２】
この絶縁膜８０の膜厚は、半導体層６０の高さの１／５程度であり、例えば半導体層６０の高さが約１００ｎｍのとき、絶縁膜８０の膜厚は２０〜３０ｎｍになるように形成される。なお絶縁膜８０の膜厚は、少なくとも、埋め込み絶縁膜２０をオーバエッチングした量よりも厚くなるように形成される。
【００２３】
この後、洗浄処理のためのウエットエッチングを行うが、本実施の形態の場合、半導体層６０の下部付近に絶縁膜８０を形成したことにより、等方性エッチングであるウエットエッチングを行っても、絶縁膜８０が若干エッチングされるだけで、エッチング溶液が半導体層６０の底部に回り込むことを回避することができる。従って、ウエットエッチングを行った後、ゲート電極材を堆積しても、半導体層６０の底部周辺の領域にゲート電極材が回り込むことを回避することができる。
【００２４】
図７、当該図７中のＡ−Ａ線に沿う縦断面図である図８及び当該図７中のＢ−Ｂ線に沿う横断面図である図９に示すように、半導体層６０のうち、チャネル領域９０Ａ及び９０Ｂとなる領域の下部に、例えばヒ素、ボロン、イリジウム、リンなどの不純物をイオン注入することにより、チャネル領域９０Ａ及び９０Ｂのうち、絶縁膜８０に囲まれた下部の領域９０ＡＵ及び９０ＢＵの不純物濃度を高くする。
【００２５】
チャネル領域９０Ａ及び９０Ｂのうち、絶縁膜８０に囲まれた下部の領域９０ＡＵ及び９０ＢＵは、後に形成されるゲート電極１１０から離れているため、ゲート電極１１０の制御が弱く、パンチスルーし易くなるが、不純物濃度を高くすることにより、当該パンチスルーを抑制することができる。
【００２６】
そして、半導体層６０のフィン６０Ａ及び６０Ｂのうち、チャネル領域９０Ａ及び９０Ｂ付近の各側面に、それぞれ所望の膜厚のゲート絶縁膜１００Ａ〜１００Ｄを形成する。このゲート絶縁膜１００Ａ〜１００Ｄの膜厚は、１〜５ｎｍになるように形成される。
【００２７】
ＣＶＤ法などによってゲート電極材としてのポリシリコン膜を堆積し、ＣＭＰ法によってポリシリコン膜を平坦化した後、リソグラフィ及びＲＩＥによってポリシリコン膜をパターニングすることにより、ゲート電極１１０を形成する。
【００２８】
なお、ゲート電極材としては金属を使用しても良く、この場合、ゲート電極の空乏化が生じないため、駆動電流を向上させることができる。
【００２９】
このゲート電極１１０をマスクとして、半導体層６０と逆導電型の不純物を、斜め方向から半導体層６０内にイオン注入することにより、半導体層６０のフィン６０Ａのうち、チャネル領域９０Ａの両側にソースエクステンション領域１２０Ａとドレインエクステンション領域１３０Ａを形成すると共に、フィン６０Ｂのうち、チャネル領域９０Ｂの両側にソースエクステンション領域１２０Ｂとドレインエクステンション領域１３０Ｂを形成する。
【００３０】
図１０、当該図１０中のＡ−Ａ線に沿う縦断面図である図１１及び当該図１０中のＢ−Ｂ線に沿う横断面図である図１２に示すように、例えばシリコン窒化膜からなる絶縁膜を堆積した後、ＲＩＥによってゲート電極１１０及び半導体層６０の側面に側壁絶縁膜１３５を形成すると共に、半導体層６０のうち、ソース領域１４０及びドレイン領域１５０となる領域上に形成されているマスク材７０を取り除く。
【００３１】
ゲート電極１１０及び側壁絶縁膜１３５をマスクとして、所定の不純物を半導体層６０内にイオン注入することにより、ソース領域１４０及びドレイン領域１５０を形成する。ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）などの金属膜を堆積し、熱処理を行うことにより、ゲート電極１１０並びに半導体層６０のソース領域１４０及びドレイン領域１５０の表面部分に、寄生抵抗を低減するための金属シリサイド膜１６０Ａ〜１６０Ｃを形成する。その後、図示しない層間絶縁膜及びコンタクトプラグを順次形成して配線を行うことにより、ＦｉｎＦＥＴ２００を製造する。
【００３２】
以上の方法により製造されたＦｉｎＦＥＴ２００は、図１０、図１１及び図１２に示すように、半導体基板１０の表面上に埋め込み絶縁膜２０が形成され、当該埋め込み絶縁膜２０上には、２本のフィン６０Ａ及び６０Ｂを有する半導体層６０が形成されると共に、当該半導体層６０の下部が埋没するように絶縁膜８０が形成されている。
【００３３】
半導体層６０が有するフィン６０Ａ及び６０Ｂの中央部付近には、チャネル領域９０Ａ及び９０Ｂが形成され、当該チャネル領域９０Ａ及び９０Ｂのうち、絶縁膜８０に囲まれた下部の領域９０ＡＵ及び９０ＢＵには、不純物が導入され、不純物濃度が高くなっている。
【００３４】
チャネル領域９０Ａ及び９０Ｂは、当該チャネル領域９０Ａ及び９０Ｂが完全に空乏化している完全空乏型素子として動作する程度の狭い幅（ゲート絶縁膜１００Ａ及び１００Ｂ（１００Ｃ及び１００Ｄ）の間隔）によって形成されている。具体的には、チャネル領域９０Ａ及び９０Ｂの幅ＷＦｉｎが、ゲート長Ｌｇより小さくなるように形成され、これにより低サブスレッショルド係数、高移動度、低接合リーク電流に優れたＦｉｎＦＥＴ２００を実現することができる。
【００３５】
また半導体層６０のフィン６０Ａ内において、チャネル領域９０Ａの両側には、ソースエクステンション領域１２０Ａとドレインエクステンション領域１３０Ａが当該チャネル領域９０Ａを挟むように形成されると共に、フィン６０Ｂ内において、チャネル領域９０Ｂの両側にはソースエクステンション領域１２０Ｂとドレインエクステンション領域１３０Ｂが当該チャネル領域９０Ｂを挟むように形成されている。
【００３６】
さらに半導体層６０内には、フィン６０Ａ及び６０Ｂを挟むように、ソース領域１４０及びドレイン領域１５０が形成され、ソース領域１４０は、ソースエクステンション領域１２０Ａ及び１２０Ｂに隣接すると共に、ドレイン領域１５０は、ドレインエクステンション領域１３０Ａ及び１３０Ｂに隣接する。
【００３７】
半導体層６０が有するフィン６０Ａ及び６０Ｂのうち、チャネル領域９０Ａ及び９０Ｂ付近の両側面には、ゲート絶縁膜１００Ａ〜１００Ｄが形成されると共に、当該フィン６０Ａ及び６０Ｂの上面には、マスク材７０Ａ及び７０Ｂが形成されている。
【００３８】
なお、マスク材７０Ａ及び７０Ｂの膜厚は、ゲート絶縁膜１００Ａ〜１００Ｄより厚く形成されている。従って、半導体層６０のうち、マスク材７０Ａ及び７０Ｂに隣接する上面は常にオフ状態になるため、チャネルとして機能せず、フィン６０Ａ及び６０Ｂのうち、チャネル領域９０Ａ及び９０Ｂのコーナ部における寄生トランジスタ動作を防止することができる。また、マスク材７０Ａ及び７０Ｂは、ＣＭＰ法によって絶縁膜８０を平坦化する際のストッパとなり、若干エッチングされることから、当該エッチング量を予め考慮した膜厚にする必要がある。
【００３９】
フィン６０Ａ及び６０Ｂそれぞれの両側面及び上面には、ゲート絶縁膜１００Ａ〜１００Ｄ並びにマスク材７０Ａ及び７０Ｂを介してゲート電極１１０が当該フィン６０Ａ及び６０Ｂをまたぐように形成されている。
【００４０】
なお、ゲート電極１１０及び半導体層６０の側面には、側壁絶縁膜１３５が形成されると共に、ゲート電極１１０並びに半導体層６０のソース領域１４０及びドレイン領域１５０の表面部分には、金属シリサイド膜１６０Ａ〜１６０Ｃが形成されている。
【００４１】
このように本実施の形態では、洗浄処理のためのウエットエッチングを行う前に、半導体層６０の下部が埋もれる程度の膜厚を有する絶縁膜８０を埋め込み絶縁膜２０上に予め形成することにより、ウエットエッチングを行っても、絶縁膜８０が若干エッチングされるだけで、エッチング溶液が半導体層６０の底部に回り込むことを回避することができる。
【００４２】
従って、ウエットエッチングを行った後、ゲート電極材を堆積してゲート電極１１０を形成しても、半導体層６０の底部周辺の領域にゲート電極材が回り込んでゲート電極１１０が形成されることを回避することができ、これにより半導体層６０底部のコーナ部における寄生トランジスタ動作や、ゲート電極１１０とソース領域１４０及びドレイン領域１５０との間におけるリーク電流及び容量の増大を防止することができる。
【００４３】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば半導体層６０に形成するフィンの数は２本である必要はなく、１本のみのフィンを形成しても良く、又は３本以上の複数のフィンを形成しても良い。
【００４４】
また上述の実施の形態においては、半導体層６０のフィン６０Ａ及び６０Ｂの側面のうち、チャネル領域９０Ａ及び９０Ｂ付近の各側面及び上面に、コ字状のゲート電極１１０を、当該半導体層６０をまたぐように形成した場合について述べたが、本発明はこれに限らず、例えばフィンが１本の場合には、半導体層６０の上面にゲート電極を形成せずに、半導体層６０のフィンの両側面のみに独立したゲート電極を形成しても良い。この場合、フィンの両側に位置する２つのゲート電極に、それぞれ異なる電圧を印可することができ、その際、一方のゲート電極に印可する電圧によって閾値電圧を調整し得る。
【００４５】
また上述の実施の形態においては、シリコン層６０のチャネル領域９０Ａ及び９０Ｂとソース領域１４０及びドレイン領域１５０とが同一の高さによって形成されている場合について述べたが、本発明はこれに限らず、側壁絶縁膜１３５を形成してマスク材７０を取り除いた後、エピタキシャル成長を行うことにより、ソース領域１４０及びドレイン領域１５０がチャネル領域９０Ａ及び９０Ｂより高くなるように形成しても良く、この場合、ソース領域１４０及びドレイン領域１５０の寄生抵抗を低減することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態によるＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図２】同ＦｉｎＦＥＴを製造する方法における工程別素子の斜視図である。
【図３】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図４】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図５】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図６】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図７】同ＦｉｎＦＥＴを製造する方法における工程別素子の斜視図である。
【図８】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図９】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す横断面図である。
【図１０】同ＦｉｎＦＥＴを製造する方法における工程別素子の斜視図である。
【図１１】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図１２】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す横断面図である。
【符号の説明】
【００４７】
１０  半導体基板
２０  埋め込み絶縁膜
３０、６０  半導体層
５０、７０  マスク材
８０  絶縁膜
９０  チャネル領域
１００  ゲート絶縁膜
１１０  ゲート電極
１２０  ソースエクステンション領域
１３０  ドレインエクステンション領域
１４０  ソース領域
１５０  ドレイン領域
【図１】
2006013303.tif 000003
【図２】
2006013303.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006013303.tif 000009
【図８】
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【図９】
2006013303.tif 000011
【図１０】
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【図１１】
2006013303.tif 000013
【図１２】
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