(57)【要約】【課題】  キャリア移動度を向上させるＭＯＳトランジスタを提供する。【解決手段】  半導体装置は、半導体基板１３と、前記半導体基板に形成され、活性領域１１、１２を分離するトレンチ１４の内壁に形成された絶縁膜１５と、前記絶縁膜上に形成されたシリコン窒化膜１６と、前記トレンチ内に埋設されたシリコン酸化膜１８とを具備し、前記シリコン窒化膜１６の少なくとも一部分は結晶構造が破壊されて応力制御している。【選択図】    図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、活性領域を分離するトレンチの内壁に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン窒化膜と、
前記トレンチ内に埋設されたシリコン酸化膜とを具備し、
前記シリコン窒化膜の少なくとも一部分は結晶構造が破壊されて応力制御していることを特徴とする半導体装置。
【請求項２】
前記トレンチにより分離された活性領域はｎ−ＭＯＳ素子用の第１の領域とｐ−ＭＯＳ用の第２の領域とを含み、前記第２の領域における前記シリコン窒化膜に対してイオン注入されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の領域における電流方向と応力方向とが互いに平行であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記イオン注入を行うイオン種はＧｅ、Ａｓ、Ｓｉ、Ｎ、Ｃ及びＦから選択された１つであることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記第２の領域における前記シリコン窒化膜の端面の前記半導体基板表面からの距離は前記第１の領域のそれよりも後退していることを特徴とする請求項２乃至４のいずれか１つ記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＭＯＳトランジスタの素子分離構造に関するものである。
【背景技術】
【０００２】
周知のように、従来の素子分離構造においては、シリコン基板に０．５μｍ程度或いはそれ以下の浅いトレンチを形成し、シリコン酸化物を充填することによりトランジスタ間の絶縁を行っており、一般的にＳＴＩ(Shallow Trench Isolation)技術と呼ばれている。
【０００３】
特に、充填されたシリコン酸化物はシリコンに比べ、線膨張係数が低いため、周囲のシリコンに圧縮応力を発生させる。これは、高温中で堆積されたシリコン酸化物を室温にすると、周囲のシリコンは熱により収縮するが、自らは収縮しにくいからである。
【０００４】
トレンチ端部で発生した圧縮応力はそこから離れることで減衰していく。しかし、トレンチ端部からゲートまでの距離が短い場合は、大きく減衰せずにゲート下シリコン部に圧縮応力が作用する。圧縮応力は、特に、ｎ−ＭＯＳトランジスタのキャリア移動度を低下させ、デバイスにとってオン電流の低下など悪影響を及ぼす。
【０００５】
トレンチ内に埋設されたシリコン酸化物と内壁のシリコン酸化膜との間にシリコン窒化膜を介在させて引張応力を導入したり、埋設されたシリコン酸化物による圧縮応力をシリコン窒化膜の有する引張応力で相殺することは特許文献１及び２に開示されている。
【特許文献１】特開２００３−１７９１５７
【特許文献２】特開２００３−２７３２０６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＭＯＳトランジスタのキャリア移動度を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によると、半導体装置は、半導体基板と、前記半導体基板に形成され、活性領域を分離するトレンチの内壁に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン窒化膜と、前記トレンチ内に埋設されたシリコン酸化膜とを具備し、前記シリコン窒化膜の少なくとも一部分は結晶構造が破壊されて応力制御していることを特徴としている。
【発明の効果】
【０００８】
ＭＯＳトランジスタのキャリア移動度を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
［実施例］
以下、図１−図４を参照して実施例によるＭＯＳトランジスタの素子分離構造を製造方法と共に説明する。この実施例においては、トレンチ内にシリコン窒化膜（ＳｉＮ）を有し、ｎ−ＭＯＳ素子のトレンチ内シリコン窒化膜にはイオン注入を施さず、ｐ−ＭＯＳ素子のトレンチ内のシリコン窒化膜のみにイオン注入を施した構造を有している。
【００１０】
一般的に、ｎ−ＭＯＳ素子においては圧縮応力が作用すれば、ＭＯＳ素子の電流方向に関係なく、キャリア移動度が低下し、ｐ−ＭＯＳ素子においては電流方向と主な応力方向が平行であれば、圧縮応力によりキャリア移動度が向上する。逆に電流方向と応力方向が垂直であれば、ｎ−ＭＯＳ素子と同様に低下する特性を有している。
【００１１】
しかし、ＳＴＩ構造がシリコン酸化膜で形成されている場合には、ゲート直下に圧縮応力が作用するため、ｐ−ＭＯＳ素子はともかく、ｎ−ＭＯＳ素子の電気特性は劣化してしまう。そのため、ｎ−ＭＯＳ素子には圧縮応力が大きく作用しないＳＴＩ構造が望ましい。さらに、ｐ−ＭＯＳ素子はトランジスタの電流方向と主な応力方向に依存するため、圧縮応力が大きく作用する構造、作用しない構造とに作り分けることが望ましい。
【００１２】
即ち、図１に示すように、ＳＴＩ(Shallow Trench Isolation)技術を用いて、ｎ−ＭＯＳ素子用の領域１１及びｐ−ＭＯＳ素子用の領域１２を有する半導体基板１３に、例えば、０．５μｍ程度或いはそれ以下のトレンチ１４を形成する。
【００１３】
通常のように、前記トレンチ１４を含む露出した基板表面にシリコン酸化膜１５を形成した後、シリコン窒化膜１６を堆積する。しかる後、前記ｎ−ＭＯＳ素子用領域１１をレジストマスク１７で覆い、前記ｐ−ＭＯＳ素子用領域１２に形成された前記シリコン窒化膜１６に対して垂直又は所望の角度から、例えば、ゲルマニウム（Ｇｅ）を選択的にイオン注入してイオン注入されたシリコン窒化膜１６１を形成する。イオン注入されたシリコン窒化膜１６１においては、シリコン窒化膜１６の結晶構造が破壊されて応力を緩和している。この場合、イオン種として、ＧｅだけでなくＡｓ、Ｓｉ、Ｎ、Ｃ、Ｆを使用することができる。
【００１４】
図２はイオン注入における加速エネルギーとシリコン窒化膜の初期応力との関係を示し、これら加速エネルギーと初期応力との間には相関性を有しており、適当な加速エネルギーを選択することにより任意の応力値に制御することができる。この場合、加速エネルギーだけでなく、ＧｅやＡｓなどのイオン種を選択することも重要である。
【００１５】
図３に示すように、前記レジストマスク１７を基板表面から除去した後、通常のように、前記トレンチ１４内にシリコン酸化膜（ＳｉＯ２）１８を埋め込み、平坦化する。しかる後、分離された各活性領域１１、１２上にゲート絶縁膜１９を介してゲート電極２０及びゲート側壁２１を含むゲート構造２２を形成すると共に、ソース・ドレイン領域２３を形成する。
【００１６】
また、シリコン窒化膜１６、１６１の端面は基板表面から距離ｄだけ後退しており、前記ｎ−ＭＯＳ素子用領域１１及び前記ｐ−ＭＯＳ素子用領域１２に作用する応力を調整している。
【００１７】
図３のｐ−ＭＯＳ素子用領域１２においては、ソース・ドレイン間に流れる電流方向と、矢印で示すように、応力方向が平行であるので、キャリア移動度を高めるためには、圧縮応力を作用させた方がよい。したがって、ｐ−ＭＯＳ素子用領域１２にはシリコン窒化膜が与える引張応力をイオン注入によって緩和させる必要がある。
【００１８】
図４は応力シミュレーションの結果を示す。即ち、シリコン窒化膜のない従来のＳＴＩ構造では、ゲート直下の横方向応力は圧縮応力で約４８０ＭＰａ発生する。しかし、引張応力１ＧＰａの初期応力を有するシリコン窒化膜を形成した図３のＳＴＩ構造では、圧縮応力は約１９０ＭＰａになり、約３００ＭＰａも応力緩和する。これはシリコン窒化膜の有する１ＧＰａもの巨大な引張の初期応力によるものである。なお、引張応力は正の符号（＋）であるのに対して、圧縮応力は負の符号（−）で与えられる。
【００１９】
この圧縮応力の緩和により、全ての方向のｎ-ＭＯＳ素子、電流方向と応力方向が直交するｐ−ＭＯＳ素子においてキャリア移動度の低下を抑制することができる。
【００２０】
また、前記したように、シリコン窒化膜１６１にはイオン注入がなされているので、その初期応力が約１ＧＰａの引張応力から３００ＭＰａの引張応力に変化すると仮定すると、ゲート直下の横方向応力の圧縮応力は約３００ＭＰａとなり、イオン注入を施さない場合より約１００ＭＰａも圧縮応力を作用させることができる。このように、ｎ−ＭＯＳ素子とｐ−ＭＯＳ素子に発生させる応力差を利用して、キャリア移動度を調整したデバイスを得ることができる。
【００２１】
図５は主な応力方向が電流方向と直交する例を示し、図３のゲート側壁２１から半導体基板１３に沿ったＡ−Ａ断面に相当し、図３と同一部分には同一の符号を付している。この場合においては、電流方向は紙面に垂直な方向であり、分離された各活性領域１１、１２上にゲート絶縁膜１９を介してゲート電極２０及びゲート側壁２１を含むゲート構造２２が電流方向と直交するように形成されている。
【００２２】
同様に、シリコン窒化膜１６の端面は基板表面から距離ｄだけ後退しており、前記ｎ−ＭＯＳ素子用領域１１及び前記ｐ−ＭＯＳ素子用領域１２に作用する応力を調整している。さらに、トレンチ１４内に形成されたシリコン窒化膜１６にはイオン注入がされず、応力緩和の必要がない。この場合、高い初期応力のシリコン窒化膜を用いれば、ｎ−ＭＯＳ素子及びｐ−ＭＯＳ素子とも圧縮応力が緩和されるため、キャリア移動度が向上する。
【００２３】
図６は、矢印で示すように、ＭＯＳ素子を有する活性領域に印加される主な応力方向とゲート導体ＧＣが延在するソースＳ−ドレインＤ間に流れる電流方向との関係を模式的に示す平面図であり、（ａ）は主な応力方向と電流方向とが平行の場合を示し、（ｂ）は主な応力方向と電流方向とが垂直の場合を示している。この場合、前記したよりも複雑な形状のＭＯＳ素子のパターンにおいては、発生応力や主な応力方向は変化する。
【００２４】
前記したように、シリコン窒化膜のイオン注入による初期応力制御だけでなく、シリコン窒化膜の厚さやシリコン基板表面からシリコン窒化膜の上端面までの距離ｄを調整することにより、ゲート直下の応力値を制御することができる。
【００２５】
また、半導体基板１３とシリコン窒化膜１６、１６１との間のシリコン酸化膜１５はこれに限らず、シリコン窒化膜が剥がれないような膜であればよい。例えば、高誘電率絶縁膜などが挙げられる。
【００２６】
デバイス設計においては、２次元又は３次元のシミュレーションを用いることで、最適なトレンチ形状、ゲート配置、ＳｉＮ初期応力などの最適な形状や配置などを求めることができる。
【００２７】
具体的には、シリコン窒化膜の初期応力とイオンドーズ量、エネルギーの相関は予め一様なシリコン窒化膜を堆積したユニット的な実験により求めておく。図７に示すように、イオン注入前後の反り量の差から発生応力を算出する方法を用いる。得られた応力及びイオン種ごとのドーズ量、エネルギーの相関は、データベースに蓄えられる。結果は応力シミュレータに反映され、どのようなトレンチ形状がよいか、ゲート配置や、どの位置にイオン注入を行いシリコン窒化膜の初期応力を緩和させるのがいいか、応力の実測値に応じてコンピュータ上でシミュレーションする。
【００２８】
シミュレーション結果が現実を再現しているかどうかは、ある特定のＭＯＳ素子において、実際に顕微ラマン法や透過型電子顕微鏡の回折像などから歪や応力値を測定し、シミュレーション値とキャリブレーションすることで、シミュレーション精度を維持することができる。
【００２９】
その後、応力と移動度との相関を記述したモデル式を有するデバイスシミュレータに各地点の応力値を受け渡し、閾値電圧やオン電流などの電気特性を予測する。
【００３０】
予定した電気特性に達しない場合は、再度応力シミュレーションからやり直すループに入る。これら一連の最適化ループは、コンピュータ上で自動的に実行されることが望ましい。その際、実験計画法に基づいてもよいし、遺伝的アルゴリズムなどの各種アルゴリズムに基づいて実行させてもよい。
【００３１】
なお、上記実施の形態では高温ＣＶＤ(Chemical Vapor Deposition)により形成されたシリコン窒化膜を想定して説明した。即ち、高温ＣＶＤによって形成されたシリコン窒化膜は上記説明したように引張応力を有する。したがって、引張応力によってキャリア移動度が低下してしまうｐ−ＭＯＳ素子用領域にはイオン種をイオン注入して引張応力を緩和させていた。
【００３２】
一方でシリコン窒化膜をプラズマＣＶＤにより形成すると圧縮応力を有することが知られている。したがって、プラズマＣＶＤによって形成されたシリコン窒化膜を用いた場合、ｐ−ＭＯＳ素子用領域をマスクして、ｎ−ＭＯＳ素子用領域に対してイオン種をイオン注入して圧縮応力を緩和してｎ−ＭＯＳ素子用領域のキャリア移動度の低下を抑制することができる。
【００３３】
また、ガス流量や圧力などを調整することによってプラズマＣＶＤにより形成されたシリコン窒化膜に引張応力を備えることができることも知られている。すなわち、ガス流量や圧力などの所定のプロセス条件によってＮ−Ｈ結合が少なく、Ｓｉ−Ｈ結合が多いシリコン窒化膜は引張応力を有し、逆にＮ−Ｈ結合が多く、Ｓｉ−Ｈ結合が少ないシリコン窒化膜は圧縮応力を有する。
【００３４】
したがって、Ｎ−Ｈ結合が少なく、Ｓｉ−Ｈ結合が多いシリコン窒化膜を素子分離領域に堆積した場合は、ｎ−ＭＯＳ素子用領域をマスクしてｐ−ＭＯＳ素子用領域に対してイオン種をイオン注入すればよい。また、Ｎ−Ｈ結合が多く、Ｓｉ−Ｈ結合が少ないシリコン窒化膜を素子分離領域に堆積した場合は、ｐ−ＭＯＳ素子用領域をマスクしてｎ−ＭＯＳ素子用領域に対してイオン注入すればよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例による半導体装置の製造工程の一部を模式的に示す断面図である。
【図２】イオン注入におけるドーズ量とシリコン窒化膜の初期応力との関係を示す図である。
【図３】本発明の実施例による半導体装置の一部を模式的に示す断面図である。
【図４】応力シミュレーションの結果を示す図である。
【図５】主な応力方向が電流方向と直交する例を模式的に示し、図３のゲート側壁から半導体基板に沿ったＡ−Ａ断面に相当する断面図である。
【図６】活性領域に印加される主な応力方向とゲート導体が延在するソース−ドレイン間に流れる電流方向との関係を模式的に示す平面図である。
【図７】イオン注入前後の反り量の差から発生応力を算出する方法を示す線図である。
【符号の説明】
【００３６】
１１…ｎ−ＭＯＳ素子用領域、１２…ｐ−ＭＯＳ素子用領域、１３…半導体基板、１４…トレンチ、１５…シリコン酸化膜、１６…シリコン窒化膜、１６１…イオン注入されたシリコン窒化膜、１７…レジストマスク、１８…シリコン酸化膜、１９…ゲート絶縁膜、２０…ゲート電極、２１…ゲート側壁、２２…ゲート構造、２３…ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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