(57)【要約】【課題】  フォトダイオードを最適にバイアスして暗電流を抑え、ＳＮ比の優れた安定した光電流を検出することの可能な光電流検出回路を提供する。【解決手段】  フォトダイオード102 と、反転入力端子に前記フォトダイオード、積分コンデンサ105 及びアナログスイッチ106 の夫々の一方の端子が接続され、且つ出力端子に、前記積分コンデンサ及びアナログスイッチの夫々の他方の端子が接続された演算増幅器103 と、該演算増幅器の非反転入力端子に接続された電圧源104 と、前記フォトダイオードの前記一方の端子と他方の端子との間に所定のバイアス電圧を生成するバイアス電圧生成回路とを備え、該バイアス電圧生成回路は、前記演算増幅器の反転入力端子と非反転入力端子との間に、前記所定のバイアス電圧としてのオフセット電圧を生成するようにして、光電流検出回路を構成する。【選択図】        図  １
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【特許請求の範囲】
【請求項１】
フォトダイオードと、反転入力端子に前記フォトダイオード、コンデンサ及びアナログスイッチの、夫々一方の端子が接続されると共に、非反転入力端子に前記フォトダイオードの他方の端子が接続され、且つ出力端子に、前記コンデンサ及び前記アナログスイッチの、夫々他方の端子が接続された演算増幅器と、該演算増幅器の非反転入力端子に接続された電圧源と、前記フォトダイオードの前記一方の端子と他方の端子との間に所定のバイアス電圧を生成するバイアス電圧生成回路とを有する光電流検出回路。
【請求項２】
前記バイアス電圧生成回路は、前記演算増幅器の反転入力端子と非反転入力端子との間に、前記所定のバイアス電圧としてのオフセット電圧を生成するように構成されていること特徴とする請求項１に係る光電流検出回路。
【請求項３】
前記演算増幅器は、前記反転入力端子及び前記非反転入力端子が夫々接続される第１のＭＯＳトランジスタ対と、前記第１のＭＯＳトランジスタ対に対する能動負荷となるカレントミラー回路を構成する第２のＭＯＳトランジスタ対とを有し、前記バイアス電圧生成回路は、前記第１のＭＯＳトランジスタ対、又は前記第２のＭＯＳトランジスタ対の、少なくとも一方は対となるＭＯＳトランジスタのゲート幅（Ｗ）とゲート長（Ｌ）との比（Ｗ／Ｌ）を異ならせて前記オフセット電圧を生成するように構成されていることを特徴とする請求項２に係る光電流検出回路。
【請求項４】
前記演算増幅器は、前記反転入力端子及び前記非反転入力端子が夫々接続される第１のＭＯＳトランジスタ対と、前記第１のトランジスタ対に対する能動負荷となるカレントミラー回路を構成する第２のＭＯＳトランジスタ対と、前記第２のＭＯＳトランジスタ対のソース端子に各々接続された第１及び第２の抵抗素子とを有し、前記バイアス電圧生成回路は、前記第１の抵抗素子と前記第２の抵抗素子との抵抗値を異ならせて前記オフセット電圧を生成するように構成されていることを特徴とする請求項２に係る光電流検出回路。
【請求項５】
前記バイアス電圧生成回路は、前記所定のバイアス電圧を調整する調整回路を有することを特徴とする請求項１に係る光電流検出回路。
【請求項６】
フォトダイオードと、反転入力端子に前記フォトダイオード、コンデンサ及びアナログスイッチの、夫々一方の端子が接続され、非反転入力端子に電圧源が接続された演算増幅器と、前記フォトダイオードの他方の端子に出力端子が接続されたバッファアンプと一方の端子が前記電圧源に接続され他方の端子が前記バッファアンプの入力端子に接続された第３の抵抗素子と一方の端子が接地され他方の端子が前記第３の抵抗素子の他方の端子及び前記バッファアンプの入力端子に接続された第４の抵抗素子とからなり、前記フォトダイオードの前記一方の端子と他方の端子との間に所定のバイアス電圧を生成するバイアス電圧生成回路とを有する光電流検出回路。
【請求項７】
前記バイアス電圧生成回路は、前記第３の抵抗素子を可変抵抗素子で構成していることを特徴とする請求項６に係る光電流検出回路。
【請求項８】
前記電圧源は、前記フォトダイオードの発生する暗電流の温度係数に対応する温度係数を有することを特徴とする請求項６又は７に係る光電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フォトダイオードからの光電流を検出する光電流検出回路に関するものである。
【背景技術】
【０００２】
従来、フォトダイオードからの光電流を検出する光電流検出装置としては、例えば特許第２９６５７７７号公報に開示されている固体撮像装置で用いられている光電流検出回路がある。図10に上記公報開示の光電流検出回路の構成を示す。図10に示す構成の光電流検出回路において、1001は受光した光信号を電流信号に変換するフォトダイオードであり、前記フォトダイオード1001のアノード端子は接地され、カソード端子にはソース端子が接地されたＮＭＯＳトランジスタ1002のゲート端子と、光電流を蓄える積分コンデンサ1003の一端と前記積分コンデンサ1003をリセットするアナログスイッチ1004の一端が接続され、前記ＮＭＯＳトランジスタのドレイン端子は、前記積分コンデンサ1003の他端子と、前記アナログスイッチ1004の他端子と、ソース端子が電源に接続され且つゲート端子が所定の電圧にバイアスされたＰＭＯＳトランジスタ1005のドレイン端子と、出力端子1007に接続されている。なお、図10に示す光電流検出回路において、1008は反転アンプであり、該反転アンプ1008を構成するＮＭＯＳトランジスタ1002はソース接地型増幅用のトランジスタであり、ＰＭＯＳトランジスタ1005は能動負荷用トランジスタである。
【０００３】
次に、かかる構成の光電流検出回路の動作について説明する。光電流検出前は、アナログスイッチ1004は閉じた状態であるので、このとき、出力端子1007には、出力電圧Ｖout として次式（１）に示すように、ＮＭＯＳトランジスタ1002のゲート−ソース間電圧Ｖgsが出力される。
Ｖout ＝Ｖgs  ・・・・・・・・・・・・・（１）
【０００４】
次に、図示しない指令によりアナログスイッチ1004が開かれ、光電流の検出が開始される。アナログスイッチ1004が開かれ時間Ｔが経過したとき、フォトダイオード1001からの光電流をＩp ，暗電流をＩd ，積分コンデンサの値をＣint とすると、出力電圧Ｖout は、次式（２）に示すように、
Ｖout ＝Ｖgs＋（Ｉp ＋Ｉd ）Ｔ／Ｃint   ・・・・・・・・・・（２）
となり、電圧信号が得られる。
【特許文献１】特許第２９６５７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、フォトダイオードが発生する暗電流は、バイアス電圧の影響を受ける。そのため、フォトダイオードの暗電流を抑えるためにはフォトダイオードへのバイアス電圧を最適化しなければならない。ここで、図10に示した従来の光電流検出回路においては、フォトダイオード1001へのバイアス電圧は、ＮＭＯＳトランジスタ1002のゲート−ソース間電圧Ｖgsで決定される。しかしながら、ＭＯＳトランジスタのゲート−ソース間電圧は通常数百ｍＶ以上であり、フォトダイオードへの最適なバイアス電圧が数十ｍＶ程度の場合には、適切なバイアス電圧を設定することができない。また、ＭＯＳトランジスタのゲート−ソース間電圧ＶgsはＭＯＳトランジスタの閾値電圧Ｖthの温度変動、製造ばらつきの影響により大きく変動し、結果として暗電流量がばらつく。更に、暗電流は温度依存性があり、結果として暗電流量がばらつくという問題点がある。
【０００６】
本発明は、従来の光電流検出回路における上記課題を解決するためになされたものであり、フォトダイオードを最適にバイアスして暗電流の発生を抑え、ＳＮ比の優れた安定した光電流を検出することの可能な光電流検出回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に係る発明は、フォトダイオードと、反転入力端子に前記フォトダイオード、コンデンサ及びアナログスイッチの、夫々一方の端子が接続されると共に、非反転入力端子に前記フォトダイオードの他方の端子が接続され、且つ出力端子に、前記コンデンサ及び前記アナログスイッチの、夫々他方の端子が接続された演算増幅器と、該演算増幅器の非反転入力端子に接続された電圧源と、前記フォトダイオードの前記一方の端子と他方の端子との間に所定のバイアス電圧を生成するバイアス電圧生成回路とを備えて光電流検出回路を構成するものである。
【０００８】
請求項２に係る発明は、請求項１に係る光電流検出回路において、前記バイアス生成回路は、前記演算増幅器の反転入力端子と非反転入力端子との間に、前記所定のバイアス電圧としてのオフセット電圧を生成するように構成されていることを特徴とするものである。
【０００９】
請求項３に係る発明は、請求項２に係る光電流検出回路において、前記演算増幅器は、前記反転入力端子及び前記非反転入力端子が夫々接続される第１のＭＯＳトランジスタ対と、前記第１のＭＯＳトランジスタ対に対する能動負荷となるカレントミラー回路を構成する第２のＭＯＳトランジスタ対とを有し、前記バイアス電圧生成回路は、前記第１のＭＯＳトランジスタ対、又は前記第２のＭＯＳトランジスタ対の、少なくとも一方は対となるＭＯＳトランジスタのゲート幅（Ｗ）とゲート長（Ｌ）との比（Ｗ／Ｌ）を異ならせて前記オフセット電圧を生成するように構成されていることを特徴とするものである。
【００１０】
請求項４に係る発明は、請求項２に係る光電流検出回路において、前記演算増幅器は、前記反転入力端子及び前記非反転入力端子が夫々接続される第１のＭＯＳトランジスタ対と、前記第１のトランジスタ対に対する能動負荷となるカレントミラー回路を構成する第２のＭＯＳトランジスタ対と、前記第２のＭＯＳトランジスタ対のソース端子に各々接続された第１及び第２の抵抗素子とを有し、前記バイアス電圧生成回路は、前記第１の抵抗素子と前記第２の抵抗素子との抵抗値を異ならせて前記オフセット電圧を生成するように構成されていることを特徴とするものである。
【００１１】
請求項５に係る発明は、請求項１に係る光電流検出回路において、前記バイアス電圧生成回路は、前記所定のバイアス電圧を調整する調整回路を有することを特徴とするものである。
【００１２】
請求項６に係る発明は、フォトダイオードと、反転入力端子に前記フォトダイオード、コンデンサ及びアナログスイッチの、夫々一方の端子が接続され、非反転入力端子に電圧源が接続された演算増幅器と、前記フォトダイオードの他方の端子に出力端子が接続されたバッファアンプと一方の端子が前記電圧源に接続され他方の端子が前記バッファアンプの入力端子に接続された第３の抵抗素子と一方の端子が接地され他方の端子が前記第３の抵抗素子の他方の端子及び前記バッファアンプの入力端子に接続された第４の抵抗素子とからなり、前記フォトダイオードの前記一方の端子と他方の端子との間に所定のバイアス電圧を生成するバイアス電圧生成回路とを備えて光電流検出回路を構成するものである。
【００１３】
請求項７に係る発明は、請求項６に係る光電流検出回路において、前記バイアス電圧生成回路は、前記第３の抵抗素子を可変抵抗素子で構成していることを特徴とするものである。
【００１４】
請求項８に係る発明は、請求項６又は７に係る光電流検出回路において、前記電圧源は、前記フォトダイオードの発生する暗電流の温度係数に対応する温度係数を有することを特徴とするものである。
【発明の効果】
【００１５】
請求項１に係る発明によれば、バイアス電圧生成回路によりフォトダイオードは最適にバイアスされるので、暗電流の発生を抑えＳＮ比の優れた安定した光電流を検出することが可能な光電流検出回路を実現できる。請求項２に係る発明によれば、前記バイアス生成回路は、演算増幅器の反転入力端子と非反転入力端子との間に、所定のバイアス電圧としてのオフセット電圧を生成するので、容易に最適なバイアス電圧を生成することができ、暗電流の発生を抑えＳＮ比の優れた安定した光電流を検出することができる。請求項３及び請求項４に係る発明によれば、前記バイアス電圧としてのオフセット電圧を前記演算増幅器の差動段を構成するペア素子のペア性を崩すことにより発生させているので、ペア素子のペア性の崩し方によりオフセット電圧の発生量をきめ細かく制御することができるので最適なフォトダイオードのバイアス電圧を設定することができ、暗電流の発生を抑えＳＮ比の優れた安定した光電流を検出することができる。
【００１６】
請求項５に係る発明によれば、フォトダイオードに印加されるバイアス電圧を調整回路により、光電流検出回路を製造した後であっても容易に調整でき最適化が図れるので、更に暗電流の発生を抑えＳＮ比の優れた安定した光電流を検出することができる。請求項６に係る発明によれば、フォトダイオードに最適なバイアス電圧を印加することができるので、暗電流の発生を抑えＳＮ比の優れた安定した光電流を検出することができる。請求項７に係る発明によれば、フォトダイオードに印加されるバイアス電圧を光電流検出回路を製造した後であっても容易に調整でき最適化が図れるので、更に暗電流の発生を抑えＳＮ比の優れた安定した光電流を検出することができる。請求項８に係る発明によれば、フォトダイオードに印加されるバイアス電圧がフォトダイオードの発生する暗電流の温度係数に対応しているので、温度変化に伴う暗電流の変動をキャンセルすることができ、よりＳＮ比の優れた安定した光電流を検出することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための最良の形態について説明する。
【実施例】
【００１８】
（実施例１）
まず本発明の実施例１について説明する。図１は、本発明に係る光電流検出回路の実施例１を示す回路構成図である。図１に示すように、この実施例に係る光電流検出回路101 では、光信号を電流信号に変換するフォトダイオード102 のアノード端子及びカソード端子は、演算増幅器103 の反転入力端子と、定電圧源104 が接続された非反転入力端子とに、それぞれ接続されている。また前記演算増幅器103 の反転入力端子には、前記フォトダイオード102 からの光電流を蓄える積分コンデンサ105 の一端、及び該積分コンデンサ105 をリセットするアナログスイッチ106 の一端が接続されている。一方、該演算増幅回路103 の出力端子には、前記コンデンサ105 の他方の端子と、前記アナログスイッチ106 の他方の端子と、信号出力端子107 が接続されて構成されている。なお、前記演算増幅器103 の反転入力端子と非反転入力端子の間には、反転入力端子の電圧をＶin- ，非反転入力端子の電圧をＶin+ としたとき、次式（３）に示すように、
Ｖoff ＝Ｖin- −Ｖin+   ・・・・・・・・（３）
となるオフセット電圧Ｖoff を有し、このオフセット電圧Ｖoff の値はフォトダイオードから生じる暗電流の値が最小となるように設定されている。
【００１９】
次に、このように構成されている光電流検出回路101 の動作について説明する。光電流検出前は、アナログスイッチ106 は閉じた状態になっており、積分コンデンサ105 は短絡状態となっている。このとき、光電流検出回路101 の出力端子107 からは、前記演算増幅器103 がボルテージフォロワとして動作し、前記演算増幅器103 の非反転入力端子には定電圧源104 が接続され、該演算増幅器103 はオフセット電圧を有しているので、次式（４）で示すように、
Ｖout ＝Ｅr ＋Ｖoff   ・・・・・・・・・（４）
なる電圧Ｖout が出力される。ここで、Ｅr は定電圧源104 の電圧値である。
【００２０】
次に、図示しない指令によりアナログスイッチ106 が開かれることにより、積分コンデンサ105 が演算増幅器103 の反転入力端子と出力端子間に電気的に接続されて、光電流の検出が開始される。電気的に接続された積分コンデンサ105 には、フォトダイオード102 で生成された光電流Ｉp 及び暗電流Ｉd が流入し、電荷として蓄えられ、電荷量に比例した電圧が出力される。すなわち、アナログスイッチ106 が開かれて時刻Ｔが経過したとき、信号出力端子107 は、次式（５）で示すように、
Ｖout ＝Ｅr ＋Ｖoff ＋（Ｉp ＋Ｉd ）Ｔ／Ｃint   ・・・・・・（５）
なる電圧信号を出力する。ここで、Ｃint は積分コンデンサ105 の容量値である。
【００２１】
このように構成された光電流検出回路においては、反転入力端子と非反転入力端子間に発生するオフセット電圧により暗電流Ｉd が、Ｉd ≒０となる、すなわち暗電流の発生が最小となるように最適にバイアスすることができるので、ＳＮ比の優れた安定した光電流を検出することができる。
【００２２】
次に、図２を用いて上述した光電流検出回路101 に用いる演算増幅器103 の具体的な構成の一例について説明する。この構成例の演算増幅器103 は、図示の如く差動段201 と、反転増幅器である出力段202 とから構成されている。前記差動段201 において、ＰＭＯＳトランジスタ203 とＰＭＯＳトランジスタ204 は、ゲート幅（Ｗ）とゲート長（Ｌ）の比Ｗ／Ｌが異なり、その値はｎ：１であるものであり、前記ＰＭＯＳトランジスタ203 とＰＭＯＳトランジスタ204 は、各々のソース端子が共通に接続され、更に共通接続されたソース端子には動作電流を供給する定電流源205 が接続されている。また、各々のソース端子が共通に接地され、且つ、ドレイン端子が前記ＰＭＯＳトランジスタ203 のドレイン端子に接続されたＮＭＯＳトランジスタ206 と、ドレイン端子が前記ＰＭＯＳトランジスタ204 のドレイン端子に接続されたＮＭＯＳトランジスタ207 の各々のゲート端子は共通に接続され、更にＮＭＯＳトランジスタ206 のドレイン端子は該ＮＭＯＳトランジスタ206 のゲート端子に接続されている。また、前記ＰＭＯＳトランジスタ204 及び前記ＮＭＯＳトランジスタ207 のドレイン端子は前記出力段202 に接続されている。なお、前記ＮＭＯＳトランジスタ206 と前記ＮＭＯＳトランジスタ207 のゲート幅とゲート長の比は同一に構成されている。
【００２３】
そして、前記ＰＭＯＳトランジスタ203 と前記ＰＭＯＳトランジスタ204 は、差動信号を入力する差動トランジスタ対208 を構成し、前記ＮＭＯＳトランジスタ206 と前記ＮＭＯＳトランジスタ207 は、前記差動トランジスタ対208 の能動負荷となるカレントミラー回路209 を構成している。
【００２４】
次に、このように構成されている光電流検出回路に用いる演算増幅器の動作について説明する。図示しない経路で演算増幅器103 に負帰還がかかっているとき、定電流源205 の電流値をＩo とすると、カレントミラー回路209 を構成するＮＭＯＳトランジスタ206 とＮＭＯＳトランジスタ207 のゲート幅（Ｗ）とゲート長（Ｌ）の比は同一なので、差動トランジスタ対208 を構成するＰＭＯＳトランジスタ203 及びＰＭＯＳトランジスタ204 のドレイン電流は同一となり、次式（６）に示すように、
ＩD203＝ＩD204＝Ｉo ／２  ・・・・・・・（６）
となる。但し、ＩD203はＰＭＯＳトランジスタ203 の、また、ＩD204はＰＭＯＳトランジスタ204 のドレイン電流である。ところで、一般に、ＭＯＳトランジスタが飽和領域で動作しているとき、ゲート−ソース間電圧ＶGSは、次式（７）で与えらる。
ＶGS＝√（２／ｋ・Ｌ／Ｗ・ＩD ）＋Ｖth  ・・・・・・・・・・（７）
但し、ｋはプロセス定数、Ｌはゲート長、Ｗゲート幅、ＩD はドレイン電流、Ｖthはしきい値電圧である。
【００２５】
よって、演算増幅器103 の非反転入力端子と反転入力端子間の電圧差、すなわちオフセット電圧Ｖoff は（７）式を考慮して、次式（８）に示すように、
Ｖoff ＝Ｖin- −Ｖin+ ＝ＶGS203 −ＶGS204 
＝｛√（２／ｋ・Ｌ203 ／Ｗ203 ・ＩD203）＋Ｖth｝
−｛√（２／ｋ・Ｌ204 ／Ｗ204 ・ＩD204）＋Ｖth｝  ・・・・・（８）
となる。但し、ＶGS203 及びＶGS204 は、それぞれＰＭＯＳトランジスタ203 及びＰＭＯＳトランジスタ204 のゲート−ソース間電圧、Ｌ203 及びＬ204 は、それぞれＰＭＯＳトランジスタ203 及びＰＭＯＳトランジスタ204 のゲート長、また、Ｗ203 及びＷ204 は、それぞれＰＭＯＳトランジスタ203 及びＰＭＯＳトランジスタ204 のゲート幅である。
【００２６】
前記ＰＭＯＳトランジスタ203 とＰＭＯＳトランジスタ204 は、ゲート幅（Ｗ）とゲート長（Ｌ）の比Ｗ／Ｌが異なり、その値はｎ：１なので、
Ｗ203 ／Ｌ203 ＝Ｗ／Ｌ，
Ｗ204 ／Ｌ204 ＝１／ｎ・Ｗ203 ／Ｌ203 ＝１／ｎ・Ｗ／Ｌ  ・・・・・・（９）
とおくと、（８）式のオフセット電圧Ｖoff は、（６）式と（９）式より、次式（10）に示すように、
Ｖoff ＝√（Ｉo ／ｋ・Ｌ／Ｗ）・｛１−１／√ｎ｝  ・・・・・・・・・（10）
となる。
【００２７】
このように、前記差動段201 における差動トランジスタ対208 のＭＯＳトランジスタのゲート幅対ゲート長の比であるｎを変えて、すなわち差動段を構成するペア素子のペア性を崩し、演算増幅器103 のオフセット電圧を発生させるように構成しているので、フォトダイオード102 へのバイアス電圧を微小な値から設定することができる。
【００２８】
また、図３を用いて上述した光電流検出回路に用いる演算増幅器の他の具体的な構成例について説明する。この構成例に係る演算増幅器103 は、図２に示したものと同様に、差動段301 と反転増幅器である出力段302 とから構成されている。前記差動段301 において、ＰＭＯＳトランジスタ303 とＰＭＯＳトランジスタ304 は、各々のソース端子が共通に接続され、更に共通接続されたソース端子には動作電流を供給する定電流源305 が接続されている。また、各々のソース端子が共通に接地され、且つ、ドレイン端子が前記ＰＭＯＳトランジスタ303 のドレイン端子に接続されたＮＭＯＳトランジスタ306 と、ドレイン端子が前記ＰＭＯＳトランジスタ304 のドレイン端子に接続された、ゲート幅（Ｗ）とゲート長（Ｌ）の比Ｗ／Ｌが前記ＮＭＯＳトランジスタ306 のゲート幅（Ｗ）とゲート長（Ｌ）の比よりもｍ倍大きいＮＭＯＳトランジスタ307 の、各々のゲート端子は共通に接続され、更にＮＭＯＳトランジスタ306 のドレイン端子は該ＮＭＯＳトランジスタ306 のゲート端子に接続されている。また、前記ＰＭＯＳトランジスタ304 及び前記ＮＭＯＳトランジスタ307 のドレイン端子は前記出力段302 に接続されている。なお、前記ＰＭＯＳトランジスタ303 と前記ＰＭＯＳトランジスタ304 のゲート幅とゲート長の比は同一に構成されている。
【００２９】
そして、図２に示したものと同様に、前記ＰＭＯＳトランジスタ303 と前記ＰＭＯＳトランジスタ304 は差動段を構成するペア素子であり、差動信号を入力する差動トランジスタ対308 を構成し、前記ＮＭＯＳトランジスタ306 と前記ＮＭＯＳトランジスタ307 もまた差動段を構成するペア素子であり、前記差動トランジスタ対308 の能動負荷となる電流ミラー比がｍ倍であるカレントミラー回路309 を構成している。
【００３０】
次に、このように構成されている光電流検出回路に用いる演算増幅器の動作について説明する。図示しない経路で演算増幅器103 に負帰還がかかっているとき、定電流源305 の電流値をＩo とすると、カレントミラー回路309 の電流ミラー比はｍ倍なので、差動トランジスタ対308 を構成するＰＭＯＳトランジスタ303 及びＰＭＯＳトランジスタ304 のドレイン電流を各々ＩD303，ＩD304とすると、次式（11）に示すように、
ＩD303＝Ｉo ／（１＋ｍ），ＩD304＝ｍＩo ／（１＋ｍ）  ・・・・・・・（11）
となる。よって、差動トランジスタ対308 を構成するＰＭＯＳトランジスタ303 及びＰＭＯＳトランジスタ304 のゲート幅（Ｗ）とゲート長（Ｌ）の比は同一なのでＰＭＯＳトランジスタ303 とＰＭＯＳトランジスタ304 のゲート幅及びゲート長をそれぞれＷ，Ｌとすると、（７）式、（11）式より、演算増幅器103 の非反転入力端子と反転入力端子間の電圧差、すなわちオフセット電圧Ｖoff は、次式（12）に示すように、
Ｖoff ＝Ｖin- −Ｖin+ ＝ＶGS303 −ＶGS304 
＝｛√（２／ｋ・Ｌ／Ｗ・ＩD303）＋Ｖth｝
−｛√（２／ｋ・Ｌ／Ｗ・ＩD304）＋Ｖth｝
＝√（２Ｉo ／ｋ・Ｌ／Ｗ）〔√｛１／（ｍ＋１）｝−√｛ｍ／（ｍ＋１）｝〕                                                          ・・・・・・・（12）
となる。
【００３１】
このように、差動段301 におけるカレントミラー回路309 を構成するＭＯＳトランジスタ306 及び307 のゲート幅（Ｗ）とゲート長（Ｌ）の比Ｗ／Ｌを変え電流ミラー比を変えて、すなわち、差動段を構成する素子のペア性を崩し、演算増幅器103 のオフセット電圧を発生させるように構成しているので、フォトダイオードへのバイアス電圧を微小な値から設定することができる。
【００３２】
また、図４を用いて上述した光電流検出回路に用いる演算増幅器の更に他の具体的な構成例について説明する。この構成例に係る演算増幅器103 は、図２及び図３に示した構成例と同様に、差動段401 と、反転増幅器である出力段402 とから構成されている。前記差動段401 において、ＰＭＯＳトランジスタ403 とＰＭＯＳトランジスタ404 は、各々のソース端子が共通に接続され、更に共通接続されたソース端子には動作電流を供給する定電流源405 が接続されている。また、ドレイン端子に前記ＰＭＯＳトランジスタ403 のドレイン端子が接続され、且つソース端子には一端が接地された抵抗値がＲ１なる抵抗素子410 の他端が接続されたＮＭＯＳトランジスタ406 と、ドレイン端子に前記ＰＭＯＳトランジスタ404 のドレイン端子が接続され、且つソース端子には一端が接地された前記抵抗素子410 とは抵抗値が異なる抵抗値がＲ２である抵抗素子411 の他端が接続されたＮＭＯＳトランジスタ407 との、各々のゲート端子が共通に接続され、更に前記ＮＭＯＳトランジスタ406 のドレイン端子は該ＮＭＯＳトランジスタ406 のゲート端子に接続されている。また、前記ＰＭＯＳトランジスタ404 及び前記ＮＭＯＳトランジスタ407 のドレイン端子は、前記出力段402 に接続されている。
【００３３】
前記ＰＭＯＳトランジスタ403 と前記ＰＭＯＳトランジスタ404 は、差動段を構成するペア素子であり、差動信号を入力する差動トランジスタ対408 を構成し、前記ＮＭＯＳトランジスタ406 とＮＭＯＳトランジスタ407 ，及び前記抵抗素子410 と抵抗素子411 もまたそれぞれ差動段を構成するペア素子であり、前記差動トランジスタ対408 の能動負荷となるカレントミラー回路409 を構成している。なお、前記差動トランジスタ対408 を構成するＰＭＯＳトランジスタ403 とＰＭＯＳトランジスタ404 のゲート幅とゲート長の比は同一であり、またカレントミラー回路409 を構成するＮＭＯＳトランジスタ406 とＮＭＯＳトランジスタ407 のゲート幅とゲート長の比も同一に構成されている。
【００３４】
次に，このように構成されている光電流検出回路に用いる演算増幅器の動作について説明する。演算増幅器103 には図示しない経路で負帰還がかかっており、定電流源405 の電流値をＩo であるものとする。カレントミラー回路409 を構成するＮＭＯＳトランジスタ406 とＮＭＯＳトランジスタ407 のゲート幅（Ｗ）とゲート長（Ｌ）の比は同一であるものの、抵抗素子410 と抵抗素子411 の抵抗値はそれぞれＲ１及びＲ２と異なるので、ＮＭＯＳトランジスタ406 のゲート−ソース間電圧ＶGS406 とＮＭＯＳトランジスタ407 のゲート−ソース間電圧ＶGS407 とは異なる値となる。そのため、ＮＭＯＳトランジスタ406 とＮＭＯＳトランジスタ407 のドレイン電流、すなわち、ＰＭＯＳトランジスタ403 とＰＭＯＳトランジスタ404 のドレイン電流は異なる値となる。ＰＭＯＳトランジスタ403 のドレイン電流をＩ１，ＰＭＯＳトランジスタ404 のドレイン電流をＩ２とすると、ＰＭＯＳトランジスタ403 及びＰＭＯＳトランジスタ404 のゲート幅（Ｗ）とゲート長（Ｌ）の比は同一なので、ＰＭＯＳトランジスタ403 とＰＭＯＳトランジスタ404 のゲート幅及びゲート長をそれぞれＷ，Ｌとすると、演算増幅器103 のオフセット電圧Ｖoff は、次式（13）に示すように、
Ｖoff ＝Ｖin- −Ｖin+ ＝ＶGS403 −ＶGS404 
＝｛√（２／ｋ・Ｌ／Ｗ・Ｉ１）＋Ｖth｝
−｛√（２／ｋ・Ｌ／Ｗ・Ｉ２）＋Ｖth｝
＝√（２／ｋ・Ｌ／Ｗ）（√Ｉ１−√Ｉ２）  ・・・・・・・・・・・（13）
となる。但し、前記ドレイン電流Ｉ１及びＩ２は定電流源405 より供給されるので、Ｉ１＋Ｉ２＝Ｉo である。
【００３５】
このように、差動段401 におけるカレントミラー回路409 を構成する抵抗素子410 及び抵抗素子411 の抵抗値を異なる値に設定し、電流ミラー比を変えて、すなわち、差動段を構成するペア素子のペア性を崩し、演算増幅器103 のオフセット電圧を発生させるように構成しているので、フォトダイオードへのバイアス電圧を微小な値から設定することができる。
【００３６】
なお、前述した実施例の演算増幅器の各構成例においては、前記差動ＭＯＳトランジスタ対のゲート幅対ゲート長の比であるｎを変えて、あるいは前記カレントミラー回路を構成するＭＯＳトランジスタのゲート幅とゲート長の比Ｗ／Ｌを変えることにより電流ミラー比を変えて、若しくは前記カレントミラー回路を構成する２つの抵抗素子の抵抗値を異なる値に設定して電流ミラー比を変えて、差動段のペア性を崩し、当該演算増幅器のオフセット電圧を発生させているが、これらのペアとなる素子のペア性を複数のペア素子において崩して当該演算増幅器のオフセット電圧を発生させるように構成してもよい。
【００３７】
（実施例２）
次に、実施例２について説明する。図５は、本発明に係る光電流検出回路の実施例２を示す回路構成図である。図５に示すように、この実施例に係る光電流検出回路501 では、光信号を電流信号に変換するフォトダイオード502 のアノード端子及びカソード端子は、演算増幅器503 の反転入力端子と、定電圧源504 が接続された非反転入力端子とに、それぞれ接続されている。また前記演算増幅器503 の反転入力端子には、前記フォトダイオード502 からの光電流を蓄える積分コンデンサ505 の一端及び該積分コンデンサ505 をリセットするアナログスイッチ506 の一端が接続され、該演算増幅回路503 の出力端子には、前記コンデンサ505 の他方の端子と、前記アナログスイッチ506 の他方の端子と、信号出力端子507 が接続されて構成されている。なお、前記演算増幅器503 は、反転入力端子と非反転入力端子間のオフセット電圧Ｖoff を調整するオフセット電圧調整回路508 を具備している。
【００３８】
このように構成されている光電流検出回路501 は、前述した実施例１に係る光電流検出回路101 と同様に動作し、アナログスイッチ506 が開かれて時刻Ｔが経過したとき、信号出力端子507 は、次式（14）で示す、
Ｖout ＝Ｅr ＋Ｖoff ＋（Ｉp ＋Ｉd ）Ｔ／Ｃint   ・・・・・・（14）
なる電圧信号Ｖout を出力する。ここで、Ｃint は積分コンデンサ505 の容量値である。
【００３９】
このように構成された光電流検出回路では、回路製造後においてもオフセット電圧調整回路507 により、任意にオフセット電圧調整を行うことができるので、常にフォトダイオードを暗電流の発生が最小となるように最適にフォトダイオードをバイアスすることができ、ＳＮ比の優れた安定した光電流を検出することができる。
【００４０】
次に、図６を用いて前記光電流検出回路501 に用いる演算増幅器503 の具体的な構成の一例について説明する。この構成例に係る演算増幅器503 は、差動段601 と、反転増幅器である出力段602 とから構成されている。前記差動段601 において、ＰＭＯＳトランジスタ603 とＰＭＯＳトランジスタ604 は、各々のソース端子が共通に接続され、且つ、共通ソース端子には動作電流を供給する定電流源605 が接続されている。また、ドレイン端子に前記ＰＭＯＳトランジスタ603 のドレイン端子が接続され、且つソース端子には一端が接地された抵抗素子610 の他端が接続されたＮＭＯＳトランジスタ606 と、ドレイン端子に前記ＰＭＯＳトランジスタ604 のドレイン端子が接続され、且つソース端子には一端が接地された抵抗素子611 の他端が接続されたＮＭＯＳトランジスタ607 との各々のゲート端子が共通に接続され、更に前記ＮＭＯＳトランジスタ606 のドレイン端子は該ＮＭＯＳトランジスタ606 のゲート端子に接続されている。また、前記ＮＭＯＳトランジスタ606 及びＮＭＯＳトランジスタ607 の各々のソース端子には、一端が共通に接続され且つ該共通接続点に定電圧源614 が接続された可変抵抗素子612 及び可変抵抗素子613 の各々の他方の端子がそれぞれ接続されている。
【００４１】
前記ＰＭＯＳトランジスタ603 と前記ＰＭＯＳトランジスタ604 は、差動信号を入力する差動トランジスタ対608 を構成し、前記ＮＭＯＳトランジスタ606 とＮＭＯＳトランジスタ607 ，及び前記抵抗素子610 と抵抗素子611 は、前記差動トランジスタ対608 の能動負荷となるカレントミラー回路609 を構成し、前記可変抵抗素子612 と前記可変抵抗素子613 及び前記定電圧源614 は、演算増幅器601 の反転入力端子と非反転入力端子間に発生するオフセット電圧の調整を行うオフセット電圧調整回路615 を構成している。なお、前記差動トランジスタ対608 を構成するＰＭＯＳトランジスタ603 とＰＭＯＳトランジスタ604 のゲート幅とゲート長の比は同一に構成されている。
【００４２】
次に、このように構成されている光電流検出回路に用いる演算増幅器の動作について説明する。演算増幅器503 には図示しない経路で負帰還がかかっており、定電流源605 よりＩo なる電流が供給されているものとする。図６において、可変抵抗素子612 と可変抵抗素子613 の共通接続点（図中、Ａ点）には、定電圧源614 より電圧が印加されるので、可変抵抗素子612 及び可変抵抗素子613 の抵抗値を図示しない手段で異なる値に設定した場合、抵抗素子による電位降下により、抵抗素子610 と可変抵抗素子612 の接続点の電位と、抵抗素子611 と可変抵抗素子613 の接続点の電位、すなわち、ＮＭＯＳトランジスタ606 のゲート−ソース間電圧ＶGS606 とＮＭＯＳトランジスタ607 のゲート−ソース間電圧ＶGS607 とは異なる値となる。そのため、前記ＮＭＯＳトランジスタ606 とＮＭＯＳトランジスタ607 のドレイン電流、つまり、ＰＭＯＳトランジスタ603 とＰＭＯＳトランジスタ604 のドレイン電流は異なる値となる。
【００４３】
前記ＰＭＯＳトランジスタ603 のドレイン電流をＩ３，前記ＰＭＯＳトランジスタ604 のドレイン電流をＩ４とすると、ＰＭＯＳトランジスタ603 及びＰＭＯＳトランジスタ604 のゲート幅（Ｗ）とゲート長（Ｌ）の比は同一なので、ＰＭＯＳトランジスタ603 とＰＭＯＳトランジスタ604 のゲート幅及びゲート長をそれぞれＷ，Ｌとすると、演算増幅器503 のオフセット電圧Ｖoff は、次式（15）で示すように、
Ｖoff ＝Ｖin- −Ｖin+ ＝ＶGS603 −ＶGS604 
＝｛√（２／ｋ・Ｌ／Ｗ・Ｉ３）＋Ｖth｝
−｛√（２／ｋ・Ｌ／Ｗ・Ｉ４）＋Ｖth｝
＝√（２／ｋ・Ｌ／Ｗ）（√Ｉ３−√Ｉ４）  ・・・・・・・・・・・（15）
となる。但し、前記ドレイン電流Ｉ３及びＩ４は定電流源605 より供給されるので、Ｉ３＋Ｉ４＝Ｉo である。
【００４４】
このように、差動段601 におけるカレントミラー回路609 に、可変抵抗素子612 ，可変抵抗素子613 及び定電圧源614 からなるオフセット電圧調整回路615 を設け、前記可変抵抗素子612 ，613 を調整することにより、カレントミラー回路609 の電流ミラー比を変えることができ、これにより差動段601 のバランスを崩し演算増幅器503 のオフセット電圧を発生させるので、光電流検出回路を製造した後であっても、容易にフォトダイオードへのバイアス電圧を微小な値から設定することができる。
【００４５】
（実施例３）
次に、実施例３について説明する。図７は、本発明に係る光電流検出回路の実施例３を示す回路構成図である。図７に示すように、この実施例に係る光電流検出回路701 では、光信号を電流信号に変換するフォトダイオード702 のカソード端子が演算増幅器703 の反転入力端子に接続され、更に前記演算増幅器703 の反転入力端子には前記フォトダイオード702 からの光電流を蓄える積分コンデンサ704 の一端、及び該積分コンデンサ704 をリセットするアナログスイッチ705 の一端が接続され、該演算増幅器703 の出力端子には前記積分コンデンサ704 の他方の端子と、前記アナログスイッチ705 の他方の端子と、信号出力端子706 が接続されている。前記演算増幅器703 の非反転入力端子には、電圧源707 と、抵抗素子708 の一端が接続されている。また、前記抵抗素子708 の他方の端子には、一端が接地された抵抗素子709 とバッファアンプ710 を介して前記フォトダイオード702 のアノード端子が接続されて構成されている。
【００４６】
次に、このように構成されている光電流検出回路701 の動作に関して、まず、フォトダイオードに印加されるバイアス電圧について説明する。図７において、演算増幅器703 の非反転入力端子には電圧源707 の電圧Ｅr3が印加される。よって演算増幅器703 の仮想短絡により、フォトダイオード702 のカソード端子にはＥr3なる電圧が印加される。また、抵抗素子708 と709 の接続点の電位は、前記抵抗素子による電圧源707 の分圧により、Ｒ２／（Ｒ１＋Ｒ２）×Ｅr3となり、この電位は高入力インピーダンス且つ低出力インピーダンスであるバッファアンプ710 を介して、前記フォトダイオード702 のアノード端子に伝達される。よって、フォトダイオード702 には、次式（16）で与えられるバイアス電圧Ｖb が印加される。
Ｖb ＝Ｅr3−Ｒ２／（Ｒ１＋Ｒ２）・Ｅr3＝Ｒ１／（Ｒ１＋Ｒ２）・Ｅr3
・・・・・・・（16）
【００４７】
次に、本実施例３に係る光電流検出回路の信号検出動作について説明する。光電流検出前は、アナログスイッチ705 は閉じた状態になっており、積分コンデンサ704 は短絡状態となっている。このとき、光電流検出回路701 の出力端子706 から出力される電圧は、前記演算増幅器703 がボルテージフォロワとして動作し、前記演算増幅器703 の非反転入力端子には電圧源707 が接続されるので、出力電圧Ｖout は、次式（17）に示すように、
Ｖout ＝Ｅr3    ・・・・・・・・・・・・（17）
となる。
【００４８】
次に、図示しない指令によりアナログスイッチ705 が開かれることにより、積分コンデンサ704 が演算増幅器703 の反転入力端子と出力端子間に電気的に接続されて、光電流の検出が開始される。電気的に接続された積分コンデンサ704 には、フォトダイオード702 で生成された光電流Ｉp 及び暗電流Ｉd が流入し、電荷として蓄えられ、電荷量に比例した電圧が出力される。すなわち、アナログスイッチ705 が開かれて時刻Ｔが経過したとき、信号出力端子706 は、次式（18）で示す、
Ｖout ＝Ｅr3＋（Ｉp ＋Ｉd ）Ｔ／Ｃint   ・・・・・・・・・・（18）
なる電圧信号Ｖout を出力する。ここで、Ｃint は積分コンデンサ704 の容量値である。
【００４９】
このように構成された光電流検出回路701 では、フォトダイオードへのバイアス電圧Ｖb は、（16）式に示されるように電圧源707 ，抵抗素子708 及び抵抗素子709 により決定されるため、誤差が少ない精度の高いバイアス電圧を設定することができる。これにより、フォトダイオードからの暗電流の発生が最小となるように最適にバイアスすることができるので、ＳＮ比の優れた安定した光電流を検出することができる。また、出力信号の基準電圧は電圧源707 の電圧Ｅr3となるので、出力信号のダイナミックレンジ及びオフセットレベルを最適且つ容易に設定することができる。
【００５０】
なお、図７に示す光電流検出回路701 における抵抗素子708 を、図８に示すような可変抵抗素子808 に置き換えてもよい。このように構成された光電流検出回路801 においては、可変抵抗素子808 の値を調整することにより、任意にフォトダイオード702 へのバイアス電圧を設定することができるので、光電流検出回路を製造した後であっても容易にフォトダイオードへのバイアス電圧の最適化が図れ、更に暗電流の発生を抑え、ＳＮ比の優れた安定した光電流を検出することができる。
【００５１】
（実施例４）
次に、実施例４について説明する。図９は、本発明に係る光電流検出回路の実施例４を示す回路構成図である。本実施例に係る光電流検出回路の構成は、図７に示した実施例３における電圧源707 を、温度係数がフォトダイオード702 の発生する暗電流の温度係数に対応した温度比例電圧源907 に置き換えたものである。
【００５２】
このように構成された光電流検出回路901 においては、フォトダイオード702 に印加されるバイアス電圧を、フォトダイオードの発生する暗電流の温度係数に対応させることにより、温度変化に伴う暗電流の変動を抑制することができるので、更にＳＮ比の優れた安定した光電流を検出することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る光電流検出回路の実施例１の構成を示す回路構成図である。
【図２】図１に示した実施例１に係る光電流検出回路における演算増幅器の構成例を示す回路構成図である。
【図３】図１に示した実施例１に係る光電流検出回路における演算増幅器の他の構成例を示す回路構成図である。
【図４】図１に示した実施例１に係る光電流検出回路における演算増幅器の更に他の構成例を示す回路構成図である。
【図５】本発明の実施例２に係る光電流検出回路の回路構成図である。
【図６】図５に示した実施例２における演算増幅器の構成例を示す回路構成図である。
【図７】本発明の実施例３に係る光電流検出回路の回路構成図である。
【図８】図７に示した実施例３の変形例を示す回路構成図である。
【図９】本発明の実施例４に係る光電流検出回路の回路構成図である。
【図１０】従来の光電流検出回路の構成例を示す回路構成図である。
【符号の説明】
【００５４】
101 ，501 ，701 ，801 ，901   光電流検出回路
102 ，502 ，702   フォトダイオード
103 ，503 ，703   演算増幅器
104 ，504 ，707   電圧源
105 ，505 ，704   積分コンデンサ
106 ，506 ，705   アナログスイッチ
107 ，507 ，706   信号出力端子
201 ，301 ，401 ，601   差動段
202 ，302 ，402 ，602   出力段
203 ，204 ，303 ，304 ，403 ，404 ，603 ，604   ＰＭＯＳトランジスタ
205 ，305 ，405 ，605   定電流源
206 ，207 ，306 ，307 ，406 ，407 ，606 ，607   ＮＭＯＳトランジスタ
208 ，308 ，408 ，608   差動トランジスタ対
209 ，309 ，409 ，609   カレントミラー回路
410 ，411 ，610 ，708 ，709   抵抗素子
508 ，615   オフセット電圧調整回路
612 ，613 ，808   可変抵抗素子
614   定電圧源
710   バッファアンプ
907   温度比例電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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