(57)【要約】【課題】ＭＯＳ型電気ヒューズの電気的特性ばらつきを抑制する。【解決手段】半導体ウェル中に形成されたＭＯＳトランジスタ型電気ヒューズのプログラム方法において、ゲート電極に第１の電圧を印加し、ソース・ドレイン領域の一方に第１の電圧と異なる第２の電圧をかけ、ゲート電極とソース・ドレイン領域の一方との間のゲート絶縁膜のみを実質的に短絡させる。【選択図】      図１
2006059919.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェル中に形成されたＭＯＳトランジスタ型電気ヒューズのプログラム方法であって、
ゲート電極に第１の電圧を印加し、ソース・ドレイン領域の一方に前記第１の電圧と異なる第２の電圧をかけ、前記ゲート電極と前記ソース・ドレイン領域の一方との間のゲート絶縁膜のみを実質的に短絡させることを特徴とするＭＯＳトランジスタ型電気ヒューズのプログラム方法。
【請求項２】
前記ゲート電極に第３の電圧を印加し、前記ソース・ドレイン領域の他方に前記第３の電圧と異なる第４の電圧をかけ、前記ゲート電極と前記ソース・ドレイン領域の他方間のゲート絶縁膜を実質的に短絡させるステップをさらに有することを特徴とする請求項１に記載のＭＯＳトランジスタ型電気ヒューズのプログラム方法。
【請求項３】
半導体ウェル中に形成されたＭＯＳトランジスタ型電気ヒューズのプログラム方法であって、
ゲート電極に第１の電圧を印加し、前記ウェルに前記第１の電圧と異なる第２の電圧をかけ、ソース・ドレイン間の略中央部においてのみ前記ゲート電極と前記ウェル表面との間のゲート絶縁膜を実質的に短絡させることを特徴とするＭＯＳトランジスタ型電気ヒューズのプログラム方法。
【請求項４】
半導体基板と、
前記半導体基板上面に形成された第１導電型のウェルと、
前記ウェル上面に対峙して形成された第２導電型の第１および第２の不純物領域と、
少なくとも前記第１および第２の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第１および第２の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極と、
を具備し、前記第１の不純物領域と前記ゲート電極間、および前記第２の不純物領域と前記ゲート電極間は、実質的に導通・非導通の２値状態を、独立に設定可能なることを特徴とするＭＯＳトランジスタ型電気ヒューズ。
【請求項５】
半導体基板と、
前記半導体基板上面に形成された第１導電型のウェルと、
前記ウェル上面に対峙して形成された第２導電型の第１および第２の不純物領域と、
少なくとも前記第１および第２の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第１および第２の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極と、
を具備し、前記第１の不純物領域と前記第２の不純物領域との間の略中央部とこれに対抗する前記ゲート電極の部分の間にのみ、実質的に導通・非導通の２値状態を、独立に設定可能なることを特徴とするＭＯＳトランジスタ型電気ヒューズ。
【請求項６】
半導体基板と、
前記半導体基板上面に形成された複数の第１導電型のウェルと、
前記複数の第１導電型のウェルに夫々形成された複数の半導体構造と、
を有し、前記複数の半導体構造の各々は、
前記ウェルの上面に対峙して形成された第２導電型の第１および第２の不純物領域と、
少なくとも前記第１および第２の不純物領域に挟まれた前記ウェル上面に形成され、前記第１および第２の不純物領域上を覆う部分を有するゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第１および第２の不純物領域に挟まれた前記ウェル上面上に形成され、前記第１および第２の不純物領域に対向する箇所を有するゲート電極と、
を具備し、
前記第１の不純物領域と前記ゲート電極との第１の対向箇所、および前記第２の不純物領域と前記ゲート電極との第２の対向箇所に関し、
前記第１の対向箇所と前記第２の対向箇所の夫々が絶縁状態にある第１の状態と、
前記第１の対向箇所のみが実質的に短絡する第２の状態と、
前記第２の対向箇所のみが実質的に短絡する第３の状態と、
が存在し、前記複数の半導体構造は、前記第１乃至第３の状態のいずれかに属することを特徴とする半導体装置。
【請求項７】
半導体基板と、
前記半導体基板上面に形成された第１導電型のウェルと、
前記ウェル上面に対峙して形成された第２導電型の第１および第２の不純物領域と、
少なくとも前記第１および第２の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第１および第２の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極と、
前記第１の不純物領域に接続された第１の端子と、
前記第２の不純物領域に接続された第２の端子と、
前記ゲート電極接続された第３の端子と、
前記第１の端子に接続された第１の機能回路と、
前記第２の端子に接続された第２の機能回路と、
を具備し、前記第１の端子と前記第３の端子間、前記第２の端子と前記第３の端子間は、実質的に導通・非導通の２値状態を、独立に設定可能なることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気ヒューズに関し、ゲート絶縁膜を短絡する方式で、ＭＯＳ型半導体装置への適用に好適なＭＯＳ型電気フューズに関する。
【背景技術】
【０００２】
従来、電気的にデータの書き込みができる半導体メモリ（ＰＲＯＭ）に、ヒューズ素子を記憶素子として用いるものが知られている。この種の半導体メモリには、ヒューズ素子を溶断して情報を記憶するヒューズＲＯＭと、絶縁体を絶縁破壊して導電体として情報を記憶するヒューズＲＯＭ（アンチヒューズと呼ばれることもある）とがある。
【０００３】
絶縁体を破壊して情報を記憶するヒューズＲＯＭとしては、例えば特許文献１が知られている。この例では、半導体基板上に高融点金属層でシリコン層をサンドイッチした３層構造のヒューズを設け、これに大電流を流すことによりシリコン層を低抵抗のシリサイド化合物に変換して高融点金属層間を短絡している。
【０００４】
また、ＭＯＳトランジスタのソース・ドレインと基板を電気的に接続し、これとゲート電極間に高電圧を印加してゲート酸化膜を破壊し、この端子間の抵抗変化を利用する電気ヒューズも知られている。ヒューズ素子を破壊し導通状態とすることをプログラムするというが、例えば、ＰＭＯＳのゲートを接地し、ソース、ドレイン、基板に高電圧のプログラム電圧をかける。このときＰＭＯＳ上ではチャネルが生成するが、さらにゲート電圧が高電圧になるとゲート酸化膜の耐圧限界を超えて、酸化膜が破壊され、ゲートが導通するようになる。このようにして電気ヒューズはプログラムされる。
【０００５】
また、大容量メモリにおいては、冗長回路を用いた不良ビット救済技術が欠かせない。欠陥アドレスを記憶するためにヒューズが使用されるが、この種のヒューズとしては、ポリシリコン配線を溶断したり、トランジスタを溶断する方法などが知られている。
【特許文献１】特開平７−１７６７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のＭＯＳトランジスタ型ヒューズをプログラムする場合、ゲート酸化膜の絶縁破壊がソース（ドレイン）上で生じる場合と、チャネル上で生じる場合の２種類に分かれる。この２種類の状態で電気特性が異なるだけでなく、チャネル上破壊の場合、破壊された酸化膜の位置に依って端子間の抵抗値が異なってくる。このように酸化膜破壊後のヒューズの電気特性にばらつきが発生すると、ヒューズ素子の読み出し時の電圧マージンが悪化し、歩留りや信頼性が低下してくる。
【０００７】
本発明は上記事情を鑑みてなされたもので、電気ヒューズの破壊モードを一定にして、電気ヒューズの電気特性を均質にするものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のＭＯＳトランジスタ型電気ヒューズのプログラム方法の第１は、半導体ウェル中に形成されたＭＯＳトランジスタ型電気ヒューズのプログラム方法であって、ゲート電極に第１の電圧を印加し、ソース・ドレイン領域の一方に前記第１の電圧と異なる第２の電圧をかけ、前記ゲート電極と前記ソース・ドレイン領域の一方との間のゲート絶縁膜のみを実質的に短絡させることを特徴とする。
【０００９】
また、本発明のＭＯＳトランジスタ型電気ヒューズのプログラム方法の第２は、半導体ウェル中に形成されたＭＯＳトランジスタ型電気ヒューズのプログラム方法であって、ゲート電極に第１の電圧を印加し、前記ウェルに前記第１の電圧と異なる第２の電圧をかけ、ソース・ドレイン間の略中央部においてのみ前記ゲート電極と前記ウェル表面との間のゲート絶縁膜を実質的に短絡させることを特徴とする。
【００１０】
また、本発明のＭＯＳトランジスタ型電気ヒューズ第１のは、半導体基板と、前記半導体基板上面に形成された第１導電型のウェルと、前記ウェル上面に対峙して形成された第２導電型の第１および第２の不純物領域と、少なくとも前記第１および第２の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記第１および第２の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極とを具備し、前記第１の不純物領域と前記ゲート電極間、および前記第２の不純物領域と前記ゲート電極間は、実質的に導通・非導通の２値状態を、独立に設定可能なることを特徴とする。
【００１１】
また、本発明のＭＯＳトランジスタ型電気ヒューズの第２は、半導体基板と、前記半導体基板上面に形成された第１導電型のウェルと、前記ウェル上面に対峙して形成された第２導電型の第１および第２の不純物領域と、少なくとも前記第１および第２の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記第１および第２の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極とを具備し、前記第１の不純物領域と前記第２の不純物領域との間の略中央部とこれに対抗する前記ゲート電極の部分の間にのみ、実質的に導通・非導通の２値状態を、独立に設定可能なることを特徴とする。
【００１２】
また、本発明の半導体装置の第１は、半導体基板と、前記半導体基板上面に形成された複数の第１導電型のウェルと、前記複数の第１導電型のウェルに夫々形成された複数の半導体構造とを有し、前記複数の半導体構造の各々は、前記ウェルの上面に対峙して形成された第２導電型の第１および第２の不純物領域と、少なくとも前記第１および第２の不純物領域に挟まれた前記ウェル上面に形成され、前記第１および第２の不純物領域上を覆う部分を有するゲート絶縁膜と、前記ゲート絶縁膜を介して、前記第１および第２の不純物領域に挟まれた前記ウェル上面上に形成され、前記第１および第２の不純物領域に対向する箇所を有するゲート電極とを具備し、前記第１の不純物領域と前記ゲート電極との第１の対向箇所、および前記第２の不純物領域と前記ゲート電極との第２の対向箇所に関し、前記第１の対向箇所と前記第２の対向箇所の夫々が絶縁状態にある第１の状態と、前記第１の対向箇所のみが実質的に短絡する第２の状態と、前記第２の対向箇所のみが実質的に短絡する第３の状態とが存在し、前記複数の半導体構造は、前記第１乃至第３の状態のいずれかに属することを特徴とする。
【００１３】
また、本発明の半導体装置の第２は、半導体基板と、前記半導体基板上面に形成された第１導電型のウェルと、前記ウェル上面に対峙して形成された第２導電型の第１および第２の不純物領域と、少なくとも前記第１および第２の不純物領域に挟まれた前記ウェル上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記第１および第２の不純物領域に挟まれた前記ウェル上面上に形成されたゲート電極と、前記第１の不純物領域に接続された第１の端子と、前記第２の不純物領域に接続された第２の端子と、前記ゲート電極接続された第３の端子と、前記第１の端子に接続された第１の機能回路と、前記第２の端子に接続された第２の機能回路とを具備し、前記第１の端子と前記第３の端子間、前記第２の端子と前記第３の端子間は、実質的に導通・非導通の２値状態を、独立に設定可能なることを特徴とする。
【発明の効果】
【００１４】
本発明では、ＭＯＳ型電気ヒューズのゲート絶縁膜破壊モードをゲート・ソース（あるいはドレイン）間破壊、あるいはソース・ドレイン間の略中央上破壊に限定し、電気ヒューズの電気特性を均質にする。また、ゲート・ソース間、ゲート・ドレイン間破壊の場合は、そのプログラムは独立して実施できるので、ゲート・ソース間、あるいはゲート・ドレイン間の酸化膜を選択的に利用し、一つのヒューズ素子で従来の２素子分の情報を記憶することが可能となる。従って、一素子で４値若しくは３値のメモリの形成が可能である。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態を説明する前に、従来のＭＯＳ型電気ヒューズの問題点を具体的に説明する。ＭＯＳ型電気ヒューズには、図１０（ａ），（ｂ）に示すような、２つの構成が考えられている。図１０（ａ）はインバージョン方式とも呼ばれ、ＰＭＯＳのソース・ドレイン・基板をプログラム電圧（ＶＢＰ）端子に結線し、ゲート電極を接地（ＶＳＳ）に接続するものである。図１０（ｂ）はアキュミレーション方式とも呼ばれ、ＶＢＰ端子とＶＳＳ端子への接続を図１０（ａ）と逆にしたものである。
【００１６】
例えば、図１０（ａ）に示すようにＰＭＯＳのゲート電極を接地し、ソース、ドレイン、基板に高電圧のプログラム電圧ＶＢＰをかける。このときＰＭＯＳのソース・ドレイン間ではチャネルが生成するが、さらにプログラム電圧ＶＢＰを高電圧にすると、ゲート酸化膜の耐圧限界を超えて酸化膜が破壊され、ゲートとソース・ドレイン間が導通するようになる。このようにして電気ヒューズはプログラムされる。
【００１７】
上記のプログラム法において、破壊箇所は、図１１に示すように、ソース（あるいはドレイン）上で破壊される場合（図１１のパスＡ）と、チャネル上で酸化膜が破壊される場合（図１１のパスＢ）の２種類に分かれる。この２状態では、導通点の位置が違うため電気特性が異なってくる。即ち、ソースあるいはドレイン上破壊の場合はゲート電極とソース（あるいはドレイン）は破壊部を通じて直結するが、チャネル上破壊型の場合、破壊された酸化膜の位置に依って酸化膜横方向の抵抗値が異なり、ＶＰＰ−ＶＳＳ端子間に流れる電流値も図１２に示すように異なってくる。このように従来のＭＯＳ型電気ヒューズでは、酸化膜破壊後のヒューズの電気特性にばらつきが発生するために、ヒューズ素子の読み出し時の電圧マージンが悪化し、歩留りや信頼性を低下させている。
【００１８】
本発明は、上記の如き問題を解決できるＭＯＳ型電気ヒューズの構成や、プログラム方法などを提供するものである。以下、図面を参照しつつ本発明の実施の形態を説明する。
【００１９】
（第１の実施形態）
図１（ａ）は、第１の実施形態に係るＰＭＯＳ型電気ヒューズの結線図、図１（ｂ）はプログラム時の電圧印加状態を摸式的に示した電気ヒューズの断面図である。
【００２０】
図１（ｂ）に示すように、半導体基板１に形成されたｎ型ウェル２中に、互いに対向してソース領域（ｐ型不純物領域）３、ドレイン領域（ｐ型不純物領域）４が形成されている。ソース領域３とドレイン領域４に挟まれたウェル２の部分の上面には、ゲート絶縁膜５を介して、ゲート電極６が形成されている。このＭＯＳ構造の材料、寸法などは、そのヒューズが搭載されるＭＯＳデバイスの、例えば９０ｎｍプロセスによるＭＯＳ構造と同様とすることができ、電気ヒューズとして特別な材料、寸法を採用する必要はない。
【００２１】
ゲート電極６にプログラム電圧ＶＢＰ（正電位）を接続し、ドレイン領域４、ウェル２には任意の電圧ＶＢＰ´（正電位、例えば電源電圧ＶＤＤ）、ソース領域３を接地する（ＶＳＳに接続する）。但し、ソース・ドレイン間にチャネルが形成されない電圧とする。本実施形態においては、ＶＢＰ´＝ＶＢＰとしている。
【００２２】
この状態でＶＢＰ電圧が十分高いとき、ゲート絶縁膜５が耐圧限界を超えて破壊する。このとき、ゲート電極６・ソース領域３間にのみ高電圧がかかり、この部分のゲート絶縁膜５が破壊される。即ち、上記の如く結線することにより、ゲート電極６・ソース領域３間に限定してゲート絶縁膜を破壊することができる。また、ソース領域３とドレイン領域４は全く対称な関係にあるため、これらを互いに入れ替えて結線し、プログラムできることは云うまでも無い。
【００２３】
上記においてゲート電極６、ドレイン領域４、ウェル２に全て同じプログラム電圧ＶＢＰを印加したが、ドレイン領域６、ウェル２の印加電圧ＶＢＰ´は、必ずしもプログラム電圧ＶＢＰでなくてもよく、電源電圧ＶＤＤであってもよい。また、ドレイン領域６、ウェル２の印加電圧は異なってもよい。例えば、ゲート電極６に印加する電圧は２〜５Ｖ，ソース領域３（あるいはドレイン領域４）、あるいはウェルに印加する電圧は０〜３Ｖとすることができる。このようにしてプログラムした場合、ゲート絶縁膜は短絡して低抵抗化するが、電流比にして３桁の導通・非導通比を得ることができる。
【００２４】
図２は読み出し動作の一例である。ソース領域３、ドレイン領域４、ゲート電極６を一度ＶＳＳにプリチャージしておき、その後ソース領域３、ドレイン領域４をフローティング状態にした後ゲート電極６に通常電源電圧ＶＤＤを印加する。このときプログラムされているノード（例えばソース領域３）の電圧は即座にＶＤＤになり、一方プログラムされていないノード（例えばドレイン領域４）はしばらくＶＳＳの状態を保っている。この電圧差をセンスアンプで増幅してフリップフロップなどにヒューズデータを書き込む。このようにして、ヒューズ情報を読み出すことが可能になる。
【００２５】
本実施形態ではＰＭＯＳ型を例にとり説明したが、極性を逆にしてＮＭＯＳ型で構成することもできる。図３（ａ），（ｂ）はＮＭＯＳを用いた場合の結線図と断面図であるが、同一箇所には同一番号を付して、重複する説明は省略する。ＶＳＳ´はＶＳＳ（例えば接地電位）としても良く、ＶＳＳとは異なる電圧としてもよい。また、ウェル２とドレイン４の電圧は異なってもよい。ＶＢＰは正電位である。
【００２６】
上記のように第１の実施形態では、ＭＯＳ型電気ヒューズのゲート絶縁膜破壊モードをゲート・ソース（あるいはドレイン）間上破壊に限定するので、電気ヒューズの電気特性を均質にすることができる。
【００２７】
上記のプログラム動作においては、ソース・ゲート間に高電圧を印加してプログラムしたが、続いてドレイン・ゲート間のプログラムを行なうことができる。このゲート・ドレイン間のプログラム動作のとき、ゲート・ソース間のゲート絶縁膜が破壊されているか否かの差異は破壊動作になんら影響を及ぼさない。このことから、ゲート・ソース間のゲート絶縁膜とゲート・ドレイン間のゲート絶縁膜は独立に破壊することが可能である。従って、１つのヒューズ素子の中に４値の情報を書き込むことができる。第２の実施形態では、このような例について説明する。
【００２８】
（第２の実施形態）
図４、図５は第２の実施形態に係るＭＯＳ型電気ヒューズのプログラム方法を説明するための電気ヒューズの摸式的断面図である。図４はソース領域上のゲート絶縁膜を破壊する時（ソースプログラム時）の電圧印加状態を表わしており、ドレイン領域にＶＢＰ´が印加されている点を除けば、第１の実施形態の図１と同じである。この場合、ＶＢＰ´はＶＢＰと同じでもよく、ＶＤＤなどであっても良い。また、ウェル２に印加されるＶＢＰ´とドレイン領域４に印加されるＶＢＰ´は異なっても良い。但し、ソース・ドレイン間にチャネルを形成しない電圧とする。このような電圧印加によりソース側がプログラムされる。
【００２９】
図５は、ドレイン側をプログラムする際の電圧印加状態を表わしている。図４におけるソースとドレインを入れ替えただけで、プログラムは同様に実行される。ソース側に引き続きドレイン側のプログラムを実施した結果、絶縁膜短絡部７がソース領域３上とドレイン領域４上と両方に形成されている。
【００３０】
図６はドレイン側のみがプログラムされた場合の読み出し動作の一例を示した図である。ソース領域３、ドレイン領域４、ゲート電極６を一度ＶＳＳにプリチャージしておき、その後ソース領域３、ドレイン領域４をフローティング状態にした後ゲート電極６に通常電源電圧ＶＤＤを印加する。このときプログラムされているノード（ドレイン領域４）の電圧は即座にＶＤＤになり、一方プログラムされていないノード（ソース領域４）はしばらくＶＳＳの状態を保っている。この電圧差をセンスアンプで増幅してフリップフロップなどにヒューズデータを書き込む。このようにして、ヒューズ情報を読み出すことが可能になる。
【００３１】
図７は、電気ヒューズと機能回路を搭載した半導体装置のブロック図である。電気ヒューズ素子７１は、ソース領域３、ドレイン領域４を出力端子としており、夫々の出力端子は機能回路である制御回路７２，７３を介して、センスアンプや電気ヒューズデータ保持用フリップフロップなどを含むデータ処理回路７４に接続されている。これに対し、従来の電気ヒューズを搭載する場合は、電気ヒューズ素子１つに対して、そのゲート電極が１つの制御回路６３に接続され、この制御回路６３はデータ処理回路６４に接続されている（図１３参照）。
【００３２】
このように、本発明の電気ヒューズ素子は、ソースとドレインを出力端子として用いることで、１素子で２チャンネル、即ち最大２ビットの情報量を保持する事ができる。換言すれば、同じ情報量を保持するのに必要な電気ヒューズ素子数を従来の半分にすることができる。
【００３３】
図８は、図７中の１チャンネル分の制御回路、データ処理回路の一例を示した回路図である。プログラム時は、電気ヒューズ素子７１のゲート電圧をＶＢＰとし、制御回路７２中の駆動トランジスタ８１のゲートにＶＤＤ，駆動トランジスタ８２のゲートにハイレベルであるＰｒｏｇ信号を与える。読み出し時には、まず、データ処理回路７４中の駆動トランジスタ８３のゲート信号Ｐｒｅｃｈをハイレベルとし、電気ヒューズ素子７１のドレイン領域４をＶＳＳにプリチャージする。このとき、電気ヒューズ７１のゲートもＶＳＳとされる。その後、電気ヒューズ７１のゲート電圧をＶＤＤとして、制御回路７２中の駆動トランジスタ８１のゲートにＶＤＤ，Ｐｒｏｇ信号をローレベルとし、電気ヒューズ７１のドレイン領域４に現れる電圧を、センスアンプ８４で参照電圧Ｒｅｆと比較・増幅した後、フリップフロップ８５に記憶する。このようにして、ワンタイムＰＲＯＭを構成することができる。
【００３４】
このように、第２の実施形態の電気ヒューズでは、導通を１、非導通を０と記述した場合、１素子で（１，１）、（１、０）、（０，１）、（０，０）の最大４値の情報量を記憶することができる。また、（０，０）、（１、０）、（０，１）状態を利用した３値メモリを構成することもできる。
【００３５】
また、データ処理回路７４をスペアデコーダやメモリセルマトリックスに置き換えれば、メモリの冗長回路に適用することもできる。また、第２の実施形態は、ＰＭＯＳを例にとり説明したが、ＮＭＯＳで構成することも可能である。
【００３６】
（第３の実施形態）
図９は、第３の実施形態に係る電気ヒューズの結線図および断面図である。第３の実施形態はインバージョン方式で電気ヒューズを構成した例で、ソース領域３とドレイン領域４を結線して１端子とし、ゲート電極６を出力端子とする２端子構成となっている。
【００３７】
プログラム時には、ソース領域３、ドレイン領域４、ゲート電極６に、例えばＶＳＳを印加し、基板（ウェル）２にプログラム電圧ＶＢＰを印加する。図９のように、電気ヒューズがＰＭＯＳで構成され、ＶＢＰが正電位であるとすれば、ソース領域３及びドレイン領域４から空乏層が広がり、ソース・ドレイン間の略中央部分上のゲート絶縁膜５に絶縁破壊を限定的に生じせしめることができる。
【００３８】
読み出し時には、ウェル２、ソース領域３、ドレイン領域４、ゲート電極６を、例えばＶＳＳにプリチャージする。その後、ウェル２、ソース領域３、ドレイン領域４を、例えばＶＤＤとして、出力端子ゲート電極６の電位変化を検出する。ゲート電極６の電位は、ゲート絶縁膜が短絡されていればＶＤＤに変化し、短絡していなければＶＳＳのままである。
【００３９】
このように、第３の実施形態の電気ヒューズは、１素子１チャネルであるが、ゲート絶縁膜の短絡箇所をソース・ドレイン間の略中央に限定することができるので、特性ばらつきの少ない電気ヒューズを実現することが可能になる。また、第３の実施形態は、ＰＭＯＳを例にとり説明したが、ＮＭＯＳで構成することも可能である。
【図面の簡単な説明】
【００４０】
【図１】第１の実施形態に係る電気ヒューズ（ＰＭＯＳ）のプログラム時の結線図および断面図。
【図２】第１の実施形態に係る電気ヒューズの読み出し時の結線図。
【図３】第１の実施形態の電気ヒューズをＮＭＯＳで構成した場合の結線図。
【図４】第２の実施形態に係る電気ヒューズのソースプログラム時の結線図および断面図。
【図５】第２の実施形態に係る電気ヒューズのドレインプログラム時の結線図および断面図。
【図６】第２の実施形態に係る電気ヒューズの読み出し時の結線図および断面図。
【図７】第２の実施形態に係る電気ヒューズの応用回路のブロック図。
【図８】図７の応用回路の具体例を示す回路図。
【図９】第３の実施形態に係る電気ヒューズのプログラム時、読み出し時の結線図および断面図。
【図１０】従来のＭＯＳ型電気ヒューズの結線図。
【図１１】従来のＭＯＳ型電気ヒューズの問題点を説明するための摸式的断面図。
【図１２】従来のＭＯＳ型電気ヒューズの電気的特性ばらつきの原因を説明するための特性図。
【図１３】従来のＭＯＳ型電気ヒューズの応用回路のブロック図。
【符号の説明】
【００４１】
１…半導体基板
２…ウェル
３…ソース領域
４…ドレイン領域
５…ゲート絶縁膜
６…ゲート電極
７…短絡部
７１…電気ヒューズ
７２…制御回路
７４…データ処理回路
８１−８３…駆動トランジスタ
８４…センスアンプ
８５…フリップフロップ
９１…従来のＭＯＳ型電気ヒューズ
９２…制御回路
９４…データ処理回路
【図１】
2006059919.tif 000003
【図２】
2006059919.tif 000004
【図３】
2006059919.tif 000005
【図４】
2006059919.tif 000006
【図５】
2006059919.tif 000007
【図６】
2006059919.tif 000008
【図７】
2006059919.tif 000009
【図８】
2006059919.tif 000010
【図９】
2006059919.tif 000011
【図１０】
2006059919.tif 000012
【図１１】
2006059919.tif 000013
【図１２】
2006059919.tif 000014
【図１３】
2006059919.tif 000015