(57)【要約】【課題】マルチビットエラーの可能性を減少させる奇数状態不揮発性メモリデバイス及び不揮発性メモリデバイスのプログラミング方法の提供。【解決手段】不揮発性メモリアレイは、内部に３状態メモリセルの第１および第２ブロックを有するフラッシュメモリアレイを含む。第１および第２ブロックは、それぞれ個別的に実際的メモリセルの第１および第２ブロックとして、そして結合的に仮想的メモリセルの追加的なブロックとして動作する。前記実際的メモリセルの第１および第２ブロック、そして仮想的メモリセルの追加的なブロックは、読み出しデータの３ブロック全体を提供するために独立に読み出すことができる。【選択図】図４ａ
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【特許請求の範囲】
【請求項１】
集積回路デバイスにおいて、
データの第１及び第２ブロックを個別的にそれぞれ支援するように形成され、前記データの第１及び第２ブロック上にエンコードされるデータの第３ブロックを結合的に支援するようにさらに形成される３状態不揮発性メモリセルの少なくとも第１及び第２ブロックを自分内に有するメモリアレイを備えることを特徴とする集積回路デバイス。
【請求項２】
前記メモリアレイは、
前記データの第３ブロックのプログラミングが、前記データの第３ブロックに含まれるデータの全ての値に対して只一つの基準電圧で確認されるように形成されることを特徴とする請求項１に記載の集積回路デバイス。
【請求項３】
集積回路デバイスにおいて、
個別的にそれぞれの実際的メモリセルとして、そして結合的に一つの仮想的メモリセルとして動作するように形成される少なくとも２つの奇数状態メモリセルを有するメモリアレイを備えることを特徴とする集積回路デバイス。
【請求項４】
前記メモリアレイは、
前記仮想的メモリセルのプログラミングが、前記仮想的メモリセルに含まれるデータの全ての値に対して只一つの基準電圧で確認されるように形成されることを特徴とする請求項３に記載の集積回路デバイス。
【請求項５】
前記メモリアレイは、
前記仮想的メモリセルに関連する前記実際的メモリセルのいずれか一つが前記一つの基準電圧を超過するしきい値電圧にプログラムされるか否かを評価することにより、前記仮想的メモリセルの読み出しが行われるように形成されるフラッシュメモリアレイであることを特徴とする請求項４に記載の集積回路デバイス。
【請求項６】
フラッシュメモリアレイにおいて、
それぞれ個別的に実際的メモリセルの第１及び第２ブロックとして、そして結合的に一つの仮想的メモリセルのブロックとして動作するように形成される３状態メモリセルの第１ブロック及び第２ブロックを備えることを特徴とするフラッシュメモリアレイ。
【請求項７】
前記メモリセルの第１ブロックは、
ＥＥＰＲＯＭセルの複数のＮＡＮＤストリングを備えることを特徴とする請求項６に記載のフラッシュメモリアレイ。
【請求項８】
ＥＥＰＲＯＭセルの前記複数のＮＡＮＤストリングそれぞれは、少なくとも一つのＳＬＣ ＥＥＰＲＯＭセルを含むことを特徴とする請求項７に記載のフラッシュメモリアレイ。
【請求項９】
フラッシュメモリデバイスの駆動方法において、
ＮＡＮＤ型ＥＥＰＲＯＭアレイからデータの第１及び第２ページを読み出した後、前記ＮＡＮＤ型ＥＥＰＲＯＭアレイにデータの３ページをエンコードするように変形されたデータで前記データの第１及び第２ページを上書き(overwriting)することにより、データの第３ページで前記ＮＡＮＤ型ＥＥＰＲＯＭアレイをプログラムする段階を備えることを特徴とするフラッシュメモリデバイスの駆動方法。
【請求項１０】
前記プログラムする段階は、
前記ＮＡＮＤ型ＥＥＰＲＯＭアレイでＥＥＰＲＯＭセルの２ページからデータの３ページを読み出す段階によって追従される(followed)ことを特徴とする請求項９に記載のフラッシュメモリデバイスの駆動方法。
【請求項１１】
前記ＥＥＰＲＯＭセルは、３状態ＥＥＰＲＯＭセルであることを特徴とする請求項１０に記載のフラッシュメモリデバイスの駆動方法。
【請求項１２】
フラッシュメモリデバイスの駆動方法において、
エンコードされたフラッシュメモリデータの第１及び第２ページを発生するようにフラッシュメモリデータの第１及び第２ページにフラッシュメモリデータの第３ページをエンコードする段階と、
前記エンコードされたフラッシュメモリデータの第１ページで前記フラッシュメモリデバイス内のフラッシュメモリセルの第１ページをプログラムする段階と、
前記エンコードされたフラッシュメモリデータの第２ページで前記フラッシュメモリデバイス内のフラッシュメモリセルの第２ページをプログラムする段階と、
前記フラッシュメモリセルの第１及び第２ページそれぞれからの前記エンコードされたフラッシュメモリデータの第１及び第２ページの読み出しに応答して前記フラッシュメモリデータの第３ページを発生させる段階とを備えることを特徴とするフラッシュメモリデバイスの駆動方法。
【請求項１３】
前記エンコードする段階は、
前記フラッシュメモリセルの第１及び第２ページそれぞれから前記エンコードされたフラッシュメモリデータの第１及び第２ページを読み出す段階によって先行される(preceded)ことを特徴とする請求項１２に記載のフラッシュメモリデバイスの駆動方法。
【請求項１４】
前記エンコードされたフラッシュメモリデータの第１ページで前記フラッシュメモリデバイス内のフラッシュメモリセルの第１ページをプログラムする段階は、
前記フラッシュメモリセルの第１ページからの前記エンコードされたフラッシュメモリデータの第１ページの読み出しに応答して前記フラッシュメモリデータの第１ページを発生させる段階によって追従されることを特徴とする請求項１２に記載のフラッシュメモリデバイスの駆動方法。
【請求項１５】
前記エンコードされたフラッシュメモリデータの第２ページで前記フラッシュメモリデバイス内のフラッシュメモリセルの第２ページをプログラムする段階は、
前記フラッシュメモリセルの第２ページからの前記エンコードされたフラッシュメモリデータの第２ページの読み出しに応答して前記フラッシュメモリデータの第２ページを発生させる段階によって追従されることを特徴とする請求項1２に記載のフラッシュメモリデバイスの駆動方法。
【請求項１６】
集積回路デバイスにおいて、
個別的にＥＥＰＲＯＭセルのＮページ実際的ブロックとして、そして結合的にＥＥＰＲＯＭセルのＮページ仮想的ブロックとして動作するように形成されるＥＥＰＲＯＭセルの少なくとも第１及び第２Ｎページブロックを自分内に有するＮＡＮＤ型フラッシュメモリアレイを備えることを特徴とする集積回路デバイス。
【請求項１７】
フラッシュメモリデバイスの駆動方法において、
メモリアレイ内のＥＥＰＲＯＭセルの第１ページからデータの第１ページを読み出す段階と、
メモリアレイ内のＥＥＰＲＯＭセルの第２ページからデータの第２ページを読み出す段階と、
前記フラッシュメモリセルの第１及び第２ページそれぞれからの前記エンコードされたフラッシュメモリデータの第１及び第２ページをページバッファに読み出すとともに、前記ページバッファ内のデータの第１及び第２ページをデータの第３ページにデコードすることにより、前記メモリアレイから前記データの第３ページを読み出す段階とを備えることを特徴とするフラッシュメモリデバイスの駆動方法。
【請求項１８】
ＥＥＰＲＯＭセルの第１及び第２ページは、
ＥＥＰＲＯＭセルの別のマルチページブロック内にあることを特徴とする請求項１７に記載のフラッシュメモリデバイスの駆動方法。
【請求項１９】
前記データの第３ページが、
前記データの第１ページまたは前記データの第２ページを読み出す前に読み出されることを特徴とする請求項１７に記載のフラッシュメモリデバイスの駆動方法。
【請求項２０】
不揮発性半導体メモリデバイスにおいて、
電気的に消去及びプログラム可能なメモリセルが直列に連結される複数のメモリストリングを備えるメモリセルアレイであって、前記メモリストリングそれぞれは、奇数個のしきい値電圧状態を記憶する少なくとも一つのメモリセルを有する前記メモリセルアレイと、
前記メモリストリングに電気的に連結される複数のビットラインと、
ストリング内のそれぞれのセルに連結される複数のワードラインとを備え、
前記奇数状態セルからのデータの１ビットを読み出し及びプログラムすることは、１つより多くのワードラインが選択されるようにイネーブルすることにより行われることを特徴とする不揮発性半導体メモリデバイス。
【請求項２１】
前記奇数状態メモリセルは、２つのセルを単位にして動作することを特徴とする請求項２０に記載の不揮発性半導体メモリデバイス。
【請求項２２】
前記メモリセルストリングは、
１１つの３状態セルと１つの２状態セルを備えることを特徴とする請求項２１に記載の不揮発性半導体メモリデバイス。
【請求項２３】
前記２状態セルは、
前記ビットラインに近いストリングの一端に連結されることを特徴とする請求項２２に記載の不揮発性半導体メモリデバイス。
【請求項２４】
前記メモリセルストリングは、
２２つの３状態セルと２つの２状態セルを備えることを特徴とする請求項２１に記載の不揮発性半導体メモリデバイス
【請求項２５】
前記２状態セルの少なくとも一つは、
前記ビットラインに近いストリングの一端に連結されることを特徴とする請求項２４に記載の不揮発性半導体メモリデバイス。
【請求項２６】
不揮発性半導体メモリデバイスにおいて、
電気的に消去及びプログラミング可能なメモリセルが直列に連結される複数のメモリストリングを備えるメモリセルアレイであって、前記メモリストリングそれぞれは、奇数個のしきい値電圧状態を記憶する少なくとも一つのメモリセルを自分内に有する前記メモリセルアレイと、
前記メモリストリングに電気的に連結される複数のビットラインと、
ストリング内のそれぞれのセルに連結される複数のワードラインとを備え、
前記奇数状態セルからのデータの１ビットを読み出し及びプログラムすることは、ビットラインを活性化することにより行われることを特徴とする不揮発性半導体メモリデバイス。
【請求項２７】
前記メモリセルは、
３状態セルであることを特徴とする請求項２６に記載の不揮発性半導体メモリデバイス。
【請求項２８】
前記奇数状態メモリセルは、
２つのセルを単位にして動作することを特徴とする請求項２６に記載の不揮発性半導体メモリデバイス。
【請求項２９】
前記メモリセルストリングは、
１１つの３状態セルと１つの２状態セルを備えることを特徴とする請求項２７に記載の不揮発性半導体メモリデバイス。
【請求項３０】
前記２状態セルは、
前記ビットラインに近いストリングの一端に連結されることを特徴とする請求項２９に記載の不揮発性半導体メモリデバイス。
【請求項３１】
前記メモリセルストリングは、
２つの３状態セルと２つの２状態セルを備えることを特徴とする請求項２７に記載の不揮発性半導体メモリデバイス。
【請求項３２】
前記２状態セルの少なくとも一つは、
前記ビットラインに近いストリングの一端に連結されることを特徴とする請求項３１に記載の不揮発性半導体メモリデバイス。
【請求項３３】
フラッシュメモリアレイにおいて、
複数のメモリブロックを備えるメモリセルアレイであって、前記各メモリブロックは、複数のメモリストリング及び複数のビットラインを備え、前記ビットラインそれぞれは、第１メモリストリング及び第２メモリストリングに連結され、
３状態メモリセルの前記第１メモリストリング及び前記第２メモリストリングは、それぞれ個別的に第１及び第２ページブロックとして、そして結合的に仮想的メモリセルの第３ページブロックとして作用することを特徴とするフラッシュメモリアレイ。
【請求項３４】
前記メモリセルの第１ページブロックは、
ＥＥＰＲＯＭセルの複数のＮＡＮＤストリングを備えることを特徴とする請求項３３に記載のフラッシュメモリアレイ。
【請求項３５】
ＥＥＰＲＯＭセルの複数のＮＡＮＤストリングそれぞれは、
少なくとも一つのＳＬＣ ＥＥＰＲＯＭセルを含むことを特徴とする請求項３４に記載のフラッシュメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリデバイスに係り、特に不揮発性メモリデバイス及び不揮発メモリデバイスのプログラミング方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリデバイスの１種は、電気的に消去及びプログラム可能なＲＯＭ（ＥＥＰＲＯＭ：electrically erasable programmable read only memory）を含むが、前記ＥＥＰＲＯＭは、埋め込み(embedded)応用デバイス及び大容量記憶応用デバイスを含む多くの応用デバイスに使用できる。典型的な埋め込み応用デバイスにおいて、ＥＥＰＲＯＭデバイスは、例えば、パーソナルコンピュータまたは移動通信デバイスにコード記憶を提供するために使用できるが、速いランダムアクセス読み出し時間が要求されることがある。典型的な大容量記憶応用デバイスは、高い性能と低い価格を要求するメモリカード応用デバイスを含む。
【０００３】
ＥＥＰＲＯＭデバイス中の一つのカテゴリ(category)は、ＮＡＮＤ型フラッシュメモリを含むが、前記ＮＡＮＤ型フラッシュメモリは、不揮発性メモリの他の形態とは異なり、高い性能と低い価格を提供することができる。図１ａは、複数のＮＡＮＤ型ストリングを有する従来のフラッシュメモリアレイ１０を示す。ＮＡＮＤ型ストリングそれぞれは、複数のＥＥＰＲＯＭセルを含み、前記ＥＥＰＲＯＭセルは、それぞれの偶数(even)及び奇数(odd)ビットラインＢＬ０＿ｅ、ＢＬ０＿ｏ、…、ＢＬｎ＿ｅ、ＢＬｎ＿ｏと関連する。これらビットラインは、複数のバッファ回路ＰＢ０、…、ＰＢｎを有するページバッファ１２に連結される。各ＥＥＰＲＯＭセルは、フローティングゲート端子とコントロールゲート端子を含むが、前記コントロールゲート端子は、それぞれのワードラインＷＬ０、ＷＬ１、…、ＷＬｎに電気的に連結される。
【０００４】
各ＮＡＮＤストリングへのアクセスは、読み出し及びプログラム動作の間にストリング選択ラインＳＳＬをロジック１の電圧にドライブすることにより可能になる。各ＮＡＮＤストリングは、また、それぞれのグラウンド選択トランジスタを含み、前記グラウンド選択トランジスタは、グラウンド選択ラインＧＳＬに電気的に連結される。
【０００５】
図１ｂに示すように、図１ａの前記フラッシュメモリアレイ１０内の前記ＥＥＰＲＯＭセルは、一つのプログラム状態を支援するメモリセルであってもよい。但し、一つのプログラム状態を支援するＥＥＰＲＯＭセルは、一般に、シングルレベルセル（single level cell、以下「ＳＬＣ」という）として言及される。特に、ＳＬＣは、ロジック１の記憶値として消去された状態を支援することができ、ロジック０の記憶値としてプログラムされた状態を支援することができる。前記ＳＬＣは、消去されたときの陰のしきい値電圧Ｖｔｈ（例えば、−３Ｖ＜Ｖｔｈ＜−１Ｖ）及びプログラムされたときの陽のしきい値電圧（例えば、１Ｖ＜Ｖｔｈ＜３Ｖ）を持つこともできる。図１ｃに示すように、ビットラインＢＬをロジック０の値（例えば、０Ｖ）にセットし、選択されたＥＥＰＲＯＭセルにプログラム電圧Ｖｐａｓｓを印加し、ストリング内の選択されていないＥＥＰＲＯＭセルにパス電圧Ｖｐａｓｓを印加することにより、このようなプログラムされた状態はなされる。しかも、プログラムの間、前記ストリング選択ラインＳＳＬに陽の電圧（例えば電源供給電圧Ｖｄｄ）及び前記グラウンド選択ラインＧＳＬに接地電圧（例えば、０Ｖ）を印加することにより、前記ＮＡＮＤストリングはイネーブルできる。
【０００６】
また、ＥＥＰＲＯＭセルの前記プログラムされた状態又は消去された状態は、選択されたセルに対する読み出し動作を行うことにより感知できる。図１ｄに示すように、選択されたセルが消去された状態にあり、前記選択されたワードライン電圧（例えば、０Ｖ）が前記選択されたセルのしきい値電圧より大きいとき、ＮＡＮＤストリングは、プリチャージされたビットラインＢＬをディスチャージするように動作する。これに対し、選択されたセルがプログラムされた状態にあるときは、前記選択されたワードライン電圧（例えば、０Ｖ）が前記選択されたセルのしきい値電圧より小さく、選択されたメモリセルはオフを維持するので、前記対応するＮＡＮＤストリングは、前記プリチャージされたビットラインＢＬに開回路(open circuit)を提供する。ＮＡＮＤ型フラッシュメモリの他の側面は、「A 3.3Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology」の題目でＪｕｎｇなどの論文に掲示されている（非特許文献１参照）。このような掲示は、本明細書で参考資料として統合される。
【０００７】
マルチプログラムされた状態を支援するＥＥＰＲＯＭセルは、典型的にマルチレベルセル（以下、「ＭＬＣ」という）として言及される。図２に示すように、消去された状態及び３つの別のプログラムされた状態を支援するＭＬＣは、セル当たり２つのデータビットを記憶するように動作する。セル当たり２つのデータビットを有するＭＬＣのこのような側面及び他の側面は、「A Multipage Cell Architecture for High-Speed Programming Multilevel NAND Flash Memories」の題目でＴａｋｅｕｃｈｉ等の論文に掲示されている（非特許文献２参照）。特許文献１及び特許文献２には、共通的に、ＮＡＮＤ型の形状に配列されるマルチレベルＥＥＰＲＯＭセルの側面が掲示されている。このような掲示は、本明細書で参考資料として統合される。
【０００８】
図３ａ及び図３ｂは、３状態ＥＥＰＲＯＭセルの一対がどのように３ビットプログラミングを支援するかを示す。図３ａにおいて、ＭＬＣは、１つの消去された状態及び２つの可能なプログラムされた状態を支援するものとして示される。当業者によって理解されるように、読み出し動作の間に選択されたＥＥＰＲＯＭセルのコントロール端子に第１基準電圧ＶＲ１を印加することにより、前記消去された状態は、２つの可能なプログラムされた状態から区別できる。このような第１基準電圧ＶＲ１は、消去されたセルの最大許容しきい値電圧（「Ｖ０」で表わされる）と前記状態１にプログラムされたセルの最小許容しきい値電圧（「Ｖ１」で表わされる）間のレベルに設定されなければならない。同様に、読み出し動作中に選択されたＥＥＰＲＯＭセルのコントロール端子に第２基準電圧ＶＲ２を印加することにより、前記第２プログラムされた状態（状態２）は、前記消去された状態及び第１プログラムされた状態から区別できる。このような第２基準電圧ＶＲ２は、第１状態にプログラムされたセルの最大許容しきい値電圧と、第２状態にプログラムされたセルの最小許容しきい値電圧（「Ｖ２」で表わされる)間のレベルに設定されなければならない。図３ｂに示すように、メモリの同一の実際的ロー(row)内の２つの隣接する３レベルＥＥＰＲＯＭセルは、セル対当たりデータの３ビットを支援するように、８個の可能な状態（（１１１）、（１１０）、…、（００１）、（０００））のいずれか一つにプログラムできる。３状態ＥＥＰＲＯＭセルの追加の側面は、非特許文献３の「A 3.4-Mbyte/sec Programming 3-Level NAND Flash Memory Saving 40% Die Size Per Bit」の題目でＴａｎａｋａ等の論文に掲示されている。ところが、図３ｂの対形態における３状態ＥＥＰＲＯＭの使用は、いずれか一つのフェールが典型的に対応する対の両側セルに対する対応する３ビットエラー、すなわちマルチビットエラーを誘発するため、複雑なエラー感知及び訂正回路の使用を要求する。
【特許文献１】米国特許第５，８６２，０７４号明細書
【特許文献２】米国特許第５，７６８，１８８号明細書
【非特許文献１】IEEE Journal of Solid-State Circuit, Vol. 32, No. 11, pp1748-1757, November(1997)
【非特許文献２】IEEE Journal of Solid-Circuit, Vol.33, No.8, pp1228-1238, August(1998)
【非特許文献３】1997 Symposium on VLSI Circuit Digest of Technical Papers, Section 9.3, pp.65-66(1997)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、マルチビットエラーの可能性を減少させる奇数状態不揮発性メモリデバイス及び不揮発性メモリデバイスのプログラミング方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の実施例は、奇数状態メモリセルを用いて仮想的ページ記憶を支援する不揮発性メモリデバイス及び不揮発性メモリデバイスのプログラミング方法を含む。このような実施例において、集積回路デバイスは、自分内に不揮発性メモリアレイを備える。このようなメモリアレイは、個別的にそれぞれの実際的メモリセルとして、そして結合的に一つの仮想的メモリセルとして動作するように形成される少なくとも２つの揮発性奇数状態メモリセルを含む。前記メモリアレイは、前記仮想的メモリセルのプログラミングが前記仮想的メモリセルに含まれるデータの全ての値に対して只一つの基準電圧で確認されるようにさらに形成される。前記メモリアレイは、また、フラッシュメモリアレイとして形成でき、前記仮想的メモリセルの読み出しは、前記仮想的メモリセルに関連する前記実際的メモリセルのいずれかが前記一つの基準電圧を超過するしきい値電圧にプログラムされるか否かを評価することにより行われるように形成できる。
【００１１】
本発明の追加的な実施例は、自分内に少なくとも３状態メモリセルの第１及び第２ブロックを有するフラッシュメモリアレイを含む。前記メモリセルの各ブロックは、メモリセルの多数のページを含むことができる。３状態メモリセルの第１及び第２ブロックは、それぞれ個別的に実際的メモリセルの第１及び第２ブロックとして、そして結合的に仮想的メモリセルのブロックとして動作する。前記メモリセルの第１ブロックは、ＥＥＰＲＯＭセルの複数のＮＡＮＤストリングを含むことができる。このような実施例において、ＥＥＰＲＯＭセルの前記複数のＮＡＮＤストリングそれぞれは、仮想的セルプログラミングを支援しない少なくとも一つのＳＬＣ ＥＥＰＲＯＭセルを含む。
【００１２】
また、本発明の別の実施例は、フラッシュメモリデバイスの駆動方法を含む。このような方法は、初期にＮＡＮＤ型ＥＥＰＲＯＭアレイからデータの第１及び第２ページを読み出した後、変形されたデータで前記データの第１及び第２ページを上書き(overwriting)することを含む。前記上書き動作は、前記ＮＡＮＤ型ＥＥＰＲＯＭアレイに含まれるデータの３ページをエンコードする。
【００１３】
追加的な動作方法は、エンコードされたフラッシュメモリデータの第１及び第２ページを発生するようにフラッシュメモリデータの第１及び第２ページにフラッシュメモリデータの第３ページをエンコードすることを含む。そして、前記フラッシュメモリデバイス内のフラッシュメモリセルの第１ページは、前記エンコードされたフラッシュメモリデータの第１ページでプログラムされる。前記フラッシュメモリデバイス内のフラッシュメモリセルの第２ページは、また、前記エンコードされたフラッシュメモリデータの第２ページでプログラムされる。前記フラッシュメモリデータの第３ページは、前記フラッシュメモリセルの第１及び第２ページそれぞれからの前記エンコードされたフラッシュメモリデータの第１及び第２ページの読み出しに応答して発生できる。
【発明の効果】
【００１４】
本発明の奇数状態不揮発性メモリデバイス及び不揮発性メモリデバイスによれば、マルチビットエラーの可能性が減少する。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例が示される添付図面を参照して、本発明についてさらに詳細に説明する。ところが、本発明は、様々な形態に実現でき、ここに説明される実施例に限定して解釈されてはならない。却って、これらの実施例は、このような開示をより徹底且つ完全にし、また当業者に発明の範囲を十分伝達するために提供されるものである。図面において、同一の参照番号は同一の構成要素を示す。なお、信号は、他の信号を考慮することなく、同期化されることも、及び／または簡単なブール演算(boolean operation)（例えば、反転）を経験することもある。
【００１６】
図４ａを参照すると、ＥＥＰＲＯＭセルの一つのカラム４０ａは、一対のＮＡＮＤ型ストリングを含む。このような一対のＮＡＮＤ型ストリングは、上位ＮＡＮＤ型ストリング及び下位ＮＡＮＤ型ストリングを含むが、前記上位ＮＡＮＤ型ストリングは、ＥＥＰＲＯＭセルの上位ブロックに属し、セルの多数のページを含み、前記下位ＮＡＮＤ型ストリングは、ＥＥＰＲＯＭセルの下位ブロックに属し、セルの多数のページを含む。前記上位及び下位ＮＡＮＤ型ストリングは、共通ソースラインＣＳＬにつながる(tied)。前記上位ＮＡＮＤ型ストリングは、前記上位ストリング選択ラインＳＳＬＵに連結されるゲート端子を有するＮＭＯＳトランジスタ、及び前記上位グラウンド選択ラインＧＳＬＵに連結されるゲート端子を有するＮＭＯＳトランジスタを含む。前記上位ＮＡＮＤ型ストリングは、また、複数の３状態ＥＥＰＲＯＭセルを含む。これら３状態ＥＥＰＲＯＭセルは、それぞれのワードラインに連結されるコントロールゲートを有するが、前記それぞれのワードラインは、不揮発性メモリの複数のページ（ＰＡＧＥ１、ＰＡＧＥ３、…、ＰＡＧＥ３９）と関連する。ＰＡＧＥ４１およびＰＡＧＥ４３に関連する一対のＳＬＣ ＥＥＰＲＯＭセルもさらに提供される。これらＳＬＣ ＥＥＰＲＯＭは、仮想的ページプログラミング及び読み出し動作のアドレス空間の外にありうる。同様に、前記下位ＮＡＮＤ型ストリングは、前記下位ストリング選択ラインＳＳＬＬに連結されるゲート端子を有するＮＭＯＳトランジスタ、及び前記下位グラウンド選択ラインＧＳＬＬに連結されるゲート端子を有するＮＭＯＳトランジスタを含む。前記下位ＮＡＮＤ型ストリングは、また、複数の３状態ＥＥＰＲＯＭセルを含む。これら３状態ＥＥＰＲＯＭセルは、それぞれのワードラインに連結されるコントロールゲートを有するが、前記それぞれのワードラインは、不揮発性メモリの複数のページ（ＰＡＧＥ０、ＰＡＧＥ２、…、ＰＥＧＥ３８）と関連する。ＰＡＧＥ４０及びＰＡＧＥ４２に関連する一対のＳＬＣ ＥＥＰＲＯＭセルもさらに提供される。図４ｂ〜図４ｅ及び図５ａ〜図５ｃを用いて、下記においてさらに詳しく述べるように、メモリの下位ブロックの前記ページＰＡＧＥ０、ＰＡＧＥ２、…、ＰＡＧＥ３８に関連する前記ＥＥＰＲＯＭセル、及びメモリの上位ブロックの前記ページＰＡＧＥ１、ＰＡＧＥ３、…、ＰＡＧＥ３９に関連する前記ＥＥＰＲＯＭセルは、結合的に不揮発性メモリの複数の「仮想的(Virtual)」ページを形成することもできる。これら仮想的ページは、ＶＰＡＧＥ４４、ＶＰＡＧＥ４５、・・・、ＶＰＡＧＥ６３と表わされる。したがって、ＥＥＰＲＯＭセルの前記一つのカラム４０ａは、６４ページ不揮発性メモリの一つのカラムを支援するものと図示される。本発明の実施例は、メモリのある特別なメモリの容量、ページ幅またはＮＡＮＤストリング長さに限定されない。
【００１７】
図４ｂは本発明の実施例に係るＥＥＰＲＯＭデバイス４０ｂを示す。前記ＥＥＰＲＯＭデバイス４０ｂは、上位及び下位メモリブロック、ページバッファ並びにデータ入／出力回路と共に不揮発性メモリアレイを含む。特に、前記ＥＥＰＲＯＭデバイス４０ｂは、不揮発性メモリの２Ｎの「実際的(physical)」ページ（例えば、ロー(row)）と不揮発性メモリのＮの「仮想的」ページを支援する８つのカラムデバイスとして図示されるが、これは、ＳＬＣ ＥＥＰＲＯＭセルの２Ｎページを支援する通常の不揮発性メモリの前記メモリアレイレイアウトフットプリント(footprint)（すなわち、領域ペナルティー(area penalty)）をもたらすだけである。
【００１８】
図４ｃは対応する対内の前記下位セル以前にプログラムされる前記上位セルと共に、順次的方法で３状態ＥＥＰＲＯＭセルの前記対応する対をプログラムする動作を示す。このプログラム順序は、逆になることもある。ここでは、説明のために、前記上位セルは図４ｂにおけるワードラインＷＬＵ<０>及びビットラインＢＬ<０>と関連する前記ＥＥＰＲＯＭセルとし、前記下位セルは図４ｂにおけるワードラインＷＬＬ<０>及びビットラインＢＬ<０>と関連する前記ＥＥＰＲＯＭとする。
【００１９】
図４ｃに示すように、１／１として「実際的」データの２ビットをプログラムすることは、前記上位及び下位セルのしきい値電圧に何の変化も伴わない。よって、前記対内の前記上位及び下位セルのしきい値電圧は、それらの元々「消去された」レベル（すなわち、Ｖｔｈ＜ＶＲ１、ここで、ＶＲ１は第１基準電圧）に維持される。１／０として「実際的」データの２ビットをプログラムすることは、前記上位セルのしきい値電圧に何の変化も伴わなかったが、前記下位セルのしきい値電圧をＶＲ１とＶＲ２間のレベルに上昇させる。同様に、０／１として「実際的」データの２ビットをプログラムすることは、前記上位セルのしきい値電圧をＶＲ１とＶＲ２間のレベルに上昇させるが、前記下位セルのしきい値電圧に何の変化も伴わない。最後に、０／０として「実際的」データの２ビットをプログラムすることは、図示の如く、前記上位及び下位セルのしきい値電圧をＶＲ１とＶＲ２間のレベルに上昇させる。前記上位セルに対するプログラム及び読み出し動作は、前記下位セルのプログラム及び読み出し動作とは独立しており、その反対の場合も同様である。
図４ｄは図４ｃに従い「実際的」データの２ビットで３状態ＥＥＰＲＯＭセルの対応する対がプログラムされた後、「仮想的」データの第３ビットで前記対をプログラムする動作を示す。これらのプログラム動作は、ケース（ａ）〜（ｈ）を含む。ケース（ａ）において、前記「仮想的」プログラムは、１／１／１としての前記３ビットデータを得るために、前記セルの対のしきい値電圧に何の変化も要求しない。特別ケース（Ｓ）であるケース（ｂ）において、前記「仮想的」プログラムは、１／１／０としての前記３ビットデータを得るために、前記対内の前記上位セル及び下位セル両方とものしきい値電圧をＶＲ２超過レベル（すなわち、Ｖｔｈ＞ＶＲ、ここで、ＶＲ２は第２基準電圧）に上昇させることを要求する。ケース（ｃ）において、前記「仮想的」プログラムは、１／０／１としての前記３ビットデータを得るために、前記セルの対のしきい値電圧に何の変化も要求しない。ケース（ｄ）において、前記「仮想的」プログラムは、１／０／０としての前記３ビットデータを得るために、前記対内の下位セルのしきい値電圧をＶＲ２超過レベルに上昇させることを要求する。ケース（ｅ）において、前記「仮想的」プログラムは、０／１／１としての前記３ビットデータを得るために、前記セルの対のしきい値電圧にいずれの追加的な変化も要求しない。ケース（ｆ）において、前記「仮想的」プログラムは、０／１／０としての前記３ビットデータを得るために、前記対の上位セルのしきい値電圧をＶＲ２超過レベルに上昇させることを要求する。ケース（ｇ）において、前記「仮想的」プログラムは、０／０／１としての前記３ビットデータを得るために、前記セルの対のしきい値電圧に何の追加的な変化も要求しない。最後に、ケース（ｈ）において、前記「仮想的」プログラムは、０／０／０としての前記３ビットデータを得るために、前記対内の上位セルのしきい値電圧をＶＲ２超過レベルに上昇させることを要求する。
【００２０】
特に、各仮想的ページプログラム動作は、上位ブロック及び下位ブロックを有するマルチページメモリアレイにおいて対応する上位及び下位実際的ページからの複数の読み出し動作を含む。ブロック１０２で示されるように、前記メモリアレイの上位ページにおけるＥＥＰＲＯＭセルは、ノーマルＳＬＣ読み出し動作を用いて読み出すことができる。このＳＬＣ読み出し動作は、前記メモリアレイの上位ブロックで選択されたワードラインを前記第１基準電圧ＶＲ１にセットすることを含む。このような読み出しデータの上位ページは、参照符号Ａ１で定義される。その後、対応するデータの下位ページは、ノーマルＳＬＣ読み出し動作を用いて読み出すことができる（ブロック１０４）。このようなＳＬＣ読み出し動作は、前記メモリアレイの下位ブロックで選択されたワードラインを前記第１基準電圧ＶＲ１とセットすることを含む。このような読み出しデータの下位ページは、参照符号Ａ２で定義される。
【００２１】
そして、データの第３ページＡ３として言及されるデータの仮想的ページは、このようなデータの第３ページＡ３と共に、「実際的」データの上位ページＡ１及び「実際的」データの下位ページＡ２の両方をエンコードすることにより、前記メモリアレイの仮想的ページにプログラムされる。このようなエンコード動作の結果は、「エンコードされた」上位セルデータＡｌ＊および「エンコードされた」下位セルデータＡ２＊が発生する。図５ｂに示すように、このようなエンコード動作は非破壊的であるが、これはＡ１がＡ１＊から直接デコードされることも、Ａ２がＡ２＊から直接デコードされることも可能であることを意味する。これらのエンコード動作は、データの第１ページであるＡｌ<７：０>が<１０１１０００１>と同等であり、データの第２ページであるＡ２<７：０>が<０１１１０１１０>と同等であり、データの第３ページであるＡ３<７：０>が<１０００１０１０>と同等であるケースを例として、図４ｄ及び図５ａを参照してさらに詳細に説明できる：
Ａ１<７：０>＝<１０１１０００１>；
Ａ２<７：０>＝<０１１１０１１０>；及び
Ａ３<７：０>＝<１０００１０１０>
（ＥＮＣＯＤＥ）
Ａ１＊<７：０>＝<１０ＰＳＳ００Ｐ０１>；及び
Ａ２＊<７：０>＝<０１ＳＳ０１１０Ｐ>。
【００２２】
このような例において、Ａ１＊<７：０>及びＡ２＊<７：０>における上付き文字「Ｐ」は、しきい値電圧をＶＲ２超過レベルに高めるプログラミングを示し、「Ｓ」は一対の下位セル及び上位セル両方ともがＶＲ２超過レベルのしきい値電圧を持つようにさらにプログラムされる図４ｄの前記特別ケース（ｂ）を示す。したがって、他のものの中で、前記の例は、前記ＥＥＰＲＯＭデバイス４０ｂのカラム６のＥＥＰＲＯＭセルの一対が０／１／０（すなわち、Ａ１<６>＝０、Ａ２<６>＝１及びＡ３<６>＝０）としてデータの３ビットを支援するようにプログラムされることを示すが、これは図４ｄにおいてケース（ｆ）に対応する。前記ＥＥＰＲＯＭデバイス４０ｂのカラム０のＥＥＰＲＯＭセルの他の対は、１／０／０（すなわち、Ａ１<０>＝１、Ａ２<０>＝０及びＡ３<０>＝０）としてデータの３ビットを支援するようにプログラムされることを示すが、これは図４ｄにおいてケース（ｄ）に対応する。
【００２３】
図４ｅ及び図５ａを参照すると、前記エンコードされたデータＡ１＊及びＡ２＊がデータの前記上位ページＡ１及び下位ページＡ２からの読み出しに応答して発生すると（ブロック１０２〜１０４）、Ａ１に関連するＥＥＰＲＯＭセルの前記対応する上位ページは、前記エンコードされたデータＡ１＊でプログラムされ、その後第２基準電圧ＶＲ２で確認される（ブロック１０６及び１０８）。その後、Ａ２に関連するＥＥＰＲＯＭセルの前記対応する下位ページは、前記エンコードされたデータＡ２＊でプログラムされ、その後第２基準電圧ＶＲ２で確認される（ブロック１１０及び１１２）。このような上位及び下位プログラムの順序は、本発明の他の実施例で逆になることもある。
【００２４】
図５ｂはＥＥＰＲＯＭセルの選択されたページから「実際的」データを読み出す動作２００を示す。このような「実際的」データは、図５ａで示される前記３ビットデータ中のＢＩＴ１及びＢＩＴ２に対応する。このような読み出し動作２００は、不揮発性メモリアレイの対応する上位及び下位ページからの特別ケース読み出し動作の遂行を含む。ブロック２０２及び２０４によって示されるように、このような特別ケース読み出し動作は、非選択されたワードラインを同時にＶＲＥＡＤにセットしながら、前記上位及び下位ブロックにおける前記上位及び下位ページに対する選択されたワードラインをそれぞれ第２基準電圧ＶＲ２にセットすることを含む。ブロック２０６によって示されるように、前記上位及び下位ブロックに連結される前記対応するビットラインのいずれのものでもディスチャージされるか否かを決定するためのチェックが行われる。もしこのようなチェックの結果が否定的答えであれば、これは前記特別ケースが存在している（すなわち、ＢＩＴ１／ＢＩＴ２／ＢＩＴ３＝１／１／０）ことを意味し、前記対応する実際的セルに対する前記読み出しデータはロジック１の値と同等である（ブロック２１０）。もしこのようなチェックの結果が肯定的答えであれば、前記選択されたワードラインセットを第１基準電圧ＶＲ１にセットして、ノーマルＳＬＣ読み出しが前記選択されたセル上で行われる（ブロック２０８）。次いで、選択された実際的ページに対する前記読み出しデータは、ページバッファから出力される（ブロック２１２）。したがって、前記の例に対して、（Ａｌ＊<７：０>＝<１０ＰＳＳ００Ｐ０１>でプログラムされた）前記選択された上位ページの特別ケース読み出しは、次の第１ビットライン条件：ＢＬ１<７：０>＝<００１１００００>を発生するが、これはＡ１<５：４>＝<１１>を示す（ブロック２０２〜２０４）。対照的に、（Ａ１＊<７：０>＝<１０１１０００１>でプログラムされた）前記選択された上位ページのノーマルＳＬＣ読み出しは、次の第２ビットライン条件：ＢＬ２<７：０>＝<０１１１１１１０>を発生する（ブロック２０８）。このような第１及び第２ビットライン条件（ＢＬ１<７：０>＝<００１１００００>及びＢＬ２<７：０>＝<０１１１１１１０>は、前記ページバッファと結合してＡ１＊<７：０>を<１０１１０００１>として発生する（ブロック２１２）。このようなＡ１の値は、第１ビットライン条件によって設定された束縛(constraint)に従属する第２ビットライン条件と関連する全てのビットを反転することにより発生するが、これは特別ケースプログラムの存在によってＡｌ<５：４>＝<１１>を要求する。
【００２５】
図５ｃはＥＥＰＲＯＭセルの一対のページから仮想的データを読み出す動作（３００）を示す。ブロック３０２及び３０４において、前記選択された上位ページにおけるセルのいずれでも、図４ｄによって定義される前記ケース（ｂ）、ケース（ｆ）或いはケース（ｈ）の条件を満足するか否かを感知するために、前記上位ブロックに対する前記選択及び非選択されたワードラインは、それぞれＶＲ２及びＶＲＥＡＤにセットされる。したがって、（Ａｌ＊<７：０>＝<１０ＰＳＳ００Ｐ０１>でプログラムされた）前記例に対して、このような読み出し動作は次の第３ビットライン条件：ＢＬ３<７：０>＝<０１１１０１００>を発生するが、これはページバッファ内の第１ラッチに記憶される（ブロック３０６）。その後、ブロック３０８及び３１０において、前記選択された下位ページにおけるセルのいずれでも、図４ｄによって定義される前記ケース（ｂ）或いはケース（ｄ）条件を満足するか否かを感知するために、前記下位ブロックに対する前記選択及び非選択されたワードラインは、それぞれＶＲ２及びＶＲＥＡＤにセットされる。したがって、（Ａ２＊<７：０>＝<０１ＳＳ０１１０Ｐ>でプログラムされた）前記の例に対して、このような読み出し動作は次の第４ビットライン条件：ＢＬ４<７：０>＝<００１１０００１>を発生するが、これはページバッファ内の第２ラッチに記憶される（ブロック３０６）。
ブロック３１４において、第１及び第２ラッチにおける前記データは、ビット別(bit-by-bit base)に比較される：
ＢＬ３<７：０>＝<０１１１０１００>；
ＢＬ４<７：０>＝<００１１０００１>。
【００２６】
但し、ＢＬ３<５：４>＝ＢＬ４<５：４>＝<１１>なので、Ａ３<５：４>＝<００>である（ブロック３１６）。ブロック３１８において、残りのビットに対してＮＯＲ動作が行われるため、Ａ３<７：６；３：０>＝<１０；１０１０>を算出する。そして、前記データは、前記ページバッファから出力される（ブロック３２０）。本発明の他の実施例において、前記ページバッファは、上述した読み出し動作を解決するために、異なる動作を行うことができる。
【００２７】
図４ｄによって示される上述した読み出し動作は、本発明の実施例が、どのようにしきい値電圧プログラミングエラーに応答して起こるマルチ−ビットエラーを免れるおそれがないかについて説明する。例えば、ケース（ａ）によって示されるプログラム状態が読み出しの際にケース（ｃ）またはケース（ｅ）として間違って反映されると、１／１／１の正しい３ビットデータ値は、Ａ２において一つのビットエラーを示す１／０／１、或いはＡ１において一つのビットエラーを示す０／１／１として読み出されるものと間違って反映されるであろう。同様に、ケース（ｇ）によって示されるプログラム状態が読み出しの際にケース（ｃ）、ケース（ｅ）またはケース（ｈ）として間違って反映されると、０／０／１の正しい３ビットデータ値は、Ａ１において一つのビットエラーを示す１／０／１、或いはＡ２において一つのビットエラーを示す０／１／１、或いはＡ３において一つのビットエラーを示す０／０／０として読み出されるものと間違って反映されるであろう。図４ｄによって示される他のプログラム状態においても同様である。
【００２８】
以上、添付図面を参照しながら本発明の好適な実施例について説明したが、これらの実施例は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇において、各種の変更例または修正例に想到し得ることは理解するであろう。よって、本発明の真正な技術的な保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【００２９】
本発明は、マルチビットエラーの可能性を減少させるもので、不揮発性半導体メモリ装置に利用可能である。
【図面の簡単な説明】
【００３０】
【図１ａ】ＥＥＰＲＯＭセルのＮＡＮＤ型ストリングを有する従来の不揮発性メモリデバイスの回路図である。
【図１ｂ】従来の技術に係る、消去及びプログラムされたＥＥＰＲＯＭセルの相対的なしきい値電圧を示すグラフである。
【図１ｃ】プログラミングバイアス条件を示すＥＥＰＲＯＭセルのＮＡＮＤ型ストリングの回路図である。
【図１ｄ】従来の技術に係る、消去されたＥＥＰＲＯＭセル及びプログラムされたＥＥＰＲＯＭセルからデータを読み出す動作中のＮＡＮＤ型ストリングにおける電流流れを示す図である。
【図２】従来の技術に係る４状態ＥＥＰＲＯＭセルの相対的なしきい値電圧を示すグラフである。
【図３ａ】従来の技術に係る３状態ＥＥＰＲＯＭセルの相対的なしきい値電圧を示すグラフである。
【図３ｂ】メモリの同じロー(row)で対を成すときに３ビットデータを支援する２つの隣接する３状態ＥＥＰＲＯＭセルのしきい値電圧分布を示す図である。
【図４ａ】本発明の実施例に係る仮想的ページプログラミングを支援するＥＥＰＲＯＭセルの上位及び下位ＮＡＮＤ型ストリングの回路図である。
【図４ｂ】本発明の実施例に係るＮＡＮＤ型ＥＥＰＲＯＭデバイスの回路図である。
【図４ｃ】本発明の実施例に係る３状態ＥＥＰＲＯＭセルをプログラムする動作を示す図である。
【図４ｄ】本発明の実施例に係る３状態ＥＥＰＲＯＭセルをプログラムする動作を示す図である。
【図４ｅ】本発明の実施例に係るＥＥＰＲＯＭセルの「仮想的」ページをプログラムする動作を示す流れ図である。
【図５ａ】本発明の実施例に係る仮想的ＥＥＰＲＯＭセルをプログラムする動作を示す図である。
【図５ｂ】本発明の実施例に係る３状態ＥＥＰＲＯＭセルからデータを読み出す動作を示す流れ図である。
【図５ｃ】本発明の実施例に係る３状態ＥＥＰＲＯＭセルからデータを読み出す動作を示す流れ図である。
【図１ａ】
2006309928.tif 000003
【図１ｂ】
2006309928.tif 000004
【図１ｃ】
2006309928.tif 000005
【図１ｄ】
2006309928.tif 000006
【図２】
2006309928.tif 000007
【図３ａ】
2006309928.tif 000008
【図３ｂ】
2006309928.tif 000009
【図４ａ】
2006309928.tif 000010
【図４ｂ】
2006309928.tif 000011
【図４ｃ】
2006309928.tif 000012
【図４ｄ】
2006309928.tif 000013
【図４ｅ】
2006309928.tif 000014
【図５ａ】
2006309928.tif 000015
【図５ｂ】
2006309928.tif 000016
【図５ｃ】
2006309928.tif 000017