(57)【要約】【課題】  薄膜化しても強誘電体膜の特性を十分に引き出すことができる半導体装置の製造方法を提供する。【解決手段】  下部電極膜９を形成した後、下部電極膜９上に強誘電体膜１０を形成する。次に、強誘電体膜１０に対して、酸化雰囲気中で熱処理を行うことにより、強誘電体膜１０を結晶化する。次いで、強誘電体膜１０上に上部電極膜１１を形成する。なお、熱処理（結晶化アニール）の際に、酸化性ガスの流量を１０ｓｃｃｍ乃至１００ｓｃｃｍとする。【選択図】  図２Ｃ
2006278550.tif 000002
【特許請求の範囲】
【請求項１】
下部電極膜を形成する工程と、
前記下部電極膜上に高誘電体膜を形成する工程と、
前記高誘電体膜に対して、酸化雰囲気中で熱処理を行うことにより、前記高誘電体膜を結晶化する工程と、
前記高誘電体膜上に上部電極膜を形成する工程と、
を有し、
前記熱処理の際に、酸化性ガスの流量を１０ｓｃｃｍ乃至１００ｓｃｃｍとすることを特徴とする半導体装置の製造方法。
【請求項２】
前記酸化性ガスの流量を５０ｓｃｃｍ以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理の際に、不活性ガスを１５００ｓｃｃｍ以上で供給することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理を５５０℃以上の温度で行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記高誘電体膜として強誘電体膜を形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記熱処理を行う工程と前記上部電極膜を形成する工程との間に、前記熱処理時よりも高い温度で前記高誘電体膜に対して第２の熱処理を行う工程を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第２の熱処理を６５０℃以上の温度で行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記上部電極膜を形成する工程の後に、前記上部電極膜上に導電膜を形成する工程を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記高誘電体膜の（１１１）面のロッキングカーブの半値幅を４．６度以下とすることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
下部電極膜を形成する工程と、
前記下部電極膜上に高誘電体膜を形成する工程と、
流量が５０ｓｃｃｍ未満の酸化性ガスと流量が１５００ｓｃｃｍ以上の不活性ガスとの混合雰囲気中で第１の熱処理を行うことにより、前記高誘電体膜を結晶化する工程と、
前記高誘電体膜上に第１の上部電極膜を形成する工程と、
酸化性雰囲気中で第２の熱処理を行う工程と、
前記第１の上部電極膜上に第２の上部電極膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。
【０００５】
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。
【０００６】
なお、強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられる。ＰＺＴ系の材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）そのもの、並びにＰＺＴ膜にＬａ、Ｃａ、Ｓｒ及び／又はＳｉがドープされたもの等が挙げられる。Ｂｉ層状構造化合物としては、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、及びＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等が挙げられる。これらの膜は、下部電極膜上に、ゾルゲル法、スパッタ法、ＭＯＣＶＤ法等によってアモルファス状態で形成された後、熱処理によって結晶化される。
【０００７】
結晶化のための熱処理は、炉を用いた炉アニール又はランプアニール装置を用いた急速熱処理（ＲＴＡ：Rapid Thermal Annealing）によって行われる。熱処理温度は一般的に６００℃以上（例えば７００℃）であり、熱処理時間は６０秒間である。炉アニールの場合、強誘電体の配向が印加電圧で分極を制御できない方向に揃った巨大結晶粒が発生することがある。これに対し、ＲＴＡでは、炉アニールに比べて巨大結晶粒が生じにくい。
【０００８】
特開平１１−５４７１６号公報（特許文献１）には、ＰＺＴ膜を形成した後、酸素雰囲気中でアニールすることが記載されている。このアニールは、ＲＴＡ装置又は抵抗炉を用いて、７００℃以上の温度で行われている。
【０００９】
特開２００１−１８９４３３号公報（特許文献２）には、ショットフェイル及び漏れ電流特性を向上するために、ＰＺＴ膜を形成した後、酸素雰囲気中で約２０〜６０秒間、約７００〜８００℃で急速アニールを行い、更に、上部電極を形成した後に、酸素雰囲気の炉内で３０〜９０分間、約７５５〜８２５℃の熱処理を行うことが記載されている。
【００１０】
特開２００２−２０３９１４号公報（特許文献３）には、キャパシタの漏れ電流特性及び誘電特性を改善するために、下部電極、ＰＺＴ膜及び上部電極を形成した後、２回のアニールを行うことが記載されている。１回目のアニールは、酸素雰囲気下で２００〜６００℃で行われる。２回目のアニールは、酸素を含まない雰囲気下で３００〜９００℃で行われる。
【００１１】
米国特許第６２８７６３７号明細書（特許文献４）には、スイッチング電荷量の向上、飽和抗電圧の低減、疲労損失の低減を目的として、ＰＺＴ膜の結晶化に当たり、２回のアニールを行うことが記載されている。１回目のアニールは、少量の酸素ガスを含む不活性ガス雰囲気中で、６００℃で９０秒間行われる。２回目のアニールは、酸素雰囲気中で、７２５〜７５０℃で２０秒間行われる。
【００１２】
特開２００１−１２６９５５号公報（特許文献５）には、特許文献４に記載の方法と同様の方法で、２回のアニールを行うことが記載されている。
【００１３】
しかしながら、いずれの従来の方法によっても、強誘電体膜が１５０ｎｍ程度まで薄くなると、強誘電体膜の特性を十分に引き出すことができない。
【００１４】
【特許文献１】特開平１１−５４７１６号公報
【特許文献２】特開２００１−１８９４３３号公報
【特許文献３】特開２００２−２０３９１４号公報
【特許文献４】米国特許第６２８７６３７号明細書
【特許文献５】特開２００１−１２６９５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、薄膜化しても強誘電体膜の特性を十分に引き出すことができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
強誘電体膜の特性を十分に引き出すためには、その配向を制御することがきわめて重要である。表１に、２Ｔ２Ｃ型の強誘電体メモリにおける、高温ベーク後の歩留り及び不良ビットの分布を示す。ここでは、３種類の方法で下部電極膜としてＰｔ膜を形成した後、その上に厚さが２００ｎｍのＰＬＺＴ膜を形成した。その後、互いに同じ条件で結晶化アニールを行い、酸化イリジウム膜を上部電極膜として形成した。そして、Ｐｔ膜及びＰＬＺＴ膜の（１１１）面のロッキングカーブの半値幅（ロッキング半値幅：ＦＷＨＭ）の面内５点の平均値を４軸Ｘ線回折により求めた。試料Ａ、試料Ｂ及び試料Ｃを互いに比較すると、Ｐｔ膜及びＰＬＺＴ膜のいずれに関しても、試料Ｃにおいて最も低いロッキング半値幅が得られた。
【００１７】
【表１】
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【００１８】
これらのキャパシタを用いて、２５６ｋビットの２Ｔ２Ｃ型の強誘電体メモリを作製し、その歩留り及び不良ビットの分布を求めた。ここでは、強誘電体メモリに対し、室温（２４℃）で２．５Ｖで書き込み（ＳＳ：same state）を行った後、２５０℃の炉内で３０分間の熱処理を行った。そして、室温に戻した後に、２．５Ｖで読み出し（ＳＳ）を行った。表１には、この結果を示してある。「合格」は正しい読み出しができたものの割合であり、「１ビットフェイル」、「１０ビットフェイル」、「１００ビットフェイル」、「１０００ビットフェイル」、「１００００ビットフェイル」は、読み出し時に不良が生じたビット数が夫々１ビット、２〜１０ビット、１１〜１００ビット、１０１〜１０００ビット、１００１〜１００００ビットであったものの割合である。
【００１９】
表１に示すように、ロッキング半値幅が低く、Ｐｔ膜及びＰＬＺＴ膜の結晶性が良好なものほど、不良ビット数が少ない。
【００２０】
但し、従来の技術では、上述のように、強誘電体膜が１５０ｎｍ程度まで薄くなると、強誘電体膜の特性を十分に引き出すことができない。図３２は、従来の方法で形成した強誘電体キャパシタにおけるＰＬＺＴ膜の（１１１）面のロッキング半値幅の測定結果を示すグラフである。このグラフは、Ｐｔ膜及びＴｉ膜の積層体からなる下部電極上に、ＰＬＺＴ膜を形成した後、これに、特許文献５に記載の２回のアニールを行って試料を作製し、４軸Ｘ線回折により得たものである。図３２に示すように、結晶化アニールの条件が同一であっても、ＰＬＺＴ膜の結晶性はその厚さに強く依存しており、薄くなるほど、結晶性が低下した。
【００２１】
図３３は、従来の方法で形成した強誘電体キャパシタにおけるスイッチング電荷量の測定結果を示すグラフである。試料Ｄ（◆）は、平面形状が、一辺の長さが５０μｍである正方形の強誘電体キャパシタ（ディスクリート）である。試料Ｅ（▲）は、試料Ｄに対して、１層の配線を付加したものである。試料Ｆ（■）は、強誘電体キャパシタ（セルアレイ）である。スイッチング電荷量ＱSWは、図３５に示すヒステリシスループから得られる値Ｐ、Ｕ、Ｎ及びＤを用いて数１により求めた値である。スイッチング電荷量の測定においては、２枚のウェハの４０箇所において測定を行った。
【００２２】
【数１】
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【００２３】
ＰＬＺＴ膜の厚さが２００ｎｍであれば、試料Ｄ及び試料Ｅの結果を互いに比較しても、これらの間に大きな相違は存在しない。このことは、強誘電体キャパシタの工程劣化が生じていないことを意味している。しかしながら、ＰＬＺＴ膜の厚さが１５０ｎｍ以下となると、試料Ｅ及び試料Ｆにおいてスイッチング電荷量が大きく低下した。このことは、強誘電体キャパシタに工程劣化が発生していると考えられる。
【００２４】
図３４は、試料Ｆにおける抗電圧Ｖｃを示すグラフである。抗電圧Ｖｃの測定に当たっては、図３５に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。そして、印加電圧と値Ｐとの関係を得た後、印加電圧の変化に対する値Ｐの変化の割合が最も大きい印加電圧を抗電圧Ｖｃとした。なお、◆は変化の割合が負の場合の抗電圧Ｖｃ（−）を示し、▲は変化の割合が正の場合の抗電圧Ｖｃ（＋）を示す。一般に、抗電圧Ｖｃが低いほど、低電圧動作が可能となる。従来の方法で作製した試料Ｆでは、ＰＬＺＴ膜が２００ｎｍから１５０ｎｍへ薄くなると、抗電圧Ｖｃが低くなったが、それ以上薄くしても、抗電圧Ｖｃはほとんど低下しなかった。
【００２５】
そこで、本発明では、ＰＬＺＴ膜等の強誘電体膜の結晶性を向上させることにより、強誘電体膜の特性を引き出すこととする。
【００２６】
本発明に係る半導体装置の製造方法では、下部電極膜を形成した後、前記下部電極膜上に強誘電体膜等の高誘電体膜を形成する。次に、前記高誘電体膜に対して、酸化雰囲気中で熱処理を行うことにより、前記高誘電体膜を結晶化する。次いで、前記高誘電体膜上に上部電極膜を形成する。なお、前記熱処理の際に、酸化性ガスの流量を１０ｓｃｃｍ乃至１００ｓｃｃｍとする。
【発明の効果】
【００２７】
本発明によれば、熱処理における酸化性ガスの流量を適切に規定しているため、強誘電体膜等の高誘電体膜の配向性を良好なものとすることができる。この結果、強誘電体膜等の高誘電体膜を薄膜化しても、その特性を十分に引き出すことができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００２９】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１０１及びＭＯＳトランジスタ（スイッチング部）１０２が設けられている。
【００３０】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。
【００３１】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００３２】
次に、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｎは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００３３】
本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ2膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８としては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。
【００３４】
その後、Ｎ2雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＴｉ膜８ｂを形成する。下部電極密着層として、厚さが２０ｎｍ程度の酸化アルミニウム膜又は酸化チタン膜等を形成してもよい。続いて、下部電極密着層であるＴｉ膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１８０ｎｍ程度のＰｔ膜を形成する。
【００３５】
次に、図２Ｂに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。このとき、強誘電体膜１０を微結晶からなる状態としてもよい。強誘電体膜１０としては、例えば、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度のＰＬＺＴ膜を形成する。次いで、Ａｒ及びＯ2を含有する雰囲気中で６５０℃での熱処理（ＲＴＡ：Rapid Thermal Annealing）を９０秒間行い、更に、酸素雰囲気中で７５０℃でのＲＴＡを行う。この結果、強誘電体膜１０が完全に結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。なお、最初のＲＴＡでは、例えば、Ｏ2ガスの流量を１０ｓｃｃｍ〜１００ｓｃｃｍ、好ましくは１０ｓｃｃｍ〜５０ｓｃｃｍとし、Ａｒガス等の不活性ガスの流量を１５００ｓｃｃｍ以上とする。
【００３６】
その後、図２Ｃに示すように、強誘電体膜１０上に上部電極膜１１を形成する。
【００３７】
続いて、背面洗浄を行った後、上部電極膜１１をパターニングすることにより、図２Ｄに示すように、上部電極１１ａを形成する。次に、Ｏ2雰囲気中で、６５０℃、６０分間の回復アニール処理を行う。この熱処理は、上部電極１１ａを形成する際に強誘電体膜１０が受けた物理的なダメージ等を回復させるためのものである。
【００３８】
その後、図２Ｅに示すように、強誘電体膜１０のパターニングを行うことにより、容量絶縁膜１０ａを形成する。続いて、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。
【００３９】
次に、図２Ｆに示すように、保護膜としてＡｌ2Ｏ3膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ2Ｏ3膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。
【００４０】
その後、図２Ｇに示すように、Ａｌ2Ｏ3膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。
【００４１】
次に、図２Ｈに示すように、保護膜としてＡｌ2Ｏ3膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。
【００４２】
その後、図２Ｉに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。
【００４３】
続いて、図２Ｊに示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。次に、Ｎ2Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。次いで、トランジスタの高濃度拡散層２２まで到達する孔を、層間絶縁膜１４、Ａｌ2Ｏ3膜１３、Ｔｉ膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。
【００４４】
次に、図２Ｋに示すように、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜１６を、例えばプラズマ増速ＣＶＤ法により形成する。
【００４５】
次いで、図２Ｌに示すように、上部電極１１ａまで到達する孔及び下部電極９ａまで到達する孔を、ＳｉＯＮ膜１６、層間絶縁膜１４、Ａｌ2Ｏ3膜１３及びＡｌ2Ｏ3膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。
【００４６】
続いて、図２Ｍに示すように、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次に、図２Ｎに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜を形成し、このＡｌ膜のパターニングを行うことにより、Ａｌ配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａ又は下部電極９ａとをＡｌ配線１７の一部で互いに接続する。
【００４７】
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００４８】
本実施形態では、上述のように、結晶化アニールの際のＯ2ガスの流量を適切に規定しているため、強誘電体膜１０の配向を極めて良好なものとすることができる。例えば強誘電体膜１０の（１１１）面のロッキング半値幅を４．６度以下とすることができる。このため、強誘電体膜１０として、１５０ｎｍ以下のものを形成しても、十分にその特性を引き出すことができる。なお、酸化性ガスとして、Ｏ2ガスの他にＯ3ガス又はＮ2Ｏガスを用いてもよい。また、不活性ガスとして、Ａｒガスの他にＮ2ガス又はＨｅガスを用いてもよい。
【００４９】
また、結晶化アニールに関し、１回目のアニールは、５５０℃以上、例えば５８０℃〜６５０℃で行うことが好ましい。また、２回目のアニールは、６５０℃以上、例えば７２５℃〜７７５℃で行うことが好ましい。更に、２回目のアニールは、酸素濃度が５０％以上の雰囲気中で行うことが好ましい。
【００５０】
また、図３１に示すように、上部電極膜１１を形成した後に、上部電極膜１１に酸化イリジウム膜等の導電膜１８を形成してもよい。この導電膜１８は、後に上部電極膜１１と同時にパターニングすればよい。この場合、例えば、強誘電体膜１０の厚さを１５０ｎｍ以下とし、強誘電体膜１０の形成と上部電極膜１１の形成との間に行う結晶化アニールを、Ｏ2ガス等の酸化性ガスの流量：５０ｓｃｃｍ未満、Ａｒガス等の不活性ガスの流量：１５００ｓｃｃｍ以上の条件で行うことが好ましい。結晶化アニールの条件の一例としては、温度：５４０℃〜６２０℃（特に５８５℃）、Ｏ2ガスの流量：１０ｓｃｃｍ〜５０ｓｃｃｍ、Ａｒガスの流量：１５００ｓｃｃｍ以上というものが挙げられる。また、上部電極膜１１の厚さは、例えば１００ｎｍ以下とする。更に、上部電極膜１１の形成と導電膜１８の形成との間に、酸化性雰囲気（例えば、Ｏ2ガス等の酸化性ガスとＡｒガス等の不活性ガスとの混合雰囲気）中で熱処理を行うことが好ましい。この熱処理は、例えば、温度：６５０℃以上（好ましくは７００℃〜７５０℃）、Ｏ2ガスの流量：１０ｓｃｃｍ以上の条件下で行う。このような処理を行うことにより、例えば、強誘電体膜１０の主な結晶面のロッキング半値幅を４．６度以下とすることができる。上部電極膜１１としては、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）及び／又はＳｒＲｕＯ3を含む金属膜又は金属酸化物導電膜を１又は２以上形成すればよい。
【００５１】
次に、本願発明者が実際に行った試験の結果について説明する。
【００５２】
（第１の試験）
第１の試験では、上述の実施形態に倣って下部電極膜を２種類の方法で形成した。その後、強誘電体膜の形成及び結晶化アニールを行った。また、いずれの方法においても、強誘電体膜（ＰＬＺＴ）を結晶化させるために行う１回目のＲＴＡの際のＯ2ガスの流量を変化させた。但し、Ｏ2ガス及びＡｒガスの総流量は２０００ｓｃｃｍに固定した。そして、ＰＬＺＴ膜の形成後に、ＰＬＺＴ膜の（１１１）面のロッキングカーブの半値幅（ロッキング半値幅）及び（１０１）面のピーク値を測定した。（１１１）面がスイッチング可能な配向面であるのに対し、（１０１）面はスイッチング可能であるが、強度が弱い配向面である。（１１１）面のロッキング半値幅は４軸Ｘ線回折により求め、（１０１）面のピーク値は３軸Ｘ線回折により求めた。これらの結果を、夫々図３、図４に示す。なお、図３及び図４中の◆は、高温で下部電極膜を形成した場合の結果を示し、■は、低温で下部電極膜を形成した場合の結果を示す。
【００５３】
図３に示すように、Ｏ2ガスの流量が低くなるほど、ロッキング半値幅が小さくなり、結晶性が向上した。特に、Ｏ2ガスの流量が７５ｓｃｃｍ以下の範囲において低いロッキング半値幅が得られた。また、図４に示すように、Ｏ2ガスの流量が２５ｓｃｃｍ〜７５ｓｃｃｍの範囲において、ＰＬＺＴ膜の（１０１）面への配向はほとんど検出されなかった。但し、Ｏ2ガスの流量が１５ｓｃｃｍ以下の範囲では、ＰＬＺＴ膜が若干（１０１）面へ配向した。これは、酸素欠損が生じたためであると考えられる。これらの結果を考慮すると、Ｏ2ガスの流量は２５ｓｃｃｍ〜７５ｓｃｃｍであることが好ましい。
【００５４】
（第２の試験）
第２の試験では、第１の試験と同様にして強誘電体膜の結晶化アニールまでの工程を行った後に上部電極膜を形成し、その後、平面形状が、一辺の長さが５０μｍである正方形の強誘電体キャパシタ（ディスクリート）を形成した。そして、強誘電体キャパシタの形成後に、パルス幅が１μｓｅｃのパルス電圧を印加したときの平均スイッチング電荷量ＱSWを測定した。スイッチング電荷量ＱSWは、数１により求めた値である。この結果を図５に示す。
【００５５】
図５に示すように、Ｏ2ガスの流量が１００ｓｃｃｍを超えた範囲では、ＰＬＺＴ膜の（１０１）面配向が低下してスイッチング電荷量ＱSWが低かった。また、Ｏ2ガスの流量が１５ｓｃｃｍ以下の範囲でも、スイッチング電荷量ＱSWが低かった。一般的に、ＰＬＺＴ膜では、（１１１）面に強く配向しているときには、結晶粒が上面から下面まで柱状結晶になっており、高いスイッチング電荷量ＱSWが得られる。これに対し、Ｏ2ガスの流量が１５ｓｃｃｍ以下の場合、酸素欠損により、柱状結晶の他に大きな結晶粒も混在する。このような大きな結晶粒は、不規則に配向するため、これが存在する領域は分極反転に寄与しにくく、高いスイッチング電荷量ＱSWが得られなくなるのである。
【００５６】
（第３の試験）
第３の試験では、上述の実施形態に倣って強誘電体膜を４種類の方法で形成し、その配向を調査した。これらの方法では、強誘電体膜（ＰＬＺＴ）を結晶化させるために行う１回目のＲＴＡの際の温度を変化させた。下部電極膜は、第１の実験における低温の条件（■）で形成した。結晶化のためのＲＴＡについては、１回目のＲＴＡにおいて、Ｏ2ガスの流量を５０ｓｃｃｍ、Ａｒガスの流量を１９５０ｓｃｃｍとし、温度を５８５℃、６００℃、６１５℃又は６３０℃とし、時間を９０秒間とした。また、２回目のＲＴＡは、７５０℃の酸素雰囲気中で６０秒間行った。そして、４軸Ｘ線回折によりＰＬＺＴ膜の（１１１）面のロッキング半値幅を求めた。この結果を図６に示す。
【００５７】
図６に示すように、いずれのＲＴＡ温度においても良好な結果が得られた。また、図示しないが、強誘電体キャパシタ（ディスクリート）の形成後にスイッチング電荷量ＱSWの測定を行った結果においても、図５に示すものと同様の結果が得られた。更に、２回目のＲＴＡの温度を変化させてもＰＬＺＴ膜の（１１１）面への配向性及びスイッチング電荷量ＱSWはほとんど変化しなかった。これらの結果から、ＰＬＺＴ膜の（１１１）面への配向は、１回目のＲＴＡにより大きな影響を受けていると考えられる。
【００５８】
（第４の試験）
第４の試験では、上述の実施形態に倣って３種類の厚さの強誘電体膜を形成した。なお、下部電極膜としては、第１〜第３の試験で形成したものとは異なるものを形成した。４軸Ｘ線回折により下部電極膜（Ｐｔ膜）の（１１１）面配向を測定したところ、そのロッキング半値幅は３．０度程度であった。強誘電体膜の形成後には、Ａｒ及びＯ2の雰囲気下で６００℃以下のＲＴＡを行った。次に、厚さが５０ｎｍのＩｒＯx膜を上部電極膜として形成した。次いで、上部電極膜及びＰＬＺＴ膜に対して、７００℃以上のＡｒ及びＯ2の雰囲気中（Ｏ2濃度：０．１−１００％、制限なし）でＲＴＡを行った。このアニールにより、ＰＬＺＴ膜が完全に結晶化すると共に、強誘電体膜と上部電極膜との界面が改善された。更に、下部電極膜（Ｐｔ膜）が緻密化し、下部電極とＰＬＺＴ膜との間の境界面近傍におけるＰｔとＯとの相互拡散が抑制されるようになる。そして、第１の試験と同様に、ＰＬＺＴ膜の（１１１）面のロッキング半値幅及び（１０１）面のピーク値を測定した。これらの結果を図７〜図１２に示す。図７は、ＰＬＺＴ膜の厚さが２００ｎｍの場合の（１０１）面のピーク値を示し、図８は、ＰＬＺＴ膜の厚さが２００ｎｍの場合の（１１１）面のロッキング半値幅を示す。図９は、ＰＬＺＴ膜の厚さが１５０ｎｍの場合の（１０１）面のピーク値を示し、図１０は、ＰＬＺＴ膜の厚さが１５０ｎｍの場合の（１１１）面のロッキング半値幅を示す。図１１は、ＰＬＺＴ膜の厚さが１２０ｎｍの場合の（１０１）面のピーク値を示し、図１２は、ＰＬＺＴ膜の厚さが１２０ｎｍの場合の（１１１）面のロッキング半値幅を示す。なお、図７、図９及び図１１中の「ｃｅｎｔｅｒ」は、ウェハの中央部でのピーク強度を示し、「ｂｏｔｔｏｍ」はウェハの下部（中央部よりオリエンテーションフラットが形成された側の部分）におけるピーク強度を示している。
【００５９】
図７に示すように、ＰＬＺＴ膜の厚さが２００ｎｍの場合には、Ｏ2ガスの流量が２０ｓｃｃｍ〜１００ｓｃｃｍの範囲において、ＰＬＺＴ膜は（１０１）面にほとんど配向していなかった。一方、Ｏ2ガスの流量が１５ｓｃｃｍ以下の範囲では、酸素欠損のために（１０１）面に若干配向した。また、図８に示すように、Ｏ2ガスの流量が低いほど、ロッキング半値幅が低くなり、Ｏ2ガスの流量が１０ｓｃｃｍ〜５０ｓｃｃｍの範囲において、４．５度以下の良好なロッキング半値幅が得られた。特に、Ｏ2ガスの流量が２５ｓｃｃｍ程度であると、ロッキング半値幅が４．０度以下となった。これらを考慮すると、Ｏ2ガスの流量は２０ｓｃｃｍ〜５０ｓｃｃｍであることが特に好ましい。
【００６０】
図９に示すように、ＰＬＺＴ膜の厚さが１５０ｎｍの場合には、Ｏ2ガスの流量が１５ｓｃｃｍ〜１００ｓｃｃｍの範囲において、ＰＬＺＴ膜は（１０１）面にほとんど配向していなかった。一方、Ｏ2ガスの流量が１０ｓｃｃｍ以下の範囲では、酸素欠損のために（１０１）面に若干配向した。また、図１０に示すように、Ｏ2ガスの流量が低いほど、ロッキング半値幅が低くなり、Ｏ2ガスの流量が１０ｓｃｃｍ〜５０ｓｃｃｍの範囲において、４．５度以下の良好なロッキング半値幅が得られた。特に、Ｏ2ガスの流量が２５ｓｃｃｍ程度であると、ロッキング半値幅が４．１度以下となった。これらを考慮すると、Ｏ2ガスの流量は１５ｓｃｃｍ〜５０ｓｃｃｍであることが特に好ましい。
【００６１】
図１１に示すように、ＰＬＺＴ膜の厚さが１２０ｎｍの場合には、Ｏ2ガスの流量が１０ｓｃｃｍ〜１００ｓｃｃｍの範囲において、ＰＬＺＴ膜は（１０１）面にほとんど配向していなかった。一方、Ｏ2ガスの流量が５ｓｃｃｍ以下の範囲では、酸素欠損のために（１０１）面に若干配向した。また、図１２に示すように、Ｏ2ガスの流量が低いほど、ロッキング半値幅が低くなり、Ｏ2ガスの流量が１０ｓｃｃｍ〜５０ｓｃｃｍの範囲において、４．５度以下の良好なロッキング半値幅が得られた。特に、Ｏ2ガスの流量が２５ｓｃｃｍ程度であると、ロッキング半値幅が４．２度以下となった。これらを考慮すると、Ｏ2ガスの流量は１０ｓｃｃｍ〜５０ｓｃｃｍであることが特に好ましい。
【００６２】
（第５の試験）
第５の試験では、第４の試験と同様にして強誘電体膜の結晶化アニール（ＲＴＡ）までの工程を行った後に上部電極膜上に酸化イリジウム膜（厚さ：２００ｎｍ）を形成した。なお、１回目のＲＴＡ時のＯ2ガスの流量は２５ｓｃｃｍとした。その後、一辺の長さが５０μｍである正方形の強誘電体キャパシタ（ディスクリート）、及び、長辺の長さが１．５０μｍ、短辺の長さが１．１５μｍである１４２８個の長方形の強誘電体キャパシタ（セルアレイ）を形成した。更に、３層の配線を形成した。そして、スイッチング電荷量及びリーク電流等を測定した。
【００６３】
図１３は、強誘電体キャパシタ（ディスクリート）におけるスイッチング電荷量の測定結果を示すグラフであり、図１４は、強誘電体キャパシタ（セルアレイ）におけるスイッチング電荷量の測定結果を示すグラフである。スイッチング電荷量の測定においては、印加電圧を３Ｖ、パルス幅を１μｓｅｃとした。図１３及び図１４に示すように、ＰＬＺＴ膜の厚さが２００ｎｍ及び１５０ｎｍの場合には、スイッチング電荷量に大きな相違は生じなかった。これに対し、ＰＬＺＴ膜の厚さが１２０ｎｍとなると、スイッチング電荷量が若干低下した。
【００６４】
図１５は、強誘電体キャパシタ（ディスクリート）におけるリーク電流の測定結果を示すグラフであり、図１６は、強誘電体キャパシタ（セルアレイ）におけるリーク電流の測定結果を示すグラフである。リーク電流の測定においては、印加電圧を５Ｖとした。図１５及び図１６に示すように、ＰＬＺＴ膜の厚さが薄くなるほど、リーク電流が増加したが、いずれも問題のない程度であった。
【００６５】
図１７は、強誘電体キャパシタ（１Ｔ１Ｃ型のセルアレイ）における「Ｐ−Ｕ（図３５参照）」の測定結果を示すグラフである。図１７に示すように、ＰＬＺＴ膜が薄くなるほど、同一の印加電圧の下で強誘電体キャパシタに作用する電界が大きくなるので、スイッチング電荷量の立ち上がりが速くなる。このことは、低電圧動作に非常に好ましい。
【００６６】
図１８は、強誘電体キャパシタ（１Ｔ１Ｃ型のセルアレイ）における歩留りの測定結果を示すグラフである。歩留りの測定においては、動作電圧を３Ｖとした。図１８中の棒グラフはＰＴ歩留り（ＰＴ１、ＰＴ２及びＰＴ３）を示している。ＰＴ１は、書き込みを行った後に読み出しを行ったときの歩留りを示し、ＰＴ２は、読み出し前に２５０℃での熱処理を行ったときの歩留りを示し、ＰＴ３は、ＰＴ２に対し熱処理後にデータを反転したときの歩留りを示す。また、図１８中の折れ線グラフはＰＴレシオ（割合）を示しており、◆は「ＰＴ２／ＰＴ１」の値を示し、●は「ＰＴ３／ＰＴ２」の値を示す。いずれの条件下においても、良好な歩留りが得られた。
【００６７】
（第６の試験）
第６の試験では、上述の実施形態に倣って強誘電体膜（厚さ：１５０ｎｍ）を種々の方法で形成し、その配向を調査した。これらの方法では、強誘電体膜（ＰＬＺＴ）を結晶化させるために行う１回目のＲＴＡの際の条件を変化させた。下部電極膜は、第１の実験における高温の条件（◆）で形成した。結晶化のためのＲＴＡについては、１回目のＲＴＡにおいて、Ｏ2ガスの流量、Ａｒガスの流量及び温度を変化させ、時間を９０秒間とした。また、２回目のＲＴＡは、７５０℃の酸素雰囲気中で行った。そして、４軸Ｘ線回折によりＰＬＺＴ膜の（１１１）面のロッキング半値幅を求めた。この結果を図１９に示す。また、図２０に、強誘電体キャパシタ（ディスクリート）における印加電圧とスイッチング電荷量との関係を示す。なお、図２０に示す結果を得るに当たっては、１回目のＲＴＡの際に、Ｏ2ガスの流量を２５ｓｃｃｍとし、Ａｒガスの流量を１９８０ｓｃｃｍとした。
【００６８】
図１９に示すように、Ｏ2ガスの流量が低いほど、ロッキング半値幅が低くなった。また、１回目のＲＴＡの温度が高いほど、ロッキング半値幅が低くなり、ＰＬＺＴ膜の結晶性が向上した。そして、Ｏ2ガスの流量を５０ｓｃｃｍとし、アニール温度を６１５℃以上とすれば、ロッキング半値幅が４．３度以下になると考えられる。また、図２０に示すように、アニール温度が高くなると、ＰＬＺＴ膜の結晶性が向上したが、どの印加電圧でもキャパシタのスイッチング電荷量が低下した。このことから、６５０℃以上の温度でアニールすると、ＰＬＺＴ膜は完全に結晶化されて、２回目のＲＴＡアニールでは、ＰＬＺＴ膜中の酸素欠損をなかなか補償しにくくなると考えられる。この結果により、１回目アニールの温度は６５０℃以下を望ましい。
【００６９】
（第７の試験）
第７の試験では、第６の試験と同様にして強誘電体膜の結晶化アニールまでの工程を行った後に上部電極膜を形成し、その後、セルアレイ及びディスクリートの強誘電体キャパシタを形成した。更に、アルミナ保護膜を形成した後、１層の配線を形成した。そして、スイッチング電荷量及びリーク電流を測定した。強誘電体膜の結晶化アニールの際には、Ｏ2ガスの流量を２５ｓｃｃｍとし、Ａｒガスの流量を１９８０ｓｃｃｍとした。
【００７０】
図２１は、セルアレイにおけるスイッチング電荷量の測定結果を示すグラフであり、図２２は、セルアレイ及びディスクリートにおけるリーク電流の測定結果を示すグラフである。スイッチング電荷量の測定においては、印加電圧を１．８Ｖ、３Ｖとした。また、リーク電流の測定においては、印加電圧を＋５Ｖ、−５Ｖとした。印加電圧が３Ｖのスイッチング電荷量は、アニール温度が６００℃〜６３０℃の範囲において、ほとんど変化しなかったが、印加電圧が１．８Ｖのスイッチング電荷量は、アニール温度が高いほど、若干高くなった。また、リーク電流は、アニール温度が高いほど低くなった。
【００７１】
（第８の試験）
第８の試験では、第６の試験と同様に、上述の実施形態に倣って強誘電体膜（厚さ：１２０ｎｍ）を種々の方法で形成し、その配向を調査した。これらの方法では、強誘電体膜（ＰＬＺＴ）を結晶化させるために行う１回目のＲＴＡの際の条件を変化させた。下部電極膜は、第１の実験における高温の条件（◆）で形成した。結晶化のためのＲＴＡについては、１回目のＲＴＡにおいて、Ｏ2ガスの流量、Ａｒガスの流量及び温度を変化させ、時間を９０秒間とした。また、２回目のＲＴＡは、７５０℃の酸素雰囲気中で行った。そして、４軸Ｘ線回折によりＰＬＺＴ膜の（１１１）面のロッキング半値幅を求めた。この結果を図２３に示す。なお、図２３中の「ｃｅｎｔｅｒ」は、ウェハの中央部でのピーク強度を示し、「ｔｏｐ」はウェハの上部におけるピーク強度を示し、「ｂｏｔｔｏｍ」はウェハの下部におけるピーク強度を示し、「ｌｅｆｔ」はウェハの左部におけるピーク強度を示し、「ｒｉｇｈｔ」はウェハの右部におけるピーク強度を示し、「ａｖｅｒａｇｅ」は、これらの平均値を示している。
【００７２】
図２３に示すように、Ｏ2ガスの流量が低いほど、また、アニール温度が高いほど、ロッキング半値幅が小さくなり、結晶性が向上した。例えば、Ｏ2ガスの流量が２５ｓｃｃｍ、アニール温度が６１５℃以上の条件下では、４．３度以下の良好なロッキング半値幅が得られた。
【００７３】
（第９の試験）
第９の試験では、第８の試験と同様にして強誘電体膜の結晶化アニールまでの工程を行った後に上部電極膜を形成し、その後、セルアレイ及びディスクリートの強誘電体キャパシタを形成した。更に、アルミナ保護膜を形成した後、１層の配線を形成した。そして、スイッチング電荷量、リーク電流及び抗電圧Ｖｃを測定した。
【００７４】
図２４は、ディスクリートにおけるスイッチング電荷量の測定結果を示すグラフであり、図２５は、セルアレイにおけるスイッチング電荷量の測定結果を示すグラフである。ディスクリートにおけるスイッチング電荷量は、印加電圧を３．０Ｖとして測定した。また、セルアレイにおけるスイッチング電荷量は、印加電圧を１．８Ｖ、３．０Ｖとして測定した。図２４及び図２５に示すように、アニール温度が６００℃〜６３０℃の範囲、Ｏ2ガスの流量が１５ｓｃｃｍ〜２５ｓｃｃｍの範囲では、スイッチング電荷量はほとんど変化しなかった。
【００７５】
図２６は、ディスクリートにおけるリーク電流の測定結果を示すグラフである。リーク電流の測定においては、印加電圧を＋５Ｖ、−５Ｖとした。図２６に示すように、アニール温度が高いほどリーク電流が低くなった。
【００７６】
図２７は、抗電圧Ｖｃの測定結果を示すグラフである。抗電圧Ｖｃの測定に当たっては、図３５に示すような印加電圧と分極量との関係を示すヒステリシスループを求め、このヒステリシスループから種々の値を求めた。そして、印加電圧と値Ｐとの関係を得た後、印加電圧の変化に対する値Ｐの変化の割合が最も大きい印加電圧を抗電圧Ｖｃとした。なお、◆は変化の割合が正の場合の抗電圧Ｖｃ（＋）を示し、■は変化の割合が負の場合の抗電圧Ｖｃ（−）を示す。一般に、抗電圧Ｖｃが小さいほど、低電圧動作に有利である。図２７に示すように、いずれの条件においても、従来のものより小さい抗電圧が得られた。この傾向は、ＰＬＺＴ膜が薄いほど顕著であった。
【００７７】
（第１０の試験）
第１０の試験では、第９の試験で作製したセルアレイの試料における疲労損失（ストレスサイクルの依存関係）を調査した。ここでは、読み出し電圧を３Ｖとし、ストレス電圧を７Ｖとした。この結果を図２８に示す。なお、一般に、ＰＬＺＴ膜の結晶性が良好なほど、疲労損失が低く抑えられる。
【００７８】
図２８に示すように、１回目のアニールを、温度：６００℃、Ｏ2ガスの流量：２５ｓｃｃｍの条件下で行った場合には、２×１０9サイクルにおける初期値を基準とした疲労損失が７６％であった。これに対し、１回目のアニールを、温度：６１５℃、Ｏ2ガスの流量：１５ｓｃｃｍの条件下で行った場合には、疲労損失が６１％であり、１回目のアニールを、温度：６３０℃、Ｏ2ガスの流量：１５ｓｃｃｍの条件下で行った場合には、疲労損失が６２％であった。なお、前者の条件下で作製された試料におけるＰＬＺＴ膜の（１１１）面のロッキング半値幅は４．４９度であり、後者では４．１３度以下であった。このことから、ロッキング半値幅を４．２度以下にすることができれば、疲労損失を低減することができるといえる。
【００７９】
（第１１の試験）
第１１の試験では、第９の試験で作製したセルアレイの試料におけるインプリント特性を調査した。ここでは、５０４時間の熱処理を行った後のＯＳ＿ＲＡＴＥによりインプリント特性を評価した。ＯＳ＿Ｒａｔｅはその絶対値が低いほどインプリントしにくいことを示している。
【００８０】
この結果を図２９に示す。図２９には、各試料における最も劣悪な値を示してある。図２９に示すように、アニール温度：６００℃、Ｏ2ガスの流量：２５ｓｃｃｍの条件下で行った試料と他の試料とを比較すると、後者において１０％程度良好な結果が得られた。これは、ＰＬＺＴ膜の半値幅が低いほどＯＳ＿Ｒａｔｅの絶対値が低くなり、インプリントしにくいことを意味している。
【００８１】
（第１２の試験）
第１２の試験では、上述の実施形態に倣って種々の方法でＰＬＺＴ膜の形成及び結晶化アニールを行った。第１の試料では、ＰＬＺＴ膜の厚さを１５０ｎｍとし、１回目のＲＴＡの条件を、Ａｒガスの流量：１９８０ｓｃｃｍ、Ｏ2ガスの流量：２５ｓｃｃｍ、温度：６００℃、時間：９０秒間とした。第２の試料では、ＰＬＺＴ膜の厚さを１５０ｎｍとし、１回目のＲＴＡの条件を、Ａｒガスの流量：１９８０ｓｃｃｍ、Ｏ2ガスの流量：２５ｓｃｃｍ、温度：６３０℃、時間：９０秒間とした。第３の試料では、ＰＬＺＴ膜の厚さを１２０ｎｍとし、１回目のＲＴＡの条件を、Ａｒガスの流量：１９８０ｓｃｃｍ、Ｏ2ガスの流量：１５ｓｃｃｍ、温度：６３０℃、時間：９０秒間とした。また、２回目のＲＴＡは、７５０℃の酸素雰囲気中で行った。そして、４軸Ｘ線回折によりＰＬＺＴ膜の（１１１）面のロッキング半値幅を求めた。この結果、各試料の面内５点の平均値は、夫々４．４０度、３．９６度、４．０４度であった。
【００８２】
その後、上部電極膜の形成、強誘電体キャパシタの形成、アルミナ保護膜の形成及び３層の配線の形成を行った。そして、第５の試験と同様に、初期歩留りの測定を行った。この結果を図３０に示す。図３０中の凡例は、図１８中のものと同一である。図３０に示すように、ロッキング半値幅が低いものほど、高いＰＴレシオ（割合）が高くなった。
【００８３】
なお、強誘電体膜の形成方法としては、スパッタ法及びＭＯＣＶＤ法の他に、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。また、強誘電体膜としては、例えば、熱処理により結晶構造がＢｉ層状構造又はペロブスカイト構造となる膜を形成することができる。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＡＢＯ3で表される膜が挙げられる。また、強誘電体膜の他に、酸化Ｚｒ膜、Ｐｂ系の膜等の高誘電体膜を形成してもよい。
【００８４】
また、上部電極膜の最下層を形成する際には、例えば、白金、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム及び／又はパラジウムを含むターゲットを用いたスパッタリングを、これらの貴金属元素の酸化が生じる条件下で行うことができる。特に、Ｉｒ酸化膜を形成する場合には、成膜温度を２０℃乃至４００℃、例えば３００℃とすることが好ましく、また、スパッタガスを構成する酸素ガス及び不活性ガスの圧力に対する酸素ガスの分圧を１０％乃至６０％とすることが好ましい。
【００８５】
更に、上部電極膜の初期層上に形成する導電膜はＩｒＯx膜に限定されるものではなく、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及び／又はパラジウム（Ｐｄ）等の貴金属元素を含有する金属膜を形成してもよく、これらの酸化膜、例えばＳｒＲｕＯ3膜を形成してもよい。また、導電膜として、２層構造以上の膜を形成してもよい。
【００８６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８７】
（付記１）
下部電極膜を形成する工程と、
前記下部電極膜上に高誘電体膜を形成する工程と、
前記高誘電体膜に対して、酸化雰囲気中で熱処理を行うことにより、前記高誘電体膜を結晶化する工程と、
前記高誘電体膜上に上部電極膜を形成する工程と、
を有し、
前記熱処理の際に、酸化性ガスの流量を１０ｓｃｃｍ乃至１００ｓｃｃｍとすることを特徴とする半導体装置の製造方法。
【００８８】
（付記２）
前記酸化性ガスの流量を５０ｓｃｃｍ以下とすることを特徴とする付記１に記載の半導体装置の製造方法。
【００８９】
（付記３）
前記酸化性ガスとして、Ｏ2ガス、Ｏ3ガス及びＮ2Ｏガスからなる群から選択された１種を用いることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００９０】
（付記４）
前記熱処理の際に、不活性ガスを１５００ｓｃｃｍ以上で供給することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００９１】
（付記５）
前記不活性ガスとして、Ａｒガス、Ｎ2ガス及びＨｅガスからなる群から選択された１種を用いることを特徴とする付記４に記載の半導体装置の製造方法。
【００９２】
（付記６）
前記熱処理を５５０℃以上の温度で行うことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００９３】
（付記７）
前記熱処理を５８０℃乃至６５０℃の温度で行うことを特徴とする付記６に記載の半導体装置の製造方法。
【００９４】
（付記８）
前記高誘電体膜として強誘電体膜を形成することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００９５】
（付記９）
前記熱処理を行う工程と前記上部電極膜を形成する工程との間に、前記熱処理時よりも高い温度で前記高誘電体膜に対して第２の熱処理を行う工程を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００９６】
（付記１０）
前記第２の熱処理を酸素濃度が５０％以上の雰囲気中で行うことを特徴とする付記９に記載の半導体装置の製造方法。
【００９７】
（付記１１）
前記第２の熱処理を酸素雰囲気中で行うことを特徴とする付記１０に記載の半導体装置の製造方法。
【００９８】
（付記１２）
前記第２の熱処理を６５０℃以上の温度で行うことを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記１３）
前記第２の熱処理を７２５℃乃至７７５℃の温度で行うことを特徴とする付記１２に記載の半導体装置の製造方法。
【０１００】
（付記１４）
前記上部電極膜を形成する工程の後に、前記上部電極膜上に導電膜を形成する工程を有することを特徴とする付記１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【０１０１】
（付記１５）
前記高誘電体膜の厚さを１５０ｎｍ以下とすることを特徴とする付記１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１０２】
（付記１６）
前記高誘電体膜の（１１１）面のロッキングカーブの半値幅を４．６度以下とすることを特徴とする付記１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【０１０３】
（付記１７）
前記高誘電体膜の（１１１）面のロッキングカーブの半値幅を４．２度以下とすることを特徴とする付記１６に記載の半導体装置の製造方法。
【０１０４】
（付記１８）
前記高誘電体膜として、アモルファス状の膜又は微結晶からなる膜を形成することを特徴とする付記１乃至１７のいずれか１項に記載の半導体装置の製造方法。
【０１０５】
（付記１９）
下部電極膜を形成する工程と、
前記下部電極膜上に高誘電体膜を形成する工程と、
流量が５０ｓｃｃｍ未満の酸化性ガスと流量が１５００ｓｃｃｍ以上の不活性ガスとの混合雰囲気中で第１の熱処理を行うことにより、前記高誘電体膜を結晶化する工程と、
前記高誘電体膜上に第１の上部電極膜を形成する工程と、
酸化性雰囲気中で第２の熱処理を行う工程と、
前記第１の上部電極膜上に第２の上部電極膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０６】
（付記２０）
前記第１の熱処理を５４０℃乃至６２０℃の温度で行うことを特徴とする付記１９に記載の半導体装置の製造方法。
【０１０７】
（付記２１）
前記第１の熱処理を５８５℃で行うことを特徴とする付記１９に記載の半導体装置の製造方法。
【０１０８】
（付記２２）
前記第１の上部電極膜として、白金、イリジウム、ルテニウム、ロジウム及びＳｒＲｕＯ3からなる群から選択された少なくとも１種を含む金属膜又は金属酸化物導電膜を１又は２以上形成すること特徴とする付記１９乃至２１のいずれか１項に記載の半導体装置の製造方法。
【０１０９】
（付記２３）
前記第２の熱処理を６５０℃以上の温度で行うことを特徴とする付記１９乃至２２のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２Ａ】本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｄ】図２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｅ】図２Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｆ】図２Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｇ】図２Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｈ】図２Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｉ】図２Ｈに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｊ】図２Ｉに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｋ】図２Ｊに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｌ】図２Ｋに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｍ】図２Ｌに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｎ】図２Ｍに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】（１１１）面のロッキング半値幅を示すグラフである。
【図４】（１０１）面のピーク値を示すグラフである。
【図５】平均スイッチング電荷量を示すグラフである。
【図６】（１１１）面のロッキング半値幅を示すグラフである。
【図７】ＰＬＺＴ膜の厚さが２００ｎｍの場合の（１０１）面のピーク値を示すグラフである。
【図８】ＰＬＺＴ膜の厚さが２００ｎｍの場合の（１１１）面のロッキング半値幅を示すグラフである。
【図９】ＰＬＺＴ膜の厚さが１５０ｎｍの場合の（１０１）面のピーク値を示すグラフである。
【図１０】ＰＬＺＴ膜の厚さが１５０ｎｍの場合の（１１１）面のロッキング半値幅を示すグラフである。
【図１１】ＰＬＺＴ膜の厚さが１２０ｎｍの場合の（１０１）面のピーク値を示すグラフである。
【図１２】ＰＬＺＴ膜の厚さが１２０ｎｍの場合の（１１１）面のロッキング半値幅を示すグラフである。
【図１３】ディスクリートにおけるスイッチング電荷量を示すグラフである。
【図１４】セルアレイにおけるスイッチング電荷量を示すグラフである。
【図１５】ディスクリートにおけるリーク電流を示すグラフである。
【図１６】セルアレイにおけるリーク電流を示すグラフである。
【図１７】Ｐ−Ｕを示すグラフである。
【図１８】歩留りを示すグラフである。
【図１９】（１１１）面のロッキング半値幅を示すグラフである。
【図２０】ディスクリートにおける印加電圧とスイッチング電荷量との関係を示すグラフである。
【図２１】セルアレイにおけるスイッチング電荷量を示すグラフである。
【図２２】セルアレイ及びディスクリートにおけるリーク電流を示すグラフである。
【図２３】（１１１）面のロッキング半値幅を示すグラフである。
【図２４】ディスクリートにおけるスイッチング電荷量を示すグラフである。
【図２５】セルアレイにおけるスイッチング電荷量を示すグラフである。
【図２６】ディスクリートにおけるリーク電流を示すグラフである。
【図２７】抗電圧Ｖｃを示すグラフである。
【図２８】セルアレイの試料における疲労損失を示すグラフである。
【図２９】インプリント特性を示すグラフである。
【図３０】歩留りを示すグラフである。
【図３１】本発明の他の実施形態を示す断面図である。
【図３２】（１１１）面のロッキング半値幅（従来）を示すグラフである。
【図３３】スイッチング電荷量（従来）を示すグラフである。
【図３４】抗電圧Ｖｃ（従来）を示すグラフである。
【図３５】ヒステリシスループを示す図である。
【符号の説明】
【０１１１】
９：下部電極膜
９ａ：下部電極
１０：強誘電体膜
１０ａ：容量絶縁膜
１１：上部電極膜
１１ａ：上部電極
１８：導電膜
１０１：強誘電体キャパシタ
１０２：ＭＯＳトランジスタ
１０３：ビット線
１０４：ワード線
１０５：プレート線
【図１】
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【図２Ａ】
2006278550.tif 000006
【図２Ｂ】
2006278550.tif 000007
【図２Ｃ】
2006278550.tif 000008
【図２Ｄ】
2006278550.tif 000009
【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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