(57)【要約】【課題】実装するメモリに高速動作のための複雑な入出力回路や制御回路を取り込まなくても、高速メモリアクセスの為のプロトコルなど必要な機能や性能を容易に実現する。【解決手段】メモリモジュール（ＭＯＤｃ）は、プロトコル制御形態に基づく制御信号が供給される入出力端子（ＩＰＯ０〜１５）と、入出力端子に接続され、異なるアクセス制御形態を相互に変換するプロトコルコンバータ（２３）と、プロトコルコンバータを介して入出力端子と接続され、プロトコル制御形態とは異なるアクセス制御形態に基づき動作するＳＤＲＡＭデバイス（Ｍ０〜Ｍ１５）と、を有する。プロトコルコンバータは、並直変換機能を有するレジスタバッファ（ＲＢＵＦｃ０〜ＲＢＵＦｃ１５）を有し、入出力端子からＳＤＲＡＭデバイスへ供給される直列データを並列データに変換し、ＳＤＲＡＭデバイスから入出力端子へ供給される並列データを直列データに変換する。【選択図】図７
2006236388.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板に設けられた複数個の外部端子と、
前記外部端子に接続された変換手段と、
前記配線基板に設けられ、前記変換手段を介して前記外部端子と接続された複数個の半導体記憶装置と、を有し、
前記外部端子には、第一のアクセス形態に基づく制御信号が供給され、
複数個の前記半導体記憶装置は、前記第一のアクセス形態とは異なる第二のアクセス形態に基づき動作するメモリモジュール。
【請求項２】
前記変換手段は、異なるアクセス形態を相互に変換する手段である請求項１記載のメモリモジュール。
【請求項３】
前記第一のアクセス形態は、プロトコル制御方式である請求項２記載のメモリモジュール。
【請求項４】
前記変換手段は、前記複数個の外部端子から入力され前記複数個の半導体記憶装置へ供給される情報を所定ビット数単位で直列から並列に変換し、前記複数個の半導体記憶装置から出力され前記複数個の外部端子へ供給される情報を所定ビット数単位で並列から直列に変換するバッファ手段を有する請求項２記載のメモリモジュール。
【請求項５】
マイクロプロセッサと、
前記マイクロプロセッサに結合されたメモリコントローラと、
メモリバスにより前記メモリコントローラと結合された第一のメモリモジュールとを含み、
前記メモリコントローラは、前記メモリバスを介して第一のアクセス形態により前記第一のメモリモジュールを制御し、
前記第一のメモリモジュールは、
配線基板と、
前記配線基板に設けられた複数個の外部端子と、
前記外部端子に接続された変換手段と、
前記配線基板に設けられ、前記変換手段を介して前記外部端子と接続された複数個の半導体記憶装置と、を有し、
前記外部端子には、前記第一のアクセス形態に基づく制御信号が供給され、
複数個の前記半導体記憶装置は、前記第一のアクセス形態とは異なる第二のアクセス形態に基づき動作するデータ処理システム。
【請求項６】
前記変換手段は、異なるアクセス形態を相互に変換する手段である請求項５記載のデータ処理システム。
【請求項７】
前記第一のアクセス形態は、プロトコル制御方式である請求項６記載のデータ処理システム。
【請求項８】
前記変換手段は、前記複数個の外部端子から入力され前記複数個の半導体記憶装置へ供給される情報を所定ビット数単位で直列から並列に変換し、前記複数個の半導体記憶装置から出力され前記複数個の外部端子へ供給される情報を所定ビット数単位で並列から直列に変換するバッファ手段を有する請求項６記載のデータ処理システム。
【請求項９】
前記メモリコントローラと結合された第二のメモリモジュールをさらに含み、  前記メモリコントローラは、前記メモリバスを介して第一のアクセス形態により前記第二のメモリモジュールを制御し、
前記第二のメモリモジュールは、
配線基板と、
前記配線基板に設けられた複数個の外部端子と、
前記配線基板に設けられ、前記外部端子と接続された複数個の半導体記憶装置と、を有し、
前記外部端子には、前記第一のアクセス形態に基づく制御信号が供給され、
複数個の前記半導体記憶装置は、前記第一のアクセス形態に基づき動作する請求項５記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリモジュール及びそれを用いたデータ処理システムに係り、殊に、メモリモジュールの高速インタフェース技術に関し、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory：シンクロナス・ダイナミック・ランダム・アクセス・メモリ）を用いた高速メモリモジュールに適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、マイクロプロセッサの高性能化にともなって、主記憶についても高速化の要求が高まってきている。特にマルチメデイアパソコンなど大量の画像データの入出力を高速に行うシステムにおいて特に高速の主記憶に対する要求は高まる一方である。これに伴い、主記憶に用いられているＤＲＡＭ（Dynamic Random Access Memory：ダイナミック・ランダム・アクセス・メモリ）に関しては、ファーストページモードから、より高速なデータ転送が可能なＥＤＯ(Extended Data-OUT)ページモード品への移行が進み、最近ではシステムクロックに同期してＤＲＡＭ内部をパイプライン動作させる事により100MHz程度のデータ転送率を実現したＳＤＲＡＭも主記憶に使われ始めている。
【０００３】
一方、ＤＲＡＭの応用分野は多岐にわたっており、ゲーム機などのように数個程度を使うものから、ワークステーションなどのように数１０００個使うシステムなど、様々なニーズに対応する必要が生じている。大容量を実装する場合にはメモリバスを複数設け、並列化する事によりシステムとしてデータ転送速度を上げる事が可能である。しかし、その場合、メモリシステムを構成する増設単位は大きくなり、小容量のメモリしか必要としないシステムには適さないという問題があった。
【０００４】
小さな増設単位でも高いデータ転送速度を得るために、Rambus（ランバス）ＤＲＡＭ （以下ＲＤＲＡＭと略す）と呼ばれる新しい高速ＤＲＡＭも提案され、一部小容量システムに使われている。これは、入出力回路とメモリバスを高速動作向けに新しくしたＤＲＡＭである。すなわち、ＲＤＲＡＭは、コマンドによってアクセス制御されるプロトコル制御方式を採用するもので、予め決められた長さのパケットに読出しリクエストや書き込みリクエスト及びアドレス情報などを入れておき、それをＲＤＲＡＭが解読してリード動作やライト動作を行う。ＲＤＲＡＭは、例えば図２０に示されるように、プロセッサボードなどのマザーボード上のメモリバスＩＯ０〜ＩＯ１５に個々に搭載され、ＲＤＲＡＭ単位でその動作が選択される。前記パケットに入れられた制御情報とリード又はライトのデータ情報は同一バス上に伝達される。このようなプロトコル制御方式によるＲＤＲＡＭは、５００Ｍバイト／秒のような高速でデータの入出力を行うことができる。
【０００５】
尚、ＲＤＲＡＭについて記載された文献の例としては、500Mbyte/sec Data-Rate 512Kbits x9 DRAM Using a Novel I/O Interface (1992 Symposium on VLSI Circuits Digest of Technical Papers, pp.66-67)、日経エレクトロニクス（日経ＢＰ社1992.3.30発行  No.550）第１９７〜２０９頁がある。
【０００６】
【非特許文献１】500Mbyte/sec Data-Rate 512Kbits x9 DRAM Using a Novel I/O Interface (1992 Symposium on VLSI Circuits Digest of Technical Papers, pp.66-67)
【非特許文献２】日経エレクトロニクス（日経ＢＰ社1992.3.30発行  No.550）第１９７〜２０９頁
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような背景のもと、種々のシステムによってＤＲＡＭへの要求仕様は異なったものになりつつある。したがって、ある世代のＤＲＡＭに対して、極めて多くの品種を開発する必要が生じている。これによって、開発コストの上昇、品種構成に応じた製造面での対応、性能の異なる種々の製品をテステイングするためのオーバヘッドなど、色々な問題が生じると予想される。
【０００８】
こうした状況下、パソコンやワークステーションなどＤＲＡＭが用いられるシステムの大半はメモリチップを複数個搭載したモジュール（メモリモジュール）の形で実装されており、メモリ単体の性能よりもメモリモジュールの性能が重要である。したがって、全てのメモリの中に高速動作のための複雑な入出力回路などを取り込まなくとも、メモリモジュールで必要な機能、性能が実現できれば大半のシステムの要求に応じることができる、ということが本発明者によって明らかにされた。本発明者は、上記の観点から、高性能化若しくは高速化を実現するメモリモジュールについて検討した。
【０００９】
前記ＳＤＲＡＭを用いて高速メモリモジュールを構成する場合には次の問題点のあることが本発明者によって明らかにされた。すなわち、現状のＳＤＲＡＭを用いたジュールは、例えば図１９に示されるように、プロセッサボードのようなマザーボード上の６４ビットのようなメモリバスＩＯ０〜ＩＯ６３の所定の複数本の信号線毎に１個のＳＤＲＡＭのデータ入出力端子を結合して６４ビットのようなメモリバスとの間で並列的にデータの入出力が可能にされている。このように、複数のＳＤＲＡＭを用いて所要バス幅のメモリバスとデータの入出力を行う構成では、ＳＤＲＡＭ間におけるアクセスタイムなどの特性ばらつきを補償する回路手段がないと、高データ転送レートを実現することは困難である。また、データ入出力ビット数が×４構成のＳＤＲＡＭを用いて６４ビットバスに対応するには少なくとも１６個のＳＤＲＡＭが必要になり、メモリの増設単位が大きくなる。
【００１０】
一方、ＲＤＲＡＭを用いて高速メモリモジュールを構成する場合には次の問題のあることが本発明者によって見出された。第１に、ＲＤＲＡＭは、それ固有のプロトコル制御回路を個々のメモリチップが保有するから、全てのＲＤＲＡＭデバイスが一つのバスに共通接続される。このため、デバイスの入出力容量を相当小さくしないと、バスの負荷容量成分が大きくなり過ぎ、例えば３２個のＲＤＲＡＭを実装するのも難しくなる。
【００１１】
第２に、ＲＤＲＡＭでは各デバイス毎に高精度のクロック同期機構、例えば高精度のＰＬＬ（Phase Locked Loop）又はＤＬＬ（Delayed Locked Loop）が必要であり、また、外部端子数の低減のために信号のビット幅を内部で６倍又は８倍にするように直並列変換を行う必要があり、内部バスのビット幅が大きく（例えば１２８ビット）、デバイスのチップサイズが大型化してします。例えば同じ記憶容量のＳＤＲＡＭに対して１０〜１５％程度チップが大型化する。
【００１２】
第３に、バス幅に対するデータが全て一つのＲＤＲＡＭデバイスから出力されるため、ＲＤＲＡＭでは一つのデバイスに消費電力が集中し、デバイスの冷却に特別な考慮を払わなければならないと予想される。
【００１３】
第４には、ＲＤＲＡＭではアクテイブ電力を減らさないと周波数向上は難しい。システムに要求される性能向上に見合った低電力（低電圧化）を半導体集積回路の微細化技術でカバーするのは難しい。
【００１４】
第５には、高速になればなる程、実装系の電気特性の制約が大きく、実使用状態とテスト系の電気特性を整合させる工夫が必要になり、デバイステストのオーバヘッドが大きくなると予想される。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、その目的は、アクセス動作の高速化を実現できるメモリモジュールを提供することにある。
【００１６】
本発明の別の目的は実装するメモリに高速動作のための複雑な入出力回路や制御回路を取り込まなくても、高速メモリアクセスの為のプロトコルなど必要な機能や性能を容易に実現することができるできるメモリモジュールを提供することにある。
【００１７】
本発明の更に別の目的は、マイクロプロセッサの高速化に追従してデータ処理速度を容易に向上させることができるデータ処理装置を提供することにある。
【００１８】
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、並列動作される複数個の半導体記憶装置が接続されたデータバスと外部データ入出力端子との間にレジスタバッファを設けてメモリモジュールを構成する。メモリモジュールはプロセッサボードなどのマザーボードに実装され、当該マザーボード上のメモリコントローラとメモリモジュール内の半導体記憶装置との間でのデータのやりとりはレジスタバッファを介して行われる。
【００２０】
これによれば、メモリモジュール内部と外部とのバス接続は前記レジスタバッファでバッファリングされるから、前記マザーボード上のデータバスとメモリモジュール上のデータバスとは分離される。したがって、マザーボード上のデータバスからは前記レジスタ以降の配線負荷が見えなくなり、メモリコントローラが駆動すべき負荷を低減できる。これにより、メモリバス上のデータ転送周波数を向上させることが容易になる。また、メモリモジュール上についても同様に信号線負荷が低減される。従来のメモリモジュールをマザーボードに実装すると、マザーボード上のメモリバスをメモリモジュール内への負荷の大きな分岐を途中に多数有することになる。上記によれば、メモリバス上におけるそのような負荷の分岐は実質的になくなる。したがって、メモリモジュール内のデータバス上では、分岐のない２地点間（Point-to-Point）のデータ伝送が可能になるため、メモリモジュール内の動作周波数の向上も比較的容易である。
【００２１】
前記レジスタバッファを配線負荷の分離手段として位置付ける観点とは別の観点による本発明は、並列動作される複数個の半導体記憶装置が接続されたデータバスと外部端子との間に速度変換手段を設けてメモリモジュールを構成する。速度変換手段は、前記データバスから前記外部端子に与えるデータを所定ビット数単位で並列から直列に変換し、前記外部端子から前記データバスに与えるデータを所定ビット数単位で直列から並列に変換する。前記マザーボード上のメモリコントローラと半導体記憶装置との間でのデータのやりとりは前記速度変換手段を介して行われる。この速度変換手段によれば、マザーボード上のメモリバスの信号線数は、メモリモジュール内のデータバスの信号線数よりも少なくなる。したがって、マザーボードのメモリバス上の信号周波数よりも低い動作周波数の半導体記憶装置を用いることができる。また、例えばマザーボードのメモリバスをＲＤＲＡＭに対応した仕様とするとき、一つのバスあたりに実装できる記憶容量を一桁以上向上させることができる。
【００２２】
また、メモリモジュールのインターフェースとは異なる制御手法でメモリモジュール内の半導体記憶装置を制御可能にする為の、プロトコル制御手段を追加してメモリモジュールを構成する。これにより、メモリモジュール内のバスのアクセス制御仕様（メモリアクセスプロトコル）を、前記メモリバスのアクセス制御仕様と相異させることができる。したがって、速度変換手段とプロトコル制御手段の具体的な処理内容次第では、ＥＤＯＤＲＡＭ、ＳＤＲＡＭなど汎用の半導体記憶装置を用いながら、メモリルモジュールではＲＤＲＡＭやSyncLinkＤＲＡＭなどに適用されるプロトコルで動作させることができる。これにより、メモリモジュールに実装する半導体記憶装置毎に、プロトコルデコーダや内外の位相同期の為のＰＬＬ、ＤＬＬなどの複雑な制御手段を搭載する必要がなくなる。したがって、ＥＤＯＤＲＡＭ，ＳＤＲＡＭ，ＲＤＲＡＭ，SyclinkＤＲＡＭなど多種の半導体記憶装置を品種展開しなくとも、外部とのインタフェース仕様が異なる種々のメモリモジュールを容易に提供することができる。これは、各種仕様のメモリモジュールの為の半導体メモリを開発するコストの削減にもなる。
【００２３】
また、今後、データ転送の高速化のために位相変調、振幅変調、更にはＱＰＳＫ（Quadrature Phase Shift Keying：直交位相変調）に代表されるような多値変調などにより多重化された信号伝送が行なわれる場合を想定すると、メモリモジュールにそのためのエンコーダ／デコーダ手段（変復調手段）を搭載することができる。これにより、各半導体記憶装置毎に、変復調の為の複雑な信号処理回路を設ける必要がなくなる。
【００２４】
更に、前記速度変換手段やプロトコル制御手段は、半導体記憶装置とは別の半導体集積回路で形成することができる。したがって、速度変換手段やプロトコル制御手段は、半導体記憶装置とは異なるプロセスで形成できるため、より高速のＣＭＯＳ論理プロセス、バイポーラプロセス、化合物半導体プロセスなど、マザーボードのメモリバス上でのデータ伝送に最適な半導体プロセスを使用することができる。
【００２５】
また、メモリコントローラとの間のデータ伝送に光伝送を用いれば、超高速のデータ伝送が可能である。これを考慮する時、外部からの光信号を電気信号に変換し、メモリモジュール内部の電気信号を光信号に変換して外部に出力する光電変換手段をメモリモジュールに搭載することができる。メモリモジュール上にハーフミラーを設ければ光ファイバーによるバス結合が可能である。光の伝走路は大気中であってもよい。光の場合にはモメモリジュールの挿入による信号劣化が少ないため、一つの伝走路に接続できるメモリモジュールの数を飛躍的に増大させることが可能である。
【発明の効果】
【００２６】
上記で開示された発明のうち代表的なものによって得られる効果を整理すれば下記の通りである。
【００２７】
すなわち、マザーボード上のデータバスとメモリモジュール上のデータバスがレジスタバッファで分離されるため、マザーボード上のデータバスの負荷が最小になり、マザーボード上、メモリモジュール上ともに、より高いデータ転送速度を達成することが可能となる。
【００２８】
メモリコントローラとメモリのデータバス幅を一致させなくともデータのやりとりが可能になり、メモリコントローラのデータバス幅を小さくして高速で動作させ、一方メモリモジュール上のデータバス幅を大きくして低速で動作させることが可能となる。これにより、例えばメモリコントローラのピン数を削減することができる。
【００２９】
モリチップの読み出し、書き込み、アドレス指定などの制御法をコントローラからの制御法と変えることができるため、見掛け上異なる仕様のメモリモジュールを構成することができる。これにより、各種メモリモジュール用の半導体記憶装置の品種の数を少なくすることができる。また、メモリチップ設計やテストに最適な仕様を選ぶことができるため、メモリモジュールのコストを低減することができる。
【００３０】
上記より、メモリモジュールに搭載すべき半導体記憶装置の入出力仕様に制約されずに、高速化に特化したインターフェース仕様でメモリコントローラあるいはマザーボードを設計することができ、これにより、設計の自由度が向上してデータ処理システムの性能向上を図り易くなる。
【発明を実施するための最良の形態】
【００３１】
《レジスタバッファと速度変換》
先ず最初にレジスタバッファを用いて速度変換を行うようにしたメモリモジュールを説明する。
【００３２】
図１には本発明に係るメモリモジュールの一例ブロック図が示される。メモリモジュールＭＯＤａは、ガラスエポキシ樹脂基板の表面に所要の配線パターンが形成されて成るような配線基板２に、例えば８個のＳＤＲＡＭデバイス（半導体記憶装置）Ｍ０〜Ｍ７、コンバータ３，４、クロックドライバ５、及び制御信号バッファ（タイミング制御回路）６が実装されて、構成される。
【００３３】
前記ＳＤＲＡＭデバイスＭ０〜Ｍ７は並列データ入出力ビット数が夫々８ビット（×８）とされる。７Ｌで示されるものは下位３２ビットのモジュールデータバス、７Ｈで示されるものは上位３２ビットのモジュールデータバスである。４個のＳＤＲＡＭデバイスＭ０〜Ｍ３の各々のデータ入出力端子はモジュールデータバス７Ｌの信号線に１対１対応で結合され、４個のＳＤＲＡＭデバイスＭ４〜Ｍ７の各々のデータ入出力端子は前記モジュールデータバス７Ｈの信号線に１対１対応で結合される。図１においてＭＤＱ０〜ＭＤＱ６３は８個のＳＤＲＡＭデバイスＭ０〜Ｍ７全部のデータ入出力端子を意味する。
【００３４】
メモリモジュールＭＯＤａのデータ入出力端子ＤＱ０〜ＤＱ１５，ＤＱ１６〜ＤＱ３１は合計３２ビットとされる。前記コンバータ３は下位側１６ビットのデータ入出力端子ＤＱ０〜ＤＱ１５と前記下位３２ビットのモジュールデータバス７Ｌとの間でデータの直列・並列変換を行う。同様に、前記コンバータ４は上位１６ビットのデータ入出力端子ＤＱ１６〜ＤＱ３１と前記上位３２ビットのモジュールデータバス７Ｈとの間でデータの直列・並列変換を行う。図１の例では、コンバータ３，４は、モジュールデータバス７Ｌ，７Ｈ（ＭＤＱ０〜ＭＤＱ６３）とデータ入出力端子ＤＱ０〜ＤＱ３１との間の速度変換手段を実現する。
【００３５】
前記制御信号バッファ６は、外部から供給されるアクセス制御情報８を入力し、内部動作に合わせて内部アクセス制御情報９を各ＳＤＲＡＭデバイスＭ０〜Ｍ７に並列に供給する。外部アクセス制御情報８は、チップセレクト信号／ＣＳ１、ロウアドレスストローブ信号／ＲＡＳ１、カラムアドレスストローブ信号／ＣＡＳ１、及びライトイネーブル信号／ＷＥ１によって代表されるアクセス制御信号と、アドレス信号Ａｄｄｒｅｓｓ−１とを含む。内部アクセス制御情報９は、チップセレクト信号／ＣＳ２、ロウアドレスストローブ信号／ＲＡＳ２、カラムアドレスストローブ信号／ＣＡＳ２、及びライトイネーブル信号／ＷＥ２よって代表されるアクセス制御信号と、アドレス信号Ａｄｄｒｅｓｓ−２とを含む。
【００３６】
前記クロックドライバ５は外部から供給されるクロック信号ＣＬＫ１を入力して内部クロック信号ＣＬＫ２を生成する。クロックドライバ５から出力されるクロック信号ＣＬＫ２の一つは帰還され、ＰＬＬ（又はＤＬＬ）１０を介して内部クロック信号ＣＬＫ２を外部クロック信号ＣＬＫ１に位相同期させる。内部クロック信号ＣＬＫ２は外部クロック信号ＣＬＫ１と実質的に同一のクロック信号と見なすことができる。前記内部クロック信号ＣＬＫ２は、前記ＳＤＲＡＭデバイスＭ０〜Ｍ７、コンバータ３，４及び制御信号バッファ６に供給され、それらの動作基準クロック信号とされる。
【００３７】
ここで前記ＳＤＲＡＭデバイスＭ０〜Ｍ７それ自体の機能について簡単に説明する。前記アクセス制御信号／ＣＳ２，／ＲＡＳ２，／ＣＡＳ２，／ＷＥ２及びアドレス信号Ａｄｄｒｅｓｓ−２はクロック信号ＣＬＫ２の立ち上がりエッジで参照される。信号／ＣＳ２はそのローレベルによってコマンド入力サイクルを開始する。コマンド入力サイクルによって始めてその他のアクセス制御信号及びアドレス信号が参照可能にされる。コマンドサイクルでは、信号／ＲＡＳ２，／ＣＡＳ２，／ＷＥ２及びアドレス信号Ａｄｄｒｅｓｓ−２の一部のレベルの組み合わせが解読され、その解読結果に従ってＳＤＲＡＭの動作内容が決定される。例えば、／ＲＡＳ２＝“Ｌ”，／ＣＡＳ２＝“Ｈ”，／ＷＥ２＝“Ｈ”の組み合わせは、ロウアドレスストローブ・バンクアクティブコマンドとされ、ロウアドレス系に対する動作が行われる。／ＲＡＳ２＝“Ｈ”，／ＣＡＳ２＝“Ｌ”，／ＷＥ２＝“Ｈ”の組み合わせは、カラムアドレスリードコマンドとされ、ロウアドレス系動作の後にカラムアドレス系を介するリード動作を指示する。／ＲＡＳ２＝“Ｈ”，／ＣＡＳ２＝“Ｌ”，／ＷＥ２＝“Ｌ”の組み合わせは、カラムアドレスライトコマンドとされ、ロウアドレス系動作の後にカラムアドレス系を介するライト動作を指示する。
【００３８】
この例では、メモリモジュールＭＯＤａに対する外部からのアクセス制御形態は、ＳＤＲＡＭデバイスに対するアクセス制御形態と基本的に同じとされる。但し、外部とメモリモジュール１との間のデータ転送速度を上げるため、メモリモジュール１は、クロック信号ＣＬＫ１（＝ＣＬＫ２）の立ち上がりと立ち下がりの両方のクロックエッジに同期してデータの入出力（書き込みと読み出し）を行うＤＤＲ（Double Data-Rate：ダブルデータレート）形式のＳＤＲＡＭの制御仕様を有する。一方、ＳＤＲＡＭデバイスＭ０〜Ｍ７は、前述の通り、クロック信号ＣＬＫ２の立ち上がりエッジのみに同期して動作するＳＤＲ（Single Data-Rate：シングルデータレート）形式のＳＤＲＡＭの制御仕様で動作される。
【００３９】
前記メモリモジュールＭＯＤａの外部データ入出力端子ＤＱ０〜ＤＱ３１は３２ビット（メモリモジュール１が搭載されるマザーボード上のメモリバスのデータバス幅が３２ビット）であるのに対し、メモリモジュールＭＯＤａ上のモジュールデータバス７Ｌ，７Ｈのバス幅は全体で６４ビットである。マザーボードのメモリバス上でのデータ転送周波数は、メモリモジュールＭＯＤａのモジュールデータバス上でのデータ転送周波数の２倍とされる。これにより、データバス全体のデータ転送レート（データ転送周波数×データバスのビット幅）は、マザーボード上のメモリバスとメモリモジュールＭＯＤａ上のモジュールデータバスとの間で一致する。
【００４０】
図２には前記メモリモジュールＭＯＤａのチップ配列と配線の概略を示す。図２に示される配線はその一部が省略されているが、実際には図１と同じように形成されている。図２の例では、ＳＤＲＡＭデバイスＭ０〜Ｍ７、コンバータ３，４、クロックドライバ５、及び制御信号バッファ６は夫々別々に半導体集積回路化されている。図２においてＶＤＤ及びＶＤＤＱは電源端子、ＶＳＳ及びＶＳＳＱは接地端子である。特に電源端子ＶＤＤＱ及び接地端子ＶＳＳＱはデータ出力バッファへの給電に専用化された端子である。
【００４１】
図３には前記コンバータ３の一例が示される。例えば１ビットの外部データ入出力端子ＤＱ０はＳＤＲＡＭデバイスＭ０の２ビットのデータ入出力端子ＭＤＱ０，ＭＤＱ１に対応され、それらの間にはレジスタバッファＲＢＵＦａ０が配置されている。その他のデータ入出力端ＤＱ１〜ＤＱ１５に関しても同様のレジスタバッファＲＢＵＦａ１〜ＲＢＵＦａ１５が配置されている。各レジスタバッファＲＢＵＦａ０〜ＲＢＵＦａ１５の構成は相互に同一である。
【００４２】
前記レジスタバッファＲＢＵＦａ０〜ＲＢＵＦａ１５は並直変換機能を有する。詳細な構成が例示されたレジスタバッファＲＢＵＦａ０において、Ｂ１で示されるものは、データ入出力端子ＤＱ０に結合された入力バッファである。前記入力バッファＢ１の出力には２個の入力レジスタＲＥＧ１，ＲＥＧ３が結合され、入力レジスタＲＥＧ１の出力は出力ゲートＢＣ１を介してデータ入出力端子ＭＤＱ０に接続され、同様に、入力レジスタＲＥＧ３の出力は出力ゲートＢＣ３を介してデータ入出力端子ＭＤＱ０に接続される。
【００４３】
図３においてＢＣ５で示されるものは前記データ入出力端子ＤＱ０に結合された出力バッファである。出力バッファＢＣ５とデータ入出力端子ＭＤＱ０との間には、入力バッファＢ２、出力レジスタＲＥＧ２及び出力ゲートＢＣ２が直列配置され、出力バッファＢＣ５とデータ入出力端子ＭＤＱ１との間には、入力バッファＢ３、出力レジスタＲＥＧ４及び出力ゲートＢＣ４が直列配置されている。前記レジスタＲＥＧ１〜ＲＥＧ４及び出力バッファＢＣ１〜ＢＣ５は、タイミングジェネレータＴＧＥＮから出力される制御信号φ１Ｒ，φ２Ｗ，ｆａｉ２Ｒ，φ１−１Ｗ，φ１−１Ｒ，φ１−２Ｗ，φ１−２Ｒによってラッチ動作と出力動作が制御される。前記タイミングジェネレータＴＧＥＮは制御信号バッファ６から供給される制御信号とクロック信号ＣＬＫ２に基づいてそれら制御信号を生成する。タイミングジェネレータＴＧＥＮによる制御内容は後で詳述する。特に図示はしないが、コンバータ４も上記と同様に構成されている。
【００４４】
図４には前記メモリモジュールＭＯＤａを用いたプロセッサボードＰＣＢの部分的なシステム構成図が示される。パーソナルコンピュータではプロセッサボードをＰＣボードとも称する。プロセッサボードやＰＣボードのような回路をマザーボードとも称する。
【００４５】
マザーボードＰＣＢはマイクロプロセッサＭＰＵを中心に構成され、マイクロプロセッサＭＰＵが結合されたＣＰＵバス（システムバス）１１には代表的に示されたメモリコントローラＢＣＯＮＴが結合されている。メモリコントローラＢＣＯＮＴは、メモリバス１２、周辺バス１３、グラフィックバス１４などの動作速度の異なるバスをＣＰＵバス１にインタフェースするためのバスアクセス制御を行うコントローラである。前記メモリコントローラＢＣＯＮＴはバスコントローラ或いはインタフェースコントローラとも称される。グラフィックバス１４にはグラフィックアクセラレータのようなグラフィックコントローラＧＣＯＮＴが結合されている。周辺バス１３には図示を省略するＩＤＥ（Integrated Device Electronics）コントローラなどが接続されている。メモリバス１２には複数個の前記メモリモジュールＭＯＤａが結合されている。マイクロプロセッサＭＰＵは前記複数個のメモリモジュールＭＯＤａをメインメモリとしてワーク領域やデータの一時記憶領域に利用する。この例に従えば、マイクロプロセッサＭＰＵがメインメモリに割り当てられたアドレス空間をアクセスする時、メモリコントローラＢＣＯＮＴは、前記アクセス制御情報をメモリバス１２に出力すると共に、書き込み動作では書き込みデータをメモリバス１２に出力し、読出し動作ではメモリバス１２に読出されたデータを取り込んでマイクロプロセッサＭＰＵに与える。複数個のメモリモジュールＭＯＤａに対するチップ選択信号／ＣＳ１はメモリモジュール毎に固有の信号とされ、前記メモリコントローラＢＣＯＮＴから出力される。
【００４６】
図５にはメモリモジュールＭＯＤａのアクセス動作タイミングの一例が示される。図５において、メモリコントローラＢＣＯＮＴは、最初、時刻ｔ０に同期させて、／ＣＳ１＝“Ｌ”、／ＲＡＳ１＝“Ｌ”、／ＣＡＳ１＝“Ｈ”、／ＷＥ＝“Ｈ”によってモジュールアクティブコマンドを発行すると共に、ロウアドレス信号ＲＡｉを出力する。メモリモジュールＭＯＤａの制御信号バッファ６は、時刻ｔ０において、前記／ＣＳ１＝“Ｌ”、／ＲＡＳ１＝“Ｌ”、／ＣＡＳ１＝“Ｈ”、／ＷＥ＝“Ｈ”を、クロック信号ＣＬＫ２（ＣＬＫ１）の立ち上がりエッジで参照する。制御信号バッファ６はこれに応答して、／ＣＳ２＝“Ｌ”、／ＲＡＳ２＝“Ｌ”、／ＣＡＳ２＝“Ｈ”、／ＷＥ＝“Ｈ”によってメモリチップアクティブコマンドとロウアドレス信号ＲＡｉをアクセス制御情報９としてＳＤＲＡＭデバイスＭ０〜Ｍ７に並列的に出力する。ＳＤＲＡＭデバイスＭ０〜Ｍ７は、時刻ｔ１に、メモリチップアクティブコマンドを認識して、ロウアドレス系の動作を開始する。
【００４７】
次にメモリコントローラＢＣＯＮＴは、時刻ｔ２に同期させて、／ＣＳ１＝“Ｌ”、／ＲＡＳ１＝“Ｈ”、／ＣＡＳ１＝“Ｌ”、／ＷＥ＝“Ｌ”によりモジュールライトコマンドを発行すると共に、カラムアドレス信号ＣＡｉを出力する。更にメモリコントローラＢＣＯＮＴは、書き込みデータＤ(i)，Ｄ(i+1)を出力する。このとき、メモリコントローラＢＣＯＮＴによるデータＤ(i)，Ｄ(i+1)の転送は、前記ダブルデータレート形式で、クロック信号ＣＬＫ１の立ち上がり（時刻ｔ２）及び立ち下がり(時刻ｔ３)に同期して行われる。メモリモジュールＭＯＤａの制御信号バッファ６は、時刻ｔ４において、前記メモリモジュールライトコマンドをクロック信号ＣＬＫ２（ＣＬＫ１）の立ち上がりエッジで参照し、これに応答して、／ＣＳ２＝“Ｌ”、／ＲＡＳ２＝“Ｈ”、／ＣＡＳ２＝“Ｌ”、／ＷＥ＝“Ｌ”によりメモリチップライトコマンドとカラムアドレス信号ＣＡｉをアクセス制御情報９としてＳＤＲＡＭデバイスＭ０〜Ｍ７に並列的に出力する。また、制御信号バッファ６は、前記メモリチップライトコマンドに応答して、コンバータ３，４にライトデータＤ(i)，Ｄ(i+1)の直列・並列変換動作を指示する。これにより、データ入出力端子ＤＱ０〜ＤＱ３１に直列的に与えられたデータＤ(i)，Ｄ(i+1)は、６４ビットの並列データとして時刻ｔ４にモジュールデータバス７Ｌ，７Ｈに供給され、ＳＤＲＡＭデバイスＭ０〜Ｍ７のデータ入出力端子ＭＤＱ０〜ＭＤＱ６３を介して並列的に８個のＳＤＲＡＭデバイスＭ０〜Ｍ７に書き込まれる。
【００４８】
ここで前記直列・並列変換動作を更に説明する。例えば端子ＤＱ０に最初に供給されるデータＤ(i)0はクロック信号ＣＬＫ２（ＣＬＫ１）の立ち上がりに同期してレジスタＲＥＧ１に格納され、後続のデータＤ(i+1)0はクロック信号ＣＬＫ２（ＣＬＫ１）の立ち下がりに同期してレジスタＲＥＧ３に取り込まれる。そしてクロック信号ＣＬＫ２の次の立ち上がりに同期して双方のレジスタＲＥＧ１，ＲＥＧ３の出力が開かれて、データＤ(i)0，Ｄ(i+1)0が端子ＭＤＱ０，ＭＤＱ１に向けて並列出力される。その他の端子ＤＱ１〜ＤＱ３１に与えられるデータに関しても同じように直列・並列変換される。
【００４９】
書き込みの後、図５の例では同一ロウアドレスに対するリード動作が行われる。即ち、メモリコントローラＢＣＯＮＴは、時刻ｔ５に同期させて、／ＣＳ１＝“Ｌ”、／ＲＡＳ１＝“Ｈ”、／ＣＡＳ１＝“Ｌ”、／ＷＥ＝“Ｈ”によりモジュールリードコマンドを発行すると共に、カラムアドレス信号ＣＡｊを出力する。メモリモジュールＭＯＤａの制御信号バッファ６は、クロック信号ＣＬＫ２（ＣＬＫ１）の立ち上がりエッジに同期する時刻ｔ５に、前記モジュールリードコマンドを参照する。制御信号バッファ６はこれに応答して、／ＣＳ２＝“Ｌ”、／ＲＡＳ２＝“Ｈ”、／ＣＡＳ２＝“Ｌ”、／ＷＥ＝“Ｈ”によってメモリチップリードコマンドとカラムアドレス信号ＣＡｊをアクセス制御情報９としてＳＤＲＡＭデバイスＭ０〜Ｍ７に並列的に出力する。ＳＤＲＡＭデバイスＭ０〜Ｍ７は、時刻ｔ６に、メモリチップリードコマンドを認識して、カラムアドレス系の動作を開始する。カラムアドレス系の動作の結果、時刻ｔ７にＳＤＲＡＭデバイスＭ０〜Ｍ７のデータ入出力端子ＭＤＱ０〜ＭＤＱ６３からモジュールデータバス７Ｌ，７ＨにリードデータＤ(j)，Ｄ(j+1)が並列的に出力される。この出力動作に同期して、制御信号バッファ６は、前記コンバータ３，４にリードデータＤ(j)，Ｄ(j+1)の並列・直列変換動作を指示する。これにより、モジュールデータバス７Ｌ，７Ｈ上の並列データＤ(j)，Ｄ(j+1)は３２ビットづつデータ入出力端子ＤＱ０〜ＤＱ３１から直列的に出力される。この出力動作は、前記ダブルデータレート形式により、クロック信号ＣＬＫ１の立ち上がりエッジ(時刻ｔ８)及び立ち下がりエッジ（時刻ｔ９）の双方に同期して行われる。
【００５０】
ここで前記並列・直列変換動作を更に説明する。ＳＤＲＡＭデバイスＭ０〜Ｍ７のデータ入出力端子ＭＤＱ０〜ＭＤＱ６３から並列的に６４ビットのデータがモジュールデータバス７Ｌ，７Ｈに読出されたとき、例えば、データ入出力端子ＭＤＱ０，ＭＤＱ１から並列出力されたデータＤ(j)0，Ｄ(j+1)0は、クロック信号ＣＬＫ２（ＣＬＫ１）の立ち上がりに同期してレジスタＲＥＧ２，ＲＥＧ４に並列的にラッチされる。そしてクロック信号ＣＬＫ２の次の立ち上がりに同期してレジスタＲＥＧ２のデータＤ(j)0がデータ入出力端子ＤＱ０から出力され、これに続くクロック信号ＣＬＫ２の立ち下がりに同期してレジスタＲＥＧ4のデータＤ(j+1)0がデータ入出力端子ＤＱ０から出力される。その他の端子ＭＤＱ１〜ＭＤＱ６３から供給されるデータに関しても同じように並列・直列変換される。
【００５１】
以上説明した図1のメモリモジュールＭＯＤａによれば、コンバータ３，４は外部からの書き込みデータに対しては直列・並列変換を行い、外部への読出しデータに対しては並列・直列変換を行い、内外のデータ転送レートに対する速度変換手段としての機能を有する。したがって、メモリモジュールＭＯＤａの入出力は高速だがメモリバス１２のバス幅は小さく、一方メモリモジュールＭＯＤａのモジュールデータバス７Ｌ，７Ｈに対してはそれよりも低速でバス幅が広い構成を実現することができる。したがって、マザーボードＰＣＢのメモリバス上の信号周波数よりも低い動作周波数のＳＤＲＡＭデバイスＭ０〜Ｍ７を用いることができる。更に、メモリコントローラＢＣＯＮＴのピン数（パッケージの外部端子数）の削減にも役立つ。
【００５２】
前記マザーボードＰＣＢ上のメモリコントローラＢＣＯＮＴとメモリモジュールＭＯＤａ内のＳＤＲＡＭデバイスＭ０〜Ｍ７との間でのデータのやりとりはレジスタバッファＲＢＵＦａ０〜ＲＢＵＦａ１５を介して行われる。これによれば、メモリモジュールＭＯＤａの内部と外部とのバス接続は前記レジスタバッファＲＢＵＦａ０〜ＲＢＵＦａ１５でバッファリングされるから、前記マザーボードＰＣＢ上のデータバスとメモリモジュールＭＯＤａ上のモジュールデータバス７Ｌ，７Ｈとは分離される。したがって、マザーボードＰＣＢ上のデータバスからは前記レジスタバッファＲＢＵＦａ０〜ＲＢＵＦａ１５以降の配線負荷が見えなくなり、メモリコントローラＢＣＯＮＴが駆動すべき負荷を低減できる。これにより、メモリバス１２上のデータ転送周波数を向上させることが容易になる。すなわち、メモリモジュールＭＯＤａの入出力容量成分を最小化することができる。
【００５３】
また、メモリモジュールＭＯＤａのモジュールデータバス７Ｌ，７Ｈ上についても同様に信号線負荷が低減される。例えば図１９に示されるような従来のメモリモジュールをプロセッサボードに実装すると、プロセッサボード上のメモリバスにメモリモジュール内への負荷の大きな分岐を途中に多数有することになる。レジスタバッファＲＢＵＦａ０〜ＲＢＵＦａ１５を有する上記メモリモジュールＭＯＤａの場合には、メモリバス１２上におけるそのような負荷の分岐は実質的になくなる。したがって、メモリモジュールＭＯＤａ内のモジュールデータバス７Ｌ，７Ｈ上では、分岐のない２地点間のデータ伝送が可能になるため、メモリモジュールＭＯＤａ内の動作周波数の向上も比較的容易になる。
【００５４】
図６には図１に対して記憶容量を倍増したメモリモジュールＭＯＤｂの例が示される。このメモリモジュールＭＯＤｂは、ＳＤＲＡＭデバイスＭ０ａ〜Ｍ７ａとＭ０ｂ〜Ｍ７ｂを有し、８個のＳＤＲＡＭデバイスＭ０ａ〜Ｍ７ａはチップ選択信号／ＣＳ２ａによってコマンドサイクルが指示され、ＳＤＲＡＭデバイスＭ０ｂ〜Ｍ７ｂはチップ選択信号／ＣＳ２ｂによってコマンドサイクルが指示される。チップ選択信号／ＣＳ２ａ，／ＣＳ２ｂは、外部から供給されるチップ選択信号／ＣＳ１ａ，／ＣＳ１ｂに対応され、チップ選択信号／ＣＳ１ａ，／ＣＳ１ｂは選択的に何れか一方がイネーブルにされる。これにより、図１の例ではメモリモジュール上に８個のＳＤＲＡＭデバイスが搭載されていたのに対して、図６のメモリモジュールは２倍の１６個のＳＤＲＡＭデバイスを搭載して利用することができる。尚、図６では配線などの図示を部分的に省略してあるが、上記相違点以外の構成は図１と同じである。
【００５５】
この構成においてモジュールデータバス７Ｌ，７Ｈの負荷成分（配線抵抗及び寄生容量成分）は増えるが、外部データ入出力端子ＤＱ０〜ＤＱ３１とモジュールデータバス７Ｌ，７Ｈとの間には前記コンバータ３，４が配置されているので、コンバータ３，４に含まれる前記レジスタバッファの作用により、ＳＤＲＡＭデバイスを２倍搭載した図６の構成でも、外部データ入出力端子ＤＱ０〜ＤＱ３１から見たときの電気特性は図１のメモリモジュールＭＯＤａと実質的に同じである。この例ではメモリモジュールＭＯＤｂ上のモジュールデータバスに２組みのＳＤＲＡＭデバイスを接続しているが、これに限らず、さらに多数組のＳＤＲＡＭデバイスを接続しても構わない。
【００５６】
《レジスタバッファとプロトコル変換》
次に、レジスタバッファを用いた速度変換と共にプロトコル変換を行うようにしたメモリモジュールを説明する。
【００５７】
図７にはＲＤＲＡＭの代わりにＳＤＲＡＭを用いてRambus（ランバス）などのプロトコル制御方式に準拠させたメモリモジュールの一例が示される。同図に示されるメモリモジュールＭＯＤｃは、ガラスエポキシ樹脂基板の表面に所要の配線パターンが形成されて成るような配線基板２２に、例えば１６個のＳＤＲＡＭデバイス（半導体記憶装置）Ｍ０〜Ｍ１５及びプロトコルコンバータ２３が実装されて成る。プロトコルコンバータ２３は、特に制限されないが、１個の半導体集積回路として構成される。前記プロトコルコンバータ２３は、クロックドライバ２５、プロトコル制御回路２６、並直変換機能を有するレジスタバッファＲＦＵＦ０〜ＲＢＵＦ１５、入出力ゲートＩＯＧ０〜ＩＯＧ１５及びタイミングジェネレータ２８などを有する。
【００５８】
前記ＳＤＲＡＭデバイスＭ０〜Ｍ１５は並列データ入出力ビット数が夫々４ビット（×４）とされる。２７で示されるものは６４ビットのモジュールデータバスである。前記１６個のＳＤＲＡＭデバイスＭ０〜Ｍ１５のデータ入出力端子ＭＤＱ０〜ＭＤＱ６３はモジュールデータバス２７の信号線に１対１対応で結合されている。
【００５９】
ＩＯＰ０〜ＩＯＰ１５はメモリモジュールＭＯＤｃの１６個の入出力端子である。前記レジスタバッファＲＢＵＦｃ０及び入出力ゲートＩＯＧ０は、入出力端子ＩＯＰ０と前記ＳＤＲＡＭデバイスＭ０の４ビットのデータ入出力端子ＭＤＱ０〜ＭＤＱ３との間に配置されている。その他のレジスタバッファＲＢＵＦ１〜ＲＢＵＦ１５と入出力ゲートＩＯＧ１〜ＩＯＧ１５も同様に、入出力端子ＩＯＰ１〜ＩＯＰ１５と前記ＳＤＲＡＭデバイスＭ１〜Ｍ１５とに対応して配置されている。更にレジスタバッファＲＢＵＦ０〜ＲＢＵＦ１５は６４ビットのコマンドバス２９を介してプロトコル制御回路２６に接続されている。
【００６０】
図７において代表的にその詳細が示された入出力ゲートＩＯＧ０において、入出力端子ＩＯＰ０に直列的に与えられたデータは、入力バッファＢＣ１９を介して、順次入力レジスタＲＥＧ１１，ＲＥＧ１３，ＲＥＧ１５，ＲＥＧ１７にラッチされ、４ビット単位で出力ゲートＢＣ１１，ＢＣ１３，ＢＣ１５，ＢＣ１７を介して出力される。一方、入出力ゲートＩＯＧ０から並列的に出力される４ビットのデータは出力レジスタＲＥＧ１２，ＲＥＧ１４，ＲＥＧ１６，ＲＥＧ１８に並列的にラッチされ、ラッチされたデータは出力ゲートＢＣ１２，ＢＣ１４，ＢＣ１６，ＢＣ１８を介して順次直列的に出力バッファＢＣ２０から入出力端子ＩＯＰ０に与えられる。その他のレジスタバッファＲＢＵＦ１〜ＲＢＵＦ１５も同様に構成される。このように構成されたレジスタバッファＲＢＵＦ０〜ＲＢＵＦ１５は、入出力端子ＩＯＰ０〜ＩＯＰ１５から入力される１６ビットのデータを４組の直列データ毎に６４ビットの並列データに変換して、コマンドバス２９や入出力ゲートＩＯＧ０〜ＩＯＧ１５に与える。また、レジスタバッファＲＢＵＦ０〜ＲＢＵＦ１５は、入出力ゲートＩＯＧ０〜ＩＯＧ１５から与えられる６４ビットの並列データを１６ビット単位の４組のデータに直列変換して、入出力端子ＩＯＰ０〜ＩＯＰ１５から外部に出力させる。この例において、レジスタバッファＲＢＵＦ０〜ＲＢＵＦ１５は、モジュールデータバス２７及びコマンドバス２９と入出力端子ＩＯＰ０〜ＩＯＰ１５との間の速度変換手段を実現する。
【００６１】
メモリモジュールＭＯＤｃに対する外部からのアクセス制御形態は、Rambus（ランバス）に代表されるようなプロトコル制御形態とされ、ＳＤＲＡＭデバイスに対するアクセス制御形態とは相違される。前記プロトコル制御回路２６は入出力端子ＩＯＰ０〜ＩＯＰ１５から供給されるコマンドパケットに含まれている読出しリクエストや書き込みリクエスト及びアドレス情報を解読して監視し、自らの動作が選択されたことをその解読結果から認識すると、当該解読結果を用いて、前記ＳＤＲＡＭデバイスＭ０〜Ｍ１２５に対するアクセス制御情報９を出力する。このアクセス制御情報９は、図１と同様のＳＤＲＡＭデバイスにおけるシングルデータ転送レートに対応されるアクセス制御信号及びアドレス信号である。前記コマンドパケットが書き込みリクエストの場合、当該コマンドパケットの後に続く書き込みデータは入出力端子ＩＯＰ０〜ＩＯＰ１５から入力される。
【００６２】
前記クロックドライバ２５は外部から供給されるクロック信号ＣＬＫ１を入力して内部クロック信号ＣＬＫ２を生成する。この例では内部クロック信号ＣＬＫ２は外部クロック信号ＣＬＫ１に対して２分周されている。前記内部クロック信号ＣＬＫ２は、前記ＳＤＲＡＭデバイスＭ０〜Ｍ１５及びプロトコル制御回路２６などに供給され、それらの動作基準クロック信号とされる。前記ＳＤＲＡＭデバイスＭ０〜Ｍ１５の機能は図１で説明した内容と同じである。
【００６３】
前記タイミングジェネレータ２８は、クロックドライバ２５から前記クロック信号ＣＬＫ１，ＣＬＫ２を入力すると共に、ＳＤＲＡＭデバイスＭ０〜Ｍ１５への外部データ入出力動作の指示をプロトコル制御回路２６から入力して、前記レジスタバッファＲＢＵＦｃ０〜ＲＢＵＦｃ１５及び入出力ゲートＩＯＧ０〜ＩＯＧ１５の制御信号を生成する。図７において前記制御信号は、入力制御信号φ１０Ｗ、ラッチ制御信号φ１０−１Ｗ，φ１０−２Ｗ，φ１０−３Ｗ，φ１０−４Ｗ、ゲート出力信号φ１１Ｗ、ゲート出力信号φ１３Ｒ，ラッチ制御信号φ１２Ｒ、ゲート出力信号φ１２−１Ｒ，φ１２−２Ｒ，φ１２−３Ｒ，φ１２−４Ｒとされる。特に、プロトコル制御回路２６は、入出力端子ＩＯＰ０〜ＩＯＰ１５から供給されるコマンドパケットを常に監視しなければならないため、スタンバイ状態でもレジスタバッファＲＢＵＦｃ０〜ＲＢＵＦｃ１５は直列・並列変換動作を怠ることはない。
【００６４】
前記メモリモジュールＭＯＤｃも例えば図４に示されるようなマザーボードＰＣＢに適用することができる。特にこの場合、前記メモリバス１２はメモリモジュールＭＯＤｃの入出力端子ＩＯＰ０〜ＩＯＰ１５をメモリコントローラＢＣＯＮＴにインタフェースされると共にクロック信号ＣＬＫ１をメモリモジュールＭＯＤｃに供給するための信号線を有すれば充分とされる。また、メモリコントローラＢＣＯＮＴは、Rambus（ランバス）に代表されるようなプロトコル制御方式でメモリモジュールＭＯＤｃをアクセス制御する機能を有する。換言すれば、メモリバス１２にＲＤＲＡＭを実装したメモリモジュールを接続することも可能である。
【００６５】
図８にはメモリモジュールＭＯＤｃのアクセス動作タイミングの一例が示される。図８において、メモリコントローラＢＣＯＮＴは、時刻ｔ０〜ｔ１の期間にモジュールライトコマンドのようなコマンドパケットをクロック信号ＣＬＫ１に同期してメモリバス１２に出力する。その後、規定のタイミングに従って時刻ｔ２〜ｔ３の期間にクロック信号ＣＬＫ１に同期してモジュール書き込みデータをメモリバス１２に出力する。
【００６６】
プロトコル制御方式によるアクセスをサポートするメモリモジュールＭＯＤｃは、メモリバス１２上のコマンドパケットを監視する。すなわち、入出力端子ＩＯＰ０〜ＩＯＰ１５から供給される情報をレジスタバッファＲＢＵＦｃ０〜ＲＢＵＦｃ１５で並列信号に変換し、コマンドバス２９を介してプロトコル制御回路２６に供給している。プロトコル制御回路２６は、それによって与えられる情報を解読し、自らのアクセスが指定されたかを判定する。コマンドパケットには、メモリアクセスモードを指定する情報と共にロウアドレス及びカラムアドレス情報などメモリサイクルに必要なアクセス制御情報が含まれている。
【００６７】
例えば、プロトコル制御回路２６が、前記時刻ｔ０〜ｔ１の期間に供給されたコマンドパケットによりメモリモジュールＭＯＤｃの動作が指示されていることを認識すると、当該プロトコル制御回路２６は、コマンドパケットの解読結果に従って、時刻ｔ２に同期させ、／ＣＳ２＝“Ｌ”、／ＲＡＳ２＝“Ｌ”、／ＣＡＳ２＝“Ｈ”、／ＷＥ＝“Ｈ”によってメモリチップアクティブコマンドとロウアドレス信号ＲＡｉをアクセス制御情報9としてＳＤＲＡＭデバイスＭ０〜Ｍ７に並列的に出力する。ＳＤＲＡＭデバイスＭ０〜Ｍ７は、クロック信号ＣＬＫ２の立ち上がりエッジに同期して時刻ｔ２に、メモリチップアクティブコマンドを認識し、ロウアドレス系の動作を開始する。
【００６８】
その後、プロトコル制御回路２６は、前記コマンドパケットの解読結果に従って、時刻ｔ４に同期させて、／ＣＳ２＝“Ｌ”、／ＲＡＳ２＝“Ｈ”、／ＣＡＳ２＝“Ｌ”、／ＷＥ＝“Ｌ”と、カラムアドレス信号ＣＡｉをアクセス制御情報９としてＳＤＲＡＭデバイスＭ０〜Ｍ１５に並列的に出力する。このとき、レジスタバッファＲＢＵＦｃ０〜ＲＢＵＦｃ１５は、メモリコントローラＢＣＯＮＴが時刻ｔ２〜ｔ３の期間に直列的に出力した書き込みデータＤ(i)，Ｄ(i+1)，Ｄ(i+2)，Ｄ(i+3)を６４ビットの並列データに変換し、モジュールデータバス２７に供給している。これにより、ＳＤＲＡＭデバイスＭ０〜Ｍ１５には、データ入出力端子ＭＤＱ０〜ＭＤＱ６３を介して６４ビットのデータＤ(i)，Ｄ(i+1)，Ｄ(i+2)，Ｄ(i+3)が書き込まれる。
【００６９】
書き込みの後、図８の例では同一ロウアドレスに対するリード動作が行われる。即ち、メモリコントローラＢＣＯＮＴは、時刻ｔ５〜ｔ６に期間にクロック信号ＣＬＫ１に同期して供給されるモジュールリードコマンドとしてのパケットコマンドによってその動作が指示されていることを認識すると、当該コマンドパケットの解読結果に従い、時刻ｔ７に同期させて、／ＣＳ２＝“Ｌ”、／ＲＡＳ１＝“Ｈ”、／ＣＡＳ１＝“Ｌ”、／ＷＥ＝“Ｈ”によりメモリチップリードコマンドを出力すると共に、前記解読結果から得られたカラムアドレス信号ＣＡｊをＳＤＲＡＭデバイスＭ０〜Ｍ１５に並列的に出力する。ＳＤＲＡＭデバイスＭ０〜Ｍ１５は、それに応答し、クロック信号ＣＬＫ２の立ち上がりエッジに同期する時刻ｔ７に、メモリチップリードコマンドを認識して、カラムアドレス系の動作を開始する。カラムアドレス系の動作の結果、時刻ｔ８にＳＤＲＡＭデバイスＭ０〜Ｍ１５のデータ入出力端子ＭＤＱ０〜ＭＤＱ６３からモジュールデータバス２７にリードデータＤ(j)，Ｄ(j+1)，Ｄ(j+2)，Ｄ(j+3)が並列的に出力される。この出力動作に同期して、プロトコル制御回路２６は、前記レジスタバッファＲＢＵＦｃ０〜ＲＢＵＦｃ１５にリードデータＤ(j)，Ｄ(j+1)，Ｄ(j+2)，Ｄ(j+3)の並列・直列変換動作を指示する。これにより、モジュールデータバス２７上の並列データＤ(j)，Ｄ(j+1)，Ｄ(j+2)，Ｄ(j+3)は１６ビットづつ入出力端子ＩＯＰ０〜ＩＯＰ１５から直列的に出力される。この出力動作は、前記ダブルデータレート形式と同じように、クロック信号ＣＬＫ１の立ち上がりエッジ及び立ち下がりエッジの双方に同期して行われる。
【００７０】
このように、上記メモリモジュールＭＯＤｃは、データの直列・並列／並列・直列変換機構を構成するレジスタバッファＲＢＵＦｃ０〜ＲＢＵＦｃ１５とプロトコル制御回路２６等を有するプロトコルコンバータ２３を含むから、ＲＤＲＡＭの代わりにＳＤＲＡＭデバイスを用いてRambus（ランバス）に準拠するようなアクセスプロトコルをサポートすることができる。上記以外のメモリ仕様とモジュール仕様の組み合わせについても同様に実現することが可能である。したがって、メモリモジュールＭＯＤｃに実装するＳＤＲＡＭデバイスのような半導体記憶装置毎に、プロトコルデコーダや内外の位相同期の為のＰＬＬ、ＤＬＬなどの複雑な制御手段を搭載する必要はない。よって、ＥＤＯＤＲＡＭ，ＳＤＲＡＭ，ＲＤＲＡＭ，SyclinkＤＲＡＭなど多種の半導体記憶装置を品種展開しなくとも、外部とのインタフェース仕様の異なる種々のメモリモジュールを容易に提供することができる。これは、各種仕様のメモリモジュールの為の半導体メモリを開発するコストを削減可能にする。
【００７１】
また、データの直列・並列／並列・直列変換機構を構成するレジスタバッファＲＢＵＦｃ０〜ＲＢＵＦｃ１５とプロトコル制御回路２６等を有するプロトコルコンバータ２３は、ＳＤＲＡＭデバイスＭ０〜Ｍ１５とは別の半導体集積回路で形成することができる。プロトコルコンバータ２３は、ＳＤＲＡＭデバイスＭ０〜Ｍ１５とは異なるプロセスで形成できるため、より高速のＣＭＯＳ論理プロセス、バイポーラプロセス、化合物半導体プロセスなど、マザーボードＰＣＢのメモリバス上でのデータ伝送に最適な半導体プロセスを使用することができる。
【００７２】
《速度変換アダプタ》
前記速度変換技術はメモリバス上にも適用することができる。例えば、図９に例示されるように、メモリコントローラＢＣＯＮＴとメモリバス１２との接続を速度変換アダプタ３０を介して行う。速度変換アダプタ３０は、前記コンバータ３，４と同じようにレジスタバッファを用いた速度変換手段を備える。メモリコントローラＢＣＯＮＴと速度変換アダプタ３０との間は１６ビットのデータバス３１に接続される。速度変換アダプタ３０はデータバス３１に直列的に伝達される１６ビットのデータを３２ビットのデータサイズに並列変換して３２ビットのデータバス３２に供給し、データバス３２の３２ビットデータを１６ビットに直列変換してデータバス３１に直列的に伝達する。データバス３２には例えば前記メモリモジュールＭＯＤａが複数個結合されている。
【００７３】
メモリコントローラＢＣＯＮＴの動作周波数（４×ｆＭＨｚ）はメモリモジュールＭＯＤａ(1)〜ＭＯＤa(n)の動作周波数（２×ｆＭＨｚ）の２倍とされる。前述の説明から明らかなように、メモリモジュールＭＯＤａに搭載されているＳＤＲＡＭデバイスＭ０〜Ｍ７の２倍の周波数でメモリモジュールＭＯＤａの入出力動作が行われる。従って、図９の例では、メモリコントローラＢＣＯＮＴの入出力の動作周波数はＳＤＲＡＭデバイスＭ０〜Ｍ７の動作周波数（ｆ）の４倍になる。このようなシステム構成により、メモリコントローラＢＣＯＮＴは高速に動作するが、そのピン数を減らすことができる。
【００７４】
図１０の例はメモリバス１２の間に速度変換アダプタ３０を介在させた例であり、前段のメモリバス１２Ｂは１６ビットのデータバス３１を備え、後段のメモリバス１２Ａは３２ビットのデータバス３２を備える。速度変換アダプタ３０の機能は図９と同じである。前段のメモリバス１２Ｂには前記メモリモジュールＭＯＤａが複数個結合されている。前記メモリバス１２ＢにはメモリモジュールＭＯＤａａとメモリデバイスＭＥＭが結合されている。メモリモジュールＭＯＤａａは前記メモリモジュールＭＯＤａに対して入出力データが１６ビットにされた点が相違される。メモリデバイスＭＥＭはデータ入出力ビット数が１６ビットのＳＤＲＡＭ等の半導体メモリである。
【００７５】
このシステム構成によれば、小容量だが高速に動作するメモリチップやメモリモジュールをメモリバス１２Ｂに接続し、大容量だが速度の遅いメモリモジュールをメモリバス１２Ａに接続して、システムに最適な性能（アクセス速度、メモリ容量）を達成することができる。
【００７６】
前記速度変換アダプタ３０を採用したシステムは、ＭＯＤｂ，ＭＯＤｃなどその他のメモリモジュールにも適用できることは言うまでもない。
【００７７】
《メモリモジュールの外部インタフェース方式》
図１１には外部インタフェースを光で行うようにしたメモリモジュールの一例が示される。図１１に示されるメモリモジュールＭＯＤｄは図１のメモリモジュールＭＯＤａに対して外部インタフェース信号を光とした点が相違される。すなわち、前記コンバータ３，４、クロックドライバ５及び制御信号バッファ６の外部インタフェース部分に光電変換回路３Ｌ，４Ｌ，５Ｌ，６Ｌが配置されている。前記光電変換回路３Ｌ，４Ｌ，５Ｌ，６Ｌは、ハーフミラー４０を介して光バス４１に接続される。８Ｌはアクセス制御情報８を伝達する光ファイバ、ＬＤＱ０〜ＬＤＱ７はデータを伝達する光ファイバ、ＬＣＬＫはクロック信号ＣＬＫ１を伝達する光ファイバである。
【００７８】
光電変換回路３ＡＬ，４Ｌはピンフォトダイオード有する光レシーバと、フォトダイオードを有する光トランスミッタとを有する。光電変換回路５Ｌ，６Ｌはピンフォトダイオード有する光レシーバを備える。尚、図１と同一回路ブロックには同一符号を付してその詳細な説明は省略する。
【００７９】
図１２にはメモリモジュールＭＯＤｄを用いたシステム構成例が示される。前記メモリコントローラＢＣＯＮＴと光バス４１との接続は入出力アダプタ４２を介して行われる。入出力アダプタ４２は、前述と同様の速度変換機能を有するコンバータと光電変換回路の機能を有する。メモリモジュールＭＯＤｄへのデータ書き込みに際しては、入出力アダプタ４２から送られる光信号の一部を所定のメモリモジュールＭＯＤｄに取り込む。メモリモジュールＭＯＤｄからのデータ読み出しに際しては、メモリモジュールＭＯＤｄからの光をハーフミラー４０で反射させて入出力アダプタ４２の送信する。
【００８０】
ハーフミラー４０は、この例のようにメモリモジュールＭＯＤｄ上に搭載しなくとも、マザーボード上に設置して、反射した光がメモリモジュール内の光電変換回路の受光／発光部分に照射されるように配置してもよい。また、プロセッサボード上の光の伝送媒体としては、光ファイバ４１でも良いが、コンピュータの主記憶のように伝送距離が短く、光の強度の劣化が問題ない場合には、空中を伝送させてもよい。
【００８１】
このように、プロセッサボード上を光で伝送した場合、光は電気に比べて信号の減衰や劣化が少ないため従来の電気によるバス接続に比べて飛躍的に多数のメモリモジュールＭＯＤｄを実装することが可能になる。また、光同士は相互干渉がなく、また、他の電気信号との間の干渉もないため、メモリバスから他の信号にノイズが載ったり、あるいは逆に、他の信号からノイズを受けて誤動作するような危険性を少なくすることができる。また、従来のバスではマザーボード上の配線のインダクタンスがアンテナのように働き、電磁波を外部に放出する問題が起きやすかったが、光伝送とすることにより、そうした問題も回避することができる。
【００８２】
図１３には外部インタフェースを多値変調信号で行うようにしたメモリモジュールの一例が示される。図１３に示されるメモリモジュールＭＯＤｅは図１のメモリモジュールＭＯＤａに対して外部インタフェース信号を多値変調信号とした点が相違される。すなわち、前記コンバータ３，４の外部インタフェース部分に多値変復調回路３Ｓ，４Ｓが配置されている。多値変復調方式には例えばＱＰＳＫ等を採用できる。メモリバス５１に含まれるデータバスＳＤＱ０〜ＳＤＱ１５には多値変調信号が伝送される。これにより、各半導体記憶装置毎に、変復調の為の複雑な信号処理回路を設ける必要はない。尚、図１と同一回路ブロックには同一符号を付してその詳細な説明は省略する。
【００８３】
図１４にはメモリモジュールＭＯＤｅを用いたシステム構成例が示される。前記メモリコントローラＢＣＯＮＴとメモリバス５１との接続は入出力アダプタ５２を介して行われる。入出力アダプタ５２は、前述と同様の速度変換機能を有するコンバータと多値変復調回路の機能を有する。メモリモジュールＭＯＤｅへのデータ書き込みに際しては、入出力アダプタ５２から送られる変調信号は多値変復調回路３Ｓ，４Ｓで復調されてコンバータに取り込まれる。メモリモジュールＭＯＤｅからのデータ読み出しに際しては、コンバータ３，４の出力が多値変復調回路３Ｓ，４Ｓで変調されてメモリバス５１に供給される。
【００８４】
マザーボード上を多値変調信号でデータ伝送した場合、通常のデジタル信号に比べて伝送信号の周波数スペクトラムを狭めることが可能となる。例えば正弦波に近い伝送波形を用いることも可能になる。したがって、同じメモリバスを用いても、波形制御がやり易くなり高い周波数まで伝送することが可能となる。
【００８５】
《コンバータと冗長メモリデバイス》
図１５には冗長メモリデバイスを有するメモリモジュールＭＯＤｆの一例が示される。基本的な構成は図１と同じであり、１個のＳＤＲＡＭデバイスＭ８を余計に搭載している。そして、９個のＳＤＲＡＭデバイスＭ０〜Ｍ８の内のどの８個を前記モジュールデータバス７Ｌ，７Ｈに接続するかを選択するセレクタ６１が設けられ、前記セレクタ６１による選択動作を決定する為の救済アドレス情報が設定される冗長プログラム回路６０及び救済アドレス判定回路６２が設けられている。冗長プログラム回路６０は、救済すべきアドレス（不良ビットのアドレス）情報がプログラマブルに設定されると共に、その救済アドレスにおいて不良を有するＳＤＲＡＭデバイスの番号情報（No.0〜No.7）がプログラマブルに設定される。一つの不良アドレスに対して不良ＳＤＲＡＭデバイスの数は１個に制限される。冗長プログラム回路６０はヒューズプログラム回路又は電気的に書き込み可能な揮発性半導体メモリによって構成することができる。
【００８６】
前記救済アドレス判定回路６２は、制御信号バッファ６に供給されるアドレス情報Ａｄｄｒｅｓｓ−１と前記冗長プログラム回路６０に設定された救済すべきアドレスとを比較する。比較結果が一致の場合には、当該救済すべきアドレスと対の不良ＳＤＲＡＭデバイスの番号に相当するＳＤＲＡＭデバイスをセレクタ６１によってコンバータ３，４から切り離し、これに代えてＳＤＲＡＭデバイスＭ８がセレクタ６１によってコンバータ３，４に接続される。前記セレクタ６１、冗長プログラム回路６０、救済アドレス判定回路６２、コンバータ３，４、及び図１５には図示を省略したクロックドライバ５は、１個の半導体集積回路化されている。その他の構成は図１と同じであるからその詳細な説明は省略する。
【００８７】
前記冗長プログラム回路６０の初期状態においてセレクタ６１による選択状態は図１６のようにされる。ＳＤＲＡＭデバイスＭ０〜Ｍ７の不良アドレスと不良デバイス番号に応じて冗長プログラム回路６０がプログラムされる。例えば、図１７に例示されるように、あるアクセスアドレスに関する不良ＳＤＲＡＭデバイスがＭ４であるとき、セレクタ６１は当該ＳＤＲＡＭデバイスＭ４をモジュールデータバス７Ｌから切り離し、これに代えてＳＤＲＡＭデバイスＭ８をモジュールデータバス７Ｌに接続する。
【００８８】
これにより、不良のメモリチップを用いてメモリモジュールの良品を提供できる。これらはメモリチップの入出力がそのままモジュールの入出力端子に接続されている従来のメモリモジュールでは実現できない。
【００８９】
《コンバータとＥＣＣ》
図１８にはＥＣＣ回路を有するメモリモジュールの一例が示される。基本的な構成は図１と同じであり、ＥＣＣ回路７０とＳＤＲＡＭデバイスＭ８を余計に搭載している。ＥＣＣ回路はコンバータ３，４とモジュールデータバスとの間に配置される。ＥＣＣ回路は、コンバータ３，４を通って並列化された６４ビットのデータに対する誤り訂正コードを生成する。生成された誤り訂正コードはＳＤＲＡＭデバイスＭ８に格納される。読出し動作時において、ＥＣＣ回路７０は、ＳＤＲＡＭデバイスＭ８から読出された前記誤り訂正コードを用いて、前記ＳＤＲＡＭデバイスＭ０〜Ｍ７から読出されたデータの誤り検出及び訂正を行い、その結果をコンバータ３，４に与える。
【００９０】
これにより、信頼性の高いメモリモジュールを提供することができる。これらはメモリチップの入出力がそのままモジュールの入出力端子に接続されている従来のメモリモジュールでは実現できない。
【００９１】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えばメモリモジュールに利用する半導体記憶装置それ自体の種類は上記の例に限定されず適宜変更可能である。メモリモジュールの入出力端子のビット数、メモリモジュールに実装する半導体記憶装置の数も適宜変更可能である。また、マザーボード上の入出力インターフェースはＣＭＯＳ、ＧＴＬ（Gunning Transceiver Logic）、ＴＴＬ等の何れの形式であっても本発明は適用可能である。ＳＳＴＬ（Stub Series Terminated Transceiver Logic）インターフェースの場合にはモジュールの入出力端子とコンバータ３，４との間にスタブ抵抗を配すればよい。また、本発明は、パーソナルコンピュータやワークステーションのメモリモジュールなどに広く適用することができる。
【図面の簡単な説明】
【００９２】
【図１】本発明に係るメモリモジュールの一例を示すブロック図である。
【図２】図１に示されるメモリモジュールのチップ配列と配線の概略を示す説明図である。
【図３】図１に示されるメモリモジュールに含まれるコンバータの一例を示す論理回路図である。
【図４】図１に示されるメモリモジュールを用いたデータ処理システムの部分的なシステム構成図である。
【図５】図１に示されるメモリモジュールのアクセス動作タイミングの一例を示すタイミングチャートである。
【図６】図１に示されるメモリモジュールに対して記憶容量を倍増したメモリモジュールのブロック図である。
【図７】ＲＤＲＡＭの代わりにＳＤＲＡＭを用いて構成されたプロトコル制御方式のメモリモジュールのブロック図である。
【図８】図７に示されるメモリモジュールのアクセス動作タイミングの一例を示すタイミングチャートである。
【図９】速度変換アダプタを採用したマザーボードの一例を示すブロック図である。
【図１０】速度変換アダプタを採用した更に別のマザーボードの一例を示すブロック図である。
【図１１】外部インタフェースを光で行うようにしたメモリモジュールの一例を示すブロック図である。
【図１２】図１１に示されたメモリモジュールを用いたマザーボードの一例を示すブロック図である。
【図１３】外部インタフェースを多値変調信号で行うようにしたメモリモジュールの一例を示すブロック図である。
【図１４】図１３のメモリモジュールを用いたマザーボードの一例を示すブロック図である。
【図１５】冗長メモリデバイスを有するメモリモジュールの一例を示すブロック図である。
【図１６】図１５のメモリモジュールの正規のメモリデバイスに欠陥が無い場合におけるメモリデバイスと外部データ入出力端子との接続態様を示すブロック図である。
【図１７】図１５のメモリモジュールの正規のメモリデバイスに欠陥がある場合におけるメモリデバイスと外部データ入出力端子との接続態様の一例を示すブロック図である。
【図１８】ＥＣＣ回路を有するメモリモジュールの一例を示すブロック図である。
【図１９】ＳＤＲＡＭデバイスのデータ入出力端子を対応するメモリバスに直接接続する形式のメモリモジュールを概念的に示した説明図である。
【図２０】ＲＤＲＡＭデバイスをメモリバスに接続した状態を示す説明図である。
【符号の説明】
【００９３】
ＭＯＤａ  メモリモジュール
Ｍ０〜Ｍ７  ＳＤＲＡＭデバイス
２  回路基板
３，４  コンバータ
５  クロックドライバ
６  制御信号バッファ
７Ｌ，７Ｈ  モジュールデータバス
ＤＱ０〜ＤＱ１５  データ入出力端子
ＣＬＫ１，ＣＬＫ２  クロック信号
ＲＢＵＦａ１〜ＲＢＵＦａ１５  レジスタバッファ
ＭＤＱ０〜ＭＤＱ６３  ＳＤＲＡＭデバイスのデータ入出力端子
ＭＰＵ  マイクロプロセッサ
ＢＣＯＮＴ  メモリコントローラ
１１  ＣＰＵバス
１２  メモリバス
ＰＣＢ  プロセッサボード
ＭＯＤｂ  メモリモジュール
Ｍ０ａ，Ｍ０ｂ〜Ｍ７ａ，Ｍ７６ｂ  ＳＤＲＡＭデバイス
ＭＯＤｃ  メモリモジュール
Ｍ０〜Ｍ１５  ＳＤＲＡＭデバイス
２６  プロトコル制御回路
２７  モジュールデータバス
ＩＯＧ１〜ＩＯＧ１５  入出力ゲート
ＲＢＵＦｃ１〜ＲＢＵＦｃ１５  レジスタバッファ
２９  コマンドバス
３０  速度変換アダプタ
１２Ａ，１２Ｂ  メモリバス
ＭＯＤｄ  メモリモジュール
３Ｌ，４Ｌ，５Ｌ，６Ｌ  光電変換回路
４１  光バス
４２  入出力アダプタ
ＭＯＤｅ  メモリモジュール
３Ｓ，４Ｓ  多値変復調回路
ＭＯＤｆ  メモリモジュール
６０  冗長プログラム回路
６１  セレクタ
６２  アドレス判定回路
ＭＯＤｇ  メモリモジュール
７０  ＥＣＣ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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