(57)【要約】【課題】  従来の半導体装置では、分離領域の形成領域に凹部ができ、分離領域に平坦面が形成されず、凹部上面に形成される配線層が断線するという問題があった。【解決手段】  本発明の半導体装置では、ＳＴＩ法に用いるシリコン酸化膜１２を除去する際に、トレンチ６の内壁を被覆するＨＴＯ膜７の上方に凹部１０が形成される。しかしながら、凹部１０を含むエピタキシャル層３上面にＴＥＯＳ膜１１を堆積し、エッチバックすることで、凹部１０にＴＥＯＳ膜１１が埋設された構造とする。この構造により、分離領域上面は、実質的な平坦面９となり、分離領域の上面に配線層が形成された場合でも、該配線層が断線することを防止できる。また、分離領域では、実質的な平坦面９となることで、容量素子等の受動素子を形成することができる。【選択図】  図１
2006013342.tif 000002
【特許請求の範囲】
【請求項１】
分離領域により複数の半導体素子形成領域に区画された半導体層と、
前記半導体層表面から形成された溝を埋設する第１の絶縁膜と、
前記第１の絶縁膜表面から形成され、前記分離領域を構成するトレンチと、
少なくとも前記トレンチの内壁を被覆する第２の絶縁膜と、
前記第２の絶縁膜と隣接し、前記トレンチ内を埋設する多結晶シリコン膜と、
前記多結晶シリコン膜表面に対して窪んだ形状であり、前記第２の絶縁膜上方に形成された凹部と、
前記凹部を埋設する第３の絶縁膜とを有することを特徴とする半導体装置。
【請求項２】
前記凹部は、前記多結晶シリコン膜を囲むように配置され、前記多結晶シリコン膜と前記第１の絶縁膜との間に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜は高密度プラズマＣＶＤ法により堆積されたＮＳＧ膜であり、前記第２の絶縁膜は減圧ＣＶＤ法により堆積されたＨＴＯ膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記凹部は、前記多結晶シリコン膜表面に対し１０００Å〜２０００Å窪んでいることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体層表面に熱酸化膜を形成し、該熱酸化膜の上面にストッパー膜を形成した後、前記熱酸化膜及び前記ストッパー膜の所望の領域に開口部を形成し、前記開口部を介して前記半導体層に溝を形成する工程と、
前記溝を第１の絶縁膜で埋設した後、前記第１の絶縁膜表面からトレンチを形成し、前記トレンチを第２の絶縁膜及び多結晶シリコン膜で埋設する工程と、
前記ストッパー膜を利用して、前記第１の絶縁膜、前記第２の絶縁膜及び前記多結晶シリコン膜を研磨する工程と、
前記ストッパー膜を除去した後、前記熱酸化膜をバッファードフッ酸により除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記熱酸化膜を前記バッファードフッ酸により除去する際に、前記第２の絶縁膜の一部が除去され、形成される凹部に第３の絶縁膜を埋設する工程とを有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の絶縁膜は、前記凹部を埋設するように前記半導体層上面に堆積された後にエッチバックされることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法において、素子分離技術に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法では、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法に替えて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用い、半導体層表面の平坦性及び微細化を実現する技術がある。そして、該ＳＴＩ法により形成した溝を絶縁膜で埋設し、該絶縁層上面から形成されたトレンチ側壁に熱酸化膜を形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ＣＶＤ酸化膜でトレンチ内を埋設し、分離領域を形成するものがある（例えば、特許文献１参照。）。
【特許文献１】特開平９−８１１９号公報（第７−９頁、第２−１０図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来の半導体装置の製造方法では、エピタキシャル層の表面に熱酸化膜及びシリコン窒化膜を選択的に形成した後、ＳＴＩ法により第１の浅い溝を形成する。そして、第１の浅い溝を埋設するように、エピタキシャル層上面にＣＶＤ酸化膜を形成し、１回目のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、ＣＶＤ酸化膜をエッチバックし、平坦面を形成する。そして、ＣＶＤ酸化膜上面から第２の深い溝を形成し、素子分離領域を形成する。
【０００４】
次に、第２の深い溝に対し、先ず、その側面に熱酸化膜を形成した後、ＣＶＤ酸化膜をエピタキシャル層上面に形成し、該ＣＶＤ酸化膜で第２の深い溝を埋設する。その後、シリコン窒化膜をストッパー膜として、２回目のＣＭＰ法により、ＣＶＤ酸化膜をエッチバックする。そして、ＳＴＩ法に用いたシリコン窒化膜をエッチングにより除去した後、シリコン窒化膜下面の熱酸化膜を除去する。
【０００５】
このとき、従来の半導体装置の製造方法では、熱酸化膜とＣＶＤ酸化膜とのエッチングレート比により、熱酸化膜を除去する際に、第２の深い溝内のＣＶＤ酸化膜の一部も除去されてしまう。特に、分離領域では、その他の領域のエピタキシャル層表面に対して凹部となってしまう。そのことで、該凹部が形成された分離領域上面に受動素子を形成し難いという問題がある。また、該凹部により、分離領域上面に形成された配線層が断線し易いという問題がある。
【課題を解決するための手段】
【０００６】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、分離領域により複数の半導体素子形成領域に区画された半導体層と、前記半導体層表面から形成された溝を埋設する第１の絶縁膜と、前記第１の絶縁膜表面から形成され、前記分離領域を構成するトレンチと、少なくとも前記トレンチの内壁を被覆する第２の絶縁膜と、前記第２の絶縁膜と隣接し、前記トレンチ内を埋設する多結晶シリコン膜と、前記多結晶シリコン膜表面に対して窪んだ形状であり、前記第２の絶縁膜上方に形成された凹部と、前記凹部を埋設する第３の絶縁膜とを有することを特徴とする。従って、本発明の構造により、分離領域上面の平坦性を実現でき、分離領域上面に容量素子等の受動素子を形成できる。また、分離領域上面の平坦性を実現することで、分離領域上面に形成される配線層が断線することを防止できる。
【０００７】
また、本発明の半導体装置の製造方法では、半導体層表面に熱酸化膜を形成し、該熱酸化膜の上面にストッパー膜を形成した後、前記熱酸化膜及び前記ストッパー膜の所望の領域に開口部を形成し、前記開口部を介して前記半導体層に溝を形成する工程と、前記溝を第１の絶縁膜で埋設した後、前記第１の絶縁膜表面からトレンチを形成し、前記トレンチを第２の絶縁膜及び多結晶シリコン膜で埋設する工程と、前記ストッパー膜を利用して、前記第１の絶縁膜、前記第２の絶縁膜及び前記多結晶シリコン膜を研磨する工程と、前記ストッパー膜を除去した後、前記熱酸化膜をバッファードフッ酸により除去する工程とを有することを特徴とする。従って、本発明では、シリコン窒化膜をストッパー膜として利用し、半導体層表面に平坦面を形成した後、半導体層表面の熱酸化膜をバッファードフッ酸により除去する。この除去工程時には、第２の絶縁膜の一部も除去されるが、バッファードフッ酸を用いることで、第２の絶縁膜の除去量を低減できる。
【０００８】
また、本発明の半導体装置の製造方法では、前記熱酸化膜を前記バッファードフッ酸により除去する際に、前記第２の絶縁膜の一部が除去され、形成される凹部に第３の絶縁膜を埋設する工程とを有することを特徴とする。従って、本発明では、バッファードフッ酸を用いることで、凹部の深さを浅くすることができる。そのことで、凹部を第２の絶縁膜で埋設する際に埋め込み易くなり、分離領域上面の平坦性を実現できる。この構造により、分離領域上面に容量素子等の受動素子を形成できる。また、分離領域上面に形成される配線層が断線することを防止できる。
【発明の効果】
【０００９】
本発明では、分離領域を構成するトレンチ内に堆積されたＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐａｒａｔｕｒｅ  Ｏｘｉｄｅ）膜上部に凹部が形成されるが、該凹部は、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜により埋設されている。この構造により、分離領域上面の平坦性が実現され、分離領域上面に、例えば、容量素子等の受動素子を形成することができる。また、分離領域上面に形成される配線層が断線することを防止できる。
【００１０】
また、本発明では、トレンチは、ＨＴＯ膜及び多結晶シリコン膜により埋設されている。ＨＴＯ膜上方に形成される凹部は、多結晶シリコン膜表面から１０００〜２０００Å程度、窪んだ状態である。この構造により、凹部はＴＥＯＳ膜により容易に埋設され、分離領域上面の平坦性を実現できる。
【００１１】
また、本発明では、半導体層表面のシリコン酸化膜を除去する工程時にバッファードフッ酸を用いる。この工程により、バッファードフッ酸に対し、分離領域に形成されているＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜とＨＴＯ膜とのエッチングレート差を小さくすることができる。そして、該エッチング工程時にＨＴＯ膜上部に形成される凹部の深さを浅くすることができる。
【００１２】
本発明では、分離領域を構成するトレンチに対し、ＨＴＯ膜を堆積した後に、多結晶シリコン膜を堆積し、トレンチ内を埋設する。そのことで、半導体層表面に堆積される多結晶シリコン膜の堆積量を低減でき、ＣＭＰ法により、該多結晶シリコン膜を研磨する量も低減できる。そして、高価なＣＭＰ法の使用を抑制し、製造コストを抑えることができる。
【００１３】
また、本発明では、ＳＴＩ法に用いる熱酸化膜を除去する際に、トレンチ内のＨＴＯ膜の一部が除去され、ＨＴＯ膜上方に凹部が形成される。しかしながら、後工程において、凹部をＴＥＯＳ膜で埋設することで、分離領域上面の平坦性を実現できる。そのことで、他工程で凹部内に発生する多結晶シリコン膜の残さを低減し、該残さが凹部から剥離し、素子形成領域に至り、ショートを起因する構造を防止できる。一方、分離領域上面の平坦性の実現により、分離領域上面に、例えば、容量素子等の受動素子を形成できる。また、分離領域上面に配置される配線層が断線することを防止できる。
【発明を実施するための最良の形態】
【００１４】
先ず、本発明の一実施の形態である半導体装置について、図１（Ａ）及び（Ｂ）を参照し、詳細に説明する。図１（Ａ）は、本実施の形態の半導体装置の分離領域を説明するための断面図である。図１（Ｂ）は、本実施の形態の半導体装置を説明するための断面図であり、分離領域を拡大して示した図である。
【００１５】
図１（Ａ）に示す如く、Ｐ型の単結晶シリコン基板１上面には、Ｎ型のエピタキシャル層３が堆積されている。基板１及びエピタキシャル層３には、Ｎ型の埋込拡散層２が形成されている。そして、基板１及びエピタキシャル層３は、分離領域により複数の島領域に区画されている。該島領域には、例えば、バイポーラトランジスタ、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ等の様々な素子が形成されている。尚、本実施の形態での基板１及びエピタキシャル層３が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００１６】
分離領域では、エピタキシャル層３表面から、ＳＴＩ法により溝部４が形成されている。溝部４には、高密度プラズマＣＶＤ（ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）法で堆積したＮＳＧ膜５が埋設されている。ＮＳＧ膜５表面とエピタキシャル層３表面とは、平坦面９を形成している。そして、ＮＳＧ膜５表面からトレンチ６が形成され、トレンチ６には、ＨＴＯ膜７及び多結晶シリコン膜８が埋設されている。例えば、ＨＴＯ膜７は、トレンチ６内壁から３０００Å程度堆積され、トレンチ６の一部を埋設している。尚、本実施の形態でのＮＳＧ膜５が本発明の「第１の絶縁膜」に対応するが、本発明の「第１の絶縁膜」は溝部４を埋設する膜であれば良い。また、本実施の形態でのＨＴＯ膜７が本発明の「第２の絶縁膜」に対応するが、本発明の「第２の絶縁膜」はトレンチ６の内壁を被覆する膜であれば良い。
【００１７】
このとき、図１（Ｂ）に示す如く、本実施の形態では、トレンチ６を埋設するＨＴＯ膜７の上方に凹部１０が形成されている。後述する半導体装置の製造方法で説明するが、凹部１０は、エピタキシャル層３表面に形成されたシリコン酸化膜１２（図２参照）をバッファードフッ酸により除去する際に形成される。凹部１０の深さｔ１は、２０００Å程度以下となり、例えば、１０００〜２０００Å程度の深さｔ１で形成されている。そして、凹部１０の深さｔ１は、例えば、平坦面９を構成する多結晶シリコン膜８の表面から計測した深さである。凹部１０には、ＴＥＯＳ膜１１が埋設され、分離領域での平坦面９が形成されている。尚、本実施の形態でのＴＥＯＳ膜１１が本発明の「第３の絶縁膜」に対応するが、本発明の「第３の絶縁膜」は凹部１０を埋設する膜であれば良い。例えば、減圧ＣＶＤ法、または、常圧ＣＶＤ法により堆積されたシリコン酸化膜、ＨＴＯ膜、または、シリコン窒化膜でも良い。また、塗布法により形成されたＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜でも良い。
【００１８】
上述した構造により、分離領域での平坦面９を利用し、分離領域の上面には容量素子等の受動素子を配置することができる。また、凹部１０がＴＥＯＳ膜１１により埋設されることで、分離領域上面に形成された配線層が断線することを防ぐことができる。尚、凹部１０は多結晶シリコン膜８を囲むように配置され、多結晶シリコン膜８の表面とＮＳＧ膜５の表面とでは、若干の段差を有している。しかしながら、多結晶シリコン膜８の表面とＮＳＧ膜５との間には、ＴＥＯＳ膜１１のなだらかな傾斜面１８が形成されることで、実質、平坦面９が形成されている。
【００１９】
次に、本発明の一実施の形態である半導体装置の製造方法について、図２から図１０を参照し、詳細に説明する。図２から図８は、本発明の半導体装置の製造方法を説明するための断面図である。図９及び図１０は、本発明の半導体装置の製造方法を説明するための断面図であり、分離領域を拡大して示した図である。
【００２０】
尚、図２から図１０では、分離領域が形成されている領域を示している。そして、分離領域により区画される各々の素子形成領域には、バイポーラトランジスタ、Ｎチャネル型ＭＯＳトランジスタ、Ｐチャネル型のＭＯＳトランジスタ等の様々な素子が形成されている。また、図１の半導体装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００２１】
図２に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１表面を熱酸化して全面に熱酸化膜を形成する。その後、公知のフォトリソグラフィ技術を用い、Ｎ型の埋込拡散層２を形成する。
【００２２】
次に、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この作業により、基板１上にエピタキシャル層３を形成する。その後、エピタキシャル層３表面に熱酸化法によりシリコン酸化膜１２を形成し、シリコン酸化膜１２の上面にシリコン窒化膜１３を形成する。尚、本実施の形態でのシリコン酸化膜１２が本発明の「熱酸化膜」に対応する。また、本実施の形態でのシリコン窒化膜１３が本発明の「ストッパー膜」に対応するが、後述するＣＭＰ法の終端検知用の膜として利用できる膜であれば良い。
【００２３】
図３に示す如く、公知のフォトリソグラフィ技術により、溝部４を形成する部分に開口部が設けられたフォトレジスト１４を選択マスクとして形成する。そして、ドライエッチングにより、シリコン酸化膜１２、シリコン窒化膜１３を除去した後、ＳＴＩ法によりエピタキシャル層３を５０００Å程度除去する。エピタキシャル層３には、その表面から溝部４が形成される。尚、本実施の形態での溝部４が本発明の「溝」に対応するが、本発明の「溝」はＳＴＩ法により形成される場合に限定される必要はない。例えば、エピタキシャル層３表面に対して窪んだ構造であれば良く、任意の製造方法により形成されても良い。
【００２４】
図４に示す如く、フォトレジスト１４を除去した後、エピタキシャル層３上面に、高密度プラズマＣＶＤ法により、ＮＳＧ膜５を堆積する。このとき、溝部４を埋設するように、ＮＳＧ膜５を、例えば、６０００Å程度堆積する。
【００２５】
次に、ＮＳＧ膜５の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ膜１５を堆積する。このとき、ＨＴＯ膜１５を、例えば、３０００Å〜５０００Åの範囲内で堆積する。そして、ＨＴＯ膜１５は、ＮＳＧ膜５よりも段差被覆性に優れた膜である。一方、ＮＳＧ膜５は、ＨＴＯ膜１５よりも埋め込み特性に優れており、上述したように、溝部４の埋設に用いられる。
【００２６】
図５に示す如く、公知のフォトリソグラフィ技術により、ＨＴＯ膜１５上面に、分離領域用のトレンチ６を形成する部分に開口部が設けられたフォトレジスト１６を選択マスクとして形成する。その後、ドライエッチングにより、ＮＳＧ膜５及びＨＴＯ膜１５を選択的に除去し、ＮＳＧ膜５及びＨＴＯ膜１５に開口部１７を形成する。
【００２７】
図６に示す如く、フォトレジスト１６を除去した後、ＮＳＧ膜５及びＨＴＯ膜１５をハードマスクとして、ドライエッチングによりトレンチ６を形成する。そして、トレンチ６は、例えば、６μｍ程度の深さで形成される。尚、トレンチ６を形成する工程時に、ＨＴＯ膜１５もその表面から除去され、トレンチ６形成後には、ＨＴＯ膜１５の膜厚も薄くなる。ここで、ＨＴＯ膜１５の膜厚を上述した範囲内で堆積するのは、ＨＴＯ膜１５の膜厚が３０００Åよりも薄い場合には、エッチング不良の問題が発生することもあるからである。一方、ＨＴＯ膜１５の膜厚が５０００Åよりも厚い場合には、ＮＳＧ膜５及びＨＴＯ膜１５をパターニングするのが困難となることもあるからである。
【００２８】
図７に示す如く、トレンチ６内及びＨＴＯ膜１５の上面に、減圧ＣＶＤ法により、約８００℃の温度条件下で、ＨＴＯ膜７を堆積する。ＨＴＯ膜７は３０００Å程度堆積され、トレンチ６の内壁からトレンチ６の一部が埋設される。その後、ＨＴＯ膜７上面に、ＣＶＤ法により、多結晶シリコン膜８を堆積する。多結晶シリコン膜８は、例えば、８０００Å程度堆積され、トレンチ６は多結晶シリコン膜８により完全に埋設される。
【００２９】
本実施の形態では、トレンチ６をＨＴＯ膜７で埋設する工程の前に、トレンチ６の内壁に熱酸化法によりシリコン酸化膜を形成する工程を省略している。当該シリコン酸化膜形成工程の省略により、基板１自体が、熱酸化法による熱環境下に置かれることはなく、例えば、溝部４やトレンチ６のコーナー部から結晶欠陥が発生することを大幅に低減することができる。
【００３０】
図８に示す如く、シリコン窒化膜１３をストッパー膜として用い、ＣＭＰ法により、ＮＳＧ膜５、ＨＴＯ膜７、１５及び多結晶シリコン膜８を研磨し、少なくともその一部を除去する。そして、この工程により、溝部４はＮＳＧ膜５で埋設され、トレンチ６はＨＴＯ膜７及び多結晶シリコン膜８で埋設された構造が得られる。
【００３１】
図９に示す如く、本実施の形態では、シリコン窒化膜１３を約１６０℃のリン酸により除去した後、シリコン酸化膜１２をバッファードフッ酸（ＢＨＦ）により除去する。このとき、バッファードフッ酸は、シリコン酸化膜１２を除去するエッチング液であるが、ＮＳＧ膜５及びＨＴＯ膜７の一部もバッファードフッ酸により除去される。そして、バッファードフッ酸に対する、ＮＳＧ膜５とＨＴＯ膜７とのエッチングレート比は、１：２程度である。つまり、トレンチ６の内壁から堆積する絶縁膜としてＨＴＯ膜７を用いることで、ＮＳＧ膜５、多結晶シリコン膜８に対して、ＨＴＯ膜７が選択的に除去されることを抑止できる。そして、シリコン酸化膜１２の除去工程時に、ＨＴＯ膜７の上方に凹部１０が形成されるが、凹部１０の深さｔ１を浅くすることができる。一方、多結晶シリコン膜８はバッファードフッ酸により除去されないので、上述したように、凹部１０の深さｔ１は、例えば、多結晶シリコン膜８表面から１０００〜２０００Å程度となる。
【００３２】
一方、シリコン酸化膜１２を除去する際に、例えば、希釈フッ酸（ＨＦ）を用いることもできる。希釈フッ酸に対する、ＮＳＧ膜５とＨＴＯ膜７とのエッチングレート比は、１：１０程度である。この場合には、シリコン酸化膜１２を除去する際に、ＨＴＯ膜７が選択的に除去され、ＨＴＯ膜７の上方に形成される凹部１０の深さｔ１が深く形成されてしまう。例えば、凹部１０の深さｔ１は３０００Å程度となる。上述したように、ＨＴＯ膜７はトレンチ６の内壁から３０００Å程度の膜厚で堆積されるが、希釈フッ酸（ＨＦ）を用いた場合には、幅３０００Å程度、深さ３０００Å程度の凹部１０が形成される。後述するように、この凹部１０をＴＥＯＳ膜で埋設し、分離領域での平坦性の実現を図るが、この凹部１０の構造の場合には、ＴＥＯＳ膜等の絶縁膜の埋め込み特性を悪化させる。
【００３３】
つまり、シリコン酸化膜１２を除去する際にバッファードフッ酸を用いることで、凹部１０の深さｔ１を浅くし、凹部１０をＴＥＯＳ膜１１で確実に埋設する。そして、図１を用いて説明したように、分離領域上面の平坦性を実現し、受動素子の形成、また、配線層の断線防止を実現することができる。
【００３４】
ここで、分離領域に形成された凹部１０を埋設せず、素子形成領域にバイポーラトランジスタ、ＭＯＳトランジスタ等を形成する場合の問題点を説明する。
【００３５】
分離領域では、シリコン酸化膜１２を除去する際に、多結晶シリコン膜８を囲むように凹部１０が形成される。一方、素子形成領域では、例えば、ＭＯＳトランジスタのゲート電極、バイポーラトランジスタのベース取り出し電極、スペーサ部、エミッタ取り出し電極等が形成される。そして、ゲート電極等は、エピタキシャル層３上面に多結晶シリコン膜を堆積した後、多結晶シリコン膜を選択的に除去することで形成される。このとき、分離領域では、該多結晶シリコン膜が全て除去されず、凹部１０内には多結晶シリコン膜の残さが発生する。
【００３６】
その後、凹部１０内の多結晶シリコン膜の残さは、素子形成工程での酸化膜を除去する工程の際に用いられるエッチャントにより剥離する。つまり、凹部１０では、多結晶シリコン膜８やＮＳＧ膜５と多結晶シリコン膜の残さとの境界面からエッチャントが侵入し、凹部１０から多結晶シリコン膜の残さが剥離する。そして、剥離した多結晶シリコン膜の残さが素子形成領域上面へと至ることで、例えば、バイポーラトランジスタの各領域が残さによりショートする構造となり、歩留まりが大幅に悪化する。これは、各工程で、多結晶シリコン膜に不純物が導入されているからである。
【００３７】
つまり、本実施の形態では、凹部１０をＴＥＯＳ膜等の絶縁膜で埋設し、上述した多結晶シリコン膜の残さの発生を抑制する必要がある。そして、本実施の形態では、ＭＯＳトランジスタのゲート電極等を形成する工程前に、凹部１０をＴＥＯＳ膜等の絶縁膜で埋設する工程を行っている。
【００３８】
図１０に示す如く、シリコン酸化膜１２を除去した後、凹部１０を埋設するように、エピタキシャル層３等の上面に、減圧ＣＶＤ法により、ＴＥＯＳ膜１１を堆積する。尚、本実施の形態でのＴＥＯＳ膜１１が本発明の「第３の絶縁膜」に対応するが、本発明の「第３の絶縁膜」は凹部１０を埋設する膜であれば良い。
【００３９】
その後、図１（Ｂ）に示すように、ＴＥＯＳ膜１１をエッチバックし、凹部１０がＴＥＯＳ膜１１で埋設された状態とし、分離領域の平坦化を実現する。そして、凹部１０をＴＥＯＳ膜１１で埋設する工程は、上述した素子形成領域での多結晶シリコン膜を埋設する工程前に行うことが望ましい。その結果、素子形成領域での多結晶シリコン膜を堆積する工程による多結晶シリコン膜の残さの発生を大幅に低減することができる。
【００４０】
上述したように、本実施の形態では、１回のＣＭＰ工程により、溝部４に堆積されたＮＳＧ膜５とトレンチ６に堆積された多結晶シリコン膜８とを研磨し、除去することができる。つまり、溝部４にＮＳＧ膜５を堆積した後に１回目のＣＭＰ法を用いた工程を行い、トレンチ６に多結晶シリコン膜８を堆積した後に２回目のＣＭＰ法を用いた工程を行う場合と比較して、製造プロセスを簡略化することができる。また、高価なＣＭＰ法を用いた工程を１回とすることができるので、製造コストを低減することができる。
【００４１】
また、本実施の形態では、トレンチ６を多結晶シリコン膜８で埋設する前に、ＨＴＯ膜７を堆積している。そして、多結晶シリコン膜８を堆積する量を低減することで、多結晶シリコン膜８がエピタキシャル層３等上面に堆積する膜厚も低減することができる。そのことで、ＣＭＰ法を用いた工程により、多結晶シリコン膜８を研磨する量も低減でき、高価なＣＭＰ法を用いた工程時間を短縮することができる。
【００４２】
尚、上述した本実施の形態では、溝部４を埋設する膜としてＮＳＧ膜を用いる場合について説明したが、この場合に限定するものではなく、その他の絶縁膜を用いる場合でも良い。また、溝部４を埋め込むＮＳＧ膜上面に堆積する膜として、ＨＴＯ膜を用いる場合について説明したが、この場合に限定するものではない。被覆性が良く、トレンチ形成時のハードマスクとして機能する膜であれば、その他の膜を用いる場合でも良い。例えば、減圧ＣＶＤ法、または、常圧ＣＶＤ法により堆積されたシリコン酸化膜、ＴＥＯＳ膜、または、シリコン窒化膜でも良い。また、塗布法により形成されたＳＯＧ膜でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００４４】
１  Ｐ型の単結晶シリコン基板
３  Ｎ型のエピタキシャル層
４  溝部
５  ＮＳＧ膜
６  トレンチ
７  ＨＴＯ膜
８  多結晶シリコン膜
９  平坦面
１０  凹部
１１  ＴＥＯＳ膜
１２  シリコン酸化膜
１３  シリコン窒化膜
【図１】
2006013342.tif 000003
【図２】
2006013342.tif 000004
【図３】
2006013342.tif 000005
【図４】
2006013342.tif 000006
【図５】
2006013342.tif 000007
【図６】
2006013342.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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