(57)【要約】【課題】  歪みのないクロックを出力できる２重化クロック位相同期装置、およびこれを用いた通信装置を提供することである。【解決手段】  無線基地局１０は、外部から受信した信号から抽出されたクロックに位相同期した基準クロックを生成するクロック位相同期部１２ａ，１２ｂを備えた通信装置である。クロック位相同期部１２ａ，１２ｂは、位相ロックループ回路を２重化したものであり、待機系は運用系よりも速い応答速度で動作する。こうした構成によって、運用系と待機系との間の位相差が少なくなり、系の切替が起こったとしても、出力クロックに歪みが生じることがなくなる。【選択図】          図２
2006222573.tif 000002
【特許請求の範囲】
【請求項１】
位相比較器、低域通過フィルタ、電圧制御発振器および分周器で構成された位相ロックループ回路を２重化した２重系クロック位相同期装置であって、
前記２重系のうち、運用系の位相ロックループ回路は、入力クロックに位相同期したクロックを生成し、待機系の位相ロックループ回路は、運用系の位相ロックループ回路の分周器から出力されたクロックに位相同期したクロックを生成し、
待機系の位相ロックループ回路は、運用系の位相ロックループ回路よりも速い応答速度で動作することを特徴とする２重系クロック位相同期装置。
【請求項２】
前記位相ロックループ回路は、応答速度の速い高速応答モードまたは応答速度の遅い低速応答モードで動作可能であって、
前記２重系のうち、待機系の位相ロックループ回路は高速応答モードで動作し、運用系の位相ロックループ回路は低速応答モードで動作することを特徴とする請求項１記載の２重系クロック位相同期装置。
【請求項３】
前記位相ロックループ回路の低域通過フィルタは、時定数が大きい高速フィルタと、時定数が小さい低速フィルタと、前記高速応答モードでは高速フィルタが動作し前記低速応答モードでは低速フィルタが動作するように切り替えるフィルタ選択部とを備えたことを特徴とする請求項２記載の２重系クロック位相同期装置。
【請求項４】
前記フィルタ選択部は、前記位相ロックループ回路の運用系と待機系とが入れ替わるときに、前記高速フィルタと前記低速フィルタとを切り替えることを特徴とする請求項３記載の２重系クロック位相同期装置。
【請求項５】
外部から受信した信号からクロックを抽出するクロック抽出部と、抽出されたクロックに位相同期した基準クロックを生成するクロック位相同期部と、生成された基準クロックに基づいて通信を行う通信部とを備えた通信装置であって、
前記クロック位相同期部は、位相比較器、低域通過フィルタ、電圧制御発振器および分周器で構成された位相ロックループ回路を２重化して構成され、
前記２重系のうち、運用系の位相ロックループ回路は、入力クロックに位相同期したクロックを生成し、待機系の位相ロックループ回路は、運用系の位相ロックループ回路の分周器から出力されたクロックに位相同期したクロックを生成し、
待機系の位相ロックループ回路は、運用系の位相ロックループ回路よりも速い応答速度で動作することを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相ロックループ回路を２重化して構成された２重系クロック位相同期装置およびこれを用いた通信装置に関するものである。
【背景技術】
【０００２】
従来の２重化クロック位相同期装置では、他系が選択されたときに、自系のクロック発生器は他系のクロックに位相同期する（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平０８−３３１０８７
【特許文献２】特開平０１−２７２２３１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の２重化クロック位相同期装置では、入力クロックの位相揺れを原因として、運用系の位相ロックループ回路がゆっくりと入力クロックの位相揺れに追従し、それに遅れて、待機系の位相ロックループ回路が運用系のクロックにゆっくりと追従しようとする。このゆっくりとした両系クロックの位相変動により、両系のクロック間に位相差が発生する。このように位相差が発生した状態で２重系の切替を行うと、出力クロックに歪みを生じるという不都合がある。
【０００５】
特に、２重化クロック位相同期装置の出力クロックを基準クロックとして使用する通信装置では、基準クロックに歪を生じて、ビットエラーや同期外れなどの障害が発生してしまう。
【０００６】
本発明の目的は、２重系の位相差が少ない状態で２重系の切替を行うことにより歪みのないクロックを出力できる２重化クロック位相同期装置、およびこれを用いた通信装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、位相比較器、低域通過フィルタ、電圧制御発振器および分周器で構成された位相ロックループ回路を２重化した２重系クロック位相同期装置であって、
前記２重系のうち、運用系の位相ロックループ回路は、入力クロックに位相同期したクロックを生成し、待機系の位相ロックループ回路は、運用系の位相ロックループ回路の分周器から出力されたクロックに位相同期したクロックを生成し、
待機系の位相ロックループ回路は、運用系の位相ロックループ回路よりも速い応答速度で動作することを特徴とする２重系クロック位相同期装置である。
【０００８】
また、本発明は、外部から受信した信号からクロックを抽出するクロック抽出部と、抽出されたクロックに位相同期した基準クロックを生成するクロック位相同期部と、生成された基準クロックに基づいて通信を行う通信部とを備えた通信装置であって、
前記クロック位相同期部は、位相比較器、低域通過フィルタ、電圧制御発振器および分周器で構成された位相ロックループ回路を２重化して構成され、
前記２重系のうち、運用系の位相ロックループ回路は、入力クロックに位相同期したクロックを生成し、待機系の位相ロックループ回路は、運用系の位相ロックループ回路の分周器から出力されたクロックに位相同期したクロックを生成し、
待機系の位相ロックループ回路は、運用系の位相ロックループ回路よりも速い応答速度で動作することを特徴とする通信装置である。
【発明の効果】
【０００９】
本発明によれば、待機系の位相ロックループ回路は、運用系の位相ロックループ回路よりも速い応答速度で動作するので、入力クロックに位相揺れが生じたとしても、待機系の位相ロックループ回路から出力されるクロックの位相は、運用系の位相ロックループ回路から出力されるクロックの位相に直ちに追従することができる。このため、運用系と待機系との間の位相差が小さくなり、系の切替が起こったとしても、出力クロックに歪みが生じることを防止できる。
【００１０】
特に、通信装置においては、基準クロックの歪みの発生を防止できるため、ビットエラーや同期外れなどの障害の発生を防止できる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る無線基地局の構成を示す図である。無線基地局１０は、有線回線を介して上位装置と通信するとともに、無線回線を介して複数の移動体端末と通信する、例えばＷ−ＣＤＭＡ（広帯域−符号分割多元接続）方式の基地局であって、クロック抽出部１１ａ，１１ｂ、クロック位相同期部１２ａ，１２ｂ、無線通信部１３ａ，１３ｂおよび制御部１４ａ，１４ｂを備えている。クロック抽出部１１ａ，１１ｂ、クロック位相同期部１２ａ，１２ｂ、無線通信部１３ａ，１３ｂおよび制御部１４ａ，１４ｂは、それぞれ２重化されており一方が運用系として他方が待機系として動作する。なお、以降の説明において、クロック抽出部１１、クロック位相同期部１２、無線通信部１３および制御部１４と適宜総称することがある。
【００１２】
クロック抽出部１１は、クロック位相同期部１２の基準クロックに基づいて動作し、クロック抽出部１１ａは、有線回線１（有線回線の第１チャネル）を介して上位装置から受信した信号からクロックを抽出し、クロック抽出部１１ｂは、有線回線２（有線回線の第２チャネル）を介して上位装置から受信した信号からクロックを抽出する。ここで抽出されるクロックの発振周波数は、例えば８ｋＨｚである。クロック位相同期部１２ａ，１２ｂは、クロック抽出部１１で抽出されたクロックに位相同期したクロックをそれぞれ生成する。クロック位相同期部１２ａ，１２ｂのうち、運用系として選択された一方は、無線基地局１０内で使用するための基準クロックを出力する。無線通信部１３ａ，１３ｂは、クロック位相同期部１２の基準クロックに基づいて動作し、無線回線を介して移動体端末と通信するためのインタフェースであり、上位装置からの信号を無線周波数の信号にアップコンバートし、移動体端末からの無線信号をベースバンドの信号にダウンコンバートする。制御部１４ａ，１４ｂは、クロック位相同期部１２の基準クロックに基づいて動作し、無線基地局の各部を制御する。
【００１３】
次に、図１の無線基地局による動作を説明する。
【００１４】
有線回線を介して上位装置から無線基地局１０に伝送された信号は、まず、クロック抽出部１１に入力される。クロック抽出部１１ａ，１１ｂのうち、運用系として選択された一方から出力された抽出クロックが、クロック位相同期部１２ａ，１２ｂの双方に入力される。クロック位相同期部１２ａ，１２ｂでは、抽出クロックに位相同期したクロックが生成され、このうち運用系として選択された一方から出力されたクロックが無線基地局１０の基準クロックとして扱われる。すなわち、クロック抽出部１１、無線通信部１３および制御部１４に、基準クロックとして供給される。
【００１５】
図２は、図１のクロック位相同期部の詳細構成を示す図である。なお、図２は、クロック位相同期部１２ａを運用系、クロック位相同期部１２ｂを待機系とした場合を例示している。クロック位相同期部１２ａ，１２ｂは、クロック選択部２０ａ，２０ｂ、位相比較器２１ａ，２１ｂ、低域通過フィルタ（ＬＰＦ）２２ａ，２２ｂ、電圧制御発振器（ＶＣＯ）２３ａ，２３ｂおよび分周器２４ａ，２４ｂをそれぞれ備えている。位相比較器２１ａ，２１ｂ、低域通過フィルタ２２ａ，２２ｂ、電圧制御発振器２３ａ，２３ｂおよび分周器２４ａ，２４ｂは、位相ロックループ回路をそれぞれ構成する。なお、以降の説明において、位相比較器２１、低域通過フィルタ２２、電圧制御発振器２３および分周器２４と適宜総称することがある。
【００１６】
クロック選択部２０ａは、たとえば制御部１４から指示された切替制御信号に応じて、クロック抽出部１１で抽出されたクロック、または他系の分周器２４ｂから出力されたクロックのいずれかを選択する。クロック選択部２０ｂも、クロック抽出部１１で抽出されたクロック、または他系の分周器２４ａから出力されたクロックのいずれかを選択する。
【００１７】
位相比較器２１ａは、クロック選択部２０ａによって選択されたクロックの位相と自系の分周器２４ａから出力されたクロックの位相とを比較し、その位相差に応じた信号を出力する。位相比較器２１ｂも、クロック選択部２０ｂによって選択されたクロックの位相と自系の分周器２４ｂから出力されたクロックの位相とを比較し、その位相差に応じた信号を出力する。
【００１８】
低域通過フィルタ２２ａは、リファレンスに対して高速に追従するための高速フィルタ３１ａ、リファレンスに対して低速に追従するための低速フィルタ３２ａおよびフィルタ選択部３３ａを備えている。低域通過フィルタ２２ｂも同様であり、高速フィルタ３１ｂ、低速フィルタ３２ｂおよびフィルタ選択部３３ｂを備えている。なお、以降の説明において、高速フィルタ３１、低速フィルタ３２およびフィルタ選択部３３と適宜総称することがある。高速フィルタ３１および低速フィルタ３２は、ともに低域通過フィルタ（ＬＰＦ）であるが、時定数が異なる。クロック位相同期部１２によって生成される基準クロックについて、希望周波数からのずれが例えば０．０５ｐｐｍ以内となるように、すなわち、従属元のクロックが短時間で大きく変動して、一時的に０．０５ｐｐｍを割っても、出力する周波数は０．０５ｐｐｍを割らないように、周波数安定性を重視して低速フィルタの時定数が非常に大きくなるように設計される。これに対して、高速フィルタ３１の時定数は比較的小さく設計される。少なくとも高速フィルタ３１の時定数は、低速フィルタ３２の時定数よりも大きく設計される。フィルタ選択部３３は、切替制御信号に応じて、高速フィルタ３１または低速フィルタ３２を通過した信号のいずれかを選択して出力する。
【００１９】
電圧制御発振器２３は、低域通過フィルタ２２を通過した信号の電圧に応じた周波数で発振する信号を出力する発振器であって、たとえば、安定性が極めて高いＶＣ−ＯＣＸＯ（電圧制御−恒温槽型水晶発振器）によって構成される。
【００２０】
次に、図２のクロック位相同期部１２による動作を説明する。
【００２１】
制御部１４からの切替制御信号によって、クロック選択部２０ａが入力クロックを選択し、フィルタ選択部３３ａが低速フィルタ３２ａを選択することによって、クロック位相同期部１２ａが運用系として選択される。一方、クロック選択部２０ｂが他系の分周器２４ａのクロックを選択し、フィルタ選択部３３ｂが高速フィルタ３１ｂを選択することによって、クロック位相同期部１２ｂが待機系として選択される。このため、クロック位相同期部１２ａのクロックが基準クロックとして出力され、クロック位相同期部１２ｂのクロックは採用されない。
【００２２】
続いて、運用系の動作（低速応答モード）について説明する。
【００２３】
上記のとおり、クロック位相同期部１２ａが運用系として選択されており、クロック選択部２０ａでは入力クロックが選択されて位相比較器２１ａに入力される。また、位相比較器２１ａには、分周器２４ａからの分周クロックも入力され、位相比較器２１ａにおいて選択クロックと比較される。位相比較器２１ａでは、選択クロックと分周クロックとの位相差に応じた電圧の信号が出力される。位相比較器２１ａから出力された信号は、低域通過フィルタ２２ａの高速フィルタ３１ａおよび低速フィルタ３２ａに入力される。フィルタ選択部３３ａが低速フィルタ３２ａを選択しているため、低速フィルタ３２ａを通過した信号が電圧制御発振器２３ａに入力される。電圧制御発振器２３ａでは、入力された信号の電圧に応じた周波数で発振するクロックが出力される。電圧制御発振器２３ａから出力された信号の一部は、分周器２４ａで分周されて位相比較器２１ａの参照信号として供給される。
【００２４】
このように、運用系は時定数の大きい低速フィルタ３２ａを選択した低速応答モードで動作するので、入力クロックの位相変動に対して比較的ゆっくりと追従し安定動作する。
【００２５】
続いて、待機系の動作（高速応答モード）について説明する。
【００２６】
上記のとおり、クロック位相同期部１２ｂが待機系として選択されており、クロック選択部２０ｂでは他系（運用系）の分周器２４ａの出力クロックが選択されて位相比較器２１ｂに入力される。また、位相比較器２１ｂには、分周器２４ｂからの分周クロックも入力され、位相比較器２１ｂにおいて選択クロックと比較される。位相比較器２１ｂでは、選択された他系の分周クロックと自系の分周クロックとの位相差に応じた電圧の信号が出力される。位相比較器２１ｂから出力された信号は、低域通過フィルタ２２ｂの高速フィルタ３１ｂおよび低速フィルタ３２ｂに入力される。フィルタ選択部３３ｂが高速フィルタ３１ｂを選択しているため、高速フィルタ３１ｂを通過した信号が電圧制御発振器２３ｂに入力される。電圧制御発振器２３ｂでは、入力された信号の電圧に応じた周波数で発振するクロックが出力される。電圧制御発振器２３ｂから出力された信号の一部は、分周器２４ｂで分周されて位相比較器２１ｂの参照信号として供給される。
【００２７】
このように、待機系は時定数の小さい高速フィルタ３１ｂを選択した高速応答モードで動作するので、運用系の分周クロックの位相変動に対して比較的高速で追従する。
【００２８】
以上のように、本発明の実施の形態によれば、待機系は、運用系よりも速い応答速度で動作するので、入力クロックに位相揺れが生じたとしても、待機系のクロックの位相は、運用系のクロックの位相に直ちに追従することができる。このため、運用系と待機系との間の位相差が小さくなり、系の切替が起こったとしても、出力クロックに歪みが生じることを防止できる。
【００２９】
特に、無線基地局１０においては、基準クロックの歪みの発生を防止できるため、ビットエラーや同期外れなどの障害の発生を防止できる。
【００３０】
また、位相ロックループ回路を、応答速度の速い高速応答モードまたは応答速度の遅い低速応答モードで動作可能とし、２重系のうち、待機系を高速応答モードで動作させ、運用系を低速応答モードで動作させるので、待機系の応答速度が運用系の応答速度よりも速くなるような制御を簡単に行うことができる。
【００３１】
また、時定数が大きい高速フィルタを用いて高速応答モードで動作させ、時定数が小さい低速フィルタを用いて低速応答モードで動作させるため、運用系および待機系の切替に合わせて動作モードを高速に切り替えることができる。
【００３２】
なお、本実施の形態では、クロック位相同期部（装置）を無線基地局に適用したものを例示したが、他の無線通信装置、或いは有線通信装置にも適用可能である。
実施の形態２．
図３は、本発明の実施の形態２に係る無線基地局の構成を示す図である。実施の形態１はアナログＰＬＬ回路を例に説明したが、本実施の形態２はデジタルＰＬＬ回路においても同様の構成をとることができる。すなわち、位相比較器２１ａの出力を数値で捉える、電圧制御発振器２３ａの制御電圧をＤ／Ａ変換器にて入力、位相比較の結果からＤ／Ａ変換器への入力値を決める。この入力値の変化量を小さくして低速フィルタとし、大きくして高速フィルタとする方法である。
ＣＰＵ４１ａにより位相比較器２１ａから位相の進み／遅れの情報を読み取り、メモリ４２ａ上に記憶された低速用制御値４３ａによりＤ／Ａ変換器４５ａを制御する。
待機系は、同様に、高速用制御値４４ｂによりＤ／Ａ変換器４５ｂを制御する。
高速用制御値４４ａ，４４ｂは、低速用制御値４３ａ，４３ｂよりＤ／Ａ変換器４５ａ，４５ｂの出力の変化量を大きくしたものである。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１に係る無線基地局の構成を示す図である。
【図２】図１のクロック位相同期部の詳細構成を示す図である。
【図３】本発明の実施の形態２に係る無線基地局の構成を示す図である。
【符号の説明】
【００３４】
１０  無線基地局
１１，１１ａ，１１ｂ  クロック抽出部
１２，１２ａ，１２ｂ  クロック位相同期部
１３，１３ａ，１３ｂ  無線通信部
１４，１４ａ，１４ｂ  制御部
２０，２０ａ，２０ｂ  クロック選択部
２１，２１ａ，２１ｂ  位相比較器
２２，２２ａ，２２ｂ  低域通過フィルタ（ＬＰＦ）
２３，２３ａ，２３ｂ  電圧制御発振器（ＶＣＯ）
２４，２４ａ，２４ｂ  分周器
３１，３１ａ，３１ｂ  高速フィルタ
３２，３２ａ，３２ｂ  低速フィルタ
３３，３３ａ，３３ｂ  フィルタ選択部
４０，４０ａ，４０ｂ  デジタルフィルタ
４１，４１ａ，４１ｂ  中央処理装置（ＣＰＵ）
４２，４２ａ，４２ｂ  メモリ
４３，４３ａ，４３ｂ  高速用制御値
４４，４４ａ，４４ｂ  低速用制御値
４５，４５ａ，４５ｂ  Ｄ／Ａ変換器
【図１】
2006222573.tif 000003
【図２】
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【図３】
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