(57)【要約】【課題】複素バンドパスΔΣＡＤ変調器において簡単な構成を有し高速化できる。【解決手段】入力複素アナログ信号を減算器ＳＵ３１，ＳＵ３２及び複素バンドパスフィルタ１０を通過させた後、ＡＤ変換器ＡＤ１１，ＡＤ１２により複素ディジタル信号にＡＤ変換し、これをＤＡ変換器ＤＡ１１，ＤＡ１２によりＤＡ変換した複素アナログ信号を入力複素アナログ信号から減算して出力する複素バンドパスΔΣＡＤ変調器７である。マルチプレクサＭＵ１，ＭＵ２はＤＡ変換器ＤＡ１１，ＤＡ１２に対して複素ディジタル信号を交互に入出力してＤＡ変換されたアナログ信号を得る。ＤＷＡ論理回路ＤＬ１，ＤＬ２はＤＡ変換器ＤＡ１１，ＤＡ１２の前段に設けられ、複素ディジタル信号のＩ信号にハイパスエレメントローテーション法を用い、Ｑ信号にローパスエレメントローテーション法を用いて複素ディジタルフィルタ及び複素アナログフィルタを実現する。【選択図】図１５
2006013705.tif 000002
【特許請求の範囲】
【請求項１】
入力される互いに直交する第１と第２のアナログ信号からなる複素アナログ信号を減算手段及び複素バンドパスフィルタを通過させた後、第１と第２のＡＤ変換器により、互いに直交する第１と第２のディジタル信号からなる複素ディジタル信号にＡＤ変換し、上記ＡＤ変換された複素ディジタル信号を第１と第２のＤＡ変換器によりＤＡ変換した複素アナログ信号を上記入力される複素アナログ信号から上記減算手段により減算して上記複素バンドパスフィルタに出力する複素バンドパスΔΣＡＤ変調器において、
上記第１と第２のＤＡ変換器に対して、上記第１と第２のディジタル信号をそれぞれ、所定のクロックに応じて所定の周期で交互に入出力することにより、ＤＡ変換されたアナログ信号を得るように制御するマルチプレクサ手段と、
上記第１と第２のＤＡ変換器の前段に設けられ、上記第１のディジタル信号に対してハイパスエレメントローテーション法を用いる一方、上記第２のディジタル信号に対してローパスエレメントローテーション法を用いて、上記第１と第２のＤＡ変換器２の前段に設けられる複素ディジタルフィルタと、上記第１と第２のＤＡ変換器の後段に設けられる複素アナログフィルタとを実現することにより、上記第１と第２のＤＡ変換器の非線形性を実質的にノイズシェープする第１と第２の論理回路手段とを備えたことを特徴とする複素バンドパスΔΣＡＤ変調器。
【請求項２】
上記第１と第２の論理回路手段はそれぞれ、入力されるディジタル信号に対して所定の演算を実行する演算回路と、上記入力されるディジタル信号を上記演算回路により演算されたシフト量だけシフトするバレルシフタとを備えたことを特徴とする請求項１記載の複素バンドパスΔΣＡＤ変調器。
【請求項３】
上記第１の論理回路手段の演算回路は、上記周期を有するクロック信号に同期して動作し、入力されるディジタル信号と、現在処理すべき時刻より１周期前の演算回路から出力されるディジタル信号とを加算し、上記加算結果から、上記クロック信号毎に最小値と最大値とが交互に入れ替わるディジタル信号を減算して出力し、
上記第１の論理回路手段のバレルシフタは、上記周期を有するクロック信号に同期して動作し、所定のビットのリング形状を有し、上記演算回路により演算されたシフト量だけ左周りでシフトして出力し、
上記第２の論理回路手段の演算回路は、上記周期を有するクロック信号に同期して動作し、上記クロック信号毎に１と０とが交互に入れ替わるディジタル信号から、入力されるディジタル信号及び現在処理すべき時刻より１周期前の演算回路から出力されるディジタル信号との和を減算して出力し、
上記第２の論理回路手段のバレルシフタは、上記周期を有するクロック信号に同期して動作し、所定のビットのリング形状を有し、上記クロック信号毎に左周りと右周りとを交互に切り替え、上記演算回路により演算されたシフト量だけシフトして出力することを特徴とする請求項２記載の複素バンドパスΔΣＡＤ変調器。
【請求項４】
上記第１と第２の論理回路手段はそれぞれ、バイナリーコードとは別のコードを有して入力されるディジタル信号をバイナリーコードのディジタル信号に符号化して上記演算回路に出力するエンコーダをさらに備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載の複素バンドパスΔΣＡＤ変調器。
【請求項５】
上記別のコードはサーモメータコードであることを特徴とする請求項４記載の複素バンドパスΔΣＡＤ変調器。
【請求項６】
請求項１乃至５のうちのいずれか１つに記載の複素バンドパスΔΣＡＤ変調器と、
上記複素バンドパスΔΣＡＤ変調器から出力されるディジタル信号に対して所定のデシメーション処理を実行することによりディジタル複素バンドパスフィルタリングを行うデシメーション回路とを備えたことを特徴とするＡＤ変換回路。
【請求項７】
アナログ無線信号を受信してディジタル信号を出力するディジタル無線受信機において、
請求項６記載のＡＤ変換回路を備えたことを特徴とするディジタル無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばディジタル無線受信機で用いられる複素バンドパスΔΣＡＤ変調器、上記複素バンドパスΔΣＡＤ変調器を用いたＡＤ変換回路、及び上記ＡＤ変換回路を用いたディジタル無線受信機に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮ等の通信システムのＲＦ受信回路においてバンドパスΔΣＡＤ変換器の適用が検討されている（例えば、非特許文献１−５参照。）。また、通信システムで用いられるアプリケーション（特に、Ｌｏｗ−ＩＦ受信機）において、Ｉ、Ｑ経路のミスマッチによる生じるイメージ信号がシステムの特性を劣化させるため、変調器内部でイメージ信号を抑える複素バンドパスΔΣ変調器の適用も検討されている（例えば、非特許文献１−６参照。）。ＲＦ受信回路においては、ＡＤ変換回路のアンテナに近い方向へのシフトを実現すれば、従来アナログで実現されていた複雑な機能をディジタル信号処理手法で実現し、システム全体の集積度と性能を上げることが可能となる。
【０００３】
これを実現するためにはＡＤ変換回路に対して優れた線形性、ダイナミックレンジ、信号帯域と、イメージ信号除去能力が要求される。複素バンドパスΔΣ変調器は内部でイメージ信号のレベルを抑えることができるので、Ｉ、Ｑ信号経路間ミスマッチの影響を軽減できる。ΔΣＡＤ変調器はオーバーサンプリングとノイズシェープ手法で高精度を実現する。更なる高精度を追求するために高次１ビットΔΣ変調器を用いる場合は、安定性が問題になり、また、より高いフィルタ次数の変調器（及びそれに伴う後段の高次ディジタルフィルタ）と高いオーバーサンプリング比（Over sampling Ratio；以下、ＯＳＲという。）が要求される（例えば、非特許文献７参照。）。ＯＳＲを高くするためにはサンプリングレートを高くしなければならない。一方マルチビットΔΣＡＤ変調器を用いる場合、低いＯＳＲで高分解能が得られ、安定性の問題も軽減される（例えば、非特許文献７−８参照。）。
【０００４】
【特許文献１】特開平５−２７５９７２号公報。
【特許文献２】特開平１１−０１７５４９号公報。
【特許文献３】特開２０００−２４４３２３号公報。
【特許文献４】特開２００２−１００９９２号公報。
【非特許文献１】K. Philips, “A 4.4mW 76dB complex ΣΔ ADC for Bluetooth receivers”, ISSCC Digest of Technical Papers, Vol.46, pp.64-65, February 2003.
【非特許文献２】F. Henkel et al., “A 1MHz-bandwidth second-order continuous time quadrature bandpass sigma-delta modulator for low-IF radio receivers”, IEEE Journal of Solid-State Circuits, Vol.37, pp.1628-1635, December 2002.
【非特許文献３】F. Esfahari et al., “A fourth order continuous-time complex sigma-delta ADC for low-IF GSM and EDGE receivers”, Symposium of VLSI Circuits, Digest of Technical Papers, pp.75-78, June 2003.
【非特許文献４】R. Schreier et al., “A 10-300MHz IF-digitizing IC with 90-105dB dynamic range and 15-333 kHz bandwidth”, IEEE Journal of Solid-State Circuits, Vol.37, pp.1636-1644, December 2002.
【非特許文献５】T. Salo et al., “A Dual-Mode 80MHz bandpass ΣΔ modulator for a GSM/WCDMA IF-receiver”, ISSCC Digest of Technical Papers, Vol.45, pp.218-219, February 2002.
【非特許文献６】S. A. Jantzi et al., “Quadrature bandpass ΣΔ modulator for digital radio”, IEEE Journal of Solid-State Circuits, Vol.32, pp.1935-1949, December 1997.
【非特許文献７】S. R. Norsworthy et al. (editors), “Delta-Sigma Data Converters, -Theory, Design and Simulation”, IEEE Press, 1997.
【非特許文献８】T. Ueno et al., “A fourth-order bandpass Δ-Σ modulator using second order bandpass noise-shaping dynamic element matching”, IEEE Journal of Solid-State Circuits, Vol.37, pp.809-816, July 2002.
【非特許文献９】T.Shui et al., “Mismatch shaping for a current-mode multibit delta-sigma DAC”, IEEE Journal of Solid-State Circuits, Vol.34, pp.331-338, March 1999.
【非特許文献１０】L. R. Carley, “A noise-shaping coder topology for 15bit converters”, IEEE Journal of Solid-State Circuits, Vol.24, pp.267-273, April 1989.
【非特許文献１１】E. Fogleman et al., “A 3.3-V single-poly CMOS audio ADC delta-sigma modulator with 53.8-dB peak SINAD and 105-dB peak SFDR”, IEEE Journal of Solid-State Circuits, Vol.35, pp.297-307, March 2000.
【非特許文献１２】R. Shreier et al., “Speed vs. dynamic range trade-off in oversampling data converters”, in C. Toumazou et al. (editors), Trade-Offs in Analog Circuit Design, The Designer's Companion, Kluwer Academic Publishers, pp.644-653, 2002.
【非特許文献１３】Y. Yang et al., “A 114dB 68mW chopper-stabilized stereo multi-bit audio A/D converter”, ISSCC Digest of Technical Papers, Vol.46, pp.56-57, February 2003.
【非特許文献１４】B. Razavi, “Principles of Data Converter Design”, IEEE Press, 1995.
【非特許文献１５】A. Swaminathan, “A single-IF receiver architecture using a complex SD modulator”, Master of Engineering thesis, Carleton University, Ottawa, Ontario, Canada, 1997.
【非特許文献１６】D. B. Barkin et al., “A CMOS oversampling bandpass cascaded D/A converter with digital FIR and current-mode semi-digital filtering”, Symposium of VLSI Circuits, Digest of Technical Papers, pp.79-82, June 2003.
【非特許文献１７】傘昊ほか，“複素バンドパスΔΣＡＤ変調器用マルチビットＤＡＣ非線形性のノイズシェープアルゴリズム”，電子情報通信学会回路とシステム（軽井沢）ワークショップ，電子情報通信学会発行，ｐｐ．８５−９０，２００３年４月。
【非特許文献１８】H. San et al., “An Element Rotation Algorithm for Multi-bit DAC Nonlinearities in Complex Bandpass Delta-Sigma AD Modulators”, IEEE 17th International Conference on VLSI Design, Mumbai, India, pp.151-156, January 2004.
【非特許文献１９】H. San et al., “A noise-shaping algorithm of multi-bit DAC nonlinearities in complex bandpass ΔΣ modulators”, IEICE Transactions on Fundamentals, Vol.E87-A, No.4, pp.792-800, April 2004.
【非特許文献２０】M. Miller, “Introduction to Sigma-Delta data converters”, IEEE 2003 Custom Integrated Circuits Conference, Educational Sessions, San Jose, U.S.A., September 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、優れた線形性を有する１ビットＤＡ変換器とは対照的に、マルチビットΔΣＡＤ変調器の内部ＤＡ変換器の非線形性は変調器内でノイズシェープされず、ＡＤ変換器全体の精度を劣化させてしまうという問題が生じる。これについて以下に詳述する。
【０００６】
図２（ａ）は従来技術に係るバンドパスΔΣＡＤ変調器の構成を示すブロック図であり、図２（ｂ）は図２（ａ）のバンドパスΔΣＡＤ変調器の等価ブロック線図である。図２（ａ）において、バンドパスΔΣＡＤ変調器は、減算器ＳＵ１と、バンドパスフィルタＢＰ１と、ＡＤ変換器ＡＤ１と、ＤＡ変換器ＤＡ１とを備えて構成され、Ａｉｎはアナログ入力信号であり、Ｄｏｕｔはディジタル出力信号である。また、図２（ｂ）の等価ブロック線図において、バンドパスΔΣＡＤ変調器は、減算器ＳＵ１と、伝達関数Ｈ（ｚ）を有するバンドパスフィルタＴＲ１と、加算器ＳＭ１，ＳＭ２とを備えて構成され、Ｘ（ｚ）はアナログ入力信号であり、Ｙ（ｚ）はディジタル出力信号であり、Ｅ（ｚ）はＡＤ変換器ＡＤ１の量子化誤差であり、δ（ｚ）はＤＡ変換器ＤＡ１の非線形誤差を表す。ここで、その入出力関係式は次式のように表せる。なお、当該明細書において、数式がイメージ入力された墨付き括弧の数番号と、数式が文字入力された大括弧の数式番号とを混在して用いており、また、当該明細書での一連の数式番号として「式（１）」の形式を用いて数式番号を式の最後部に付与して（付与していない数式も存在する）用いることとする。
【０００７】
【数１】
2006013705.tif 000003
【数２】
2006013705.tif 000004
【０００８】
ここで、信号成分Ｓ（ｚ），ノイズ成分Ｎ（ｚ）を次のように定義する。
【０００９】
【数３】
2006013705.tif 000005
【数４】
2006013705.tif 000006
【００１０】
式（３）から明らかなように、内部ＡＤ変換器ＡＤ１の量子化ノイズＥ（ｚ）はノイズシェープされるが、ＤＡ変換器ＤＡ１の非線形誤差δ（ｚ）はノイズシェープされずに、そのまま出力されるので、高精度のΔΣＡＤ変換器の実現を困難にしてしまうことがわかる。
【００１１】
バンドパスΔΣＡＤ変調器の内部マルチビットＤＡ変換器ＤＡ１の非線形性をノイズシェープするために、ダイナミックエレメントマッチング法（例えば、非特許文献８参照。）、エレメントローテーション法（例えば、非特許文献９参照。）等のアルゴリズムが提案されているが、これらはいずれも単一入出力の実バンドパスΔΣＡＤ変調器（図２）のみを対象としている。
【００１２】
次いで、エレメントローテーション法を用いた通常の単一入出力の実変調器用ＤＡ変換器の非線形性をノイズシェープアルゴリズムについて説明する。単一入出力を有するローパスとハイパス変調器のＤＡ変換器の非線形性を一次ノイズシェープアルゴリズムは複素バンドパス変調器のノイズシェープアルゴリズム中でも用いられる。
【００１３】
図３は従来技術に係る９レベル精度セグメント電流セル型ＤＡ変換器の構成を示す回路図である。ここでは、セグメント型ＤＡ変換器と電流セルのミスマッチ値との関係について説明する。通常の９レベル分解能を有するセグメント電流セル型ＤＡ変換器は図３で示すように、８個の単位電流セルＣＳ０−ＣＳ７と抵抗Ｒによって構成される。ｋ番目の電流セルＣＳｋに流れる電流をＩｋ（ｋ＝０，１，２，…，７）とすると理想状態においては、すべての電流Ｉｋは等しいが、ＩＣチップ製造上においてプロセスのバラツキにより電流値が異なり、その電流値は次式で表される。
【００１４】
［数１］
Ｉｋ≡Ｉ＋ｅｋ（ｋ＝０，１，２，…，７）
【００１５】
ここで
［数２］
Ｉ≡（Ｉ０＋Ｉ１＋Ｉ２＋…＋Ｉ７）／８
［数３］
ｅ０＋ｅ１＋ｅ２＋…＋ｅ７＝０
【００１６】
ここで、ｅｋは上述の理由による電流値Ｉｋのミスマッチ値である。ディジタル入力信号がｍのとき、電流セルＣＳ０，ＣＳ１，ＣＳ２，…，ＣＳｍ−１をオンにし、ＤＡ変換器の出力電圧は次式で表される。
【００１７】
［数４］
Ｖｏｕｔ＝ｍＲＩ＋δ
【００１８】
ここで、ＤＡ変換器の非線形性δは下式で与えられる。
【００１９】
［数５］
δ≡Ｒ（ｅ０＋ｅ１＋ｅ２＋…＋ｅｍ−１）
【００２０】
ここで、ミスマッチ値ｅ０，ｅ１，…，ｅ７（また、等価的にＤＡ変換器の非線形性δ）によるＡＤ変換器の出力パワースペクトルへの影響は、信号帯域内では平坦に表れる。
【００２１】
次いで、例えば非特許文献１２において開示されたローパスエレメントローテーション法について説明する。図４（ａ）は従来技術に係るローパスエレメントローテーション法を用いたＤＡ変換回路の構成を示すブロック図であり、図４（ｂ）は図４（ａ）のＤＡ変換回路の等価ブロック図である。
【００２２】
図４（ａ）に示すＤＡ変換回路は、伝達関数（１／（１−ｚ−１））を有するディジタルローパスフィルタＴＲ１１と、非線形性δ（ｚ）を有するＤＡ変換器ＤＡ２と、伝達関数（１−ｚ−１）を有するアナログハイパスフィルタＴＲ１２とが縦続に接続されて構成される。ここで、図４（ａ）のディジタルローパスフィルタＴＲ１１は、図４（ｂ）に示すように、加算器ＳＭ１１と、その出力信号を加算器ＳＭ１１にフィードバックする遅延回路ＤＥ１１とにより構成され、図４（ａ）のアナログハイパスフィルタＴＲ１２は、図４（ｂ）に示すように、減算器ＳＵ１１と、ＤＡ変換器ＤＡ２の出力信号を所定の時間だけ遅延させた後減算器ＳＵ１１に出力する遅延回路ＤＥ１２とにより構成される。ここで、各信号Ｃ１−Ｃ４は次式で表される。
【００２３】
［数６］
Ｃ２（ｚ）＝（１／１−ｚ−１）Ｃ１（ｚ）  （４）
［数７］
Ｃ４（ｚ）＝（１−ｚ−１）Ｃ３（ｚ）  （５）
［数８］
Ｃ３（ｚ）＝Ｃ２（ｚ）＋δ（ｚ）  （６）
【００２４】
従って、アナログ出力Ｃ４（ｚ）は次式で表される。
【００２５】
［数９］
Ｃ４（ｚ）＝Ｃ１（ｚ）＋（１−ｚ−１）δ（ｚ）  （７）
【００２６】
ＤＡ変換器ＤＡ２の非線形性δ（ｚ）は伝達関数（１−ｚ−１）を有するディジタルローパスフィルタＴＲ１１により一次ノイズシェープされる。また、式（４），（５），（６）から以下の各式も成り立つ。
【００２７】
［数１０］
Ｃ２（ｎ＋１）＝Ｃ２（ｎ）＋Ｃ１（ｎ＋１）  （８）
［数１１］
Ｃ４（ｎ＋１）＝Ｃ３（ｎ＋１）−Ｃ３（ｎ）  （９）
［数１２］
Ｃ３（ｎ）＝Ｃ２（ｎ）＋δ（ｎ）  （１０）
【００２８】
ローパスΔΣＡＤ変調器内のマルチビットＤＡ変換器ＤＡ２を図４に示す回路で置き換えることが可能であれば、ＤＡ変換器ＤＡ２の非線形性δ（ｚ）をノイズシェープされるが、実際にこの回路を実現することは不可能である。例えば、信号Ｃ１（ｎ）は常に正数２である場合、時刻ｎの増加に伴い、ＤＡ変換器の入力Ｃ２（ｎ）は無限大になり、ＤＡ変換器ＤＡ２の入力レンジを超えてしまい、正確なＤＡ変化は不可能となる。この問題を解決するため、ローパスエレメントロテーションアルゴリズムは提案され、等価的にこの回路を実現できる。セグメント電流セル型ＤＡ変換器に対して以下のことを考える。
【００２９】
（Ａ）従来技術に係るセグメント電流セル型ＤＡ変換器に対して、各電流セルは図５で示すように、リング状に配列されていると考える。
（Ｂ）ＤＡ変換回路にオンになる電流セルの位置を記憶するポインタを設ける。時刻ｎにおいて、ポインタをＰ（ｎ）にすると、次のサンプリング時刻ｎ＋１で、入力データに対して、Ｐ（ｎ）番目からの電流セルが選択される。
【００３０】
ここで、電流セルの数を無限大と仮定する場合、
［数１３］
Ｃ２（ｎ）＝ａ
［数１４］
Ｃ１（ｎ＋１）＝ｂ（０≦ｂ≦８）
のとき、ＤＡ変換器ＤＡ２の電流セルＣＳ０，ＣＳ１，…，ＣＳ（ａ＋ｂ−１）をオンにすることになる。そして、式（８）及び（１０）により次式を得る。
【００３１】
［数１５］
Ｃ３（ｎ＋１）＝（ａ＋ｂ）ＲＩ＋Ｒ（ｅ０＋ｅ１＋ｅ２＋…＋ｅａ＋ｂ−１）
【００３２】
また、
［数１６］
Ｃ３（ｎ）＝ａＲＩ＋Ｒ（ｅ０＋ｅ１＋ｅ２＋…＋ｅａ―１）
なので、ＤＡ変換器ＤＡ２のアナログ出力信号Ｃ４（ｎ＋１）は次式で表される。
【００３３】
［数１７］
Ｃ４（ｎ＋１）
＝Ｃ３（ｎ＋１）−Ｃ３（ｎ）＝ｂＲＩ＋Ｒ（ｅａ−１＋ｅａ＋ｅａ＋１＋…＋ｅａ＋ｂ−１）
【００３４】
すなわち、ＤＡ変換器の電流セルＣＳ（ａ−１），ＣＳａ，ＣＳ（ａ＋１），…，ＣＳ（ａ＋ｂ−１）をオンにすることになる。ここでは、ａ＋ｂ−１＞７の可能性はあるが、実際のＤＡ変換器には電流セルは８つしかないのに対して、ローパスエレメントロテーションアルゴリズムを適用する場合、リング状で配置されている電流セルＣＳ（ｍｏｄ８（ａ−１）），ＣＳ（ｍｏｄ８（ａ）），ＣＳ（ｍｏｄ８（ａ＋１）），…，ＣＳ（ｍｏｄ８（ａ＋ｂ−１））をオンにする。なお、本明細書では、ｘをｙで割った剰余を示す一般的な記法「ｘ  ｍｏｄｕｌｏ  ｙ」又は「ｘ  ｍｏｄ  ｙ」に代えてその簡略的な記法「ｍｏｄｙｘ」で記述する。このローパスエレメントロテーションアルゴリズムの詳しい動作説明は以下の通りである。
【００３５】
（ａ）時刻ｎにおいて、入力データがＣ１（ｎ）＝ｃｎ（ｎ＝０，１，２，３，…）とする。
（ｂ）ｃｎ個の電流セルＣＳ（ｍｏｄ８（Ｐ（ｎ）＋１）），ＣＳ（ｍｏｄ８（Ｐ（ｎ）＋２）），ＣＳ（ｍｏｄ８（Ｐ（ｎ）＋３）），…，ｍｏｄ８（Ｐ（ｎ）＋ｃｎ）をオンにする。
（ｃ）時刻ｎ＋１のポインタをＰ（ｎ＋１）＝ｍｏｄ８（Ｐ（ｎ）＋ｃｎ）に設定する。
【００３６】
図６は、従来技術に係るローパスノイズシェープ用エレメントローテーション法を用いる３ビットセグメント型ＤＡ変換器の非線形性をノイズシェープするときに、入力データが４，３，２，２，５，…と推移するときにオンとなる電流セル（ハッチング部分）を示す図である。
【００３７】
図６において、時刻ｎで入力信号が４のとき、電流セルＣＳ０，ＣＳ１，ＣＳ２，ＣＳ３をオンにする。次いで、時刻ｎ＋１において入力信号が３のとき、電流セルＣＳ４，ＣＳ５，ＣＳ６をオンにする。そして、時刻ｎ＋２において入力信号が２のとき、電流セルＣＳ７とＣＳ０（＝（ｍｏｄ８（８））をオンにする。さらに、時刻ｎ＋３において入力信号が２のときも同様に、電流セルＣＳ１（＝ｍｏｄ８（９））とＣＳ２（＝ｍｏｄ８（１０））をオンにする。このようにオンになる電流セルを右回りで選択することで電流セルのミスマッチ（すなわちＤＡ変換器の非線形性）が１次ノイズシェープされる（例えば、非特許文献１１−１３参照。）。これについて、本発明者らがマットラブ（ＭＡＴＬＡＢ（登録商標））のソフトウェアを用いてシミュレーションを行ったが、通常のセグメント型ＤＡ変換器を用いると信号帯域内にＤＡ変換器非線形性のパワースペクトラムが平坦に表れてきてしまうが、このアルゴリズムを用いると１次ノイズシェープされることが確認できた。
【００３８】
次いで、例えば非特許文献９において開示されたハイパスエレメントローテーション法について以下に説明する。図７（ａ）は従来技術に係るハイパスエレメントローテーション法を用いたＤＡ変換回路の構成を示すブロック図であり、図７（ｂ）は図７（ａ）のＤＡ変換回路の等価ブロック図である。
【００３９】
図７（ａ）で示すＤＡ変換回路は、伝達関数（１／（１＋ｚ−１））を有するディジタルハイパスフィルタＴＲ２１と、非線形性δ（ｚ）を有するＤＡ変換器ＤＡ３と、伝達関数（１−ｚ−１）を有するアナログローパスフィルタＴＲ２２とが縦続に接続されて構成される。ここで、図７（ａ）のディジタルハイパスフィルタＴＲ２１は、図７（ｂ）に示すように、減算器ＳＵ２１と、その出力信号を減算器ＳＵ２１にフィードバックする遅延回路ＤＥ２１とにより構成され、図７（ａ）のアナログローパスフィルタＴＲ２２は、図７（ｂ）に示すように、加算器ＳＭ２１と、ＤＡ変換器ＤＡ３の出力信号を所定の時間だけ遅延させた後加算器ＳＭ２１に出力する遅延回路ＤＥ２２とにより構成される。ここで、各信号Ｄ１−Ｄ４の関係は次式で表される。
【００４０】
［数１８］
Ｄ２（ｚ）＝（１／１＋ｚ−１）Ｄ１（ｚ）  （１１）
［数１９］
Ｄ４（ｚ）＝（１＋ｚ−１）Ｄ３（ｚ）  （１２）
［数２０］
Ｄ３（ｚ）＝Ｄ２（ｚ）＋δ（ｚ）  （１３）
【００４１】
従って、アナログ出力信号Ｄ４（ｚ）は次式で表される。
【００４２】
［数２１］
Ｄ４（ｚ）＝Ｄ１（ｚ）＋（１＋ｚ−１）δ（ｚ）
【００４３】
このとき、ＤＡ変換器ＤＡ３の非線形性δ（ｚ）は伝達関数１＋ｚ−１を有するアナログローパスフィルタＴＲ２２により一次ノイズシェープされる。また、式（１１），（１２），（１３）から以下の各式も成り立つ。
【００４４】
［数２２］
Ｄ２（ｎ＋１）＝Ｄ２（ｎ）−Ｄ１（ｎ＋１）  （１５）
［数２３］
Ｄ４（ｎ＋１）＝Ｄ３（ｎ＋１）＋Ｄ３（ｎ）  （１６）
［数２４］
Ｄ３（ｎ）＝Ｄ２（ｎ）＋δ（ｎ）  （１７）
【００４５】
ハイパスΔΣＡＤ変調器内のマルチビットＤＡ変換器を図７に示す回路で置き換えることが可能であれば、ＤＡ変換器の非線形性をノイズシェープされるが、ローパスのケースと同様に、この回路を実現することも不可能である。ハイパスエレメントロテーションアルゴリズムは提案され、等価的にこの回路を実現できる。セグメント電流セル型ＤＡ変換器に対して、各電流セルはリング状に配列され、ポインタを持っていると考える。このハイパスエレメントロテーションアルゴリズムの詳しい動作説明は以下である。
【００４６】
（ａ）時刻２ｎにおいて：
（ａ１）入力データがＤ１（２ｎ）＝ｄ２ｎとする。
（ａ２）ｄ２ｎ個の電流セルＣＳ（Ｐ（２ｎ）），ＣＳ（ｍｏｄ８（Ｐ（２ｎ）＋１）），ＣＳ（ｍｏｄ８（Ｐ（２ｎ）＋２）），…，ＣＳ（ｍｏｄ８（Ｐ（２ｎ）＋ｄ２ｎ−１））をオンにする。すなわち、Ｐ（２ｎ）番目の電流セルから右回りでｄ２ｎ個の電流セルをオンにする。
（ａ３）時刻２ｎ＋１のポインタをＰ（２ｎ＋１）＝ｍｏｄ８（Ｐ（２ｎ）＋ｄ２ｎ−１）に設定する。
（ｂ）時刻２ｎ＋１において：
（ｂ１）入力データがＤ１（２ｎ＋１）＝ｄ２ｎ＋１とする。
（ｂ２）ｄ２ｎ＋１個の電流セルＣＳ（Ｐ（２ｎ＋１）），ＣＳ（ｍｏｄ８（Ｐ（２ｎ＋１）−１）），ＣＳ（ｍｏｄ８（Ｐ（２ｎ＋１）−２）），…，ＣＳ（ｍｏｄ８（Ｐ（２ｎ＋１）−ｄ２ｎ＋１））をオンにする。すなわち、Ｐ（２ｎ＋１）番目の電流セルから左回りでｄ２ｎ＋１個の電流セルをオンにする。
（ｂ３）時刻２ｎ＋２のポインタをＰ（２ｎ＋２）＝ｍｏｄ８（Ｐ（２ｎ＋１）−ｄ２ｎ＋１＋１）に設定する。
【００４７】
図８は従来技術に係るハイパスノイズシェープ用エレメントローテーション法を用いる３ビットセグメント型ＤＡ変換器の非線形性をノイズシェープするときに、入力データが４，３，２，６，５，…と推移するときにオンとなる電流セル（ハッチング部分）を示す図である。図８において、時刻ｎに入力データが４のとき電流セルＣＳ０，ＣＳ１，ＣＳ２，ＣＳ３をオンにする。次いで、時刻ｎ＋１に入力データが３のとき、電流セルＣＳ３，ＣＳ２，ＣＳ１をオンにする。そして、時刻ｎ＋２に入力データが２のとき、電流セルＣＳ１，ＣＳ２をオンにする。さらに、時刻ｎ＋３に入力データが６のときも同様に、電流セルＣＳ２，ＣＳ１，ＣＳ０，ＣＳ７，ＣＳ６，ＣＳ５をオンにする。すなわち、サンプル時刻が変わる度に、電流セルをオンにする方向は右回りと左回りを交互に変更する。
【００４８】
以上説明したように、図２の構成を有するバンドパスΔΣＡＤ変調器の入出力関係式は上記式（２）で表され、当該式（２）から、内部ＡＤ変換器の量子化ノイズＥ（ｚ）はノイズシェープされるが、ＤＡ変換器ＤＡ３の非線形誤差δ（ｚ）はノイズシェープされずそのまま出力されるので、高精度のΔΣＡＤ変換器の実現を困難にしてしまうことがわかる。すなわち、マルチビット型ＤＡ変換器はデバイスのマッチング精度に起因した非線形性があり、これがＡＤ変換回路全体の性能に悪影響を及ぼす問題があり、特に、小型・高速化のために微細化プロセスを採用すればより深刻な問題となる。また、種々の特許文献１−４において、複素バンドパスΔΣ変調器を用いたＡＤ変換回路が提案されているが、上述の問題点は解決されていない。
【００４９】
本発明の目的は以上の問題点を解決し、複素バンドパスΔΣＡＤ変調器において、従来技術に比較して簡単な構成を有し、しかも高速化できる複素バンドパスΔΣＡＤ変調器、上記複素バンドパスΔΣＡＤ変調器を用いたＡＤ変換回路、及び上記ＡＤ変換回路を用いたディジタル無線受信機を提供することにある。
【課題を解決するための手段】
【００５０】
第１の発明に係る複素バンドパスΔΣＡＤ変調器は、入力される互いに直交する第１と第２のアナログ信号からなる複素アナログ信号を減算手段及び複素バンドパスフィルタを通過させた後、第１と第２のＡＤ変換器により、互いに直交する第１と第２のディジタル信号からなる複素ディジタル信号にＡＤ変換し、上記ＡＤ変換された複素ディジタル信号を第１と第２のＤＡ変換器によりＤＡ変換した複素アナログ信号を上記入力される複素アナログ信号から上記減算手段により減算して上記複素バンドパスフィルタに出力する複素バンドパスΔΣＡＤ変調器において、
上記第１と第２のＤＡ変換器に対して、上記第１と第２のディジタル信号をそれぞれ、所定のクロックに応じて所定の周期で交互に入出力することにより、ＤＡ変換されたアナログ信号を得るように制御するマルチプレクサ手段と、
上記第１と第２のＤＡ変換器の前段に設けられ、上記第１のディジタル信号に対してハイパスエレメントローテーション法を用いる一方、上記第２のディジタル信号に対してローパスエレメントローテーション法を用いて、上記第１と第２のＤＡ変換器２の前段に設けられる複素ディジタルフィルタと、上記第１と第２のＤＡ変換器の後段に設けられる複素アナログフィルタとを実現することにより、上記第１と第２のＤＡ変換器の非線形性を実質的にノイズシェープする第１と第２の論理回路手段とを備えたことを特徴とする。
【００５１】
上記複素バンドパスΔΣＡＤ変調器において、上記第１と第２の論理回路手段はそれぞれ、入力されるディジタル信号に対して所定の演算を実行する演算回路と、上記入力されるディジタル信号を上記演算回路により演算されたシフト量だけシフトするバレルシフタとを備えたことを特徴とする。
【００５２】
また、上記複素バンドパスΔΣＡＤ変調器において、上記第１の論理回路手段の演算回路は、上記周期を有するクロック信号に同期して動作し、入力されるディジタル信号と、現在処理すべき時刻より１周期前の演算回路から出力されるディジタル信号とを加算し、上記加算結果から、上記クロック信号毎に最小値と最大値とが交互に入れ替わるディジタル信号を減算して出力し、
上記第１の論理回路手段のバレルシフタは、上記周期を有するクロック信号に同期して動作し、所定のビットのリング形状を有し、上記演算回路により演算されたシフト量だけ左周りでシフトして出力し、
上記第２の論理回路手段の演算回路は、上記周期を有するクロック信号に同期して動作し、上記クロック信号毎に１と０とが交互に入れ替わるディジタル信号から、入力されるディジタル信号及び現在処理すべき時刻より１周期前の演算回路から出力されるディジタル信号との和を減算して出力し、
上記第２の論理回路手段のバレルシフタは、上記周期を有するクロック信号に同期して動作し、所定のビットのリング形状を有し、上記クロック信号毎に左周りと右周りとを交互に切り替え、上記演算回路により演算されたシフト量だけシフトして出力することを特徴とする。
【００５３】
さらに、上記複素バンドパスΔΣＡＤ変調器において、上記第１と第２の論理回路手段はそれぞれ、バイナリーコードとは別のコードを有して入力されるディジタル信号をバイナリーコードのディジタル信号に符号化して上記演算回路に出力するエンコーダをさらに備えたことを特徴とする。
【００５４】
またさらに、上記複素バンドパスΔΣＡＤ変調器は、上記別のコードはサーモメータコードであることを特徴とする。
【００５５】
第２の発明に係るＡＤ変換回路は、上記複素バンドパスΔΣＡＤ変調器と、
上記複素バンドパスΔΣＡＤ変調器から出力されるディジタル信号に対して所定のデシメーション処理を実行することによりディジタル複素バンドパスフィルタリングを行うデシメーション回路とを備えたことを特徴とする。
【００５６】
第３の発明に係るディジタル無線受信機は、アナログ無線信号を受信してディジタル信号を出力するディジタル無線受信機において、
上記ＡＤ変換回路を備えたことを特徴とする。
【発明の効果】
【００５７】
従って、本発明に係る複素バンドパスΔΣＡＤ変調器によれば、従来技術に比較して簡単な構成を有し、しかも高速化できる複素バンドパスＡＤ変換回路及びそれを用いたディジタル無線受信機を提供することができる。具体的には、互いに直交する第１と第２の信号を処理するマルチビットの複素バンドパスΔΣＡＤ変調器のＤＡ変換器の非線形性を１次ノイズシェープできるＤＷＡアルゴリズムを実現するハードウエア回路を、比較的小規模のディジタル回路とアナログマルチプレクサとを付加することでこのアルゴルリズムをハードウエア回路で実現できる。これにより、例えば、ブルーツース（Ｂｌｕｅｔｏｏｔｈ）、広域ＬＡＮ等のＬｏｗ−ＩＦ受信機で用いられる低消費電力化小チップ面積化が可能になる。
【発明を実施するための最良の形態】
【００５８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、同様の構成要素については同一の符号を付している。
【００５９】
図１は、本発明の一実施形態に係る、複素バンドパスΔΣＡＤ変調器７及びデシメーション回路８からなるＡＤ変換回路２０を備えたディジタル無線受信機の構成を示すブロック図である。本実施形態に係るディジタル無線受信機は、詳細後述する図１５の複素バンドパスΔΣＡＤ変調器７を備えたことを特徴としている。特に、本実施形態においては、Ｉ信号とＱ信号とを入出力信号とする複素バンドパスΔΣＡＤ変調器７内の内部マルチビットＤＡ変換器ＤＡ１１，ＤＡ１２の非線形性をノイズシェープできるアルゴリズムを用いて、高精度の複素バンドパスΔΣＡＤ変調器を実現するために、わずかなディジタル回路を付加することでマルチビットＤＡ変換器ＤＡ１１，ＤＡ１２の非線形性をノイズシェープさせることを可能にし、具体的には、上記アルゴリズムを用いて、比較的小規模のディジタル回路とアナログマルチプレクサを付加することにより、このアルゴルリズムをハードウエア回路で実現したことを特徴としている。
【００６０】
図１において、アンテナ１により受信された無線信号は高周波フロントエンド回路２により低雑音高周波増幅などの処理が実行された後２分配され、２分配された２つの無線信号がそれぞれ混合器３ａ，３ｂに入力される。一方、局部発振器４は所定の局部発振周波数を有する局部発振信号を発生して混合器３ａに出力するとともに、π／２移相器５を介して混合器３ｂに出力する。混合器３ａは入力される２つの信号を混合して、混合後のＩ信号をバンドパスフィルタである複素アンチエイリアスフィルタ及び中間周波増幅器６を通過させてアナログ中間周波Ｉ信号を取り出し、複素バンドパスΔΣＡＤ変調器７に出力する。また、混合器３ｂは入力される２つの信号を混合して、混合後のＱ信号（混合後のＩ信号とは直交する。）をバンドパスフィルタである複素アンチエイリアスフィルタ及び中間周波増幅器６を通過させてアナログ中間周波Ｑ信号を取り出し、複素バンドパスΔΣＡＤ変調器７に出力する。
【００６１】
さらに、複素バンドパスΔΣＡＤ変調器７は、アナログ中間周波Ｉ信号とアナログ中間周波Ｑ信号とからなるアナログ中間周波信号を、複素バンドパスΔΣＡＤ変調器を用いて、ディジタル中間周波Ｉ信号とディジタル中間周波Ｑ信号とからなるディジタル中間周波信号にＡＤ変換し、デシメーションーション回路８に出力する。デシメーション回路８は入力されるディジタル中間周波信号に対して所定のデシメーション処理を実行することにより複素バンドパスフィルタリングを行った後、処理後のディジタル信号を信号処理用ディジタルシグナルプロセッサ（ＤＳＰ）９に出力する。デシメーション回路８は、ディジタルフィルタ回路で構成され、例えば３ビットで２０Ｍｂｐｓのビットレートを有する低ビット高速レートのディジタル信号を、例えば１２ビットで１ｋｂｐｓのビットレートを有する高ビット低速レートのディジタル信号に信号変換して出力する。ここで、複素バンドパスΔΣＡＤ変調器７と、デシメーション回路８とによりＡＤ変換回路２０を構成する。さらに、信号処理用ディジタルシグナルプロセッサ９は、入力されるディジタル信号に対してクロック再生や復調などの処理が行われ、復調後のデータ信号を得る。
【００６２】
次いで、ローパスフィルタとハイパスフィルタとを用いるエレメントローテーション法に基づき、本実施形態に係る複素バンドパス変調器で用いられるエレメントローテーションアルゴリズムの導出を説明する。
【００６３】
図９は実施形態に係る複素バンドパスΔΣＡＤ変調器７Ａの詳細構成を示すブロック図である。また、図１０は図９の複素バンドパスフィルタ１０の等価ブロック線図である。さらに、図１１は図１０の複素バンドパスフィルタ１０の相対利得の角周波数特性を示すグラフである。図９において、複素バンドパスΔΣＡＤ変調器７Ａは、２個の減算器ＳＵ３１と、２個のＡＤ変換器ＡＤ１１、ＡＤ１２と、２個のＤＡ変換器ＤＡ１１，ＤＡ１２と、１次複素積分器である複素バンドパスフィルタ１０とを備えて構成される。
【００６４】
図９において、アナログ入力信号のＩ信号Ｉｉｎは減算器ＳＵ３１に入力され、減算器ＳＵ３１は入力されるＩ信号ＩｉｎからＤＡ変換器ＤＡ１１からの出力信号を減算し、減算結果の信号を、図１０の構成を有する複素バンドパスフィルタ１０を介してＡＤ変換器ＡＤ１１に出力する。ＡＤ変換器ＡＤ１１は入力される信号をディジタル出力信号のＩ信号ＩｏｕｔにＡＤ変換して出力するとともに、ＤＡ変換器ＤＡ１１に出力する。さらに、ＤＡ変換器ＤＡ１１は入力される信号をＤＡ変換した後、減算器ＳＵ３１に出力する。一方、アナログ入力信号のＱ信号Ｑｉｎは減算器ＳＵ３２に入力され、減算器ＳＵ３２は入力されるＱ信号ＱｉｎからＤＡ変換器ＤＡ１２からの出力信号を減算し、減算結果の信号を、複素バンドパスフィルタ１０を介してＡＤ変換器ＡＤ１２に出力する。ＡＤ変換器ＡＤ１２は入力される信号をディジタル出力信号のＱ信号ＱｏｕｔにＡＤ変換して出力するとともに、ＤＡ変換器ＤＡ１２に出力する。さらに、ＤＡ変換器ＤＡ１２は入力される信号をＤＡ変換した後、減算器ＳＵ３２に出力する。
【００６５】
図１０において、複素バンドパスフィルタ１０は、２個の加算器ＳＭ３１，ＳＭ３２と、２個の遅延回路ＤＥ３１，ＤＥ３２とを備えて構成される。図１０の複素積分器である複素バンドパスフィルタ１０の伝達関数Ｈ（ｚ）は次式で表される。
【００６６】
【数５】
2006013705.tif 000007
【００６７】
ここで、ｃとｄは複素積分器の極を表す設計パラメータである（例えば、非特許文献６参照。）。図１１で示す複素積分器の利得特性は角周波数ω＝０の軸で対称ではなく、正規化角周波数ω＝π／２（サンプリング周波数の１／４に対応）で利得は最大であり、イメージ信号（ω＝−π／２に対応）が抑圧されていることが特徴である。
【００６８】
次いで、ＤＡ変換器ＤＡ１１，ＤＡ１２の非線形性を複素バンドパスフィルタを用いてノイズシェープするための構成について以下に説明する。図１２はＤＡ変換器ＤＡ１１，ＤＡ１２の非線形性をノイズシェープするときのＤＡ変換回路の構成を示す等価ブロック線図である。
【００６９】
図１２に示すＤＡ変換器ＤＡ１１，ＤＡ１２の非線形性を複素バンドパスフィルタを用いてノイズシェープする構成は、２個のＤＡ変換器ＤＡ１１，ＤＡ１２と、ＤＡ変換器ＤＡ１１，ＤＡ１２の前段に挿入される複素ディジタルフィルタＣＤＦと、ＤＡ変換器ＤＡ１１，ＤＡ１２の後段に挿入される複素アナログフィルタＣＡＦとによって構成される。図１２において、Ｉ１とＱ１はそれぞれＩチャンネルとＱチャンネルのＡＤ変換器からのディジタル出力信号であり、Ｉ４とＱ４はそれぞれＩチャンネルとＱチャンネルのＤＡ変換器のアナログ出力信号である。ＤＡ変換器ＤＡ１１，ＤＡ１２の前段に挿入される複素ディジタルフィルタＣＤＦ１の伝達関数を、
［数２５］
Ｆ（ｚ）＝１／（ｚ−ｊ）
とし、ＤＡ変換器ＤＡ１１，ＤＡ１２の後部に挿入される複素アナログフィルタＣＡＦの伝達関数を１／Ｆ（ｚ）とする。ここで、
［数２６］
Ｙ（ｚ）≡Ｉ１（ｚ）＋ｊＱ１（ｚ）
を２チャンネルのＡＤ変換器の複素マルチビット出力信号（次式）
［数２７］
Ｍ（ｚ）≡Ｉ４（ｚ）＋ｊＱ４（ｚ）
を複素バンドパスフィルタ１０へのフィードバック信号とすると、図１２において次式の関係が得られる。
【００７０】
［数２８］
Ｉ２（ｚ）＋ｊＱ２（ｚ）＝Ｆ（ｚ）・Ｙ（ｚ）  （１８）
［数２９］
Ｉ３（ｚ）＋ｊＱ３（ｚ）＝（Ｉ２（ｚ）＋ｊＱ２（ｚ））＋（δ１＋ｊδ２）  （１９）
［数３０］
Ｍ（ｚ）＝（１／Ｆ（ｚ））（Ｉ３＋ｊＱ３）  （２０）
【００７１】
ここで、式（１８）、（１９）を式（２０）に代入すると、次式を得る。
【００７２】
［数３１］
Ｍ（ｚ）＝Ｙ（ｚ）＋（１／Ｆ（ｚ））（δ１（ｚ）＋ｊδ２）  （２１）
【００７３】
また、式（２１）を式（１）に代入して整理すると、次式を得る。
【００７４】
【数６】
2006013705.tif 000008
【００７５】
式（１）と（２）に対して、Ｈ（ｚ）を複素バンドパスフィルタの伝達関数とし、Ｘ（ｚ），Ｙ（ｚ），Ｅ（ｚ）とδ（ｚ）も複素信号で考える場合、その式は複素バンドパスΔΣＡＤ変調器に対しても成り立つ。従って、式（２１）を式（１）に代入して整理すると、次式を得る。
【００７６】
【数７】
2006013705.tif 000009
【００７７】
式（２２）を式（３）に比べると、この場合は２チャンネルのＡＤ変換器ＡＤ１１，ＡＤ１２の複素量子化ノイズＥ（ｚ）だけでなく、２チャンネルのＤＡ変換器ＤＡ１１，ＤＡ１２の非線形誤差（δ１＋ｊδ２）も１／Ｆ（ｚ）でノイズシェープされることがわかる。
【００７８】
次いで、本実施形態で用いるアルゴリズムについて以下に詳述する。図１２から次式の関係式が得られる。
【００７９】
［数３２］
Ｉ２（ｎ＋１）＝Ｉ１（ｎ）−Ｑ２（ｎ）  （２３）
［数３３］
Ｉ４（ｎ＋１）＝Ｉ３（ｎ＋１）＋Ｑ３（ｎ）  （２４）
［数３４］
Ｉ３（ｎ）＝Ｉ２（ｎ）＋δ１（ｎ）  （２５）
［数３５］
Ｑ２（ｎ＋１）＝Ｉ２（ｎ）＋Ｑ１（ｎ）  （２６）
［数３６］
Ｑ４（ｎ＋１）＝Ｑ３（ｎ＋１）−Ｉ３（ｎ）  （２７）
［数３７］
Ｑ３（ｎ）＝Ｑ２（ｎ）＋δ２（ｎ）  （２８）
【００８０】
ここでは、２個のＤＡ変換器ＤＡ１１，ＤＡ１２の入力信号Ｉ２とＱ２は、これら２個のＤＡ変換器ＤＡ１１，ＤＡ１２の入力レンジ外になり得るので、図１２に示す構成を直接に実現するのは不可能である。例えば、変調器内の信号帯域中心正規化周波数はω＝π／２の条件で、入力信号Ｉ１，Ｑ１を、
［数３８］
Ｉ１（ｎ）＋ｊＱ１（ｎ）＝ｅｘｐ（ｊ（π／２）ｎ）＋４
とする場合において、式（２３）と（２６）により次式を得る。
【００８１】
［数３９］
Ｉ２（１）＝５−Ｑ２（０）
［数４０］
Ｉ２（２）−Ｉ２（０）
［数４１］
Ｉ２（３）＝−７＋Ｑ２（０）
［数４２］
Ｉ２（４）＝Ｉ２（０）
．．．．．．
［数４３］
Ｑ２（１）＝−４＋Ｉ２（０）
［数４４］
Ｑ２（２）＝１０−Ｑ２（０）
［数４５］
Ｑ２（３）＝４−Ｉ２（０）
［数４６］
Ｑ２（４）＝−４＋Ｑ２（０）
．．．．．．
【００８２】
２個のＤＡ変換器ＤＡ１１，ＤＡ１２の入力信号Ｉ２とＱ２の値はＤＡ変換器入力レンジ（０〜８）外になり得ることは明らかである。この問題を解決するため、２個のＤＡ変換器ＤＡ１１，ＤＡ１２の前段にディジタルフィルタを追加するだけで、２個のＤＡ変換器ＤＡ１１，ＤＡ１２の後部にはアナログフィルタは必要せずその構成を等価的に実現できるアルゴリズムを以下に提案する。
【００８３】
図１３は実施形態に係る複素バンドパスΔΣＡＤ変調器７Ｂの構成を示すブロック図である。図１３に示す２個のセグメント型ＤＡ変換器ＤＡ１１，ＤＡ１２に対して、以下のように考える。
【００８４】
（Ａ）各ＤＡ変換器ＤＡ１１，ＤＡ１２の電流セルを図５で示すようにリング状に配列する。後述するように、Ｉ信号の処理とＱ信号の処理とを所定の周期で交互にＤＡ変換器ＤＡ１１，ＤＡ１２に実行させるために、ＤＡ変換器ＤＡ１１，ＤＡ１２の前段に４つのスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２を設ける一方、ＤＡ変換器ＤＡ１１，ＤＡ１２の後段に４つのスイッチＳ３１，Ｓ３２，Ｓ４１，Ｓ４２を設ける。
（Ｂ）各ＤＡ変換器ＤＡ１１，ＤＡ１２の電流セル配列にそれぞれポインタＰ１，Ｐ２を設ける。時刻ｎにおいて、次の時刻ｎ＋１に選択する電流セルの位置を記憶するため、ＤＡ変換器ＤＡ１１のポインタＰ１の指示値をＰ１（ｎ）とし、ＤＡ変換器ＤＡ１２のポインタＰ２の指示値をＰ２（ｎ）とする。
【００８５】
この等価アルゴリズムの動作を以下に記述する。
【００８６】
（Ａ）時刻２ｎのとき：
（Ａ１）ＩチャンネルのＤＡ変換器の入力信号をＩ１（２ｎ）＝ｉ２ｎとすると：
（Ａ１−１）ＤＡ変換器ＤＡ１１の電流セルでオンになるのは、Ｐ１（２ｎ），ｍｏｄ８（Ｐ１（２ｎ）＋１），…，ｍｏｄ８（Ｐ１（２ｎ）＋ｉ２ｎ−１）番目の電流セルである。すなわち、Ｐ１（２ｎ）番目の電流セルから右回りでｉ２ｎ個の電流セルをオンに選択する。
（Ａ１−２）このＤＡ変換器ＤＡ１１の出力がＩ４（２ｎ）となる。
（Ａ１−３）次の時刻２ｎ＋１のＤＡ変換器ＤＡ１１のポインタＰ１の指示値をＰ１（２ｎ＋１）＝ｍｏｄ８（Ｐ１（２ｎ）＋ｉ２ｎ−１）とする。
（Ａ２）ＱチャンネルのＤＡ変換器ＤＡ１２の入力信号をＱ１（２ｎ）＝ｑ２ｎとすると：
（Ａ２−１）ＤＡ変換器ＤＡ１２の電流セルでオンになるのはｍｏｄ８（Ｐ２（２ｎ）＋１），ｍｏｄ８（Ｐ２（２ｎ）＋２），…，ｍｏｄ８（Ｐ２（２ｎ）＋ｑ２ｎ）番目の各セルである。すなわち、Ｐ２（２ｎ）＋１番目の電流セルから右回りでｑ２ｎ個の電流セルをオンに選択する。
（Ａ２−２）このＤＡ変換器ＤＡ１２の出力信号がＱ４（２ｎ）となる。
（Ａ２−３）次の時刻２ｎ＋１のＤＡ変換器ＤＡ１２のポインタＰ２の指示値をＰ２（２ｎ＋１）＝ｍｏｄ８（Ｐ２（２ｎ）＋ｑ２ｎ）とする。
【００８７】
（Ｂ）時刻２ｎ＋１のとき：
（Ｂ１）ＩチャンネルのＤＡ変換器ＤＡ１２の入力信号をＩ１（２ｎ＋１）＝ｉ２ｎ＋１とすると：
（Ｂ１−１）ＤＡ変換器ＤＡ１２の電流セルでオンになるのはＰ２（２ｎ＋１），ｍｏｄ８（Ｐ２（２ｎ＋１）−１），…，ｍｏｄ８（Ｐ２（２ｎ＋１）−ｉ２ｎ＋１＋１）番目の各セルである。すなわち、Ｐ２（２ｎ＋１）番目の電流セルから左回りでｉ２ｎ＋１個の電流セルをオンに選択する。
（Ｂ１−２）このＤＡ変換器ＤＡ１２の出力がＩ４（２ｎ＋１）となる。
（Ｂ１−３）次の時刻２ｎ＋２のＤＡ変換器ＤＡ１２のポインタＰ２の指示値をＰ２（２ｎ＋２）＝ｍｏｄ８（Ｐ２（２ｎ＋１）−ｉ２ｎ＋１＋１）とする。
（Ｂ２）ＱチャンネルのＤＡ変換器ＤＡ１２の入力信号をＱ１（２ｎ＋１）＝ｑ２ｎ＋１とすると：
（Ｂ２−１）ＤＡ変換器ＤＡ１１の電流セルでオンになるのはｍｏｄ８（Ｐ１（２ｎ＋１）＋１），ｍｏｄ８（Ｐ１（２ｎ＋１）＋２），…，ｍｏｄ８（Ｐ１（２ｎ＋１）＋ｑ２ｎ＋１）番目の各電流セルである。すなわち、ｍｏｄ８（Ｐ１（２ｎ＋１）＋１）番目の電流セルから右回りでｑ２ｎ＋１個の電流セルをオンに選択する。
（Ｂ２−２）このＤＡ変換器ＤＡ１１の出力がＱ４（２ｎ＋１）となる。
（Ｂ２−３）次の時刻２ｎ＋２のＤＡ変換器ＤＡ１１のポインタＰ１の指示値をＰ１（２ｎ＋２）＝ｍｏｄ８（Ｐ１（２ｎ＋１）＋ｑ２ｎ＋１）とする。
【００８８】
図１４（ａ）は実施形態に係るアルゴリズムを用いて複素入力データが４＋３ｊ，２＋５ｊ，３＋ｊ，６＋２ｊ，…と推移するときにＤＡ変換器ＤＡ１１の電流セルがオンになる電流セルを示す図であり、図１４（ｂ）はそのときにＤＡ変換器ＤＡ１２の電流セルがオンになる電流セルを示す図である。ここで、ダブルハッチング部分がＩ信号の出力でオンになる電流セルを示し、ハッチング部分がＱ信号の出力でオンになる電流セルを示す。このアルゴリズムの引き出す及び図１２で示す構成を等価的実現できる理由は以下で説明する。
【００８９】
まず、Ｉチャンネルについて考える。図１２の上半部で示すＩ経路の出力信号Ｉ４に関しては「ハイパスディジタルフィルタ＋ＤＡ変換器＋ローパスアナログフィルタ」の構成になる。図７（ｂ）の左部分と図１２の左上部分に注目し、式（２３）と（１５）を比較する。式（２３）中のＱ２（ｎ）をＩ２（ｎ）に変えれば、式（２３）は式（１５）と一致する。同様に、図７（ｂ）の右部分と図１２の右上部分に注目し、式（２４）と（１６）を比較すると、式（２４）中のＱ３（ｎ）をＩ３（ｎ）に変えると、式（２４）は式（１６）と一致する。また、式（２５）と式（１７）も一致する。従って、以下の結論を得る。
【００９０】
（Ａ）ＩチャンネルのＤＡ変換器ＤＡ１１の出力Ｉ４に対して、内部のＩ，Ｑ経路が交互作用のハイパスエレメントローテーションアルゴリズムを適用する。
【００９１】
次に、Ｑチャンネルについて考える。図１２の下半部で示すＱ経路の出力信号Ｑ４に関しては「ローパスディジタルフィルタ＋ＤＡ変換器＋ハイパスアナログフィルタ」の構成になる。図４（ｂ）の左部分と図１２の左下部分に注目し、式（２６）と（８）を比較する。式（２６）中のＩ２（ｎ）をＱ２（ｎ）に変えれば、式（２６）は式（８）と一致する。同様に、図４（ｂ）の右部分と図１２の右下部分に注目し、式（２７）と（９）を比較すると、式（２７）中のＩ３（ｎ）をＱ３（ｎ）に変えると、式（２７）は式（９）と一致する。また、式（２８）と式（１０）も一致する。従って、以下の結論を得る。
【００９２】
（Ｂ）ＱチャンネルのＤＡ変換器ＤＡ１２の出力信号Ｑ４に対して、内部のＩ，Ｑ経路が交互作用のローパスエレメントローテーションアルゴリズムを適用する。
【００９３】
図１２に示すＩ，Ｑ経路の交互作用は等価的な式（２３），（２４），（２６），（２７）で表すことができる。式（２３）、（２４）により、時刻ｎ＋１におけるＩチャンネルの出力信号Ｉ４は時刻ｎにおけるＱチャンネルの内部状態信号（Ｑ２（ｎ），Ｑ３（ｎ））の関数である。同様に、式（２６）、（２７）から、時刻ｎ＋１におけるＱチャンネルの出力信号Ｑ４は時刻ｎにおけるＩチャンネルの内部状態信号（Ｉ２（ｎ），Ｉ３（ｎ））の関数である。２個のＤＡ変換器ＤＡ１１，ＤＡ１２のポインタＰ１，Ｐ２の指示値Ｐ１（ｎ），Ｐ２（ｎ）を用いて、Ｉ，Ｑ経路の内部状態を記憶する場合、次の結論を得る。
【００９４】
（Ｃ）時刻２ｎのとき、ＤＡ変換器ＤＡ１１はＩチャンネル、ＤＡ変換器ＤＡ１２はＱチャンネルに用いられ、時刻２ｎ＋１のとき、ＤＡ変換器ＤＡ１１はＱチャンネル、ＤＡ変換器ＤＡ１２はＩチャンネルに用いられる。
【００９５】
すなわち、
（１）ＤＡ変換器ＤＡ１１とＤＡ変換器ＤＡ１２に対して、ＡＤ変換器ＡＤ１１，ＡＤ１２からのディジタル出力信号Ｉｏｕｔ，Ｑｏｕｔをそれぞれ、所定のクロックに応じて所定の周期で交互に入出力するようにＤＡ変換器ＤＡ１１，ＤＡ１２を動作させるように制御する。
（２）Ｉ信号に対してハイパスエレメントローテーション法を適用する一方、Ｑ信号に対してローパスエレメントローテーション法を適用する。
（３）これら２つのエレメントローテーション法を用いて、２個のＤＡ変換器ＤＡ１１，ＤＡ１２の前段に設けられた複素ディジタルフィルタＣＤＦと、２個のＤＡ変換器ＤＡ１１，ＤＡ１２の後段に設けられた複素アナログフィルタＣＡＦとを実現できる。
これにより、上記のアルゴリズムを用いて、２つのＤＡ変換器ＤＡ１１，ＤＡ１２の非線形性δ１，δ２は一次複素バンドパスフィルタによりノイズシェープされる。
【００９６】
以上説明したように、マルチビットＤＡ変換器の非線形性をノイズシェープする新しいアルゴリズムを用いて、わずかなディジタル回路を付加することで、複素バンドパスΔΣＡＤ変調器の性能改善を可能にすることができる。
（Ａ）提案したアルゴリズムにおいて、時刻２ｎのとき、ＤＡ変換器ＤＡ１１はＩチャンネル、ＤＡ変換器ＤＡ１２はＱチャンネルに用いられる。時刻２ｎ＋１のとき、ＤＡ変換器ＤＡ１１はＱチャンネル、ＤＡ変換器ＤＡ１２はＩチャンネルに用いられる。ＤＡ変換器ＤＡ１１とＤＡ変換器ＤＡ１２は交互でＩ，Ｑ経路に用いられるため、２個のＤＡ変換器ＤＡ１１，ＤＡ１２の特性ミスマッチ値の影響も極めて小さい構成で実現できる。
（Ｂ）提案したアルゴリズムはΔΣＡＤ変調器だけでなく、マルチビット複素バンドパスΔΣＤＡ変調器にも適用できる。
（Ｃ）目標とするのはディジタル信号処理手法を用いて、アナログ回路の精度を改善することである。ＶＬＳＩのテクノロジの進歩とデバイスの微細化に伴い、電源電圧も小さくなり、回路テクニックだけで、高精度のアナログ回路を実現するのは困難である。従って、ディジタル手法でアナログ回路の性能を改善することはますます重要になってくる。一方、ディジタル回路はさらに高速、安価、低消費電力になり、より複雑なディジタル信号処理アルゴリズムでも簡単で実現できるので、アナログ回路の性能を改善するためには役に立つ。
【００９７】
図１５は、本発明の実施形態に係る複素バンドパスΔΣＡＤ変調器７の具体的構成を示すブロック図である。図１５において、複素バンドパスΔΣＡＤ変調器７は、図１３の複素バンドパスΔΣＡＤ変調器７Ｂに比較して、以下のことが異なる。
（Ａ）ＤＡ変換器ＤＡ１１，ＤＡ１２の前段のスイッチＳ１１，Ｓ１２，Ｓ２１，Ｓ２２及びポインタＰ１，Ｐ２に代えて、ディジタルマルチプレクサＭＵ１及び２個のＤＷＡ論理回路ＤＬ１，ＤＬ２を設けたこと。
（Ｂ）ＤＡ変換器ＤＡ１１，ＤＡ１２の後段のスイッチＳ３１，Ｓ３２，Ｓ４１，Ｓ４２に代えて、アナログマルチプレクサＭＵ２を設けたこと。
【００９８】
ここで、ＤＷＡとはデータで重み付けされた平均化（Data Weighted Averaging）である。
【００９９】
図１５の複素バンドパスΔΣＡＤ変調器７において、ＡＤ変換器ＡＤ１１，ＡＤ１２から出力される３ビット（例えば、サーモメータコードの８本）のディジタル出力信号Ｉｏｕｔ，Ｑｏｕｔに対して所定のＤＷＡ処理及びＤＡ変換処理を実行して減算器ＳＵ３１，ＳＵ３２にフィードバックする回路は、
（ａ）ＤＡ変換器ＤＡ１１，ＤＡ１２の前段に設けられるディジタルマルチプレクサＭＵ１と、
（ｂ）ＤＡ変換器ＤＡ１１，ＤＡ１２の各入力信号をディジタル信号処理する論理回路である２つのＤＷＡ論理回路ＤＬ１，ＤＬ２と、
（ｃ）２チャンネルのＤＡ変換器ＤＡ１１，ＤＡ１２と、
（ｄ）ＤＡ変換器ＤＡ１１，ＤＡ１２の後段に設けられるアナログマルチプレクサＭＵ２とを備えて構成される。
【０１００】
図１５において、各ＡＤ変換器ＡＤ１１，ＡＤ１２からマルチプレクサＭＵ１及び各ＤＷＡ論理回路ＤＬ１，ＤＬ２を介して各ＤＡ変換器ＤＡ１１，ＤＡ１２までの信号線路はそれぞれ「８」と図示しており、これは、上述のようにサーモメータコードの一例での８本（３ビット）を示している。なお、図１６及び図１７においても同様である。
【０１０１】
本実施形態では、内部のＡＤ変換器ＡＤ１１，ＡＤ１２及びＤＡ変換器ＤＡ１１，ＤＡ１２は３ビット（９レベル）の場合について例示している。各ＡＤ変換器ＡＤ１１，ＡＤ１２のディジタル出力信号Ｉｏｕｔ，Ｑｏｕｔが８本であるのは、各ＡＤ変換器ＡＤ１１，ＡＤ１２を９レベルのフラッシュ型を仮定し、８個のコンパレータ出力信号をサーモメータコードのまま出力しているものを使用するためである。同様に、各ＤＡ変換器ＤＡ１１，ＤＡ１２の入力信号が８本であるのは、各ＤＡ変換器ＤＡ１１，ＤＡ１２を９レベルのセグメント型を仮定しているためである。ここで、ディジタルマルチプレクサＭＵ１及びアナログマルチプレクサＭＵ２は同期して動作し、１サンプリングクロック信号毎にセレクト信号が反転してＤＡ変換器ＤＡ１１とＤＡ変換器ＤＡ１２のＩ経路、Ｑ経路への割り当てが選択的に切り替わるように制御される。
【０１０２】
図１６は図１５のＤＷＡ論理回路ＤＬ１の構成を示すブロック図であり、図１７は図１５のＤＷＡ論理回路ＤＬ２の構成を示すブロック図である。また、図１８は図１６のＤＷＡ論理回路ＤＬ１及び図１７のＤＷＡ論理回路ＤＬ２に供給される、サンプリングクロックであるクロック信号ＣＬＫ，ＣＬＫ１を示すタイミングチャートである。図１８に示すように、クロック信号ＣＬＫの周期は、クロック信号の周期の半分であり、互いに同期している。
【０１０３】
図１６において、ＤＷＡ論理回路ＤＬ１は、エンコーダＥＮ１と、演算回路ＣＬ１と、バレルシフタＢＳ１と、レジスタ回路である３個のフリップフロップＦＦ０−ＦＦ２とを備えて構成される。ＡＤ変換器ＡＤ１１又はＡＤ１２からマルチプレクサＭＵ１を介して入力される８ビットのサーモメータコードのディジタル出力信号は、エンコーダＥＮ１及びバレルシフタＢＳ１に入力される。エンコーダＥＮ１は、８ビットのサーモメータコードの入力信号Ｔ０−Ｔ７を４ビットのバイナリ信号に変換して演算回路ＣＬ１のＤ入力端子Ｄ０−Ｄ３に出力する。ここで、エンコーダＥＮ１において、入力信号（Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０）＝（０，０，０，０，０，１，１，１）のとき、出力信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，０，１，１）であり、また、入力信号（Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０）＝（０，０，１，１，１，１，１，１）のとき、出力信号（Ｄ３，Ｄ２，Ｄ１，Ｄ０）＝（０，１，１，０）となるように変換される。なお、１はハイレベル信号であり、０はローレベル信号である。
【０１０４】
演算回路ＣＬ１は、各４ビットの３入力の２進の加減算（Ｓ＋Ｄ−Ａ）を行う回路であり、すなわち、Ｄ入力端子に入力されるデータ信号と、Ｓ入力端子に入力されるデータ信号とを加算し、その加算結果からＡ入力端子に入力されるデータ信号を減算して、その演算結果をＯ出力端子から出力し、当該演算回路ＣＬ１はキャリーセーブアダー等で効率的に実現できる。クロック信号ＣＬＫ１が演算回路ＣＬ１のＡ入力端子の各ビットＡ０−Ａ３に入力され、ここで、クロック信号ＣＬＫ１は、図１８に示すように、サンプリングクロック信号であるクロック信号ＣＬＫの立ち上がり毎に、０と１が反転するクロック信号である。すなわち、演算回路ＣＬ１のＡ入力端子の各ビットＡ０−Ａ３には、クロック信号ＣＬＫの立ち上がり毎に、最小値の０００と、最大値の１１１とが交互に入力される。さらに、演算回路ＣＬ１のＯ出力端子Ｏ０−Ｏ２からの３ビットの出力信号は一旦一時的にフリップフロップＦＦ０−ＦＦ２に保持記憶された後、演算回路ＣＬ１のＳ入力端子Ｓ０−Ｓ２に帰還されるとともに、バレルシフタＢＳ１のＩ入力端子（シフト量指示端子）Ｉ０−Ｉ２に出力される。なお、演算回路ＣＬ１のＳ入力端子の最上位ビットＳ３は接地されて０の信号が入力されている。
【０１０５】
バレルシフタＢＳ１は、リング形状を有する８ビットの回転型の左シフト回路で、そのシフト量はＩ入力端子の下位３ビットＩ２，Ｉ１，Ｉ０で指定される。すなわち、バレルシフタＢＳ１は、入力信号を、指定されたシフト量で左周りにシフトするように回転させた後、シフト後の８ビットの出力信号をＤＡ変換器ＤＡ１１に出力する。なお、Ｉ入力端子の最上位ビットＩ３は所定のハイレベル電圧が印加されて１に固定されている。バレルシフタＢＳ１は、例えば、入力信号（Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０）＝（０，０，０，０，０，０，１，１）でシフト量信号（Ｉ２，Ｉ１，Ｉ０）＝（０，１，１）のとき、出力信号（Ｏ７，Ｏ６，Ｏ５，Ｏ４，Ｏ３，Ｏ２，Ｏ１，Ｏ０）＝（０，０，０，１，１，０，０，０）であり、また、入力信号（Ｔ７，Ｔ６，Ｔ５，Ｔ４，Ｔ３，Ｔ２，Ｔ１，Ｔ０）＝（０，０，０，１，１，１，１，１）でシフト量データ（Ｉ２，Ｉ１，Ｉ０）＝（１，０，１）のとき、出力信号（Ｏ７，Ｏ６，Ｏ５，Ｏ４，Ｏ３，Ｏ２，Ｏ１，Ｏ０）＝（１，１，１，０，０，０，１，１）となる。
【０１０６】
図１７のＤＷＡ論理回路ＤＬ２は、図１６のＤＷＡ論理回路ＤＬ１と同様に、エンコーダＥＮ２と、演算回路ＣＬ２と、バレルシフタＢＳ２と、レジスタ回路である３個のフリップフロップＦＦ１０−ＦＦ１２とを備えて構成される。ＤＷＡ論理回路ＤＬ２は、ＤＷＡ論理回路ＤＬ１と比較して以下の点が異なる。
【０１０７】
（Ａ）ＡＤ変換器ＡＤ１１又はＡＤ１２からマルチプレクサＭＵ１を介して入力される８ビットのサーモメータコードのディジタル出力信号がエンコーダＥＮ２及びバレルシフタＢＳ２に入力されるが、バレルシフタＢＳ２からの出力信号はＤＡ変換器ＤＡ１２に出力される。
（Ｂ）演算回路ＣＬ２は、各４ビットの３入力の２進の加減算（Ａ−（Ｓ＋Ｄ））を行う回路であり、すなわち、Ａ入力端子に入力されるデータ信号から、Ｓ入力端子に入力されるデータ信号及びＤ入力端子に入力されるデータ信号の和を減算して、その演算結果をＯ出力端子から出力する。ここで、Ａ入力端子の最下位ビットＡ０にはクロック信号ＣＬＫ１が入力される一方、それよりも上位のビットＡ１−Ａ３は接地されて０のデータ信号が入力される。
（Ｃ）バレルシフタＢＳ２は、リング形状を有する８ビットの回転型の左シフト及び右シフト回路であり、Ｉ入力端子の最上位ビットＩ３が１のときは左シフトを行い、０のときは右シフトを行う。そのシフト量はＩ入力端子の下位３ビットＩ０−Ｉ２で指定される。なお、Ｉ入力端子の最上位ビットＩ３には、クロック信号ＣＬＫ１が入力され、サンプリングクロック信号の立ち上がり毎に左シフトと右シフトが選択的に切り替わるように制御される。
【０１０８】
図１９乃至図２６はそれぞれケース１−４のときの図１６のＤＷＡ論理回路ＤＬ１及び図１７のＤＷＡ論理回路ＤＬ２の動作を示すブロック図である。図１９乃至図２６では、ＡＤ変換器ＡＤ１１，ＡＤ１２からの複素出力データ信号が４＋３ｊ，２＋５ｊ，３＋ｊ，６＋２ｊ，…と推移する場合の動作を示している。図１９乃至図２６から明らかなように、上述のアルゴリズムから求めた、図５に示すＤＡ変換器ＤＡ１１，ＤＡ変換器ＤＡ１２の電流セルがオンになるものと一致していることがわかる。
【実施例１】
【０１０９】
本発明者らは、本実施形態に係る図１５の複素バンドパスΔΣＡＤ変調器７の回路構成動作を記述するプログラムをＣ言語で組み、ランダムな入力データ信号を入力してシミュレーションを行った。上述したアルゴリズム（論理式）と当該複素バンドパスΔΣＡＤ変調器７の出力についてのシミュレーションを１００，０００，０００回試行し両者の出力データは一致することを確認した。
【０１１０】
以上の実施形態に係る図１５の複素バンドパスΔΣＡＤ変調器７においては、８ビットの回路の一例について説明しているが、当該回路は任意の複数のビットの回路を構成してもよい。
【０１１１】
図１６及び図１７のＤＷＡ論理回路ＤＬ１，ＤＬ２においては、サーモメータコードの入力信号に対してＤＷＡアルゴリズムを実行する回路を示しているが、本発明はこれに限らず、入力信号はバイナリーコードなどの別のデータ信号でもよく、その場合においてエンコーダＥＮ１，ＥＮ２を省略してもよい。また、ＡＤ変換器ＡＤ１１，ＡＤ１２はフラッシュ型ＡＤ変換器を用いているが、本発明はこれに限らず、他の種類のＡＤ変換器を用いてもよい。
【０１１２】
図１５の複素バンドパスΔΣＡＤ変調器７のアナログ信号処理部をスイッチドキャパシタ回路で実現してもよいし、連続時間アナログ回路で実現してもよい。
【産業上の利用可能性】
【０１１３】
以上詳述したように、本発明に係る複素バンドパスΔΣ変調器によれば、従来技術に比較して簡単な構成を有し、しかも高速化できる複素バンドパスΔΣＡＤ変調器、それを用いたＡＤ変換回路と、当該ＡＤ変換回路を用いたディジタル無線受信機を提供することができる。具体的には、互いに直交する第１と第２の信号を処理するマルチビットの複素バンドパスΔΣＡＤ変調器のＤＡ変換器の非線形性を１次ノイズシェープできるＤＷＡアルゴリズムを実現するハードウエア回路を、比較的小規模のディジタル回路とアナログマルチプレクサとを付加することでこのアルゴルリズムをハードウエア回路で実現できる。これにより、例えば、ブルーツース（Ｂｌｕｅｔｏｏｔｈ）、広域ＬＡＮ等のＬｏｗ−ＩＦ受信機で用いられる低消費電力化小チップ面積化が可能になる。
【図面の簡単な説明】
【０１１４】
【図１】本発明の一実施形態に係る、複素バンドパスΔΣＡＤ変調器７及びデシメーション回路８からなるＡＤ変換回路２０を備えたディジタル無線受信機の構成を示すブロック図である。
【図２】（ａ）は従来技術に係るバンドパスΔΣＡＤ変調器の構成を示すブロック図であり、（ｂ）は（ａ）のバンドパスΔΣＡＤ変調器の等価ブロック線図である。
【図３】従来技術に係る９レベル精度セグメント電流セル型ＤＡ変換器の構成を示す回路図である。
【図４】（ａ）は従来技術に係るローパスエレメントローテーション法を用いたＤＡ変換回路の構成を示すブロック図であり、（ｂ）は（ａ）のＤＡ変換回路の等価ブロック図である。
【図５】従来技術に係る電流セルがリング状に配列するセグメント型ＤＡ変換器の構成を示す回路図である。
【図６】従来技術に係るローパスノイズシェープ用エレメントローテーション法を用いる３ビットセグメント型ＤＡ変換器の非線形性をノイズシェープするときに、入力データが４，３，２，２，５，…と推移するときにオンとなる電流セルを示す図である。
【図７】（ａ）は従来技術に係るハイパスエレメントローテーション法を用いたＤＡ変換回路の構成を示すブロック図であり、（ｂ）は（ａ）のＤＡ変換回路の等価ブロック図である。
【図８】従来技術に係るハイパスノイズシェープ用エレメントローテーション法を用いる３ビットセグメント型ＤＡ変換器の非線形性をノイズシェープするときに、入力データが４，３，２，６，５，…と推移するときにオンとなる電流セルを示す図である。
【図９】実施形態に係る複素バンドパスΔΣＡＤ変調器７Ａの詳細構成を示すブロック図である。
【図１０】図９の複素バンドパスフィルタ１０の等価ブロック線図である。
【図１１】図１０の複素バンドパスフィルタ１０の相対利得の角周波数特性を示すグラフである。
【図１２】ＤＡ変換器の非線形性をノイズシェープするときの複素バンドパスΔΣ変調器型ＤＡ変換回路の構成を示す等価ブロック線図である。
【図１３】実施形態に係る複素バンドパスΔΣＡＤ変調器７Ｂの構成を示すブロック図である。
【図１４】（ａ）は実施形態に係るアルゴリズムを用いて複素入力データが４＋３ｊ，２＋５ｊ，３＋ｊ，６＋２ｊ，…と推移するときにＤＡ変換器ＤＡ１１の電流セルがオンになる電流セルを示す図であり、（ｂ）はそのときにＤＡ変換器ＤＡ１２の電流セルがオンになる電流セルを示す図である。
【図１５】本発明の実施形態に係る複素バンドパスΔΣＡＤ変調器７の具体的構成を示すブロック図である。
【図１６】図１５のＤＷＡ論理回路ＤＬ１の構成を示すブロック図である。
【図１７】図１５のＤＷＡ論理回路ＤＬ２の構成を示すブロック図である。
【図１８】図１６のＤＷＡ論理回路ＤＬ１及び図１７のＤＷＡ論理回路ＤＬ２に供給されるクロック信号ＣＬＫ，ＣＬＫ１を示すタイミングチャートである。
【図１９】ケース１のときの図１６のＤＷＡ論理回路ＤＬ１の動作を示すブロック図である。
【図２０】ケース１のときの図１７のＤＷＡ論理回路ＤＬ２の動作を示すブロック図である。
【図２１】ケース２のときの図１６のＤＷＡ論理回路ＤＬ１の動作を示すブロック図である。
【図２２】ケース２のときの図１７のＤＷＡ論理回路ＤＬ２の動作を示すブロック図である。
【図２３】ケース３のときの図１６のＤＷＡ論理回路ＤＬ１の動作を示すブロック図である。
【図２４】ケース３のときの図１７のＤＷＡ論理回路ＤＬ２の動作を示すブロック図である。
【図２５】ケース４のときの図１６のＤＷＡ論理回路ＤＬ１の動作を示すブロック図である。
【図２６】ケース４のときの図１７のＤＷＡ論理回路ＤＬ２の動作を示すブロック図である。
【符号の説明】
【０１１５】
７，７Ａ，７Ｂ…複素バンドパスΔΣＡＤ変調器、
８…デシメーション回路、
１０…複素バンドパスフィルタ、
２０…ＡＤ変換回路、
ＡＤ１１，ＡＤ１２…ＡＤ変換器、
ＢＳ１，ＢＳ２…バレルシフタ、
ＣＬ１，ＣＬ２…計算機回路、
ＤＡ１１，ＤＡ１２…ＤＡ変換器、
ＤＬ１，ＤＬ２…ＤＷＡ論理回路、
ＥＮ１，ＥＮ２…エンコーダ、
ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ１０，ＦＦ１１，Ｆ１２…フリップフロップ、
ＭＵ１…ディジタルマルチプレクサ、
ＭＵ２…アナログマルチプレクサ、
Ｐ１，Ｐ２…ポインタ、
ＳＵ３１，ＳＵ３２…減算器、
Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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