(57)【要約】【課題】チップサイズパッケージの半導体装置においては、半導体基板６０がスリット孔８０で分離される構造のために樹脂層７８で同一平面に支持固定される必要があるが、絶縁膜７４と接着しかつ均一の厚みであるので、まだ十分な強度を得られていない実用上の大きな問題点があった。【解決手段】第２の領域１３、１４に設ける貫通電極２７、２８を形成するビアホール３５と、第１の領域１２と第２の領域１３、１４を分離する分離溝３０とを同時に形成して両者の位置合わせを省略させる。【選択図】  図５
2006278646.tif 000002
【特許請求の範囲】
【請求項１】
回路素子を形成するための第１の領域と、前記第１の領域の周辺に、前記第１の領域と一定間隔離間して配置された複数の第２の領域とをその主面に有する半導体基板の上面に、エピタキシャル層を形成する工程と、
前記第１の領域の前記エピタキシャル層上に回路素子を形成する工程と、
前記エピタキシャル層の前記第１の領域と第２の領域の境界に段差部分を形成する工程と、
前記エピタキシャル層の前記第２の領域に表面から前記半導体基板まで到達するビアホールと前記段差部分から前記半導体基板まで到達する分離溝を形成し、前記ビアホールに金属よりなる貫通電極を形成する工程と、
前記エピタキシャル層表面に、前記回路素子の電極と前記貫通電極とを電気的に接続するための接続手段を形成し、前記エピタキシャル層表面に前記第１の領域および第２の領域を一体に支持する樹脂層を形成し、前記段差部分との密着性を高める工程と、
前記半導体基板を裏面から研削して薄くし、前記第２の領域の裏面から前記貫通電極と前記分離溝を露出し、前記第１の領域の前記半導体基板と前記第２の領域の前記半導体基板とを電気的に分離し、前記第２の領域の前記半導体基板からなる外部接続用電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記貫通電極は前記ビアホールに銅のメッキ処理により形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記段差部分は前記半導体基板の前記第１の領域と前記第２の領域をそれぞれ取り囲むように形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記分離溝には絶縁物を充填することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ウエファーレベルチップサイズパッケージに係る半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図１１に示すような構成が用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂である。
【０００３】
トランジスタ素子が形成されたシリコン基板１は、図１１に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極がボンディングワイヤーで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドされる。
【０００４】
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の実装基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
【０００５】
ところで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが判る。有効面積率が低いことは、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなり、実装基板３０の高密度小型化の妨げとなる。
【０００６】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格であるＳＣ−７５Ａ外形に搭載される半導体チップの最大サイズは、図１２に示すように、０．４０ｍｍ×０．４０ｍｍが最大である。この半導体チップを図１２の如く樹脂モールドすると半導体装置の全体のサイズは、１．６ｍｍ×１．６ｍｍとなる。この半導体装置のチップ面積は０．１６ｍｍ2 で、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６ｍｍ2 であるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【０００７】
近年の電子機器、例えば、パーソナルコンピュータ、携帯情報処理装置、ビデオカメラ、携帯電話、デジタルカメラ、液晶テレビ等において用いられる実装基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
【０００８】
しかし、上記の半導体装置では、デットスペースが大きいため、小型化の妨げとなっていた。
【０００９】
ところで、本発明者は有効面積率を向上させる先行技術として特開平１０−１２６５１号公報（図１）を提案している。この先行技術は、図１３に示すように、半導体基板６０と、能動素子が形成される能動素子形成領域６１と、能動素子形成領域６１に形成された能動素子の一の電極であり、外部接続するための一の外部接続用電極６２と、能動素子形成領域６１と電気的に分離され基板６０の一部分を能動素子の他の電極の外部電極とする他の外部接続用電極６３、６４と、能動素子の他の電極と他の外部接続用電極６３、６４とを接続する接続手段６５とをから構成されている。能動素子形成領域６１の表面にはＰ＋型のベース領域７１、Ｎ＋型のエミッタ領域７２、Ｎ＋型のガードリング拡散領域７３が設けられ、その表面を絶縁膜７４が覆い、ベース電極７５、エミッタ電極７６、接続用電極７７が設けられている。樹脂層７８は絶縁膜７４上に設けられ、能動素子形成領域６１と他の外部接続用電極６３、６４とを一体に支持している。
【特許文献１】特開平１０−１２６５１号公報（図１参照）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したチップサイズパッケージの半導体装置においては、半導体基板６０がスリット孔８０で分離される構造のために樹脂層７８で同一平面に支持固定される必要があるが、絶縁膜７４と接着しかつ均一の厚みであるので、まだ十分な強度を得られていない実用上の大きな問題点があった。
【００１１】
また、スリット孔８０は半導体基板６０の裏面から形成されるので、基準となる目印がなくスリット孔形成時の位置合わせが難しい問題点も残っていた。
【００１２】
本発明はこのような問題点に鑑みてなされ、実用化に最適のウエファーレベルチップサイズパッケージの半導体装置の製造方法を実現することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置の製造方法では、回路素子を形成するための第１の領域と、前記第１の領域の周辺に、前記第１の領域と一定間隔離間して配置された複数の第２の領域とをその主面に有する半導体基板の上面に、エピタキシャル層を形成する工程と、前記第１の領域の前記エピタキシャル層上に回路素子を形成する工程と、前記エピタキシャル層の前記第１の領域と第２の領域の境界に段差部分を形成する工程と、前記エピタキシャル層の前記第２の領域に表面から前記半導体基板まで到達するビアホールと前記段差部分から前記半導体基板まで到達する分離溝を形成し、前記ビアホールに金属よりなる貫通電極を形成する工程と、前記エピタキシャル層表面に、前記回路素子の電極と前記貫通電極とを電気的に接続するための接続手段を形成し、前記エピタキシャル層表面に前記第１の領域および第２の領域を一体に支持する樹脂層を形成し、前記段差部分との密着性を高める工程と、前記半導体基板を裏面から研削して薄くし、前記第２の領域の裏面から前記貫通電極と前記分離溝を露出し、前記第１の領域の前記半導体基板と前記第２の領域の前記半導体基板とを電気的に分離し、前記第２の領域の前記半導体基板からなる外部接続用電極を形成する工程とを有することを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法では、前記貫通電極は前記ビアホールに銅のメッキ処理により形成されることを特徴とする。
【００１５】
更に、本発明の半導体装置の製造方法では、前記段差部分は前記半導体基板の前記第１の領域と前記第２の領域をそれぞれ取り囲むように形成されることを特徴とする。
【００１６】
更に、本発明の半導体装置の製造方法では、前記分離溝には絶縁物を充填することを特徴とする。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法では、ビアホールと分離溝とをエピタキシャル層の表面から同時に形成できるので、両者の位置はセルフアラインに形成される。これによりビアホールに形成される貫通電極と分離溝の位置合わせが不要にできる。
【００１８】
また、その結果、分離溝は確実に樹脂層の密着性および強度の強い段差部分に形成され、第１の領域と第２の領域を同一平面に支持固定ができる。
【００１９】
更に、段差部分では半導体基板の第１の領域および第２の領域とも階段状の段差が形成され、分離溝の領域で樹脂層を一番厚く形成される。このために樹脂層と半導体基板の第１の領域および第２の領域周辺の樹脂層との接着面積が大きくでき、樹脂層自体の強度も一番強くできる。加えて、分離溝には絶縁物が充填されており、外部からの吸湿性も大幅に向上できる。
【００２０】
更に、分離溝とビアホールは同時に形成されることにより、工程数を短縮できる。
【００２１】
更に、貫通電極を金属で形成することにより接続抵抗値が下がる。
【発明を実施するための最良の形態】
【００２２】
以下で、本発明の実施するための最良の形態について図面を参照しながら説明する。
【００２３】
図１は本発明の製造方法により完成された半導体装置を説明する断面図である。図２〜図９は本発明を実施するための最良の形態の半導体装置の製造方法について説明する断面図であって、図１０は、本発明を実施するための最良の形態の半導体装置の電極の配置関係を説明する平面図である。
【００２４】
図１に示すように、本発明の製造方法により完成された半導体装置は、第１の領域および第２の領域を有する半導体基板と、前記第１の領域に設けた回路素子および前記回路素子に接続された複数の電極と、前記第２の領域に埋め込まれた金属の貫通電極を有する外部接続用電極と、前記第１の領域と第２の領域を前記半導体基板を分離する分離溝と、前記電極と前記外部接続用電極とを電気的に接続するための接続手段と、前記分離溝に隣接する前記半導体基板の前記第１の領域および第２の領域表面に設け前記半導体基板を露出する段差部分と、前記段差部分を含み前記半導体基板の前記第１の領域および第２の領域の表面に前記半導体基板を一体に支持する樹脂層より構成されている。
【００２５】
半導体基板１０は、Ｎ＋型の単結晶シリコン基板が用いられ、その基板１０上にエピタキシャル成長技術によりＮ−型のエピタキシャル層１１が形成される。半導体基板１０の中央の第１の領域１２はパワーＭＯＳ、トランジスタ等の能動回路素子が形成される能動素子形成領域となり、両側の第２の領域１３、１４は回路素子の電極が接続される外部接続用電極領域１５、１６となる。
【００２６】
回路素子はトランジスタの場合、エピタキシャル層１１がコレクタ領域となり、エピタキシャル層１１表面にＰ型のベース領域１７、Ｎ＋型のエミッタ領域１８、Ｎ＋型のガードリング領域１９から構成される。回路素子の表面は酸化膜２０で被覆され、各コンタクト孔を介してベース電極２１、エミッタ電極２２、ガードリング２３がアルミニウムのスパッタにより形成されている。
【００２７】
第２の領域１３、１４表面にも回路素子との接続を行う接続用電極２５、２６が同様に形成され、第２の領域１３、１４を表面から裏面まで到達する貫通電極２７、２８が形成される。この貫通電極２７，２８は銅などの金属で形成され、第２の領域１３、１４の裏面で露出される。従って、外部接続用電極は実質的に第２の領域１３、１４の表面の接続用電極２５，２６と貫通電極２７、２８とで形成され、すべてが金属製のために取り出し抵抗値を低くできる。
【００２８】
分離溝３０は第１の領域１２と第２の領域１３、１４とを電気的にも、機械的にも分離するものであり、半導体基板１０をエッチングして形成される。
【００２９】
ポイントはこの分離溝３０に対応して段差部分３１を設けることにある。段差部分３１は第１の領域１２の周囲および第２の領域の周囲の半導体基板１０のエピタキシャル層１１をエッチングして露出させるものであり、分離溝３０に隣接して段差部分３１を設ける。更に第２の領域１３，１４の外周にも同様に段差部分３１を設ける。いずれも樹脂層との接着性を向上させるのが目的である。
【００３０】
回路素子の電極、すなわちベース電極２１およびエミッタ電極２２は金属細線３２，３３のボンディングにより外部接続用電極の接続用電極２５、２６と接続される。接続手段としてはこれ以外に配線を予め形成したガラスエポキシ基板等を用いてもよい。
【００３１】
半導体基板１０表面は樹脂層３４で一体に被覆され、分離溝３０で分離された半導体基板１０の第１の領域１２と第２の領域１３，１４とを同一平面を保持するように一体支持する。また、樹脂層３４は金属細線３２，３３も保護している。
【００３２】
この樹脂層３４にも特徴があり、段差部分３１で半導体基板１０のエピタキシャル層１１と直接接触して密着性を向上している。樹脂層３４としてはポリイミド樹脂が最適であるが、シリコン系樹脂やエポキシ樹脂との組み合わせでもよい。
【００３３】
かかる構造では、段差部分３１、エピタキシャル層１１表面、酸化膜２０および各電極により階段状の段差が形成されて樹脂層３４との接着面積を増加でき、樹脂層３４との密着性を増すことができる。特に、分離溝３０を形成する部分が一番樹脂層３４が厚く形成できる。また分離溝３０は絶縁物で充填されるので、吸湿性も向上できる。更に、第２の領域１３、１４の外周に設けた段差部分３１も同様に吸湿性の向上をもたらす。
【００３４】
本発明による半導体装置の製造方法を図２〜図１０を参照して説明する。
【００３５】
本発明の半導体装置の製造方法では、回路素子を形成するための第１の領域と、前記第１の領域の周辺に、前記第１の領域と一定間隔離間して配置された複数の第２の領域とをその主面に有する半導体基板の上面に、エピタキシャル層を形成する工程と、前記第１の領域の前記エピタキシャル層上に回路素子を形成する工程と、前記エピタキシャル層の前記第１の領域と第２の領域の境界に段差部分を形成する工程と、前記エピタキシャル層の前記第２の領域に表面から前記半導体基板まで到達するビアホールと前記段差部分から前記半導体基板まで到達する分離溝を形成し、前記ビアホールに金属よりなる貫通電極を形成する工程と、前記エピタキシャル層表面に、前記回路素子の電極と前記貫通電極とを電気的に接続するための接続手段を形成する工程と、前記エピタキシャル層表面に前記第１の領域および第２の領域を一体に支持する樹脂層を形成し、前記段差部分との密着性を高める工程と、前記半導体基板を裏面から研削して薄くし、前記第２の領域の裏面から前記貫通電極と前記分離溝を露出し、前記第１の領域の前記半導体基板と前記第２の領域の前記半導体基板とを電気的に分離し、前記第２の領域の前記半導体基板からなる外部接続用電極を形成する工程とから構成される。
【００３６】
まず、図２に示すように、回路素子を形成するための第１の領域１２と、第１の領域１２の周辺に、第１の領域１２と一定間隔離間して配置された複数の第２の領域１３，１４とをその主面に有する半導体基板１０の上面に、エピタキシャル層１１を形成する工程にある。
【００３７】
まず、図２に示すように、Ｎ+ 型の単結晶シリコンからなる半導体基板１０上に、エピタキシャル成長技術によりＮ−型のエピタキシャル層１１を形成する。半導体基板１０の一部の領域にはパワーＭＯＳＦＥＴやトランジスタ等の能動回路素子が形成される第１の領域１２と、外部接続用電極が形成される第２の領域１３，１４とに区分されている。
【００３８】
次に、図３に示すように、第１の領域１２のエピタキシャル層１１上に回路素子を形成する工程にある。
【００３９】
半導体基板１０のＮ−型のエピタキシャル層１１に熱酸化膜やＣＶＤで形成されたＳｉ酸化膜等の絶縁膜２０を形成したのちに、この絶縁膜２０の一部に開口を形成してＮ−型のエピタキシャル層１１を露出する。この露出された領域のＮ− 型のエピタキシャル層１１にボロン（Ｂ）等のＰ型の不純物を選択的に注入した後に、熱拡散することにより島状のベース領域１７を第１の領域１２のＮ−型のエピタキシャル層１１上に形成する。
【００４０】
ベース領域１７を形成した後、第１の領域１２上に再度絶縁膜２０を形成する。ベース領域１７の一部の絶縁膜２０に開口を形成してベース領域１７の一部を露出し、露出したベース領域１７内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に注入したのちに熱拡散することにより、トランジスタのエミッタ領域１８を形成する。本実施形態では、このエミッタ領域１８を形成すると同時に、ベース領域１７を囲むリング状のＮ+型のガードリング領域１９を形成している。
【００４１】
半導体基板１０の表面に、シリコン酸化膜あるいはシリコン窒化膜等の絶縁膜２０を形成される。
【００４２】
更に、図４に示すように、エピタキシャル層１１の第１の領域１２と第２の領域１３、１４の境界に段差部分３１を形成する工程にある。
【００４３】
本工程は本実施の形態で特徴とする工程であり、第１の領域１２と第２の領域１３、１４の境界にある領域のエピタキシャル層１１上の絶縁膜２０を除去し、エピタキシャル層１１表面をエッチングして段差部分３１を形成する。このときに第２の領域１３，１４の周辺部分のエピタキシャル層１１にも同時に段差部分３１を形成すると良い。段差部分３１を形成することで第１の領域１２の周囲と第２の領域１３、１４の周囲とが絶縁膜２０から露出され、更に、段差部分３１、エピタキシャル層１１表面、酸化膜２０および各電極により階段状の段差が形成されて樹脂層３４との接着面積を増加でき、樹脂層３４との接着面積を拡大できる特徴がある。
【００４４】
更に、図５に示すように、エピタキシャル層１１の第２の領域１３、１４に表面から半導体基板１０まで到達するビアホール３５と段差部分３１から半導体基板１０まで到達する分離溝３０を形成し、ビアホール３５に金属よりなる貫通電極２７、２８を形成する工程にある。
【００４５】
本工程は本発明の特徴的な工程である。レジスト４０をマスクとして、エピタキシャル層１１を表面からドライエッチングすることにより、太さ（あるいは幅）が７０μｍ程度で長さ（あるいは深さ）が８０μｍ程度のビアホール３５を形成する。ドライエッチングで用いるエッチングガスとしては、少なくともＳＦ７、Ｏ２またはＣ４Ｆ８を含むガスが用いられる。ビアホール３５は表面から半導体基板１０まで到達するように形成される。ビアホール３５の具体的な形状は、円筒状でも良いし、角柱状でも良い。
【００４６】
本工程では、このビアホール３５を形成する際に同時に段差部分３１からレジスト４０をマスクとして、エピタキシャル層１１を表面からドライエッチングすることにより幅が２０〜１００μｍで長さ（あるいは深さ）が８０μｍ程度の分離溝３０を半導体基板１０まで到達するように形成する。これによりビアホール３５と分離溝３０は同一のレジスト４０にてマスクされているので、セルフアライン効果を有し、双方の位置合わせは不要にできる特徴がある。ここで、幅が異なる事により、エッチング深さが若干異なる。例えば幅が広い方が溝の深さは、深くなる。
【００４７】
次に、分離溝３０は選択的にＣＶＤ酸化膜等の絶縁膜４１で埋めておく。
【００４８】
更に、ビアホール３５の内部に貫通電極２７、２８を形成する。貫通電極２７、２８の形成は、メッキ処理やスパッタにより行うことができる。
【００４９】
メッキ処理により貫通電極２７、２８を形成する場合は、先ず、厚みが数百ｎｍ程度のＣｕから成るシード層（図示せず）をビアホール３５の内壁およびエピタキシャル層１１の酸化膜２０の表面の全域に形成する。次に、このシード層を電極として用いる電解メッキを行うことにより、ビアホール３５の内壁にＣｕから成る貫通電極２７、２８を形成する。
【００５０】
ここでは、ビアホール３５の内部が、メッキ処理により形成されるＣｕにより完全に埋め込まれているが、この埋め込みは不完全でも良い。即ち、ビアホール３５の内部に空洞が設けられても良い。
【００５１】
続いて、図６に示すように、回路素子の電極の形成を行う。酸化膜２０上のＣｕを除去して、ベース領域１７の表面を露出するベースコンタクト孔及びエミッタ領域１８表面を露出するエミッタコンタクト孔をエッチングで形成する。本実施形態ではガードリング領域１９を形成しているので、同時にガードリング領域１９表面を露出するためのガードリングコンタクト孔も形成する。
【００５２】
その後、ベースコンタクト孔、エミッタコンタクト孔、外部接続用コンタクト孔及びガードリングコンタクト孔によって露出されたベース領域１７、エミッタ領域１８、貫通電極２７、２８及びガードリング領域１９上に、選択的にアルミニウム等の金属材料を蒸着して、ベース電極２１、エミッタ電極２２、接続用電極２５、２６およびガードリング２３を選択的に形成する。貫通電極２７、２８と接続用電極２５、２６間にはバリアメタルを設けてもよい。例えば、Ｔｉを、また下層にＴｉ、その上層にＴｉＮを形成し、その上にＡｌが形成されても良い。
【００５３】
更に、図７に示すように、エピタキシャル層１１表面に、回路素子の電極と貫通電極２７、２８とを電気的に接続するための接続手段３２、３３を形成し、エピタキシャル層１１表面に第１の領域１２および第２の領域１３、１４を一体に支持する樹脂層３４を形成し、段差部分３１との密着性を高める工程にある。
【００５４】
ベース電極２１およびエミッタ電極２２と対応する接続用電極２５、２６とを金属細線３２、３３のボンディングにより接続手段を形成する。なお、金属細線３２、３３の代わりにガラスエポキシ基板、セラミックス基板、絶縁処理された金属基板、フェノール基板、シリコン基板等の基板に配線を形成した配線基板を用いることもできる。ここで、図７では、貫通電極２７、２８の真上でワイヤーボンドしているが、貫通電極を形成するビアホール３５の内部が、完全に埋め込まれず中空で、内壁に薄膜が形成されている場合、そのビアホールからずらした位置に、接続用電極が延在され、その場所にワイヤーボンディングしても良い。
【００５５】
この樹脂層３４は、上記したようにトランジスタのベース電極１７、エミッタ電極１８と接続用電極２５、２６とを接続する接続手段を基板１０から絶縁するとともに、第１の領域１２および第２の領域１３、１４を機械的に分離した際に、第１の領域１２および第２の領域１３、１４を一体に支持するように形成されたものである。樹脂層３４としては、接着性と絶縁性とを備えていれば良く、例えば、ポリイミド系の樹脂が最適である。
【００５６】
基板１０表面に、例えばスピンナーにより、２μ〜５０μ膜厚のポリイミド樹脂をコートし、所定時間焼成した後、その表面が研磨処理され平坦化された樹脂層３４が形成される。
【００５７】
更に、図８に示すように、半導体基板１０を裏面から研削して薄くし、第２の領域１３、１４の裏面から貫通電極２７、２８と分離溝３０を露出し、第１の領域１２の半導体基板と第２の領域１３、１４の半導体基板１０とを電気的に分離し、第２の領域１３、１４の半導体基板１０からなる外部接続用電極を形成する工程にある。
【００５８】
本工程も本発明の特徴的な工程である。半導体基板１０の表面をウエファーサポートにワックス等で貼り付け、半導体基板１０の裏面からバックグラインドして半導体基板１０の不要部分を削り、約４００μｍから約１００μｍ程度まで薄くする。この際に、貫通電極２７、２８および分離溝３０が半導体基板１０の裏面から露出して、回路素子を形成した第１の領域１２と貫通電極２７、２８が設けられてた第２の領域１３、１４は自動的に電気的に分離され、機械的には上述した樹脂層３４で第１の領域１２と第２の領域１３、１４の半導体基板１０は一体に支持される。従って、貫通電極２７、２８はエピタキシャル層１１表面から半導体基板１０の裏面まで到達するので、電極の取り出し抵抗を大幅に低減できる。図面では、貫通電極と分離溝の深さが同じように成っているが、実際は、溝の幅が狭いほうが溝の深さは浅い。よって溝の深さの浅い方が露出するまで研削、裏面エッチングすれば、全てが露出できる。
【００５９】
ここで分離溝３０は、図１０に示すように、基板１０上に形成した回路素子を有する第１の領域１２と、外部接続用電極になる貫通電極２７、２８をほぼ中央に埋め込んだ第２の領域１３、１４とを機械的かつ電気的に分離する位置に設けられている（一点鎖線領域）。分離溝３０の幅は、分離後の隣接する領域１２、１３、１４との絶縁性を保つ必要性から、例えば、約０．１ｍｍ幅で行う。第１の領域１２は０．５ｍｍ×０．５ｍｍに形成し、第２の領域１３、１４は０．３ｍｍ×０．２ｍｍに設定している。最後に、基板１０に形成された第１の領域１２、第２の領域１３、１４とからなるトランジスタセルＸを斜線部分でダイシングにより個々に分割することによって半導体装置が完成する。
【００６０】
本発明によれば、図９に示すように、半導体基板１０の第１の領域１２の裏面にコレクタ電極用の外部接続用電極３６を設け、半導体基板１０の第２の領域１３、１４の裏面にベース電極用の外部接続用電極３７、エミッタ電極用の外部接続用電極３８を設けれている(図１６参照)。各外部接続用電極３６、３７、３８は分離溝３０および周辺で面取りのエッチングをされ、半田付け良好な金属をメッキして形成し、各外部接続用電極３６、３７、３８は半田付け時のショートを防止するためにトライアングル状に配置されているが、直線状にしても良い。
【図面の簡単な説明】
【００６１】
【図１】本発明の製造方法で完成された半導体装置を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の他の実施形態に係る半導体装置の製造方法を説明する平面図である。
【図１１】従来の半導体装置の構造を説明する断面図である。
【図１２】従来の半導体装置の構造を説明する平面図である。
【図１３】従来の半導体装置の構造を説明する断面図である。
【符号の説明】
【００６２】
１０              半導体基板
１１              エピタキシャル層
１２              第１の領域
１３、１４        第２の領域
２７、２８        貫通電極
３０              分離溝
３１              段差部分
３２、３３        金属細線
３４              樹脂層
３５              ビアホール
３６、３７、３８  外部接続用電極
４０              レジスト
４１              絶縁物
【図１】
2006278646.tif 000003
【図２】
2006278646.tif 000004
【図３】
2006278646.tif 000005
【図４】
2006278646.tif 000006
【図５】
2006278646.tif 000007
【図６】
2006278646.tif 000008
【図７】
2006278646.tif 000009
【図８】
2006278646.tif 000010
【図９】
2006278646.tif 000011
【図１０】
2006278646.tif 000012
【図１１】
2006278646.tif 000013
【図１２】
2006278646.tif 000014
【図１３】
2006278646.tif 000015