(57)【要約】【課題】  単結晶半導体層の結晶品質を向上させつつ、単結晶半導体層を絶縁体上に安価に形成する。【解決手段】  選択エピタキシャル成長を行うことにより、非晶質半導体層３と接触するように開口部５内に埋め込まれた単結晶半導体層６を形成した後、エッチングガスまたはエッチング液をシリコン酸化膜２、４に接触させることにより、シリコン酸化膜２、４をエッチング除去して、単結晶半導体基板１と非晶質半導体層３との間に空隙７を形成し、単結晶半導体層６を種として非晶質半導体層３の熱処理を行うことにより、非晶質半導体層３が単結晶化された単結晶化半導体層８を形成してから、単結晶半導体基板１と単結晶半導体層８との間の空隙７に埋め込み絶縁層９を形成する。【選択図】      図４
2006278632.tif 000002
【特許請求の範囲】
【請求項１】
種結晶を介して単結晶半導体基板上に保持された状態で単結晶化された単結晶半導体層と、
前記単結晶半導体層と前記単結晶半導体基板との間に埋め込まれた埋め込み絶縁層とを備えることを特徴とする半導体基板。
【請求項２】
種結晶を介して単結晶半導体基板上に保持された状態で単結晶化された単結晶半導体層と、
前記単結晶半導体層と前記単結晶半導体基板との間に埋め込まれた埋め込み絶縁層と、
前記単結晶半導体層上または前記単結晶半導体層の側壁のいずれか少なくとも一方に配置されたゲート電極と、
前記単結晶半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記単結晶半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
単結晶半導体基板上に絶縁層を形成する工程と、
前記絶縁層上に非晶質半導体層を形成する工程と、
前記非晶質半導体層上に絶縁膜を形成する工程と、
前記絶縁膜、非晶質半導体層および前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、
前記非晶質半導体層と接触するように前記開口部内に埋め込まれた単結晶半導体層を形成する工程と、
前記単結晶半導体層にて前記非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁膜および絶縁層を除去する工程と、
前記絶縁膜および絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体層を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、
前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程とを備えることを特徴とする半導体基板の製造方法。
【請求項４】
単結晶半導体基板上に絶縁層を形成する工程と、
前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、
前記開口部を介して前記単結晶半導体基板に接触するように配置された非晶質半導体層を前記絶縁層上に形成する工程と、
前記開口部に埋め込まれた非晶質半導体層にて前記絶縁層上の非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁層を除去する工程と、
前記絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体基板を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、
前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程とを備えることを特徴とする半導体基板の製造方法。
【請求項５】
単結晶半導体基板上に絶縁層を形成する工程と、
前記絶縁層上に非晶質半導体層を形成する工程と、
前記非晶質半導体層上に絶縁膜を形成する工程と、
前記絶縁膜、非晶質半導体層および前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、
前記非晶質半導体層と接触するように前記開口部内に埋め込まれた単結晶半導体層を形成する工程と、
前記単結晶半導体層にて前記非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁膜および絶縁層を除去する工程と、
前記絶縁膜および絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体層を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、
前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程と、
前記単結晶化半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記単結晶化半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
単結晶半導体基板上に絶縁層を形成する工程と、
前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、
前記開口部を介して前記単結晶半導体基板に接触するように配置された非晶質半導体層を前記絶縁層上に形成する工程と、
前記開口部に埋め込まれた非晶質半導体層にて前記絶縁層上の非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁層を除去する工程と、
前記絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体基板を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、
前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程と、
前記単結晶化半導体層上にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記単結晶化半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
単結晶半導体基板上に絶縁層を形成する工程と、
前記絶縁層上に非晶質半導体層を形成する工程と、
前記非晶質半導体層がフィン形状を有するように前記非晶質半導体層をパターニングする工程と、
前記フィン形状を有するようにパターニングされた非晶質半導体層上に絶縁膜を形成する工程と、
前記絶縁膜、非晶質半導体層および前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、
前記非晶質半導体層と接触するように前記開口部内に埋め込まれた単結晶半導体層を形成する工程と、
前記単結晶半導体層にて前記非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁膜および絶縁層を除去する工程と、
前記絶縁膜および絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体層を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、
前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程と、
前記単結晶化半導体層の側壁にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記単結晶化半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
単結晶半導体基板上に絶縁層を形成する工程と、
前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、
前記開口部を介して前記単結晶半導体基板に接触するように配置された非晶質半導体層を前記絶縁層上に形成する工程と、
前記非晶質半導体層がフィン形状を有するように前記非晶質半導体層をパターニングする工程と、
前記開口部に埋め込まれた非晶質半導体層にて前記絶縁層上の非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁層を除去する工程と、
前記絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体基板を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、
前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程と、
前記単結晶化半導体層の側壁にゲート電極を形成する工程と、
前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記単結晶化半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記開口部が含まれるように配置された溝を前記単結晶化半導体層に形成する工程と、
前記溝内に絶縁体を埋め込む工程とをさらに備えることを特徴とする請求項５から８のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、特許文献３には、バルクウェハ上にＳＯＩ構造を形成する方法が開示されている。この特許文献３に開示された方法では、単結晶シリコン基板上に酸化膜を形成し、その酸化膜に窓を開けることで、下地となる単結晶シシリコンを露出させた後に、アモルファスシリコン層を全面に形成する。そして、窓を介して露出された単結晶シシリコンを種結晶として、酸化膜上のアモルファスシリコン層を横方向に固層エピタキシャル成長させることにより、酸化膜上のアモルファスシリコン層を単結晶化する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【特許文献３】特開平９−２６６１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
一方、特許文献３に開示された方法では、アモルファスシリコン層が酸化膜に接触した状態で単結晶化が行われる。このため、アモルファスシリコン層の横方向の単結晶化が酸化膜によって妨げられ、単結晶半導体層の結晶品質が劣化する原因となるとともに、単結晶半導体層の大面積化が困難となるという問題があった。
【０００６】
そこで、本発明の目的は、単結晶半導体層の結晶品質を向上させつつ、単結晶半導体層を絶縁体上に安価に形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、種結晶を介して単結晶半導体基板上に保持された状態で単結晶化された単結晶半導体層と、前記単結晶半導体層と前記単結晶半導体基板との間に埋め込まれた埋め込み絶縁層とを備えることを特徴とする。
これにより、非晶質半導体層が酸化膜と接触しないように非晶質半導体層を単結晶半導体基板上に保持しながら、種結晶を介した非晶質半導体層の熱処理にて単結晶半導体層を形成することが可能となる。このため、非晶質半導体層の横方向の単結晶化が酸化膜によって妨げられることを防止することができ、単結晶半導体層の結晶品質を向上させつつ、単結晶半導体層を絶縁体上に安価に形成することが可能となるとともに、単結晶半導体層の大面積化を図ることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、種結晶を介して単結晶半導体基板上に保持された状態で単結晶化された単結晶半導体層と、前記単結晶半導体層と前記単結晶半導体基板との間に埋め込まれた埋め込み絶縁層と、前記単結晶半導体層上または前記単結晶半導体層の側壁のいずれか少なくとも一方に配置されたゲート電極と、前記単結晶半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記単結晶半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００９】
これにより、非晶質半導体層の横方向の単結晶化が酸化膜によって妨げられることを防止しながら、非晶質半導体層の単結晶化を進めることができ、単結晶半導体層の結晶品質を向上させつつ、単結晶半導体層を絶縁体上に安価に形成することが可能となるとともに、単結晶半導体層の大面積化を図ることができる。
また、本発明の一態様に係る半導体基板の製造方法によれば、単結晶半導体基板上に絶縁層を形成する工程と、前記絶縁層上に非晶質半導体層を形成する工程と、前記非晶質半導体層上に絶縁膜を形成する工程と、前記絶縁膜、非晶質半導体層および前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、前記非晶質半導体層と接触するように前記開口部内に埋め込まれた単結晶半導体層を形成する工程と、前記単結晶半導体層にて前記非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁膜および絶縁層を除去する工程と、前記絶縁膜および絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体層を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程とを備えることを特徴とする。
【００１０】
これにより、単結晶半導体層にて非晶質半導体層を単結晶半導体基板上に支持させることが可能となり、非晶質半導体層を単結晶半導体層にのみ接触させながら、非晶質半導体層を単結晶半導体基板上に離間させた状態で保持することができる。このため、非晶質半導体層が絶縁層と接触しないように非晶質半導体層を単結晶半導体基板上に保持しながら、種結晶を介した非晶質半導体層の熱処理にて単結晶化半導体層を形成することが可能となる。従って、非晶質半導体層の横方向の単結晶化が酸化膜によって妨げられることを防止しながら単結晶化半導体層を形成することが可能となるとともに、単結晶化半導体層と単結晶半導体基板との間に絶縁層を配置することができる。この結果、単結晶化半導体層の結晶品質を向上させつつ、単結晶化半導体層を絶縁体上に安価に形成することが可能となるとともに、単結晶化半導体層の大面積化を図ることができる。
【００１１】
また、本発明の一態様に係る半導体基板の製造方法によれば、単結晶半導体基板上に絶縁層を形成する工程と、前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、前記開口部を介して前記単結晶半導体基板に接触するように配置された非晶質半導体層を前記絶縁層上に形成する工程と、前記開口部に埋め込まれた非晶質半導体層にて前記絶縁層上の非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁層を除去する工程と、前記絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体基板を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程とを備えることを特徴とする。
【００１２】
これにより、非晶質半導体層が絶縁層と接触しないように非晶質半導体層それ自体で単結晶半導体基板上に保持させながら、種結晶を介した非晶質半導体層の熱処理にて単結晶化半導体層を形成することが可能となる。このため、選択エピタキシャ成長を用いることなく、非晶質半導体層の横方向の単結晶化が酸化膜によって妨げられることを防止することが可能となるとともに、単結晶化半導体層と単結晶半導体基板との間に絶縁層を配置することができる。この結果、製造工程の煩雑化を抑制しつつ、単結晶化半導体層の大面積化を図ることが可能となり、単結晶化半導体層を絶縁体上に安価に形成することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に絶縁層を形成する工程と、前記絶縁層上に非晶質半導体層を形成する工程と、前記非晶質半導体層上に絶縁膜を形成する工程と、前記絶縁膜、非晶質半導体層および前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、前記非晶質半導体層と接触するように前記開口部内に埋め込まれた単結晶半導体層を形成する工程と、前記単結晶半導体層にて前記非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁膜および絶縁層を除去する工程と、前記絶縁膜および絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体層を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程と、前記単結晶化半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記単結晶化半導体層に形成する工程とを備えることを特徴とする。
【００１４】
これにより、非晶質半導体層が絶縁層と接触しないように、単結晶半導体層にて非晶質半導体層を単結晶半導体基板上に保持させながら、種結晶を介した非晶質半導体層の熱処理にて単結晶化半導体層を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、単結晶化半導体層の結晶品質を向上させつつ、単結晶化半導体層の大面積化を図ることができ、ＳＯＩトランジスタの低価格化および高品質化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に絶縁層を形成する工程と、前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、前記開口部を介して前記単結晶半導体基板に接触するように配置された非晶質半導体層を前記絶縁層上に形成する工程と、
前記開口部に埋め込まれた非晶質半導体層にて前記絶縁層上の非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁層を除去する工程と、前記絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体基板を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程と、前記単結晶化半導体層上にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記単結晶化半導体層に形成する工程とを備えることを特徴とする。
【００１６】
これにより、非晶質半導体層が絶縁層と接触しないように、非晶質半導体層それ自体にて非晶質半導体層を単結晶半導体基板上に保持させながら、種結晶を介した非晶質半導体層の熱処理にて単結晶化半導体層を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、選択エピタキシャ成長を用いることなく、単結晶化半導体層の大面積化を図ることができ、ＳＯＩトランジスタの低価格化および高品質化を図ることができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に絶縁層を形成する工程と、前記絶縁層上に非晶質半導体層を形成する工程と、前記非晶質半導体層がフィン形状を有するように前記非晶質半導体層をパターニングする工程と、前記フィン形状を有するようにパターニングされた非晶質半導体層上に絶縁膜を形成する工程と、前記絶縁膜、非晶質半導体層および前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、前記非晶質半導体層と接触するように前記開口部内に埋め込まれた単結晶半導体層を形成する工程と、前記単結晶半導体層にて前記非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁膜および絶縁層を除去する工程と、前記絶縁膜および絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体層を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程と、前記単結晶化半導体層の側壁にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記単結晶化半導体層に形成する工程とを備えることを特徴とする。
【００１８】
これにより、非晶質半導体層が絶縁層と接触しないように非晶質半導体層を単結晶半導体基板上に保持させながら、種結晶を介した非晶質半導体層の熱処理によって、フィン形状を持つ単結晶化半導体層を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、素子領域を増大させることなく、ＳＯＩトランジスタの駆動能力を向上させることができ、ＳＯＩトランジスタの低価格化および高品質化を図りつつ、ＳＯＩトランジスタの高密度集積化を実現することができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、単結晶半導体基板上に絶縁層を形成する工程と、前記絶縁層を貫通して前記単結晶半導体基板の表面の一部を露出させる開口部を形成する工程と、前記開口部を介して前記単結晶半導体基板に接触するように配置された非晶質半導体層を前記絶縁層上に形成する工程と、前記非晶質半導体層がフィン形状を有するように前記非晶質半導体層をパターニングする工程と、前記開口部に埋め込まれた非晶質半導体層にて前記絶縁層上の非晶質半導体層を前記単結晶半導体基板上に支持させながら、前記絶縁層を除去する工程と、前記絶縁層が除去された前記非晶質半導体層の熱処理を行うことにより、前記単結晶半導体基板を種として前記非晶質半導体層が単結晶化された単結晶化半導体層を形成する工程と、前記単結晶化半導体層と前記単結晶半導体基板との間の空隙に埋め込み絶縁層を埋め込む工程と、前記単結晶化半導体層の側壁にゲート電極を形成する工程と、前記ゲート電極の一方の側に配置されたソース層および前記ゲート電極の他方の側に配置されたドレイン層を前記単結晶化半導体層に形成する工程とを備えることを特徴とする。
【００２０】
これにより、非晶質半導体層が絶縁層と接触しないように非晶質半導体層を単結晶半導体基板上に保持させながら、種結晶を介した非晶質半導体層の熱処理によって、フィン形状を持つ単結晶化半導体層を形成することが可能となるとともに、種結晶を形成するために選択エピタキシャ成長を用いる必要がなくなり、製造工程の簡略化を図ることができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、素子領域を増大させることなく、ＳＯＩトランジスタの駆動能力を向上させることができ、ＳＯＩトランジスタの低価格化および高品質化を図りつつ、ＳＯＩトランジスタの高密度集積化を実現することができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記開口部が含まれるように配置された溝を前記単結晶化半導体層に形成する工程と、前記溝内に絶縁体を埋め込む工程とをさらに備えることを特徴とする。
これにより、埋め込み絶縁層上に配置された単結晶化半導体層の素子分離を図りつつ、単結晶化半導体層を種結晶と分離することができ、製造工程の煩雑化を抑制しつつ、単結晶化半導体層を単結晶半導体基板から完全に絶縁することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１〜図８は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図である。
図１において、ＣＶＤなどの方法にて、シリコン酸化膜２、非晶質半導体層３およびシリコン酸化膜４を単結晶半導体基板１上に順次成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いてシリコン酸化膜２、非晶質半導体層３およびシリコン酸化膜４をパターニングすることにより、シリコン酸化膜２、非晶質半導体層３およびシリコン酸化膜４を貫通して単結晶半導体基板１の表面の一部を露出させる開口部５を形成する。なお、単結晶半導体基板１および非晶質半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、単結晶半導体基板１の一部を露出させる場合、単結晶半導体基板１の表面でエッチングを止めるようにしてもよいし、単結晶半導体基板１をオーバーエッチングして単結晶半導体基板１に凹部を形成するようにしてもよい。また、開口部５の配置位置は、単結晶半導体基板１の素子分離領域の一部に対応させることができる。
【００２３】
次に、図２に示すように、選択エピタキシャル成長を行うことにより、非晶質半導体層３と接触するように開口部５内に埋め込まれた単結晶半導体層６を形成する。なお、単結晶半導体層６の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができ、単結晶半導体基板１および非晶質半導体層３と同一の材質を用いることが好ましい。
【００２４】
ここで、選択エピタキシャル成長では、単結晶半導体層６を形成するための原料ガスを供給しながら、熱ＣＶＤにて単結晶半導体層６が単結晶半導体基板１上に成膜される。ここで、単結晶半導体層６を単結晶半導体基板１上に成膜させる時に、多結晶半導体またはアモルファス半導体層が酸化膜４上に成膜するが、アモルファス半導体層を塩素ガスなどに晒すことにより、単結晶半導体基板１上に成膜された単結晶半導体層６を残したまま、酸化膜４のアモルファス半導体層を分解除去することができる。このため、選択エピタキシャル成長を行うことにより、開口部５を介して露出された単結晶半導体基板１上にのみ単結晶半導体層６を形成することができる。
【００２５】
次に、図３に示すように、フォトリソグラフィー技術およびエッチング技術を用いてシリコン酸化膜２、非晶質半導体層３およびシリコン酸化膜４をパターニングすることにより、非晶質半導体層３下に配置されたシリコン酸化膜２の一部を露出させる。なお、シリコン酸化膜２の一部を露出させる場合、シリコン酸化膜２の表面でエッチングを止めるようにしてもよいし、シリコン酸化膜２をオーバーエッチングしてシリコン酸化膜２に凹部を形成するようにしてもよい。あるいは、シリコン酸化膜２を貫通させて単結晶半導体基板１の表面を露出させるようにしてもよい。
【００２６】
そして、エッチングガスまたはエッチング液をシリコン酸化膜２、４に接触させることにより、シリコン酸化膜２、４をエッチング除去し、単結晶半導体基板１と非晶質半導体層３との間に空隙７を形成する。なお、シリコン酸化膜２、４をエッチング除去する場合、フッ酸などをエッチング液としたウェットエッチングを用いることが好ましい。ここで、開口部５内に単結晶半導体層６を形成することにより、シリコン酸化膜２、４が除去された場合においても、単結晶半導体層６にて非晶質半導体層３を単結晶半導体基板１上に支持させることが可能となり、非晶質半導体層３を単結晶半導体層６にのみ接触させながら、非晶質半導体層３を単結晶半導体基板１上に離間させた状態で保持させることができる。
【００２７】
次に、図４に示すように、単結晶半導体層６を種として非晶質半導体層３の熱処理を行うことにより、非晶質半導体層３が単結晶化された単結晶化半導体層８を形成する。
ここで、非晶質半導体層３を単結晶半導体層６にて単結晶半導体基板１上に離間させた状態で保持させることにより、非晶質半導体層３がシリコン酸化膜２と接触しないようにしながら非晶質半導体層３を単結晶化することが可能となる。このため、非晶質半導体層３の横方向の単結晶化がシリコン酸化膜２によって妨げられることを防止しながら単結晶半導体層８を形成することが可能となり、単結晶半導体層８の結晶品質を向上させつつ、単結晶半導体層８の大面積化を図ることができる。
【００２８】
次に、図５に示すように、単結晶半導体基板１および単結晶半導体層６、８の熱酸化を行うことにより、単結晶半導体基板１と単結晶半導体層８との間の空隙７に埋め込み絶縁層９を形成する。
これにより、単結晶半導体層８と単結晶半導体基板１との間に埋め込み絶縁層９を配置することができ、単結晶化半導体層８の結晶品質を向上させつつ、単結晶化半導体層８を埋め込み絶縁層９上に安価に形成することが可能となるとともに、単結晶化半導体層８の大面積化を図ることができる。
【００２９】
なお、埋め込み絶縁層９を空隙７に形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層９をリフローさせることが可能となり、埋め込み絶縁層９のストレスを緩和させることが可能となるとともに、単結晶化半導体層８との境界における界面準位を減らすことができる。また、埋め込み絶縁層９は空隙７を全て埋めるように形成しても良いし、空隙７が一部残るように形成しても良い。
【００３０】
また、図５の方法では、単結晶半導体基板１および単結晶半導体層６、８の熱酸化を行うことにより、単結晶半導体基板１と単結晶半導体層８との間の空隙７に埋め込み絶縁層９を形成する方法について説明したが、ＣＶＤ法にて単結晶半導体基板１と単結晶半導体層８との間の空隙７に絶縁膜を成膜させることにより、単結晶半導体基板１と単結晶半導体層８との間の空隙７を埋め込み絶縁層９で埋め込むようにしてもよい。これにより、単結晶半導体層８の膜減りを防止しつつ、単結晶半導体基板１と単結晶半導体層８との間の空隙７を酸化膜以外の材料で埋め込むことが可能となる。このため、単結晶半導体層８の裏面側に配置される埋め込み絶縁層９の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、単結晶半導体層８の裏面側の寄生容量を低減させることができる。
【００３１】
なお、埋め込み絶縁層９の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層９として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３２】
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて単結晶半導体層６、８および埋め込み絶縁層９をパターニングすることにより、単結晶半導体層８を素子分離する溝９ａを形成し、単結晶半導体層８を単結晶半導体層８ａ、８ｂに分離する。なお、単結晶半導体層８を分離する溝９ａを形成する場合、単結晶半導体層６が含まれるように溝９ａを配置することができる。これにより、埋め込み絶縁層９上に配置された単結晶半導体層８ａ、８ｂの素子分離を図りつつ、単結晶半導体層８ａ、８ｂを単結晶半導体層６と分離することができ、製造工程の煩雑化を抑制しつつ、単結晶化半導体層８ａ、８ｂを単結晶半導体基板１から完全に絶縁することができる。
【００３３】
次に、図７に示すように、単結晶半導体層８ａ、８ｂの熱酸化にて単結晶半導体層８ａ、８ｂの側壁に熱酸化膜１０を形成する。そして、ＣＶＤなどの方法により、溝９ａ内が埋め込まれるようにして平坦化膜１１を埋め込み絶縁層９上に成膜する。そして、必要に応じてフォトリソグラフィー技術を併用しながら、ＣＭＰ（化学的機械的研磨）またはエッチバックなどの方法を適用することにより、平坦化膜１１および埋め込み絶縁層９を薄膜化し、単結晶半導体層８ａ、８ｂの表面を露出させる。
【００３４】
次に、図８に示すように、単結晶半導体層８ａ、８ｂの表面の熱酸化を行うことにより、単結晶半導体層８ａ、８ｂの表面にゲート絶縁膜１２ａ、１２ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜１２ａ、１２ｂがそれぞれ形成された単結晶半導体層８ａ、８ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層８ａ、８ｂ上にゲート電極１３ａ、１３ｂをそれぞれ形成する。
【００３５】
次に、ゲート電極１３ａ、１３ｂをそれぞれマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層８ａ、８ｂ内にイオン注入することにより、ゲート電極１３ａの両側にそれぞれ配置されたソース／ドレイン層１４ａ、１４ａ´を単結晶半導体層８ａに形成するとともに、ゲート電極１３ｂの両側にそれぞれ配置されたソース／ドレイン層１４ｂ、１４ｂ´を単結晶半導体層８ｂに形成する。
【００３６】
これにより、非晶質半導体層３がシリコン酸化膜２と接触しないように、単結晶半導体層６にて非晶質半導体層３を単結晶半導体基板１上に保持させながら、非晶質半導体層３の熱処理にて単結晶半導体層８を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、単結晶半導体層８の結晶品質を向上させつつ、単結晶半導体層８の大面積化を図ることができ、ＳＯＩトランジスタの低価格化および高品質化を図ることができる。
【００３７】
なお、上述した実施形態では、埋め込み絶縁層９を介して単結晶半導体基板１上に単結晶半導体層８を１層分だけ積層する方法について説明したが、絶縁層をそれぞれ介して複数の半導体層を単結晶半導体基板１上に積層するようにしてもよい。
また、上述した実施形態では、単結晶半導体層６にて非晶質半導体層３の一端を単結晶半導体基板１上で保持させる方法について説明したが、非晶質半導体層３の両端を単結晶半導体層にて単結晶半導体基板１上で保持させるようにしてもよい。この場合、非晶質半導体層３の両側から単結晶化が進行し、その境界面で単結晶の不整合が発生する。このため、単結晶層の境界面に素子分離領域を配置し、単結晶の不整合面に素子領域が配置されないようにすることが好ましい。
【００３８】
図９〜図１２は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図である。
図９において、ＣＶＤなどの方法にて、シリコン酸化膜２２を単結晶半導体基板２１上に成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いてシリコン酸化膜２２をパターニングすることにより、シリコン酸化膜２２を貫通して単結晶半導体基板２２の表面の一部を露出させる開口部２５を形成する。
【００３９】
次に、図１０に示すように、ＣＶＤなどの方法にて、開口部２５を介して単結晶半導体基板２１に接触するように配置された非晶質半導体層２３をシリコン酸化膜２２上に形成する。なお、非晶質半導体層２３としては、アモルファス半導体層または多結晶半導体層を用いることができる。
次に、図１１に示すように、フォトリソグラフィー技術およびエッチング技術を用いてシリコン酸化膜２２および非晶質半導体層２３をパターニングすることにより、非晶質半導体層２３下に配置されたシリコン酸化膜２２の一部を露出させる。そして、エッチングガスまたはエッチング液をシリコン酸化膜２２に接触させることにより、シリコン酸化膜２２をエッチング除去し、単結晶半導体基板２１と非晶質半導体層２３との間に空隙２７を形成する。ここで、開口部２５内が埋め込まれるように非晶質半導体層２３をシリコン酸化膜２２上に形成することにより、非晶質半導体層２３を単結晶半導体基板２１上で支持する支持部２６を形成することができる。このため、シリコン酸化膜２２が除去された場合においても、支持部２６にて非晶質半導体層２３を単結晶半導体基板２１上に支持させることが可能となり、非晶質半導体層２３を単結晶半導体基板２１にのみ接触させながら、非晶質半導体層２３を単結晶半導体基板２１上に離間させた状態で保持させることができる。
【００４０】
次に、図１２に示すように、単結晶半導体基板２１を種として非晶質半導体層２３の熱処理を行うことにより、非晶質半導体層２３が単結晶化された単結晶化半導体層２８を形成する。
ここで、非晶質半導体層２３を支持部２６にて単結晶半導体基板２１上に離間させた状態で保持させることにより、非晶質半導体層２３がシリコン酸化膜２２と接触しないようにしながら非晶質半導体層２３を単結晶化することが可能となる。このため、非晶質半導体層２３の横方向の単結晶化がシリコン酸化膜２２によって妨げられることを防止しながら単結晶半導体層２８を形成することが可能となり、単結晶半導体層２８の結晶品質を向上させつつ、単結晶半導体層２８の大面積化を図ることができる。
【００４１】
次に、図５〜図８と同様の工程を経ることにより、単結晶半導体層２８下に埋め込み絶縁層を形成し、単結晶半導体層２８にトランジスタなどのデバイスを形成することができる。
これにより、非晶質半導体層２３がシリコン酸化膜２２と接触しないように、非晶質半導体層２３それ自体にて非晶質半導体層２３を単結晶半導体基板２１上に保持させながら、非晶質半導体層２３の熱処理にて単結晶化半導体層２８を形成することが可能となる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、選択エピタキシャ成長を用いることなく、単結晶化半導体層２８の大面積化を図ることができ、ＳＯＩトランジスタの低価格化および高品質化を図ることができる。
【００４２】
図１３〜図１８は、本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図である。
図１３において、ＣＶＤなどの方法にて、シリコン酸化膜３２を単結晶半導体基板３１上に成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いてシリコン酸化膜３２をパターニングすることにより、シリコン酸化膜３２を貫通して単結晶半導体基板３２の表面の一部を露出させる開口部３５を形成する。
【００４３】
次に、図１４に示すように、ＣＶＤなどの方法にて、開口部３５を介して単結晶半導体基板３１に接触するように配置された非晶質半導体層３３をシリコン酸化膜３２上に形成する。なお、非晶質半導体層３３としては、アモルファス半導体層または多結晶半導体層を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて非晶質半導体層３３をパターニングすることにより、非晶質半導体層３３の側壁を露出させる。なお、非晶質半導体層３３の側壁を露出させる場合、例えば、非晶質半導体層２３を凸状、フィン状、枡状または網目状にパターニングするようにしてもよい。
【００４４】
次に、図１５に示すように、エッチングガスまたはエッチング液をシリコン酸化膜３２に接触させることにより、シリコン酸化膜３２をエッチング除去し、単結晶半導体基板３１と非晶質半導体層３３との間に空隙３７を形成する。ここで、開口部３５内が埋め込まれるように非晶質半導体層３３をシリコン酸化膜３２上に形成することにより、非晶質半導体層３３を単結晶半導体基板３１上で支持する支持部３６を形成することができる。このため、シリコン酸化膜３２が除去された場合においても、支持部３６にて非晶質半導体層３３を単結晶半導体基板３１上に支持させることが可能となり、非晶質半導体層３３を単結晶半導体基板３１にのみ接触させながら、非晶質半導体層３３を単結晶半導体基板３１上に離間させた状態で保持させることができる。
【００４５】
次に、図１６に示すように、単結晶半導体基板３１を種として非晶質半導体層３３の熱処理を行うことにより、非晶質半導体層３３が単結晶化された単結晶化半導体層３８を形成する。
ここで、非晶質半導体層３３を支持部３６にて単結晶半導体基板３１上に離間させた状態で保持させることにより、非晶質半導体層３３の側壁が露出するようにパターニングされている場合においても、非晶質半導体層３３がシリコン酸化膜３２と接触しないようにしながら非晶質半導体層２３を単結晶化することが可能となる。このため、非晶質半導体層３３の横方向の単結晶化がシリコン酸化膜３２によって妨げられることを防止しながら単結晶半導体層３８を形成することが可能となり、単結晶半導体層３８の結晶品質を向上させつつ、単結晶半導体層３８の大面積化を図ることが可能となるとともに、様々の形状を持つ単結晶半導体層３８を得ることができる。
【００４６】
次に、図１７に示すように、ＣＶＤまたはスピンコートなどの方法により単結晶半導体層３８下の空隙３７が埋め込まれるようにして単結晶半導体基板３１の全面に埋め込み絶縁層３９を堆積させる。そして、必要に応じてフォトリソグラフィー技術を併用しながら、埋め込み絶縁層３９をエッチングすることにより、単結晶半導体基板３１上に埋め込み絶縁層３９を残したまま、単結晶半導体層３８の側壁を露出させる。
【００４７】
次に、図１８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて単結晶半導体層３８をパターニングすることにより、単結晶半導体層３８を単結晶半導体層３８ａ、３８ｂに分離するとともに、開口部３５内に埋め込まれた単結晶半導体層３８を単結晶半導体層３８ａ、３８ｂから分離する。そして、単結晶半導体層３８ａ、３８ｂの側壁の熱酸化を行うことにより、単結晶半導体層３８ａ、３８ｂの側壁にゲート絶縁膜４２ａ、４２ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４２ａ、４２ｂがそれぞれ形成された単結晶半導体層３８ａ、３８ｂを覆うように多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、単結晶半導体層３８ａ、３８ｂに跨るように単結晶半導体層３８ａ、３８ｂの側壁に配置されたゲート電極４３を形成する。
【００４８】
次に、ゲート電極４３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を単結晶半導体層３８ａ、３８ｂ内にイオン注入することにより、ゲート電極４３の両側にそれぞれ配置されたソース／ドレイン層４４ａ、４４ａ´を単結晶半導体層３８ａに形成するとともに、ゲート電極４３の両側にそれぞれ配置されたソース／ドレイン層４４ｂ、４４ｂ´を単結晶半導体層３８ｂに形成する。
【００４９】
これにより、非晶質半導体層３３がシリコン酸化膜３２と接触しないように非晶質半導体層３３を単結晶半導体基板３１上に保持させながら、非晶質半導体層３３の熱処理によって、様々の形状を持つ単結晶化半導体層３８を形成することが可能となるとともに、種結晶を形成するために選択エピタキシャ成長を用いる必要がなくなり、製造工程の簡略化を図ることができる。このため、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを形成することが可能となるとともに、素子領域を増大させることなく、ＳＯＩトランジスタの駆動能力を向上させることができ、ＳＯＩトランジスタの低価格化および高品質化を図りつつ、ＳＯＩトランジスタの高密度集積化を実現することができる。
【００５０】
なお、上述した第３実施形態では、単結晶半導体基板３１を種結晶として非晶質半導体層３３を単結晶化する方法について説明したが、非晶質半導体層３３を単結晶化するための種結晶を選択エピタキシャ成長にて形成するようにしてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図。
【図１３】本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図。
【図１４】本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図。
【図１５】本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図。
【図１６】本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図。
【図１７】本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図。
【符号の説明】
【００５２】
１、２１、３１  単結晶半導体基板、２、４、２２、３２  シリコン酸化膜、３、２３、３３  非晶質半導体層、５、２５、３５  開口部、６  単結晶半導体層、８、２８、３８  単結晶化半導体層、７、２７、３７  空隙、９、３９  埋め込み絶縁層、９ａ  溝、１０  熱酸化膜、１１  平坦化膜、１２ａ、１２ｂ、４２ａ、４２ｂ  ゲート絶縁膜、１３ａ、１３ｂ、４３ａ、４３ｂ  ゲート電極、１４ａ、１４ｂ、４４ａ、４４ｂ  ソース層、１４ａ´、１４ｂ´、４４ａ´、４４ｂ´  ドレイン層、２６、３６  支持部
【図１】
2006278632.tif 000003
【図２】
2006278632.tif 000004
【図３】
2006278632.tif 000005
【図４】
2006278632.tif 000006
【図５】
2006278632.tif 000007
【図６】
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【図７】
2006278632.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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