(57)【要約】【課題】  スタック型でありながら必要なサイズにまで微細化してもリーク電流が許容できる半導体装置を提供する。【解決手段】  基板１００に設けられた不純物層１１７上のＳｉＯ2層１１９上に設けられた下部電極１１１、下部電極１１１上に設けられた強誘電体層１０９、強誘電体層１０９上に設けられた上部電極１０７によってキャパシタ部１０２を形成する。さらに、上部電極１０７と配線１０５とを電気的に絶縁するＳｉＯ2層１１８と、不純物層１１７と下部電極１１１とを電気的に接続するためのＷプラグ１１３を形成するコンタクトホール１０３ａと、下部電極１１１と配線１０５とを電気的に接続するためのコンタクトホール１０３ｂとを備える。コンタクトホール１０３ａとコンタクトホール１０３ｂとは、平面視において、キャパシタ部１０２の中心から偏った位置に開口される。【選択図】  図１
2006013319.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁部材上に設けられた第１電極、該第１電極上に設けられた蓄電部材、該蓄電部材上に設けられた第２電極を含むスタック型キャパシタ部と、
前記第２電極上に設けられ、第２電極と配線部材とを電気的に絶縁する第２絶縁部材と、
前記第１絶縁部材上に開口され、前記第１絶縁部材下の局所導電層と前記第１電極とを電気的に接続するための導電部材が埋め込まれる第1コンタクトホールと、
前記第２絶縁部材上に開口され、第２電極と前記配線部材とを電気的に接続するための第２コンタクトホールと、を備え、
前記第１コンタクトホール及び前記第２コンタクトホールは、平面視におけるスタック型キャパシタ部の中心から開口面中心が偏った位置に開口されることを特徴とする半導体装置。
【請求項２】
前記スタック型キャパシタ部は平面視において矩形形状であり、前記第１コンタクトホール及び前記第２コンタクトホールは、前記矩形形状の中心点からから開口面中心が偏った位置に開口されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スタック型キャパシタ部が、平面視において長方形であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１コンタクトホールと前記第２コンタクトホールとは、互いに開口面中心が一直線上に位置することを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１コンタクトホール及び前記第２コンタクトホールは、前記スタック型キャパシタ部の平面視において、スタック型キャパシタ部の中心を含む所定の範囲外であって、かつ、前記スタック型キャパシタ部外周縁から所定の距離以上離れた範囲である開口範囲に開口されることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１コンタクトホール及び前記第２コンタクトホールが、前記開口範囲に複数開口されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記請求項１から６のいずれか一項に記載された半導体装置を備えたことを特徴とする強誘電体メモリ。
【請求項８】
第１絶縁部材に第１コンタクトホールを形成する工程と、
前記第１コンタクトホールを導電部材で埋めて導電プラグを形成する工程と、
前記導電プラグの上に第１電極層を形成する工程と、
前記第１電極層の上面に蓄電部材を設ける工程と、
前記蓄電部材層の上面に第２電極層を設ける工程と、
前記第１電極層、前記蓄電部材、前記第２電極層を一度のフォトリソグラフィ工程によって加工し、加工後の前記第１電極の平面視形状において、該平面形状の中心が前記第１コンタクトホールの開口面中心と偏位するようにスタック型キャパシタ部を形成する工程と、
前記スタック型キャパシタ部上に第２絶縁部材を形成する工程と、
前記第２絶縁部材上であって、かつ、前記スタック型キャパシタ部の平面視において、スタック型キャパシタ部の中心から偏った位置に開口面中心が位置するように第２コンタクトホールを開口する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び強誘電体メモリ、半導体装置の製造方法に関する。
【背景技術】
【０００２】
強誘電体を使ったメモリ（強誘電体メモリ）は、消費電力の低い点で絶縁材料等を用いるメモリよりも有利であることが知られている。強誘電体メモリセルには、さらなる微細化、高集積化が望まれている。しかし、強誘電体メモリのセルは、一般的に微細化にするにしたがってリーク電流が増加する。このため、強誘電体メモリの開発では、微細化を優先すると強誘電体メモリの低消費電力という長所を損なうおそれがある。したがって、セルのサイズは、リーク電流が許容できる範囲と、セルのサイズに対する要請とを合わせて考慮する必要がある。
【０００３】
強誘電体メモリのセル構造には、スタック型と、プレーナ型がある。図６は、スタック型のメモリセル構造を示す図であり、（ａ）は上面、（ｂ）は断面を示している。図６に示したメモリセルは、下部電極１１、誘電体層９、上部電極７を有している。下部電極１１の下にはプラグ１３が形成され、図示しない不純物層と下部電極１１との電気的なコンタクトをとっている。また、上部電極７上にはＳｉＯ2等の絶縁膜１５があって、絶縁膜１５上には配線層５が形成されている。プラグ１３は、コンタクトホール３ａにタングステン等の金属を埋め込んで形成される。また、配線層５と上部電極７とは、コンタクトホール３ｂを介して電気的にコンタクトをとっている。
【０００４】
スタック型セルでは、コンタクトホール３ａの直上にコンタクトホール３ｂが形成される。このため、スタック型セルは上面が図中の辺ａと辺ｂとが等しい正方形である。
スタック型セルの図示した構成は、２つのコンタクトホールが離れた位置に形成されるプレーナ型よりも、セルの占有面積を小さくすることに有利である。このため、セルの微細化の観点から、スタック型セルを製品に採用することが望ましい。ただし、スタック型セルは、リーク電流がプレーナ型セルよりも大きい構造であり、望ましいサイズにまで微細化すると消費電力が実用に適さない値になる。
【０００５】
このため、従来技術では、消費電力の点で有利なプレーナ型セルを縮小化することが検討されている。このような従来技術として、例えば、特許文献１に記載された従来技術が挙げられる。特許文献１には、プレーナ型セルのコンタクトホール位置を調整してセルの占有面積を縮小し、集積度を高めるものが記載されている。また、特許文献２のように、上部電極と下部電極との大きさが相違するように構成し、プレーナ型セルのリーク電流をいっそう低減する技術も提案されている。
【特許文献１】特開平１０−２２９１６８号公報
【特許文献２】特開平１０−  ６５１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来技術は、いずれもプレーナ型セルを採用し、この改良を図ったものである。このため、スタック型セルを採用した場合に得られるセルサイズと同等のサイズにまでセルを微細化することが困難であった。本発明は、上記した点に鑑みてなされたものであり、スタック型でありながら必要なサイズにまで微細化してもリーク電流が許容できる半導体装置及び強誘電体メモリ、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の半導体装置は、第１絶縁部材上に設けられた第１電極、該第１電極上に設けられた蓄電部材、該蓄電部材上に設けられた第２電極を含むスタック型キャパシタ部と、前記第２電極上に設けられ、第２電極と配線部材とを電気的に絶縁する第２絶縁部材と、前記第１絶縁部材上に開口され、前記第１絶縁部材下の局所導電層と前記第１電極とを電気的に接続するための導電部材が埋め込まれる第1コンタクトホールと、前記第２絶縁部材上に開口され、第２電極と前記配線部材とを電気的に接続するための第２コンタクトホールとを備え、前記第１コンタクトホール及び前記第２コンタクトホールは、平面視におけるスタック型キャパシタ部の中心から開口面中心が偏った位置に開口されることを特徴とする。
【０００８】
このような発明によれば、絶縁部材上に第１電極を設け、第１電極上に蓄電部材を設け、さらに第２電極を設けてスタック型のキャパシタ部を形成することができる。また、第１電極下の絶縁部材に第１コンタクトホールを開口し、導電性を有する部材で埋めてプラグを形成し、プラグを介して第１電極と絶縁部材下の導電層とを電気的に接続することができる。また、第２電極上の絶縁部材に第２コンタクトホールを開口し、第２電極と配線部材とを電気的に接続する。そして、第１コンタクトホールと第２コンタクトホールとを、平面視において、スタック型キャパシタ部の中心から偏った位置に開口することができる。
【０００９】
蓄電部材は、形成されたプラグによるダメージを受ける。また、配線とコンタクトするためのコンタクトホール形成時にダメージを受ける。しかし、本発明では、プラグ形成によるダメージを強く受ける箇所、コンタクトホール形成によるダメージを強く受ける箇所が、共に蓄電部材の中心からずれる。このため、メモリとして正常に機能する領域を充分に確保し、蓄電部材中を流れるリーク電流を低減することができる。このような本発明は、スタック型でありながら必要なサイズにまで微細化してもリーク電流が許容できる半導体装置を提供することができる。
【００１０】
また、本発明の半導体装置は、前記スタック型キャパシタ部は平面視において矩形形状であり、前記第１コンタクトホール及び前記第２コンタクトホールは、矩形形状の中心点から開口面中心が偏った位置に開口されることを特徴とする。
このような発明によれば、蓄電部材の中心付近の領域からダメージを受ける領域を効果的にずらすことができる。
【００１１】
また、本発明の半導体装置は、前記スタック型キャパシタ部が、平面視において長方形であることを特徴とする。
このような発明によれば、コンタクトホールを、長方形の蓄電部材を二分割する正方形の側にずらした、他方の正方形の領域にダメージを与えることを防いでリーク電流をより低減することができる。
【００１２】
また、本発明の半導体装置は、前記第１コンタクトホールと前記第２コンタクトホールとが、互いに開口面中心が一直線上に位置することを特徴とする
このような発明によれば、蓄電部材のダメージを受ける領域を最小限にとどめ、リーク電流をより低減することができる。
また、本発明の半導体装置は、前記第１コンタクトホール及び前記第２コンタクトホールは、前記スタック型キャパシタ部の平面視において、スタック型キャパシタ部の中心を含む所定の範囲外であって、かつ、前記スタック型キャパシタ部外周縁から所定の距離以上離れた範囲である開口範囲に開口されることを特徴とする。
【００１３】
このような発明によれば、第１コンタクトホール、第２コンタクトホールを、リーク電流の低減とプロセスマージンとの観点から適正な位置に偏位させて開口することができる。
また、本発明の半導体装置は、前記第１コンタクトホール及び前記第２コンタクトホールが、前記開口範囲に複数開口されることを特徴とする。
【００１４】
このような発明によれば、コンタクトホールを複数開口することにより、コンタクト抵抗の低減が可能となる。この結果、微細化によるコンタクトホール径の縮小に伴ってコンタクト抵抗が増加することを抑えることができる。
また、本発明の強誘電体メモリは、前記した半導体装置のいずれか一つを備えたことを特徴とする。
【００１５】
このような発明によれば、前記した本発明の半導体装置のいずれか一つを備えた強誘電体メモリを提供することができる。
また、本発明の半導体装置の製造方法は、第１絶縁部材に第１コンタクトホールを形成する工程と、前記第１コンタクトホールを導電部材で埋めて導電プラグを形成する工程と、前記導電プラグの上に第１電極層を形成する工程と、前記第１電極層の上面に蓄電部材を設ける工程と、前記蓄電部材層の上面に第２電極層を設ける工程と、前記第１電極層、前記蓄電部材、前記第２電極層を一度のフォトリソグラフィ工程によって加工し、加工後の前記第１電極の平面視形状において、該平面形状の中心が前記第１コンタクトホールの開口面中心と偏位するようにスタック型キャパシタ部を形成する工程と、前記スタック型キャパシタ部上に第２絶縁部材を形成する工程と、前記第２絶縁部材上であって、かつ、前記スタック型キャパシタ部の平面視において、スタック型キャパシタ部の中心から偏った位置に開口面中心が位置するように第２コンタクトホールを開口する工程と、を含むことを特徴とする。
【００１６】
このような発明によれば、絶縁部材上に第１電極を設け、第１電極上に蓄電部材を設け、さらに第２電極を設けてスタック型のキャパシタ部を形成することができる。また、第１電極下の絶縁部材に第１コンタクトホールを開口し、導電性を有する部材で埋めてプラグを形成し、プラグを介して第１電極と絶縁部材下の導電層とを電気的に接続することができる。また、第２電極上の絶縁部材に第２コンタクトホールを開口し、第２電極と配線部材とを電気的に接続する。そして、第１コンタクトホールと第２コンタクトホールとを、平面視において、スタック型キャパシタ部の中心から偏った位置に開口することができる。
【００１７】
蓄電部材は、形成されたプラグによるダメージを受ける。また、配線とコンタクトするためのコンタクトホール形成時にダメージを受ける。しかし、本発明では、プラグ形成によるダメージを強く受ける箇所、コンタクトホール形成によるダメージを強く受ける箇所が、共に蓄電部材の中心からずれる。このため、メモリとして正常に機能する領域を充分に確保し、蓄電部材中を流れるリーク電流を低減することができる。このような本発明は、スタック型でありながら必要なサイズにまで微細化してもリーク電流が許容できる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図を参照して本発明に係る強誘電体メモリの実施の形態を説明する。図１は、本発明の一実施形態の半導体装置を説明するための図であって、図１（ａ）はセル１０１のうち、キャパシタ部１０２の上面図、（ｂ）は断面図である。なお、本明細書にあっては、図１（ａ）に示した上面図が、後述するスタック型のキャパシタ部の平面視を示す。
本実施形態の半導体装置は、強誘電体メモリとして構成されている。半導体装置は、不純物が注入された不純物層１１７を局所導電層として基板に設け、不純物層１１７上の第１絶縁部材であるＳｉＯ2層１１９上に形成される。そして、ＳｉＯ2層１１９上に設けられる第１電極である下部電極１１１と、下部電極１１１上に設けられた蓄電部材である強誘電体層１０９と、強誘電体層１０９に設けられた第２電極である上部電極１０７とを備えている。
【００１９】
さらに、本実施形態の半導体装置は、上部電極１０７上に設けられる配線１０５を有している。配線１０５は、上部電極１０７と配線１０５とを電気的に絶縁する第２絶縁部材であるＳｉＯ2層１１８とを備えている。ＳｉＯ2層１１９には、不純物層１１７と下部電極１１１とを電気的に接続するための導電部材として、例えばタングステンが埋め込まれ、Ｗプラグ１１３を形成するコンタクトホール１０３ａが開口されている。また、ＳｉＯ2層１１８には、上部電極１０７と配線１０５とを電気的に接続するためのコンタクトホール１０３ｂが開口されている。
【００２０】
本実施形態では、下部電極１１１に例えばＩｒ／ＩｒＯｘ／Ｐｔの複合電極を用い、上部電極１０７に例えばＰｔ／ＩｒＯｘ／Ｉｒの複合電極を用いる。なお、下部電極１１１の形成前にはタングステン酸化防止を目的として例えばＴｉＡｌＮ膜（図示せず）を形成しておくものとする。また、強誘電体層１０９にＰＺＴ系またはＰＺＴＮ系の材料を用いるものとした。
【００２１】
また、配線１０５には、例えばＴｉ／ＴｉＮまたはアルミニウムを用いることができ、不純物層１１７は、基板１００上にあるトランジスタ１２０のソースあるいはドレインである。さらに、下部電極１１１、強誘電体層１０９、上部電極１０７でなる構成を本実施形態ではスタック型のキャパシタ部１０２と記す。本実施形態では、キャパシタ部１０２が、アルミナ膜等のバリア膜１１５で覆われている。
【００２２】
本実施形態において、コンタクトホール１０３ａが第１コンタクトホールであり、コンタクトホール１０３ｂが第２コンタクトホールである。なお、コンタクトホール１０３ａでは、不純物層１１７が露出する面を開口面１０４ａとする。また、コンタクトホール１０３ｂでは、上部電極１０７が露出する面を開口面１０４ｂとする。
本実施形態では、コンタクトホール１０３ａとコンタクトホール１０３ｂとが、図１（ａ）に示したキャパシタ部１０２の平面視における中心から開口面中心が偏った位置に開口される。
【００２３】
すなわち、キャパシタ部１０２は、平面視において矩形形状に形成されている。本実施形態では、矩形形状のキャパシタ部１０２の中心を矩形形状の４頂点ａ、ｂ、ｃ、ｄのうち、対向する２頂点同士（頂点ａ−ｃ、頂点ｂ−ｄ）を結ぶ直線が交差する交点Ｃ１とする。そして、コンタクトホール１０３ａ、１０３ｂを、交点Ｃ１から開口面１０４ａ、１０４ｂの中心が偏った位置に開口する。
【００２４】
なお、コンタクトホールの開口面の中心（開口面中心）は、図１（ａ）に示した矩形形状のコンタクトホールにあっては矩形の対向する頂点同士を結ぶ直線の交点Ｃ２としてもよい。また、円形のコンタクトホールにあっては、開口面中心を開口面の円中心としてもよい。
本実施形態は、コンタクトホール１０３ａ、１０３ｂの位置がプレーナ型よりも近いスタック型を採用したことによってセル１０１の占有面積を小さくする。そして、コンタクトホール１０３ａ、１０３ｂの開口面中心を平面視におけるスタック型のキャパシタ部の中心から偏位させる。この構成によって強誘電体層１０９がコンタクトホールあるいはプラグ形成にかかる影響を受ける領域を縮小し、リーク電流の低減を図るものである。
【００２５】
この目的に鑑みれば、本実施形態は、コンタクトホール１０３ａとコンタクトホール１０３ｂとを、開口面中心が一つの直線Ｌ上に位置するように開口することが望ましい。コンタクトホール１０３ａ、１０３ｂの開口面中心を一直線上にすることにより、ダメージが加わる領域が誘電体層１０９上で偏り、メモリとして正常に機能する領域を充分に確保することができる。
【００２６】
また、キャパシタ部１０２を平面視において長方形に形成し、コンタクトホールやプラグ形成にかかる影響を受けない領域を充分に確保することが望ましい。なお、この場合、セル占有面積とリーク電流との条件から、長方形のキャパシタ部１０２の長辺が、短辺の２倍程度になるようにセル１０１を形成することが望ましい。
さらに、コンタクトホールやプラグ形成にかかる影響を受けない領域を充分確保するため、コンタクトホール１０３ａ、１０３ｂを、スタック型キャパシタ部の中心を含む所定の範囲外に設けることが望ましい。さらに、位置合わせのマージンやプロセス特性等の観点から、コンタクトホール１０３ａ、１０３ｂは、スタック型キャパシタ部外周縁から所定の距離以上離れた範囲に開口することが望ましい。
【００２７】
以上の点から、本実施形態では、コンタクトホール１０３ａ、１０３ｂを、図１（ａ）に示したように、交点Ｃ１を含む領域Ａ１の外部であって、外周縁から所定の距離Ｄ離れた領域Ａ２に設けるものとした。なお、Ｄの値は、例えば、本実施形態が適用されるメモリにおけるデザインルールの最小値とすることが考えられる。
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、図１に示した半導体装置の製造方法を説明するための工程図である。本実施形態の半導体装置は、以下に述べる方法で製造される。先ず、本実施形態では、不純物層１１７上のＳｉＯ2層１１９コンタクトホール１０３ａを開口する。この際、コンタクトホール１０３ａは、上述したように、キャパシタ部１０２の平面視における中心から開口面中心が偏った位置に開口される。
【００２８】
次に、本実施形態の製造方法では、コンタクトホール１０３ａにタングステンを埋め込み、Ｗプラグ１１３を形成する。Ｗプラグ１１３の形成にあたっては、埋め込まれたタングステンの上面１１３ａをＣＭＰ（Chemical Mechanical Polishing）等の手法によって充分平坦化する（図２（ａ））。
次に、Ｗプラグ１１３が形成されたＳｉＯ2層１１９上にスパッタ等の手法によってＩｒ／ＩｒＯｘ／Ｐｔ複合膜１１１ａを形成する。本実施形態では、Ｉｒ／ＩｒＯｘ／Ｐｔ複合膜１１１ａの形成にあたり、タングステン酸化防止のために図示しないＴｉＡｌＮ膜を予め形成しておくものとする。
【００２９】
次に、Ｉｒ／ＩｒＯｘ／Ｐｔ複合膜１１１ａ上に強誘電体膜１０９ａをコーティング等によって形成し、さらに、強誘電体膜１０９ａ上にスパッタリング等によってＰｔ／ＩｒＯｘ／Ｉｒ複合膜１０７ａを形成する（図２（ｂ））。そして、Ｐｔ／ＩｒＯｘ／Ｉｒ複合膜１０７ａ上にレジストを塗布し、フォトリソグラフィによってセルの形状に合わせたレジストマスクを形成する。このレジストマスク上からドライエッチングすることにより、Ｉｒ／ＩｒＯｘ／Ｐｔ複合膜１１１ａ、強誘電体膜１０９ａ、Ｐｔ／ＩｒＯｘ／Ｉｒ複合膜１０７ａが一度に加工されてキャパシタ部１０２が形成される（図２（ｃ））。
【００３０】
さらに、本実施形態では、図３に示すように、キャパシタ部１０２をバリア膜１１５で覆い（図３（ａ））、さらにＳｉＯ2層１１８を設けた後にコンタクトホール１０３ｂを開口する（図３（ｂ））。この際、本実施形態では、コンタクトホール１０３ｂの開口面中心が、コンタクトホール１０３ａの開口面中心と一致する位置にコンタクトホール１０３ｂを開口する。
【００３１】
さらに、コンタクトホール１０３ｂ上にスパッタリング等で生成されたＴｉ／ＴｉＮ膜やアルミニウム膜をパターにングして配線１０５を形成することにより、セル１０１が完成する。
図５は、以上述べた本実施形態の効果について説明するための図であって、横軸にリーク電流の値を記し、縦軸に各値のリーク電流を持つ素子の割合をパーセンテージで表した分布Ｚを記している。リーク電流は電極に電圧３Ｖを印加したときの値である。
【００３２】
図５中のデータｄ１は、図１に示した本実施形態の強誘電体メモリで得られたデータである。また、データｄ２は、図５示した従来のスタック型の強誘電体メモリで得られたデータである。なお、本実施形態の強誘電体メモリのセルパターン形状は、長辺、短辺共に２μｍである。
図５によれば、本実施形態の強誘電体メモリの５０％がリーク電流２．２μＡ／ｃｍ2（図中Ｉ1で示す）以下の値をとる。これに対し、従来の構成では、５０％の強誘電体メモリがリーク電流２．８μＡ／ｃｍ2（図中Ｉ2で示す）以下の値をとることが分かる。したがって、本実施形態は、５０％の強誘電体メモリのリーク電流が従来の構成に比べて３０％近く低減するものといえる。
【００３３】
以上述べた本実施形態は、スタック型でありながら従来のスタック型セルのメモリよりリーク電流を低減することができる半導体装置及び強誘電体メモリ、半導体装置の製造方法を提供することができる。このような本実施形態によれば、リーク電流の許容範囲内でセルを微細化し、従来の半導体装置よりも微細であって消費電流の少ない半導体装置及び強誘電体メモリ、半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態の半導体装置を説明するための図である。
【図２】図１に示した半導体装置の製造方法を説明するための工程図である。
【図３】図１に示した半導体装置の製造方法を説明するための他の工程図である。
【図４】本発明の一実施形態の半導体装置の他の構成を例示した図である。
【図５】本発明の一実施形態の効果について説明するための図である。
【図６】従来のスタック型セルのメモリを示した図である。
【符号の説明】
【００３５】
１００  基板、１０１  セル、１０２  キャパシタ部、
１０３ａ、１０３ｂ  コンタクトホール、１０４ａ  上面、１０４ｂ  底面、
１０５  配線、１０７  上部電極、１０９  強誘電体層、１１１  下部電極、
１１３  Ｗプラグ、１１５  バリア膜、１１７  不純物層、１１８、１１９  ＳｉＯ2層
１２０  トランジスタ。
【図１】
2006013319.tif 000003
【図２】
2006013319.tif 000004
【図３】
2006013319.tif 000005
【図４】
2006013319.tif 000006
【図５】
2006013319.tif 000007
【図６】
2006013319.tif 000008