(57)【要約】  【課題】  素子サイズの拡大とプロセス工数を増やす事なく、Ｆ−ＡＳＯとＲ−ＡＳＯの破壊耐量を向上すると共にＲｏｎの上昇も抑制した半導体装置を提供する。  【解決手段】  第一導電型の半導体基板１と、第一導電型のエピタキシャル層２と、高濃度で第一導電型の高濃度エピタキシャル層３と、第二導電型のウェル領域５と、第一導電型のソース領域７と、ウェル領域表面およびソース領域表面に形成されたソース電極１１と、ウェル領域よりも低濃度である第二導電型のチャンネル領域６と、チャンネル領域の表面にゲート絶縁膜８を介して設けられたゲート電極９と、ゲート電極とソース電極を絶縁する層間絶縁膜１０と、半導体基板の下面にドレイン電極１２とを備える。高濃度エピタキシャル層内の表面近傍に配置され、高濃度エピタキシャル層よりもさらに高濃度であり、チャンネル領域に隣接した高濃度拡散領域４を備える。【選択図】  図１
2006059916.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、
前記半導体基板上に形成された第一導電型のエピタキシャル層と、
前記エピタキシャル層の上層部に形成された前記エピタキシャル層より高濃度で第一導電型の高濃度エピタキシャル層と、
前記高濃度エピタキシャル層内に前記高濃度エピタキシャル層の表面から内部に延在させて形成された第二導電型のウェル領域と、
前記ウェル領域内に配置され、前記ウェル領域表面から内部に延在させて形成された第一導電型のソース領域と、
前記ウェル領域表面および前記ソース領域表面に形成されたソース電極と、
前記ソース領域と前記高濃度エピタキシャル層とに隣接して、前記ウェル領域の表面から内部に延在して形成され、前記ウェル領域よりも低濃度である第二導電型のチャンネル領域と、
前記チャンネル領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極と前記ソース電極を絶縁する層間絶縁膜と、
前記半導体基板の下面にドレイン電極とを備えた半導体装置において、
前記高濃度エピタキシャル層内の表面近傍に配置され、前記高濃度エピタキシャル層よりもさらに高濃度であり、前記チャンネル領域に隣接した高濃度拡散領域を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧と低動作抵抗で高出力に使用し得るＭＯＳ−ＦＥＴ素子を含んだ半導体装置に関する。
【背景技術】
【０００２】
縦型ＭＯＳ−ＦＥＴは、一般的に拡散自己整合、いわゆるＤＳＡ（Ｄｉｆｆｕｓｅｄ  Ｓｅｌｆ  Ａｌｉｇｎｅｄ）構造をしている。
【０００３】
図４に、従来の半導体装置の一つのセルとして形成された縦型ＭＯＳ−ＦＥＴの一例を示す。ドレイン領域となるＮ型の半導体基板１上に、Ｎ型のエピタキシャル層２が形成されている。エピタキシャル層２の表面に、チャンネル領域を含むＰ型の第一ウェル領域１３が形成され、さらに第一ウェル領域１３内に第一ウェル領域１３よりも高濃度のＰ型の第二ウェル領域１４が形成されている。
【０００４】
さらに、第二ウェル領域１４内の表面近傍に第一ウェル領域１３に接して、Ｎ型のソース領域７が形成されている。また、エピタキシャル層２の表面に、ゲート絶縁膜８が形成され、ゲート絶縁膜８上に多結晶シリコンから成るゲート電極９が形成されている。さらに、ゲート電極９を覆った層間絶縁膜１０と、ソース領域７に接続され、層間絶縁膜１０および第二ウェル領域１４を覆ったソース電極１１が形成されている。また、半導体基板１の裏面には、ドレイン電極１２が形成されている。
【０００５】
しかしながら、図４の構造においては、ドレイン電流の導通時に、第一ウェル領域１３と隣接したエピタキシャル層２との境界にできた空乏層が拡がるため、ドレイン電流の導通時におけるチャンネルの抵抗Ｒｏｎの低下を妨げる一因となることが問題である。
【０００６】
特許文献１には、図４の構成の改良例が示されており、その構成を図５に示す。図４と同じ構成要素は、同じ符号を付す。図５において、Ｎ型の半導体基板１上に形成されたＮ型のエピタキシャル層２の上層部に、エピタキシャル層２より高濃度であるＮ型の高濃度エピタキシャル層３が形成され、高濃度エピタキシャル層３とＰ型の第一ウェル領域１３とが隣接している。その他は、図４と同じ構造である。この構造により、第一ウェル領域１３から、隣接した高濃度エピタキシャル層３へ空乏層が拡がることが抑制され、ドレイン電流導通時のＲｏｎが、図４の構造のＲｏｎに比べて低下する。
【０００７】
次に、従来構造の縦型ＭＯＳ−ＦＥＴである図４の構成のもう一つの問題点を示す。その問題点とは、高濃度のＮ型ソース領域７の下部に抵抗成分を下げるために設けられた第二ウェル領域１４の拡散のばらつきによって、順方向安全動作領域（以下Ｆ−ＡＳＯと称する）、逆方向安全動作領域（以下Ｒ−ＡＳＯと称する）の破壊耐量が低下する点である。
【０００８】
この理由は、第二ウェル領域１４の横方向への拡散が不足した場合、ソース領域７の下部の抵抗成分が増加するからである。インダクタンスが負荷された回路では、ゲート入力がオンからオフになるとき、素子のドレイン−ソース間耐圧（ＶＤＳＳ）を超える電圧が掛り、素子がブレークダウンを起こす。このときブレークダウン電流が素子内部を通り、ソース領域７に流れる。
【０００９】
第一ウェル領域１３は高濃度でないため、その抵抗成分は第二ウェル領域１４よりも大きくなり、ソース領域７の下部である第一ウェル領域１３にブレークダウン電流が流れることにより生じる電圧降下が大きくなる。この電圧降下によりソース領域７と、第一ウェル領域１３および第二ウェル領域１４と、エピタキシャル層２および半導体基板１とにより形成される寄生トランジスタがオン状態となる。この状態は、ベースがオン状態となり、さらにベース電流が増加する正帰還の状態であるバイポーラ型のトランジスタと見なすことができるため、電流と温度が上昇し続けて破壊に至る。従って、ソース領域７の下部におけるウェル領域の抵抗成分が大きい程Ｒ−ＡＳＯ破壊耐量が小さくなる。
【００１０】
また、第二ウェル領域１４が横方向へ過剰に拡散した場合、チャンネル領域へ拡散が進行してチャンネル領域の濃度が高くなるため、閾値電圧が高くなり、ゲート入力がオンになると、チャンネル領域を流れる電流により温度が上昇し、Ｆ−ＡＳＯ破壊レベルが下がる。
【００１１】
図４の半導体装置の構成における第２の改良例を図６に示す。図４と同じ構成要素は、同じ符号を付す。図６において、ドレイン領域となるＮ型の半導体基板１の上層部にＮ型のエピタキシャル層２が形成されている。エピタキシャル層２の表面から延在して、高濃度のウェル領域５が形成され、ウェル領域５の表面の中央部から外側にＮ型のソース領域７と、ウェル領域５より低濃度のチャンネル領域６が形成されている。
【００１２】
さらに、チャンネル領域６より外側にエピタキシャル層２より高濃度のＮ型であり、ゲートの閾値電圧が２．０〜３．０Ｖとなる濃度の高濃度拡散層４が形成されている。チャンネル領域６と高濃度拡散層４との上にゲート絶縁膜８が形成され、ゲート絶縁膜８の表面に多結晶シリコンから成るゲート電極９が形成されている。さらに、ゲート電極９を覆う層間絶縁膜１０と、層間絶縁膜１０とソース領域７とウェル領域５とを覆ってソース電極１１が形成されている（例えば特許文献２参照）。
【００１３】
この図６に示した縦型ＭＯＳ−ＦＥＴは、図４におけるソース領域７の下部の抵抗成分を下げるために設けた第二ウェル領域１４の拡散のばらつきによるＦ−ＡＳＯとＲ−ＡＳＯの破壊耐量低下を防止することができる。
【００１４】
図６の構造によれば、ウェル領域５を任意の高濃度で形成できるため、ウェル領域５の抵抗成分を小さくすることができる。この場合においても、ソース−ドレイン電極間にインダクタンスが負荷されていると、ゲート入力をオンからオフにした際に、ソース領域７−チャンネル領域６形成領域間のジャンクションが動作しにくくなり、チャンネル領域６を通らずに電流が流れる。すなわち、ドレイン電極１２から半導体基板１、エピタキシャル層２、ウェル領域５、ソース領域７を通ってソース電極１１へと流れる。しかし、図６の構造では、ウェル領域５の抵抗が小さいため、ウェル領域５における電圧降下が小さく、ＭＯＳ−ＦＥＴのＲ−ＡＳＯは高い。
【００１５】
また、チャンネル領域６へのＰ型の不純物拡散が発生しないため、ゲートの閾値電圧ＶTHの上昇を防ぐと共にＦ−ＡＳＯ破壊耐量を向上させることができる。
【特許文献１】特開平０７−１６９９５０号公報
【特許文献２】特開平０４−２５１８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
Ｆ−ＡＳＯとＲ−ＡＳＯの破壊耐量を向上させるために図６の構造を用いた場合、図５の構造に比べて、高濃度エピタキシャル層がないため、空乏層が広がり、Ｒｏｎが上昇するという問題がある。
【００１７】
本発明は、従来の問題を解決するもので、素子サイズの拡大とプロセス工数を増やす事なく、Ｆ−ＡＳＯとＲ−ＡＳＯの破壊耐量を向上させると共にＲｏｎの上昇も抑制させた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の上層部に形成された前記エピタキシャル層より高濃度で第一導電型の高濃度エピタキシャル層と、前記高濃度エピタキシャル層内に前記高濃度エピタキシャル層の表面から内部に延在させて形成された第二導電型のウェル領域と、前記ウェル領域内に配置され、前記ウェル領域表面から内部に延在させて形成された第一導電型のソース領域と、前記ウェル領域表面および前記ソース領域表面に形成されたソース電極と、前記ソース領域と前記高濃度エピタキシャル層とに隣接して、前記ウェル領域の表面から内部に延在して形成され、前記ウェル領域よりも低濃度である第二導電型のチャンネル領域と、前記チャンネル領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極と前記ソース電極を絶縁する層間絶縁膜と、前記半導体基板の下面にドレイン電極とを備える。上記の問題を解決するために、前記高濃度エピタキシャル層内の表面近傍に配置され、前記高濃度エピタキシャル層よりもさらに高濃度であり、前記チャンネル領域に隣接した高濃度拡散領域を備えたことを特徴とする。
【発明の効果】
【００１９】
本発明の半導体装置は、素子サイズの拡大とプロセス工数を増やす事なく、Ｆ−ＡＳＯとＲ−ＡＳＯの破壊耐量が向上すると共にＲｏｎも低下することができる。
【発明を実施するための最良の形態】
【００２０】
（実施の形態）
本発明の実施の形態について、図面を用いて説明する。
【００２１】
図１は、本発明の実施の形態における半導体装置の一つのセルとして形成された縦型ＭＯＳ−ＦＥＴ素子の断面図である。Ｎ型の半導体基板１の上部にＮ型のエピタキシャル層２が形成されている。エピタキシャル層２の上層部に、Ｎ型でエピタキシャル層２より高濃度の高濃度エピタキシャル層３が形成され、高濃度エピタキシャル層３内にＰ型の高濃度のウェル領域５が形成されている。ウェル領域５内には、Ｐ型のチャンネル領域６と、Ｎ型のソース領域７が形成され、高濃度エピタキシャル層３内には、チャネル領域６に接して、高濃度エピタキシャル層３より高濃度のＮ型の高濃度拡散層４が形成されている。
【００２２】
さらに、チャネル領域６と高濃度拡散層４の表面を覆うゲート絶縁膜８が形成され、ゲート絶縁膜８上に覆ったゲート電極９と、ゲート電極９を覆う層間絶縁膜１０が形成されている。さらに、ソース領域７と接続され、ウェル領域５と層間絶縁膜１０を覆ったソース電極１１が形成され、半導体基板１の裏面にドレイン電極１２が形成されている。
【００２３】
図２は、本実施の形態における半導体装置と従来品の性能を比較したグラフである。（ａ）はＲｏｎレベル、（ｂ）はＲ−ＡＳＯレベル、（ｃ）はＦ−ＡＳＯレベルを示す。それぞれのグラフの×印が従来品、○印が本実施の形態における半導体装置の値を示している。（ａ）では、値が小さいほど抵抗が小さく、（ｂ）、（ｃ）では、値が大きいほど破壊耐圧が高いことを示している。従来品として、図２（ａ）の比較実験では、図４、図６に示した構造の従来品を用い、図２（ｂ）、（ｃ）の比較実験では、図４、図５に示した構造の従来品を用いた。
【００２４】
本実施の形態における構成によれば、高濃度の高濃度エピタキシャル層３を形成することにより、ウェル領域５から高濃度エピタキシャル層３への空乏領域の拡がりが抑えられ、図２（ａ）に示すように、従来例に比べてＲｏｎを低く抑制することができる。
【００２５】
また、高濃度拡散層４とウェル領域５との濃度調整により、閾値電圧ＶTHが２．０〜３．０ＶとなるＰ型チャンネル領域６を形成する事ができる。そして、ソース領域７の下部を高濃度のウェル領域５として抵抗成分を下げる事が出来るため、図２（ｂ）に示すように、従来例に比べてＲ−ＡＳＯであるアバランシェ破壊耐量を向上させることができる。さらに、チャンネル領域６へのＰ型の不純物拡散が発生しないためにＶTHの上昇を抑制でき、図２（ｃ）に示すように、従来例に比べてＦ−ＡＳＯ破壊レベルが向上する。以上により図４に示した従来例に比べて、Ｒ−ＡＳＯ、Ｆ−ＡＳＯおよびＲｏｎの各々の性能が向上した。
【００２６】
図３は、図１に示した半導体装置の各製造工程を示す断面図である。各構成部分の符号は、各部分の最終形態に図１の符号を用い、製造途中の形態においては、１ａのように最終形態の符号と、その形態ごとにａからアルファベットを対応させた符号を用いる。
【００２７】
まず、図３（ａ）に示すように、半導体基板１上にＮ型のエピタキシャル層２ａを形成した後、図３（ｂ）に示すように、Ｎ型のエピタキシャル層２ａの上層を、拡散法を用いて、エピタキシャル層２ａより高濃度の高濃度エピタキシャル層３ａを形成する。
【００２８】
次に、図３（ｃ）に示すように、高濃度拡散層４ａを形成する。その工程は図示しないが、高濃度エピタキシャル層３ａの表面の高濃度拡散層４ａを作成しない領域をレジスト膜でマスクし、ドナーをドープし、拡散させる。拡散されたことにより高濃度エピタキシャル層３ａの表面に高濃度拡散層４ａが作成され、その後レジスト膜を除去する。この工程により、高濃度エピタキシャル層３ａの表面近傍において、レジスト膜で覆われていた領域は変化せず、縦型ＭＯＳ−ＦＥＴ素子のセルの中心部となり、他の領域は、高濃度拡散層４ａとなる。
【００２９】
次に、図３（ｄ）に示すように、半導体基板１の表面全面にシリコン酸化膜からなるゲート絶縁膜８ａをパイロジェニック法により形成する。さらに、ゲート絶縁膜８ａの表面全体に多結晶シリコンからなるゲート電極９ａを化学気相成長法（以下ＣＶＤと称する）を用いて形成する。形成されたゲート電極９ａは、フォトリソグラフィーによりパターニングが行われ、セルの中心部から円状にエッチング除去される。すなわち、ゲート絶縁膜８ａに接した高濃度エピタキシャル層３ｂの領域および、高濃度拡散層４ａの高濃度エピタキシャル層３ｂとの境界付近の領域に対応したゲート電極９ａが除去される。
【００３０】
次に、図３（ｅ）に示すように、ウェル領域５ａを形成する。すなわち、ゲート電極９をマスクとし、ゲート絶縁膜８ａを介したセルフアライメント拡散により、高濃度エピタキシャル層３ｂと高濃度拡散層４ａの表面から高濃度エピタキシャル層３ｂの内部にかけて、Ｎ型の高濃度拡散層４ａより不純物濃度の高いＰ型のウェル領域５を形成する。その後、ＣＶＤを用いて、ゲート電極９の表面およびエッチングされた端面と、ゲート絶縁膜８ａの表面にかけての全面とを覆って、酸化シリコンからなる層間絶縁膜１０ａを形成する。
【００３１】
この工程により、ウェル領域５は、横方向にも拡散してゲート電極９の下層にも入り込み、ウェル領域５が形成された高濃度拡散層４ａの領域は、ウェル領域５の他の部分よりも低濃度のＰ型に反転し、チャンネル領域６ａとなる。
【００３２】
次に、層間絶縁膜１０ａを選択的にエッチングして、図３（ｆ）に示すように、ゲート電極９の上部以外の層間絶縁膜１０ａとゲート電極９の下部以外のゲート絶縁膜８ａとを共に除去し、ウェル領域５とチャンネル領域６ａの表面を露出させる。この工程により、ゲート電極９の上面に形成された層間絶縁膜１０ｂの端面は、ゲート電極９およびゲート絶縁膜８の端面と同一面となる。次に、露出された表面のウェル領域５の領域上面をレジスト膜で覆う。
【００３３】
その後、レジスト膜と層間絶縁膜１０ｂをマスクとして、ドープした領域がＮ型となる量のドナーをドープし、拡散させることにより、ウェル領域５内部にＰ型のチャンネル領域６ａと同様の深さに、チャンネル領域６ａの一部にＮ型のソース領域７を形成し、その後にレジスト膜を除去する。形成されたソース領域７は横方向にも拡散して、ゲート絶縁膜８の下層にも入り込む。
【００３４】
次に、図３（ｇ）に示すように、ＣＶＤによって、層間絶縁膜１０ｂの表面と、同一端面上にある層間絶縁膜１０ｂ、ゲート電極９およびゲート絶縁膜８の各々の端面と、露出したウェル領域５およびソース領域７の表面との全面を覆った層間絶縁膜１０ｃを追加形成し、ウェル領域５の全表面と、ウェル領域５近傍のソース領域７表面の一部を覆う層間絶縁膜１０ｃをエッチング除去して、コンタクト窓を形成する。
【００３５】
この状態で、残された層間絶縁膜１０は、ゲート電極９とゲート絶縁膜８との端面を覆っており、ソース領域７表面の一部領域にもかかっている。次に、露出したウェル領域５と、ソース領域７と、層間絶縁膜１０の表面を覆ったソース電極１１を形成する。さらに、半導体基板１の裏面をメタライズすることにより、ドレイン電極１２を形成し、図１に示す構造が完成する。
【産業上の利用可能性】
【００３６】
本発明の半導体装置は、高耐圧と低動作抵抗で高出力に使用し得る半導体装置として有用であり、特に高出力タイプに適している。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態における半導体装置の断面図
【図２】本発明の半導体装置と従来の半導体装置の特性比較グラフであり、（ａ）は、Ｒｏｎレベル、（ｂ）は、Ｒ−ＡＳＯレベル、（ｃ）は、Ｆ−ＡＳＯレベルを示すグラフ
【図３】本発明の半導体装置の各製造工程における断面図
【図４】従来の半導体装置の断面図
【図５】従来の半導体装置の断面図
【図６】従来の半導体装置の断面図
【符号の説明】
【００３８】
１  半導体基板
２、２ａ  エピタキシャル層
３、３ａ、３ｂ  高濃度エピタキシャル層
４、４ａ  高濃度拡散層
５  ウェル領域
６、６ａ  チャンネル領域
７  ソース領域
８、８ａ  ゲート絶縁膜
９、９ａ  ゲート電極
１０、１０ａ、１０ｂ、１０ｃ  層間絶縁膜
１１  ソース電極
１２  ドレイン電極
１３  第一ウェル領域
１４  第二ウェル領域
【図１】
2006059916.tif 000003
【図２】
2006059916.tif 000004
【図３】
2006059916.tif 000005
【図４】
2006059916.tif 000006
【図５】
2006059916.tif 000007
【図６】
2006059916.tif 000008