(57)【要約】【課題】  強誘電体キャパシタのダメージを防止しながら、安定した特性を得ることができる半導体装置及びその製造方法を提供する。【解決手段】  配線より厚いＡｌ2Ｏ3膜４１を保護膜として形成した後、ＣＭＰにより、導電性バリア膜１８が露出するまでＡｌ2Ｏ3膜４１を研磨する。つまり、Ａｌ2Ｏ3膜４１に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。次に、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ2Ｏ3膜２０を形成する。更に、Ａｌ2Ｏ3膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。その後、シリコン酸化膜２３、Ａｌ2Ｏ3膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。【選択図】  図２Ｈ
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタと、
前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、
前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続された配線を備えた配線層と、
を有し、
前記配線の表面は前記絶縁膜から露出していることを特徴とする半導体装置。
【請求項２】
前記配線層は、前記配線の表面に形成された導電性バリア膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部に形成されていることを特徴とする半導体装置。
【請求項４】
強誘電体キャパシタと、
前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、
を有し、
前記絶縁膜は、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記上部電極の表面は前記絶縁膜から露出していることを特徴とする半導体装置。
【請求項５】
前記絶縁膜は、前記上部電極の側方に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記絶縁膜は、前記強誘電体キャパシタの側面を覆っていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部に形成されていることを特徴とする半導体装置。
【請求項８】
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの電極に直接接続された配線を備えた配線層を形成する工程と、
を有し、
前記配線層を形成する工程は、前記配線の隙間に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面を露出させて形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記配線層を形成する工程は、前記配線の表面に導電性バリア膜を形成する工程を有することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置の製造方法であって、
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの電極に接続される配線層を形成する工程と、
前記配線層の配線形成部以外の部位であって、少なくとも前記強誘電体メモリセル部の部位に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面が露出するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
強誘電体キャパシタを形成する工程と、
記強誘電体キャパシタを構成する上部電極の表面よりも下に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記上部電極の表面を露出させて形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、キャパシタの誘電体膜として強誘電体膜を用いることが注目されている。このようなキャパシタは強誘電体キャパシタとよばれ、強誘電体キャパシタを備えた強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）は不揮発性メモリである。そして、強誘電体メモリには、高速動作が可能である、消費電力が低い、書き込み／読み出し耐久性に優れている等の長所があり、今後の更なる発展が見込まれている。
【０００３】
しかしながら、強誘電体キャパシタには、外部からの水素ガス及び水分によりその特性が劣化しやすいという性質がある。例えば、Ｐｔ膜よりなる下部電極と、ＰｂＺｒ1-xＴｉxＯ3膜（ＰＺＴ膜）よりなる強誘電体膜と、Ｐｔ膜よりなる上部電極とが順次積層されて構成された強誘電体キャパシタでは、水素分圧４０Ｐａ（０．３Ｔｏｒｒ）程度の雰囲気にて２００℃程度の温度に基板を加熱すると、ＰＺＴ膜の強誘電体特性がほぼ失われてしまうことが知られている。また、強誘電体キャパシタが水分を吸着した状態又は水分が強誘電体キャパシタの近傍に存在する状態にて熱処理を行うと、強誘電体キャパシタの強誘電体膜の強誘電性が著しく劣化してしまうことも知られている。
【０００４】
このような強誘電体キャパシタの性質のため、強誘電体メモリの製造工程においては、強誘電体膜を形成した後のプロセスとして可能な限り水分の発生が少なく且つ低温のプロセスが選択されている。また、層間絶縁膜を成膜するプロセスには、例えば水素の発生量の比較的少ない原料ガスを用いたＣＶＤ（Chemical Vapor Deposition）法等による成膜プロセスが選択されている。更には、水素及び水分による強誘電体膜の劣化を防止する技術として、強誘電体キャパシタを覆うように酸化アルミニウム膜を形成する技術及び強誘電体キャパシタ上に形成された層間絶縁膜上に酸化アルミニウム膜を形成する技術等が提案されている。これは、酸化アルミニウム膜は、水素及び水分の拡散を防止する機能を有しているためである。このため、これらの技術によれば、水素及び水分が強誘電体膜に達することを防止して、水素及び水分による強誘電体膜の劣化を防止することが可能となる。
【０００５】
このような技術は、例えば特許文献１〜５に記載されている。
【０００６】
また、強誘電体キャパシタを形成した後には、Ａｌ配線を形成し、更にプラズマＣＶＤ法等により酸化膜を層間絶縁膜として形成する。この酸化膜の形成時にも、強誘電体キャパシタの劣化が生じることがある。このため、層間絶縁膜を形成する前に、Ａｌ配線を覆う酸化アルミニウム膜を形成している。
【０００７】
しかしながら、酸化アルミニウム膜のエッチングは困難である。上層の配線とＡｌ配線との導通を確保するためには、酸化アルミニウム膜をエッチングしてビアホールを形成する必要があるが、この加工が困難である。このため、ビアホールの径が設計値より小さくなったり、ビアプラグとして形成しようとするタングステンプラグの状態がエッチングデポ物の影響により異常なものになったりして、コンタクト不良が生じることがある。この結果、設計マージンが狭くなり、安定した特性を得ることが困難となり、歩留りの低下につながっている。そこで、現状では、酸化アルミニウム膜の厚さは、総計で７０ｎｍ以下とされている。
【０００８】
【特許文献１】特開２００３−１９７８７８号公報
【特許文献２】特開２００１−６８６３９号公報
【特許文献３】特開２００３−１７４１４５号公報
【特許文献４】特開２００２−１７６１４９号公報
【特許文献５】特開２００３−１００９９４号公報
【特許文献６】特開２００３−２８９０７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、強誘電体キャパシタのダメージを防止しながら、安定した特性を得ることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１１】
本発明に係る第１の半導体装置には、強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続された配線を備えた配線層と、が設けられている。そして、前記配線の表面は前記絶縁膜から露出している。なお、配線層と配線層の隙間に形成されている水素又は水分の侵入を抑制する絶縁膜がＣＭＰ処理後に形成された膜である場合、その表面は非常に平坦である。
【００１２】
本発明に係る第２の半導体装置には、強誘電体キャパシタと、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、が設けられている。そして、前記絶縁膜は、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記上部電極の表面は前記絶縁膜から露出している。なお、上部電極よりも下に形成されている水素又は水分の侵入を抑制する絶縁膜がＣＭＰ処理後に形成された膜である場合、その表面は非常に平坦である。
【００１３】
本発明に係る第１の半導体装置の製造方法では、強誘電体キャパシタを形成した後、前記強誘電体キャパシタの電極に直接接続された配線を備えた配線層を形成する。そして、前記配線層を形成するに当たって、前記配線の隙間に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面を露出させて形成する。なお、配線層と配線層の隙間に形成する水素又は水分の侵入を抑制する絶縁膜をＣＭＰ処理後に形成する場合、その表面は非常に平坦になる。
【００１４】
本発明に係る第２の半導体装置の製造方法では、強誘電体キャパシタを形成した後、記強誘電体キャパシタを構成する上部電極の表面よりも下に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記上部電極の表面を露出させて形成する。なお、上部電極よりも下に形成する水素又は水分の侵入を抑制する絶縁膜をＣＭＰ処理後に形成する場合、その表面は非常に平坦になる。
【００１５】
なお、上部電極よりも下に形成されている水分の侵入を抑制する絶縁膜、配線層と配線層の隙間に形成される水分の侵入を抑制する絶縁膜について、いずれか一方か、両方の組み合わせの絶縁膜を２層以上重ねることが好ましい。
【００１６】
また、水分の侵入を抑制する絶縁膜を、強誘電体メモリ部だけではなく、ロジック回路部、パッド部、チップ−チップ間のスクライブ部まで配置することが好ましい。
【発明の効果】
【００１７】
本発明によれば、絶縁膜により強誘電体キャパシタを保護することができる。また、この絶縁膜は、配線又は上部電極の表面を露出しているので、これらの配線又は上部電極を覆う絶縁膜に開口部を形成する場合であっても、その形成が容易である。
【００１８】
また、少なくとも水分を抑制する絶縁膜が、強誘電体メモリセル部に形成されている場合には、開口部の形成が容易になると共に、強誘電体メモリセル部の上部から侵入してくる水分又は水素の量を低減することができる。従って、水分及び水素の侵入による、強誘電体キャパシタ特性の劣化を防止することができる。
【００１９】
また、少なくとも水分を抑制する絶縁膜が、強誘電体メモリセル部と周辺回路部に形成されている場合には、開口部の形成が容易になると共に、強誘電体メモリセル部の上部から侵入してくる水分又は水素の量を低減し、更に周辺回路部の上部から侵入してくる水分又は水素の量をも低減することができる。即ち、チップ上方から侵入してくる水分又は水素の量の総和がより少なくなる。従って、水分及び水素の侵入による、強誘電体キャパシタ特性の劣化を防止することができる。
【００２０】
また、少なくとも水分を抑制する絶縁膜が、強誘電体メモリセル部、周辺回路部及びパッド部に形成されている場合には、開口部の形成が容易になると共に、強誘電体メモリセル部及び周辺回路部の上部から侵入してくる水分又は水素量を低減し、更にパッド部の上部から侵入してくる水分又は水素の量をも低減することができる。即ち、チップ上方から侵入してくる水分又は水素の量の総和がより少なくなる。従って、水分及び水素の侵入による、強誘電体キャパシタ特性の劣化を防止することができる。
【００２１】
また、少なくとも水分を抑制する絶縁膜が、強誘電体メモリセル部、周辺回路部、パッド部及び基板全面に形成されている場合には、開口部の形成が容易になると共に、強誘電体メモリセル部、周辺回路部及びパッド部の上部から侵入してくる水分又は水素の量を低減し、更にその他の領域の上部から侵入してくる水分又は水素量を低減することができる。即ち、チップ上方から侵入してくる水分又は水素の量の総和がより少なくなる。従って、水分及び水素の進入による、強誘電体キャパシタ特性の劣化を防止することができる。
【００２２】
また、水分を抑制する絶縁膜が２層以上形成されている場合には、上部から侵入してくる水分又は水素の量を大幅に低減することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００２４】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、本実施形態に係る強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１０１及びＭＯＳトランジスタ（スイッチング部）１０２が設けられている。
【００２５】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。
【００２６】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００２７】
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｈは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００２８】
本実施形態に係る半導体装置としては、図１１に示すように、左から、スクライブ部２０１、スクライブ部−ＰＡＤ部境界部２０２、ＰＡＤ部（パッド部）２０３、ＰＡＤ部−回路部境界部２０４、ロジック部２０５、回路−回路間境界部２０６、ＦｅＲＡＭ部（強誘電体キャパシタ部）２０７、ＰＡＤ部−回路部境界部２０８、ＰＡＤ部２０９、スクライブ部−ＰＡＤ部境界部２１０、及びスクライブ部２１１を備えたものを製造する。
【００２９】
以下の説明では、ＦｅＲＡＭ部２０７以外の領域については、ＦｅＲＡＭ部２０７の形成方法で代表できるため、その形成方法の説明は省略する。
【００３０】
なお、図１２に示すように、半導体装置の縦構造を分類すると、半導体装置は、配線層３０１、強誘電体層３０２及びトランジスタ層３０３から構成されているともいえる。トランジスタ層３０３には、ＦｅＲＡＭメモリに用いられるトランジスタ（図示せず）と、ロジック部２０５で用いられるトランジスタ（図示せず）が含まれている。ＦｅＲＡＭ２０７では、ＦｅＲＡＭキャパシタの近傍又は下側にトランジスタが位置し、ロジック部２０５では、ロジック回路の近傍又は下側にトランジスタが配置されている。なお、図面を簡略化するために、ロジック部２０５内のトランジスタは図面から省略している。
【００３１】
本実施形態においては、先ず、図２Ａ及び図１１に示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。このトランジスタは、図１中のＭＯＳトランジスタ１０２に相当する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ2膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８ａとしては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。
【００３２】
その後、Ｎ2雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＡｌ2Ｏ3膜８ｂを形成する。Ａｌ2Ｏ3膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１５０ｎｍ程度のＰｔ膜を形成する。
【００３３】
次に、同じく図２Ａに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えば、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度のＰＬＺＴ膜を形成する。次いで、Ａｒ及びＯ2を含有する雰囲気中で６５０℃以下での熱処理（ＲＴＡ：Rapid Thermal Annealing）を行い、更に、酸素雰囲気中で７５０℃でのＲＴＡを行う。この結果、強誘電体膜１０が完全に結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。
【００３４】
その後、同じく図２Ａに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、例えば、スパッタ法により、厚さが２００ｎｍ乃至３００ｎｍ程度の酸化イリジウム膜を形成する。
【００３５】
続いて、上部電極膜１１をパターニングすることにより、図２Ｂに示すように、上部電極１１ａを形成する。次に、パターニングによる損傷等を回復させるための酸素を含有する雰囲気中での熱処理を行う。次に、強誘電体膜１０のパターニングを行うことにより、同じく図２Ｂに示すように、容量絶縁膜１０ａを形成する。続いて、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。次いで、同じく図２Ｂに示すように、保護膜としてＡｌ2Ｏ3膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ2Ｏ3膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。
【００３６】
その後、同じく図２Ｂに示すように、Ａｌ2Ｏ3膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。下部電極９ａ、容量絶縁膜１０ａ及び上部電極１１ａを備えた強誘電体キャパシタは、図１中の強誘電体キャパシタ１０１に相当する。続いて、同じく図２Ｂに示すように、保護膜としてＡｌ2Ｏ3膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。
【００３７】
次に、図２Ｃに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。次いで、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。その後、Ｎ2Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。
【００３８】
次いで、図２Ｄに示すように、トランジスタの高濃度拡散層２２上のシリサイド層５まで到達する孔を、層間絶縁膜１４、Ａｌ2Ｏ3膜１３、Ａｌ2Ｏ3膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。
【００３９】
その後、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜（図示せず）を、例えばプラズマ増速ＣＶＤ法により形成する。続いて、上部電極１１ａまで到達するコンタクトホール及び下部電極９ａまで到達するコンタクトホールを、ＳｉＯＮ膜、層間絶縁膜１４、Ａｌ2Ｏ3膜１３及びＡｌ2Ｏ3膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。次に、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次いで、同じく図２Ｄに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、Ａｌ膜１７及び導電性バリア膜１８を形成し、これらのパターニングを行うことにより、配線を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａとを配線の一部で互いに接続する。なお、Ａｌ膜１７を形成する前にも、導電性バリア膜を形成することが好ましい。導電性バリア膜１８としては、例えばＴｉＮ膜、ＴｉＳｉＮ膜、ＴａＮ膜、ＣｒＮ膜、ＨｆＮ膜、ＺｒＮ膜、ＴｉＡｌＮ膜、ＴａＡｌＮ膜、ＣｒＡｌＮ膜、ＨｆＡｌＮ膜等を用いることができる。また、これらを積層してもよい。また、導電性バリア膜１８として、ＴｉＳｉ膜、ＣｏＳｉ等のシリサイド膜を用いてもよい。
【００４０】
その後、図２Ｅに示すように、配線より厚いＡｌ2Ｏ3膜４１を保護膜として形成する。
【００４１】
続いて、図２Ｆに示すように、ＣＭＰ（平坦化）により、導電性バリア膜１８が露出するまでＡｌ2Ｏ3膜４１を研磨する。つまり、Ａｌ2Ｏ3膜４１に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。
【００４２】
次に、図２Ｇに示すように、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ2Ｏ3膜２０を形成する。更に、Ａｌ2Ｏ3膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。
【００４３】
その後、同じく図２Ｇに示すように、シリコン酸化膜２３、Ａｌ2Ｏ3膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。
【００４４】
本実施形態では、ビアホールを形成する際に、導電性バリア膜１８上に、加工が困難なＡｌ2Ｏ3膜が存在しない。このため、所望の形状のビアホールを容易に形成することができる。従って、従来のようなビアホールの狭小化及びエッチングデポ物に伴う不具合等を回避することができる。
【００４５】
そして、Ｗプラグ２４の形成後には、図２Ｈに示すように、配線２５、シリコン酸化膜２６、Ａｌ2Ｏ3膜２７、シリコン酸化膜２８、Ｗプラグ２９、Ａｌ配線３０、シリコン酸化膜３２、シリコン窒化膜３３、ポリイミド層３５及びパッド開口部３４の形成を行う。パッド開口部３４から露出したＡｌ配線３０の一部がパッドとして用いられる。
【００４６】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００４７】
このように、本実施形態によれば、Ａｌ2Ｏ3膜４１（保護膜）を配線上に残存させていないため、設計通りのビアホールを容易に形成することができる。
【００４８】
なお、保護膜であるＡｌ2Ｏ3膜４１は、図１３及び図１４Ｂに示すように、ＰＡＤ部開口部以外の領域に形成されている。半導体装置は、上述のように、スクライブ部２１１、スクライブ部−ＰＡＤ境界部２１０、ＰＡＤ部２０９、ＰＡＤ部−回路部境界部２０８、ＦｅＲＡＭ部（セル部）２０７、回路−回路境界部２０６、ロジック部２０５、及びＰＡＤ部−回路部境界部２０４等に区画することができる。また、レイアウトは、図１４Ａに示すようなものとなっている。なお、ＰＡＤ（パッド）下の配線は、Ａｌ−Ｃｕ配線でも埋め込みＣｕ配線でも構わない。
【００４９】
また、第１の実施形態では、シリコン酸化膜１９とシリコン酸化膜２３との間にＡｌ2Ｏ3膜２０を形成しているが、図３に示すように、Ａｌ2Ｏ3膜２０及びシリコン酸化膜２３を形成せずに、シリコン酸化膜１９を厚く形成してもよい。
【００５０】
また、Ａｌ2Ｏ3膜４１の代わりに、保護膜として、酸化物膜、窒化物膜、炭化物膜又はポリイミド膜を形成してもよい。酸化物膜としては、酸化チタン膜及び塗布型酸化膜（例えばＳＯＧ（Spin on glass）膜）が挙げられる。窒化物膜としては、窒化シリコン膜、酸窒化シリコン膜及び窒化ホウ素膜が挙げられる。炭化物膜としては、炭化シリコン膜及びダイアモンドライクカーボン膜が挙げられる。
【００５１】
更に、第１の実施形態では、強誘電体キャパシタの構造をプレーナ構造としているが、図１７に示すようなスタック構造を採用してもよい。この場合、下部電極９ａに接続されるＷプラグ等のビアプラグ７１を、Ａｌ2Ｏ3膜８ｂの代わりのＳｉＮ膜８ｃ等に形成する。なお、図１７では、強誘電体キャパシタの側面に階段状の段差が存在するが、高温一括エッチング技術を使用した場合には、このような段差は生じない。そして、高温一括エッチング技術により微細化が可能となる。
【００５２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図４Ａ乃至図４Ｃは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００５３】
第２の実施形態においては、先ず、図４Ａに示すように、第１の実施形態と同様にして、Ａｌ膜１７及び導電性バリア膜１８を含む配線の形成までの処理を行う。次に、全面に配線より薄いＡｌ2Ｏ3膜４２を保護膜として形成する。但し、Ａｌ2Ｏ3膜４２の厚さは２０ｎｍ以上とすることが好ましい。
【００５４】
次に、図４Ｂに示すように、ＣＭＰ（平坦化）により、導電性バリア膜１８が露出するまでＡｌ2Ｏ3膜４２を研磨する。つまり、Ａｌ2Ｏ3膜４２に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。
【００５５】
次に、図４Ｃに示すように、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、保護膜としてＡｌ2Ｏ3膜２０を形成する。更に、Ａｌ2Ｏ3膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。
【００５６】
その後、同じく図４Ｃに示すように、シリコン酸化膜２３、Ａｌ2Ｏ3膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。
【００５７】
本実施形態でも、ビアホールを形成する際に、導電性バリア膜１８上に、加工が困難なＡｌ2Ｏ3膜が存在しない。このため、第１の実施形態と同様の効果が得られる。
【００５８】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図５Ａ乃至図５Ｃは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００５９】
第３の実施形態においては、先ず、図５Ａに示すように、第２の実施形態と同様にして、Ａｌ2Ｏ3膜４２の形成までの処理を行う。配線よりも厚いシリコン酸化膜４３を形成する。
【００６０】
次に、図５Ｂに示すように、ＣＭＰ（平坦化）により、導電性バリア膜１８が露出するまでシリコン酸化膜４３及びＡｌ2Ｏ3膜４２を研磨する。つまり、シリコン酸化膜４３及びＡｌ2Ｏ3膜４２に対して、導電性バリア膜１８をストッパ膜としてＣＭＰを行う。
【００６１】
次に、図５Ｃに示すように、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、保護膜としてＡｌ2Ｏ3膜２０を形成する。更に、Ａｌ2Ｏ3膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。
【００６２】
その後、同じく図５Ｃに示すように、シリコン酸化膜２３、Ａｌ2Ｏ3膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。
【００６３】
本実施形態でも、第２の実施形態と同様の効果が得られる。また、Ａｌ2Ｏ3膜４２に対するＣＭＰの際に、Ａｌ2Ｏ3膜４２の周囲にシリコン酸化膜４３が存在しているため、高い加工精度が得られる。
【００６４】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図６Ａ乃至図６Ｊは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００６５】
第４の実施形態においては、先ず、図６Ａに示すように、第１の実施形態と同様にして、Ｗプラグ１５の形成までの処理を行う。次に、下部電極９ａまで到達するビアプラグ５１及び上部電極１１ａまで到達するビアプラグ５２を形成する。ビアプラグ５１及び５２の材料は特に限定されないが、例えばＷを用いることができる。また、ビアプラグ５１及び５２をＷプラグ１５と並行して形成してもよく、また、Ｗプラグ１５の前に形成してもよい。
【００６６】
次いで、同じく図６Ａに示すように、層間絶縁膜１４上にシリコン酸化膜５３を形成する。シリコン酸化膜５３としては、例えば不純物がドーピングされていないシリコン酸化膜（ＮＳＧ膜）を形成する。その後、層間絶縁膜１４に配線溝を形成し、その内部にＣｕ配線５４を形成する。Ｃｕ配線５４の形成に当たっては、例えばＣｕ材を配線溝の内部に埋め込んだ後に、ＣＭＰによる平坦化を行う。
【００６７】
続いて、図６Ｂに示すように、シリコン酸化膜５３に対してエッチバックを行う。この結果、シリコン酸化膜５３の表面がＣｕ配線５４の表面よりも低くなる。
【００６８】
次に、図６Ｃに示すように、Ｃｕ配線５４を覆うＡｌ2Ｏ3膜５５を保護膜として全面に形成する。
【００６９】
次いで、図６Ｄに示すように、ＣＭＰにより、Ｃｕ配線５４が露出するまでＡｌ2Ｏ3膜５５を研磨する。つまり、Ａｌ2Ｏ3膜５５に対して、Ｃｕ配線５４をストッパ膜としてＣＭＰを行う。なお、図６Ｄでは、Ａｌ2Ｏ3膜５５の表面がＣｕ配線５４の表面よりも低くなった状態を示しているが、Ａｌ2Ｏ3膜５５の表面の高さをＣｕ配線５４の表面の高さと一致させてもよい。
【００７０】
その後、図６Ｅに示すように、全面にシリコン酸化膜５６を形成する。シリコン酸化膜５６としては、例えば不純物がドーピングされていないシリコン酸化膜（ＮＳＧ膜）を形成する。その後、シリコン酸化膜５６の平坦化を行う。
【００７１】
続いて、図６Ｆに示すように、シリコン酸化膜５６に配線溝５７を形成する。
【００７２】
次に、図６Ｇに示すように、Ｃｕ配線５４まで到達するビアホール５８を配線溝５７内に形成する。
【００７３】
次いで、図６Ｈに示すように、配線溝５７及びビアホール５８を埋め込むようにして全面にＣｕ材５９を、例えばめっき法により形成する。なお、Ｃｕ材５９の形成前には、シード層（図示せず）を形成しておくことが好ましい。
【００７４】
その後、図６Ｉに示すように、シリコン酸化膜５６が露出するまでＣｕ材５９に対してＣＭＰを行う。
【００７５】
続いて、図６Ｊに示すように、シリコン酸化膜５６のエッチバックを行う。そして、Ａｌ2Ｏ3膜６０、シリコン酸化膜６１、ビアプラグ６２、Ａｌ配線３０、シリコン酸化膜３２、シリコン窒化膜３３、ポリイミド層３５及びパッド開口部３４の形成を行う。パッド開口部３４から露出したＡｌ配線３０の一部がパッドとして用いられる。なお、配線層の数は、例えば２０層以上としてもよい。
【００７６】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００７７】
本実施形態によれば、ダマシン法を採用してＣｕ配線を形成しているため、微細化に好適である。また、Ｃｕ配線の周囲に保護膜としてＡｌ2Ｏ3膜５５及び６０を形成しているため、強誘電体キャパシタの劣化を抑制することができる。そして、Ａｌ2Ｏ3膜５５及び６０を形成した後に、これらをＣｕ配線上に残存させていないため、ビアホールを容易に形成することができる。
【００７８】
なお、第４の実施形態では、強誘電体キャパシタの構造をプレーナ構造としているが、図７に示すようなスタック構造を採用してもよい。この場合、下部電極９ａに接続されるビアプラグ７１を、Ａｌ2Ｏ3膜８ｂの代わりのＳｉＮ膜８ｃ等に形成する。なお、図７では、強誘電体キャパシタの側面に階段状の段差が存在するが、高温一括エッチング技術を使用した場合には、このような段差は生じない。そして、高温一括エッチング技術により微細化が可能となる。
【００７９】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図８Ａ乃至図８Ｈは、本発明の第５の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００８０】
第５の実施形態においては、先ず、図８Ａに示すように、第１の実施形態と同様にして、強誘電体キャパシタの形成までの処理を行う。但し、Ａｌ2Ｏ3膜１２の形成は省略する。強誘電体キャパシタの形成後には、全面にシリコン酸化膜８１を形成する。
【００８１】
次に、図８Ｂに示すように、ＣＭＰにより、上部電極１１ａが露出するまでシリコン酸化膜８１を研磨する。つまり、シリコン酸化膜８１に対して、上部電極１１ａをストッパ膜としてＣＭＰを行う。
【００８２】
次いで、図８Ｃに示すように、シリコン酸化膜８１に対してエッチバックを行う。この結果、シリコン酸化膜８１の表面が上部電極１１ａの表面よりも低くなる。
【００８３】
その後、図８Ｄに示すように、上部電極１１ａを覆うＡｌ2Ｏ3膜８２を保護膜として全面に形成する。なお、Ａｌ2Ｏ3膜８２の形成前に、アニール及びＮ2Ｏガス等を用いたプラズマ処理を行うことが好ましい。アニールにより、容量絶縁膜１０ａのダメージが回復され、プラズマ処理により、シリコン酸化膜８１の表層部が若干窒化され、その内部に水分が浸入しにくくなるからである。
【００８４】
続いて、図８Ｅに示すように、ＣＭＰにより、上部電極１１ａが露出するまでＡｌ2Ｏ3膜８２を研磨する。つまり、Ａｌ2Ｏ3膜８２に対して、上部電極１１ａをストッパ膜としてＣＭＰを行う。なお、図８Ｅでは、Ａｌ2Ｏ3膜８２の表面が上部電極１１ａの表面よりも低くなった状態を示しているが、Ａｌ2Ｏ3膜８２の表面の高さを上部電極１１ａの表面の高さと一致させてもよい。
【００８５】
次に、図８Ｆに示すように、層間絶縁膜１４を全面に形成する。次いで、ＣＭＰ法により、層間絶縁膜１４の平坦化を行う。
【００８６】
その後、図８Ｇに示すように、第４の実施形態と同様にして、Ｗプラグ１５、ビアプラグ５１及びビアプラグ５２を形成する。
【００８７】
続いて、図８Ｈに示すように、第４の実施形態と同様に、ダマシン法によりシリコン酸化膜５３及びＣｕ配線５４を形成する。次に、全面にシリコン酸化膜５６を形成し、シリコン酸化膜５６の平坦化を行う。次いで、シリコン酸化膜５６に配線溝及びビアホールを形成し、これらを埋め込むようにしてＣｕ材５９を形成する。その後、第４の実施形態と同様にして、シリコン酸化膜６１の形成以降の処理を行う。
【００８８】
本実施形態では、上部電極１１ａの周囲にＡｌ2Ｏ3膜８２（保護膜）を形成しており、配線の周囲に保護膜を形成した場合と同様に、容量絶縁膜１０ａの劣化を抑制することができる。また、上部電極１１ａまで到達するビアホールを形成する際には上部電極１１ａ上にＡｌ2Ｏ3膜８２が存在しないため、ビアホールの精度をより一層高いものとすることができる。
【００８９】
なお、第５の実施形態では、強誘電体キャパシタの構造をプレーナ構造としているが、図９に示すようなスタック構造を採用してもよい。この場合、下部電極９ａに接続されるビアプラグ７１をＡｌ2Ｏ3膜８ｂの代わりのＳｉＮ膜８ｃ等に形成する。なお、図９では、強誘電体キャパシタの側面に階段状の段差が存在するが、高温一括エッチング技術を使用した場合には、このような段差は生じない。そして、高温一括エッチング技術により微細化が可能となる。
【００９０】
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図１０Ａ乃至図１０Ｃは、本発明の第６の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００９１】
第６の実施形態においては、先ず、図１０Ａに示すように、第１の実施形態と同様にして、Ａｌ2Ｏ3膜１３の形成までの処理を行う。次に、第５の実施形態と同様にして、シリコン酸化膜８１を形成する。
【００９２】
次に、図１０Ｂに示すように、ＣＭＰにより、上部電極１１ａが露出するまでシリコン酸化膜８１並びにＡｌ2Ｏ3膜１２及び１３を研磨する。つまり、シリコン酸化膜８１並びにＡｌ2Ｏ3膜１２及び１３に対して、上部電極１１ａをストッパ膜としてＣＭＰを行う。
【００９３】
次いで、図１０Ｃに示すように、層間絶縁膜１４を全面に形成する。次いで、ＣＭＰ法により、層間絶縁膜１４の平坦化を行う。その後、第４の実施形態と同様にして、Ｗプラグ１５、ビアプラグ５１及びビアプラグ５２を形成する。
【００９４】
本実施形態では、上部電極１１ａまで到達するビアホールを形成する際には上部電極１１ａ上にＡｌ2Ｏ3膜１２及び１３が存在しないため、ビアホールの精度をより一層高いものとすることができる。
【００９５】
なお、第６の実施形態でも、図１８に示すようなスタック構造を採用してもよい。この場合、下部電極９ａに接続されるビアプラグ７１を、Ａｌ2Ｏ3膜８ｂの代わりのＳｉＮ膜８ｃ等に形成する。なお、図１８では、強誘電体キャパシタの側面に階段状の段差が存在するが、高温一括エッチング技術を使用した場合には、このような段差は生じない。そして、高温一括エッチング技術により微細化が可能となる。
【００９６】
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。第７の実施形態では、図１５及び図１６に示すように、Ａｌ2Ｏ3膜を２層以上形成する。即ち、Ａｌ2Ｏ3膜８２及び５５を形成すると共に、更に上層にＡｌ2Ｏ3膜８３及び８４を形成する。
【００９７】
また、いずれの実施形態においても、強誘電体膜としては、例えば、ＰｂＺｒ1-xＴｉxＯ3膜、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3膜、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9膜、又はＢｉ4Ｔｉ2Ｏ12膜等を用いることができる。更に、配線材料として、Ａｌ及びＣｕの他に、Ａｌ−Ｃｕ合金等を用いてもよい。
【００９８】
なお、特許文献６（特開２００３−２８９０７４号公報）には、高アスペクト比の配位線を形成することを目的として、配線間に埋め込んだ層間絶縁膜を平坦化することが記載されている。しかしながら、配線上に水分の拡散を防止する膜を形成することは記載されていない。また、この層間絶縁膜の加工は容易であるため、開口部を容易に形成することをのみを目的とするのであれば、敢えて層間絶縁膜を平坦化する必要はない。
【００９９】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１００】
（付記１）
強誘電体キャパシタと、
前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、
前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続された配線を備えた配線層と、
を有し、
前記配線の表面は前記絶縁膜から露出していることを特徴とする半導体装置。
【０１０１】
（付記２）
前記配線層は、前記配線の表面に形成された導電性バリア膜を有することを特徴とする付記１に記載の半導体装置。
【０１０２】
（付記３）
前記導電性バリア膜は、金属窒化物膜であることを特徴とする付記２に記載の半導体装置。
【０１０３】
（付記４）
前記配線は、Ａｌ又はＣｕの少なくとも一方を含有していることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【０１０４】
（付記５）
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部に形成されていることを特徴とする半導体装置。
【０１０５】
（付記６）
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部および周辺回路部に形成されていることを特徴とする半導体装置。
【０１０６】
（付記７）
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部と、スクライブ領域部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部および周辺回路部およびパッド部に形成されていることを特徴とする半導体装置。
【０１０７】
（付記８）
強誘電体キャパシタと、前記強誘電体キャパシタの電極に接続される配線を形成させる隙間を有し、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、前記絶縁膜の隙間に形成され、前記強誘電体キャパシタの電極に接続され、表面が前記絶縁膜から露出している配線層とを有する強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部と、スクライブ領域部とを有する強誘電体メモリチップが半導体基板に複数形成されてなる半導体装置であって、
前記絶縁膜は半導体基板全面に形成されていることを特徴とする半導体装置。
【０１０８】
（付記９）
強誘電体キャパシタと、
前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜と、
を有し、
前記絶縁膜は、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記上部電極の表面は前記絶縁膜から露出していることを特徴とする半導体装置。
【０１０９】
（付記１０）
前記絶縁膜は、前記上部電極の側方に形成されていることを特徴とする付記９に記載の半導体装置。
【０１１０】
（付記１１）
前記絶縁膜は、前記強誘電体キャパシタの側面を覆っていることを特徴とする付記９に記載の半導体装置。
【０１１１】
（付記１２）
前記絶縁膜は、酸化物膜、窒化物膜及び炭化物膜からなる群から選択された１種の膜であることを特徴とする付記１乃至１１のいずれか１項に記載の半導体装置。
【０１１２】
（付記１３）
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部に形成されていることを特徴とする半導体装置。
【０１１３】
（付記１４）
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部および周辺回路部に形成されていることを特徴とする半導体装置。
【０１１４】
（付記１５）
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部、スクライブ領域部とを有する半導体装置であって、
前記絶縁膜は少なくとも強誘電体メモリセル部および周辺回路部およびパッド部に形成されていることを特徴とする半導体装置。
【０１１５】
（付記１６）
強誘電体キャパシタと、前記強誘電体キャパシタを構成する上部電極の表面よりも下に形成され、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜とを有し、前記上部電極の表面は前記絶縁膜から露出している強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部と、パッド部と、スクライブ領域部とを有する強誘電体メモリチップが半導体基板に複数形成されてなる半導体装置であって、
前記絶縁膜は半導体基板全面に形成されていることを特徴とする半導体装置。
【０１１６】
（付記１７）
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの電極に直接接続された配線を備えた配線層を形成する工程と、
を有し、
前記配線層を形成する工程は、前記配線の隙間に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面を露出させて形成する工程を有することを特徴とする半導体装置の製造方法。
【０１１７】
（付記１８）
前記配線層を形成する工程は、前記配線の表面に導電性バリア膜を形成する工程を有することを特徴とする付記１７に記載の半導体装置の製造方法。
【０１１８】
（付記１９）
前記導電性バリア膜として、金属窒化物膜を形成することを特徴とする付記１８に記載の半導体装置の製造方法。
【０１１９】
（付記２０）
前記配線として、Ａｌを含有するものを形成することを特徴とする付記１７乃至１９のいずれか１項に記載の半導体装置の製造方法。
【０１２０】
（付記２１）
前記配線層を形成する工程は、Ｃｕを含有する配線をダマシン法により形成する工程を有することを特徴とする付記１７乃至２０のいずれか１項に記載の半導体装置の製造方法。
【０１２１】
（付記２２）
前記導電性バリア膜をストッパとしてＣＭＰ処理により前記絶縁膜を平坦化する工程を有することを特徴とする付記１８又は１９に記載の半導体装置の製造方法。
【０１２２】
（付記２３）
強誘電体メモリを複数有する強誘電体メモリセル部と、周辺回路部とを有する半導体装置の製造方法であって、
強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの電極に接続される配線層を形成する工程と、
前記配線層の配線形成部以外の部位であって、少なくとも前記強誘電体メモリセル部の部位に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記配線の表面が露出するように形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２３】
（付記２４）
強誘電体キャパシタを形成する工程と、
記強誘電体キャパシタを構成する上部電極の表面よりも下に、前記強誘電体キャパシタへの水素又は水分の侵入を抑制する絶縁膜を、前記上部電極の表面を露出させて形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２４】
（付記２５）
前記絶縁膜を、前記上部電極の側方に形成することを特徴とする付記２４に記載の半導体装置の製造方法。
【０１２５】
（付記２６）
前記絶縁膜により、前記強誘電体キャパシタの側面を覆うことを特徴とする付記２４に記載の半導体装置の製造方法。
【０１２６】
（付記２７）
前記絶縁膜として、酸化物膜、窒化物膜及び炭化物膜からなる群から選択された１種の膜を形成することを特徴とする付記１７乃至２６のいずれか１項に記載の半導体装置の製造方法。
【０１２７】
（付記２８）
前記上部電極の材料をストッパとして、ＣＭＰ処理により前記絶縁膜を平坦化する工程を有することを特徴とする付記２４乃至２６のいずれか１項に記載の半導体装置の製造方法。
【０１２８】
（付記２９）
強誘電体キャパシタと、
前記強誘電体キャパシタの電極に接続された配線を備えた配線層と、
前記絶縁膜の隙間に形成される絶縁膜、あるいは前記強誘電体キャパシタを構成する上部電極よりも下に形成され前記上部電極の表面が露出している絶縁膜の内、いずれか一方又は両方について、絶縁膜を二層以上形成することを特徴とする半導体装置。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２Ａ】本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｄ】図２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｅ】図２Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｆ】図２Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｇ】図２Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｈ】図２Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】強誘電体メモリの他の実施形態を示す断面図である。
【図４Ａ】本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図５Ａ】本発明の第３の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図５Ｃ】図５Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ａ】本発明の第４の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｃ】図６Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｄ】図６Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｅ】図６Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｆ】図６Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｇ】図６Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｈ】図６Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｉ】図６Ｈに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｊ】図６Ｉに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図７】第４の実施形態の変形例を示す断面図である。
【図８Ａ】本発明の第５の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｂ】図８Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｃ】図８Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｄ】図８Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｅ】図８Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｆ】図８Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｇ】図８Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｈ】図８Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９】第５の実施形態の変形例を示す断面図である。
【図１０Ａ】本発明の第６の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図１０Ｂ】図１０Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図１０Ｃ】図１０Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図１１】本発明の実施形態に係る半導体装置の断面上のレイアウトを示す図である。
【図１２】本発明の実施形態に係る半導体装置の縦構造を示す断面図である。
【図１３】Ａｌ2Ｏ3膜４１を示す図である。
【図１４Ａ】本発明の実施形態に係る半導体装置のレイアウトを示す図である。
【図１４Ｂ】Ａｌ2Ｏ3膜４１のレイアウトを示す図である。
【図１５】本発明の第７の実施形態に係る半導体装置の断面上のレイアウトを示す図である。
【図１６】本発明の第７の実施形態に係る半導体装置を示す断面図である。
【図１７】第１の実施形態の変形例を示す断面図である。
【図１８】第６の実施形態の変形例を示す断面図である。
【符号の説明】
【０１３０】
９ａ：下部電極
１０ａ：容量絶縁膜
１１ａ：上部電極
１２、１３、４１、４２、５５、８２：Ａｌ2Ｏ3膜
１０１：強誘電体キャパシタ
１０２：ＭＯＳトランジスタ
１０３：ビット線
１０４：ワード線
１０５：プレート線
【図１】
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【図２Ａ】
2006278939.tif 000004
【図２Ｂ】
2006278939.tif 000005
【図２Ｃ】
2006278939.tif 000006
【図２Ｄ】
2006278939.tif 000007
【図２Ｅ】
2006278939.tif 000008
【図２Ｆ】
2006278939.tif 000009
【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
2006278939.tif 000019
【図６Ｂ】
2006278939.tif 000020
【図６Ｃ】
2006278939.tif 000021
【図６Ｄ】
2006278939.tif 000022
【図６Ｅ】
2006278939.tif 000023
【図６Ｆ】
2006278939.tif 000024
【図６Ｇ】
2006278939.tif 000025
【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
2006278939.tif 000031
【図８Ｃ】
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【図８Ｄ】
2006278939.tif 000033
【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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