(57)【要約】【課題】  電流のリークが生じにくい半導体装置を提供する。【解決手段】  半導体基板１に形成された素子分離膜２と、高電圧駆動トランジスタのゲート酸化膜３ａと、ゲート酸化膜３ａ上に形成されたゲート電極４ａと、半導体基板１に形成され、低電圧駆動トランジスタのソース及びドレインとして機能する不純物領域７ｂと、半導体基板１上、素子分離膜２ａ，２ｂ上及びゲート電極４ａ上それぞれに形成された第１のエッチングストッパー膜９と、第１のエッチングストッパー膜９上に形成され、不純物領域７ｂの上方に位置する第２のエッチングストッパー膜１０と、第１のエッチングストッパー膜９上、及び第２のエッチングストッパー膜１０上に形成された絶縁膜１１と、絶縁膜１１に形成され、不純物領域７ｂ上に位置する接続孔１１ｂとを具備する。【選択図】      図１
2006222337.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、第１のトランジスタを他の領域から分離する第１の素子分離膜、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜、及び第２のトランジスタを他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記チャネル領域に位置する前記半導体基板上に、ゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記半導体基板に、前記第２のトランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記ゲート電極上、及び前記不純物領域上に、第１のエッチングストッパー膜を形成する工程と、
前記第１のエッチングストッパー膜上に、第２のエッチングストッパー膜を形成する工程と、
前記第１のエッチングストッパー膜をストッパーとしたエッチングを用いることにより、前記第２のエッチングストッパー膜を、前記周辺絶縁膜の上方から除去する工程と、
前記第１のエッチングストッパー膜上及び前記第２のエッチングストッパー膜上に、層間絶縁膜を形成する工程と、
前記第２のエッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
半導体基板に、第１のトランジスタを他の領域から分離する第１の素子分離膜、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜、及び第２のトランジスタを他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記チャネル領域に位置する前記半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に、ゲート電極を形成する工程と、
前記半導体基板に、前記第２のトランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記ゲート電極上、及び前記不純物領域上に、エッチングストッパー膜を形成する工程と
前記エッチングストッパー膜を前記周辺絶縁膜上から除去する工程と、
前記エッチングストッパー膜上及び前記周辺絶縁膜上に、層間絶縁膜を形成する工程と、
前記エッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程と、
を具備する半導体装置の製造方法。
【請求項３】
前記接続孔を形成する工程の後に、前記半導体装置に光を照射する工程を具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板に、第１の素子領域を他の領域から分離する第１の素子分離膜、及び第２の素子領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記第１の素子領域に位置する前記半導体基板上に、トンネル酸化膜を形成する工程と、
前記トンネル酸化膜上にフローティングゲートを形成する工程と、
前記第２の素子領域に位置する前記半導体基板に、トランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜、前記第２の素子分離膜、前記不純物領域上、及び前記フローティングゲート上に、第１のエッチングストッパー膜を形成する工程と、
前記第１のエッチングストッパー膜上に第２のエッチングストッパー膜を形成する工程と、
前記第１のエッチングストッパー膜をストッパーとしたエッチングを用いることにより、前記フローティングゲートの上方に位置する前記第２のエッチングストッパー膜を除去する工程と、
前記第１のエッチングストッパー膜上及び前記第２のエッチングストッパー膜上に、層間絶縁膜を形成する工程と、
前記第２のエッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程と、
を具備する半導体装置の製造方法。
【請求項５】
半導体基板に、第１の素子領域を他の領域から分離する第１の素子分離膜、及び第２の素子領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記第１の素子領域に位置する前記半導体基板上に、トンネル酸化膜を形成する工程と、
前記トンネル酸化膜上にフローティングゲートを形成する工程と、
前記第２の素子領域に位置する前記半導体基板に、トランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜、前記第２の素子分離膜、前記不純物領域上、及び前記フローティングゲート上に、エッチングストッパー膜を形成する工程と、
前記フローティングゲート上に位置する前記エッチングストッパー膜を除去する工程と、
前記フローティングゲート上及び前記エッチングストッパー膜上に、層間絶縁膜を形成する工程と、
前記エッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程と、
を具備する半導体装置の製造方法。
【請求項６】
半導体基板に形成され、第１のトランジスタを他の領域から分離する第１の素子分離膜と、
前記第１の素子分離膜から延伸することで前記半導体基板に形成され、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜と、
前記チャネル領域に位置する前記半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、第２のトランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記第２のトランジスタのソース及びドレインとして機能する不純物領域と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記ゲート電極上、及び前記不純物領域上に形成された第１のエッチングストッパー膜と、
前記第１のエッチングストッパー膜上に形成された第２のエッチングストッパー膜と、
前記第２のエッチングストッパー膜に設けられ、前記周辺絶縁膜上に位置する開口部と、
前記第１のエッチングストッパー膜上、及び前記第２のエッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜、前記第２のエッチングストッパー膜、及び前記第１のエッチングストッパー膜に形成され、前記不純物領域上に位置する接続孔と、
を具備する半導体装置。
【請求項７】
半導体基板に形成され、第１のトランジスタを他の領域から分離する第１の素子分離膜と、
前記第１の素子分離膜から延伸することで前記半導体基板に形成され、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜と、
前記チャネル領域に位置する前記半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、第２のトランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記第２のトランジスタのソース及びドレインとして機能する不純物領域と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記ゲート電極上、及び前記不純物領域上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜に形成され、前記周辺絶縁膜上に位置する開口部と、
前記周辺絶縁膜上及び前記エッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記不純物領域上に位置する接続孔と、
を具備する半導体装置。
【請求項８】
前記ゲート電極上及び前記不純物領域上それぞれに位置する金属シリサイド膜を更に具備する請求項６又は７のいずれか一項に記載の半導体装置。
【請求項９】
半導体基板に形成され、第１の素子領域を他の領域から分離する第１の素子分離膜と、
前記第１の素子領域に位置する前記半導体基板上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されたフローティングゲートと、
前記半導体基板に形成され、トランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記トランジスタのソース及びドレインとして機能する不純物領域と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記フローティングゲート上、及び前記不純物領域上に形成された第１のエッチングストッパー膜と、
前記第１のエッチングストッパー膜上に形成された第２のエッチングストッパー膜と、
前記第２のエッチングストッパー膜に設けられ、前記フローティングゲートの上方に位置する開口部と、
前記第１のエッチングストッパー膜上、及び前記第２のエッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜、前記第２のエッチングストッパー膜、及び前記第１のエッチングストッパー膜に形成され、前記不純物領域上に位置する接続孔と、
を具備する半導体装置。
【請求項１０】
半導体基板に形成され、第１の素子領域を他の領域から分離する第１の素子分離膜と、
前記第１の素子領域に位置する前記半導体基板上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されたフローティングゲートと、
前記半導体基板に形成され、トランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記トランジスタのソース及びドレインとして機能する不純物領域と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記フローティングゲート上、及び前記不純物領域上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜に形成され、前記フローティングゲート上に位置する開口部と、
前記エッチングストッパー膜上及び前記フローティングゲート上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記不純物領域上に位置する接続孔と、
を具備する半導体装置。
【請求項１１】
前記フローティングゲート上及び前記不純物領域上それぞれに位置する金属シリサイド膜を更に具備する請求項９又は１０に記載の半導体装置。
【請求項１２】
前記第１のエッチングストッパー膜は、前記第２のエッチングストッパー膜で覆われている領域が、他の領域と比べて厚い請求項６又は９に記載の半導体装置。
【請求項１３】
前記開口部は、前記第１のエッチングストッパー膜をストッパーとしたエッチングを用いて、前記第２のエッチングストッパー膜をパターニングすることにより形成されている、請求項６，９又は１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１のエッチングストッパー膜は酸化シリコン膜であり、前記第２のエッチングストッパー膜は窒化シリコン膜である請求項６，９，１２又は１３に記載の半導体装置。
【請求項１５】
前記エッチングストッパー膜は窒化シリコン膜である請求項７又は１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、電流のリークが生じにくい半導体装置の製造方法及び半導体装置に関する。また、本発明は、不揮発メモリのリテンション特性の低下を抑制することができる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図６（Ａ）は、従来の半導体装置の第１の例を説明する為の平面図である。図６（Ｂ）は図６（Ａ）のＡ−Ａ断面図であり、図６（Ｃ）は図６（Ａ）のＢ−Ｂ断面図である。この半導体装置は、第１素子領域１００ａに高電圧駆動トランジスタを有し、第２素子領域１００ｂに低電圧駆動トランジスタを有している。なお、図６（Ａ）では、図６（Ｂ）及び図６（Ｃ）に示した素子分離膜、タングステンプラグ、及びＡｌ合金配線を省略している。
【０００３】
第１素子領域１００ａに形成された高電圧駆動トランジスタの素子分離膜１０２ａは、ＬＯＣＯＳ酸化法により形成されている。素子分離膜１０２ａは、高電圧駆動トランジスタを他の領域から分離するとともに、高電圧駆動トランジスタのチャネル領域を、ソース及びドレインとして機能する２つの不純物領域１０７ａから分離している。チャネル領域と不純物領域１０７ａの間では、素子分離膜１０２ａの下に位置するシリコン基板１０１に低濃度不純物領域１０６ａが形成されている。チャネル領域に位置するシリコン基板１０１上には、ゲート酸化膜１０３ａ、及びポリシリコンからなるゲート電極１０４ａが形成されている。
【０００４】
第２素子領域１００ｂに形成された低電圧駆動トランジスタの素子分離膜１０２ｂは、シリコン基板１０１に形成された溝に埋め込まれている。チャネル領域上には、ゲート酸化膜１０３ｂ、及びポリシリコンからなるゲート電極１０４ｂがこの順に積層されている。チャネル領域に隣接するシリコン基板１０１には、２つの低濃度不純物領域１０６ｂ、ならびにソース及びドレインとして機能する２つの不純物領域１０７ｂが形成されている。
【０００５】
なお、ゲート電極１０４ａ，１０４ｂそれぞれの側壁には、サイドウォール１０５ａ，１０５ｂが形成されている。また、ゲート電極１０４ａ及び不純物領域１０７ａそれぞれの上には、コバルトシリサイド膜１０８ａが形成されており、ゲート電極１０４ｂ及び不純物領域１０７ｂそれぞれ上には、コバルトシリサイド膜１０８ｂが形成されている。
【０００６】
第１素子領域１００ａ、及び第２素子領域１００ｂそれぞれ上には、エッチングストッパーである窒化シリコン膜１０９、及び、窒化シリコン膜１０９上に位置し、酸化シリコンを主成分とする層間絶縁膜１１０が形成されている。層間絶縁膜１１０には、高電圧駆動トランジスタの不純物領域１０７ａの上方に位置する接続孔１１０ａ、及び低電圧駆動トランジスタの不純物領域１０７ｂの上方に位置する接続孔１１０ｂそれぞれが、エッチングにより形成されている。接続孔１１０ａ，１１０ｂそれぞれには、タングステンプラグ１１１ａ，１１１ｂが埋め込まれている、また、層間絶縁膜１１０上には、タングステンプラグ１１１ａ，１１１ｂそれぞれに接続するＡｌ合金配線１１２ａ，１１２ｂが形成されている。
【０００７】
図７は、従来の半導体装置の第２の例を説明する為の断面図である。本半導体装置は、第１素子領域１２０ａに不揮発メモリを有している。素子分離膜１２２はシリコン基板１０１に埋め込まれている。不揮発メモリは、シリコン基板１２１に形成されたトンネル酸化膜１２３ａ、及びトンネル酸化膜１２３ａ上に形成されたフローティングゲート１２４を有している。フローティングゲートに隣接するシリコン基板１２１には、低濃度不純物領域１２６ａ、並びにソース及びドレインとして機能する不純物領域１２７ａが形成されている。
【０００８】
また、第２素子領域１２０ｂには、トランジスタが形成されている。このトランジスタのチャネル領域上には、ゲート酸化膜１２３ｂ、及びポリシリコンからなるゲート電極１２４ｂがこの順に積層されている。チャネル領域に隣接するシリコン基板１２１には、２つの低濃度不純物領域１２６ａ、ならびにソース及びドレインとして機能する２つの不純物領域１２７ｂが形成されている。
【０００９】
なお、フローティングゲート１２４ａ及びゲート電極１２４ｂそれぞれの側壁には、サイドウォール１２５ａ，１２５ｂが形成されている。また、フローティングゲート１２４ａ及び不純物領域１２７ａそれぞれの上には、コバルトシリサイド膜１２８ａが形成されており、ゲート電極１２４ｂ及び不純物領域１２７ｂそれぞれ上には、コバルトシリサイド膜１２８ｂが形成されている。
【００１０】
不揮発メモリ及びトランジスタそれぞれ上には、エッチングストッパーである窒化シリコン膜１２９、及び、窒化シリコン膜１２９上に位置し、酸化シリコンを主成分とする層間絶縁膜１３０が形成されている。層間絶縁膜１３０には、不純物領域１２７ａ，１２７ｂそれぞれの上方に位置する接続孔１３０ａ，１３０ｂが、エッチングにより形成されている。接続孔１３０ａ，１３０ｂそれぞれには、タングステンプラグ１３１ａ，１３１ｂが埋め込まれている、また、層間絶縁膜１３０上には、タングステンプラグ１３１ａ，１３１ｂそれぞれに接続するＡｌ合金配線１３２ａ，１３２ｂが形成されている。
【００１１】
上記した第１の例及び第２の例それぞれにおいて、不純物領域１０７ｂ，１２７ｂは狭いため、接続孔１１０ｂ，１３０ｂの一部が素子分離膜１０２ｂ，１２２の上方に位置することがある。素子分離膜１０２ｂ，１２２は、層間絶縁膜１１０，１３０と同じ酸化シリコン膜により形成されているが、素子分離膜１０２ｂと層間絶縁膜１１０の間、及び素子分離膜１２２と層間絶縁膜１３０の間それぞれには、窒化シリコン膜１０９，１２９が形成されている。このため、接続孔１１０ｂ，１３０ｂの一部が素子分離膜１０２ｂ，１２２の上方に位置しても、素子分離膜１０２ｂ，１２２がエッチングされることが抑制される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
第１の例に示す構造を有する半導体装置において、光を照射しながら電気的特性を試験することがある。光が照射されることにより、エッチングストッパーには正孔及び電子が生成するが、エッチングストッパーはゲート電極に接続しているため、正孔及び電子の一方（例えばＮチャンネルトランジスタの場合は電子）は、ゲート電極に移動し、正孔及び電子の他方がエッチングストッパー内に残留する。
【００１３】
エッチングストッパーは素子分離膜上にも形成されているため、エッチングストッパー内に正孔又は電子が残留すると、エッチングストッパーが帯電するため、このエッチングストッパーの下方に位置するシリコン基板には反転層（例えば図６（Ｃ）において符号１０１ａで示す部分）が形成される。反転層が形成されると、高電圧駆動トランジスタのソース−ドレイン間にリーク電流が流れることがある。
【００１４】
また、第２の例に示す構造において、不揮発メモリのリテンション（Retention）特性すなわち電荷保持特性が、所望の特性より低くなることがある。これは、エッチングストッパー膜が不揮発メモリ上にも形成されていることに起因すると考えられる。
【００１５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、電流のリークが生じにくい半導体装置の製造方法及び半導体装置を提供することにある。また、本発明の他の目的は、不揮発メモリのリテンション特性の低下を抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板に、第１のトランジスタを他の領域から分離する第１の素子分離膜、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜、及び第２のトランジスタを他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記チャネル領域に位置する前記半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記半導体基板に、前記第２のトランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記ゲート電極上、及び前記不純物領域上に、第１のエッチングストッパー膜を形成する工程と、
前記第１のエッチングストッパー膜上に、第２のエッチングストッパー膜を形成する工程と、
前記第１のエッチングストッパー膜をストッパーとしたエッチングを用いることにより、前記第２のエッチングストッパー膜を、前記周辺絶縁膜の上方から除去する工程と、
前記第１のエッチングストッパー膜上及び前記第２のエッチングストッパー膜上に、層間絶縁膜を形成する工程と、
前記第２のエッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程とを具備する。
【００１７】
この半導体装置の製造方法によれば、第２のエッチングストッパー膜は、周辺絶縁膜上に開口部を有しているため、周辺絶縁膜上における面積が従来と比べて小さくなる。従って、第２のエッチングストッパー膜が帯電することにより、周辺絶縁膜を介して第２のエッチングストッパー膜の下方に位置する半導体基板に、反転層が形成されても、この反転層の面積は従来と比べて小さくなる。従って、第１のトランジスタからの電流のリークが抑制される。
【００１８】
また、第２のエッチングストッパー膜をエッチングで除去する際に、第１のエッチングストッパー膜をエッチングストッパーとして用いている。このため、エッチング時に周辺絶縁膜にはダメージが加わらない。
【００１９】
本発明に係る他の半導体装置の製造方法は、半導体基板に、第１のトランジスタを他の領域から分離する第１の素子分離膜、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜、及び第２のトランジスタを他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記チャネル領域に位置する前記半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記半導体基板に、前記第２のトランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記ゲート電極上、及び前記不純物領域上に、エッチングストッパー膜を形成する工程と
前記エッチングストッパー膜を前記周辺絶縁膜上から除去する工程と、
前記エッチングストッパー膜上及び前記周辺絶縁膜上に、層間絶縁膜を形成する工程と、
前記エッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程とを具備する。
【００２０】
これらの半導体装置の製造方法において、接続孔を形成する工程の後に、半導体装置に光を照射する工程を具備してもよい。
【００２１】
本発明に係る他の半導体装置の製造方法は、半導体基板に、第１の素子領域を他の領域から分離する第１の素子分離膜、及び第２の素子領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記第１の素子領域に位置する前記半導体基板上に、トンネル酸化膜を形成する工程と、
前記トンネル酸化膜上にフローティングゲートを形成する工程と、
前記第２の素子領域に位置する前記半導体基板に、トランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜、前記第２の素子分離膜、前記不純物領域上、及び前記フローティングゲート上に、第１のエッチングストッパー膜を形成する工程と、
前記第１のエッチングストッパー膜上に第２のエッチングストッパー膜を形成する工程と、
前記第１のエッチングストッパー膜をストッパーとしたエッチングを用いることにより、前記フローティングゲートの上方に位置する前記第２のエッチングストッパー膜を除去する工程と、
前記第１のエッチングストッパー膜上及び前記第２のエッチングストッパー膜上に、層間絶縁膜を形成する工程と、
前記第２のエッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程と、
を具備する。
【００２２】
この半導体装置の製造方法によれば、第２のエッチングストッパー膜には、不揮発メモリのフローティングゲート上に位置する開口部が形成されている。このため、不揮発メモリのリテンション特性の低下を抑制することができる。また、第２のエッチングストッパー膜をエッチングで除去する際に、マスク膜を第１のエッチングストッパーとして用いている。このため、フローティングゲートにはエッチングによるダメージが発生しない。
【００２３】
本発明に係る他の半導体装置の製造方法は、半導体基板に、第１の素子領域を他の領域から分離する第１の素子分離膜、及び第２の素子領域を他の領域から分離する第２の素子分離膜それぞれを形成する工程と、
前記第１の素子領域に位置する前記半導体基板上に、トンネル酸化膜を形成する工程と、
前記トンネル酸化膜上にフローティングゲートを形成する工程と、
前記第２の素子領域に位置する前記半導体基板に、トランジスタのソース及びドレインとなる不純物領域を形成する工程と、
前記第１の素子分離膜、前記第２の素子分離膜、前記不純物領域上、及び前記フローティングゲート上に、エッチングストッパー膜を形成する工程と、
前記フローティングゲート上に位置する前記エッチングストッパー膜を除去する工程と、
前記フローティングゲート上及び前記エッチングストッパー膜上に、層間絶縁膜を形成する工程と、
前記エッチングトッパー膜をストッパーとしたエッチングを用いて、前記層間絶縁膜に、前記不純物領域上に位置する接続孔を形成する工程とを具備する。
【００２４】
本発明に係る半導体装置は、半導体基板に形成され、第１のトランジスタを他の領域から分離する第１の素子分離膜と、
前記第１の素子分離膜から延伸することで前記半導体基板に形成され、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜と、
前記チャネル領域に位置する前記半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、第２のトランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記第２のトランジスタのソース及びドレインとして機能する不純物領域と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記ゲート電極上、及び前記不純物領域上に形成された第１のエッチングストッパー膜と、
前記第１のエッチングストッパー膜上に形成された第２のエッチングストッパー膜と、
前記第２のエッチングストッパー膜に設けられ、前記周辺絶縁膜上に位置する開口部と、
前記第１のエッチングストッパー膜上、及び前記第２のエッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜、前記第２のエッチングストッパー膜、及び前記第１のエッチングストッパー膜に形成され、前記不純物領域上に位置する接続孔とを具備する。
【００２５】
本発明に係る他の半導体装置は、半導体基板に形成され、第１のトランジスタを他の領域から分離する第１の素子分離膜と、
前記第１の素子分離膜から延伸することで前記半導体基板に形成され、前記第１のトランジスタのチャネル領域の周囲に位置する周辺絶縁膜と、
前記チャネル領域に位置する前記半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板に形成され、第２のトランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記第２のトランジスタのソース及びドレインとして機能する不純物領域と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記周辺絶縁膜上、前記ゲート電極上、及び前記不純物領域上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜に形成され、前記周辺絶縁膜上に位置する開口部と、
前記周辺絶縁膜上及び前記エッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記不純物領域上に位置する接続孔とを具備する。
【００２６】
これらの半導体装置において、ゲート電極上及び前記不純物領域上それぞれに位置する金属シリサイド膜を更に具備してもよい。
【００２７】
本発明に係る他の半導体装置は、半導体基板に形成され、第１の素子領域を他の領域から分離する第１の素子分離膜と、
前記第１の素子領域に位置する前記半導体基板上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されたフローティングゲートと、
前記半導体基板に形成され、トランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記トランジスタのソース及びドレインとして機能する不純物領域と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記フローティングゲート上、及び前記不純物領域上に形成された第１のエッチングストッパー膜と、
前記第１のエッチングストッパー膜上に形成された第２のエッチングストッパー膜と、
前記第２のエッチングストッパー膜に設けられ、前記フローティングゲートの上方に位置する開口部と、
前記第１のエッチングストッパー膜上、及び前記第２のエッチングストッパー膜上に形成された層間絶縁膜と、
前記層間絶縁膜、前記第２のエッチングストッパー膜、及び前記第１のエッチングストッパー膜に形成され、前記不純物領域上に位置する接続孔とを具備する。
【００２８】
本発明に係る他の半導体装置は、半導体基板に形成され、第１の素子領域を他の領域から分離する第１の素子分離膜と、
前記第１の素子領域に位置する前記半導体基板上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されたフローティングゲートと、
前記半導体基板に形成され、トランジスタを他の領域から分離する第２の素子分離膜と、
前記半導体基板に形成され、前記トランジスタのソース及びドレインとして機能する不純物領域と、
前記第１の素子分離膜上、前記第２の素子分離膜上、前記フローティングゲート上、及び前記不純物領域上に形成されたエッチングストッパー膜と、
前記エッチングストッパー膜に形成され、前記フローティングゲート上に位置する開口部と、
前記エッチングストッパー膜上及び前記フローティングゲート上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記エッチングストッパー膜に形成され、前記不純物領域上に位置する接続孔とを具備する。
【００２９】
これらの半導体装置において、前記フローティングテーと上及び前記不純物領域上それぞれに位置する金属シリサイド膜を更に具備してもよい。
【００３０】
前記第１のエッチングストッパー膜は、前記第２のエッチングストッパー膜が形成されている領域が、他の領域と比べて厚くてもよい。
【００３１】
前記開口部は、前記第１のエッチングストッパー膜をストッパーとしたエッチングを用いて、前記第２のエッチングストッパー膜をパターニングすることにより形成されていてもよい。
前記第１のエッチングストッパー膜は、例えば酸化シリコン膜であり、前記第２のエッチングストッパー膜は、例えば窒化シリコン膜である。また、前記エッチングストッパー膜は、例えば窒化シリコン膜である。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明の第１の実施形態について説明する。図１（Ａ）は、第１の実施形態に係る半導体装置の構成を説明する為の平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ断面図であり、図１（Ｃ）は、図１（Ａ）のＢ−Ｂ断面図である。この半導体装置は、第１素子領域１ａに高電圧駆動トランジスタを有しており、第２素子領域１ｂに低電圧駆動トランジスタを有している。高電圧駆動トランジスタの動作電圧は、例えば２０Ｖ以上５０Ｖ以下であり、低電圧駆動トランジスタの動作電圧は、例えば１．８Ｖ以上６．５Ｖ以下である。なお、図１（Ａ）では、図１（Ｂ）及び（Ｃ）に示した素子分離膜、タングステンプラグ、及びＡｌ合金配線を省略している。
【００３３】
図１（Ａ）及び図１（Ｂ）に示すように、第１素子領域１ａにおいて、高電圧駆動トランジスタは素子分離膜２ａによって他の領域から分離されている。素子分離膜２ａは、ＬＯＣＯＳ酸化法により形成されており、高電圧駆動トランジスタのチャネル領域を形成するための開口部２ｃ、ならびに高電圧駆動トランジスタのソース及びドレインを形成するための２つの開口部２ｄを有している。
【００３４】
開口部２ｃ内に位置するシリコン基板１上には、ゲート酸化膜３ａが形成されている。ゲート酸化膜３ａ上には、ポリシリコンからなるゲート電極４ａが形成されている。２つの開口部２ｄそれぞれ内に位置するシリコン基板１には、ソース及びドレインとなる不純物領域７ａが形成されている。なお、開口部２ｃと開口部２ｄの間では、素子分離膜２ａの下方に位置するシリコン基板１に、低濃度不純物領域６ａが形成されている。
【００３５】
第２素子領域１ｂにおいて、低電圧駆動トランジスタは素子分離膜２ｂによって他の領域から分離されている。素子分離膜２ｂは、トレンチアイソレーション法により形成されており、シリコン基板１に設けられた溝の中に埋め込まれている。素子分離膜２ｂの開口部２ｅ内に位置するシリコン基板には、低濃度不純物領域６ｂ及び不純物領域７ｂが、チャネル領域の両脇それぞれに形成されている。チャネル領域となるシリコン基板１には、ゲート酸化膜３ｂが形成されており、ゲート酸化膜３ｂ上にはポリシリコンからなるゲート電極４ｂが形成されている。
【００３６】
ゲート電極４ａ，４ｂそれぞれの側壁には、サイドウォール５ａ，５ｂが形成されている。サイドウォール５ａ，５ｂそれぞれは、下地膜である酸化シリコン膜（図示せず）上に窒化シリコン膜を形成したものである。また、ゲート電極４ａ上及び不純物領域７ａ上、ならびにゲート電極４ｂ上及び不純物領域７ａ，７ｂ上それぞれには、低抵抗化を目的としてコバルトシリサイド（ＣｏＳｉ２）膜８ａ，８ｂが形成されている。
【００３７】
高電圧駆動トランジスタ及び低電圧駆動トランジスタそれぞれ上には、第１のエッチングストッパー膜である酸化シリコン膜９が形成されている。酸化シリコン膜９上には、ゲート電極４ａ，４ｂそれぞれの一部の上方、並びに不純物領域７ａ，７ｂそれぞれの上方に位置する窒化シリコン膜１０が形成されている。窒化シリコン膜１０は第２のエッチングストッパー膜であり、高電圧駆動トランジスタ及び低電圧駆動トランジスタそれぞれの全面上に形成された後、酸化シリコン膜９をマスクとしたエッチングにより、ゲート電極４ａ，４ｂそれぞれの一部の上方及び不純物領域７ａ，７ｂそれぞれの上方を除いて開口することにより、パターニングされている。なお、酸化シリコン膜９のうち、窒化シリコン膜１０が形成されてない領域は、窒化シリコン膜１０が形成されている領域と比較して薄い。
【００３８】
酸化シリコン膜９上及び窒化シリコン膜１０上には、酸化シリコン膜を主成分とする層間絶縁膜１１が形成されている。層間絶縁膜１１、窒化シリコン膜１０及び酸化シリコン膜９には、ゲート電極４ａの前記一部上及び不純物領域７ａ上それぞれに位置する接続孔１１ａ、ゲート電極４ｂの前記一部上に位置する接続孔（図示せず）、並びに不純物領域７ｂ上に位置する接続孔１１ｂそれぞれが、エッチングにより形成されている。窒化シリコン膜１０は、接続孔それぞれを形成するときにエッチングストッパーとして機能する。
【００３９】
半導体装置の電気的特性を調べる場合など、半導体装置に光を照射した場合、窒化シリコン膜１０内で電子及び正孔が生成し、これらの電子及び正孔のいずれかがゲート電極４ａに移動することにより、ゲート電極４ａの周囲に位置する窒化シリコン膜１０が帯電することがある。窒化シリコン膜１０が帯電すると、この窒化シリコン膜１０の下方に位置するシリコン基板１に反転層が形成され、高電圧駆動トランジスタにおいて電流のリークを生じさせる。
【００４０】
これに対し、本実施形態では、窒化シリコン膜１０は、ゲート電極４ａの一部の上方及び不純物領域７ａ，７ｂの上方を除いて除去されている。このように、ゲート電極４ａの周囲には窒化シリコン膜１０が設けられていないため、窒化シリコン膜１０が帯電しても、シリコン基板１には反転層が形成されない。従って、高電圧駆動トランジスタにおいて電流のリークを抑制することができる。
【００４１】
なお、接続孔１１ａ，１１ｂそれぞれには、タングステンプラグ１２ａ，１２ｂが埋め込まれている。層間絶縁膜１１上には、タングステンプラグ１２ａ，１２ｂに接続するＡｌ合金配線１３ａ，１３ｂが形成されている。また、ゲート電極４ｂ上の接続孔にもタングステンプラグ（図示せず）が埋め込まれており、層間絶縁膜１１上には、このタングステンプラグに接続するＡｌ合金配線（図示せず）が形成されている。
【００４２】
次に、図２、図３、図４及び図１をこの順に参照して、図１に示した半導体装置の製造方法について説明する。図２、図３及び図４それぞれにおいて、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図を示している。
【００４３】
まず、図２（Ａ）、図２（Ｂ）及び図２（Ｃ）それぞれに示すように、シリコン基板１の表面に、酸化シリコン膜及び窒化シリコン膜（ともに図示せず）を、この順にＣＶＤ法により積層する。次いで、窒化シリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして窒化シリコン膜をエッチングする。これにより、窒化シリコン膜には、第１素子領域１ａに位置する開口パターンが形成される。
【００４４】
次いで、レジストパターンをマスクとしてシリコン基板１に不純物イオンを注入する。このとき、イオンの注入エネルギーを、窒化シリコン膜を突き抜けないように調整する。これにより、第１素子領域１ａには、低濃度不純物領域６ａが形成される。その後、レジストパターンを除去する。
【００４５】
次いで、シリコン基板１を熱酸化する。これにより、第１素子領域１ａには、素子分離膜２ａが形成される。その後、窒化シリコン膜及び酸化シリコン膜を除去する。
【００４６】
次いで、第２素子領域１ｂに位置するシリコン基板１に、素子分離膜２ｂを埋め込むための溝を、エッチングにより形成する。次いで、この溝の中及びシリコン基板１上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、シリコン基板１上に位置する酸化シリコン膜を、ＣＭＰ法により研磨除去する。これにより、第２素子領域１ｂに位置するシリコン基板１には、素子分離膜２ｂが埋め込まれる。
【００４７】
次いで、シリコン基板１を熱酸化する。これにより、シリコン基板１には、第１素子領域１ａに位置するゲート酸化膜３ａ、及び第２素子領域１ｂのシリコン基板１上に位置する熱酸化膜（図示せず）が形成される。次いで、第１素子領域１ａをフォトレジスト膜で覆った後、第２素子領域１ｂ上に位置する熱酸化膜を、エッチングにより除去する。次いで、フォトレジスト膜を除去した後、シリコン基板１を再度熱酸化する。これにより、第２素子領域１ｂにはゲート酸化膜３ｂが形成され、かつ、第１素子領域１ａに位置するゲート酸化膜３ａが厚くなる。
【００４８】
次いで、第１素子領域１ａ及び第２素子領域１ｂ上に、ポリシリコン膜をＣＶＤ法により形成し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３ａ，３ｂ上それぞれにはゲート電極４ａ，４ｂが形成される。
【００４９】
次いで、ゲート電極４ａ，４ｂ及び素子分離膜２ａ，２ｂをマスクとして、シリコン基板１に不純物を注入する。これにより、第２素子領域１ｂには低濃度不純物領域６ｂが形成される。なお、第１素子領域１ａの不純物領域７ａが形成される領域にも不純物が注入される。
【００５０】
次いで、ゲート電極４ａ，４ｂ上を含む全面上に、下地膜となる酸化シリコン膜をＣＶＤ法により形成し、更にその上に窒化シリコン膜をＣＶＤ法により形成する。そして、窒化シリコン膜及び酸化シリコン膜をエッチバックする。これによりゲート電極４ａ，４ｂの側壁それぞれには、サイドウォール５ａ，５ｂが形成される。
【００５１】
次いで、ゲート電極４ａ，４ｂ、素子分離膜２ａ，２ｂ、及びサイドウォール５ｂをマスクとして、シリコン基板１に不純物を注入する。これにより、第１素子領域１ａ、第２素子領域１ｂそれぞれには、不純物領域７ａ，７ｂが形成される。
【００５２】
次いで、第１素子領域１ａ及び第２素子領域１ｂそれぞれの全面上に、コバルト膜（図示せず）をスパッタリング法により形成する。次いで、シリコン基板１、ゲート電極４ａ，４ｂ、及びコバルト膜それぞれを加熱する。これにより、ゲート電極４ａ及び不純物領域７ａそれぞれの表面、ならびにゲート電極４ｂ及び不純物領域７ｂそれぞれの表面には、コバルトシリサイド膜８ａ，８ｂが形成される。素子分離膜２ａ，２ｂそれぞれ上を含む全面上から、シリサイド化していないコバルトを除去する。
【００５３】
次いで、図３（Ａ）、（Ｂ）及び（Ｃ）それぞれに示すように、素子分離膜２ａ，２ｂ上、ゲート電極４ａ，４ｂ上、及び不純物領域７ａ，７ｂ上それぞれを含む全面上に、酸化シリコン膜９をＣＶＤ法により形成する。次いで、酸化シリコン膜９の全面上に、窒化シリコン膜１０をＣＶＤ法により形成する。
【００５４】
次いで、図４（Ａ）、（Ｂ）、及び（Ｃ）それぞれに示すように、窒化シリコン膜１０の全面上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜１０上にはレジストパターン５０が形成される。
【００５５】
次いで、レジストパターン５０をマスクとし、かつ酸化シリコン膜９をエッチングストッパーとして、窒化シリコン膜１０をエッチングし、開口部を形成する。これにより、窒化シリコン膜１０は、ゲート電極４ａ，４ｂそれぞれの一部の上方、並びに不純物領域７ａ，７ｂそれぞれの上方を除いて除去される。この工程において、酸化シリコン膜９は、レジストパターン５０で覆われている領域が、他の領域と比べて厚くなる。
【００５６】
その後、図１（Ｂ）及び（Ｃ）に示すように、レジストパターン５０を除去する。次いで、第１素子領域１ａ及び第２素子領域１ｂそれぞれの全面上に、酸化シリコンを主成分とする層間絶縁膜１１を形成する。次いで、層間絶縁膜１１の表面を、ＣＭＰ法により研磨して平坦化する。次いで、層間絶縁膜１１上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜１１上にはレジストパターンが形成される。
【００５７】
次いで、このレジストパターンをマスクとして層間絶縁膜１１をエッチングする。これにより、層間絶縁膜１１、窒化シリコン膜１０及び酸化シリコン膜９には、ゲート電極４ａ，不純物領域７ａそれぞれ上に位置する接続孔１１ａ、並びに不純物領域７ｂ上に位置する接続孔１１ａ，１１ｂが形成される。また、層間絶縁膜１１、窒化シリコン膜１０及び酸化シリコン膜９には、ゲート電極４ｂ上に位置する接続孔（図示せず）も形成される。
【００５８】
不純物領域７ｂは狭いため、マスクずれによって接続孔１１ｂの一部が、酸化シリコン膜からなる素子分離膜２ｂの上方に位置することがある。しかし、層間絶縁膜１１と素子分離膜２ｂの間には、エッチングストッパーである窒化シリコン膜１０が設けられているため、接続孔１１ｂの位置がずれても、素子分離膜２ｂがエッチングされることが抑制される。
その後、レジストパターンを除去する。
【００５９】
次いで、接続孔それぞれの中、及び層間絶縁膜１１上それぞれに、タングステン膜をＣＶＤ法により形成し、層間絶縁膜１１上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、接続孔１１ａ，１１ｂそれぞれ内にはタングステンプラグ１２ａ，１２ｂが埋め込まれる。また、ゲート電極４ｂ上に位置する接続孔にもタングステンプラグ（図示せず）が埋め込まれる。
【００６０】
次いで、層間絶縁膜１１上にＡｌ合金膜を、スパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をパターニングする。これにより、層間絶縁膜１１上にはＡｌ合金配線１３ａ，１３ｂ、及びゲート電極４ｂ上のタングステンプラグに接続するＡｌ合金配線それぞれが形成される。
【００６１】
その後、半導体装置に光を照射しながら、半導体装置の電気的特性を検査する。上記したように、ゲート電極４ａの周囲に位置する素子分離膜２の下には、反転層が形成されない。従って、高電圧駆動トランジスタで生じる電流のリークを抑制することができる。
【００６２】
以上、本発明の第１の実施形態によれば、窒化シリコン膜１０は、ゲート電極４ａの一部の上方及び不純物領域７ａ，７ｂの上方を除いて除去されている。このように、ゲート電極４ａの周囲には窒化シリコン膜１０が設けられていないため、窒化シリコン膜１０が帯電しても、シリコン基板１には反転層が形成されない。従って、高電圧駆動トランジスタにおいて電流のリークを抑制することができる。
【００６３】
また、窒化シリコン膜１０をエッチングにより除去する場合、窒化シリコン膜１０とトランジスタの間に位置する酸化シリコン膜９が、エッチングストッパーとして機能するため、トランジスタにダメージが生じない。
【００６４】
図５は、第２の実施形態に係る半導体装置の製造方法について説明する断面図である。本実施形態に係る半導体装置は、不揮発メモリ及び低電圧駆動トランジスタを有している。低電圧駆動トランジスタの動作電圧は、例えば１．８Ｖ以上６．５Ｖ以下である。
【００６５】
まず、図５（Ａ）に示すように、シリコン基板２１に溝を形成する。次いで、この溝の中及びシリコン基板２１上に、酸化シリコン膜をＣＶＤ法により形成する。次いで、シリコン基板２１上に位置する酸化シリコン膜を、ＣＭＰ法により研磨除去する。これにより、シリコン基板２１には素子分離膜２２が埋め込まれる。素子分離膜２２は、第１素子領域２１ａに、不揮発メモリを形成するための開口部２２ａを有しており、第２素子領域２１ｂに、トランジスタを形成するための開口部２２ｂを有している。
【００６６】
次いで、シリコン基板２１を熱酸化する。これにより、開口部２２ａ内に位置するシリコン基板２１には、トンネル酸化膜２３ａが形成され、開口部２２ｂ内に位置するシリコン基板２１には、ゲート酸化膜２３ｂが形成される。なお、トンネル酸化膜２３ａとゲート酸化膜２３ｂは、それぞれ別の熱酸化工程によって形成されてもよい。
【００６７】
次いで、トンネル酸化膜２３ａ及びゲート酸化膜２３ｂ上を含む全面上に、ポリシリコン膜をＣＶＤ法により形成する。次いで、このポリシリコン膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして、ポリシリコン膜をエッチングする。これにより、トンネル酸化膜２３ａ上に位置するフローティングゲート２４ａ、及びゲート酸化膜２３ｂ上に位置するゲート電極２４ｂが形成される。その後、レジストパターンを除去する。
【００６８】
次いで、素子分離膜２２、フローティングゲート２４ａ、及びゲート電極２４ｂをマスクとして、シリコン基板２１に不純物を注入する。これにより、開口部２２ａ内に位置するシリコン基板２１、及び開口部２２ｂ内に位置するシリコン基板２１それぞれには、低濃度不純物領域２６ａ，２６ｂが形成される。
【００６９】
次いで、ゲート電極２４ｂ上を含む全面上に、下地膜となる酸化シリコン膜（図示せず）をＣＶＤ法により形成し、更にその上に、窒化シリコン膜をＣＶＤ法により形成する。次いで、窒化シリコン膜及び酸化シリコン膜をエッチバックする。これにより、フローティングゲート２４ａの側壁、及びゲート電極２４ｂの側壁それぞれに、サイドウォール２５ａ，２５ｂが形成される。
【００７０】
次いで、素子分離膜２２、フローティングゲート２４ａ、ゲート電極２４ｂ、及びサイドウォール２５ａ，２５ｂをマスクとして、シリコン基板２１に不純物を注入する。これにより、開口部２２ａ内に位置するシリコン基板２１には、不揮発メモリのソース及びドレインとなる不純物領域２７ａが形成され、開口部２２ｂ内に位置するシリコン基板２１には、低電圧駆動トランジスタのソース及びドレインとなる不純物領域２７ｂが形成される。
【００７１】
次いで、ゲート電極２４ｂ、及び不純物領域２７ａ，２７ｂを含む全面上に、コバルト膜をスパッタリング法により形成する。次いで、シリコン基板１、ゲート電極２４ｂ、及びコバルト膜それぞれを加熱する。これにより、不純物領域２７ａ上にはコバルトシリサイド膜２８ａが形成され、ゲート電極２４ｂ及び不純物領域２７ｂ上それぞれには、コバルトシリサイド膜２８ｂが形成される。その後、シリサイド化していないコバルト膜を除去する。
【００７２】
次いで、図５（Ｂ）に示すように、素子分離膜２２上、フローティングゲート２４ａ上、ゲート電極２４ｂ上、及び不純物領域２７ａ，２７ｂ上を含む全面上に、第１のエッチングストッパー膜である酸化シリコン膜２９を、ＣＶＤ法により形成する。次いで、酸化シリコン膜２９上に、第２のエッチングストッパー膜である窒化シリコン膜３０を、ＣＶＤ法により形成する。
【００７３】
次いで、図５（Ｃ）に示すように、窒化シリコン膜３０上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜３０上にはレジストパターン５１が形成される。次いで、このレジストパターン５１をマスクとして、窒化シリコン膜３０をエッチングし、開口部を形成する。これにより、窒化シリコン膜３０は、不純物領域２７ａ，２７ｂそれぞれの上方、及びゲート電極２４ｂの上方を除いて除去される。この工程において、酸化シリコン膜２９は、レジストパターン５１に覆われている領域が、他の領域より厚くなる。
【００７４】
その後、図５（Ｄ）に示すように、レジストパターン５１を除去する。次いで、酸化シリコン膜２９上及び窒化シリコン膜３０上に、酸化シリコンからなる層間絶縁膜３１をＣＶＤ法により形成する。次いで、層間絶縁膜３１の表面を、ＣＭＰ法により研磨して平坦化する。次いで、層間絶縁膜３１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜３１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとし、かつ窒化シリコン膜３０をエッチングストッパーとして、層間絶縁膜３１をエッチングする。これにより、層間絶縁膜３１には、不純物領域２７ａ，２７ｂそれぞれ上に位置する接続孔３１ａ，３１ｂが形成される。また、ゲート電極２４ｂ上にも、接続孔（図示せず）が形成される。
【００７５】
不純物領域２７ｂは狭いため、マスクずれによって接続孔３１ｂの一部が、酸化シリコン膜からなる素子分離膜２２の上方に位置することがある。しかし、層間絶縁膜３１と素子分離膜２２の間には窒化シリコン膜３０が設けられているため、接続孔３１ｂの位置がずれても、素子分離膜２２はエッチングされない。
その後、レジストパターンを除去する。
【００７６】
次いで、接続孔それぞれの中、及び層間絶縁膜３１上それぞれに、タングステン膜をＣＶＤ法により形成し、層間絶縁膜３１上に位置するタングステン膜をＣＭＰ法により研磨除去する。これにより、接続孔３１ａ，３１ｂそれぞれ内にはタングステンプラグ３２ａ，３２ｂが埋め込まれる。また、ゲート電極２４ｂ上に位置する接続孔内にも、タングステンプラグが埋め込まれる。
【００７７】
次いで、層間絶縁膜３１上にＡｌ合金膜を、スパッタリング法により形成する。次いで、Ａｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、Ａｌ合金膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金膜をパターニングする。これにより、層間絶縁膜３１上にはＡｌ合金配線３３ａ，３３ｂそれぞれが形成される。Ａｌ合金配線３３ａは、タングステンプラグ３２ａに接続し、Ａｌ合金配線３３ｂはタングステンプラグ３２ｂに接続する。また、層間絶縁膜３１上には、ゲート電極２４ｂ上のタングステンプラグに接続するＡｌ合金配線（図示せず）も形成される。
その後、レジストパターンを除去する。
【００７８】
本実施形態に係る半導体装置において、フローティングゲート２４ａに電荷を蓄積するときには、ドレインとなる不純物領域２７ａに、第１の電圧（例えば１０Ｖ）を印加する。これにより、電子はトンネル酸化膜２３ａを透過し、フローティングゲート２４ａに電荷が蓄積される。
【００７９】
フローティングゲート２４ａに電荷が蓄積されると、フローティングゲート２４ａの下方に位置するシリコン基板１には反転層が形成されるため、例えばドレインとなる不純物領域２７ａに、第１の電圧より十分小さい第２の電圧（例えば０．１Ｖ）を印加すると、ソース−ドレイン間に電流が流れる。これにより、フローティングゲートに電荷が蓄積されたことが確認できる。なお、フローティングゲートに電荷が蓄積されていない状態では、ドレインとなる不純物領域２７ａに第２の電圧を印加しても、ソース−ドレイン間には電流は流れない。
【００８０】
この第２の実施の形態によれば、不揮発メモリのフローティングゲート２４ａ上からは、窒化シリコン膜３０が除去されている。このため、不揮発メモリのリテンション特性の低下が抑制される。
【００８１】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第１の実施形態において、窒化シリコン膜１０が、ゲート電極４ａの周囲に位置する素子分離膜２ａ上から除去されていれば、上記した効果を得ることができる。また、第２の実施形態において、窒化シリコン膜１０がフローティングゲート２４ａ上から除去されていれば、上記した効果を得ることができる。
【００８２】
また、上記した第１及び第２の実施形態それぞれにおいて、酸化シリコン膜９が形成されていなくてもよい。この場合、第１の実施形態では、素子分離膜２ａ，２ｂ上、ゲート電極４ａ，４ｂ上、及び不純物領域７ａ，７ｂ上に窒化シリコン膜１０が形成され、第２の実施形態では、素子分離膜２２上、フローティングゲート２４ａ、ゲート電極２４ｂ上、及び不純物領域２７ａ，２７ｂ上に、窒化シリコン膜３０が形成される。次いで、窒化シリコン膜１０がエッチングにより、上記した実施形態と同形状にパターニングされる。その後、層間絶縁膜１１，３１が形成される。
【図面の簡単な説明】
【００８３】
【図１】（Ａ）は第１の実施形態に係る半導体装置の構成を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。
【図２】（Ａ）は図１の半導体装置の製造方法を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。
【図３】（Ａ）は図２の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。
【図４】（Ａ）は図３の次の工程を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。
【図５】（Ａ）は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図、（Ｂ）は（Ａ）の次の工程を説明する為の断面図、（Ｃ）は（Ｂ）の次の工程を説明する為の断面図、（Ｄ）は（Ｃ）の次の説明する為の断面図。
【図６】（Ａ）は従来の半導体装置の第１の例を説明する為の平面図、（Ｂ）は（Ａ）のＡ−Ａ断面図、（Ｃ）は（Ａ）のＢ−Ｂ断面図。
【図７】従来の半導体装置の第２の例を説明する為の断面図。
【符号の説明】
【００８４】
１，２１，１０１，１２１…シリコン基板、１ａ，２１ａ，１００ａ，１２０ａ…第１素子領域、１ｂ，２１ｂ，１００ｂ，１２０ｂ…第２素子領域、２ａ，２ｂ，２２，１０２ａ，１０２ｂ，１２２…素子分離膜、２ｃ，２ｄ，２ｅ，２２ａ，２２ｂ…開口部、３ａ，３ｂ，２３ｂ，１０３ａ，１０３ｂ，１２３ｂ…ゲート酸化膜、４ａ，４ｂ，２４ｂ，１０４ａ，１０４ｂ，１２４ｂ…ゲート電極、５ａ，５ｂ，２５ａ，２５ｂ，１０５ａ，１０５ｂ，１２５ａ，１２５ｂ…サイドウォール、６ａ，６ｂ，２６ａ，２６ｂ，１０６ａ，１０６ｂ，１２６ａ，１２６ｂ…低濃度不純物領域、７ａ，７ｂ，２７ａ，２７ｂ，１０７ａ，１０７ｂ，１２７ａ，１２７ｂ…不純物領域、８ａ，８ｂ，２８ａ，２８ｂ，１０８ａ，１０８ｂ，１２８ａ，１２８ｂ…コバルトシリサイド膜、９，２９…マスク膜、１０，３０，１０９，１２９…窒化シリコン膜、１１，３１，１１０，１３０…層間絶縁膜、１１ａ，１１ｂ，３１ａ，３１ｂ，１１０ａ，１１０ｂ，１３０ａ，１３０ｂ…接続孔、１２ａ，１２ｂ，３２ａ，３２ｂ，１１１ａ，１１１ｂ，１３１ａ，１３１ｂ…タングステンプラグ、１３ａ，１３ｂ，３３ａ，３３ｂ，１１２ａ，１１２ｂ，１３２ａ，１３２ｂ…Ａｌ合金配線、２３ａ，１２３ａ…トンネル酸化膜、２４ａ，１２４ａ…フローティングゲート、５０，５１…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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