(57)【要約】      （修正有）【課題】半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成する方法を提供する。【解決手段】第一の酸化物はトレンチの壁部に隣接した前記基板上に生成される。ポリシリコン層は前記コアエリアと前記ターミネーションエリアに蒸着される。このポリシリコン層は、前記コアエリアの前記トレンチの一部分にゲート領域を形成するように選択的にエッチングされる。このポリシリコン層のエッチングは、また、前記ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する。【選択図】図３
2006013487.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、
基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成し、
前記トレンチの壁部と底部に隣接した前記基板上に第一の酸化物層を生成し、
前記コアエリアと前記ターミネーションエリアにポリシリコン層を蒸着し、
前記コアエリアの前記トレンチの一部分にゲート領域を形成するように前記ポリシリコン層を選択的にエッチングし、ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する製造方法。
【請求項２】
請求項１に記載の製造方法であって、
さらに、
前記トレンチをエッチングする前に前記基板上に第二の酸化物層を生成し、
前記トレンチをエッチングする前に前記第二の酸化物層上に第一の窒化層を蒸着する製造方法。
【請求項３】
請求項２に記載の製造方法であって、
前記ポリシリコン層の選択的なエッチングは、前記ターミネーションエリアにおける前記ポリシリコン層から周辺構造を形成することを含む製造方法。
【請求項４】
請求項３に記載の製造方法であって、
さらに、
前記ポリシリコン層を選択的にエッチングする前に、前記ターミネーションエリアにおける前記ポリシリコン層の前記周辺構造部に選択的にドープすることを含む製造方法。
【請求項５】
請求項４に記載の製造方法であって、
前記選択的にエッチングされたポリシリコン層と前記第一の窒化層上に誘電体層を蒸着し、
前記ゲート領域と前記ゲートインターコネクト領域について、前記第一の酸化物層と前記誘電体層からゲート絶縁層を形成するように前記誘電体層を選択的にエッチングすることを含む製造方法。
【請求項６】
請求項５に記載の製造方法であって、
さらに、
前記誘電体層をエッチバックした後に前記コアエリアにおける前記第一の窒化層を除去し、
前記第一の窒化層を除去した後に前記トレンチに隣接した前記基板の上部にボデイ領域を埋め込み、
前記第一の窒化層を除去した後に前記ゲート領域に隣接した前記ボデイ領域の一部にソース領域を埋め込むことを含む製造方法。
【請求項７】
請求項６に記載の製造方法であって、
さらに
前記ボデイ領域と前記ソース領域を埋め込んだ後、第二の窒化層を蒸着し、前記第二の窒化層、前記ソース領域、前記ボデイ領域の一部を通じてソース／ボデイコンタクト開口部をエッチングで形成し、
前記ターミネーションエリアにおける前記第二の窒化膜を通じてゲートコンタクト開口部をエッチングで形成し、前記ゲートインターコネクト領域の一部を露出させ、
前記コアエリアの前記ソース領域と前記ボデイ領域の前記ソース／ボデイコンタクト開口部を通じて下方延伸されたソース／ボデイのコンタクトを形成し、
前記ターミネーションエリアの前記ゲートインターコネクト領域の前記ゲートコンタクトを通じて下方延伸されたゲートコンタクトを形成することを含む製造方法。
【請求項８】
トレンチＭＯＳＦＥＴの製造方法であって、
基板上に犠牲酸化物層を蒸着し、
前記犠牲酸化物層上に第一の窒化層を蒸着し、
前記第一の窒化層、前記犠牲酸化物層を通じて、基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成し、
第一のゲート絶縁領域の一部分を形成するように前記トレンチの壁部と底部に隣接した前記基板上に第一のゲート絶縁領域の一部分を生成し、
前記コアエリアと前記ターミネーションエリアにポリシリコン層を蒸着し、
前記コアエリアの前記トレンチの一部分にゲート領域を形成するように、かつ、前記ターミネーションエリアにゲートインターコネクト領域を形成するように前記ポリシリコン層をエッチバックし、
前記ゲート領域、前記ゲートインターコネクト領域、前記第一の窒化層上に誘電体層を蒸着し、
前記ゲート領域、前記ゲートインターコネクト領域について前記ゲート絶縁領域の上の第二の部分を形成するように前記誘電体層をエッチバックし、
前記コアエリアにおける第一の窒化層を除去し、
前記基板の下部にドレイン領域を形成するようにドレイン領域前記ゲート領域に隣接した前記基板の上部にボデイ領域を埋め込み、
前記ゲート領域に隣接した前記ボデイ領域にソース領域を埋め込み、
前記ソース領域が前記ボデイ領域によって前記ドレイン領域と分離されることを含む製造方法。
【請求項９】
請求項８に記載のトレンチＭＯＳＦＥＴの製造方法であって、
さらに
前記コアエリアでソース／ボデイコンタクト開口部を形成し、かつ、前記ターミネーションエリアでゲートコンタクトがなされるようにエッチングし、
第一の金属層から前記ソース領域と前記ボデイ領域との前記ソース／ボデイコンタクトを通じて下方延伸されたソース／ボデイのコンタクトを形成し、
前記ターミネーションエリアにおける前記第二の窒化膜を通じてゲートコンタクトがなされるようにエッチングし、前記第二の金属層からゲートインターコネクト領域との前記ゲートコンタクト開口部を通じて下方延伸されたゲートコンタクトを形成することを含む製造方法。
【請求項１０】
請求項８に記載の製造方法であって、
さらに、
前記ポリシリコン層を蒸着する前に、前記トレンチの前記底部に隣接した前記基板を選択的に埋め込むことを含む製造方法。
【請求項１１】
請求項８に記載の製造方法であって、
さらに、
前記ゲートインターコネクト領域の一部にダイオードを形成するように前記ターミネーションエリアにおける前記ポリシリコン層の一部を埋め込むことを含む製造方法。
【請求項１２】
請求項８に記載の製造方法であって、
さらに、前記ポリシリコン層のエッチバックは、前記ターミネーションエリアにおける温度セルを形成する製造方法。
【請求項１３】
請求項８に記載の製造方法であって、
さらに、前記トレンチを形成するエッチングは、前記ターミネーションエリアにおける周辺トレンチを形成し、
さらに、前記ポリシリコン層のエッチバックは、前記周辺トレンチにおけるフィールドキャパシタの第一電極を形成し、
さらに、前記ソース／ボデイコンタクトと前記ゲートコンタクトを形成する際に、前記フィールドキャパシタの第二電極を前記第一の金属層から形成することを含む製造方法。
【請求項１４】
トレンチＭＯＳＦＥＴであって、
コアエリアとターミネーションエリアを有する基板と、
前記基板に形成されたドレイン領域と、
前記コアエリアと前記ターミネーションエリアの一部分まで拡張して形成されたトレンチと、
前記トレンチと前記ターミネーションエリアまで拡張して形成されたポリシリコン層と、
前記コアエリアにおける前記ポリシリコン層の第一の部分はゲート領域を形成し、前記ターミネーションエリアにおける前記ポリシリコン層の第二の部分はゲートインターコネクト領域を形成するものであって、
前記ポリシリコン層について形成されたゲート絶縁領域と、
前記ドレイン領域上であって前記トレンチに隣接され、前記基板に形成されたボデイ領域と、
前記ボデイ領域によって前記ドレイン領域から分離され、前記トレンチに隣接されたボデイ領域に形成されたソース領域と、を含むトレンチＭＯＳＦＥＴ。
【請求項１５】
請求項１４に記載のトレンチＭＯＳＦＥＴであって、
さらに前記基板と前記ポリシリコン層との間に配された第一の誘電体層を含むトレンチＭＯＳＦＥＴ。
【請求項１６】
請求項１５に記載のトレンチＭＯＳＦＥＴであって、
さらに、
前記ソース領域と前記ボデイ領域と連結されたソース／ボデイコンタクトと、
前記トレンチの外側であって前記ターミネーションエリアにおける前記ポリシリコン層に連結されたゲートコンタクトと、
前記ポリシリコン層と前記ソース／ボデイコンタクトの間であって、前記ポリシリコン層と前記ゲートコンタクトの間に配された第二の誘電体層とを含むトレンチＭＯＳＦＥＴ。
【請求項１７】
請求項１４に記載のトレンチＭＯＳＦＥＴであって、
前記ゲート絶縁領域に対して静電気放電保護を行うダイオードは、前記ターミネーションエリアにおける前記ポリシリコン層の前記第二の部分で形成されるトレンチＭＯＳＦＥＴ。
【請求項１８】
請求項１４に記載のトレンチＭＯＳＦＥＴであって、
前記ターミネーションエリアにおける前記ポリシリコン層の第三の部分は温度セルを含むトレンチＭＯＳＦＥＴ。
【請求項１９】
請求項１４に記載のトレンチＭＯＳＦＥＴであって、
前記ターミネーションエリアにおける前記ポリシリコン層の第三の部分はフィールドキャパシタの第一電極を含むトレンチＭＯＳＦＥＴ。
【請求項２０】
請求項１４に記載のトレンチＭＯＳＦＥＴであって、
前記ドレイン領域は第一の混入物のタイプによってドープされ、
前記ボデイ領域は第二の混入物のタイプによってドープされ、
前記ソース領域は前記第一の混入物のタイプによってドープされているトレンチＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置におけるセルフアラインドコンタクトを形成する製造方法に関する。
【背景技術】
【０００２】
半導体製造技術が進歩し続けるにつれて、トレンチＭＯＳＦＥＴ（ＴＭＯＳＦＥＴ：ｔｒｅｎｃｈ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｉｔｏｒｓ）のようなデバイスはより縮小化、より低コスト化し続けている。そのようなデバイスのデザインやレイアウトは半導体装置および製造手段における縮小化技術、スペース、配置構造、重複度によって制約される。
【０００３】
図１には背景技術に係るトレンチＭＯＳＦＥＴ（ＴＭＯＳＦＥＴ：ｔｒｅｎｃｈ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｉｔｏｒｓ）のブロック図が示される。図１に示されるようにＴＭＯＳＦＥＴの基板はコアエリア１０５とターミネーションエリア１１０とを含んで構成されている。ポリシリコン層は基板１１５上に蒸着され、複数のトレンチを埋め込んでいる。複数のゲート１２０が前記トレンチ内に形成されるようにポリシリコン層が基板上に蒸着された後、トレンチマスクと選択的なエッチング工程がポリシリコン層のパターニングに利用されている。ターミネーションエリア１１０におけるこのポリシリコン層の一部はゲートインターコネクト１２５の第一の部分が形成されるようにトレンチマスクによって保護される。次に厚い酸化物層１３０がターミネーションエリア１１０に蒸着され、ゲートインターコネクトがなされるようにパターニングされる。別のポリシリコン層の部分はゲートインターコネクト１２５の第２の部分を形成するように蒸着され、パターニングされる。別の酸化物層１３５は、ゲートコンタクトがなされるように蒸着され、パターニングされる。ゲートコンタクト１４０は、ゲートコンタクト１４０が電気的にゲートインターコネクト１２５によってゲート１２０と連結されるようにゲートコンタクトを下方に延伸させる。
【０００４】
図２を参照すると、背景技術に係るもう一つのＴＭＯＳＦＥＴのブロック図が示される。図２に示されるように、ＴＭＯＳＦＥＴの基板はコアエリア２０５とターミネーションエリア２１０とを含んで構成されている。ターミネーションエリア２１０におけるゲートバストレンチは前記コアエリアのゲートトレンチよりも幅広く形成されている。このゲートバストレンチの幅はコアエリア２０５のゲートトレンチよりも大きく、ゲートバストレンチとのゲートコンタクトの配置構造が容易にできるようにされている。ポリシリコン層は基板上に蒸着され、複数のゲートレンチとゲートバストレンチを埋め込んでいる。複数のゲート１２５が前記ゲートトレンチがゲートトレンチ内に形成され、前記ゲートバス２２０が前記ゲートトレンチバスに形成されるようにポリシリコン層が基板上に蒸着された後、トレンチマスクと選択的なエッチング工程がポリシリコン層のパターニングに利用されている。次に厚い酸化物層２２５がゲートコンタクト開口部とゲートバストレンチと整合されるように蒸着され、パターニングされる。ゲートコンタクト１４０は、ゲートコンタクト２３０は、ゲートコンタクト２３０が電気的にゲートバス２２０によってゲート２１５と連結されるようにゲートコンタクト開口部を通じて下方に延伸させる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１に示されるＴＭＯＳＦＥＴの構造は、その表面の接続形態は大きな高度変動を含むという点で不具合がある。様々な層のパターニングに用いられるフォトリソグラフィープロセスは、大きな高度変動によって芳しくない方向へと影響される。フォトリソグラフィープロセスは高度変動の接続形態のためにフォトリソグラフィーを利用できうる解像度の限界（例えば、構造の極小限）に芳しくない方向へ影響を与える焦点深度に制限される。図２に示されるＴＭＯＳＦＥＴの構造は相当に平面的な接続形態であるけれども、デバイスの構造の極小限という要求に対する配置構造としては不利である。露光ツールにおける照準ミスを小さくしたとしても、電流のリークやゲート電極とソース電極間の電気的ショートでさえ増加してしまう場合がある。さらに加えて、図２に示されるＴＭＯＳＦＥＴ構造はターミネーションの構造、温度センサー、静電保護ダイオード、フィールドキャパシタのようなものと、および／または、全体のポリシリコン層からエッチアウェイされてその構造が形成されたようなもの、の集積化を容易になし得ることが難しい。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、新たな半導体装置におけるセルフアラインドコンタクトを形成する製造方法を提供することを主な目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成し、前記トレンチの壁部と底部に隣接した前記基板上に第一の酸化物層を生成し、前記コアエリアと前記ターミネーションエリアにポリシリコン層を蒸着し、前記コアエリアの前記トレンチの一部分にゲート領域を形成するように前記ポリシリコン層を選択的にエッチングし、ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成することを特徴とする。
【０００８】
本発明の一態様は、トレンチＭＯＳＦＥＴであって、コアエリアとターミネーションエリアを有する基板と、前記基板に形成されたドレイン領域と、前記コアエリアと前記ターミネーションエリアの一部分まで拡張して形成されたトレンチと、前記トレンチと前記ターミネーションエリアまで拡張して形成されたポリシリコン層と、前記コアエリアにおける前記ポリシリコン層の第一の部分はゲート領域を形成し、前記ターミネーションエリアにおける前記ポリシリコン層の第二の部分はゲートインターコネクト領域を形成するものであって、前記ポリシリコン層について形成されたゲート絶縁領域と、前記ドレイン領域上であって前記トレンチに隣接され、前記基板に形成されたボデイ領域と、前記ボデイ領域によって前記ドレイン領域から分離され、前記トレンチに隣接されたボデイ領域に形成されたソース領域と、を含むことを特徴とする。
【０００９】
本発明の一態様は、トレンチＭＯＳＦＥＴであって、コアエリアとターミネーションエリアを有する基板と、前記基板に形成されたドレイン領域と、前記コアエリアと前記ターミネーションエリアの一部分まで拡張して形成されたトレンチと、前記トレンチと前記ターミネーションエリアまで拡張して形成されたポリシリコン層と、前記コアエリアにおける前記ポリシリコン層の第一の部分はゲート領域を形成し、前記ターミネーションエリアにおける前記ポリシリコン層の第二の部分はゲートインターコネクト領域を形成するものであって、前記ポリシリコン層について形成されたゲート絶縁領域と、前記ドレイン領域上であって前記トレンチに隣接され、前記基板に形成されたボデイ領域と、前記ボデイ領域によって前記ドレイン領域から分離され、前記トレンチに隣接されたボデイ領域に形成されたソース領域と、を含むことを特徴とする。
【００１０】
実施態様は、ターミネーションエリアの接続形態によって限定されない製造プロセスを提供する。ゲート領域の形成に利用されるポリシリコン層も周辺領域におけるゲートインターコネクト領域をセルフアラインドさせることに有利に利用される。セルフアラインドされたゲートインターコネクト領域は構造の極小におけるゲートトレンチの適用を可能とする。ゲート領域およびゲートインターコネクト領域も少なくとも一つ以上のＣＭＰプロセスを使用することなしに形成されることに有利である。ＥＤＳダイオード、温度セル、フィールドキャパシタのようなものは、ゲート領域の形成に利用されたポリシリコン層に容易に積層されることができる。さらには、ゲートコンタクトはソースおよびボデイ領域とセルフアラインドされる。
【発明を実施するための最良の形態】
【００１１】
以下付随の図面を例示して参照することにより、本実施形態を詳細に説明する。本発明は以下の実施形態に基づいて示されるが、本実施形態は本発明を限定するものではない。一方、本発明は請求項に定義されたように本実施形態を適宜選択し、変更し、均等なものまで含まれる。さらには、以下の本発明に係る詳細な説明において、当業者に明確かつ十分に理解できるように多種多様に詳細が説明されている。しかしながら、本発明はこれらの多用な詳細がなくとも実施できる。他の事例において公知の方法、手順、内容、沿革は詳細には記載されてないが本発明の態様を不必要に不明瞭にしないものである。
【００１２】
図３を参照すると、本発明の一実施形態に係るトレンチＭＯＳＦＥＴ（ＴＭＯＳＦＥＴ：ｔｒｅｎｃｈ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｉｔｏｒｓ）の部分的な透視図が示される。図３に示されるようにＴＭＯＳＦＥＴはコアエリア３０５とターミネーションエリア３１０とを有する基板を備えている。フロントコーナーはより詳細にコアエリアとターミネーションエリアを示すために切り取られて図示されている。
【００１３】
ドレイン領域３１５は基板の底部に配されている。少なくとも１つ以上のトレンチがコアエリア３０５に配され、ターミネーションエリア３１０の一部まで拡張される。パターニングされたポリシリコン層がトレンチ内に形成され、トレンチの外側のターミネーションエリアまで拡張して形成されている。コアエリア３０５におけるポリシリコン層の第一の部分はゲート領域３２０’を形成し、ターミネーションエリア３１０におけるポリシリコン層の第二の部分はゲートインターコネクト領域３２０’’を形成する。それゆえにゲート領域３２０’とゲートインターコネクト領域３２０’’は同じポリシリコン層から形成される。それゆえ。ゲート領域３２０’は周辺領域においてゲートインターコネクト領域３２０’’とセルフアラインドされている。
【００１４】
任意にターミネーションエリアにおけるポリシリコン層の第一の部分はゲートインターコネクト領域３２０’’とラインにおいてダイオード３２０’’’を形成するように選択的に埋め込まれてもよい。ダイオード３２０’’’はＴＭＯＳＦＥＴの少なくとも一つ以上の領域（例えばゲート酸化物など）を静電放電によるダメージから保護するために採用されてもよい。それゆえに、ダイオード３２０’’’もまた、ゲート領域３２０’とゲートインターコネクト領域３２０’’と同じポリシリコン層から形成される。
【００１５】
ゲート領域３２０’は電気的に周辺領域（例えば、ドレイン領域、ソース領域、ボデイ領域、ソース／ボディコンタクト、ゲートコンタクト、周辺構造など）からポリシリコン層に関して形成された少なくとも一つ以上の誘電体層３３５、３４０によって絶縁されている。一実施態様として、第一の誘電体層３３５（例えば、熱酸化物など）はポリシリコン層と基板との間に配される。第二の誘電体層３４０（例えば、スピングラスなど）はポリシリコン層とソース／ボデイコンタクト３４５、ゲートコンタクト３５０と温度セル（図示せず）のような周辺構造またはフィールドキャパシタ３５５、３６０との間に配される。
【００１６】
少なくとも一つ以上のボデイ領域３６５はトレンチに隣接された基板であって、ドレイン領域３１５上に形成される。少なくとも一つ以上のソース領域３７０はトレンチに隣接されたボデイ領域３６５内に形成されている。ソース領域３７０はドレイン領域３１５とボデイ領域３６５によって分離されている。ソース／ボデイコンタクト３５０はソース／ボデイコンタクト開口部を通じてソース領域３７０とボデイ領域３６５と連結されている。ゲートコンタクト３４５は、ゲートインターコネクト領域３２０’’（例えば、トレンチの外側のターミネーションエリアのポリシリコン層の一部分）と連結されている。
【００１７】
実施態様の一つとして、ドレイン領域３１５はリンやヒ素のような第一の不純物のタイプでドープされた半導体物質である。ボデイ領域３６５は硼素のような第二の不純物のタイプでドープされた半導体物質である。ソース領域３７０は第一の不純物のタイプでドープされた半導体物質である。ＴＭＯＳＦＥＴはトレンチ底部に隣接されたドレイン領域３１５におけるドープ領域３７５を有している。トレンチ底部に隣接されたドープ領域３７５は第一の不純物のタイプで多くドープされている領域である。ＴＭＯＳＦＥＴはソース／ボデイコンタクト開口部の底部に隣接されたボデイ領域３６５におけるドープ領域３８０も含んでもよい。ソース／ボデイコンタクト開口部に隣接されたドープ領域３８０は第二の不純物のタイプで多くドープされている領域である。
【００１８】
ここで図４Ａ〜Ｃには、本発明の一実施態様に係るトレンチＭＯＳＦＥＴ（ＴＭＯＳＦＥＴ：ｔｒｅｎｃｈ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｉｔｏｒｓ）の例示的な製造方法のフロー図が示される。ＴＭＯＳＦＥＴの製造方法は図５Ａ〜５Ｉに示される。図４Ａと５Ａに示されるように製造工程は、ウエハー５０２（例えば基板など）上において様々に初期処理される工程、例えば洗浄、蒸着、ドープ、エッチングなどのような工程など）、４０２から始まる。基板５０２は第一のドープタイプを有する半導体物質である。一つの実施態様として、基板５０２はリンまたはヒ素（Ｎ）がドープされたシリコンである。次工程の後、基板５０２の下部はドレイン領域を形成する。
【００１９】
任意において（図示しない）基板５０２の一部分は井戸領域を形成するためにドープされてもよい。別の任意的プロセスにおいて（図示しない）半導体層はウェハー５０２上にエピタキシャル蒸着されてもよい。エピタキシャル蒸着された半導体層はドリフト領域のためにドレイン領域と比較して第一の不純物タイプを低濃度としてドープされた半導体から構成されてもよい。
【００２０】
４０６では第一の犠牲酸化物層５０６がウェハー５０２上に形成される。一実施態様として、第一の犠牲酸化物層５０６はウエハー５０２の表面に酸化によって形成される。４０８では、第一のバリア層５０８が第一の犠牲酸化物層５０６上に蒸着される。４１０では、フォトレジストが公知のリソグラフィープロセスによって蒸着、パターニングされ、第一のパターニング済レジスト層５１０が形成される。第一のパターニング済レジスト層５１０は複数のゲートトレンチと少なくとも一つ以上の周辺トレンチを決定する。
【００２１】
図５Ｂに示されるように第一のパターニング済レジスト層５１０で露出された第一のバリア層５０８、第一の犠牲酸化物層５０６、基板５０２の一部分は４１２で公知の異方性エッチング（例えばドライエッチング）でエッチングされる。実施形態の一態様として、複数のゲートトレンチ５１２はコアエリアにパラレルに形成される。ゲートトレンチ５１２’はターミネーションエリアまで拡張される。一つ以上の周辺トレンチ５１３もターミネーションエリアに形成される。
【００２２】
任意的工程４１４で、コアエリアとターミネーションエリアの複数のトレンチ５１２、５１３のトレンチの底部にドープが行われる。第一の不純物タイプは公知の方法で埋め込まれ、トレンチ５１２、５１３の底部に隣接された埋め込み領域５１４が形成される。一実施態様としてｎ型の不純物、例えばリンやヒ素などがイオン注入されることによって選択的に埋め込まれる。このドーププロセスは基板５０２と比較して比較的高濃度を有するｎ型ドープ領域５１４を形成する。
【００２３】
図５Ｃに示されるように、４１６で第一のパターニング済レジスト層５１０は適切なレジストストリッパー工程やレジスト灰化工程を利用して除去される。４１８で、誘電体層がトレンチ５１２、５１３の壁部と底部に形成される。一実施態様として、誘電体層はトレンチ５１２、５１３に隣接したシリコンの表面に酸化によって、二酸化珪素として生成される。ゲートトレンチ５１２の壁部と底にそって誘電的となった部分はゲート絶縁領域の第一の部分５１８’とされる。
【００２４】
４２０でポリシリコン層５２０はウエハー上に蒸着される。ポリシリコン層５２０はコアエリアとターミネーションエリアにあるトレンチ５１２、５１３を埋める。一実施態様として、ポリシリコンはシラン（ＳｉＨ4）の分解法によるトレンチへの蒸着法などを用いることができる。ポリシリコンは分解プロセスを通じて不純物が導入され、リンやヒ素などのｎ型不純物がドープされる。
【００２５】
任意的なプロセス４２２（図５Ｃには図示しない）で、フォトレジストは公知のリソグラフィープロセスを用いて蒸着され、パターニングされ、第二のパターニング済レジスト層が形成される。第二のパターニング済レジスト層は、少なくとも一つ以上の周辺構造（例えば、温度センサ、静電気保護ダイオード、フィールドキャパシタなどのようなもの）を形成するためのターミネーションエリアにおける少なくとも一つ以上のドープ領域を決定する。任意的なプロセス４２４で、第二のパターニング済レジスト層によって露出されたターミネーションエリアにおけるポリシリコン層の部分は蒸着時にポリシリコン層にドープされた不純物と反対の不純物がドープされる。任意的なプロセス４２６で、第二のパターニング済レジスト層が図４Ｂに示されるように適切なレジストストリッパー工程やレジスト灰化工程を利用して除去される。
【００２６】
４２８で、フォトレジストは公知のリソグラフィープロセスによって蒸着され、パターニングされ、第三のパターニング済レジスト層５２８を形成する。第三のパターニング済レジスト層５２８は、ゲートインターコネクト領域と少なくとも一つ以上のターミネーション構造（例えば、温度センサ、静電気保護ダイオード、フィールドキャパシタなどのようなもの）５２９をターミネーションエリアに決定し、アクティブエリアを露出させる。
【００２７】
図５Ｄに示されるように、４３０で、第一のエッチバックプロセスによりアクティブエリアにおける過剰ポリシリコンが除去される。第一のエッチバックプロセスにより第三のパターニング済レジスト層５２８によって露出されたターミネーションエリアにおけるポリシリコン層を除去してもよい。一実施態様として、ポリシリコン層５２０は公知のエッチングプロセス（例えば、ドライエッチング、リアクティブイオンエッチングのようなもの）によって選択的に除去される。第一のエッチバックプロセスはアクティブエリアのポリシリコンがゲートトレンチ５１２においてわずかに奥まるまでなされる。ゲートトレンチ５１２内のポリシリコンは結果としてゲート領域５２０’を形成することになる。第一のエッチバックプロセスはターミネーションエリアにおけるポリシリコン５２０もパターニングし、ゲートインターコネクト領域５２０’’と少なくとも一つ以上の周辺構造５２０’’を形成する。したがって、ゲート領域５２０’を形成したポリシリコン層５２０はゲートインターコネクト領域５２０’’に対してセルフアラインドすることとなる。
【００２８】
一実施態様として、ゲートインターコネクト領域５２０’はターミネーションエリア５１２’に拡張したゲートトレンチの一部分とゲートトレンチの外側領域のターミネーションエリアの一部分中に形成される。一実施態様として、ターミネーションエリアにおけるポリシリコン層５２０はエッチングされ、フィールドキャパシタの第一電極５２０’’を形成する。他の例示的な周辺構造は、温度センサ（例えばダイオードや抵抗など）静電放電保護回路（例えばダイオードなど）のようなものが挙げられる。
【００２９】
４３２で、第三のパターニング済レジスト層は適切なレジストストリッパー工程やレジスト灰化工程を利用して除去される。４３４で、誘電体層５３４はウエハーの表面に形成される。一実施態様として流動性のある酸化物がウエハー上に蒸着される。別の一実施態様としては、スピングラス（例えばＢＰＳＧなど）がウエハー上に蒸着される。さらに別の一実施態様としては、露出されたポリシリコン５２０が酸化され、誘電体層５３４を形成する。仮に誘電体層５３４が露出されたポリシリコン５２０が酸化されて形成されるものであるとした場合には第一のエッチバックプロセスは軽減してもよい。エッチバックの量が軽減しても良い理由は、酸化によりポリシリコン層の上層と下層に約５０％の誘電体層が形成されることによる。４３６では、フォトレジストが公知のリソグラフィープロセスによって蒸着され、パターニングされ、第四のパターニング済レジスト層５３６を形成する。第四のパターニング済レジスト層５３６はターミネーションエリアにおける少なくとも一つ以上の開口部を決定し、アクティブエリアを露出させる。
【００３０】
図５Ｅに示されるように、第二のエッチバックプロセスは過剰なウエハー上の誘電体を４３８で除去する。エッチバックプロセスはゲート絶縁領域の第二の部分５１８’’を形成し、それにより、ゲート絶縁領域を完成させる。エッチバックプロセスは誘電体層５３４を通じてゲートインターコネクト５２０’’へ下方延伸させてなるターミネーションエリアにおけるイニシャルゲートコンタクト開口部５３８も形成する。後述の説明からゲートコンタクト開口部はソース領域、ボデイ領域とセルフアラインドされることが理解される。
【００３１】
４４０で、コアエリアにおける第一のバリア層５０８は除去される。一実施態様として、第一バリア層は選択的に窒化バリア層をエッチングする公知のエッチングプロセスを利用することによって除去される、この際、十分に誘電体層、ポリシリコン層、犠牲酸化物層をエッチングすることを要しない。
【００３２】
４４２で、第四のパターニング済レジスト層５３６で露出されたウエハーの部分は第二の不純物タイプで形成され、ボデイ領域５４２を形成する。一実施態様として、ドーププロセスはコアエリアの基板の一部分に選択的に硼素のようなｐ型の不純物を埋め込むものである。ドーププロセスはゲートコンタクト開口部５３８に露出されたゲートインターコネクト５２０’’中に選択的にｐ型の不純物を埋め込むものでもある。高温熱サイクル（例えば、高速熱アニールなど）が利用され、ボデイ領域５４２中に所望の深さに応じてドープする。基板５０２の下部にはｎ−ドープ型のドレイン領域５０２’を形成する。
【００３３】
４４４では、第四のパターニング済レジスト層５３６で露出されたウエハーの部分は第一の不純物タイプでドープされ、ソース領域５４４を形成する。一実施態様として、ドーププロセスは、ボデイ領域５４２の表面部とゲートコンタクト開口部５３８に露出されたゲートインターコネクト領域５２０’の一部中にリンや硼素などのｎ型の不純物を埋め込むものである。高温熱サイクルが利用され、ソース領域６４４中に所望の深さに応じてドープする。４４６で第四のパターニング済レジスト層５３６は適切なレジストストリッパー工程やレジスト灰化工程を利用して除去される。
【００３４】
図４Ｃと図５Ｆに示されるように、第二のバリア層５４８が４４８でウエハー上に蒸着される。４５０でゲートコンタクト開口部５３８中においてとゲート絶縁領域の第二の部分５１８’’に隣接した部分で、図５Ｇに示されるように窒化層５４８はエッチングされ、ナイトライドスペーサを形成する４５２でナイトライドスペーサ５４６’によって露出されたソース領域とゲートインターコネクト領域は公知の異方性エッチング（ドライエッチングなど）、十分に窒素をエッチングしないで選択的にシリコンをエッチングすること、によってエッチングされてもよい。エッチングプロセスは、ソース／ボデイコンタクト開口部５５２がボデイ領域５４２まで部分的に拡張するまでなされてもよい。さらに加えてゲートコンタクト開口部５３８’は部分的にゲートインターコネクト領域５２０’’まで拡張して形成されていてもよい。
【００３５】
４５４で、ナイトライドスペーサ５４８’によって露出されたボデイ領域５４２とゲートインターコネクト５２０’’の一部は第二の不純物タイプによってドープされる。ドーププロセスはソース／ボデイコンタクト開口部５５２に隣接されたボデイコンタクト埋め込み領域５５４を形成することになる。一実施態様として、ドーププロセスは、ボデイ領域５４２の露出部に硼素などのｐ型不純物を埋め込んでいる。
【００３６】
図５Ｈに示されるように第一金属層５５６は４５６でウエハー上に蒸着される。一実施態様として、第一金属層５５６はスパッタリングのような公知の方法によって蒸着される。コアエリアにおいて、第一金属層５５６はソース／ボデイコンタクト開口部５５２へ向かって下方延伸して形成され電気的なボデイ領域５４２とソース領域５４４とのコンタクトを形成する。第一金属層５５６は、ゲートコンタクト開口部５３８’にまで下方延伸して形成され、電気的なゲートコンタクト領域５２０’’とのコンタクトを形成する。４５８で、フォトレジストは公知のリソグラフィープロセスによって蒸着され、パターニングされ、第五のパターニング済レジスト層５５８を形成する。
【００３７】
図５Ｉに示されるように、第一金属層５５６は、第五のパターニング済レジスト層５５８と選択的なエッチング法を利用して、４６０でパターニングされる。第一金属層５５６はパターニングされ、第五のパターニング済レジスト層５５０によって決定されるようにソース／ボデイコンタクト５５６’とゲートコンタクト５５６’’を形成する。第一の金属層５５６はパターニングされ、フィールドキャパシタの第二電極も形成する。４６２で第五のパターニング済レジスト層５５８は適切なレジストストリッパー工程やレジスト灰化工程を利用して除去される。
【００３８】
４６４では、第二金属層がウエハーの裏側に蒸着され、ドレインコンタクト５６４を形成する。４６６で、製造は他の工程で続けられる。多様な典型的なプロセスはエッチング、蒸着、ドープ、洗浄、アニール、パッシベーション、クリービングなどのようなものである。
【００３９】
本発明に係る実施形態はストリップ型のＴＭＯＳＦＥＴデバイスについて説明したが、クローズドセルのＴＭＯＳＦＥＴに本発明を適用してもよい。加えて、当業者であれば本発明に係る実施形態をＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ）、ＭＣＴ（ＭＯＳ  ｃｏｎｔｒｏｌｌｅｄ  ｔｈｙｒｉｓｉｔｏｒｓ）や半導体装置のようなものについて適用することができる。
【００４０】
本発明に係る実施形態はターミネーションエリアにおける接続形態によって制限されることがない製造方法を提供することできる。ゲート領域を形成するために用いられるポリシリコン層は有効にターミネーションエリアにおけるセルフアラインドのゲートインターコネクト領域を形成することに利用される。セルフアラインドのゲートインターコネクト領域は、極小限の構造におけるゲートトレンチの使用を可能とする。ゲート領域とゲートインターコネクト領域は、少なくとも１つ以上のＣＭＰ工程の使用なしに有利に形成される。ＥＳＤダイオード、温度セル、フィールドキャパシタのような周辺構造はゲート領域の形成に利用されたポリシリコン層に容易に集積されることができる。さらには、ゲートコンタクト開口部はソース領域とボデイ領域とセルフアラインドされる。
【００４１】
本発明における上述の本実施形態に係る記載は指示と説明を目的として記載したものであって、これらに開示した内容に本発明は限定されることがない。明らかに多くの設計変更は上記指示内容に基づいて容易になされる。実施形態は発明の原理および実施適用性を説明する最良の形態として選択され、記載されたものである。それゆえに、当業者であれば本実施態様の形態を適宜設計変更して適切な実施形態とすることができる。発明の範囲は請求項の内容とこの均等物にまで及ぶ。
【図面の簡単な説明】
【００４２】
【図１】背景技術に係るトレンチＭＯＳＦＥＴ（ＴＭＯＳＦＥＴ：ｔｒｅｎｃｈ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｉｔｏｒｓ）のブロック図である。
【図２】背景技術に係る別のＴＭＯＳＦＥＴのブロック図である。
【図３】本実施形態の一態様に係るＴＭＯＳＦＥＴの部分的な透視図である。
【図４Ａ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例に関するステップフロー図である。
【図４Ｂ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例に関するステップフロー図である。
【図４Ｃ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例に関するステップフロー図である。
【図５Ａ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図５Ｂ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図５Ｃ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図５Ｄ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図５Ｅ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図５Ｆ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図５Ｇ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図５Ｈ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図５Ｉ】本実施形態の一態様に係るＴＭＯＳＦＥＴの製造方法の一例から得られた半導体装置を示す図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【外国語明細書】
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