(57)【要約】【課題】半導体集積回路のレイアウト方法に関し、信号配線の領域が狭くなってレイアウト作業が困難となる事態や、配線層追加による製造コスト増加及び工期増大という事態を避け、かつ、レイアウトのやり直しによる設計期間の増大を最小限に抑えて、電源電圧降下による遅延増加の解消を行うことができるようにする。【解決手段】電源配線の抵抗による電源電圧降下により遅延時間が許容遅延時間よりも長くなったセル、即ち、速度不足となったセルを閾値の低いトランジスタで構成した同一機能、同一サイズのセルと自動交換する。【選択図】          図２
2006059894.tif 000002
【特許請求の範囲】
【請求項１】
所定情報に基づいて、セルの自動配置・配線を行う工程と、
電源電圧降下により遅延時間が許容遅延時間より長くなるセルを自動抽出し、該セルを閾値の低いトランジスタで構成した同一機能、同一サイズのセルと自動交換する工程を含む
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
前記セルの自動配置・配線の結果に基づいて、消費電力の見積もりを行う工程と、
前記セルの自動配置・配線の結果と前記消費電力の見積もりの結果を用いて電源電圧降下解析を行う工程と、
前記電源電圧降下解析の結果を用いてタイミング解析を行い、タイミング・マージン不足パスを抽出する工程と、
前記タイミング・マージン不足パス内のセルの中から、前記電源電圧降下により遅延時間が許容遅延時間より長くなるセルの自動抽出を行う工程を含む
ことを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
【請求項３】
所定情報に基づいて、セルの自動配置・配線を行う工程と、
電源電圧降下により遅延時間が許容遅延時間より長くなるセルを自動抽出し、該セルを閾値の低いトランジスタで構成した同一機能、同一サイズのセルと自動交換する工程を、
コンピュータに実行させるプログラムを含むことを特徴とする半導体集積回路のレイアウト・プログラム。
【請求項４】
前記セルの自動配置・配線の結果に基づいて、消費電力の見積もりを行う工程と、
前記セルの自動配置・配線の結果と前記消費電力の見積もりの結果を用いて電源電圧降下解析を行う工程と、
前記電源電圧降下解析の結果を用いてタイミング解析を行い、タイミング・マージン不足パスを抽出する工程と、
前記タイミング・マージン不足パス内のセルの中から、前記電源電圧降下により遅延時間が許容遅延時間より長くなるセルの自動抽出を行う工程を、
コンピュータに実行させるプログラムを含むことを特徴とする請求項３記載の半導体集積回路のレイアウト・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト方法及びレイアウト・プログラムに関する。具体的には、電源配線の抵抗による電源電圧降下（IR-Drop）による遅延増大を解消する技術を含む半導体集積回路のレイアウト方法及びレイアウト・プログラムに関する。
【背景技術】
【０００２】
図６は半導体集積回路チップにおける電源配線の抵抗による電源電圧降下の様子の一例を概略的に示す平面図である。図６中、１は半導体集積回路チップ、２はセル配置・配線面、３〜６は電源配線層面の中の電源電圧がＶ３〜Ｖ６である部分を概略的に示す等電圧線である。この例では、Ｖ３＞Ｖ４＞Ｖ５＞Ｖ６であり、セル配置・配線面２の中央側ほど電源電圧の降下が大きいことを示している。
【０００３】
図７は半導体集積回路におけるゲート遅延時間の電源電圧依存性の一例を示す図であり、ゲート遅延時間は電源電圧が低くなると増大することを示している。即ち、半導体集積回路においては、消費電力が増大すると、電源電圧降下が大きくなり、ゲート遅延時間が増加するという問題があった。そこで、従来においては、電源配線を太くして電源電圧降下を抑制したり、電源電圧降下を考慮したタイミング解析の結果でバッファリングを行なうなどの対策が取られていた。
【特許文献１】特開平１０−２８４６１２号公報
【特許文献２】特開平１０−３４０２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、電源配線を太くする手法では、信号配線の領域が狭くなってレイアウト作業が困難となり、場合によっては、配線層を追加する必要が生じ、製造コストの増加、工期の増大という事態が発生するという問題点があった。また、電源電圧降下を考慮したタイミング解析の結果でバッファリングを行う手法では、駆動能力増強がその対策の要であるため、セルサイズが大きくなり、レイアウトを修正する必要が生じ、設計期間の増大を招くという問題点があった。
【０００５】
本発明は、かかる点に鑑み、信号配線の領域が狭くなってレイアウト作業が困難となる事態や、配線層追加による製造コスト増加及び工期増大という事態を避け、かつ、レイアウトのやり直しによる設計期間の増大を最小限に抑えて、電源電圧降下による遅延増加の解消を行うことができるようにした半導体集積回路のレイアウト方法及びレイアウト・プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路のレイアウト方法は、所定情報に基づいて、セルの自動配置・配線を行う工程と、電源電圧降下により遅延時間が許容遅延時間より長くなるセルを自動抽出し、該セルを閾値の低いトランジスタで構成した同一機能、同一サイズのセルと自動交換する工程を含むものである。
【０００７】
本発明の半導体集積回路のレイアウト・プログラムは、所定情報に基づいて、セルの自動配置・配線を行う工程と、電源電圧降下により遅延時間が許容遅延時間より長くなるセルを自動抽出し、該セルを閾値の低いトランジスタで構成した同一機能、同一サイズのセルと自動交換する工程を、コンピュータに実行させるプログラムを含むものである。
【発明の効果】
【０００８】
本発明によれば、電源電圧降下により遅延時間が許容遅延時間より長くなるセルは閾値の低いトランジスタで構成した同一機能のセルと交換され、電源電圧降下による遅延増大が解消されるので、電源電圧降下による遅延対策として電源配線を太くする必要が無い。この結果、信号配線の領域が狭くなってレイアウト作業が困難となる事態を避けることができる。また、配線層の追加は不要であり、配線層追加による製造コスト増加や工期増大という事態を避けることができる。
【０００９】
また、電源電圧降下により遅延時間が許容遅延時間より長くなるセルは同一サイズのセルと交換される。したがって、レイアウトのやり直しがセルの入れ替えだけで済み、レイアウトのやり直しに要する設計期間の増大を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図１〜図５を参照して、本発明の半導体集積回路のレイアウト方法の一実施形態について、本発明の半導体集積回路のレイアウト・プログラムの一実施形態を含めて説明する。
【００１１】
図１は本発明の半導体集積回路のレイアウト方法の一実施形態を実施するための装置の一例を概略的に示す図である。本発明の半導体集積回路のレイアウト方法の一実施形態はコンピュータを使用して実施することができ、図１中、７はＣＰＵ（中央処理装置）、８はＣＰＵ７が演算等に使用するメモリ、９はキーボード、マウス等の入力手段、１０はディスプレイである。
【００１２】
１１は半導体集積回路の回路情報であるネットリストが格納されたネットリスト格納手段、１２は用意されているセルの各種情報（サイズ、消費電力、遅延時間等）が格納されたセル・ライブラリ、１３はチップ・レイアウト・データが格納されるチップ・レイアウト・データ格納手段、１４は電源電圧降下マップが格納される電源電圧降下マップ格納手段、１５はタイミング・マージン不足パスの情報を格納するタイミング・マージン不足パス情報格納手段である。
【００１３】
１６はネットリストに基づいてセルの初期配置を行うためのセル初期配置プログラムを格納するセル初期配置プログラム格納手段、１７は配線を行うための配線プログラムを格納する配線プログラム格納手段、１８は消費電力の見積もりを行うための消費電力見積もりプログラムを格納する消費電力見積もりプログラム格納手段、１９は電源配線の抵抗による電源電圧降下の解析を行うための電源電圧降下解析プログラムを格納する電源電圧降下解析プログラム格納手段である。
【００１４】
２０は遅延計算・タイミング解析を行うための遅延計算・タイミング解析プログラムを格納する遅延計算・タイミング解析プログラム格納手段、２１はセルの遅延時間の適否を判定するためのセル遅延時間適否判定プログラムを格納するセル遅延時間適否判定プログラム格納手段、２２はセル交換コマンド作成のためのセル交換コマンド作成プログラムを格納するセル交換コマンド作成プログラム格納手段、２３はセル交換に必要なセル交換プログラムを格納するセル交換プログラム格納手段である。
【００１５】
図２は本発明の半導体集積回路のレイアウト方法の一実施形態を示すフローチャートである。本発明の半導体集積回路のレイアウト方法の一実施形態では、まず、ネットリスト格納手段１１に格納されているネットリストとセル・ライブラリ１２に格納されているセルのサイズ情報に基づいて、チップ・レイアウト面にセルの初期配置が行われ（ステップＳ１）、続いて、配線が行われる（ステップＳ２）。
【００１６】
セルの初期配置は、セル初期配置プログラム格納手段１６に格納されているセル初期配置プログラムを使用し、ＣＰＵ７をセル初期配置手段として機能させることにより行われる。配線は、配線プログラム格納手段１７に格納されている配線プログラムを使用し、ＣＰＵ７を配線手段として機能させることにより行われる。
【００１７】
セルの配置・配線（ステップＳ１、Ｓ２）により得られるチップ・レイアウト・データはチップ・レイアウト・データ格納手段１３に格納される。また、チップ・レイアウト・データと各セルの消費電力情報に基づいて、半導体集積回路の消費電力の見積もりが行われる（ステップＳ３）。半導体集積回路の消費電力の見積もりは、消費電力見積もりプログラム格納手段１８に格納されている消費電力見積もりプログラムを使用し、ＣＰＵ７を消費電力見積もり手段として機能させることにより行われる。
【００１８】
次に、チップ・レイアウト・データ格納手段１３に格納されているチップ・レイアウト・データと消費電力見積もり結果を用いて、電源配線の抵抗による電源電圧降下の解析が行われ、その結果が電源電圧降下マップとして電源電圧降下マップ格納手段１４に格納される（ステップＳ４）。電源電圧降下の解析は、電源電圧降下解析プログラム格納手段１９に格納されている電源電圧降下解析プログラムを使用し、ＣＰＵ７を電源電圧降下解析手段として機能させることにより行われる。
【００１９】
次に、電源電圧降下マップ格納手段１４に格納されている電源電圧降下マップとセル・ライブラリ１２に格納されているセルの遅延時間情報に基づいて、遅延計算・タイミング解析が行われ、タイミング・マージン不足パスが抽出されてタイミング・マージン不足パス情報格納手段１５に格納される（ステップＳ５）。遅延計算・タイミング解析は、遅延計算・タイミング解析プログラム格納手段２０に格納された遅延計算・タイミング解析プログラムを使用し、ＣＰＵ７を遅延計算・タイミング解析手段として機能させることにより行われる。
【００２０】
次に、タイミング・マージン不足パス情報格納手段１５に格納されているタイミング・マージン不足パス内の全てのセルについて、遅延時間の適否、即ち、遅延時間が許容遅延時間よりも長いか否かが判定される（ステップＳ６）。セルの遅延時間の適否は、セル遅延時間適否判定プログラム格納手段２１に格納されているセル遅延時間適否判定プログラムを使用し、ＣＰＵ７をセル遅延時間適否判定手段として機能させることにより行われる。
【００２１】
タイミング・マージン不足パス内のセルの中に、遅延時間が許容遅延時間よりも長いセルが含まれている場合には、遅延時間が許容遅延時間よりも長いセルについて、ネットリスト、遅延時間情報、チップ・レイアウト・データ、電源電圧降下マップに基づいてセル交換コマンドが作成される（ステップＳ７）。セル交換コマンドの作成は、セル交換コマンド作成プログラム格納手段２２に格納されているセル交換コマンド作成プログラムを使用し、ＣＰＵ７をセル交換コマンド作成手段として機能させることにより行われる。
【００２２】
セル交換コマンドが作成されると、遅延時間が許容遅延時間よりも長いセルの交換が行われる（ステップＳ１）。セルの交換は、セル交換プログラム格納手段２３に格納されているセル交換プログラムを使用し、ＣＰＵ７をセル交換手段として機能させることにより行われる。なお、本発明の半導体集積回路のレイアウト方法の一実施形態においては、後述するように、閾値の低いトランジスタで作成された同一機能、同一サイズのセルと交換される。
【００２３】
そして、ステップＳ６において、タイミング・マージン不足パス内のセルの遅延時間の総和が許容遅延時間以下となるまで、ステップＳ７、Ｓ１〜Ｓ６が繰り返され、そして、タイミング・マージン不足パス内のセルの遅延時間の総和が許容遅延時間以下となると、レイアウト設計は終了となる。
【００２４】
図３は本発明の半導体集積回路のレイアウト方法の一実施形態において用意されるセルの一種である３個の２入力ＮＡＮＤゲートの相対的サイズを示す平面図である。図３中、２４は標準速度の２入力ＮＡＮＤゲートであり、２４Ａ、２４Ｂは入力端子、２４Ｃは出力端子である。２５は相対的に高速度（２入力ＮＡＮＤゲート２４より高速度）の２入力ＮＡＮＤゲートであり、２５Ａ、２５Ｂは入力端子、２５Ｃは出力端子である。２６は相対的に超高速度（２入力ＮＡＮＤゲート２５より高速度）の２入力ＮＡＮＤゲートであり、２６Ａ、２６Ｂは入力端子、２６Ｃは出力端子である。
【００２５】
ここで、２入力ＮＡＮＤゲート２５は、２入力ＮＡＮＤゲート２４を構成するトランジスタよりも閾値の低いトランジスタで構成され、２入力ＮＡＮＤゲート２６は、２入力ＮＡＮＤゲート２５を構成するトランジスタよりも閾値の低いトランジスタで構成されており、サイズ及び端子位置が同一とされている。
【００２６】
このように、本発明の半導体集積回路のレイアウト方法の一実施形態においては、同一機能のセルについて、閾値が異なるトランジスタで構成されたサイズ及び端子位置が同一の標準速度のセルと、標準速度のセルを構成するトランジスタよりも閾値の低いトランジスタで構成された相対的に高速度のセルと、相対的に高速度のセルを構成するトランジスタよりも閾値の低いトランジスタで構成された相対的に超高速度のセルの３種類のセルが用意される。
【００２７】
したがって、セル初期配置で、或る機能セルについて標準速度のセルを配置した場合において、この標準速度のセルが交換の対象となった場合には、相対的に高速度のセル又は相対的に超高速度のセルと交換されることになる。また、セル初期配置で、或る機能セルについて相対的に高速度のセルを配置した場合において、この相対的に高速度のセルが交換の対象となった場合には、相対的に超高速度のセルと交換されることになる。
【００２８】
図４は半導体集積回路におけるゲート遅延時間とトランジスタの閾値ＶＴＨとの関係を示す図であり、閾値ＶＴＨの低いトランジスタは、同一サイズであっても、オン抵抗が低下し、ゲート遅延時間が短くなる。なお、図示していないが、閾値ＶＴＨを低くすると、消費電流が増大するため、半導体集積回路内の全てのトランジスタの閾値ＶＴＨを一括して下げるのは無駄が多くなる点に気をつける必要がある。
【００２９】
図５は半導体集積回路におけるセル交換によるゲート遅延時間の変化の一例を示す図である。図５中、Ｄ１〜Ｄ３は同一機能、同一サイズの或るセルの電源電圧対遅延時間特性を示しており、Ｄ１は標準速度のセルの電源電圧対遅延時間特性、Ｄ２は相対的に高速度のセルの電源電圧対遅延時間特性、Ｄ３は相対的に超高速度のセルの電源電圧対遅延時間特性を示している。また、ＴＤは許容遅延時間、ＶＤＤ１は電圧降下がない場合の電源電圧、ＶＤＤ２は電圧降下のある電源電圧を示している。
【００３０】
この例では、電源電圧がＶＤＤ１の場合には、標準速度のセル、相対的に高速度のセル及び相対的に超高速度のセルのいずれも遅延時間は許容遅延時間ＴＤ以下である。ところが、電源電圧がＶＤＤ２に降下すると、標準速度のセル遅延時間は許容遅延時間ＴＤを越えてしまう。ここで、例えば、標準速度のセルを相対的に高速度のセルと交換すると、遅延時間は許容遅延時間よりも小さくなる。但し、この場合には、セル交換により消費電流が少しだけ増えるので、電源電圧はＶＤＤ３となる。図５では、これを強調して示している。
【００３１】
以上のように、本発明の半導体集積回路のレイアウト方法の一実施形態によれば、電源電圧降下により遅延時間が許容遅延時間よりも長くなったパス内のセルを閾値の低いトランジスタで構成した同一機能のセルと自動交換することができるので、電源電圧降下による遅延対策として電源配線を太くする必要が無い。この結果、信号配線の領域が狭くなってレイアウト作業が困難となる事態を避けることができる。また、信号配線のための配線層の追加は不要であり、配線層追加による製造コスト増加や工期増大という事態を避けることができる。
【００３２】
また、本発明の半導体集積回路のレイアウト方法の一実施形態によれば、電源電圧降下により遅延時間が許容遅延時間よりも長くなったパス内のセルを同一サイズのセルと交換することができる。したがって、レイアウトのやり直しがセルの入れ替えだけで済み、レイアウトのやり直しに要する設計期間の増大を最小限に抑えることができる。
【００３３】
なお、特許文献１、２には、遅延時間マージンの無い又は少ないセルを駆動能力の異なるセルで置き換える技術が開示されているが、特許文献１、２に記載された技術は、本発明のように、電源配線の抵抗による電源電圧降下による遅延の解消を目的とするものではなく、かつ、セル交換を同一サイズのセルで行う技術ではなく、本発明により得られる効果を得ることができない。
【図面の簡単な説明】
【００３４】
【図１】本発明の半導体集積回路のレイアウト方法の一実施形態を実施するための装置の一例を概略的に示す図である。
【図２】本発明の半導体集積回路のレイアウト方法の一実施形態を示すフローチャートである。
【図３】本発明の半導体集積回路のレイアウト方法の一実施形態において用意されるセルの一種である３個の２入力ＮＡＮＤゲートの相対的サイズを示す平面図である。
【図４】半導体集積回路におけるゲート遅延時間とトランジスタの閾値との関係の一例を示す図である。
【図５】半導体集積回路におけるセル交換によるゲート遅延時間の変化の一例を示す図である。
【図６】半導体集積回路チップにおける電源配線の抵抗による電源電圧降下の様子の一例を概略的に示す平面図である。
【図７】半導体集積回路におけるゲート遅延時間の電源電圧依存性の一例を示す図である。
【符号の説明】
【００３５】
１…半導体集積回路チップ
２…セル配置・配線面
３〜６…等電圧線
７…ＣＰＵ
８…メモリ
９…入力手段
１０…ディスプレイ
１１…ネットリスト格納手段
１２…セル・ライブラリ
１３…チップ・レイアウト・データ格納手段
１４…電源電圧降下マップ格納手段
１５…タイミング・マージン不足パス情報格納手段
１６…セル初期配置プログラム格納手段
１７…配線プログラム格納手段
１８…消費電力見積もりプログラム格納手段
１９…電源電圧降下解析プログラム格納手段
２０…遅延計算・タイミング解析プログラム格納手段
２１…セル遅延時間適否判定プログラム格納手段
２２…セル交換コマンド作成プログラム格納手段
２３…セル交換プログラム格納手段
【図１】
2006059894.tif 000003
【図２】
2006059894.tif 000004
【図３】
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【図４】
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【図５】
2006059894.tif 000007
【図６】
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【図７】
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