(57)【要約】【課題】  複数の半導体メモリチップに対して並行して情報を記憶する際の記憶速度を高速化させることができる半導体メモリ装置及び記憶制御方法を得る。【解決手段】  メモリコントローラ５４により、複数のメモリチップ５２Ａ〜５２Ｄの２つ以上に並行して情報を記憶する場合に、記憶ブロック毎の記憶速度を用いた所定規則により各メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
各々記憶領域が複数の記憶ブロックにより構成された複数の半導体メモリチップと、
前記半導体メモリチップに記憶する情報を外部装置から入力する外部入力手段と、
前記半導体メモリチップに記憶されている情報を外部装置に出力する外部出力手段と、
前記外部入力手段により入力された情報を前記複数の半導体メモリチップの２つ以上に並行して記憶する場合に、前記記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御する制御手段と、
を備えた半導体メモリ装置。
【請求項２】
前記所定規則を、各半導体メモリチップの最も記憶速度が速い記憶ブロックから順に組み合わせるものか、又は各半導体メモリチップの記憶速度が所定範囲内である記憶ブロックを組み合わせると共に、これによってグループに属されなかった記憶ブロックが存在する場合に当該記憶ブロックを組み合わせるものとした
請求項１記載の半導体メモリ装置。
【請求項３】
前記記憶速度を示す速度情報又は前記複数のグループを示すグループ情報を予め記憶した記憶手段を更に備え、
前記制御手段は、前記記憶手段に記憶されている前記速度情報又は前記グループ情報に基づいて前記並行記憶を行うように制御する
請求項１又は請求項２記載の半導体メモリ装置。
【請求項４】
前記記憶手段を前記複数の半導体メモリチップの少なくとも１つとした
請求項３記載の半導体メモリ装置。
【請求項５】
前記制御手段は、前記最低記憶速度と最高記憶速度との差が同一となるグループが存在する場合、当該グループのうち、グループ内に属する記憶ブロックにおける最低記憶速度が速いグループ順に優先して前記並行記憶を行うように制御する
請求項１乃至請求項４の何れか１項記載の半導体メモリ装置。
【請求項６】
各々記憶領域が複数の記憶ブロックにより構成された複数の半導体メモリチップと、前記半導体メモリチップに記憶する情報を外部装置から入力する外部入力手段と、前記半導体メモリチップに記憶されている情報を外部装置に出力する外部出力手段と、を有する半導体メモリ装置における前記複数の半導体メモリチップに対する記憶制御方法であって、
前記外部入力手段により入力された情報を前記複数の半導体メモリチップの２つ以上に並行して記憶する場合に、前記記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御する、
記憶制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及び記憶制御方法に関し、特に、複数の半導体メモリチップを備えた半導体メモリ装置及び当該半導体メモリ装置における前記半導体メモリチップに対する記憶制御方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラ、携帯電話機、ＰＤＡ（Personal Digital Assistant，携帯情報端末）等の携帯型の情報処理装置の普及に伴い、当該情報処理装置に着脱可能に構成されたメモリカードの需要が急増している。なお、この種のメモリカードには、通常、フラッシュメモリ（Flash Memory）等の複数の不揮発性のメモリチップが内蔵されている。
【０００３】
ところで、上記のような情報処理装置の処理速度の高速化に伴って、メモリカードに対するアクセス速度の高速化も要望されている。
【０００４】
このようなメモリカードに対するアクセス速度の高速化のために適用できる技術として、従来、複数のメモリチップに対して横断的に論理アドレスを割り当て、各メモリチップに並行してデータを記憶することにより、見かけ上のデータ転送速度を高速化させる技術があった（例えば、特許文献１参照。）。
【特許文献１】特開平６−１１９１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、各々記憶領域がデータの記憶及び消去の単位である記憶ブロックにより区分されたフラッシュメモリ等の半導体メモリチップでは、製造ばらつきにより各記憶ブロック毎に記憶速度が異なる、という性質があるため、上記従来の技術のように並行して複数の記憶ブロックにデータを記憶する場合の記憶時間は当該複数の記憶ブロックの記憶時間のうちの最も遅いものと略同一となってしまい、並行記憶による高速化の効果を十分には享受することができない場合がある、という問題点があった。
【０００６】
本発明は上記問題点を解決するためになされたものであり、複数の半導体メモリチップに対して並行して情報を記憶する際の記憶速度を高速化させることができる半導体メモリ装置及び記憶制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、請求項１記載の半導体メモリ装置は、各々記憶領域が複数の記憶ブロックにより構成された複数の半導体メモリチップと、前記半導体メモリチップに記憶する情報を外部装置から入力する外部入力手段と、前記半導体メモリチップに記憶されている情報を外部装置に出力する外部出力手段と、前記外部入力手段により入力された情報を前記複数の半導体メモリチップの２つ以上に並行して記憶する場合に、前記記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御する制御手段と、を備えている。
【０００８】
請求項１に記載の半導体メモリ装置は、各々記憶領域が複数の記憶ブロックにより構成された複数の半導体メモリチップが備えられており、前記半導体メモリチップに記憶する情報が外部装置から外部入力手段によって入力され、前記半導体メモリチップに記憶されている情報が外部装置に外部出力手段によって出力される。なお、上記外部入力手段及び外部出力手段には、外部装置と電気的かつ機械的に接続するコネクタや、外部装置との間で無線にて情報を授受する無線通信手段等が含まれる。また、上記外部装置には、デジタルカメラ、携帯電話機、ＰＤＡ等の携帯型の情報処理装置や、デスクトップ型のパーソナル・コンピュータ、ＤＰＥ（Develop Print Enlargement）受付店等に設けられた写真プリンタ等が含まれる。
【０００９】
ここで、本発明では、制御手段により、前記外部入力手段によって入力された情報を前記複数の半導体メモリチップの２つ以上に並行して記憶する場合に、前記記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御される。
【００１０】
このように、請求項１に記載の半導体メモリ装置によれば、複数の半導体メモリチップの２つ以上に並行して情報を記憶する場合に、記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御しているので、同一グループに属する複数の記憶ブロック間の記憶時間の差に起因する記憶速度のロスを低減することができ、この結果として複数の半導体メモリチップに対して並行して情報を記憶する際の記憶速度を高速化させることができる。
【００１１】
なお、本発明は、請求項２に記載の発明のように、前記所定規則を、各半導体メモリチップの最も記憶速度が速い記憶ブロックから順に組み合わせるものか、又は各半導体メモリチップの記憶速度が所定範囲内である記憶ブロックを組み合わせると共に、これによってグループに属されなかった記憶ブロックが存在する場合に当該記憶ブロックを組み合わせるものとしてもよい。これによって、記憶速度を、より高速化させることができる。
【００１２】
また、本発明は、請求項３に記載の発明のように、前記記憶速度を示す速度情報又は前記複数のグループを示すグループ情報を予め記憶した記憶手段を更に備え、前記制御手段は、前記記憶手段に記憶されている前記速度情報又は前記グループ情報に基づいて前記並行記憶を行うように制御するものとしてもよい。これによって、前記記憶速度を検出して前記並行記憶を行うように制御する場合に比較して、容易に記憶速度を高速化させることができる。なお、上記記憶手段には、ＲＡＭ（Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、フラッシュＥＥＰＲＯＭ（Flash EEPROM）等の半導体記憶素子、スマート・メディア（SmartMedia（登録商標））、フレキシブルディスク等の可搬型記録媒体やハードディスク等の固定記録媒体が含まれる。
【００１３】
特に、請求項３に記載の発明は、請求項４に記載の発明のように、前記記憶手段を前記複数の半導体メモリチップの少なくとも１つとしてもよい。これによって、記憶手段を新たに設ける場合に比較して、低コストで本発明を実現することができる。
【００１４】
更に、本発明の前記制御手段は、請求項５に記載の発明のように、前記最低記憶速度と最高記憶速度との差が同一となるグループが存在する場合、当該グループのうち、グループ内に属する記憶ブロックにおける最低記憶速度が速いグループ順に優先して前記並行記憶を行うように制御するものとしてもよい。これによって、記憶速度を、より高速化させることができる。
【００１５】
一方、上記目的を達成するために、請求項６記載の記憶制御方法は、各々記憶領域が複数の記憶ブロックにより構成された複数の半導体メモリチップと、前記半導体メモリチップに記憶する情報を外部装置から入力する外部入力手段と、前記半導体メモリチップに記憶されている情報を外部装置に出力する外部出力手段と、を有する半導体メモリ装置における前記複数の半導体メモリチップに対する記憶制御方法であって、前記外部入力手段により入力された情報を前記複数の半導体メモリチップの２つ以上に並行して記憶する場合に、前記記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御するものである。
【００１６】
従って、請求項６に記載の記憶制御方法によれば、請求項１に記載の発明と同様に作用するので、請求項１に記載の発明と同様に、複数の半導体メモリチップに対して並行して情報を記憶する際の記憶速度を高速化させることができる。
【発明の効果】
【００１７】
本発明によれば、複数の半導体メモリチップの２つ以上に並行して情報を記憶する場合に、記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御しているので、同一グループに属する複数の記憶ブロック間の記憶時間の差に起因する記憶速度のロスを低減することができ、この結果として複数の半導体メモリチップに対して並行して情報を記憶する際の記憶速度を高速化させることができる、という効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１９】
［第１の実施の形態］
まず、図１を参照して、本実施の形態に係る半導体メモリ装置としてのメモリカード５０の構成について説明する。
【００２０】
同図に示すように、メモリカード５０には、複数（本実施の形態では４つ）の半導体メモリチップ（以下、「メモリチップ」という。）５２Ａ、５２Ｂ、５２Ｃ、５２Ｄと、メモリカード５０全体の動作を司るメモリコントローラ５４と、が備えられている。なお、本実施の形態に係るメモリカード５０では、上記メモリチップとしてフラッシュメモリチップを適用している。
【００２１】
メモリカード５０は、各種情報処理装置に装着して用いることが前提とされたものであり、情報処理装置に装着された状態で当該情報処理装置からメモリチップ５２Ａ〜５２Ｄに対するアクセスを行うことができる。なお、本実施の形態では、上記情報処理装置としてデジタルカメラ１０を適用した場合について説明する。
【００２２】
図２には、本実施の形態に係るメモリコントローラ５４の電気系の要部構成が示されている。
【００２３】
同図に示すように、本実施の形態に係るメモリコントローラ５４には、メモリコントローラ５４全体の動作を司るＣＰＵ（中央処理装置）５６と、各種データを一時的に記憶するバッファメモリ５８と、各メモリチップ５２Ａ〜５２Ｄに対するアクセスを直接制御するメモリ制御用シーケンサ６０と、が備えられている。また、メモリコントローラ５４には、各部の動作を同期させるためのクロック信号を生成する発振器６４と、各種情報処理装置に電気的かつ機械的に接続するためのコネクタ６６と、が備えられている。
【００２４】
バッファメモリ５８はコネクタ６６に接続されると共に各メモリチップ５２Ａ〜５２Ｄのデータバスに接続されており、バッファメモリ５８には、デジタルカメラ１０から当該デジタルカメラ１０のデータバスを介してメモリチップ５２Ａ〜５２Ｄに記憶すべきものとして入力されたデータ及びデジタルカメラ１０からの要求に応じて読み出されるメモリチップ５２Ａ〜５２Ｄに記憶されているデータが一時的に記憶される。
【００２５】
また、バッファメモリ５８はメモリ制御用シーケンサ６０にも接続されており、バッファメモリ５８の作動の制御はメモリ制御用シーケンサ６０によって行われる。
【００２６】
一方、ＣＰＵ５６はコネクタ６６に接続されると共にメモリ制御用シーケンサ６０に接続されており、デジタルカメラ１０に対してメモリカード５０に対するアクセスを禁止することを示すビジー（busy）信号をメモリカード５０の動作状態に応じて出力すると共に、メモリ制御用シーケンサ６０の作動の制御を行う。
【００２７】
また、メモリ制御用シーケンサ６０は各メモリチップ５２Ａ〜５２Ｄの制御信号端子にも接続されており、各メモリチップ５２Ａ〜５２Ｄに対するアクセスの制御はメモリ制御用シーケンサ６０によって行われる。
【００２８】
ところで、本実施の形態に係るメモリカード５０は、メモリチップ５２Ａ〜５２Ｄの２つ以上に並行して（同時に）アクセスすることができるものとして構成されており、デジタルカメラ１０から入力されたデータを並行して記憶する場合に、各メモリチップの記憶ブロック毎の記憶速度を用いた所定規則により各メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの記憶速度の範囲（最低記憶速度と最高記憶速度との差）が小さいグループ順に優先して並行記憶を行うように制御するものとされている。
【００２９】
このため、メモリチップ５２Ａの所定記憶領域には、一例として図３に模式的に示されるように、各メモリチップにおける記憶ブロック毎の記憶速度を示す速度情報として、各記憶ブロック毎のビジー時間を示す情報が予め記憶されている。図３に示す例では、例えば、メモリチップ５２Ａの１番目の記憶ブロックのビジー時間として１１０（μＳ）が、２番目の記憶ブロックのビジー時間として１００（μＳ）が、各々記憶されている。なお、ビジー時間が短いほど記憶速度が速いことは言うまでもない。
【００３０】
なお、以下では錯綜を回避するために、図３に示されるように、各メモリチップにおける記憶ブロックが５つのみである場合について説明する。
【００３１】
次に、本実施の形態に係るメモリカード５０の作用として、複数のメモリチップに対して並行にデータを記憶する際のメモリカード５０の動作を、図４を参照しつつ詳細に説明する。なお、図４は、複数の記憶ブロックに渡って記憶する必要のあるデータ量のデータがデジタルカメラ１０から入力される際にＣＰＵ５６によって実行される処理の流れを示すタイムチャートである。また、図４では、各メモリチップ５２Ａ〜５２Ｄを、Ａ〜Ｄの末尾の文字のみにより省略して図示する。
【００３２】
ＣＰＵ５６は、まず、上記速度情報（図３も参照。）をメモリチップ５２Ａからバッファメモリ５８及びメモリ制御用シーケンサ６０を介して読み出し、次に、読み出した速度情報を用いた所定規則により、各メモリチップにおける記憶ブロックを各メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループに分類する。
【００３３】
本実施の形態に係るメモリカード５０では、上記所定規則として、各メモリチップの最も記憶速度が速い記憶ブロックから順に組み合わせる、という規則を適用している。この結果、各メモリチップに関する速度情報が図３に示したものとされている場合には、次の表１に示すように各グループが構成されることになる。なお、表１では、各記憶ブロックを、自身が含まれるメモリチップの符号の末尾のアルファベット（Ａ〜Ｄ）に自身のブロック番号（図３も参照。）を付したものにより省略して示している。例えば、表１における‘Ａ４’は、メモリチップ５２Ａにおける、ブロック番号が‘４’とされた記憶ブロックを示している。
【００３４】
【表１】
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次に、ＣＰＵ５６は、デジタルカメラ１０からのデータのバッファメモリ５８への記憶が終了するまで待機し、その後、メモリチップ５２Ａ〜５２Ｄの少なくとも１つからビジー信号がメモリ制御用シーケンサ６０を介して入力された場合にデジタルカメラ１０にビジー信号を出力する（ハイレベルにする）と共に、先に分類した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差（以下、「グループ内速度差」という。）が小さいグループ順に優先して並行記憶を行うようにメモリ制御用シーケンサ６０を制御する。また、ＣＰＵ５６は、グループ内速度差が同一のグループが存在する場合には、当該グループのうち、グループ内に属する記憶ブロックにおける最低記憶速度が速いグループ順に優先して並行記憶を行うようにメモリ制御用シーケンサ６０を制御する。なお、本実施の形態では、速度情報として各記憶ブロック毎のビジー時間が記憶されているため、上記記憶速度としてビジー時間を適用すると共に、上記グループ内速度差に対応する値としてグループ内に属する記憶ブロックの最大ビジー時間と最小ビジー時間との差を適用している。
【００３５】
表１に示した各グループでは、グループ番号１のグループ内速度差とグループ番号２のグループ内速度差が同一となるため、このうち、最低記憶速度が速いグループ番号１のグループをグループ番号２のグループより優先して並行記憶を行うように制御する。
【００３６】
この結果、図４に示されるように、最初にグループ番号１のグループに属される記憶ブロック（Ａ４（ビジー時間：８０μＳ）−Ｂ１（ビジー時間：９０μＳ）−Ｃ４（ビジー時間：７５μＳ）−Ｄ４（ビジー時間：８０μＳ））に対して並行記憶が行われた後、グループ番号２のグループに属される記憶ブロック（Ａ２（ビジー時間：１００μＳ）−Ｂ３（ビジー時間：９０μＳ）−Ｃ３（ビジー時間：９５μＳ）−Ｄ２（ビジー時間：１１０μＳ））に対して並行記憶が行われ、その後、デジタルカメラ１０から入力されたデータの量に応じて、同様の規則による順序で残りのグループに属される記憶ブロックに対する並行記憶が行われる。
【００３７】
なお、図４に示したタイムチャートに対する比較のため、図５には、同一ブロック番号の記憶ブロックを同一グループとしてブロック番号順にデータの記憶を行う場合のタイムチャートが示されている。
【００３８】
図５に示されるように、この場合、最初に並行記憶が行われるグループに属する記憶ブロック（Ａ１（ビジー時間：１１０μＳ）−Ｂ１（ビジー時間：９０μＳ）−Ｃ１（ビジー時間：１２０μＳ）−Ｄ１（ビジー時間：１２０μＳ））ではグループ内速度差が‘３０’となり、本実施の形態において最初に並行記憶が行われるグループ番号１のグループのグループ内速度差‘１５’に比較して大きく、本実施の形態の方がデータを高速に記憶できることが判る。同様に、２番目に並行記憶が行われるグループについても図５に示されるもののグループ内速度差が‘３５’であるのに対し、本実施の形態におけるグループ内速度差は‘１５’であり、本実施の形態の方がデータを高速に記憶できることが判る。
【００３９】
なお、本実施の形態では、メモリカード５０の残記憶容量が少なくなるに従って記憶速度が遅くなっていく結果、メモリカード５０の全記憶領域に対してデータを記憶した場合の平均的な記憶速度は従来の技術と同等になることも考えられるが、メモリカード５０の全記憶領域に対してデータを記憶せず、途中まで記憶した時点で記憶内容を消去する場合には平均的な記憶速度も高速化させることができる。
【００４０】
以上詳細に説明したように、本実施の形態によれば、複数の半導体メモリチップ（ここでは、メモリチップ５２Ａ〜５２Ｄ）の２つ以上に並行して情報を記憶する場合に、記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御しているので、同一グループに属する複数の記憶ブロック間の記憶時間の差に起因する記憶速度のロスを低減することができ、この結果として複数の半導体メモリチップに対して並行して情報を記憶する際の記憶速度を高速化させることができる。
【００４１】
また、本実施の形態によれば、前記所定規則を、各半導体メモリチップの最も記憶速度が速い記憶ブロックから順に組み合わせるものとしているので、記憶速度を、より高速化させることができる。
【００４２】
また、本実施の形態によれば、前記記憶速度を示す速度情報（ここでは、ビジー時間を示す情報）を予め記憶手段（ここでは、メモリチップ５２Ａ）に記憶しておき、前記記憶手段に記憶されている前記速度情報に基づいて前記並行記憶を行うようにしているので、前記記憶速度を検出して前記並行記憶を行うように制御する場合に比較して、容易に記憶速度を高速化させることができる。
【００４３】
特に、本実施の形態によれば、前記記憶手段を前記複数の半導体メモリチップの１つとしているので、記憶手段を新たに設ける場合に比較して、低コストで本発明を実現することができる。
【００４４】
更に、本実施の形態によれば、前記最低記憶速度と最高記憶速度との差が同一となるグループが存在する場合、当該グループのうち、グループ内に属する記憶ブロックにおける最低記憶速度が速いグループ順に優先して前記並行記憶を行うようにしているので、記憶速度を、より高速化させることができる。
【００４５】
［第２の実施の形態］
上記第１の実施の形態では、本発明の速度情報を予め記憶しておくと共に、本発明の所定規則として、各メモリチップの最も記憶速度が速い記憶ブロックから順に組み合わせる規則を適用した場合の形態例について説明したが、本第２の実施の形態では、本発明のグループ情報を予め記憶しておくと共に、本発明の所定規則として、各メモリチップの記憶速度が所定範囲内である記憶ブロックを組み合わせると共に、これによってグループに属されなかった記憶ブロックが存在する場合に当該記憶ブロックを組み合わせる規則を適用した場合の形態例について説明する。なお、本第２の実施の形態に係るメモリカード５０の構成は、上記第１の実施の形態に係るメモリカード５０の構成（図１、図２参照。）と同一であるので、ここでの説明は省略する。
【００４６】
本第２の実施の形態に係るメモリカード５０でも、各メモリチップの記憶ブロック毎のビジー時間を用いた所定規則により、各メモリチップにおける記憶ブロックを各メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループに分類する。
【００４７】
本第２の実施の形態に係るメモリカード５０では、上述したように、上記所定規則として、各メモリチップの記憶速度が所定範囲内である記憶ブロックを組み合わせると共に、これによってグループに属されなかった記憶ブロックが存在する場合に当該記憶ブロックを組み合わせる、という規則を適用している。
【００４８】
より具体的には、組み合わせる速度範囲をビジー時間で１００（μＳ）から１２０（μＳ）までの範囲とし、メモリチップ５２Ａから１つの記憶ブロックを選択し、当該記憶ブロックと同じか、又は当該記憶ブロックより速い速度で最も近いものを選択する。また、メモリチップ５２Ａの上記速度範囲から外れるものと、他のメモリチップ５２Ｂ〜５２Ｄのグループ化されていない記憶ブロックをブロック番号順に組み合わせる。
【００４９】
この結果、各メモリチップに関する速度情報が図３に示したものとされている場合には、次の表２に示すように各グループが構成されることになる。なお、表２も表１と同様に、各記憶ブロックを、自身が含まれるメモリチップの符号の末尾のアルファベット（Ａ〜Ｄ）に自身のブロック番号（図３も参照。）を付したものにより省略して示している。例えば、表２における‘Ａ１’は、メモリチップ５２Ａにおける、ブロック番号が‘１’とされた記憶ブロックを示している。
【００５０】
【表２】
2006221333.tif 000004
なお、本第２の実施の形態に係るメモリカード５０では、表２に示されるグループ状態を示す情報がグループ情報として、メモリチップ５２Ａの所定記憶領域に予め記憶されている。
【００５１】
次に、本第２の実施の形態に係るメモリカード５０の作用として、複数のメモリチップに対して並行にデータを記憶する際のメモリカード５０の動作を、図６を参照しつつ詳細に説明する。なお、図６は、複数の記憶ブロックに渡って記憶する必要のあるデータ量のデータがデジタルカメラ１０から入力される際にＣＰＵ５６によって実行される処理の流れを示すタイムチャートである。また、図６では、各メモリチップ５２Ａ〜５２Ｄを、Ａ〜Ｄの末尾の文字のみにより省略して図示する。
【００５２】
ＣＰＵ５６は、まず、上記グループ情報（表２も参照。）をメモリチップ５２Ａからバッファメモリ５８及びメモリ制御用シーケンサ６０を介して読み出す。
【００５３】
次に、ＣＰＵ５６は、デジタルカメラ１０からのデータのバッファメモリ５８への記憶が終了するまで待機し、その後、メモリチップ５２Ａ〜５２Ｄの少なくとも１つからビジー信号がメモリ制御用シーケンサ６０を介して入力された場合にデジタルカメラ１０にビジー信号を出力する（ハイレベルにする）と共に、先に読み出したグループ情報により示される複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差（グループ内速度差）が小さいグループ順に優先して並行記憶を行うようにメモリ制御用シーケンサ６０を制御する。また、ＣＰＵ５６は、グループ内速度差が同一のグループが存在する場合には、当該グループのうち、グループ内に属する記憶ブロックにおける最低記憶速度が速いグループ順に優先して並行記憶を行うようにメモリ制御用シーケンサ６０を制御する。なお、本実施の形態でも、速度情報として各記憶ブロック毎のビジー時間が記憶されているため、上記記憶速度としてビジー時間を適用すると共に、上記グループ内速度差に対応する値としてグループ内に属する記憶ブロックの最大ビジー時間と最小ビジー時間との差を適用している。
【００５４】
表２に示した各グループでは、グループ番号３のグループ内速度差が最も小さいためグループ番号３のグループを最も優先して並行記憶を行うように制御する。また、表２に示した各グループでは、グループ番号１のグループ内速度差とグループ番号２のグループ内速度差が同一となるため、このうち、最低記憶速度が速いグループ番号２のグループをグループ番号１のグループより優先して並行記憶を行うように制御する。
【００５５】
この結果、図６に示されるように、最初にグループ番号３のグループに属される記憶ブロック（Ａ３（ビジー時間：１２０μＳ）−Ｂ５（ビジー時間：１１５μＳ）−Ｃ１（ビジー時間：１２０μＳ）−Ｄ１（ビジー時間：１２０μＳ））に対して並行記憶が行われた後、グループ番号２のグループに属される記憶ブロック（Ａ２（ビジー時間：１００μＳ）−Ｂ３（ビジー時間：９０μＳ）−Ｃ３（ビジー時間：９５μＳ）−Ｄ４（ビジー時間：８０μＳ））に対して並行記憶が行われ、その後、デジタルカメラ１０から入力されたデータの量に応じて、同様の規則による順序で残りのグループに属される記憶ブロックに対する並行記憶が行われる。
【００５６】
以上詳細に説明したように、本実施の形態によれば、複数の半導体メモリチップ（ここでは、メモリチップ５２Ａ〜５２Ｄ）の２つ以上に並行して情報を記憶する場合に、記憶ブロック毎の記憶速度を用いた所定規則により各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせて構成した複数のグループについて、グループ内に属する記憶ブロックの最低記憶速度と最高記憶速度との差が小さいグループ順に優先して並行記憶を行うように制御しているので、同一グループに属する複数の記憶ブロック間の記憶時間の差に起因する記憶速度のロスを低減することができ、この結果として複数の半導体メモリチップに対して並行して情報を記憶する際の記憶速度を高速化させることができる。
【００５７】
また、本実施の形態によれば、前記所定規則を、各半導体メモリチップの記憶速度が所定範囲内である記憶ブロックを組み合わせると共に、これによってグループに属されなかった記憶ブロックが存在する場合に当該記憶ブロックを組み合わせるものとしてので、記憶速度を、より高速化させることができる。
【００５８】
また、本実施の形態によれば、前記複数のグループを示すグループ情報を予め記憶手段（ここでは、メモリチップ５２Ａ）に記憶しておき、前記記憶手段に記憶されている前記グループ情報に基づいて前記並行記憶を行うようにしているので、前記記憶速度を検出したり、グループ情報を導出して前記並行記憶を行うように制御する場合に比較して、容易に記憶速度を高速化させることができる。
【００５９】
特に、本実施の形態によれば、前記記憶手段を前記複数の半導体メモリチップの１つとしているので、記憶手段を新たに設ける場合に比較して、低コストで本発明を実現することができる。
【００６０】
更に、本実施の形態によれば、前記最低記憶速度と最高記憶速度との差が同一となるグループが存在する場合、当該グループのうち、グループ内に属する記憶ブロックにおける最低記憶速度が速いグループ順に優先して前記並行記憶を行うようにしているので、記憶速度を、より高速化させることができる。
【００６１】
なお、上記各実施の形態では、本発明の速度情報として各記憶ブロックのビジー時間を示す情報を適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、各記憶ブロック毎の記憶速度や、１記憶ブロック毎の記憶時間等を速度情報として適用する形態とすることもできる。この場合も、上記各実施の形態と同様の効果を奏することができる。
【００６２】
また、上記各実施の形態では、速度情報をメモリチップ５２Ａに記憶した場合について説明したが、本発明はこれに限定されるものではなく、例えば、メモリチップ５２Ｂ〜５２Ｄの何れかに記憶する形態や、メモリチップ５２Ａ〜５２Ｄの各々に自身の記憶ブロックに関する速度情報を記憶する形態、メモリカード５０に対して速度情報を記憶するための記憶手段を新たに設けておき、当該記憶手段に記憶する形態等とすることもできる。この場合も、上記各実施の形態と同様の効果を奏することができる。
【００６３】
また、上記第２の実施の形態では、グループ情報をメモリチップ５２Ａに記憶した場合について説明したが、本発明はこれに限定されるものではなく、例えば、メモリチップ５２Ｂ〜５２Ｄの何れかに記憶する形態や、メモリカード５０に対してグループ情報を記憶するための記憶手段を新たに設けておき、当該記憶手段に記憶する形態等とすることもできる。この場合も、上記第２の実施の形態と同様の効果を奏することができる。
【００６４】
また、上記各実施の形態では、デジタルカメラ１０から入力されたデータの各メモリチップに対する並行記憶を同時に開始する場合について説明したが、本発明はこれに限定されるものではなく、例えば、デジタルカメラ１０から入力された時系列順に並行記憶を開始する形態とすることもできる。この場合も、上記各実施の形態と同様の効果を奏することができる。
【００６５】
また、本発明の所定規則は、上記各実施の形態で説明したものには限定されず、各半導体メモリチップ毎に１つずつの記憶ブロックを組み合わせたものとしてグループを構成できる規則であれば如何なる規則も適用できることは言うまでもない。
【００６６】
その他、上記各実施の形態で説明したメモリカード５０の構成（図１〜図２参照。）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。
【００６７】
更に、上記各実施の形態では、メモリカード５０を装着する情報処理装置としてデジタルカメラ１０を適用した場合について説明したが、携帯電話機、ＰＤＡ等の携帯型の情報処理装置や、デスクトップ型のパーソナル・コンピュータ、ＤＰＥ受付店等に設けられた写真プリンタ等の、メモリカード５０にアクセス可能なあらゆる情報処理装置を適用することができることも言うまでもない。
【図面の簡単な説明】
【００６８】
【図１】実施の形態に係るメモリカードの概略構成を示すブロック図である。
【図２】実施の形態に係るメモリカードにおけるメモリコントローラの電気系の要部構成を示すブロック図である。
【図３】実施の形態に係る速度情報としての記憶ブロック毎のビジー時間を示す情報のデータ構造を示す模式図である。
【図４】第１の実施の形態に係るメモリカードにおけるデータ記憶時の処理の流れを示すタイムチャートである。
【図５】従来の技術によるデータ記憶時の処理の流れを示すタイムチャートである。
【図６】第２の実施の形態に係るメモリカードにおけるデータ記憶時の処理の流れを示すタイムチャートである。
【符号の説明】
【００６９】
１０    デジタルカメラ
５０    メモリカード（半導体メモリ装置）
５２Ａ〜５２Ｄ    メモリチップ（半導体メモリチップ）
５４    メモリコントローラ
５６    ＣＰＵ（制御手段）
５８    バッファメモリ
６０    メモリ制御用シーケンサ
６６    コネクタ（外部入力手段、外部出力手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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