(57)【要約】【課題】低周波のノイズによる影響を低減し精度の向上を図ることができるＡ／Ｄ変換回路とその変換誤差測定回路を提供する。【解決手段】ディジタル信号発生回路２０において、例えばＡ／Ｄ変換のクロックサイクル毎といった比較的速いサイクルでディジタル信号Ｓ２０の２つの値が切り替えられ、この２つの値にそれぞれ対応してＡ／Ｄ変換回路１６から出力されるディジタル変換後の残差信号Ｓ１６の差分Ｓ３３が、減算回路３３において検出される。更に、この差分Ｓ３３と理想値Ｓｄとのズレが減算回路３４において検出され、この検出結果が平均化回路３５において平均化されることにより、変換誤差の測定結果Ｓ３５が得られる。これにより、残差信号Ｓ１６の差分Ｓ３３において、ディジタル信号発生回路２０の切り替えサイクルよりもゆっくり変化する低周波のノイズ成分を相殺することができる。【選択図】      図１
2006013662.tif 000002
【特許請求の範囲】
【請求項１】
粗いディジタル値から微細なディジタル値を段階的に取得する複数段のアナログ／ディジタル変換ユニットを有し、最終段より手前のアナログ／ディジタル変換ユニットには、当該ユニットで取得した上記ディジタル値をアナログ信号へ変換するディジタル／アナログ変換回路と、当該変換結果のアナログ信号を当該ユニットへの入力信号から差し引いて得られる信号に応じた残差信号を生成して次段に入力する残差信号生成回路とが含まれる、アナログ／ディジタル変換回路の変換誤差測定回路であって、
上記複数段のうち、最終段より手前の少なくとも１つのアナログ／ディジタル変換ユニットに含まれる上記ディジタル／アナログ変換回路に対して、２つの値のディジタル信号を、上記残差信号の検出誤差となり得るノイズ成分より短い周期で交互に入力するディジタル信号入力回路と、
上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号の差を検出する第１の差分検出回路と、
上記２つのディジタル信号に対応する上記２つの残差信号の差分が持つべき理想値と上記第１の差分検出回路の検出結果との差を検出する第２の差分検出回路と、
上記第２の差分検出回路の検出結果を平均化する平均化回路と、
を有する変換誤差測定回路。
【請求項２】
上記ディジタル信号入力回路は、上記アナログ／ディジタル変換ユニットがアナログ／ディジタル変換を実行するサイクル毎に、上記ディジタル／アナログ変換回路へ入力するディジタル信号の切り替えを行う、
請求項１に記載の変換誤差測定回路。
【請求項３】
上記第１の差分検出回路は、上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号を後段の上記アナログ／ディジタル変換ユニットにおいてアナログ／ディジタル変換して得られる２つのディジタル信号の差を検出する、
請求項１に記載の変換誤差測定回路。
【請求項４】
上記アナログ／ディジタル変換ユニットに一定レベルのアナログ信号を入力するアナログ信号入力回路を有する、
請求項１に記載の変換誤差測定回路。
【請求項５】
粗いディジタル値から微細なディジタル値を段階的に取得する複数段のアナログ／ディジタル変換ユニットを有し、最終段より手前のアナログ／ディジタル変換ユニットには、当該ユニットで取得した上記ディジタル値をアナログ信号へ変換するディジタル／アナログ変換回路と、当該変換結果のアナログ信号を当該ユニットへの入力信号から差し引いて得られる信号に応じた残差信号を生成して次段に入力する残差信号生成回路とが含まれる、アナログ／ディジタル変換回路であって、
アナログ／ディジタル変換誤差を測定する誤差測定モードにおいて、上記複数段のうち、最終段より手前の少なくとも１つのアナログ／ディジタル変換ユニットに含まれる上記ディジタル／アナログ変換回路に対して、２つの値のディジタル信号を、上記残差信号の検出誤差となり得るノイズ成分より短い周期で交互に入力するディジタル信号入力回路と、
上記誤差測定モードにおいて、上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号の差を検出する第１の差分検出回路と、
上記誤差測定モードにおいて、上記２つのディジタル信号に対応する上記２つの残差信号の差分が持つべき理想値と上記第１の差分検出回路の検出結果との差を検出する第２の差分検出回路と、
上記誤差測定モードにおいて、上記第２の差分検出回路の検出結果を平均化する平均化回路と、
アナログ／ディジタル変換を実行する変換モードにおいて、上記平均化回路で得られる平均値に基づいて、上記複数段のアナログ／ディジタル変換ユニットの変換結果を補正する補正回路と、
を有するアナログ／ディジタル変換回路。
【請求項６】
上記誤差測定モードにおいて、上記ディジタル／アナログ変換回路に入力されるディジタル信号の２つの値のそれぞれ若しくは何れか一方と、当該２つの値のディジタル信号に対応する上記平均化回路の平均値とを関連付けて記憶し、上記変換モードにおいて、当該ディジタル／アナログ変換回路へ入力されるディジタル信号に関連付けられた上記平均値の記憶データを読み出す記憶回路を有し、
上記補正回路は、上記記憶回路から読み出される平均値に基づいて上記補正を行う、
請求項５に記載のアナログ／ディジタル変換回路。
【請求項７】
上記ディジタル信号入力回路は、上記誤差測定モードにおいて、上記アナログ／ディジタル変換ユニットがアナログ／ディジタル変換を実行するサイクル毎に、上記ディジタル／アナログ変換回路へ入力するディジタル信号の切り替えを行う、
請求項５に記載のアナログ／ディジタル変換回路。
【請求項８】
上記第１の差分検出回路は、上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号を後段の上記アナログ／ディジタル変換ユニットにおいてアナログ／ディジタル変換して得られる２つのディジタル信号の差を検出する、
請求項５に記載のアナログ／ディジタル変換回路。
【請求項９】
上記誤差測定モードにおいて、上記アナログ／ディジタル変換ユニットに一定レベルのアナログ信号を入力するアナログ信号入力回路を有する、
請求項５に記載のアナログ／ディジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばパイプライン型のアナログ／ディジタル変換回路など、複数のステップで一変換動作を行うアナログ／ディジタル変換回路および変換誤差測定回路に関するものである。
【背景技術】
【０００２】
図５は、一般的なパイプライン型のアナログ／ディジタル変換回路の構成例を示す図である。
なお、以降の説明では、次のように語句を省略して表記することがある。
アナログ／ディジタル変換・・・・・Ａ／Ｄ変換；
ディジタル／アナログ変換・・・・・Ｄ／Ａ変換；
【０００３】
このパイプライン型Ａ／Ｄ変換回路は、縦続に接続された複数段のＡ／Ｄ変換ユニットＵ１，…，Ｕ２，Ｕ３を有している。
最終段より手前のＡ／Ｄ変換ユニットＵ１，…，Ｕ２は、それぞれ、前段のＡ／Ｄ変換ユニットから入力される残差信号（初段のユニットＵ１については入力信号Ｖｉｎ）に対しＡ／Ｄ変換を行うＡ／Ｄ変換回路１と、このＡ／Ｄ変換回路１の変換結果にＤ／Ａ変換を行うＤ／Ａ変換回路２と、入力の残差信号（もしくは入力信号Ｖｉｎ）からＤ／Ａ変換回路２の変換結果を減算する減算回路３と、減算回路３の減算結果を増幅し、残差信号として次段のＡ／Ｄ変換ユニットに出力する増幅回路４とを含んでいる。
【０００４】
上記の構成によると、各ユニットのＡ／Ｄ変換回路１において得られるディジタルの変換結果Ｄ１，…，Ｄ２，Ｄ３は、初段のＡ／Ｄ変換ユニットＵ１で得られるものが最も粗く、後段に向かうにつれて段階的に微細になる。すなわち、入力信号Ｖｉｎの微細なＡ／Ｄ変換結果は、上位ビット側から下位ビット側へ複数のステップに分けてＡ／Ｄ変換を実行することにより得られる。
【０００５】
このように複数のステップで一変換動作を行うＡ／Ｄ変換回路では、入力信号に対する出力信号の直線性誤差を低減させることが、変換精度を向上させる上での課題となっている。直線性誤差は、主として各ステップの粗いＡ／Ｄ変換結果をアナログ信号に戻す部分の誤差に起因しており、その主な内訳として、Ｄ／Ａ変換回路の直線性誤差やフルスケール誤差、誤差増幅回路のゲイン誤差などを挙げることができる。
【０００６】
非特許文献１などでは、複数通りの固定値を各ステップのＤ／Ａ変換回路（例えば図５におけるＤ／Ａ変換回路２）に入力し、これに応じて誤差増幅回路（例えば図５における増幅回路４）から出力される残差信号のＡ／Ｄ変換結果を適宜演算して、直線性誤差を測定する方法が提案されている。
【非特許文献１】「ディジタル−ドメイン・キャリブレーション・オブ・マルチステップ・アナログ−トウ−ディジタル・コンバーターズ（Digital-Domain Calibration of Multistep Analog-to-Digital Converters）」，ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステート・サーキッツ（IEEE Journal of Solid State Circuits），（米国），１９９２年１２月，第２７巻，第１２号，ｐ．１６７９−１６８８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、実在のシステムでは、回路ノイズやシステムのバックグラウンドノイズによって、残差信号の値に揺らぎが混入するため、上記提案の方法によりこれを演算処理しても正しい直線性誤差の測定値が得られないという問題がある。
【０００８】
混入する揺らぎがホワイトノイズであれば、多数回の測定結果を平均することにより、いくらでも真の誤差に近い測定値を得ることができるが、実際には、例えば１／ｆのスペクトルをもつフリッカノイズや、システムクロックにやや同期した、完全にランダムではない揺らぎも含まれるため、何回平均しても真の誤差に収束しないという問題がある。特に、ディープサブミクロンＣＭＯＳプロセスを用いて設計されるＡ／Ｄ変換回路では、１／ｆスペクトルを持つフリッカノイズの影響や、搭載されるシステムの大規模化に伴い無視できなくなるディジタルノイズの低周波成分や、搭載されるチップの大型化に伴い無視できなくなるチップ表面温度揺らぎに起因した１／ｆ2スペクトルを持つランダムウォークノイズによって、誤差測定値の精度が低下するという課題があった。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、低周波のノイズによる影響を低減し測定精度を向上できるＡ／Ｄ変換回路の変換誤差測定回路を提供することにある。
また、本発明の他の目的は、低周波のノイズによる影響を低減して精度よく測定した変換誤差を用いて、Ａ／Ｄ変換の精度を向上させることができるＡ／Ｄ変換回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の発明は、アナログ／ディジタル変換回路の変換誤差測定回路である。
上記アナログ／ディジタル変換回路は、粗いディジタル値から微細なディジタル値を段階的に取得する複数段のアナログ／ディジタル変換ユニットを有しており、その最終段より手前のアナログ／ディジタル変換ユニットには、当該ユニットで取得した上記ディジタル値をアナログ信号へ変換するディジタル／アナログ変換回路と、当該変換結果のアナログ信号を当該ユニットへの入力信号から差し引いて得られる信号に応じた残差信号を生成して次段に入力する残差信号生成回路とが含まれる。
上記変換誤差測定回路は、上記複数段のうち、最終段より手前の少なくとも１つのアナログ／ディジタル変換ユニットに含まれる上記ディジタル／アナログ変換回路に対して、２つの値のディジタル信号を、上記残差信号の検出誤差となり得るノイズ成分より短い周期で交互に入力するディジタル信号入力回路と、上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号の差を検出する第１の差分検出回路と、上記２つのディジタル信号に対応する上記２つの残差信号の差分が持つべき理想値と上記第１の差分検出回路の検出結果との差を検出する第２の差分検出回路と、上記第２の差分検出回路の検出結果を平均化する平均化回路とを有する。
【００１１】
上記第１の発明の作用は次の通りである。
上記複数段のアナログ／ディジタル変換ユニットのうち、最終段より手前の少なくとも１つのアナログ／ディジタル変換ユニットに含まれる上記ディジタル／アナログ変換回路には、上記ディジタル信号入力回路によって、２つの値のディジタル信号が交互に入力される。この２つのディジタル信号を交互に入力する周期は、上記残差信号の検出誤差となり得るノイズ成分より短い周期に設定される。上記第１の差分検出回路では、上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号の差が検出される。上記第２の差分検出回路では、上記２つのディジタル信号に対応する上記２つの残差信号の差分が持つべき理想値と上記第１の差分検出回路の検出結果との差が検出される。そして、上記第２の差分検出回路の検出結果が上記平均化回路により平均化される。
これにより、上記第１の差分検出回路において差分を検出される２つの残差信号には、ほぼ同じ大きさのノイズ成分が重畳することになり、この差分の検出結果においてノイズ成分の大部分が相殺される。その結果、上記平均化回路では、ノイズ成分の影響が低減した変換誤差測定値が得られる。
【００１２】
本発明の第２の発明は、粗いディジタル値から微細なディジタル値を段階的に取得する複数段のアナログ／ディジタル変換ユニットを有し、最終段より手前のアナログ／ディジタル変換ユニットには、当該ユニットで取得した上記ディジタル値をアナログ信号へ変換するディジタル／アナログ変換回路と、当該変換結果のアナログ信号を当該ユニットへの入力信号から差し引いて得られる信号に応じた残差信号を生成して次段に入力する残差信号生成回路とが含まれる、アナログ／ディジタル変換回路であって、アナログ／ディジタル変換誤差を測定する誤差測定モードにおいて、上記複数段のうち、最終段より手前の少なくとも１つのアナログ／ディジタル変換ユニットに含まれる上記ディジタル／アナログ変換回路に対して、２つの値のディジタル信号を、上記残差信号の検出誤差となり得るノイズ成分より短い周期で交互に入力するディジタル信号入力回路と、上記誤差測定モードにおいて、上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号の差を検出する第１の差分検出回路と、上記誤差測定モードにおいて、上記２つのディジタル信号に対応する上記２つの残差信号の差分が持つべき理想値と上記第１の差分検出回路の検出結果との差を検出する第２の差分検出回路と、上記誤差測定モードにおいて、上記第２の差分検出回路の検出結果を平均化する平均化回路と、アナログ／ディジタル変換を実行する変換モードにおいて、上記平均化回路で得られる平均値に基づいて、上記複数段のアナログ／ディジタル変換ユニットの変換結果を補正する補正回路とを有する
【００１３】
上記第２の発明の作用は次の通りである。
上記誤差測定モードになると、上記複数段のアナログ／ディジタル変換ユニットのうち、最終段より手前の少なくとも１つのアナログ／ディジタル変換ユニットに含まれる上記ディジタル／アナログ変換回路には、上記ディジタル信号入力回路によって、２つの値のディジタル信号が交互に入力される。この２つのディジタル信号を交互に入力する周期は、上記残差信号の検出誤差となり得るノイズ成分より短い周期に設定される。上記第１の差分検出回路では、上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号の差が検出される。上記第２の差分検出回路では、上記２つのディジタル信号に対応する上記２つの残差信号の差分が持つべき理想値と上記第１の差分検出回路の検出結果との差が検出される。そして、上記第２の差分検出回路の検出結果が上記平均化回路により平均化される。
次いで、上記変換モードになると、上記補正回路によって、上記平均化回路で得られる平均値に基づいて、上記複数段のアナログ／ディジタル変換ユニットの変換結果が補正される。
これにより、上記第１の差分検出回路において差分を検出される２つの残差信号には、ほぼ同じ大きさのノイズ成分が重畳することになり、この差分の検出結果においてノイズ成分の大部分が相殺される。その結果、上記平均化回路では、ノイズ成分の影響が低減した変換誤差測定値が得られ、この変換誤差測定値に基づいて、上記複数段のアナログ／ディジタル変換ユニットの変換結果が精度良く補正される。
【００１４】
なお、上記第１および第２の発明において、上記ディジタル信号入力回路は、上記アナログ／ディジタル変換ユニットがアナログ／ディジタル変換を実行するサイクル毎に、上記ディジタル／アナログ変換回路へ入力するディジタル信号の切り替えを行っても良い。
【００１５】
また、上記第１の差分検出回路は、上記ディジタル信号入力回路の２つのディジタル信号に対応する上記残差信号生成回路の２つの残差信号を後段の上記アナログ／ディジタル変換ユニットにおいてアナログ／ディジタル変換して得られる２つのディジタル信号の差を検出しても良い。
【００１６】
更に、上記第１および第２の発明は、上記アナログ／ディジタル変換ユニットに一定レベルのアナログ信号を入力するアナログ信号入力回路を有しても良い。これにより、上記第２の差分検出回路において、上記理想値との差が精度良く検出される。
【００１７】
また、上記第２の発明は、上記誤差測定モードにおいて、上記ディジタル／アナログ変換回路に入力されるディジタル信号の２つの値のそれぞれ若しくは何れか一方と、当該２つの値のディジタル信号に対応する上記平均化回路の平均値とを関連付けて記憶し、上記変換モードにおいて、当該ディジタル／アナログ変換回路へ入力されるディジタル信号に関連付けられた上記平均値の記憶データを読み出す記憶回路を有しても良く、上記補正回路は、上記記憶回路から読み出される平均値に基づいて上記補正を行っても良い。
【発明の効果】
【００１８】
本発明によれば、フリッカノイズ等の低周波のノイズによる影響を低減して、Ａ／Ｄ変換の変換誤差を精度よく測定することができる。
また、低周波のノイズによる影響を低減して精度よく測定した変換誤差を用いて変換結果の補正を行うことにより、Ａ／Ｄ変換の精度向上を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を３つの実施形態について、図面を参照して説明する。
【００２０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＡ／Ｄ変換回路の構成の一例を示す図である。
【００２１】
図１に示すＡ／Ｄ変換回路は、Ａ／Ｄ変換部１０と、ディジタル信号発生回路２０と、変換誤差算出回路３０と、記憶回路４０と、補正回路５０とを有する。
Ａ／Ｄ変換部１０は、Ａ／Ｄ変換回路１２と、選択回路１３と、Ｄ／Ａ変換回路１１と、減算回路１４と、増幅回路１５と、Ａ／Ｄ変換回路１６と、変換結果出力回路１７とを有する。
変換誤差算出回路３０は、レジスタ３１および３２と、減算回路３３および３４と、平均化回路３５とを有する。
【００２２】
なお、ディジタル信号発生回路２０および選択回路１３は、本発明のディジタル信号入力回路の一実施形態である。
減算回路３３は、本発明の第１の差分検出回路の一実施形態である。
減算回路３４は、本発明の第２の差分検出回路の一実施形態である。
平均化回路３５は、本発明の平均化回路の一実施形態である。
記憶回路４０は、本発明の記憶回路の一実施形態である。
【００２３】
まず、これらの構成要素についてそれぞれ説明する。
【００２４】
Ａ／Ｄ変換部１０は、入力信号ＶｉｎのＡ／Ｄ変換を行い、変換結果のディジタル信号Ｓ１７を補正回路５０に出力する。
Ａ／Ｄ変換部１０は、粗いディジタル値から微細なディジタル値を段階的に取得する２段のＡ／Ｄ変換ユニットを有しており、初段のＡ／Ｄ変換ユニットは、Ａ／Ｄ変換回路１２、選択回路１３、Ｄ／Ａ変換回路１１、減算回路１４および増幅回路１５で構成され、２段目のＡ／Ｄ変換ユニットはＡ／Ｄ変換回路１６で構成される。
【００２５】
Ａ／Ｄ変換回路１２は、入力信号ＶｉｎをＡ／Ｄ変換し、変換結果のディジタル信号Ｓ１２を出力する。
【００２６】
選択回路１３は、Ａ／Ｄ変換回路１２から出力されるディジタル信号Ｓ１２またはディジタル信号発生回路２０において発生するディジタル信号Ｓ２０の何れかを選択し、Ｄ／Ａ変換回路１１に出力する。
【００２７】
図１に示すＡ／Ｄ変換回路は、動作モードとして、Ａ／Ｄ変換を実行する変換モードと、Ａ／Ｄ変換誤差の測定を行う誤差測定モードとを有している。
選択回路１３は、変換モードにおいてディジタル信号Ｓ１２を選択して出力し、誤差測定モードにおいてディジタル信号Ｓ２０を選択して出力する。
【００２８】
Ｄ／Ａ変換回路１１は、選択回路１３から出力されるディジタル信号にＤ／Ａ変換を行い、変換結果を減算回路１４に出力する。
【００２９】
減算回路１４は、Ｄ／Ａ変換回路１１で変換されたアナログ信号を入力信号Ｖｉｎから減算する。
増幅回路１５は、減算回路１４の減算結果を増幅し、アナログの残差信号Ｓ１５として次段のＡ／Ｄ変換ユニットであるＡ／Ｄ変換回路１６に出力する。
なお、減算回路１４および増幅回路１５を含む回路は、本発明の残差信号生成回路の一実施形態である。
【００３０】
Ａ／Ｄ変換回路１６は、前段のＡ／Ｄ変換ユニットから出力されるアナログの残差信号Ｓ１５のＡ／Ｄ変換を行い、ディジタルの残差信号Ｓ１６を出力する。
【００３１】
変換結果出力回路１７は、２つのＡ／Ｄ変換ユニットで得られるディジタル信号Ｓ１２およびＳ１６にエラー訂正等の処理を施して、入力信号ＶｉｎのＡ／Ｄ変換結果Ｓ１７を演算し出力する。
【００３２】
ディジタル信号発生回路２０は、誤差測定モードにおいて、２つの値のディジタル信号Ｓ２０を交互に発生して、選択回路１３に出力する。ただし、信号を交互に発生する周期は、変換誤差算出回路３０に入力されるディジタルの残差信号Ｓ１６が低周波のノイズ（フリッカノイズやディジタルノイズの低周波成分など）によって変動する周期よりも短い周期に設定される。
例えば、Ａ／Ｄ変換部１０におけるＡ／Ｄ変換の実行がクロック信号ＡＤ＿ＣＬＫに同期しているものとすると、ディジタル信号発生回路２０は、上述の低周波ノイズより十分周期が短いクロック信号ＡＤ＿ＣＬＫの１サイクル毎に、ディジタル信号Ｓ２０の値を切り替える。
【００３３】
変換誤差算出回路３０は、誤差測定モードにおいて、Ａ／Ｄ変換回路１６から出力される残差のディジタル信号Ｓ１６に基づきＡ／Ｄ変換誤差Ｓ３５を算出し、記憶回路４０へ出力する。
【００３４】
レジスタ３１および３２は、ディジタル信号発生回路２０で発生する２つの値のディジタル信号Ｓ２０に対応した２つの値の残差信号Ｓ１６をそれぞれ保持する。
例えば、ディジタル信号発生回路２０において値‘＃１’および値‘＃２’のディジタル信号Ｓ２０が交互に発生するものとすると、レジスタ３１はディジタル信号Ｓ２０が値‘＃１’を有する場合の残差信号Ｓ１６を保持し、レジスタ３２はディジタル信号Ｓ２０が値‘＃２’を有する場合の残差信号Ｓ１６を保持する。
【００３５】
減算回路３３は、レジスタ３１および３２に保持される２つの残差信号Ｓ１６の差分Ｓ３３を検出する。
【００３６】
減算回路３４は、ディジタル信号発生回路２０で発生する２つの値のディジタル信号Ｓ２０に対応した２つの値の残差信号Ｓ１６の差分が持つべき理想値Ｓｄと、減算回路３３において検出される実際の値Ｓ３３との差を検出する。
【００３７】
平均化回路３５は、減算回路３４において検出される理想値Ｓｄと実際の値Ｓ３３との差を平均化し、変換誤差の測定結果Ｓ３５として出力する。
平均化回路３５は、例えば積算回路を有しており、減算回路３４から出力されるデータを所定の数だけ積算したものを変換誤差測定結果Ｓ３５として出力する。
【００３８】
記憶回路４０は、誤差測定モードにおいてＤ／Ａ変換回路１１に入力されるディジタル信号Ｓ２０の２つの値のそれぞれ若しくは何れか一方と、当該２つの値のディジタル信号Ｓ２０に対応する変換誤差測定結果Ｓ３５とを関連付けて記憶する。
例えば、ディジタル信号発生回路２０において発生するディジタル信号Ｓ２０の２つの値のそれぞれ若しくは何れか一方を書き込み用のアドレスとして入力して、このアドレスに変換誤差測定結果Ｓ３５を書き込む。
【００３９】
また記憶回路４０は、変換モードにおいてＤ／Ａ変換回路１１に入力されるディジタル信号Ｓ１２に基づいて、このディジタル信号Ｓ１２と関連付けられている変換誤差測定結果の記憶データを読み出し、これを補正回路５０に出力する。
例えば、Ｄ／Ａ変換回路１１に入力されるＡ／Ｄ変換回路１２のディジタル信号Ｓ１２を読み出し用のアドレスとして入力して、このアドレスに記憶される変換誤差測定結果を読み出す。
【００４０】
補正回路５０は、変換モードにおいて、記憶回路４０から読み出される変換誤差測定結果Ｓ４０に基づいて、Ａ／Ｄ変換部１０の変換結果Ｓ１７を補正する。変換誤差測定結果Ｓ４０は、理想値からのズレを示す値であるため、例えばこれをＡ／Ｄ変換部１０の変換結果Ｓ１７に加算もしくは減算することにより、理想値からのズレが補正された変換結果ＤＡＴを得ることができる。
【００４１】
ここで、上述した構成を有する図１に示すＡ／Ｄ変換回路の動作を説明する。
【００４２】
誤差測定モードにおいて、Ｄ／Ａ変換回路１１には、ディジタル信号発生回路２０で発生するディジタル信号Ｓ２０が入力される。
また、ディジタル信号Ｓ２０は、フリッカノイズ等の低周波ノイズに比べて短い周期、例えばクロック信号ＡＤ＿ＣＬＫの１サイクルごとに、所定の２つの値に交互に設定される。このとき、入力信号Ｖｉｎが一定の値に固定されているものとすると、Ａ／Ｄ変換回路１６から出力されるディジタルの残差信号Ｓ１６は、図２に示すように２つの値を持つ。
【００４３】
図２は、残差信号Ｓ１６と入力信号Ｖｉｎとの関係の一例を示す図であり、横軸は入力信号Ｖｉｎを、縦軸は残差信号Ｓ１６を示す。
図２に示すグラフおいて細い線の部分は、Ｄ／Ａ変換回路１１に任意の値を入力した場合における残差信号Ｓ１６の変化を示しており、このうち太い線の部分は、Ａ／Ｄ変換の実動作時（すなわち変換モード時）に残差信号Ｓ１６がとり得る範囲を示している。
入力信号Ｖｉｎを一定にしてＤ／Ａ変換回路１１の入力信号を２つの値に設定すると、図２に示すように、この２つの値に応じた差分を有する２つの値の残差信号Ｓ１６が得られる。
【００４４】
この２つの値の残差信号Ｓ１６は、それぞれレジスタ３１および３２に保持された後、減算回路３３において両者の差分Ｓ３３を検出される。更に差分Ｓ３３は、減算回路３４において理想値Ｓｄからの誤差Ｓ３４を検出される。そして、検出された誤差Ｓ３４を平均化回路３５において平均化することにより、Ａ／Ｄ変換誤差の測定結果Ｓ３５が得られる。
記憶回路４０には、上述のようにして得られた変換誤差測定結果Ｓ３５と、これに対応するディジタル信号Ｓ２０の値とが、互いに関連付けられて記憶される。例えば図１に示すように、ディジタル信号Ｓ２０の２つの値が交互に書き込み用アドレスとして記憶回路４０に入力され、このアドレスに変換誤差測定結果Ｓ３５が書き込まれる。
【００４５】
誤差測定モードでは、ディジタル信号発生回路２０によって、例えば変換モード時にＡ／Ｄ変換回路１２からＤ／Ａ変換回路１１に入力され得る全ての値のディジタル信号Ｓ２０がＤ／Ａ変換回路１１に入力される。そして、この各ディジタル値に対応する変換誤差測定結果Ｓ３５が記憶回路４０に書き込まれる。
【００４６】
次に、動作モードが変換モードに設定されると、選択回路１３によってＡ／Ｄ変換回路１２の変換結果Ｓ１２が選択されてＤ／Ａ変換回路１１に入力される。これにより、Ａ／Ｄ変換部１０において入力信号ＶｉｎのＡ／Ｄ変換が実行される。
すなわち、１段目のＡ／Ｄ変換ユニットでは、Ａ／Ｄ変換回路１２によって入力信号ＶｉｎのＡ／Ｄ変換が実行されて、ディジタル信号Ｓ１２が得られる。また、このディジタル信号Ｓ１２がＤ／Ａ変換回路１１によってアナログ信号に戻され、該アナログ信号が減算回路１４によって入力信号Ｖｉｎから減算され、更に、この減算結果が増幅回路１５によって所定のゲインで増幅されることにより、残差信号Ｓ１５が得られる。２段目のＡ／Ｄ変換ユニットでは、１段目から出力される残差信号Ｓ１５にＡ／Ｄ変換が行われ、ディジタル信号Ｓ１６が得られる。このようにして、２段のＡ／Ｄ変換ユニットにより得られるディジタル信号Ｓ１２およびＳ１６が変換結果出力回路１７によって処理されることにより、入力信号ＶｉｎのＡ／Ｄ変換結果Ｓ１７が得られる。
【００４７】
一方、記憶回路４０には、Ｄ／Ａ変換回路１１に入力されるＡ／Ｄ変換回路１２の変換結果Ｓ１２が例えば読み出し用アドレスとして入力され、このアドレスに記憶された変換誤差測定結果Ｓ４０が記憶回路４０から読み出される。すなわち、Ｄ／Ａ変換回路１１に入力されるデータの値に対応する変換誤差の測定結果が、記憶回路４０から読み出される。
読み出された変換誤差の測定結果Ｓ４０は、Ａ／Ｄ変換部１０の変換結果Ｓ１７とともに補正回路５０に入力される。補正回路５０では、この変換誤差測定結果Ｓ４０に基づいてＡ／Ｄ変換部１０の変換結果Ｓ１７が補正され、これにより、理想値からのズレが補正された変換結果ＤＡＴが得られる。
【００４８】
次に、図１に示すＡ／Ｄ変換回路において低周波ノイズの影響が低減される理由を説明する。
【００４９】
ディジタル信号発生回路２０によって切り替えられる２つの値に対応した残差信号Ｓ１６の２つの検出値をそれぞれ‘Ｄ１’および‘Ｄ２’と表すと、両者は次式のような関係を有する。
【００５０】
［数１］
Ｄ２  ＝  Ｄ１  ＋  Ｄｉｄ  ＋  Ｄｅｒｒ  …  （１）
【００５１】
ここで‘Ｄｉｄ’は、理想の残差ステップ値を表す。また‘Ｄｅｒｒ’は、回路の特性に起因する残差ステップ値の誤差、すなわち測定の対象となる変換誤差を表す。
このような回路特有の変換誤差を持つ場合において、外来のノイズ成分ｎ（ｔ）が残差信号Ｓ１６の検出値Ｄ１，Ｄ２に重畳する場合を考える。ノイズ成分が重畳した検出値Ｄ１Ａ，Ｄ２Ａは、次式のように表される。
【００５２】
［数２］
Ｄ１Ａ  ＝  Ｄ１  ＋  ｎ（ｔ１）            …  （２）
Ｄ２Ａ  ＝  Ｄ２  ＋  ｎ（ｔ１＋ｔｐｅｒ）  …  （３）
【００５３】
ここで‘ｔ１’は、検出値Ｄ１をサンプリングした時刻を表す。また‘ｔｐｅｒ’は、ディジタル信号発生回路２０においてディジタル信号Ｓ２０の値を切り替える周期を表す。
１サンプル分の変換誤差測定結果は、減算回路３３において検出値Ｄ１ＡおよびＤ２Ａの差分Ｓ３３を求め、更にこの差分Ｓ３３と残差ステップ理想値Ｄｉｄ（＝Ｓｄ）との差分を検出することにより得られる。これを複数のサンプルに渡って平均化したものが、変換誤差測定結果Ｓ３５になる。平均処理前の１サンプル分の変換誤差測定結果Ｅｒｒは、次式のように表される。
【００５４】
［数３］
Ｅｒｒ  ＝  Ｄ２Ａ  −  Ｄ１Ａ  −  Ｄｉｄ  
＝  Ｄｅｒｒ  ＋  ｎ（ｔ１＋ｔｐｅｒ）−ｎ（ｔ１）  …  （４）
【００５５】
先に述べたように、ディジタル信号Ｓ２０の値の切り替え周期ｔｐｅｒは、ノイズ成分の変動周期に比べて十分短く設定されているため、次式に示すように、時間間隔‘ｔｐｅｒ’だけ離れたノイズ成分‘ｎ（ｔ１＋ｔｐｅｒ）’および‘ｎ（ｔ１）’はほとんど等しくなる。
【００５６】
［数４］
ｎ（ｔ１＋ｔｐｅｒ）  ≒  ｎ（ｔ１）
ｎ（ｔ１＋ｔｐｅｒ）−ｎ（ｔ１）  ≒  ０  …  （５）
【００５７】
したがって、式（４）に示す１サンプル分の変換誤差測定結果Ｅｒｒは、ノイズ成分にほとんど影響されなくなる。これは、残差信号Ｓ１６の検出値Ｄ１，Ｄ２の差分を求めることによって、低周波のノイズに対するフィルタ効果が得られることを意味する。
【００５８】
以上説明したように、本実施形態によれば、ディジタル信号発生回路２０において、例えばＡ／Ｄ変換のクロックサイクル毎といった比較的速いサイクルでディジタル信号Ｓ２０の２つの値が切り替えられ、この２つの値にそれぞれ対応してＡ／Ｄ変換回路１６から出力されるディジタル変換後の残差信号Ｓ１６の差分Ｓ３３が、減算回路３３において検出される。更に、この差分Ｓ３３と理想値Ｓｄとの誤差が減算回路３４において検出され、この検出結果が平均化回路３５において平均化されることにより、Ａ／Ｄ変換誤差の測定結果Ｓ３５が得られる。
これにより、残差信号Ｓ１６の差分Ｓ３３において、ディジタル信号発生回路２０の切り替えサイクルよりもゆっくり変化するノイズ成分を相殺することができるため、そのノイズによる変動を大幅に低減することができる。その結果、差分Ｓ３３に基づいて得られる変換誤差の測定結果Ｓ３５もノイズに影響され難くなるため、Ａ／Ｄ変換誤差の測定精度を大幅に向上することができる。また、Ａ／Ｄ変換誤差の測定精度が向上することにより、これを用いた補正回路５０による補正精度も向上するため、全体のＡ／Ｄ変換精度の向上を図ることができる。
【００５９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００６０】
図３は、本発明の第２の実施形態に係るＡ／Ｄ変換回路の構成の一例を示す図である。
図３に示すＡ／Ｄ変換回路は、図１に示すＡ／Ｄ変換回路と同一の構成を有するとともに、Ａ／Ｄ変換部１０に入力信号Ｖｉｎを入力する部分に、本発明のアナログ信号入力回路の一実施形態であるアナログ信号入力回路６０が挿入されている。
【００６１】
アナログ信号入力回路６０は、誤差測定モードにおいて、Ａ／Ｄ変換部１０に一定レベルのアナログ信号を入力する回路であり、例えば図３に示すように、スイッチ回路６１とアナログ信号源６２とを有する。
スイッチ回路６１は、誤差測定モードにおいて、アナログ信号源６２が発生するアナログ信号をＡ／Ｄ変換部１０に入力し、変換モードにおいて、外部より供給される入力信号ＶｉｎをＡ／Ｄ変換部１０に入力する。
アナログ信号源６２は、例えば一定レベルの電圧を発生し、スイッチ回路６１に出力する。
【００６２】
上述した構成によれば、誤差測定モードにおいてＡ／Ｄ変換部１０の入力信号レベルを一定に保つことができるため、変換誤差の測定精度を向上させることができる。また、アナログ信号入力回路６０をＡ／Ｄ変換部１０と同一の半導体チップ上に形成することにより、外来ノイズの影響を受け難くすることができるため、変換誤差の測定精度を更に向上させることができる。
【００６３】
＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。
【００６４】
図４は、本発明の第３の実施形態に係るＡ／Ｄ変換回路の構成の一例を示す図である。
図４に示すＡ／Ｄ変換回路は、Ａ／Ｄ変換部１０Ｂと、ディジタル信号発生回路２０−１および２０−２と、変換誤差算出回路３０−１および３０−２と、記憶回路４０−１および４０−２と、補正回路５０Ｂと、アナログ信号入力回路６０−１および６０−２とを有する。
Ａ／Ｄ変換部１０Ｂは、Ａ／Ｄ変換回路１２−１および１２−２と、選択回路１３−１および１３−２と、Ｄ／Ａ変換回路１１−１および１１−２と、減算回路１４−１および１４−２と、増幅回路１５−１および１５−２と、Ａ／Ｄ変換回路１６と、変換結果出力回路１７Ｂとを有する。
変換誤差算出回路３０−１は、レジスタ３１−１および３２−１と、減算回路３３−１および３４−１と、平均化回路３５−１とを有する。
変換誤差算出回路３０−２は、レジスタ３１−２および３２−２と、減算回路３３−２および３４−２と、平均化回路３５−２とを有する。
【００６５】
まず、これらの構成要素についてそれぞれ説明する。
【００６６】
Ａ／Ｄ変換部１０Ｂは、入力信号ＶｉｎのＡ／Ｄ変換を行い、変換結果のディジタル信号Ｓ１７Ｂを補正回路５０Ｂに出力する。
Ａ／Ｄ変換部１０Ｂは、粗いディジタル値から微細なディジタル値を段階的に取得する３段のＡ／Ｄ変換ユニットを有している。
１段目（初段）のＡ／Ｄ変換ユニットは、Ａ／Ｄ変換回路１２−１、選択回路１３−１、Ｄ／Ａ変換回路１１−１、減算回路１４−１および増幅回路１５−１で構成される。
２段目のＡ／Ｄ変換ユニットは、Ａ／Ｄ変換回路１２−２、選択回路１３−２、Ｄ／Ａ変換回路１１−２、減算回路１４−２および増幅回路１５−２で構成される。
３段目（終段）のＡ／Ｄ変換ユニットは、Ａ／Ｄ変換回路１６で構成される。
【００６７】
これら３つのＡ／Ｄ変換ユニットのうち、１段目と２段目のＡ／Ｄ変換ユニットは、先に述べたＡ／Ｄ変換部１０の初段のユニットと同様な構成を有しており、これと同様に動作する。
すなわち、図４におけるＡ／Ｄ変換回路１２−ｎ（ｎは１または２の整数を示す。以下同じ。）、選択回路１３−ｎ、Ｄ／Ａ変換回路１１−ｎ、減算回路１４−ｎおよび増幅回路１５−ｎは、それぞれ、図１におけるＡ／Ｄ変換回路１２、選択回路１３、Ｄ／Ａ変換回路１１、減算回路１４および増幅回路１５に対応している。
また、動作について述べると、１段目と２段目のＡ／Ｄ変換ユニットは、何れも、ユニットへの入力信号にＡ／Ｄ変換を行い、その変換結果を補正回路５０Ｂに出力するとともに、該変換結果をＤ／Ａ変換してアナログ信号に戻し、これをユニットへの入力信号から減算し、更に減算結果を所定のゲインで増幅して次段に出力する。この動作は、図１におけるＡ／Ｄ変換部１０の初段ユニットと同じである。
【００６８】
３段目のＡ／Ｄ変換ユニットであるＡ／Ｄ変換回路１６は、２段目のＡ／Ｄ変換ユニットから出力される残差信号をＡ／Ｄ変換し、これにより得られたディジタル信号Ｓ１６を変換結果出力回路１７Ｂに出力する。
【００６９】
変換結果出力回路１７Ｂは、１段目および２段目のＡ／Ｄ変換ユニットで得られるディジタル信号Ｓ１２−１およびＳ１２−２と、３段目のＡ／Ｄ変換ユニットで得られるディジタル信号Ｓ１６とを入力し、これらにエラー訂正等の処理を施して、入力信号ＶｉｎのＡ／Ｄ変換結果Ｓ１７Ｂを演算し出力する。
【００７０】
ディジタル信号発生回路２０−ｎは、誤差測定モードにおいて、２つの値のディジタル信号Ｓ２０−ｎを交互に発生し、これを選択回路１３−ｎに出力する。ただし、信号値の切り替え周期は、ノイズ成分の変動周期に比べて小さく設定される。
ディジタル信号発生回路２０−ｎの動作は、先に述べたディジタル信号発生回路２０と同じである。
【００７１】
変換誤差算出回路３０−ｎは、（ｎ＋１）段目のＡ／Ｄ変換ユニットにおける残差信号のＡ／Ｄ変換変換結果に基づいて変換誤差Ｓ３５−ｎを算出し、記憶回路４０−ｎへ出力する。
すなわち、変換誤差算出回路３０−１は、Ａ／Ｄ変換回路１２−２の変換結果であるディジタルの残差信号Ｓ１２−２に基づいて変換誤差Ｓ３５−１を算出する。変換誤差算出回路３０−２は、Ａ／Ｄ変換回路１６の変換結果であるディジタルの残差信号Ｓ１６に基づいて変換誤差Ｓ３５−２を算出する。
【００７２】
変換誤差算出回路３０−ｎは、先に述べた変換誤差算出回路３０と同様な構成を有しており、これと同様に動作する。
すなわち、レジスタ３１−ｎおよび３２−ｎ、減算回路３３−ｎおよび３４−ｎ、平均化回路３５−ｎは、それぞれ、図１におけるレジスタ３１および３２、減算回路３３および３４、平均化回路３５に対応している。
また、動作について述べると、変換誤差算出回路３０−ｎは、ディジタル信号発生回路２０−ｎによって交互に設定される２つの信号値に対応した２つの残差信号値の差分を検出し、更にこれと理想値との差分を検出し、当該検出した理想値との差分を平均化することにより、Ａ／Ｄ変換誤差の測定結果を算出する。この動作は、図１における変換誤差算出回路３０と同じである。
【００７３】
記憶回路４０−ｎは、誤差測定モードにおいてＤ／Ａ変換回路１１−ｎに入力されるディジタル信号Ｓ２０−ｎの２つの値のそれぞれ若しくは何れか一方と、当該２つの値のディジタル信号Ｓ２０−ｎに対応する変換誤差測定結果Ｓ３５−ｎとを関連付けて記憶する。
また記憶回路４０−ｎは、変換モードにおいてＤ／Ａ変換回路１１−ｎに入力されるディジタル信号Ｓ１２−ｎに基づいて、このディジタル信号Ｓ１２−ｎに関連付けられている変換誤差測定結果の記憶データを読み出し、これを補正回路５０Ｂに出力する。
記憶回路４０−ｎの動作は、先に述べた記憶回路４０と同じである。
【００７４】
補正回路５０Ｂは、変換モードにおいて、記憶回路４０−１および４０−２から読み出される変換誤差測定結果Ｓ４０−１および４０−２に基づいて、Ａ／Ｄ変換部１０Ｂの変換結果Ｓ１７Ｂを補正する。変換誤差測定結果Ｓ４０−１および４０−２は、何れも理想値からのズレを示す値であるため、例えばこれらをＡ／Ｄ変換部１０Ｂの変換結果Ｓ１７Ｂに加算もしくは減算することにより、理想値からのズレが補正された変換結果ＤＡＴを得ることができる。
【００７５】
アナログ信号入力回路６０−ｎは、誤差測定モードにおいて、Ａ／Ｄ変換部１０Ｂのｎ段目のＡ／Ｄ変換ユニットに一定レベルのアナログ信号を入力するための回路であり、例えば図４に示すように、スイッチ回路６１−ｎとアナログ信号源６２−ｎとを有する。
スイッチ回路６１−ｎは、誤差測定モードにおいて、アナログ信号源６２−ｎが発生するアナログ信号をＡ／Ｄ変換部１０Ｂのｎ段目ユニットに入力し、変換モードにおいて、ｎ段目ユニットへの入力信号（１段目ユニット：入力信号Ｖｉｎ、２段目ユニット：１段目ユニットの残差信号）を入力する。
アナログ信号源６２−ｎは、例えば一定レベルの電圧を発生し、スイッチ回路６１−ｎに出力する。
【００７６】
上述した構成を有する図４に示すＡ／Ｄ変換回路によると、誤差測定モードにおいて、Ａ／Ｄ変換回路の１段目および２段目のＡ／Ｄ変換ユニットには、それぞれ、一定レベルのアナログ信号が入力されるとともに、各ユニットの内部のＤ／Ａ変換回路１１−ｎには、ノイズより短い周期で交互に値が切り替えられるディジタル信号Ｓ２０−ｎが入力される。
これにより、既に述べた図１に示すＡ／Ｄ変換回路と同様の動作によって、ノイズの影響が低減された精度の高いｎ段目Ａ／Ｄ変換ユニットのＡ／Ｄ変換誤差測定結果Ｓ３５−ｎが算出され、記憶回路４０−ｎに記憶される。
次いで、動作モードが変換モードに設定されると、１段目のＡ／Ｄ変換ユニットには入力信号Ｖｉｎが入力されるとともに、２段目のＡ／Ｄ変換ユニットには１段目からの残差信号が入力される。また、各ユニットのＤ／Ａ変換回路１１−ｎには、対応するＡ／Ｄ変換回路１２−ｎの変換結果が入力される。これにより、Ａ／Ｄ変換部１０Ｂにおいて入力信号ＶｉｎのＡ／Ｄ変換が実行される。
このとき、記憶回路４０−ｎには、Ｄ／Ａ変換回路１１−ｎに入力されるＡ／Ｄ変換回路１２−ｎの変換結果Ｓ１２−ｎが例えば読み出し用アドレスとして入力され、これに応じた変換誤差測定結果Ｓ４０−ｎが読み出される。
読み出された変換誤差の測定結果Ｓ４０−１およびＳ４０−２は、Ａ／Ｄ変換部１０Ｂの変換結果Ｓ１７Ｂとともに補正回路５０Ｂに入力される。補正回路５０Ｂでは、この変換誤差測定結果Ｓ４０−１およびＳ４０−２に基づいて、Ａ／Ｄ変換部１０Ｂの変換結果Ｓ１７Ｂが補正され、これにより、理想値からのズレが補正された精度の高い変換結果ＤＡＴが得られる。
【００７７】
このように、Ａ／Ｄ変換ユニットが３段の場合においても、１段目および２段目のそれぞれのユニットにおけるＡ／Ｄ変換誤差を精度良く測定することが可能である。また、この測定結果を用いて全体のＡ／Ｄ変換結果Ｓ１７Ｂを補正することにより、Ａ／Ｄ変換の精度を高めることが可能である。
【００７８】
以上、本発明の幾つかの実施形態について述べたが、本発明はこれらの形態のみに限定されるものではなく、種々のバリエーションを含む。
例えば、補正回路５０、５０Ｂにおいて、Ａ／Ｄ変換誤差の測定結果をそのまま出力する動作モードを設けることにより、良品と不良品との判別にこの測定結果を利用できるようにしても良い。あるいは、補正前のＡ／Ｄ変換結果Ｓ１７、Ｓ１７Ｂを直接出力する動作モードを設けても良い。これらの回路は、通常の論理演算によって容易に実現可能である。
【００７９】
また、上述の実施形態では、Ａ／Ｄ変換ユニットが２段の場合と３段の場合についてそれぞれ説明したが、本発明はこれに限定されない。すなわち、Ａ／Ｄ変換ユニットが４段以上の場合でも、上述と同様な構成により、各ユニットのＡ／Ｄ変換誤差を精度良く測定することが可能であり、この測定結果を補正に用いて精度の高いＡ／Ｄ変換結果を得ることが可能である。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態に係るアナログ／ディジタル変換回路の構成の一例を示す図である。
【図２】残差信号と入力信号との関係の一例を示す図であ
【図３】第２の実施形態に係るアナログ／ディジタル変換回路の構成の一例を示す図である。
【図４】第３の実施形態に係るアナログ／ディジタル変換回路の構成の一例を示す図である。
【図５】一般的なパイプライン型のアナログ／ディジタル変換回路の構成例を示す図である。
【符号の説明】
【００８１】
１０，１０Ｂ…Ａ／Ｄ変換部、１２，１２−１，１２−２，１６…Ａ／Ｄ変換回路、１３，１３−１，１３−２…選択回路、１１，１１−１，１１−２…Ｄ／Ａ変換回路、１４，１４−１，１４−２…減算回路、１５，１５−１，１５−２…増幅回路、１７，１７Ｂ…変換結果出力回路、２０，２０−１，２０−２…ディジタル信号発生回路、３０，３０−１，３０−２…変換誤差算出回路、３１，３１−１，３１−２，３２，３２−１，３２−２…レジスタ、３３，３３−１，３３−２，３４，３４−１，３４−２…減算回路、３５，３５−１，３５−２…平均化回路、４０，４０−１，４０−２…記憶回路、５０，５０Ｂ…補正回路、６０，６０−１，６０−２…アナログ信号入力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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