(57)【要約】【課題】ＣＭＯＳインバータを用いた増幅回路で、ゲインを小さくする場合でも、出力信号の歪みが増大することがなく、高周波増幅回路として使用した場合の混変調特性の劣化などの特性劣化を回避できるようにする。【解決手段】正入力側として、ＣＭＯＳインバータ１１、ＮＭＯＳトランジスタ１４、バイアス電流供給回路３０および直流オフセット補正回路５０からなる回路部１０を設ける。負入力側としても、同じ構成の回路部２０を設ける。ＣＭＯＳインバータ１１および２１の出力端を、それぞれコンデンサ３および４を介して負荷５の一端に接続し、負荷５の他端に負荷バイアスの電圧源６を接続する。ＣＭＯＳインバータ１１および２１の入力端１および２に、互いに逆極性の入力信号電圧＋Ｖｉｎおよび−Ｖｉｎを供給する。【選択図】図９
2006128973.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータ、このＣＭＯＳインバータの電源側およびグランド側のうちの一方の側に接続されたバイアス電流供給回路、前記ＣＭＯＳインバータの電源側およびグランド側のうちの他方の側にドレインが接続された補正用ＭＯＳトランジスタ、および、前記ＣＭＯＳインバータの直流オフセットを検出し、その直流オフセットを最小とするように前記補正用ＭＯＳトランジスタのゲートに補正電圧を供給する直流オフセット補正回路を有する正入力側ＣＭＯＳインバータ回路部と、
この正入力側ＣＭＯＳインバータ回路部と同一構成の負入力側ＣＭＯＳインバータ回路部と、
前記正入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータの出力端、および前記負入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータの出力端と、負荷との間に、それぞれ接続されたコンデンサと、
前記負荷にバイアス電圧を供給するバイアス電圧源とを備え、
前記正入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータの入力端、および前記負入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータの入力端に、互いに逆極性の入力信号が供給される増幅回路。
【請求項２】
請求項１の増幅回路において、
前記一方の側は電源側であり、前記補正用ＭＯＳトランジスタはＮＭＯＳトランジスタである増幅回路。
【請求項３】
請求項１の増幅回路において、
前記一方の側はグランド側であり、前記補正用ＭＯＳトランジスタはＰＭＯＳトランジスタである増幅回路。
【請求項４】
請求項１の増幅回路において、
前記正入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータおよび補正用ＭＯＳトランジスタ、および前記負入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータおよび補正用ＭＯＳトランジスタとして、それぞれ対のＣＭＯＳインバータおよび対の補正用ＭＯＳトランジスタを備えることによって、差動出力構成とされた増幅回路。
【請求項５】
請求項１の増幅回路において、
前記正入力側ＣＭＯＳインバータ回路部を構成するバイアス電流供給回路、および前記負入力側ＣＭＯＳインバータ回路部を構成するバイアス電流供給回路が、それぞれ、対応する前記ＣＭＯＳインバータの前記一方の側にドレインが接続されたＭＯＳトランジスタと、このＭＯＳトランジスタのゲートに接続された可変電圧源とを有する構成とされた増幅回路。
【請求項６】
請求項１の増幅回路において、
前記正入力側ＣＭＯＳインバータ回路部を構成するバイアス電流供給回路、および前記負入力側ＣＭＯＳインバータ回路部を構成するバイアス電流供給回路が、それぞれ、対応する前記ＣＭＯＳインバータの前記一方の側にミラー側ＭＯＳトランジスタが接続されたカレントミラーと、このカレントミラーに接続されたＭＯＳ差動対回路とを有する構成とされた増幅回路。
【請求項７】
請求項１の増幅回路において、
前記正入力側ＣＭＯＳインバータ回路部を構成する直流オフセット補正回路、および前記負入力側ＣＭＯＳインバータ回路部を構成する直流オフセット補正回路が、それぞれ、前記ＣＭＯＳインバータとは別のＣＭＯＳインバータ、この別のＣＭＯＳインバータの電源側およびグランド側のうちの一方の側に接続されたバイアス電流供給回路、前記別のＣＭＯＳインバータの電源側およびグランド側のうちの他方の側にドレインが接続された別のＭＯＳトランジスタ、および演算増幅器を有し、前記別のＣＭＯＳインバータの入力端および前記演算増幅器の反転入力端に基準電圧が供給され、前記別のＣＭＯＳインバータの出力電圧が前記演算増幅器の非反転入力端に供給され、前記演算増幅器の出力電圧が前記別のＭＯＳトランジスタのゲートおよび前記補正用ＭＯＳトランジスタのゲートに供給される構成とされた増幅回路。
【請求項８】
請求項１の増幅回路において、
前記正入力側ＣＭＯＳインバータ回路部を構成する直流オフセット補正回路、および前記負入力側ＣＭＯＳインバータ回路部を構成する直流オフセット補正回路が、それぞれ、対応する前記ＣＭＯＳインバータの出力電圧中の信号成分を除去するフィルタ、および演算増幅器を有し、前記フィルタの出力電圧が前記演算増幅器の非反転入力端に供給され、前記演算増幅器の反転入力端に基準電圧が供給され、前記演算増幅器の出力電圧が前記補正用ＭＯＳトランジスタのゲートに供給される構成とされた増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータを用いた増幅回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ集積回路技術の進歩に伴い、高周波信号、映像信号、音声信号などをアナログ信号として処理する場合や、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路、クロック発振回路などにおけるアナログ信号処理用に、ＣＭＯＳインバータを用いた増幅回路が使用されている。
【０００３】
ＣＭＯＳインバータは、ＰＭＯＳトランジスタ（Ｐチャネル形ＭＯＳトランジスタ）のソース・ドレインとＮＭＯＳトランジスタ（Ｎチャネル形ＭＯＳトランジスタ）のドレイン・ソースを直列に接続し、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートを接続して入力端とし、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインの接続点を出力端としたものであり、ＣＭＯＳインバータを用いた増幅回路は、簡単な構成で高利得が得られるため、アナログ信号の処理用に適している。
【０００４】
しかし、ＣＭＯＳインバータを出力直流バイアスが最適な状態で使用するには、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの、閾値電圧や飽和電流などの動作パラメータが完全に一致する必要があるが、実際の製造上、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの動作パラメータを完全に一致させることは不可能である。
【０００５】
そこで、特許文献１（特開２００３−１６３５５０号公報）には、回路上の工夫によってＣＭＯＳインバータの出力直流バイアスを最適化することが示されている。図１３に、この特許文献１の公報の図３に示された増幅回路を示す。
【０００６】
図１３の増幅回路では、ＰＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０３からなるＣＭＯＳインバータＣ１の電源側（ＰＭＯＳトランジスタ１０２のソース）が、ＰＭＯＳトランジスタ１２１のドレイン・ソースを介して、電源電圧Ｖｄｄの電圧源１０１に接続され、ＣＭＯＳインバータＣ１のグランド側（ＮＭＯＳトランジスタ１０３のソース）が、ＮＭＯＳトランジスタ１１３のドレイン・ソースを介して接地され、ＣＭＯＳインバータＣ１の出力端（ＰＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０３のドレイン）１０７が、負荷１０８を介して、バイアス電圧Ｖｄの電圧源１０９に接続され、可変電圧源１２３からの電圧Ｖｃが、ＰＭＯＳトランジスタ１２１のゲートに供給され、ＣＭＯＳインバータＣ１の入力端（ＰＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０３のゲート）１０６に、電圧源１１１からのバイアス電圧Ｖｇに重畳されて信号源１１２からの入力信号電圧Ｖｉｎが供給される。
【０００７】
さらに、ＰＭＯＳトランジスタ１２１，１０２およびＮＭＯＳトランジスタ１０３，１１３からなる回路と同様の、ＰＭＯＳトランジスタ１２２，１１５およびＮＭＯＳトランジスタ１１６，１１７からなる回路と、演算増幅器１１８とが設けられる。ＰＭＯＳトランジスタ１１５およびＮＭＯＳトランジスタ１１６は、ＰＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０３からなるＣＭＯＳインバータＣ１と同じＣＭＯＳインバータＣ２を構成するものである。
【０００８】
そして、可変電圧源１２３からの電圧Ｖｃが、ＰＭＯＳトランジスタ１２２のゲートに供給され、ＣＭＯＳインバータＣ２の入力端（ＰＭＯＳトランジスタ１１５およびＮＭＯＳトランジスタ１１６のゲート）に、電圧源１１４からのバイアス電圧Ｖｇが供給され、ＣＭＯＳインバータＣ２の出力電圧（ＰＭＯＳトランジスタ１１５およびＮＭＯＳトランジスタ１１６のドレインに得られる電圧）Ｖｏが、演算増幅器１１８の非反転入力端に供給され、電圧源１１４からのバイアス電圧Ｖｇが、基準電圧として演算増幅器１１８の反転入力端に供給され、演算増幅器１１８の出力電圧Ｖｎが、ＮＭＯＳトランジスタ１１７および１１３のゲートに供給される。
【０００９】
この増幅回路では、ＰＭＯＳトランジスタ１２１および１２２のドレイン電流が、それぞれＣＭＯＳインバータＣ１およびＣ２にバイアス電流として供給されるとともに、ＣＭＯＳインバータＣ２、演算増幅器１１８およびＮＭＯＳトランジスタ１１７，１１３からなる帰還ループによって、ＣＭＯＳインバータＣ１およびＣ２の直流オフセットが検出され、最小となるように補正される。
【００１０】
直流オフセットの補正については、具体的に、ＣＭＯＳインバータＣ２の出力電圧Ｖｏがバイアス電圧Ｖｇより高くなると、演算増幅器１１８の出力電圧Ｖｎが高くなり、ＮＭＯＳトランジスタ１１７のドレイン抵抗が小さくなって、出力電圧Ｖｏが低くなり、逆に出力電圧Ｖｏがバイアス電圧Ｖｇより低くなると、演算増幅器１１８の出力電圧Ｖｎが低くなり、ＮＭＯＳトランジスタ１１７のドレイン抵抗が大きくなって、出力電圧Ｖｏが高くなる。
【００１１】
したがって、演算増幅器１１８の出力電圧Ｖｎは、出力電圧Ｖｏをバイアス電圧Ｖｇに等しくするような電圧値に収斂し、これによって、ＣＭＯＳインバータＣ１およびＣ２の直流オフセットが最小とされ、例えばＣＭＯＳインバータＣ１およびＣ２の出力直流電圧がＶｄｄ／２とされる。
【００１２】
この増幅回路のゲイン、すなわち、出力端１０７に得られる出力信号電圧Ｖｏｕｔの、入力端１０６に供給される入力信号電圧Ｖｉｎに対する比（Ｖｏｕｔ／Ｖｉｎ）は、ＣＭＯＳインバータＣ１のバイアス電流に応じたものとなり、電圧Ｖｃの調整によりバイアス電流を大きくするほど、ゲインが大きくなる。
【００１３】
上に挙げた先行技術文献は、以下の通りである。
【特許文献１】特開２００３−１６３５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１に示され、図１３に示した増幅回路は、出力直流バイアスを最適値に設定し、動作電流（バイアス電流）を変えることによってゲインを制御することができるが、ゲインを小さくするには、動作電流を小さくする必要がある。
【００１５】
そのため、入力信号が大きい状況下で、ゲインを小さくすると、出力信号の歪みが増大し、高周波増幅回路として使用した場合に混変調特性が劣化するなどの特性劣化を生じるおそれがある。
【００１６】
そこで、この発明は、ＣＭＯＳインバータを用いた増幅回路において、ゲインを小さくする場合でも、出力信号の歪みが増大することがなく、高周波増幅回路として使用した場合の混変調特性の劣化などの特性劣化を回避できるようにしたものである。
【課題を解決するための手段】
【００１７】
この発明の増幅回路は、
ＣＭＯＳインバータ、このＣＭＯＳインバータの電源側およびグランド側のうちの一方の側に接続されたバイアス電流供給回路、前記ＣＭＯＳインバータの電源側およびグランド側のうちの他方の側にドレインが接続された補正用ＭＯＳトランジスタ、および、前記ＣＭＯＳインバータの直流オフセットを検出し、その直流オフセットを最小とするように前記補正用ＭＯＳトランジスタのゲートに補正電圧を供給する直流オフセット補正回路を有する正入力側ＣＭＯＳインバータ回路部と、
この正入力側ＣＭＯＳインバータ回路部と同一構成の負入力側ＣＭＯＳインバータ回路部と、
前記正入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータの出力端、および前記負入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータの出力端と、負荷との間に、それぞれ接続されたコンデンサと、
前記負荷にバイアス電圧を供給するバイアス電圧源とを備え、
前記正入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータの入力端、および前記負入力側ＣＭＯＳインバータ回路部を構成するＣＭＯＳインバータの入力端に、互いに逆極性の入力信号が供給されるものである。
【００１８】
上記の構成の増幅回路では、ゲインは、正入力側のＣＭＯＳインバータのバイアス電流Ｉｄ１の平方根と負入力側のＣＭＯＳインバータのバイアス電流Ｉｄ２の平方根との差分に応じたものとなる。
【００１９】
したがって、ゲインを小さくするには、バイアス電流Ｉｄ１，Ｉｄ２そのものを小さくしないで、バイアス電流Ｉｄ１，Ｉｄ２を等しくすればよく、図１３に示した従来の増幅回路のようにバイアス電流そのものを小さくするために出力信号の歪みが増大するということがなく、高周波増幅回路として使用した場合の混変調特性の劣化などの特性劣化を回避することができる。
【００２０】
しかも、出力側のコンデンサによって直流がカットされるので、正入力側のＣＭＯＳインバータと負入力側のＣＭＯＳインバータの出力直流バイアスを別個に設定することができ、それぞれの出力直流バイアスを容易かつ確実に最適値に設定することができる。
【発明の効果】
【００２１】
以上のように、この発明によれば、ＣＭＯＳインバータを用いた増幅回路において、ゲインを小さくする場合でも、出力信号の歪みが増大することがなく、高周波増幅回路として使用した場合の混変調特性の劣化などの特性劣化を回避することができる。
【発明を実施するための最良の形態】
【００２２】
以下では、第１の実施形態として、シングル出力構成とする場合を示し、第２の実施形態として、差動出力構成とする場合を示す。
【００２３】
シングル出力構成とする場合、および差動出力構成とする場合の、いずれの場合でも、（ａ）ＣＭＯＳインバータの電源側にバイアス電流供給回路を接続し、グランド側に補正用ＭＯＳトランジスタとしてのＮＭＯＳトランジスタおよび直流オフセット補正回路を接続する場合、（ｂ）ＣＭＯＳインバータのグランド側にバイアス電流供給回路を接続し、電源側に補正用ＭＯＳトランジスタとしてのＰＭＯＳトランジスタおよび直流オフセット補正回路を接続する場合、の各場合が考えられる。
【００２４】
以下では、（ａ）の形態をＮタイプの増幅回路、（ｂ）の形態をＰタイプの増幅回路、と称する。
【００２５】
なお、図面中では、参照符号の説明として、ＰＭＯＳトランジスタはＰＭＯＳと略し、ＮＭＯＳトランジスタはＮＭＯＳと略する。
【００２６】
［１．第１の実施形態（シングル出力構成）：図１〜図１０］
（１−１．基本的な例：図１〜図３）
＜１−１−１．Ｎタイプの基本的な例：図１および図２＞
図１に、シングル出力構成およびＮタイプの増幅回路の基本的な例を示す。
【００２７】
この例では、正入力側のＣＭＯＳインバータ回路部１０は、ＰＭＯＳトランジスタ１２のソース・ドレインとＮＭＯＳトランジスタ１３のドレイン・ソースが直列に接続され、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３のゲートが接続されて入力端１とされ、ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３のドレインが出力端とされたＣＭＯＳインバータ１１を有し、そのＣＭＯＳインバータ１１の電源側、すなわちＰＭＯＳトランジスタ１２のソースに、バイアス電流供給回路３０が接続され、ＣＭＯＳインバータ１１のグランド側、すなわちＮＭＯＳトランジスタ１３のソースが、別のＮＭＯＳトランジスタ１４のドレイン・ソースを介して接地され、ＮＭＯＳトランジスタ１４のゲートに、直流オフセット補正回路５０が接続された構成とされる。
【００２８】
負入力側のＣＭＯＳインバータ回路部２０は、同様に、ＰＭＯＳトランジスタ２２のソース・ドレインとＮＭＯＳトランジスタ２３のドレイン・ソースが直列に接続され、ＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３のゲートが接続されて入力端２とされ、ＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３のドレインが出力端とされたＣＭＯＳインバータ２１を有し、そのＣＭＯＳインバータ２１の電源側、すなわちＰＭＯＳトランジスタ２２のソースに、バイアス電流供給回路４０が接続され、ＣＭＯＳインバータ２１のグランド側、すなわちＮＭＯＳトランジスタ２３のソースが、別のＮＭＯＳトランジスタ２４のドレイン・ソースを介して接地され、ＮＭＯＳトランジスタ２４のゲートに、直流オフセット補正回路６０が接続された構成とされる。
【００２９】
すなわち、ＣＭＯＳインバータ回路部１０とＣＭＯＳインバータ回路部２０は、同じ素子が同じ状態に接続されて、同一の構成とされる。この増幅回路は、半導体装置として半導体基板上に形成され、ＣＭＯＳ集積回路として形成されるが、寸法形状としても、ＣＭＯＳインバータ回路部１０を構成する各ＭＯＳトランジスタとＣＭＯＳインバータ回路部２０を構成する各ＭＯＳトランジスタは同一に形成される。
【００３０】
ＣＭＯＳインバータ１１の出力端（ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３のドレイン）およびＣＭＯＳインバータ２１の出力端（ＰＭＯＳトランジスタ２２およびＮＭＯＳトランジスタ２３のドレイン）は、それぞれコンデンサ３および４を介して負荷５の一端に接続される。負荷５の他端には、電圧源６によって負荷バイアス電圧が供給され、コンデンサ３および４と負荷５との接続点７が、この増幅回路の出力端とされる。
【００３１】
負荷５は、抵抗などの受動素子のほか、ＭＯＳトランジスタなどの能動素子でもよい。電圧源６の負荷バイアス電圧は、この増幅回路の出力バイアスに関係なく、次段に接続される回路の最適バイアスに設定することができる。
【００３２】
そして、入力端１および２に、互いに逆極性の入力信号電圧＋Ｖｉｎおよび−Ｖｉｎが供給される。
【００３３】
この増幅回路で、ＰＭＯＳトランジスタのドレイン電流係数をＭｐ、閾値電圧をＶｔｈｐ、ＮＭＯＳトランジスタのドレイン電流係数をＭｎ、閾値電圧をＶｔｈｎとし、バイアス電流供給回路３０からＣＭＯＳインバータ１１に供給されるバイアス電流をＩｄ１とすると、直流オフセット補正回路５０によってＮＭＯＳトランジスタ１４のゲートに補正電圧Ｖｎ１として最適な電圧が供給された状態では、ＮＭＯＳトランジスタ１４のゲート・ソース間電圧Ｖｇｓｎ１は、図２の式（１１）の条件を満たし、したがって図２の式（１２）で表される。
【００３４】
そして、ＰＭＯＳトランジスタ１２の相互コンダクタンスをｇｍｐ１、ＮＭＯＳトランジスタ１３の相互コンダクタンスをｇｍｎ１とすると、ｇｍｐ１およびｇｍｎ１は、それぞれ図２の式（１３）および式（１４）で表されるので、入力信号電圧＋ＶｉｎがＣＭＯＳインバータ１１により電流に変換されて、コンデンサ３を通じて負荷５に供給される出力信号電流ｉｏ１は、図２の式（１５）で表されるものとなり、バイアス電流Ｉｄ１によって出力信号電流ｉｏ１を制御することができる。
【００３５】
同様に、バイアス電流供給回路４０からＣＭＯＳインバータ２１に供給されるバイアス電流をＩｄ２とすると、直流オフセット補正回路６０によってＮＭＯＳトランジスタ２４のゲートに補正電圧Ｖｎ２として最適な電圧が供給された状態では、ＮＭＯＳトランジスタ２４のゲート・ソース間電圧Ｖｇｓｎ２は、図２の式（２１）の条件を満たし、したがって図２の式（２２）で表される。
【００３６】
そして、ＰＭＯＳトランジスタ２２の相互コンダクタンスをｇｍｐ２、ＮＭＯＳトランジスタ２３の相互コンダクタンスをｇｍｎ２とすると、ｇｍｐ２およびｇｍｎ２は、それぞれ図２の式（２３）および式（２４）で表されるので、入力信号電圧−ＶｉｎがＣＭＯＳインバータ２１により電流に変換されて、コンデンサ４を通じて負荷５に供給される出力信号電流ｉｏ２は、図２の式（２５）で表されるものとなり、バイアス電流Ｉｄ２によって出力信号電流ｉｏ２を制御することができる。
【００３７】
したがって、例えば、負荷５として抵抗を用い、その抵抗値をＲｏとすると、増幅回路の出力信号電圧ＶｏｕｔおよびゲインＧａ１は、それぞれ図２の式（３１）および式（３２）で表され、√（Ｉｄ１）と√（Ｉｄ２）の差分に応じたものとなる。
【００３８】
そのため、この増幅回路では、ゲインＧａ１を小さくするには、バイアス電流Ｉｄ１，Ｉｄ２そのものを小さくしないで、バイアス電流Ｉｄ１，Ｉｄ２を等しくすればよく、図１３に示した従来の増幅回路のようにバイアス電流そのものを小さくするために出力信号の歪みが増大するということがなく、高周波増幅回路として使用した場合の混変調特性の劣化などの特性劣化を回避することができる。
【００３９】
＜１−１−２．Ｐタイプの基本的な例：図３＞
図３に、シングル出力構成およびＰタイプの増幅回路の基本的な例を示す。
【００４０】
この例では、正入力側のＣＭＯＳインバータ回路部１０は、ＣＭＯＳインバータ１１を有し、そのＣＭＯＳインバータ１１のグランド側、すなわちＮＭＯＳトランジスタ１３のソースに、バイアス電流供給回路３０が接続され、ＣＭＯＳインバータ１１の電源側、すなわちＰＭＯＳトランジスタ１２のソースが、別のＰＭＯＳトランジスタ１５のドレイン・ソースを介して、電源電圧Ｖｄｄの電源９に接続され、ＰＭＯＳトランジスタ１５のゲートに、直流オフセット補正回路５０が接続された構成とされ、負入力側のＣＭＯＳインバータ回路部２０は、ＣＭＯＳインバータ２１を有し、そのＣＭＯＳインバータ２１のグランド側、すなわちＮＭＯＳトランジスタ２３のソースに、バイアス電流供給回路４０が接続され、ＣＭＯＳインバータ２１の電源側、すなわちＰＭＯＳトランジスタ２２のソースが、別のＰＭＯＳトランジスタ２５のドレイン・ソースを介して電源９に接続され、ＰＭＯＳトランジスタ２５のゲートに、直流オフセット補正回路６０が接続された構成とされる。その他は、図１の例と同じである。
【００４１】
直流オフセット補正回路５０によってＰＭＯＳトランジスタ１５のゲートに供給される補正電圧はＶｐ１とし、直流オフセット補正回路６０によってＰＭＯＳトランジスタ２５のゲートに供給される補正電圧はＶｐ２とする。
【００４２】
このＰタイプの場合でも、図１のＮタイプの場合と同様に動作し、Ｎタイプの場合と同様に、ゲインが√（Ｉｄ１）と√（Ｉｄ２）の差分に応じたものとなって、出力信号の歪みの増大を回避することができ、高周波増幅回路として使用した場合の混変調特性の劣化などの特性劣化を回避することができる。
【００４３】
（１−２．バイアス電流供給回路の第１の具体例：図４〜図６）
バイアス電流供給回路３０および４０は、それぞれＣＭＯＳインバータ１１および２１にバイアス電流Ｉｄ１およびＩｄ２を供給し、かつそのバイアス電流Ｉｄ１およびＩｄ２を制御できるものであれば、どのような回路でもよいが、具体例として、以下に示すように構成することができる。
【００４４】
図４の例は、図１のＮタイプに適用した場合で、バイアス電流供給回路３０としては、ＣＭＯＳインバータ１１の電源側、すなわちＰＭＯＳトランジスタ１２のソースが、別のＰＭＯＳトランジスタ３１のドレイン・ソースを介して電源９に接続され、ＰＭＯＳトランジスタ３１のゲートと電源９との間に、電源９側を正極側として可変電圧源３２が接続され、同様にバイアス電流供給回路４０としては、ＣＭＯＳインバータ２１の電源側、すなわちＰＭＯＳトランジスタ２２のソースが、別のＰＭＯＳトランジスタ４１のドレイン・ソースを介して電源９に接続され、ＰＭＯＳトランジスタ４１のゲートと電源９との間に、電源９側を正極側として可変電圧源４２が接続される。
【００４５】
この例では、可変電圧源３２によってＰＭＯＳトランジスタ３１のソース・ゲート間に与えられる電圧をＶｃ１とすると、バイアス電流Ｉｄ１は、図５の式（４１）で表されるように、電圧Ｖｃ１と閾値電圧Ｖｔｈｐとの差の２乗に比例したものとなり、同様に、可変電圧源４２によってＰＭＯＳトランジスタ４１のソース・ゲート間に与えられる電圧をＶｃ２とすると、バイアス電流Ｉｄ２は、図５の式（４２）で表されるように、電圧Ｖｃ２と閾値電圧Ｖｔｈｐとの差の２乗に比例したものとなる。
【００４６】
したがって、この場合の増幅回路のゲインＧａ２は、式（４１）および式（４２）を図２の式（３２）に代入することによって、図５の式（４３）で表されるものとなり、電圧Ｖｃ１と電圧Ｖｃ２との差に比例したものとなる。したがって、この例では、電圧Ｖｃ１およびＶｃ２の線形制御によってゲインを設定することができる。
【００４７】
図６の例は、図３のＰタイプに適用した場合で、バイアス電流供給回路３０としては、ＣＭＯＳインバータ１１のグランド側、すなわちＮＭＯＳトランジスタ１３のソースが、別のＮＭＯＳトランジスタ３３のドレイン・ソースを介して接地され、ＮＭＯＳトランジスタ３３のゲートとグランドとの間に、ゲート側を正極側として可変電圧源３４が接続され、同様にバイアス電流供給回路４０としては、ＣＭＯＳインバータ２１のグランド側、すなわちＮＭＯＳトランジスタ２３のソースが、別のＮＭＯＳトランジスタ４３のドレイン・ソースを介して接地され、ＮＭＯＳトランジスタ４３のゲートとグランドとの間に、ゲート側を正極側として可変電圧源４４が接続される。
【００４８】
このＰタイプの場合でも、図４のＮタイプの場合と同様に動作し、Ｎタイプの場合と同様にゲインを設定することができる。
【００４９】
（１−３．バイアス電流供給回路の第２の具体例：図７および図８）
バイアス電流供給回路３０および４０は、以下に示すように、それぞれＭＯＳ差動対回路とカレントミラーとによって構成することもできる。
【００５０】
図７の例は、図１のＮタイプに適用した場合で、バイアス電流供給回路３０としては、ＮＭＯＳ差動対回路を構成するＮＭＯＳトランジスタ３５ａおよび３５ｂと、ＰＭＯＳカレントミラー３９を構成するＰＭＯＳトランジスタ３９ａおよび３９ｂとを有し、ＮＭＯＳトランジスタ３５ａのドレインが電源９に接続され、ＮＭＯＳトランジスタ３５ｂのドレインがＰＭＯＳトランジスタ３９ａのドレイン（ＰＭＯＳトランジスタ３９ａおよび３９ｂのゲート）に接続され、ＮＭＯＳトランジスタ３５ａ，３５ｂのソース間に負荷３６ａおよび３６ｂが接続され、負荷３６ａ，３６ｂの接続点とグランドとの間に電流源３７が接続され、ＮＭＯＳトランジスタ３５ａのゲートに可変電圧源３８ａからの制御電圧が供給され、ＮＭＯＳトランジスタ３５ｂのゲートに電圧源３８ｂからの基準電圧が供給される。
【００５１】
この例のバイアス電流供給回路３０では、可変電圧源３８ａからの制御電圧と電圧源３８ｂからの基準電圧との差の電圧が電流に変換されて、ＮＭＯＳトランジスタ３５ａのドレイン電流として流れる。この電流は、ＰＭＯＳカレントミラー３９の入力側のＰＭＯＳトランジスタ３９ａのドレイン電流となり、ＰＭＯＳトランジスタ３９ａとＰＭＯＳトランジスタ３９ｂのサイズ比に応じて、ミラー側（出力側）のＰＭＯＳトランジスタ３９ｂにドレイン電流Ｉｄ１が流れ、この電流Ｉｄ１が、ＣＭＯＳインバータ１１のバイアス電流とされる。
【００５２】
バイアス電流供給回路４０は、ＮＭＯＳ差動対回路を構成するＮＭＯＳトランジスタ４５ａおよび４５ｂと、ＰＭＯＳカレントミラー４９を構成するＰＭＯＳトランジスタ４９ａおよび４９ｂとを有し、３０番台の参照符号に代えて４０番台の参照符号を付して示すようにバイアス電流供給回路３０と同様に構成され、ミラー側のＰＭＯＳトランジスタ４９ｂのドレイン電流Ｉｄ２が、ＣＭＯＳインバータ２１のバイアス電流とされる。
【００５３】
この例では、負荷３６ａおよび３６ｂとして、それぞれ抵抗を用いて、それぞれの抵抗値をＲｓとし、電流源３７の電流値を２Ｉｄ０とし、可変電圧源３８ａからの制御電圧と電圧源３８ｂからの基準電圧との差をＶｃ１とし、ＰＭＯＳトランジスタ３９ａのサイズとＰＭＯＳトランジスタ３９ｂのサイズを同じにすると、バイアス電流Ｉｄ１は、図８の式（５１）で表されるように、電圧差Ｖｃ１に比例したものとなる。
【００５４】
同様に、負荷４６ａおよび４６ｂとして、それぞれ抵抗を用いて、それぞれの抵抗値をＲｓとし、電流源４７の電流値を２Ｉｄ０とし、可変電圧源４８ａからの制御電圧と電圧源４８ｂからの基準電圧との差をＶｃ２とし、ＰＭＯＳトランジスタ４９ａのサイズとＰＭＯＳトランジスタ４９ｂのサイズを同じにすると、バイアス電流Ｉｄ２は、図８の式（５２）で表されるように、電圧差Ｖｃ２に比例したものとなる。
【００５５】
したがって、この場合の増幅回路のゲインＧａ３は、式（５１）および式（５２）を図２の式（３２）に代入することによって、図８の式（５３）で表されるものとなり、電圧差Ｖｃ１およびＶｃ２を制御することによって、ゲインＧａ３を設定することができる。
【００５６】
この例では、バイアス電流Ｉｄ１およびＩｄ２の最大値を、電流源３７および４７の電流値２Ｉｄ０に規定することができる。
【００５７】
また、この例では、差動対のＭＯＳトランジスタのソース間に負荷を接続するので、制御感度を小さくすることができ、制御電圧に重畳されたノイズに対する感度を弱めることができるため、制御を安定化することができる。
【００５８】
さらに、この例では、負荷３６ａ，３６ｂ，４６ａ，４６ｂが０Ωのとき、すなわちＮＭＯＳトランジスタ３５ａ，３５ｂのソース間およびＮＭＯＳトランジスタ４５ａ，４５ｂのソース間が短絡される場合には、各ＮＭＯＳトランジスタの相互コンダクタンスｇｍによって電圧電流変換されるので、バイアス電流Ｉｄ１およびＩｄ２は、それぞれ図８の式（６１）および式（６２）で表されるものとなり、ゲインＧａ３は、図８の式（６３）で表されるように、√（Ｖｃ１）と√（Ｖｃ２）の差分に比例したものとなる。
【００５９】
以上の図７の例は、図１のＮタイプに適用した場合であるが、図３のＰタイプの増幅回路でも、図７のバイアス電流供給回路３０内およびバイアス電流供給回路４０内のＰＭＯＳトランジスタをＮＭＯＳトランジスタに変え、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変えることによって、この例を適用することができる。
【００６０】
（１−４．直流オフセット補正回路の第１の具体例：図９）
図１のＮタイプの増幅回路、または図３のＰタイプの増幅回路の、直流オフセット補正回路５０および６０としては、それぞれ、ＣＭＯＳインバータ１１および２１の直流オフセットを検出し、その直流オフセットを最小とするように、図１のＮタイプの場合にはＮＭＯＳトランジスタ１４および２４のゲートに補正電圧Ｖｎ１およびＶｎ２を供給し、図３のＰタイプの場合にはＰＭＯＳトランジスタ１５および２５のゲートに補正電圧Ｖｐ１およびＶｐ２を供給する回路であれば、どのような回路でもよいが、具体例として、以下に示すように構成することができる。
【００６１】
図９の例は、バイアス電流供給回路３０および４０を図４の例のように構成したＮタイプに適用した場合で、直流オフセット補正回路５０としては、ＣＭＯＳインバータ１１とＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ１４とからなる回路と同じ、ＣＭＯＳインバータ５１とＰＭＯＳトランジスタ５５およびＮＭＯＳトランジスタ５４とからなる回路、および演算増幅器５６を有し、電圧源５７からの基準電圧Ｖｒｅｆが、ＣＭＯＳインバータ５１の入力端（ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５３のゲート）および演算増幅器５６の反転入力端に供給され、ＣＭＯＳインバータ５１の出力電圧（ＣＭＯＳインバータ５１の出力端であるＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５３のドレインに得られる電圧）が、演算増幅器５６の非反転入力端に供給され、演算増幅器５６の出力電圧が、補正電圧Ｖｎ１としてＮＭＯＳトランジスタ５４および１４のゲートに供給される。
【００６２】
バイアス電流供給回路３０内に示した可変電圧源３２によって、ＰＭＯＳトランジスタ５５のソース・ゲート間にも電圧Ｖｃ１が与えられ、したがって直流オフセット補正回路５０は、バイアス電流供給回路３０と同じバイアス電流供給回路を有するものである。
【００６３】
５０番台の符号に代えて６０番台の符号を付して示すように、直流オフセット補正回路６０も直流オフセット補正回路５０と同様に構成される。
【００６４】
ＣＭＯＳインバータ１１および５１には、同一のバイアス電流Ｉｄ１が供給され、ＣＭＯＳインバータ２１および６１には、バイアス電流Ｉｄ１とは別個に設定された同一のバイアス電流Ｉｄ２が供給される。
【００６５】
そして、この例では、演算増幅器５６とＮＭＯＳトランジスタ５４および１４とによる帰還制御によって、ＣＭＯＳインバータ５１および１１の直流オフセットが最小となるように補正され、演算増幅器６６とＮＭＯＳトランジスタ６４および２４とによる帰還制御によって、ＣＭＯＳインバータ６１および２１の直流オフセットが最小となるように補正される。
【００６６】
図９の例は、バイアス電流供給回路３０および４０を図４の例のように構成したＮタイプに適用した場合であるが、バイアス電流供給回路３０および４０を図６の例のように構成したＰタイプの増幅回路でも、直流オフセット補正回路５０および６０を同様に構成することができる。
【００６７】
（１−５．直流オフセット補正回路の第２の具体例：図１０）
直流オフセット補正回路５０および６０は、以下に示すように、それぞれ低域通過フィルタと演算増幅器とによって構成することもできる。
【００６８】
図１０の例は、バイアス電流供給回路３０および４０を図４の例のように構成したＮタイプに適用した場合で、直流オフセット補正回路５０としては、ＣＭＯＳインバータ１１の出力端（ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３のドレイン）が、抵抗７１およびコンデンサ７２からなるＬＰＦ（低域通過フィルタ）７３を介して演算増幅器７４の非反転入力端に接続され、電圧源７５からの基準電圧Ｖｒｅｆが演算増幅器７４の反転入力端に供給され、演算増幅器７４の出力電圧が、補正電圧Ｖｎ１としてＮＭＯＳトランジスタ１４のゲートに供給される。
【００６９】
演算増幅器７４の出力端とグランドとの間に接続されたコンデンサ７６は、帰還動作を安定化させるためのものであるが、コンデンサ７６が無くても動作が安定すれば、コンデンサ７６は不要である。
【００７０】
７０番台の参照符号に代えて８０番台の参照符号を付して示すように、直流オフセット補正回路６０も直流オフセット補正回路５０と同様に構成される。
【００７１】
この例では、ＣＭＯＳインバータ１１の出力電圧中の、ＬＰＦ７３によって信号成分が除去された後の直流成分（直流電圧）に基づく帰還制御によって、ＣＭＯＳインバータ１１の直流オフセットが最小となるように補正され、ＣＭＯＳインバータ２１の出力電圧中の、ＬＰＦ８３によって信号成分が除去された後の直流成分（直流電圧）に基づく帰還制御によって、ＣＭＯＳインバータ２１の直流オフセットが最小となるように補正される。
【００７２】
図１０の例は、バイアス電流供給回路３０および４０を図４の例のように構成したＮタイプに適用した場合であるが、バイアス電流供給回路３０および４０を図７の例のように構成したＮタイプの増幅回路でも、直流オフセット補正回路５０および６０を同様に構成することができる。
【００７３】
また、Ｎタイプの増幅回路ではなく、図６の例などのようなＰタイプの増幅回路でも、直流オフセット補正回路５０および６０を同様に構成することができる。
【００７４】
［２．第２の実施形態（差動出力構成）：図１１および図１２］
（２−１．第１の例：図１１）
図１１に、Ｎタイプとし、かつ差動出力構成とする場合の一例を示す。
【００７５】
この例は、バイアス電流供給回路３０および４０を図４の例のように構成した場合で、ＣＭＯＳインバータ回路部１０としては、図４に示したＣＭＯＳインバータ１１とＰＭＯＳトランジスタ３１およびＮＭＯＳトランジスタ１４とからなる回路が、一方は参照符号に“Ａ”を付加し、他方は参照符号に“Ｂ”を付加して示すように、２個設けられ、バイアス電流供給回路３０を構成するＰＭＯＳトランジスタ３１Ａおよび３１Ｂのドレイン電流として、ＣＭＯＳインバータ１１Ａおよび１１Ｂに同一のバイアス電流Ｉｄ１が供給され、直流オフセット補正回路５０からの補正電圧Ｖｎ１がＮＭＯＳトランジスタ１４Ａおよび１４Ｂのゲートに供給される。
【００７６】
ＣＭＯＳインバータ回路部２０としても、図４に示したＣＭＯＳインバータ２１とＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ２４とからなる回路が、一方は参照符号に“Ａ”を付加し、他方は参照符号に“Ｂ”を付加して示すように、２個設けられ、バイアス電流供給回路４０を構成するＰＭＯＳトランジスタ４１Ａおよび４１Ｂのドレイン電流として、ＣＭＯＳインバータ２１Ａおよび２１Ｂに同一のバイアス電流Ｉｄ２が供給され、直流オフセット補正回路６０からの補正電圧Ｖｎ２がＮＭＯＳトランジスタ２４Ａおよび２４Ｂのゲートに供給される。
【００７７】
ＣＭＯＳインバータ１１Ａの出力端（ＰＭＯＳトランジスタ１２ＡおよびＮＭＯＳトランジスタ１３Ａのドレイン）およびＣＭＯＳインバータ２１Ａの出力端（ＰＭＯＳトランジスタ２２ＡおよびＮＭＯＳトランジスタ２３Ａのドレイン）は、それぞれコンデンサ３Ａおよび４Ａを介して負荷５Ａの一端に接続される。負荷５Ａの他端には、電圧源６によって負荷バイアス電圧が供給され、コンデンサ３Ａおよび４Ａと負荷５Ａとの接続点７Ａが、この増幅回路の一方の出力端とされる。
【００７８】
同様に、ＣＭＯＳインバータ１１Ｂの出力端（ＰＭＯＳトランジスタ１２ＢおよびＮＭＯＳトランジスタ１３Ｂのドレイン）およびＣＭＯＳインバータ２１Ｂの出力端（ＰＭＯＳトランジスタ２２ＢおよびＮＭＯＳトランジスタ２３Ｂのドレイン）は、それぞれコンデンサ３Ｂおよび４Ｂを介して負荷５Ｂの一端に接続される。負荷５Ｂの他端には、電圧源６によって負荷バイアス電圧が供給され、コンデンサ３Ｂおよび４Ｂと負荷５Ｂとの接続点７Ｂが、この増幅回路の他方の出力端とされる。
【００７９】
そして、ＣＭＯＳインバータ１１Ａの入力端（ＰＭＯＳトランジスタ１２ＡおよびＮＭＯＳトランジスタ１３Ａのゲート）１Ａに入力信号電圧＋Ｖｉｎが供給され、ＣＭＯＳインバータ１１Ｂの入力端（ＰＭＯＳトランジスタ１２ＢおよびＮＭＯＳトランジスタ１３Ｂのゲート）１Ｂに入力信号電圧−Ｖｉｎが供給され、ＣＭＯＳインバータ２１Ａの入力端（ＰＭＯＳトランジスタ２２ＡおよびＮＭＯＳトランジスタ２３Ａのゲート）２Ａに入力信号電圧−Ｖｉｎが供給され、ＣＭＯＳインバータ２１Ｂの入力端（ＰＭＯＳトランジスタ２２ＢおよびＮＭＯＳトランジスタ２３Ｂのゲート）２Ｂに入力信号電圧＋Ｖｉｎが供給される。したがって、出力端７Ａおよび７Ｂには、互いに逆極性の出力信号電圧−Ｖｏｕｔおよび＋Ｖｏｕｔが得られる。
【００８０】
この例の増幅回路は、差動出力が得られる点を除いて、図４の例の増幅回路と同様に動作する。
【００８１】
そして、この例では、差動出力構成とするので、シングル出力構成とする場合に比べてノイズに対する耐性が向上する。
【００８２】
なお、図示するように、ＣＭＯＳインバータ１１Ａを構成するＰＭＯＳトランジスタ１２ＡのソースとＣＭＯＳインバータ１１Ｂを構成するＰＭＯＳトランジスタ１２Ｂのソース、ＣＭＯＳインバータ１１Ａを構成するＮＭＯＳトランジスタ１３ＡのソースとＣＭＯＳインバータ１１Ｂを構成するＮＭＯＳトランジスタ１３Ｂのソース、ＣＭＯＳインバータ２１Ａを構成するＰＭＯＳトランジスタ２２ＡのソースとＣＭＯＳインバータ２１Ｂを構成するＰＭＯＳトランジスタ２２Ｂのソース、およびＣＭＯＳインバータ２１Ａを構成するＮＭＯＳトランジスタ２３ＡのソースとＣＭＯＳインバータ２１Ｂを構成するＮＭＯＳトランジスタ２３Ｂのソースを、それぞれ配線１６，１７，２６および２７によって接続すると、ゲインが増大し、Ｓ／Ｎが向上する。
【００８３】
（２−２．第２の例：図１２）
図１２に、Ｎタイプとし、かつ差動出力構成とする場合の他の例を示す。
【００８４】
この例は、図１１の例において、直流オフセット補正回路５０および６０を、図１０の例のように、それぞれ低域通過フィルタと演算増幅器とによって構成する場合である。
【００８５】
具体的に、直流オフセット補正回路５０としては、ＣＭＯＳインバータ１１Ａの出力端（ＰＭＯＳトランジスタ１２ＡおよびＮＭＯＳトランジスタ１３Ａのドレイン）が抵抗７１Ａを介して、ＣＭＯＳインバータ１１Ｂの出力端（ＰＭＯＳトランジスタ１２ＢおよびＮＭＯＳトランジスタ１３Ｂのドレイン）が抵抗７１Ｂを介して、それぞれ演算増幅器７４の非反転入力端に接続されるとともに、演算増幅器７４の非反転入力端とグランドとの間にコンデンサ７２が接続されて、ＬＰＦ７３が構成され、電圧源７５からの基準電圧Ｖｒｅｆが演算増幅器７４の反転入力端に供給され、演算増幅器７４の出力電圧が、補正電圧Ｖｎ１としてＮＭＯＳトランジスタ１４Ａおよび１４Ｂのゲートに供給される。
【００８６】
演算増幅器７４の出力端とグランドとの間に接続されたコンデンサ７６は、帰還動作を安定化させるためのものであるが、コンデンサ７６が無くても動作が安定すれば、コンデンサ７６は不要である。
【００８７】
７０番台の参照符号に代えて８０番台の参照符号を付して示すように、直流オフセット補正回路６０も直流オフセット補正回路５０と同様に構成される。
【００８８】
この例では、ＣＭＯＳインバータ１１Ａの出力電圧中の信号成分を除く直流成分と、ＣＭＯＳインバータ１１Ｂの出力電圧中の信号成分を除く直流成分とが、抵抗７１Ａおよび７１Ｂによって加算されて演算増幅器７４の非反転入力端に供給され、ＣＭＯＳインバータ２１Ａの出力電圧中の信号成分を除く直流成分と、ＣＭＯＳインバータ２１Ｂの出力電圧中の信号成分を除く直流成分とが、抵抗８１Ａおよび８１Ｂによって加算されて演算増幅器８４の非反転入力端に供給される点を除いて、図１０の例と同様に動作し、ＣＭＯＳインバータ１１Ａ，１１Ｂ，２１Ａおよび２１Ｂの直流オフセットが補正される。
【００８９】
なお、この例のＬＰＦ７３および８３は、それぞれ差動出力の信号成分を除去するものであるので、それぞれのコンデンサ７２および８２は、集積回路内に形成できる小容量のものとするか、または特に設けなくてもよい。
【００９０】
（２−３．その他の例）
図１１および図１２の例は、Ｎタイプの場合であるが、Ｐタイプの場合にも、同様に差動出力構成とすることができる。
【図面の簡単な説明】
【００９１】
【図１】この発明の増幅回路の一例を示す図である。
【図２】この発明の増幅回路の一例を示す図である。
【図３】この発明の増幅回路の一例を示す図である。
【図４】この発明の増幅回路の一例を示す図である。
【図５】この発明の増幅回路の一例を示す図である。
【図６】この発明の増幅回路の一例を示す図である。
【図７】この発明の増幅回路の一例を示す図である。
【図８】この発明の増幅回路の一例を示す図である。
【図９】この発明の増幅回路の一例を示す図である。
【図１０】この発明の増幅回路の一例を示す図である。
【図１１】この発明の増幅回路の一例を示す図である。
【図１２】この発明の増幅回路の一例を示す図である。
【図１３】特許文献１に示された増幅回路の一例を示す図である。
【符号の説明】
【００９２】
主要部については図中に全て記述したので、ここでは省略する。
【図１】
2006128973.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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