(57)【要約】【課題】  接合特性、抵抗、コンタクト特性のばらつきを低減・防止する。【解決手段】  図１に示す半導体装置１は、シリコンで構成されたシリコン基板２、シリコン基板２上に形成されたｐ型ウェル領域３、ｐ型ウェル領域３上に形成されたｎ+型ソース領域４、ｎ+型ドレイン領域５、ｐ型ウェル領域３上のｎ+型ソース領域４とｎ+型ドレイン領域５とに対向して設けられたゲート電極６、ゲート電極６をｎ+型ソース領域４とｎ+型ドレイン領域５との接触から絶縁するゲート絶縁膜７およびゲート電極６の側部に設けられたサイドウォール８を有している。ゲート電極６は、ＣＭＰ法によりポリシリコンが露出しない位置まで、ポリシリコン上に形成されたマスク層の一部を除去し、その後、マスク層を除去してポリシリコン層を露出し、ポリシリコン層をシリサイド化して形成したシリサイドで構成されている。【選択図】  図１
2006278925.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極をシリサイドで構成する半導体装置の製造方法において、
基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第１の絶縁膜で覆う工程と、
前記第１の絶縁膜を、前記第１の絶縁膜に対して所定のエッチング選択比を有する第２の絶縁膜で覆う工程と、
平坦化法により前記ポリシリコン層が露出しない位置まで、前記第２の絶縁膜と、前記第１の絶縁膜および前記マスク層の一部とを除去する工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる工程と、
前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜の厚さは、前記ポリシリコン層の厚さよりも厚いことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記積層体を前記第１の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に、それぞれシリサイドを形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記積層体を前記第１の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に対して選択的にシリコンエピタキシャル成長を行なう工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記シリコンエピタキシャル成長により成長する前記シリコンの厚さは、前記ポリシリコン層の厚さよりも薄いことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にゲート電極をシリサイドで構成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高速化、低消費電力化に伴い、ＭＯＳトランジスタの高集積化、高速化、低消費電力化などが課題となっている。
通常、微細ＭＯＳトランジスタでは、ゲートの空乏化の防止や低抵抗化のために、ソース・ドレインまたはゲートの表面に選択的に金属膜を形成するシリサイド技術が採用されている（例えば、特許文献１参照）。
【０００３】
以下、シリサイド技術を用いて製造されたＭＯＳトランジスタの応用例を示す。
図１４は、エレベーテッドソース・ドレイン構造のｎチャネル型ＭＯＳＦＥＴを示す断面図である。
【０００４】
このＭＯＳＦＥＴ８０は、基板上のソース・ドレイン部となる部位に、数十ｎｍのシリコンを選択エピ成長（Selective Epitaxial Growth,SEG）させて形成したエレベーテッドソース・ドレイン構造をなしており、ｎ型のシリコン基板８１、ｎ型のシリコン基板８１上に設けられたｐ型ウェル領域８２、ｐ型ウェル領域８２の表面に設けられたｎ+型ソース領域８４、ｎ+型ドレイン領域８５、ｐ型ウェル領域８２上のｎ+型ソース領域８４とｎ+型ドレイン領域８５との間の領域（チャネル領域）に対向して設けられたゲート電極８６、ｎ+型ソース領域８４上に設けられたシリサイド層８７、ｎ+型ドレイン領域８５上に設けられたシリサイド層８８、およびゲート電極８６の側部に設けられたサイドウォール８９を有している。
【０００５】
このようなＭＯＳＦＥＴ８０では、エレベーテッドソース・ドレイン構造をなすことにより、従来のＭＯＳＦＥＴに比べてシリサイド層８７、８８の、シリコン基板８１方向への深さを浅くすることができるため、接合リーク電流を低減することができる。
【０００６】
以下、このＭＯＳＦＥＴ８０を製造する方法の一例を示す。
まず、ゲート電極８６の材料としてポリシリコンを用意する。次に、ポリシリコンの側部を囲むようにサイドウォール８９を形成する。次に、ソース・ドレイン部に対応する部分にシリコンの選択エピ成長を行う。この選択エピ成長は、シリコンがポリシリコン上にほとんど堆積しない温度で行う。次に、ポリシリコンおよびシリコン上にメタル（金属）を堆積する。次に、シリサイドアニールを行う。これにより、ポリシリコンからゲート電極８６が形成され、シリコンからシリサイド層８７、８８が形成される。最後に、未反応のメタルを硫酸等の薬液処理によって除去する。
【０００７】
また、ＣＭＰ（Chemical Mechanical Polishing）を用いたフルシリサイドゲート形成方法が知られている。
図１５は、ＣＭＰによるフルシリサイドゲート形成方法により作成されたｎチャネル型ＭＯＳＦＥＴを示す断面図である。なお、図１５に示すＭＯＳＦＥＴ９０については、図１４に示すＭＯＳＦＥＴ８０と同様の機能を有する部分には同じ符号を配し、その説明を省略する。
【０００８】
以下、このＣＭＯＳトランジスタを製造する方法の一例を示す。
まず、ポリシリコンの側部を囲むようにゲート側壁を形成する。次に、ポリシリコンの上部、ゲート側壁およびソース、ドレインとなる部位を覆うようにメタルを堆積する。次に、シリサイドアニールを行い、シリサイド層８７、８８を形成し、未反応のメタルを除去する。次に、ＣＭＰを行うためにシリコンナイトライド（ＳｉＮ）を、ポリシリコンの上部、ゲート側壁およびｎ+型ソース領域、ｎ+型ドレイン領域を覆うように堆積する。さらに、シリコンナイトライド上に酸化膜を堆積する。次に、ＣＭＰを行って、ポリシリコンを所望の厚さとし、露出させる。最後にメタルを堆積した後に、シリサイドアニールを行い、ゲート電極８６を形成し、未反応のメタルを除去する。
【特許文献１】特開平１１−２８４１７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１４に示すＣＭＯＳトランジスタは、フルシリサイド化・シリサイド化によるゲート電極８６の堆積膨張により、ゲート電極８６とシリサイド層８７、８８との距離が近くなってしまう。すなわち、ゲートと、ソース・ドレイン間の距離が近くなり、ゲートとソース・ドレイン間でのショートの危険性が高まるという問題がある。
【００１０】
また、図１５に示すＣＭＯＳトランジスタによれば、シリサイド層８７、８８を薄く形成することができる。また、ゲートと、ソース・ドレイン間のショートを防止することができる。
【００１１】
しかしながら、ＣＭＰ工程によってポリシリコン表面の厚さにばらつきが生じてしまうため、形成されるゲート電極８６上部の表面の厚さのばらつきによる接合特性、抵抗、コンタクト特性のばらつきが大きくなるという問題がある。
【００１２】
本発明はこのような点に鑑みてなされたものであり、接合特性、抵抗、コンタクト特性のばらつきを低減・防止する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では上記問題を解決するために、ゲート電極をシリサイドで構成する半導体装置の製造方法において、基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第１の絶縁膜で覆う工程と、前記第１の絶縁膜を、前記第１の絶縁膜に対して所定のエッチング選択比を有する第２の絶縁膜で覆う工程と、平坦化法により前記ポリシリコン層が露出しない位置まで、前記第２の絶縁膜と、前記第１の絶縁膜および前記マスク層の一部とを除去する工程と、前記マスク層を除去して前記ポリシリコン層を露出させる工程と、前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１４】
このような半導体装置の製造方法によれば、平坦化法の後にポリシリコン上にマスク層を残存させることができる。
【発明の効果】
【００１５】
本発明によれば、ポリシリコン上にマスク層を残存させ、その後ポリシリコンを露出させるため、平坦化法によりポリシリコン表面の厚さがばらつくことがなく、平坦度を高くすることができる。これにより、形成されるシリサイドの接合特性、抵抗、コンタクト特性のばらつきを低減・防止させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の半導体装置を示す断面図である。
なお、以下の説明では、図１の紙面上、上側を「上」と言う。また、図１に示す半導体装置は、各素子を分離する素子分離膜（図示せず）により囲まれた領域を示している。
【００１７】
ｎチャネル型ＭＯＳＦＥＴを例にとって説明する。図１に示す半導体装置１は、ｎチャネル型ＭＯＳＦＥＴであり、シリコン（Ｓｉ）で構成されたシリコン基板２、シリコン基板２上に形成されたｐ型ウェル領域３、ｐ型ウェル領域３上に形成されたｎ+型ソース領域４、ｎ+型ドレイン領域（チャネル領域）５、ｐ型ウェル領域３上のｎ+型ソース領域４とｎ+型ドレイン領域５とに対向して設けられたゲート電極６、ゲート電極６をｎ+型ソース領域４とｎ+型ドレイン領域５との接触から絶縁するゲート絶縁膜７およびゲート電極６の側部に設けられたサイドウォール８を有している。
【００１８】
ゲート電極６の厚さは、例えば、５０ｎｍ〜１００ｎｍ程度であるのが好ましい。
また、ゲート電極６は、シリサイドで形成されている。シリサイドとしては、例えば、コバルトシリサイド（ＣｏＳｉX）、チタンシリサイド（ＴｉＳｉ2）、ニッケルシリサイド（ＮｉＳｉX）、タングステンシリサイド（ＷＳｉ2）、モリブデンシリサイド（ＭｏＳｉ2）、プラチナシリサイド（ＰｔＳｉ）等が挙げられる。
【００１９】
サイドウォール８は、二酸化シリコン（ＳｉＯ2）で構成されている。
ｎ+型ソース領域４とｎ+型ドレイン領域５との間のｐ型ウェル領域３の表面には、ｎ+型ソース領域４およびｎ+型ドレイン領域５よりも不純物濃度が低濃度で浅いｎ-型ＬＤＤ（Lightly Doped Drain）領域９、１０がｎ+型ソース領域４およびｎ+型ドレイン領域５に隣接してそれぞれ形成されている。
【００２０】
ｎ+型ソース領域４およびｎ+型ドレイン領域５上には、それぞれゲート電極６と同一の高融点金属シリサイドで構成された低抵抗のシリサイド層１１、１２が形成されている。
また、シリサイド層１１、１２上には、ＳｉＮ膜２６が形成されている。このＳｉＮ膜２６については、後述する。
【００２１】
次に、このような半導体装置１の製造方法について説明する。
図２は、積層体およびウェル領域の形成工程を示す断面図である。
まず、犠牲酸化を行った後、シリコン基板に対してｐ型不純物、例えばホウ素（Ｂ）を選択的にイオン注入してｐ型ウェル領域３を形成する。これにより、シリコン基板がシリコン基板２とｐ型ウェル領域３とに分離される。
【００２２】
その後、ＨＦ処理を行って、犠牲酸化膜等を除去した後に、ｐ型ウェル領域３の表面に熱酸化法によりゲート酸化を行い、例えば、膜厚２ｎｍのシリコン酸化膜で構成されるゲート絶縁膜７を形成する。
【００２３】
次に、ゲート絶縁膜７上に、ポリシリコン（多結晶シリコン）で構成されるポリシリコン層２３と、窒化シリコン（ＳｉＮ）で構成されるハードマスク２４とがこの順で積層される積層体２０を形成する。
【００２４】
このポリシリコン層２３の厚さは、例えば、５０ｎｍ〜１００ｎｍ程度であるのが好ましい。また、ハードマスク２４の厚さは、例えば、３０ｎｍ程度である。
図３は、ゲート側壁およびｎ-型ＬＤＤ領域の形成工程を示す断面図である。
【００２５】
次に、ハードマスク２４をマスクとして、ｎ型不純物をイオン注入（ＬＤＤ注入）し、ｎ-型ＬＤＤ領域９、１０を形成する。ｎ型不純物としては、例えばヒ素（Ａｓ）等が挙げられる。
【００２６】
そして、ｎ-型ＬＤＤ領域９、１０の表面および積層体２０の表面に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により二酸化シリコン（図示せず）を堆積させた後、この二酸化シリコン膜の異方性エッチング（エッチバック）を行い、ポリシリコン層２３およびハードマスク２４の側面部にゲート側壁２５を形成する。
【００２７】
図４は、ｎ+型ソース領域およびｎ+型ドレイン領域の形成工程を示す断面図である。
次に、ゲート側壁２５およびハードマスク２４をマスクとして、例えば、ヒ素等のｎ型不純物のイオン注入を行い、ｎ-型ＬＤＤ領域９、１０より深い接合深さを有する高濃度のｎ+型ソース領域４およびｎ+型ドレイン領域５を形成する。ｎ+型ソース領域４およびｎ+型ドレイン領域５の形成後、例えば、１０００℃で１０秒間の熱処理（ＲＴＡ）を行い、シリコン基板２に注入した不純物を活性化する。
【００２８】
図５は、ソース領域およびドレイン領域の形成工程を示す断面図である。
次いで、例えば、スパッタリング法によりコバルト膜を、ｎ-型ＬＤＤ領域９、１０の表面、ゲート側壁２５の表面およびハードマスク２４の表面に形成する。コバルト膜を形成した後、熱処理（ＲＴＡ）を行い、ｎ+型ソース領域４およびｎ+型ドレイン領域５におけるシリコンとコバルトとを反応させる。これによりｎ+型ソース領域４およびｎ+型ドレイン領域５の上部に、膜厚２０ｎｍ程度のコバルトシリサイドで構成されるシリサイド層１１、１２が形成される。その後、未反応のコバルトを硫酸処理等を行って除去する。
【００２９】
なお、ここでは、コバルトシリサイドを形成するようにしたが、コバルトシリサイドの代わりに前述したシリサイドを形成してもよいことは言うまでもない。
図６は、ＳｉＮ膜および酸化膜の形成工程を示す断面図である。
【００３０】
続いて、シリサイド層１１、１２の表面、ゲート側壁２５の表面およびハードマスク２４の表面に第１の絶縁膜として、ＳｉＮ膜２６を形成し、その上に、ＳｉＮ膜２６に対して第２の絶縁膜として、所定のエッチング選択比を有する酸化膜２７を形成する。この酸化膜２７は、例えば、二酸化シリコンを用いることができる。
【００３１】
この際、ソース・ドレイン電極となる部分に形成するＳｉＮ膜２６は、ポリシリコン層２３の厚さより３０ｎｍ程度厚く形成する。
図７は、酸化膜のＣＭＰ工程を示す断面図である。
【００３２】
次に、酸化膜ＣＭＰ（Chemical Mechanical Polishing）を行う。このとき、図７中シリサイド層１１、１２の表面に形成したＳｉＮ膜２６の平坦部をストッパーとすることにより（ストップ位置とすることにより）、ポリシリコン層２３上にハードマスク２４が残存する。また、これによりサイドウォール８が形成される。
【００３３】
図８は、ハードマスクのエッチング工程を示す断面図である。
そして、ポリシリコン層２３が露出するまでハードマスク２４およびＳｉＮ膜２６を例えば、熱リン酸等でエッチング（エッチバック）する。
【００３４】
次に、ポリシリコン層２３を前述した方法を用いてシリサイド化する。これにより、ゲート電極６が形成される。
これにより図１に示す半導体装置１が製造される。
【００３５】
以上述べたように、半導体装置１の製造方法によれば、ポリシリコン層２３の高さより高いＳｉＮ膜２６を堆積することにより、ＣＭＰを行った際に、ポリシリコン層２３上にハードマスク２４が残存し、ＣＭＰによってポリシリコン層２３の上部が影響を受けることがないため、形成されるゲート電極６の上部の平坦度を高くすることができる。これにより、ゲート電極６の接合特性、抵抗、コンタクト特性のばらつきを低減・防止させることができる。
【００３６】
なお、本実施の形態では、ハードマスク２４および第１の絶縁膜（本実施形態ではＳｉＮ膜２６）を窒化シリコンで構成し、サイドウォール８（ゲート側壁２５）および第２の絶縁膜（本実施形態では酸化膜２７）を二酸化シリコンで構成したが、これに限らず、ハードマスク２４および第１の絶縁膜としては、例えば、ＰＳＧ（Phospho Silicate Glass）膜や二酸化シリコン膜や有機膜等を用いることができる。また、ゲート側壁２５および第２の絶縁膜としては、例えば、窒化シリコン膜等の絶縁材料を適宜用いることができる。ただし、平坦化を円滑に行うために、ゲート側壁２５は、ハードマスク２４を構成する材料よりエッチング速度の速い材料で構成する必要がある。
【００３７】
次に、第２の実施の形態の半導体装置について説明する。
図９は、第２の実施の形態の半導体装置を示す断面図である。
以下、第２の実施の形態の半導体装置１について、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
【００３８】
第２の実施の形態の半導体装置１は、エレベーテッドソース・ドレイン構造をなしている点が第１の実施の形態の半導体装置１と異なっている。
図９に示すように、第２の実施の形態のシリサイド層は、図９中ゲート電極６の左右の延長線上に、重なるようにソース・ドレインが形成されているエレベーテッドソース・ドレイン構造をなしている。
【００３９】
この第２の実施の形態の半導体装置１によれば、第１の実施の形態の半導体装置１と同様の効果が得られる。
さらに第２の実施の形態の半導体装置１は、従来のエレベーテッドソース・ドレイン構造の半導体装置に比べてゲートとソース・ドレインとの距離が大きいため、ゲートとソース・ドレインとのショートを確実に防止することができる。また、浅い接合への低抵抗コンタクト化を図ることができる。
【００４０】
次に、第２の実施の形態の半導体装置１の製造方法について説明する。
なお、第２の実施の形態の半導体装置１の製造方法について、前述した第１の実施の形態の半導体装置１の製造方法との相違点を中心に説明し、同様の事項については、その説明を省略または簡略化する。
【００４１】
まず、積層体２０を形成する。
図１０は、ソース／ドレイン選択エピ成長工程を示す断面図である。
次に、ゲート側壁２５、ｎ+型ソース領域４、ｎ+型ドレイン領域５、ｎ-型ＬＤＤ領域９、１０を形成した後に、ソース・ドレイン部となる部位に対応する位置にシリコン２８、２９を選択エピ成長させる。
【００４２】
図１１は、ＳｉＮ膜および酸化膜の形成工程を示す断面図である。
続いて、シリコン２８、２９の表面、ゲート側壁２５の表面およびハードマスク２４の表面にＳｉＮ膜２６を形成し、その上に、酸化膜２７を形成する。
【００４３】
図１２は、酸化膜のＣＭＰ工程を示す断面図である。
次に、ＣＭＰを行う。このとき第１の実施の形態と同様に、図１２中シリコン２８、２９の表面に形成したＳｉＮ膜２６の平坦部をストッパーとすることにより（ストップ位置とすることにより）、ポリシリコン層２３上にハードマスク２４が残存する。
【００４４】
図１３は、ＳｉＮ膜の除去工程を示す断面図である。
次に、ハードマスク２４およびＳｉＮ膜２６を除去する。
次に、ポリシリコン層２３およびシリコン２８、２９をシリサイド化する（サリサイド工程）。これにより、ゲート電極６、シリサイド層１１、１２が形成される。
【００４５】
以上により、第２の実施の形態の半導体装置１が得られる。
そして、第２の実施形態の半導体装置の製造方法によれば、さらに、サリサイド工程を行うことにより、ポリシリコン層２３およびシリコン２８、２９のシリサイド化を一度の工程で行うことができるため、製造時間の短縮を図ることができる。
【００４６】
以上、本発明の好適な実施の形態について詳述したが、本発明は、その特定の実施の形態に限定されるものではない。
（付記１）  ゲート電極をシリサイドで構成する半導体装置の製造方法において、
基板上に絶縁層、ポリシリコン層およびマスク層がこの順に積層された積層体を、第１の絶縁膜で覆う工程と、
前記第１の絶縁膜を、前記第１の絶縁膜に対して所定のエッチング選択比を有する第２の絶縁膜で覆う工程と、
平坦化法により前記ポリシリコン層が露出しない位置まで、前記第２の絶縁膜と、前記第１の絶縁膜および前記マスク層の一部とを除去する工程と、
前記マスク層を除去して前記ポリシリコン層を露出させる工程と、
前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００４７】
（付記２）  前記第１の絶縁膜の厚さは、前記ポリシリコン層の厚さよりも厚いことを特徴とする付記１記載の半導体装置の製造方法。
（付記３）  前記積層体を前記第１の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に、それぞれシリサイドを形成する工程を有することを特徴とする付記１記載の半導体装置の製造方法。
【００４８】
（付記４）  前記第１の絶縁膜は、前記マスク層と同一の材料で構成されていることを特徴とする付記３記載の半導体装置の製造方法。
（付記５）  前記積層体を前記第１の絶縁膜で覆う工程に先立って、
前記ゲート電極の側壁と接する部位にゲート側壁を形成する工程と、
前記ゲート側壁をマスクとしてソース領域およびドレイン領域に対応する部位に対して選択的にシリコンエピタキシャル成長を行なう工程を有することを特徴とする付記１記載の半導体装置の製造方法。
【００４９】
（付記６）  前記第１の絶縁膜は、前記マスク層と同一の材料で構成されていることを特徴とする付記５記載の半導体装置の製造方法。
（付記７）  前記シリコンエピタキシャル成長により成長する前記シリコンの厚さは、前記ポリシリコン層の厚さよりも薄いことを特徴とする付記５記載の半導体装置の製造方法。
【００５０】
（付記８）  前記ポリシリコン層をシリサイド化して前記シリサイドを形成する工程では、サリサイド技術により前記シリコンおよび前記ポリシリコン層をサリサイド化することを特徴とする付記１記載の半導体装置の製造方法。
【００５１】
（付記９）  前記平坦化法は、ＣＭＰ法であることを特徴とする付記１記載の半導体装置の製造方法。
（付記１０）  前記第２の絶縁膜は、ゲート側壁と同一の材料で構成されていることを特徴とする付記１記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５２】
【図１】第１の実施の形態の半導体装置を示す断面図である。
【図２】積層体およびウェル領域の形成工程を示す断面図である。
【図３】ゲート側壁およびｎ-型ＬＤＤ領域の形成工程を示す断面図である。
【図４】ｎ+型ソース領域およびｎ+型ドレイン領域の形成工程を示す断面図である。
【図５】ソース領域およびドレイン領域の形成工程を示す断面図である。
【図６】ＳｉＮ膜および酸化膜の形成工程を示す断面図である。
【図７】酸化膜のＣＭＰ工程を示す断面図である。
【図８】ハードマスクのエッチング工程を示す断面図である。
【図９】第２の実施の形態の半導体装置を示す断面図である。
【図１０】ソース／ドレイン選択エピ成長工程を示す断面図である。
【図１１】ＳｉＮ膜および酸化膜の形成工程を示す断面図である。
【図１２】酸化膜のＣＭＰ工程を示す断面図である。
【図１３】ＳｉＮ膜の除去工程を示す断面図である。
【図１４】エレベーテッドソース・ドレイン構造のｎチャネル型ＭＯＳＦＥＴを示す断面図である。
【図１５】ＣＭＰによるフルシリサイドゲート形成方法により作成されたｎチャネル型ＭＯＳＦＥＴを示す断面図である。
【符号の説明】
【００５３】
１  半導体装置
４  ｎ+型ソース領域
５  ｎ+型ドレイン領域
６  ゲート電極
７  ゲート絶縁膜
１１  シリサイド層
１２  シリサイド層
２０  積層体
２３  ポリシリコン層
２４  ハードマスク
２５  ゲート側壁
２６  ＳｉＮ膜
２７  酸化膜
８４  ｎ+型ソース領域
８５  ｎ+型ドレイン領域
８６  ゲート電極
８７  シリサイド層
８８  シリサイド層
８９  サイドウォール
【図１】
2006278925.tif 000003
【図２】
2006278925.tif 000004
【図３】
2006278925.tif 000005
【図４】
2006278925.tif 000006
【図５】
2006278925.tif 000007
【図６】
2006278925.tif 000008
【図７】
2006278925.tif 000009
【図８】
2006278925.tif 000010
【図９】
2006278925.tif 000011
【図１０】
2006278925.tif 000012
【図１１】
2006278925.tif 000013
【図１２】
2006278925.tif 000014
【図１３】
2006278925.tif 000015
【図１４】
2006278925.tif 000016
【図１５】
2006278925.tif 000017