(57)【要約】【課題】低耐圧素子と高耐圧素子が内在した半導体集積回路の静電気保護素子において、低耐圧ＮＰＮトランジスタのスナップバック特性を改善し、低耐圧ＮＰＮトランジスタを用いて高耐圧素子の静電気保護の効果を改善する。【解決手段】第１導電型の半導体基板（Ｐ型基板）１に形成されたコレクタになる第２導電型で低濃度の第１拡散層（Ｎ型拡散層）２と、第１拡散層２に形成されたベースになる第１導電型の第２拡散層（Ｐ型拡散層）５と、第２拡散層５に形成されたエミッタになる第２導電型の第３拡散層（Ｎ型拡散層）６とを備えた静電気保護素子において、第１拡散層２の底面は半導体基板１に接しており、第１拡散層２のコンタクト領域に第２拡散層５より深く形成された第２導電型の高濃度の第４拡散層（Ｎ型拡散層）４を有する。【選択図】図１
2006128293.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタからなり、第１導電型の半導体基板に形成されたコレクタになる第２導電型で低濃度の第１拡散層と、前記第１拡散層に形成されたベースになる第１導電型の第２拡散層と、前記第２拡散層に形成されたエミッタになる第２導電型の第３拡散層とを備えた静電気保護素子において、
前記第１拡散層の底面は前記半導体基板に接しており、
前記第１拡散層のコンタクト領域に前記第２拡散層より深く形成された第２導電型の高濃度の第４拡散層を有することを特徴とする半導体集積回路の静電気保護素子。
【請求項２】
請求項１に記載の静電気保護素子において、さらに、
アノードが前記バイポーラトランジスタの前記ベースに接続され、カソードが前記バイポーラトランジスタの前記コレクタに接続されたダイオードと、
前記バイポーラトランジスタの前記ベースと前記エミッタとの間に接続された抵抗とを備え、
前記バイポーラトランジスタと前記ダイオードと前記抵抗との組み合わせの複合型に構成されている半導体集積回路の静電気保護素子。
【請求項３】
前記第４拡散層は、前記第１拡散層より深く、またはほぼ同じ深さに形成されている請求項１または請求項２に記載の半導体集積回路の静電気保護素子。
【請求項４】
前記バイポーラトランジスタのベースは前記ダイオードを介して被保護回路の入出力端子または電源端子に接続され、前記バイポーラトランジスタのコレクタは前記入出力端子または前記電源端子に接続され、前記バイポーラトランジスタのエミッタは前記被保護回路の最低電位端子に接続されている請求項２または請求項３に記載の半導体集積回路の静電気保護素子。
【請求項５】
前記ダイオードは、カソードになる前記第１拡散層と、アノードになる前記第２拡散層とからなる請求項２から請求項４までのいずれかに記載の半導体集積回路の静電気保護素子。
【請求項６】
前記ダイオードは、前記第１拡散層のコンタクト領域に前記高濃度の第４拡散層を有する請求項５に記載の半導体集積回路の静電気保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の静電気保護素子にかかわり、特にはバイポーラトランジスタからなる静電気保護素子に関するものである。
【背景技術】
【０００２】
半導体集積回路を人体及び機械などに帯電する静電気から保護するために、半導体集積回路の入出力端子や電源端子に静電気保護素子が接続される。静電気保護素子はＥＳＤ（Electro Static Discharge）保護素子とも呼称され、ＮＰＮトランジスタで構成される。
【０００３】
例えば、図８に示すように、内部回路２１の入出力端子２２と最高電位端子２３との間に保護ダイオード２５が接続され、最低電位端子２４と入出力端子２２との間に保護ダイオード２６が接続され、さらに、最低電位端子２４と最高電位端子２３との間に保護ダイオード２７が接続されている。各端子間に静電気による高い電圧が印加されたとき、各保護ダイオードがブレークダウンし、内部回路２１内のトランジスタ類を過電圧から保護する。
【０００４】
ところで、近年のプロセスの微細化、最速化のために、接合領域の縮小化、配線幅の縮小化が進められ、これに起因して保護ダイオード２７が有効に動作しなくなっている（破壊強度の低下）。そこで、これに対応すべく、最低電位端子２４と最高電位端子２３との間にＥＳＤ保護トランジスタ２８を接続する。このＥＳＤ保護トランジスタ２８は、内部回路２１におけるＮＰＮトランジスタと同一構造のものであり、そのコレクタを最高電位端子２３に接続し、エミッタを最低電位端子２４に接続し、ベースとエミッタの間に抵抗２９を接続している。このＥＳＤ保護トランジスタ２８と抵抗２９とは、保護ダイオード２７よりも低い電圧でブレークダウンする保護ダイオードを形成する（例えば、特許文献１参照）。
【０００５】
通常、ＥＳＤ保護トランジスタの拡散構造は、被保護回路（内部回路）で用いるＮＰＮトランジスタと同一の構成である。ＥＳＤ保護トランジスタの必要条件は、被保護回路の定格電圧を満たすことである。
【０００６】
例えば、被保護回路の定格電圧がＥＳＤ保護トランジスタの定格電圧より高い場合、スナップバック動作でＥＳＤ保護トランジスタは破壊してしまう。このような破壊は、一般的に知られているＮＰＮトランジスタのスナップバック動作で説明できる。以下、図９を参照しながら説明する。
【０００７】
ＮＰＮトランジスタのコレクタ電極にプラスサージが印加されると、コレクタ・ベース間でブレークダウンする（BVcbo）。ブレークダウン後、ＮＰＮトランジスタのオン電圧までベース電位は上昇し、ＮＰＮトランジスタは動作し始める（スナップバック開始点：（Vt1，It1））。スナップバック動作が開始すると、コレクタ電位はスナップバック動作開始電圧Vt1からコレクタ・エミッタ間のＤＣ耐圧（BVceo）まで下がる（維持点：（Vh,Ih））。ＮＰＮトランジスタのオン抵抗に従い、維持電圧VhからＥＳＤ破壊電圧Vt2までコレクタ電位は上昇し続ける。そして、トランジスタ内部の発熱で熱暴走し、破壊に至る（二次破壊点：（Vt2，It2））。
【０００８】
ＮＰＮトランジスタのＤＣ耐圧BVceoが被保護回路の定格電圧より低いと、維持電圧Vhも被保護回路の定格電圧以下となる。維持電圧Vhが被保護回路の定格電圧以下の場合、ＮＰＮトランジスタは被保護回路の定格電源電圧に固定され、電源からの過剰供給電流によって破壊する。
【特許文献１】特開平５−９０４８１号公報（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、高耐圧素子（例えば、ＭＯＳトランジスタ）と低耐圧ＮＰＮトランジスタが同時に内在するＢｉＭＯＳ型の半導体集積回路において、低耐圧ＮＰＮトランジスタのＥＳＤ保護トランジスタを用いて高耐圧素子を静電気保護する場合、従来は高耐圧化のためＥＳＤ保護トランジスタは埋め込み拡散層の無い構造にする。しかしながら、このように拡散構造を改善して高耐圧化を図っても、スナップバック特性において、ＥＳＤ保護素子の機能としては、二つの問題点がある。第一に、ＥＳＤ保護トランジスタのコレクタ濃度は２桁程度低くなるため、スナップバック動作開始電圧Vt1が高くなる。第二に、ＮＰＮトランジスタは低耐圧の設計であるため、ＤＣ耐圧BVceo（=Vh）が低く、スナップバック動作時に電源からの過剰供給電流によって破壊する。
【００１０】
上記の問題点に鑑み、本発明は、低耐圧バイポーラトランジスタを用いて高耐圧素子を静電気保護する半導体集積回路において、スナップバック動作開始電圧Vt1が低く、且つ維持電圧Vhの高いＥＳＤ保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
以下で説明する半導体の導電型について、第１導電型、第２導電型は、半導体のＰ型、Ｎ型のいずれか一方を指す。第１導電型がＰ型のとき、第２導電型はＮ型であり、逆に、第１導電型がＮ型のとき、第２導電型はＰ型である。
【００１２】
上記の目的を達成するため、本発明にかかわる半導体集積回路の静電気保護素子は、
バイポーラトランジスタからなり、第１導電型の半導体基板に形成されたコレクタになる第２導電型で低濃度の第１拡散層と、前記第１拡散層に形成されたベースになる第１導電型の第２拡散層と、前記第２拡散層に形成されたエミッタになる第２導電型の第３拡散層とを備えた静電気保護素子において、
前記第１拡散層の底面は前記半導体基板に接しており、
前記第１拡散層のコンタクト領域に前記第２拡散層より深く形成された第２導電型の高濃度の第４拡散層を有することを特徴とする。
【００１３】
この構成においては、第２導電型の高濃度の第４拡散層を形成することにより、スナップバック動作時のスナップバック動作開始電圧Vt1及び維持電圧Vhを制御する。すなわち、第一に、コレクタになる第２導電型の低濃度の第１拡散層に第２導電型の高濃度の第４拡散層を形成することにより、コレクタ抵抗が下がる。その結果、Vc-Ic特性の飽和領域の傾きが大きくなり、スナップバック動作開始電圧Vt1が下がる。第二に、コレクタ抵抗低下によるコレクタ電流増加でカーク効果（ベース押出し効果）が生じると、第１導電型の第２拡散層のベース層は深さ方向（基板方向）へ延びる。第２拡散層のベース層が半導体基板まで達すると、第１導電型の第２拡散層と第２導電型の低濃度の第１拡散層と第１導電型の半導体基板とがベース層のように振る舞い、ＮＰＮトランジスタのエミッタ接地電流増幅率hFEは減少する。エミッタ接地電流増幅率hFEが減少するので、維持電圧Vhは高くなる。以上の相乗により、従来と比較して、スナップバック動作開始電圧Vt1が低く、維持電圧Vhが高い静電気保護素子を実現でき、被保護回路に対する静電気保護効果を向上させることができる。
【００１４】
また、本発明にかかわる半導体集積回路の静電気保護素子は、上記構成の静電気保護素子において、さらに、
アノードが前記バイポーラトランジスタの前記ベースに接続され、カソードが前記バイポーラトランジスタの前記コレクタに接続されたダイオードと、
前記バイポーラトランジスタの前記ベースと前記エミッタとの間に接続された抵抗とを備え、
前記バイポーラトランジスタと前記ダイオードと前記抵抗との組み合わせの複合型に構成されていることを特徴とするものである。
【００１５】
この構成においては、静電気保護素子を、等価的に無数の小さなトランジスタが並列に接続されたものとして考える。サージが静電気保護素子に印加されると、ベース電位が最も取りにくい場所のトランジスタがまず動作し始め、他の場所のトランジスタが次々と動作する。電流は、最初に動作し低抵抗となっているトランジスタに集中するので、最初に動作し始めたトランジスタが破壊する。この破壊は、トランジスタ動作の均一性を向上して改善できる。動作の均一性はＥＳＤ破壊電圧Vt2とスナップバック動作開始電圧Vt1の関係で判断できる。ＥＳＤ破壊電圧Vt2がスナップバック動作開始電圧Vt1より低い場合、全てのトランジスタが動作していないことを意味し、ＥＳＤ破壊電圧Vt2がスナップバック動作開始電圧Vt1より高い場合、全てのトランジスタが動作していることを示す。ここで、トランジスタのベース・コレクタ間をダイオードで接続することにより、維持電圧Vhを維持したままスナップバック動作開始電圧Vt1を低減し、ＥＳＤ破壊電圧Vt2より低くすることができる。その結果として、全てのトランジスタがスナップバック動作して電流が分散され、各トランジスタに均一に流れるようになる。よって、ＥＳＤ破壊耐量It2のばらつきが少なくなり、ＥＳＤ破壊耐量をさらに向上することができる。
【００１６】
上記いずれかの構成において、前記第４拡散層は、前記第１拡散層より深く、またはほぼ同じ深さに形成されていることが好ましい。
【００１７】
また、上記ダイオードを有するいずれかの構成において、前記バイポーラトランジスタのベースは前記ダイオードを介して被保護回路の入出力端子または電源端子に接続され、前記バイポーラトランジスタのコレクタは前記入出力端子または前記電源端子に接続され、前記バイポーラトランジスタのエミッタは前記被保護回路の最低電位端子に接続されていることが好ましい。
【００１８】
また、上記ダイオードを有するいずれかの構成において、前記ダイオードは、カソードになる前記第１拡散層と、アノードになる前記第２拡散層とからなることが好ましい。
【００１９】
また、上記ダイオードを有するいずれかの構成において、前記ダイオードは、前記第１拡散層のコンタクト領域に前記高濃度の第４拡散層を有することが好ましい。
【発明の効果】
【００２０】
本発明によれば、高濃度の第４拡散層を形成することにより、従来と比較してスナップバック動作開始電圧Vt1が低く、維持電圧Vhの高いＥＳＤ保護トランジスタを実現できる。
【００２１】
また、ダイオードと抵抗とをさらに組み合わせることにより、維持電圧Vhを維持したままスナップバック動作開始電圧Vt1を低減し、ＥＳＤ破壊耐量It2のばらつきの低減とＥＳＤ破壊耐量のさらなる向上を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明にかかわる半導体集積回路の静電気保護素子（ＥＳＤ保護トランジスタ）の実施の形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は、２１Ｖ系の被保護回路を静電気保護することを目的とした、本発明の第１の実施形態におけるＥＳＤ保護トランジスタの断面図である。
【００２４】
このＥＳＤ保護トランジスタは、Ｐ型基板（シリコン）１内に形成されたコレクタ層をなすＮ型低濃度（Ｎ-）拡散層２と、ベース層をなすＰ型（Ｐ+）拡散層５と、エミッタ層をなすＮ型拡散層６とで構成されたＮＰＮトランジスタにおいて、コレクタ電極直下のコンタクト領域に高濃度Ｎ型拡散層４が形成された構造となっている。ＮＰＮトランジスタは埋め込み拡散層の無い構造であるため、低濃度Ｎ型拡散層２の底面はＰ型基板１に直接接しており、コレクタ・基板間のｐｎ接合を形成している。なお、内部回路で用いるＮＰＮトランジスタの拡散構造は、高濃度Ｎ型拡散層４が形成された構造にはなっていない。３は素子分離層、７はフィールド酸化膜である。
【００２５】
上記ＮＰＮトランジスタにおいて、基板表面からの深さ方向の濃度プロファイルは次のとおりである。低濃度Ｎ型拡散層２は、深さ約０.３５μｍの位置にリンピーク濃度約１×１０16/cm3で表面から深さ約２.５μｍの位置まで形成され、Ｐ型拡散層５は、深さ約０.４μｍの位置にボロンピーク濃度約１×１０17/cm3で表面から深さ約０.８μｍまで形成され、Ｎ型拡散層６は、深さ約０.２μｍの位置にリンピーク濃度約１×１０19/cm3で表面から深さ約０.３５μｍまで形成され、コレクタ電極直下の高濃度Ｎ型拡散層４は、深さ約０.３５μｍの位置にリンピーク濃度約１×１０18/cm3で表面から深さ約３.５μｍまで形成されている。
【００２６】
このように、深さ方向の位置関係に関して、高濃度Ｎ型拡散層４は低濃度Ｎ型拡散層２よりも深く形成されている。一方、水平方向の位置関係に関して、ブレークダウン電圧BVcboを２１Ｖ系で使用できるように、Ｐ型拡散層５から約２μｍの距離を隔てて、高濃度Ｎ型拡散層４を配置している。
【００２７】
高濃度Ｎ型拡散層４の有無の比較において、本発明の効果をＴＬＰ(Transmission Line Pulse)による実測とシミュレーションで確認した。図２はスナップバック特性の実測値である。図２に示すように、スナップバック動作開始電圧Vt1は、約６０Ｖから約４６Ｖまで低減した。一方、維持電圧Vhは約１３Ｖから約３６Ｖまで向上することができた。結果として、本実施形態のＥＳＤ保護トランジスタは、使用電源２０Ｖ以上の被保護回路で使用することができる。
【００２８】
図３および図４は高濃度Ｎ型拡散層４を有する本実施形態のＥＳＤ保護トランジスタのスナップバック動作時のシミュレーション結果を示し、図３は電流、図４は電界である。これに対して、図１０および図１１は高濃度Ｎ型拡散層４が無い従来例のスナップバック動作時のシミュレーション結果を示し、図１０は電流、図１１は電界である。
【００２９】
高濃度Ｎ型拡散層４が無い従来例の場合には、電流は、図１０に示すように、ＣＢ接合とＣＳ接合の間に集中しており、電界は、図１１に示すように、ＣＢ接合付近に集中している。
【００３０】
一方、高濃度Ｎ型拡散層４がある本実施形態の場合には、電流は、図３に示すように、コレクタからＰ型基板１を介してエミッタへ流れ、電界は、図４に示すように、高濃度Ｎ型拡散層４とＰ型基板１のｐｎ接合付近に集中している。この現象は、カーク効果（ベース押出し効果）によってベース幅が拡大することによって生じると考えられる。コレクタにプラスサージが印加されると、エミッタからベースに過剰電子が注入され、ベース内で電荷中性条件によりベース中のホールが急激に増加する。その増加によって、ベース幅が拡がる。水平方向には高濃度Ｎ型拡散層４があるため、ベース層（Ｐ型拡散層５）とＰ型基板１の間に挟まれた低濃度Ｎ型拡散層２の方向（基板表面から深さ方向）をＰ型に変えて、ベース層はＰ型基板１に達する。そして、実質的にＰ型基板１、低濃度Ｎ型拡散層２及びＰ型拡散層５をベース層として、ＮＰＮトランジスタは動作するようになる。すると、ベース幅が広くなるため、過渡現象下のＮＰＮトランジスタのエミッタ接地電流増幅率hFEは下がる。それによって維持電圧Vhが上昇するようになる。
【００３１】
以上のように、従来と比較してスナップバック動作開始電圧Vt1が低く、維持電圧Vhが高くなったＥＳＤ保護トランジスタを実現することができる。
【００３２】
なお、本実施形態において、高濃度Ｎ型拡散層４は低濃度Ｎ型拡散層２よりも深く形成されているが、低濃度Ｎ型拡散層２とほぼ同じ深さでも同様の効果が得られ、少なくともＰ型拡散層５よりも深く形成されていれば良い。
【００３３】
（第２の実施形態）
以下、本発明の第２の実施形態における半導体集積回路の静電気保護素子について、図面を参照しながら説明する。
【００３４】
図５は、ＥＳＤ保護トランジスタの不均一動作を改善することを目的とした、本発明の第２の実施形態におけるＥＳＤ保護素子の断面図、図６は等価回路図である。
【００３５】
図５、図６に示すように、ダイオード９のアノードＡはＥＳＤ保護トランジスタ８のベースＢに接続され、ダイオード９のカソードＫはコレクタＣに接続され、ベースＢは抵抗１０を介してエミッタＥに接続されている。また、ベースＢはダイオード９を介して入出力端子１１に接続され、コレクタＣは入出力端子１１に接続され、エミッタＥは最低電位端子１２に接続されている。
【００３６】
一般的に、ＮＰＮトランジスタのＥＳＤ破壊電圧Vt2がスナップバック動作開始電圧Vt1より低い場合、実際の能力以下で破壊する。一方、ＥＳＤ破壊電圧Vt2がスナップバック動作開始電圧Vt1より高い場合には実際の能力で破壊する。ここで、ＥＳＤ保護トランジスタ８は多数のＮＰＮトランジスタが並列接続された構成を採るため、スナップバック動作時にはベース電位が最もオープンに近い状態のトランジスタから順に動作し始める。従って、ＥＳＤ破壊電圧Vt2がスナップバック動作開始電圧Vt1より低いということは、全てのＮＰＮトランジスタが動作していない証拠である。反対に、ＥＳＤ破壊電圧Vt2がスナップバック動作開始電圧Vt1より高い場合は、全てのＮＰＮトランジスタが動作していることになる。
【００３７】
本実施形態のＥＳＤ保護トランジスタ８は、スナップバック動作開始電圧Vt1よりＥＳＤ破壊電圧Vt2の方が低い。そのため、そのＥＳＤ保護トランジスタ８は、不均一動作を生じ易い。
【００３８】
その改善策として、図５に示すように、ＥＳＤ保護トランジスタ８のコレクタ層及びベース層と同じ拡散層で作製したダイオード９を組み合わせて複合型の構成とし、ＥＳＤ破壊電圧Vt2よりスナップバック動作開始電圧Vt1を下げるようにしている。このダイオード９のカソード層は、ＥＳＤ保護トランジスタ８のＮ−型コレクタ層をなす低濃度Ｎ型拡散層２と同じ拡散層を使用し、アノード層は、ＥＳＤ保護トランジスタ８のＰ+型ベース層をなすＰ型拡散層５と同じ拡散層を使用するので、ダイオード９とＥＳＤ保護トランジスタ８はほぼ同じ電圧でブレークダウンする。さらに、このダイオード９のカソード層のコンタクト領域にもＥＳＤ保護トランジスタ８の高濃度Ｎ型拡散層４を形成すれば、完全に同じ電圧でブレークダウンする。これによって、ダイオード９が無い場合に比べて、ベースＢへの電流が２倍多く流れるので、スナップバック動作をより速く引き起こすことができるようになる。  
【００３９】
図７は、ダイオード９がある場合と無い場合のスナップバック特性の比較である。ダイオード９が無い場合には、スナップバック動作開始電圧Vt1はＥＳＤ破壊電圧Vt2と同程度になっており、スナップバック動作が不均一になる。
【００４０】
これに対して、ダイオード９がある場合には、スナップバック動作開始電圧Vt1はＥＳＤ破壊電圧Vt2より２Ｖ程度低くなっており、均一なスナップバック動作が可能となる。これによって、ＥＳＤ破壊耐量It2のばらつきを抑えることができる。また、均一性が増すことによって、ＥＳＤ保護素子自身のＥＳＤ破壊耐量It2の能力を引き出すことができ、ＥＳＤ破壊耐量It2を２０％程度の向上させる効果が見込める。
【００４１】
以上のように、第１の実施形態と比較して、ＥＳＤ保護素子の均一動作を促し、ＥＳＤ保護素子自身のＥＳＤ破壊耐量It2のばらつきを低減し、さらにＥＳＤ破壊耐量を向上することができる。
【００４２】
なお、本実施形態において、複合型のＥＳＤ保護素子は内部回路に接続された入出力端子１１を保護しているが、電源端子を保護する場合でも同様の効果が得られる。
【００４３】
また、本発明の実施形態において、ＥＳＤ保護素子を構成する拡散層の極性が反対の場合も同様である。
【産業上の利用可能性】
【００４４】
以上説明したように、本発明は、高耐圧の半導体集積回路等の被保護回路に対する静電気保護効果を向上させる技術として有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態における静電気保護素子の断面図
【図２】本発明の第１の実施形態の静電気保護素子と従来の技術の静電気保護素子との維持電圧Vhの比較図
【図３】本発明の第１の実施形態における静電気保護素子にＴＬＰ(Transmission Line Pulse)を印加したときの電流のシミュレーション結果を示す図
【図４】本発明の第１の実施形態における静電気保護素子にＴＬＰを印加したときの電界のシミュレーション結果を示す図
【図５】本発明の第２の実施形態における複合型の静電気保護素子の断面図
【図６】本発明の第２の実施形態における複合型の静電気保護素子の等価回路図
【図７】本発明の第２の実施形態における複合型の静電気保護素子でダイオードの効果を示す図
【図８】従来の技術における静電気保護素子の回路図
【図９】スナップバック特性の説明図
【図１０】従来の静電気保護素子にＴＬＰを印加したときの電流のシミュレーション結果を示す図
【図１１】従来の静電気保護素子にＴＬＰを印加したときの電界のシミュレーション結果を示す図
【符号の説明】
【００４６】
１  Ｐ型基板
２  コレクタ層・カソード層をなす低濃度Ｎ型拡散層（第１拡散層）
３  素子分離層
４  高濃度Ｎ型拡散層（第４の拡散層）
５  ベース層・アノード層をなすＰ型拡散層（第２拡散層）
６  エミッタ層をなすＮ型拡散層（第３拡散層）
７  フィールド酸化膜
８  ＥＳＤ保護トランジスタ
９  ダイオード
１０  抵抗
１１  入出力端子
１２  最低電位端子
【図１】
2006128293.tif 000003
【図２】
2006128293.tif 000004
【図３】
2006128293.tif 000005
【図４】
2006128293.tif 000006
【図５】
2006128293.tif 000007
【図６】
2006128293.tif 000008
【図７】
2006128293.tif 000009
【図８】
2006128293.tif 000010
【図９】
2006128293.tif 000011
【図１０】
2006128293.tif 000012
【図１１】
2006128293.tif 000013