(57)【要約】【課題】ソースサイド注入（ＳＳＩ）方式のＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor）型不揮発性半導体メモリ装置において、メモリセル構造を単純化して製造を容易にし、更に、動作時に印加する電圧の数を減らして制御を容易にする。【解決手段】メモリセルアレイ部は、基板上においてチャネルと平行に形成された複数対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・を有し、これらの各対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・の間に、複数個の２トランジスタ構成のメモリセル１０，・・・がそれぞれ配置されている。複数個のメモリセル１０，・・・は、直列に接続され、且つ、１つおきにビット線ＢＬ１，・・・と制御線ＣＬ１，・・・とにコンタクトが取られている。メモリセル１０，・・・における第１ゲート電極ＧＬ１，・・・及び第２ゲート電極ＧＲ１，・・・がチャネルに対して直交する方向に帯状に形成されている。【選択図】図１
2006222367.tif 000002
【特許請求の範囲】
【請求項１】
基板に複数個のメモリセルがマトリックス状に形成された不揮発性半導体メモリ装置において、
前記メモリセルは、
前記基板の表面内に形成された第１導電型のアクティブ領域と、
前記アクティブ領域内においてチャネル形成領域を挟んで形成された第２導電型の第１不純物領域及び第２導電型の第２不純物領域と、
電荷蓄積能力を有し、前記チャネル形成領域上において前記第１不純物領域寄りに形成された第１ゲート絶縁膜と、
電荷蓄積能力を有し、前記チャネル形成領域上において前記第２不純物領域寄りに形成された第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記チャネル形成領域上に形成されたゲート電極間絶縁膜と、
前記第１ゲート電極と前記ゲート電極間絶縁膜を介して隣り合って配置されて前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を有することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
請求項１記載の不揮発性半導体メモリ装置において、
前記基板上においてチャネルと平行に形成された複数対のビット線及び制御線を有し、
隣り合う前記複数個のメモリセルは、前記各対のビット線及び制御線の間に、お互いの前記第１不純物領域と前記第２不純物領域とが隣り合うように、且つ電気的に接続するように配置され、且つ、１つおきに前記ビット線と前記制御線とにコンタクトが取られ、前記メモリセルにおける前記第１ゲート電極及び前記第２ゲート電極が前記チャネルに対して直交する方向に帯状に形成されていることを特徴とする不揮発性半導体メモリ装置。
【請求項３】
請求項１又は２記載の不揮発性半導体メモリ装置において、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、絶縁膜、前記電荷蓄積能力を有する電荷蓄積膜、及び絶縁膜の３層構造により、それぞれ構成されていることを特徴とする不揮発性半導体メモリ装置。
【請求項４】
請求項３記載の不揮発性半導体メモリ装置において、
前記電荷蓄積膜は、窒化膜で構成されていることを特徴とする不揮発性半導体メモリ装置。
【請求項５】
請求項４記載の不揮発性半導体メモリ装置において、
前記３層構造の１層目及び３層目の前記絶縁膜は、酸化膜により構成されていることを特徴とする不揮発性半導体メモリ装置。
【請求項６】
請求項１〜５のいずれか１項に記載の不揮発性半導体メモリ装置において、
前記第２ゲート絶縁膜に電子を注入してデータを書き込む場合には、前記第１不純物領域よりも高い電圧を前記第２不純物領域に印加し、前記第１ゲート電極よりも高い電圧を前記第２ゲート電極に印加し、且つ、前記チャンネル形成領域を流れる電流を定電流制御するようにしてデータの書き込みを行うことを特徴とする不揮発性半導体メモリ装置の駆動方法。
【請求項７】
請求項１〜５のいずれか１項に記載の不揮発性半導体メモリ装置において、
前記第２ゲート絶縁膜に格納されたデータを読み出す場合には、前記第１ゲート電極及び前記第１不純物領域に電圧を印加し、前記第１ゲート電極下に空乏層を広げて前記第１ゲート絶縁膜のデータの影響を受けないようにして前記第２絶縁膜のデータの読み出しを行うことを特徴とする不揮発性半導体メモリ装置の駆動方法。
【請求項８】
基板の表面内に第１導電型のアクティブ領域を形成する工程と、
前記基板の全面に第１ゲート絶縁膜材を形成すると共に、前記第１ゲート絶縁膜材上に犠牲膜を形成し、マスクパターンをマスクにして、前記犠牲膜における前記アクティブ領域箇所をエッチングし、第１開口部を形成する工程と、
全面に第１ゲート電極材を形成し、前記第１ゲート電極材を全面エッチングして前記第１開口部の内壁側面に、前記第１ゲート電極材からなる第１ゲート電極を形成する工程と、
前記第１開口部を有する前記犠牲膜と前記第１ゲート電極とをマスクにして、不純物イオンを前記アクティブ領域に注入して第２導電型の第２不純物領域を形成する工程と、
絶縁膜により前記第１開口部を埋め込んで平坦化した後、エッチングにより前記犠牲膜を除去する工程と、
全面に第２ゲート絶縁膜材を形成した後、前記第２ゲート絶縁膜材上に第２ゲート電極材を形成する工程と、
前記第２ゲート電極材を全面エッチングして前記第１ゲート電極の側壁箇所に前記第２ゲート電極材及び前記第２ゲート絶縁膜材を残し、前記第１ゲート電極の側壁に付着した前記第２ゲート絶縁膜材からなるゲート電極間絶縁膜と、前記基板上に付着した前記第２ゲート絶縁膜材からなる第２ゲート絶縁膜と、前記第２ゲート絶縁膜及び前記ゲート電極間絶縁膜に付着した前記第２ゲート電極材からなる第２ゲート電極とを形成する工程と、
前記第２ゲート電極間の第２開口部から不純物イオンを前記アクティブ領域に注入して第２導電型の第１不純物領域を形成する工程と、
を有することを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項９】
請求項８記載の不揮発性半導体メモリ装置の製造方法において、
前記基板は、シリコン基板により形成され、
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜は、酸化膜、前記電荷蓄積能力を有する窒化膜、及び酸化膜の３層構造により、それぞれ形成されていることを特徴とする不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等において、電荷の注入がソースサイド注入（以下、「ＳＳＩ」という。）方式で、且つ、電荷の蓄積形態がＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor）型の不揮発性半導体メモリ装置とその駆動方法、及びその不揮発性半導体メモリ装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、フラッシュメモリ等の不揮発性半導体メモリ装置に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開２００１−１６８２１９号公報
【特許文献２】特開２００３−５１５５８号公報
【０００４】
特許文献１には、動作電圧を定電圧化したまま、書き込み速度を向上することが可能なフラッシュメモリ等の不揮発性半導体メモリ装置の技術が記載されている。
【０００５】
特許文献１に記載されているように、不揮発性半導体メモリでは、電荷を保持する電荷蓄積手段が平面的に連続したＦＧ（Floating Gate）型の他に、電荷蓄積手段が平面的に離散化されたＭＯＮＯＳ型等がある。ＭＯＮＯＳ型では、電荷保持を主体的に担っている窒化膜中又はトップ絶縁膜と窒化膜との界面にキャリアトラップが空間的（即ち、面方向及び膜厚方向）に離散化して拡がっているために、電荷保持特性が、トンネル絶縁膜の他に、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的及び空間的な分布に依存する。このトンネル絶縁膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下し易い。これに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎないので、電荷保持特性が低下し難く、ゲート長を短くしてメモリセルの微細化を図る場合には、ＦＧ型よりも優れている。ＭＯＮＯＳ型で微細メモリを実現するには、ディスターブ特性（誤書き込み特性）の改善が重要であり、そのためにはトンネル絶縁膜の膜厚を厚くすることが必要であり、その結果、動作電圧を低電圧化しつつ、書き込み速度を向上させることが難しかった。
【０００６】
そこで、特許文献１では、動作電圧を低電圧化したまま、書き込み速度を向上させるために、基板と、前記基板表面に設けられたチャネル形成領域と、前記チャネル形成領域を挟んで基板表面に形成されたソース領域及びドレイン領域と、前記チャネル形成領域に対向する面内及び膜厚方向に離散化された電荷蓄積手段（キャリアトラップ）を内部に含むゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えたＭＯＮＯＳ型の不揮発性半導体メモリ装置を提案している。
【０００７】
ところが、特許文献１の不揮発性半導体メモリでは、１メモリセル内に１ビットのデータを記憶させるには都合が良いが、２ビットのデータを記憶させるとなると、印加する動作電圧の制御が複雑になる。これを改善するための技術が特許文献２で提案されている。
【０００８】
特許文献２に記載されているように、ＭＯＮＯＳ型の不揮発性半導体メモリ装置において、電荷蓄積手段を有するゲート絶縁膜に対し、基板側から電荷を注入して書き込みを行う。又、消去では、保持電荷を基板側に抜き取るか、保持電荷を打ち消す逆極性の電荷をゲート絶縁膜内に注入する。電荷の注入は、ゲート絶縁膜内での電荷のトンネル現象を利用する他、いわゆるＣＨＥ（Channel-Hot-Electron）注入等、ゲート絶縁膜の最下層の絶縁障壁を乗り越えられる程度にまで電荷をエネルギー的に励起する方式があり、ＣＨＥ方式の一種としてＳＳＩ方式が知られている。
【０００９】
ＳＳＩ方式では、ドレイン側チャネルを制御する電極と、ソース側チャネルを制御する電極とを分離して設け、電荷注入時に、ドレイン側チャネルを強反転状態にし、ソース側チャネルを弱反転状態にする。この時、ドレイン側チャネルとソース側チャネルの境界付近に高電界が発生し、ソース側から供給された電荷がその高電界で励起され、ドレイン側チャネルを制御する電極下の電荷蓄積手段にソース側から注入される。この注入効率は、通常のＣＨＥ注入より１桁程度改善される。
【００１０】
このようなＳＳＩ方式の注入効率を更に向上させるために、特許文献２では、ＳＳＩ方式のＭＯＮＯＳ型不揮発性半導体メモリ装置において、基板表面内のチャネル形成領域中に形成され、反転層によりチャネルが形成される第２導電型の反転層形成領域と、前記チャネル形成領域中において前記反転層形成領域の両側に配置され、多数キャリアの蓄積層によりチャネルが形成される第１導電型の第１、第２の蓄積層形成領域と、前記第１、第２の蓄積層形成領域の外側に形成された第１導電型のソース領域及びドレイン領域と、電荷蓄積能力を有する第１積層膜を介在させて前記第１の蓄積層形成領域及び前記ソース領域上に形成された第１メモリゲート電極と、電荷蓄積能力を有する第２積層膜を介在させて前記第２の蓄積層形成領域及び前記ドレイン領域上に形成された第２メモリゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させて前記反転層形成領域上に形成された制御ゲート電極とを有している。
【００１１】
例えば、ＳＳＩ方式により第２積層膜に電子を注入する時の動作は、次のようになる。
書き込み時において、ソース領域に基準電圧Ｖｓ（＝０Ｖ）、ドレイン領域にドレイン電圧Ｖｄ（＝５．０Ｖ）、制御ゲート電極に正電圧Ｖｃｇ（＝１．０Ｖ）、第１、第２メモリゲート電極に正電圧Ｖｍｇ（＝７．０Ｖ）をそれぞれ印加する。これにより、反転層形成領域に反転層が形成され、この両側の第１、第２蓄積層形成領域の表面に蓄積層が形成される。ソース側の蓄積層から供給された電子が反転層内を加速され、この一部がドレイン側で、第２積層膜内のエネルギー障壁を越える高エネルギー電子（Hot-Electron）となり、この高エネルギー電子の一部が、ある確率で第２積層膜に注入される。
【００１２】
ドレイン電圧Ｖｄとソース電圧Ｖｓの電位差が、主に、制御電極とドレイン側の第２メモリゲート電極との間のスペース直下のチャネル領域に加わり、このチャネル領域に高電界が生じる。この高電界が反転層チャネル内の電子を高エネルギー電子にすることにより、第２積層膜内に電子が注入される。この注入効率を向上させるために、チャネル垂直方向の電界が集中している領域と同じ領域にチャネル方向の電界が集中するように、制御ゲート電極と第２メモリゲート電極に印加する電圧を制御している。
【００１３】
又、ソース側の第１積層膜に対して書き込みを行う場合は、ソース領域とドレイン領域間の電圧関係を入れ替えることにより、同様の原理で電子が第１積層膜に効率良く注入される。これにより、１メモリセルに２ビットのデータを独立に書き込むことができる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献２のＳＳＩ方式のＭＯＮＯＳ型不揮発性半導体メモリ装置では、電荷注入効率が高く高速動作が可能であるが、１メモリセル中に３つのゲート電極（第１、第２メモリゲート電極、及び制御ゲート電極）を設け、更に、チャネル形成領域内において反転層形成領域の両側に第１、第２蓄積層形成領域を設けているので、メモリセル構造が複雑になって製造が非常に困難になり、更に、動作時にゲート電極等に印加する電圧の数が多いので、制御が複雑になるという課題があった。
【００１５】
本発明は、前記従来技術の課題を解決し、メモリセル構造を単純化して製造を容易にし、更に、動作時に印加する電圧の数を減らして制御を容易にしたＳＳＩ方式のＭＯＮＯＳ型不揮発性半導体メモリ装置とその駆動方法、及びその不揮発性半導体メモリ装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の不揮発性半導体メモリ装置では、基板に複数個のメモリセルがマトリックス状に形成された不揮発性半導体メモリ装置において、前記メモリセルを次のように構成している。
【００１７】
即ち、前記メモリセルは、前記基板の表面内に形成された第１導電型のアクティブ領域と、前記アクティブ領域内においてチャネル形成領域を挟んで形成された第２導電型の第１不純物領域及び第２導電型の第２不純物領域と、電荷蓄積能力を有し、前記チャネル形成領域上において前記第１不純物領域寄りに形成された第１ゲート絶縁膜と、電荷蓄積能力を有し、前記チャネル形成領域上において前記第２不純物領域寄りに形成された第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記チャネル形成領域上に形成されたゲート電極間絶縁膜と、前記第１ゲート電極と前記ゲート電極間絶縁膜を介して隣り合って配置されて前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有している。
【００１８】
本発明の不揮発性半導体メモリ装置の駆動方法では、第１の発明の不揮発性半導体メモリ装置において、前記第２ゲート絶縁膜に電子を注入してデータを書き込む場合には、前記第１不純物領域よりも高い電圧を前記第２不純物領域に印加し、前記第１ゲート電極よりも高い電圧を前記第２ゲート電極に印加し、且つ、前記チャンネル形成領域を流れる電流を定電流制御するようにしてデータの書き込みを行う。
【００１９】
本発明の他の不揮発性半導体メモリ装置の駆動方法では、第１の発明の不揮発性半導体メモリ装置において、前記第２ゲート絶縁膜に格納されたデータを読み出す場合には、前記第１ゲート電極及び前記第１不純物領域に電圧を印加し、前記第１ゲート電極下に空乏層を広げて前記第１ゲート絶縁膜のデータの影響を受けないようにして前記第２絶縁膜のデータの読み出しを行う。
【００２０】
本発明の不揮発性半導体メモリ装置の製造方法では、基板の表面内に第１導電型のアクティブ領域を形成する工程と、前記基板の全面に第１ゲート絶縁膜材を形成すると共に、前記第１ゲート絶縁膜材上に犠牲膜を形成し、マスクパターンをマスクにして、前記犠牲膜における前記アクティブ領域箇所をエッチングし、第１開口部を形成する工程と、全面に第１ゲート電極材を形成し、前記第１ゲート電極材を全面エッチングして前記第１開口部の内壁側面に、前記第１ゲート電極材からなる第１ゲート電極を形成する工程と、前記第１開口部を有する前記犠牲膜と前記第１ゲート電極とをマスクにして、不純物イオンを前記アクティブ領域に注入して第２導電型の第２不純物領域を形成する工程と、絶縁膜により前記第１開口部を埋め込んで平坦化した後、エッチングにより前記犠牲膜を除去する工程とを有している。
【００２１】
更に、全面に第２ゲート絶縁膜材を形成した後、前記第２ゲート絶縁膜材上に第２ゲート電極材を形成する工程と、前記第２ゲート電極材を全面エッチングして前記第１ゲート電極の側壁箇所に前記第２ゲート電極材及び前記第２ゲート絶縁膜材を残し、前記第１ゲート電極の側壁に付着した前記第２ゲート絶縁膜材からなるゲート電極間絶縁膜と、前記基板上に付着した前記第２ゲート絶縁膜材からなる第２ゲート絶縁膜と、前記第２ゲート絶縁膜及び前記ゲート電極間絶縁膜に付着した前記第２ゲート電極材からなる第２ゲート電極とを形成する工程と、前記第２ゲート電極間の第２開口部から不純物イオンを前記アクティブ領域に注入して第２導電型の第１不純物領域を形成する工程とを有している。
【発明の効果】
【００２２】
請求項１〜７に係る発明の不揮発性半導体メモリ装置によれば、従来の３種類のゲート電極を有するメモリセルに比べて、メモリセルに設けられるゲート電極が２種類なので、構造が簡単になって製造も容易である。しかも、ゲート長を短くできるので、書き込み及び読み出しを高速化できる。その上、低電流、低電圧で書き込めるので、消費電力化が可能である。
【００２３】
請求項８、９に係る発明の製造方法によれば、メモリセル製造時に使用するレジストパターン等のマスクは、アクティブ領域の形成時と犠牲膜のエッチング時の２回のみ作成するだけで、その他は殆どセルフアラインで形成する。そのため、マスク合わせずれによるメモリセル特性のばらつきがない、マスク合わせ余裕を取る必要がないのでメモリセルサイズを縮小できる、メモリセル形成がマスク２層でできるので製造コストを低減できるといった効果がある。
【発明を実施するための最良の形態】
【００２４】
本発明の不揮発性半導体メモリ装置では、基板（例えば、シリコン基板、ウェル、ＳＯＩ層等）に複数個のメモリセルがマトリックス状に形成されている。
【００２５】
前記メモリセルは、前記基板の表面内に形成された第１導電型のアクティブ領域と、前記アクティブ領域内においてチャネル形成領域を挟んで形成された第２導電型の第１不純物領域及び第２導電型の第２不純物領域と、電荷蓄積能力を有し、前記チャネル形成領域上において前記第１不純物領域寄りに形成された第１ゲート絶縁膜（例えば、酸化膜（Ｏ）、前記電荷蓄積能力を有する窒化膜（Ｎ）、及び酸化膜（Ｏ）からなる３層構造等の絶縁膜）と、電荷蓄積能力を有し、前記チャネル形成領域上において前記第２不純物領域寄りに形成された第２ゲート絶縁膜（例えば、Ｏ／Ｎ／Ｏからなる３層構造等の絶縁膜）と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第１ゲート絶縁膜及び前記第１ゲート電極と前記第２ゲート絶縁膜及び前記第２ゲート電極との間に形成されたゲート電極間絶縁膜とを有している。
【００２６】
又、前記不揮発性半導体メモリ装置では、前記基板上においてチャネルと平行に形成された複数対のビット線及び制御線を有し、前記各対のビット線及び制御線の間に隣り合う前記メモリセルの複数個がそれぞれ配置されている。そして、前記隣り合う複数個のメモリセルは、直列即ち、前記第１不純物領域及び前記第２不純物領域がそれぞれ電気的に接続され、且つ、１つおきに前記ビット線と前記制御線とにコンタクト（接続）が取られ、前記メモリセルにおける前記第１ゲート電極及び前記第２ゲート電極が前記チャネルに対して直交する方向に帯状に形成されている。
【実施例１】
【００２７】
（構成）
図１は、本発明の実施例１であるＳＳＩ方式のＭＯＮＯＳ型不揮発性半導体メモリ装置におけるメモリセルアレイ部の構成例を示す概略の回路図である。
【００２８】
このメモリセルアレイ部は、半導体素子形成用の基板に形成され、チャネルと平行に形成された複数本のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・と、この各ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，・・・間においてチャネルと平行に形成された複数本の制御線（例えば、ソース線）ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，・・・と、チャネルに対して直交する方向に形成された複数本の第１ゲート電極（例えば、左側ゲート電極）ＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４，・・・及び複数本の第２ゲート電極（例えば、右側ゲート電極）ＧＲ１，ＧＲ２，ＧＲ３，ＧＲ４，・・・とを有している。各左側ゲート電極ＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４，・・・及び各右側ゲート電極ＧＲ１，ＧＲ２，ＧＲ３，ＧＲ４，・・・は、左右のゲート電極が対ＧＬ１，ＧＲ１，・・・になって所定間隔隔てて配置され、ｎ＋ポリシリコン等で形成されている。
【００２９】
各ビット線ＢＬ１，・・・及び各制御線ＣＬ１，・・・と各左右ゲート電極対ＧＬ１，ＧＲ１，・・・との交差箇所には、メモリセル１０（１０−ｉ，１０−（ｉ＋１），１０−（ｉ＋２），１０−（ｉ＋３），・・・）が形成されている。各メモリセル１０（１０−ｉ，１０−（ｉ＋１），１０−（ｉ＋２），１０−（ｉ＋３），・・・）は、左側メモリトランジスタ１１（１１−ｉ，１１−（ｉ＋１），１１−（ｉ＋２），１１−（ｉ＋３），・・・）及び右側メモリトランジスタ１２（１２−ｉ，１２−（ｉ＋１），１２−（ｉ＋２），１２−（ｉ＋３），・・・）が直列接続された２トランジスタ構成になっており、各２ビットのデータを記憶できるようになっている。チャネル方向に配列された複数個のメモリセル１０は、１つおきに各ビット線ＢＬ１，・・・とコンタクトが取られ、更に、１つおきに各制御線ＣＬ１，・・・とコンタクトが取られている。
【００３０】
図２（ａ）、（ｂ）は、図１に示すメモリセル１０のビット線ＢＬに沿った行方向の概略図であり、同図（ａ）は平面図、及び同図（ｂ）は同図（ａ）中のＡ１−Ａ２線断面図である。図２（ｂ）の断面図では、理解を容易にするために、製造工程中のソース領域及びドレイン領域が形成された段階の状態が示されている。
【００３１】
半導体素子形成用の基板（例えば、ｐ型シリコン基板、ｐウエル、ｐ型ＳＯＩ層等）２０の表面内には、各メモリセル１０を分離するための素子分離領域２１が形成され、この各素子分離領域２１間にアクティブ領域２２が形成されている。アクティブ領域２２内には、チャネル形成領域２２ａを挟んで、第１不純物領域である左側不純物領域（例えば、ｎ＋不純物拡散層であるソース領域又はドレイン領域）２３と、第２不純物領域である右側不純物領域（例えば、ｎ＋不純物拡散層であるドレイン領域又はソース領域）２４とが形成されている。左側不純物領域２３と右側不純物領域２４との間のチャネル形成領域２２ａ上には、電荷蓄積手段を有する第１ゲート絶縁膜である左側ゲート絶縁膜（例えば、酸化膜（Ｏ）／電荷蓄積用窒化膜（Ｎ）／酸化膜（Ｏ）からなる３層構造のＯＮＯ膜等の絶縁膜）２５と、電荷蓄積手段を有する第２ゲート絶縁膜である右側ゲート絶縁膜（例えば、Ｏ／Ｎ／Ｏからなる３層構造のＯＮＯ膜等の絶縁膜）２６とが形成されている。左側ゲート絶縁膜２５上には第１ゲート電極である左側ゲート電極ＧＬが形成され、更に、右側ゲート絶縁膜２６上にも第２ゲート電極である右側ゲート電極ＧＲが形成されている。左側ゲート絶縁膜２５及び左側ゲート電極ＧＬと、右側ゲート絶縁膜２６及び右側ゲート電極ＧＲとは、ゲート電極間絶縁膜２７により電気的に分離されている。ゲート電極間絶縁膜２７は、Ｏ／Ｎ／Ｏからなる３層構造の絶縁膜、或いは、１層又は複数層の絶縁膜により形成されている。
【００３２】
図２では図示されていないが、左側不純物領域２３、右側不純物領域２４、左側ゲート電極ＧＬ、右側ゲート電極ＧＲ、及びゲート電極間絶縁膜２７は、中間絶縁膜により覆われ、この中間絶縁膜に、レジスト膜等をエッチングマスクとしてコンタクトホールが形成され、このコンタクトホールを介して左側不純物領域２３及び右側不純物領域２４からの電極の取り出しが行われる構造になっている。
【００３３】
（メモリセルの書き込み原理）
（１）  本実施例１のＳＳＩ方式
図３は、図２（ｂ）のメモリセル１０における書き込みの電圧条件の一例を示す断面図である。図４（ａ）、（ｂ）は、図３の書き込み説明図である。
【００３４】
例えば、図３において、従来のようにゲート電極Ｇが１個で構成されるメモリセルに対し、電荷蓄積手段を有するゲート絶縁膜ＧＩに、ＣＨＥ注入方式により電子を蓄積して書き込みを行う場合を考えてみる。印加する電圧条件は、基板２０が０Ｖ、左側不純物領域２３が０Ｖ、右側不純物領域２４が６Ｖ、ゲート電極Ｇが６Ｖである。
【００３５】
左側不純物領域２３と右側不純物領域２４の間にチャネルが形成され、電子が左側不純物領域２３から右側不純物領域２４へ移動し、ゲート絶縁膜Ｇの右側に注入される。この際、電子の注入効率は例えば１Ｅ−６（百万個に１個入る）程度であって極めて低いので、大電流（例えば、〜３００μＡ程度）を流して注入効率を向上させている。そのため、消費電力が大きいと欠点があった。そこで、このような欠点を解決するために、本実施例１では、図４（ａ）、（ｂ）に示すようなＳＳＩ方式により電子を注入して書き込みを行っている。
【００３６】
図４において、左側不純物領域２３から右側ゲート絶縁膜２６へ電子を注入する場合、電圧印加条件の一例として、基板２０は０Ｖ、左側不純物領域２３は０Ｖ、右側不純物領域２４は６Ｖ、左側ゲート電極ＧＬは電流を制御する役割であるので低電圧の２Ｖ、右側ゲート電極ＧＲは電子を加速する役割であるので高電圧の６Ｖにする。
【００３７】
左側不純物領域２３から発生した電子は、左側不純物領域２３と右側不純物領域２４の間に形成されたチャネルを通って右側に移動する。左側ゲート電極ＧＬと右側ゲート電極ＧＲの電位差４Ｖにより、ゲート間２８に高電界が発生する。これにより、電子が加速されてゲート絶縁膜Ｇの右側に注入される。そのため、注入効率が向上して例えば１Ｅ−３（千個に１個入る）程度になり、小電流（〜５μＡ程度）でも書き込むことができる。
【００３８】
従来の特許文献２に記載されたＳＳＩ方式のメモリセルでは、第１メモリゲート電極（本実施例１の左側ゲート電極ＧＬに相当）と、第２メモリゲート電極（本実施例１の右側ゲート電極ＧＲに相当）と、第１、第２メモリゲート電極間の制御ゲート電極（本実施例１のゲート電極間絶縁膜２７に相当）とを横に並べるため、メモリセルサイズが大きくなりがちだが、本実施例１では、第１メモリゲート電極と第２メモリゲート電極の役割を１つのゲート電極ＧＲで兼ねることで、例えば１／２程度、メモリセルサイズを小さくできる。但し、左側ゲート絶縁膜２５に電子が有る場合と無い場合で、同じように書き込むためには工夫が必要になるので、本実施例１では下記の（２）〜（４）のように印加電圧を制御している。
【００３９】
（２）  右側ゲート絶縁膜２６に書き込む時に左側ゲート絶縁膜２５に電子が無い場合
【００４０】
図５（ａ）、（ｂ）は、図３の右側に書き込む時に左側に電子が無い場合の説明図である。
【００４１】
電圧印加条件の一例として、基板２０は０Ｖ、右側不純物領域２４は６Ｖ、左側ゲート電極ＧＬはゲート電圧Ｖｇ＝４Ｖ、右側ゲート電極ＧＲは６Ｖにする。左側不純物領域２３には、ソース電圧Ｖｓを印加するのではなく、所定のソース電流Ｉｓ（＝５μＡ程度）を供給して制御する。
【００４２】
ソース電圧Ｖｓは変動して３Ｖ程度になるが、左側ゲート絶縁膜２５中に電子が無いため、ゲート電圧Ｖｇとソース電圧Ｖｓの電位差が１Ｖ程度と小さくても、左側不純物領域２３からチャネルへ５μＡ程度流すことができ、小電流での書き込みが良好に行える。
【００４３】
（３）  右側ゲート絶縁膜２６に書き込む時に左側ゲート絶縁膜２５に電子が有る場合
【００４４】
図６（ａ）、（ｂ）は、図３の右側に書き込む時に左側に電子が有る場合の説明図である。
【００４５】
電圧印加条件の一例として、基板２０は０Ｖ、左側不純物領域２４は６Ｖ、左側ゲート電極ＧＬはゲート電圧Ｖｇ＝４Ｖ、右側ゲート電極ＧＲは６Ｖにする。左側不純物領域２３には、ソース電圧Ｖｓを印加するのではなく、所定のソース電流Ｉｓ（＝５μＡ程度）を供給して制御する。
【００４６】
左側ゲート絶縁膜２５中に電子が有るため、ゲート電圧Ｖｇとソース電圧Ｖｓの電位差を大きくしないと、左側不純物領域２３からチャネルへ５μＡ程度流すことができない。ソース電圧Ｖｓは変動して０Ｖ程度になるので、ゲート電圧Ｖｇとソース電圧Ｖｓの電位差を大きくできる。又、左側ゲート絶縁膜２５中に電子が注入された時の閾値電圧Ｖｔが高すぎると、チャネルに５μＡ程度流すことができないので、閾値電圧Ｖｔは３Ｖ程度にする必要がある。
【００４７】
このように、図５及び図６では、左側不純物領域２３をソース電圧Ｖｓではなく、ソース電流Ｉｓで制御しているので、左側ゲート絶縁膜２５の電子の有る無しに関わらず、チャネルを流れる電流を一定（例えば、５μＡ程度）にすることができ、小電流での書き込みが良好に行える。
【００４８】
（４）  左側ゲート絶縁膜２６に書き込む時に右側ゲート絶縁膜２５に電子が無い場合と有る場合
【００４９】
図７は、図３の左側に書き込む時に右側に電子が有る場合と無い場合の説明図である。
図５及び図６に対して電圧印加条件等が逆になるだけである。即ち、基板２０は０Ｖ、左側不純物領域２３は６Ｖ、左側ゲート電極ＧＬは６Ｖ、右側ゲート電極ＧＲはゲート電圧Ｖｇ＝４Ｖにする。右側不純物領域領域２４には、所定のソース電流Ｉｓ（＝５μＡ程度）を供給して制御する。これにより、図５及び図６と同様に、右側ゲート絶縁膜２６の電子の有る無しに関わらず、チャネルを流れる電流を一定（例えば、５μＡ程度）にすることができ、小電流での書き込みが良好に行える。
【００５０】
（メモリセルの消去原理）
図８は、図２（ｂ）のメモリセル１０における消去の電圧条件の一例を示す断面図である。図９（ａ）〜（ｃ）は、図８の消去の説明図であり、同図（ａ）はメモリセルの断面図、同図（ｂ）は同図（ａ）の右側ゲート絶縁膜２６・右側不純物領域２４間の接合箇所の部分拡大図、及び同図（ｃ）はエネルギーバンド図である。
【００５１】
消去では、例えば、バンド間ホール注入（Band to Band Hot Hole Injection）方式により、左側ゲート絶縁膜２５及び右側ゲート絶縁膜２６に逆極性の電荷を注入して蓄積された電子又はホールを消去する。
【００５２】
電圧印加条件として、例えば、基板（ｐ型シリコン基板）２０は０Ｖ、左側不純物領域（ｎ＋ソース領域）２３及び右側不純物領域（ｎ＋ドレイン領域）２４は５Ｖ、左側ゲート電極ＧＬ及び右側ゲート電極ＧＲは−３Ｖの電圧を印加する。すると、左側不純物領域２３及び右側不純物領域２４と基板２０との間の境界部に生成された空乏層２９において、バンド間トンネリングにより電子−ホール（正孔）対が生成される。生成された電子は、バンド間をトンネリングするが、ホールはゲート電極ＧＬ，ＧＲ側に引っ張られ、ゲート絶縁膜２５，２６中の電子と中和されてその電子が消去する。
【００５３】
（メモリセルの読み出し原理）
図１０は、図２（ｂ）のメモリセル１０における読み出しの電圧条件の一例を示す断面図である。図１１（ａ）〜（ｃ）は、図１０の読み出しの説明図である。
【００５４】
例えば、図１１（ａ）に示すように、右側ゲート絶縁膜２６のデータを読み出す時には左側ゲート絶縁膜２５のデータが見えてはいけない。そこで、図１１（ｃ）に示すように、右側ゲート絶縁膜２６のデータを読み出す時には、例えば、基板２０に０Ｖ、左側ゲート電極ＧＬに５Ｖ、右側ゲート電極ＧＲに２Ｖ、左側不純物領域２３に３Ｖ、右側不純物領域２４に０Ｖを印加する。この時の低レベル閾値電圧（LowVt）は、０．５Ｖ＜LowVt＜１．０Ｖ、高レベル閾値電圧（HighVt）は、２．５Ｖ＜HighVt＜４．０Ｖである。すると、左側ゲート電極ＧＬ下に空乏層２９が拡がって左側において電子を制御できないので、左側ゲート絶縁膜２５のデータが見えない。これにより、左側ゲート絶縁膜２５の電子の有／無に関わらず、チャネルに電流が流れ、右側ゲート絶縁膜２６のデータを正しく読み出すことができる。
【００５５】
同様に、図１１（ｂ）に示すように、左側ゲート絶縁膜２５のデータを読み出す時には右側ゲート絶縁膜２６のデータが見えてはいけないので、図１１（ｃ）とは逆の電圧印加条件にすれば、右側ゲート絶縁膜２６の電子の有／無に関わらず、チャネルに電流が流れ、左側ゲート絶縁膜２５のデータを正しく読み出すことができる。以下、詳細に説明する。
【００５６】
図１２（ａ）〜（ｄ）は、図２（ｂ）のメモリセル１０における右側を読み出す時の電圧条件例とその説明図である。
【００５７】
右側ゲート絶縁膜２６のデータを読み出す場合、電圧印加条件は、例えば、基板２０に０Ｖ、左側ゲート電極ＧＬに５Ｖ、右側ゲート電極ＧＲに２Ｖ、左側不純物領域２３に３Ｖ、右側不純物領域２４に０Ｖを印加する。図１２（ａ）において、左側ゲート絶縁膜２５及び右側ゲート絶縁膜２６に電子が無い時、左側に空乏層２９が拡がって左側が見えず、右側不純物領域２４から発生した電子がチャネルを通して左側不純物領域２３へ流れ、右側のデータのみが見えて右側ゲート絶縁膜２６のデータを正しく読み出すことができる。
【００５８】
同様に、図１２（ｂ）において、左側ゲート絶縁膜２５に電子が無く、右側ゲート絶縁膜２６に電子が有る時、電子がチャネルを流れず、右側のデータのみが見える。図１２（ｃ）において、左側ゲート絶縁膜２５に電子が有り、右側ゲート絶縁膜２６に電子が無い時、電子がチャネルを左側に流れ、右側のデータのみが見える。図１２（ｄ）において、左側ゲート絶縁膜２５及び右側ゲート絶縁膜２６に電子が有る時、電子がチャネルを流れず、右側のデータのみが見える。
【００５９】
図１３（ａ）〜（ｄ）は、図２（ｂ）のメモリセル１０における左側を読み出す時の電圧条件例とその説明図である。
【００６０】
左側ゲート絶縁膜２５のデータを読み出す場合、電圧印加条件は、例えば、基板２０に０Ｖ、左側ゲート電極ＧＬに２Ｖ、右側ゲート電極ＧＲに５Ｖ、左側不純物領域２３に０Ｖ、右側不純物領域２４に３Ｖを印加する。図１３（ａ）において、左側ゲート絶縁膜２５及び右側ゲート絶縁膜２６に電子が無い時、右側に空乏層２９が拡がって右側が見えず、左側不純物領域２３から発生した電子がチャネルを通して右側不純物領域２４へ流れ、左側のデータのみが見えて左側ゲート絶縁膜２５のデータを正しく読み出すことができる。
【００６１】
同様に、図１３（ｂ）において、左側ゲート絶縁膜２５に電子が無く、右側ゲート絶縁膜２６に電子が有る時、電子がチャネルを右側に流れ、右側のデータのみが見える。図１３（ｃ）において、左側ゲート絶縁膜２５に電子が有り、右側ゲート絶縁膜２６に電子が無い時、電子がチャネルを流れず、左側のデータのみが見える。図１３（ｄ）において、左側ゲート絶縁膜２５及び右側ゲート絶縁膜２６に電子が有る時、電子がチャネルを流れず、左側のデータのみが見える。
【００６２】
このように、本実施例１の書き込み／消去／読み出し方法では、次の（ａ）〜（ｃ）のような効果がある。
【００６３】
（ａ）  従来の特許文献２のメモリセルでは、ゲート電極が３種類であるが、本実施例１では、ゲート電極ＧＬ，ＧＲが２種類なので、構造が簡単になって製造も容易である。
【００６４】
（ｂ）  従来に比べてゲート長を短くできるので、書き込み及び読み出しを高速化できる。
【００６５】
（ｃ）  低電流、低電圧で書き込めるので、消費電力化が可能である。
【００６６】
（メモリセルアレイ部のディスターブ）
図１では、例えば、メモリトランジスタ１２−（ｉ＋１）に書き込む時の電圧条件が示されているが、このメモリトランジスタ１２−（ｉ＋１）に書き込む際には、これに隣接するメモリトランジスタ１２−ｉ，１１−（ｉ＋２）がディスターブ（誤書き込み）を受けない構成になっている。以下、ディスターブについて詳細に説明する。
【００６７】
図１４（ａ）〜（ｃ）は、図１の書き込み動作を示す説明図である。
図１４（ａ）において、例えば、同一行のメモリセル１０−（ｉ＋１）〜１０−（ｉ＋３）におけるメモリトランジスタ１２−（ｉ＋１），１１−（ｉ＋２），１２−（ｉ＋２），１１−（ｉ＋３），１２−（ｉ＋３）中のメモリトランジスタ１２−（ｉ＋１）にデータを書き込む場合、電圧印加条件として仮に、各メモリトランジスタ１２−（ｉ＋１），・・・のゲート電圧が８Ｖ、及び各メモリトランジスタ１２−（ｉ＋１），・・・のソース・ドレイン電圧が０Ｖになっているとする。
【００６８】
メモリトランジスタ１２−（ｉ＋１）には書き込まれるが、書き込まれてはいけない他のメモリトランジスタ１１−（ｉ＋２），１２−（ｉ＋２），１１−（ｉ＋３），１２−（ｉ＋３）も書き込まれてしまう。これを防止するためには、他のメモリトランジスタ１１−（ｉ＋２），１２−（ｉ＋２），１１−（ｉ＋３），１２−（ｉ＋３）のソース・ドレイン電圧に、図１４（ａ）に示すような中間電位８Ｖ，６Ｖ，４Ｖ，  ２Ｖを与えるように工夫する必要がある。
【００６９】
このように、書き込むメモリトランジスタ以外は書き込まれてはいけないが、電圧印加条件によっては書き込まれ易くなる。そこで本実施例１では、図１４（ｂ）、（ｃ）に示すような電圧印加条件を設定して書き込みを制御する構成にしている。
【００７０】
図１４（ｂ）において、例えば、同一行のメモリセル１０−（ｉ＋１）のメモリトランジスタ１１−（ｉ＋１），１２−（ｉ＋１）及びメモリセル１０−（ｉ＋２）のメモリトランジスタ１１−（ｉ＋２），１２−（ｉ＋２）中のメモリトランジスタ１２−（ｉ＋１）にデータを書き込む場合、これと隣接するメモリトランジスタ１１−（ｉ＋２），１２−（ｉ＋２）がディスターブを受けないようにするために、電圧印加条件として、ビット線ＢＬ３を６Ｖ、制御線ＣＬ３を０Ｖ、左側ゲート電極ＧＬ２を４Ｖ、右側ゲート電極ＧＲ２を６Ｖ、左側ゲート電極ＧＬ３を０Ｖ、及び右側ゲート電極ＧＲ３を０Ｖに設定する。これにより、メモリトランジスタ１１−（ｉ＋１）にはデータが書き込まれるが、これと隣接するメモリトランジスタ１１−（ｉ＋２），１２−（ｉ＋２）は、ゲート電極ＧＬ３，ＧＲ３が０Ｖになるので、メモリトランジスタ１２−（ｉ＋２）のノードＮ１からメモリトランジスタ１１−（ｉ＋２）のノードＮ２への電流パスができず、誤書き込みが起きない。
【００７１】
図１４（ｃ）において、例えば、異なる行のメモリセル１０−ｉのメモリトランジスタ１１−ｉ，１２−ｉ及びメモリセル１０−（ｉ＋１）のメモリトランジスタ１１−（ｉ＋１），１２−（ｉ＋１）中のメモリトランジスタ１２−（ｉ＋１）にデータを書き込む場合、これと隣接する行のメモリトランジスタ１１−ｉ，１２−ｉがディスターブを受けないようにするために、電圧印加条件として、ビット線ＢＬ２及び制御線ＣＬ２，ＣＬ３を０Ｖ、ビット線ＢＬ３を６Ｖ、左側ゲート電極ＧＬ２を４Ｖ、を右側ゲート電極ＧＲ２を６Ｖに設定する。これにより、メモリトランジスタ１２−（ｉ＋１）にはデータが書き込まれるが、これと隣接する行のメモリトランジスタ１１−ｉ，１２−ｉは、このメモリトランジスタ１２−ｉのノードＮ１とメモリトランジスタ１１−ｉのノードＮ２とが０Ｖになり、ノードＮ１からノードＮ２への電流パスができず、誤書き込みが起きない。
【００７２】
このように、本実施例１におけるメモリセルアレイ部の駆動方法では、あるメモリトランジスタ１２−（ｉ＋１）にデータを書き込む際には、これと隣接するメモリトランジスタ１２−ｉ，１１−（ｉ＋２）がディスターブを受けないという効果がある。
【００７３】
（図１のメモリセルアレイ部の書き込み動作）
図１５（ａ）〜（ｄ）は、図１のメモリセルアレイ部の書き込み時の電圧印加条件及び電流供給条件を示す回路図である。
【００７４】
例えば、図１５（ａ）のメモリセル１０−（ｉ＋１）を構成する左側メモリトランジスタ１１−（ｉ＋１）及び右側メモリトランジスタ１２−（ｉ＋１）において、右側メモリトランジスタ１２−（ｉ＋１）に書き込む時に左側メモリトランジスタ１１−（ｉ＋１）に電子が無い場合、電圧印加条件及び電流供給条件として、ビット線ＢＬ３を６Ｖ、左側ゲート電極ＧＬ２を４Ｖ、及び右側ゲート電極ＧＲ２を６Ｖに設定すると共に、制御線ＣＬ３に電流５μＡを供給する。これにより、右側メモリトランジスタ１２−（ｉ＋１）のみにデータが書き込まれる。
【００７５】
図１５（ｂ）のメモリセル１０−（ｉ＋１）において、右側メモリトランジスタ１２−（ｉ＋１）に書き込む時に左側メモリトランジスタ１１−（ｉ＋１）に電子が有る場合、図１５（ａ）と同一の電圧印加条件及び電流供給条件の設定すれば、右側メモリトランジスタ１２−（ｉ＋１）のみにデータが書き込まれる。
【００７６】
図１５（ｃ）のメモリセル１０−（ｉ＋１）において、左側メモリトランジスタ１１−（ｉ＋１）に書き込む時に右側メモリトランジスタ１２−（ｉ＋１）に電子が無い場合、電圧印加条件及び電流供給条件として、制御線ＣＬ３を６Ｖ、左側ゲート電極ＧＬ２を６Ｖ、及び右側ゲート電極ＧＲ２を４Ｖに設定すると共に、ビット線ＢＬ３に電流５μＡを供給する。これにより、左側メモリトランジスタ１１−（ｉ＋１）のみにデータが書き込まれる。
【００７７】
図１５（ｄ）のメモリセル１０−（ｉ＋１）において、左側メモリトランジスタ１１−（ｉ＋１）に書き込む時に右側メモリトランジスタ１２−（ｉ＋１）に電子が有る場合、図１５（ｃ）と同一の電圧印加条件及び電流供給条件の設定すれば、左側メモリトランジスタ１１−（ｉ＋１）のみにデータが書き込まれる。
【００７８】
このように、あるメモリセル１０−（ｉ＋１）の左側メモリトランジスタ１１−（ｉ＋１）に書き込む時には、右側メモリトランジスタ１２−（ｉ＋１）の電子の有る／無しに関わらず所定の電圧を印加すると共に所定の電流を供給すれば良い。これに対し、右側メモリトランジスタ１２−（ｉ＋１）に書き込む時には、左側メモリトランジスタ１１−（ｉ＋１）の電子の有る／無しに関わらず、前記とは正反対の電圧を印加すると共に電流を供給すれば良い。
【００７９】
（図１のメモリセルアレイ部の右側読み出し動作）
図１６（ａ）〜（ｄ）は、図１のメモリセルアレイ部の右側読み出し時の電圧印加条件を示す回路図である。
【００８０】
図１６（ａ）は、例えば、メモリセル１０−（ｉ＋１）を構成する左側メモリトランジスタ１１−（ｉ＋１）及び右側メモリトランジスタ１２−（ｉ＋１）において、右側メモリトランジスタ１２−（ｉ＋１）を読み出す場合に、左右のメモリトランジスタ１１−（ｉ＋１），１２−（ｉ＋１）に電子が無い時の図である。図１６（ｂ）は、左側メモリトランジスタ１１−（ｉ＋１）に電子が無く、右側メモリトランジスタ１２−（ｉ＋１）に電子が有る時の図、図１６（ｃ）は、左側メモリトランジスタ１１−（ｉ＋１）に電子が有り、右側メモリトランジスタ１２−（ｉ＋１）に電子が無い時の図、及び、図１６（ｄ）は、左右のメモリトランジスタ１１−（ｉ＋１），１２−（ｉ＋１）に電子が有る時の図である。
【００８１】
右側メモリトランジスタ１２−（ｉ＋１）を読み出す場合は、左右のメモリトランジスタ１１−（ｉ＋１），１２−（ｉ＋１）に電子が有る／無しに関わらず、電圧印加条件として、制御線ＣＬ３を３Ｖ、左側ゲート電極ＧＬ２を５Ｖ、及び右側ゲート電極ＧＲ２を２Ｖに設定すると共に、ビット線ＢＬ３を０Ｖに設定すれば、右側メモリトランジスタ１２−（ｉ＋１）のみのデータが読み出せる。
【００８２】
（図１のメモリセルアレイ部の左側読み出し動作）
図１７（ａ）〜（ｄ）は、図１のメモリセルアレイ部の左側読み出し時の電圧印加条件を示す回路図である。
【００８３】
図１７（ａ）は、例えば、メモリセル１０−（ｉ＋１）を構成する左側メモリトランジスタ１１−（ｉ＋１）及び右側メモリトランジスタ１２−（ｉ＋１）において、左側メモリトランジスタ１１−（ｉ＋１）を読み出す場合に、左右のメモリトランジスタ１１−（ｉ＋１），１２−（ｉ＋１）に電子が無い時の図である。図１７（ｂ）は、左側メモリトランジスタ１１−（ｉ＋１）に電子が無く、右側メモリトランジスタ１２−（ｉ＋１）に電子が有る時の図、図１７（ｃ）は、左側メモリトランジスタ１１−（ｉ＋１）に電子が有り、右側メモリトランジスタ１２−（ｉ＋１）に電子が無い時の図、及び、図１７（ｄ）は、左右のメモリトランジスタ１１−（ｉ＋１），１２−（ｉ＋１）に電子が有る時の図である。
【００８４】
左側メモリトランジスタ１１−（ｉ＋１）を読み出す場合は、左右のメモリトランジスタ１１−（ｉ＋１），１２−（ｉ＋１）に電子が有る／無しに関わらず、電圧印加条件として、図１６とは正反対に、ビット線ＢＬ３を３Ｖ、左側ゲート電極ＧＬ２を２Ｖ、及び右側ゲート電極ＧＲ２を５Ｖに設定すると共に、制御線ＣＬ３を０Ｖに設定すれば、左側メモリトランジスタ１１−（ｉ＋１）のみのデータが読み出せる。
【実施例２】
【００８５】
図１８（ａ）〜（ｆ）は、本発明の実施例２を示す図１の不揮発性半導体メモリ装置における製造方法の製造工程図である。この図１８（ａ）〜（ｆ）では、図２のＡ１−Ａ２線断面における概略の製造工程が示されている。図１９（ａ）、（ｂ）及び図２０は、図１８のレイアウト図である。
【００８６】
本実施例２の不揮発性半導体メモリ装置は、例えば、次のような工程（１）〜（６）により製造される。
【００８７】
（１）  図１８（ａ）の工程
基板（例えば、ｐ型シリコン基板）２０の表面内には、レジストマスク等を用いたホトリソグラフィ技術等により、各メモリセル１０を分離するための図１９（ａ）に示す複数本の帯状の素子分離領域２１を横方向並列に形成すると共に、この各素子分離領域２１間に帯状のアクティブ領域２２を横方向にそれぞれ形成する。化学的気相成長法（以下、「ＣＶＤ」という。）等により、シリコン基板２０の全面に第１ゲート絶縁膜材からなる左側ゲート絶縁膜（例えば、Ｏ／Ｎ／Ｏからなる３層構造の左側ＯＮＯ酸化膜）２５を形成し、更に、その上に、犠牲膜となる窒化膜（ＳｉＮ）３０を堆積する。窒化膜３０上に図示しないレジスト膜を形成し、このレジスト膜をフォトリソグラフィ技術等によりエッチングして図示しないマスクパターン（レジストパターン等）を形成する。マスクパターンをマスクにして、窒化膜３０における左側ゲート電極部、右側不純物領域（例えば、ドレイン領域）、及び隣メモリセル右側ゲート電極部箇所を、図１９に示す縦方向平行に、エッチングにより除去して第１開口部３１を形成する。
【００８８】
（２）  図１８（ｂ）の工程
ＣＶＤ等により、全面に第１ゲート電極材（例えば、左側ゲート電極用ｎ＋ポリシリコン）を堆積する。ｎ＋ポリシリコンを全面エッチングし、第１開口部３１の内壁側面に、ｎ＋ポリシリコンからなるサイドウォール（ＳＷ）状の左側ゲート電極ＧＬを形成する。サイドウォール（ＳＷ）幅がゲート長となる。
【００８９】
（３）  図１８（ｃ）の工程
窒化膜３０及び左側ゲート電極ＧＬをマスクにしたセルフアラインにより、左側ゲート電極ＧＬ間の開口部３１ａから隣、砒素等の不純物イオンを注入して拡散により右側不純物領域（例えば、ドレイン領域）２４を形成する。ＣＶＤ等により、全面にＮＳＧ絶縁膜３２を堆積して開口部３１ａを埋め込み、全面エッチングにより平坦化した後、エッチング液等で窒化膜３０の除去を行うと共に、この窒化膜３０下の左側ゲートＯＮＯ膜２５における上部の酸化膜（Ｏ）及びこの下の窒化膜（Ｎ）の除去を行う。
【００９０】
（４）  図１８（ｄ）の工程
ＣＶＤ等により、全面に第２ゲート絶縁膜材からなる右側ゲート絶縁膜（例えば、Ｏ／Ｎ／Ｏからなる３層構造の右側ＯＮＯ酸化膜）２６を形成し、更に、その上に、第２ゲート電極材（例えば、右側電極用ｎ＋ポリシリコン）３３を堆積する。
【００９１】
（５）  図１８（ｅ）の工程
全面エッチングによりｎ＋ポリシリコン３３をエッチングし、左側ゲート電極ＧＬの側壁に付着した右側ＯＮＯ酸化膜２６からなるゲート電極間絶縁膜２７の側面に、ｎ＋ポリシリコン３３からなるサイドウォール（ＳＷ）状の、右側ゲート電極ＧＲを形成する。右側デート電極ＧＲ間の第２開口部３４から、隣、砒素等の不純物イオンを注入し拡散して左側不純物領域（例えば、ソース領域）２３を形成する。
【００９２】
（６）  図１８（ｆ）の工程
ＣＶＤ等により、全面に中間絶縁膜３５を堆積し、図示しないレジスト等をエッチングマスクとして、図２０に示すようなコンタクトホール３６を形成する。全面に配線層を形成してコンタクトホール３６を埋め込み、ホトリソグラフィ技術等により、配線層を所定のパーンにエッチングして配線３７を形成し、その後、保護膜の被着等を行えば、不揮発性半導体メモリ装置の製造が終了する。
【００９３】
本実施例２の製造方法によれば、メモリセル製造時に使用するマスクパターンのマスクは、アクティブ領域２２の形成時と窒化膜３０のエッチング時の２回のみ作成するだけで、その他は殆どセルフアラインで形成する。そのため、次の（ａ）〜（ｄ）のような効果等がある。
（ａ）  マスク合わせずれによるメモリセル特性のばらつきがない。
（ｂ）  マスク合わせ余裕を取る必要がないため、メモリセルサイズを縮小できる。
（ｃ）  メモリセル形成がマスク２層でできるため、製造コストを低減できる。
（ｄ）  本実施例２の製造方法では、基板として、例えばｐ型シリコン基板２０を用いているが、ｐウエル、ｐ型ＳＯＩ層等の他のものを用いても良い。又、図１８の断面構造や図１９、図２０のレイアウトは、図示以外の他の形態に変更したり、或いは、製造工程や使用材料等も種々の変更が可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施例１であるＳＳＩ方式のＭＯＮＯＳ型不揮発性半導体メモリ装置におけるメモリセルアレイ部の構成例を示す概略の回路図である。
【図２】図１に示すメモリセル１０のビット線ＢＬに沿った行方向の概略図である。
【図３】図２（ｂ）のメモリセル１０における書き込みの電圧条件の一例を示す断面図である。
【図４】図３の書き込み説明図である。
【図５】図３の右側に書き込む時に左側に電子が無い場合の説明図である。
【図６】図３の右側に書き込む時に左側に電子が有る場合の説明図である。
【図７】図３の左側に書き込む時に右側に電子が有る場合と無い場合の説明図である。
【図８】図２（ｂ）のメモリセル１０における消去の電圧条件の一例を示す断面図である。
【図９】図８の消去の説明図である。
【図１０】図２（ｂ）のメモリセル１０における読み出しの電圧条件の一例を示す断面図である。
【図１１】図１０の読み出しの説明図である。
【図１２】図２（ｂ）のメモリセル１０における右側を読み出す時の電圧条件例とその説明図である。
【図１３】図２（ｂ）のメモリセル１０における左側を読み出す時の電圧条件例とその説明図である。
【図１４】図１の書き込み動作を示す説明図である。
【図１５】図１のメモリセルアレイの書き込み時の電圧印加条件及び電流供給条件を示す回路図である。
【図１６】図１のメモリセルアレイの右側読み出し時の電圧印加条件を示す回路図である。
【図１７】図１のメモリセルアレイの左側読み出し時の電圧印加条件を示す回路図である。
【図１８】発明の実施例２を示す図１の不揮発性半導体メモリ装置における製造方法の製造工程図である。
【図１９】図１８のレイアウト図である。
【図２０】図１８のレイアウト図である。
【符号の説明】
【００９５】
１０，１０−ｉ，１０−（ｉ＋１），１０−（ｉ＋２），１０−（ｉ＋３）
メモリセル
１１，１１−ｉ，１１−（ｉ＋１），１１−（ｉ＋２），１１−（ｉ＋３）
メモリトランジスタ
１２，１２−ｉ，１２−（ｉ＋１），１２−（ｉ＋２），１２−（ｉ＋３）
メモリトランジスタ
２０                    基板
２１                    素子分離領域
２２                    アクティブ領域
２２ａ                  チャネル形成領域
２３                    左側不純物領域
２４                    右側不純物領域
２５                    左側ゲート絶縁膜
２６                    右側ゲート絶縁膜
２７                    ゲート電極間絶縁膜
２９                    空乏層
３０                    窒化膜
３１，３１ａ  ，３４    開口部
３２                    ＮＳＧ絶縁膜
３３                    ｎ＋ポリシリコン
３５                    中間絶縁膜
３６                    コンタクトホール
３７                    配線
ＢＬ１，ＢＬ２．ＢＬ３，ＢＬ４    ビット線
ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４    制御線
ＧＬ                    左側ゲート電極
ＧＲ                    右側ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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