(57)【要約】      （修正有）【課題】  ＤＲＡＭセルのセルリークを抑制し、微細化にも好適な半導体装置の製造方法を提供することを目的とする。【解決手段】  半導体基板１１に形成されたトレンチ内壁の所定の領域に、前記半導体基板１１と反対の導電型の不純物を含むシリコン酸化膜１７を形成した後、前記半導体基板１１と同一の導電型の不純物を含む絶縁膜１９により前記シリコン酸化膜１７を被覆する。次に、前記半導体基板１１を熱処理して前記半導体基板１１と反対の導電型の不純物および同一の導電型の不純物を前記半導体基板１１内に拡散させた後、前記絶縁膜１９および前記シリコン酸化膜１７を順次剥離して、プレート電極となるプレート２０を形成する。次に、前記トレンチに絶縁分離膜を形成して導電膜を埋め込んだ後、所定の領域にゲート、ドレイン、ソースからなるトランジスタを形成する。【選択図】  図７
2006032647.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチ内壁の所定の領域に、前記半導体基板と反対の導電型の不純物を含むシリコン酸化膜を形成する工程と、
前記半導体基板と同一の導電型の不純物を含む絶縁膜により前記シリコン酸化膜を被覆する工程と、
前記半導体基板を熱処理して、前記半導体基板と反対の導電型の不純物および前記半導体基板と同一の導電型の不純物を前記半導体基板内に拡散させる工程と、
前記半導体基板と同一の導電型の不純物を含む絶縁膜および前記半導体基板と反対の導電型の不純物を含むシリコン酸化膜を剥離する工程と、
前記トレンチ内壁に絶縁膜を形成して導電膜を埋め込んだ後、所定の領域にゲート、ドレイン、ソースからなるトランジスタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板と同一の導電型の不純物が、硼素であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板と同一の導電型の不純物を含んだ絶縁膜は、シリコン酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜中の前記半導体基板と同一の導電型の不純物濃度が前記シリコン酸化膜中の前記半導体基板と反対の導電型の不純物濃度より小さいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体基板と反対の導電型の不純物が、砒素または燐であることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチを有する半導体装置の製造方法に係わり、特にトレンチキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
トレンチを有する従来の半導体装置、例えばトレンチキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory、以下ＤＲＡＭと記す）セルで構成された半導体記憶装置の製造方法が知られている（例えば、特許文献１参照。）。
【０００３】
この特許文献１に開示された半導体装置の製造方法について、図を用いて説明する。図１４乃至図１７は半導体装置のトレンチキャパシタのプレートを形成する工程を示す断面図である。
【０００４】
まず始めに、図１４に示すように、半導体基板、例えばｐ型シリコン基板１０１の表面にシリコン酸化膜１０２を、例えば熱酸化法により厚さ８ｎｍ程度形成する。そして、シリコン酸化膜１０２の上面にシリコン窒化膜１０３を、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ２２０ｎｍ程度形成する。さらに、シリコン窒化膜１０３の上面にＴＥＯＳ（Tetraethyl Ortho Silicate）膜１０４を、例えばＣＶＤ法により厚さ２００ｎｍ程度形成する。
【０００５】
次に、図１５に示すように、フォトリソグラフィ技術によりトレンチ開口のパターニングを行い、異方性エッチング、例えばＲＩＥ（Reactive Ion Etching）法によりＴＥＯＳ膜１０４、シリコン窒化膜１０３、シリコン酸化膜１０２を所定の形状にエッチングして、ｐ型シリコン基板１０１の上面の一部を露出させる。
【０００６】
そして、ＴＥＯＳ膜１０４をマスクとして異方性エッチング、例えばＲＩＥ法によりｐ型シリコン基板１０１をエッチングする。これにより、例えば７μｍ程度のトレンチ１０５が形成される。なお、予めｐ型シリコン基板１０１の所定の位置にｎ型層１０６が、例えばイオン注入法により埋め込まれている。
【０００７】
次に、図１６に示すように、全面にｐ型シリコン基板１０１と反対の導電型の不純物を含むシリコン酸化膜、例えばＣＶＤ法によりＡｓＳＧ（Arsenic Silicate Glass）膜１０７を厚さ３０ｎｍ程度形成し、更にレジスト（図示せず）を塗布する。この後、所定の深さまでレジストを、例えばＣＤＥ（Chemical Dry Etching）法により除去した後に、露出しているＡｓＳＧ膜１０７を、例えばフッ酸系のエッチャントを用いて除去し、更に、レジストを、例えばアッシング法により除去する。
【０００８】
次に、図１７に示すように、ＴＥＯＳ酸化膜１０８を、例えばＣＶＤ法によりｐ型シリコン基板１０１上に形成し、ＡｓＳＧ膜１０７をＴＥＯＳ膜１０８で被覆する。次に、熱処理により、ＡｓＳＧ膜１０７からＡｓをｐ型シリコン基板１０１内に拡散させる。これにより、プレート電極となる埋め込みプレート１０９を形成している。
【０００９】
しかしながら、特許文献１に開示された半導体装置の製造方法では、ＡｓＳＧ膜１０７をＴＥＯＳ膜１０８で被覆する際に、予め成膜温度に設定されているＣＶＤ装置内に多数のｐ型シリコン基板１０１を導入すると熱容量が大きいため、ｐ型シリコン基板１０１が成膜温度に到達して安定するまでに、例えば１０〜３０分程度の緩和時間が必要である。
【００１０】
そのため、この緩和時間の間にＡｓＳＧ膜１０７から無視できない量のＡｓが飛散してトレンチ上部の側壁に付着し、ＡｓＳＧ膜１０７をＴＥＯＳ膜１０８で被覆すると付着したＡｓも同時に被覆される。
【００１１】
さらに、ＡｓＳＧ膜１０７のＡｓをｐ型シリコン基板１０１内に拡散させる際に、被覆したＴＥＯＳ膜１０８で外方へのＡｓの飛散を防止するようにしているが、ＣＶＤによるＴＥＯＳ膜１０８は緻密性に欠けるため、一部のＡｓがＴＥＯＳ膜１０８を透過して外方へ飛散する。
【００１２】
その結果、図１８に示すように、ＡｓＳＧ膜１０７を形成していない領域にもＡｓが拡散してしまい、Ａｓが拡散した領域１１０のＡｓ濃度が、例えば１Ｅ１７ｃｍ−３程度と、ｐ型シリコン基板１０１の不純物濃度に対して高いという問題がある。
【００１３】
このため、トレンチキャパシタを有するＤＲＡＭセルで構成された半導体記憶装置においては、Ａｓが拡散した領域１１０では、ｐ型キャリア濃度が低下し、ｐ型シリコン基板１０１内のトランスファゲートトランジスタが形成されるｎ型拡散領域１１１とｎ型プレート１０９からｎ型層１０６の間が電気的に接続されて寄生トランジスタによる電荷の漏れが起こりやすくなり、セルリークが増大するという問題がある。
【００１４】
このトランスファゲートトランジスタが形成される領域へのＡｓの拡散はＴＥＯＳ酸化膜１０８の膜厚を厚くするとある程度は抑制される。しかし、セルサイズの微細化に伴いトレンチ幅も微細化されていくため、ＴＥＯＳ膜１０８を厚くした場合にはＴＥＯＳ膜１０８の除去が難しくなり、微細化が妨げられる。
【特許文献１】特開２０００−５８７８０号公報（８頁、図２６）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した特許文献１に開示された半導体装置の製造方法では、トランスファゲートトランジスタを形成する領域へのＡｓの拡散により寄生トランジスタが形成され、セルリークが増大する問題がある。
【００１６】
また、トランスファゲートトランジスタが形成される領域へのＡｓの拡散を抑制するためにＴＥＯＳ膜１０８を厚くするとＴＥＯＳ膜１０８の剥離が困難になり、微細化が妨げられる問題がある。
【００１７】
本発明は、上記問題点を解決するためになされたもので、トランスファゲートトランジスタが形成される領域へのＡｓの拡散による影響を補償してセルリークを抑制し、微細化にも好適な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、半導体基板に形成されたトレンチ内壁の所定の領域に、前記半導体基板と反対の導電型の不純物を含むシリコン酸化膜を形成する工程と、前記半導体基板と同一の導電型の不純物を含む絶縁膜により前記シリコン酸化膜を被覆する工程と、前記半導体基板を熱処理して、前記半導体基板と反対の導電型の不純物および前記半導体基板と同一の導電型の不純物を前記半導体基板内に拡散させる工程と、前記半導体基板と同一の導電型の不純物を含む絶縁膜および前記半導体基板と反対の導電型の不純物を含むシリコン酸化膜を順次剥離する工程と、前記トレンチ内壁に絶縁膜を形成して導電膜を埋め込んだ後、所定の領域にゲート、ドレイン、ソースからなるトランジスタを形成する工程とを有することを特徴としている。
【発明の効果】
【００１９】
本発明の半導体装置の製造方法によれば、ＤＲＡＭセルの寄生トランジスタによるセルリークを抑制することができる。従って、信頼性の高い半導体装置が得られる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００２１】
図１乃至図７は、本発明の実施例に係わる半導体装置の製造工程を示す断面図で、半導体装置のトレンチキャパシタのプレートを形成する工程を示す断面図である。
【００２２】
本実施例の半導体装置の製造方法では、ＡｓＳＧ膜を被覆する膜として硼素（Ｂ）を含むシリコン酸化膜を用いることにより、シリコン基板内のトランスファゲートトランジスタが形成される領域がＤＲＡＭセルの寄生トランジスタによるセルリークを抑制するのに十分なキャリア濃度を維持するようにＡｓと同時にＢを拡散させるようにしたものである。
【００２３】
図１に示すように、半導体基板、例えばｐ型シリコン基板１１の表面にシリコン酸化膜１２を、例えば熱酸化法により厚さ８ｎｍ程度形成する。そして、シリコン酸化膜１２の上面にシリコン窒化膜１３を、例えばＣＶＤ法により厚さ２２０ｎｍ程度形成する。さらに、シリコン窒化膜１３の上面にＴＥＯＳ膜１４を、例えばＣＶＤ法により厚さ２００ｎｍ程度形成する。
【００２４】
次に、図２に示すように、フォトリソグラフィ技術によりトレンチ開口のパターニングを行い、異方性エッチング、例えばＲＩＥ法によりＴＥＯＳ膜１４、シリコン窒化膜１３、シリコン酸化膜１２を所定の形状にエッチングして、ｐ型シリコン基板１１の上面の一部を露出させる。
【００２５】
次に、図３に示すように、ＴＥＯＳ膜１４をマスクとして異方性エッチングによりｐ型シリコン基板１１をエッチングする。これにより、例えば深さ８乃至９μｍ程度のトレンチ１５が形成される。なお、予めｐ型シリコン基板１１の所定の位置にｎ型層１６が、例えばイオン注入法により埋め込まれている。
【００２６】
次に、図４に示すように、全面にｐ型シリコン基板１１と反対の導電型の不純物を含むシリコン酸化膜、例えばＡｓＳＧ膜１７を、例えばＣＶＤ法により厚さ３０ｎｍ程度形成し、更にレジスト１８を塗布する。
【００２７】
次に、図５に示すように、所定の深さまでレジスト１８を、例えばＣＤＥ法により除去した後に露出しているＡｓＳＧ膜１７を、例えばフッ酸系のエッチャントを用いて除去し、更に、レジスト１８を、例えばアッシング法により除去する。
【００２８】
次に、図６に示すように、全面にｐ型シリコン基板１１と同一の導電型の不純物を含むシリコン酸化膜、例えばＢＳＧ（Boron Silicate Glass）膜１９をＣＶＤ法により形成し、ＡｓＳＧ膜１７を含むトレンチ１５の内壁面を厚さ２０乃至２５ｎｍ程度のＢＳＧ膜１９で被覆する。
【００２９】
この時に、ＡｓＳＧ膜１７から無視できない量のＡｓが飛散してトレンチ上部の側壁に付着し、ＡｓＳＧ膜１７をＢＳＧ膜１９で被覆すると付着したＡｓも同時に被覆される。
【００３０】
次に、図７に示すように、熱処理を、例えば９００℃でおこない、ＡｓをＡｓＳＧ膜１７からｐ型シリコン基板１１内に拡散させることにより、プレート電極となる埋め込みプレート２０が形成される。
【００３１】
ここで、ＢＳＧ膜１９で被覆された付着Ａｓがトレンチ１５の内壁面に拡散するが、Ｂも同時に拡散する。付着したＡｓの濃度よりＢＳＧ膜１９のＢの濃度を大きくしておくことにより、Ａｓの拡散による影響をＢで補償することが可能である。
【００３２】
また、埋め込みプレート２０においてもＢも同時に拡散するが、ＢＳＧ膜１９中のＢ濃度はＡｓＳＧ膜１７中のＡｓ濃度より小さく、且つＡｓＳＧ膜１７を介しているので、影響を及ぼさない。
【００３３】
図８はｐ型シリコン基板１１の表面Ｓから矢印Ａの方向に測定したＡｓとＢの深さ方向の不純物濃度分布を示したもので、図中のａがＡｓの不純物濃度分布、ｂがＢの不純物濃度分布である。
【００３４】
図８から明らかなように、実験によればＡｓの不純物濃度分布ａは、ＡｓＳＧ膜１７を形成していない領域でも１Ｅ１７ｃｍ−３程度あり、ｐ型シリコン基板１１のＢ濃度、例えば１Ｅ１６ｃｍ−３程度より大きくなっている。一方、ＡｓＳＧ膜１７を形成している埋め込みプレート２０では２Ｅ１９ｃｍ−３程度にＡｓが拡散している。
【００３５】
また、Ｂの不純物濃度分布ｂは、ＡｓＳＧ膜１７を形成していない領域では２Ｅ１７ｃｍ−３程度であり、Ａｓ濃度より大きくなっている。一方、ＡｓＳＧ膜１７を形成している埋め込みプレート２０では検出限界以下でＢの拡散は無視できる。
【００３６】
これにより、ＡｓＳＧ膜１７を形成していない領域がＡｓの拡散により導電型がｐ型からｎ型に反転し、図１８で説明したようにｐ型シリコン基板１１内のトランスファゲートトランジスタが形成されるｎ型拡散領域（図示せず）と埋め込みプレート２０からｎ型層（図示せず）の間が電気的に接続されて寄生トランジスタによる電荷の漏れが起こりやすくなり、セルリークが増大するのを防止することが可能である。
【００３７】
次に、図９に示すように、ＢＳＧ膜１９およびＡｓＳＧ膜１７を、例えばフッ酸を含む溶液にてエッチングして除去することにより、プレート形成工程を終了する。
【００３８】
次に、図１０に示すように、トレンチ１５の内壁を含む全面にキャパシタ絶縁膜２３として、例えばＣＶＤ法によりシリコン窒化膜とシリコン酸化膜との複合膜、あるいは誘電体膜を厚さ５ｎｍ程度形成する。
【００３９】
次に、図１１に示すように、導電膜２４として、例えばＣＶＤ法により不純物をドープしたポリシリコン膜を形成し、トレンチ１５が埋め込まれる。
【００４０】
次に、図１２に示すように、埋め込まれた導電膜２４を所定の深さまで、例えばＲＩＥ法によりエッチング除去する。次に、露出したキャパシタ絶縁膜２３を除去する。
【００４１】
最後に、図１３に示すように、例えば以下に説明するような工程によりトレンチキャパシタを形成して、トレンチキャパシタを有するＤＲＡＭセルで構成される半導体装置が製造される。
【００４２】
即ち、ＣＶＤ法を用いて、全面に絶縁膜、例えばＴＥＯＳ膜３３を厚さ３５ｎｍ程度形成する。そして、異方性エッチング法、例えばＲＩＥ法を用いてＴＥＯＳ膜３３をトレンチ１５の側面にのみ残す。
【００４３】
次に、ＣＶＤ法を用いて、全面に例えば砒素をドープした多結晶シリコン膜からなる導電膜３４をトレンチ１５が充填されるように、厚さ数百ｎｍ程度に形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）法等の平坦化プロセスにより、シリコン窒化膜１３の上面まで平坦化する。そして、例えばダウンフローエッチング法を用いて導電膜３４を所定の深さまでエッチングする。
【００４４】
次に、例えばウェットエッチング法を用いてＴＥＯＳ膜３３を所定の深さまでエッチングする。そして、ＣＶＤ法を用いて全面に、例えば砒素がドープされた多結晶シリコン膜からなる導電膜３５を厚さ数百ｎｍ程度に形成する。そして、ＣＭＰ法等の所定の平坦化プロセスや所定のエッチング工程により、導電膜３５をトレンチ１５内の所定の深さまでエッチングする。
【００４５】
次に、所定のエッチング工程により、ｐ型シリコン基板１１の上部を所定の形状にエッチングする。次に、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ膜３６を厚さ数百ｎｍ程度形成する。その後、所定のエッチング工程や、例えばＣＭＰ法等の平坦化プロセスを用いて、ｐ型シリコン基板１１の上面で平坦化する。これにより、ＴＥＯＳ膜３６からなる素子分離領域が形成される。
【００４６】
次に、例えば熱酸化法を用いて、全面にシリコン酸化膜３７を厚さ８ｎｍ程度に形成する。このシリコン酸化膜３７はゲート絶縁膜となる。次に、ＣＶＤ法を用いて、全面にポリシリコン膜３８を厚さ１００ｎｍ程度に形成する。
【００４７】
そして、例えばスパッタ法を用いて、ポリシリコン膜３８の上面にタングステンシリサイド膜３９を厚さ５５ｎｍ程度に形成する。さらに、例えばＣＶＤ法を用いて、タングステンシリサイド膜３９の上面にシリコン窒化膜４０を厚さ１５０ｎｍ程度に形成する。
【００４８】
さらに、シリコン窒化膜４０の上面に所定の形状にパターニングされた図示せぬレジストをマスクとして、異方性エッチング法、例えばＲＩＥ法を用いてシリコン窒化膜４０及びタングステンシリサイド膜３９並びにポリシリコン膜３８をエッチングする。このシリコン窒化膜４０及びタングステンシリサイド膜３９並びにポリシリコン膜３８がゲート電極となる。
【００４９】
次に、所定の拡散層４１を形成する。そして、ＣＶＤ法を用いて全面にシリコン窒化膜４２を厚さ３０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面に絶縁膜、例えばＢＰＳＧ（Boron Phosphor Silicate Glass）膜４３を厚さ７００ｎｍ程度に形成する。このＢＰＳＧ膜４３を平坦化プロセス、例えばＣＭＰ法を用いてシリコン窒化膜４０の上方１００ｎｍ程度まで除去して平坦化する。
【００５０】
そして、ＣＶＤ法を用いて全面に絶縁膜、例えばＴＥＯＳ膜４４を厚さ２００乃至４００ｎｍ程度に形成する。さらに、このＴＥＯＳ膜４４及びＢＰＳＧ膜４３を所定の形状にエッチングし、導電膜、例えばポリシリコン膜４５、タングステン膜４６を所定の形状に形成する。これにより、ポリシリコン膜４５はコンタクトとなり、タングステン膜４６は第一配線層となる。
【００５１】
ここで、ＢＳＧ膜１９のＢ濃度としては、ＡｓＳＧ膜１７のＡｓ濃度より小さく、且つ、寄生トランジスタによるセルリークが抑制できる範囲で、熱処理温度、熱処理時間に応じて最適な値を定めれば良く、特に限定されない。
【００５２】
例えば、ＡｓＳＧ膜１７を形成していない領域に拡散したＡｓ濃度に対して、Ｂ濃度は導電型がｐ型からｎ型に反転しない範囲であれば良いが、過剰になると信頼性に影響を及ぼす恐れも考えられるため、１〜１０倍程度、望ましくは２倍程度が適当である。
【００５３】
これにより、寄生トランジスタによるセルリークが抑制され、また、図１８に示したＡｓが拡散した領域１１０によるＤＲＡＭセル間の干渉を見込んだＤＲＡＭセルサイズのマージンが不要であり、ＤＲＡＭセルを微細化することが可能である。
【００５４】
以上説明したように、本発明の実施例に係わる半導体装置の製造方法によれば、ＡｓＳＧ膜１７を被覆する被覆膜としてＢＳＧ膜１９を用いＡｓの拡散による影響をＢで補償しているので、寄生トランジスタによるセルリークが抑制され、また、微細化にも適している。従って、信頼性が高く、集積度の高い半導体装置が得られる。
【００５５】
ここでは、Ｂを含む絶縁膜としてＢＳＧ膜１９を使用する場合について説明したが、さらに隣（Ｐ）を従に含むＢＰＳＧ膜でも構わない。
【００５６】
また、ｐ型シリコン基板１１と反対の導電性不純物としてＡｓを使用する場合について説明したが、Ｐ、Ｓｂなどでも構わない。
【００５７】
更に、熱処理温度が９００℃の場合について説明したが、９００℃以上、１１００℃以下の範囲であっても構わない。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図２】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図３】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図４】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図５】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図６】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図７】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図８】本発明の実施例に係わる半導体装置の深さ方向の不純物濃度分布を示す図。
【図９】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例に係わる半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例に係わる半導体装置を示す断面図。
【図１４】従来の半導体装置の製造工程を示す断面図。
【図１５】従来の半導体装置の製造工程を示す断面図。
【図１６】従来の半導体装置の製造工程を示す断面図。
【図１７】従来の半導体装置の製造工程を示す断面図。
【図１８】従来の半導体装置を示す断面図。
【符号の説明】
【００５９】
１１  ｐ型シリコン基板
１２、３７  シリコン酸化膜
１３、４０、４２  シリコン窒化膜
１４、３３、３６、４４  ＴＥＯＳ膜
１５  トレンチ
１６  ｎ型層
１７  ＡｓＳＧ膜
１８  レジスト
１９  ＢＳＧ膜
２０  プレート
２３  キャパシタ絶縁膜
２４、３４、３５  導電膜
３８、４５  ポリシリコン膜
３９  タングステンシリサイド膜
４１  拡散層
４３  ＢＰＳＧ膜
４６  タングステン膜
【図１】
2006032647.tif 000003
【図２】
2006032647.tif 000004
【図３】
2006032647.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006032647.tif 000011
【図１０】
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【図１１】
2006032647.tif 000013
【図１２】
2006032647.tif 000014
【図１３】
2006032647.tif 000015
【図１４】
2006032647.tif 000016
【図１５】
2006032647.tif 000017
【図１６】
2006032647.tif 000018
【図１７】
2006032647.tif 000019
【図１８】
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