(57)【要約】【課題】抵抗性チップを備えた半導体プローブ及びその製造方法を提供する。【解決手段】第１不純物がドーピングされた抵抗性チップであって、抵抗性チップの尖頭部には、第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、抵抗性チップの傾斜面には、第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域が形成された抵抗性チップと、抵抗性チップが末端部に位置するカンチレバーと、カンチレバー上で抵抗領域を覆う誘電層と、誘電層上で抵抗領域に該当する領域に開口の形成されたメタルシールドと、を備えることを特徴とする抵抗性チップを備えた半導体プローブである。これにより、半導体プローブの空間分解能が向上する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１不純物がドーピングされた抵抗性チップであって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域が形成された抵抗性チップと、
前記抵抗性チップが末端部に位置するカンチレバーと、
前記抵抗領域を覆う誘電層と、
前記誘電層上で前記抵抗領域に該当する領域に開口の形成されたメタルシールドと、を備えることを特徴とする抵抗性チップを備えた半導体プローブ。
【請求項２】
前記誘電層は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯからなるグループから選択されたいずれか１つの物質から形成されたことを特徴とする請求項１に記載の抵抗性チップを備えた半導体プローブ。
【請求項３】
前記メタルシールドは、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣからなるグループから選択されたいずれか１つの物質から形成されたことを特徴とする請求項１に記載の抵抗性チップを備えた半導体プローブ。
【請求項４】
前記メタルシールドは、１０ｎｍから２００ｎｍの厚さに蒸着されたことを特徴とする請求項３に記載の抵抗性チップを備えた半導体プローブ。
【請求項５】
前記第１不純物はｐ型不純物であり、前記第２不純物はｎ型不純物であることを特徴とする請求項１に記載の抵抗性チップを備えた半導体プローブ。
【請求項６】
前記第１不純物はｎ型不純物であり、前記第２不純物はｐ型不純物であることを特徴とする請求項１に記載の抵抗性チップを備えた半導体プローブ。
【請求項７】
第１不純物がドーピングされた抵抗性チップであって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域が形成された抵抗性チップと、
前記抵抗性チップが末端部に位置するカンチレバーと、
前記カンチレバー上で前記抵抗領域を覆う誘電層と、
前記誘電層上で前記抵抗領域に該当する領域に開口の形成されたメタルシールドと、を備え、
前記誘電層は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯからなるグループから選択されたいずれか１つの物質から形成され、
前記メタルシールドは、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣからなるグループから選択されたいずれか１つの物質であり、１０ｎｍから２００ｎｍの厚さに蒸着されたことを特徴とする抵抗性チップを備えた半導体プローブ。
【請求項８】
第１不純物がドーピングされた抵抗性チップであって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域を備える抵抗性チップと、
前記抵抗性チップが末端部に位置するカンチレバーと、
前記抵抗性チップの傾斜面に順次に積層され、前記抵抗領域を露出させる誘電層及びメタルシールドと、を備えることを特徴とする抵抗性チップを備えた半導体プローブ。
【請求項９】
記誘電層は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯからなるグループから選択されたいずれか１つの物質から形成されたことを特徴とする請求項８に記載の抵抗性チップを備えた半導体プローブ。
【請求項１０】
前記メタルシールドは、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣからなるグループから選択されたいずれか１つの物質から形成されたことを特徴とする請求項８に記載の抵抗性チップを備えた半導体プローブ。
【請求項１１】
前記第１不純物はｐ型不純物であり、前記第２不純物はｎ型不純物であることを特徴とする請求項８に記載の抵抗性チップを備えた半導体プローブ。
【請求項１２】
前記第１不純物はｎ型不純物であり、前記第２不純物はｐ型不純物であることを特徴とする請求項８に記載の抵抗性チップを備えた半導体プローブ。
【請求項１３】
第１不純物がドーピングされた抵抗性チップであって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域を備える抵抗性チップと、
前記抵抗性チップが末端部に位置するカンチレバーと、
前記チップの傾斜面に順次に積層され、前記抵抗領域を露出させる誘電層及びメタルシールドと、を備え、
前記誘電層は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯからなるグループから選択されたいずれか１つの物質から形成され、
前記メタルシールドは、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣからなるグループから選択されたいずれか１つの物質から形成されたことを特徴とする抵抗性チップを備えた半導体プローブ。
【請求項１４】
第１不純物をドーピングした基板の上面に抵抗性チップを形成する工程であって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域が形成された抵抗性チップを形成する第１工程と、
前記基板上に前記抵抗性チップの端まで誘電層を形成する第２工程と、
前記誘電層上に前記抵抗性チップの前記抵抗領域に該当する領域に開口の形成されたメタルシールドを形成する第３工程と、
前記基板の下面をエッチングし、前記抵抗性チップが末端部に位置するようにカンチレバーを形成する第４工程と、を含むことを特徴とする抵抗性チップを備えた半導体プローブの製造方法。
【請求項１５】
前記第２工程は、
前記抵抗性チップ上に所定厚さの誘電層を形成する工程と、
前記誘電層をＣＭＰ工程で平坦化し、前記抵抗性チップの端を前記誘電層とほぼ同じ高さとする工程と、を備えることを特徴とする請求項１４に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項１６】
前記誘電層は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯからなるグループから選択されたいずれか１つの物質から形成されたことを特徴とする請求項１４に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項１７】
前記メタルシールドは、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣからなるグループから選択されたいずれか１つの物質で蒸着されたことを特徴とする請求項１４に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項１８】
前記メタルシールドは、１０ｎｍから２００ｎｍの厚さに蒸着されたことを特徴とする請求項１７に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項１９】
前記第１工程は、
第１不純物をドーピングした基板の上面にストライプ状のマスク膜を形成し、前記マスク膜を除外した基板の領域に前記第１不純物と異なる極性の第２不純物を高濃度にドーピングし、第１半導体電極領域及び第２半導体電極領域を形成する工程と、
前記基板を熱処理し、前記第１半導体電極領域及び第２半導体電極領域間の距離を狭め、前記第１半導体電極領域及び第２半導体電極領域の外郭に前記第２不純物が低濃度にドーピングされた抵抗領域を形成する工程と、
所定形状に前記マスク膜をパターニングし、前記パターニングされたマスク膜を除外した前記基板の上面をエッチングして抵抗性チップを形成する工程と、を含むことを特徴とする請求項１４に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項２０】
前記抵抗領域を形成する工程は、
前記第１半導体電極領域及び第２半導体電極領域から広がった抵抗領域が互いに接触し、尖頭部形成部を形成することを特徴とする請求項１９に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項２１】
前記抵抗性チップを形成する工程は、
前記マスク膜と直交する方向にストライプ状の感光剤を形成した後、エッチング工程を行って前記マスク膜を四角形状に形成する工程、を含むことを特徴とする請求項１９に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項２２】
前記抵抗性チップを形成する工程は、
前記パターニングされたマスク膜を除去した基板を酸素雰囲気で熱処理し、表面に所定厚さの酸化膜を形成する工程と、
前記酸化膜を除去し、前記抵抗性領域の端を尖らす工程と、をさらに備えることを特徴とする請求項１９に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項２３】
前記酸化膜を形成する工程は、
前記第１半導体電極領域及び第２半導体電極領域から広がった抵抗領域が前記基板の上部で互いに接触し、尖頭部形成部を形成する工程を含むことを特徴とする請求項２２に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項２４】
前記第１不純物はｐ型不純物であり、前記第２不純物はｎ型不純物であることを特徴とする請求項１４に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項２５】
前記第１不純物はｎ型不純物であり、前記第２不純物はｐ型不純物であることを特徴とする請求項１４に記載の抵抗性チップを備えた半導体プローブの製造方法。
【請求項２６】
第１不純物をドーピングした基板の上面に抵抗性チップを形成する工程であって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域が形成された抵抗性チップを形成する第１工程と、
前記基板上に前記抵抗性チップの端まで誘電層を形成する第２工程と、
前記誘電層上に前記抵抗性チップの前記抵抗領域に該当する領域に開口の形成されたメタルシールドを形成する第３工程と、
前記基板の下面をエッチングし、前記抵抗性チップが末端部に位置するようにカンチレバーを形成する第４工程と、を含み、
前記第２工程は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯからなるグループから選択されたいずれか１つの物質で所定厚さの誘電層を形成する工程であり、
前記メタルシールドは、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣからなるグループから選択されたいずれか１つの物質であり、１０ｎｍから２００ｎｍの厚さに蒸着されたことを特徴とする抵抗性チップを備えた半導体プローブの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗性チップを備えた半導体プローブ及びその製造方法に係り、さらに詳細には、抵抗性チップの抵抗領域を開口したメタルシールドを備えた半導体プローブ及び製造方法に関する。
【背景技術】
【０００２】
現在、携帯用通信端末機、電子手帳などの小型製品への需要が高まるにつれ、超小型高集積不揮発性の記録媒体がさらに必要とされてきている。既存のハードディスクは、小型化が容易ではなく、フラッシュメモリは高集積度を達成し難いので、これに対する代案として走査プローブ（Ｓｃａｎｎｉｎｇ ｐｒｏｂｅ）を利用した情報記録装置が研究されている。
【０００３】
プローブは、さまざまなＳＰＭ（Ｓｃａｎｎｉｎｇ Ｐｒｏｂｅ Ｍｉｃｒｏｓｃｏｐｙ）技術に利用される。例えば、プローブと試料との間に印加される電圧差により、流れる電流を検出して情報を再生する走査型トンネル顕微鏡（ＳＴＭ：Ｓｃａｎｎｉｎｇ Ｔｕｎｎｅｌｉｎｇ Ｍｉｃｒｏｓｃｏｐｅ）、プローブと試料との間の原子的力を利用する原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、試料の磁場と磁化されたプローブとの間の力を利用する磁気力顕微鏡（ＭＦＭ：Ｍａｇｎｅｔｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、可視光線の波長による解像度限界を改善した近接場走査光学顕微鏡（ＳＮＯＭ：Ｓｃａｎｎｉｎｇ Ｎｅａｒ−Ｆｉｅｌｄ Ｏｐｔｉｃａｌ Ｍｉｃｒｏｓｃｏｐｅ）、試料とプローブとの間の静電力を利用した静電力顕微鏡（ＥＦＭ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）などに利用可能である。
【０００４】
このようなＳＰＭ技術を利用して情報を高速高密度に記録及び再生するためには、数十ｎｍ径の小さな領域に存在する表面電荷を検出できなければならず、記録及び再生速度を向上させるために、カンチレバーをアレイ状に製造できなければならない。
【０００５】
図１は、特許文献１に開示された抵抗性チップを備えた半導体プローブのチップ部分及び記録媒体のみを簡略に表した図面である。このような半導体プローブは、カンチレバー上に垂直に位置し、アレイ状の製造が可能で、かつ数十ｎｍ径を有するように製造できる。
【０００６】
図１を参照すれば、半導体プローブのチップ５０は、第１不純物がドーピングされたチップ５０の本体部５８と、チップ５０の尖頭部に位置し、第２不純物が低濃度にドーピングされて形成された抵抗領域５６と、抵抗領域５６を挟んでチップ５０の傾斜面に位置し、前記第２不純物が高濃度にドーピングされた第１半導体電極領域５２及び第２半導体電極領域５４とを備える。ここで、第１不純物がｐ型不純物である場合、第２不純物はｎ型不純物であり、第１不純物がｎ型不純物である場合、第２不純物はｐ型不純物である。
【０００７】
記録媒体５３の表面電荷５７の電荷量の差は、発生する電界の大きさの差を誘発し、電界の大きさの差は、抵抗領域５６の抵抗値の差を誘発するが、該抵抗値の変化から表面電荷の極性と大きさとを検出できる。
【０００８】
抵抗性チップ５０は、空乏領域６８が半導体電極領域５２，５４まで拡張されなくとも、不導体である空乏領域により、抵抗領域５６の面積が小さくなることにより、抵抗領域５６の抵抗値の変化が発生して表面電荷５７の極性と大きさとを検出できる。
【０００９】
しかし、従来の抵抗性チップを備えた半導体プローブは、抵抗性チップ５０の傾斜面に形成された半導体電極領域５２，５４が表面電荷５７の影響を受けて抵抗領域５６の空間分解能を低下させることがある。
【特許文献１】国際特許公開ＷＯ０３／０９６４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、前述の従来技術の問題点を改善するためのものであり、空間分解能に優れた抵抗性チップを有する半導体プローブを提供することである。
【００１１】
本発明が解決しようとする他の技術的課題は、空間分解能に優れた抵抗性チップを有する半導体プローブを製造する方法を提供することである。
【課題を解決するための手段】
【００１２】
前記技術的課題を解決するために、本発明の第１実施例による抵抗性チップを備えた半導体プローブは、第１不純物がドーピングされた抵抗性チップであって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域が形成された抵抗性チップと、前記抵抗性チップが末端部に位置するカンチレバーと、前記カンチレバー上で前記抵抗領域を覆う誘電層と、前記誘電層上で前記抵抗領域に該当する領域に開口の形成されたメタルシールドと、を備えることを特徴とする。
【００１３】
前記誘電層は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ、Ａｌ２Ｏ３、ＤＬＣ（Ｄｉｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯからなるグループから選択されたいずれか１つの物質から形成可能である。
【００１４】
前記メタルシールドは、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣからなるグループから選択されたいずれか１つの物質から形成可能である。
【００１５】
前記メタルシールドは、１０ｎｍから２００ｎｍの厚さに蒸着可能である。
【００１６】
前記技術的課題を解決するために、本発明の第２実施例による抵抗性チップを備えた半導体プローブは、第１不純物がドーピングされた抵抗性チップであって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域を備える抵抗性チップと、前記抵抗性チップが末端部に位置するカンチレバーと、前記抵抗性チップの傾斜面に順次に積層され、前記抵抗領域を露出させる誘電層及びメタルシールドと、を備えることを特徴とする。
【００１７】
前記他の技術的課題を解決するために、本発明の抵抗性チップを備えた半導体プローブの製造方法は、第１不純物をドーピングした基板の上面に抵抗性チップを形成する工程であって、前記抵抗性チップの尖頭部には、前記第１不純物と極性の異なる第２不純物が低濃度にドーピングされた抵抗領域が形成され、前記抵抗性チップの傾斜面には、前記第２不純物が高濃度にドーピングされた第１半導体電極領域及び第２半導体電極領域が形成された抵抗性チップを形成する第１工程と、前記基板上に前記抵抗性チップの端まで誘電層を形成する第２工程と、前記誘電層上に前記抵抗性チップの前記抵抗領域に該当する領域に開口の形成されたメタルシールドを形成する第３工程と、前記基板の下面をエッチングし、前記抵抗性チップが末端部に位置するようにカンチレバーを形成する第４工程と、を含むことを特徴とする。
【００１８】
前記第２工程は、前記抵抗性チップ上に所定厚さの誘電層を形成する工程と、前記誘電層をＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程で平坦化し、前記抵抗性チップの端を前記誘電層とほぼ同じ高さとする工程と、を備えることが望ましい。
【００１９】
前記第１工程は、第１不純物をドーピングした基板の上面にストライプ状のマスク膜を形成し、前記マスク膜を除外した基板の領域に前記第１不純物と異なる極性の第２不純物を高濃度にドーピングし、第１半導体電極領域及び第２半導体電極領域を形成する工程と、前記基板を熱処理し、前記第１半導体電極領域及び第２半導体電極領域間の距離を狭め、前記第１半導体電極領域及び第２半導体電極領域の外郭に前記第２不純物が低濃度にドーピングされた抵抗領域を形成する工程と、所定形状に前記マスク膜をパターニングし、前記パターニングされたマスク膜を除外した前記基板の上面をエッチングして抵抗性チップを形成する工程と、を含むことが望ましい。
【発明の効果】
【００２０】
本発明の抵抗性チップを備えた半導体プローブによれば、抵抗性チップが誘電層により保護され、記録媒体の表面にコンタクトする面が広く、プローブが記録媒体に加える圧力が小さくなる。また、メタルシールドにより、半導体プローブの分解能が向上する。
【００２１】
本発明の抵抗性チップを備えた半導体プローブの製造方法によれば、平面上に位置するメタルシールドの製造工程が容易である。
【００２２】
また、このように製造されたプローブを走査プローブ技術を用いて大容量、超小型情報記録装置に利用する場合、小さな領域に存在する電荷を検出または形成し、情報を記録及び再生できる装置を具現できる。
【発明を実施するための最良の形態】
【００２３】
以下、添付された図面を参照しつつ、本発明の望ましい実施形態による抵抗性チップを備えた半導体プローブ及びその製造方法を詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張されて図示されている。
【００２４】
図２は、本発明の第１実施形態による抵抗性チップを備えた半導体プローブのチップ部分だけを簡略に表した図面である。
【００２５】
図２を参照すれば、半導体プローブのチップ１５０は、カンチレバー１７０の一端上に垂直に形成されている。チップ１５０は、第１不純物がドーピングされた本体部１５８と、チップ１５０の尖頭部に位置し、第２不純物が低濃度にドーピングされて形成された抵抗領域１５６と、抵抗領域１５６を挟んでチップ１５０の傾斜面に位置し、前記第２不純物が高濃度にドーピングされた第１半導体電極領域１５２及び第２半導体電極領域１５４とを備える。ここで、第１不純物がｐ型不純物である場合、第２不純物はｎ型不純物であり、第１不純物がｎ型不純物である場合、第２不純物はｐ型不純物である。半導体電極領域１５２，１５４上には、誘電層１６０及びメタルシールド１６２が順次に形成されている。前記誘電層１６０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）多層絶縁膜、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯのうちいずれか一つから形成可能である。
【００２６】
前記メタルシールド１６２は、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣのうちいずれか一つから形成可能である。
【００２７】
前記誘電層１６０及びメタルシールド１６２は、前記抵抗領域１５６が露出されるように形成されている。前記メタルシールド１６２は、記録媒体の表面電荷（図１の５７）が抵抗領域１５６以外の領域、すなわち第１半導体電極領域１５２及び第２半導体電極領域１５４に電界を及ぼすことを遮断する。従って、表面電荷により発生する電界は、抵抗領域１５６の抵抗値の差を誘発するが、この抵抗値の変化から表面電荷の極性と大きさとが正確に検出されうる。
【００２８】
図３は、図２の半導体プローブのチップ１５０の末端部を拡大した図面である。
【００２９】
抵抗性チップ１５０は、空乏領域１６８が半導体電極領域１５２，１５４まで拡張されずとも、不導体である空乏領域１６８により抵抗領域１５６の面積を小さくすることにより、抵抗領域１５６の抵抗値の変化が発生し、表面電荷１５７の極性と大きさとを検出できる。抵抗領域１５６に形成される空乏領域１６８が、表面負電荷１５７が発生する電界により、順次第１半導体電極領域１５２及び第２半導体電極領域１５４側に拡張されていることが分かる。
【００３０】
一方、メタルシールド１６２は、抵抗領域１５６の両側の電極領域１５２，１５４に電界が及ぶことを遮断することにより、チップ１５０の分解能を向上させる。高分解能リソグラフィ工程を適用しても、抵抗性チップ１５０の高さ（ほぼ、１μｍ以下）により、図２及び図３に図示されたメタルシールド１６２の製造は容易ではないことがある。
【００３１】
図４は、本発明の第２実施形態による抵抗性チップを備えた半導体プローブのチップ部分だけを簡略に図示した図面である。
【００３２】
図４を参照すれば、半導体プローブのチップ２５０は、カンチレバー２７０の一端上に垂直に形成されている。チップ２５０は、第１不純物がドーピングされた本体部２５８と、チップ２５０の尖頭部に位置し、第２不純物が低濃度にドーピングされて形成された抵抗領域２５６と、抵抗領域２５６を挟んでチップ２５０の傾斜面に位置し、前記第２不純物が高濃度にドーピングされた第１半導体電極領域２５２及び第２半導体電極領域２５４を備える。カンチレバー２７０の所定領域上には、前記抵抗領域２５６の端を覆う誘電層２６０が形成されている。前記誘電層２６０は、抵抗領域２５６の端まで覆うように形成されることが望ましい。誘電層２６０上には、前記抵抗領域２５６に該当する部分に開口２６３が形成されたメタルシールド２６２が形成されている。
【００３３】
前記誘電層２６０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ多層絶縁膜、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯのうちいずれか一つから形成可能である。
【００３４】
前記メタルシールド２６２は、Ａｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣのうちいずれか一つから形成可能である。
【００３５】
前記開口２６３の直径は、ほぼ１００ｎｍ以下に形成され、この直径によって分解能が決まりうる。前記メタルシールド２６２の厚さは、１０ｎｍから２００ｎｍに形成されうる。
【００３６】
本発明の第２実施形態による半導体プローブの作用は、第１実施形態の半導体プローブの作用と実質的に同一なので、詳細な説明は省略する。
【００３７】
第２実施形態による半導体プローブのメタルシールド２６２は、誘電層２６０上に平面状に形成されるので、第１実施形態による半導体プローブより容易に製造できる。すなわち、半導体製造工程で公知の一般的なフォトリソグラフィ工程でも開口２６３の直径を具現できる。また、表面電荷が保存された記録媒体から接触式でデータを読むとき、平面上に形成された抵抗性プローブなので、記録媒体に加える圧力を減らすことができる。
【００３８】
図５Ａないし図５Ｊは、本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【００３９】
まず、第１不純物でドーピングされたシリコン基板３３１またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の表面に、シリコン酸化膜またはシリコン窒化膜などのマスク膜３３３を形成し、感光剤３３５をその上面に塗布した後、ストライプ状のマスク３３８をその上方に配置させる（図５Ａ参照）。
【００４０】
次に、露光、現像及びエッチング工程を行ってパターニングする。フォトリソ及びエッチング工程を介し、図５Ｂに図示されているように、ストライプ状のマスク膜３３３ａを基板３３１の上部に形成させた後、マスク膜３３３ａを除外した領域を第２不純物で高濃度ドーピングし、第１半導体電極領域３３２及び第２半導体電極領域３３４を形成する。第１半導体電極領域３３２及び第２半導体電極領域３３４は、比抵抗値が非常に低く形成されて導電体として作用する。
【００４１】
次に、熱処理工程を行い、第１半導体電極領域３３２及び第２半導体電極領域３３４間の幅をマスク膜３３３ａの幅より狭くする。図５Ｃに図示されているように、第２不純物の高濃度領域３３２，３３４が拡大されれば、高濃度領域と隣接した領域に第２不純物が広がり、第２不純物の低濃度領域を形成する。すなわち、抵抗領域３３６を形成する。マスク膜３３３ａ下部の抵抗領域３３６は互いに接触し、後述する抵抗性チップの尖頭部形成部を形成する。この抵抗領域３３６の接合は、後述する熱酸化工程でなされてもよい。
【００４２】
次に、基板３３１の上面にマスク膜３３３ａを覆うように感光剤３３９を塗布した後、上方に図５Ｄに図示されているように、マスク膜３３３ａと直交するようにストライプ状のフォトマスク３４０を配置させ、露光、現像及びエッチング工程を実施すれば、フォトマスク３４０と同じ形態の感光剤層３３９ａが形成される。（図５Ｅ参照）。
【００４３】
次に、ストライプ状の感光剤３３９ａにより覆われていないマスク膜３３３ａを乾式エッチングし、四角形状のマスク膜３３３ｂを形成する。（図５Ｆ参照）。
【００４４】
次に、図５Ｇに図示されているように、感光剤を除去した後、四角形状のマスク膜３３３ｂをマスクとして基板３３１を湿式または乾式エッチングし、チップ３３０の傾斜面に第１半導体電極領域３３２及び第２半導体電極領域３３４を位置させ、抵抗領域３３６をチップ３３０の尖頭部に整列させる（図５Ｈ参照）。
【００４５】
次に、マスク膜３３３ｂを除去した後、基板３３１を酸素雰囲気で加熱すれば、基板３３１の上面に所定厚さのシリコン酸化膜（図示せず）が形成され、この酸化膜を除去すれば、抵抗性領域３３６の端が尖るようになる。かかる熱酸化工程を行えば、チップのシャープニング（ｓｈａｒｐｅｎｉｎｇ）と共に、隔離された抵抗性領域３３６を重ねることも可能である。
【００４６】
次に、基板３３１上に抵抗性チップ３３０を覆う誘電層３６０を蒸着する。誘電層３６０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＯＮＯ多層絶縁膜、Ａｌ２Ｏ３、ＤＬＣ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、ＮｉＯのうちいずれか一つから形成可能である。前記チップ３３０の端上の誘電層３６０をＣＭＰ工程で平坦化する（図５Ｉ参照）。次に、誘電層３６０の上部に、メタル、例えばＡｌ、Ａｕ、Ｔｉ、Ｃｒ、Ｐｔ、Ｃｕ、Ｎｉ、ＩＴＯ、Ｒｕ、Ｉｒ、ＩｒＯ２、Ａｇ、Ｗ、ＷＣのうちいずれか１つのメタルを蒸着してメタルシールド３６２を形成する。メタルシールド３６２は、ほぼ１０ｎｍから２００ｎｍの厚さに蒸着する。次に、パターニング工程で前記抵抗領域３３６に対向する領域のメタルを除去し、所定大きさ、例えば数十ｎｍサイズの開口３６３をメタルシールド３６２に形成する（図５Ｉ参照）。
【００４７】
次に、基板３３１の下面をエッチングし、抵抗性チップ３３０が末端部に位置するようにカンチレバー３７０を形成し、第１半導体電極領域３３２及び第２半導体電極領域３３４を、基板３３１上で絶縁層３８２により絶縁された電極パッド３８４に連結させ、図５Ｊに図示されたような半導体プローブを完成する。そして、メタルシールド３６２上には、接地電圧のための電極パッド３９４を形成する。
【００４８】
本発明の実施形態による半導体プローブの製造方法では、チップ３３０の製造前に、第１半導体電極領域３３２及び第２半導体電極領域３３４を形成するイオン注入工程を行い、微細なフォトリソ及びエッチングを行うことができ、熱拡散工程でもって抵抗領域３３６を容易に形成できる。また、チップ３３０の製造後に、誘電層３６０及びメタル３６２を基板３３１上に積層した後、パターニング工程を用いてメタルに開口３６３を形成することにより、容易にメタルシールド３６２を形成できる。
【００４９】
図６は、本発明の第２実施形態によるメタルシールドを備えた抵抗性プローブと、メタルシールドのない抵抗性プローブの分解能を比較するために、シミュレーションに使用したプローブの断面図であり、図７は、図６のプローブでの電荷の変化によるドレイン電流値の変化を図示したグラフである。
【００５０】
図６を参照すれば、抵抗性チップ４３０の両側にソース及びドレイン電極４３２，４３４を形成し、チップ４３０を覆う誘電層４６０上に、チップ４３０の抵抗領域４３６に該当する開口４６３を有するメタルシールド４６２を形成した。メタルシールド４６２の開口４６３は、１００ｎｍとし、メタルシールド４６２から１５ｎｍ離隔された位置にフローティング電圧をメタルで形成した。フローティング電圧は、それぞれ＋１Ｖ、−１Ｖとし、フローティング電圧を矢印Ａ方向に移動させつつ、プローブ４３０のドレイン電流を計算した。測定結果、メタルシールドのない抵抗性チップの場合、＋電荷と−電荷との間の転移幅（ｔｒａｎｓｉｔｉｏｎ ｗｉｄｔｈ）が１１２ｎｍであるのに比べ、メタルシールドのある抵抗性チップの場合、＋電荷と−電荷との間の転移幅が２３ｎｍと非常にシャープに現れた。これは、メタルシールドにより抵抗性チップの分解能が向上していることを示している。
【００５１】
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、本発明が属する技術分野の当業者ならば、本発明の技術的思想により多様な形態のプローブを製造できるであろう。よって、本発明の範囲は説明された実施形態によって定められるのではなく、特許請求の範囲に記載された技術的思想により定められるものである。
【産業上の利用可能性】
【００５２】
本発明の抵抗性チップを備えた半導体プローブ及びその製造方法は、例えば超小型高集積不揮発性記録媒体に関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００５３】
【図１】特許文献１に開示された抵抗性チップを備えた半導体プローブのチップ部分及び記録媒体のみを簡略に表した断面図である。
【図２】本発明の第１実施形態による抵抗性チップを備えた半導体プローブのチップ部分だけを簡略に表した断面図である。
【図３】図２の半導体プローブのチップの末端部を拡大した断面図である。
【図４】本発明の第２実施形態による抵抗性チップを備えた半導体プローブのチップ部分のみを簡略に図示した図面である。
【図５Ａ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｂ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｃ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｄ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｅ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｆ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｇ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｈ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｉ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図５Ｊ】本発明の第２実施形態による半導体プローブの製造過程を順次に示す斜視図である。
【図６】本発明の第２実施形態によるメタルシールドを備えた抵抗性プローブと、メタルシールドのない抵抗性プローブの分解能を比較するためにシミュレーションに使用したプローブの断面図である。
【図７】図６のプローブでの電荷の変化によるドレイン電流値の変化を図示したグラフである。
【符号の説明】
【００５４】
５０，１５０，２５０  半導体プローブの針
５２，１５２，２５２  第１半導体電極領域
５３，１５３  記録媒体
５４，１５４，２５４  第２半導体電極領域
５６，１５６，２５６  抵抗領域
５７，１５７  表面電荷
５８，１５８  本体部
１６０，２６０  誘電層
１６２，２６２  メタルシールド
６８，１６８  空乏領域
１７０，２７０  カンチレバー
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図６】
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【図７】
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