(57)【要約】【課題】構成が簡単でありＤＡ変換器の非線形性をノイズシェープすることができる。【解決手段】セグメントスイッチドキャパシタ型ＤＡ変換器２０の各キャパシタに対して充電、放電、接地及び極性反転を行うスイッチＳ０−Ｓ４とを備え、コントローラ１０は、クロック期間で各キャパシタに対して２回の充電及び放電を行うことにより基準出力電圧の＋２倍の出力電圧を得る「＋２」の動作と、上記期間で各キャパシタに対して１回の充電及び放電の動作により基準出力電圧の１倍の出力電圧を得る「＋１」の動作と、充電及び放電の動作をせずに接地電位の出力電圧を得る「０」の動作と、各キャパシタに対して１回の充電を行った後当該キャパシタの極性を反転することにより基準出力電圧の−１倍の出力電圧を得る「−１」の動作を用いてローパスΔΣＡＤ変調器のためにＤＡ変換回路の非線形性を２次ノイズシェープするようにスイッチＳ０−Ｓ４を制御する。【選択図】図８
2006013704.tif 000002
【特許請求の範囲】
【請求項１】
帰還容量を有するオペアンプと、上記オペアンプに対して互いに並列接続された複数Ｍ＝２Ｌ個のキャパシタと、上記各キャパシタに対する充電のオン・オフを切り替える充電用スイッチと、上記各キャパシタからの放電のオン・オフを切り替える放電用スイッチとを備えたセグメントスイッチドキャパシタ型ＤＡ変換器を備えたＤＡ変換回路において、
上記各キャパシタに対して充電、放電、接地及び極性反転を行うスイッチ手段と、
所定の期間で各キャパシタに対して２回の充電及び放電を行うことにより所定の基準出力電圧の＋２倍の出力電圧を得る「＋２」の動作と、上記期間で各キャパシタに対して１回の充電及び放電の動作により上記基準出力電圧の１倍の出力電圧を得る「＋１」の動作と、充電及び放電の動作をせずに接地電位の出力電圧を得る「０」の動作と、上記各キャパシタに対して１回の充電を行った後当該キャパシタの極性を反転することにより上記基準出力電圧の−１倍の出力電圧を得る「−１」の動作とを用いて、ローパスΔΣＡＤ変調器のためにＤＡ変換回路の非線形性を２次ノイズシェープするための２次ＤＷＡアルゴリズムを実行するように、上記充電用スイッチと、上記放電用スイッチと、上記スイッチ手段とを制御する制御手段とを備えたことを特徴とするＤＡ変換回路。
【請求項２】
上記複数２Ｌ個のキャパシタは等価的にリング状で接続されてなり、
上記制御手段は、
（ａ）入力データＤ（ｎ）に基づいて、プラス側ポインタの指示値Ｐｏ＋（ｎ）と、プラス側信号開始位置Ｓｏ＋（ｎ）と、プラス側個数Ａｏ＋（ｎ）と、マイナス側ポインタの指示値Ｐｏ−（ｎ）と、マイナス側信号開始位置Ｓｏ−（ｎ）と、マイナス側個数Ａｏ−（ｎ）とを含む、上記２次ＤＷＡアルゴリズムを用いて各キャパシタのスイッチ手段を制御するための制御パラメータを計算し、
（ｂ）上記各キャパシタとそれに接続されたスイッチ手段とにてなる各容量セルにおいて、Ｓｏ＋（ｎ），ｍｏｄＭ（Ｓｏ＋（ｎ）＋１），ｍｏｄＭ（Ｓｏ＋（ｎ）＋２），…，ｍｏｄＭ（Ｓｏ＋（ｎ）＋Ａｏ＋（ｎ）−１）番目の容量セルに「正」を割り当てるとともに、Ｓｏ−（ｎ），ｍｏｄＭ（Ｓｏ−（ｎ）＋１），ｍｏｄＭ（Ｓｏ−（ｎ）＋２），…，ｍｏｄＭ（Ｓｏ−（ｎ）＋Ａｏ−（ｎ）−１）番目の容量セルに「負」を割り当て、
（ｃ）ｍ番目の容量セルに正が割り当てられた回数をＮｍｐとし、負が割り当てられた回数をＮｍｎとし、
（ｄ）Ｎｍｐ＝Ｎｍｎ＋２のときｍ番目の容量セルに対して「＋２」の動作を設定し、Ｎｍｐ＝Ｎｍｎ＋１のときｍ番目の容量セルに対して「＋１」の動作を設定し、Ｎｍｐ＝Ｎｍｎのときｍ番目の容量セルに対して「０」の動作を設定し、それ以外のときｍ番目の容量セルに対して「−１」の動作を設定することにより、上記充電用スイッチと、上記放電用スイッチと、上記スイッチ手段とを制御することを特徴とする請求項１記載のＤＡ変換回路。
【請求項３】
上記Ｌは３であり、ｍ＝８個のキャパシタを備え、８ビットのＤＡ変換回路であること特徴とする請求項１又は２記載のＤＡ変換回路。
【請求項４】
請求項１乃至３のうちのいずれか１つに記載のＤＡ変換回路と、
入力されるアナログ信号から、上記ＤＡ変換回路から出力される信号を減算し、減算結果の信号を出力する減算手段と、
上記減算手段から出力されるアナログ信号に対して所定の低域通過ろ波の処理を実行して出力するローパスフィルタと、
上記ローパスフィルタから出力されるアナログ信号をディジタル信号にＡＤ変換して出力するとともに、上記ディジタル信号を上記ＤＡ変換回路を介して減算手段に出力するＡＤ変換手段とを備えたことを特徴とするΔΣＡＤ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば通信装置、センサー装置、オーディオ装置などにおいて用いられるΔΣＡＤ変調器のためのＤＡ変換回路及びそれを用いたΔΣＡＤ変調器に関する。
【背景技術】
【０００２】
通信システムでの信号処理手法はアナログ式からディジタル式に急速にかわりつつある。そのシステム中のＡＤ変換回路のアナログフロントエンドへのシフトが実現できれば、従来アナログで実現されていた複雑な機能をディジタル信号処理手法で実現し、システム全体の集積度と性能を上げることが可能となる。この実現のためには、ＡＤ変換回路に対して優れた線形性、大きなダイナミックレンジ、広信号帯域とイメージ信号除去能力が要求される。
【０００３】
ΔΣ変調器を用いたＡＤ変換器であるΔΣＡＤ変調器は、高速化広帯域化が急速に進みこの要求を満たすものとして、従来の音響、計測応用だけでなく通信システムへの応用が広がりつつある。ΔΣＡＤ変調器はオーバーサンプリングとノイズシェープ手法で高精度を実現する。更なる高性能を追求するためにマルチビットΔΣＡＤ変調器を用いると、低いオーバーサンプリング比（Over Sampling Ratio；以下、ＯＳＲという。）で高分解能が得られ安定性の問題も軽減されるという特徴を有している（例えば、非特許文献１参照。）。
【０００４】
【特許文献１】特開平１０−０７５１７７号公報。
【非特許文献１】S. R. Norsworthy et al. (editors), “Delta-Sigma Data Converters, -Theory, Design and Simulation”, IEEE Press, 1997.
【非特許文献２】R. Shreier et al., “Speed vs. dynamic range trade-off in oversampling data converters”, in C. Toumazou et al. (editors), Trade-Offs in Analog Circuit Design, The Designer’s Companion, Kluwer Academic Publishers, pp.644-653, 2002.
【非特許文献３】Y. Greets et al., “Design of Multi-bit Delta-Sigma A/D Converters”, Kluwer Academic Publishers, 2002.
【非特許文献４】A. Yasuda et al., “A third-orderΔ-Σ modulator using second-order noise-shaping dynamic element matching”, IEEE Journal of Solid-State Circuits, Vol.33, pp.1876-1886, December 1998.
【非特許文献５】H. San et al., “An element rotation algorithm for multi-bit DAC nonlinearities in complex bandpass delta-sigma AD modulators”, IEEE 17th International Conference on VLSI Design, Mumbai, India, pp.151-156, January 2004.
【非特許文献６】H. San et al., “A Noise-Shaping Algorithm of Multi-bit DAC Nonlinearities in Complex Bandpass ΔΣAD Modulators”, IEICE Transactions on Fundamentals, Vol.E87-A, No.4, pp.792-800 April 2004.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、優れた線形性を有する１ビットＤＡ変換器とは対照的に、マルチビットΔΣＡＤ変調器の内部ＤＡ変換器の非線形性は変調器内でノイズシェープされず、ＡＤ変換器全体の精度を劣化させてしまうという問題が生じる。
【０００６】
図１（ａ）は従来技術に係るローパスΔΣＡＤ変調器の構成を示すブロック図であり、図１（ｂ）は図１（ａ）のローパスΔΣＡＤ変調器の等価回路図である。
【０００７】
図１（ａ）において、当該ローパスΔΣＡＤ変調器は、減算器ＳＵ１と、ローパスフィルタＬＰ１と、ＡＤ変換器ＡＤ１と、ＤＡ変換器ＤＡ１とを備えて構成される。アナログ入力信号Ａｉｎは減算器ＳＵ１に入力され、減算器ＳＵ１は入力されるアナログ入力信号Ａｉｎから、ＤＡ変換器ＤＡ１からのフィードバック信号を減算し、減算結果の信号を所定の低域通過特性を有するローパスフィルタＬＰ１を介してＡＤ変換器ＡＤ１に出力する。ＡＤ変換器ＡＤ１は、入力される信号をディジタル出力信号Ｄｏｕｔに変換して出力するとともに、ＤＡ変換器ＤＡ１に出力する。さらに、ＤＡ変換器ＤＡ１は入力されるディジタル出力信号Ｄｏｕｔをアナログ信号にＤＡ変換して減算器ＳＵ１にフィードバックする。
【０００８】
また、図１（ｂ）の等価ブロック図において、Ｘ（ｚ）はアナログ入力信号Ａｉｎに対応し、Ｙ（ｚ）はディジタル出力信号Ｄｏｕｔに対応する。また、ローパスフィルタＬＰ１は伝達関数Ｈ（ｚ）を有し、ＡＤ変換器ＡＤ１において量子化ノイズＥ（ｚ）が加算器ＳＭ１により加算され、ＤＡ変換器ＳＭ２において非線形誤差δ（ｚ）が加算器ＳＭ２により加算される。なお、図１（ｂ）において、Ｍ（ｚ）はＤＡ変換器ＤＡ１からの出力信号である。
【０００９】
ここで、図１のローパスΔΣＡＤ変調器における入力信号Ｘ（ｚ）と出力信号Ｙ（ｚ）との間の関係式は次式で表される。なお、当該明細書において、数式がイメージ入力された墨付き括弧の数番号と、数式が文字入力された大括弧の数式番号とを混在して用いており、また、当該明細書での一連の数式番号として「式（１）」の形式を用いて数式番号を式の最後部に付与して用いることとする。
【００１０】
【数１】
2006013704.tif 000003
【００１１】
上記式（１）から明らかなように、内部ＡＤ変換器ＡＤ１の量子化ノイズＥ（ｚ）はノイズシェープされるが、ＤＡ変換器の非線形誤差δ（ｚ）はノイズシェープされずそのまま出力されるので、高精度のΔΣＡＤ変調器の実現を困難にしてしまうことがわかる。そこで、ΔΣＡＤ変調器内部マルチビットＤＡ変換器の非線形性をノイズシェープするため、内部ＤＡ変換器ＤＡ１の前段にディジタル信号処理回路を設けてダイナミックエレメントマッチングを行うＤＷＡ（Data Weighted Averaging；データに対する重み付けの平均化）アルゴリズムが提案されてきている（例えば、非特許文献２−６参照。）。
【００１２】
次いで、セグメントスイッチドキャパシタ型ＤＡ変換器と容量のミスマッチについて以下に説明する。図２（ａ）は従来技術に係るセグメント型スイッチドキャパシタＤＡ変換器の構成を示す回路図であり、図２（ｂ）は図２（ａ）のセグメント型スイッチドキャパシタＤＡ変換器の電荷充電動作を示す回路図であり、図２（ｃ）は図２（ａ）のセグメントスイッチドキャパシタ型ＤＡ変換器の電荷放電動作を示す回路図である。
【００１３】
図２（ａ）で示す９レベル分解能を有するセグメントスイッチドキャパシタ型ＤＡ変換器は、互いに並列接続された８個の単位キャパシタＣ０−Ｃ７と、フィードバックキャパシタＣｒｅｆを有するオペアンプＯＰＡと、各単位キャパシタＣ０−Ｃ７に対して所定の基準電圧Ｖｒｅｆを供給するための充電用スイッチＳＷ１１と、各単位キャパシタＣ０−Ｃ７に充電された電荷をオペアンプＯＰＡに放電するための放電用スイッチＳＷ１２と、各単位キャパシタＣ０−Ｃ７に対してそれぞれ基準電圧Ｖｒｅｆを供給しもしくは接地するためのスイッチＳＷ０−ＳＷ７とを備えて構成される。
【００１４】
ここで、理想的にはすべての単位キャパシタＣｋの静電容量値は等しいが、実際にはＩＣチップ製造上においてプロセスのバラツキにより容量値が異なり、その静電容量値は次式で表される。
【００１５】
［数１］
Ｃｋ≡Ｃ＋ｅｋ（ｋ＝０，１，２，…，７）      （２）
【００１６】
ここで
［数２］
Ｃ≡（Ｃ０＋Ｃ１＋Ｃ２＋…＋Ｃ７）／８      （３）
［数３］
ｅ０＋ｅ１＋ｅ２＋…＋ｅ７＝０      （４）
である。
【００１７】
また、ｅｋは静電容量値Ｃｋのミスマッチ値（平均静電容量Ｃからのずれ）である。図２（ｂ）に示すように、ディジタル入力信号がｍのとき、充電用スイッチＳＷ１１がオンとされかつスイッチＳＷ１２がオフとされ、ｍ個のスイッチＳＷ０−ＳＷｍ−１が接点ａ側に切り替えられて単位キャパシタＣ０，Ｃ１，Ｃ２，…，Ｃｍ−１が基準電圧Ｖｒｅｆに接続され、他のスイッチ（７−ｍ＋１）個のスイッチＳＷｍ−ＳＷ７のみが接点ｂ側に切り替えられて単位キャパシタＣｍ，Ｃｍ＋１，…，Ｃ７が接地される。これにより、単位キャパシタＣ０，Ｃ１，Ｃ２，…，Ｃｍ−１に電荷が充電される。次いで、所定の期間後に、図２（ｃ）に示すように、充電用スイッチＳＷ１１がオフとされかつスイッチＳＷ１２がオンとされ、すべてのスイッチＳＷ０−ＳＷ７が接点ａ側に切り替えられて、単位キャパシタＣ０，Ｃ１，Ｃ２，…，Ｃｍ−１に充電された電荷がオペアンプＯＰＡに放電される。このとき、セグメントスイッチドキャパシタ型ＤＡ変換器の出力電圧Ｖｏｕｔは次式で表される。
【００１８】
【数２】
2006013704.tif 000004
【００１９】
また、当該ＤＡ変換器の非線形性δは下式で与えられる。
【００２０】
【数３】
2006013704.tif 000005
【００２１】
従って、上記式（３）から明らかなように、ミスマッチ値ｅ０，ｅ１，…，ｅ７（これは、等価的にＤＡ変換器ＤＡ１の非線形性δに対応する。）によるＡＤ変換器出力パワースペクトルは信号帯域内で平坦に表れることがわかる。
【００２２】
次いで、１次ローパスＤＷＡアルゴリズムについて以下に説明する。図３（ａ）従来技術に係るＤＡ変換器ＤＡ１を１次ＤＷＡアルゴリズムを用いて１次ノイズシェープするときのＤＡ変換回路を示すブロック図であり、図３（ｂ）は図３（ａ）のＤＡ変換回路の等価回路図である。
【００２３】
図３（ａ）において、非線形性δ（ｚ）を有するＤＡ変換器ＤＡ１の前段において、伝達関数（１／（１−ｚ−１））を有するディジタルローパスフィルタＬＰ１１を挿入するとともに、ＤＡ変換器ＤＡ１の後段において、伝達関数（１−ｚ−１）を有するアナログハイパスフィルタＨＰ１１を挿入している。ここで、ディジタル入力信号Ａ１と、ＤＡ変換器ＤＡ１の非線形性δ（ｚ）と、アナログ出力信号Ａ４との関係は次式で表される。
【００２４】
［数４］
Ａ４（ｚ）＝Ａ１（ｚ）＋（１−ｚ―１）δ（ｚ）      （７）
【００２５】
図３（ａ）のローパスフィルタＬＰ１１は、図３（ｂ）に示すように、加算器ＳＭ１１とその出力信号を所定のクロック期間だけ遅延させた後加算器ＳＭ１１にフィードバックする遅延回路ＤＬ１１とにより構成される。図３から明らかなように、ＤＡ変換器ＤＡ１の非線形性δ（ｚ）は、伝達関数（１−ｚ−１）を有するハイパスフィルタＨＰ１１により１次ノイズシェープされる。ここで、図３（ａ）のハイパスフィルタＨＰ１１は、図３（ｂ）に示すように、減算器ＳＵ１１と、それに入力される信号を所定のクロック期間だけ遅延させた後減算器ＳＵ１１に入力する遅延回路ＤＬ２１とにより構成される。
【００２６】
しかしながら、実際には、この回路を実現することはできない。例えばディジタル入力信号Ａ１（ｎ）が常に正数２である場合、時刻ｎの増加に伴い、ＤＡ変換器ＤＡ１への入力信号Ａ２（ｎ）は無限大になり、ＤＡ変換器ＤＡ１の入力レンジを超えてしまい、ＤＡ変換が不可能となる。そこで、図３の回路を等価的に実現できる１次ＤＷＡアルゴリズムが提案されており（例えば、非特許文献２参照。）、当該１次ＤＷＡアルゴリズムは以下の通りである。
【００２７】
セグメントスイッチドキャパシタ型ＤＡ変換器に対して以下のことを考える。
（Ａ）セグメントスイッチドキャパシタ型ＤＡ変換器の各容量セルＣＳｍ（ｍ＝０，１，２，…，７）を図４で示すようにリング状に配列する。ここで、各容量セルＣＳｍはキャパシタＣｍと、それをリング接続線ＲＲに接続するスイッチＳＷｍとからなる。また、リング接続線ＲＲは充電用スイッチＳＷ１１を介して基準電圧源Ｖｒｅｆに接続されるとともに、フィードバックキャパシタＣｒｅｆを有するオペアンプＯＰＡの非反転入力端子に接続される。
（Ｂ）ＤＡ変換器にオンになる容量セルの位置を記憶するポインタを設ける。時刻ｎのポインタの指示値をＰ（ｎ）とし、時刻ｎ＋１では入力データに対して、Ｐ（ｎ）番目からの容量セルを選択し、オンにする。この構成で次のような動作を行う。
（Ｃ）時刻ｎにおいて、入力データ信号がＡ１（ｎ）＝αｎとする（ｎ＝０，１，２，３，…）。
（Ｄ）αｎ個の容量セルＣＳ（ｍｏｄ８（Ｐ（ｎ）＋１）），ＣＳ（ｍｏｄ８（Ｐ（ｎ）＋２）），ＣＳ（ｍｏｄ８（Ｐ（ｎ）＋３）），…，ＣＳ（ｍｏｄ８（Ｐ（ｎ）＋αｎ））の各スイッチをオンにし、図２（ｂ）において基準電圧源Ｖｒｅｆに接続する。なお、本明細書では、ｘをｙで割った剰余を示す一般的な記法「ｘ  ｍｏｄｕｌｏ  ｙ」又は「ｘ  ｍｏｄ  ｙ」に代えてその簡略的な記法「ｍｏｄｙｘ」で記述する。
（Ｅ）時刻ｎ＋１のポインタの指示値をＰ（ｎ＋１）＝ｍｏｄ８（Ｐ（ｎ）＋αｎ）に設定する。このように、オンになるスイッチの容量セルを選択することで容量セルのミスマッチ値（すなわち、ＤＡ変換器ＤＡ１の非線形性δ（ｚ））が１次ノイズシェープされる。
【００２８】
ところで、ΔΣＡＤ変換器は、その高いＯＳＲのために、ＡＤ変換器の消費電力が比較的大きく、チップ面積も大きくなるという問題点があった。この問題点を解決するために、ＯＳＲを低減するΔΣＡＤ変調器のマルチビット化が目を集めているが、マルチビットＤＡ変換器では上述したように、デバイスのマッチング精度に起因した非線形性があり、これがＡＤ変換器全体の性能に悪影響を及ぼす問題がある。上記の問題は特に小型高速化のために微細化プロセスを採用すればより深刻となるという問題点があった。
【００２９】
この問題点を解決するために、上述のごとく、１次のノイズシェーピングをするローパスエレメントローテーション法が提案されているが、高いＳＮ比を得るには限界があった。一方、２次のノイズシェーピング法も提案はされているが、回路構成が複雑すぎて実用的ではないという問題点があった。
【００３０】
本発明の目的は以上の問題点を解決し、従来技術に比較して構成が簡単であって、しかもＤＡ変換器の非線形性をノイズシェープすることができるＤＡ変換回路及びそれを用いたΔΣＡＤ変調器を提供することにある。
【課題を解決するための手段】
【００３１】
第１の発明に係るＤＡ変換回路は、帰還容量を有するオペアンプと、上記オペアンプに対して互いに並列接続された複数Ｍ＝２Ｌ個のキャパシタと、上記各キャパシタに対する充電のオン・オフを切り替える充電用スイッチと、上記各キャパシタからの放電のオン・オフを切り替える放電用スイッチとを備えたセグメントスイッチドキャパシタ型ＤＡ変換器を備えたＤＡ変換回路において、
上記各キャパシタに対して充電、放電、接地及び極性反転を行うスイッチ手段と、
所定の期間で各キャパシタに対して２回の充電及び放電を行うことにより所定の基準出力電圧の＋２倍の出力電圧を得る「＋２」の動作と、上記期間で各キャパシタに対して１回の充電及び放電の動作により上記基準出力電圧の１倍の出力電圧を得る「＋１」の動作と、充電及び放電の動作をせずに接地電位の出力電圧を得る「０」の動作と、上記各キャパシタに対して１回の充電を行った後当該キャパシタの極性を反転することにより上記基準出力電圧の−１倍の出力電圧を得る「−１」の動作とを用いて、ローパスΔΣＡＤ変調器のためにＤＡ変換回路の非線形性を２次ノイズシェープするための２次ＤＷＡアルゴリズムを実行するように、上記充電用スイッチと、上記放電用スイッチと、上記スイッチ手段とを制御する制御手段とを備えたことを特徴とする。
【００３２】
上記ＤＡ変換回路において、上記複数２Ｌ個のキャパシタは等価的にリング状で接続されてなり、上記制御手段は、
（ａ）入力データＤ（ｎ）に基づいて、プラス側ポインタの指示値Ｐｏ＋（ｎ）と、プラス側信号開始位置Ｓｏ＋（ｎ）と、プラス側個数Ａｏ＋（ｎ）と、マイナス側ポインタの指示値Ｐｏ−（ｎ）と、マイナス側信号開始位置Ｓｏ−（ｎ）と、マイナス側個数Ａｏ−（ｎ）とを含む、上記２次ＤＷＡアルゴリズムを用いて各キャパシタのスイッチ手段を制御するための制御パラメータを計算し、
（ｂ）上記各キャパシタとそれに接続されたスイッチ手段とにてなる各容量セルにおいて、Ｓｏ＋（ｎ），ｍｏｄＭ（Ｓｏ＋（ｎ）＋１），ｍｏｄＭ（Ｓｏ＋（ｎ）＋２），…，ｍｏｄＭ（Ｓｏ＋（ｎ）＋Ａｏ＋（ｎ）−１）番目の容量セルに「正」を割り当てるとともに、Ｓｏ−（ｎ），ｍｏｄＭ（Ｓｏ−（ｎ）＋１），ｍｏｄＭ（Ｓｏ−（ｎ）＋２），…，ｍｏｄＭ（Ｓｏ−（ｎ）＋Ａｏ−（ｎ）−１）番目の容量セルに「負」を割り当て、
（ｃ）ｍ番目の容量セルに正が割り当てられた回数をＮｍｐとし、負が割り当てられた回数をＮｍｎとし、
（ｄ）Ｎｍｐ＝Ｎｍｎ＋２のときｍ番目の容量セルに対して「＋２」の動作を設定し、Ｎｍｐ＝Ｎｍｎ＋１のときｍ番目の容量セルに対して「＋１」の動作を設定し、Ｎｍｐ＝Ｎｍｎのときｍ番目の容量セルに対して「０」の動作を設定し、それ以外のときｍ番目の容量セルに対して「−１」の動作を設定することにより、上記充電用スイッチと、上記放電用スイッチと、上記スイッチ手段とを制御することを特徴とする。
【００３３】
また、上記ＤＡ変換回路において、上記Ｌは３であり、ｍ＝８個のキャパシタを備え、８ビットのＤＡ変換回路であること特徴とする。
【００３４】
第２の発明に係るΔΣＡＤ変調器は、請求項１乃至３のうちのいずれか１つに記載のＤＡ変換回路と、
入力されるアナログ信号から、上記ＤＡ変換回路から出力される信号を減算し、減算結果の信号を出力する減算手段と、
上記減算手段から出力されるアナログ信号に対して所定の低域通過ろ波の処理を実行して出力するローパスフィルタと、
上記ローパスフィルタから出力されるアナログ信号をディジタル信号にＡＤ変換して出力するとともに、上記ディジタル信号を上記ＤＡ変換回路を介して減算手段に出力するＡＤ変換手段とを備えたことを特徴とする。
【発明の効果】
【００３５】
従って、本発明によれば、従来技術に比較して構成が簡単であって、しかもＤＡ変換器の非線形性をノイズシェープすることができるＤＡ変換回路及びそれを用いたΔΣＡＤ変調器を提供することができる。これにより、例えば微細デバイスなど低精度のデバイス）でも、容易にマルチビットのＤＡ変換器の非線形性を抑圧でき、理想に近い高いＳＮ比を得ることが実用レベルで初めて可能になる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、同様の構成要素については同一の符号を付している。
【００３７】
本実施形態では、ローパスΔΣＡＤ変調器のために、ＤＡ変換器の非線形性を２次ノイズシェープする比較的回路実現が容易なＡＤ変換回路のためのアルゴリズムについて説明し、そのアルゴリズムを実現するための、スイッチドキャパシタ回路を用いたハードウェア回路について説明する。
【００３８】
図５（ａ）は本発明の一実施形態に係る、ＤＡ変換器ＤＡ１の非線形を２次ノイズシャープするときのＤＡ変換回路を示すブロック図であり、図５（ｂ）は図５（ａ）のＤＡ変換回路の等価回路図である。本実施形態では、１次ＤＷＡアルゴリズムを拡張して、２次ＤＷＡアルゴリズムを考案し、その実現回路を考案した。
【００３９】
図５（ａ）に示すように、ＤＡ変換器ＤＡ１の前段に２個のローパスフィルタ（ディジタル積分フィルタ）ＬＰ１１，ＬＰ１２を設けるとともに、ＤＡ変換器ＤＡ１の後段に２個のハイパスフィルタ（アナログ微分フィルタ）ＨＰ１１，ＨＰ１２を設ける。ここで、Ｘをディジタル入力信号とし、Ｙをアナログ出力信号とし、δ（ｚ）をＤＡ変換器ＤＡ１の非線形性とすると次式の関係が得られる。
【００４０】
［数５］
Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ−１）２・δ（ｚ）      （８）
【００４１】
図５（ａ）のローパスフィルタＬＰ１１は、図３と同様に、図５（ｂ）に示すように、加算器ＳＭ１１とその出力信号を所定のクロック期間だけ遅延させた後加算器ＳＭ１１にフィードバックする遅延回路ＤＬ１１とにより構成され、図５（ａ）のローパスフィルタＬＰ１２は、図５（ｂ）に示すように、加算器ＳＭ１２とその出力信号を所定のクロック期間だけ遅延させた後加算器ＳＭ１２にフィードバックする遅延回路ＤＬ１２とにより構成される。また、図５（ａ）のハイパスフィルタＨＰ１１は、図３と同様に、図５（ｂ）に示すように、減算器ＳＵ１１と、それに入力される信号を所定のクロック期間だけ遅延させた後減算器ＳＵ１１に入力する遅延回路ＤＬ２１とにより構成され、図５（ａ）のハイパスフィルタＨＰ１２は、図５（ｂ）に示すように、減算器ＳＵ１２と、それに入力される信号を所定のクロック期間だけ遅延させた後減算器ＳＵ１２に入力する遅延回路ＤＬ２２とにより構成される。
【００４２】
上記式（５）から明らかなように、ＤＡ変換器ＤＡ１の非線形性δ（ｚ）が２次ノイズシェープされることがわかる。上述と同様に、ＤＡ変換器ＤＡ１の入力レンジの制限で図５の構成も直接的には実現できない。１次ＤＷＡアルゴリズムの場合と同様に、各容量セルＣＳ０−ＣＳ７を図４で示すようにリング状に配列して等価的にこの構成を実現することを考える。
【００４３】
次いで、本発明者らが考案した２次ＤＷＡアルゴリズムについて以下に説明する。当該アルゴリズムでは、セグメントスイッチドキャパシタ型ＤＡ変換器の各容量セルＣＳ０−ＣＳ７は−１，０，１，２の多値をとることが特徴である。
【００４４】
まず、図４のリング形状のセグメントスイッチドキャパシタ型ＤＡ変換器において、どの容量セルを選択するかを示すポインタの設定について以下に説明する。
【００４５】
設定時刻ｎにおけるＤＡ変換器ＤＡ１への入力データをＤ（ｎ）とすると、次式の関係を有する。ここで、プラス側のポインタの指示値Ｐｏ＋（ｎ）、マイナス側のポインタの指示値Ｐｏ−（ｎ）、プラス側の信号開始位置Ｓｏ＋（ｎ）、マイナス側の信号開始位置Ｓｏ−（ｎ）、プラス側の割り当て回数Ａｏ＋（ｎ）、マイナス側の割り当て回数Ａｏ−（ｎ）を定義する。
【００４６】
（Ａ）プラス側：
【数４】
2006013704.tif 000006
［数６］
Ｓｏ＋（ｎ）＝ｍｏｄ８［Ｐｏ＋（ｎ）＋１］      （１０）
［数７］
Ａｏ＋（ｎ）＝Ｄ（ｎ）＋ｍｏｄ８（Ａｏ＋（ｎ−１））      （１１）
（Ｂ）マイナス側：
［数８］
Ｐｏ−（ｎ）＝Ｐｏ＋（ｎ−１）      （１２）
［数９］
Ｓｏ−（ｎ）＝ｍｏｄ８［Ｐｏ＋（ｎ−１）＋１］      （１３）
［数１０］
Ａｏ−（ｎ）＝ｍｏｄ８（Ａｏ＋（ｎ−１））      （１４）
【００４７】
次いで、各容量セルへの「正」，「負」の割り当てルールＲ１，Ｒ２について説明する。
【００４８】
（Ｒ１）Ｓｏ＋（ｎ），ｍｏｄ８（Ｓｏ＋（ｎ）＋１），ｍｏｄ８（Ｓｏ＋（ｎ）＋２），…，ｍｏｄ８（Ｓｏ＋（ｎ）＋Ａｏ＋（ｎ）−１）番目の容量セルに「正」を割り当てる。
（Ｒ２）Ｓｏ−（ｎ），ｍｏｄ８（Ｓｏ−（ｎ）＋１），ｍｏｄ８（Ｓｏ−（ｎ）＋２），…，ｍｏｄ８（Ｓｏ−（ｎ）＋Ａｏ−（ｎ）−１）番目の容量セルに「負」を割り当てる。
【００４９】
ここで、ｍ番目の容量セルＣＳｍは＋がｋ＋２回割り当てらてられたとすると、その容量セルは−がｋ回，ｋ＋１回、ｋ＋２回又はｋ＋３回割り当てられる。ここで、ｋは任意の自然数である。なお、上記割り当てルールＲ１，Ｒ２におけるｍｏｄ演算の除数（又は底）は３ビットのＤＡ変換のために８であるが、Ｍ＝２ＬビットのためのＤＡ変換のときは、Ｍとなる。
【００５０】
さらに、各容量セルの−１，０，１，２の値の決定方法について以下に説明する。
【００５１】
ｍ番目の容量セルＣＳｍ（ｍ＝１，２，…，７）が−１，０，１，２のどの値をとるかは以下の条件で決める。
（１）容量セルの値が「＋１」の条件は、上記割り当てルールＲ１，Ｒ２に従って、「正がｋ＋２回で、負がｋ＋１回」割り当てられたとき、もしくは「正が２回、負が１回」割り当てられたとき。
（２）容量セルの値が「２」の条件は、「正がｋ＋２回、負がｋ回」割り当てられたとき。
（３）容量セルの値が「０」の条件は、「正がｋ＋２回、負がｋ＋２回」割り当てられたとき。
（４）容量セルの値が「−１」の条件は、「正がｋ＋２回、負がｋ＋３回」割り当てられたとき。
【００５２】
さらに、当該アルゴリズムを用いたときのＤＡ変換器ＤＡ１の出力信号Ｖｏｕｔについて以下に説明する。
【００５３】
入力データＤ（ｎ）＝３のとき、図２の通常のセグメントスイッチドキャパシタ型ＤＡ変換器では出力信号は常に次式のようになる。
【００５４】
【数５】
2006013704.tif 000007
【００５５】
ここで、２次ＤＷＡアルゴリズムを用いたとき、例えば１番目の容量セルの値が−１で、２，３，４，５番目の容量セルの値が＋１で、その他の容量セルの値が０の場合が生じ得て、そのときの出力信号は次式で表される。
【００５６】
【数６】
2006013704.tif 000008
【００５７】
また、別のタイミングでは入力データＤ（ｎ）が同じ２でも、３番目の容量セルの値が２で、４番目の容量セルの値が＋１で、その他の容量セルの値が０の場合が生じ得て、そのときは出力信号は次式で表される。
【００５８】
【数７】
2006013704.tif 000009
【００５９】
次いで、上述の２次ＤＷＡアルゴリズムを用いたセグメントスイッチドキャパシタ型ＤＡ変換器の動作例について以下に説明する。図６は図５のＤＡ変換回路の動作例を示す図であって、入力信号に対する各容量セルＣＳｍ（ｍ＝０，１，２，…，７）への設定を示す図である。図６では、ＤＡ変換器への入力信号が３，４，２，５，６，１，…と推移した場合、上記２次ＤＷＡアルゴリズムに従った容量セルの値を示す。このときの動作は以下の通りになる。
【００６０】
（ＳＳ１）最初の時刻ｎ＝０でディジタル入力Ｄ（０）が３であるとすると、そのまま３は出力され、容量セルＣＳ０，ＣＳ１，ＣＳ２の値は「＋１」になる。
（ＳＳ２）次いで、４が入力されると（Ｄ（１）＝４）、３番目の容量セルＣＳ３からここまでの入力の積分値である３＋４＝７個が「＋」になる。すなわち、容量セルＣＳ３，ＣＳ４，ＣＳ５，ＣＳ６，ＣＳ７，ＣＳ０，ＣＳ１に「＋」を割り当てられる。また、１つ前で使われた入力信号である３により容量セルＣＳ０，ＣＳ１，ＣＳ２に「−」が割り当てられる。「＋」と「−」の両方が１回ずつ割り当てられた容量セルＣＳ０，ＣＳ１の値は「０」になり、「−」のみが１回割り当てられた容量セルＣＳ２の値は「−１」になり、「＋」のみが１回割り当てられた容量セルＣＳ３，ＣＳ４，ＣＳ５，ＣＳ６，ＣＳ７の値は「＋１」になる。
（ＳＳ３）次いで、２が入力されると（Ｄ（２）＝２）、２番目の容量セルＣＳ２からここまでの入力データの積分値である３＋４＋２＝９個が「＋」になる。すなわち、容量セルＣＳ２，ＣＳ３，ＣＳ４，ＣＳ５，ＣＳ６，ＣＳ７，ＣＳ０，ＣＳ１，ＣＳ２には「＋」を割り当てられる。また、１つ前で使われた入力信号の積分値である７により容量セルＣＳ３，ＣＳ４，ＣＳ５，ＣＳ６，ＣＳ７，ＣＳ０，ＣＳ１には「−」が割り当てられる。容量セルＣＳ２には＋が２回割り当てられるので、値は「＋２」になる。容量セルＣＳ０，ＣＳ１は「＋」１回と「−」１回が割り当てられるので値は「０」になる。
【００６１】
次いで、２次ＤＷＡアルゴリズムをセグメントスイッチドキャパシタ型ＤＡ変換器に対して適用したＤＡ変換回路５０について以下に説明する。図７は本発明の一実施形態に係るＤＡ変換回路５０の構成を示すブロック図である。図７において、ＤＡ変換回路５０は、入力データＤ（ｎ）に基づいて２次ＤＷＡアルゴリズムを実行してセグメントスイッチドキャパシタ型ＤＡ変換器２０の各スイッチを制御するコントローラ１０と、コントローラ１０により制御されＤＡ変換後の出力信号Ｖｏｕｔを出力するセグメントスイッチドキャパシタ型ＤＡ変換器２０とを備えて構成される。なお、コントローラ１０は、ディジタル順序回路と、クロック発生回路とを組み合わせ構成してもよい。
【００６２】
図８は図７のセグメントスイッチドキャパシタ型ＤＡ変換器２０の詳細構成を示す回路図である。図８のセグメントスイッチドキャパシタ型ＤＡ変換器２０は、図２（ａ）のセグメントスイッチドキャパシタ型ＤＡ変換器に比較して以下の点が異なる。
（１）図２における各キャパシタＣｍ（ｍ＝０，１，２，…，７）に対する充電又は接地のためのスイッチＳＷｍに代えて、これら充電、放電及び接地の機能に加えて、各キャパシタＣｍを反転（後述するマイナス動作のため）の機能を提供するために、各キャパシタＣｍの一方の側に、充電用スイッチＳＷ１１を介して基準電圧源Ｖｒｅｆが接続されたスイッチＳ１−ｍと、接地に接続されたスイッチＳ３−ｍとが挿入される一方、各キャパシタＣｍの他方の側に、充電用スイッチＳＷ１１を介して基準電圧源Ｖｒｅｆが接続されたスイッチＳ４−ｍと、接地に接続されたスイッチＳ２−ｍとが挿入される。ここで、スイッチＳ１−ｍ乃至Ｓ４−ｍ（ｍ＝０，１，２，…，７）は、キャパシタＣｍに対する充電、放電、接地及びキャパシタＣｍの極性反転のためのスイッチである。
（２）ここで、正での充電又は放電のとき、スイッチＳ１−ｍ及びスイッチＳ２−ｍがオンされる一方、スイッチＳ３−ｍ及びスイッチＳ４−ｍがオフされる。また、反転された負での充電又は放電のとき、スイッチＳ１−ｍ及びスイッチＳ２−ｍがオフされる一方、スイッチＳ３−ｍ及びスイッチＳ４−ｍがオンされる。
（３）充電用スイッチＳＷ１１及び放電用ＳＷ１２の動作は基本的には図２の動作と同様であるが、マルチクロック動作では、１つのクロック期間で２回の充放電が実行される。
【００６３】
すなわち、上述した２次ＤＷＡアルゴリズムを実現するために、容量セルからの２倍の出力信号及びマイナスの出力信号必要になる。これをセグメントスイッチドキャパシタ型ＤＡ変換器で実現するためにそれぞれ、以下で詳述する「マルチクロック動作（２クロック動作）」と「マイナス動作」を用いる。
【００６４】
図９は、図８のセグメントスイッチドキャパシタ型ＤＡ変換器２０の容量セルＣＳｍにおけるマルチクロック動作を示す図であって、図９（ａ）はその第１の電荷充電動作を示す回路図であり、図９（ｂ）はその第１の電荷放電動作を示す回路図であり、図９（ｃ）はその第２の電荷充電動作を示す回路図であり、図９（ｄ）はその第２の電荷放電動作を示す回路図である。なお、図９では、説明の簡単化のために１つの容量セルＣＳｍのみを図示している。
【００６５】
図９（ａ）において充電用スイッチＳＷ１１をオンしかつ放電用スイッチＳＷ１２をオフして１回目の充電を行った後、図９（ｂ）において充電用スイッチＳＷ１１をオフしかつ放電用スイッチＳＷ１２をオンして１回目の放電を行い、オペアンプＯＰＡで単位電圧を保持する。次いで、図９（ｃ）においてスイッチ充電用ＳＷ１１をオンしかつ放電用スイッチＳＷ１２をオフして２回目の充電を行った後、図９（ｄ）において充電用スイッチＳＷ１１をオフしかつ放電用スイッチＳＷ１２をオンして２回目の放電を行い、オペアンプＯＰＡで単位電圧の２倍の電圧を保持する。すなわち、容量セルＣＳｍに対して「＋２」の動作を実行するマルチクロック動作では、１クロックの間に２回電荷を貯めて送り出す動作で、出力電圧として２倍の電荷を送り出すことができる。
【００６６】
図１０は、図８のセグメントスイッチドキャパシタ型ＤＡ変換器２０の容量セルＣＳｍにおけるマイナス動作を示す図であって、図１０（ａ）はその電荷充電動作を示す回路図であり、図１０（ｂ）はその電荷保持動作を示す回路図であり、図１０（ｃ）はその電荷放電動作を示す回路図である。なお、図１０では、説明の簡単化のために１つの容量セルＣＳｍのみを図示している。
【００６７】
図１０（ａ）において充電用スイッチＳＷ１１をオンしかつ放電用スイッチＳＷ１２をオフして充電を行った後、図１０（ｂ）において２つのスイッチＳＷ１１，ＳＷ１２をともにオフにした電荷保持状態でキャパシタＣｍの接続を反転してマイナスの極性を得て、図１０（ｃ）においてスイッチ充電用ＳＷ１１をオフしかつ放電用スイッチＳＷ１２をオンして放電を行い、オペアンプＯＰＡに出力する。すなわち、容量セルＣＳｍに対して「−１」の動作を実行するマイナス動作では、一度電荷を充電して保持した後に、キャパシタＣｍの接続をプラスとマイナスを逆に接続することでマイナス出力電圧を実現する。
【００６８】
以上説明した２次ＤＷＡアルゴリズムを用いた動作をまとめると以下のようになる。
（１）「＋２」の動作：上述のマルチクロックの動作により所定の基準出力電圧（正確には、図９及び図１０に示すように、（Ｃ／Ｃｒｅｆ）Ｖｒｅｆである。）の＋２倍の出力電圧を得る。
（２）「＋１」の動作：通常の１回の充電、放電の動作により上記基準出力電圧の１倍の出力電圧を得る。
（３）「０」の動作：充電、放電の動作をせずに接地電位の出力電圧を得る。
（４）「−１］の動作：上述のマイナスの動作により上記基準出力電圧の−１倍の出力電圧を得る。
【００６９】
図１１は、図７のコントローラ１０によって実行されるＤＡ変換器制御処理を示すフローチャートである。ステップＳ１又はステップＳ１０ＡからステップＳ１０までの処理が１クロック信号の期間で実行される。
【００７０】
図１１のステップＳ１では、まず、時刻パラメータｎを１にリセットした後、ステップＳ２において入力データＤ（ｎ）に基づいて式（９）〜（１４）を用いて制御パラメータを計算する。次いで、ステップＳ３では、各容量セルＣＳｍ（ｍ＝０，１，２，…，７）に対して上述の割り当てルール（Ｒ１）及び（Ｒ２）に基づいて正又は負の割り当てを行う。そして、ステップＳ４では、セル番号パラメータｍを０にリセットし、ステップＳ５においてｍ番目の容量セルＣＳｍに正が割り当てられた回数をＮｍｐとし、負が割り当てられた回数をＮｍｎとし、ステップＳ６において図１２のサブルーチンである「容量セルＣＳｍに対する設定処理」を実行した後、ステップＳ７に進む。さらに、Ｓ７においてセル番号パラメータｍはｍ≧７であるか否かが判断され、ＮＯのときはステップＳ８に進む一方、ＹＥＳのときはステップＳ９に進む。ステップＳ８では、セル番号パラメータｍを１だけインクリメントし、ステップＳ５に戻り上述の処理を繰り返す。一方、ステップＳ９では、クロック信号の立ち上がりも同期して、設定された各動作に基づいて、ＤＡ変換器２０に対して各スイッチを制御するための制御信号を出力し、ステップＳ１０において時刻パラメータｎがその最大値ｎｍａｘであるか否かが判断され、ＮＯのときはステップＳ１０Ａに進む一方、ＹＥＳのときは当該制御処理を終了する。ステップＳ１０Ａでは、時刻パラメータｎを１だけインクリメントした後、ステップＳ２に戻り、上述の処理を繰り返す。
【００７１】
図１２は、図１１のサブルーチンである容量セルＣｍに対する設定処理（ステップＳ５）を示すフローチャートである。
【００７２】
図１２のステップＳ１１において、Ｎｍｐ＝Ｎｍｎ＋２であるか否かが判断され、ＹＥＳのときはステップＳ１４に進む一方、ＮＯのときはステップＳ１２に進む。次いで、ステップＳ１２では、Ｎｍｐ＝Ｎｍｎ＋１であるか否かが判断され、ＹＥＳのときはステップＳ１５に進む一方、ＮＯのときはステップＳ１３に進む。さらに、Ｓ１３においてＮｍｐ＝Ｎｍｎであるか否かが判断され、ＹＥＳのときはステップＳ１６に進む一方、ＮＯのときはステップＳ１７に進む。ステップＳ１４においては、ｍ番目の容量セルＣｍに対して「＋２」の動作を設定した後、元のメインルーチンに戻る。また、ステップＳ１５では、ｍ番目の容量セルＣｍに対して「＋１」の動作を設定した後、元のメインルーチンに戻る。そして、ステップＳ１６においてｍ番目の容量セルＣｍに対して「０」の動作を設定した後、元のメインルーチンに戻る。さらに、ステップＳ１７では、ｍ番目の容量セルＣｍに対して「−１」の動作を設定した後、元のメインルーチンに戻る。
【００７３】
以上の実施形態においては、「＋２」の動作と、「＋１」の動作と、「０」の動作と、「−１」の動作とを用いて、ローパスΔΣＡＤ変調器のためにＤＡ変換回路の非線形性を２次ノイズシェープするための上述の２次ＤＷＡアルゴリズムを実行するように、コントローラ１０により、３ビットのＤＡ変換のために８個のキャパシタＣ０−Ｃ７を備えたセグメントスイッチドキャパシタ型ＤＡ変換器２０の各スイッチＳＷ１１，ＳＷ１２，Ｓ１−ｍ乃至Ｓ４−ｍ（ｍ＝０，１，２，…，７）を制御している。これにより、ローパスΔΣＡＤ変調器のためにＤＡ変換回路の非線形性を２次ノイズシェープする３ビット（９レベル）のＤＡ変換回路を実現している。本発明はこれに限らず、「＋２」の動作と、「＋１」の動作と、「０」の動作と、「−１」の動作とを用いて、ローパスΔΣＡＤ変調器のためにＤＡ変換回路の非線形性を２次ノイズシェープするための上述の２次ＤＷＡアルゴリズムを実行するように、コントローラ１０により、複数ＬビットのＤＡ変換のために２Ｌ個のキャパシタＣ０−Ｃ７を備えたセグメントスイッチドキャパシタ型ＤＡ変換器２０の各スイッチＳＷ１１，ＳＷ１２，Ｓ１−ｍ乃至Ｓ４−ｍ（ｍ＝０，１，２，…，Ｌ）を制御することにより、ローパスΔΣＡＤ変調器のためにＤＡ変換回路の非線形性を２次ノイズシェープするＬビット（２Ｌレベル）のＤＡ変換回路を実現してもよい。
【実施例１】
【００７４】
さらに、本発明者らは、２次ＤＷＡアルゴリズムの有効性を検証するために、３ビット２次ローパスΔΣ変調器を用いて、マットラブ（ＭＡＴＬＡＢ；登録商標）によるシミュレーションを行った。
【００７５】
図１３は図６のＤＡ変換回路５０のシミュレーション結果であって、理想状態における正規化周波数（入力周波数Ｆｉｎをサンプリング周波数Ｆｓにより正規化したものであり、以下、同様である。）に対する相対電力特性を示すスペクトル図であり、図１４は図６のＤＡ変換回路５０のシミュレーション結果であって、ＤＡ変換器ＤＡ１の非線形を示す正規化周波数に対する相対電力特性を示すスペクトル図である。また、図１５は図６のＤＡ変換回路５０のシミュレーション結果であって、１次ＤＷＡアルゴリズムを用いてＤＡ変換器ＤＡ１に対して１次ノイズシェープしたときにおける正規化周波数に対する相対電力特性を示すスペクトル図であり、図１６は図６のＤＡ変換回路５０のシミュレーション結果であって、２次ＤＷＡアルゴリズムを用いてＤＡ変換器ＤＡ１に対して２次ノイズシェープしたときにおける正規化周波数に対する相対電力特性を示すスペクトル図である。
【００７６】
図１３乃至図１６から明らかなように、この結果から１次ＤＷＡアルゴリズムを用いた場合に比べて２次ＤＷＡアルゴリズムを用いた場合の方が信号帯域内でのＤＡ変換器非線形性ノイズの影響が低下して信号電力対雑音及び歪電力比（以下、ＳＮＤＲという。）の劣化が抑えられていることがわかる。
【００７７】
図１７は、図６のＤＡ変換回路５０のシミュレーション結果であって、図１３乃至図１６の場合におけるＯＳＲに対するＳＮ比を示すグラフである。図１７から明らかなように、例えば、ＯＳＲが２８のときに、ＳＮＤＲはＤＡ変換器の非線形性のない理想状態ではＳＮ比が１１６．６ｄＢであり、ＤＡ変換器ＤＡ１の非線形性があるがＤＷＡアルゴリズムを用いていない場合（図中で「ＤＡ変換器の非線形性」と示す。）のＳＮ比は２４．７ｄＢであり、同じＤＡ変換器ＤＡ１の非線形性で１次ＤＷＡアルゴリズムを用いた場合（図中で「１次ＤＷＡアルゴリズム」と示す。）のＳＮ比は１０２．７ｄＢであり、２次ＤＷＡアルゴリズムを用いた場合（図中で「２次ＤＷＡアルゴリズム」と示す。）のＳＮ比は１１６．０ｄＢという結果になり、２次ＤＷＡアルゴリズムの有効性が示された。
【００７８】
以上説明したように、本実施形態では、比較的回路実現が容易な２次ＤＷＡアルゴリズムを検討し、その有効性をシミュレーションで確認した。また、それのセグメントスイッチドキャパシタ型ＤＡ変換器を用いた回路実現法を示した。
【産業上の利用可能性】
【００７９】
以上詳述したように、本発明によれば、従来技術に比較して構成が簡単であって、しかもＤＡ変換器の非線形性をノイズシェープすることができるＤＡ変換回路及びそれを用いたΔΣＡＤ変調器を提供することができる。これにより、例えば微細デバイスなど低精度のデバイス）でも、容易にマルチビットのＤＡ変換器の非線形性を抑圧でき、理想に近い高いＳＮ比を得ることが実用レベルで初めて可能になる。
【図面の簡単な説明】
【００８０】
【図１】（ａ）は従来技術に係るローパスΔΣＡＤ変調器の構成を示すブロック図であり、（ｂ）は（ａ）のローパスΔΣＡＤ変調器の等価回路図である。
【図２】（ａ）は従来技術に係るセグメント型スイッチドキャパシタＤＡ変換器の構成を示す回路図であり、（ｂ）は（ａ）のセグメント型スイッチドキャパシタＤＡ変換器の電荷充電動作を示す回路図であり、（ｃ）は（ａ）のセグメントスイッチドキャパシタ型ＤＡ変換器の電荷放電動作を示す回路図である。
【図３】（ａ）従来技術に係るＤＡ変換器ＤＡ１を１次ＤＷＡアルゴリズムを用いて１次ノイズシェープするときのＤＡ変換回路を示すブロック図であり、（ｂ）は（ａ）のＤＡ変換回路の等価回路図である。
【図４】図３のＤＡ変換回路で用いる容量セルがリング状に配置されたセグメントスイッチドキャパシタ型ＤＡ変換器の構成を示す回路図である。
【図５】（ａ）は本発明の一実施形態に係る、ＤＡ変換器ＤＡ１の非線形を２次ノイズシャープするときのＤＡ変換回路を示すブロック図であり、（ｂ）は（ａ）のＤＡ変換回路の等価回路図である。
【図６】図５のＤＡ変換回路の動作例を示す図であって、入力信号に対する各容量セルＣＳｍ（ｍ＝０，１，２，…，７）への設定を示す図である。
【図７】本発明の一実施形態に係るＤＡ変換回路５０の構成を示すブロック図である。
【図８】図７のセグメントスイッチドキャパシタ型ＤＡ変換器２０の詳細構成を示す回路図である。
【図９】図８のセグメントスイッチドキャパシタ型ＤＡ変換器２０の容量セルＣＳｍにおけるマルチクロック動作を示す図であって、（ａ）はその第１の電荷充電動作を示す回路図であり、（ｂ）はその第１の電荷放電動作を示す回路図であり、（ｃ）はその第２の電荷充電動作を示す回路図であり、（ｄ）はその第２の電荷放電動作を示す回路図である。
【図１０】図８のセグメントスイッチドキャパシタ型ＤＡ変換器２０の容量セルＣＳｍにおけるマイナス動作を示す図であって、（ａ）はその電荷充電動作を示す回路図であり、（ｂ）はその電荷保持動作を示す回路図であり、（ｃ）はその電荷放電動作を示す回路図である。
【図１１】図７のコントローラ１０によって実行されるＤＡ変換器制御処理を示すフローチャートである。
【図１２】図１１のサブルーチンである容量セルＣｍに対する設定処理（ステップＳ５）を示すフローチャートである。
【図１３】図６のＤＡ変換回路５０のシミュレーション結果であって、理想状態における正規化周波数に対する相対電力特性を示すスペクトル図である。
【図１４】図６のＤＡ変換回路５０のシミュレーション結果であって、ＤＡ変換器ＤＡ１の非線形を示す正規化周波数に対する相対電力特性を示すスペクトル図である。
【図１５】図６のＤＡ変換回路５０のシミュレーション結果であって、１次ＤＷＡアルゴリズムを用いてＤＡ変換器ＤＡ１に対して１次ノイズシェープしたときにおける正規化周波数に対する相対電力特性を示すスペクトル図である。
【図１６】図６のＤＡ変換回路５０のシミュレーション結果であって、２次ＤＷＡアルゴリズムを用いてＤＡ変換器ＤＡ１に対して２次ノイズシェープしたときにおける正規化周波数に対する相対電力特性を示すスペクトル図である。
【図１７】図６のＤＡ変換回路５０のシミュレーション結果であって、図１３乃至図１６の場合におけるＯＳＲに対するＳＮ比を示すグラフである。
【符号の説明】
【００８１】
１０…コントローラ、
２０…セグメントスイッチドキャパシタ型ＤＡ変換器、
５０…ＤＡ変換回路、
ＡＤ１…ＡＤ変換器、
Ｃ０乃至Ｃ７…キャパシタ、
Ｃｒｅｆ…フィードバックキャパシタ、
ＣＳ０乃至ＣＳ７…容量セル、
ＤＡ１…ＤＡ変換器、
ＨＰ１１，ＨＰ１２…ハイパスフィルタ、
ＬＰ１，ＬＰ１１，ＬＰ１２…ローパスフィルタ、
ＯＰＡ…オペアンプ、
ＲＲ…リング接続線、
Ｓ１−０，Ｓ２−０，Ｓ３−０，Ｓ４−０乃至Ｓ１−７，Ｓ２−７，Ｓ３−７，Ｓ４−７…スイッチ、
ＳＷ１１…充電用スイッチ、
ＳＷ１２…放電用スイッチ、
ＳＭ１，ＳＭ２…加算器、
ＳＵ１…減算器。
【図１】
2006013704.tif 000010
【図２】
2006013704.tif 000011
【図３】
2006013704.tif 000012
【図４】
2006013704.tif 000013
【図５】
2006013704.tif 000014
【図６】
2006013704.tif 000015
【図７】
2006013704.tif 000016
【図８】
2006013704.tif 000017
【図９】
2006013704.tif 000018
【図１０】
2006013704.tif 000019
【図１１】
2006013704.tif 000020
【図１２】
2006013704.tif 000021
【図１３】
2006013704.tif 000022
【図１４】
2006013704.tif 000023
【図１５】
2006013704.tif 000024
【図１６】
2006013704.tif 000025
【図１７】
2006013704.tif 000026