(57)【要約】【課題】  高い電圧のストレスを印加せずに、微細化されたトランジスタを有する半導体装置の初期不良を適切に取り除くことができる半導体装置のバーンイン方法を提供する。【解決手段】  ユニポーラトランジスタを有するＳＲＡＭを用いて形成されているメモリセルを有する半導体装置のバーンイン方法であって、不良となる前記メモリセルを判別する間、前記メモリセルがデータを書き込める状態にするように前記半導体装置に書き込み信号を入力し、ワード線と電気的に接続された前記メモリセルを、ワード信号の供給により選択して、前記メモリセルと電気的に接続された一組のビット対線の両方に電圧を印加する。【選択図】      図２
2006236427.tif 000002
【特許請求の範囲】
【請求項１】
ユニポーラトランジスタを含むメモリを有する半導体装置のバーンイン方法であって、
前記メモリが不良であるか否かを判別する間、前記ユニポーラトランジスタのソースとドレインの間に電流が流れる程度の電圧を前記ユニポーラトランジスタのゲートに印加し、前記ユニポーラトランジスタの前記ソースと前記ドレインとの間に前記電流を流すステップと、
を有する半導体装置のバーンイン方法。
【請求項２】
ユニポーラトランジスタを有するＳＲＡＭを用いて形成されているメモリセルを有する半導体装置のバーンイン方法であって、
前記メモリが不良であるか否かを判別する間、前記メモリセルがデータを書き込める状態にするように前記半導体装置に書き込み信号を入力し、ワード線と電気的に接続された前記メモリセルを、ワード信号の供給により選択して、前記メモリセルと電気的に接続された一組のビット対線の両方に電圧を印加するステップと、
を有する半導体装置のバーンイン方法。
【請求項３】
請求項２に記載の半導体装置のバーンイン方法であって、
前記データを書き込むステップでは、前記半導体装置が有する全てのメモリセルにデータを書き込む半導体装置のバーンイン方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化が進むＳＲＡＭ等の半導体装置の初期不良を適切に取り除くためのバーンイン方法に関する。
【背景技術】
【０００２】
上記のバーンイン方法では、例えば、特許文献１に開示されているように、半導体装置等を、通常の動作条件よりも厳しい条件である高い温度や高い電圧で動作させることにより当該半導体装置等に強いストレスを与え、これにより、初期故障を短時間で発生させ、故障した半導体装置等を出荷される前に取り除く。
【０００３】
【特許文献１】特開２００１−３７３４９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のバーンイン方法では、印加される高い電圧如何により、例えば、微細化されたＳＲＡＭが有している薄膜化されたゲート絶縁膜が簡単に絶縁破壊されてしまう。すなわち、正常な製品まで、バーンインにより破壊されてしまう問題があった。
【０００５】
本発明の目的は、高い電圧のストレスを印加せずに、微細化されたトランジスタを有する半導体装置の初期不良を適切に取り除くことができる半導体装置のバーンイン方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、ユニポーラトランジスタを含むメモリを有する半導体装置のバーンイン方法であって、前記メモリが不良であるか否かを判別する間、前記ユニポーラトランジスタのソースとドレインの間に電流が流れる程度の電圧を前記ユニポーラトランジスタのゲートに印加し、前記ユニポーラトランジスタの前記ソースと前記ドレインとの間に前記電流を流すステップと、を有することを要旨とする。
【０００７】
本発明に係る半導体装置のバーンイン方法によれば、従来の高い電圧を印加する電圧加速によるバーンイン方法とは異なり、前記メモリが不良であるか否かを判別する間、当該ユニポーラトランジスタのソースとドレインとの間に電流が流れる程度の電圧をかけることから、当該ユニポーラトランジスタのゲート絶縁膜を破壊することなく当該ユニポーラトランジスタに電流を流し続けることができる。したがって、半導体装置に従来の電圧加速によるバーンイン方法の代わりに、電流密度加速によるバーンイン検査ができる。なお、メモリは当該メモリと接続されている電気配線を含むものとする。
【０００８】
また、本発明は、ユニポーラトランジスタを有するＳＲＡＭを用いて形成されているメモリセルを有する半導体装置のバーンイン方法であって、前記メモリが不良であるか否かを判別する間、前記メモリセルがデータを書き込める状態にするように前記半導体装置に書き込み信号を入力し、ワード線と電気的に接続された前記メモリセルを、ワード信号の供給により選択して、前記メモリセルと電気的に接続された一組のビット対線の両方に電圧を印加するステップと、を有することを要旨とする。
【０００９】
本発明に係る半導体装置のバーンイン方法によれば、上記のように半導体装置を動作させることにより、メモリが不良であるか否かを判別する間、ビット対線の両方に電圧を印加することにより、ビット対線の電圧が、アクティブ状態とノンアクティブ状態との間の電圧となることから、ユニポーラトランジスタを有するＳＲＡＭを用いて形成されたメモリセルに電流を流しつづけることができる。なお、メモリセルは、当該メモリセルと接続されている電気配線を含むものとする。
【００１０】
また、本発明は、上記に記載の半導体装置のバーンイン方法であって、前記データを書き込むステップでは、前記半導体装置が有する全てのメモリセルにデータを書き込むことを要旨とする。
【００１１】
本発明に係る半導体装置のバーンイン方法によれば、当該半導体装置が有するすべてのメモリセルを一括してバーンイン方法を用いた検査をすることができる。
【発明を実施するための最良の形態】
【００１２】
本発明に係る半導体装置のバーンイン方法の実施形態を図１〜３を参照して説明する。半導体装置の例として、ＳＲＡＭ（Static Randam Access Memory）を挙げて説明する。
【００１３】
上記のＳＲＡＭを構成している、上記の各トランジスタにおいては、ゲート長を短縮化する等の微細化が行われている。この微細化に伴い、これらの上記のトランジスタは、低消費電力で駆動させたい等の電気的特性の要請から、ゲート絶縁膜を薄膜化させる。このため、高電圧が印加されると、上記のトランジスタのゲート絶縁膜が破壊される可能性が高くなる。
【００１４】
図１は、本実施形態に係るＳＲＡＭチップ１０００の構成の概略を示すブロック図である。この図に示すように、ＳＲＡＭチップ１０００は、アドレス入力回路１００、データ入力回路２００、データ出力回路３００、制御回路４００、行レコーダ５５０、列レコーダ５７０、ライトドライバ２５０、メモリセルアレイ５００、センスアンプ３５０、および多数の端子６０１〜６０８を備えて構成される。
【００１５】
メモリセルアレイ５００には、例えば１６メガビットのメモリセルが配置されている。メモリセルアレイ５００は、チップ状態で発見された不良メモリセルを置換してリペアするための冗長メモリセルを余分に備えている。
【００１６】
端子６０１〜６０８は、メタルパッドとして形成されており、殆どがパッケージング工程においてバンプやボンディングワイヤ等を介してパッケージの外部端子と接続される。これらの端子は、大まかに分類すると、アドレス信号Ａ０〜Ａ１９が入力されるアドレス入力端子６０１、Ｉ／Ｏ１〜Ｉ／Ｏ１６端子を備えデータが入出力されるデータ入出力端子６０２、モニタ端子６０３、高位電源を供給するためのＶｄｄ端子、及び低位電源としてのＧＮＤ端子を備える電源端子６０４、制御信号端子６０５〜６０８となっている。
【００１７】
制御信号端子は、クロック信号が入力されるφ端子６０５と、チップセレクト信号が入力される／ＣＳ端子６０６と、ライトイネーブル（以下「ＷＥ」という。）信号が入力される／ＷＥ端子６０７と、バーンイン検査等の試験モード信号が入力される試験モード信号入力端子であるＴＭ端子６０８とが含まれる。チップセレクト信号／ＣＳおよびＷＥ信号／ＷＥはノンアクティブ状態（以下「Ｌレベル」という。）であり、試験モード信号ＴＭはアクティブ状態（以下「Ｈレベル」という。）である。したがって、ＴＭ端子がＨレベルのとき、ＳＲＡＭチップ１０００は試験モードになり、オープンまたはＬレベルのときは通常動作モードとなる。φ端子６０５、／ＣＳ端子６０６、／ＷＥ端子６０７及びＴＭ端子６０８へ入力された制御信号は、制御回路４００へ入力される。制御回路４００は、ＳＲＡＭチップ１０００におけるデータ書き込み、データ読み出しなどの制御を行うための各種制御信号を発生させる。
【００１８】
アドレス入力部としてのアドレス入力回路１００は、入力された外部アドレス信号Ａ０〜Ａ１９に基づいて、あるいは独自に、メモリセルの一部を選択するための（内部）アドレス信号を行レコーダ５５０と列レコーダ５７０に対して出力する。
【００１９】
行レコーダ５５０は、アドレス入力回路１００から出力されたアドレス信号に基づいて行選択信号を生成する。列レコーダ５７０は、アドレス入力回路１００から出力されたアドレス信号に基づいて列デコード信号を生成する。
【００２０】
データ入力回路２００には、データ書き込み時にデータ入出力端子６０２を経由して外部データ信号が入力される。データ入力回路２００は、データ信号をライトドライバ２５０に対して出力する。
【００２１】
データ出力回路３００には、データ読み出し時にメモリセルのデータ信号をセンスアンプ３５０で増幅した信号が入力される。データ出力回路３００は、データ入出力端子６０２を介して外部へデータを出力する。
【００２２】
次に、図２を用いて、メモリセルアレイ５００の中に複数形成されているメモリセル１０を含む電気回路図について説明する。
メモリセル１０は、一組のビット対線１７ａ及び１７ｂと、ワードライン（以下「ＷＬ」という。）１６と電気的に接続されている。ビット対線１７ａ及び１７ｂは、例えば、ビット対線１７ａがＶｄｄ１８が供給されている状態、すなわちＨレベルであるならば、隣りのビット対線１７ｂは、ＧＮＤ１９と接続されている状態、すなわちＬレベルとなっている。ビット対線１７ａを「ＢＬ」と記し、ビット対線１７ｂを「／ＢＬ」と表記することとする。
【００２３】
ＢＬ１７ａ及び／ＢＬ１７ｂは、Ｖｄｄ１８と電気的に接続されている。また、Ｖｄｄ１８とＢＬ１７ａ及び／ＢＬ１７ｂとの間には、ユニポーラトランジスタの一種であるＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）で形成されているｐ型のプリチャージ（以下「ＰＣ」という。）トランジスタ１４ａ及び１４ｂを有している。また、ＢＬ１７ａ及び／ＢＬ１７ｂには、カラムゲート（以下「ＣＧ］という。）２１ａ及び２１ｂが電気的に接続されている。カラムゲートの下側には、ＢＬ１７ａと／ＢＬ１７ｂとの電位差を検出し、増幅する機能を有するセンスアンプ３５０ａを有している。
【００２４】
ＣＧ２１ａ及び２１ｂの下側には、ライトドライバ２５０ａ及び２５０ｂがＢＬ１７ａ及び／ＢＬ１７ｂと電気的に接続されている。ライトドライバ２５０ａは、ＭＩＳＦＥＴで形成されているｐ型のトランジスタ２５１ａ及び２５２ａと、同じくＭＩＳＦＥＴで形成されているｎ型のトランジスタ２５３ａとを有している。ライトドライバ２５０ｂも同様に、ｐ型のトランジスタ２５１ｂ及び２５２ｂと、ｎ型のトランジスタ２５３ｂとを有している。
【００２５】
ライトドライバ２５０ａにおける、トランジスタ２５１ａのソースまたはドレインのうち一方は、Ｖｄｄ１８と電気的に接続され、他方はトランジスタ２５２ａのソースまたはドレインのうち一方と電気的に接続されている。また、トランジスタ２５２ａの他方のソースまたはドレインは、トランジスタ２５３ａのソースまたはドレインと電気的に接続されている。トランジスタ２５３ａの他方のソースまたはドレインはＧＮＤ１９と電気的に接続されている。トランジスタ２５１ａのゲートとトランジスタ２５３ａのゲートとは、電気的に接続されている。ライトドライバ２５０ｂも同様の構造を有している。トランジスタ２５２ａのゲートと、トランジスタ２５２ｂのゲートとは、ＷＥ信号のレベルを伝達するためのＷＥ配線２３と電気的に接続されている。
【００２６】
ライトドライバ２５０ａ及び２５０ｂの下側には、論理回路部３０を備えている。ライトドライバ２５０ａ及び２５０ｂとは、ワードデータ（以下「ＷＤ」という。）配線２４と電気的に接続されている。ライトドライバ２５０ａとＷＤ配線２４との間には、正論理のインバータ３０ａが配置されている。ライトドライバ２５０ｂとＰＣ配線１５との間には負論理のインバータ３０ｂが配置されている。インバータ３０ｂは、正論理のＮＡＮＤゲート３０ｃと接続されている。ＮＡＮＤゲート３０ｃは、ＷＤ配線２４と、負論理のインバータ３０ｄと接続されている。インバータ３０ｄは、ライトドライバ２５０ｂと接続されている。
【００２７】
ＰＣトランジスタ１４ａ及び１４ｂのソースまたはドレインは、Ｖｄｄ１８及びＢＬ１７ａ及び／ＢＬ１７ｂと電気的に接続されている。ＰＣトランジスタ１４ａ及び１４ｂのゲートと、バーンイン制御回路２０からのＰＣ信号を伝えるＰＣ配線１５と電気的に接続されている。
【００２８】
ここで、バーンイン制御回路２０とは、メモリセルアレイ５００にクロック信号、テストモード信号としてのバーンイン信号を入力する回路のことである。バーンイン制御回路２０とは、具体的には、φ端子６０５、／ＷＥ端子６０７、ＴＭ端子６０８等から制御回路４００、アドレス入力回路１００、行レコーダ５５０、列レコーダ５７０、ライトドライバ２５０、センスアンプ３５０等、ＰＣ信号が伝達する経路にある回路等を含む。
【００２９】
バーンイン制御回路２０は、ＰＣトランジスタ１４ａ及び１４ｂをＨレベルか、またはＬレベルにするかを命令するＰＣ信号を形成している。ＰＣ信号がＨレベルのときは、ＰＣトランジスタ１４ａまたは１４ｂのゲートは開かず、ＢＬ１７ａまたは／ＢＬ１７ｂにＶｄｄ１８が供給されない。一方、ＰＣ信号がＬレベルのときは、ＰＣトランジスタ１４ａまたは１４ｂのゲートは開き、ＢＬ１７ａまたは／ＢＬ１７ｂにＶｄｄ１８が供給される。
【００３０】
メモリセル１０は、６つのユニポーラトランジスタの一種であるＭＩＳＦＥＴを有するＳＲＡＭで形成されており、ｎ型の転送トランジスタ１１ａと１１ｂ、ｎ型の駆動トランジスタ１２ａと１２ｂ、及びｐ型の負荷トランジスタ１３ａと１３ｂで構成されている。駆動トランジスタ１２ａ及び１２ｂと、負荷トランジスタ１３ａ及び１３ｂとは、フリップフロップ回路となるように電気的に接続されている。上記の駆動トランジスタ１２ａ及び１２ｂと、負荷トランジスタ１３ａと１３ｂとで構成されているフリップフロップ回路部１０ａでは、負荷トランジスタ１３ａ及び１３ｂのソースまたはドレイン側とＶｄｄ１８が電気的に接続され、駆動トランジスタ１２ａ及び１２ｂのソースまたはドレイン側は、ＧＮＤ１９と電気的に接続されている。
【００３１】
転送トランジスタ１１ａ及び１１ｂのゲートは、ＷＬ１６と電気的に接続されて、また、ソースまたはドレインの一方は、ＢＬ１７ａ、／ＢＬ１７ｂと、もう一方は、駆動トランジスタ１２ａ及び１２ｂと、負荷トランジスタ１３ａ及び１３ｂとで構成されているフリップフロップ回路部１０ａと電気的に接続されている。
【００３２】
次に、半導体装置のバーンイン方法について図３を用いて説明する。
図３は、ＳＲＡＭチップに入力される各信号との関係を示すタイムチャートである。
ＳＲＡＭチップ１０００に、テスタ等の外部の装置からＴＭ端子６０８を介して、Ｈレベルのバーンイン信号を入力すると、制御回路４００等を経て、バーンイン制御回路２０にＨレベルのバーンイン信号が入力される。このバーンイン信号を受けると、ＳＲＡＭチップ１０００はバーンインモードとなり、ＷＥ信号をＬレベルにし、ライト動作に入る。
【００３３】
バーンインモードのライト動作のときは、メモリセルアレイ５００が有する全てのメモリセル１０をアドレス信号により選択し、「０」または「１」の同じデータをメモリセル１０に書き込むようにする。また、全てのメモリセル１０におけるＷＬ１６に電圧を印加するかどうかを決定するＷＬ信号をＨレベルにする。このとき、ＰＣ信号はＨレベルであり、ｐ型のＰＣトランジスタ１４ａ及び１４ｂのゲートは閉じた状態になっている。
なお、上記のように、バーンインモードのときに、全てのメモリセル１０を選択せず、任意のメモリセル１０を選択してデータを書き込んでもよい。
【００３４】
上記のライト動作は、通常、ＢＬ１７ａをＨレベルにし、／ＢＬ１７ｂをＬレベルに選択する。ここで、通常のライト動作におけるメモリセル１０に、データを書き込む動作について説明する。まず、ＢＬ１７ａにＶｄｄ１８を印加してＨレベルにし、一方、／ＢＬ１７ｂをＧＮＤ１９と電気的に接続する等して、Ｌレベルにする。ＷＬ１６は、Ｈレベルに選択されているので、ｎ型の転送トランジスタ１１ａ及び１１ｂのゲートが開き、ソース／ドレイン間に電流が流れる。したがって、ＨレベルであるＢＬ１７ａと電気的に接続されている転送トランジスタ１１ａには、電圧が印加され、フリップフロップ回路部１０ａにおいて、駆動トランジスタ１２ｂのゲートは開き、一方、負荷トランジスタ１３ｂのゲートは閉じる。また、Ｌレベルの／ＢＬ１７ｂと電気的に接続されている転送トランジスタ１１ｂには、電圧が印加されないため、駆動トランジスタ１２ａのゲートは閉じ、一方、負荷トランジスタ１３ａのゲートが開く。
【００３５】
したがって、駆動トランジスタ１２ａ及び負荷トランジスタ１３ａで構成されている左ノード部２２ａには、データ「Ｈ」が書き込まれ、一方、駆動トランジスタ１２ｂ及び負荷トランジスタ１３ｂで構成されている右ノード部２２ｂには、データ「Ｌ」が書き込まれる。このようにして、まず、通常のライト動作により、メモリセル１０にデータを書き込む。書き込み動作が終了した後、ＷＬ信号をＬレベルにし、ＷＬ１６への電圧の印加を終了する。
【００３６】
バーンインモードのときのライト動作では、バーンイン信号をメモリセル１０に入力すると、それに伴い、ＰＣ信号を、不良となるメモリセル１０を判別する間、Ｌレベルにし続ける。ＰＣ信号をＬレベルにすると、ＰＣトランジスタ１４ａ及び１４ｂのゲートが開き、ＢＬ１７ａ及び／ＢＬ１７ｂにＶｄｄ１８が供給される。これにより、フリップフロップ回路部１０ａの左ノード部２２ａ及び右ノード部２２ｂの両方がＨレベルとなる。
【００３７】
このとき、左側に配置されている転送トランジスタ１１ａ及び駆動トランジスタ１２ａと、右側に配置されている転送トランジスタ１１ｂ及び駆動トランジスタ１２ｂとの電流を流せる能力の差に応じて、ＢＬ１７ａ及び／ＢＬ１７ｂの電圧が決定される。すなわち、ＢＬ１７ａと／ＢＬ１７ｂとの電圧は、０を超えてＶｄｄ１８の電圧未満の中間の電圧で安定する。通常は、左側の転送トランジスタ１１ａ及び駆動トランジスタ１２ａと、右側の転送トランジスタ１１ｂと駆動トランジスタ１２ｂとは、同等の能力を有するので、ＢＬ１７ａ及び／ＢＬ１７ｂの電圧は、供給される電圧に対して半分の電圧になる。
【００３８】
ＢＬ１７ａ及び／ＢＬ１７ｂともに電圧を供給することにより、ＢＬ１７ａでは、電流が転送トランジスタ１１ａ、駆動トランジスタ１２ａ及び１２ｂを経てＧＮＤ１９へ流れ、／ＢＬ１７ｂでは、同様に転送トランジスタ１１ｂ、駆動トランジスタ１２ａ及び１２ｂを経てＧＮＤ１９へ流れる。したがって、メモリセル１０が有する転送トランジスタ１１ａ及び１１ｂと、駆動トランジスタ１２ａ及び１２ｂとのソースとドレインの間に電流を流し続けることができる。
【００３９】
バーンイン方法によるＳＲＡＭチップ１０００の検査をする場合、通常の電圧印加による方法では、上記のトランジスタを、通常駆動させる電圧、例えば３．３Ｖとした場合、この電圧よりも高い電圧、例えば５Ｖの電圧を印加すると、正常なトランジスタを破壊する可能性が高くなり、その結果、初期不良と判定されるＳＲＡＭチップ１０００の個数が増大する可能性が高い。
【００４０】
しかし、上記のような従来の高い電圧を印加する電圧加速によるバーンイン方法とは異なり、不良となるメモリセル１０を判別するのに十分な期間、ＰＣ信号をＬレベルにすることにより、特に初期不良が起こりやすい転送トランジスタ１１ｂ、駆動トランジスタ１２ｂのソースとドレインとの間に、通常の使用電圧程度のＶｄｄ１８、例えば３．３Ｖ程度をかけることで、転送トランジスタ１１ｂ、駆動トランジスタ１２ｂのゲート絶縁膜を破壊することなく、バーンイン方法によるＳＲＡＭチップ１０００の検査ができる。また、本実施形態では、上記のように、従来の電圧ストレスによるバーンイン方法ではなく、電流ストレスによるバーンイン方法であるから、上記のトランジスタと電気的に接続されている電気配線やその他の電気配線における通電により生じるエレクトロマイグレーションによる初期不良を、より的確に除去することができる。
【００４１】
なお、フリップフロップ回路部１０ａに電流を供給する能力は、転送トランジスタ１１ａ及び１１ｂの電流を流せる能力にも依存する。したがって、ＷＬ１６にＨレベルを入力するための電圧をさらに高めるような昇圧手段を有するようにすると、さらに上記の効果が高まる。
【００４２】
上記のバーンイン方法で、ＷＤ配線２４に、ＨレベルのＷＤ信号を入力し、論理回路部３０及びライトドライバ２５０ａ及び２５０ｂによって、ＢＬ１７ａ及び／ＢＬ１７ｂに電圧を供給することができる。
【００４３】
まず、ＷＤ配線２４及びＰＣ配線１５がともにＨレベルになっているので、論理回路部３０のＢＬ１７ａ側においては、Ｈレベルが正論理のインバータ３０ａに入り、ライトドライバ２５０ａにＬレベルが入る。ライトドライバ２５０ａが有するｐ型のトランジスタ２５１ａのゲートが開き、一方、ｎ型のトランジスタ２５３ａのゲートは閉じている。また、ＷＥ信号は、Ｌレベルになっているので、ＷＥ配線２３と電気的に接続されているｐ型のトランジスタ２５２ａのゲートは開いている。したがって、ＢＬ１７ａには、トランジスタ２５１ａ及び２５２ａを経て、Ｖｄｄ１８により電圧が供給される。
【００４４】
一方、／ＢＬ１７ｂでは、負論理のインバータ３０ｂに、ＰＣ配線１５からＨレベルが入力され、正論理のＮＡＮＤゲート３０ｃにＨレベルが入る。さらに、ＮＡＮＤゲート３０ｃには、ＷＤ配線２４からＨレベルが入る。これにより、負論理のインバータ３０ｄには、Ｌレベルが入る。ライトドライバ２５０ｂには、ライトドライバ２５０ｂと同様に、Ｌレベルが入る。したがって、ライトドライバ２５０ａと同様に、ｐ型のトランジスタ２５１ｂ、ＷＥ配線２３と電気的に接続されているｐ型のトランジスタ２５２ｂのゲートは開き、ｎ型のトランジスタ２５３ｂのゲートは閉じるので、／ＢＬ１７ｂにＶｄｄ１８より電圧が供給される。
【００４５】
上記の論理回路部３０及びライトドライバ２５０ａ及び２５０ｂを用いて、ＢＬ１７ａ及び／ＢＬ１７ｂに電圧が供給されることにより、駆動トランジスタ１２ａ及び１２ｂのゲートを、より確実に開くことができることから、バーンインモードになっている間、メモリセル１０が有する転送トランジスタ１１ａ及び１１ｂと、駆動トランジスタ１２ａ及び１２ｂとのソースとドレインの間に電流を流しつづけることができる。
【図面の簡単な説明】
【００４６】
【図１】本実施形態におけるＳＲＡＭチップの概略を示す電気ブロック図。
【図２】メモリセルの構成を示す電気回路図。
【図３】ＳＲＡＭチップに入力される各信号との関係を示すタイムチャート。
【符号の説明】
【００４７】
１０…メモリセル、１１ａ、１１ｂ…転送トランジスタ、１２ａ、１２ｂ…駆動トランジスタ、１３ａ、１３ｂ…負荷トランジスタ、１４ａ、１４ｂ…プリチャージトランジスタ、１５…ＰＣ配線、１６…ワードライン、１７ａ、１７ｂ…ビット対線、１８…Ｖｄｄ、１９…ＧＮＤ、２０…バーンイン制御回路、２１ａ、２１ｂ…カラムゲート、２２ａ…左ノード部、２２ｂ…右ノード部、２３…ＷＥ配線、２４…ＷＤ配線、３０…論理回路部、３０ａ…正論理のインバータ、３０ｂ…負論理のインバータ、３０ｃ…正論理のＮＡＮＤゲート、３０ｄ…負論理のインバータ、１００…アドレス入力回路、２００…データ入力回路、２５０、２５０ａ、２５０ｂ…ライトドライバ、３００…データ出力回路、３５０、３５０ａ…センスアンプ、４００…制御回路、５００…メモリセルアレイ、５５０…行レコーダ、５７０…列レコーダ、６０１…アドレス入力端子、６０２…データ入出力端子、６０３…モニタ端子、６０４…電源端子、６０５…クロック端子、６０６…チップセレクト端子、６０７…ライトイネーブル端子、６０８…テストモード端子、１０００…ＳＲＡＭチップ。
【図１】
2006236427.tif 000003
【図２】
2006236427.tif 000004
【図３】
2006236427.tif 000005