(57)【要約】      （修正有）【課題】リーク電流の発生を抑えた圧接型半導体装置。【解決手段】上面と下面にそれぞれ形成された第１主電極及び第２主電極間の導通を制御する制御電極をそれぞれ有する複数の半導体ペレット４と、前記複数の半導体ペレットの上面側に前記第１主電極に対応して設けられた第１の金属電極板６，７と、前記複数の半導体ペレットの下面側に前記第２主電極に対応して設けられた第２の金属電極板２，１と、前記半導体ペレットの上方に配設され、前記第１主電極に接続される第１主電極配線層及び前記制御電極と制御電極ピン１０を介して電気的に接続される制御電極配線層を含む複数の配線層を有する配線基板９とを備え、前記第１の金属電極板及び前記制御電極ピンと、前記第２の金属電極板と、の間に圧力をかけ、前記配線基板は、他の配線層において、前記制御電極ピンが当接する位置では配線が形成されない領域となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
上面と下面にそれぞれ形成された第１主電極及び第２主電極と、前記上面に形成された前記第１主電極と前記下面に形成された前記第２主電極との間の導通を制御する制御電極と、をそれぞれ有する複数の半導体ペレットと、
前記複数の半導体ペレットの上面側に設けられ、前記第１主電極に対応して設けられた第１の金属電極板と、
前記複数の半導体ペレットの下面側に設けられ、前記第２主電極に対応して設けられた第２の金属電極板と、
前記半導体ペレットの上方に配設され、前記第１主電極に接続される第１主電極配線層及び前記制御電極と制御電極ピンを介して電気的に接続される制御電極配線層を含む複数の配線層を有する配線基板とを備え、
前記第１の金属電極板及び前記制御電極ピンと、前記第２の金属電極板と、の間に圧力をかけて形成され、
前記配線基板は、他の配線層において、前記制御電極ピンが当接する位置では配線が形成されない配線非形成領域となっていることを特徴とする圧接型半導体装置。
【請求項２】
上面と下面にそれぞれ形成された第１主電極及び第２主電極と、前記上面に形成された前記第１主電極と前記下面に形成された前記第２主電極との間の導通を制御する制御電極と、をそれぞれ有する複数の半導体ペレットと、
前記複数の半導体ペレットの上面側に設けられ、前記第１主電極に対応して設けられた第１の金属電極板と、
前記複数の半導体ペレットの下面側に設けられ、前記第２主電極に対応して設けられた第２の金属電極板と、
前記半導体ペレットの上方に配設され、前記第１主電極に接続される第１主電極配線層及び前記制御電極と制御電極ピンを介して電気的に接続される制御電極配線層を含む複数の配線層を有する配線基板とを備え、
前記第１の金属電極板及び前記制御電極ピンと、前記第２の金属電極板と、の間に圧力をかけて形成され、
前記配線基板は、前記第１主電極配線層において、前記制御電極ピンが当接する位置では配線が形成されない配線非形成領域となっていることを特徴とする圧接型半導体装置。
【請求項３】
前記制御電極ピンは、柱状金属導体であることを特徴とする請求項１又は２に記載の圧接型半導体装置。
【請求項４】
前記制御電極ピンが当接する制御電極配線層位置は、前記半導体ペレットの角部に位置することを特徴とする請求項１乃至３のいずれかに記載の圧接型半導体装置。
【請求項５】
前記複数の半導体ペレットは、それぞれＩＧＢＴ（Insulated Gate Bipolar Transistor）を有することを特徴とする請求項１記載の圧接型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップと必要な部品を基板上に配設した後、半導体チップの主電極に対応して設けられた電極板間に圧力をかけて接続した圧接型半導体装置に関するもので、特に複数の電力制御用半導体チップを有するマルチチップ平型構造の電力制御用半導体装置（パワーデバイス）に適用されるものである。
【背景技術】
【０００２】
マルチチップ圧接型半導体装置は、特に電力制御用半導体装置の分野で一般化してきている。例えば上面及び下面にそれぞれ第１及び第２の主電極を有するとともに、これらの主電極間の導通を制御する制御電極を有する複数のＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体ペレットに対してその上下側にそれぞれ第１及び第２の金属電極板を配設し、ペレット上の制御電極に接続された制御電極配線に電極ピンを当接させ、第１の金属電極板および電極ピンと第２の電極板間に圧力をかけるようにしたものである（特許文献１参照）。
【０００３】
このような半導体装置に用いられる配線基板は通常多層基板となっているが、従来は、電極（ゲート）ピンによる圧力により発生する内部応力により、加圧箇所直下のゲート配線層とエミッタ配線層の間においてリーク電流が増大するという現象が見られた。
【０００４】
この現象は、第１には機械的応力を受けて歪みを生ずると配線層間の絶縁材料の誘電分極により電界が発生する圧電効果と、第２には電極ピンの圧力によって配線基板に微小クラックが入り、このクラックの部分からリークが発生することの２つの原因により発生すると考えられている。
【特許文献１】特開２００４−２３０８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、複数の半導体ペレットの両面に設けられた主電極に対応して設けられた第１及び第２の金属電極板間に圧力をかけ、所定の柱状金属導体を介して前記半導体ペレット上の制御電極に接続するようにした圧接型半導体装置において、リーク電流の発生を抑えた圧接型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明にかかる圧接型半導体装置の一実施例によれば、上面と下面にそれぞれ形成された第１主電極及び第２主電極と、前記上面に形成された前記第１主電極と前記下面に形成された前記第２主電極との間の導通を制御する制御電極と、をそれぞれ有する複数の半導体ペレットと、前記複数の半導体ペレットの上面側に設けられ、前記第１主電極に対応して設けられた第１の金属電極板と、前記複数の半導体ペレットの下面側に設けられ、前記第２主電極に対応して設けられた第２の金属電極板と、前記半導体ペレットの上方に配設され、前記第１主電極に接続される第１主電極配線層及び前記制御電極と制御電極ピンを介して電気的に接続される制御電極配線層を含む複数の配線層を有する配線基板とを備え、前記第１の金属電極板及び前記制御電極ピンと、前記第２の金属電極板と、の間に圧力をかけて形成され、前記配線基板は、他の配線層において、前記制御電極ピンが当接する位置では配線が形成されない配線非形成領域となっていることを特徴とする圧接型半導体装置が提供される。
【０００７】
また、本発明にかかる圧接型半導体装置の他の実施例によれば、上面と下面にそれぞれ形成された第１主電極及び第２主電極と、前記上面に形成された前記第１主電極と前記下面に形成された前記第２主電極との間の導通を制御する制御電極と、をそれぞれ有する複数の半導体ペレットと、前記複数の半導体ペレットの上面側に設けられ、前記第１主電極に対応して設けられた第１の金属電極板と、前記複数の半導体ペレットの下面側に設けられ、前記第２主電極に対応して設けられた第２の金属電極板と、前記半導体ペレットの上方に配設され、前記第１主電極に接続される第１主電極配線層及び前記制御電極と制御電極ピンを介して電気的に接続される制御電極配線層を含む複数の配線層を有する配線基板とを備え、前記第１の金属電極板及び前記制御電極ピンと、前記第２の金属電極板と、の間に圧力をかけて形成され、前記配線基板は、前記第１主電極配線層において、前記制御電極ピンが当接する位置では配線が形成されない配線非形成領域となっていることを特徴とする圧接型半導体装置が提供される。
【発明の効果】
【０００８】
本発明は、複数の半導体ペレットの両面に設けられた主電極に対応して設けられた第１及び第２の金属電極板間に圧力をかけ、所定の柱状金属導体を介して前記半導体ペレット上の制御電極に接続するようにした圧接型半導体装置において、リーク電流の発生を抑えた圧接型半導体装置を提供することを目的とする。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１０】
図１は本発明にかかる圧接型半導体装置の断面構造を示す断面図である。
【００１１】
後述する第２の金属電極板に相当する下側の銅板１の上には突起２ａを有する銅板２が密着して積層されている。なお、この銅板１と銅板２とは一体化していても良い。
【００１２】
突起２ａは半導体ペレット４に対応して設けられており、この各突起２ａの上には熱緩衝性のある材料、例えばモリブデン製のディスク３が搭載されている。このディスク３上には、半導体ペレット４が搭載される。この半導体ペレット４はシリコン基板上にＩＧＢＴ等の電力制御用のスイッチング素子が形成されたもので、上面及び下面にアルミニウム電極を有している。これらのアルミニウム電極はそれぞれ請求項における第１主電極及び第２主電極に対応するものである。
【００１３】
半導体ペレット４の上には熱緩衝性のあるモリブデン製のディスク５が搭載され、さらにその上には銅製のポスト６が当接する。これらのポスト６の上には第１の金属電極板としての銅板７が設けられる。
【００１４】
銅板７の下面側でポスト６間には絶縁基板８とゲート基板９が設けられ、ケート基板９と半導体ペレット４の基板表面のゲート配線との間には銅、真鍮などの金属製柱状のゲートピン１０が挟持されている。
【００１５】
銅板１と銅板７との間には例えばねじ機構により圧力Ｆがかけられ、その結果、ゲートピン１０はＡ部においてゲート基板９に対して圧力がかかり、ペレット４の電極とゲート基板９を強固かつ確実に接続することが可能となる。なお、この図では、ポスト６はエミッタ側、ポスト（突起）２ａはコレクタ側となっている。
【００１６】
図２は、ポスト６及びゲート基板９を下面側から見た底面図である。これによれば、ポスト６は略正方形で一つの角部のみが扇状に切り欠かれ、このポスト６の形状に対応した孔部を有するゲート基板９がポスト６にはめ込まれた様子を示している。ゲート基板９は多層板であり、表面層及び内層に配線層を有している。この例ではポスト６は４２個設けられており、最大４２個のペレットが搭載される。
【００１７】
なお、前述したポスト６の切り欠き部に対応するゲート基板９上の位置はゲートピン１０が配設される部分となっており、図２では小円として表されている。なお、ゲート基板９上にはポスト間に種々の配線パターンが設けられるが、本発明に直接関係ないため、省略してある。
【００１８】
図３は本発明の第１の実施例としてのゲートピンが当接するゲート基板部分の拡大断面図であって、便宜上、図１とは上下を逆に描いている。
【００１９】
図３によれば、ゲート基板９は上から表面層である第１層のゲート配線層１２、第２層のエミッタ配線層２１、第３層のゲート配線層１４、裏面層である第４層のエミッタ配線層２３を有し、各配線層間には絶縁層２４が介挿されている。また、第１層ゲート配線層１２と第３層ゲート配線層１４とは垂直方向に設けられたゲート配線層１３により接続されている。同様に、第２層エミッタ配線層２１と第４層エミッタ配線層２３とは垂直方向に設けられたエミッタ配線層２２により接続されている。
【００２０】
図３より明らかなように、第１層１２と第２層２１間、及び第３層１４と第４層２３間の間隔は第２層２１と第３層１４間の間隔よりも少なく、これにより配線インピーダンスを低下させている。
【００２１】
従来はこれらの配線層は単純に積層されているのみであり、例えば６トンの圧力により圧接が行われると、ゲートピン１０が第１層ゲート配線層１２と接触するとその直下の各層には約１００グラムの荷重が加わり、ゲート・エミッタ配線層間でリーク電流が発生することがあった。
【００２２】
このため、本発明の実施の形態によれば、ゲートピン１０直下の配線層において配線非形成領域としており、ゲートピン１０の圧力が直接配線層に加わらないようにしている。
【００２３】
すなわち、図３においては、内層である第２層エミッタ配線層２１と第３層ゲート配線層１４におけるゲートピン１０の直下部分はそれぞれ２１ａ、１４ａで表されるように除去されて、ゲートピンの圧力が層２１及び１４に加わらないようにしている。この除去はゲートピン１０の中心を中心とする円形状に層２１及び１４をくり抜くのが通常であるが、ゲートピン１０の圧力を受けない大きさであれば、いかなる形状でも良い。
【００２４】
この除去部分を形成するには、配線パターンの設計時にゲートピン予定位置に対応して配線導体のない部分を設ければ良い。
【００２５】
この実施の形態において、第４層エミッタ配線層２３には除去部分が設けられていないのは、この層２３は銅板７に接触するため、ゲートピン１０からの圧力の影響を受けにくいためである。
【００２６】
図４は本発明の第２の実施例を示すゲート基板部分の拡大断面図であり、図３と同じ部分には同じ参照番号を付してその詳細な説明を省略する。
【００２７】
図４に示す実施例においては、図３の実施例において除去部分を設けなかった第４層エミッタ配線層２３にも除去部分２３ａを設け、ゲートピン１０による応力の影響を最小限にしたものである。
【００２８】
図５は本発明の第３の実施例を示すゲート基板部分の拡大断面図で、第２層エミッタ配線層２１と第４層エミッタ配線層２３のみに除去部分２１ａ及び２３ａが設けられている。これは、ゲート配線層は接地あるは定電位に固定されているため、あまりリークの影響を受けないのに対し、エミッタ配線層はリークの影響を受けやすいため、エミッタ層での応力発生を避けるようにしたためである。
【００２９】
以上のような構成においては、各ゲートピンより圧力が印加されても、配線層間の絶縁材料の誘電分極により電界が発生する圧電効果が生じにくく、また配線層が存在しないことにより基板に微小クラックが入りにくいため、リーク電流の発生が抑制される。
【００３０】
換言すれば、ゲートピンによる加圧箇所で他の配線層の一部を除去して配線非形成領域とすることにより、基板層間での電極（ゲート）の圧力に対する応力マージンが向上することになる。
【００３１】
以上説明した実施の形態では半導体ペレットとしてＩＧＢＴを含むものとしたが、ＩＧＢＴ以外のスイッチング素子を使用することができ、さらに広くＭＩＳＦＥＴ（Metal Insulated Semiconductor Field Effect Transistor）などにも適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明にかかる圧接型半導体装置の断面構造を示す断面図である。
【図２】図１におけるポスト６及びゲート基板９を下面側から見た底面図である。
【図３】本発明の第１の実施例としてのゲートピンが当接するゲート基板部分の拡大断面図である。
【図４】本発明の第２の実施例を示すゲート基板部分の拡大断面図である。
【図５】本発明の第３の実施例を示すゲート基板部分の拡大断面図である。
【符号の説明】
【００３３】
１、２、７  銅板
２ａ  突起
３、５  ディスク
４  半導体ペレット
６  ポスト  
８  絶縁基板
９  ゲート基板
１０  ゲートピン
１１  レジスト
１２  第１層のゲート配線層
１３  ゲート配線層
１４  第３層のゲート配線層
１４ａ  除去部分
２１  第２層のエミッタ配線層
２１ａ  除去部分
２３  第４層のエミッタ配線層
２４  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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