(57)【要約】【課題】  遅延の問題を解決する作業量を定量的に見積もる。【解決手段】  遅延問題振分手段4-3は、遅延違反パスの前後段のFF間における遅延時間に、当該遅延違反パスの遅延制約に対する超過分を吸収できる余裕があるか否かにより、回路修正で遅延問題を解決できるか否かを判断する。そして、余裕度を数値化する。演算手段4-5は、改善不可ファイル4-4中の全ての遅延違反パスについて遅延時間の超過分を加算して、仕様の修正がどのくらい必要であるかの目安情報（率と絶対値）を数値化して仕様修正ファイル5-1に出力する。遅延改善率算出手段4-6は、遅延問題のどのくらいが回路修正で改善するかの情報を数値化して回路修正ファイル5-2に出力する。【選択図】        図２
2006139626.tif 000002
【特許請求の範囲】
【請求項１】
一相同期方式の論理回路に対する論理回路設計支援システムにおいて、
設計しようとしている論理回路の情報を格納している論理回路ファイルと、
前記論理回路ファイルが格納している論理回路の情報を解析してパス毎に遅延時間を求めて遅延解析結果ファイルに格納する遅延解析手段と、
前記論理回路ファイルと前記遅延解析結果ファイルとから、前記設計しようとしている論理回路に対する回路改善込み情報（回路修正により改善可能な率と改善不可能な率および仕様の修正がどのくらい必要であるかの目安情報）を生成し数値化して回路改善込ファイルに出力する遅延問題解析システムとで構成されることを特徴とする論理回路設計支援システム。
【請求項２】
一相同期方式の論理回路に対する論理回路設計支援システムにおいて、
設計しようとしている論理回路の情報を格納している論理回路ファイルと、
前記論理回路ファイルが格納している論理回路の情報を解析してパス毎に遅延時間を求めて遅延解析結果ファイルに格納する遅延解析手段と、
前記遅延解析結果ファイルの情報を元に、遅延問題を起こしている遅延違反パスを抽出すると共に、遅延違反パスの前後のパスを前記論理回路ファイルから抽出し、それら全てのパスの遅延時間を遅延問題パスファイルに出力する遅延問題パス抽出手段と、
前記遅延問題パスファイルに格納されている情報から、遅延違反パスが回路修正で改善できるか否かを判断し、回路修正で改善できない遅延違反パスについては、その情報を格納する改善不可ファイルを出力する遅延問題振分手段と、
前記改善不可ファイル中の全ての遅延違反パスについて遅延時間の超過分を加算して、仕様の修正がどのくらい必要であるかの目安情報を数値化して仕様修正ファイルに出力する演算手段と、
前記遅延改善率算出手段によって機能され、回路修正で改善できる遅延違反パスについて遅延問題のどのくらいが回路修正で改善するかの情報を数値化して回路修正ファイルに出力する遅延改善率算出手段とで構成されることを特徴とする論理回路設計支援システム。
【請求項３】
前記遅延問題振分手段は、遅延違反パスの前後段のフリップフロップ間における遅延時間に、当該遅延違反パスの遅延制約に対する超過分を吸収できる余裕があるか否かにより、回路修正で遅延問題を解決できるか否かを判断することを特徴とする請求項２に記載の論理回路設計支援システム。
【請求項４】
前記演算手段が出力する目安情報は、全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値に対する、回路修正で解決できない全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値の率を含み、
前記遅延改善率算出手段が出力する目安情報は、全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値に対する、回路修正で解決できる全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値の率を含むことを特徴とする請求項２または請求項３に記載の論理回路設計支援システム。
【請求項５】
前記演算手段が出力する目安情報は、回路修正で解決できない全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値を含むことを特徴とする請求項２または請求項２ないし請求項４のいずれかに記載の論理回路設計支援システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路設計に関し、特に、一つのクロックのみで動作する一相同期方式の論理回路に対する設計支援システムに関する。
【背景技術】
【０００２】
基本的な論理回路は、図８に示すように、主にクロックの立ち上がりによってデータが遷移するフリップフロップ（以下、FFと記す）と、FF1とFF2の間にある組合せ回路Ａとによって構成される。実際の論理回路は、このような基本的な論理回路が多数連結されることになる。
【０００３】
論理回路の設計は、回路全体の動作の仕様を検討する作業である仕様検討と、FFと組合せ回路Ａを仕様を満たすように生成する回路生成とから成る。図９は一般的な論理回路設計の流れを示す。論理回路設計では、先ず仕様検討（図９のステップS1）した後、回路生成（ステップS2）、遅延解析（ステップS3）の工程を経て一次的な設計を完了する。遅延解析（ステップS3）時に、遅延が要求された値を満たさない場合は（ステップS4）、要求を満たすために問題箇所を特定する（ステップS5）。
【０００４】
遅延解析（ステップS3）とは、FF1とFF2の間の組合せ回路Ａにおける遅延時間が、仕様で定められた時間内に収まっているかどうかを解析する作業をいう。仕様で定められた時間内に収まらないということは、組合せ回路Ａの遅延時間をａ、仕様で定められた時間（以下、「遅延制約」と記す）をαとした時、ａ＞αということである。この場合は遅延問題が発生している（ステップS4でYes）。ａ＜αまたはａ＝αであれば仕様は満たされており、遅延問題は無い（ステップS4でNo）。
【０００５】
ステップS5において、回路が原因であることが判明すると（ステップS6でYes）、後戻り工程Ｘにより回路生成（ステップS2）に戻って、修正を伴った回路生成を行う。一方、回路が原因であることが判明しない場合（ステップS6でNo）、すなわち回路の修正で解決できない場合は後戻り工程Ｙにより仕様検討（ステップS1）に戻る。
【０００６】
回路の修正は、図８の回路を図１０のように、FF1からFF2間の組合せ回路Ａを組合せ回路Ａ１と組合せ回路Ａ２に分け、組合せ回路Ａ２を例えばFF2とFF3間に移動する方法である。これにより、遅延時間ａが組合せ回路Ａ１の遅延時間ａ１と組合せ回路Ａ２の遅延時間ａ２に分散するため、ａ１＜α、ａ２＜αを満たす可能性が高くなる。なお、組合せ回路Ａの一部はFF1の前段のFF0（図示省略）に移動してもよい。この手法は、FF1の前の遅延、またはFF2の後の遅延が少ない時に適用できる。
【０００７】
仕様の変更は、図１の回路を図１１のように、FF1とFF2間の組合せ回路Ａを組合せ回路Ａ１と組合せ回路Ａ２に分け、組合せ回路Ａ１と組合せ回路Ａ２の間にFF12を挿入する方法である。この方法によっても、回路修正と同様に遅延の問題を解決する可能性が高くなる。この手法は、FF1の前、またはFF2の後の遅延に関係なく適用できるが、FF1からFF2までの到達時間が２クロックかかるため仕様を変更する必要がする。
【０００８】
以上の遅延解析技術は、公知のＡＳＩＣ開発技法であり文献公知発明ではない。これに関連して、例えば特許文献１や特許文献２に記載されている遅延解析技術は同様な技法を指向しているものと考えられる。
【０００９】
また、回路内の全てのパスを抽出し、遅延時間を算出し、遅延時間が動作周期を超えているパスを選択し、そのパスに対してタイミング制約、負荷容量制約、マッピングセルの使用制限の観点から制約条件を決定し、制約条件データに基づいて論理合成を行う技術が知られている（例えば、特許文献３参照）。
【００１０】
また、論理回路を構成する全てのパスに対して各パスにおけるゲート単体遅延値の総和を別々に求め、これらを加算してパス遅延値を求めて、このデータを元にヒストグラムを作成し、パス遅延値の刻み幅でその間に含まれるパスの数とパス番号を表示し、パス遅延値の大きいパスの部分を設計変更する技術も知られている（例えば、特許文献４参照）。
【００１１】
【特許文献１】特開平０２−０２８５６９（第２頁ー第３頁、図１）
【特許文献２】特開平０５−２４２１８３（第２頁ー第３頁、図１）
【特許文献３】特開２００２−１１３０１９（第１頁、図２）
【特許文献４】特開平０６−１９５４１５（第２頁ー第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１および特許文献２記載の技術を含め、図８〜図１１に示した従来技術では、図１２に示すように、遅延解析手段２は、論理回路の情報を格納している論理回路ファイル１から違反パスファイル３を生成するが、違反パスファイル３の情報は遅延の問題があるパスの指摘に留まる。すなわち、遅延解析は、回路がどのような遅延の問題を抱えているかを、遅延の問題があるパスを一つずつ見ていくことによって判断していくため、回路を全体的に見て客観的な判断が下し難いので、図９の後戻り工程Ｘと後戻り工程Ｙがどのくらい行われるか予測できず、作業内容や作業量を見積もることが難しいという問題点がある。
【００１３】
また、特許文献３記載の技術では、制約条件データに基づいて論理合成するのに留まり、図１０や図１１に示した解決策までを意図したものではない。
【００１４】
また、特許文献４記載の技術においても、個々のパスに注目してパス遅延値の大きいパスの部分を設計変更し回路全体の問題に配慮していないため、回路の修正で済むか、仕様の変更までに至るかの見極めができず、作業時間を見積ることができないという問題点がある。
【００１５】
そこで、本発明は、回路の修正と仕様の変更の後戻り工程があり得る場合に、遅延の問題を解決する作業量を見積もることができる論理回路設計支援システムを提供することにある。
【課題を解決するための手段】
【００１６】
請求項１記載の発明は、一相同期方式の論理回路に対する論理回路設計支援システムにおいて、設計しようとしている論理回路の情報を格納している論理回路ファイル（図１の１）と、論理回路ファイルが格納している論理回路の情報を解析してパス毎に遅延時間を求めて遅延解析結果ファイル（図１の３）に格納する遅延解析手段（図１の２）と、論理回路ファイルと遅延解析結果ファイルとから、設計しようとしている論理回路に対する回路改善込み情報（回路修正により改善可能な率と改善不可能な率および仕様の修正がどのくらい必要であるかの目安情報）を生成し数値化して回路改善込ファイル（図１の５）に出力する遅延問題解析システム（図１の４）とで構成されることを特徴とする論理回路設計支援システムである。
【００１７】
請求項２記載の発明は、一相同期方式の論理回路に対する論理回路設計支援システムにおいて、設計しようとしている論理回路の情報を格納している論理回路ファイル（図２の１）と、論理回路ファイルが格納している論理回路の情報を解析してパス毎に遅延時間を求めて遅延解析結果ファイル（図２の３）に格納する遅延解析手段（図２の２）と、遅延解析結果ファイルの情報を元に、遅延問題を起こしている遅延違反パスを抽出すると共に、遅延違反パスの前後のパスを論理回路ファイルから抽出し、それら全てのパスの遅延時間を遅延問題パスファイル（図２の4-2）に出力する遅延問題パス抽出手段（図２の4-1）と、遅延問題パスファイルに格納されている情報から、遅延違反パスが回路修正で改善できるか否かを判断し、回路修正で改善できない遅延違反パスについては、その情報を格納する改善不可ファイル（図２の4-4）を出力する遅延問題振分手段（図２の4-3）と、改善不可ファイル中の全ての遅延違反パスについて遅延時間の超過分を加算して、仕様の修正がどのくらい必要であるかの目安情報を数値化して仕様修正ファイル（図２の5-1）に出力する演算手段（図２の4-5）と、遅延改善率算出手段によって機能され、回路修正で改善できる遅延違反パスについて遅延問題のどのくらいが回路修正で改善するかの情報を数値化して回路修正ファイル（図２の5-2）に出力する遅延改善率算出手段（図２の4-6）とで構成されることを特徴とする論理回路設計支援システムである。
【００１８】
遅延問題振分手段（図２の4-3）は、遅延違反パスの前後段のフリップフロップ間における遅延時間に、当該遅延違反パスの遅延制約に対する超過分を吸収できる余裕があるか否かにより、回路修正で遅延問題を解決できるか否かを判断する。
【００１９】
また、演算手段（図２の4-5）が出力する目安情報は、全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値に対する、回路修正で解決できない全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値の率を含み、遅延改善率算出手段（図２の4-6）が出力する目安情報は、全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値に対する、回路修正で解決できる全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値の率を含む。
【００２０】
また、演算手段（図２の4-5）が出力する目安情報は、回路修正で解決できない全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値を含む。
【発明の効果】
【００２１】
本発明によれば、論理回路が抱えている遅延問題が回路の改善によって解決できるか仕様変更までしないとならないか、その割合を数値化して出力するため、内部の詳細がまったく不明な状態の論理回路の情報を論理回路設計支援本システムに入力することにより、遅延の問題を総合的に判定でき、遅延問題に対する解決方法を予め予想することができるという第１の効果が得られる。
【００２２】
また、回路修正により解決できない遅延量の総和を出力するから、回路修正により解決できない遅延問題がどのくらいあるかが判明するという第２の効果も得ることができる。
【発明を実施するための最良の形態】
【００２３】
本発明の論理回路設計支援システムは、遅延解析の結果と共に回路問題の内容の数値的表現を出力することで、回路の抱えている遅延の問題に関して、客観的に、その問題が何処に、どのくらいあるのかを分かるようにする。その結果、客観的に、回路が抱える遅延の問題が判定することが可能になり、遅延の問題を解決するための作業量を見積もることができる。
【００２４】
本発明は、各遅延の問題が発生している箇所の問題点を数値的表現し、その総和を取る事で、回路全体が遅延問題の解決に対して、回路修正で対応可能（図４）および仕様変更が必要（図５）のどちらがどのくらいの比重であるかを数値的に表現する。この数値的表現に関し、問題となっているパスの前後の情報を考慮し、また総和と比率を算出する。
【００２５】
より具体的には、問題となっているパスの前後のFFに遅延を分散するだけの空きがあれば回路修正可能なパスとし、その遅延違反分を加算し、問題となっているパスの前後のFFに遅延を分散する空きが無ければ、仕様変更が必要なパスとし、その遅延違反分及びその不足分を数値化して、それぞれを総和した結果から割合を算出し、作業量の概要の目安とする。
【００２６】
図１は本発明の論理回路設計支援システムの概要を示す。論理回路ファイル１は、設計しようとしている論理回路の情報を格納している。遅延解析手段２は、論理回路ファイル１が格納している論理回路の情報を解析してパス毎に遅延時間を求めて遅延解析結果ファイル３に格納する。遅延問題解析システム４は、論理回路ファイル１と遅延解析結果ファイル３とから、設計しようとしている論理回路に対する回路改善込み情報を生成して回路改善込ファイル５に出力する。
【実施例１】
【００２７】
図２は本発明の論理回路設計支援システムのブロック図を示す。図２を参照すると、
遅延問題解析システム４は、遅延問題パス抽出手段4-1，遅延問題パスファイル4-2，遅延問題振分け手段4-3，改善不可ファイル4-4，演算手段4-5および遅延改善率算出手段4-6を備えている。仕様修正ファイル5-1と回路修正ファイル5-2は図１の回路改善見込ファイル５を二分したものである。
【００２８】
遅延問題パス抽出手段4-1は、遅延解析結果ファイル３の情報を元に、遅延問題を起こしている遅延違反パスを抽出すると共に、遅延違反パスの前後のパスを論理回路ファイル１から抽出し、それら全てのパスの遅延時間を遅延問題パスファイル4-2に出力する。遅延問題振分手段4-3は、遅延問題パスファイル4-2に格納されている情報から、遅延違反パスが回路修正で改善できるか否かを判断し、回路修正で改善できない遅延違反パスについては、その情報を格納する改善不可ファイル4-4を出力する。一方、回路修正で改善できる遅延違反パスについては遅延改善率算出手段4-6を機能させる。
【００２９】
遅延問題振分手段4-3は、遅延違反パスの前後段のFF間における遅延時間に、当該遅延違反パスの遅延制約に対する超過分を吸収できる余裕があるか否かにより、回路修正で遅延問題を解決できるか否かを判断する。そして、余裕度を数値化する。
【００３０】
演算手段4-5は、改善不可ファイル4-4中の全ての遅延違反パスについて遅延時間の超過分を加算して、仕様の修正がどのくらい必要であるかの目安情報を数値化して仕様修正ファイル5-1に出力する。この目安情報は、回路修正で解決できない全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値と、全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値に対する、回路修正で解決できない全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値の率とを含む。
【００３１】
遅延改善率算出手段4-6は、遅延問題のどのくらいが回路修正で改善するかの情報を数値化して回路修正ファイル5-2に出力する。この値は、全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値に対する、回路修正で解決できる全ての遅延違反パスについて遅延時間の遅延制約からの超過分を合計した値の率である。
【００３２】
より具体的なイメージ付与するため、図３に論理回路のモデルを示す。図３において、パスP1〜Pmはパスであり、各パスに対する遅延解析の結果により、パスP2，P4，Pm-2，PmがそれぞれFF間の遅延制約αを超えているとする。αを超えているということは遅延違反であり遅延違反パスということになる。
【００３３】
遅延違反パスを一般的にAnと表現し遅延違反パスの総数をkとすると、図４のように、A1=P2、A2=P4、Ak-1=Pm-2、Ak=Pmとなる。遅延問題パス抽出手段4-1は、遅延違反パスの前後のパスを論理回路ファイル１から求め、パスP0〜パスPm+1の各遅延時間を遅延解析結果ファイル３に格納する。
【００３４】
ここで、遅延問題パスファイル4-2が格納するn番目の遅延違反パスAnの遅延時間をもAnと表現し、図５に示すように、前段のFF間の遅延時間をFRn、後段のFF間の遅延時間をBKnとする。遅延問題振分手段4-3は、式１により、遅延違反パスが回路修正により改善不可能であるか、回路修正により改善可能なパスであるかを振り分ける。
【００３５】
【数１】
2006139626.tif 000003
Dn>0であれば、この遅延違反パスは回路修正により改善可能なパスであり、Dn<=0であれば、この遅延違反パスは回路修正により改善不可能なパスである。
【００３６】
また、遅延問題振分け手段4-3は式２により遅延違反量の総和SPを求める。
【００３７】
【数２】
2006139626.tif 000004
改善不可ファイル4-4には、Dn<=0となる遅延違反パス（その数をANとする）の遅延時間ANGnが格納される。演算手段4-5は、回路修正により改善不可能なパスについて遅延時間の遅延制約αに対する超過分の総和DSP2を式３により求める。
【００３８】
【数３】
2006139626.tif 000005
また、式２と式３から回路修正により改善不可能な率PDSP2を算出する。
【００３９】
PDSP2=DSP2/SP*100
更に、Dn<=0であるDnの集合をD2nとし、式４によりその和を求める。
【００４０】
【数４】
2006139626.tif 000006
DS2は、仕様の修正がどのくらい必要であるかどうかの目安情報であって、これが仕様修正ファイル5-1に格納される。
【００４１】
一方、遅延改善率算出手段4-6は、回路修正により改善可能なパスについて遅延時間の遅延制約αに対する超過分の総和DSP1を式５により求める。AOKnは、そのような遅延違反パスの集合に属する要素の遅延時間、AKは要素数である。
【００４２】
【数５】
2006139626.tif 000007
また、式２と式４から回路修正により改善可能な率PDSP1を算出して、回路修正ファイル5-2に格納する。
【００４３】
PDSP1=DSP1/SP*100
［具体的なモデル１］
回路修正により遅延改善の望みが低い論理回路の例を図６に示す。図６中の数値の単位は全てnsとする。
【００４４】
図６で遅延問題の発生しているパスは、遅延制約10を超えているパスになるので、B1とB2とB3とB4になる。式１により各遅延違反パスについて、Dnを算出すると、
B1  ・・・  10-6+10-7-(14-10)=4+3-4=3
B2  ・・・  10-6+10-17-(15-10)=4-7-5=-8
B3  ・・・  10-15+10-8-(17-10)=-5+2-7=-10
B4  ・・・  10-15+10-8-(12-10)=-5+2-2=-5
更に、式２〜式５等を適用すると、
SP  =14-10+15-10+17-10+12-10=18
DSP1=14-10=4
DSP2=15-10+17-10+12-10=14
PDSP1=22%
PDSP2=77%
DS2=(-8-10-5)*（-1）=23
となるため、図６の回路は、遅延問題の77％が仕様の変更を余儀なくされる可能性があることが分る。また、改善不能な遅延の総量は、23nsということも判定される。
【００４５】
［具体的なモデル２］
回路修正により遅延改善の望みが高い論理回路の例を図７に示す。図７中の数値の単位は、すべてnsとする。
【００４６】
図７で遅延問題の発生しているパスは、遅延制約10を超えているパスになるので、C1とC2とC3になる。式１により各遅延違反パスについて、Dnを算出すると、
C1  ・・・  10-6+10-4-(14-10)=4+6-4=6
C2  ・・・  10-7+10-8-(14-10)=3+2-4=1
C3  ・・・  10-7+10-6-(12-10)=3+4-2=5
更に、式２〜式５等を適用すると、
SP  =14-10+14-10+12-10=10
DSP1=14-10-14-10-12-10=10
DSP2=0
PDSP1=100%
PDSP2=0%
DS2=0
となるため、図７の回路は、遅延問題の100％が回路改善により遅延の問題が解決できることが分る。よって、改善不能な遅延の総量は、0nsになる。
【図面の簡単な説明】
【００４７】
【図１】本発明の論理回路設計支援システムの概略を示す図
【図２】本発明の論理回路設計支援システムのブロック図
【図３】遅延パスの集合を示すための論理回路のモデル図
【図４】図３における遅延パスの集合から遅延違反パスを抽出した図
【図５】遅延問題の原因を回路か仕様かに分けるための仕組みを説明するための図
【図６】回路修正により遅延改善の望みが低い論理回路のモデル例を示す図
【図７】回路修正により遅延改善の望みが高い論理回路のモデル例を示す図
【図８】基本的な論理回路のモデルを示す図
【図９】一般的な論理回路設計の流れを示す図
【図１０】回路の修正によって遅延問題を解決する従来方法を説明するための図
【図１１】仕様の変更によって遅延問題を解決する従来方法を説明するための図
【図１２】従来技術による遅延解析システムの概略を示す図
【符号の説明】
【００４８】
１       論理回路ファイル
２       遅延解析手段
３       違反パスファイル
４       遅延問題解析システム
５       回路改善見込ファイル
4-1      遅延問題パス抽出手段
4-2      遅延問題パスファイル
4-3      遅延問題振分手段
4-4      改善不可ファイル
4-5      演算手段
4-6      回路修正ファイル
5-1      仕様修正ファイル
5-2      回路修正ファイル
Ａ       組合せ回路
A1〜Ak   遅延違反パス
B1〜B4   遅延違反パス
C1〜C3   遅延違反パス
P1〜Pm   パス
α       遅延制約
【図１】
2006139626.tif 000008
【図２】
2006139626.tif 000009
【図３】
2006139626.tif 000010
【図４】
2006139626.tif 000011
【図５】
2006139626.tif 000012
【図６】
2006139626.tif 000013
【図７】
2006139626.tif 000014
【図８】
2006139626.tif 000015
【図９】
2006139626.tif 000016
【図１０】
2006139626.tif 000017
【図１１】
2006139626.tif 000018
【図１２】
2006139626.tif 000019