(57)【要約】      （修正有）【課題】ブロッキング現象を解消し、さらにトランジスタ動作を高速化することが可能なダブルへテ口接合バイポーラトランジスタを提供すること。【解決手段】ｎ型のエミッタ層１、ｐ型のベース層２およびｎ型のコレクタ層３を備え、ベース層２がエミッタ層１およびコレクタ層３とヘテロ接合されてなるダブルへテ口接合バイポーラトランジスタ１００において、ベース層２が、コレクタ層３側から数えて２番目の第１のベース層２１、および、第１のベース層２１とコレクタ層３とに挟まれた第２のベース層２２を含む複数の層を有し、第２のベース層２２用の材料の電子親和力がコレクタ層３の形成に用いる材料の電子親和力よりも小さく、第２のベース層２２用の材料のエネルギーバンドギャップが、第１のベース層２１用およびコレクタ層３用の材料のエネルギーバンドギャップより狭い構成を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電型がｎ型のエミッタ層（１）、導電型がｐ型のベース層（２）、および、導電型がｎ型のコレクタ層（３）を備え、前記ベース層が前記エミッタ層および前記コレクタ層とヘテロ接合されてなるダブルへテ口接合バイポーラトランジスタ（１００）において、
前記ベース層が、少なくとも、前記エミッタ層側に形成された第1のベース層（２１）と、前記第１のベース層より前記コレクタ層側に形成された第２のベース層（２２）を含み、
前記第２のベース層の形成に用いる材料の電子親和力が前記コレクタ層の形成に用いる材料の電子親和力よりも小さく、
前記第２のベース層の形成に用いる材料のエネルギーバンドギャップが、前記第１のベース層の形成に用いる材料のエネルギーバンドギャップおよび前記コレクタ層の形成に用いる材料のエネルギーバンドギャップより狭いことを特徴とするダブルへテ口接合バイポーラトランジスタ。
【請求項２】
メサ型の素子構造を有し、前記第２のベース層が、所定のエッチング液に対して前記第１のベース層よりも速いエッチング速度でエッチングされる材料からなることを特徴とする請求項１に記載のダブルへテ口接合バイポーラトランジスタ。
【請求項３】
前記第１のベース層がＩｎＧａＡｓからなり、前記第２のベース層がＧａＡｓＳｂからなり、前記コレクタ層がＩｎＰを含む材料からなることを特徴とする請求項１に記載のダブルへテ口接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いたダブルへテ口接合バイポーラトランジスタに関する。
【背景技術】
【０００２】
近年、へテ口接合バイポーラトランジスタ（Heterojunction Bipolar Transistor  以下、ＨＢＴという。）は、高速にトランジスタ動作できる素子として研究開発および実用化が進められている。高速性に優れたIII−Ｖ族化合物半導体のＩｎＰ系材料を用いたＨＢＴにおいてはコレクタ耐圧の低さが課題となっており、コレクタ耐圧を高くできるという観点から、ベースに用いる材料よりワイドバンドギャップのＩｎＰをコレクタに用いたダブルへテ口接合バイポーラトランジスタ（Double HBT  以下、ＤＨＢＴという。）が注目され、開発が進められている。ここで、ＩｎＰ系のＤＨＢＴは、通常、ダブルヘテ口構造をとり、エミッタとコレクタにはＩｎＰが、ベースにはＩｎＰよりもエネルギーバンドギャップの小さいＩｎＧａＡｓ等の化合物半導体が用いられる。
【０００３】
図５（ａ）は、上記の構造のＩｎＰ系のＤＨＢＴのエネルギーダイヤグラムを説明するための図である。上記の構造のＩｎＰ系のＤＨＢＴには、図５（ａ）に示すように、ベース層２とコレクタ層３との間にエネルギーバンドギャップの不連続に起因するエネルギー障壁（以下、ブロッキング障壁という。）が発生する。そのため、ベース層２を経てコレクタ層３に電子を移動させようとしても上記のブロッキング障壁により阻止される現象（以下、ブロッキング現象という。）が生じ、係るブロッキング現象によりコレクタ電流密度を充分に上げることができないことがあった。
【０００４】
従来、ＩｎＰ系のＤＨＢＴにおける上記のブロッキング現象を解消または緩和するための種々の技術が検討され、開示されてきた。具体的には、ベースコレクタ間に超格子構造の層を設け、電子のブロッキング現象を緩和すること、ベースコレクタ間にエネルギーバンドギャップがステップ状に変化する構造の層を設け、所謂、ステップグレイデッド（Step Graded）構造にすること等が開示されてきた。
【０００５】
その後、所謂、タイプII−スタッグド（TypeII-stagged）といわれる半導体の組み合わせが発見され、タイプII−スタッグドを利用して上記のブロッキング現象を緩和または解消しようとする技術が開示された（例えば、特許文献１参照。）。ここで、タイプII−スタッグドとは、組み合わされた２つの半導体をそれぞれ第１の半導体および第２の半導体とし、第２の半導体の方が第１の半導体よりもエネルギーバンドギャップが小さいとすると、第１の半導体の電子親和力が第２の半導体の電子親和力より大きくなっているものをいう。
【０００６】
図５（ｂ）は、特許文献１に開示されたＩｎＰ系のＤＨＢＴのエネルギーダイヤグラムを説明するための図である。図５（ｂ）に示すＤＨＢＴは、ベースコレクタ間にコレクタとタイプII−スタッグドをなすＧａＡｓＳｂを挿入したものである。ここで、ベースコレクタ間に挿入されたＧａＡｓＳｂの厚さは２ｎｍ以下とされ、ベースとの接合領域にはエネルギーバンドギャップの不連続に起因する薄いブロッキング障壁が発生する。このようにＧａＡｓＳｂを薄くすることによって、電子がベースとの接合領域に生じる薄いブロッキング障壁をトンネルしやすくすることができ、その結果、ブロッキング現象を解消または緩和できるとされるものである。
【０００７】
このほか、ベースをＧａＡｓＳｂのみで形成することも行われているが次のような欠点がある。ベース抵抗値はトランジスタ動作の高速性を左右する重要な要素であり、ＧａＡｓＳｂの抵抗値はＩｎＧａＡｓの抵抗値より高いため、ＧａＡｓＳｂのみでベースを形成するのでは高性能が担保されにくくなるのである。そのためベースには、通常、ＩｎＧａＡｓが用いられ、特許文献１に開示されたＩｎＰ系のＤＨＢＴでも、ベースにＩｎＧａＡｓが用いられている。
【特許文献１】特開２００３−８６６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このような従来のダブルへテ口接合バイポーラトランジスタでは、トランジスタ動作の高速化をさらに進めるべく、ベースコレクタ間の静電容量を低下させる方法も考えられているが、エッチングでベース電極近傍のコレクタ層を除去しようとしても、ベース層に対し、アンダーカットを入れることが難しく、ベース層およびコレクタ層の両方をエッチングして取り除くため、ベース電極と接するベース層の面積が減少してベース抵抗が上昇してしまい、トランジスタ動作の高速化が充分に図れないという問題もブロッキング現象の他にあった。
【０００９】
本発明はこのような問題を解決するためになされたもので、ブロッキング現象を解消し、さらにベース抵抗を上昇させずにベースコレクタ間の静電容量を低下させ、ベース内で電子を加速させることにより、トランジスタ動作を高速化することが可能なダブルへテ口接合バイポーラトランジスタを提供するものである。
【課題を解決するための手段】
【００１０】
以上の点を考慮して、請求項１に係る発明は、導電型がｎ型のエミッタ層（１）、導電型がｐ型のベース層（２）、および、導電型がｎ型のコレクタ層（３）を備え、前記ベース層が前記エミッタ層および前記コレクタ層とヘテロ接合されてなるダブルへテ口接合バイポーラトランジスタ（１００）において、前記ベース層が、少なくとも、前記エミッタ層側に形成された第１ベース層（２１）と、前記第１のベース層より前記コレクタ層側に形成された第２のベース層（２２）を含み、前記第２のベース層の形成に用いる材料の電子親和力が前記コレクタ層の形成に用いる材料の電子親和力よりも小さく、前記第２のベース層の形成に用いる材料のエネルギーバンドギャップが、前記第１のベース層の形成に用いる材料のエネルギーバンドギャップおよび前記コレクタ層の形成に用いる材料のエネルギーバンドギャップより狭い構成を有している。
【００１１】
この構成により、ベース層が、ブロッキング現象を解消できる第２のベース層と第１のベース層とを含む複数の層に分けられ、電子が第１のベース層を通過して第２のベース層に入ったときに加速されるため、トランジスタ動作を高速化することが可能なダブルへテ口接合バイポーラトランジスタを実現することができる。
【００１２】
また、請求項２に係る発明は、請求項１において、メサ型の素子構造を有し、前記第２のベース層が、所定のエッチング液に対して前記第１のベース層よりも速いエッチング速度でエッチングされる材料からなる構成を有している。
【００１３】
この構成により、請求項１の効果に加え、ベース電極近傍の第２のベース層を除去し第１のベース層を残すことができるため、ベース電極とベース層の接触面積が減少することによる接触抵抗の増加がなく、かつベース層の一部を残しつつベース電極近傍のコレクタ層をエッチングして除去しやすくなり、ベースコレクタ間の静電容量の低減により、さらにトランジスタ動作を高速化することが可能なダブルへテ口接合バイポーラトランジスタを実現することができる。
【００１４】
また、請求項３に係る発明は、請求項１において、前記第１のベース層がＩｎＧａＡｓからなり、前記第２のベース層がＧａＡｓＳｂからなり、前記コレクタ層がＩｎＰを含む材料からなる構成を有している。
【００１５】
この構成により、請求項１の効果に加え、例えば硫酸−過酸化水素水溶液系のエッチング液等を用いることによって、ＧａＡｓＳｂをＩｎＧａＡｓよりも速いエッチング速度でエッチングできるため、ベース電極近傍に第２のベース層が除去されたアンダーカットを形成でき、その結果、ベース電極近傍のコレクタ層を除去することが容易になり、ベースコレクタ間の静電容量を低下させてトランジスタ動作をさらに高速化することが可能なダブルへテ口接合バイポーラトランジスタを実現することができる。
【発明の効果】
【００１６】
本発明は、ベース層が、ブロッキング現象を解消できる第２のベース層と第１のベース層とを含む複数の層に分けられ、電子が第１のベース層を通過して第２のベース層に入ったときに加速されるため、トランジスタ動作を高速化することが可能なダブルへテ口接合バイポーラトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１８】
（実施の形態）
図１は、本発明の実施の形態に係るダブルへテ口接合バイポーラトランジスタ（Double Heterojunction Bipolar Transistor  以下、ＤＨＢＴという。）１００の構造の一例を示す断面図である。図１に示すＤＨＢＴ１００は、エミッタ層１、ベース層２、および、コレクタ層３を備え、メサ型構造を有する。エミッタ層１は、さらに、ｎ＋−ＩｎＧａＡｓからなるエミッタコンタクト層１１、ｎ＋−ＩｎＰからなる高濃度エミッタ層１２、および、ｎ−ＩｎＰからなる低濃度エミッタ層１３によって構成される。ここで、エミッタコンタクト層１１は、ｎ電極であるエミッタ電極４とオーミック接触を得るために、不純物が高濃度にドープされた層である。
【００１９】
また、ベース層２は、さらに、コレクタ層３側から数えて２番目の第１のベース層２１、第１のベース層２１とコレクタ層３とに挟まれた第２のベース層２２によって構成される。コレクタ層３側に位置する第２のベース層２２の形成に用いる材料の電子親和力は、コレクタ層３の形成に用いる材料の電子親和力より小さいものとする。また、第２のベース層２２のエネルギーバンドギャップは、第１のベース層２１のエネルギーバンドギャップよりも狭くなっている。
【００２０】
なお、図１には、ベース層２が第１のベース層２１および第２のベース層２２の２層からなる構成例が示されているが、本発明は、必ずしもベース層２が２層からなる構成に限定されるものではなく、その他の半導体層を含むのでもよい。以下、説明の都合上、ベース層２は第１のベース層２１および第２のベース層２２からなるものとする。
【００２１】
コレクタ層３は、さらに、不純物をドープしない（以下、アンドープという。）、または、低濃度にドープしたＩｎＰからなる低濃度コレクタ層３１、および、ｎ＋−ＩｎＰからなるコレクタコンタクト層３２によって構成される。ここで、コレクタコンタクト層３２は、ｎ電極であるコレクタ電極６とオーミック接触を得るために、不純物が高濃度にドープされた層である。上記の第２のベース層２２には、低濃度コレクタ層３１とタイプII−スタッグド（TypeII-stagged）をなす材料が用いられる。
【００２２】
以下、本発明の実施の形態に係るＤＨＢＴ１００の作成方法について、図面を用いて説明する。まず、図２（ａ）に示すように、ＳＩ（Semi-Insulate）−ＩｎＰからなる半導体基板７の（１００）面上に、ｎ＋−ＩｎＰからなるコレクタコンタクト層３２、アンドープまたはｎ型不純物を低濃度にドープしたＩｎＰからなる低濃度コレクタ層３１、ｐ＋−ＧａＡｓＳｂからなる第２のベース層２２、ｐ＋−ＩｎＧａＡｓからなる第１のベース層２１、ｎ−ＩｎＰからなる低濃度エミッタ層１３、ｎ＋−ＩｎＰからなる高濃度エミッタ層１２、および、ｎ＋−ＩｎＧａＡｓからなるエミッタコンタクト層１１を、この順番に堆積する。
【００２３】
上記の各層１１〜３１およびコレクタコンタクト層３２は、例えば、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）等の技術を用いて堆積されるが、その他の技術を用いて形成するのでもよい。また、ｎ型の不純物としては、例えば、Ｓｉ、Ｓ等が用いられ、ｐ型の不純物としては、例えば、Ｃ、Ｂｅ等が用いられる。ただし、本発明の適用は、これらの元素に限定されるものではなく、他の元素であってもよい。なお、上記のコレクタコンタクト層３２に関しても同様である。
【００２４】
上記の各層１１〜３１およびコレクタコンタクト層３２の厚さは、エミッタコンタクト層１１側からそれぞれ、例えば、１００ｎｍ、２０ｎｍ、５０ｎｍ、２０ｎｍ、３０ｎｍ、２００ｎｍ、および、４００ｎｍ程度である。また、上記の各層１１〜２２およびコレクタコンタクト層３２中の不純物濃度は、エミッタコンタクト層１１側からそれぞれ、例えば、３×１０１９ｃｍ−３、２×１０１９ｃｍ−３、３×１０１７ｃｍ−３、４×１０１９ｃｍ−３、４×１０１９ｃｍ−３および１×１０１９ｃｍ−３程度である。なお、本発明の適用は、上記の層厚および不純物濃度に限定されるものではなく、他の層厚および不純物濃度であってもよい。
【００２５】
次に、上記の各半導体層を形成した後の処理について説明する。まず、フォトリソグラフィ技術等を用いて、エミッタ電極形成用の開口部を有するレジストパターン（以下、エミッタ電極用レジストパターンという。）を上記のエミッタコンタクト層１１上に作成する。ここで、開口部は矩形をなし、この矩形の長手方向は[０１１]軸方向を向いているものとする。次に、エミッタ電極用レジストパターン上からｎ電極用の金属を蒸着等によって堆積し、堆積後、エミッタ電極用レジストパターン共々エミッタ電極用レジストパターン上の金属を除去し、開口部を介してエミッタコンタクト層１１上に堆積したｎ電極を残す。これによって、図２（ａ）に示すようにエミッタ電極４が形成される。
【００２６】
エミッタ電極４を形成した後、エッチング技術を用いて、エミッタコンタクト層１１、高濃度エミッタ層１２および低濃度エミッタ層１３を除去し、図２（ｂ）に示すように第１のベース層２１を露出させる。ここでのエッチングには、エミッタ電極４をマスクとして用い、ＩｎＧａＡｓの物質からなる層のエッチングには硫酸−過酸化水素水溶液系のエッチング液を用い、ＩｎＰ系の物質からなる層のエッチングには塩酸−燐酸水溶液系のエッチング液を用いる。
【００２７】
エミッタ層１は、これらのエッチングにより、エミッタ電極４の周辺部分のエミッタコンタクト層１１、高濃度エミッタ層１２および低濃度エミッタ層１３が除去されて、図２（ｂ）に示すようにエミッタ電極４のオーバーハングが形成される。
【００２８】
次に、フォトリソグラフィ技術等を用いて、ベース電極形成用の開口部を有するレジストパターン（以下、ベース電極用レジストパターンという。）を上記の第１のベース層２１上に作成する。ここで、開口部はエミッタ電極４形成用の開口部と同様に矩形をなし、この矩形の長手方向は[０１１]軸方向を向いているものとする。次に、ベース電極用レジストパターンおよびエミッタ電極４上からｐ電極用の金属を蒸着等によって堆積し、堆積後、ベース電極用レジストパターン共々ベース電極用レジストパターン上の金属を除去し、開口部を介して第１のベース層２１上に堆積したｐ電極を残す。これによって、図２（ｃ）に示すように、オーバーハングを有するエミッタ電極４に対してセルフアラインされたベース電極５が形成される。
【００２９】
次に、フォトリソグラフィ技術等を用いて、エミッタ層１を保護するためのレジスト膜を、エミッタ電極４およびベース電極５上に形成する。上記のレジスト膜を形成後、エッチング技術を用いて第１のベース層２１および第２のベース層２２を除去する。ここでのエッチングには、上記のレジスト膜、エミッタ電極４およびベース電極５をマスクとして用い、硫酸−過酸化水素水溶液系のエッチング液を用いる。硫酸−過酸化水素水溶液系のエッチング液に対して、ＧａＡｓＳｂはＩｎＧａＡｓよりもエッチング速度が速い。このエッチング工程では、第２のベース層２２に対するエッチング速度が、第１のベース層２１のエッチング速度より速いため、図３（ｄ）に示すように、第１のベース層２１の下にアンダーカットが形成される。
【００３０】
第１のベース層２１および第２のベース層２２を除去した後、エッチング技術を用いて図３（ｅ）に示すように低濃度コレクタ層３１を除去し、コレクタコンタクト層３２を露出させる。ここでのエッチングには、上記のレジスト膜、エミッタ電極４およびベース電極５をマスクとして用い、塩酸−燐酸水溶液系のエッチング液を用いる。ここで、ベース電極５の長手方向は[０１１]軸方向を向いているため、上記のレジスト膜、エミッタ電極４およびベース電極５をマスクとすることによって、低濃度コレクタ層３１は、逆メサ形にエッチングされる。
【００３１】
上記で低濃度コレクタ層３１を除去した後、フォトリソグラフィ技術等を用いて、コレクタ電極形成用の開口部を有するレジストパターン（以下、コレクタ電極用レジストパターンという。）をコレクタコンタクト層３２上に作成する。次に、コレクタ電極用レジストパターン上からｎ電極用の金属を蒸着等によって堆積し、堆積後、コレクタ電極用レジストパターン共々コレクタ電極用レジストパターン上の金属を除去し、開口部を介してコレクタコンタクト層３２上に堆積したｎ電極を残す。これによって、図３（ｆ）に示すようにコレクタ電極６が形成される。
【００３２】
なお、上記では、形成しようとする素子を保護するためのパッシベーション膜等を設ける工程、界面の清浄化等の工程、電極形成後のシンターリング工程等については記載しなかったが、本発明の適用は、上記の工程以外にこのような工程を含むものに対しても適用される。また、エミッタ電極４、ベース電極５およびコレクタ電極６を複数の金属層で構成するのでもよい。さらに、本発明の適用は、低濃度エミッタ層１３、第１のベース層２１、第２のベース層２２、低濃度コレクタ層３１を半導体層として有するＤＨＢＴであれば、その他の構造を有するのでもよく、係る構造を有するものであれば、他の工程で作成されるのでもよい。
【００３３】
次に、本発明の実施の形態に係るＤＨＢＴ１００の動作について説明する。図４は、ＤＨＢＴ１００のエネルギーダイヤグラムを説明するための図である。図４（ａ）は、電圧を印加しないときのＤＨＢＴ１００のエネルギーダイヤグラムを示す図である。図４（ａ）に示すエネルギーダイヤグラムにおいて、第１のベース層２１と第２のベース層２２との間に生ずるスパイク（以下、ベース内スパイクという。）の厚さは、第１のベース層２１および第２のベース層２２中の不純物濃度が１０１９ｃｍ−３台と充分高いため、キャリアが容易にトンネルできる程度に薄くなっている。同様に、エミッタコンタクト層１１と高濃度エミッタ層１２との間に生ずるスパイクの厚さも、キャリアが容易にトンネルできる程度に薄くなっている。
【００３４】
図４（ｂ）は、エミッタ層１とベース層２との間に順バイアスとなるように電圧（以下、エミッタベース電圧という。）を印加し、ベース層２とコレクタ層３との間に逆バイアスとなるように電圧（以下、ベースコレクタ電圧という。）を印加して、トランジスタ動作させるときのＤＨＢＴ１００のエネルギーダイヤグラムを示す図である。
【００３５】
まず、エミッタ層１とベース層２との間に順バイアスのエミッタベース電圧が印加されることによって、エミッタ層１内の電子がエミッタ層１から第１のベース層２１に注入される。また、ベース電極５近傍の第２のベース層２２の一部が上記で説明したように除去される（図３（ｄ）参照）と共に、この除去された領域近傍の低濃度コレクタ層３１も除去されている（図３（ｅ）参照）ため、ベースコレクタ間の静電容量（以下、コレクタ容量という。）が減少し、トランジスタ動作を左右するベース抵抗とコレクタ容量との積を小さくすることができる。
【００３６】
低濃度エミッタ層１３から第１のベース層２１内に注入された電子は、ベース内スパイクをトンネルして第２のベース層２２に移動する。ここで、第２のベース層２２のエネルギーバンドギャップは、第１のベース層２１のエネルギーバンドギャップよりも狭くなっているため、ベース層２に注入された電子は、第２のベース層２２に入ると加速され、低濃度コレクタ層３１に移動していく。
【００３７】
第２のベース層２２で加速された電子は、低濃度コレクタ層３１に入ると、ベース層２とコレクタ層３との間に逆バイアスとなるようにベースコレクタ電圧が印加されているため、低濃度コレクタ層３１内の強い電界によって加速され、高速にコレクタコンタクト層３２に向けてドリフトしていく。
【００３８】
以上説明したように、本発明の実施の形態に係るダブルへテ口接合バイポーラトランジスタは、ベース層が、ブロッキング現象を解消できる第２のベース層と第１のベース層とを含む複数の層に分けられ、電子が第１のベース層を通過して第２のベース層に入ったときに加速されるため、トランジスタ動作を高速化することができる。
【００３９】
また、ベース電極近傍の第２のベース層を除去し第１のベース層を残すことができるため、ベース電極とベース層の接触面積が減少することによる接触抵抗の増加がなく、かつベース層の一部を残しつつベース電極近傍のコレクタ層をエッチングして除去しやすくなり、ベースコレクタ間の静電容量の低減により、さらにトランジスタ動作を高速化することができる。
【００４０】
さらに、例えば硫酸−過酸化水素水溶液系のエッチング液等を用いることによって、ＧａＡｓＳｂをＩｎＧａＡｓよりも速いエッチング速度でエッチングできるため、ベース電極近傍に第１のベース層が除去されたアンダーカットを形成でき、その結果、ベース電極近傍のコレクタ層を除去することが容易になり、ベースコレクタ間の静電容量を低下させてトランジスタ動作をさらに高速化することができる。
【産業上の利用可能性】
【００４１】
本発明に係るダブルへテ口接合バイポーラトランジスタは、ブロッキング現象を解消し、さらにトランジスタ動作を高速化することができるという効果が有用なダブルへテ口接合バイポーラトランジスタ等の用途にも適用できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係るダブルへテ口接合バイポーラトランジスタの構造の一例を示す断面図
【図２】ダブルへテ口接合バイポーラトランジスタ１００の作成方法について説明するための説明図
【図３】ダブルへテ口接合バイポーラトランジスタ１００の作成方法について説明するための説明図
【図４】ダブルへテ口接合バイポーラトランジスタ１００のエネルギーダイヤグラムを説明するための説明図
【図５】従来のダブルへテ口接合バイポーラトランジスタのエネルギーダイヤグラムを説明するための説明図
【符号の説明】
【００４３】
１  エミッタ層
２、２ａ  ベース層
３  コレクタ層
４  エミッタ電極
５  ベース電極
６  コレクタ電極
７  半導体基板
１１  エミッタコンタクト層
１２  高濃度エミッタ層
１３  低濃度エミッタ層
２１  第１のベース層
２２  第２のベース層
２ｂ  ベースコレクタ間に挿入された半導体層
３１  低濃度コレクタ層
３２  コレクタコンタクト層
【図１】
2006128308.tif 000003
【図２】
2006128308.tif 000004
【図３】
2006128308.tif 000005
【図４】
2006128308.tif 000006
【図５】
2006128308.tif 000007