(57)【要約】【課題】  金属配線を２ステップスパッタにより形成する場合、金属配線の電気抵抗の上昇や、ばらつきを抑制しつつ、２ｎｄステップの初期段階におけるＡｌ膜の凝集によるカバレッジ不良を抑制できる半導体装置およびその製造方法を提供する。【解決手段】  １ｓｔＡｌ合金配線２を２ステップスパッタ法により形成する際、１ｓｔステップスパッタにより、下側Ａｌ合金膜２３を成膜し、続いて、スパッタにより、下側Ａｌ合金膜２３の表面上に、直接、Ｗ膜２４を成膜する。次いで、２ｎｄステップスパッタにより、Ｗ膜２４の表面上に、直接、上側Ａｌ合金膜２５を成膜する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板（１）の上に、前記半導体素子と電気的に接続され、第１の金属を含む金属配線（２、３）が形成された半導体装置の製造方法において、
スパッタ法により、前記半導体基板（１）の上に、前記第１の金属を含む第１の金属膜（２３、３６）を形成する第１のスパッタ工程（６３、７３）と、
前記第１の金属膜（２３、３６）の上に、直接、前記第１の金属よりも自己拡散係数が小さな第２の金属を含む導電性膜（２４、３７）を形成する工程（６４、７４）と、
第１のスパッタ工程（６３、７３）よりも高温でのスパッタ法により、前記導電性膜（２４、３７）の上に、直接、前記第１の金属を含む第２の金属膜（２５、３８）を形成する第２のスパッタ工程（６５、７５）とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記導電性膜（２４、３７）を、前記第２の金属のみ、もしくは、前記第２の金属の窒化物により構成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体素子が形成された半導体基板（１）の上に、前記半導体素子と電気的に接続され、第１の金属を含む金属配線（２、３）が形成された半導体装置の製造方法において、
スパッタ法により、前記半導体基板（１）の上に、前記第１の金属を含む第１の金属膜（２３、３６）を形成する第１のスパッタ工程（６３、７３）と、
前記第１の金属配線（２、３）の上に、直接、前記第１の金属よりも自己拡散係数が小さな第２の金属の酸化物で構成された酸化物膜を形成する工程と、
第１のスパッタ工程（６３、７３）よりも高温でのスパッタ法により、前記酸化物膜の上に、直接、前記第１の金属を含む第２の金属膜（２５、３８）を形成する第２のスパッタ工程（６５、７５）とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の金属として、ＡｌもしくはＣｕを用いることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記第１の金属としてＡｌを用いる場合では、前記第２の金属として、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉのうちのいずれか１つを用いることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の金属としてＣｕを用いる場合では、前記第２の金属として、Ｗ、Ｔｉ、Ｔａ、Ｃｒ、Ｍｏ、Ｆｅ、Ｎｉのうちのいずれか１つを用いることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
半導体素子が形成された半導体基板（１）の上に、前記半導体素子と電気的に接続され、第１の金属を含む金属配線（２、３）が形成された半導体装置において、
前記金属配線（２、３）は、第１の金属を含む第１の金属膜（２３、３６）と、
前記第１の金属膜（２３、３６）の上に直接配置され、前記第１の金属よりも自己拡散係数が小さな第２の金属を含む導電性膜（２４、３７）と、
前記導電性膜（２４、３７）の上に直接配置され、前記第１の金属を含む第２の金属膜（２５、３８）とを備えることを特徴とする半導体装置。
【請求項８】
前記導電性膜（２４、３７）は、前記第２の金属のみ、もしくは、前記第２の金属の窒化物により構成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体素子が形成された半導体基板（１）の上に、前記半導体素子と電気的に接続され、第１の金属を含む金属配線（２、３）が形成された半導体装置において、
前記金属配線（２、３）は、第１の金属を含む第１の金属膜（２３、３６）と、
前記第１の金属膜（２３、３６）の上に直接配置され、前記第１の金属よりも自己拡散係数が小さな第２の金属の酸化物で構成された酸化物膜と、
前記酸化物膜の上に直接配置され、前記第１の金属を含む第２の金属膜（２５、３８）とを備えることを特徴とする半導体装置。
【請求項１０】
前記第１の金属として、ＡｌもしくはＣｕが用いられていることを特徴とする請求項７ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第１の金属がＡｌの場合では、前記第２の金属として、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉのうちのいずれか１つが用いられていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の金属がＣｕの場合では、前記第２の金属として、Ｗ、Ｔｉ、Ｔａ、Ｃｒ、Ｍｏ、Ｆｅ、Ｎｉのうちのいずれか１つが用いられていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属配線を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体基板上に金属配線が形成された半導体装置における金属配線の製造方法としては、２ステップスパッタ法がある。これは、スパッタによる金属配線の成膜を２ステップに分け、例えば、Ａｌ金属配線の形成において、１ｓｔステップでは、低温でＡｌをスパッタし、２ｎｄステップでは、高温でＡｌをスパッタすることで、金属配線を形成する方法である。この方法によれば、絶縁膜に形成されたホール内および絶縁膜の表面上に至って金属配線を形成する場合に、低温で高アスペクト比のホールを、金属膜で充填できる。
【０００３】
しかし、２ｎｄステップの初期段階において、１ｓｔステップで成膜したＡｌ膜（以下、１ｓｔステップＡｌ膜と呼ぶ）が凝集すると、カバレッジ不良が生じてしまう。すなわち、２ｎｄステップでは高温のため、１ｓｔステップＡｌ膜の表面のＡｌ原子が拡散して、Ａｌ膜が凝縮する。このため、１ｓｔステップＡｌ膜が存在する部分と、存在しない部分とが生じ、Ａｌ金属配線は、１ｓｔステップＡｌ膜と２ｎｄステップＡｌ膜とにより構成される部分と、２ｎｄステップＡｌ膜のみによって構成される部分とが生じてしまう。
【０００４】
そこで、従来では、この対策方法として、１ｓｔステップ後に、微量の酸素を添加して、Ａｌ表面を酸化させ、その後に、２ｎｄステップを行う方法が提案されていた。この方法では、１ｓｔステップＡｌ膜の表面を酸化させることで、２ｎｄステップの初期段階において、熱によるＡｌ原子の拡散を抑制し、Ａｌ膜の凝集を抑制することを図っている（例えば、非特許文献１参照）。
【非特許文献１】和田純一，「Ａｌダマシン技術〜リフロースパッタを中心として〜」，第四回ＵＬＳＩプロセス新技術シンポジウム  １９９９．１０．７，ＩＳＳ産業科学システムズ，ｐ．ＩＳＳ１２−１７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記した従来の対策方法では、１ｓｔステップＡｌ膜の表面に薄い絶縁膜（Ａｌ２Ｏ３）が形成されるため、金属配線の電気抵抗が上昇したり、電気抵抗が部位によってばらついたりするという問題が生じる。
【０００６】
なお、この問題は、Ａｌ金属配線に限らず、Ｃｕ配線等の他の金属配線においても、同様に生じる。
【０００７】
本発明は、上記点に鑑み、金属配線の電気抵抗の上昇や、ばらつきを抑制しつつ、２ｎｄステップの初期段階における金属膜の凝集によるカバレッジ不良を抑制できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、スパッタ法により、半導体基板（１）の上に、第１の金属を含む第１の金属膜（２３、３６）を形成する第１のスパッタ工程（６３、７３）と、第１の金属膜（２３、３６）の上に、直接、第１の金属よりも自己拡散係数が小さな第２の金属を含む導電性膜（２４、３７）を形成する工程（６４、７４）と、第１のスパッタ工程（６３、７３）よりも高温でのスパッタ法により、導電性膜（２４、３７）の上に、直接、第１の金属を含む第２の金属膜（２５、３８）を形成する第２のスパッタ工程（６５、７５）とを備えることを特徴としている。
【０００９】
このように、少なくとも２ステップのスパッタ法により、金属配線を形成する場合、第１の金属膜の上に、直接、第１の金属よりも自己拡散係数が小さな第２の金属を含む導電性膜を形成することで、この導電性膜を有していない場合と比較して、第１の金属膜の表面での熱による第１の金属原子の拡散を抑制することができる。
【００１０】
これにより、第２のスパッタ工程での高温処理において、第１の金属膜の凝集を抑制できる。この結果、金属配線のカバレッジ不良の発生を抑制することができる。
【００１１】
また、本発明では、第１の金属膜と第２の金属膜との間に導電性膜を形成しているので、従来技術の問題点である金属配線の電気抵抗の上昇や、ばらつきの発生を抑制することができる。
【００１２】
導電性膜については、例えば、請求項２に示すように、導電性膜（２４、３７）を、前記第２の金属のみ、もしくは、前記第２の金属の窒化物により構成することができる。
【００１３】
請求項３に記載の発明では、スパッタ法により、半導体基板（１）の上に、第１の金属を含む第１の金属膜（２３、３６）を形成する第１のスパッタ工程（６３、７３）と、第１の金属配線（２、３）の上に、直接、第１の金属よりも自己拡散係数が小さな第２の金属の酸化物で構成された酸化物膜を形成する工程と、第１のスパッタ工程（６３、７３）よりも高温でのスパッタ法により、その酸化物膜の上に、直接、第１の金属を含む第２の金属膜（２５、３８）を形成する第２のスパッタ工程（６５、７５）とを備えることを特徴としている。
【００１４】
このように、少なくとも２ステップのスパッタ法により、金属配線を形成する場合、第１の金属膜の上に、直接、第１の金属よりも自己拡散係数が小さな第２の金属の酸化物膜を形成することで、この酸化物膜を有していない場合と比較して、第１の金属膜の表面での熱による第１の金属原子の拡散を抑制することができる。
【００１５】
これにより、第２のスパッタ工程での高温処理において、第１の金属膜の凝集を抑制できる。この結果、金属配線のカバレッジ不良の発生を抑制することができる。
【００１６】
また、第２の金属の酸化物膜としては、請求項５に示すように、第１の金属としてＡｌを用いる場合では、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉのうちのいずれか１つの酸化物膜を用いることができる。また、請求項６に示すように、第１の金属としてＣｕを用いる場合ではＷ、Ｔｉ、Ｔａ、Ｃｒ、Ｍｏ、Ｆｅ、Ｎｉのうちのいずれか１つの酸化物膜を用いることができる。
【００１７】
これらの酸化物の形成においては、Ａｌ２Ｏ３よりも、膜厚の制御が容易であり、それらの膜厚を電子が通過できる大きさにすることができる。これにより、従来技術の問題点である金属配線の電気抵抗の上昇や、ばらつきの発生を抑制することができる。なお、これらの酸化物の膜厚は、例えば、１０ｎｍ以下であることが好ましい。
【００１８】
なお、請求項１、３に記載中の「第１の金属を含む」、「第２の金属を含む」とは、第１、第２の金属を含む合金で構成されている場合だけでなく、第１、第２の金属のみで構成されている場合も意味する。
【００１９】
また、請求項４に示すように、第１の金属として、ＡｌもしくはＣｕを用いることができる。
【００２０】
また、請求項５に示すように、第１の金属としてＡｌを用いる場合では、第２の金属として、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉのうちのいずれか１つを用いることができる。また、請求項６に示すように、第１の金属としてＣｕを用いる場合では、第２の金属として、Ｗ、Ｔｉ、Ｔａ、Ｃｒ、Ｍｏ、Ｆｅ、Ｎｉのうちのいずれか１つを用いることができる。
【００２１】
また、請求項７に記載の発明では、金属配線（２、３）は、第１の金属を含む第１の金属膜（２３、３６）と、第１の金属膜（２３、３６）の上に直接配置され、第１の金属よりも自己拡散係数が小さな第２の金属を含む導電性膜（２４、３７）と、導電性膜（２４、３７）の上に直接配置され、第１の金属を含む第２の金属膜（２５、３８）とを備えることを特徴としている。
【００２２】
本発明は、請求項１に記載の発明により製造される半導体装置であり、請求項１に記載の発明と同様の効果を有している。
【００２３】
導電性膜については、例えば、請求項８に示すように、導電性膜（２４、３７）を、前記第２の金属のみ、もしくは、前記第２の金属の窒化物により構成することができる。
【００２４】
また、請求項９に記載の発明では、金属配線（２、３）は、第１の金属を含む第１の金属膜（２３、３６）と、第１の金属膜（２３、３６）の上に直接配置され、第１の金属よりも自己拡散係数が小さな第２の金属の酸化物で構成された酸化物膜と、この酸化物膜の上に直接配置され、第１の金属を含む第２の金属膜（２５、３８）とを備えることを特徴としている。
【００２５】
本発明は、請求項３に記載の発明により製造される半導体装置であり、請求項３に記載の発明と同様の効果を有している。
【００２６】
例えば、請求項１０に示すように、第１の金属として、ＡｌもしくはＣｕを用いることができる。そして、第１の金属がＡｌの場合では、請求項１１に示すように、第２の金属として、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉのうちのいずれか１つを用いることができる。また、第１の金属がＣｕの場合では、請求項１２に示すように、第２の金属として、Ｗ、Ｔｉ、Ｔａ、Ｃｒ、Ｍｏ、Ｆｅ、Ｎｉのうちのいずれか１つを用いることができる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００２８】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の断面図を示す。
【００２９】
この半導体装置は、半導体素子としてのｎＭＯＳトランジスタが形成されている半導体基板１と、この半導体基板１上に形成された金属配線としての２層のＡｌ合金配線（１ｓｔＡｌ合金配線、２ｎｄＡｌ合金配線）２、３とを備えている。
【００３０】
図１に示すように、半導体基板１は、表層に形成されたＰ型ウェル層１１を有している。また、半導体基板１の主表面上には、ＬＯＣＯＳ法により形成されたフィールド絶縁膜１２が配置されている。
【００３１】
半導体基板１のうち、フィールド絶縁膜１２が配置されていないアクティブ領域の表面上には、ゲート絶縁膜１３を介して、ゲート電極１４が形成されている。Ｐ型ウェル層１１の表層のうち、ゲート電極１４の両側に位置する部位に、それぞれ、Ｎ型層とＮ＋型層からなるソース領域１５と、Ｎ型層とＮ＋型層からなるドレイン領域１６とが形成されている。一方、フィールド絶縁膜上には、ＰｏｌｙＳｉからなるキャパシタ電極１７が形成されている。
【００３２】
１ｓｔＡｌ合金配線２は、半導体基板１のゲート電極１４やキャパシタ電極１７の上に形成された絶縁膜２１の表面上およびコンタクトホール２１ａ内に至って、形成されている。コンタクトホール２１ａは、絶縁膜２１のうち、ソース領域１５、ドレイン領域１６の上側の部位に設けられており、１ｓｔＡｌ合金配線２は、コンタクトホール２１ａを介して、ソース領域１５、ドレイン領域１６と電気的に接続されている。
【００３３】
ここで、絶縁膜２１は、例えばＢＰＳＧで構成されている。また、１ｓｔＡｌ合金配線２は、Ｔｉ膜およびＴｉＮ膜２２、下側Ａｌ合金膜２３、Ｗ膜２４、上側Ａｌ合金膜２５、Ｔｉ膜およびＴｉＮ膜２６が順に積層された構成である。下側Ａｌ合金膜２３および上側Ａｌ合金膜２５は、例えば、ＡｌＳｉＣｕで構成されている。なお、下側Ａｌ合金膜２３、Ｗ膜２４、上側Ａｌ合金膜２５が、それぞれ、本発明の第１の金属膜、導電性膜、第２の金属膜に相当する。また、本実施形態では、Ａｌ、Ｗが、それぞれ、本発明の第１の金属、第２の金属に相当する。
【００３４】
２ｎｄＡｌ合金配線３は、１ｓｔＡｌ合金配線２および１ｓｔＡｌ合金配線２が配置されていない絶縁膜２１の上に配置された層間絶縁膜３０上および層間絶縁膜３０に設けられたビアホール３０ａ内に至って形成されている。このビアホール３０ａを介して、２ｎｄＡｌ合金配線３は、１ｓｔＡｌ合金配線２と電気的に接続されている。
【００３５】
ここで、層間絶縁膜３０は、例えば、Ｐ−ＳｉＮ膜３１、ＴＥＯＳ膜３２、ＳＯＧ膜３３、ＴＥＯＳ膜３４により構成されている。
【００３６】
また、２ｎｄＡｌ合金配線３は、Ｔｉ膜３５、ＴｉＮ膜、下側Ａｌ合金膜３６、Ｗ膜３７、上側Ａｌ合金膜３８、Ｔｉ膜、ＴｉＮ膜３９が順に積層された構成である。なお、下側Ａｌ合金膜３６、Ｗ膜３７、上側Ａｌ合金膜３８が、それぞれ、本発明の第１の金属膜、導電性膜、第２の金属膜に相当する。
【００３７】
そして、２ｎｄＡｌ合金配線３および２ｎｄＡｌ合金配線３が配置されていない層間絶縁膜３０の上に、パッシベーション膜４０が形成されている。
【００３８】
次に、上記した構造の半導体装置の製造方法について説明する。図２に、製造工程を示す。
【００３９】
まず、デバイス形成工程４１で、半導体基板１に、Ｐ型ウェル層１１、ゲート絶縁膜１３、ゲート電極１４、ソース領域１５、ドレイン領域１６を有するＮＭＯＳトランジスタと、フィールド絶縁膜１２上のキャパシタ１７とを形成する。
【００４０】
続いて、絶縁膜形成工程４２で、ＮＭＯＳトランジスタが形成された半導体基板１の上に、例えば、ＢＰＳＧからなる絶縁膜２１を形成する。そして、コンタクトホール加工工程４３で、絶縁膜２１のうち、ソース領域１５、ドレイン領域１６の上方に位置する部位に、コンタクトホール２１ａを形成する。
【００４１】
その後、１ｓｔＡｌ合金配線２の成膜工程４４を行う。この工程では、スパッタリング法（以下、単にスパッタと呼ぶ）により、１ｓｔＡｌ合金配線２を形成する。
【００４２】
ここで、図３に、この成膜工程４４の詳細な内容を示す。図３に示すように、１ｓｔＡｌ合金配線２の成膜工程４４では、順に、デガス処理工程６１、Ｔｉ膜およびＴｉＮ膜２２の成膜工程６２、下側Ａｌ合金膜２３の成膜工程６３、Ｗ膜２４の成膜工程６４、上側Ａｌ合金膜２５の成膜工程６５、Ｔｉ膜およびＴｉＮ膜２６の成膜工程６６を行う。
【００４３】
なお、これらのうち、下側Ａｌ合金膜２３の成膜工程６３、Ｗ膜２４の成膜工程６４、上側Ａｌ合金膜２５の成膜工程６５が、それぞれ、本発明の第１のスパッタ工程、導電性膜を形成する工程、第２のスパッタ工程に相当する。
【００４４】
具体的な条件について、デガス処理工程６１では、例えば、３５０℃で２分間行う。
【００４５】
Ｔｉ膜およびＴｉＮ膜２２の成膜工程６２では、絶縁膜２１の上およびコンタクトホール２１ａの内壁上に、Ｔｉ膜およびＴｉＮ膜２２を順に成膜する。このときの成膜条件を、例えば、Ｔｉ膜の成膜のとき、膜厚：２０ｎｍ、温度：２７０℃、パワー：１〜３ｋｗ、Ａｒ圧：０．９３Ｐａとし、ＴｉＮ膜の成膜のとき、膜厚：１００ｎｍ、温度：２７０℃、パワー：３〜７ｋｗ、Ａｒ／Ｎ２ガス比を１：１とする。
【００４６】
また、下側Ａｌ合金膜２３の成膜工程６３では、２００℃以下の温度で、Ａｌ合金、例えば、ＡｌＳｉＣｕの１ｓｔステップスパッタを行う。これにより、Ｔｉ膜およびＴｉＮ膜２２の表面上に、直接、下側Ａｌ合金膜２３を成膜する。このとき、成膜条件を、例えば、膜厚：１５０〜２００ｎｍ、温度：１５０℃、パワー：７〜８ｋｗ、Ａｒ圧：０．９３Ｐａとする。
【００４７】
Ｗ膜２４の成膜工程６４では、Ｗのスパッタを行い、下側Ａｌ合金膜２３の上に、直接、Ｗ膜２４を成膜する。このとき、成膜条件を、例えば、膜厚：５０〜５０ｎｍ、温度：１５０〜４００℃、パワー：１〜３ｋｗ、Ａｒ圧：０．９３Ｐａとする。なお、このときのチャンバーは、下側Ａｌ合金膜２３の成膜工程６３と同一のチャンバー内でも、別のチャンバー内でもよい。
【００４８】
上側Ａｌ合金膜２５の成膜工程６５では、下側Ａｌ合金膜２３の成膜工程６３よりも高温の３５０℃以上の温度で、Ａｌ合金、例えば、ＡｌＳｉＣｕの２ｎｄステップスパッタを行う。これにより、Ｗ膜２４の表面上に、直接、上側Ａｌ合金膜２５を成膜する。このとき、成膜条件を、例えば、膜厚：２５０〜３００ｎｍ、温度：３５０℃以上℃、パワー：７〜８ｋｗ、Ａｒ圧：０．９３Ｐａとする。
【００４９】
Ｔｉ膜およびＴｉＮ膜２６の成膜工程６６では、上側Ａｌ合金膜２５の上に、直接、Ｔｉ膜およびＴｉＮ膜２６を順に成膜する。このときの成膜条件を、例えば、Ｔｉ膜の成膜のとき、膜厚：１５ｎｍ、温度：２７０℃、パワー：１〜３ｋｗ、Ａｒ圧：０．９３Ｐａとし、ＴｉＮ膜の成膜のとき、膜厚：３０ｎｍ、温度：２７０℃、パワー：３〜７ｋｗ、Ａｒ／Ｎ２ガス比を１：１とする。
【００５０】
このようにして、１ｓｔＡｌ合金配線２の成膜工程４４が行われる。
【００５１】
続いて、図２に示すように、１ｓｔＡｌ合金配線２のパターン形成工程４５が行われる。この工程では、ホトリソグラフィおよびエッチング工程により、１ｓｔＡｌ合金配線２を所望のパターンとする。
【００５２】
続いて、層間絶縁膜３０の形成工程４６が行われる。この工程では、１ｓｔＡｌ合金配線２および１ｓｔＡｌ合金配線２が配置されていない絶縁膜２１の上に、層間絶縁膜３０を形成する。その後、ビアホール加工工程４７を行い、層間絶縁膜３０にビアホール３０ａを形成する。
【００５３】
続いて、２ｎｄＡｌ合金配線３の成膜工程４８を行う。この工程では、スパッタにより、２ｎｄＡｌ合金配線３を形成する。ここで、図４に、この成膜工程４８の詳細な内容を示す。図４に示すように、２ｎｄＡｌ合金配線３の成膜工程４８では、順に、デガス処理工程７１、Ｔｉ膜３５の成膜工程７２、下側Ａｌ合金膜３６の成膜工程７３、Ｗ膜３７の成膜工程７４、上側Ａｌ合金膜３８の成膜工程７５、ＴｉＮ膜３９の成膜工程７６を行う。
【００５４】
なお、これらのうち、下側Ａｌ合金膜３６の成膜工程７３、Ｗ膜３７の成膜工程７４、上側Ａｌ合金膜３８の成膜工程７５が、それぞれ、本発明の第１のスパッタ工程、導電性膜の形成工程、第２のスパッタ工程に相当する。
【００５５】
この２ｎｄＡｌ合金配線３の成膜工程４８は、１ｓｔＡｌ合金配線２の成膜工程４４、６１〜６６を一部変更したものである。
【００５６】
すなわち、Ｔｉ膜３５の成膜工程７２では、Ｔｉ膜３５のみを成膜する。このときのＴｉ膜３５の成膜条件は、Ｔｉ膜およびＴｉＮ膜２２の成膜工程６２と同じである。また、ＴｉＮ膜３９の成膜工程７６では、ＴｉＮ膜３９のみを成膜する。このときのＴｉＮ膜３９の成膜条件は、Ｔｉ膜およびＴｉＮ膜２６の成膜工程６６と同じである。
【００５７】
下側Ａｌ合金膜３６の成膜工程７３では、下側Ａｌ合金膜２３の成膜工程６３に対して、膜厚を２００〜４００ｎｍに変更する。上側Ａｌ合金膜３８の成膜工程７５では、上側Ａｌ合金膜２５の成膜工程７５に対して、膜厚を５００〜７００ｎｍに変更する。
【００５８】
なお、デガス処理工程７１、Ｗ膜３７の成膜工程７４は、デガス処理工程６１、Ｗ膜２４の成膜工程６４と同条件である。
【００５９】
このようにして、２ｎｄＡｌ合金配線３の成膜工程４８が行われる。
【００６０】
続いて、図２に示すように、２ｎｄＡｌ合金配線３のパターン形成工程４９が行われる。この工程では、ホトリソグラフィおよびエッチング工程により、２ｎｄＡｌ合金配線３を所望のパターンとする。
【００６１】
その後、パッシベーション膜４０の形成工程５０を行い、２ｎｄＡｌ合金配線３および２ｎｄＡｌ合金配線３が配置されていない層間絶縁膜３０の上に、パッシベーション膜４０を形成する。続いて、アニール工程５１を行い、パッシベーション膜４０に対してアニール処理を行う。このときの条件を、例えば、４５０℃、３０分とする。
【００６２】
以上のようにして、図１に示す構造の半導体装置を製造することができる。
【００６３】
次に、本実施形態の主な特徴について説明する。
【００６４】
本実施形態では、１ｓｔＡｌ合金配線２の成膜工程４４および２ｎｄＡｌ合金配線３の成膜工程４８では、２ステップスパッタ法により、１ｓｔＡｌ合金配線２、２ｎｄＡｌ合金配線３を形成している。そして、１ｓｔステップスパッタ工程６３、７３と、２ｎｄステップスパッタ工程６５、７５との間で、Ｗ膜２４、３７を成膜する工程６４、７４を行っている。
【００６５】
すなわち、下側Ａｌ合金膜を成膜する工程６３、７３で、１ｓｔステップスパッタにより、Ｔｉ膜およびＴｉＮ膜２２の表面上に、下側Ａｌ合金膜２３、３６を成膜し、続いて、Ｗ膜を成膜する工程６４、７４で、スパッタにより、下側Ａｌ合金膜２３、３６の表面上に、直接、Ｗ膜２４、３７を成膜し、次いで、上側Ａｌ合金膜を成膜する工程６５、７５で、２ｎｄステップスパッタにより、Ｗ膜２４、３７の表面上に、直接、上側Ａｌ合金膜  ２５、３８を成膜している。
【００６６】
このように、下側Ａｌ合金膜２３、３６の表面上に、直接、Ａｌよりも自己拡散係数の小さなＷからなるＷ膜２４、３７を成膜しているので、Ｗ膜２４、３７を有していないものと比較して、下側Ａｌ合金膜２３、３６の表面での熱によるＡｌ原子の拡散を抑制することができる。
【００６７】
これにより、２ｎｄステップスパッタ工程６５での高温処理において、下側Ａｌ合金膜２３、３６が凝集するのを抑制することができる。この結果、１ｓｔＡｌ合金配線２、２ｎｄＡｌ合金配線３にカバレッジ不良が発生するのを抑制することができる。
【００６８】
また、本実施形態によれば、１ｓｔＡｌ合金配線２、２ｎｄＡｌ合金配線３中に挿入したＷ膜２４、３７は導電性であるため、従来技術の問題点である金属配線層の電気抵抗の上昇や、ばらつきの発生が生じるのを回避できる。
【００６９】
なお、本実施形態の製造方法は、コンタクトホール２１ａ、ビアホール３０ａが高アスペクト比、例えば、２程度である半導体装置の製造に対して、有効である。本実施形態によれば、アスペクト比が、例えば、２程度のコンタクトホール２１ａ、ビアホール３０ａをＡｌ合金膜で充填することができる。
【００７０】
（他の実施形態）
（１）上記した実施形態では、１ｓｔＡｌ合金配線２、２ｎｄＡｌ合金配線３の形成において、下側Ａｌ合金膜２３、３６と上側Ａｌ合金膜２５、３８との間に、Ｗ膜２４、３７を挿入する場合を例として説明したが、この挿入する膜（挿入膜）を構成する金属として、Ｗに限らず、Ａｌよりも自己拡散係数の小さな金属であれば、他の金属を用いることもできる。
【００７１】
例えば、Ｗの代わりに、Ｔｉ、Ｔａ、Ｃｕ、Ｃｒ、Ｚｒ、Ｍｏ、Ｍｇ、Ｍｎ、Ｆｅ、Ｎｉのうちのいずれか１つを用いることができる。また、これらのうちの少なくとも１つを含む合金を用いることもできる。このとき、挿入膜を金属単体もしくはこれらの金属を含む合金で構成することができる。また、挿入膜をこれらの金属の窒化物で構成することもできる。
【００７２】
また、挿入膜を、これらの金属の酸化物で構成することもできる。この場合、Ｗ膜２４、３７を成膜する工程６４、７４の代わりに、酸化物膜を成膜する工程を行う。ただし、この場合、挿入膜の膜厚を、電子の通り抜けが可能な厚さ、例えば１０ｎｍ以下とする。これにより、この場合においても、上記した実施形態と同様の効果を奏する。
【００７３】
なお、Ａｌは、酸化反応が早く進むため、上記した従来の方法では、Ａｌ配線の表面に形成されたＡｌ２Ｏ３膜は厚さが、通常、２０〜３０ｎｍとなってしまうため、上記したように、配線抵抗に影響が生じていた。また、Ａｌ２Ｏ３膜の膜厚を、２０〜３０ｎｍよりも小さくすることは困難であった。
【００７４】
これに対して、Ａｌよりも自己拡散係数の小さな金属の酸化物を形成する場合では、それらの膜厚を、Ａｌ２Ｏ３膜よりも小さくし、電子の通り抜けが可能な厚さ（例えば、１０ｎｍ以下）となるように、制御することが容易である。
【００７５】
（２）上記した実施形態では、下側Ａｌ合金膜２３、３６および上側Ａｌ合金膜２５、３８を、ＡｌＳｉＣｕで構成する場合を例として説明したが、他のＡｌ合金で構成することもできる。例えば、ＡｌＣｕ、ＡｌＳｉ等により構成することもできる。
【００７６】
また、下側Ａｌ合金膜２３、３６および上側Ａｌ合金膜２５、３８を、Ａｌのみで構成することもできる。
【００７７】
（３）上記した実施形態では、金属配線として、Ａｌ合金配線を用いる場合を例として説明したが、Ａｌ合金配線の代わりに、Ｃｕ配線もしくはＣｕ合金配線等の他の金属配線を用いることもできる。
【００７８】
金属配線として、Ｃｕ配線もしくはＣｕ合金配線を用いる場合では、上記した各実施形態と同様に、Ｗ膜に限らず、Ｃｕよりも自己拡散係数の小さな金属であれば、他の金属を用いることもできる。
【００７９】
例えば、Ｗの代わりに、Ｔｉ、Ｔａ、Ｃｒ、Ｍｏ、Ｆｅ、Ｎｉのうちのいずれか１つを用いることができる。また、これらのうちの少なくとも１つを含む合金を用いることもできる。このとき、挿入膜を金属単体もしくはこれらの金属を含む合金で構成することができる。また、挿入膜をこれらの金属の窒化物で構成することもできる。
【００８０】
また、挿入膜を、これらの金属の酸化物で構成することもできる。ただし、この場合、挿入膜の膜厚を、電子の通り抜けが可能な厚さ、例えば１０ｎｍ以下とする。これにより、この場合においても、上記した実施形態と同様の効果を奏する。
【００８１】
（４）上記した実施形態では、Ｗ膜２４、３７をスパッタにより成膜する場合を例として説明したが、Ｗ膜２４、３７を他の方法により成膜することもできる。例えば、ＰＶＤ法、ＣＶＤ法により、Ｗ膜２４、３７を成膜することもできる。
【００８２】
（５）上記した実施形態では、１ｓｔＡｌ合金配線２、２ｎｄＡｌ合金配線３を２ステップスパッタ法により、形成する場合を例として説明したが、ステップ数を２よりも多い数とすることもできる。この場合、少なくとも、連続するステップ間に、Ｗ膜等の挿入膜を成膜すれば良い。
【００８３】
（６）上記した実施形態では、半導体基板１に、半導体素子として、ＮＭＯＳトランジスタが形成されている場合を例として説明したが、ＰＭＯＳトランジスタ、バイポーラトランジスタ等の他の半導体素子が形成されている半導体装置に対しても、本発明を適用することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１の半導体装置の製造方法を説明するためのフローチャートである。
【図３】図２中の１ｓｔＡｌ合金配線２の成膜形成工程４４を説明するためのフローチャートである。
【図４】図２中の２ｎｄＡｌ合金配線３の成膜形成工程４８を説明するためのフローチャートである。
【符号の説明】
【００８５】
１…半導体基板、２…１ｓｔＡｌ合金配線、３…２ｎｄＡｌ合金配線、
１１…Ｐ型ウェル層、１２…フィールド絶縁膜、１３…ゲート絶縁膜、
１４…ゲート電極、１５…ソース領域、１６…ドレイン領域、１７…キャパシタ、
２１…絶縁膜、２１ａ…コンタクトホール、２２…Ｔｉ膜およびＴｉＮ膜、
２３、３６…下側Ａｌ合金膜、２４、３７…Ｗ膜、２５、３８…上側Ａｌ合金膜、
２６…Ｔｉ膜およびＴｉＮ膜、３０…層間絶縁膜、３０ａ…ビアホール、
３５…Ｔｉ膜、３９…ＴｉＮ膜、４０…パッシベーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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