(57)【要約】【課題】  トランス自体の損失を抑えることが可能なスイッチング電源回路を提供することを目的とする。【解決手段】  整流回路５９と平滑回路６３との間に、ダイオード５８の寄生素子であるコンデンサ５７の容量よりも容量が大きいコンデンサ２を設ける。【選択図】      図１
2006230075.tif 000002
【特許請求の範囲】
【請求項１】
第１のコンデンサがそれぞれ並列に接続される第１、第２、第３、第４のスイッチング素子により構成され、前記第１のスイッチング素子と前記第２のスイッチング素子が前記第１のスイッチング素子が高電位側になるように直列に接続されて第１の相ブリッジを形成し、前記第３のスイッチング素子と前記第４のスイッチング素子が前記第３のスイッチング素子が高電位側になるように直列に接続されて第２の相ブリッジを形成し、前記第１及び第２のスイッチング素子が交互にオン、オフし、前記第３及び第４のスイッチング素子が交互にオン、オフすることにより直流電力を交流電力に変換する変換回路と、
前記第１のコンデンサと共振回路を構成するインダクタと、
前記インダクタを介して前記変換回路から出力される交流電力を昇圧または降圧するトランスと、
ダイオードにより構成され前記トランスから出力される交流電力を整流する整流回路と、
前記整流回路からの出力を平滑する平滑回路とを備え、
前記第１の相ブリッジに入力される駆動信号の位相が前記第２の相ブリッジに入力される駆動信号の位相に対してシフトして、前記共振回路の共振により前記各スイッチング素子をゼロボルトスイッチングさせるスイッチング電源回路であって、
前記整流回路と前記平滑回路との間に第２のコンデンサが設けられている、
ことを特徴とするスイッチング電源回路。
【請求項２】
請求項１に記載のスイッチング電源回路であって、
前記第２のコンデンサの容量は、前記ダイオードの寄生素子である第３のコンデンサの容量よりも大きくなるように設定される、
ことを特徴とするスイッチング電源回路。
【請求項３】
請求項２に記載のスイッチング電源回路であって、
前記第２のコンデンサの容量は、前記インダクタと前記第２のコンデンサとから構成される共振回路の共振周波数が前記各スイッチング素子をオン、オフさせる駆動信号を生成するための基準信号の周波数よりも大きくなるように設定される、
ことを特徴とするスイッチング電源回路。
【請求項４】
請求項１〜３の何れか１項に記載のスイッチング電源回路であって、
前記第２のコンデンサの容量は、前記変換回路に入力される直流電力の変動または前記平滑回路の後段に設けられる負荷が要求する直流電力の変動に応じて可変される、
ことを特徴とするスイッチング電源回路。
【請求項５】
請求項１〜３の何れか１項に記載のスイッチング電源回路であって、
前記第２のコンデンサは、互いに並列に接続される複数のコンデンサにより構成され、
前記複数のコンデンサのうち使用するコンデンサを選択するスイッチと、
前記変換回路に入力される直流電力の変動または前記平滑回路の後段に設けられる負荷が要求する直流電力の変動に応じて前記スイッチを動作させる制御回路と、
を備えることを特徴とするスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のスイッチング素子から構成される変換回路により直流電力を交流電力に変換しトランスを介して整流回路及び平滑回路により再び直流電力に変換して出力するスイッチング電源回路に関する。
【背景技術】
【０００２】
従来より、直流電力を交流電力に変換する変換回路のスイッチング素子をソフトスイッチングさせるスイッチング電源回路として、例えば、スイッチング素子の駆動信号のパルス幅を変更させるスイッチング電源回路が存在する（例えば、特許文献１参照）。
【０００３】
また、変換回路のスイッチング素子をソフトスイッチングさせるスイッチング電源回路として、他にも、例えば、フルブリッジ方式の変換回路において一方のブリッジのスイッチング素子の駆動信号の位相を他方のブリッジのスイッチング素子の駆動信号の位相に対してシフトさせる、いわゆる、フェーズシフト方式のスイッチング電源回路も存在する（例えば、特許文献２参照）。これらのスイッチング電源回路は、部品点数の増加がほとんどないため簡単に構成することができる。
【０００４】
また、さらに、変換回路のスイッチング素子をソフトスイッチングさせるスイッチング電源回路として、例えば、変換回路の各スイッチング素子のそれぞれに並列に接続されるコンデンサと、変換回路とトランスとの間に設けられるリーケージインダクタとにより構成される共振回路の共振によりスイッチ素子両端に電圧がかからないようにしつつスイッチング素子をオン、オフさせる、いわゆる、ゼロボルトスイッチング方式（以下、ＺＶＳ方式という）のスイッチング電源回路も存在する（例えば、特許文献３参照）。
【０００５】
図５は、既存のＺＶＳ方式のスイッチング電源回路を示す図である。
図５に示すスイッチング電源回路５０は、コンデンサ５１（５１−１〜５１−４）がそれぞれ並列に接続される４つのスイッチング素子５２（５２−１〜５２−４）により構成され直流電源５３からの直流電力を交流電力に変換する変換回路５４と、変換回路５４から出力される交流電力を昇圧または降圧するトランス５５と、変換回路５４とトランス５５との間に設けられるリーケージインダクタ５６と、コンデンサ５７（５７−１〜５７−４）がそれぞれ並列に接続される４つのダイオード５８（５８−１〜５８−４）により構成されトランス５５から出力される交流電力を整流する整流回路５９と、インダクタ６０とコンデンサ６１とにより構成され整流回路５９からの出力を平滑し負荷６２に出力する平滑回路６３とを備えて構成されている。
【０００６】
なお、直流電源５３と変換回路５４との間に設けられるコンデンサ６４は、直流電源５３からの直流電力を平滑すると共に、変換回路５４から回生される出力を蓄積する。また、コンデンサ５１−１〜５１−４は、スイッチング素子５２−１〜５２−４のそれぞれの寄生素子により構成してもよいし、スイッチング素子５２−１〜５２−４にそれぞれコンデンサを外付けすることにより構成してもよい。また、コンデンサ５７−１〜５７−４は、ダイオード５８−１〜５８−４のそれぞれの寄生素子により構成されるものとする。また、リーケージインダクタ５６は、トランス５５の１次側コイルまたは２次側コイルと共にトランス５５の内部に構成されてもよいし、トランス５５の外部に構成されてもよい。
【０００７】
上記変換回路５４は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であるスイッチング素子５２−１及び５２−２がブリッジ接続されその中点がリーケージインダクタ５６を介してトランス５５の１次側コイルのプラス端子に接続され、ＭＯＳＦＥＴであるスイッチング素子５２−３及び５２−４がブリッジ接続されその中点がトランス５５の１次側コイルのマイナス端子に接続されることにより構成されている。
【０００８】
次に、変換回路５４の動作を説明する。
図６（ａ）は、スイッチング電源回路５０におけるトランス５５の１次側の回路を模式的に示す図である。なお、図５に示す構成と同じ構成には同じ符号を付している。
【０００９】
図６（ａ）に示すように、変換回路５４において、スイッチング素子５２−１及び５２−２により構成されるブリッジを「進み相ブリッジ」とし、スイッチング素子５２−３及び５２−４により構成されるブリッジを「遅れ相ブリッジ」とする。
【００１０】
また、図６（ｂ）は、「進み相ブリッジ」及び「遅れ相ブリッジ」にそれぞれ入力される駆動信号を示す図である。なお、図６（ｂ）において、「進み相ブリッジ」のスイッチング素子５２−１に入力される駆動信号を「進み相ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号」とし、「遅れ相ブリッジ」のスイッチング素子５２−４に入力される駆動信号を「遅れ相ＰＷＭ信号」とする。
【００１１】
図６（ｂ）に示す「進み相ＰＷＭ信号」及び「遅れ相ＰＷＭ信号」は、それぞれ周波数とオン幅が互いに同じであり、「進み相ＰＷＭ信号」の位相に対して「遅れ相ＰＷＭ信号」の位相を常に遅らせつつ、「進み相ＰＷＭ信号」に対して「遅れ相ＰＷＭ信号」を位相シフトさせている。
【００１２】
例えば、「遅れ相ＰＷＭ信号」の位相が「進み相ＰＷＭ信号」の位相に対して進むように位相シフトさせる場合は、図６（ｂ）に示すように、「進み相ＰＷＭ信号」のオン期間と「遅れ相ＰＷＭ信号」のオン期間とが重なる期間、すなわち、図６（ａ）に示すトランス５５の１次側コイル５５−１に電圧が印加される期間が徐々に長くなっていく。
【００１３】
一方、「遅れ相ＰＷＭ信号」の位相が「進み相ＰＷＭ信号」の位相に対して遅れるように位相シフトさせる場合は、トランス５５の１次側コイル５５−１に電圧が印加される期間が徐々に短くなっていく。
【００１４】
図７は、スイッチング素子５２−１〜５２−４が駆動しているときの電流の流れを示す図である。なお、図６（ａ）に示す構成と同じ構成には同じ符号を付している。また、図７（ａ）〜（ｆ）に示す矢印は電流の流れを示している。
【００１５】
また、図８は、スイッチング素子５２−１〜５２−４にそれぞれ入力される駆動信号Ｓ１〜Ｓ４、リーケージインダクタ５６及びトランス５５の１次側コイル５５−１に流れる電流Ｉｐ、並びに、リーケージインダクタ５６及びトランス５５の１次側コイル５５−１に印加される電圧ＶＡＢを示す図である。スイッチング素子５２−１及び５２−２は所定のデッドタイムを設けて交互にオンオフする駆動信号Ｓ１、Ｓ２が入力される。またスイッチング素子５２−３及び５２−４は所定のデッドタイムを設けて交互にオンオフする駆動信号Ｓ３、Ｓ４が入力される。
【００１６】
まず、スイッチング素子５２−１及び５２−４がオン、それ以外のスイッチング素子５２がオフとなる期間（図８に示す期間（１））では、図８に示すように、リーケージインダクタ５６及びトランス５５の１次側コイル５５−１（図７に示すＡ−Ｂ区間）に直流電源５３の電源電圧の正の電圧が印加される。また、この期間（１）では、図７（ａ）に示すように、Ａ−Ｂ区間に正の電流が流れる。これにより、変換回路５４は、期間（１）において、トランス５５に交流電力を供給することができる。
【００１７】
次に、スイッチング素子５２−４がオン、それ以外のスイッチング素子５２がオフとなる期間（図８に示す期間（２））では、図８に示すように、Ａ−Ｂ区間に印加されていた電圧がゼロになるまで徐々に減少していく。すなわち、この期間（２）では、図７（ｂ）に示すように、コンデンサ５１−１に電荷が充電されると共にコンデンサ５１−２に充電されていた電荷がゼロになるまで放電されることによりコンデンサ５１−１及びコンデンサ５１−２とリーケージインダクタ５６とで共振回路が構成される。コンデンサ５１−１及びコンデンサ５１−２の容量があるため、スイッチング素子５２−１はドレイン−ソース間の電圧は徐々に上昇するので、スイッチング素子５２−１の損失を低減できる。
【００１８】
次に、スイッチング素子５２−２及び５２−４がオン、それ以外のスイッチング素子５２がオフとなる期間（図８に示す期間（３））では、図７（ｃ）に示すように、コンデンサ５１−１の充電によりスイッチング素子５２−１の両端電圧が直流電源５３の電源電圧になるとスイッチング素子５２−２に並列に接続されるダイオードが導通する。そのため、この期間（３）では、スイッチング素子５２−２のドレイン−ソース間の電圧がゼロを維持したままスイッチング素子５２−２がオンとなる。
【００１９】
次に、スイッチング素子５２−２がオン、それ以外のスイッチング素子５２がオフとなる期間（図８に示す期間（４））では、図８に示すように、Ａ−Ｂ区間に印加されていた電圧が直流電源５３の電源電圧の負の電圧になるまで徐々に減少していく。すなわち、この期間（４）では、図７（ｄ）に示すように、コンデンサ５１−４に電荷が充電されると共にコンデンサ５１−３に充電されていた電荷がゼロになるまで放電されることによりコンデンサ５１−３及びコンデンサ５１−４とリーケージインダクタ５６とで共振回路が構成される。コンデンサ５１−３及びコンデンサ５１−４の容量があるため、スイッチング素子５２−４はドレイン−ソース間の電圧は徐々に上昇するので、スイッチング素子５２−４の損失を低減できる。
【００２０】
次に、スイッチング素子５２−２及び５２−３がオン、それ以外のスイッチング素子５２がオフとなる期間（図８に示す期間（５））では、図７（ｅ）に示すように、コンデンサ５２−４の充電によりスイッチング素子５２−４の両端電圧が直流電源５３の電源電圧になるとスイッチング素子５２−３に並列に接続されるダイオードが導通する。そのため、この期間（５）では、スイッチング素子５２−３のドレイン−ソース間の電圧がゼロを維持したままスイッチング素子５２−３がオンとなる。
【００２１】
そして、さらに、スイッチング素子５２−２及び５２−３がオン、それ以外のスイッチング素子５２がオフとなる期間（図８に示す期間（６））では、図８に示すように、Ａ−Ｂ区間に直流電源５３の電源電圧の負の電圧が印加される。また、この期間（６）では、図７（ｆ）に示すように、トランス５５の１次側の回路において交流電力が回生し、リーケージインダクタ５６及びトランス５５の１次側コイル５５−１に負の電流が流れる。これにより、変換回路５４は、期間（６）において、トランス５５に交流電力を供給することができる。
【００２２】
このように、スイッチング電源回路５０では、期間（２）〜（５）において、コンデンサ５１−１〜５１−４とリーケージインダクタ５６とから構成される共振回路によりターンオフ時に共振しスイッチング素子５２両端にかかる電圧は徐々に上昇する。またはターンオン時は、期間(1)(または期間(6))にリーケージインダクタ５６に蓄えられたエネルギーを還流させることにより、スイッチング素子５２のダイオード５１が導通する。これにより、スイッチング素子５２−１〜５２−４のそれぞれのスイッチング損失を低減することができる。
【特許文献１】特開平１０−３３７０２１号  （第３〜１０頁、第１〜５図）
【特許文献２】ＵＳＰ４８６４４７９        （第３〜１６欄、第１〜７図）
【特許文献３】再公表０１−０７１８９６号  （第５〜２９頁、第１〜２４図）
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記スイッチング電源回路５０では、リーケージインダクタ５６による電圧降下により、図８に示すように、トランス５５の１次側コイル５５−１に流れる電流Ｉｐの立上りが緩やかになる。そのため、スイッチング電源回路５０は、位相シフトを行わず、かつ、コンデンサ５１及びリーケージインダクタ５６を備えないハードスイッチング方式と比べて、スイッチング素子５２の駆動信号のデューティが等しいときのトランス５５の２次側コイルに伝えることが可能な交流電力が小さくなる。
【００２４】
すなわち、上記スイッチング電源回路５０は、ハードスイッチング方式のスイッチング電源回路に比べて、リーケージインダクタ５６が設けられる分、トランス５５の１次側コイル５５−１に流れる電流Ｉｐがトランス５５の１次側コイル５５−１に印加される電圧ＶＡＢに対して遅れる、トランス５５の１次側コイル５５−１に流れる電流Ｉｐと１次側コイル５５−１に印加される電圧ＶＡＢとの時間積が小さくなり、トランス５５の２次側コイルに伝わる交流電力が小さくなる。
【００２５】
また、スイッチング電源回路５０において、長い期間各スイッチング素子５２をゼロボルトスイッチングさせようとする場合では、リーケージインダクタ５６のインダクタンスを大きくする必要がある。このように、リーケージインダクタ５６のインダクタンスを大きくすると、トランス５５の１次側の回路の循環電流（無効電力）が増加し、トランス５５の２次側コイルに伝わる交流電力が小さくなるという問題もある。
【００２６】
従って、スイッチング電源回路５０は、ハードスイッチング方式のスイッチング電源回路と同じ出力を得ようとする場合や長い期間各スイッチング素子５２をゼロボルトスイッチングさせようとする場合、ハードスイッチング方式のスイッチング電源回路と比べて、トランス５５の巻き線比を大きくする必要があり、トランス５５自体の損失が増加するという問題がある。
【００２７】
そのため、例えば、スイッチング電源回路５０は、スイッチング素子５２の駆動信号の周波数を高周波化することにより、ハードスイッチング方式のスイッチング電源回路と比べて、スイッチング素子５２のスイッチング損失を低減させることができるが、表皮効果による交流抵抗の増加とトランス５５の巻き線比の増加とにより、トランス５５の銅損が増加してしまう。
【００２８】
そこで、本発明では、トランス自体の損失を抑えることが可能なスイッチング電源回路を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のスイッチング電源回路は、第１のコンデンサがそれぞれ並列に接続される第１、第２、第３、第４のスイッチング素子により構成され、前記第１のスイッチング素子と前記第２のスイッチング素子が前記第１のスイッチング素子が高電位側になるように直列に接続されて第１の相ブリッジを形成し、前記第３のスイッチング素子と前記第４のスイッチング素子が前記第３のスイッチング素子が高電位側になるように直列に接続されて第２の相ブリッジを形成し、前記第１及び第２のスイッチング素子が交互にオン、オフし、前記第３及び第４のスイッチング素子が交互にオン、オフすることにより直流電力を交流電力に変換する変換回路と、前記第１のコンデンサと共振回路を構成するインダクタと、前記インダクタを介して前記変換回路から出力される交流電力を昇圧または降圧するトランスと、ダイオードにより構成され前記トランスから出力される交流電力を整流する整流回路と、前記整流回路からの出力を平滑する平滑回路とを備え、前記第１の相ブリッジに入力される駆動信号の位相が前記第２の相ブリッジに入力される駆動信号の位相に対してシフトして、前記共振回路の共振により前記各スイッチング素子をゼロボルトスイッチングさせるスイッチング電源回路であって、前記整流回路と前記平滑回路との間に第２のコンデンサが設けられていることを特徴とする。
【００３０】
このように、整流回路と平滑回路との間に第２のコンデンサを設けることにより、トランスに流れる電流をトランスに印加される電圧に対して進ませることができる。これにより、トランスに印加される電圧とトランスに流れる電流との時間積を増加させることができるので、トランスに供給される交流電力を増加させることができる。従って、トランスの巻き線比を小さくすることができるので、トランス自体の効率を向上させることができる。
【００３１】
また、上記スイッチング電源回路の第２のコンデンサの容量は、前記ダイオードの寄生素子である第３のコンデンサの容量よりも大きくなるように設定されてもよい。
このように、第２のコンデンサの容量をダイオードの寄生素子である第３のコンデンサの容量よりも大きくすることにより、インダクタと第３のコンダクタとにより構成される共振回路の共振による電流の振動を抑制することができる（すなわち、インダクタと第２及び第３のコンデンサとにより構成される共振回路のＱ値を小さくすることができる）ので、ダイオードに印加される電圧のピーク値を下げることができる。これにより、ダイオードの耐圧を低下させることができるので、その分安価なダイオードを使用することができスイッチング電源回路全体のコストを低減させることができる。また、ダイオードの耐圧を低下させることができるので、その分小型のダイオードを使用することができスイッチング電源回路全体の回路規模を縮小させることができる。更に、耐圧の低いダイオードを使用すれば、導通損失が少なくなり高効率化することが可能である。
【００３２】
また、上記スイッチング電源回路の第２のコンデンサの容量は、前記インダクタと前記第２のコンデンサとから構成される共振回路の共振周波数が前記各スイッチング素子をオン、オフさせる駆動信号を生成するための基準信号の周波数よりも大きくなるように設定されてもよい。
【００３３】
また、上記スイッチング電源回路の第２のコンデンサの容量は、前記変換回路に入力される直流電力の変動または前記平滑回路の後段に設けられる負荷が要求する直流電力の変動に応じて可変されるように構成してもよい。
【００３４】
これにより、変換回路に入力される直流電力または平滑回路の後段に接続される負荷が要求する直流電力が変動してもトランス自体の効率を維持することができる。
また、上記スイッチング電源回路は、第２のコンデンサを互いに並列に接続される複数のコンデンサにより構成し、さらに、前記複数のコンデンサのうち使用するコンデンサを選択するスイッチと、前記変換回路に入力される直流電力の変動または前記平滑回路の後段に設けられる負荷が要求する直流電力の変動に応じて前記スイッチを動作させる制御回路とを備えるように構成してもよい。
【００３５】
このように構成しても、変換回路に入力される直流電力または平滑回路の後段に接続される負荷が要求する直流電力が変動してもトランス自体の効率を維持することができる。
【発明の効果】
【００３６】
本発明によれば、トランス自体の効率を向上させることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態のスイッチング電源回路を示す図である。なお、図５に示す構成と同じ構成には同じ符号を付している。
【００３８】
図１に示すスイッチング電源回路１は、コンデンサ５１（第１のコンデンサ）がそれぞれ並列に接続される４つのスイッチング素子５２（５２−１：第１のスイッチング素子、５２−２：第２のスイッチング素子、５２−３：第３のスイッチング素子、５２−４：第４のスイッチング素子）により構成される変換回路５４と、トランス５５と、リーケージインダクタ５６（インダクタ）と、整流回路５９と、平滑回路６３と、コンデンサ２（第２のコンデンサ）とを備えて構成されている。なお、トランス５５は昇圧型でもよいし降圧型でもよい。
【００３９】
図１に示すスイッチング電源回路１の特徴とする点は、整流回路５９と平滑回路６３との間にコンデンサ２を設けている点である。すなわち、コンデンサ２の一方端がダイオード５８−３のカソード及びインダクタ６０の一方端と接続され、コンデンサ２の他方端がダイオード５８−４のアノード及びコンデンサ６１のマイナス端子と接続されている。
【００４０】
図２（ａ）は、スイッチング電源回路１における、スイッチング素子５２−１〜５２−４にそれぞれ入力される駆動信号Ｓ１〜Ｓ４、リーケージインダクタ５６及びトランス５５の１次側コイル５５−１（図７に示すＡ−Ｂ区間）に流れる電流Ｉｐ、及びＡ−Ｂ区間に印加される電圧ＶＡＢを示す図である。なお、図２（ａ）に示す期間（Ｉ）〜（ＶＩ）のスイッチング素子５２−１〜５２−４のそれぞれの動作は、図８に示す期間（１）〜（６）のスイッチング素子５２−１〜５２−４のそれぞれの動作と同一であるため、スイッチング電源回路１におけるスイッチング素子５２−１〜５２−４の動作の説明は省略する。
【００４１】
上記スイッチング電源回路１では、図２（ａ）に示す期間（Ｉ）または期間（ＶＩ）において、リーケージインダクタ５６とコンデンサ２及びダイオード５８の寄生素子であるコンデンサ５７（第３のコンデンサ）とにより電流Ｉｐが共振する。
【００４２】
そのため、図２（ａ）に示す電流Ｉｐは、図８に示す電流Ｉｐと異なる。
図２（ｂ）は、図２（ａ）に示す電流Ｉｐと図８に示す電流Ｉｐとを同じ時間軸上において示す図である。なお、図２（ｂ）において、実線で示される電流Ｉｐは図２（ａ）に示す電流Ｉｐを示し、破線で示される電流Ｉｐは図８に示す電流Ｉｐを示している。
【００４３】
上記スイッチング電源回路１は、コンデンサ２を追加する分、図５に示すスイッチング電源回路５０と比べて、トランス５５の１次側コイルに流れる電流Ｉｐをトランス５５の１次側コイルに印加される電圧に対して位相を進ませることができる。すなわち、図２（ｂ）に示すように、上記スイッチング電源回路１は、リーケージインダクタ５６とコンデンサ２及びコンデンサ５７とにより立上りの鋭い電流Ｉｐをトランス５５の１次側コイルに流すことができるため、図２（ｂ）に示す期間Ｔにおいて、トランス５５の１次側コイルに流れる電流Ｉｐとトランス５５の１次側コイルに印加される電圧ＶＡＢとの時間積をスイッチング電源回路５０よりも増加させることができる。
【００４４】
これにより、スイッチング電源回路１は、スイッチング電源回路５０とスイッチング素子５２の駆動信号のデューティが同じ場合、スイッチング電源回路５０と比べて、大きな交流電力をトランス５５の１次側コイルに伝えることができるので、トランス５５の巻き線比を小さくすることができ、トランス５５自体の効率を向上させることができる。
【００４５】
また、スイッチング電源回路１の動作制御を変える必要がないため、既存のＩＣや制御方法を用いることができ、容易にトランス５５自体の効率を向上させることができる。
また、昇圧型のトランス５５(２次巻線の巻き数が１次巻線の巻き数より大きい)を採用する場合では、降圧型のトランス５５(２次巻線の巻き数が１次巻線の巻き数より小さい)を採用する場合に比べて、コンデンサ２を付加するメリットが大きい。昇圧型の場合、トランス５５の２次側の回路に流れる電流が小さいので、コンデンサ２の容量を小さくすることができる。これにより、昇圧型のトランス５５を採用する場合では、降圧型のトランス５５を採用する場合に比べて、コンデンサ２を安価でかつ小型にすることができる。よって、スイッチング電源回路５０と比べて低コストで回路規模も大きくせずに高効率化が可能である。
【００４６】
ところで、図５に示すスイッチング電源回路５０では、リーケージインダクタ５６とコンデンサ５７との共振により、トランス５５の２次側の回路に流れる電流が振動する場合がある。すなわち、以下の「数１」が示す関係が成り立つと、トランス５５の２次側の回路に流れる電流が振動してしまう。
【００４７】
【数１】
2006230075.tif 000003
【００４８】
なお、Ａは整数とする。また、ｆｓｗはスイッチング素子５２の駆動信号を生成するための基準信号の周波数とする。また、ｆｓはリーケージインダクタ５６とコンデンサ５７とから構成される共振回路の共振周波数であって、以下の「数２」により示される。
【００４９】
【数２】
2006230075.tif 000004
【００５０】
なお、Ｌｒはリーケージインダクタ５６のインダクタンスとする。また、ｎはトランス５５の巻き線比とする。また、Ｃｄはコンデンサ５７−１〜５７−４の各容量のうち何れかの容量とする。
【００５１】
一般に、上記スイッチング電源回路５０のコンデンサ５７は、ダイオード５８の寄生素子により構成されるため、そのコンデンサ５７の容量はとても小さく、上記「数１」の関係が成り立ってしまう。
【００５２】
すなわち、コンデンサ５７の容量はとても小さいため、リーケージインダクタ５６とコンデンサ５７とから構成される共振回路のＱ値は、以下の「数３」から明らかなように高くなる。
【００５３】
【数３】
2006230075.tif 000005
【００５４】
そのため、上記スイッチング電源回路５０では、各ダイオード５８に印加される電圧のピーク値が増大するため、各ダイオード５８のそれぞれの定格電圧を上げなくてはならないという問題がある。そして、このように、定格電圧の大きなダイオード５８を使用する場合、ダイオード５８の導通損失が増加しスイッチング電源回路５０全体の損失を増加させてしまう。
【００５５】
しかしながら、この問題は、本実施形態のスイッチング電源回路１において、コンデンサ２の容量Ｃｓをコンデンサ５７の容量Ｃｄよりも大きくすることにより解決することができる。すなわち、Ｃｓ＞Ｃｄとすることにより、リーケージインダクタ５６とコンデンサ２及びコンデンサ５７とによる共振回路のＱ値であるＱ１を、以下の「数４」のように上記Ｑよりも小さくすることができる。
【００５６】
【数４】
2006230075.tif 000006
【００５７】
このように、コンデンサ２の容量Ｃｓをコンデンサ５７の容量Ｃｄよりも大きくすることによりＱ１をＱよりも小さくすることができるので、スイッチング電源回路１は、スイッチング電源回路５０と比べて、ダイオード５８に印加される電圧のピーク値を下げることができる。これにより、ダイオード５８の耐圧を低下させることができるので、その分ダイオード５８の損失を低減することができる。また、ダイオード５８の耐圧を低下させることができるので、安価なダイオード５８を使用することができスイッチング電源回路１全体の製造コストを低減させることができる。また、ダイオード５８の耐圧を低下させることができるので、その分小型のダイオード５８を使用することができスイッチング電源回路１全体の回路規模を縮小させることができる。
【００５８】
また、コンデンサ２の容量Ｃｓは、リーケージインダクタ５６とコンデンサ２とによる共振回路の共振周波数ｆｓ１がスイッチング素子５２の駆動信号を生成するための基準信号の周波数ｆｓｗよりも大きくなるように設定しつつ、コンデンサ５７の容量Ｃｄよりも大きくすることが望ましい。
【００５９】
これにより、トランス５５の１次側コイルに流れる電流Ｉｐがトランス５５の１次側コイルに印加される電圧ＶＡＢよりも進みすぎてトランス５５に供給される交流電力が小さくなることを防止することができる。
【００６０】
図３は、共振周波数ｆｓ１の算出方法を説明するための図であり、図３（ａ）は、図２に示す期間（Ｉ）におけるスイッチング電源回路１のトランス５５の１次側の回路を模式的に示す図である。
【００６１】
図３（ａ）に示すように、期間（Ｉ）では、スイッチング素子５２−１及び５２−４がオンし、トランス５５の１次側コイル５５−１には正方向の電流Ｉｐが流れ、トランス５５の１次側コイル５５−１に正方向の電圧が印加されるため、トランス５５の１次側コイル５５−１に正の交流電力が伝わる。そのため、期間（Ｉ）では、コンデンサ２がトランス５５の１次側コイル５５−１に並列に接続されるものとして考えることができる。このとき、コンデンサ２の容量は、トランス５５の巻き線比をｎとすると、ｎ２・Ｃｓとなる。
【００６２】
また、図３（ｂ）は、図３（ａ）に示す回路の等価回路を示す図である。
図３（ｂ）に示す回路は、交流電源３０、インダクタ３１、及びインダクタ３２がそれぞれ直列に接続され、インダクタ３２とコンデンサ３３とが互いに並列に接続されることにより構成されている。なお、インダクタ３１はリーケージインダクタ５６に対応し、インダクタ３２はトランス５５の１次側コイル５５−１と対応し、コンデンサ３３はコンデンサ２と対応するものとする。また、インダクタ３２のインダクタンスＬｍは、インダクタ３１のインダクタンスＬｒよりも十分に大きいものとする。
【００６３】
従って、共振周波数ｆｓ１は、図３（ｂ）に示す回路により以下の「数５」及び「数６」により求められる。なお、Ｔｓ１はリーケージインダクタ５６とコンデンサ２とから構成される共振回路の共振周期とする。
【００６４】
【数５】
2006230075.tif 000007
【００６５】
【数６】
2006230075.tif 000008
【００６６】
すなわち、コンデンサ２の容量Ｃｓは、定格の出力電力の効率を低下させないようにしつつ、できるだけ大きくすることが望ましい。これにより、定格の出力電力の効率を低下させずに出力電力を大きくすることができる。
【００６７】
また、コンデンサ２の容量Ｃｓを大きくし、かつ、リーケージインダクタ５６のインダクタンスＬｒを小さくしてもよい。これにより、リーケージインダクタ５６による電圧降下（Ｌｒ・ｄｉ／ｄｔ）を抑えることができるので、さらにトランス５５の巻き線比を小さくすることができ、トランス５５自体の効率を向上させると共にトランス５５を小型化することができる。
【００６８】
また、上記実施形態では、コンデンサ２を整流回路５９と平滑回路６３との間に設ける構成であるが、２つ以上のコンデンサを互いに並列に接続してコンデンサ２として整流回路５９と平滑回路６３との間に設けるように構成してもよい。
【００６９】
また、コンデンサ２を２つ以上のコンデンサで構成する場合、その２つ以上のコンデンサのうち使用するコンデンサを直流電源５３の電源電圧の変動（すなわち、変換回路５４に入力される直流電力）や負荷６２が要求する直流電力の変動などに応じて選択するように構成してもよい。
【００７０】
図４は、コンデンサ２を２つ以上のコンデンサで構成した場合のスイッチング電源回路１におけるコンデンサ２付近の回路を示す図である。なお、図１に示す構成と同じ構成には同じ符号を付している。
【００７１】
図４に示すように、３つのコンデンサ２−１〜２−３によりコンデンサ２を構成している。また、各コンデンサ２−１〜２−３は、スイッチング素子４０−１〜４０−３（図４に示す例ではＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ））（スイッチ）のそれぞれのドレインと接続されている。また、スイッチング素子４０−１〜４０−３は、それぞれ、制御回路４１から出力される駆動信号によりオン、オフされる。
【００７２】
ここで、コンデンサ２−１の容量を１０００［ｐＦ］、コンデンサ２−２の容量を２０００［ｐＦ］、コンデンサ２−３の容量を３０００［ｐＦ］とし、直流電源５３の電源電圧が１００［Ｖ］、８０［Ｖ］、４０［Ｖ］、２０［Ｖ］の何れかに変動する場合を考える。
【００７３】
例えば、直流電源５３の電源電圧が１００［Ｖ］となる場合、制御回路４１は、スイッチング素子４０−１をオンさせると共にスイッチング素子４０−２及び４０−３をオフさせ、コンデンサ２の容量を１０００［ｐＦ］にする。また、直流電源５３の電源電圧が８０［Ｖ］となる場合、制御回路４１は、スイッチング素子４０−２をオンさせると共にスイッチング素子４０−１及び４０−３をオフさせ、コンデンサ２の容量を２０００［ｐＦ］にする。また、直流電源５３の電源電圧が４０［Ｖ］となる場合、制御回路４１は、スイッチング素子４０−３をオンさせると共にスイッチング素子４０−１及び４０−２をオフさせ、コンデンサ２の容量を３０００［ｐＦ］にする。また、直流電源５３の電源電圧が２０［Ｖ］となる場合、制御回路４１は、スイッチング素子４０−１及び４０−３をオンさせると共にスイッチング素子４０−２をオフさせ、コンデンサ２の容量を４０００［ｐＦ］にさせる。
【００７４】
このように、変換回路５４に入力される直流電力の変動や負荷６２が要求する直流電力の変動に応じて２つ以上のコンデンサの中から所定のコンデンサを選択しコンデンサ２の容量を可変することにより、変換回路５４に入力される直流電力や負荷６２が要求する直流電力が変動してもトランス５５自体の効率を維持することができる。また、広い出力電力範囲でトランス５５の高効率化が可能となる。
【００７５】
また、上記実施形態では、スイッチング素子５２−１及び５２−２により構成されるブリッジを「進み相ブリッジ」とし、スイッチング素子５２−３及び５２−４により構成されるブリッジを「遅れ相ブリッジ」とする構成であるが、スイッチング素子５２−１及び５２−２により構成されるブリッジを「遅れ相ブリッジ」とし、スイッチング素子５２−３及び５２−４により構成されるブリッジを「進み相ブリッジ」としてもよい。
【００７６】
このように構成しても、上記実施形態と同様な効果を得ることができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態のスイッチング電源回路を示す図である。
【図２】本実施形態のスイッチング電源回路における、スイッチング素子の駆動信号、Ａ−Ｂ区間に流れる電流、及びＡ−Ｂ区間に印加される電圧を示す図である。
【図３】本実施形態のスイッチング電源回路における共振回路の共振周波数の算出方法を説明するための図である。
【図４】本発明の他の実施形態のスイッチング電源回路の一部を示す図である。
【図５】既存のスイッチング電源回路を示す図である。
【図６】変換回路の動作を説明するための図である。
【図７】スイッチング素子が駆動しているときの電流の流れを示す図である。
【図８】既存のスイッチング電源回路における、スイッチング素子の駆動信号、Ａ−Ｂ区間に流れる電流、及びＡ−Ｂ区間に印加される電圧を示す図である。
【符号の説明】
【００７８】
１      スイッチング電源回路
２      コンデンサ
３０      交流電源
３１      インダクタ
３２      インダクタ
３３      コンデンサ
４０      スイッチング素子
４１      制御回路
５０      スイッチング電源回路
５１      コンデンサ
５２      スイッチング素子
５３      直流電源
５４      変換回路
５５      トランス
５６      リーケージインダクタ
５７      コンデンサ
５８      ダイオード
５９      整流回路
６０      インダクタ
６１      コンデンサ
６２      負荷
６３      平滑回路
６４      コンデンサ
【図１】
2006230075.tif 000009
【図２】
2006230075.tif 000010
【図３】
2006230075.tif 000011
【図４】
2006230075.tif 000012
【図５】
2006230075.tif 000013
【図６】
2006230075.tif 000014
【図７】
2006230075.tif 000015
【図８】
2006230075.tif 000016