(57)【要約】【課題】チップ形成領域に関する情報、たとえばマウント可否情報を表すマークを、確実、容易に識別可能とする技術を提供する。【解決手段】製品エリア１０６の外部に、個々のチップ形成領域１０４に対応してマーク付与部１１４を設ける。マーク付与部１１４には、対応するチップ形成領域１０４にチップを積層することを禁止または許可する情報が付与される。【選択図】      図１
2006128162.tif 000002
【特許請求の範囲】
【請求項１】
表面に複数の積層チップ構造が形成され、各積層チップ構造を分離して得られるマルチチップモジュールにおいてインターポーザ基板として用いられる基板であって、
領域内にそれぞれ一個の積層チップ構造が形成される複数のチップ形成領域と、
複数の前記チップ形成領域の外部に、前記チップ形成領域のそれぞれに対応して設けられたマーク付与部と、
を備え、
前記マーク付与部は、対応する前記チップ形成領域に関する情報を表すマークが付与されるように構成されたことを特徴とする基板。
【請求項２】
請求項１に記載の基板において、
前記マークは、対応する前記チップ形成領域にチップを積層することを禁止または許可する情報を表すことを特徴とする基板。
【請求項３】
請求項１に記載の基板において、
それぞれのチップ形成領域に対応して複数のマーク付与部が設けられ、
各マーク付与部には、対応する前記チップ形成領域に関する異なる種類の情報を表す複数のマークが付与されるように構成されたことを特徴とする基板。
【請求項４】
請求項１に記載の基板において、
前記マーク付与部に、対応する前記チップ形成領域に関する情報を表すマークが付与されたことを特徴とする基板。
【請求項５】
基板上に複数の積層チップ構造を形成し、各積層チップ構造を分離して複数のマルチチップモジュールを得るマルチチップモジュールの製造方法であって、
領域内にそれぞれ一個の積層チップ構造が形成される複数のチップ形成領域と、複数の前記チップ形成領域の外部に、前記チップ形成領域のそれぞれに対応して設けられたマーク付与部とを備え、前記マーク付与部に、対応する前記チップ形成領域に関する情報を表すマークが付与された基板を準備する第１工程と、
前記情報に基づいて、各チップ形成領域にチップを積層する第２工程と、
各チップ形成領域を分離して、複数のマルチチップモジュールを得る第３工程と、
を含むことを特徴とするマルチチップモジュールの製造方法。
【請求項６】
請求項５に記載の製造方法において、
前記第１工程は、複数の前記チップ形成領域および前記マーク付与部を備える基板を準備する工程と、前記マーク付与部に、対応する前記チップ形成領域に関する情報を表すマークを付与する工程と、を含むことを特徴とするマルチチップモジュールの製造方法。
【請求項７】
請求項５に記載の製造方法において、
前記マークは、対応する前記チップ形成領域にチップを積層することを禁止または許可する情報を表すことを特徴とするマルチチップモジュールの製造方法。
【請求項８】
請求項５に記載の製造方法において、
それぞれのチップ形成領域に対応して複数のマーク付与部が設けられ、
各マーク付与部に、対応する前記チップ形成領域に関する異なる種類の情報を表す複数のマークを付与することを特徴とするマルチチップモジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板およびそれを用いたマルチチップモジュールの製造方法に関する。
【背景技術】
【０００２】
マルチチップモジュールは、基板上に積層チップをマウントし、これを分離することにより作製される。図７〜図９は、従来の基板への積層チップのマウント方法を示す平面図である。以下において、積層チップが２層で構成されている場合について、説明する。
【０００３】
まず、図７に示すように、マルチチップ２０２を構成するチップ形成領域２０４のそれぞれについて、基板の良品・不良品の判定を行い、不良品と判定されたチップ形成領域２０４上に、インクなどを用いて、バッドマーク２０８を形成する。バッドマーク２０８とは、そのチップ形成領域２０４の品質が不良であることを示し、その領域へチップを積層することを禁止するマークをいう。図７は、３６個のチップ形成領域２０４に対して、８個のバッドマークが形成した場合を示している。
【０００４】
次に、図８に示すように、チップ形成領域２０４上に形成されているバッドマーク２０８を検知してマウントの可否を判定し、バッドマーク２０８が形成されていないチップ形成領域２０４上に、積層チップを構成する１層目の半導体チップ２１０（以下、１ｓｔチップと称する。）をマウントする。図８は、バッドマークが形成されていない２８個のチップ形成領域２０４上に、１ｓｔチップ２１０をマウントした場合を示している。
【０００５】
次に、図９に示すように、チップ形成領域２０４上に形成されているバッドマーク２０８を検知してマウントの可否を判定し、バッドマーク２０８が形成されていないチップ形成領域２０４上に、積層チップを構成する２層目の半導体チップ２１２（以下、２ｎｄチップと称する。）をマウントする。図９は、バッドマークが形成されていない２８個のチップ形成領域２０４上に、２ｎｄチップ２１２をマウントした場合を示している。
【０００６】
従来技術においては、上記に示すようにして、２層で構成されている積層チップの基板へのマウントを行っていた。
【０００７】
なお、積層チップが３層以上で構成されている場合は、同様の工程を最上層まで繰り返して行うことによって、積層チップをマウントすることができる。
同様の技術が、特許文献１（特開２００２−３２９８１３）に記載されている。
【特許文献１】特開２００２−３２９８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した従来技術においては、２ｎｄチップのマウントの可否を判定する際に、チップ形成領域２０４に形成されたバッドマークと、１ｓｔチップのチップ表面とを比較していた。したがって、バッドマークと１ｓｔチップのチップ表面との識別がつきにくい場合には、誤判定が生じることがあった。
特に積層チップに使われるシステムチップでは、カバー膜としてポリイミド膜が使用されることが多く、ポリイミド膜の膜厚によっては、配線領域以外が黒っぽくなる場合がある。この場合、黒いバッドマークと黒っぽいポリイミド膜との識別が特に困難となる。
【課題を解決するための手段】
【０００９】
本発明によれば、
表面に複数の積層チップ構造が形成され、各積層チップ構造を分離して得られるマルチチップモジュールにおいてインターポーザ基板として用いられる基板であって、
領域内にそれぞれ一個の積層チップ構造が形成される複数のチップ形成領域と、複数の前記チップ形成領域の外部に、前記チップ形成領域のそれぞれに対応して設けられたマーク付与部と、を備え、
前記マーク付与部は、対応する前記チップ形成領域に関する情報を表すマークが付与されるように構成されたことを特徴とする基板、
が提供される。
【００１０】
また本発明によれば、
基板上に複数の積層チップ構造を形成し、各積層チップ構造を分離して複数のマルチチップモジュールを得るマルチチップモジュールの製造方法であって、
領域内にそれぞれ一個の積層チップ構造が形成される複数のチップ形成領域と、複数の前記チップ形成領域の外部に、前記チップ形成領域のそれぞれに対応して設けられたマーク付与部とを備え、前記マーク付与部に、対応する前記チップ形成領域に関する情報を表すマークが付与された基板を準備する第１工程と、
前記情報に基づいて、各チップ形成領域にチップを積層する第２工程と、
各チップ形成領域を分離して、複数のマルチチップモジュールを得る第３工程と、
を含むことを特徴とするマルチチップモジュールの製造方法、
が提供される。
【００１１】
本発明によれば、各チップ形成領域に関する情報を表すマークを、チップ形成領域の外部に設ける構成としているので、マークを確実、容易に識別することができる。
【００１２】
ここで、チップ形成領域に関する情報とは、当該領域の品質に関する情報等がある。たとえば、当該領域が良品か不良品かを示す情報、当該領域上にチップを積層することを禁止または許可する情報、あるいは、当該領域の品質が特に優れたものであることを示す情報等がある。また、チップ搭載後、搭載したチップが特に電気特性に優れたものである場合、そのことを示すマークを付与するようにしてもよい。
【００１３】
本発明によれば、これらの情報をマーク付与部から読み取り、積層チップ構造の形成に反映させることができる。  
【発明の効果】
【００１４】
本発明によれば、チップ形成領域に関する情報を表すマークを、チップ形成領域の外部に設ける構成としている。このため、マークを確実、容易に識別することができ、マークの情報に基づいて積層チップ構造を好適に形成し歩留まり良くマルチチップモジュールを作製することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本実施形態に係る基板の平面図である。この基板は、表面に複数の積層チップ構造が形成され、各積層チップ構造を分離して得られるマルチチップモジュールにおいてインターポーザ基板として用いられる。
【００１７】
図１に示すように、この基板は、領域内にそれぞれ一個の積層チップ構造が形成される複数のチップ形成領域１０４と、複数のチップ形成領域１０４の外部に、各チップ形成領域１０４のそれぞれに対応して設けられたマーク付与部１１４とを備えている。
【００１８】
チップ形成領域１０４は、種々の配置をとり得るが、本実施形態では、基板１０２が４つの製品エリア１０６を有し、各製品エリア１０６が、それぞれ３×３（＝９）個のチップ形成領域１０４を含む構成としている。チップ形成領域１０４内には、それぞれ一個の積層チップ構造が形成され、チップ形成領域１０４単位に分離されて個々のマルチチップモジュールが得られる。すなわち、基板１０２は、分離されたマルチチップモジュールにおいてインターポーザ基板となる。以下、チップ形成領域１０４のことを、適宜「小基板」と称する。
【００１９】
マーク付与部１１４は、製品エリア１０６の外部に、個々のチップ形成領域１０４に対応して設けられ、対応するチップ形成領域１０４に関する情報を表すマークが付与されるように構成されている。本実施形態では、対応するチップ形成領域１０４にチップを積層することを禁止するマーク（バッドマーク）が付与されるようにした。すなわち、積層チップを構成する１層目から２層目の半導体チップのマウントの可否を示すバッドマークがマーク付与部１１４に設けられるようになっている。
【００２０】
図１において、３×３（＝９）個のチップ形成領域１０４からなるブロックに対して、９個のバッドマークのマーク付与部１１４が設けられており、それぞれのチップ形成領域１０４は、異なる１つのバッドマーク形成領域に対応している。この例では、ブロックの左上のチップ形成領域１０４は、左端のバッドマーク形成領域に対応しており、ブロックの左中のチップ形成領域１０４は、左から２番目のバッドマーク形成領域に対応しており、ブロックの左下のチップ形成領域１０４は、左から３番目のバッドマーク形成領域に対応している。
【００２１】
図２にマーク付与部１１４の拡大図を示す。図２（ａ）は、円形のバッドマーク形成領域の例を示しており、図２（ｂ）は、矩形のバッドマーク形成領域の例を示している。図１では、図２（ａ）に示される円形のバッドマーク形成領域を用いている。
【００２２】
上記に述べたマーク付与部１１４は、インクなどで形成される黒いバッドマークとの識別が容易となるように、また、インクとの密着性がよくなるように形成することが好ましい。たとえば、めっきによって形成されることが好ましい。
【００２３】
次に、図１に示す基板を用いて積層チップをマウントしマルチチップモジュールを製造する方法について説明する。本実施形態に係るマルチチップモジュールの製造方法は、基板上に複数の積層チップ構造を形成し、各積層チップ構造を分離して複数のマルチチップモジュールを得るマルチチップモジュールの製造方法であって、以下の工程を有する。
（ｉ）領域内にそれぞれ一個の積層チップ構造が形成される複数のチップ形成領域１０４と、複数の前記チップ形成領域１０４の外部に、チップ形成領域１０４のそれぞれに対応して設けられたマーク付与部１１４とを備え、マーク付与部１１４に、対応するチップ形成領域１０４に関する情報を表すマークが付与された基板を準備する第１工程
（ｉｉ）上記情報に基づいて、各チップ形成領域１０４にチップを積層する第２工程
（ｉｉｉ）各チップ形成領域１０４を分離して、複数のマルチチップモジュールを得る第３工程
以下、上記工程について、積層チップが２層の半導体チップから構成される例に挙げて説明する。
【００２４】
図３、図４および図５は、本発明の基板を用いて積層チップをマウントする方法を説明するための平面図であり、図６は、本発明の基板を用いて積層チップをマウントする方法を説明するためのフローチャートである。
【００２５】
まず、図３に示すように、チップ形成領域１０４（小基板）のそれぞれについて、基板の良品・不良品を判定し（図６のステップ１２０）、不良品と判定された場合には、対応するマーク付与部１１４に、インクなどを用いてバッドマーク１０８を形成する（図６のステップ１２２）。なお、バッドマーク形成領域は、製品エリア１０６外に設けられている。
【００２６】
次に、図４に示すように、マーク付与部１１４上のバッドマーク１０８の有無を検知して、１ｓｔチップ１１０のそれぞれのチップ形成領域１０４へのマウントの可否を、チップ形成領域１０４に対応するマーク付与部１１４のバッドマーク１０８の有無によって判定し（図６のステップ１２４）、この判定結果に基づいて、１ｓｔチップ１１０をチップ形成領域１０４上にマウントする（図６のステップ１２６）。
【００２７】
次に、図５に示すように、マーク付与部１１４上のバッドマーク１０８の有無を検知して、１ｓｔチップ１１０のそれぞれのチップ形成領域１０４へのマウントの可否を、チップ形成領域１０４に対応するマーク付与部１１４のバッドマーク１０８の有無によって判定し（図６のステップ１２８）、この判定結果に基づいて、２ｎｄチップ１１０を１ｓｔチップ上にマウントする（図６のステップ１３０）。
【００２８】
上記に説明したフローにしたがって、基板１０２上に、２層の半導体チップから構成される積層チップをマウントする。
【００２９】
その後、各チップ形成領域１０４を分離し、複数個のマルチチップモジュールを得る。
【００３０】
以上、積層チップが２層で構成されている場合について説明したが、積層チップが３層以上で構成されている場合については、同様の工程（すなわち、マーク付与部１１４上のバッドマーク１０８の有無を検知し、ｎ層目の半導体チップのそれぞれのチップ形成領域１０４へのマウントの可否をチップ形成領域１０４に対応するマーク付与部１１４のバッドマーク１０８の有無によって判定し、この判定結果に基づいて、ｎ層目の半導体チップをｎ−１層目の半導体チップ上にマウントする工程）を最上層まで繰り返すことによって、積層チップをマウントすることができる。
【００３１】
以下、本実施形態に係る基板およびそれを用いたマルチチップモジュールの製造方法の効果について説明する。
【００３２】
本実施形態に係る基板１０２では、チップ形成領域１０４の外部の領域にマーク付与部１１４を設けている。このため、マークの誤認識を顕著に低減できる。特に、積層させるチップの表面の色や、基板表面の色による影響が排除され、安定、確実なマークの読み取りが可能となる。本実施形態に係る基板１０２では、１層目から最上層のシステムチップのマウントの可否を示す１１４が、製品エリア１０６の外部に形成されている。このため、２層目の半導体チップのマウントの可否を判定する際、従来のようにチップ形成領域１０４に形成されたマークとチップ表面とを比較する必要がなく、１１４におけるマークの有無を判別すればよいので、１ｓｔチップ表面の状態に依存して誤判定することがなくなる。
【００３３】
また、マーク付与部１１４の全体はチップ形成領域１０４の全体に比べ小面積であるため、チップ形成領域１０４の内部にマークを付与する従来技術に比べ、マークを読み取る際の走査量が少なくてすむ。このため、マークの読み取り速度が向上する。
【００３４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３５】
たとえば、上記実施形態では、複数のチップ形成領域１０４により構成されたブロック状の製品エリア１０６を複数設ける構成としたが、図１０に示すように、チップ形成領域１０４からなるブロックを一つ設ける構成としてもよい。
【００３６】
また、図１１に示すように、一つのチップ形成領域１０４に対して複数のマーク付与部１１４ａ、１１４ｂを設けてもよい。マーク付与部１１４ａおよび１１４ｂには、それぞれ、対応するチップ形成領域１０４に関する異なる種類の情報を表す複数のマークが付与されるように構成されている。たとえば、マーク付与部１１４ａには、対応するチップ形成領域１０４へのチップのマウント可否を示すマークを付与するとともに、マーク付与部１１４ｂには、搭載チップが特に電気特性に優れたものである場合にそのことを示すマークを付与するようにしてもよい。
【００３７】
また、上記実施形態では、マーク付与部１１４に形成されるマークとして、マウントを禁止するバッドマークを設けたが、マウントを許可するマークを設けるようにしてもよい。なお、マークは、マウント可否情報以外の情報を有するものでもよい。
【００３８】
また、上記実施形態では、各層のチップを搭載する毎に、マークの判別を行うこととしたが、１ｓｔチップを搭載する際にマウント可能領域を判別し、その判別結果をシステムの記憶部に格納して、以後の工程においては、記憶部を参照して上記判別結果を取得し、所定の領域にチップをマウントするようにしてもよい。
【図面の簡単な説明】
【００３９】
【図１】実施の形態に係る基板の平面図である。
【図２】実施の形態に係るバッドマーク形成領域の拡大図である。
【図３】実施の形態に係る基板を用いて積層チップをマウントする方法を説明するための平面図である。
【図４】実施の形態に係る基板を用いて積層チップをマウントする方法を説明するための平面図である。
【図５】実施の形態に係る基板を用いて積層チップをマウントする方法を説明するための平面図である。
【図６】実施の形態に係る基板を用いて積層チップをマウントする方法を説明するためのフローチャートである。
【図７】従来の基板への積層チップのマウント方法を示す平面図である。
【図８】従来の基板への積層チップのマウント方法を示す平面図である。
【図９】従来の基板への積層チップのマウント方法を示す平面図である。
【図１０】本発明に係る基板の他の例を示す図である。
【図１１】本発明に係る基板の他の例を示す図である。
【符号の説明】
【００４０】
１０２    基板
１０４    チップ形成領域
１０６    製品領域
１０８    バッドマーク
１１０    １ｓｔチップ
１１２    ２ｎｄチップ
１１４    マーク付与部
１１４’  マーク付与部
１１４ａ  マーク付与部
１１４ｂ  マーク付与部
２０２    基板
２０４    チップ形成領域
２０６    製品領域
２０８    バッドマーク
２１０    １ｓｔチップ
２１２    ２ｎｄチップ
【図１】
2006128162.tif 000003
【図２】
2006128162.tif 000004
【図３】
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【図４】
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【図５】
2006128162.tif 000007
【図６】
2006128162.tif 000008
【図７】
2006128162.tif 000009
【図８】
2006128162.tif 000010
【図９】
2006128162.tif 000011
【図１０】
2006128162.tif 000012
【図１１】
2006128162.tif 000013