(57)【要約】【課題】半導体装置において、所望のゼロクロス電圧を得るために、フォトダイオードＰ層とＰアノード領域の間の距離を所定の構造にすることによって、電界集中による耐圧低下を招かないようにして、短絡破壊を未然に防止する。【解決手段】双方向サイリスタを形成してなる基板Ｎ層１３上に、フォトダイオードＰ層１６と、この領域から所定間隔を隔てて取り囲むアノードＰ層２１との間に、Ｐ層ガードリング３１を形成する。これにより、フォトダイオードＰ層１６とアノードＰ層２１の間に電界集中が発生し難くなり、耐圧低下を生じることが防止される。【選択図】図９
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層上に第２導電型の第１の領域と、前記第１の領域から所定間隔を隔てて取り囲む第２導電型の第２の領域とを有する半導体装置において、
前記第１の領域と第２の領域の間に、所定間隔を隔てて配置させる第２導電型の第３の領域を形成したことを特徴とする半導体装置。
【請求項２】
第１と第２の領域間の表面上に絶縁膜を介して第２の領域と同電位の導電膜を形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の領域及び第２の領域及び第３の領域は、同一プロセスで形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体装置は、バーティカルトランジスタ及びラテラルトランジスタから形成される２個の逆並列対トランジスタより構成された双方向サイリスタであって、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、
共通の第１導電型の半導体層が、対をなすバーティカルトランジスタのコレクタとなり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されており、
ラテラルトランジスタのエミッタが、第２導電型の第２の領域の一部となっており、第２導電型の領域の内側に第１導電型記載の半導体層、第２導電型の第１、第３の領域を内包していることを特徴とする請求項１記載の半導体装置。
【請求項５】
第２の領域と同電位にある、サイリスタの耐電圧向上のためのフィールドプレートを第２の領域から第１の領域に向けて延設したことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、交流電源等に接続した負荷のスイッチング等に用いるサイリスタに関するものである。
【背景技術】
【０００２】
従来から半導体装置において、スイッチング回路として使用される双方向サイリスタがあり、そのトリガリングは、出力端子間の交番電圧のゼロクロスに出来る限り近いところで行うことが望ましく、特に、光照射時にゼロクロスでターンオン動作するものが知られている（例えば、特許文献１参照）。
【０００３】
この種の双方向サイリスタの構成及び動作について、図１乃至図７により説明する。
【０００４】
図１は双方向サイリスタの構成及び片側のサイリスタの等価回路を、図２は片側のサイリスタの動作を示している。この双方向サイリスタは、出力端子１０ａ，１０ｂの間に、バーティカルトランジスタ１１（ここでは、ＮＰＮ型）及びラテラルトランジスタ１２（ここでは、ＰＮＰ型）から形成される２個の逆並列対トランジスタより構成された双方向サイリスタ（サイリスタ１とサイリスタ２）を備え、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、共通のＮ（第１導電型）の基板Ｎ層１３が、対をなすバーティカルトランジスタ１１のコレクタとなっている。バーティカルトランジスタ１１のＰＮ層に並列に抵抗１４が接続され、さらに、サイリスタのトリガ時のスイッチングノイズを低減させるためのＦＥＴ１５が接続されている。基板Ｎ層１３には、フォトダイオード１６’のフォトダイオードＰ層１６を形成し、ＦＥＴ１５のゲート電極１をフォトダイオードＰ層１６に接続している。なお、２１はアノードＰ層、２２はＰゲート、１４は抵抗、２３はカソードＮ層である。
【０００５】
図３は同上サイリスタのチップの平面構成を、図４はサイリスタチップの断面構成（図３の断面１）を、図５はサイリスタのターンオン動作を説明する図であり、図６はフォトダイオード部の断面構成（図３の断面２）を、図７はフォトダイオード部周辺の空乏層を示す。サイリスタチップは、サイリスタ１とサイリスタ２が基板Ｎ層１３上に形成され、表面側にＳｉＯ２層１８（絶縁膜）と、パターン配線によるアルミ導電層１９（ＡＬ配線）と、保護膜２０が設けられている。アルミ導電層１９は、図３、図４において左半分は出力端子１０ｂとなり、右半分は出力端子１０ａとなるように配線により接続される。なお、図３において、アノードＰ層２１の領域を一点鎖線で示し、Ｐゲート２２の領域を破線で示し、抵抗１４のＰ層領域を点線で示す。
【０００６】
上記のように構成されたサイリスタにおいては、チップ表面からの光照射により、図４においてＡＬ配線で遮光されていないＰゲート２２の領域と基板Ｎ層１３の間のＰＮ接合でキャリアが発生する。Ｐゲート２２の領域では正孔が、基板Ｎ層１３では電子が発生する。図２に示すように、サイリスタを構成するバーティカルトランジスタ１１及びラテラルトランジスタ１２に電流（１）（２）が流れることにより、各トランジスタ１１，１２がオンする。このようにしてサイリスタはトリガされる。サイリスタチップ上に構成されるトランジスタ１１，１２、及びそこに流れる電流（１）（２）は、図５に示すようになる。
【０００７】
ここで、サイリスタのトリガ時に発生するスイッチングノイズを低減させるＦＥＴ１５の動作を説明する。ＦＥＴ１５のドレインを、ラテラルトランジスタ１２のコレクタ及びバーティカルトランジスタ１１のベース（すなわちサイリスタのＰゲート２２）に接続するとともに、ソースをバーティカルトランジスタ１１のエミッタ（すなわちサイリスタのカソード）に接続する。さらに、ＦＥＴ１５のゲートは、サイリスタのラテラルトランジスタ１２のベース及びバーティカルトランジスタ１１のコレクタ（すなわちサイリスタのＮゲート：基板Ｎ層１３）に接続しておく。
【０００８】
いま、サイリスタのオフ時にＦＥＴ１５のしきい値電圧により決まる設定値以上の電圧がサイリスタのアノード−カソード間に印加されていると、ＦＥＴ１５がオン、すなわちドレイン−ソース間が導通し、サイリスタのＰゲート２２−カソード間を短絡するので、サイリスタは光照射がある場合でもオンしないようになる。従って、サイリスタはアノード・カソード間電圧が低電圧でしかオンしない、すなわちゼロクロス機能をＦＥＴ１５により持つこととなる。
【０００９】
なお、ＦＥＴ１５のゲートとサイリスタのＮゲートの間にフォトダイオード１６’を、ＦＥＴ１５のゲートがフォトダイオード１６’のアノードと、サイリスタのＮゲートがフォトダイオード１６’のカソードと、それぞれ接続されるように挿入する。これにより、サイリスタのアノード−カソード間に印加された順方向電圧が、ほぼ、フォトダイオード１６’とＦＥＴ１５のゲート−ソース間に印加され、さらに、そのうち大部分の電圧は逆バイアスとなるフォトダイオード１６’に印加されることによって、ＦＥＴ１５のゲートは保護されている。
【特許文献１】特開昭６０−６０７６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上記構成において、サイリスタのオフ時に、図３に示した出力１にプラス、出力２にマイナスの電圧が印加されたときの、フォトダイオード１６’（フォトダイオードＰ層１６）周辺の空乏層の拡がりを図７に示す。フォトダイオードＰ層１６とアノードＰ層２１の間の基板Ｎ層１３において、電位線は破線で示すようになり、電界集中が発生し易く、耐圧低下の懸念がある。その場合、ＦＥＴ１５のゲート−ソース間の印加電圧が上がり、同ゲート−ソース短絡破壊が生じる恐れがある。耐圧低下を防止するためには、フォトダイオードＰ層１６とアノードＰ層２１の間の距離を短くすればよいが、そうすると、出力１、２間に印加した電圧の大部分がフォトダイオードＰ層１６に印加され、ＦＥＴ１５のゲートに印加される電圧が小さくなり、ＦＥＴ１５のしきい値電圧値以下となった場合、このサイリスタはゼロクロス動作を行わなくなってしまう。
【００１１】
本発明は、所望のゼロクロス電圧を得るために、フォトダイオードＰ層とＰアノード領域の間の距離を所定の構造にすることによって、電界集中による耐圧低下を招かないようにして、短絡破壊を未然に防止可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１の発明は、第１導電型の半導体層上に第２導電型の第１の領域と、前記第１の領域から所定間隔を隔てて取り囲む第２導電型の第２の領域とを有する半導体装置において、前記第１の領域と第２の領域の間に、所定間隔を隔てて配置させる第２導電型の第３の領域を形成した半導体装置である。
請求項２の発明は、請求項１記載の半導体装置において、第１と第２の領域間の表面上に絶縁膜を介して第２の領域と同電位の導電膜を形成したものである。
請求項３の発明は、請求項１記載の半導体装置において、第１の領域及び第２の領域及び第３の領域は、同一プロセスで形成されるものである。
請求項４の発明は、請求項１記載の半導体装置において、半導体装置は、バーティカルトランジスタ及びラテラルトランジスタから形成される２個の逆並列対トランジスタより構成された双方向サイリスタであって、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、共通の第１導電型の半導体層が、対をなすバーティカルトランジスタのコレクタとなり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタの間に配置されており、ラテラルトランジスタのエミッタが、第２導電型の第２の領域の一部となっており、第２導電型の領域の内側に第１導電型記載の半導体層、第２導電型の第１、第３の領域を内包しているものである。
請求項５の発明は、請求項４記載の半導体装置において、第２の領域と同電位にある、サイリスタの耐電圧向上のためのフィールドプレートを第２の領域から第１の領域に向けて延設したものである。
【発明の効果】
【００１３】
請求項１の発明によれば、第１導電型（例えばＮ型）の半導体層上において、第２導電型（例えばＰ型）の第１の領域（例えばフォトダイオードＰ層）と、第１の領域から所定間隔を隔てて取り囲む第２導電型（例えばＰ型）の第２の領域（例えばアノードＰ層）との間に、第２導電型（例えばＰ型）の第３の領域（例えばガードリング）があることにより、第１の領域と第２の領域の間に電界集中が発生し難くなり、耐圧低下を生じることが防止される。
請求項２の発明によれば、第１と第２の領域間の表面上に第２の領域と同電位の導電膜があることにより、請求項１の効果が顕著に得られる。
請求項３の発明によれば、半導体装置の製作が容易である。
請求項４の発明によれば、ゼロクロス機能を持ったサイリスタにおいて、耐圧低下を招くことなく、所望のゼロクロス電圧を設定できる効果が得られ、また、電界集中が発生し難くなり、耐圧低下を生じることが防止される。
請求項５の発明によれば、フィールドプレートが延設されていることにより、電界集中が発生し難くなり、耐圧低下を生じることが防止される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態に係る半導体装置について図面を参照して説明する。図８は本発明が実施された半導体装置としてのサイリスタチップの平面構成を示し、前述した図３に対応する。図９は図８の断面３を示す。サイリスタチップのサイリスタ部の構成及び回路は、前述の図１、図２、図３及び図４と同様に、バーティカルトランジスタ１１及びラテラルトランジスタ１２から構成される双方向サイリスタ（サイリスタ１，２）を含むものであって、重複説明は省略する。
【００１５】
本実施形態によるサイリスタは、図８、図９に示されるように、基板Ｎ層１３（第１導電型の半導体層）上において、フォトダイオードＰ層１６（第２導電型の第１の領域）と、このフォトダイオードＰ層１６の領域から所定間隔を隔てて取り囲むアノードＰ層２１（第２導電型の第２の領域）との間に、Ｐ層ガードリング３１（第２導電型の第３の領域）を配置、形成している。本実施形態では、Ｐ層ガードリング３１は、フォトダイオードＰ層１６の周囲にリング状に形成されている。これらフォトダイオードＰ層１６及びアノードＰ層２１の領域及びＰ層ガードリング３１は、同一プロセスで容易に形成可能である。
【００１６】
このような構成としたことで、フォトダイオードＰ層１６と、アノードＰ層２１の領域の間の基板Ｎ層１３において、電位線は図９に破線で示したようになり、電界緩和効果が得られ、耐圧低下を防止できる。なお、本実施形態のサイリスタにおいても、前述と同様に、ゼロクロス機能を持ち、耐圧低下を招くことなく、所望のゼロクロス電圧を設定可能である。
【００１７】
さらに、図１０は本発明の他の実施形態に係る半導体装置としてのサイリスタチップの平面構成を示し、図１１は図１０の断面４を示す。この実施形態によるサイリスタにおいては、上記実施形態の構成に加えて、アノードＰ層２１と同電位にある、サイリスタの耐電圧向上のためのフィールドプレート１９ａを、フォトダイオードＰ層１６とアノードＰ層２１との間の表面上を覆うように、ＳｉＯ２層１８（絶縁膜）を介して設けた。このフィールドプレート１９ａは、アノードＰ層２１の領域からフォトダイオードＰ層１６の領域に向けてＡＬ配線１９に連続して延設しており、ＡＬ配線１９と同時に形成できる。
【００１８】
この実施形態によるサイリスタによれば、Ｐ層ガードリング３１とフィールドプレート１９ａとにより相乗的に電界緩和効果が得られ、耐圧低下を防止できる。なお、本発明は、上記実施形態の構成に限られず種々の変形が可能である。
【図面の簡単な説明】
【００１９】
【図１】双方向サイリスタの構成及び片側のサイリスタの等価回路を示す図。
【図２】片側のサイリスタの動作を示す図。
【図３】同上サイリスタのチップの平面構成図。
【図４】図３の断面１によるサイリスタチップの断面図。
【図５】サイリスタのターンオン動作を説明する図。
【図６】図３の断面２によるフォトダイオード部の断面図。
【図７】フォトダイオード部周辺の空乏層を示す図。
【図８】本発明が実施された半導体装置としてのサイリスタチップの平面構成図。
【図９】図８の断面３による断面図。
【図１０】本発明の他の実施形態に係る半導体装置としてのサイリスタチップの平面構成図。
【図１１】図１０の断面４による断面図。
【符号の説明】
【００２０】
１，２  サイリスタ
１３  基板Ｎ層（第１導電型の半導体層）
１５  ＦＥＴ
１６  フォトダイオードＰ層（第２導電型の第１の領域）
１８  ＳｉＯ２層（絶縁膜）
１９  ＡＬ配線
１９ａ  フィールドプレート
２１  アノードＰ層（第２導電型の第２の領域）
３１  Ｐ層ガードリング（第２導電型の第３の領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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