(57)【要約】【課題】ロウデコーダの動作速度を速くする。【解決手段】半導体記憶装置は、複数のメモリセルがマトリックス状に配置されたメモリセルアレイ１と、前記複数のメモリセルに接続された複数のワード線と、前記複数のワード線に対応して設けられ且つ前記各ワード線を選択するための第１及び第２アドレス信号が入力され且つ直列に接続された第１及び第２ＭＯＳトランジスタを夫々が含む複数のデコード部１４を含み、前記各第１ＭＯＳトランジスタのゲート電極には前記第１アドレス信号が入力され、前記各第２ＭＯＳトランジスタのゲート電極には前記第２アドレス信号が入力され、且つ前記各ワード線を制御するための第１信号を出力するロウデコーダ１１と、前記第２アドレス信号を前記第１アドレス信号より遅延させる制御回路１３とを含む。【選択図】      図１
2006059490.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のワード線と、
前記複数のワード線に対応して設けられ且つ前記各ワード線を選択するための第１及び第２アドレス信号が入力され且つ直列に接続された第１及び第２ＭＯＳトランジスタを夫々が含む複数のデコード部を含み、前記各第１ＭＯＳトランジスタのゲート電極には前記第１アドレス信号が入力され、前記各第２ＭＯＳトランジスタのゲート電極には前記第２アドレス信号が入力され、且つ前記各ワード線を制御するための第１信号を出力するロウデコーダと、
前記第２アドレス信号を前記第１アドレス信号より遅延させる制御回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のワード線と、
前記各ワード線を選択するための第１及び第２アドレス信号を生成する第１及び第２アドレス制御回路と、
外部から入力され且つ前記メモリセルアレイを活性化するための活性化信号に基づいて、前記メモリセルアレイをアクティブ状態或いはプリチャージ状態にするための第２信号を生成する信号生成回路と、
前記複数のワード線に対応して設けられ且つ直列に接続された第１及び第２ＭＯＳトランジスタを夫々が含む複数のデコード部を含み、前記各第１ＭＯＳトランジスタのゲート電極には前記第１アドレス信号が入力され、前記各第２ＭＯＳトランジスタのゲート電極には前記第２アドレス信号が入力され、且つ前記各ワード線を制御するための第１信号を出力するロウデコーダと
を具備し、
前記第１アドレス制御回路は、前記活性化信号が活性化された場合に、前記第１アドレス信号を出力し、
前記第２アドレス制御回路は、前記アクティブ状態を示す前記第２信号が活性化された場合に、前記第２アドレス信号を出力することを特徴とする半導体記憶装置。
【請求項３】
前記各デコード部は、
前記ワード線を駆動するための第１電圧を供給する第１電源と、
前記第１電源と前記第１ＭＯＳトランジスタとの間に接続され、且つゲート電極に前記メモリセルアレイをアクティブ状態或いはプリチャージ状態にするための第２信号が入力される第３ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタに接続され且つ接地電圧を供給する第２電源と、
前記第１ＭＯＳトランジスタと前記第３ＭＯＳトランジスタとを接続し、且つ前記第１信号に対応するデコード情報を出力する接続ノードと
を含み、
前記第３ＭＯＳトランジスタは、前記プリチャージ状態を示す第２信号が入力された場合には、前記接続ノードに前記第１電圧を供給し、一方前記アクティブ状態を示す第２信号が入力された場合には、前記接続ノードに前記第１電圧を供給しないことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第１及び第２信号は、前記第１電圧を有し、
前記第１及び第２アドレス信号は、前記第１電圧より低い第２電圧を有することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のワード線と、
前記複数のワード線に対応して設けられ、且つ前記各ワード線を選択するための第１及び第２アドレス信号が共に活性化されたか否かを夫々検出する複数の検出回路と、
前記複数の検出回路に対応して設けられ且つ前記各検出回路にゲート電極が接続された第１ＭＯＳトランジスタを夫々含む複数のデコード部を含み、且つ前記各ワード線を制御するための第１信号を出力するロウデコーダと
を具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にワード線を活性化するロウデコーダに関する。
【背景技術】
【０００２】
近年、１トランジスタ／１キャパシタ型のメモリセル構造を有するＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルの改良や、微細加工技術および回路設計技術の進歩により著しく高集積化および微細化が進んでいる。しかし、ＤＲＡＭを含まないロジック回路においては、微細化がそのまま高集積化および高速化につながるために、ＤＲＡＭ以上のスピードで微細化および低電源電圧化が進んでいる。
【０００３】
一方、ＤＲＡＭにおいては、メモリセルに書き込まれる電圧、メモリセルとビット線とを接続するトランジスタのゲート電極に加える電圧(ワード線駆動電圧)等は、リーク電流に対するスペックが厳しいためにロジック回路を制御する電圧（ロジック電圧）ほどにスケーリングすることはできない。よって、近年ではＤＲＡＭ周辺部のロジック回路の電源電圧とメモリセル周辺部の電源電圧とを別にする２電源電圧あるいは３電源電圧を使用するＤＲＡＭが開発されている。
【０００４】
この種の関連技術として、ワード線に高電圧を電圧降下なく転送する技術が開示されている（特許文献１参照）。
【特許文献１】特開２００２−６３７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ロウデコーダの動作速度を速くすることが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の視点に係る半導体記憶装置は、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記複数のメモリセルに接続された複数のワード線と、前記複数のワード線に対応して設けられ且つ前記各ワード線を選択するための第１及び第２アドレス信号が入力され且つ直列に接続された第１及び第２ＭＯＳトランジスタを夫々が含む複数のデコード部を含み、前記各第１ＭＯＳトランジスタのゲート電極には前記第１アドレス信号が入力され、前記各第２ＭＯＳトランジスタのゲート電極には前記第２アドレス信号が入力され、且つ前記各ワード線を制御するための第１信号を出力するロウデコーダと、前記第２アドレス信号を前記第１アドレス信号より遅延させる制御回路とを具備する。
【０００７】
本発明の第２の視点に係る半導体記憶装置は、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記複数のメモリセルに接続された複数のワード線と、  前記各ワード線を選択するための第１及び第２アドレス信号を生成する第１及び第２アドレス制御回路と、外部から入力され且つ前記メモリセルアレイを活性化するための活性化信号に基づいて、前記メモリセルアレイをアクティブ状態或いはプリチャージ状態にするための第２信号を生成する信号生成回路と、前記複数のワード線に対応して設けられ且つ直列に接続された第１及び第２ＭＯＳトランジスタを夫々が含む複数のデコード部を含み、前記各第１ＭＯＳトランジスタのゲート電極には前記第１アドレス信号が入力され、前記各第２ＭＯＳトランジスタのゲート電極には前記第２アドレス信号が入力され、且つ前記各ワード線を制御するための第１信号を出力するロウデコーダとを具備し、前記第１アドレス制御回路は、前記活性化信号が活性化された場合に、前記第１アドレス信号を出力し、前記第２アドレス制御回路は、前記アクティブ状態を示す前記第２信号が活性化された場合に、前記第２アドレス信号を出力する。
【０００８】
本発明の第３の視点に係る半導体記憶装置は、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記複数のメモリセルに接続された複数のワード線と、前記複数のワード線に対応して設けられ、且つ前記各ワード線を選択するための第１及び第２アドレス信号が共に活性化されたか否かを夫々検出する複数の検出回路と、前記複数の検出回路に対応して設けられ且つ前記各検出回路にゲート電極が接続された第１ＭＯＳトランジスタを夫々含む複数のデコード部を含み、且つ前記各ワード線を制御するための第１信号を出力するロウデコーダとを具備する。
【発明の効果】
【０００９】
本発明によれば、ロウデコーダの動作速度を速くすることが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明者等は、本発明の開発の過程において、以下に示すようなＤＲＡＭを検討した。
【００１１】
図１０は、その検討例を示す概略図である。なお、２電源で構成されるＤＲＡＭを例に説明する。ロジック用の低い電源電圧をＶｄｄ、ワード線等メモリセル周辺を制御するための高い電源電圧をＶｐｐとする。このような２電源で構成されるＤＲＡＭは、使用するトランジスタもそれぞれの電源電圧に対応した別々のトランジスタにより構成される。
【００１２】
ＤＲＡＭには、外部アドレス信号およびコマンド信号等が外部から入力される。外部アドレス信号とコマンド信号とは、周辺制御回路７に受け取られる。周辺制御回路７は、外部アドレス信号とコマンド信号とに対して、デコードおよび冗長判定等の処理を行う。そして、周辺制御回路７は、メモリ制御信号とアドレス信号ＸＡ，ＸＢとを出力する。
【００１３】
メモリ制御信号は、メモリ制御回路５に入力される。アドレス信号ＸＡ，ＸＢは、ロウデコーダ３に入力される。すなわち、アドレス信号ＸＡ，ＸＢは、メモリセルアレイ１のロウ方向を選択するためのロウアドレス信号である。メモリ制御回路５は、上記メモリ制御信号に基づいて、ロウデコーダ３、ＷＬドライバ２及びセンスアンプ回路（ＳＡ）４に信号を供給し及び制御を行う。
【００１４】
また、ＤＲＡＭには、入出力データが外部から入力される。入出力データは、データ入出力制御回路６を介してセンスアンプ回路（ＳＡ）４に入力される。センスアンプ回路４は、メモリセルとの間で、データの読み出し及び書き込みを行う。
【００１５】
これらの回路の中で、電圧Ｖｐｐで制御される回路（すなわち、電源電圧がＶｐｐである領域）は、ロウデコーダ３の一部、ＷＬドライバ２及びロウデコーダ３とＷＬドライバ２とを制御する回路の一部などであり、それ以外は電圧Ｖｄｄで制御される回路（すなわち、電源電圧がＶｄｄである領域）である。このように複数の電源を用いて回路が構成される場合、どこかで電圧Ｖｄｄから電圧Ｖｐｐへの変換が必要となる。ワード線ＷＬを選択する系では、一般に、チップサイズ、動作速度及び消費電力等の観点から、ロウデコーダ３がＶｄｄ系のアドレス信号を受け取り、ＷＬドライバ２へＶｐｐ系の信号を送る構成をとることが多く、本検討例でもそのような場合について示す。
【００１６】
図１１は、図１０に示したロウデコーダ３の構成を示す回路図である。ロウデコーダ３は、ダイナミック型のデコーダである。ロウデコーダ３の１列目はデコード部８、２，３列目はデコード情報（デコード情報ノード（ｎｏｄｅ＿Ａ）に記憶されているデータ）をラッチするラッチ部９、４列目は出力ドライバ１０となっている。
【００１７】
デコード部８は、１つのＰ型ＭＯＳトランジスタＭＰ１と、３つのＮ型ＭＯＳトランジスタＭＮ１ａ，ＭＮ１ｂ，ＭＮ１ｃとにより構成されている。ラッチ部９は、２つのＰ型ＭＯＳトランジスタＭＰ２，ＭＰ３と、４つのＮ型ＭＯＳトランジスタＭＮ２ａ，ＭＮ２ｂ，ＭＮ３ａ，ＭＮ３ｂとにより構成されている。出力ドライバ１０は、１つのＰ型ＭＯＳトランジスタＭＰ４と、２つのＮ型ＭＯＳトランジスタＭＮ４ａ，ＭＮ４ｂとにより構成されている。
【００１８】
各列の中間に挿入され且つゲート電極に電圧Ｖｐｐが印加されているＮ型ＭＯＳトランジスタ（ＭＮ１ａ，ＭＮ２ａ，ＭＮ３ａ，ＭＮ４ａ）は、後段に接続されたＮ型ＭＯＳトランジスタ（ＭＮ１ｂ，ＭＮ２ｂ，ＭＮ３ｂ，ＭＮ４ｂ）のソース−ドレイン電極間に大きな電圧がかかることを防ぐための緩衝用トランジスタである。
【００１９】
デコード部８のトランジスタＭＰ１に入力されているプリチャージ信号ＰＲＣＨは、メモリセルアレイ１のアクティブ期間とプリチャージ期間とを切り替える信号で、これはＶｐｐ系の信号である。アドレス信号ＸＡ，ＸＢは、Ｖｄｄ系の信号である。
【００２０】
このように構成されたロウデコーダ３の動作について説明する。図１２は、ロウデコーダ３の動作タイミング図である。
【００２１】
メモリセルアレイ１内のあるブロックの任意のメモリセルに対してデータの読み出し或いは書き込みをするために当該メモリセル含むブロックが活性化されると、信号ＰＲＣＨがローレベルからハイレベルに遷移する。その結果、デコード情報ノード（ｎｏｄｅ＿Ａ）は、ラッチ部９によって弱くラッチされている。
【００２２】
次に、アドレス信号ＸＡ，ＸＢが選択されてデコード情報ノード（ｎｏｄｅ＿Ａ）の電位を接地電位Ｖｓｓに引き抜くことで出力信号ＲＤＣをローレベルに落とす。プリチャージ動作は上記動作と反対の動作である。すなわち、アドレス信号ＸＡ，ＸＢおよび信号ＰＲＣＨをローレベルに戻すことで、ｎｏｄｅ＿Ａは電圧Ｖｐｐに充電された状態になる。これにより、出力信号ＲＤＣも電圧Ｖｐｐに戻る。
【００２３】
このロウデコーダ３において動作速度に最も影響を与える回路は、１列目のデコード部８である。これは、ラッチされているデコード情報ノード（ｎｏｄｅ＿Ａ）に対して、３つのＮ型ＭＯＳトランジスタＭＮ１ａ，ＭＮ１ｂ，ＭＮ１ｃが３段直列に接続されており、且つ下２段のＮ型ＭＯＳトランジスタＭＮ１ｂ，ＭＮ１ｃのゲート電極には電圧Ｖｄｄしか印加されないためである。
【００２４】
電圧Ｖｄｄがある程度大きい時代は、回路定数を注意深く設定することで、ロウデコーダ３の動作速度は問題にならなかった。しかし、トランジスタのスケーリングが進み、電圧Ｖｄｄが低下してくると、デコード情報ノード（ｎｏｄｅ＿Ａ）の電圧を引き抜くのに時間がかかる。この結果、ロウデコーダ３の動作速度ひいてはＤＲＡＭの動作速度が遅くなってしまう。
【００２５】
以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＤＲＡＭの構成を示す概略図である。メモリセルアレイ１は、メモリセルがマトリックス状に配置されて構成されている。メモリセルは、１つのセルトランジスタと１つのセルキャパシタとにより構成されている。すなわち、メモリセルアレイ１は、複数のダイナミック型メモリセルを有している。また、メモリセルアレイ１は、所定数のブロックに分割されている。各ブロックは、複数のメモリセルを有する。
【００２７】
メモリセルアレイ１には、複数のビット線ＢＬと複数のワード線ＷＬとが配設されている。複数のビット線ＢＬと複数のワード線ＷＬとの交点には、それぞれメモリセルが配置されている。ビット線ＢＬは、セルトランジスタを介してセルキャパシタの一方の電極に接続されている。ワード線は、セルトランジスタのゲート電極に接続されている。セルキャパシタの他方の電極には、所定電圧が供給されている。
【００２８】
ビット線ＢＬは、センスアンプ回路（ＳＡ）４に接続されている。ワード線ＷＬは、ＷＬドライバ２に接続され、各ＷＬドライバ２はロウデコーダ１１に接続されている。
【００２９】
ＤＲＡＭには、外部アドレス信号が外部から入力される。外部アドレス信号は、アドレス制御回路１２に受け取られる。アドレス制御回路１２は、外部アドレス信号に対して、デコード等の処理を行う。そして、アドレス制御回路１２は、アドレス信号ＸＡとＸＢとを出力する。
【００３０】
アドレス信号ＸＡ，ＸＢは、それぞれ複数の信号からなる。例えばロウデコーダ１１が６４本のワード線を選択する場合、アドレス信号ＸＡは“ＸＡ０，ＸＡ１，ＸＡ２，ＸＡ３，ＸＡ４，ＸＡ５，ＸＡ６，ＸＡ７”、アドレス信号ＸＢは“ＸＢ０，ＸＢ１，ＸＢ２，ＸＢ３，ＸＢ４，ＸＢ５，ＸＢ６，ＸＢ７”から構成される。そして、アドレス制御回路１２は、アドレス信号ＸＡとＸＢとの中でそれぞれ１つをハイレベルにすることで、６４本のワード線から１本を選択するためのアドレス信号を生成する。
【００３１】
遅延制御回路１３は、アドレス制御回路１２から入力されたアドレス信号ＸＢに基づいてアドレス信号ＸＢ´を生成する。遅延制御回路１３の動作については、後述する。ロウデコーダ１１は、アドレス信号ＸＡ，ＸＢ´に基づいてワード線の選択を行う。ＷＬドライバ２は、ロウデコーダ１１によって選択されたワード線にワード線駆動電圧Ｖｐｐを供給する。
【００３２】
メモリ制御回路５は、ロウデコーダ１１、ＷＬドライバ２及びセンスアンプ回路４に制御信号を供給する。メモリ制御回路５の制御動作は、周辺制御回路７から供給されるメモリ制御信号に基づいて行われる。
【００３３】
また、周辺制御回路７には、ブロック活性化信号が外部から入力されている。ブロック活性化信号は、あるブロック内の任意のメモリセルに対してデータの読み出し或いは書き込みをするために、当該メモリセル含むブロックを活性化するための信号である。周辺制御回路７は、ブロック活性化信号に基づいてプリチャージ信号ＰＲＣＨを生成する。図１に示したメモリ制御信号には、信号ＰＲＣＨが含まれている。
【００３４】
このプリチャージ信号ＰＲＣＨは、メモリセルアレイ１のアクティブ期間とプリチャージ期間とを切り替える信号である。なお、アクティブ期間とは、メモリセルアレイ１に対してデータの読み出し及び書き込みを行う期間をいう。プリチャージ期間とは、メモリセルアレイ１に対してデータの読み出し及び書き込みを行っておらず、ビット線を所定電位にプリチャージしている期間をいう。プリチャージ期間の場合、信号ＰＲＣＨは、ローレベルとなる。一方、アクティブ期間の場合、信号ＰＲＣＨは、ハイレベルとなる。
【００３５】
次に、ロウデコーダ１１の構成について説明する。図２は、図１に示したロウデコーダ１１の構成を示す回路図である。図２に示したロウデコーダは、図１１に示したロウデコーダと比べて、緩衝用トランジスタＭＮ１ａを使用しない構成になっている。
【００３６】
図２では明記されていないが、アドレス信号ＸＡ，ＸＢはそれぞれ複数の信号からなる。例えば選択動作をするロウデコーダが６４セットある場合には、ＸＡ，ＸＢはそれぞれ（ＸＡ０、ＸＡ１，ＸＡ２、ＸＡ３、ＸＡ４，ＸＡ５、ＸＡ６、ＸＡ７），（ＸＢ０、ＸＢ１，ＸＢ２、ＸＢ３、ＸＢ４，ＸＢ５、ＸＢ６、ＸＢ７）等の信号であり、これらの信号の中でそれぞれひとつだけがハイレベルになることで６４のロウデコーダの中からひとつだけを選択するような制御がなされている。
【００３７】
ロウデコーダ１１は、デコード部１４、ラッチ部９及び出力ドライバ１０を含む。具体的には、ロウデコーダ１１の１列目はデコード部１４、２，３列目はデコード情報をラッチするラッチ部９、４列目は出力ドライバ１０となっている。
【００３８】
デコード部１４には、プリチャージ信号ＰＲＣＨとアドレス信号ＸＡ，ＸＢ´とが入力されている。プリチャージ信号ＰＲＣＨは、周辺制御回路７からメモリ制御回路５を介して供給される。デコード部１４は、１つのＰ型ＭＯＳトランジスタＭＰ１と、２つのＮ型ＭＯＳトランジスタＭＮ１ｂ，ＭＮ１ｃとにより構成されている。トランジスタＭＰ１のソース電極は、電源Ｖｐｐに接続されている。トランジスタＭＰ１のゲート電極には、信号ＰＲＣＨが入力されている。トランジスタＭＰ１のドレイン電極は、デコード情報ノード（ｎｏｄｅ＿Ａ）に接続されている。
【００３９】
トランジスタＭＮ１ｂのドレイン電極は、デコード情報ノード（ｎｏｄｅ＿Ａ）に接続されている。トランジスタＭＮ１ｂのゲート電極には、アドレス信号ＸＡが入力されている。トランジスタＭＮ１ｂのソース電極は、トランジスタＭＮ１ｃのドレイン電極に接続されている。トランジスタＭＮ１ｃのゲート電極には、アドレス信号ＸＢ´が入力されている。トランジスタＭＮ１ｃのソース電極は、接地電源Ｖｓｓに接続されている。
【００４０】
ラッチ部９は、２つのＰ型ＭＯＳトランジスタＭＰ２，ＭＰ３と、４つのＮ型ＭＯＳトランジスタＭＮ２ａ，ＭＮ２ｂ，ＭＮ３ａ，ＭＮ３ｂとにより構成されている。
【００４１】
トランジスタＭＰ３のソース電極は、電源Ｖｐｐに接続されている。トランジスタＭＰ３のゲート電極は、デコード情報ノード（ｎｏｄｅ＿Ａ）に接続されている。トランジスタＭＰ３のドレイン電極は、ノード（ｎｏｄｅ＿Ｂ）に接続されている。
【００４２】
トランジスタＭＮ３ａのドレイン電極は、ノード（ｎｏｄｅ＿Ｂ）に接続されている。トランジスタＭＮ３ａのゲート電極は、電源Ｖｐｐに接続されている。トランジスタＭＮ３ａのソース電極は、トランジスタＭＮ３ｂのドレイン電極に接続されている。トランジスタＭＮ３ｂのゲート電極は、デコード情報ノード（ｎｏｄｅ＿Ａ）に接続されている。トランジスタＭＮ３ｂのソース電極は、接地電源Ｖｓｓに接続されている。
【００４３】
トランジスタＭＰ２のソース電極は、電源Ｖｐｐに接続されている。トランジスタＭＰ２のゲート電極は、ノード（ｎｏｄｅ＿Ｂ）に接続されている。トランジスタＭＰ２のドレイン電極は、ノード（ｎｏｄｅ＿Ａ）に接続されている。
【００４４】
トランジスタＭＮ２ａのドレイン電極は、ノード（ｎｏｄｅ＿Ａ）に接続されている。トランジスタＭＮ２ａのゲート電極は、電源Ｖｐｐに接続されている。トランジスタＭＮ２ａのソース電極は、トランジスタＭＮ２ｂのドレイン電極に接続されている。トランジスタＭＮ２ｂのゲート電極は、ノード（ｎｏｄｅ＿Ｂ）に接続されている。トランジスタＭＮ２ｂのソース電極は、接地電源Ｖｓｓに接続されている。
【００４５】
ラッチ部９は、デコード情報ノード（ｎｏｄｅ＿Ａ）のデータをラッチすると共に、デコード情報ノード（ｎｏｄｅ＿Ａ）のデータを反転したデータをノード（ｎｏｄｅ＿Ｂ）にラッチする。
【００４６】
出力ドライバ１０は、１つのＰ型ＭＯＳトランジスタＭＰ４と、２つのＮ型ＭＯＳトランジスタＭＮ４ａ，ＭＮ４ｂとにより構成されている。
【００４７】
トランジスタＭＰ４のソース電極は、電源Ｖｐｐに接続されている。トランジスタＭＰ４のゲート電極は、ノード（ｎｏｄｅ＿Ｂ）に接続されている。トランジスタＭＰ４のドレイン電極は、トランジスタＭＮ４ａのドレイン電極に接続されている。
【００４８】
トランジスタＭＮ４ａのゲート電極は、電源Ｖｐｐに接続されている。トランジスタＭＮ４ａのソース電極は、トランジスタＭＮ４ｂのドレイン電極に接続されている。トランジスタＭＮ４ｂのゲート電極は、ノード（ｎｏｄｅ＿Ｂ）に接続されている。トランジスタＭＮ４ｂのソース電極は、接地電源Ｖｓｓに接続されている。
【００４９】
そして、出力ドライバ１０は、トランジスタＭＰ４のドレイン電極とトランジスタＭＮ４ａのドレイン電極との接続ノードからワード線選択信号ＲＤＣを出力する。
【００５０】
なお、ロウデコーダ１１を構成するトランジスタは、電源電圧Ｖｐｐに対応したトランジスタにより構成される。すなわち、ロウデコーダ１１を構成するトランジスタ（Ｖｐｐ系の信号を扱うトランジスタ）のしきい値電圧は、アドレス制御回路１２等を構成するトランジスタ（Ｖｄｄ系の信号を扱うトランジスタ）のしきい値電圧より大きい。
【００５１】
ところで、図１に示したＤＲＡＭは、遅延制御回路１３を備えている。遅延制御回路１３は、アドレス制御回路１２から入力されたアドレス信号ＸＢのタイミングを遅らせている。すなわち、遅延制御回路１３は、アドレス信号ＸＡとＸＢとがデコード部１４に入力されるタイミングをずらしている。図３は、ロウデコーダ１１の動作タイミング図である。
【００５２】
メモリセルアレイ１内のあるブロックの任意のメモリセルに対してデータの読み出し或いは書き込みをするために当該メモリセル含むブロックが活性化されると、信号ＰＲＣＨがローレベルからハイレベルに遷移する。これにより、トランジスタＭＰ１は、オフする。その結果、デコード情報は、ラッチ部９によって弱くラッチされている。
【００５３】
次に、アドレス信号ＸＡがハイレベルに遷移する。これにより、トランジスタＭＮ１ｂは、オンする。この時点では、アドレス信号ＸＢ´は、まだハイレベルに遷移していない。
【００５４】
次に、アドレス信号ＸＢ´は、アドレス信号ＸＡがハイレベルに遷移した後、所定時間遅延されてからハイレベルに遷移する。これにより、トランジスタＭＮ１ｃは、オンする。トランジスタＭＮ１ｂとＭＮ１ｃとが共にオンすることで、デコード情報ノード（ｎｏｄｅ＿Ａ）の電圧がローレベルに遷移する。これにより、ロウデコーダ１１は、ローレベルの信号ＲＤＣを出力する。
【００５５】
ロウデコーダ１１から信号ＲＤＣが出力されることにより、ワード線が選択される。具体的には、ＷＬドライバ２は、信号ＲＤＣに基づいてワード線を活性化する。
【００５６】
信号ＰＲＣＨがローレベルに戻るタイミングは、例えば信号ＰＲＣＨがハイレベルに遷移してから所定時間経過した後に制御される。この所定時間は、例えばＤＲＡＭがタイマ回路を備え、このタイマ回路がカウントするカウント値に基づいて決定される。或いは、外部からブロックを非活性化する信号（ブロック非活性化信号）が入力される。そして、このブロック非活性化信号に基づいて、信号ＰＲＣＨはローレベルに戻るようにしてもよい。
【００５７】
このように構成されたＤＲＡＭでは、アドレス信号ＸＡがハイレベルに遷移した際、トランジスタＭＮ１ｃがオフしているため、トランジスタＭＮ１ｂのドレイン−ソース電極間に大きな電圧がかかる期間を短縮することができる。
【００５８】
また、トランジスタＭＮ１ｃには、ノード（ｎｏｄｅ＿Ａ）の電圧からトランジスタＭＮ１ｂのしきい値電圧分降下した電圧しかかからない。よって、トランジスタＭＮ１ｃのドレイン−ソース電極に大きな電圧がかかるのを防止することができる。これらの効果として、従来必要であった緩衝用トランジスタＭＮ１ａをはずすことができる。
【００５９】
図４は、ロウデコーダ１１のデコード時間と電圧Ｖｄｄとの関係を、トランジスタの特性をパラメータにして示している。また、図４には、検討例のロウデコーダ３（図１１）と第１の実施形態のロウデコーダ１１（図２）とを比較して表している。図４において、縦軸はロウデコーダ１１のデコード時間（ｐｓｅｃ）、横軸は電圧Ｖｄｄ（Ｖ）を表している。
【００６０】
ここで、トランジスタの特性とは、しきい値電圧（Ｖｔ）が高いか低いかを表している。トランジスタのしきい値電圧が高い場合、所定電圧をゲート電極に印加したときにトランジスタが流せる電流が小さい。一方、トランジスタのしきい値電圧が低い場合、所定電圧をゲート電極に印加したときにトランジスタが流せる電流が大きい。
【００６１】
電圧Ｖｐｐに最適化された厚いゲート酸化膜を有するトランジスタ（厚膜トランジスタと称する）と、電圧Ｖｄｄに最適化された薄いゲート酸化膜を有するトランジスタ（薄膜トランジスタ（Ｔｒ）と称す）とのしきい値電圧がどちらも高い場合、検討例と比べて本実施例のデコード時間が改善されていることがわかる。また、厚膜トランジスタのしきい値電圧が高く、且つ薄膜トランジスタのしきい値電圧が低い場合も、検討例と比べて本実施例のデコード時間が改善されていることがわかる。さらに、厚膜トランジスタのしきい値電圧が低く、且つ薄膜トランジスタのしきい値電圧が高い場合も、検討例と比べて本実施例のデコード時間が改善されていることがわかる。
【００６２】
以上詳述したように本実施形態では、ロウデコーダ１１が有するデコード部１４が直列に接続された２つのトランジスタＭＮ１ｂ，ＭＮ１ｃを備えている。そして、ワード線を選択するためのアドレス信号ＸＡ，ＸＢのうち、アドレス信号ＸＡを前段のトランジスタＭＮ１ｂのゲート電極に入力する。また、アドレス信号ＸＢを後段のトランジスタＭＮ１ｃのゲート電極に入力する。そして、アドレス信号ＸＢをアドレス信号ＸＡより遅延させてロウデコーダ１１に入力するようにしている。
【００６３】
したがって本実施形態によれば、トランジスタＭＮ１ｂのドレイン−ソース電極間に大きな電圧がかかる期間を短縮することができる。その結果、従来必要であった緩衝用トランジスタＭＮ１ａをはずすことができる。
【００６４】
また、緩衝用トランジスタＭＮ１ａをはずすことで、ロウデコーダ１１の動作速度を速くすることができる。さらに、ロウデコーダ１１の回路面積も縮小することができる。
【００６５】
また、電圧Ｖｄｄが低い条件でのロウデコーダ１１の動作速度の劣化を抑えることができる。
【００６６】
（第２の実施形態）
アドレス信号ＸＡ，ＸＢは、外部アドレス信号をデコードして生成される。プリチャージを解除していない状態でアドレス信号ＸＡ，ＸＢがロウデコーダ１１に入力されると、デコード部１４に貫通電流が流れてしまう。このため、アドレス信号ＸＡ，ＸＢは、信号ＰＲＣＨがハイレベルになってからロウデコーダ１１に入力されるようにする。
【００６７】
したがって、ワード線へのアクセス時間は、アドレス信号ＸＡ，ＸＢをロウデコーダ１１に入力するタイミングにより決定される。このため、信号ＰＲＣＨがハイレベルになってからアドレス信号ＸＡ，ＸＢが入力されるまでの時間は、最短になるように設定される。
【００６８】
しかし、上記第１の実施形態のようにアドレス信号ＸＡ，ＸＢのタイミングを変える場合には、後から入力されるアドレス信号ＸＢのタイミングが、ワード線へのアクセス時間を決定する。よって、アドレス信号ＸＡとアドレス信号ＸＢとの間隔分だけワード線へのアクセス時間が遅れることになる。本実施形態は、このような問題を解決するものである。
【００６９】
図５は、本発明の第２の実施形態に係るＤＲＡＭの構成を示す概略図である。ＤＲＡＭには、ブロック活性化信号が外部から入力されている。ブロック活性化信号は、プリチャージ制御回路２２とアドレスＸＡ制御回路２０とに入力されている。
【００７０】
プリチャージ制御回路２２は、ブロック活性化信号に基づいてプリチャージ信号ＰＲＣＨを生成する。プリチャージ信号ＰＲＣＨは、メモリ制御回路５を介してロウデコーダ１１に入力される。また、プリチャージ信号ＰＲＣＨは、アドレスＸＢ制御回路２１に入力される。
【００７１】
アドレスＸＡ制御回路２０は、外部アドレス信号に基づいてアドレス信号ＸＡ´を生成する。さらに、アドレスＸＡ制御回路２０は、ブロック活性化信号が入力されると同時にアドレス信号ＸＡ´を出力する。このアドレス信号ＸＡ´は、ロウデコーダ１１に入力される。
【００７２】
アドレスＸＢ制御回路２１は、外部アドレス信号に基づいてアドレス信号ＸＢを生成する。さらに、アドレスＸＢ制御回路２１は、プリチャージ信号ＰＲＣＨがハイレベルになると同時にアドレス信号ＸＢを出力する。このアドレス信号ＸＢは、ロウデコーダ１１に入力される。
【００７３】
この結果、アドレス信号ＸＡ´は、アドレス信号ＸＢに比べて速いタイミングでロウデコーダ１１に入力される。具体的には、アドレス信号ＸＡ´は、アドレス信号ＸＢに比べて、プリチャージ制御回路２２のデコード時間分速いタイミングでロウデコーダ１１に入力される。
【００７４】
また、ＤＲＡＭには、クロックＣＬＫが外部から入力されている。クロックＣＬＫは、アドレスＸＡ制御回路２０に入力されている。また、クロックＣＬＫは、ＤＲＡＭ内のその他の回路（アドレスＸＢ制御回路２１、プリチャージ制御回路２２、周辺制御回路７及びデータ入出力制御回路６等を含む）にも入力されている。ＤＲＡＭは、クロックＣＬＫに同期して動作する。
【００７５】
次に、図５に示したＤＲＡＭの動作について説明する。図６は、ＤＲＡＭの動作タイミング図である。なお、ロウデコーダ１１の構成は、上記第１の実施形態と同じである。
【００７６】
アドレス信号ＸＡ´は、ブロック活性化信号が活性化（ハイレベル）されるタイミングで、ハイレベルに遷移する。これにより、トランジスタＭＮ１ｂは、オンする。すなわち、従来に比べて、アドレス信号ＸＡ´は、速いタイミングでロウデコーダ１１に入力されている。この時点では、アドレス信号ＸＢは、まだハイレベルに遷移していない。
【００７７】
次に、信号ＰＲＣＨがハイレベルに遷移する。これにより、トランジスタＭＰ１は、オフする。その結果、デコード情報は、ラッチ部９によって弱くラッチされている。
【００７８】
次に、アドレス信号ＸＢは、信号ＰＲＣＨがハイレベルになるタイミングで、ハイレベルに遷移する。これにより、トランジスタＭＮ１ｃは、オンする。トランジスタＭＮ１ｂとＭＮ１ｃとが共にオンすることで、デコード情報ノード（ｎｏｄｅ＿Ａ）の電圧がローレベルに遷移する。これにより、ロウデコーダ１１は、ローレベルの信号ＲＤＣを出力する。
【００７９】
このように構成されたＤＲＡＭでは、アドレス信号ＸＡ´とＸＢとにタイミング差があるにもかかわらず、アドレス信号ＸＡ´が先行してロウデコーダ１１に入力される。このため、アドレス信号ＸＢの入力タイミングが遅れることがない。
【００８０】
なお、上記貫通電流の問題については、アドレス信号ＸＢが信号ＰＲＣＨの活性化後に入力されるため問題はない。よって、アドレス信号ＸＡ´の入力に対する制約はなくなるため本実施形態のような構成が可能となる。
【００８１】
したがって本実施形態によれば、ロウデコーダ１１によるワード線へのアクセス時間が遅れるのを防止することができる。その他の効果は実施例１と同様である。
【００８２】
（第３の実施形態）
図７は、本発明の第３の実施形態に係るロウデコーダ１１の構成を示す回路図である。デコード部３１は、１つのＰ型ＭＯＳトランジスタＭＰ１と、２つのＮ型ＭＯＳトランジスタＭＮ１ａ，ＭＮ１ｂとにより構成されている。トランジスタＭＮ１ａは、緩衝用トランジスタである。
【００８３】
ロウデコーダ１１は、アドレス信号検出回路３２を備えている。アドレス信号検出回路３２は、ＮＡＮＤ回路３３とインバータ回路３４とにより構成されている。アドレス信号検出回路３２は、Ｖｄｄ系の薄膜トランジスタを用いて構成されている。
【００８４】
アドレス信号検出回路３２には、２つのアドレス信号ＸＡ，ＸＢが入力されている。アドレス信号検出回路３２は、２つのアドレス信号ＸＡ，ＸＢがともにハイレベルになった場合に、ハイレベルの信号をトランジスタＭＮ１ｂのゲート電極に出力する。
【００８５】
その他の構成は、図１０示したＤＲＡＭと同じである。回路動作としては、アドレス信号ＸＡとＸＢとの入力タイミングについて特に制約はなく、図１１を参照して説明した入力タイミングと同様であってもよい。
【００８６】
次に、図７に示したロウデコーダ１１の動作について説明する。図８は、ロウデコーダ１１の動作タイミング図である。
【００８７】
メモリセルアレイ１内のあるブロックの任意のメモリセルに対してデータの読み出し或いは書き込みをするために当該メモリセル含むブロックが活性化されると、信号ＰＲＣＨがローレベルからハイレベルに遷移する。これにより、トランジスタＭＰ１は、オフする。その結果、デコード情報は、ラッチ部９によって弱くラッチされている。
【００８８】
次に、アドレス信号ＸＡとＸＢとがともにハイレベルに遷移する。すると、アドレス信号検出回路３２は、ハイレベルの信号をトランジスタＭＮ１ｂのゲート電極に供給する。これにより、トランジスタＭＮ１ｂは、オンする。この結果、デコード情報ノード（ｎｏｄｅ＿Ａ）の電圧がローレベルに遷移する。これにより、ロウデコーダ１１は、ローレベルの信号ＲＤＣを出力する。
【００８９】
このような構成にすることで、デコード部３１のＮ型ＭＯＳトランジスタを２段の直列にすることができる。その効果として、電圧Ｖｄｄが低い条件でのロウデコーダ１１の動作速度の劣化を抑えることができる。
【００９０】
図９は、ロウデコーダ１１のデコード時間と電圧Ｖｄｄとの関係を、トランジスタの特性をパレメータにして示している。また、図９には、検討例のロウデコーダ３（図１１）と第３の実施形態のロウデコーダ１１（図７）とを比較して表している。
【００９１】
厚膜トランジスタと薄膜トランジスタとのしきい値電圧（Ｖｔ）がどちらも高い場合、検討例と比べて本実施例のデコード時間が改善されていることがわかる。また、厚膜トランジスタのしきい値電圧が高く、且つ薄膜トランジスタのしきい値電圧が低い場合も、検討例と比べて本実施例のデコード時間が改善されていることがわかる。これは、Ｎ型ＭＯＳトランジスタを３段接続した構成（図１１参照）の動作に比べて、２段のＮ型ＭＯＳトランジスタにロジック回路で構成したアドレス信号検出回路３２を付加した構成の動作が速いことを示している。
【００９２】
なお、薄膜トランジスタのしきい値電圧が低く、且つ厚膜トランジスタのしきい値電圧が高い場合、検討例の方がデコード時間が短くなっている。これは、厚膜トランジスタのしきい値電圧が低いために、デコード部３１のＮ型ＭＯＳトランジスタの直列段数の違いがあまり大きくならないのに対して、薄膜トランジスタのしきい値電圧が高いためにアドレス信号検出回路３２での遅延が大きくなっているためである。
【００９３】
ただし、この条件（薄膜トランジスタのしきい値電圧が低く、且つ厚膜トランジスタのしきい値電圧が高い）は、他の条件に比べるとデコード時間が短い条件であり、ＤＲＡＭ全体での性能を決めるのは、厚膜トランジスタと薄膜トランジスタとが共にしきい値電圧が高い場合のデコード時間である。よって、この条件で検討例より悪いことは問題ではない。
【００９４】
したがって本実施形態によれば、ロウデコーダ１１が有するデコード部３１のアドレス信号ＸＡ，ＸＢにより動作するＮ型ＭＯＳトランジスタを１つにすることができる。その結果、ロウデコーダ１１のデコード時間を短縮することができる。
【００９５】
さらに、厚膜トランジスタのしきい値電圧が高い条件でのロウデコーダ１１の動作速度を、上記第１の実施形態に比べてより改善することができる。
【００９６】
なお、上記各実施形態において、アドレス信号（具体的には、ロウアドレス信号）は、２つ（アドレス信号ＸＡ，ＸＢ）に限らず、３つ以上であってもよい。このように構成しても、上記各実施形態と同様に実施可能である。
【００９７】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施形態に係るＤＲＡＭの構成を示す概略図。
【図２】図１に示したロウデコーダ１１の構成を示す回路図。
【図３】ロウデコーダ１１の動作タイミング図。
【図４】ロウデコーダ１１のデコード時間と電圧Ｖｄｄとの関係を示す図。
【図５】本発明の第２の実施形態に係るＤＲＡＭの構成を示す概略図。
【図６】図５に示したＤＲＡＭの動作タイミング図。
【図７】本発明の第３の実施形態に係るロウデコーダ１１の構成を示す回路図。
【図８】ロウデコーダ１１の動作タイミング図。
【図９】ロウデコーダ１１のデコード時間と電圧Ｖｄｄとの関係を示す図。
【図１０】ＤＲＡＭの検討例を示す概略図。
【図１１】図１０に示したロウデコーダ３の構成を示す回路図。
【図１２】ロウデコーダ３の動作タイミング図。
【符号の説明】
【００９９】
ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＣＬＫ…クロック、１…メモリセルアレイ、２…ＷＬドライバ、３，１１…ロウデコーダ、４…センスアンプ回路（ＳＡ）、５…メモリ制御回路、６…データ入出力制御回路、７…周辺制御回路、８，１４，３１…デコード部、９…ラッチ部、１０…出力ドライバ、１２…アドレス制御回路、１３…遅延制御回路、２０…アドレスＸＡ制御回路、２１…アドレスＸＢ制御回路、２２…プリチャージ制御回路、３２…アドレス信号検出回路、３３…ＮＡＮＤ回路、３４…インバータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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