(57)【要約】【課題】  短チャンネル効果を抑制することのできる半導体装置およびその製造方法を提供する。【解決手段】    本発明にかかる半導体装置は、絶縁層と、前記絶縁層の上方に形成された半導体層と、前記半導体層の上方に形成されたゲート絶縁層と、前記ゲート絶縁層の上方に形成されたゲート電極と、前記半導体層に形成されたソース領域と、前記半導体層に形成されたドレイン領域と、を含み、前記ソース領域の下端は、前記絶縁層と隣接し、前記ドレイン領域の下端は、前記絶縁層と隣接しない。【選択図】      図１
2006013159.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体層に形成されたドレイン領域と、
を含み、
前記ソース領域の下端は、前記絶縁層と隣接し、
前記ドレイン領域の下端は、前記絶縁層と隣接しない、半導体装置。
【請求項２】
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体の上方に形成された半導体堆積層と、
前記半導体層に形成されたソース領域と、
前記半導体堆積層に形成されたドレイン領域と、
を含む、半導体装置。
【請求項３】
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体の上方に形成された半導体堆積層と、
前記半導体層および前記半導体堆積層に形成されたドレイン領域と、
を含み、
前記ソース領域の下端は、前記絶縁層と隣接し、
前記ドレイン領域の下端は、前記絶縁層と隣接しない、半導体装置。
【請求項４】
請求項１ないし３において、
前記ドレイン領域およびチャネル領域の双方と隣接し、かつ前記絶縁層と隣接しないように、前記半導体層に形成されたドレイン拡張領域を、さらに含む、半導体装置。
【請求項５】
（ａ）絶縁層上に形成された半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記絶縁層に隣接しないように、前記半導体層にドレイン領域を形成する工程と、
（ｄ）前記絶縁層に隣接するように、前記半導体層に不純物を導入することにより、ソース領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項６】
（ａ）絶縁層上に形成された半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層の上方に不純物を含む半導体堆積層を形成することによって、ドレイン領域を形成する工程と、
（ｄ）前記半導体層に不純物を導入することにより、ソース領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項７】
（ａ）絶縁層上に形成された半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層の上方に半導体堆積層を形成し、当該半導体堆積層および前記半導体層に不純物を導入することによって、前記半導体層および前記半導体堆積層に、前記絶縁層に隣接しないようにドレイン領域を形成する工程と、
（ｄ）前記半導体層に不純物を導入することにより、絶縁層に隣接するようにソース領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項８】
請求項６または７において、
前記工程（ｃ）では、
前記半導体層のドレイン形成領域以外の領域にマスク層を形成し、
前記マスク層に覆われていない領域に、半導体結晶を選択成長させることにより、前記半導体堆積層を形成する、半導体装置の製造方法。
【請求項９】
請求項８において、
前記工程（ｃ）では、不純物を混入させながら、前記半導体結晶を選択成長させることにより前記ドレイン領域を形成する、半導体装置の製造方法。
【請求項１０】
請求項５ないし９のいずれかにおいて、
前記工程（ｂ）の後に、前記ゲート電極の側面に不純物を含む側壁絶縁層を形成する工程と、
前記側壁絶縁層から前記半導体層に、前記不純物を固相拡散させることによりドレイン拡張領域を形成する工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、短チャンネル効果を抑制することのできる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁層上に半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層に形成された絶縁ゲート型トランジスタは、バルク状の半導体層上に形成される場合と比べて、低消費電力、高速動作が実現できるデバイスとして、近年研究開発が進められている。特にトランジスタ動作時に於いて絶縁層上の半導体層が完全に空乏化する完全空乏型ＳＯＩトランジスタは、低い閾値の設定や急峻なサブスレッショルド特性を活かした低リーク等、低消費電力性に優れている。しかし、完全空乏型ＳＯＩトランジスタは、半導体層が完全に空乏化するよう極薄膜の半導体層にトランジスタ構造を形成するため、短チャネル耐性やドレイン耐圧などに問題があった。これはドレイン電極から誘起される電位障壁低下(Drain Induced Barrier Lowering;DIBL)により引き起こされる現象であり、完全空乏型ＳＯＩトランジスタではドレイン領域と絶縁層が隣接しているためこの現象が顕著となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、上記課題を鑑み、耐短チャネル性やドレイン耐性を損なうことない半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明にかかる半導体装置は、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体層に形成されたドレイン領域と、
を含み、
前記ソース領域の下端は、前記絶縁層と隣接し、
前記ドレイン領域の下端は、前記絶縁層と隣接しない。
【０００５】
かかる態様によれば、本発明にかかる半導体装置は、絶縁層と隣接しないようにドレイン領域を形成するため、ドレインから励起された電位低下が絶縁膜中に侵入しにくくなる。完全空乏型ＳＯＩトランジスタに於けるボディ電位障壁低下は、主として絶縁膜からの電位廻り込みが原因であるため、本発明によってこのボディ電位障壁低下を軽減することが出来る。よって当該半導体装置は、従来の半導体装置と比べて短チャネル耐性やドレイン耐圧を向上させることができる。
【０００６】
（２）本発明にかかる半導体装置は、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体の上方に形成された半導体堆積層と、
前記半導体層に形成されたソース領域と、
前記半導体堆積層に形成されたドレイン領域と、
を含む。
【０００７】
かかる態様によれば、本発明にかかる半導体装置は、絶縁層の上方に形成された半導体層ではなく、その上方の半導体堆積層にドレイン領域が形成されているため、前述同様ドレインから誘起された絶縁膜中の電位廻り込みを抑制することができ、短チャンネル効果を抑制することができる。よって当該半導体装置は、従来の半導体装置と比べて短チャネル耐性やドレイン耐圧を向上させることができる。
【０００８】
（３）本発明にかかる半導体装置は、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域と、
前記半導体の上方に形成された半導体堆積層と、
前記半導体層および前記半導体堆積層に形成されたドレイン領域と、
を含み、
前記ソース領域の下端は、前記絶縁層と隣接し、
前記ドレイン領域の下端は、前記絶縁層と隣接しない。
【０００９】
かかる態様によれば、本発明にかかる半導体装置は、絶縁層と隣接しないようにドレイン領域を形成するため、前述同様ドレインから誘起された絶縁膜中の電位廻り込みを抑制することができ、短チャンネル効果を抑制することができる。よって当該半導体装置は、従来の半導体装置と比べて短チャネル耐性やドレイン耐圧を向上させることができる。
【００１０】
また、上述した半導体装置は、前記ドレイン領域およびチャネル領域の双方と隣接し、かつ前記絶縁層と隣接しないように、前記半導体層に形成されたドレイン拡張領域を、さらに含むことができる。
【００１１】
（４）本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層上に形成された半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記絶縁層に隣接しないように、前記半導体層にドレイン領域を形成する工程と、
（ｄ）前記絶縁層に隣接するように、前記半導体層に不純物を導入することにより、ソース領域を形成する工程と、を含む。
【００１２】
（５）本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層上に形成された半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層の上方に不純物を含む半導体堆積層を形成することによって、ドレイン領域を形成する工程と、
（ｄ）前記半導体層に不純物を導入することにより、ソース領域を形成する工程と、を含む。
【００１３】
（６）本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層上に形成された半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層の上方に半導体堆積層を形成し、当該半導体堆積層および前記半導体層に不純物を導入することによって、前記半導体層および前記半導体堆積層に、前記絶縁層に隣接しないようにドレイン領域を形成する工程と、
（ｄ）前記半導体層に不純物を導入することにより、絶縁層に隣接するようにソース領域を形成する工程と、を含む。
【００１４】
本発明にかかる半導体装置の製造方法において、
前記工程（ｃ）では、
前記半導体層のドレイン形成領域以外の領域にマスク層を形成し、
前記マスク層に覆われていない領域に、半導体結晶を選択成長させることにより、前記半導体堆積層を形成することができる。
【００１５】
本発明にかかる半導体装置の製造方法において、
前記工程（ｃ）では、不純物を混入させながら、前記半導体結晶を選択成長させることにより前記ドレイン領域を形成することができる。
【００１６】
本発明にかかる半導体装置の製造方法において、
前記工程（ｂ）の後に、前記ゲート電極の側面に不純物を含む側壁絶縁層を形成する工程と、
前記側壁絶縁層から前記半導体層に、前記不純物を固相拡散させることによりドレイン拡張領域を形成する工程と、を含むことができる。
【発明を実施するための最良の形態】
【００１７】
１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。半導体装置１００は、支持基板６と、絶縁層８と、絶縁層８上に形成された半導体層１０と、半導体層１０上に形成されたゲート絶縁層２０と、ゲート絶縁層２０上に形成されたゲート電極２２と、ゲート電極２２の側壁に形成された側壁絶縁層２４と、半導体層１０上に形成された半導体堆積層からなるドレイン領域２８とを含む。
【００１８】
半導体層１０は、ソース領域２６と、ボディ領域１２と、ドレイン拡張領域４０とを含む。ドレイン拡張領域４０は、ドレイン領域２８のゲート絶縁層２０側の下端およびチャネル領域と隣接し、かつ絶縁層８に隣接しないように形成されている。ドレイン拡張領域４０は、ボディ領域１２より高濃度の不純物を含み、好ましくはドレイン領域２８より低濃度の不純物を含む。ソース領域２６は、絶縁層８と隣接するように形成されている。
【００１９】
本実施の形態にかかる半導体装置１００の特徴は以下のとおりである。
【００２０】
本実施の形態にかかる半導体装置１００は、ドレイン領域２８が半導体層１０の上に形成されている。従来の半導体装置は、ドレイン領域は半導体層１０に形成されているため、ドレイン近傍の電界は、絶縁膜方向にも拡大する。一方、本実施の形態にかかる半導体装置１００は、ドレインから発生した電位低下が絶縁膜中に回り込むのを抑制することが出来るので、短チャンネル効果やドレイン耐圧劣化の要因となるドレイン誘起電位障壁低下現象を軽減することが出来る。よって半導体装置１００は、従来の半導体装置と比べてドレイン耐圧を向上させることができる。
【００２１】
また、ドレイン拡張領域４０は、ドレイン領域２８のゲート絶縁層２０側の下端およびチャネル領域と隣接するように形成されているため、ドレイン領域２８とチャネル領域とを接続する働きをする。また、好ましくはドレイン拡張領域４０の不純物濃度を比較的低濃度とし、ゲート絶縁層２０及び側壁絶縁層２４直下の電界集中を緩和させると良い。
【００２２】
さらに、ソース領域２６を絶縁膜８に隣接させるのは、トランジスタの閾値がソース端での不純物濃度分布や空乏層の広がり程度で決まるため、空乏層がソース電極下に回りこまない構造にするためである。これによりＳＯＩトランジスタの低い閾値と急峻なサブスレッショルド特性が確保できる。
【００２３】
２．半導体装置の製造方法
本実施の形態の半導体装置の製造方法について図２〜図６を参照しながら説明する。なお、以下に説明する製造方法において、具体例として記載した数値は、ｎチャネル型のＭＯＳトランジスタを形成する場合の一例を記載したものである。
【００２４】
（１）まず、図２に示すように、支持基板６と、支持基盤６上の絶縁層８と、絶縁層８上に設けられた半導体層１０とを有するＳＯＩ基板５０を準備する。ＳＯＩ基板５０としては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、準備されたＳＯＩ基板５０の半導体層１０の膜厚が所望の膜厚と異なる場合には、犠牲酸化やフッ酸によるウェットエッチングを行なうことによりその膜厚を調整することができる。
【００２５】
ついで、図２に示すように、しきい値の調整のために、所定の導電型の不純物を半導体層１０に導入する。この不純物の導入は、イオン注入法により行なうことができる。たとえば、半導体層１０として、膜厚が５０ｎｍの単結晶シリコン層を用いて、ｎチャネル型のＭＯＳトランジスタを形成する場合には、不純物としてＢＦ２を用い３０ｋｅＶのエネルギーで１〜５×１０１２／ｃｍ２程度打ち込むことができる。
【００２６】
（２）次に、図３に示すように、ゲート絶縁層２０およびゲート電極２２を形成する。ゲート絶縁層２０としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層２０の上に、ゲート電極２２のための導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を２００ｎｍ程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極２２が形成される。
【００２７】
（３）次に、図４に示すように、ゲート電極２２の側面に側壁絶縁層２４を形成する。側壁絶縁層２４の形成は、たとえば、以下のようにして行なうことができる。半導体層１０の全面の上方に絶縁層（図示せず）を形成する。絶縁層としては、後に形成するドレイン領域２８（図１参照）と同一の導電型の不純物を含む絶縁材料であればよく、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、またはＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を用いることができる。その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極２２の側面に側壁絶縁層２４を形成することができる。
【００２８】
次に、図４に示すように、ドレイン領域２８（図１参照）が形成される領域以外の領域にマスク層Ｍ１を形成する。マスク層Ｍ１の材料としては、非結晶性の材料であればよく、たとえば酸化シリコンを挙げることができる。マスク層Ｍ１は、たとえば、半導体層１０の全面の上方に酸化シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積させ、リソグラフィーおよびエッチング技術によりパターニングすることにより形成される。
【００２９】
ついで、ドレイン領域２８（図１参照）を形成するために、超高真空ＣＶＤ法により、単結晶シリコン膜をエピタキシャル成長させ、半導体堆積層２８ａ（図５参照）を形成する。半導体堆積層２８ａは、所定の導電型の不純物を混入させながら成長させてもよい。このとき、マスク層Ｍ１で覆われている領域は、非結晶性の材料で覆われているため、単結晶シリコン膜は成長しない。その後、たとえばフッ酸を用いた等方的ウェットエッチング技術によりマスク層Ｍ１を除去する。
【００３０】
（４）次に、図５に示すように、半導体層１０および半導体堆積層２８ａに、所定の導電型の不純物を導入して、ソース領域２６およびドレイン領域２８を形成する。たとえば、不純物としてＰを用い、１０ｋｅＶのエネルギーで約２×１０１５／ｃｍ２の量を打ちこむことができる。また、このイオン注入では、斜めイオン注入法を用いて、図６に示すように、ソース領域２６側の側壁絶縁層２４に覆われている半導体層１０にも不純物を導入することができる。その後、熱処理を施し、導入した不純物を活性化する。この熱処理は、たとえば、処理温度は１０００℃、処理時間は３０秒の条件で行なうことができる。ここで不純物は、ドレイン領域２８に導入されているが、すでにドレイン領域２８を形成するときに不純物を混入した場合には、ドレイン領域２８に不純物が導入されないようにしてもよい。この場合には、ドレイン領域２８上に保護膜（図示せず）を形成した後に、不純物を導入する。
【００３１】
（５）次に、ドレイン拡張領域４０（図１参照）を形成するために、側壁絶縁層２４に含まれている不純物をボディ領域１２に固相拡散させる。たとえば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法により、側壁絶縁層２４に含まれる不純物を活性化し、活性化した不純物をボディ領域１２に拡散させることにより、ドレイン拡張領域４０を形成する。側壁絶縁層２４がＰＳＧ、ＢＳＧ、またはＢＰＳＧからなる場合には、リンまたは硼素、もしくは双方が拡散する。ＲＴＡに用いる熱処理法としては、たとえば、フラッシュアニール、レーザアニールを用いることができる。ドレイン拡張領域４０は、ドレイン領域２８およびチャネル領域に隣接するように形成される。
【００３２】
本実施の形態にかかる半導体装置１００の製造方法の特徴は以下のとおりである。
【００３３】
本実施の形態にかかる製造方法は、半導体堆積層２８ａを選択成長させることにより、ドレイン領域２８を形成している。これにより、ドレイン領域２８が、絶縁層８と隣接しないように形成することができる。
【００３４】
また、半導体堆積層２８ａを選択成長させるとき、所定の導電型の不純物を混入させながら成長させることができる。これにより、半導体堆積層２８ａを成長させた後に、不純物を導入しなくても、ドレイン領域２８を形成することができるため、ドレイン領域２８の膜厚を制御することができる。
【００３５】
また、本実施の形態にかかる製造方法は、側壁絶縁層２４に含まれる不純物を固相拡散させることにより、ドレイン拡張領域４０を形成している。これにより、ドレイン拡張領域４０を、ドレイン領域２８のゲート絶縁層２０側の下端およびチャネル領域と隣接するように形成することができる。一方で、ソース領域２６を絶縁膜８に隣接させるのは、ソース端近傍の不純物分布がトランジスタの閾値を決定しているからである。これによりボディ領域の空乏層がソース電極下に回りこむのを防ぎ、低い閾値及び急峻なサブスレッショルド特性を確保することが出来る。
【００３６】
３．変形例
本発明は、上述した実施の形態に限定されることなく、本発明の範囲内で変形することができる。以下に、かかる変形例について説明する。
【００３７】
３．１．第１の変形例
図７は、第１の変形例にかかる半導体装置２００を模式的に示す断面図である。半導体装置２００は、ドレイン領域が、半導体層１０上に形成された半導体堆積層２８ａと半導体層１０の双方に形成されている点で、半導体堆積層にドレイン領域２８が形成されている本実施の形態にかかる半導体装置１００と異なる。具体的には以下のとおりである。
【００３８】
第１の変形例にかかる半導体装置２００は、図１に示す半導体装置１００のドレイン領域２８にかえて、第１のドレイン領域３２および第２のドレイン領域３０を含む。第１のドレイン領域３２は、絶縁層８に隣接しないように半導体層１０に形成される。第２のドレイン領域３０は、半導体堆積層に形成される。
【００３９】
次に半導体装置２００の製造方法について説明する。
【００４０】
第２のドレイン領域３０のための半導体堆積層を形成する方法は、半導体装置１００のドレイン領域２８を形成する方法と同様である。半導体堆積層を形成した後に、ソース形成領域、第１のドレイン形成領域、および第２のドレイン形成領域に所定の導電型の不純物を導入して、ソース領域２６、第１のドレイン領域３０、および第２のドレイン領域３２を形成する。このときに、第１のドレイン領域３２が所定の深さを有するように、不純物のイオン注入およびアニールの条件を設定する。
【００４１】
第１の変形例にかかる半導体装置２００は、第１のドレイン領域３２および第２のドレイン領域３０を形成することによって、半導体堆積層の膜厚以上の膜厚を有するドレイン領域を形成することができる。これにより、たとえば、ドレイン領域の膜厚が薄くなることによって、抵抗値が高くなるのを防ぐことができる。
【００４２】
上述した内容以外の点については、本実施の形態にかかる半導体装置１００の構成、動作、および製造方法と同様であるので説明を省略する。
【００４３】
３．２．第２の変形例
図８は、第２の変形例にかかる半導体装置３００を模式的に示す断面図である。半導体装置３００は、ドレイン領域が、半導体層１０に形成されている点、およびドレイン拡張領域４０を含まない点で、半導体堆積層にドレイン領域２８が形成されている本実施の形態にかかる半導体装置１００と異なる。具体的には以下のとおりである。
【００４４】
第２の変形例にかかる半導体装置３００は、図１に示す半導体装置１００のドレイン領域２８にかえて、ドレイン領域３４を含む。ドレイン領域３４は、絶縁層８と隣接しないように半導体層１０に形成されている。
【００４５】
次に半導体装置２００の製造方法について説明する。
【００４６】
ソース領域２６を形成するときに、同時にドレイン領域３４を形成するために所定の導電型の不純物を半導体層１０に導入する。ここで不純物を導入する前に、酸化シリコン等の保護膜をドレイン形成領域の上に形成する。その後に、斜めイオン注入法を用いて、図８に示すように、ドレイン領域３４側の側壁絶縁層２４に覆われている半導体層１０にも不純物を導入する。このように保護膜を形成した後に不純物を導入することによって、ドレイン領域３２の不純物がドレイン領域３４の下部にあるボディ領域１２に達しないようにすることができる。これにより、ドレイン領域３４が、絶縁層８に隣接しないように形成することができる。
【００４７】
第２の変形例にかかる半導体装置３００は、ドレイン領域３４を絶縁層８に隣接しないように形成しているため、短チャンネル効果を抑制することができる。また第２の変形例でもソース領域２６は絶縁膜８に隣接させた。
【００４８】
上述した内容以外の点については、本実施の形態にかかる半導体装置１００の構成、動作、および製造方法と同様であるので説明を省略する。
【００４９】
以上、本発明の好適な実施の形態について述べたが、本発明はこれらに限定されず、各種の態様を取りうる。
【図面の簡単な説明】
【００５０】
【図１】本実施の形態に係る半導体装置を模式的に示す断面図。
【図２】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図３】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図４】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図５】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図６】本実施の形態に係る半導体装置の製造方法の一工程を示す断面図。
【図７】第１の変形例にかかる半導体装置を模式的に示す断面図。
【図８】第１の変形例にかかる半導体装置を模式的に示す断面図。
【符号の説明】
【００５１】
６  支持基板、８  絶縁層、１０  半導体層、１２  ボディ領域、２０  ゲート絶縁層、２２  ゲート電極、２４  側壁絶縁層、２６  ソース領域、２８、３０、３２、３４  ドレイン領域、４０  ドレイン拡張領域、１００、２００、３００  半導体装置
【図１】
2006013159.tif 000003
【図２】
2006013159.tif 000004
【図３】
2006013159.tif 000005
【図４】
2006013159.tif 000006
【図５】
2006013159.tif 000007
【図６】
2006013159.tif 000008
【図７】
2006013159.tif 000009
【図８】
2006013159.tif 000010