(57)【要約】【課題】  縦型ＭＯＳＦＥＴの機械的強度を強め、倒壊を防止し、駆動力を高める。【解決手段】  半導体基板上面の一部に形成された突起状の半導体層と、前記半導体層の第１の側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層の第２の側面に形成され、前記ゲート絶縁膜に比べて水平方向の幅が厚い絶縁膜と、前記ゲート電極を挟むように前記半導体層内に形成されたソース領域及びドレイン領域と、を有することを特徴とする半導体集積回路装置。【選択図】  図１
2006128494.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上面の一部に形成された突起状の半導体層と、
前記半導体層の第１の側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層の第２の側面に形成され、前記ゲート絶縁膜に比べて幅が厚い絶縁膜と、
前記ゲート電極を挟むように前記半導体層内に形成されたソース領域及びドレイン領域と
を有することを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上面の一部に突起状に形成された第１の絶縁膜と、
前記半導体基板上面部分に、前記第１の絶縁膜の対向する両側面にそれぞれ第１の側面が密着して形成された突起状の第１及び第２の半導体層と、
前記第１及び第２の半導体層の上面に形成された第２の絶縁膜と、
前記第１及び第２の半導体層の前記第１の側面と対向する第２の側面上にそれぞれ形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟むように前記第１及び第２の半導体層内の前記第２の側面にそれぞれ形成されたソース領域及びドレイン領域と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
前記第１の絶縁膜は、前記ゲート絶縁膜に比べて幅が厚いことを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
半導体基板に溝を形成し、前記溝内に一端部が埋め込まれ、且つ他端部が前記半導体基板表面より突起する突起状の第１の絶縁膜を形成する工程と、
前記突起状の第１の絶縁膜の側部に第２の絶縁膜からなる側壁を形成する工程と、
前記突起状の第１の絶縁膜及び前記第２の絶縁膜をマスクとして、前記第１の絶縁膜の両側の前記半導体基板部分を途中までエッチングし、前記第２の絶縁膜下に突起状の第１及び第２の半導体層を形成する工程と、
前記第１及び第２の半導体層の側面にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜を跨いで、前記第１の半導体層の側面の前記ゲート絶縁膜表面から前記第２の半導体層の側面のゲート絶縁膜にわたってゲート電極を形成する工程と、
前記ゲート電極を挟むように前記第１及び第２の半導体層の側面に不純物を注入し、ソース領域及びドレイン領域を形成する工程と
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
半導体基板に溝を形成し、前記溝内に一端部が埋め込まれ、且つ他端部が前記半導体基板表面より突起する突起状の第１の絶縁膜を形成する工程と、
前記突起状の第１の絶縁膜の側部に第２の絶縁膜からなる側壁を形成する工程と、
前記突起状の第１の絶縁膜及び前記第２の絶縁膜をマスクとして、前記第１の絶縁膜の両側の前記半導体基板部分を途中までエッチングし、前記第２の絶縁膜下に突起状の第１及び第２の半導体層を形成する工程と、
前記第１及び第２の半導体層の側面にゲート絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜を跨いで、前記第１の半導体層の側面の前記ゲート絶縁膜表面から前記第２の半導体層の側面のゲート絶縁膜にわたってゲート電極を形成する工程と、
前記半導体基板のうち、前記第２の絶縁膜、前記ゲート絶縁膜及び前記ゲート電極に覆われている部分の側部に側壁を形成する工程と、
前記半導体基板のうち、前記第２の絶縁膜、前記ゲート絶縁膜、前記ゲート電極及び前記側壁に覆われていない部分に不純物を注入し、ソース領域及びドレイン領域を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置の高集積化に伴い、半導体集積回路内のＭＯＳＦＥＴは微細化が進められている。半導体集積回路装置の微細化の限界を打開するために、ＭＯＳＦＥＴを３次元構造とすることが考えられている（例えば、特許文献１参照。）。
【０００３】
この特許文献１によれば、ＳＯＩ基板の単結晶シリコン層を短冊状に細く切り出して突起部（Ｆｉｎ部）を形成し、この突起部にゲート絶縁膜及びゲート電極を立体交差させ、前記突起部の上面及び両側面をチャネルとする、ダブルゲートの縦型ＭＯＳＦＥＴが提案されている。すなわち、突起部の両側面及び上面にチャネルキャリア層を形成し、トランジスタを動作させるという構造のものである。
【０００４】
このダブルゲートの縦型ＭＯＳＦＥＴは、少なくとも２面以上のチャネルキャリア層を有するため、高い電流駆動力を得ることができ、突起部の底面積を小さくしかつ、突起部を高く形成することにより、プレーナー型のＭＯＳＦＥＴよりも省スペース化を図ることが可能であるので、将来のＬＳＩに用いられる素子として有望である。
【０００５】
上記従来のダブルゲートの縦型ＭＯＳＦＥＴでは、駆動能力を高めるために微細化を進めるに従い短チャネル効果を無視できなくなってくる。この短チャネル効果を抑制するためには、ほぼ同じチャネル長において、単結晶シリコン層の突起部の厚さを小さくし、ゲート電極からの電界の影響を増大させる必要がある。例えば、ゲート長３０ｎｍの場合、単結晶シリコン層の突起部の厚さを７ｎｍ乃至１０ｎｍとする必要がある。
【０００６】
しかしながら、単結晶シリコン層の突起部の厚さを薄くすると、製造工程中に単結晶シリコン層の突起部が倒れてしまうという問題があった。すなわち、単結晶シリコン層の突起部の機械的強度が足りずに、突起部が倒れ、製品の良品率を落としていた。  また、単結晶シリコン層の突起部の厚さを１０ｎｍ程度以下にまで微細化すると、駆動力は上昇せずに、反対に駆動力は減少する。これは、単結晶シリコン層の突起部の厚さを１０ｎｍ程度まで微細化すると、ダブルゲートの縦型ＭＯＳＦＥＴの高駆動力の要因となっている２つの反転層が形成されなくなるためである。反転層は一般に３ｎｍから３０ｎｍ程度であることが知られており、単結晶シリコン層の突起部の厚さを１０ｎｍ程度にすると、単結晶シリコン層の突起部の厚さが反転層の２倍よりも小さくなり、２倍の電流値を与えることができなくなり、縦型ＭＯＳＦＥＴの駆動力が低下してしまうという問題が生じる。
【特許文献１】特開2002-110963号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、縦型ＭＯＳＦＥＴの機械的強度を強め、倒壊を防止し、駆動力を高めることが可能な半導体集積回路装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体集積回路装置は、半半導体基板上面の一部に形成された突起状の半導体層と、前記半導体層の第１の側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層の第２の側面に形成され、前記ゲート絶縁膜に比べて水平方向の幅が厚い絶縁膜と、前記ゲート電極を挟むように前記半導体層内に形成されたソース領域及びドレイン領域とを有することを特徴としている。
【０００９】
また、本発明の別の一態様の半導体集積回路装置の製造方法は、半導体基板に溝を形成し、前記溝内に一端部が埋め込まれ、且つ他端部が前記半導体基板表面より突起する突起状の第１の絶縁膜を形成する工程と、前記突起状の第１の絶縁膜の側部に第２の絶縁膜からなる側壁を形成する工程と、前記突起状の第１の絶縁膜及び前記第２の絶縁膜をマスクとして、前記第１の絶縁膜の両側の前記半導体基板部分を途中までエッチングし、前記第２の絶縁膜下に突起状の第１及び第２の半導体層を形成する工程と、前記第１及び第２の半導体層の側面にゲート絶縁膜を形成する工程と、前記第１の絶縁膜及び前記第２の絶縁膜を跨いで、前記第１の半導体層の側面の前記ゲート絶縁膜表面から前記第２の半導体層の側面のゲート絶縁膜にわたってゲート電極を形成する工程と、前記ゲート電極を挟むように前記第１及び第２の半導体層の側面に不純物を注入し、ソース領域及びドレイン領域を形成する工程とを有することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、縦型ＭＯＳＦＥＴの機械的強度を強め、倒壊を防止し、駆動力を高めることが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を縦型ＭＯＳＦＥＴを有する半導体集積回路装置に適用した実施例について、図面を参照して説明する。
【実施例１】
【００１２】
本発明の第１の実施例に係る縦型ＭＯＳＦＥＴを図１乃至図５を用いて説明する。図１は、本発明の第１の実施例に係る縦型ＭＯＳＦＥＴの構造を示す斜視図である。図２は、図１の線Ａ１−Ａ２を通る鉛直面で切断し矢印の方向に眺めたＡ１−Ａ２断面図である。以下、本実施例では、Ｐ型ＭＯＳＦＥＴの構造について説明するが、不純物及び、電圧の極性を逆にすることにより、Ｎ型ＭＯＳＦＥＴの場合にも適用することが可能である。
【００１３】
図１及び図２に示すように、半導体基板１０の上面の一部には、断面矩形の突起状の半導体層２０が形成されている。この半導体層２０は、相対向する第１の側面（図２において半導体層２０の右側面）２０ａ及び第２の側面（図２において半導体層２０の左側面）２０ｂと上面２０ｃを有している。ここでは、例えば半導体層２０は、半導体基板１０の上面を加工することにより、半導体基板１０と一体的に形成し、厚さ（Ｗ）を７ｎｍ程度、半導体基板１０上面からの高さ（Ｈ）を３０ｎｍ程度に形成している。
【００１４】
この半導体層２０の第２の側面２０ｂ上であって、半導体基板１０上には酸化膜（ＳｉＯ２）からなる第１の絶縁膜３０が形成され、半導体層２０の上面２０ｃには窒化膜（ＳｉＮ）からなる第２の絶縁膜３１が形成されている。この第１の絶縁膜３０は、半導体層２０を機械的に保持するため、及び半導体層２０の第２の側面２０b側にチャネルの形成を防止するために、その膜厚を後述のゲート絶縁膜４０に比べて厚く、例えば１０ｎｍ程度に形成し、その幅を半導体層２０とほぼ同じ大きさに形成している。
【００１５】
また、第１の絶縁膜３０は、半導体基板１０上面から高さを半導体基板１０に比べて高く、例えば４０ｎｍに形成し、半導体層２０の上面２０ｃと第１の絶縁膜３０の上面に１０ｎｍ程度の段差を形成している。
【００１６】
この第２の絶縁膜３１は、半導体層２０と第１の絶縁膜３０との段差部分を埋めると共に、後述のゲート電極５０により、半導体層２０の上面側にチャネルの形成を防止するために、その膜厚を後述のゲート絶縁膜４０に比べて厚く、例えば１０ｎｍに形成している。なお、第２の絶縁膜３１は、ＳｉＮ膜に限定されるものではなく、第１の絶縁膜３０と同一の材料でもよく、例えば、ＳｉＯ２膜であってもよい。
【００１７】
また、半導体層２０の所定部分の上には、半導体層２０の第１の側面２０aを覆うようにＳｉＯ２からなるゲート絶縁膜４０が形成されている。すなわち、ゲート絶縁膜４０は、半導体層２０の第１の側面２０aから、第２の絶縁膜３１、第１の絶縁膜３０の上面を跨いで、第１の絶縁膜３０の側面上に形成されている。なお、このゲート絶縁膜４０は、少なくとも半導体層２０の第１の側面２０a上に形成されていればよい。
【００１８】
このゲート絶縁膜４０の膜厚は１ｎｍ程度であり、ゲート絶縁膜４０の幅（L）は２０ｎｍ程度である。このゲート絶縁膜４０の幅（L）は、ゲートバイアスをかけたときのチャネル長となる。
【００１９】
また、半導体基板１０上には、半導体層２０と接するように第３の絶縁膜３２が形成されている。この第３の絶縁膜３２の厚さは、例えば１０ｎｍに形成し、ＳｉＮ、ＳｉＯ２等から形成されている。
【００２０】
そして、ゲート絶縁膜４０及び第３の絶縁膜３２上には、ゲート電極５０が形成されている。なお、このゲート電極５０は、ゲート絶縁膜４０の全面に形成されているが、少なくともゲート絶縁膜４０のうち、第１の側面２０a上のゲート絶縁膜４０の上面を覆うように形成されていれば良い。
【００２１】
このゲート電極５０には、窒化チタンなど、シリコンバンドギャップの中心に近い仕事関数を持つ金属または金属化合物を用いるが、通常のトランジスタのゲート電極に用いられるポリシリコンなどを用いても良い。
【００２２】
図３は、図１の線Ｂ１−Ｂ２を通る水平面で切断し、矢印の方向に眺めたＢ１−Ｂ２断面図である。図３において、半導体層２０の図面上の左右両側には、半導体層２０の導電型と逆の導電型（Ｐ型）を持つソース領域６０とドレイン領域７０が互いに離間して形成されている。
【００２３】
このソース領域６０とドレイン領域７０は、不純物としてボロン（Ｂ）を有しており、ゲート電極５０の両側の第１の側面２０ａの両側面内に、ゲート電極５０に対して自己整合的に形成されている。
【００２４】
また、半導体層２０のうち、ゲート絶縁膜４０及びゲート電極５０に覆われている部分、つまりゲートバイアスをかけたときにチャネルが形成される部分には、不純物は注入されておらず、チャネルが形成される部分の不純物濃度は、半導体層２０の不純物濃度そのもので、例えば２e17cm-3程度以下である。
【００２５】
さらに、ソース領域６０及びドレイン領域７０表面の各々に金属シリサイド膜６１及び金属シリサイド膜７１が形成されている。これにより、金属シリサイド膜６１とソース領域６０及び金属シリサイド膜７１とドレイン領域７０の間で良好なオーミック接触が得られ、コンタクト抵抗を低減することが可能である。
【００２６】
なお、ソース領域６０及びドレイン領域７０にそれぞれ金属シリサイドを設け、金属シリサイド膜６１及び金属シリサイド７１としたが、金属シリサイドを設けずに、ソース領域６０をソース電極とし、ドレイン領域７０をドレイン電極としても良い。
【００２７】
また、第１の絶縁膜３０、第２の絶縁膜３１及び第３の絶縁膜３２は、いずれも単層に限るものではなく、それぞれ複数種からなる多層の絶縁膜でも良い。
【００２８】
さらに、第１の絶縁膜３０、第２の絶縁膜３１及び第３の絶縁膜３２とゲート絶縁膜４０とは、同材料のもので形成してもよいが、第１の絶縁膜３０、第２の絶縁膜３１及び第３の絶縁膜３２は、いずれもゲート絶縁膜４０に比べて十分に大きい膜厚を有することが必要である。さらにまた、第１の絶縁膜３０、第２の絶縁膜３１及び第３の絶縁膜３２としては、誘電率の小さい、いわゆるlow-k膜を用いても良く、ゲート絶縁膜４０としては、誘電率が高い、いわゆるhigh-k膜を用いても良い。
【００２９】
上述した本実施例では、半導体層２０の第２の側面２０ｂとゲート電極５０との間にゲート絶縁膜４０に比べて充分に厚い第１の絶縁膜３０を設けることにより、従来技術の突起部(半導体層)の両側面にチャネルを有する、いわゆるダブルゲートの縦型ＭＯＳＦＥＴとは異なり、半導体層２０の側面２０a側にのみチャネルを有するシングルゲートの縦型ＭＯＳＦＥＴを構成している。このようなシングルゲートの縦型ＭＯＳＦＥＴでは、半導体層２０の厚さ（Ｗ）が、１０ｎｍ以下というような微細な縦型ＭＯＳＦＥＴを形成したとしても、半導体層２０の側面２０a側のみに反転層が形成されるので、１０ｎｍ程度以下の厚さ（Ｗ）を有する縦型ＭＯＳＦＥＴを形成したとしても駆動力は低下しない。
【００３０】
また、半導体層２０の上面２０ｃにゲート絶縁膜４０に比べて充分に厚い、第２の絶縁膜３１を設けているため、半導体層２０の上面２０ｃにチャネルが形成されない。このため、チャネルが重なる図２における半導体層２０の右上の角部分を中心に電界集中が起き、キャリア濃度が高くなり、半導体層２０の右上の角部分におけるリーク電流が増大してしまうという問題の発生を抑制することが可能となる。
【００３１】
そして、半導体層２０の第１の側面２０ａとゲート電極５０との間にゲート絶縁膜４０に比べて充分に膜厚の厚い第１の絶縁膜３０を設けることにより、第１の絶縁膜の寄生容量を小さくすることが可能となる。これにより、縦型ＭＯＳＦＥＴの寄生容量を低減することが可能となり、ＭＯＳＦＥＴのスイッチングスピードを向上させることが可能である。
【００３２】
さらに、半導体層２０を幅の厚い第１の絶縁膜３０により機械的に保持しているため、半導体層２０の高さ（Ｈ）を増大させることができ、半導体集積回路の半導体基板（チップ）の面積を増大させることなく、実質的にチャネルが形成される部分の面積を増大させることが可能となる。さらに、半導体層２０の片側面を第１の絶縁膜３０で隣接させ支持しているため、半導体層２０の強度を高めることが可能となる。従って、倒壊しにくい高アスペクト比のチャネル部分を有する半導体集積回路装置を形成することが可能である。
【実施例２】
【００３３】
本発明の第２の実施例に係る縦型ＭＯＳＦＥＴを図４乃至図５を用いて説明する。図４は、本発明の第２の実施例に係る縦型ＭＯＳＦＥＴの構造を示す斜視図である。図５は、図４の線Ｃ１−Ｃ２を通る鉛直面で切断し矢印の方向に眺めたＣ１−Ｃ２断面図である。本実施例は、第１の絶縁膜３０の両側にシングルゲートの縦型ＭＯＳＦＥＴを設けたものである。また、各図において、上記第１の実施例と同様の構成部分には同一の符号を付し、その部分の説明は省略する。
【００３４】
図４及び図５に示すように、半導体基板１０の上面一部には、ＳｉＯ２からなる断面矩形の突起状の第１の絶縁膜３０が半導体基板１０の上面から突出するように形成されている。この第１の絶縁膜３０の両側側面のうち、一方の側面には断面矩形の突起状の半導体層８０が形成され、その対向する面には、断面矩形の突起状の半導体層８１が形成されている。
【００３５】
この半導体層８０、８１は、実施例１に示した半導体層２０と同様のものであり、第１の絶縁膜３０に比べて高さが低く、第１の絶縁膜３０の側面と密着して半導体基板１０の上面から突出するように形成されている。この半導体層８０、８１は、実施例１に示した半導体層２０と同様に、半導体基板１０からの高さ（Ｈ）が３０ｎｍ程度、厚さ（Ｗ）が７ｎｍ程度である。
【００３６】
この半導体層８０、８１の上面８０ｃには、ＳｉＮからなる第２の絶縁膜３１が第１の絶縁膜３０の側面と密着して形成されている。なお、第１の絶縁膜３０と第２の絶縁膜３１は、異なる材料の膜である必要はなく、同一の材料から形成されても良い。
【００３７】
そして、半導体層８０の所定部分には、半導体層８０の側面８０aを覆うようにゲート絶縁膜４０が形成され、半導体層８１の所定部分には、半導体層８１の側面８１aを覆うようにゲート絶縁膜４０が形成されている。
【００３８】
また、半導体基板１０上には、半導体層８０、８１に接するように第３の絶縁膜３２が形成されている。
【００３９】
そして、第３の絶縁膜３２及びゲート絶縁膜４０を覆うようにゲート電極５０が形成されている。なお、このゲート電極５０は、少なくともゲート絶縁膜４０の上面を覆うように形成されていれば良い。
【００４０】
さらに、ゲート電極５０を挟むようにして半導体層８０、８１の両側には、半導体層８０、８１の導電型と逆の導電型（Ｐ型）を持つソース領域６０とドレイン領域７０が互いに離間して形成されている。
【００４１】
さらに、ソース領域６０及びドレイン領域７０表面の各々に金属シリサイド膜６１及び金属シリサイド膜７１が形成されている。これにより、金属シリサイド膜６１とソース領域６０及び金属シリサイド膜７１とドレイン領域７０の間で良好なオーミック接触が得られ、コンタクト抵抗を低減することが可能である。このようにして、本実施例に係る縦型ＭＯＳＦＥＴが形成されている。
【００４２】
本実施例に係る縦型ＭＯＳＦＥＴにおいては、半導体層のうち、ゲート絶縁膜が形成されていない側の面に形成される第１の絶縁膜３０を共有していることに特徴を有する。これにより、実施例１に示したような縦型ＭＯＳＦＥＴが形成される面積を低減でき、半導体集積回路装置の省面積化を図ることが可能となる。
【００４３】
次に、上記構造の縦型ＭＯＳＦＥＴの製造方法を図４乃至図６を用いて説明する。図６は、この縦型ＭＯＳＦＥＴの製造方法の工程断面図である。図６は、図４の線Ｃ１−Ｃ２を通る鉛直面で切断し矢印の方向に眺めた工程断面図である。
【００４４】
まず、図６（a）に示すように、シリコン（Ｓｉ）からなる半導体基板１０の上面全面にＳｉＮ膜１１１をＣＶＤ法で堆積させる。このＳｉＮ膜１１１の上面にリソグラフィー技術を用いて、レジストのマスクパターン１１２を形成する。このＳｉＮ膜１１１は、図４に示す第２の絶縁膜３１の膜厚と同じ膜厚に形成する。また、このＳｉＮ膜１１１は、後述する突起状の第１の絶縁膜３０を形成するためのものである。
【００４５】
次に、レジストのマスクパターン１１２で覆われていない半導体基板１０の領域に、トレンチ１１３を形成する。このトレンチ１１３の形成においては、まず、マスクパターン１１２で覆われていないＳｉＮ膜１１１部分をエッチングで除去した後、異方性ドライエッチングを用いて半導体基板１０の途中までエッチングしてトレンチ１１３を形成する。このエッチングにおいては、できるだけ、トレンチ１１３側壁を垂直に形成するのが好ましい。このトレンチ１１３を形成する方法は、ＳＴＩなどを設ける際に用いる周知の技術を用いて形成することが可能である。
【００４６】
続いて、図６（ｂ）に示すように、マスクパターン１１２を除去した後、ＳｉＮ膜１１１及び半導体基板１０上に、トレンチ１１３を埋め尽くすようにＳｉＯ２膜１１４をＣＶＤ法で堆積させる。さらに、ＳｉＮ膜１１１の上面が露出するまでＣＭＰ法でトレンチ１１３以外のＳｉＯ２膜１１４を研磨し、除去し、トレンチ１１３内にＳｉＯ２膜１１４を埋め込む。
【００４７】
この後、図６（ｃ）に示すように、ＳｉＮ膜１１１をホットリン酸などで選択的に除去する。これにより、図４及び図５に示すような半導体基板１０の上面から突出した断面矩形の突起状のＳｉＯ２膜からなる第１の絶縁膜３０が形成される。
【００４８】
次に、図６（ｄ）に示すように、半導体基板１０及び第１の絶縁膜３０の全面にＳｉＮ１１５をＣＶＤ法で堆積させる。
【００４９】
この後、図６（ｅ）に示すように、ＲＩＥなどの異方性エッチングにより、ＳｉＮ膜１１５をエッチングし、突起状の第１の絶縁膜３０の側面にＳｉＮからなる第２の絶縁膜３１形成する。これにより、突起状の第１の絶縁膜３０の側面に図４に示すような第２の絶縁膜３１が形成される。
【００５０】
次に、図６（ｆ）に示すように、突起状の第１の絶縁膜３０及び第２の絶縁膜３１の外側の半導体基板１０の領域を異方性ドライエッチングにより、半導体基板１０の途中までエッチングする。ここでは、第１の絶縁膜３０の底面と同じ位置までエッチングを行なう。このエッチングにより、図４に示すような突起状の第１の絶縁膜３０の両側にこの第１の絶縁膜３０と密着して半導体基板１０の上面より突出した突起状の半導体層８０、８１が形成される。このエッチングの深さによって、半導体層８０、８１の高さが決められる。
【００５１】
その後、図６（ｇ）に示すように、半導体基板１０の露出表面であって、半導体層８０、８１の側部に、ＣＶＤ法を用いて第３の絶縁膜３２を堆積させ、ＣＭＰで平坦化し、エッチバックを行なって溝の底部に１０ｎｍ程度残留させる。この第３の絶縁膜３２は、ＳｉＮ、ＳｉＯ２等の絶縁膜である。
【００５２】
次に、図６（ｈ）に示すように、熱酸化等により、半導体層８０、８１上にゲート酸化膜４０を形成する。さらに、このゲート酸化膜４０上にＣＶＤ法によりポリシリコンを形成した後、及びＳｉＮをこの順で堆積させた後、リソグラフィー技術を用いてポリシリコンをパターニングして、ポリシリコンからなるゲート電極５０を形成する。
【００５３】
この後、図４に示すように、ゲート電極５０の両側、すなわちチャネル形成領域の両側の半導体層８０、８１に、ソース領域６０とドレイン領域７０を形成する。このソース領域６０とドレイン領域７０は、ゲート電極５０及びＳｉＮ膜をマスクとして、ゲート電極５０下を除く半導体層８０、８１における第１の側面の左右の両側面に、イオン注入法によりボロン（Ｂ）を注入することにより、ゲート電極５０に対して自己整合的に形成される。このＳｉＮ膜は、ゲート電極５０であるポリシリコン膜への不純物の注入を防ぐために設けた。
【００５４】
この後、ソース領域６０及びドレイン領域７０の各々の表面にチタン（Ｔｉ）をスパッタリングなどで形成し、加熱処理を行い、チタンシリサイドからなる金属シリサイド膜６１及び７１をソース領域６０及びドレイン領域７０に形成する。これにより、ソース領域６０と金属シリサイド膜６１との間及びドレイン領域７０と金属シリサイド膜７１との間で良好なオーミック接触が得られる。
【００５５】
以上により、図４及び図５に示すように、突起状の第１の絶縁膜３０の側面の各々にシングルゲートの縦型ＭＯＳＦＥＴが形成される。
【００５６】
なお、図６（ｃ）に示す突起状の第１の絶縁膜３０及び半導体層８０、８１は、次のように形成しても良い。すなわち、半導体基板１０上にリソグラフィー技術を用いてマスクを形成し、露出した半導体基板１０上面部分にＳｉＯ２膜を形成し、その後マスクを除去して突起状の第１の第１の絶縁膜３０を形成した後、この第１の絶縁膜３０の両側の半導体基板１０の上面部分に半導体材料を選択エピタキシャル成長により堆積させて突起状の半導体層８０、８１を形成するなどしても良い。
【００５７】
上記した実施例では、上記第１の実施例の縦型ＭＯＳＦＥＴを２つ組み合わせた構造を有したものであり、上記第１の実施例と同様の効果を有する。
【００５８】
さらに、第１の絶縁膜３０を２つの半導体層８０、８１間に設け、その第１の絶縁膜３０及び半導体層８０、８１を覆うようにゲート電極５０を形成し、第１の絶縁膜３０及びゲート電極５０を共有している。このため、第１の実施例の縦型ＭＯＳＦＥＴを単に２つ組み合わせた場合に比べて、高集積化を実現することが可能である。
【００５９】
また、上記製造方法によれば、半導体層を強度の高い第１の絶縁膜により機械的に支持しているので、半導体層が倒壊する恐れがなく、高信頼性の縦型ＭＯＳＦＥＴを製造することが可能である。また、高アスペクト比の半導体層を容易に形成することが可能であり、ＦＥＴの駆動力を増大させることができる。
【実施例３】
【００６０】
本発明の第３の実施例に係る縦型ＭＯＳＦＥＴを図７乃至図８を用いて説明する。図７は、本発明の第３の実施例に係る縦型ＭＯＳＦＥＴの構造を示す斜視図である。図８は、図７の線Ｄ１−Ｄ２を通る鉛直面で切断し矢印の方向に眺めたＤ１−Ｄ２断面図である。また、各図において、上記第２の実施例と同様の構成部分には同一の符号を付し、その部分の説明は省略する。
【００６１】
本実施例では、半導体基板１０に代えてＳＯＩ構造の半導体基板（以下、単にＳＯＩ基板という）１３を用いていることにその特徴を有する。すなわち、図７及び図８に示すように、ＳＯＩ基板１３の絶縁層１２上に、突起状の第１の絶縁膜３０が形成され、この第１の絶縁膜３０の両側のうち、一方の側面には断面矩形の突起状の半導体層９０が形成され、その対向する面には、断面矩形の突起状の半導体層９１が形成されている。
【００６２】
この半導体層９０、９１は、実施例１に示した半導体層２０及び実施例２に示した半導体層８０、８１と同様のものであり、第１の絶縁膜３０に比べて高さが低く、第１の絶縁膜３０の側面と密着してＳＯＩ基板１３のＢＯＸ膜１２上面から突出するように形成されている。この半導体層９０、９１は、ＳＯＩ基板１３のＢＯＸ膜１２表面からの高さ（Ｈ）が２０ｎｍ程度、厚さ（Ｗ）が７ｎｍ程度である。
【００６３】
この半導体層９０、９１の上面９０ｃ及び９１cには、ＳｉＮからなる第２の絶縁膜３１が第１の絶縁膜３０の側面と密着して形成されている。なお、第１の絶縁膜３０と第２の絶縁膜３１は、異なる材料の膜である必要はなく、同一の材料から形成されても良い。
【００６４】
そして、半導体層９０の所定部分には、半導体層９０の第１の側面９０aを覆うようにゲート絶縁膜４０が形成され、半導体層９１の所定部分には、半導体層９１の第１の側面９１aを覆うようにゲート絶縁膜４０が形成されている。
【００６５】
そして、第１の絶縁膜３０、第２の絶縁膜３１、ゲート電極４０及び半導体層９０、９１を覆うようにゲート電極５０が形成されている。なお、このゲート電極５０は、少なくともゲート絶縁膜４０の上面を覆うように形成されていれば良い。
【００６６】
さらに、ゲート電極５０を挟むようにして半導体層９０、９１の両側には、半導体層９０、９１の導電型と逆の導電型（Ｐ型）を持つソース領域６０とドレイン領域７０が互いに離間して形成されている。
【００６７】
さらに、ソース領域６０及びドレイン領域７０表面の各々に金属シリサイド膜６１及び金属シリサイド膜７１が形成されている。これにより、金属シリサイド膜６１とソース領域６０及び金属シリサイド膜７１とドレイン領域７０の間で良好なオーミック接触が得られ、コンタクト抵抗を低減することが可能である。このようにして、本実施例に係る縦型ＭＯＳＦＥＴが形成されている。
【００６８】
本実施例に係る縦型ＭＯＳＦＥＴにおいては、半導体層のうち、ゲート絶縁膜が形成されていないほうの面に形成される第１の絶縁膜３０を共有していることに特徴を有する。これにより、実施例１に示したような縦型ＭＯＳＦＥＴが形成される面積を低減でき、半導体集積回路装置の省面積化を図ることが可能となる。
【００６９】
さらに、ＳＯＩ基板１３の半導体領域１１と半導体層９０、９１の間に絶縁層１２があるため、半導体層９０、９１にチャネルが形成されて電流が流れるときに、半導体領域１１に電流が流れることがなく、リーク電流を低減することが可能である。
【００７０】
次に、上記構造の縦型ＭＯＳＦＥＴの製造方法を図９を用いて説明する。図９は、この縦型ＭＯＳＦＥＴの製造方法の工程断面図である。図９は、図７の線Ｄ１−Ｄ２を通る鉛直面で切断し矢印の方向に眺めた工程’断面図である。
【００７１】
まず、図９（a）に示すように、ＳＯＩ基板１３の半導体領域１１上面全面にＳｉＮ膜１１１をＣＶＤ法で堆積させる。このＳｉＮ膜１１１の上面にリソグラフィー技術を用いて、レジストのマスクパターン１１２を形成する。
【００７２】
次に、レジストのマスクパターン１１２で覆われていない半導体領域１１に、トレンチ１１３を形成する。このトレンチ１１３の形成においては、まず、マスクパターンで覆われていないＳｉＮ膜１１１部分をエッチングで除去した後、異方性ドライエッチングにより半導体領域１１を絶縁層１２に達するまでエッチングしてトレンチ１１３を形成する。このエッチングにおいては、できるだけ、トレンチ１１３の側壁を垂直に形成するのが好ましい。
【００７３】
続いて、図９（ｂ）に示すように、マスクパターン１１２を除去した後、トレンチ１１３内にＳｉＯ２膜１１４を埋め込む。これは、ＣＶＤ法でＳｉＮ膜１１１及び半導体領域１１上にＳｉＯ２膜１１４を堆積させる。このＳｉＯ２膜１１４堆積させる際には、トレンチ１１３内を埋め尽くすように行なう。次に、ＳｉＮ膜１１１上面が露出するまでＣＭＰ法でトレンチ１１３以外のＳｉＯ２膜１１４を研磨し、除去し、トレンチ１１３内にＳｉＯ２膜１１４を埋め込む。
【００７４】
この後、図９（ｃ）に示すように、ＳｉＮ膜１１１をホットリン酸などで選択的に除去する。これにより、図７及び図８に示すように、ＳＯＩ基板１３の絶縁層１２上面から突き出し突起状のＳｉＯ２膜からなる第１の絶縁膜３０が形成される。
【００７５】
次に、図９（ｄ）に示すように、ＳＯＩ基板１３及び第１の絶縁膜３０の全面にＳｉＮ１１５を堆積させる。
【００７６】
この後、図９（ｅ）に示すように、ＲＩＥなどの異方性エッチングにより、ＳｉＮ膜１１５をエッチングし、突起状の第１の絶縁膜３０の側面にＳｉＮからなる側壁を形成する。これにより、突起状の第１の絶縁膜３０の側面に図７及び図８に示すような第２の絶縁膜３１が形成される。
【００７７】
次に、図９（ｆ）に示すように、第２の絶縁膜３１の外側の半導体領域１１を異方性ドライエッチングする。このエッチングは、絶縁層１２が露出するまで行なう。このエッチングにより図７及び図８に示すような突起状の第１の絶縁膜３０の両側にこの第１の絶縁膜３０と密着してＳＯＩ基板１３のＢＯＸ膜表面より突出した突起状の半導体層９０、９１が形成される。
【００７８】
次に、図９（ｇ）に示すように、熱酸化等により、半導体層９０、９１上にゲート酸化膜４０を形成する。さらに、このゲート酸化膜４０膜上にＣＶＤ法によりポリシリコンを形成した後、及びＳｉＮをこの順で堆積させた後、リソグラフィー技術を用いてポリシリコンをパターニングして、ポリシリコンからなるゲート電極５０を形成する。
【００７９】
この後、図７及び図８に示すように、ゲート電極５０の両側、すなわち、チャネル形成領域の両側の半導体層９０、９１に、ソース領域６０とドレイン領域７０を形成する。このソース領域６０とドレイン領域７０は、ゲート電極５０及びＳｉＮ膜をマスクとして、ゲート電極５０下を除く半導体層９０、９１における第１の側面２０ａの左右の両側面内に、イオン注入法によりボロン（Ｂ）を注入することにより、自己整合的に形成される。このＳｉＮ膜は、ゲート電極５０であるポリシリコン膜への不純物の注入を防ぐために設けた。
【００８０】
この後、ソース領域６０及びドレイン領域７０の各々の表面にチタン（Ｔｉ）をスパッタリングなどで形成し、加熱処理を行い、チタンシリサイドからなる金属シリサイド膜６１及び７１をソース領域６０及びドレイン領域７０に形成する。これにより、ソース領域６０と金属シリサイド膜６１との間及びドレイン領域７０と金属シリサイド膜７１との間で良好なオーミック接触が得られる。
【００８１】
以上により、図７及び図８に示すように、ＳＯＩ基板１３の絶縁層１２上に設けた突起状の第１の絶縁膜３０の側面の各々にシングルゲートの縦型ＭＯＳＦＥＴが形成される。
【００８２】
上述した実施例によれば、ＳＯＩ基板１３の半導体領域１１と半導体層９０、９１の間に絶縁層１２があるため、半導体層９０、９１にチャネルが形成されて電流が流れるときに、半導体領域１１に電流が流れることがなく、リーク電流を低減することが可能である。
【００８３】
さらに、素子分利用絶縁膜を埋め込む必要がなく、半導体集積回路装置の製造工程を簡略化することが可能となる。
【００８４】
また上記製造方法によれば、ＳＯＩ基板１３を用いているので、トレンチ形成の際や、チャネル幅を決めるエッチングを行なう際に、絶縁層１２がエッチングストッパとしての役割を果たすため加工しやすい。
【実施例４】
【００８５】
本発明の第４の実施例に係る縦型ＭＯＳＦＥＴを図１０乃至図１４を用いて説明する。図１０は、本発明の第４の実施例に係る縦型ＭＯＳＦＥＴの構造を示す斜視図である。図１１は、図１０の線Ｅ１−Ｅ２を通る水平面で切断し矢印の方向に眺めたＥ１−Ｅ２断面図である。本実施例は、ソース・ゲート間及びドレイン・ゲート間にのみ特徴を有するので、第１の実施例乃至第３の実施例のいずれの縦型ＭＯＳＦＥＴにも適用可能である。その一例として、第３の実施例の縦型ＭＯＳＦＥＴに適用した例について説明する。各図において、第３の実施例と同一部分は同一符号を付し、その説明を省略する。
【００８６】
すなわち、本実施例は、ゲート電極５０の端部とソース領域６０の端部との間にソースオフセット２３を設け、またゲート電極５０の端部とドレイン領域７０の端部との間にドレインオフセット２４を設けたものである。
【００８７】
このように、ソースオフセット２３及びドレインオフセット２４を設けることにより、ソース領域６０の端部及びドレイン領域７０の端部での電界を緩和することが可能となり、短チャネル効果を抑制することが可能となり、同じオフ電流で規格化したときに高い電流駆動力を得ることが可能である。
【００８８】
このソースオフセット２３及びドレインオフセット２４は、ソース及びドレインがメタルソース及びメタルドレイン構造としたときには、更なる効果が得られる。
【００８９】
また、チャネルが形成される半導体層１００、１０１は、２e17cm-3程度以下という低い不純物濃度である。そのため、ソースオフセット２３及びドレインオフセット２４を有していても、ソース領域６０の端部若しくはドレイン領域７０の端部近傍のチャネル形成部の抵抗を低減することが可能である。
【００９０】
次に、上記構造の縦型ＭＯＳＦＥＴの製造方法を図１２を用いて説明する。図１２は、この縦型ＭＯＳＦＥＴの製造方法の工程断面図である。図１２は、図１０の線Ｅ１−Ｅ２を通る水平面で切断し矢印の方向に眺めた工程断面図である。
【００９１】
本実施例は、上記第３の実施例とは、ソース領域及びドレイン領域の形成方法が異なだけであり、第３の実施例とは、ポリシリコンからなるゲート電極５０を堆積させる工程までは同一であるため、その工程説明を省略する。
【００９２】
図１２（a）に示すように、ゲート電極５０をゲート絶縁膜４０上に形成した後、図１２（ｂ）に示すように半導体層２０、ゲート絶縁膜４０及びゲート電極５０上に、ＳｉＮ膜１３５を形成する。
【００９３】
この後、図１２（ｃ）に示すように、エッチバックを行い、ゲート絶縁膜４０及びゲート電極５０の側壁にＳｉＮ側壁１３６をゲート電極５０に対して自己整合的に形成する。ゲート電極の高さをＦｉｎよりも２倍以上高くしておくと、ＳｉＮをゲートの側面部だけに残留させることが可能である。
【００９４】
さらに、図１２（d）に示すように、ゲート電極５０及びＳｉＮ側壁１３６をマスクにして、ＳｉＮ側壁１３６の外側の半導体層２０における第１の側面２０ａの左右両側の表面部分に、イオン注入法によりボロン（Ｂ）を注入してソース領域６０及びドレイン領域７０を形成する。これにより、ソース領域６０とゲート電極５０下のチャネル形成部分との間及びドレイン領域７０とゲート電極５０下のチャネル形成部分との間に、ソースオフセット２３及びドレインオフセット２４が形成される。このソースオフセット２３及びドレインオフセット２４の幅（l）は、ＳｉＮ側壁１３６の幅によって決まる。このソース領域６０及びドレイン領域７０はＳｉＮ側壁１３６に対して自己整合的に形成される。
【００９５】
この後、ソース領域６０及びドレイン領域７０の各々の表面にチタン（Ｔｉ）をスパッタリングなどで形成し、加熱処理を行い、チタンシリサイドからなる金属シリサイド膜６１及び７１をソース領域６０及びドレイン領域７０に形成する。これにより、ソース領域６０と金属シリサイド膜６１との間及びドレイン領域７０と金属シリサイド膜７１との間で良好なオーミック接触が得られる。
【００９６】
以上により、ゲート電極５０のエッジ部分とソース領域６０の間にソースオフセット２３及びゲート電極５０のエッジ部分とドレイン領域７０の間にドレインオフセット２４を有する縦型ＭＯＳＦＥＴが形成される。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施例に係る縦型ＭＯＳＦＥＴの構造を示す斜視図
【図２】図１の縦型ＭＯＳＦＥＴのＡ１−Ａ２縦断面図
【図３】図１の縦型ＭＯＳＦＥＴのＢ１−Ｂ２横断面図
【図４】本発明の第２の実施例に係る縦型ＭＯＳＦＥＴの構造を示す斜視図
【図５】図４の縦型ＭＯＳＦＥＴのＣ１−Ｃ２縦’断面図
【図６】図４のＡ１−Ａ２線に沿う縦型ＭＯＳＦＥＴの製造工程断面図
【図７】本発明の第３の実施例に係る縦型ＭＯＳＦＥＴの構造を示す斜視図
【図８】図７の縦型ＭＯＳＦＥＴのＤ１−Ｄ２’縦断面図
【図９】図７のＤ１−Ｄ２線に沿う縦型ＭＯＳＦＥＴの製造工程断面図
【図１０】本発明の第４の実施例に係る縦型ＭＯＳＦＥＴの構造を示す斜視図
【図１１】図１０の縦型ＭＯＳＦＥＴのＥ１−Ｅ２横断面図
【図１２】図１０のＥ１−Ｅ２線に沿う縦型ＭＯＳＦＥＴの製造工程断面図
【符号の説明】
【００９８】
１０  半導体基板
１１  半導体領域
１２  絶縁層(ＢＯＸ膜)
１３  ＳＯＩ基板
２０、８０、８１、９０、９１、１００、１０１  半導体層
２０ａ  第１の側面
２０ｂ  第２の側面
２０ｃ  上面
２３  ソースオフセット
２４  ドレインオフセット
３０  第１の絶縁膜
３１  第２の絶縁膜（ＳｉＯ２）
３２  第３の絶縁膜
３５  ＳｉＮ膜
３３、３６  ＳｉＮ側壁
３４  絶縁膜
４０  ゲート絶縁膜
５０  ゲート電極
６０  ソース領域
７０  ドレイン領域
６１、７１  金属シリサイド膜
８０a、８１a  側面
８０c、８１c  上面
１１１、１１５、１３５  ＳｉＮ膜
１１２  マスクパターン
１１３  トレンチ（溝）
１１４  ＳｉＯ２膜
１３６  ＳｉＮ側壁
【図１】
2006128494.tif 000003
【図２】
2006128494.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006128494.tif 000010
【図９】
2006128494.tif 000011
【図１０】
2006128494.tif 000012
【図１１】
2006128494.tif 000013
【図１２】
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