(57)【要約】【課題】  クロックによる出力トランジスタのゲート電圧の変動を抑止し、シフトレジスタから不必要な駆動パルスの出力を防止させることができるシフトレジスタ、またこのシフトレジスタを用いた液晶ドライバを提供する。【解決手段】  本発明のシフトレジスタは、各ステージにおいて、出力トランジスタのゲートに接続される、前記入力データを入力するダイオードと、出力トランジスタのゲート及びソース間に接続された第１のコンデンサと、出力トランジスタのゲートにドレインが接続され、出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタと、ダイオードのカソードにゲートが接続され、第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタとを有している。【選択図】    図２
2006309893.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、
前記各ステージにおいて、
前記出力トランジスタのゲートに接続される、前記入力データを入力するダイオードと、
前記出力トランジスタのゲート及びソース間に接続された第１のコンデンサと、
前記出力トランジスタのゲートにドレインが接続され、該出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタと、
前記ダイオードのカソードにゲートが接続され、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタと
を有していることを特徴とするシフトレジスタ。
【請求項２】
前記第１のクランピングトランジスタのゲートと、前記出力トランジスタのドレインとの間に第２のコンデンサが介挿されていることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
前記第１のクランピングトランジスタのゲート及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第３のクランピングトランジスタを有することを特徴とする請求項２に記載のシフトレジスタ。
【請求項４】
前記出力トランジスタのゲート及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第４のクランピングトランジスタを有することを特徴とする請求項１から請求項３のいずれかに記載のシフトレジスタ。
【請求項５】
前記出力トランジスタのソース及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第５のクランピングトランジスタを有することを特徴とする請求項１から請求項４のいずれかに記載のシフトレジスタ。
【請求項６】
前記出力トランジスタのソース及び接地端子間に介挿され、前記入力データがゲートに入力される第６のクランピングトランジスタを有することを特徴とする請求項１から請求項５のいずれかに記載のシフトレジスタ。
【請求項７】
縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、
前記各ステージにおいて、
前記出力トランジスタのゲートに接続される、前記入力データを入力する第１のダイオードと、
前記出力トランジスタのゲート及びソース間に接続された第１のコンデンサと、
前記出力トランジスタのゲートにドレインが接続され、該出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタと、
前記第１のダイオードのアノードにゲートが接続され、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタと
を有していることを特徴とするシフトレジスタ。
【請求項８】
前記第１のクランピングトランジスタのゲートと、前記接地端子との間に第２のコンデンサが介挿されていることを特徴とする請求項７記載のシフトレジスタ。
【請求項９】
アノードが次段のステージの出力端子に接続され、カソードが前記第１のクランピングトランジスタのゲートに接続されている第２のダイオードを有することを特徴とする請求項２に記載のシフトレジスタ。
【請求項１０】
請求項１から請求項９のいずれかに記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられていることを特徴とする液晶駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、液晶ディスプレイ等の液晶表示装置に設置して走査駆動信号を与えるシフトレジスタ及びそれを用いた液晶駆動回路に関する。
【背景技術】
【０００２】
例えば、コンピュータの表示装置及びテレビに用いられている、アクティブマトリクス型の液晶表示装置においては、映像信号線（列配線）と走査駆動信号線（行配線）がマトリクス状に設けられており、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタ等のスイッチング素子が設けられている。
そして、複数の走査駆動信号線に、これら信号線を順次走査して一つの走査駆動信号線上の全てのスイッチング素子を一時的に導通状態（オン状態）にする走査駆動信号が与えられ、映像信号線に対しては、走査駆動信号線に同期して映像信号が供給される。
ここで、複数の走査駆動信号線に対して、順次供給する動作を行うのがシフトレジスタである。
【０００３】
図９に示すように、表示部において、行配線及び列配線がマトリクス上に複数設けられており、この行配線及び列配線の交差部に、液晶への電圧印加を制御するスイッチング素子（トランジスタ）と、制御される液晶部とにより構成される液晶素子が配置された、アクティブマトリクス回路となっている。
ゲートドライバ（シフトレジスタ）が行配線（走査線）を時系列に所定の電圧を印加させてオン状態とし、列配線のドライバがこのタイミングに同期させてソースに所定の電圧を印加（信号線により印加）することにより、液晶の光学状態を変更させて、液晶表示装置を駆動することとなる。
【０００４】
そして、液晶素子を駆動させるため、図９において、ゲートドライバを薄膜トランジスタにより製造することが行われている（例えば、特許文献１参照）。
このとき、行配線に電圧を印加するゲートドライバを高速に動作させ、かつ十分な電流量を行配線に供給させることが必要となる。
ここで、ゲートドライバは、図１０に示すように、複数のＳＲ（シフトレジスタ）ステージの段数を有するシフトレジスタから構成されている。
【０００５】
そして、各ＳＲステージが図１１に示す構成となっており、このＳＲステージが図１０に示すように、カスケード接続され、順次各ＳＲステージが列配線に、駆動パルス（走査駆動信号）として電圧を印加し、液晶素子の薄膜トランジスタのゲートに所定の電圧を印加するゲートドライバとしての機能を果たしている。
また、各ＳＲステージは、後段の駆動パルスをクランピング・トランジスタ２５のゲートに印加されることにより、出力トランジスタ１６のゲート電圧（ノードＰ）が接地レベルに低下し、出力トランジスタ１６がオフ状態、すなわち駆動パルスを出力しない待機状態にリセットされる。
ここで、図１２の駆動波形を示す波形図において、図１１におけるノードＰ１に、駆動パルス（位相シフトクロック）出力前後において、出力トランジスタ１６を十分にオン状態（オン抵抗の十分低い状態）とするゲート電圧Ｖgs（ゲート−ソース電圧）が印加されるように、シフトレジスタは設計されている。
図１２において、横軸は時刻を示し、縦軸は波形のレベルを示している。
【特許文献１】特開平０８−８７８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した各ステージの待機状態への移行処理において、後段が出力する駆動パルスにより、クランピング・トランジスタ２５をオン状態とするため、ゲートにパルスが印加されているときのみに、クランピングトランジスタ２５に対してストレスを与えることになり、余剰ストレスの印加を低減させている。
しかしながら、各ＳＲステージは、後段が待機状態となり、クランピング・トランジスタ２５がオフとなっている期間、ノードＰ１が所定の電圧にクランピングされていないフローティング状態となり、ノイズによりノードＰ１の電圧が変動する不安定な状態が生じることになる。
【０００７】
すなわち、出力トランジスタ１６は、クロックＣ1が所定のタイミングによりドレイン電極配線１４に入力されており、クランピング・トランジスタ２５がオフ状態のとき、クロックＣ1が入力されると、寄生容量Ｃpのカップリングの影響により、ノードＰ１の電圧が変動することになる。
そして、結果として、上述したノードＰ１の電圧変動により、プルダウントランジスタ１７がある程度の電圧変動を抑えることはできるが、出力トランジスタ１６は、自身が駆動パルスの出力を制限されているタイミングにおいて、図１３（ａ）の出力電圧の時間変化のシミュレーション結果に示すように、ノイズ的な駆動パルスを出力してしまう。図１３は、クロックと走査駆動信号とのタイミング及び波高値の対応関係を示す波形図であり、横軸が時刻を、縦軸が波高値を示している。
【０００８】
一方、駆動パルスの出力時において、出力トランジスタ１６とプルダウントランジスタ１７とが同時にオン状態となっており、駆動パルスの電圧レベルは、出力トランジスタ１６とプルダウントランジスタ１７とのオン抵抗比によって決まり、クロックＣ１の波高値より低いものとなる。
このため、駆動パルスをクロックＣ１の波高値に近づけるため、上述したように、プルダウントランジスタ１７のオン抵抗をある程度以上とする必要があり、必要上に低下させることができない。
しかしながら、より駆動パルスをクロックＣ１の波高値に近づけようとし、あまりオン抵抗を高くすると、図１３（ｂ）に示すように、クロックＣ１による電圧変化の影響を受け易くなってしまう。
【０００９】
したがって、シフトレジスタとしての動作は正常であっても、表示装置の不必要な表示素子を駆動し、表示画像のコントラストを低下させてしまうため、表示装置の走査回路に適用するゲートドライバとして用いることは好ましくない。
また、プルダウントランジスタ１７が常時オン状態となっており、特性が経時変化により劣化することにより、プルダウン抵抗が高くなり、ノード１３におけるノイズの直流成分をも抑制できなくなる。
この結果、シフトレジスタは、表示装置の走査回路としての機能を有さなくなり、表示装置における表示処理を正常に行うことが不可能となる。
【００１０】
上述したシフトレジスタの構成において、ノードＰの電圧変動により出力トランジスタ１６が誤動作して、不必要な駆動パルスを出力させないようにするため、ノードＰ１が出力トランジスタのしきい値電圧以下にプルダウンされていることが望ましい。
一方、液晶素子の安定した駆動のため、出力トランジスタが出力する駆動パルスをクロックＣ１に近づける必要がある。
また、クランピングトランジスタとプルダウントランジスタとに対し、印加されるストレスを削減することにより、長期間にわたり安定的にシフトレジスタを動作させる必要がある。
【００１１】
本発明は、このような事情に鑑みてなされたもので、クロックによる出力トランジスタのゲート電圧の変動を抑止し、シフトレジスタから不必要な駆動パルスの出力を防止させることができるシフトレジスタ、またこのシフトレジスタを用いた液晶ドライバを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のシフトレジスタは、縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、前記各ステージにおいて、前記出力トランジスタ（Ｍ１）のゲートに接続される、前記入力データを入力するダイオード（Ｍ２）と、前記出力トランジスタのゲート及びソース間に接続された第１のコンデンサ（Ｃ１）と、前記出力トランジスタのゲートにドレインが接続され、該出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタ（Ｍ７）と、前記ダイオードのカソードにゲートが接続され、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタ（Ｍ６）とを有していることを特徴とする。
これにより、本発明のシフトレジスタは、自身の出力タイミングでない場合、第１のクランピングトランジスタが、出力トランジスタのドレインに入力されるクロックのタイミングによりオン状態となり、出力トランジスタのゲートの電圧を接地レベルとすることにより、出力トランジスタのゲートをしきい値電圧以下に抑制するため、出力トランジスタの誤動作を防止することができる。
【００１３】
本発明のシフトレジスタは、前記第１のクランピングトランジスタのゲートと、前記出力トランジスタのドレインとの間に第２のコンデンサ（Ｃ２）が介挿されていることを特徴とする。
本発明のシフトレジスタは、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第３のクランピングトランジスタ（Ｍ８）を有することを特徴とする。
これにより、本発明のシフトレジスタは、出力トランジスタのゲートの電圧を接地レベルとする第１のクランピングトランジスタのゲートを、所定の期間、すなわち、自身が駆動パルスを出力するタイミングまでの間、オン状態とすることが可能となり、自身が駆動パルスを出力する以外の期間、出力トランジスタのゲート電圧の変動を抑えることができる。
【００１４】
本発明のシフトレジスタは、前記出力トランジスタのゲート及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第４のクランピングトランジスタ（Ｍ４）を有することを特徴とする。
これにより、本発明のシフトレジスタは、第４のクランピングトランジスタ（Ｍ４）が、出力トランジスタのゲートの電圧を次の位相のクロックのタイミングによりリセット、すなわち接地電位に一旦低下させるため、出力トランジスタのゲートの電圧を安定させることができる。
【００１５】
本発明のシフトレジスタは、前記出力トランジスタのソース及び接地端子間に介挿され、前記クロックの次の位相のクロックがゲートに入力される第５のクランピングトランジスタ（Ｍ５）を有することを特徴とする。
これにより、本発明のシフトレジスタは、第５のクランピングトランジスタ（Ｍ４）が、出力トランジスタのソースの電圧を次の位相のクロックのタイミングによりリセット、すなわち接地電位に一旦低下させるため、駆動パルス出力後に出力トランジスタの出力電圧を安定させることができる。
【００１６】
本発明のシフトレジスタは、前記出力トランジスタのソース及び接地端子間に介挿され、前記入力データがゲートに入力される第６のクランピングトランジスタ（Ｍ３）を有することを特徴とする。
これにより、本発明のシフトレジスタは、自身が駆動パルスを出力するタイミングの直前の位相のクロックにより、出力トランジスタのソース電圧を接地電位にするため、駆動パルス出力前に出力トランジスタの出力電圧を安定させることができる。
また、本発明のシフトレジスタは、次段の駆動パルスにより、出力トランジスタのソース電圧を接地電位にするため、常時出力端子をプルダウンする必要が無く、クロックとほぼ同一の波高の駆動パルスを出力することができる。
【００１７】
本発明のシフトレジスタは、縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、前記各ステージにおいて、前記出力トランジスタのゲートに接続される、前記入力データを入力する第１のダイオードと、前記出力トランジスタのゲート及びソース間に接続された第１のコンデンサと、前記出力トランジスタのゲートにドレインが接続され、該出力トランジスタのゲート及び接地端子間に介挿された第１のクランピングトランジスタと、前記第１のダイオードのアノードにゲートが接続され、前記第１のクランピングトランジスタのゲート及び接地端子間に介挿された第２のクランピングトランジスタとを有している。
これにより、本発明のシフトレジスタは、自身の出力タイミングでない場合、第１のクランピングトランジスタが、出力トランジスタのドレインに入力されるクロックのタイミングによりオン状態となり、出力トランジスタのゲートの電圧を接地レベルとすることにより、出力トランジスタのゲートをしきい値電圧以下に抑制するため、出力トランジスタの誤動作を防止することができる。
【００１８】
本発明のシフトレジスタは、前記第１のクランピングトランジスタのゲートと、前記接地端子との間に第２のコンデンサが介挿されている。
本発明のシフトレジスタは、アノードが次段のステージの出力端子に接続され、カソードが前記第１のクランピングトランジスタのゲートに接続されている第２のダイオードを有する。
これにより、本発明のシフトレジスタは、次段のステージの出力する位相シフトクロックにより、上記第２のコンデンサを所定の電圧とするため、自身の出力タイミングでない場合、第１のクランピングトランジスタが、上記第２のコンデンサに蓄積された電圧によりオン状態となり、出力トランジスタのゲートの電圧を接地レベルとされ、出力トランジスタのゲートをしきい値電圧以下に抑制するため、出力トランジスタの誤動作を防止することができる。
【００１９】
本発明の液晶駆動回路は、上述したいずれかに記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられている。
これにより、本発明の液晶駆動回路は、ノイズにより不必要な駆動パルスの出力を抑制することが可能ため、表示装置に対して出力されるノイズ的な駆動パルスの変動レベルを、コントラスト低下などをユーザが感じない程度、すなわち液晶表示画面における表示品質に影響を与えない範囲とすることができる。
【発明の効果】
【００２０】
本発明のシフトレジスタは、プルダウントランジスタにより、駆動されない期間において、出力トランジスタのゲートの電位を接地電位にクランプ（実質的にプルダウン）することができるため、出力トランジスタのゲートにおけるノイズによる電位変動を抑制することが可能となり、出力トランジスタが不要な駆動パルスを出力する誤動作を防止することができる。
また、本発明のシフトレジスタは、駆動と非駆動との切り替わり時のみにパルス的なストレスが印加されることとなり、クランピングトランジスタ及び付加的な他のトランジスタのゲートに対して、不要な余剰ストレスを印加する必要がなく、全体の信頼性が向上する。
【００２１】
また、本発明のシフトレジスタは、出力トランジスタのゲートにおける電位変動を抑制するため、後段の出力パルスにより、出力端子を一旦接地電位としているため、駆動パルスを出力するタイミング以外の期間、クランピングトランジスタを常時オン状態として、出力を接地電位に安定化させる必要がないため、出力する駆動パルスの波高値を、入力するクロックの波高値とほぼ同様のレベルとして出力させることができる。
【発明を実施するための最良の形態】
【００２２】
本発明は、液晶表示装置の基板にａ−Ｓｉ等により形成された、シフトレジスタの各ステージであるレジスタセルにおいて、液晶素子を駆動する走査駆動信号である位相シフトクロックＧout（駆動パルス）を出力する出力トランジスタのノイズによる誤動作を防止する技術に関したものである。
すなわち、本発明のシフトレジスタの各ステージは、クランピングトランジスタ（後述する図２のクランプ回路ＣＬＰにおけるトランジスタＭ７）が出力トランジスタ（図２の出力トランジスタＭ1）のゲートの電圧変動を抑えるために設けられ、駆動パルスを出力しない期間において、上記クランピングトランジスタが出力トランジスタのゲートの電圧を、出力トランジスタのしきい値電圧を下回る値に保持している。
これにより、本発明のシフトレジスタの各ステージは、出力トランジスタのゲートに対して、ノイズにより変動した電圧が印加されないよう制御されるので、駆動パルスを出力しない期間に、ノイズによる誤作動を起こさず、不必要な駆動パルスの出力を抑制できる。
【００２３】
＜第１の実施形態＞
以下、本発明の第１の実施形態による、図９のゲートドライバ（液晶駆動回路）として用いられるシフトレジスタを図面を参照して説明する。図１は上記第１の実施形態によるシフトレジスタの構成例を示すブロック図である。
この図において、シフトレジスタ１００は、ステージ（レジスタセル）１，２，３，４，…，ｎ，…の複数のステージが縦続して接続された構成となっており、外部のクロックジェネレータから入力される複数相、例えば３相のクロック（ＣＫ１，ＣＫ２，ＣＫ３）により入力データをシフトさせ、入力データが入力されたステージにて、このステージに入力される相のクロックに同期させ、各ステージから順次、位相シフトクロックＧout１，Ｇout2，Ｇout3，Ｇout4，…，Ｍoutn，…各々を、それぞれ端子Ｍout1，Ｍout2，Ｍout3，Ｍout4，…，Ｍoutn，…に対して出力する。
【００２４】
ここで、各ステージは、３相のクロックのいずれかのクロックが位相順に入力され、順次シフトされる入力データが自身に達したときに、入力されているクロックに同期して、出力データ（位相シフトクロック）を出力する。
入力データが入力されたタイミングにおいて、ステージ１がクロックＣＫ１に同期して位相シフトクロックＧout1を出力し、ステージ２がクロックＣＫ２に同期して位相シフトクロックＧout2を出力し、ステージ３がクロックＣＫ３に同期して位相シフトクロックＧout3を出力し、ステージ４がクロックＣＫ４に同期して位相シフトクロックＧout4を出力する。
【００２５】
すなわち、シフトレジスタ１００において、スタート信号ＳＴにより入力される入力データを、上記３相のクロックにより順次シフトさせ、入力データの入力されたステージが、このステージに入力されるクロックに同期させ、接続された端子Ｍoutnを介して、位相シフトクロックを駆動信号として液晶素子へ出力する。
ステージ１にはクロックＣＫ1が入力され、ステージ２にはクロックＣＫ2が入力され、ステージ３にはクロックＣＫ3が入力され、ステージ４にはクロックＣＫ1が入力され、…、ステージｎにはクロックｍが入力される。（ｍは、ｎを「３」で除算した余りの数値で、割り切れる場合は３である。）
【００２６】
次に、図２を参照して図１のシフトレジスタにおけるステージｎの構成を説明する。図２はステージｎの回路構成を示す概念図である（他のステージも入力される信号が異なるが構成はこのステージｎと同様である）。
出力トランジスタＭ1は、ゲートにトランジスタＭ2のソースが接続されており、ドレインにクロックＣＫmが入力され、ソースが端子Ｍoutnへ接続されている。
【００２７】
トランジスタＭ2は、上述したように、入力回路としてドレインとゲートとが共通に端子Ｉn（すなわち、前段のステージｎ−１の出力端子Ｍoutn-1）へ接続（ダイオード接続）され、出力トランジスタＭ1のゲートにソースが接続（接続点Ａにて接続）されて、ダイオードとして動作するように構成されている。
このトランジスタＭ2は、ダイオード素子を用いても良く、図２に示すトランジスタでの構成に対応して、ゲートとドレインとの接続部をアノードとし、ソースをカソードとして用いる。
コンデンサＣ1は、後に述べるようにブートストラップ用として設けられており、一端が出力トランジスタＭ1のゲートに接続され、他端が出力トランジスタＭ1のソースに接続されている。
【００２８】
トランジスタＭ3は、クランピングトランジスタとして設けられ、ドレインが出力トランジスタＭ1のソースに接続され、ゲートがトランジスタＭ2のドレインへ接続され、ソースが接地点（Ｖss）に接続されている。
トランジスタＭ4は、クランピングトランジスタとして設けられ、ドレインが出力トランジスタＭ1のゲートに接続され、ゲートに出力トランジスタＭ1のドレインに入力されているクロックＣＫmに対して次の位相のクロックＣＫm+1が入力され、ソースが接地点（Ｖss）に接続されている。
トランジスタＭ5は、クランピングトランジスタとして設けられ、ドレインが出力端子Ｍoutnに接続され、ゲートにクロックＣＫmに対して次の位相のクロックＣＫm+1が入力され、ソースが接地点（Ｖss）に接続されている。
【００２９】
トランジスタＭ7は、出力トランジスタＭ1のゲートの電圧を接地電位に安定させるためのクランピングトランジスタとして設けられており、ドレインが出力トランジスタＭ1のゲートに接続され、ソースが接地されており、ゲートが接続点Ｂに接続されている。
トランジスタＭ6は、ドレインがトランジスタＭ7のゲートに接続され、ゲートがトランジスタＭ2のソースに接続され、ソースが接地されている。
コンデンサＣ２は、一端がトランジスタＭ7のゲートに接続され、他端が出力トランジスタＭ1のドレインに接続されている。
出力トランジスタＭ1，トランジスタＭ2〜Ｍ7は全てｎチャネルＦＥＴ（電界効果トランジスタ）である。
【００３０】
次に、図３を用いて、本発明の第１の実施形態によるシフトレジスタの動作について、ステージ２を基準として説明する。図３は第１の実施形態によるシフトレジスタにおけるステージ２の動作を示す波形図である。以下、特にステージの番号を指定して説明しない場合、ステージ２の構成の説明である。
ここで、ステージ２においては、トランジスタＭ2のドレイン及びゲート（ダイオードのアノード、すなわち端子Ｉn）が前段のステージ１の端子Ｍout1に接続されている。また、出力トランジスタＭ1のドレインに入力されるクロックＣＫmがＣＫ2であり、前段のステージ１における出力トランジスタＭ1のドレインにはクロックＣＫ１が入力され、後段（次段）のステージ３における出力トランジスタＭ1のドレインにはクロックＣＫ3が入力されている。また、ここで、端子Ｉnは端子Ｉ2である。
【００３１】
時刻ｔ1においては、ステージ１の出力する駆動パルスＧout1が「Ｌ」レベル、すなわち端子Ｉnが「Ｌ」レベルのため、接続点Ａの電位が「Ｌ」レベルとなっている。この時点において、ステージ１にはスタートパルスＳＰがクロックＣＫ３に同期し入力データとして「Ｈ」レベルにて入力され、ステージ１の出力トランジスタＭ1がオン状態となるが、クロックＣＫ１が入力されていないため、駆動パルスＧout1は「Ｌ」レベルである。
このとき、出力トランジスタＭ1は、ゲートが「Ｌ」レベルのためオフ状態であり、所定のパルス幅のクロックＣＫ2がドレインに入力されておらず、駆動パルスＧout2が「Ｌ」レベルとなっている。
【００３２】
また、このとき、後に詳細に説明するが、接続点ＢがトランジスタＭ６，Ｍ７及びコンデンサＣ2から構成されるクランプ回路ＣＬＰにおいて、上記コンデンサＣ2に蓄積された電荷により、トランジスタＭ7のゲート電圧が所定の制御電圧となっており、トランジスタＭ7がオン状態となっている。
このため、接続点Ａは、トランジスタＭ7により、出力トランジスタＭ1のゲートの電位が「Ｌ（接地電位）」へクランプされており、出力トランジスタＭ1はオフ状態である。
また、トランジスタＭ４及びＭ５はクロックＣＫ３が入力されていないため、オフ状態であり、トランジスタＭ３も駆動パルスＧout1が「Ｌ」レベルのため、オフ状態である。
【００３３】
次に、時刻ｔ2においては、ステージ１にクロックＣＫ１が入力されるため、ステージ１のオン状態となっている出力トランジスタＭ1の出力する駆動パルスＧout1が「Ｈ」レベル、すなわち端子Ｉ2が「Ｈ」レベルとなるため（入力データのシフト入力）、接続点Ａの電位が「Ｈ」レベルに遷移する。
これにより、トランジスタＭ3は、駆動パルスＧout1が「Ｈ」レベルの間、すなわち駆動パルスＧout1のパルス幅の間、ゲートに「Ｈ」レベルが印加されるため、コンデンサＣ1に蓄積されている電荷を放電し、出力端子Ｍout2の電位を「Ｌ」レベル（接地電位）とする。
【００３４】
一方、トランジスタＭ5は、クロックＣＫ２の次の位相のクロックＣＫ３が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2をクランピングする状態となっていない。
同様に、トランジスタＭ4も、クロックＣＫ２の次の位相のクロックＣＫ３が「Ｌ」レベルであるため、オフ状態となっており、点Ａをクランピングする状態となっていない。
【００３５】
このとき、トランジスタＭ2を介して、「Ｈ」レベルの入力データがシフトされてきた際、トランジスタＭ6は入力データの「Ｈ」レベルとなる立ち上がりのタイミングにおいてオン状態となり、コンデンサＣ2に蓄積されている電荷を放電させ、点Ｂを接地電位とし、すなわち、トランジスタＭ7のゲート電圧を「Ｌレベル（接地電位）」に下げる。
これにより、トランジスタＭ7はオフ状態となり、点Ａの接地電位への経路が遮断されて、トランジスタＭ2を介して入力される電流により、コンデンサＣ1に電荷が蓄積されて充電され、Ａ点が所定の電圧に上昇し、出力トランジスタＭ1がオン状態となる。
【００３６】
すなわち、接続点Ｂの電位は、コンデンサＣ1を所定の電圧に充電するタイミングにおいて、クランプ回路ＣＬＰによりオフ状態となるよう制御され、コンデンサＣ1による出力トランジスタＭ1のゲート電圧のブートストラップを可能とする。
このとき、トランジスタＭ4は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態となっており、点Ａの電位をクランピングする状態となっていない。
そして、出力トランジスタＭ1は、ゲートに「Ｈ」レベルが印加されるため、オン状態となるが、ドレインにクロックＣＫ2が入力されていないため、駆動パルスＧout2を「Ｈ」レベルにて出力することがない。このため、出力端子Ｍout2はクロックＣＫ１の入力時点において「Ｌ」レベルである。
【００３７】
次に、時刻ｔ3においては、クロックＣＫ１が「Ｈ」レベルから「Ｌ」レベルへ遷移しており、ステージ１の出力がＬレベルとなるため、端子Ｉ2の電位が「Ｌ」レベルとなる。
しかしながら、トランジスタＭ2がダイオード接続となっているため、コンデンサＣ1には電荷が蓄積された状態、すなわち所定の電圧に充電されている。
そして、出力トランジスタＭ1は、オン状態であるため、ドレインに入力されているクロックＣＫ2が「Ｈ」レベルとなることにより、電流が流れてソースの電位、すなわち出力端子Ｍout2の電位を上昇させる。
【００３８】
これにより、コンデンサＣ1の一方の端子（出力トランジスタＭ1のソースに接続された端子）に電荷が供給され電位が上昇し、コンデンサＣ1の他方の端子（出力トランジスタＭ1のゲートに接続された端子）が、コンデンサＣ1の電位差を保持するために、コンデンサＣ１の一方の端子と同様の電位分上昇する（ブートストラップ動作）。
すなわち、出力トランジスタＭ1は、時刻ｔ２からオン状態であり、クロックＣＫ2が「Ｈ」レベルで入力されることで、ゲートへ印加される電圧がコンデンサＣ1によりクロックＣＫ2の電圧レベル分昇圧され、オン抵抗が低下することにより、ほぼクロックＣＫ2と同様の電圧レベル及びパルス幅の駆動パルスＧout2（入力データ）を、次段のステージ３へ出力する。
【００３９】
このとき、トランジスタＭ5は、クロックＣＫ２の次の位相のクロックＣＫ３が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2をクランピングする状態となっていない。
同様に、トランジスタＭ3は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2をクランピングする状態となっていない。
このため、駆動パルスＧout2の電圧レベルは、従来例のように抵抗分割されることがなく、入力されるクロックＣＫ2と同様の電圧レベルとして出力される。これにより、入力データが後段のステージ３へ入力され、ステージ３の出力トランジスタＭ1がオン状態となり、位相の異なるクロックにより順次入力データがシフトされることになる。
また、トランジスタＭ4は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態となっており、点Ａの電位をクランピングする状態となっていない。
【００４０】
次に、クロックＣＫ2が「Ｈ」レベルから「Ｌ」レベルに遷移すると、出力トランジスタＭ1のソースの電圧、すなわち出力端子Ｍout2の電位は、オン状態にある出力トランジスタＭ1により、ドレイン側に電流が流れることとなり、「Ｌ」レベルとされる。これにより、駆動パルスＧout2の電圧レベルは「Ｌ」レベルとなる。
そして、トランジスタＭ6は、コンデンサＣ1に蓄積された電荷により、ゲート電圧が「Ｈ」レベルの状態で保持されているため、オン状態を持続しており、トランジスタＭ7のゲート電位を接地電位としている。
これにより、トランジスタＭ7は、オフ状態を持続しており、コンデンサＣ1に蓄積されている電荷の放電を行わない。
したがって、出力トランジスタＭ1は、しきい値を超える電圧がゲートに入力された状態となっており、オン状態を持続する。
【００４１】
次に、時刻ｔ4において、クロックＣＫ2の次の位相のクロックＣＫ3が入力されることにより、すなわちクロックＣＫ3が「Ｌ」レベルから「Ｈ」レベルへ遷移すると、トランジスタＭ4がオン状態となり、コンデンサＣ1に蓄積されている電荷を放電して、点Ａの電位を「Ｌ」レベル、すなわち接地電位へ遷移させる。
これにより、トランジスタＭ6は、点Ａの電位が「Ｌ」レベルに遷移することにより、オフ状態となる。
しかしながら、点Ｂが「Ｌ」レベルに保持されるため、トランジスタＭ７はオフ状態を保持する。
また、トランジスタＭ5は、クロックＣＫ3が「Ｈ」レベルで入力されることにより、オン状態となり、出力端子Ｍout2の電位を接地電位に引き下げる。このとき、トランジスタＭ３は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態である。
【００４２】
次に、時刻ｔ5において、クロックＣＫ3の次の位相であるクロックＣＫ１のタイミングであり、ステージ２としては時刻ｔ4での状態を保持する。
すなわち、ステージ１から入力データがシフトされて入力されることがないため、点Ａは理想的な状態として接地電位のままであり、出力トランジスタＭ１はオフ状態を持続することになる。
【００４３】
次に、時刻ｔ6において、クロックＣＫ1の次の位相であるクロックＣＫ2のタイミング、すなわち出力トランジスタＭ1のドレインに「Ｈ」レベルのクロックＣＫ2が入力されるが、出力トランジスタＭ１がオフ状態を持続しているため、クロックＣＫ2の電圧により、電流が出力トランジスタＭ1のソース側に流れることはない。
また、このとき、クロックＣＫ2が入力されることにより、コンデンサＣ2のクロックＣＫ2の入力側に電荷が蓄積されて電位が上昇するのに対応して、コンデンサＣ2の他方の側である点Ｂの電位も上昇する。このとき、点Ａが「Ｌ」レベルのため、トランジスタＭ6はオフ状態である。
【００４４】
これにより、トランジスタＭ7は、点Ｂの電位が上昇することにより（しきい値電圧を超えて）、オン状態に遷移する。
そして、トランジスタＭ7がオン状態となることにより、理想的には接地電位だがフローティング状態である程度電位が上昇しており、かつ点Ａの電位が寄生容量Ｃpにより上昇することを抑制して、点Ａの電位を接地電位にて安定させる。
このとき、ノイズが接続点Ａの電位を変動させようとしても、トランジスタＭ7がノイズによる接続点Ａの電位上昇を抑止するため、出力トランジスタＭ1のゲート電圧の変動が抑えられ、出力トランジスタＭ1が誤動作するのを防止することができる。
【００４５】
すなわち、シフトされてきた入力データが「Ｌ」レベル、すなわち駆動パルスＧout1が「Ｌ」レベルである場合、コンデンサＣ1は充電されることがなく、出力トランジスタＭ1はオフ状態のままとなるため、接続点Ｂは制御電圧のまま、トランジスタＭ7はオン状態とされる。
これにより、図２のステージの構成により、自身が駆動パルスを出力しないタイミングにおいて、クロックＣＫ２（クロックＣＫm）が入力されても、出力端子Ｍout2の電圧変動はなく、ノイズは出力されない。
上記ステージ２と同様に、各時刻において、他のステージにおいても、対応するクロックが入力される毎に、入力データのシフト動作が行われる。
【００４６】
上述したように、本実施形態は、クランプ回路ＣＬＰが設けられているため、自身が駆動パルスを出力するタイミングでないときに、クロックが入力されても、出力トランジスタＭ1のゲート電圧を接地電位とするので、出力タイミング以外に駆動パルスの信号線にノイズを発生することなく、液晶表示装置のちらつきなどを抑制するドライバを構成することができる。
また、本実施形態は、各クランプ用のトランジスタがクランプする必要な期間のみ、オン状態となるようパルス制御しているため、長期間オン状態となる余剰ストレスが印加されることがなく、信頼性を向上することができる。
また、本実施形態は、後段の駆動パルスを制御信号として入力する必要がないため、シフトレジスタにおける最終ステージをリセットするためのリセット信号処理（最終ステージには後段のステージが無いために必要）が必要なくなり、回路構成及び配線を簡易なものとすることができる。
【００４７】
従来例のシミュレーション結果（図１３参照）に対応させ、クランプ回路ＣＬＰの各構成及びトランジスタＭ３〜Ｍ５以外、他のトランジスタ及びコンデンサの定数を同様にして行った、本実施形態におけるシミュレーション結果を図４に示す。
図４において、上部分がクロックＣＫmの入力波形を示し、下部分が出力端子Ｍoutnにおける駆動パルスＧoutnの波形を示しており、また、横軸が時刻であり、縦軸が出力波形の電位である。
【００４８】
図１３（ａ）及び（ｂ）に比較して、本実施形態のシフトレジスタには、駆動パルスの出力タイミングでない（入力データがない）ステージに対して、クロックＣＫmが入力された場合に、出力端子Ｍoutnの電圧変動が無いことがわかる。
特に、シミュレーションにおいて、従来例におけるプルダウン抵抗（トランジスタ１７）が小さい場合の図１３（ａ）の結果に対して、図４に示す結果のように、出力端子Ｍoutnの電圧変動が少なく、かつ、プルダウン抵抗が大きい場合の図１３（ｂ）の結果に対して、出力される駆動パルスの波高値が入力されるクロックＣＫmの波高値にほぼ等しくできることが判る。
【００４９】
また、図５は、図２のステージを縦続接続（カスケード接続）した図１に示すシフトレジスタ回路におけるクロック信号と駆動パルスＧoutのタイミング関係を示すタイミングチャートである。この例においては、最終段のステージがＧoutn+9の出力となっているが、ゲートドライバ回路として増減は可能である。
図１に示すシフトレジスタ回路（ゲートドライバ回路）は、クロックＣＫ１，ＣＫ２，ＣＫ３の各クロックにより駆動され、初段（Ｇoutn-1に対応するステージ）に入力される入力データＳＰを順次各ステージにシフトさせていく。このシフトレジスタ回路における入力データＳＰのシフト動作に付いてはすでに述べたステージ２の動作が各ステージにおいて連続的に行われる。ここで、１Ｆｉｅｌｄが液晶表示装置の水平ライン（行配線）に対応する。
【００５０】
＜第２の実施形態＞
次に、第２の実施形態を図６に示す。本発明の第２の実施形態は、第１の実施形態と同様に、図９のゲートドライバ（液晶駆動回路）として用いることができる。図６のステージの構成は、図２に示す第１の実施形態と同様であり、異なる点は、ｎチャンネル型であるトランジスタＭ8が新たに設けられた点である。
トランジスタＭ8は、図６に示すように、ソースが接地されており、ドレインが点Ｂに接続されており、ゲートにクロックＣＫm+1（自身の出力タイミングに入力される、すなわち出力トランジスタＭ1のドレインに入力されるクロックＣＫmの次相のクロック）が入力される。
【００５１】
これにより、図３のタイミングチャートに示すように、点Ｂの電圧レベルは次相のクロックにより接地電位に遷移されるため、点Ｂの電位が接地レベルへ完全に遷移することになる。
すなわち、第１の実施形態のように、入力データがシフトされてきたのみ、点Ｂの電位が固定するのではなく、入力データがシフト入力されていない場合、出力トランジスタＭ1のドレインへクロックＣＫmが入力される度に、点Ｂの電位が常に接地電位とする処理が行われる。
【００５２】
このため、第２の実施形態のシフトレジスタ回路は、第１の実施形態に比べて、動作がより安定となることが考えられる。
他の動作については、第１の実施形態と同様のため、説明を省略する。
また、第１及び第２の実施形態ともに、３相以上であればクロックの相数を増加させることが可能であり、例えば３相から６相へ２倍に増加させることにより、クロックの「Ｈ」レベルの期間（パルス幅）が半分となり、トランジスタに印加されるストレス時間も半分となり、よりゲートドライバとしての寿命を延ばし、信頼性を向上させることが可能である。
【００５３】
＜第３の実施形態＞
次に、第３の実施形態によるシフトレジスタ回路のステージの構成例を図７に示す。本発明の第３の実施形態は、第１の実施形態と同様に、図９のゲートドライバ（液晶駆動回路）として用いることができる。図７のステージの構成は、図２に示す第１の実施形態と出力トランジスタＭ１，ダイオードとして用いているトランジスタＭ２，トランジスタＭ３，コンデンサＣ１が同様であり、異なる点は、コンデンサＣ２の接続箇所が変更され、トランジスタＭ３〜Ｍ７に替えて、ｎチャンネル型であるトランジスタＭ15〜Ｍ18を新たに設けた点である。
【００５４】
トランジスタＭ15は、クランピングトランジスタとして設けられ、ドレインが出力端子Ｍoutn（出力トランジスタＭ1のソース）に接続され、ゲートが点Ｂに接続され、ソースが接地されている。
トランジスタＭ17は、出力トランジスタＭ1のゲートの電圧を接地電位に安定させるためのクランピングトランジスタとして設けられており、ドレインが出力トランジスタＭ1のゲート（点Ａ）に接続され、ソースが接地（接地点）され、ゲートが接続点Ｂに接続されている。
【００５５】
トランジスタＭ16は、ダイオード接続されており、ソース（カソードに対応）が点Ｂに接続され、ドレイン及びゲート（アノードに対応）に出力トランジスタＭ1のドレインに入力されているクロックＣＫmに対して次の位相のクロックＣＫm+1が入力されている。このトランジスタＭ16をダイオードに置き換えることが可能である。
トランジスタＭ18は、ドレインが点Ｂに接続され、ゲートがトランジスタＭ２のソース及びドレイン（端子Ｉn）へ接続され、ソースが接地されている。
コンデンサＣ２は、一端が点Ｂに接続され、他端が接地されている。
【００５６】
次に、図８を用いて、本発明の第３の実施形態によるシフトレジスタの動作について、ステージ２を基準として説明する。図８は第３の実施形態によるシフトレジスタにおけるステージ２の動作を示す波形図である。以下、特にステージの番号を指定して説明しない場合、ステージ２の構成の説明である。
ここで、ステージ２においては、トランジスタＭ2のドレイン及びゲート（ダイオードのアノード、すなわち端子Ｉn）が前段のステージ１の端子Ｍout1に接続されている。また、出力トランジスタＭ1のドレインに入力されるクロックＣＫmがＣＫ2であり、前段のステージ１における出力トランジスタＭ1のドレインにはクロックＣＫ１が入力され、後段（次段）のステージ３における出力トランジスタＭ1のドレインにはクロックＣＫ3が入力されている。また、ここで、端子Ｉnは端子Ｉ2である。
【００５７】
時刻ｔ1においては、ステージ１の出力する駆動パルスＧout1が「Ｌ」レベル、すなわち端子Ｉnが「Ｌ」レベルのため、接続点Ａの電位が「Ｌ」レベルとなっている。この時点において、ステージ１にはスタートパルスＳＰがクロックＣＫ３に同期し入力データとして「Ｈ」レベルにて入力され、ステージ１の出力トランジスタＭ1がオン状態となるが、クロックＣＫ１が入力されていないため、駆動パルスＧout1は「Ｌ」レベルである。
このとき、出力トランジスタＭ1は、ゲートが「Ｌ」レベルのためオフ状態であり、所定のパルス幅のクロックＣＫ2がドレインに入力されておらず、駆動パルスＧout2が「Ｌ」レベルとなっている。
【００５８】
また、このとき、後に詳細に説明するが、接続点ＢがトランジスタＭ16，Ｍ17，Ｍ18及びコンデンサＣ2から構成されるクランプ回路ＣＬＰＡにおいて、上記コンデンサＣ2に蓄積された電荷により、トランジスタＭ17のゲート電圧が所定の制御電圧となっており、トランジスタＭ17がオン状態となっている。
ここで、ステージ２の出力トランジスタＭ1のドレインに入力されるクロックＣＫ2の次相のクロックＣＫ3がトランジスタＭ16のドレイン及びゲートに入力されることにより、コンデンサＣ２に電荷が蓄積され、点Ｂが所定の制御電圧（トランジスタＭ17のしきい値を超える電圧）となる。
【００５９】
このとき、トランジスタＭ18は、端子Ｉ2が「Ｌ」レベルであるため、オフ状態となっている。
このため、接続点Ａは、トランジスタＭ17により、出力トランジスタＭ1のゲートの電位が「Ｌ（接地電位）」へクランプされており、出力トランジスタＭ1はオフ状態である。
また、トランジスタＭ15もゲートが点Ｂに接続されており、所定の制御電圧がゲートに印加されオン状態となり、出力端子Ｍoutnを接地電位としている。
一方、トランジスタＭ３は、駆動パルスＧout1が「Ｌ」レベルのため、オフ状態である。
【００６０】
次に、時刻ｔ2においては、ステージ１にクロックＣＫ１が入力されるため、ステージ１のオン状態となっている出力トランジスタＭ1の出力する駆動パルスＧout1が「Ｈ」レベル、すなわち端子Ｉ2が「Ｈ」レベルとなるため（入力データのシフト入力）、接続点Ａの電位が「Ｈ」レベルに遷移する。
これにより、トランジスタＭ3は、駆動パルスＧout1が「Ｈ」レベルの間、すなわち駆動パルスＧout1のパルス幅の間、ゲートに「Ｈ」レベルが印加されるため、コンデンサＣ1に蓄積されている電荷を放電し、出力端子Ｍout2の電位を「Ｌ」レベル（接地電位）とする。
【００６１】
このとき、端子Ｉ2に対して、ステージ１から駆動パルスＧout1が、「Ｈ」レベルの入力データとしてシフトされてきた際、トランジスタＭ18は入力データの「Ｈ」レベルとなる立ち上がりのタイミングにおいてオン状態となり、コンデンサＣ2に蓄積されている電荷を放電させ、点Ｂを接地電位とし、すなわち、トランジスタＭ17のゲート電圧を「Ｌレベル（接地電位）」に下げる。
これにより、トランジスタＭ17はオフ状態となり、点Ａの接地電位への経路が遮断されて、トランジスタＭ2を介して入力される電流により、コンデンサＣ1に電荷が蓄積されて充電され、Ａ点が所定の電圧に上昇し、出力トランジスタＭ1がオン状態となる。
【００６２】
すなわち、接続点Ｂの電位は、コンデンサＣ1を所定の電圧に充電するタイミングにおいて、クランプ回路ＣＬＰによりオフ状態となるよう制御され、コンデンサＣ1による出力トランジスタＭ1のゲート電圧のブートストラップを可能とする。
このとき、トランジスタＭ3は、駆動パルスＧout1（端子Ｉ2）が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2の電位をクランピングする状態となっていない。
そして、出力トランジスタＭ1は、ゲートに「Ｈ」レベルが印加されるため、オン状態となるが、ドレインにクロックＣＫ2が入力されていないため、駆動パルスＧout2を「Ｈ」レベルにて出力することがない。このため、出力端子Ｍout2はクロックＣＫ１の入力時点において「Ｌ」レベルである。
【００６３】
次に、時刻ｔ3においては、クロックＣＫ１が「Ｈ」レベルから「Ｌ」レベルへ遷移しており、ステージ１の出力がＬレベルとなるため、端子Ｉ2の電位が「Ｌ」レベルとなる。
しかしながら、トランジスタＭ2がダイオード接続となっているため、コンデンサＣ1には電荷が蓄積された状態、すなわち所定の電圧に充電されている。
そして、出力トランジスタＭ1は、オン状態であるため、ドレインに入力されているクロックＣＫ2が「Ｈ」レベルとなることにより、電流が流れてソースの電位、すなわち出力端子Ｍout2の電位を上昇させる。
【００６４】
これにより、コンデンサＣ1の一方の端子（出力トランジスタＭ1のソースに接続された端子）に電荷が供給され電位が上昇し、コンデンサＣ1の他方の端子（出力トランジスタＭ1のゲートに接続された端子）が、コンデンサＣ1の電位差を保持するために、コンデンサＣ１の一方の端子と同様の電位分上昇する（ブートストラップ動作）。
すなわち、出力トランジスタＭ1は、時刻ｔ２からオン状態であり、クロックＣＫ2が「Ｈ」レベルで入力されることで、ゲートへ印加される電圧がコンデンサＣ1によりクロックＣＫ2の電圧レベル分昇圧され、オン抵抗が低下することにより、ほぼクロックＣＫ2と同様の電圧レベル及びパルス幅の駆動パルスＧout2（入力データ）を、次段のステージ３へ出力する。
【００６５】
このとき、トランジスタＭ15は、点Ｂが「Ｌ」レベルとなっているため、オフ状態であり、出力端子Ｍout2をクランピングする状態となっていない。
また、トランジスタＭ3も、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態となっており、出力端子Ｍout2をクランピングする状態となっていない。
このため、駆動パルスＧout2の電圧レベルは、従来例のように抵抗分割されることがなく、入力されるクロックＣＫ2と同様の電圧レベルとして出力される。これにより、入力データが後段のステージ３へ入力され、ステージ３の出力トランジスタＭ1がオン状態となり、位相の異なるクロックにより順次入力データがシフトされることになる。
【００６６】
次に、クロックＣＫ2が「Ｈ」レベルから「Ｌ」レベルに遷移すると、出力トランジスタＭ1のソースの電圧、すなわち出力端子Ｍout2の電位は、オン状態にある出力トランジスタＭ1により、ドレイン側に電流が流れることとなり、「Ｌ」レベルとされる。これにより、駆動パルスＧout2の電圧レベルは「Ｌ」レベルとなる。
そして、トランジスタＭ17は、コンデンサＣ2に電荷が蓄積された状態となっていないため、オフン状態を持続している。
したがって、出力トランジスタＭ1は、しきい値を超える電圧がゲートに入力された状態となっており、オン状態を持続する。
【００６７】
次に、時刻ｔ4において、クロックＣＫ2の次の位相のクロックＣＫ3が入力されることにより、すなわちクロックＣＫ3が「Ｌ」レベルから「Ｈ」レベルへ遷移すると、ダイオード接続のトランジスタＭ16を介して供給される電荷によりコンデンサＣ2が充電され、点Ｂが所定の制御電圧となる。
このとき、トランジスタＭ18は、端子Ｉ2が「Ｌ」レベルであるため、オフ状態である。
これにより、トランジスタＭ17はオン状態となり、コンデンサＣ1に蓄積されている電荷を放電して、点Ａの電位を「Ｌ」レベル、すなわち接地電位へ遷移させる。
また、トランジスタＭ15は、点Ｂが所定の制御電圧となるため、オン状態になり、出力端子Ｍout2の電位を接地電位に引き下げる。このとき、トランジスタＭ３は、駆動パルスＧout1が「Ｌ」レベルであるため、オフ状態である。
【００６８】
次に、時刻ｔ5において、クロックＣＫ3の次の位相であるクロックＣＫ１のタイミングであり、ステージ２としては時刻ｔ4での状態を保持する。
すなわち、ステージ１から入力データがシフトされて入力されることがないため、点Ａは理想的な状態として接地電位のままであり、出力トランジスタＭ１はオフ状態を持続することになる。
【００６９】
次に、時刻ｔ6において、クロックＣＫ1の次の位相であるクロックＣＫ2のタイミングであり、ステージ２としては時刻ｔ5での状態を保持する。
すなわち、出力トランジスタＭ1のドレインに「Ｈ」レベルのクロックＣＫ2が入力されるが、出力トランジスタＭ１がオフ状態を持続しているため、クロックＣＫ2の電圧により、電流が出力トランジスタＭ1のソース側に流れることはない。
【００７０】
次に、時刻ｔ7において、クロックＣＫ2の次の位相であるクロックＣＫ3が入力されることにより、トランジスタＭ16を介して点Ｂが再充電されるため、トランジスタＭ17のオン状態が安定的に持続されることになり、点Ａを「Ｌ」レベルの保持するため、出力トランジスタＭ1のドレインに「Ｈ」レベルのクロックＣＫ2が入力されても、出力トランジスタＭ１がオフ状態を持続しているため、クロックＣＫ2の電圧により、電流が出力トランジスタＭ1のソース側に流れることはない。
このとき、トランジスタＭ15もオン状態が持続するため、出力端子Ｍout2を安定的に「Ｌ」レベルとすることができる。
【００７１】
これにより、トランジスタＭ17は、点Ｂの電位が上昇することにより（しきい値電圧を超えて）、オン状態になっている。
そして、トランジスタＭ17がオン状態となることにより、理想的には接地電位だがフローティング状態である程度電位が上昇しており、かつ点Ａの電位が寄生容量Ｃpにより上昇することを抑制して、点Ａの電位を接地電位にて安定させる。
このとき、ノイズが接続点Ａの電位を変動させようとしても、トランジスタＭ17がノイズによる接続点Ａの電位上昇を抑止するため、出力トランジスタＭ1のゲート電圧の変動が抑えられ、出力トランジスタＭ1が誤動作するのを防止することができる。
【００７２】
すなわち、シフトされてきた入力データが「Ｌ」レベル、すなわち駆動パルスＧout1が「Ｌ」レベルである場合、コンデンサＣ1は充電されることがなく、出力トランジスタＭ1はオフ状態のままとなるため、接続点Ｂは制御電圧のまま、トランジスタＭ7はオン状態とされる。
これにより、図７のステージの構成により、自身が駆動パルスを出力しないタイミングにおいて、クロックＣＫ２（クロックＣＫm）が入力されても、出力端子Ｍout2の電圧変動はなく、ノイズは出力されない。
上記ステージ２と同様に、他のステージにおいても、各時刻において対応するクロックが入力される毎に、入力データのシフト動作が行われる。
【００７３】
上述したように、本実施形態は、クランプ回路ＣＬＰＡが設けられているため、自身が駆動パルスを出力するタイミングでないときに、クロックが入力されても、出力トランジスタＭ1のゲート電圧を接地電位とするので、出力タイミング以外に駆動パルスの信号線にノイズを発生することなく、液晶表示装置のちらつきなどを抑制するドライバを構成することができる。
また、本実施形態は、各クランプ用のトランジスタがクランプする必要な期間のみ、オン状態となるようパルス制御しているため、長期間オン状態となる余剰ストレスが印加されることがなく、信頼性を向上することができる。
また、本実施形態は、後段の駆動パルスを制御信号として入力する必要がないため、シフトレジスタにおける最終ステージをリセットするためのリセット信号処理（最終ステージには後段のステージが無いために必要）が必要なくなり、回路構成及び配線を簡易なものとすることができる。
【００７４】
また、上述した第１〜第３の実施形態によるシフトレジスタの回路構成は、ａ−Ｓi（アモルファスシリコン）ＴＦＴ（薄膜トランジスタ）のみでなく、多結晶シリコンＴＦＴのゲートドライバや単結晶シリコンのドライバＩＣ（集積回路）にも適用することが可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１，第２及び第３の実施形態によるシフトレジスタの構成例を示すブロック図である。
【図２】図１における第１の実施形態によるステージｎの回路の構成例を示す概念図である。
【図３】図２の第１（及び第２）の実施形態のステージの構成を用いた図１のシフトレジスタの動作を示す波形図である（横軸：時刻，縦軸：各ポイントの電圧レベル）。
【図４】図２のステージｎの構成を用いた図１のシフトレジスタにおけるシミュレーション結果の波形を示す図である（横軸：時刻，縦軸：波高値）。
【図５】フィールド単位における図１のシフトレジスタの動作を示すタイミングチャートである（横軸：時刻，縦軸：各ポイントの電圧レベル）。
【図６】図１における第２の実施形態によるステージｎの回路の構成例を示す概念図である。
【図７】図１における第３の実施形態によるステージｎの回路の構成例を示す概念図である。
【図８】第３の実施形態のステージの構成を用いた図１のシフトレジスタの動作を示す波形図である（横軸：時刻，縦軸：各ポイントの電圧レベル）。
【図９】液晶表示装置の構成例を示す概念図である。
【図１０】従来例によるシフトレジスタの構成を示すブロック図である。
【図１１】図１０の各ステージであるステージの回路構成を示す概念図である。
【図１２】図１０のシフトレジスタの動作例を示す波形図である（横軸：時刻，縦軸：各ポイントの電圧レベル）。
【図１３】図１０のシフトレジスタにおけるシミュレーション結果の波形を示す図である（横軸：時刻，縦軸：波高値）。
【符号の説明】
【００７６】
１，２，３，４，ｎ…ステージ（レジスタセル）
Ａ，Ｂ…接続点（点）
Ｃ1，Ｃ2…コンデンサ
Ｉn…端子
Ｍ1…出力トランジスタ
Ｍ2，Ｍ3，Ｍ4，Ｍ5，Ｍ6，Ｍ7，Ｍ8…トランジスタ（Ｎチャンネル型）
Ｍ15，Ｍ16，Ｍ17，Ｍ18…トランジスタ（Ｎチャンネル型）
Ｍout1，Ｍout2，Ｍout3，Ｍout4，Ｍoutn…端子
【図１】
2006309893.tif 000003
【図２】
2006309893.tif 000004
【図３】
2006309893.tif 000005
【図４】
2006309893.tif 000006
【図５】
2006309893.tif 000007
【図６】
2006309893.tif 000008
【図７】
2006309893.tif 000009
【図８】
2006309893.tif 000010
【図９】
2006309893.tif 000011
【図１０】
2006309893.tif 000012
【図１１】
2006309893.tif 000013
【図１２】
2006309893.tif 000014
【図１３】
2006309893.tif 000015