(57)【要約】【課題】画質の向上を実現し得る固体撮像装置を提供する。【解決手段】画素部１０とアナログ回路部１２とデジタル回路部１４と入出力回路部１６とを有する固体撮像装置であって、デジタル回路部は、第１導電型の半導体基板２０の第１の領域を囲う第２の領域に形成された第２導電型の第１のウェル４２ｃと、第１の領域に埋め込まれた第２導電型の第１の埋め込み拡散層４０ｃと、第１の領域の半導体基板の表面側に形成された第１導電型の第２のウェル４４ｂと、第２のウェル上に形成された第１のトランジスタ３８ｅとを有しており、入出力回路部は、第３の領域を囲う第４の領域に形成された第２導電型の第３のウェル４２ｄと、第３の領域に埋め込まれた第２導電型の第２の埋め込み拡散層４０ｄと、第３の領域の半導体基板の表面側に形成された第１導電型の第４のウェル４４ｃと、第４のウェル上に形成された第２のトランジスタ３８ｇとを有している。【選択図】  図２
2006032688.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に形成され、入射光を光電変換する光電変換手段を有する画素部と、前記画素部から出力されるアナログ信号を処理するアナログ回路部と、前記アナログ回路部から出力される信号をデジタル処理するデジタル回路部と、外部との間で信号の入出力を行う入出力回路部とを有する固体撮像装置であって、
前記デジタル回路部は、前記半導体基板の第１の領域を囲う第２の領域に形成された前記第１導電型と異なる第２導電型の第１のウェルと、前記第１の領域の前記半導体基板内部に埋め込んで形成され、側部において前記第１のウェルと接続された前記第２導電型の第１の埋め込み拡散層と、前記第１の領域の前記半導体基板の表面側に形成された前記第１導電型の第２のウェルと、前記第２のウェル上に形成された第１のトランジスタとを有しており、
前記入出力回路部は、前記半導体基板の第３の領域を囲う第４の領域に形成された前記第２導電型の第３のウェルと、前記第３の領域の前記半導体基板内部に埋め込んで形成され、側部において前記第３のウェルに接続された前記第２導電型の第２の埋め込み拡散層と、前記第３の領域の前記半導体基板の表面側に形成された前記第１導電型の第４のウェルと、前記第４のウェル上に形成された第２のトランジスタとを有している
ことを特徴とする固体撮像装置。
【請求項２】
請求項１記載の固体撮像装置において、
前記アナログ回路部は、前記半導体基板の第５の領域を囲う第６の領域に形成された前記第２導電型の第５のウェルと、前記第５の領域の前記半導体基板内部に埋め込んで形成され、側部において前記第５のウェルに接続された前記第２導電型の第３の埋め込み拡散層と、前記第３の領域の前記半導体基板の表面側に形成された前記第１導電型の第６のウェルと、前記第６のウェル上に形成された第３のトランジスタとを有している
ことを特徴とする固体撮像装置。
【請求項３】
請求項１記載の固体撮像装置において、
前記半導体基板の第５の領域を囲う第６の領域に形成された前記第２導電型の第５のウェルと、前記第５の領域の前記半導体基板内部に埋め込んで形成され、側部において前記第５のウェルと接続された前記第２導電型の第３の埋め込み拡散層と、前記第５の領域の前記半導体基板の表面側に形成された前記第１導電型の第６のウェルと、前記第６のウェル内に形成され、遮光された他の光電変換手段とを有する他の画素部を更に有する
ことを特徴とする固体撮像装置。
【請求項４】
第１導電型の半導体基板内に形成され、入射光を光電変換する光電変換手段を有する画素部と、前記画素部から出力されるアナログ信号を処理するアナログ回路部と、前記アナログ回路部から出力される信号をデジタル処理するデジタル回路部と、外部との間で信号の入出力を行う入出力回路部とを有する固体撮像装置であって、
前記デジタル回路部は、前記半導体基板内に形成された前記第１導電型と異なる第２導電型の第１のウェルと、前記第１のウェル内に形成された前記第１導電型の第２のウェルと、前記第２のウェル上に形成された第１のトランジスタとを有しており、
前記入出力回路部は、前記半導体基板内に形成された前記第２導電型の第３のウェルと、前記第３のウェル内に形成された前記第１導電型の第４のウェルと、前記第４のウェル上に形成された第２のトランジスタとを有している
ことを特徴とする固体撮像装置。
【請求項５】
請求項４記載の固体撮像装置において、
前記アナログ回路部は、前記半導体基板内に形成された前記第２導電型の第５のウェルと、前記第５のウェル内に形成された前記第１導電型の第６のウェルと、前記第６のウェル上に形成された第３のトランジスタとを有している
ことを特徴とする固体撮像装置。
【請求項６】
請求項４記載の固体撮像装置において、
前記半導体基板内に形成された前記第２導電型の第５のウェルと、前記第５のウェル内に形成された前記第１導電型の第６のウェルと、前記第６のウェル内に形成され、遮光された他の光電変換手段とを有する他の画素部を更に有する
ことを特徴とする固体撮像装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の固体撮像装置において、
前記第１のウェルと前記第３のウェルとが一体に形成されている
ことを特徴とする固体撮像装置。
【請求項８】
請求項１又は４記載の固体撮像装置において、
前記第１のウェル上に形成された第３のトランジスタと、
前記第３のウェル上に形成された第４のトランジスタとを更に有する
ことを特徴とする固体撮像装置。
【請求項９】
請求項２又は５記載の固体撮像装置において、
前記第５のウェル上に形成された第４のトランジスタを更に有する
ことを特徴とする固体撮像装置。
【請求項１０】
請求項３又は６記載の固体撮像装置において、
前記第６のウェル上に形成された第３のトランジスタを更に有する
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、特に画質を向上しうる固体撮像装置に関する。
【背景技術】
【０００２】
半導体を用いた固体撮像装置は、ＣＣＤと、ＣＭＯＳをベースとしたＣＭＯＳイメージセンサとに大別される。
【０００３】
ＣＭＯＳイメージセンサは、主として、フォトダイオードを有する画素がマトリクス状に形成されたピクセルアレイ部と、遮光された画素が形成されたブラックピクセルアレイ部と、ピクセルアレイ部から出力されるアナログ信号を処理するアナログ回路部と、アナログ回路部から出力される信号を処理するデジタル回路部と、外部との間で信号の入出力を行う入出力回路部とを有している。なお、ブラックピクセルアレイ部は、黒色の基準レベルを得るためのものである。
【０００４】
ＣＭＯＳイメージセンサは、ＣＣＤと比較して消費電力が非常に低いため、大きな注目を集めている。
【特許文献１】特開２００２−３２９８５４号公報
【特許文献２】特開平１１−３１７６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＣＭＯＳイメージセンサは、必ずしも良好な画質が得られなかった。
【０００６】
本発明の目的は、画質の向上を実現し得る固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、第１導電型の半導体基板内に形成され、入射光を光電変換する光電変換手段を有する画素部と、前記画素部から出力されるアナログ信号を処理するアナログ回路部と、前記アナログ回路部から出力される信号をデジタル処理するデジタル回路部と、外部との間で信号の入出力を行う入出力回路部とを有する固体撮像装置であって、前記デジタル回路部は、前記半導体基板の第１の領域を囲う第２の領域に形成された前記第１導電型と異なる第２導電型の第１のウェルと、前記第１の領域の前記半導体基板内部に埋め込んで形成され、側部において前記第１のウェルと接続された前記第２導電型の第１の埋め込み拡散層と、前記第１の領域の前記半導体基板の表面側に形成された前記第１導電型の第２のウェルと、前記第２のウェル上に形成された第１のトランジスタとを有しており、前記入出力回路部は、前記半導体基板の第３の領域を囲う第４の領域に形成された前記第２導電型の第３のウェルと、前記第３の領域の前記半導体基板内部に埋め込んで形成され、側部において前記第３のウェルに接続された前記第２導電型の第２の埋め込み拡散層と、前記第３の領域の前記半導体基板の表面側に形成された前記第１導電型の第４のウェルと、前記第４のウェル上に形成された第２のトランジスタとを有している固体撮像装置が提供される。
【０００８】
本発明の他の観点によれば、第１導電型の半導体基板内に形成され、入射光を光電変換する光電変換手段を有する画素部と、前記画素部から出力されるアナログ信号を処理するアナログ回路部と、前記アナログ回路部から出力される信号をデジタル処理するデジタル回路部と、外部との間で信号の入出力を行う入出力回路部とを有する固体撮像装置であって、前記デジタル回路部は、前記半導体基板内に形成された前記第１導電型と異なる第２導電型の第１のウェルと、前記第１のウェル内に形成された前記第１導電型の第２のウェルと、前記第２のウェル上に形成された第１のトランジスタとを有しており、前記入出力回路部は、前記半導体基板内に形成された前記第２導電型の第３のウェルと、前記第３のウェル内に形成された前記第１導電型の第４のウェルと、前記第４のウェル上に形成された第２のトランジスタとを有している固体撮像装置が提供される。
【発明の効果】
【０００９】
本発明によれば、デジタル回路部の第１導電型の第２のウェルが第２導電型の第１のウェルと第２導電型の第１の埋め込み拡散層とにより画素部から電気的に分離されており、入出力回路部の第１導電型の第４のウェルが第２導電型の第３のウェルと第２導電型の第２の埋め込み拡散層とにより画素部から電気的に分離されているため、ノイズの影響が画素部に及ぶのを防止することができる。しかも、画素部の光電変換手段の下に埋め込み拡散層等が形成されていないため、光電変換を高効率で行うことができる。従って、本発明によれば、高画質を実現しうる固体撮像装置を提供することができる。
【００１０】
また、本発明によれば、デジタル回路部の第１導電型の第２のウェルが第２導電型の第１のウェルにより画素部から電気的に分離されており、入出力回路部の第１導電型の第４のウェルが第２導電型の第３のウェルにより画素部から電気的に分離されているため、ノイズの影響が画素部に及ぶのを防止することができる。しかも、画素部の光電変換手段の下にウェルが形成されていないため、光電変換を高効率で行うことができる。従って、本発明によれば、高画質を実現しうる固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
［第１実施形態］
本発明の第１実施形態による固体撮像装置及びその製造方法を図１乃至図２０を用いて説明する。図１は、本実施形態による固体撮像装置を示す平面図である。図２は、本実施形態による固体撮像装置を示す断面図である。
【００１２】
（固体撮像装置）
まず、本実施形態による固体撮像装置を図１及び図２を用いて説明する。
【００１３】
図１に示すように、本実施形態による固体撮像装置は、主として、ピクセルアレイ部１０と、ブラックピクセルアレイ部１２と、アナログ回路部１４と、デジタル回路部１６と、及びＩ／Ｏ回路部（入出力回路部）１８を有している。
【００１４】
ピクセルアレイ部１０は、画像を取得するための領域であり、複数の画素がマトリクス状に形成されている。
【００１５】
ブラックピクセルアレイ部１２は、黒色の基準となる信号を取得するためのものである。ブラックピクセルアレイ部１２には、遮光膜５８（図２参照）等により遮光された画素が形成されている。
【００１６】
なお、ここでは、ブラックピクセルアレイ部１２の画素を遮光膜５８により遮光する場合を例に説明するが、ブラックピクセルアレイ部の画素は、ベタ状に形成された配線層により遮光されていてもよい。
【００１７】
アナログ回路部１４は、画素部から出力されるアナログ信号等を処理するためのものである。アナログ回路部１４には、例えば、受光信号を増幅するアンプ回路、信号の読み出しやノイズキャンセルを行う信号読み出し／ノイズキャンセル回路、アナログ信号をデジタル信号に変換するＡＤコンバータ等が形成されている。なお、信号読み出し／ノイズキャンセル回路においては、例えば、ＣＤＳ（Correlated Double Sampling）法によりノイズがキャンセルされる。
【００１８】
デジタル回路部１６には、アナログ回路部１４から出力される信号等をデジタル処理等するためのものである。デジタル回路部１６には、所定の信号処理を行うプロセッサ部、信号読み出しのタイミングを決定するタイミングジェネレータ、データを記憶するＳＲＡＭ回路等が形成されている。
【００１９】
Ｉ／Ｏ回路１８は、外部との間で信号の入出力を行うためのものである。
【００２０】
図２の紙面右側には、ピクセルアレイ部１０が示されている。ピクセルアレイ部１０の紙面左側には、ブラックピクセルアレイ部１２が示さされている。ブラックピクセルアレイ部１２の紙面左側には、アナログ回路部１４が示されている。アナログ回路部１４の紙面左側には、デジタル回路部１６が示されている。デジタル回路部１６の紙面左側には、Ｉ／Ｏ回路部１８が示されている。
【００２１】
ピクセルアレイ部１０のうちの紙面右側の領域１０Ｄは、フォトダイオード（光電変換素子）ＰＤ１が形成される領域を示しており、ピクセルアレイ部１０のうちの紙面左側の領域１０Ｎは、ＮＭＯＳトランジスタが形成される領域を示している。
【００２２】
ブラックピクセルアレイ部１２のうちの紙面右側の領域１２Ｄは、フォトダイオードＰＤ２が形成される領域を示しており、ブラックピクセルアレイ部１２のうちの紙面左側の領域１２Ｎは、ＮＭＯＳトランジスタが形成される領域を示している。
【００２３】
アナログ回路部１４のうちの紙面右側の領域１４Ｐは、ＰＭＯＳトランジスタが形成される領域を示しており、アナログ回路部１４のうちの紙面左側の領域１４Ｎは、ＮＭＯＳトランジスタが形成される領域を示している。
【００２４】
デジタル回路部１６のうちの紙面右側の領域１６Ｐは、ＰＭＯＳトランジスタが形成される領域を示しており、デジタル回路部１６のうちの紙面左側の領域１６Ｎは、ＮＭＯＳトランジスタが形成される領域を示している。
【００２５】
Ｉ／Ｏ回路部１８のうちの紙面右側の領域１８Ｐは、ＰＭＯＳトランジスタが形成される領域を示しており、Ｉ／Ｏ回路部１８のうちの紙面左側の領域１８Ｎは、ＮＭＯＳトランジスタが形成される領域を示している。
【００２６】
Ｐ型の半導体基板２０の表面には、素子領域を画定する素子分離領域２２が形成されている。
【００２７】
ピクセルアレイ部１０のうちのフォトダイオードが形成される領域１０Ｄには、半導体基板２０内にＮ型の不純物拡散領域２４ａが形成されている。Ｎ型の不純物拡散領域２４ａはフォトダイオードＰＤ１を構成するものである。Ｎ型の不純物拡散領域２４ａが形成された素子領域の表面には、Ｐ型の不純物拡散層２６が形成されている。Ｐ型の不純物拡散層２６上には、シリコン酸化膜３０ａ、３４が形成されている。
【００２８】
ピクセルアレイ部１０のうちのＮＭＯＳトランジスタが形成される領域１０Ｎには、Ｐ型のウェル２８ａが形成されている。Ｐ型ウェル２８ａ上には、ゲート絶縁膜３０ａを介してゲート電極３２が形成されている。ゲート電極３２の両側の半導体基板２０内には、Ｎ型の低濃度拡散層が形成されている。ゲート電極３２の側壁部分には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成されたゲート電極３２の両側の半導体基板２０内には、Ｎ型の高濃度拡散層が形成されている。Ｎ型の低濃度拡散層とＮ型の高濃度拡散層とによりＬＤＤ構造のソース／ドレイン拡散層３６ｎが構成されている。こうして、ゲート電極３２とソース／ドレイン拡散層３６ｎとを有するＮＭＯＳトランジスタ３８ａが構成されている。ＮＭＯＳトランジスタ３８ａは、例えばピクセルアレイ部１０の読出回路の一部を構成している。
【００２９】
ブラックピクセルアレイ部１２の半導体基板２０内には、Ｎ型の埋め込み拡散層４０ａが埋め込まれている。半導体基板２０表面と埋め込み拡散層４０ａとの間の領域を囲うようにＮ型のウェル４２ａが形成されている。Ｎ型ウェル４２ａとＮ型の埋め込み拡散層４０ａとは、Ｎ型の埋め込み拡散層４０ａの側部において互いに接続されている。埋め込み拡散層４０ａとＮ型ウェル４２ａとにより囲まれた領域内には、Ｐ型のウェル２８ｂが形成されている。Ｐ型ウェル２８ｂは、ＮＭＯＳトランジスタが形成される領域１２Ｎのみならず、フォトダイオードが形成される領域１２Ｄにも形成されている。Ｐ型ウェル２８ｂは、Ｎ型の埋め込み拡散層４０ａとＮ型ウェル４２ａとによりピクセルアレイ部１０から電気的に分離されている。このような構造は、トリプルウェル構造と称されている。
【００３０】
ブラックピクセルアレイ部１２のうちのフォトダイオードが形成される領域１２Ｄには、Ｐ型ウェル２８ｂ内にＮ型の不純物拡散領域２４ｂが形成されている。Ｎ型の不純物拡散領域２４ｂが形成された素子領域の表面には、Ｐ型の不純物拡散層２６が形成されている。Ｐ型の不純物拡散層２６上には、シリコン酸化膜３０ａ、３４が形成されている。
【００３１】
ブラックピクセルアレイ部１２のうちのＮＭＯＳトランジスタが形成される領域１２Ｎには、Ｐ型ウェル２８ｂ上にゲート絶縁膜３０ａを介してゲート電極３２が形成されている。ゲート電極３２の両側の半導体基板２０内には、Ｎ型の低濃度拡散層が形成されている。ゲート電極３２の側壁部分には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成されたゲート電極３２の両側の半導体基板２０内には、Ｎ型の高濃度拡散層が形成されている。Ｎ型の低濃度拡散層とＮ型の高濃度拡散層とによりＬＤＤ構造のソース／ドレイン拡散層３６ｎが構成されている。こうして、ゲート電極とソース／ドレイン拡散層３６ｎとを有するＮＭＯＳトランジスタ３８ｂが構成されている。ＮＭＯＳトランジスタ３８ｂは、例えばブラックピクセルアレイ部１２の読出回路の一部を構成している。
【００３２】
アナログ回路部１４のうちのＮＭＯＳトランジスタが形成される領域１４Ｎには、半導体基板２０内にＮ型の埋め込み拡散層４０ｂが埋め込まれている。半導体基板２０表面と埋め込み拡散層４０ｂとの間の領域を囲うようにＮ型のウェル４２ｂが形成されている。Ｎ型ウェル４２ｂは、ＮＭＯＳトランジスタが形成される素子領域１４Ｎのみならず、ＰＭＯＳトランジスタが形成される領域１４Ｐにも形成されている。Ｎ型ウェル４２ｂと埋め込み拡散層４０ｂとは、埋め込み拡散層４０ｂの側部において互いに接続されている。埋め込み拡散層４０ｂとＮ型ウェル４２ｂとにより囲まれた領域内には、Ｐ型ウェル４４ａが形成されている。Ｐ型ウェル４４ａは、埋め込み拡散層４０ｂとＮ型ウェル４２ｂとによりピクセルアレイ部１０から電気的に分離されている。
【００３３】
Ｐ型ウェル４４ａ上には、ゲート絶縁膜３０ｂを介してゲート電極３２が形成されている。ゲート電極３２の両側の半導体基板２０内には、Ｎ型の低濃度拡散層が形成されている。ゲート電極３２の側壁部分には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成されたゲート電極３２の両側の半導体基板２０内には、Ｎ型の高濃度拡散層が形成されている。Ｎ型の低濃度拡散層とＮ型の高濃度拡散層とによりＬＤＤ構造のソース／ドレイン拡散層３６ｎが構成されている。こうして、ゲート電極３２とソース／ドレイン拡散層３６ｎとを有するＮＭＯＳトランジスタ３８ｃが構成されている。
【００３４】
ＰＭＯＳトランジスタが形成される領域１４ＰにおけるＮ型ウェル４２ｂ上には、ゲート絶縁膜３０ｂを介してゲート電極３２が形成されている。ゲート電極３２の両側の半導体基板２０内には、Ｐ型の低濃度拡散層が形成されている。ゲート電極３２の側壁部分には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成されたゲート電極３２の両側の半導体基板２０内には、Ｐ型の高濃度拡散層が形成されている。Ｐ型の低濃度拡散層とＰ型の高濃度拡散層とによりＬＤＤ構造のソース／ドレイン拡散層３６ｐが構成されている。こうして、ゲート電極３２とソース／ドレイン拡散層３６ｐとを有するＰＭＯＳトランジスタ３８ｄが構成されている。ＮＭＯＳトランジスタ３８ｃとＰＭＯＳトランジスタ３８ｄとによりＣＭＯＳ回路が構成されている。
【００３５】
デジタル回路部１６のうちのＮＭＯＳトランジスタが形成される領域１６Ｎには、半導体基板２０内にＮ型の埋め込み拡散層４０ｃが埋め込まれている。半導体基板２０表面と埋め込み拡散層４０ｃとの間の領域を囲うようにＮ型のウェル４２ｃが形成されている。Ｎ型ウェル４２ｃは、ＮＭＯＳトランジスタが形成される素子領域１６Ｎのみならず、ＰＭＯＳトランジスタが形成される領域１６Ｐにも形成されている。埋め込み拡散層４０ｃとＮ型ウェル４２ｃとは、埋め込み拡散層４０ｃの側部において互いに接続されている。埋め込み拡散層４０ｃとＮ型ウェル４２ｃとにより囲まれた領域内には、Ｐ型ウェル４４ｂが形成されている。Ｐ型ウェル４４ｂは、埋め込み拡散層４０ｃとＮ型ウェル４２ｃとによりピクセルアレイ部１０から電気的に分離されている。
【００３６】
Ｐ型ウェル４４ｂ上には、ゲート絶縁膜３０ｂを介してゲート電極３２が形成されている。ゲート電極３２の両側の半導体基板２０内には、Ｎ型の低濃度拡散層が形成されている。ゲート電極３２の側壁部分には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成されたゲート電極３２の両側の半導体基板２０内には、Ｎ型の高濃度拡散層が形成されている。Ｎ型の低濃度拡散層とＮ型の高濃度拡散層とによりＬＤＤ構造のソース／ドレイン拡散層３６ｎが構成されている。こうして、ゲート電極３２とソース／ドレイン拡散層３６ｎとを有するＮＭＯＳトランジスタ３８ｅが構成されている。
【００３７】
デジタル回路部１６のうちのＰＭＯＳトランジスタが形成される領域１６Ｐには、Ｎ型ウェル４２ｃ上にゲート絶縁膜３０ｂを介してゲート電極３２が形成されている。ゲート電極３２の両側の半導体基板２０内には、Ｐ型の低濃度拡散層が形成されている。ゲート電極３２の側壁部分には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成されたゲート電極３２の両側の半導体基板２０内には、Ｐ型の高濃度拡散層が形成されている。Ｐ型の低濃度拡散層とＰ型の高濃度拡散層とによりＬＤＤ構造のソース／ドレイン拡散層３６ｐが構成されている。こうして、ゲート電極３２とソース／ドレイン拡散層３６ｐとを有するＰＭＯＳトランジスタ３８ｆが構成されている。ＮＭＯＳトランジスタ３８ｅとＰＭＯＳトランジスタ３８ｆとによりＣＭＯＳ回路が構成されている。
【００３８】
Ｉ／Ｏ回路部１８のうちのＮＭＯＳトランジスタが形成される領域１８Ｎには、半導体基板２０内にＮ型の埋め込み拡散層４０ｄが埋め込まれている。半導体基板２０表面と埋め込み拡散層４０ｄとの間の領域を囲うようにＮ型のウェル４２ｄが形成されている。Ｎ型ウェル４２ｄは、ＮＭＯＳトランジスタ１８Ｎが形成される領域のみならず、ＰＭＯＳトランジスタが形成される領域１８Ｐにも形成されている。Ｎ型ウェル４２ｄとＮ型の埋め込み拡散層４０ｄとは、埋め込み拡散層４０ｄの側部において互いに接続されている。Ｎ型の埋め込み拡散層４０ｄとＮ型ウェル４２ｄとにより囲まれた領域内には、Ｐ型ウェル４４ｃが形成されている。Ｐ型ウェル４４ｃは、埋め込み拡散層４０ｄとＮ型ウェル４２ｄとによりピクセルアレイ部１０から電気的に分離されている。
【００３９】
Ｐ型ウェル４４ｃ上には、ゲート絶縁膜３０ａを介してゲート電極３２が形成されている。ゲート電極３２の両側の半導体基板２０内には、Ｎ型の低濃度拡散層が形成されている。ゲート電極３２の側壁部分には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成されたゲート電極３２の両側の半導体基板２０内には、Ｎ型の高濃度拡散層が形成されている。Ｎ型の低濃度拡散層とＮ型の高濃度拡散層とによりＬＤＤ構造のソース／ドレイン拡散層３６ｎが構成されている。こうして、ゲート電極３２とソース／ドレイン拡散層３６ｎとを有するＮＭＯＳトランジスタ３８ｇが構成されている。
【００４０】
Ｉ／Ｏ回路部１８のうちのＰＭＯＳトランジスタが形成される領域１８Ｐには、Ｎ型ウェル４２ｄ上にゲート絶縁膜３０ａを介してゲート電極３２が形成されている。ゲート電極３２の側壁部分には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成されたゲート電極３２の両側の半導体基板２０内には、Ｐ型のソース／ドレイン拡散層３６ｐが構成されている。こうして、ゲート電極３２とソース／ドレイン拡散層３６ｐとを有するＰＭＯＳトランジスタ３８ｈが構成されている。ＮＭＯＳトランジスタ３８ｇとＰＭＯＳトランジスタ３８ｈとによりＣＭＯＳ回路が構成されている。
【００４１】
ソース／ドレイン拡散層３６ｎ、３６ｐ上には、金属シリサイドより成るソース／ドレイン電極４６ａが形成されている。また、ゲート電極３２の上面にも、金属シリサイド膜４６ｂが形成されている。
【００４２】
フォトダイオードＰＤ１、ＰＤ２、ＮＭＯＳトランジスタ３８ａ〜３８ｃ、３８ｅ、３８ｇ及びＰＭＯＳトランジスタ３８ｄ、３８ｆ、３８ｈ等が形成された半導体基板２０上には、層間絶縁膜４８が形成されている。
【００４３】
層間絶縁膜４８には、ソース／ドレイン電極４６ａに達するコンタクトホール５０ａと、ゲート電極３２に達するコンタクトホール５０ｂとがそれぞれ形成されている。
【００４４】
コンタクトホール５０ａ、５０ｂ内には、導体プラグ５２が埋め込まれている。
【００４５】
導体プラグ５２が埋め込まれた層間絶縁膜４８上には、導体プラグ５２に接続された配線５４が形成されている。
【００４６】
配線５４が形成された層間絶縁膜４８上には、他の配線と他の層間絶縁膜５６とが複数層に亘って形成されている。
【００４７】
層間絶縁膜５６上には、遮光膜５８が形成されている。遮光膜５８には、ピクセルアレイ部１０のうちのフォトダイオードが形成された領域１０Ｄを開口する開口部６０が形成されている。ブラックピクセルアレイ部１２のフォトダイオードＰＤ２は、遮光膜５８により遮光されている。
【００４８】
このように、本実施形態では、ブラックピクセルアレイ部１２、アナログ回路部１４、デジタル回路部１６及びＩ／Ｏ回路部１８において、いわゆるトリプルウェル構造が採用されている。即ち、本実施形態では、ブラックピクセルアレイ部１２のＰ型ウェル２８ｂがＮ型ウェル４２ａとＮ型埋め込み拡散層４０ａとによりピクセルアレイ部１０から電気的に分離されており、アナログ回路部１４のＰ型ウェル４４ａがＮ型ウェル４２ｂとＮ型埋め込み拡散層４０ｂとによりピクセルアレイ部１０から電気的に分離されており、デジタル回路部１６のＰ型ウェル４４ｂがＮ型ウェル４２ｃとＮ型埋め込み拡散層４０ｃとによりピクセルアレイ部１０から電気的に分離されており、Ｉ／Ｏ回路部１８のＰ型ウェル４４ｃがＮ型ウェル４２ｄとＮ型ウェル４０ｄとによりピクセルアレイ部１０から電気的に分離されている。
【００４９】
ブラックピクセルアレイ部１２のＰ型ウェル２８ｂをＮ型ウェル４２ａとＮ型埋め込み拡散層４０ａとによりピクセルアレイ部１０から電気的に分離しているのは、ピクセルアレイ部１０に比較的強い光が入射した際にブラックピクセルアレイ部１２に電荷が流れ込むのを防止し、安定した基準信号を得るためである。
【００５０】
アナログ回路部１４のＰ型ウェル４４ａをＮ型ウェル４２ｂとＮ型埋め込み拡散層４０ｂとによりピクセルアレイ部１０から電気的に分離しているのは、アナログ回路部１４にノイズが入り込むのを防止するとともに、アナログ回路部１４において発生するノイズが他の構成要素に悪影響を及ぼすのを防止するためである。
【００５１】
デジタル回路部１６のＰ型ウェル４４ｂをＮ型ウェル４２ｃとＮ型埋め込み拡散層４０ｃとによりピクセルアレイ部１０から電気的に分離しているのは、デジタル回路部１６にノイズが入り込むのを防止するとともに、デジタル回路部１６において発生するノイズが他の構成要素に悪影響を及ぼすのを防止するためである。
【００５２】
Ｉ／Ｏ回路部１８のＰ型ウェル４４ｃをＮ型ウェル４２ｄとＮ型埋め込み拡散層４０ｄとによりピクセルアレイ部１０から電気的に分離しているのは、Ｉ／Ｏ回路部１８にノイズが入り込むのを防止するとともに、外部からＩ／Ｏ回路部１８に入り込んでくるノイズや、Ｉ／Ｏ回路部１８において発生するノイズが、他の構成要素に悪影響を及ぼすのを防止するためである。
【００５３】
なお、ピクセルアレイ部１０に、いわゆるトリプルウェル構造を採用していないのは、以下のような理由によるものである。
【００５４】
即ち、フォトダイオードＰＤ１において光電変換が高効率で行われるためには、外部からの光がフォトダイオードＰＤ１に入射した際に、空乏層が半導体基板２０の深い領域まで十分に伸びることが重要である。フォトダイオードＰＤ１を構成するＮ型の不純物拡散領域２４をＰ型ウェル内に形成した場合には、Ｐ型ウェルの不純物濃度が半導体基板２０の不純物濃度より高いため、フォトダイオードＰＤ１に光が入射した際に空乏層が伸びにくくなってしまう。また、形成するＰ型ウェルの不純物濃度を低めに設定して空乏層を伸びやすくしたとしても、Ｐ型ウェルの下に形成されるＮ型の埋め込み拡散層により、空乏層の伸びが阻害されてしまう。従って、ピクセルアレイ部１０においてトリプルウェル構造を採用した場合には、高画質を実現することが極めて困難となる。
【００５５】
このような理由により、ピクセルアレイ部１０においてはトリプルウェル構造を採用せず、ブラックピクセルアレイ部１２、アナログ回路部１４、デジタル回路部１６及びＩ／Ｏ回路部１８においてトリプルウェル構造を採用することにより、ピクセルアレイ部１０がノイズの影響を受けにくいようにしている。
【００５６】
本実施形態による固体撮像装置は、ピクセルアレイ部１０においてはトリプルウェル構造が採用されていない一方、ブラックピクセルアレイ部１２、アナログ回路部１４、デジタル回路部１６及びＩ／Ｏ回路部１８においてトリプルウェル構造が採用されていることに主な特徴がある。
【００５７】
本実施形態によれば、ブラックピクセルアレイ部１２、アナログ回路部１４、デジタル回路部１６及びＩ／Ｏ回路部１８においてトリプルウェル構造が採用されているため、ノイズの影響がピクセルアレイ部１０に及ぶのを防止することができる。しかも、ピクセルアレイ部１０においてはトリプルウェル構造が採用されていないため、ピクセルアレイ部１０のフォトダイオードにおいて光電変換を高効率で行うことができる。従って、本実施形態によれば、高画質を実現しうる固体撮像装置を提供することができる。
【００５８】
なお、特許文献１には、ピクセルアレイ部の画素に強い光が入射した際に、ブラックピクセルアレイ部に電荷が流れ込むのを防止することにより、黒レベルの安定化を図る技術が開示されている。しかし、単に黒レベルを安定化するだけでは、画質の飛躍的な向上を実現することは困難である。アナログ回路部、デジタル回路部及び入出力回路部にトリプルウェル構造を採用することにより、画質の飛躍的な向上を実現しうる本願発明の技術は引用文献１には一切開示も示唆もされていない。
【００５９】
（固体撮像装置の製造方法）
次に、本実施形態による固体撮像装置の製造方法を図３乃至図２０を用いて説明する。図３乃至図２０は、本実施形態による固体撮像装置の製造方法を示す工程断面図である。
【００６０】
まず、図３に示すように、Ｐ型の半導体基板２０を用意する。半導体基板２０としては、例えば、シリコン基板上に１１μｍのシリコン層をエピタキシャル成長して成るエピタキシャル基板を用いる。半導体基板１０の比抵抗は、例えば１０Ω・ｃｍとする。
【００６１】
次に、半導体基板２０に深さ２５０ｎｍ程度のトレンチ６２を形成する。この後、全面に、シリコン酸化膜を形成する。この後、例えばＣＭＰ法により半導体基板２０の表面が露出するまでシリコン酸化膜を研磨する。こうして、トレンチ６２内にシリコン酸化膜より成る素子分離領域２２が埋め込まれる。こうして、ＳＴＩ法（Shallow Trench Isolation）により、素子分離領域２２が形成される。
【００６２】
次に、図４に示すように、全面に、スピンコート法により、フォトレジスト膜６４を形成する。
【００６３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６４をパターニングする。これにより、ブラックピクセルアレイ部１２を開口する開口部６６ａと、アナログ回路部１４のＮＭＯＳトランジスタが形成される領域１４Ｎを開口する開口部６６ｂと、デジタル回路部１６のＮＭＯＳトランジスタが形成される領域１６Ｎを開口する開口部６６ｃと、Ｉ／Ｏ回路部１８のＮＭＯＳトランジスタが形成される領域１８Ｎを開口する開口部６６ｄとが、フォトレジスト６４に形成される。
【００６４】
次に、イオン注入法により、フォトレジスト膜６４をマスクとして、Ｎ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリン（Ｐ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを１ＭｅＶ、ドーズ量を１×１０１３〜５×１０１３ｃｍ−２とする。こうして、半導体基板２０内にＮ型の埋め込み拡散層４０ａ〜４０ｄが埋め込まれる。埋め込み拡散層４０ａ〜４０ｄは、半導体基板２０の表面から１〜１．５μｍ程度の深さの領域に埋め込まれる。この後、フォトレジスト膜６４を剥離する。
【００６５】
次に、図５に示すように、全面に、スピンコート法により、フォトレジスト膜６８を形成する。
【００６６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６８をパターニングする。これにより、アナログ回路部１４のＮＭＯＳトランジスタが形成される領域１４Ｎを開口する開口部７０ａと、デジタル回路部１６のＮＭＯＳトランジスタが形成される領域１６Ｎを開口する開口部７０ｂと、Ｉ／Ｏ回路部１８のＮＭＯＳトランジスタが形成される領域１８Ｎを開口する開口部７０ｃとが、フォトレジスト膜６８に形成される。
【００６７】
次に、イオン注入法により、フォトレジスト膜６８をマスクとして、Ｐ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを３００〜５００ｋｅＶ、ドーズ量を１×１０１３〜５×１０１３ｃｍ−２とする。こうして、Ｐ型のウェル４４ａ〜４４ｃが形成される。
【００６８】
なお、フォトレジスト膜６８を剥離する前に、フォトレジスト膜６８をマスクとして半導体基板２０内にドーパント不純物を導入することにより、ＮＭＯＳトランジスタ３８ｃ、３８ｅ、３８ｇ（図２参照）の閾値電圧を制御するための閾値電圧制御層（図示せず）を形成してもよい。かかる閾値電圧制御層を形成する場合には、イオン注入法により、フォトレジスト膜６８をマスクとしてＰ型のドーパント不純物を半導体基板２０の比較的浅い領域に導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶ以下、ドーズ量を１×１０１２〜７×１０１２ｃｍ−２とする。この後、フォトレジスト膜６８を剥離する。
【００６９】
次に、図６に示すように、全面に、スピンコート法により、フォトレジスト膜７２を形成する。
【００７０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７２をパターニングする。こうして、フォトレジスト膜７２に、埋め込み拡散層４０ａ〜４０ｄが形成された領域の周縁部を開口する開口部７４ａ〜７４ｄが形成される。この際、埋め込み拡散層４０ｂが形成された領域の周縁部を開口する開口部７４ｂは、アナログ回路部１４のＰＭＯＳトランジスタが形成される領域１４Ｐをも開口するように形成する。また、埋め込み拡散層４０ｃが形成された領域の周縁部を開口する開口部７４ｃは、デジタル回路部１６のＰＭＯＳトランジスタが形成される領域１６Ｐをも開口するように形成する。また、埋め込み拡散層４０ｄが形成された領域の周縁部を開口する開口部７４ｄは、Ｉ／Ｏ回路部１８のＰＭＯＳトランジスタが形成される領域１８Ｐをも開口するように形成する。
【００７１】
次に、イオン注入法により、フォトレジスト膜７２をマスクとして、Ｎ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリン（Ｐ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを５００〜７００ｋｅＶとし、ドーズ量を１×１０１３〜５×１０１３ｃｍ−２とする。こうして、ブラックピクセルアレイ部１２、アナログ回路部１４、デジタル回路部１６及びＩ／Ｏ回路部１８に、Ｎ型ウェル４２ａ〜４２ｄが形成される。Ｎ型ウェル４２ａ〜４２ｄとＮ型の埋め込み拡散層４０ａ〜４０ｄとは、Ｎ型の埋め込み拡散層４０ａ〜４０ｄの側部において互いに接続される。
【００７２】
なお、フォトレジスト膜７２を剥離する前に、フォトレジスト膜７２をマスクとして半導体基板２０内にドーパント不純物を導入することにより、ＰＭＯＳトランジスタ３８ｄ、３８ｆ、３８ｈ（図２参照）の閾値電圧を制御するための閾値電圧制御層（図示せず）を形成してもよい。かかる閾値電圧制御層を形成する場合には、イオン注入法により、フォトレジスト膜７２をマスクとしてＮ型のドーパント不純物を半導体基板２０の比較的浅い領域に導入する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを２００ｋｅＶ以下、ドーズ量を１×１０１２〜５×１０１２ｃｍ−２とする。この後、フォトレジスト膜７２を剥離する。
【００７３】
次に、図７に示すように、全面に、スピンコート法により、フォトレジスト膜７６を形成する。
【００７４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７６をパターニングする。こうして、フォトレジスト膜７６に、ピクセルアレイ部１０のＮＭＯＳトランジスタが形成される領域１０Ｎを開口する開口部７８ａと、ブラックピクセルアレイ部１４を開口する開口部７８ｂとが形成される。
【００７５】
次に、イオン注入法により、フォトレジスト膜７６をマスクとして、Ｐ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを３００〜５００ｋｅＶ、ドーズ量を１×１０１３〜５×１０１３ｃｍ−２とする。こうして、ピクセルアレイ部１０のＮＭＯＳトランジスタが形成される領域１０ＮにＰ型のウェル２８ａが形成される。また、ブラックピクセルアレイ部１２のうちのＮ型ウェル４２ａ及び埋め込み拡散層２８ｂにより囲まれた領域内に、Ｐ型のウェル２８ｂが形成される。
【００７６】
なお、フォトレジスト膜７６を剥離する前に、フォトレジスト膜７６をマスクとしてドーパント不純物を半導体基板２０内に導入することにより、ＮＭＯＳトランジスタ３８ａ、３８ｂ（図２参照）の閾値電圧を制御するための閾値電圧制御層（図示せず）を形成してもよい。かかる閾値電圧制御層を形成する場合には、イオン注入法により、フォトレジスト膜７６をマスクとしてＰ型のドーパント不純物を半導体基板２０の比較的浅い領域に導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶ、ドーズ量を２×１０１２〜７×１０１２ｃｍ−２とする。この後、フォトレジスト膜７６を剥離する。
【００７７】
次に、図８に示すように、全面に、スピンコート法により、フォトレジスト膜８０を形成する。
【００７８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜８０をパターニングする。これにより、フォトレジスト膜８０に、ピクセルアレイ部１０のフォトダイオードＰＤ１を形成する領域を開口する開口部８２ａと、ブラックピクセルアレイ部１２のフォトダイオードＰＤ２を形成する領域を開口する開口部８２ｂとが形成される。
【００７９】
次に、イオン注入法により、フォトレジスト膜８０をマスクとして、Ｎ型のドーパント不純物を導入する。ドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば、加速エネルギーを３００〜５００ｋｅＶ、ドーズ量を１×１０１２〜５×１０１２ｃｍ−２とする。こうして、フォトダイオードＰＤ１、ＰＤ２を構成するＮ型の不純物拡散領域２４ａ、２４ｂが形成される。
【００８０】
なお、イオン注入を複数回に亘って行うことによりＮ型の不純物拡散領域２４ａ、２４ｂを形成してもよい。この場合、例えば第１回目のイオン注入条件は、加速エネルギーを３００〜５００ｋｅＶ、ドーズ量を１×１０１２〜５×１０１２ｃｍ−２とする。第２回目のイオン注入条件は、例えば、加速エネルギーを１００ｋｅＶ程度、ドーズ量を１×１０１２〜５×１０１２ｃｍ−２とする。このようにしてＮ型の不純物拡散領域２４ａ、２４ｂを形成してもよい。この後、フォトレジスト膜８０を剥離する。
【００８１】
次に、図９に示すように、全面に、熱酸化法により、例えば膜厚５〜８ｎｍのゲート絶縁膜３０を形成する。
【００８２】
次に、図１０に示すように、全面に、スピンコート法により、フォトレジスト膜８４を形成する。
【００８３】
次に、フォトリソグラフィ技術を用い、アナログ回路部が形成される領域１４及びデジタル回路部が形成される領域１６を露出する開口部８６を、フォトレジスト膜８４に形成する。
【００８４】
次に、フォトレジスト膜８４をマスクとして、開口部８６内に露出しているゲート絶縁膜３０をエッチング除去する。エッチング液としては、例えばフッ酸を用いる。この後、フォトレジスト膜８４を剥離する。
【００８５】
次に、熱酸化法により、半導体基板２０の露出している表面にゲート絶縁膜３０ｂを形成するとともに、既に形成されているゲート絶縁膜３０を厚くさせる。熱酸化の条件は、半導体基板２０表面が露出している部分に３ｎｍの熱酸化膜が形成されるような条件とする。こうして、アナログ回路部１４及びデジタル回路部１６には、例えば３ｎｍのゲート絶縁膜３０ｂが形成される。ピクセルアレイ部１０、ブラックピクセルアレイ部１２及びＩ／Ｏ回路部１８には、予めゲート絶縁膜３０が形成されていたため、ピクセルアレイ部１０、ブラックピクセルアレイ部１２及びＩ／Ｏ回路部１８におけるゲート絶縁膜３０ａの膜厚は、例えば８〜１０ｎｍ程度となる（図１１参照）。
【００８６】
次に、図１２に示すように、全面に、例えば膜厚１５０〜２００ｎｍのポリシリコン膜３２を形成する。
【００８７】
次に、図１３に示すように、フォトリソグラフィ技術を用い、ポリシリコン膜３２をパターニングする。これにより、ポリシリコンより成るゲート電極３２が形成される。
【００８８】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８９】
次に、ＮＭＯＳトランジスタが形成される領域１０Ｎ、１２Ｎ、１４Ｎ、１６Ｎ、１８Ｎを開口する開口部（図示せず）を、フォトレジスト膜に形成する。
【００９０】
次に、イオン注入法により、フォトレジスト膜及びゲート電極３２をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に注入する。ドーパント不純物としては、例えば砒素（Ａｓ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを１５ｋｅＶ以下、ドーズ量を２×１０１４〜７×１０１４ｃｍ−２とする。こうして、ゲート電極３２の両側の半導体基板２０内に、Ｎ型の低濃度拡散層３５ｎが形成される。この後、フォトレジスト膜を剥離する。
【００９１】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９２】
次に、ＰＭＯＳトランジスタが形成される領域１４Ｐ、１６Ｐを開口する開口部（図示せず）を、フォトレジスト膜に形成する。
【００９３】
次に、イオン注入法により、フォトレジスト膜及びゲート電極３２をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。ドーパント不純物としては、例えばＢＦ２＋を用いる。イオン注入条件は、例えば、加速エネルギーを１５ｋｅＶ以下、ドーズ量を２×１０１４〜７×１０１４ｃｍ−２とする。こうして、ゲート電極３２の両側の半導体基板２０内に、Ｐ型の低濃度拡散層３５ｐが形成される。この後、フォトレジスト膜を剥離する。
【００９４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９５】
次に、フォトダイオードが形成される領域１０Ｄ、１２Ｄを開口する開口部（図示せず）を、フォトレジスト膜に形成する。
【００９６】
次に、イオン注入法により、フォトレジスト膜をマスクとして、半導体基板２０内にＰ型のドーパント不純物を導入する。ドーパント不純物としては、例えばボロン（Ｂ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを１５ｋｅＶ、ドーズ量を１×１０１３〜５×１０１３ｃｍ−２とする。こうして、フォトダイオードが形成される領域１０Ｄ、１２Ｄにおける半導体基板２０表面にＰ型の不純物拡散層２６が形成される。この後、フォトレジスト膜を剥離する。
【００９７】
次に、図１５に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜３４を形成する。シリコン酸化膜３４は、ゲート電極３２の側壁部分に形成されるサイドウォール絶縁膜となるものである。また、シリコン酸化膜３４は、金属シリサイド膜４６ａ、４６ｂを形成すべきでない領域を保護するための保護膜としても機能するものである。
【００９８】
次に、図１６に示すように、全面に、スピンコート法により、フォトレジスト膜８８を形成する。
【００９９】
次に、フォトリソグラフィ技術により、フォトレジスト膜８８をパターニングする。これにより、金属シリサイド膜４６ａ、４６ｂ（図２参照）を形成すべきでない領域を覆うようにフォトレジスト膜８８が形成される。
【０１００】
次に、フォトレジスト膜８８をマスクとして、シリコン酸化膜３４を異方性エッチングする。これにより、ゲート電極３２の側壁部分にシリコン酸化膜３４より成るサイドウォール絶縁膜が形成される。金属シリサイド膜４６ａ、４６ｂが形成されるべきでない領域には、シリコン酸化膜３４が残存する。この後、フォトレジスト膜８８を剥離する。
【０１０１】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０２】
次に、ＮＭＯＳトランジスタが形成される領域１０Ｎ、１２Ｎ、１４Ｎ、１６Ｎ、１８Ｎを開口する開口部（図示せず）を、フォトレジスト膜に形成する。
【０１０３】
次に、イオン注入法により、フォトレジスト膜及びゲート電極３２をマスクとして、Ｎ型のドーパント不純物を注入する。ドーパント不純物としては、例えばリン（Ｐ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを２０ｋｅＶ以下、ドーズ量を１×１０１５〜５×１０１５ｃｍ−２とする。こうして、ゲート電極３２の両側の半導体基板２０内に、Ｎ型の高濃度拡散層が形成される。Ｎ型の低濃度拡散層３５ｎとＮ型の高濃度拡散層とによりＬＤＤ構造のソース／ドレイン拡散層３６ｎが構成される。この後、フォトレジスト膜を剥離する。
【０１０４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０５】
次に、ＰＭＯＳトランジスタが形成される領域１４Ｐ、１６Ｐ、１８Ｐを開口する開口部（図示せず）を、フォトレジスト膜に形成する。
【０１０６】
次に、イオン注入法により、フォトレジスト膜及びゲート電極３２をマスクとして、Ｐ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ＋）を用いる。イオン注入条件は、例えば、加速エネルギーを１０ｋｅＶ以下、ドーズ量を１×１０１５〜５×１０１５ｃｍ−２とする。こうして、ゲート電極３２の両側の半導体基板２０内に、Ｐ型の高濃度拡散層が形成される。アナログ回路部１４のＰＭＯＳトランジスタが形成される領域１４Ｐ及びデジタル回路部１６のＰＭＯＳトランジスタが形成される領域１６Ｐにおいては、Ｐ型の低濃度拡散層３５ｐとＰ型の高濃度拡散層とにより、ＬＤＤ構造のソース／ドレイン拡散層３６ｐが構成される。Ｉ／Ｏ回路部１８のＰＭＯＳトランジスタが形成される領域１８Ｐにおいては、Ｐ型の高濃度拡散層より成るソース／ドレイン拡散層３６ｐが形成される。この後、フォトレジスト膜を剥離する（図１７参照）。
【０１０７】
次に、例えばスパッタ法により、膜厚１０ｎｍのコバルト膜より成る金属膜を形成する。
【０１０８】
次に、熱処理を行うことにより、金属膜中のコバルト原子と半導体基板中のシリコン原子とを反応させる。これにより、コバルトシリサイドより成る金属シリサイド膜４６ａ、４６ｂが形成される。熱処理を行う際の雰囲気は、例えば窒素雰囲気とする。熱処理温度は、例えば５００℃とし、熱処理時間は、例えば３０秒とする。なお、ソース／ドレイン拡散層３６ｐ、３６ｎ表面に形成された金属シリサイド膜４６ａは、ソース／ドレイン電極として機能する。また、金属シリサイド膜４６ｂは、ゲート電極３２の表面にも形成される。
【０１０９】
なお、ここでは、金属膜としてコバルト膜を用いたが、金属膜はコバルト膜に限定されるものではない。例えば、金属膜としてチタン膜を用いてもよい。この場合には、チタンシリサイドより成る金属シリサイド膜が形成される。
【０１１０】
次に、未反応の金属膜をエッチング除去する（図１８参照）。
【０１１１】
次に、図１９に示すように、全面に、例えばプラズマＣＶＤ法により、膜厚１５００ｎｍのシリコン酸化膜４８を形成する。
【０１１２】
次に、例えばＣＭＰ法により、シリコン酸化膜の膜厚が１０００ｎｍ程度になるまでシリコン酸化膜４８の表面を研磨する。こうして、例えば膜厚１０００ｎｍのシリコン酸化膜４８より成る層間絶縁膜が形成される。
【０１１３】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極４６ａに達するコンタクトホール５０ａと、ゲート電極４６ｂに達するコンタクトホール５０ｂとを、層間絶縁膜４８に形成する。
【０１１４】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜を形成する。
【０１１５】
次に、例えばＣＭＰ法により、層間絶縁膜４８の表面が露出するまでタングステン膜を研磨する。これにより、コンタクトホール内に、例えばタングステンより成る導体プラグ５２が埋め込まれる。
【０１１６】
次に、例えばスパッタ法により、膜厚５００ｎｍのアルミニウム膜５４を形成する。
【０１１７】
次に、フォトリソグラフィ技術を用い、アルミニウム膜５４をパターニングする。これにより、アルミニウムより成る配線（第１金属配線層）５４が形成される。
【０１１８】
次に、層間絶縁膜５６を形成する工程、コンタクトホールを形成する工程、及び、配線を形成する工程を、順次繰り返す。こうして、層間絶縁膜５６や配線層等が複数層形成される。
【０１１９】
次に、層間絶縁膜５６上に遮光膜５８を形成する。
【０１２０】
次に、フォトリソグラフィ技術を用い、遮光膜５８をパターニングする。これにより、フォトダイオードＰＤ１が形成された領域を開口する開口部６０が、遮光膜５８に形成される。
【０１２１】
こうして、本実施形態による固体撮像装置が製造される。
【０１２２】
（変形例）
次に、本実施形態の変形例による固体撮像装置を図２１を用いて説明する。図２１は、本変形例による固体撮像装置を示す断面図である。
【０１２３】
本変形例による固体撮像装置は、デジタル回路部１６のＮ型ウェル４２ｅとＩ／Ｏ回路部１８のＮ型ウェル４２ｅとが一体に形成されていることに主な特徴がある。換言すれば、デジタル回路部１６のＮ型ウェル４２ｅとＩ／Ｏ回路部１８のＮ型ウェル４２ｅとが連続して形成されていることに主な特徴がある。
【０１２４】
Ｎ型の埋め込み拡散層４０ｃとＮ型ウェル４２ｅとは、埋め込み拡散層４０ｃの側部において互いに接続されている。
【０１２５】
Ｎ型の埋め込み拡散層４０ｄとＮ型ウェル４２ｅとは、埋め込み拡散層４０ｄの側部において互いに接続されている。
【０１２６】
このように、デジタル回路部１６のＮ型ウェル４２ｅとＩ／Ｏ回路部１６のＮ型ウェル４２ｅとが連続的に形成されていてもよい。
【０１２７】
［第２実施形態］
本発明の第２実施形態による固体撮像装置及びその製造方法を図２２乃至図２６を用いて説明する。図２２は、本実施形態による固体撮像装置を示す断面図である。図１乃至図２１に示す第１実施形態による固体撮像装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２８】
（固体撮像装置）
まず、本実施形態による固体撮像装置について図２２を用いて説明する。
【０１２９】
本実施形態による固体撮像装置は、素子分離領域２２ａがＬＯＣＯＳ（LOCal Oxidation of Silicon）法により形成されていることに主な特徴がある。
【０１３０】
図２２に示すように、本実施形態では、素子分離領域２２ａがＬＯＣＯＳ法により形成されている。素子分離領域２２ａの厚さは、例えば３００ｎｍ程度である。素子分離領域２２は、半導体基板２０の表面から１５０ｎｍ程度の深さまで形成されている。
【０１３１】
素子分離領域２２ａをＬＯＣＯＳ法により形成した場合であっても、第１実施形態による固体撮像装置と同様に、画質を向上し得る固体撮像装置を提供することができる。
【０１３２】
（固体撮像装置の製造方法）
次に、本実施形態による固体撮像装置の製造方法を図２３乃至図２６を用いて説明する。図２３乃至図２６は、本実施形態による固体撮像装置の製造方法を示す工程断面図である。
【０１３３】
まず、図２３に示すように、全面に、例えば熱酸化法により、膜厚３〜１０ｎｍのシリコン酸化膜９０を形成する。
【０１３４】
次に、全面に、例えばＣＶＤ法により、膜厚１００〜１５０ｎｍのシリコン窒化膜９２を形成する。
【０１３５】
次に、図２４に示すように、全面に、スピンコート法により、フォトレジスト膜９４を形成する。
【０１３６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９４に、素子分離領域２２ａが形成される領域を開口する開口部９６を形成する。
【０１３７】
次に、フォトレジスト膜９４をマスクとして、シリコン窒化膜９２及びシリコン酸化膜９０をエッチングする。この後、フォトレジスト膜９４を剥離する。
【０１３８】
次に、熱酸化法により、シリコン窒化膜９２で覆われていない部分の半導体基板２０を選択的に酸化する。これにより、ＬＯＣＯＳ法により、シリコン酸化膜より成る素子分離領域２２ａが形成される。
【０１３９】
次に、シリコン窒化膜９２をエッチング除去する。エッチング液としては、例えば煮沸したリン酸を用いる（図２５参照）。
【０１４０】
この後の固体撮像装置の製造方法は、図４乃至図２０を用いて上述した固体撮像装置の製造方法と同様であるので、説明を省略する。
【０１４１】
こうして、本実施形態による固体撮像装置が製造される（図２６参照）。
【０１４２】
（変形例）
次に、本実施形態による固体撮像装置の変形例を図２７を用いて説明する。図２７は、本変形例による固体撮像装置を示す断面図である。
【０１４３】
本変形例による固体撮像装置は、デジタル回路部１６のＮ型ウェル４２ｅとＩ／Ｏ回路部１８のＮ型ウェル４２ｅとが一体に形成されていることに主な特徴がある。換言すれば、デジタル回路部１６のＮ型ウェル４２ｅとＩ／Ｏ回路部１８のＮ型ウェル４２ｅとが連続して形成されていることに主な特徴がある。
【０１４４】
このように、デジタル回路部１６のＮ型ウェル４２ｅとＩ／Ｏ回路部１８のＮ型ウェル４２ｅとを一体に形成してもよい。
【０１４５】
［第３実施形態］
本発明の第３実施形態による固体撮像装置及びその製造方法を図２８乃至図３６を用いて説明する。図２８は、本実施形態による固体撮像装置を示す断面図である。図１乃至図２７に示す第１又は第２実施形態による固体撮像装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１４６】
（固体撮像装置）
まず、本実施形態による固体撮像装置について図２８を用いて説明する。
【０１４７】
本実施形態による固体撮像装置は、Ｎ型ウェル内にＰ型ウェルを形成することによりトリプルウェル構造が構成されていることに主な特徴がある。
【０１４８】
図２８に示すように、ピクセルアレイ部１０のうちのフォトダイオードが形成される領域１０Ｄには、半導体基板２０内にＮ型の不純物拡散領域２４ｃが形成されている。Ｎ型の不純物拡散領域２４ｃは、フォトダイオードＰＤ１を構成するものである。
【０１４９】
ピクセルアレイ部１０のうちのＮＭＯＳトランジスタが形成される領域１０Ｎには、Ｐ型のウェル１００ａが形成されている。Ｐ型ウェル１００ａ上には、ＮＭＯＳトランジスタ３８ａが形成されている。
【０１５０】
ブラックピクセルアレイ部１２の半導体基板２０内には、Ｎ型のウェル９８ａが形成されている。Ｎ型ウェル９８ａ内には、Ｐ型のウェル１００ｂが形成されている。Ｐ型ウェル１００ｂは、Ｎ型ウェル９８ａ内にＰ型のドーパント不純物を導入することにより形成されている。Ｐ型ウェル１００ｂは、ＮＭＯＳトランジスタが形成される領域１２Ｎのみならず、フォトダイオードＰＤ２が形成される領域１２Ｄにも形成されている。Ｐ型ウェル１００ｂは、Ｎ型ウェル９８ａによりピクセルアレイ部１０から電気的に分離されている。
【０１５１】
ブラックピクセルアレイ部１２のうちのフォトダイオードが形成される領域１２Ｄには、Ｐ型ウェル１００ｂ内にＮ型の不純物拡散領域２４ｄが形成されている。
【０１５２】
ブラックピクセルアレイ部１２のうちのＮＭＯＳトランジスタが形成される領域１２Ｎには、Ｐ型ウェル１００ｂ上にＮＭＯＳトランジスタ３８ｂが形成されている。
【０１５３】
アナログ回路部１４の半導体基板２０内には、Ｎ型のウェル９８ｂが形成されている。Ｎ型ウェル９８ｂは、ＮＭＯＳトランジスタが形成される領域１４Ｎのみならず、ＰＭＯＳトランジスタが形成される領域１４Ｐにも形成されている。アナログ回路部１４のうちのＮＭＯＳトランジスタが形成される領域１４Ｎには、Ｎ型ウェル９８ｂ内にＰ型ウェル１００ｃが形成されている。Ｐ型ウェル１００ｃは、Ｎ型ウェル９８ｂ内にＰ型のドーパント不純物を導入することにより形成されている。Ｐ型ウェル１００ｃは、Ｎ型ウェル９８ｂによりピクセルアレイ部１０から電気的に分離されている。Ｐ型ウェル１００ｃ上には、ＮＭＯＳトランジスタ３８ｃが形成されている。アナログ回路部１４のうちのＰＭＯＳトランジスタが形成される領域１４Ｐには、Ｎ型ウェル９８ｂ上にＰＭＯＳトランジスタ３８ｄが形成されている。
【０１５４】
デジタル回路部１６の半導体基板２０内には、Ｎ型のウェル９８ｃが形成されている。Ｎ型ウェル９８ｃは、ＮＭＯＳトランジスタが形成される領域１６Ｎのみならず、ＰＭＯＳトランジスタが形成される領域１６Ｐにも形成されている。デジタル回路部１６のＮＭＯＳトランジスタが形成される領域１６Ｎには、Ｎ型ウェル９８ｃ内にＰ型ウェル１００ｄが形成されている。Ｐ型ウェル１００ｄは、Ｎ型ウェル９８ｃ内にＰ型のドーパント不純物を導入することにより形成されている。Ｐ型ウェル１００ｄは、Ｎ型ウェル９８ｃによりピクセルアレイ部１０から電気的に分離されている。Ｐ型ウェル１００ｄ上には、ＮＭＯＳトランジスタ３８ｅが形成されている。デジタル回路部１６のうちのＰＭＯＳトランジスタが形成される領域１６Ｐには、Ｎ型ウェル９８ｃ上にＰＭＯＳトランジスタ３８ｆが形成されている。
【０１５５】
Ｉ／Ｏ回路部１８の半導体基板２０内には、Ｎ型のウェル９８ｄが形成されている。Ｎ型ウェル９８ｄは、ＮＭＯＳトランジスタが形成される領域１８Ｎのみならず、ＰＭＯＳトランジスタが形成される領域１８Ｐにも形成されている。Ｉ／Ｏ回路部１８のＮＭＯＳトランジスタが形成される領域１８Ｎには、Ｎ型ウェル９８ｄ内にＰ型ウェル１００ｅが形成されている。Ｐ型ウェル１００ｅは、Ｎ型ウェル９８ｄ内にＰ型のドーパント不純物を導入することにより形成されている。Ｐ型ウェル１００ｅは、Ｎ型ウェル９８ｄによりピクセルアレイ部１０から電気的に分離されている。Ｐ型ウェル１００ｅ上には、ＮＭＯＳトランジスタ３８ｇが形成されている。Ｉ／Ｏ回路部１８のうちのＰＭＯＳトランジスタが形成される領域１８Ｐには、Ｎ型ウェル９８ｄ上にＰＭＯＳトランジスタ３８ｈが形成されている。
【０１５６】
こうして本実施形態による固体撮像装置が構成されている。
【０１５７】
このように、Ｐ型ウェル１００ｂ〜１００ｅは、Ｎ型ウェル９８ａ〜９８ｄ内にＰ型のドーパント不純物を導入することにより形成されていてもよい。
【０１５８】
（固体撮像装置の製造方法）
次に、本実施形態による固体撮像装置の製造方法を図２９乃至図３６を用いて説明する。図２９乃至図３６は、本実施形態による固体撮像装置の製造方法を示す工程断面図である。
【０１５９】
まず、図２９に示すように、全面に、例えば熱酸化法により、膜厚３〜１０ｎｍのシリコン酸化膜９０を形成する。
【０１６０】
次に、全面に、例えばＣＶＤ法により、膜厚１００〜１５０ｎｍのシリコン窒化膜９２を形成する。
【０１６１】
次に、図３０に示すように、全面に、スピンコート法により、フォトレジスト膜９４を形成する。
【０１６２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９４に、素子分離領域２２ａを形成する領域を開口する開口部９６を形成する。
【０１６３】
次に、フォトレジスト膜９４をマスクとして、シリコン窒化膜９２及びシリコン酸化膜９０をエッチングする。この後、フォトレジスト膜９４を剥離する。
【０１６４】
次に、図３１に示すように、全面に、スピンコート法により、フォトレジスト膜１０２を形成する。
【０１６５】
次に、フォトリソグラフィ技術を用い、ブラックピクセルアレイ部が形成される領域１２を開口する開口部１０４ａ、アナログ回路部が形成される領域１４を開口する開口部１０４ｂ、デジタル回路部が形成される領域１６を開口する開口部１０４ｃ、及びＩ／Ｏ回路部が形成される領域１８を開口する開口部１０４ｄを、フォトレジスト膜１０２に形成する。
【０１６６】
次に、イオン注入法により、フォトレジスト膜１０２をマスクとして、半導体基板２０内にＮ型のドーパント不純物を導入する。イオン注入条件は、例えば、加速エネルギーを１５０〜３００ｋｅＶ、ドーズ量を１×１０１３〜５×１０１３ｃｍ−２とする。こうして、半導体基板内にＮ型のウェル９８ａ〜９８ｄが形成される。この後、フォトレジスト膜１０２を剥離する。
【０１６７】
次に、熱処理を行うことにより、Ｎ型ウェル９８ａ〜９８ｄ内のドーパント不純物を拡散させる。熱処理を行う際の雰囲気は、例えば窒素雰囲気とする。熱処理温度は、例えば１１００℃とする。熱処理時間は、例えば１００分とする。
【０１６８】
次に、熱酸化法により、シリコン窒化膜９２で覆われていない部分の半導体基板２０を選択的に酸化する。これにより、シリコン酸化膜より成る素子分離領域２２ａが形成される。こうして、ＬＯＣＯＳ法により素子分離領域２２ａが形成される（図３２参照）。窒素雰囲気中での熱処理と素子分離領域２２ａを形成する際の熱処理とにより、半導体基板２０表面から例えば３μｍ程度の深さまでＮ型ウェル９８ａ〜９８ｄが形成される。
【０１６９】
次に、シリコン窒化膜９２をエッチング除去する。エッチング液としては、例えば煮沸したリン酸を用いる。
【０１７０】
なお、ここでは、Ｎ型ウェル９８ａ〜９８ｄ内に導入されたＮ型のドーパント不純物を拡散するための熱処理を行った後に、素子分離領域２２ａを形成する場合を例に説明したが、素子分離領域２２ａを形成した後に、Ｎ型のドーパント不純物を拡散するための熱処理を行ってもよい。
【０１７１】
次に、図３３に示すように、全面に、スピンコート法により、フォトレジスト膜１０６を形成する。
【０１７２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０６をパターニングする。こうして、フォトレジスト膜１０６に、ピクセルアレイ部１０のＮＭＯＳトランジスタが形成される領域１０Ｎを開口する開口部１０８ａと、ブラックピクセルアレイ部１２を開口する開口部１０８ｂと、アナログ回路部１４のＮＭＯＳトランジスタが形成される領域１４Ｎを開口する開口部１０８ｃと、デジタル回路部１６のＮＭＯＳトランジスタが形成される領域１６Ｎを開口する開口部１０８ｄと、Ｉ／Ｏ回路部１８のＮＭＯＳトランジスタが形成される領域１８Ｎを開口する開口部１０８ｅとが形成される。
【０１７３】
次に、イオン注入法により、フォトレジスト膜１０６をマスクとして半導体基板２０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを１００〜３００ｋｅＶ、ドーズ量を１×１０１３〜５×１０１３ｃｍ−２とする。
【０１７４】
次に、フォトレジスト膜１０６を剥離する前に、フォトレジスト膜１０６を用いて、ＮＭＯＳトランジスタ３８ａ〜３８ｃ、３０ｅ、３８ｇの閾値電圧を制御するための閾値電圧制御層（図示せず）を形成してもよい。かかる閾値電圧制御層を形成する場合には、イオン注入法により、フォトレジスト膜１０６をマスクとしてＰ型のドーパント不純物を半導体基板２０の比較的浅い領域に導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶ以下、ドーズ量を１×１０１２〜７×１０１２ｃｍ−２とする。この後、フォトレジスト膜１０６を剥離する。
【０１７５】
次に、図９乃至図１１に示す固体撮像装置の製造方法と同様にして、ピクセルアレイ部１０、ブラックピクセルアレイ部１２及びＩ／Ｏ回路部１８に比較的厚いゲート絶縁膜３０ａを形成し、デジタル回路部１４及びアナログ回路部１６に比較的薄いゲート絶縁膜３０ｂを形成する（図３４参照）。
【０１７６】
なお、ゲート絶縁膜３０ａ、３０ｂを形成する前又はゲート絶縁膜３０ａ、３０ｂを形成する工程の直後に、半導体基板３０の全面にドーパント不純物を導入することにより、トランジスタ３８の閾値電圧を制御するための閾値電圧制御層（図示せず）を形成してもよい。ドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶ以下、ドーズ量を１×１０１２〜７×１０１２ｃｍ−２とする。
【０１７７】
次に、図１２及び図１３に示す固体撮像装置の製造方法と同様にして、ゲート電極３２を形成する。
【０１７８】
次に、図３５に示すように、全面に、スピンコート法により、フォトレジスト膜１１０を形成する。
【０１７９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１０をパターニングする。これにより、フォトレジスト膜１１０に、ピクセルアレイ部１０のフォトダイオードを形成する領域１０Ｄを開口する開口部１１２ａと、ブラックピクセルアレイ部１２のフォトダイオードを形成する領域１２Ｄを開口する開口部１１２ｂとが形成される。
【０１８０】
次に、イオン注入法により、フォトレジスト膜１１０をマスクとして、Ｎ型のドーパント不純物を導入する。ドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば、加速エネルギーを２０〜５０ｋｅＶ、ドーズ量を１×１０１４〜５×１０１５ｃｍ−２とする。こうして、フォトダイオードＰＤ１、ＰＤ２を構成するＮ型の不純物拡散領域２４ｃ、２４ｄが形成される。この後、フォトレジスト膜１１０を剥離する。
【０１８１】
この後の固体撮像装置の製造方法は、図１５乃至図２０を用いて上述した固体撮像装置の製造方法と同様であるので、説明を省略する。
【０１８２】
こうして、本実施形態による固体撮像装置が製造される（図３６参照）。
【０１８３】
（変形例）
次に、本実施形態による固体撮像装置の変形例を図３７を用いて説明する。図３７は、本変形例による固体撮像装置を示す断面図である。
【０１８４】
本変形例による固体撮像装置は、デジタル回路部１６のＮ型ウェル９８ｅとＩ／Ｏ回路部１８のＮ型ウェル９８ｅとが一体に形成されていることに主な特徴がある。換言すれば、デジタル回路部１６のＮ型ウェル９８ｅとＩ／Ｏ回路部１８のＮ型ウェル９８ｅとが連続して形成されていることに主な特徴がある。
【０１８５】
このように、デジタル回路部１６のＮ型ウェル９８ｅとＩ／Ｏ回路部１８のＮ型ウェル９８ｅとを一体に形成してもよい。
【０１８６】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１８７】
例えば、上記実施形態では、半導体基板２０としてＰ型の半導体基板を用いる場合を例に説明したが、半導体基板２０として、Ｎ型の半導体基板を用いてもよい。この場合には、各構成要素の導電型を反対の導電型に設定すればよい。
【図面の簡単な説明】
【０１８８】
【図１】本発明の第１実施形態による固体撮像装置を示す平面図である。
【図２】本発明の第１実施形態による固体撮像装置を示す断面図である。
【図３】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１０）である。
【図１３】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１１）である。
【図１４】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１２）である。
【図１５】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１３）である。
【図１６】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１４）である。
【図１７】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１５）である。
【図１８】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１６）である。
【図１９】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１７）である。
【図２０】本発明の第１実施形態による固体撮像装置の製造方法を示す工程断面図（その１８）である。
【図２１】本発明の第１実施形態の変形例による固体撮像装置を示す断面図である。
【図２２】本発明の第２実施形態による固体撮像装置を示す断面図である。
【図２３】本発明の第２実施形態による固体撮像装置の製造方法を示す工程断面図（その１）である。
【図２４】本発明の第２実施形態による固体撮像装置の製造方法を示す工程断面図（その２）である。
【図２５】本発明の第２実施形態による固体撮像装置の製造方法を示す工程断面図（その３）である。
【図２６】本発明の第２実施形態による固体撮像装置の製造方法を示す工程断面図（その４）である。
【図２７】本発明の第２実施形態の変形例による固体撮像装置を示す断面図である。
【図２８】本発明の第３実施形態による固体撮像装置を示す断面図である。
【図２９】本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図（その１）である。
【図３０】本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図（その２）である。
【図３１】本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図（その３）である。
【図３２】本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図（その４）である。
【図３３】本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図（その５）である。
【図３４】本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図（その６）である。
【図３５】本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図（その７）である。
【図３６】本発明の第３実施形態による固体撮像装置の製造方法を示す工程断面図（その８）である。
【図３７】本発明の第３実施形態の変形例による固体撮像装置を示す断面図である。
【符号の説明】
【０１８９】
１０…ピクセルアレイ部
１２…ブラックピクセルアレイ部
１４…アナログ回路部
１６…デジタル回路部
１８…Ｉ／Ｏ回路部
２０…半導体基板
２２…素子分離領域
２４…Ｎ型不純物拡散領域
２６…Ｐ型不純物拡散層
２８…Ｐ型ウェル
３０…ゲート絶縁膜、シリコン酸化膜
３２…ゲート電極
３４…サイドウォール絶縁膜、シリコン酸化膜
３５…低濃度拡散層
３６…ソース／ドレイン拡散層
３８…トランジスタ
４０…Ｎ型埋め込み拡散層
４２…Ｎ型ウェル
４４…Ｐ型ウェル
４６ａ…ソース／ドレイン電極
４６ｂ…金属シリサイド膜
４８…層間絶縁膜
５０…コンタクトホール
５２…導体プラグ
５４…配線
５６…層間絶縁膜
５８…遮光膜
６０…開口部
６２…溝
６４…フォトレジスト膜
６６…開口部
６８…フォトレジスト膜
７０…開口部
７２…フォトレジスト膜
７４…開口部
７６…フォトレジスト膜
７８…開口部
８０…フォトレジスト膜
８２…開口部
８４…フォトレジスト膜
８６…開口部
８８…フォトレジスト膜
９０…シリコン酸化膜
９２…シリコン窒化膜
９４…フォトレジスト膜
９６…開口部
９８…Ｎ型ウェル
１００…Ｐ型ウェル
１０２…フォトレジスト膜
１０４…開口部
１０６…フォトレジスト膜
１０８…開口部
１１０…フォトレジスト膜
１１２…開口部
【図１】
2006032688.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006032688.tif 000009
【図８】
2006032688.tif 000010
【図９】
2006032688.tif 000011
【図１０】
2006032688.tif 000012
【図１１】
2006032688.tif 000013
【図１２】
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【図１３】
2006032688.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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