(57)【要約】【課題】  回路規模の増大を抑えつつＶＧＡ回路におけるゲイン制御信号とゲインの関係がばらついている場合などであっても、帰還ループを開放にした際のゲインを正確に設定できるゲインコントロール回路を提供する。【解決手段】  所定電圧のゲイン調整用電圧源１２０がＶＧＡ回路１０１に入力される。  ＶＧＡ回路１０１のゲインが正確に目標ゲインＧVGAである場合のＶＧＡ回路１０１の出力電圧とＶＧＡ回路１０１の実際のゲインがＧ′VGAである場合のＶＧＡ回路１０１の実際の出力電圧との差が０となるようにフィードバック制御が行われることにより、ＶＧＡ回路１０１のゲインが正確に目標ゲインＧVGAになる場合の制御値が求められる。前記制御値がメモリ１０４に保持された状態で、ＶＧＡ回路１０１の出力に応じた制御値の更新が停止され、ＶＧＡ回路１０１のゲインが正確に目標ゲインに設定される。【選択図】  図１
2006013715.tif 000002
【特許請求の範囲】
【請求項１】
ゲイン制御信号によってゲインが可変な差動増幅器のゲインを制御するゲインコントロール回路であって、
差動増幅器から出力される電圧をデジタル値に変換して検出するＡ／Ｄ変換器と、
所定のゲイン調整用電圧を前記差動増幅器に入力する調整用電圧入力手段と、
前記所定のゲイン調整用電圧が入力されたときに、前記差動増幅器のゲインが所定の目標ゲインである場合に出力されるべき電圧と、実際に出力される電圧との差が所定以下となる前記ゲイン制御信号に対応する制御値を求める演算手段と、
前記制御値を記憶する制御値記憶手段と、
前記制御値記憶手段に記憶されている制御値に応じた前記ゲイン制御信号を出力し、前記差動増幅器のゲインを前記目標ゲインに設定する制御信号生成手段と、
を備えたことを特徴とするゲインコントロール回路。
【請求項２】
請求項１のゲインコントロール回路であって、
前記所定のゲイン調整用電圧が入力されたときに前記差動増幅器から出力される電圧に基づくフィードバック制御が行われることによって、前記制御値が求められるように構成されていることを特徴とするゲインコントロール回路。
【請求項３】
請求項１のゲインコントロール回路であって、
さらに、差動増幅器の差動入力端子を同電位に設定する手段を備え、
前記演算手段は、前記差動増幅器のゲインが所定の目標ゲインで、かつ、入力オフセット電圧が発生しない場合に前記ゲイン調整用電圧が入力されたときに出力されるべき電圧と、前記差動増幅器に前記ゲイン調整用電圧が入力されたときに実際に出力される電圧から差動入力端子が同電位の場合に実際に出力される電圧を差し引いた電圧と、の差が所定以下となる前記ゲイン制御信号に対応する制御値を求めるように構成されていることを特徴とするゲインコントロール回路。
【請求項４】
請求項１のゲインコントロール回路であって、
さらに、前記ゲイン調整用電圧をデジタル値に変換して検出するＡ／Ｄ変換器を備え、
前記演算手段は、検出されたゲイン調整用電圧と前記目標ゲインの積と、前記実際に出力される電圧との差が所定以下となる前記ゲイン制御信号に対応する制御値を求めるように構成されていることを特徴とするゲインコントロール回路。
【請求項５】
請求項４のゲインコントロール回路であって、
前記ゲイン調整用電圧をデジタル値に変換して検出するＡ／Ｄ変換器は、前記差動増幅器の出力電圧をデジタル値に変換して検出するＡ／Ｄ変換器と兼用されるように構成されていることを特徴とするゲインコントロール回路。
【請求項６】
請求項１のゲインコントロール回路であって、
さらに、ゲインが固定的に設定された基準増幅器を備え、
前記演算手段は、前記所定のゲイン調整用電圧が前記基準増幅器に入力されたときに前記基準増幅器から実際に出力される電圧と、前記所定のゲイン調整用電圧が前記差動増幅器に入力されたときに前記差動増幅器から実際に出力される電圧との差が所定以下となる前記ゲイン制御信号に対応する制御値を求めるように構成されていることを特徴とするゲインコントロール回路。
【請求項７】
請求項１から請求項６の何れか１項のゲインコントロール回路であって、
前記Ａ／Ｄ変換器は、基準電圧に応じた範囲の電圧をデジタル値に変換するＡ／Ｄ変換器であって、
前記Ａ／Ｄ変換器に入力される電圧の範囲に応じて、前記基準電圧が選択されるように構成されていることを特徴とするゲインコントロール回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲインコントロール回路（自動利得制御回路）に関するものであり、特に負帰還回路によって成立する帰還ループを開放したときのゲインを一定値に設定する技術に関するものである。
【背景技術】
【０００２】
ゲイン制御信号によってゲインが可変な増幅器（ＶＧＡ回路：Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）と、上記ゲインを制御するゲインコントロール回路とを用いてゲインがフィードバック制御される増幅回路（ＡＧＣシステム）は、例えば光ディスク再生装置において、一定の出力振幅の再生信号を得るために用いられる。
【０００３】
上記のような増幅回路は、具体的には、例えば図６に示すように、ＶＧＡ回路６０１、Ａ／Ｄコンバータ６０２、演算器６０３、ＶＧＡコントロール回路６０４、および基準電圧６１０を備えて構成される。
【０００４】
Ａ／Ｄコンバータ６０２は、ＶＧＡ回路６０１の出力信号電圧（振幅）をデジタルデータに変換するものである。
【０００５】
演算器６０３は、前記デジタルデータをあらかじめ設定された目標振幅を示す値（ＡＧＣ設定レベル）と比較し、その差に応じたゲイン制御信号に対応する制御値をＶＧＡコントロール回路６０４に出力するものである。
【０００６】
ＶＧＡコントロール回路６０４は、前記制御値をアナログ信号に変換し、ＶＧＡ回路６０１のゲインを制御するゲイン制御信号として出力するものである。
【０００７】
また、ＶＧＡ回路６０１は、ゲイン制御信号の電圧によって制御されるゲインで、入力信号を増幅するもので、このようなＶＧＡ回路６０１はオペレーショナルアンプよりも広い周波数特性を得やすいことや、ゲインの制御範囲を広く設定したり、ゲインを高分解能に制御したりすることが容易なため、上記のような増幅回路に多く用いられている。このＶＧＡ回路６０１は、より詳しくは、例えば図８に示すように、それぞれＮチャネル型のトランジスタ８０２〜８０７と、抵抗８０８とを備えて構成され、２つの差動入力端子８１０ａ・８１０ａに入力された信号の電圧差をゲイン制御端子８０９に入力されるゲイン制御信号の電圧に応じたゲインで増幅するようになっている。
【０００８】
トランジスタ８０２・８０３は差動構成をなし、これらのゲート電圧をＶｇ、ドレイン電圧をＶｄとし、Ｖｄ＜Ｖｇ−Ｖｔの条件が成立するとき、これらのトランジスタ８０２・８０３に流れる電流Ｉｄｓは、
【０００９】
【数１】
2006013715.tif 000003
で表される。ここで、Ｋ１、Ｖｔはトランジスタ固有の値である。（１）式によって示されるように、Ｖｄを変化させることによってＩｄｓを制御することができる。
【００１０】
また、ゲイン制御端子８０９に入力される電圧をＶｃｔｒとすれば、前記Ｖｄは、
【００１１】
【数２】
2006013715.tif 000004
で表される。ここで、Ｋ２、Ｖｔはトランジスタ固有の値である。前記（１）式および（２）式から、トランジスタ８０２・８０３の電流値はゲイン制御端子８０９に入力する電圧Ｖｃｔｒによって制御できることが解る。
【００１２】
また、２つの差動入力端子８１０ａ・８１０ａに差動電圧信号が入力されれば、Ｉｄｓは差動電流となる。この差動電流に応じた差電流が、トランジスタ８０６・８０７で構成されるカレントミラー回路によって抵抗８０８に流れ、電圧信号に変換される。すなわち、２つの差動入力端子８１０ａ・８１０ａに入力された電圧の差電圧がゲイン制御端子８０９に印可される電圧によって制御されるゲインで増幅された振幅の電圧となって、出力端子８０１から出力される。
【００１３】
上記のようなＶＧＡ回路６０１の入力信号振幅をＶｉ、ゲインをＧｖｇａ、出力信号振幅をＶｏとすれば、Ｖｏ＝Ｖｉ×Ｇｖｇａとなる。上記Ｖｉは、ＶＧＡ回路６０１の入力端子に入力される差動信号であり、一方の入力端子に基準電圧Ｖｒが入力され、この基準電圧Ｖｒを中心とした信号が他方の入力端子に入力された場合には、Ｖｉは上記一方の入力端子に入力される信号の振幅で表される。
【００１４】
上記のような増幅回路において、演算器６０３と、ＶＧＡコントロール回路６０４の入出力特性、およびＶＧＡ回路６０１のゲイン制御特性が図７（ａ）〜（ｃ）のように表されるとすると、ＶＧＡ回路６０１の出力振幅が目標振幅に達していない場合（出力振幅に相当するＡ／Ｄコンバータ６０２の出力データの値が小さい場合）には、演算器６０３から出力される制御値が大きくなり、これに応じてＶＧＡコントロール回路６０４から出力されるゲイン制御信号の電圧が上昇し、ＶＧＡ回路６０１のゲインが高くなることによって出力振幅が大きくなる。逆に、ＶＧＡ回路６０１の出力振幅が目標振幅より大きい場合には、演算器６０３の制御値が減少し、ゲイン制御信号の電圧が低下することによってＶＧＡ回路６０１のゲインが低くなって、出力振幅が小さくなる。
【００１５】
このような帰還ループによって、入力信号の振幅が変動する場合でも、（ＶＧＡ回路６０１に設定されるべきゲインがＶＧＡ回路６０１の最小、最大ゲインの範囲内であれば、）ＶＧＡ回路６０１の出力振幅があらかじめ設定された目標振幅に等しくなるように制御される。また、図７（ａ）〜（ｃ）に示したような特性が変動する場合、すなわち、例えばトランジスタ固有の値である前記（１）、（２）式のＫ１、Ｋ２、Ｖｔや、抵抗８０８の抵抗値が製造ばらつきによって変動したりする場合でも、（同一の制御信号Ｖｃｔｒの電圧に対する個々のＶＧＡ回路６０１のゲインは同じになるとは限らないが、）出力振幅は一定に保たれる。
【００１６】
ところで、上記のような増幅回路では、出力振幅が一定になるような増幅に限らず、ゲインが、あらかじめ定められた一定の目標ゲインになるような増幅が必要とされることもある。すなわち、増幅回路が例えば前記のように光ディスク再生装置に適用される場合、再生しようとする光ディスクの種類の判別（再生専用のもの、一回だけ記録できるもの、何度も記録消去を繰り返すことのできるものなど多種多様のメディアのうちの何れであるかのメディア判別）を必要とされることがあり、そのような場合に、一定強度のレーザ光を光ディスクに照射したときの反射光強度によって反射率を検出するために、反射光の受光信号を一定のゲインで増幅する必要がある。
【００１７】
このような場合、例えば、所定の電荷がチャージされたコンデンサに生じる電圧をＶＧＡ回路にゲイン制御信号として入力することによって、ＶＧＡ回路のゲインが一定になるように設定される（例えば、特許文献１参照。）。
【特許文献１】特開２００２−３１９１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来のゲインコントロール回路を用いた増幅回路においては、たとえゲイン制御信号が正確な電圧に設定されたとしても、前記のようにトランジスタの特性のばらつきなどに起因して、正確に一定のゲインを得ることは困難であるという問題点があった。なお、一定のゲインで入力信号を増幅するためには、ＶＧＡ回路のゲイン制御電圧に対するゲインばらつきを補償するような回路を設けたり、ＶＧＡ回路とは別に固定ゲインの増幅回路を設けたりすることも考えられるが、これでは、回路規模の増大を招くことになる。
【００１９】
本発明は、前記のような点に着目してなされたものであり、回路規模の増大を抑えつつ、ＶＧＡ回路におけるゲイン制御信号とゲインの関係がばらついている場合などであっても、帰還ループを開放にした際のゲインを正確に設定できるようにすることを課題とする。
【課題を解決するための手段】
【００２０】
前記の課題を解決するため、請求項１の発明は、
ゲイン制御信号によってゲインが可変な差動増幅器のゲインを制御するゲインコントロール回路であって、
差動増幅器から出力される電圧をデジタル値に変換して検出するＡ／Ｄ変換器と、
所定のゲイン調整用電圧を前記差動増幅器に入力する調整用電圧入力手段と、
前記所定のゲイン調整用電圧が入力されたときに、前記差動増幅器のゲインが所定の目標ゲインである場合に出力されるべき電圧と、実際に出力される電圧との差が所定以下となる前記ゲイン制御信号に対応する制御値を求める演算手段と、
前記制御値を記憶する制御値記憶手段と、
前記制御値記憶手段に記憶されている制御値に応じた前記ゲイン制御信号を出力し、前記差動増幅器のゲインを前記目標ゲインに設定する制御信号生成手段と、
を備えたことを特徴とする。
【００２１】
また、請求項２の発明は、
請求項１のゲインコントロール回路であって、
前記所定のゲイン調整用電圧が入力されたときに前記差動増幅器から出力される電圧に基づくフィードバック制御が行われることによって、前記制御値が求められるように構成されていることを特徴とする。
【００２２】
これらより、帰還ループを開放にした場合に差動増幅器のゲインが目標ゲインに設定される。
【００２３】
また、請求項３の発明は、
請求項１のゲインコントロール回路であって、
さらに、差動増幅器の差動入力端子を同電位に設定する手段を備え、
前記演算手段は、前記差動増幅器のゲインが所定の目標ゲインで、かつ、入力オフセット電圧が発生しない場合に前記ゲイン調整用電圧が入力されたときに出力されるべき電圧と、前記差動増幅器に前記ゲイン調整用電圧が入力されたときに実際に出力される電圧から差動入力端子が同電位の場合に実際に出力される電圧を差し引いた電圧と、の差が所定以下となる前記ゲイン制御信号に対応する制御値を求めるように構成されていることを特徴とする。
【００２４】
これにより、差動増幅器のオフセット電圧が検出され、正確な制御値の算出、およびゲイン設定が行われる。
【００２５】
また、請求項４の発明は、
請求項１のゲインコントロール回路であって、
さらに、前記ゲイン調整用電圧をデジタル値に変換して検出するＡ／Ｄ変換器を備え、
前記演算手段は、検出されたゲイン調整用電圧と前記目標ゲインの積と、前記実際に出力される電圧との差が所定以下となる前記ゲイン制御信号に対応する制御値を求めるように構成されていることを特徴とする。
【００２６】
また、請求項５の発明は、
請求項４のゲインコントロール回路であって、
前記ゲイン調整用電圧をデジタル値に変換して検出するＡ／Ｄ変換器は、前記差動増幅器の出力電圧をデジタル値に変換して検出するＡ／Ｄ変換器と兼用されるように構成されていることを特徴とする。
【００２７】
これらにより、ゲイン調整用電圧源の電圧が検出され、ゲイン調整用電圧源の電圧が正確に所定の電圧でない場合であっても、正確なゲイン設定が行われる。
【００２８】
また、請求項６の発明は、
請求項１のゲインコントロール回路であって、
さらに、ゲインが固定的に設定された基準増幅器を備え、
前記演算手段は、前記所定のゲイン調整用電圧が前記基準増幅器に入力されたときに前記基準増幅器から実際に出力される電圧と、前記所定のゲイン調整用電圧が前記差動増幅器に入力されたときに前記差動増幅器から実際に出力される電圧との差が所定以下となる前記ゲイン制御信号に対応する制御値を求めるように構成されていることを特徴とする。
【００２９】
これにより、ゲインが固定的に設定された基準増幅器でゲイン調整用電圧を増幅することによって、ゲイン調整用電圧源を所定ゲインで増幅した際に、実際に出力される電圧が検出され、ゲイン調整用電圧源の電圧が正確に所定の電圧でない場合であっても、正確なゲイン設定が行われる。
【００３０】
また、請求項７の発明は、
請求項１から請求項６の何れか１項のゲインコントロール回路であって、
前記Ａ／Ｄ変換器は、基準電圧に応じた範囲の電圧をデジタル値に変換するＡ／Ｄ変換器であって、
前記Ａ／Ｄ変換器に入力される電圧の範囲に応じて、前記基準電圧が選択されるように構成されていることを特徴とする。
【００３１】
これにより、入力される信号の電圧変動範囲に応じた基準電圧で信号のデジタル化が行われ、通常の増幅時に必要とされるＡ／Ｄ変換の分解能に応じて比較的少ないビット数のＡ／Ｄコンバータが用いられる場合でも、固定ゲイン調整時のＡ／Ｄ変換の分解能を高くして、高い精度でゲインが調整される。
【発明の効果】
【００３２】
本発明にかかるゲインコントロール回路によれば、回路規模の増大を抑えつつ、ＶＧＡ回路におけるゲイン制御信号とゲインの関係がばらついている場合などであっても、帰還ループを開放にした際のゲインを正確に設定できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３４】
《発明の実施形態１》
（ゲインコントロール回路の構成）
図１は、本発明の実施形態１におけるゲインコントロール回路を含む増幅回路の構成を示すブロック図である。この増幅回路は、一定の出力振幅が得られるように増幅器のゲインが制御される通常の増幅動作を行えるとともに、一定値のゲインでの増幅動作も行えるようになっている。このような増幅回路は、例えば、光ディスク再生装置に用いられ、光ディスクに記録されている信号の再生時には、増幅器のゲインが制御されることによって一定の出力振幅が得られるように増幅動作が行われる一方、再生を開始する前には、一定強度のレーザー光を光ディスクに照射した時の反射光の強度によって、どのような光ディスクが用いられているかを判別（メディア判別）するため、一定値に設定したゲインで受光信号の増幅動作が行われる。
【００３５】
この増幅回路は、具体的には、図１に示すように、ＶＧＡ回路１０１、Ａ／Ｄコンバータ１０２、演算器１０３、メモリ１０４、ＶＧＡコントロール回路１０５、セレクタ１３０、およびセレクタ１３０の切り替え等を行う図示しない制御部を備えている。
【００３６】
前記ＶＧＡ回路１０１は、セレクタ１３０から差動入力端子１０１ａに入力される電圧と差動入力端子１０１ｂに入力される基準電圧源１１０の電圧（Ｖｒ）との電圧差をゲイン制御信号に応じたゲインで増幅する増幅器である。
【００３７】
セレクタ１３０は、増幅回路に入力される通常入力信号、またはゲイン調整用電圧源１２０（例えば、直流電圧Ｖａ）の何れか一方を選択して、差動入力端子１０１ａに入力するようになっている。
【００３８】
Ａ／Ｄコンバータ１０２は、ＶＧＡ回路１０１の出力電圧をデジタル値に変換して検出するもので、変換されたデジタル値は、演算器１０３に入力される。
【００３９】
演算器１０３は、Ａ／Ｄコンバータ１０２から出力されたデジタル値と予め設定された所定の目標値との差に応じて、ゲイン制御信号の電圧に対応する制御値を算出するようになっている。
【００４０】
メモリ１０４は、前記演算器１０３によって算出された制御値を保持するようになっている。
【００４１】
また、ＶＧＡコントロール回路１０５は、メモリ１０４に保持されている制御値に基づいたゲイン制御信号をＶＧＡ回路１０１に入力することによって、ＶＧＡ回路１０１のゲインを制御するようになっている。
【００４２】
また、この増幅回路では、後に詳述するように、ＶＧＡ回路１０１のゲインが、あらかじめ定められた目標ゲインになるような制御値が求められ、その制御値が上記メモリ１０４に固定的に保持されることによって、上記目標ゲインでの増幅が行われるようになっている。
【００４３】
（ゲインコントロール回路の動作）
（一定振幅出力の増幅動作）
まず、説明の便宜上、増幅回路の外部から入力された通常入力信号が、目標とする一定の出力振幅の信号に増幅されるようにゲインが制御される場合の動作について説明する。
【００４４】
通常入力信号がセレクタ１３０を介してＶＧＡ回路１０１に入力されると、差動入力端子１０１ｂに入力されている基準電圧源１１０との電圧差が増幅されて出力され、その出力電圧がＡ／Ｄコンバータ１０２によりデジタル信号に変換されて、演算器１０３に入力される。
【００４５】
演算器１０３は、ＶＧＡ回路１０１の出力信号の振幅と、あらかじめ設定された目標振幅との差に応じたゲインの制御値を出力する。この制御値は、メモリ１０４に保持されるとともに（この保持は振幅一定の増幅の場合は特に必要ではない。）ＶＧＡコントロール回路１０５に入力される。ＶＧＡコントロール回路１０５は、上記制御値に応じた電圧のゲイン制御信号をＶＧＡ回路１０１に出力する。これにより、負帰還ループが形成され、ＶＧＡ回路１０１の出力信号の振幅が目標振幅に収束するように、ＶＧＡ回路１０１のゲインが制御される。すなわち、外部から入力される信号の振幅が変動する場合や、ＶＧＡ回路１０１におけるゲイン制御信号のレベルとゲインとの関係がばらついたりする場合などでも、ＶＧＡ回路１０１からは一定の振幅の信号が出力される。
【００４６】
（一定ゲインの増幅動作）
増幅回路の外部から入力された入力信号が、あらかじめ定められた一定の目標ゲインで増幅される場合には、メモリ１０４に所定の制御値が固定的に保持され、その制御値に応じたゲイン制御信号が、ＶＧＡコントロール回路１０５からＶＧＡ回路１０１に入力される。
【００４７】
ここで、上記メモリ１０４に保持される制御値は次のようにして求められることにより、ＶＧＡ回路１０１の特性のばらつきなどに係わらず、補正された正確なゲインが得られる。すなわち、まず、セレクタ１３０によりゲイン調整用電圧源１２０の電圧Ｖａが選択されて、ＶＧＡ回路１０１に入力される。ＶＧＡ回路１０１は、上記電圧Ｖａを増幅して出力する。このとき、ＶＧＡ回路１０１のゲインが正確に目標ゲインＧVGAになっていたとすると、ＶＧＡ回路１０１の出力電圧（目標出力電圧）Ｖｏは、
Ｖｏ＝Ｖａ×ＧVGA  となる。
【００４８】
そこで、ＶＧＡ回路１０１の実際の出力電圧をＶｏ′とすると、Ｖｏ′−Ｖｏ＝０となるように（許容誤差範囲に入るように）、前記振幅一定の増幅の場合と同様のフィードバック制御が行われることにより、ＶＧＡ回路１０１のゲインが正確に目標ゲインＧVGAになる場合の制御値が求められる。
【００４９】
つまり、ＶＧＡ回路１０１の実際のゲインがＧ′VGAだとすると、ＶＧＡ回路１０１の実際の出力電圧Ｖｏ′は、
Ｖｏ′＝Ｖａ×Ｇ′VGA  となるので、これが目標出力電圧Ｖｏに等しくなるようにすることによって、上記ゲインＧ′VGAを正確に目標ゲインＧVGAに等しくすることができる。
【００５０】
上記のようにして求められた制御値がメモリ１０４に保持された状態で、ＶＧＡ回路１０１の出力に応じた制御値の更新が停止される（帰還ループが開放にされる）とともに、セレクタ１３０が増幅回路の外部から入力される入力信号を選択するように切り替わると、その入力信号は、ＶＧＡ回路１０１によって所定の目標ゲインで増幅される。それゆえ、例えば上記のような増幅回路が光ディスク装置に適用される場合に、光ディスクの反射率に正確に対応した増幅信号を得ることなどが容易にできる。
【００５１】
《発明の実施形態２》
図２は、本発明の実施形態２におけるゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【００５２】
なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００５３】
この増幅回路は実施形態１のセレクタ１３０に代えてセレクタ２３０を備え、増幅器の外部から入力される入力信号、またはゲイン調整用電圧源１２０の電圧に加え、さらにＶＧＡ回路１０１の差動入力端子１０１ｂと同電位の基準電圧源１１０の電圧を選択して差動入力端子１０１ａに入力できるように構成されている。また、演算器１０３に代えて演算器２０３を備え、ＶＧＡ回路１０１のオフセット電圧が生じる場合でも正確な制御値の算出、およびゲイン設定が行えるようになっている。
【００５４】
すなわち、ＶＧＡ回路１０１では、通常、差動入力部を構成する素子のミスマッチなどによってオフセット電圧Ｖｏｆｓが発生し、入力電圧がＶａ、ゲインがＧ′VGAのときの出力電圧Ｖｏ′は、
Ｖｏ′＝Ｖａ×Ｇ′VGA＋Ｖｏｆｓ  となる。
【００５５】
そこで、あらかじめオフセット電圧Ｖｏｆｓを求めて、（Ｖｏ′−Ｖｏｆｓ）−Ｖｏ＝０となるように、すなわちＶａ×Ｇ′VGAとＶａ×ＧVGA（＝Ｖｏ）との差が０になるように（許容誤差範囲に入るように）、ゲインの制御値を設定することにより、ＶＧＡ回路１０１の実際のゲインＧ′VGAが正確に目標ゲインＧVGAと等しくなるようにすることができる。
【００５６】
具体的には、本実施形態の増幅回路は次のような動作をするようになっている。
【００５７】
まず、セレクタ２３０が、基準電圧源１１０の電圧Ｖｒを選択するように切り替わり、ＶＧＡ回路１０１の２つの差動入力端子１０１ａ・１０１ｂが同電位にされる。この時にＶＧＡ回路１０１から出力される電圧は、オフセット電圧Ｖｏｆｓそのもので、これがＡ／Ｄコンバータ１０２でデジタル信号に変換されて読み取られる（なお、実際には、ＶＧＡ回路１０１の出力は直流動作電圧だけのＤＣ電圧を有しているが、ここではＤＣ動作点を基準として説明する）。
【００５８】
次に、セレクタ２３０が、差動入力端子１０１ａにゲイン調整用電圧源１２０の電圧Ｖａを入力するように切り替わり、演算器２０３およびＶＧＡコントロール回路１０５を介した帰還ループによって、上記のように（Ｖｏ′−Ｖｏｆｓ）−Ｖｏ＝０となるような（許容誤差範囲に入るような）制御値、すなわち、オフセット電圧に係わらずＶＧＡ回路１０１のゲインが目標ゲインＧVGAと等しくなる制御値が求められる。
【００５９】
そこで、上記のようにして求められた制御値がメモリ１０４に固定的に保持されるとともに、セレクタ２３０が増幅回路の外部から入力される入力信号を選択するように切り替わると、その入力信号は、ＶＧＡ回路１０１によって、より正確に所定の目標ゲインで増幅される。
【００６０】
《発明の実施形態３》
図３は、本発明の実施形態３におけるゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【００６１】
同図に示すように、本実施形態は、実施形態１の演算器１０３の代わりに演算器３０３を備えるとともに、さらにＶＧＡ回路１０１とＡ／Ｄコンバータ１０２の間にセレクタ３３０を備え、Ａ／Ｄコンバータ１０２に、ＶＧＡ回路１０１の出力、基準電圧源１１０、またはゲイン調整用電圧源１２０のうちの何れか１つが選択的に接続されるように構成されている。この増幅回路では、以下のようにゲイン調整用電圧源１２０の電圧が測定されることによって、ゲイン調整用電圧源１２０の電圧が正確に所定の電圧Ｖａでない場合であっても、正確なゲイン設定が行われるようになっている。
【００６２】
すなわち、まず、セレクタ３３０によって基準電圧源１１０が選択され、基準電圧ＶｒがＡ／Ｄコンバータ１０２でデジタル信号に変換されて演算器３０３に入力される。
【００６３】
次に、セレクタ３３０によってゲイン調整用電圧源１２０の＋側が選択され、
接地電位に対するゲイン調整用電圧源１２０の＋側の電位Ｖｒｅｆ２（＝基準電圧Ｖｒ＋調整用電圧Ｖａ）がＡ／Ｄコンバータ１０２でデジタル信号に変換されて演算器３０３に入力される。
【００６４】
そこで、実際の調整用電圧Ｖａ′が、
Ｖａ′＝Ｖｒｅｆ２−Ｖｒ  として求められ、ＶＧＡ回路１０１のゲインが正確に目標ゲインＧVGAになっている場合のＶＧＡ回路１０１の出力電圧（目標出力電圧）Ｖｏは、
Ｖｏ＝Ｖａ′×ＧVGA（＝（Ｖｒｅｆ２−Ｖｒ）×ＧVGA）  として求めることができる。
【００６５】
一方、ＶＧＡ回路１０１の実際のゲインがＧ′VGAで、入力電圧がＶａ′の場合にＶＧＡ回路１０１から実際に出力される出力電圧Ｖｏ′は、
Ｖｏ′＝Ｖａ′×Ｇ′VGA  となるので、セレクタ３３０がゲイン調整用電圧源１２０を選択するように切り替わり、演算器３０３およびＶＧＡコントロール回路１０５を介した帰還ループによって、上記実際の出力電圧Ｖｏ′が上記目標出力電圧Ｖｏ′に等しくなるようにすることによって、調整用電圧Ｖａ′に係わらず、ゲインＧ′VGAが正確に目標ゲインＧVGAに等しくなるような制御値が求められる。
【００６６】
したがって、上記のように、ゲイン調整用電圧源１２０の電圧Ｖａ′をＡ／Ｄコンバータ１０２で一旦取り込み、目標とする出力信号レベルを製品ごとに算出して得られた制御値をメモリ１０４に固定的に保持させることによって、ゲインＧ′VGAがより高精度に目標ゲインＧVGAに等しくなるようにすることができる。
【００６７】
《発明の実施形態４》
図４は、本発明の実施形態４におけるゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【００６８】
この増幅回路では、Ａ／Ｄコンバータ１０２に与えられる基準電圧が、通常の増幅時と固定ゲイン調整時とで切り替えられるようになっている。すなわち、ＶＧＡ回路１０１に増幅回路の外部からの信号が入力される場合と、ゲイン調整用電圧源１２０の電圧が入力される場合とで、ＶＧＡ回路１０１からＡ／Ｄコンバータ１０２に入力される電圧の範囲が異なるのに対応して、Ａ／Ｄコンバータ１０２によって変換可能な電圧の範囲が設定されるようになっている。
【００６９】
具体的には、例えば図４に示すように、セレクタ４３０ａ・４３０ｂによる切り替えによって、通常動作時用高圧側基準電圧４５０ａと通常動作時用低圧側基準電圧４５０ｃと、またはゲイン調整時用高圧側基準電圧４５０ｂとゲイン調整時用低圧側基準電圧４５０ｄとが、Ａ／Ｄコンバータ１０２に与えられるようになっている。
【００７０】
ここで、一般的に、Ａ／ＤコンバータにはＬｏ（低圧）側の基準電圧とＨｉ（高圧）側の基準電圧が供給されて、これらの基準電圧の差（変換可能電圧範囲）がビット数に応じて分割され、入力されたアナログ信号電圧がどの分割点の電圧に相当するのかが判別されてデジタルコードに変換される。例えば、７ビットのＡ／Ｄコンバータでは、Ｌｏ側の基準電圧とＨｉ側の基準電圧間が１２８ポイントに分割され、１０ビットのＡ／Ｄコンバータでは１０２４ポイントに分割される。上記ビット数が多ければ分解能が高くなるが回路規模が大きくなる。
【００７１】
本実施形態の増幅回路においては、前記のように基準電圧が切り替えられるように構成されていることによって、上記変換可能電圧範囲を通常の増幅時と固定ゲイン調整時とで独立に設定することができる。例えば固定ゲイン調整時の変換可能電圧範囲は、想定されるＶＧＡ回路１０１のゲインの製造ばらつき範囲や、ゲイン調整用電圧源１２０の電圧等から、固定ゲイン調整時にＶＧＡ回路１０１から出力される電圧の変動範囲を推定し、この範囲をカバーするように設定される。すなわち、Ａ／Ｄコンバータ１０２に入力される最低、最高信号電圧に所定のマージンを含めて設定すればよい。これによって、固定ゲイン調整時におけるＶＧＡ回路１０１の出力変動範囲は、通常の増幅時（外部からの入力信号を一定の振幅になるように増幅する時）よりも狭いので、ビット数の増加による回路規模の増大を招くことなく、より高い分解能でＡ／Ｄ変換させることが容易にできる。
【００７２】
したがって、通常の増幅時に必要とされるＡ／Ｄ変換の分解能に応じて比較的少ないビット数のＡ／Ｄコンバータ１０２が用いられる場合でも、固定ゲイン調整時のＡ／Ｄ変換の分解能を高くして、高い精度でゲイン調整することができる。
【００７３】
《発明の実施形態５》
図５（ａ）は、本発明の実施形態５におけるゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【００７４】
同図に示すように、本実施形態は、実施形態１にゲインばらつきの少ない例えば固定ゲインの増幅器５０１とセレクタ５３０を追加し、ゲイン調整用電圧源１２０の電圧が増幅器５０１で増幅されて出力される電圧とゲイン調整用電圧源１２０の電圧がＶＧＡ回路１０１で増幅されて出力される電圧との差が許容誤差範囲に入るようにＶＧＡ回路１０１のゲインが設定されることによって、ＶＧＡ回路１０１のゲインが増幅器５０１のゲインと等しく設定されるようになっている。
【００７５】
上記増幅器５０１は、具体的には、例えば、図５（ｂ）に示すように、オペレーショナルアンプ５０１ａ、抵抗５０１ｂ（抵抗値Ｒ１）、および抵抗５０１ｃ（抵抗値Ｒ２）を備え、入力端子５０１ｄにはゲイン調整用電圧源１２０が入力され、入力端子５０１ｅには、基準電圧源１１０が入力されるようになっている。この増幅器５０１のゲインＧａは、
Ｇａ＝１＋Ｒ２／Ｒ１によって定まり、これが所定の目標ゲインになるように設定されている。
【００７６】
上記の抵抗５０１ｂ、５０１ｃが同じ種類の抵抗であれば、製造ばらつきによるゲインばらつきへの影響は、抵抗の相対精度だけで決定される。したがって、増幅器５０１のゲインは、極めて安定したものになる。そこで、以下のようにして、ＶＧＡ回路１０１のゲインを増幅器５０１と同じ正確な目標ゲインに設定できる。
【００７７】
すなわち、まず、セレクタ１３０を切り替えることによって、ゲイン調整用電圧源１２０の電圧をＶＧＡ回路１０１、および増幅器５０１に入力する。
【００７８】
ここで、増幅器５０１のゲインをＧａ、ゲイン調整用電圧源１２０の電圧をＶａとすれば、増幅器５０１の出力端子５０１ｆから出力される出力電圧Ｖｏは、
Ｖｏ＝Ｖａ×Ｇａである。
【００７９】
次に、セレクタ５３０でＶＧＡ回路１０１の出力を選択する。ＶＧＡ回路１０１のゲインがＧ′VGAだとすれば、ＶＧＡ回路１０１からの出力信号の電圧Ｖｏ′は、
Ｖｏ′＝Ｖａ×Ｇ′VGAとなる。
【００８０】
演算器５０３によって算出されるＶｏ′とＶｏとの差が、許容誤差範囲に入るまで帰還ループを繰り返し、許容誤差範囲に収まった時の制御値をメモリ１０４に固定的に保持させることによって、ＶＧＡコントロール回路１０５のゲイン制御信号の電圧が上記制御値に応じた電圧になり、ＶＧＡ回路１０１のゲインが増幅器５０１のゲインと同じ目標ゲインＧａになる。
【００８１】
このように本実施形態によれば、ゲイン調整用電圧源１２０をゲインばらつきの少ない増幅器５０１に入力して、この出力レベルとＶＧＡ回路１０１の出力レベルを比較することによって、ゲイン調整用電圧源１２０の電圧等がばらついても、その影響を受けることなくＶＧＡ回路１０１のゲインを正確に目標ゲインに設定することができる。
【００８２】
なお、前記各実施形態で説明した構成要素は、論理的に可能な範囲で種々に組み合わせてもよい。具体的には、例えば、実施形態２で示したようにセレクタ２３０によって、ＶＧＡ回路１０１の２つの入力端子に同電位の電圧を入力し、オフセット電圧が検出される構成を実施形態３〜５に適用してもよい。また、  実施形態３で示したようなゲイン調整用電圧源１２０の電圧を検出する構成を実施形態４に適用したり、実施形態４で示した、Ａ／Ｄコンバータ１０２の基準電圧の選択が入力電圧範囲に応じて行われる構成を実施形態５に適用するなどしてもよい。
【産業上の利用可能性】
【００８３】
本発明にかかるゲインコントロール回路は、回路規模の増大を抑えつつ、ＶＧＡ回路におけるゲイン制御信号とゲインの関係がばらついている場合などであっても、帰還ループを開放にした際のゲインを正確に設定できるという効果を有し、負帰還回路によって成立する帰還ループを開放したときのゲインを一定値に設定する技術等として有用である。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施形態１のゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【図２】本発明の実施形態２のゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【図３】本発明の実施形態３のゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【図４】本発明の実施形態４のゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【図５】本発明の実施形態５のゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【図６】従来技術にかかるゲインコントロール回路を含む増幅回路の構成を示すブロック図である。
【図７】従来技術にかかるゲインコントロール回路の帰還ループにおける演算器、ＶＧＡコントロール回路の入出力特性、およびＶＧＡ回路のゲイン制御特性である。
【図８】ＭＯＳトランジスタで構成されたＶＧＡ回路の例である。
【符号の説明】
【００８５】
１０１      ＶＧＡ回路
１０１ａ・１０１ｂ      差動入力端子
１０２      Ａ／Ｄコンバータ
１０３      演算器
１０４      メモリ
１０５      ＶＧＡコントロール回路
１１０      基準電圧源
１２０      ゲイン調整用電圧源
１３０      セレクタ
２０３      演算器
２３０      セレクタ
３０３      演算器
３３０      セレクタ
４３０ａ・４３０ｂ      セレクタ
４５０ａ    通常動作時用高圧側基準電圧
４５０ｂ    ゲイン調整時用高圧側基準電圧
４５０ｃ    通常動作時用低圧側基準電圧
４５０ｄ    ゲイン調整時用低圧側基準電圧
５０１      増幅器
５０１ａ    オペレーショナルアンプ
５０１ｂ・５０１ｃ      抵抗
５０１ｄ    入力端子
５０１ｅ    入力端子
５０１ｆ    出力端子
５０３      演算器
５３０      セレクタ
６０１      ＶＧＡ回路
６０２      Ａ／Ｄコンバータ
６０３      演算器
６０４      ＶＧＡコントロール回路
６１０      基準電圧
８０１      出力端子
８０２〜８０７    トランジスタ
８０８      抵抗
８０９      ゲイン制御端子
８１０ａ    差動入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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