(57)【要約】【課題】  歪のない安定した出力を得られる安価な電力増幅回路および電力増幅器を提供する。【解決手段】  ＮチャンネルＦＥＴ１のソースとＮチャンネルＦＥＴ２のドレインを共通接続し、この接続点に負荷３を接続するとともに、ＮチャンネルＦＥＴ１のドレインに正極性電源、ＮチャンネルＦＥＴ２のソースに負極性電源を接続したものであって、ＮチャンネルＦＥＴ１のソースとＮチャンネルＦＥＴ２のドレインの接続点の負荷３への出力を基準として、ＮチャンネルＦＥＴ１のゲートを制御する第１の駆動回路１７と、負極性電源を基準として、ＮチャンネルＦＥＴ２のゲートを制御する第２の駆動回路１８を有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のＮチャンネルＦＥＴのソースと第２のＮチャンネルＦＥＴのドレインを共通接続し、この接続点に負荷を接続するとともに、第１のＮチャンネルＦＥＴのドレインに電源正極、第２のＮチャンネルＦＥＴのソースに電源負極を接続してなる増幅回路であって、
前記第１のＮチャンネルＦＥＴのソースと第２のＮチャンネルＦＥＴのドレインの接続点の負荷への出力を基準として、前記第１のＮチャンネルＦＥＴのゲートを制御する第１の駆動手段と、
前記電源負極を基準として、前記第２のＮチャンネルＦＥＴのゲートを制御する第２の駆動手段と、
を具備したことを特徴とする電力増幅回路。
【請求項２】
第１のＮＰＮトランジスタのエミッタと第２のＮＰＮトランジスタのコレクタを共通接続し、この接続点に負荷を接続するとともに、第１のＮＰＮトランジスタのコレクタに電源正極、第２のＮＰＮトランジスタのエミッタに電源負極を接続してなる増幅回路であって、
前記第１のＮＰＮトランジスタのソースと第２のＮＰＮトランジスタのコレクタの接続点の負荷への出力を基準として、前記第１のＮＰＮトランジスタのベースを制御する第１の駆動手段と、
前記電源負極を基準として、前記第２のＮＰＮトランジスタのベースを制御する第２の駆動手段と、
を具備したことを特徴とする電力増幅回路。
【請求項３】
第１のＮチャンネルＩＧＢＴのエミッタと第２のＮチャンネルＩＧＢＴのコレクタを共通接続し、この接続点に負荷を接続するとともに、第１のＮチャンネルＩＧＢＴのコレクタに電源正極、第２のＮチャンネルＩＧＢＴのエミッタに電源負極を接続してなる増幅回路であって、
前記第１のＮチャンネルＩＧＢＴのエミッタと第２のＮチャンネルＩＧＢＴのコレクタの接続点の負荷への出力を基準として、前記第１のＮチャンネルＩＧＢＴのゲートを制御する第１の駆動手段と、
前記電源負極を基準として、前記第２のＮチャンネルＩＧＢＴのゲートを制御する第２の駆動手段と、
を具備したことを特徴とする電力増幅回路。
【請求項４】
さらにクロスオーバ歪を抑制するクロスオーバ歪抑制手段を有し、前記第１および第２の駆動手段は、前記クロスオーバ歪抑制手段の出力を適用してゲートもしくはベースを制御することを特徴とする請求項１乃至３のいずれかに記載の電力増幅回路。
【請求項５】
請求項１乃至４のいずれかに記載の電力増幅回路を適用したことを特徴とする電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プッシュプル出力の電力増幅回路および電力増幅器に関するものである。
【背景技術】
【０００２】
従来、プッシュプル出力の電力増幅回路として、例えば、図３に示すように基準電位ＣＯＭで共通接続された正極性電源（＋ＶDD）１００ａと負極性電源（−ＶDD）１００ｂで構成される電源１００の間に、コンプリメント・タイプのＭＯＳ−ＦＥＴからなるＮチャンネルＦＥＴ１０１とＰチャンネルＦＥＴ１０２を接続し、これらＮチャンネルＦＥＴ１０１とＰチャンネルＦＥＴ１０２の接続点に負荷１０３を接続し、この負荷１０３に対しＮチャンネルＦＥＴ１０１より電流を吐き出し、ＰチャンネルＦＥＴ１０２で吸込むような動作を行なうことで、所定の出力を供給するようにしたものがある。
【０００３】
このように構成された回路では、ＮチャンネルＦＥＴ１０１とＰチャンネルＦＥＴ１０２が正負対称のプッシュプル・ソース・フォロワであり、つまり、電源正極側にも電源負極側にもソース・フォロワで、同じ特性の低インピーダンス出力となるため、出力に歪が少ない安定した動作を得ることができる。
【特許文献１】特開平８−３２３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、最近、スイッチング素子として用いられるＦＥＴは、ＮチャンネルＦＥＴが主流になっており、これとともにＰチャンネルＦＥＴは、種類が少なく、例えば所望するハイパワーのものや周波数特性のものを入手するのが困難で、価格的にも高価なものになっている。
【０００５】
そこで、従来、図３で述べたＰチャンネルＦＥＴに代えてＮチャンネルＦＥＴを使用し、電源正極側にソースフォロワ、電源負極側にソース接地を用いることにより、ＮチャンネルＦＥＴのみでプッシュプル回路を構成したものが考えられている。
【０００６】
ところが、このようにするとソースフォロワ側は低インピーダンス出力であるのに対し、ソース接地側は高インピーダンス出力となって、正負非対称の関係となるため、出力に歪が発生し、安定した動作を得ることができないという問題を生じる。
【０００７】
一方、このようなプッシュプル出力の電力増幅回路には、コンプリメント・タイプのＰＮＰトランジスタとＮＰＮトランジスタや、ＰチャンネルＩＧＢＴとＮチャンネルＩＧＢＴを用いたものも知られている。しかし、これらについても、ＰＮＰトランジスタは、種類が少なく、所望するものの入手が困難で、価格的にも高価になっており、ＰチャンネルＩＧＢＴにあっては、一般的に入手できるものが存在していない。
【０００８】
このため、これらについても、ＮＰＮトランジスタやＮチャンネルＩＧＢＴのみでプッシュプル回路を構成しようとすると、この場合、電源正極側にエミッタフォロワ、電源負極側にエミッタ接地が用いられ、エミッタフォロワ側で低インピーダンス出力、エミッタ接地側で高インピーダンス出力となって、正負非対称となるため、出力に歪が発生し、安定した動作を得ることができないという問題を生じる。
【０００９】
本発明は上記事情に鑑みてなされたもので、歪のない安定した出力を得られる安価な電力増幅回路および電力増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１記載の発明は、第１のＮチャンネルＦＥＴのソースと第２のＮチャンネルＦＥＴのドレインを共通接続し、この接続点に負荷を接続するとともに、第１のＮチャンネルＦＥＴのドレインに電源正極、第２のＮチャンネルＦＥＴのソースに電源負極を接続してなる増幅回路であって、前記第１のＮチャンネルＦＥＴのソースと第２のＮチャンネルＦＥＴのドレインの接続点の負荷への出力を基準として、前記第１のＮチャンネルＦＥＴのゲートを制御する第１の駆動手段と、前記電源負極を基準として、前記第２のＮチャンネルＦＥＴのゲートを制御する第２の駆動手段と、を具備したことを特徴としている。
【００１１】
請求項２記載の発明は、第１のＮＰＮトランジスタのエミッタと第２のＮＰＮトランジスタのコレクタを共通接続し、この接続点に負荷を接続するとともに、第１のＮＰＮトランジスタのコレクタに電源正極、第２のＮＰＮトランジスタのエミッタに電源負極を接続してなる増幅回路であって、前記第１のＮＰＮトランジスタのエミッタと第２のＮＰＮトランジスタのコレクタの接続点の負荷への出力を基準として、前記第１のＮＰＮトランジスタのベースを制御する第１の駆動手段と、前記電源負極を基準として、前記第２のＮＰＮトランジスタのベースを制御する第２の駆動手段と、を具備したことを特徴としている。
【００１２】
請求項３記載の発明は、第１のＮチャンネルＩＧＢＴのエミッタと第２のＮチャンネルＩＧＢＴのコレクタを共通接続し、この接続点に負荷を接続するとともに、第１のＮチャンネルＩＧＢＴのコレクタに電源正極、第２のＮチャンネルＩＧＢＴのエミッタに電源負極を接続してなる増幅回路であって、前記第１のＮチャンネルＩＧＢＴのエミッタと第２のＮチャンネルＩＧＢＴのコレクタの接続点の負荷への出力を基準として、前記第１のＮチャンネルＩＧＢＴのゲートを制御する第１の駆動手段と、前記電源負極を基準として、前記第２のＮチャンネルＩＧＢＴのゲートを制御する第２の駆動手段と、を具備したことを特徴としている。
【００１３】
請求項４記載の発明は、請求項１乃至３のいずれかに記載の発明において、さらにクロスオーバ歪を抑制するクロスオーバ歪抑制手段を有し、前記第１および第２の駆動手段は、前記クロスオーバ歪抑制手段の出力を適用してゲートもしくはベースを制御することを特徴としている。
【００１４】
請求項５記載の発明は、請求項１乃至４のいずれかに記載の電力増幅回路を適用したことを特徴とする電力増幅器である。
【発明の効果】
【００１５】
本発明によれば、歪のない安定した出力を得られる安価な電力増幅回路および電力増幅器を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に従い説明する。
【００１７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる電力増幅回路の概略構成を示している。
【００１８】
図１において、１、２はプッシュプル回路を構成するＮチャンネルＦＥＴで、ＮチャンネルＦＥＴ１のソースは抵抗１ａを介してＮチャンネルＦＥＴ２のドレインに接続され、この接続点Ａに、負荷３が接続されている。また、ＮチャンネルＦＥＴ１のドレインは、正極性電源＋ＶDDに接続され、ＮチャンネルＦＥＴ２のソースは、抵抗２ａを介して負極性電源−ＶDDに接続されている。
【００１９】
一方、４，５は電流源で、このうち電流源４には、ＰＮＰトランジスタ６のエミッタが接続され、電流源５には、ＰＮＰトランジスタ７のエミッタが接続されている。これらＰＮＰトランジスタ６、７は、それぞれのエミッタを抵抗８を介して接続されている。
【００２０】
ＰＮＰトランジスタ６は、コレクタを抵抗９を介して負極性電源−ＶDDに接続され、ベースに、信号源１９より入力信号が与えられるようになっている。また、ＰＮＰトランジスタ７は、コレクタを抵抗１０を介して負極性電源−ＶDDに接続され、ベースは接地されている。
【００２１】
抵抗９両端には、第１の電圧−電流変換回路１１が接続されている。この第１の電圧−電流変換回路１１は、抵抗９に現れた電圧に応じた電流出力を発生するようになっている。
【００２２】
また、抵抗１０両端には、第２の電圧−電流変換回路１２が接続されている。この第２の電圧−電流変換回路１２は、第１の電圧−電流変換回路１１と全く同様に構成されている。
【００２３】
第１の電圧−電流変換回路１１出力端子には、クロスオーバ歪抑制手段としての第１のＡＢ級信号発生回路１３が接続されている。この第１のＡＢ級信号発生回路１３には、例えば、特許文献１に開示されたものが適用されている。この第１のＡＢ級信号発生回路１３は、不図示のトランジスタの組み合わせで構成されるもので、Ａ級動作では、クロスオーバ歪が発生しないがアイドリング電流が大きいため効率が悪く、また、Ｂ級動作では、高効率を得られるがクロスオーバ歪が発生するのに対し、これらの利点のみを両立させるように、出力波形にクロスオーバ歪を発生せず、且つアイドリング信号が小さくなるように予め入出力特性を非線型化した電流出力を発生するようにしている。
【００２４】
第２の電圧−電流変換回路１２の出力端子には、第２のＡＢ級信号発生回路１４が接続されている。この第２のＡＢ級信号発生回路１４は、第１のＡＢ級信号発生回路１３と全く同様に構成されており、出力波形にクロスオーバ歪を発生せず、且つアイドリング信号が小さくなるように予め入出力特性を非線型化し、さらに極性を反転した電流出力を発生するようにしている。
【００２５】
第１のＡＢ級信号発生回路１３の非反転出力端子には、第１の電流−電圧変換回路１５が接続されている。この第１の電流−電圧変換回路１５は、ＯＰアンプ１５ａと抵抗１５ｂを有するもので、ＯＰアンプ１５ａの反転入力端子には、第１のＡＢ級信号発生回路１３の非反転出力端子が接続され、また、ＯＰアンプ１５ａの反転入力端子と出力端子との間には、抵抗１５ｂが接続され、さらにＯＰアンプ１５ａの非反転入力端子には、接続点Ａが接続されており、第１のＡＢ級信号発生回路１３の電流出力に応じた電圧出力を発生するようにしている。また、第１の電流−電圧変換回路１５は、レベルシフト機能を有しており、電圧出力の基準レベルを、基準電位から接続点Ａの電圧にシフトするようにしている。ここでの基準電位は、正極性電源＋ＶDDと負極性電源−ＶDDの接続点の電位（図３参照）である。その他、この基準電位としては、正負対称電源の場合は正負電源の接続点の電位、単一電源の場合は正極又は負極の電位、単一電源より電位発生手段を用いて適当に設定される電位などが考えられる。
【００２６】
第２のＡＢ級信号発生回路１４の反転出力端子には、第２の電流−電圧変換回路１６が接続されている。この第２の電流−電圧変換回路１６もＯＰアンプ１６ａと抵抗１６ｂを有しており、ＯＰアンプ１６ａの反転入力端子には、第２のＡＢ級信号発生回路１４の反転出力端子が接続され、また、ＯＰアンプ１６ａの反転入力端子と出力端子との間に抵抗１６ｂが接続され、さらにＯＰアンプ１６ａの非反転入力端子には、負極性電源−ＶDDが接続され、第１のＡＢ級信号発生回路１４の電流出力に応じた電圧出力を発生するようにしている。また、第２の電流−電圧変換回路１６も、レベルシフト機能を有しており、電圧出力の基準レベルを上述した基準電位から負極性電源−ＶDDにシフトするようにしている。  第１の電流−電圧変換回路１５の出力端子には、第１の駆動手段として第１の駆動回路１７が接続されている。この第１の駆動回路１７は、ＯＰアンプ１７ａを有し、このＯＰアンプ１７ａの非反転入力端子に第１の電流−電圧変換回路１５の出力端子が接続され、反転入力端子には、はＮチャンネルＦＥＴ１のソースと抵抗１ａの接続点が接続されている。また、ＯＰアンプ１７ａの出力端子には、ＮチャンネルＦＥＴ１のゲートが接続されている。
【００２７】
この場合、ＮチャンネルＦＥＴ１のソースに直列接続される抵抗１ａは、ＮチャンネルＦＥＴ１に流れる電流に応じた電圧を発生するもので、この電圧がＯＰアンプ１７ａの反転入力端子に与えられている。これにより、ＯＰアンプ１７ａは、抵抗１ａに流れる電流が所定の値になるようにＮチャンネルＦＥＴ１のゲートを制御するようになり、ＮチャンネルＦＥＴ１とともに定電流出力回路を構成している。また、この場合のＮチャンネルＦＥＴ１は、ソース側の出力（抵抗１ａに現れる電圧）を基準にしてゲートが制御されることで、ソース接地に構成されている。
【００２８】
第２の電流−電圧変換回路１６の出力端子には、第２の駆動手段として第２の駆動回路１８が接続されている。この第２の駆動回路１８は、ＯＰアンプ１８ａを有し、このＯＰアンプ１８ａの非反転入力端子に第２の電流−電圧変換回路１６の出力端子が接続され、反転入力端子にはＮチャンネルＦＥＴ２のソースと抵抗２ａの接続点が接続されている。また、ＯＰアンプ１８ａの出力端子には、ＮチャンネルＦＥＴ２のゲートが接続されている。
【００２９】
この場合、ＮチャンネルＦＥＴ２のソースに直列接続される抵抗２ａは、ＮチャンネルＦＥＴ２に流れる電流に応じた電圧を発生するもので、この電圧がＯＰアンプ１８ａの反転入力端子に与えられている。これにより、ＯＰアンプ１８ａは、抵抗２ａに流れる電流が所定の値になるようにＮチャンネルＦＥＴ２のゲートを制御するようになり、ＮチャンネルＦＥＴ２とともに定電流出力回路を構成している。また、この場合のＮチャンネルＦＥＴ２は、ソース側の出力（抵抗２ａに現れる電圧）を基準にしてゲートが制御されることで、ソース接地に構成されている。
【００３０】
次に、このように構成した実施の形態の作用を説明する。
【００３１】
いま、信号源１９よりＰＮＰトランジスタ６のベースに入力信号が与えられると、ＰＮＰトランジスタ６、７が入力信号を増幅する。ＰＮＰトランジスタ６の出力は、抵抗９より第１の電圧−電流変換回路１１に与えられる。第１の電圧−電流変換回路１１は、抵抗９に現れた電圧を電流に変換し、電流出力を発生する。
【００３２】
第１の電圧−電流変換回路１１からの出力は、第１のＡＢ級信号発生回路１３に与えられる。第１のＡＢ級信号発生回路１３は、第１の電圧−電流変換回路１１から入力される電流に対しクロスオーバ歪を抑制した電流出力を発生する。第１のＡＢ級信号発生回路１３からの電流出力は、第１の電流−電圧変換回路１５に与えられる。
【００３３】
第１の電流−電圧変換回路１５は、第１のＡＢ級信号発生回路１３からの出力電流を電圧に変換し電圧出力を発生し、同時に、レベルシフト機能により電圧出力の基準レベルを、基準電位から接続点Ａの電位にシフトする。
【００３４】
第１の電流−電圧変換回路１５によりレベルシフトされた電圧出力は、第１の駆動回路１７に与えられる。第１の駆動回路１７のＯＰアンプ１７ａでは、抵抗１ａに現れる電圧を基準にして、抵抗１ａに流れる電流が所定の値になるようにＮチャンネルＦＥＴ１のゲートを制御する。
【００３５】
一方、ＰＮＰトランジスタ７の出力は、抵抗１０より第２の電圧−電流変換回路１２に与えられる。第２の電圧−電流変換回路１２は、抵抗１０に現れた電圧を電流に変換し、電流出力を発生する。
【００３６】
第２の電圧−電流変換回路１２からの出力は、第２のＡＢ級信号発生回路１４に与えられる。第２のＡＢ級信号発生回路１４は、第２の電圧−電流変換回路１２から入力される電流に対しクロスオーバ歪を抑制し、極性を反転した電流出力を発生する。第２のＡＢ級信号発生回路１４からの電流出力は、第２の電流−電圧変換回路１６に与えられる。
【００３７】
第２の電流−電圧変換回路１６は、第２のＡＢ級信号発生回路１４からの出力電流を電圧に変換し電圧出力を発生し、同時に、レベルシフト機能により電圧出力の基準レベルを基準電位から負極性電源−ＶDDにシフトする。
【００３８】
第２の電流−電圧変換回路１６によりレベルシフトされた電圧出力は、第２の駆動回路１８に与えられる。第２の駆動回路１８のＯＰアンプ１８ａでは、抵抗２ａに現れる電圧を基準にして、抵抗２ａに流れる電流が所定の値になるようにＮチャンネルＦＥＴ２のゲートを制御する。
【００３９】
これにより、ＮチャンネルＦＥＴ１、２より負荷３に対して所定の定電流出力が供給されることになる。
【００４０】
従って、このようにすれば、ＮチャンネルＦＥＴ１、２によりプッシュプル回路が構成され、電源正極側にも電源負極側にもソース接地で正負対称であり、同じ特性の高インピーダンス出力となるので、歪が少ない安定した出力を得ることができる。
【００４１】
また、ＮチャンネルＦＥＴ１、２のみを使用しているので、汎用のＭＯＳ−ＦＥＴを使用することができ、入手の困難さを解決できるとともに、価格的にも安価にできる。
【００４２】
さらに、第１および第２のＡＢ級信号発生回路１３、１４を介して第１および第２の駆動回路１７、１８を駆動することにより、クロスオーバ歪の補償と高効率を両立した動作を得られるので、高性能の電力増幅回路を実現することもできる。
【００４３】
さらにまた、ＮチャンネルＦＥＴ１、２のいずれもソース接地で、高インピーダンス出力の定電流出力回路を構成しているので、並列接続されたような場合も、回路各々の電流が加算され、総合的に所望の電圧を出力するように動作し、自動的にバランスするような動作を得られる。これにより、大電流の供給を必要とする場合は、上述した電力増幅回路を複数並列運転させることにより、大電流供給用の電力増幅器を容易に実現することができる。
【００４４】
なお、このような電力増幅回路を使用する電力増幅器は、電力増幅回路のインピーダンス出力が高くても低くても、電力増幅器の構成（具体的には帰還の方法）によって、出力を定電圧出力（低インピーダンス）にすることも定電流出力（高インピーダンス）にすることも、あるいは定電圧／定電流を切り替え可能にすることなども可能である。
【００４５】
（第２の実施の形態）
次に、第２の実施の形態を説明する。
【００４６】
図２は、第２の実施の形態にかかる電力増幅回路の概略構成を示している。
【００４７】
図２において、２１，２２は、プッシュプル回路を構成するＮＰＮトランジスタで、これらＮＰＮトランジスタ２１のエミッタは，ＮＰＮトランジスタ２２のコレクタに接続され、この接続点Ｂに負荷２３が接続されている。
【００４８】
ＮＰＮトランジスタ２１のコレクタは、正極性電源＋ＶDDに接続され、ＮＰＮトランジスタ２１のエミッタは、負極性電源−ＶDDに接続されている。
【００４９】
一方、２４は信号源で、この信号源２４は、交流信号を入力信号ａとして発生する。信号源２４には、駆動波形生成回路２５が接続されている。この駆動波形生成回路２５は、入力信号ａより正側半波信号ｂと負側半波信号ｃを生成して出力する（Ｂ級動作）。
【００５０】
駆動波形生成回路２５には、第１のレベルシフト回路２６と第２のレベルシフト回路２７が接続されている。
【００５１】
第１のレベルシフト回路２６は、正側半波信号ｂの基準レベルを、基準電位から接続点Ｂの電圧にシフトした出力信号ｂ’を発生するようにしている。ここでの基準電位は、第１の実施の形態で説明した通りである。また、第２のレベルシフト回路２７は、負側半波信号ｃの基準レベルを、基準電位から負極性電源−ＶDDにシフトするとともに、位相反転させた出力信号ｃ’を発生するようにしている。
【００５２】
第１のレベルシフト回路２６には、第１の駆動回路２８が接続されている。第１の駆動回路２８は、ＮＰＮトランジスタ２１のエミッタに接続され、このＮＰＮトランジスタ２１のエミッタの電圧を基準にして、ベースを制御するようになっており、ＮＰＮトランジスタ２１とともにエミッタ接地出力回路を構成している。
【００５３】
第２のレベルシフト回路２７には、第２の駆動回路２９が接続されている。第２の駆動回路２９は、ＮＰＮトランジスタ２２のエミッタに接続され、このＮＰＮトランジスタ２２のエミッタ電圧を基準にして、ベースを制御するようになっており、ＮＰＮトランジスタ２２とともにエミッタ接地出力回路を構成している。
【００５４】
このような構成において、信号源２４より入力信号ａが与えられると、駆動波形生成回路２５より正側半波信号ｂと負側半波信号ｃが生成される。駆動波形生成回路２５からの正側半波信号ｂは、第１のレベルシフト回路２６に与えられ、基準レベルを、基準電位から接続点Ｂの電圧にシフトされ、出力信号ｂ’として第１の駆動回路２８に入力される。第１の駆動回路２８は、ＮＰＮトランジスタ２１のエミッタの電圧を基準にして、ベースを制御する。
【００５５】
一方、駆動波形生成回路２５からの負側半波信号ｃは、第２のレベルシフト回路２７に与えられ、基準レベルを、基準電位から負極性電源−ＶDDにシフトするとともに位相反転され、出力信号ｃ’として第２の駆動回路２９に入力される。第２の駆動回路２９は、ＮＰＮトランジスタ２２のエミッタの電圧を基準にして、ベースを制御する。
【００５６】
これにより、ＮチャンネルＦＥＴ１、２より負荷３に対して所定の出力が供給されることになる。
【００５７】
従って、このようにしても、ＮＰＮトランジスタ２１、２２によりプッシュプル回路が構成され、電源正極側にも電源負極側にもエミッタ接地で正負対称であり、同じ特性の高インピーダンス出力となるので、歪が少ない安定した出力を得ることができる。
【００５８】
また、ＮＰＮトランジスタ２１、２２のみを使用しているので、入手の困難さを解決できるとともに、価格的にも安価にできる。
【００５９】
さらに、ＮＰＮトランジスタ２１、２２のいずれもエミッタ接地で、高インピーダンス出力となっているので、大電流の供給を必要とする場合は、上述した電力増幅回路を複数並列運転させることにより、大電流供給用の電力増幅器を容易に実現することができる。
【００６０】
なお、第２の実施の形態にも、第１の実施の形態で述べたＡＢ級信号発生回路を適用することができる。このようにすれば、クロスオーバ歪の補償と高効率を両立した動作を得られるので、高性能の電力増幅回路を実現できる。
【００６１】
また、第２の実施の形態では、プッシュプル回路を構成するＮＰＮトランジスタ２１，２２について述べたが、これらＮＰＮトランジスタ２１，２２に代えてＮチャンネルＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を用いた場合も、上述したのと同様な効果を得ることができる。ＩＧＢＴは、等価的にＭＯＳ−ＦＥＴとバイポーラトランジスタを組み合わせて１チップとなった素子で、ＭＯＳ−ＦＥＴの高速スイッチング性、低駆動電力性と、バイポーラトランジスタの低抵抗といった特徴を合わせ持っている。そして、このようなＮチャンネルＩＧＢＴは、図２に示すＮＰＮトランジスタ２１，２２と置き換えるだけで、第２の実施の形態と全く同じ動作を得ることができる。ここでは、図２を援用して、詳細な説明は省略する。
【００６２】
その他、本発明は、上記実施の形態に限定されるものでなく、実施段階では、その要旨を変更しない範囲で種々変形することが可能である。
【００６３】
さらに、上記実施の形態には、種々の段階の発明が含まれており、開示されている複数の構成要件における適宜な組み合わせにより種々の発明が抽出できる。例えば、実施の形態に示されている全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施の形態にかかる電力増幅回路の概略構成を示す図。
【図２】本発明の第２の実施の形態にかかる電力増幅回路の概略構成を示す図。
【図３】従来の電力増幅回路の一例の概略構成を示す図。
【符号の説明】
【００６５】
１，２…ＮチャンネルＦＥＴ
１ａ、２ａ…抵抗、３…負荷
４、５…電流源、
６、７…ＰＮＰトランジスタ
８、９，１０…抵抗、
１１…第１の電圧−電流変換回路
１２…第２の電圧−電流変換回路
１３…第１のＡＢ級信号発生回路
１４…第２のＡＢ級信号発生回路
１５…第１の電流−電圧変換回路
１５ａ…ＯＰアンプ、１５ｂ…抵抗
１６…第２の電流−電圧変換回路
１６ａ…ＯＰアンプ、１６ｂ…抵抗
１７…第１の駆動回路、１７ａ…ＯＰアンプ
１８…第２の駆動回路、１８ａ…ＯＰアンプ
１９…信号源、２１、２２…ＮＰＮトランジスタ
２３…負荷、２４…信号源
２５…駆動波形生成回路
２６…第１のレベルシフト回路
２７…第２のレベルシフト回路
２８…第１の駆動回路
２９…第２の駆動回路
【図１】
2006128916.tif 000003
【図２】
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【図３】
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