(57)【要約】【課題】    新たに見出した経時的配線不良率の知見に基づき、長期間の高信頼性を実現できる銅配線を有する半導体装置を提供する。【解決手段】    半導体装置は、半導体基板と、前記半導体基板に形成され、多電圧で駆動される回路を含む複数の回路領域と、前記半導体基板上方に形成された層間絶縁膜と、前記層間絶縁膜に埋め込んで形成された銅配線であって、同一層内で隣接する配線間の最小配線間隔が、印加される電圧差によって配線間に生じる電界が０．４ＭＶ／ｃｍ以下になるように選定されている銅配線と、前記銅配線の上面を覆って、層間絶縁膜上に形成された銅拡散防止膜と、を有する。【選択図】  図４
2006128500.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、多電圧で駆動される回路を含む複数の回路領域と、
前記半導体基板上方に形成された層間絶縁膜と、
前記層間絶縁膜に埋め込んで形成された銅配線であって、同一層内で隣接する配線間の最小配線間隔が、印加される電圧差によって配線間に生じる電界が０．４ＭＶ／ｃｍ以下になるように選定されている銅配線と、
前記銅配線の上面を覆って、層間絶縁膜上に形成された銅拡散防止膜と、
を有する半導体装置。
【請求項２】
前記複数の回路領域が、フラッシュメモリセルアレイ、およびその駆動回路を含む請求項１記載の半導体装置。
【請求項３】
前記複数の回路領域が、フラッシュメモリセルより低電圧で駆動される論理回路を含む請求項２記載の半導体装置。
【請求項４】
前記銅配線が、バリア金属層と銅層との積層で形成されたダマシン配線であり、前記銅拡散防止膜が窒化シリコン膜である請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
前記銅配線が、バリア金属層と銅層との積層で形成されたダマシン配線であり、前記銅拡散防止膜がＳｉＣ膜である請求項１〜３の何れか１項記載の半導体装置。
【請求項６】
さらに、前記層間絶縁膜が酸化シリコンより誘電率の低い低誘電率層を含む請求項１〜５のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に銅配線を有し、複数の電圧で駆動される回路領域を含む半導体装置に関する。
【背景技術】
【０００２】
フローティングゲートを有する不揮発性メモリであるフラッシュメモリが種々の半導体装置に混載されている。フラッシュメモリへの書き込みは、チャネルホットエレクトロン注入（channel hot electron injection, ＣＨＩ）で行なわれる。フラッシュメモリの消去は、ファウラ・ノルドハイム（Fowler-Nordheim)トンネルにより行なわれる。これらの動作は高電圧を必要とする。
【０００３】
フラッシュメモリでも、動作電圧を下げる試みは行なわれているが、信頼性の点からトンネル酸化膜の薄膜化が進まず、低電圧化が進んでいないのが実情である。
アルミニウム配線は上下にバリア金属層を備えたアルミニウム層をエッチングすることで配線を形成し、プラズマＣＶＤで酸化シリコン膜を堆積して層間絶縁膜を形成していた。この配線は経時変化を伴う耐圧劣化がなく、低電圧領域に対して規定された配線基準を高電圧領域にも適用でき、密なパターン形成が可能であった。
【０００４】
近年、論理回路での高速化、低消費電力化の追求により、電源電圧の更なる低電圧化、多層配線における銅配線の採用、層間絶縁膜への低誘電率絶縁膜の採用が進められてきた。銅配線は、高精度のエッチングが困難なため、層間絶縁膜に配線トレンチ、ビア孔を形成し、銅配線層を埋め込み、層間絶縁膜上の不要部分を除去してパターニングするダマシンプロセスが採用される。銅が絶縁層中に拡散しないように、銅層の下地にバリア金属層を形成し、銅配線をパターニングした後その上に窒化シリコン膜等の銅拡散防止絶縁膜を形成する。
【０００５】
高集積度の半導体装置は、多層配線を備える。複数の回路領域を有する場合、回路領域によって電源電圧が異なる場合がある。安全のために最も高い電源電圧の回路領域に適用する配線設計ルールを集積回路全体に採用すると、半導体チップの面積は増大してしまう。特開２００３−１１５５４０号公報は、電源電圧の異なる回路領域の設計ルールをその電源電圧に応じて変更することを提案する。
【０００６】
特開平１１−３０７６３９号公報は、ピッチの異なる複数の電源線、ないし電位の異なる複数の電源線を備える半導体集積回路の電源回路において、電位毎に中継電源線を設け、電源線を電位毎に中継電源線に接続し、中継電源線を介して電源供給を受けることを提案する。
【０００７】
各配線に印加される電位の強弱により、配線間隔をコントロールする必要性も指摘されている。特開２００３−３１６６４号公報は、配線接続情報をネットリストとし、ネット間の電位差に対応した配線間隔に基づいて、配線レイアウトを設計する設計方法を提案する。
【０００８】
【特許文献１】特開２００３−１１５５４０号公報
【特許文献２】特開平１１−３０７６３９号公報
【特許文献３】特開２００３−３１６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、新たに見出した経時的配線不良率の知見に基づき、長期間の高信頼性を実現できる銅配線を有する半導体装置を提供することである。
本発明の他の目的は、銅拡散防止絶縁膜を備えた銅配線を有し、１０年間配線不良発生を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の１観点によれば、半導体基板と、前記半導体基板に形成され、多電圧で駆動される回路を含む複数の回路領域と、前記半導体基板上方に形成された層間絶縁膜と、前記層間絶縁膜に埋め込んで形成された銅配線であって、同一層内で隣接する配線間の最小配線間隔が、印加される電圧差によって配線間に生じる電界が０．４ＭＶ／ｃｍ以下になるように選定されている銅配線と、前記銅配線の上面を覆って、層間絶縁膜上に形成された銅拡散防止膜と、を有する半導体装置が提供される。
【発明の効果】
【００１１】
本発明により、多電圧で駆動される回路をもち、かつ銅拡散防止膜を層間絶縁膜に埋め込んで形成された銅配線において、回路面積を増加させることなく、新たに見出した経時的配線不良の問題を抑制できる。
【発明を実施するための最良の形態】
【００１２】
銅配線は、以下のようなダマシンプロセスで形成する。層間絶縁膜にビア孔および／または配線トレンチの配線用凹部を形成する。配線用凹部の表面にＴａ等のバリア金属層をスパッタリング等で形成し、バリア金属層の上に銅層をメッキで形成する。層間絶縁膜上に形成された不要の金属層を化学機械研磨（ＣＭＰ）等で除去して、銅配線をパターニングする。配線用凹部に埋め込まれた銅配線を覆って層間絶縁膜上に窒化シリコン層等の銅拡散防止膜をＣＶＤ等で形成する。このようにして、１層の銅配線が形成される。さらに層間絶縁膜を形成し、上層配線を作成する。
【００１３】
このようにして形成される銅配線構造において、層間絶縁膜中よりも優先的に、銅配線を埋め込む層間絶縁膜とその上の銅拡散防止膜との界面で、銅のマイグレーションが生じ、経時的な耐圧不良が生じることが判った。そこで、どのような条件で経時的不良が生じるかを実験的に調べた。
【００１４】
図１Ａ，１Ｂは、作成したサンプルの構成を示す平面図および断面図である。図１Ａに示すように、インターデジタル形の配線Ｗ１，Ｗ２が同一層内で対向する。両配線を引き出し、一方の配線Ｗ１を接地し、他方の配線Ｗ２に所定の電圧、例えば７Ｖを印加する。印加電圧、対向する配線間隔を変化させることにより、配線間の電界強度を変化させる。
【００１５】
図１Ｂは、断面構成を示す。層間絶縁膜１１に配線用トレンチが形成され、トレンチ表面をバリア金属層１２が覆い、残るトレンチを銅配線１３が埋める。銅配線構造１２，１３と層間絶縁膜１１の表面を覆って、窒化シリコン膜１４が形成される。窒化シリコン膜１４上にさらに層間絶縁膜１５を形成する。図示しない領域で上層の層間絶縁膜１５、銅拡散防止絶縁膜１４を貫通するコンタクト孔を形成し、表面に配線を引き出す。
【００１６】
図２Ａは、２５℃で測定した１００Ｋｈ（１０年＝８７．６Ｋｈ）の経時変化による配線不良率の電界依存性を示すグラフである。電界強度１．０ＭＶ／ｃｍまでは、不良率はほぼ０（０．０１％未満）であるが、１．１ＭＶ／ｃｍ以上で不良率が増大している。
【００１７】
図２Ｂは、１１５℃で測定した１００Ｋｈの経時変化による配線不良率の電界依存性を示すグラフである。電界強度０．４ＭＶ／ｃｍまでは、不良率は０．０１％未満である。０．５ＭＶ／ｃｍ以上で不良率が増大している。
【００１８】
図２Ｃは、温度を変えて、同様の実験を行なうことにより求めた保証温度に対する最大許容電界を示すグラフである。実際の製品における保証温度である１１５℃における最大許容電界は０．４ＭＶ／ｃｍ強であり、図２Ｂに示す結果と一致している。１１５℃の作動で１０年間不良を出さないためには、配線間の電界強度を０．４ＭＶ／ｃｍ（４０Ｖ／μｍ）以下とすることが望まれる。なお、保証温度を上げれば、最大許容電界強度は減少する。
【００１９】
なお、銅拡散防止膜（兼エッチストッパ）として、ＳｉＮの他ＳｉＣも用いられる。ＳｉＣを銅拡散防止膜として用いた場合にも、同様の基準を適用することができよう。
論理回路は低電圧化され、１３０ｎｍ世代では駆動電圧は１．２Ｖまで下がってきている。フラッシュメモリを混載した論理回路においては、フラッシュメモリおよびその駆動回路に於いて複数の高電圧が使用される。なお、複数の電圧を多電圧と呼ぶ。フラッシュメモリにおいては、信頼性から厚さ９〜１０ｎｍのトンネル酸化膜が依然として用いられており、特に書き込み、消去に高電圧を必要とする。
【００２０】
図３Ａ１，３Ａ２は、書込み時の印加電圧を示す等価回路図と断面図である。図３Ａ２に示すように、シリコン基板にｐ型ウェルＷｐを形成し、基板表面上にゲート酸化膜、フローティングゲートＦＧ，絶縁膜、コントロールゲートＣＧの積層を形成し、ゲート電極構造とする。ゲート電極構造の両側にｎ型不純物をドープして、一方をソースＳ，他方をドレインＤとする。このような構造を図３Ａ１に示す記号で示す。
【００２１】
ソースＳ、ｐ型ウェルＷｐを接地（０Ｖ）し、コントロールゲートＣＧに９Ｖ，ドレインＤに５Ｖを印加する。ソースＳから引き出された電子は、５Ｖを印加されたドレインＤに向かってドリフトされ、ホットエレクトロンとなる。ホットエレクトロンは、９Ｖを印加されたコントロールゲートＣＧの影響を受けて電位が上がっているフローティングゲートＦＧに向かってチャネルからホットエレクトロン注入（ＣＨＩ）される。
【００２２】
書込みは選択的に行なう必要があるので、選択したワード線に９Ｖ，非選択のワード線に０Ｖ，選択したビット線（ドレイン）に５Ｖ，非選択のビット線に  ０Ｖを印加すると、隣接するワード線間は最大９Ｖ，隣接するビット線間は最大５Ｖが印加される。
【００２３】
図３Ｂ１，３Ｂ２は、消去時の印加電圧を示す等価回路図と断面図である。フローティングゲートＦＧには電子が蓄積されているものとする。ソースＳ、ドレインＤはフローティングとし、コントロールゲートＣＧに−９Ｖ，ｐ型ウェルＷｐに＋９Ｖを印加する。コントロールゲートＣＧとｐ型ウェルＷｐ間の高電圧により、フローティングゲートＦＧに蓄積されていた電子は、ＦＮトンネルでゲート絶縁膜を通過して、ｐ型ウェルＷｐに抜ける。消去は一括して行なえるので、隣接するワード線の間に電位差を生じさせなくてもよい。ワード線別に消去する場合は、隣接するワード線間に最大９Ｖの電圧差が印加される。
【００２４】
図３Ｃは、１．２Ｖ動作のロジック回路とフラッシュメモリセルとの動作電圧をまとめた表１である。ロジック回路では、オンするトランジスタのドレインに１．２Ｖ，ゲートに１．２Ｖを印加する。オフするトランジスタのゲートには０Ｖを印加する。ウェルの電位は例えば０Ｖである。隣接する配線間には高々１．２Ｖしかかからない。フラッシュメモリの書込み時と消去時の印加電圧は、上述の通りである。フラッシュメモリの読み出し時には、選択したワード線に５Ｖ，選択したビット線に１Ｖが印加される。隣接するワード線間には例えば最大９Ｖ、隣接するビット線間は、最大５Ｖが印加される。ソースＳ−ゲートＧ間には、最大９Ｖが印加される。
【００２５】
図４Ａは、主要動作電圧に対して上記の最大許容電界０．４ＭＶ／ｃｍ（４０Ｖ／μｍ）を満足するには、最小配線間隔を何μｍに設定すべきかを示す表２である。隣接配線間電圧ｘを０Ｖ≦ｘ≦１．２Ｖ，１．２Ｖ＜ｘ≦５．０Ｖ，５．０Ｖ＜ｘ≦１０Ｖ，１０Ｖ＜ｘ≦１５Ｖと分類した時、最小配線間隔はそれぞれ０．０３μｍ、０．１２５μｍ、０．２５０μｍ、０．３７５μｍとなる。分類化することにより、設計を過度に複雑化せず、不良率を抑制しつつ、チップ面積の縮小を図ることが容易になる。
【００２６】
図４Ｂは、配線の最小間隔に律速された場合の、最小フラッシュメモリセルサイズを従来技術と比較して示す表３である。従来はワード線ピッチ（間隔）もビット線ピッチ（間隔）も０．２５Ｖであった。表２の基準によれば、ワード線ピッチは従来同様０．２５μｍであるが、ビット線ピッチが、従来の０．２５μｍから、０．１２５μｍと半減する。従って、最小セルサイズも半減する。
【００２７】
以下、上記基準に従う、実施例による半導体装置を説明する。フラッシュメモリには、ソース、ドレインに電極を形成するノンＳＡＳタイプと、ソースを半導体基板内で配線するＳＡＳ（self aligned source)タイプとが知られている。まず、ノンＳＡＳタイプのフラッシュメモリについて説明する。
【００２８】
図５Ａ，５Ｂは、ノンＳＡＳタイプのフラッシュメモリの構成を示す平面図および断面図である。図５Ａに示すように、フラッシュメモリセルＦＭＣが行列状に配列され、列方向には素子分離領域で分離され、行方向には直列に接続される。ソース上にはソースコンタクトＳＣ，ドレイン上にはドレインコンタクトＤＣが画定される。フラッシュメモリセルＦＭＣのコントロールゲートを兼ねるワード線ＷＬが列方向に延在し、ビット線ＢＬがドレインコンタクトＤＣに接続されつつ、行方向に延在する。ソースコンタクトＳＣに接続されるソース線ＳＬが、ワード線と平行に配列される。
【００２９】
図５Ｂに示すように、ゲート電極は、ゲート酸化膜ＧＸ，フローティングゲートＦＧ，ＯＮＯ（酸化膜−窒化膜−酸化膜の積層絶縁膜）、コントロールゲートＣＧの積層で形成される。ゲート電極の両側の半導体基板（ウェル）中にはソースＳとドレインＤが形成される。ゲート電極を挟んで、交互にソースＳ，ドレインＤ，ソースＳ，ドレインＤのように配列される。即ち隣接するフラッシュメモリセルのソースＳ，ドレインＤは共用される。
【００３０】
ゲート電極を覆って、下層層間絶縁膜ＩＬ１が形成され、ソースＳ，ドレインＤに達するコンタクト孔が形成される。コンタクト孔中にタングステンプラグＷＰが埋め込まれる。下層層間絶縁膜ＩＬ１上に，酸化シリコン膜等の第２層間絶縁膜ＩＬ２が形成され、トレンチが形成される。トレンチに第１銅配線が埋め込まれる。第１銅配線はソース線ＳＬとドレイン用の相互接続部ＩＣを含む。第１銅配線を覆って第２層間絶縁膜ＩＬ２上に、窒化シリコン膜、炭化シリコン膜等のエッチストッパ兼用銅拡散防止膜ＥＳ、第３層間絶縁膜ＩＬ３が形成される。配線用トレンチ、相互接続部ＩＣに達するビア孔が形成される。トレンチ、ビア孔を埋め込んで、ビット線ＢＬを構成する第２銅配線が形成される。第２銅配線を覆って、第３層間絶縁膜ＩＬ３上に窒化シリコン膜、炭化シリコン膜等のエッチストッパ兼用銅拡散防止膜ＥＳを形成する。
【００３１】
第１銅配線においては、ソース線ＳＬとビット線用相互接続部（ＩＣ）とが隣接し、その間の最大電圧差は５Ｖなので、最小配線間隔は０．１２５μｍである。第２銅配線（ビット線ＢＬ）は、図５Ａに示すように互いに隣接し、最大電圧差が５Ｖなので、最小配線間隔は０．１２５μｍである。駆動回路に於いても、これらの配線に接続される配線間の電圧差を基準にして最小配線間隔を選定する。
【００３２】
図６Ａｘ〜６Ｆｙは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。図番において、数字の次のＡ，Ｂ，Ｃ．．．はプロセスの順を示し、その次のｘ、ｙは断面方向を示す。ｘはワード線に沿う方向、ｙはビット線に沿う方向である。
【００３３】
図６Ａｘ，６Ａｙに示すように、シリコン基板２０に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２１を形成し、イオン注入を行って、ｐ型ウェル２２等のウェルを形成する。シリコン基板表面上に熱酸化によりゲート酸化膜２３、その上にＣＶＤによりフローティングゲート用多結晶シリコン層２４を形成する。
【００３４】
図６Ｂｘ，６Ｂｙに示すように、フローティングゲート用多結晶シリコン層２４をホトリソグラフィとエッチングでストライプ状にパターニングする。酸化膜、窒化膜、酸化膜を積層し、ＯＮＯ膜２５を形成する。ＯＮＯ膜２５を備えたストライプ状の多結晶シリコン層２４を覆って基板上にコントロールゲート用多結晶シリコン層２６、反射防止用窒化シリコン膜２７をＣＶＤで堆積する。両多結晶シリコン層２４，２６は、ＯＮＯ膜２５で絶縁される。
【００３５】
図６Ｃｘ，６Ｃｙに示すように、ワード線形状のレジストパターンを形成し、窒化シリコン層２７、多結晶シリコン層２６、ＯＮＯ膜２５、多結晶シリコン層２４をエッチングする。エッチング後、熱酸化を行ない、多結晶シリコン層の表面を保護する。各セルごとに分離されたフローティングゲートＦＧとワード線を兼ねるコントロールゲートＣＧがパターニングされる。これらを併せてゲート構造と呼ぶことがある。
【００３６】
図６Ｄｘ，６Ｄｙに示すように、ゲート構造両側のウェル内にｎ型不純物をイオン注入し、ｎ型拡散層３０を形成する。拡散層３０は、ソース、ドレインを構成する。
図６Ｅｘ，６Ｅｙに示すように、ゲート電極構造を覆って酸化膜３１をＣＶＤで堆積し、ＲＩＥ等の異方性エッチングを行なって、ゲート構造側面上にサイドウォールスペーサを形成する。サイドウォールスペーサ３１を形成した後、ゲート電極構造を覆って、基板上に窒化シリコン層３２を堆積し、エッチストッパ層を形成する。
【００３７】
図６Ｆｘ，６Ｆｙに示すように、基板上に酸化シリコン層３３をＣＶＤで堆積し、下層層間絶縁膜を形成する。ホトリソグラフィとエッチングで、下層層間絶縁膜３３を貫通し、拡散層３０に達するコンタクト孔を開口する。このエッチングに於いて、エッチストッパ層３２が一旦酸化膜エッチングをストップさせ、その後窒化膜エッチングを行なうことでコンタクト孔が完成する。Ｔｉ層、ＴｉＮ層等のバリア金属層をスパッタリング等で成膜し、その上にブランケットＷ層をＣＶＤ等で形成する。表面上の不要金属層をＣＭＰ等で除去し、コンタクト孔にタングステンプラグ３４を残す。その後、層間絶縁膜形成、トレンチ形成、銅配線形成、銅拡散防止膜形成、層間絶縁膜形成、トレンチ／ビア孔形成、銅配線形成、銅拡散防止膜形成等の工程を行い、図５Ａ，５Ｂの構造を作成する。なお、集積回路、その製造プロセスとしては、上記の他、公知の種々の構成、プロセスを採用できる。
【００３８】
図７Ａ〜７Ｄは、ＳＡＳタイプのフラッシュメモリを示す平面図、および断面図である。
図７Ａの平面図に示すように、図５ＡのノンＳＡＳタイプ同様、フラッシュメモリセルＦＭＣが行列状に配置される。図５Ａと異なる点は、ソースコンタクト、ソース線がないことである。以下に説明するように、ソースは、半導体基板内で列方向に連続的に形成される。ビット線は、図５Ａ同様行方向に延在し、隣接ビット線間の最小配線間隔は０．１２５μｍである。
【００３９】
図７Ｂ，７Ｃ，７Ｄは、図７ＡのＶＩＩＢ−ＶＩＩＢ線、ＶＩＩＣ−ＶＩＩＣ線、ＶＩＩＤ−ＶＩＩＤ線に沿う断面図である。図７Ｂは、図５Ｂに対応する。間隔以外、ゲート電極構造は図５Ｂと同様である。中央の２つのゲート電極構造のサイドウォールスペーサＳＷが、互いに接し、その間にはタングステンプラグＷＰが存在しない。このため、ソースＳを挟む２つのワード線ＷＬ，ドレインＤの間隔を短縮することができる。但し、基板上方のソース線に代え、基板内に連続するソース領域を形成するための工程が必要である。
【００４０】
図７Ｃは、素子分離領域ＳＴＩ上で行方向に沿う断面図を示す。中央の接しているサイドウォールＳＷの下の素子分離領域が除去され、露出したシリコン基板にｎ型ソース領域Ｓが形成されている。このソース領域が図面垂直方向に延在する。
【００４１】
図７Ｄは、ドレインＤを通る列方向の断面図である。シリコン基板に素子分離領域ＳＴＩが行方向に延在するように形成され、その間にドレインＤが形成されている。基板上に層間絶縁膜ＩＬが形成され、層間絶縁膜を貫通するタングステンプラグＷＰが形成されている。この構成はノンＳＡＳタイプでも同様である。層間絶縁膜ＩＬの上の第１銅配線が、ビット線ＢＬを構成する。ソース配線がないので、配線構造が簡略化されている。
【００４２】
図８Ａ〜図８Ｇｙ２は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。図番中の文字は、図６の場合と同様のものを指す。最後の数字は、同方向の断面が二種以上ある場合に場所の違いを示す。
【００４３】
図８Ａ，８Ｂｘ，８Ｂｙは、図６Ａｘ，６Ｂｘ，６Ｃｙと同様の工程で、ＳＴＩ２１，ウェル２２、ゲート酸化膜２３、多結晶シリコン層２４、絶縁層２５、多結晶シリコン層２６、窒化シリコン層２７を形成する工程を示す。ゲート電極構造が形成される。
【００４４】
図８Ｃｙ１、８Ｃｙ２は、ソース注入工程を示す。レジストマスクＰＲ１でソース領域に沿うストライプ領域を開口し、熱酸化を行った後にボロンをイオン注入し、ポケットを形成する。図８Ｃｙ２はＳＴＩ領域を示す。
【００４５】
図８Ｄｙ１，Ｄｙ２は、ドレインに沿うストライプ状領域にｎ型不純物Ａｓをイオン注入する工程を示す。図８Ｄｙ２はＳＴＩ上の領域を示す。新たなレジストパターンＰＲ２を形成し、ストライプ状開口内にドレイン領域と隣接するＳＴＩを露出する。Ａｓをイオン注入してｎ型ドレイン領域を形成する。ＳＴＩは、イオン注入を遮る。
【００４６】
図８Ｅｙ１，Ｅｙ２は、ＳＴＩのエッチング工程を示す。レジストパターンＰＲ３でソース領域に沿うストライプ領域を露出し、酸化膜エッチングでＳＴＩをエッチングする。基板表面を露出した後表面を熱酸化する。ｎ型不純物をイオン注入して、ｎ型領域２８を形成し、ソース領域を接続する。
【００４７】
図８Ｆｘ，８Ｆｙ１，８Ｆｙ２はサイドウォール形成、エッチストッパ形成工程を示す。酸化膜のＣＶＤ，異方性エッチングによりサイドウォ−ル３１を形成し、窒化膜ＣＶＤによりエッチストッパ３２を堆積する。図８Ｆｙ２に示すように、ＳＴＩを除去した凹部にもサイドウォール３１は入り込む。
【００４８】
図８Ｇｘ，８Ｇｙ１，８Ｇｙ２は、層間絶縁膜形成、タングステンプラグ形成工程を示す。基板上に酸化シリコン膜等の層間絶縁膜３３を形成し、コンタクト孔を開口してタングステンプラグ３４を埋め込む。工程自身は、ノンＳＡＳタイプと同様である。
【００４９】
図９は、フラッシュメモリセルを混載した半導体論理集積回路装置の構成例を示す。半導体チップ１１０の中央部には、低電圧（ＬＶ、例えば１．２Ｖ）で動作する論理ＣＭＯＳ回路１１１が配置されており、その両側には入出力用の、低電圧（ＬＶ、たとえば１．２Ｖ）用と中電圧（ＭＶ、たとえば３Ｖ）用のｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）回路１１２及びｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）回路１１３が配置されている。半導体チップ１１０の上下にはフラッシュメモリ回路１１６が配置され、フラッシュメモリ回路の内側には、フラッシュメモリ素子を制御するためのＮＭＯＳ回路１１７及びＰＭＯＳ回路１１８が形成されている。ＮＭＯＳ回路１１７及びＰＭＯＳ回路１１８は、高電圧（ＨＶ、たとえば９Ｖ）トランジスタで構成されている。
【００５０】
半導体チップ上には多層配線が形成される。特に下層配線は蜜に形成されるが、銅配線層に関しては上記の最小配線間隔を満たすように配線間隔を選定する。配線間の付随容量を低減するためには層間絶縁膜の誘電率を下げることが好ましい。低誘電率の絶縁体としては、Ｆを添加した酸化シリコン、多孔性酸化シリコン等の無機絶縁材料やＳｉＬＫ（登録商標）などの有機材料が知られている。
【００５１】
図１０Ａ，１０Ｂ，１０Ｃは、多層配線構造例を示す。図５Ｂに示すように、半導体基板上に半導体素子が形成され、下層層間絶縁層ＩＬ１が形成される。下層層間絶縁層にはタングステンプラグが埋め込まれる。
【００５２】
図１０Ａに示すように、下層層間絶縁層ＩＬ１の上に多層配線が形成される。多層配線は層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５がエッチストッパＥＳ１，ＥＳ２，ＥＳ３を挟んで積層され、さらに表面にエッチストッパＥＳ４が積層された構成である。各層間絶縁層には銅配線Ｍ１Ｌ，Ｍ２Ｌ，Ｍ３Ｌ，Ｍ４Ｌが埋め込まれている。各銅配線は、バリア金属層１２と銅層１３の積層で構成される。下層層間絶縁層ＩＬ１はたとえば、ＰＳＧなどのシリコン酸化物で形成される。その上の層間絶縁層ＩＬ２中には、全厚さを貫通する銅配線が形成されている。付随容量を減少させるには、層間絶縁膜ＩＬ２全体の実効誘電率を低下させることが望ましい。銅拡散防止膜を兼用するエッチストッパＥＳ１と接する部分は酸化シリコンで形成することが望ましい。
【００５３】
図１０Ｂに示すように、層間絶縁膜ＩＬ２は、例えば厚さ１５０ｎｍの有機低誘電率(low-k)材料層１２１と厚さ１００ｎｍの酸化シリコン層１２２を積層した構成とする。
層間絶縁膜ＩＬ３、ＩＬ４，ＩＬ５には、デュアルダマシン構造の銅配線Ｍ２Ｌ，Ｍ３Ｌ，Ｍ４Ｌが埋め込まれる。ビア導電体は占有面積が狭く、配線全体の付随容量に与える影響が小さい。ビア導電体を囲む部分は信頼性の高い酸化シリコン層で構成しても、誘電率の影響は小さい。
【００５４】
図１０Ｃは、層間絶縁膜ＩＬ３、ＩＬ４，ＩＬ５の構成例を示す。例えば厚さ２８０ｎｍの酸化シリコン層１２０、厚さ１５０ｎｍのlow-k材料層１２１、厚さ１００ｎｍの酸化シリコン層１２２を積層した構成である。トレンチ内に埋め込まれた配線パターン間は、low-k材料層１２１、酸化シリコン層１２２で占められる。実効誘電率を減少して配線の付随容量を減少する。
【００５５】
図示の左側は低電圧（ＬＶ）のロジック回路、右側は高電圧（ＨＶ）のフラッシュメモリ回路ないしその駆動回路とする。各配線には、付記した電圧が印加されるとする。電圧差が１．２Ｖ以下の配線間隔ｇ１は０．０３μｍ以上とする。電圧差が１．２Ｖを越え、５Ｖまでの場合は配線間隔ｇ２は、０．１２５μｍ以上とする。電圧差が５Ｖを越え、１０Ｖまでの配線間隔ｇ３は、０．２５μｍ以上とする。なお、層の異なる銅配線間には、この基準は適用しない。多結晶シリコン電極、タングステンプラグにも適用しない。
【００５６】
このように明確な基準が与えられるので、、配線のレイアウトが容易になり、チップ面積の節約が可能になる。
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せが可能なことは、当業者に自明であろう。
【図面の簡単な説明】
【００５７】
【図１】図１Ａ，１Ｂは、作成したサンプルの構成を示す平面図および壇面図である。
【図２】図２Ａ，２Ｂ，２Ｃは、２５℃、１１５℃の動作温度における１００Ｋｈの経時変化による配線不良率の電界依存性、および最大許容電界の保証温度依存性を示すグラフである。
【図３】図３Ａ１、３Ａ２、３Ｂ１，３Ｂ２，３Ｃは、フラッシュメモリセルの動作を説明する等価回路図とセルの断面図、およびフラッシュ混載ロジック回路の動作電圧例を示す表である。
【図４】図４Ａ，４Ｂは、主要動作電圧に対する最小配線間隔、および最小配線間隔で律速された場合の最小フラッシュセルサイズを示す表である。
【図５】図５Ａ，５Ｂは、ノンＳＡＳタイプのフラッシュメモリの構成を示す平面図および断面図である。
【図６Ａｘ】図６Ａｘは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ａｙ】図６Ａｙは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｂｘ】図６Ｂｘは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｂｙ】図６Ｂｙは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｃｘ】図６Ｃｘは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｃｙ】図６Ｃｙは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｄｘ】図６Ｄｘは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｄｙ】図６Ｄｙは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｅｘ】図６Ｅｘは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｅｙ】図６Ｅｙは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｆｘ】図６Ｆｘは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図６Ｆｙ】図６Ｆｙは、図５Ａ，５Ｂに示すようなノンＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図７】図７Ａ〜７Ｄは、ＳＡＳタイプのフラッシュメモリの構成を示す平面図、および断面図である。
【図８Ａ】図８Ａは、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｂｘ】図８Ｂｘは、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｂｙ】図８Ｂｙは、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｃｙ１】図８Ｃｙ１は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｃｙ２】図８Ｃ２は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｄｙ１】図８Ｄｙ１は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｄｙ２】図８Ｄｙ２は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｅｙ１】図８Ｅｙ１は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｅｙ２】図８Ｅｙ２は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｆｘ】図８Ｆｘは、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｆｙ１】図８Ｆｙ１は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｆｙ２】図８Ｆｙ２は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｇｘ】図８Ｇｘは、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｇｙ１】図８Ｇｙ１は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図８Ｇｙ２】図８Ｇｙ２は、図７Ａ−７Ｄに示すＳＡＳタイプのフラッシュメモリの製造プロセスを示す断面図である。
【図９】図９は、フラッシュメモリセルを混載した半導体論理集積回路装置の構成例を示す平面図である。
【図１０】図１０Ａ，１０Ｂ，１０Ｃは、多層配線構造例を示す断面図である。
【符号の説明】
【００５８】
Ｗ１，Ｗ２    配線
Ｓ    ソース
Ｄ    ドレイン
ＣＧ    コントロールゲート
ＦＧ    フローティングゲート
ＧＸ    ゲート酸化膜
ＳＷ    サイドウォールスペーサ
ＯＮＯ    酸化膜−窒化膜−酸化膜（積層）
ＢＬ    ビットライン
ＷＬ    ワードライン
ＳＬ    ソースライン
ＤＣ    ドレインコンタクト
ＳＣ    ソースコンタクト
ＦＭＣ    フラッシュメモリセル
ＷＰ    タングステンプラグ
ＳＵＢ    シリコン基板
ＳＴＩ    シャロートレンチアイソレーション
ＩＬ    層間絶縁膜
ＥＳ    エッチストッパ（兼銅拡散防止膜）
ＭｘＬ    銅配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａｘ】
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【図６Ａｙ】
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【図６Ｂｘ】
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【図６Ｂｙ】
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【図６Ｃｘ】
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【図６Ｃｙ】
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【図６Ｄｘ】
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【図６Ｄｙ】
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【図６Ｅｘ】
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【図６Ｅｙ】
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【図６Ｆｘ】
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【図６Ｆｙ】
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【図７】
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【図８Ａ】
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【図８Ｂｘ】
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【図８Ｂｙ】
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【図８Ｃｙ１】
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【図８Ｃｙ２】
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【図８Ｄｙ１】
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【図８Ｄｙ２】
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【図８Ｅｙ１】
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【図８Ｅｙ２】
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【図８Ｆｘ】
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【図８Ｆｙ１】
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【図８Ｆｙ２】
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【図８Ｇｘ】
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【図８Ｇｙ１】
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【図８Ｇｙ２】
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【図９】
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【図１０】
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