(57)【要約】【課題】  ゲート電極の空乏化や、ゲート絶縁膜の信頼性低下を招くことなく、極浅い接合を有する不純物拡散層を形成することができる半導体装置の製造方法を提供する。【解決手段】  半導体表面を有する基板の上に、両側の縁が相互に平行なゲート電極を形成する。ゲート電極の両側の、基板の表層部をアモルファス化する。ゲート電極をマスクとして、基板の表層部に、イオンビームの進行方向を基板表面に垂直投影した線像と、ゲート電極の両側の縁との成す角度が７°以下になる条件で、不純物をイオン注入する。この角度が７°よりも大きくなる方向からはイオン注入を行わない。熱処理を行うことにより、アモルファス化された領域を、固相状態で再結晶化させるとともに、アモルファス化されていた領域に注入されている不純物を活性化させる。【選択図】  図１
2006278944.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体表面を有する基板の上に、両側の縁が相互に平行なゲート電極を形成する工程と、
（ｂ）前記ゲート電極の両側の、基板の表層部をアモルファス化する工程と、
（ｃ）前記ゲート電極をマスクとして、前記基板の表層部に、イオンビームの進行方向を基板表面に垂直投影した線像と、前記ゲート電極の両側の縁との成す角度が７°以下になる条件で、不純物をイオン注入し、該角度が７°よりも大きくなる方向からはイオン注入を行わない工程と、
（ｄ）熱処理を行うことにより、前記工程ｂでアモルファス化された領域を、固相状態で再結晶化させるとともに、アモルファス化されていた領域に注入されている不純物を活性化させる工程と
を有する半導体装置の製造方法。
【請求項２】
前記工程ｃにおいて、イオンビームの進行方向と基板の法線との成す角度が４０°以上であり、かつ９０°未満である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程ｂにおいて、前記ゲート電極をマスクとして、前記基板の表層部に、イオンビームの進行方向を基板表面に垂直投影した線像と、前記ゲート電極の両側の縁との成す角度が７°以下になる条件で、前記基板の表層部に導電性を付与しない元素をイオン注入することにより、アモルファス化を行う請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記工程ａと工程ｂとの間に、さらに、
（ｅ）前記ゲート電極の側面上に第１のサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして、前記基板の表層部に不純物を注入する工程と、
（ｇ）前記第１のサイドウォールスペーサを除去し、前記工程ｆで注入された不純物を活性化させる工程と
を有する請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記工程ｇの後、前記工程ｂの前に、さらに、
（ｈ）前記ゲート電極の側面上に、前記第１のサイドウォールスペーサより薄いオフセットスペーサを形成する工程を有し、
前記工程ｂにおいて、前記ゲート電極及び前記オフセットスペーサを含むゲート構造体の両側の基板の表層部をアモルファス化し、前記工程ｃにおいて、該ゲート構造体をマスクとして、イオン注入を行う請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にソース及びドレインのエクステンション領域を浅くし、かつ不純物濃度分布の傾きを急峻にする半導体装置の製造方法に関する。
【背景技術】
【０００２】
短チャネル効果を抑制し、高性能なＣＭＯＳデバイスを作製する上で、ソース及びドレインのエクステンション部を低抵抗化し、浅くし、かつ不純物濃度分布の傾きを急峻にする技術がますます重要になってきている。
【０００３】
下記の特許文献１に、ソース及びドレインの接合の深さを制御し、容易に浅い接合を得ることができる技術が開示されている。
以下、図９（Ａ）〜図９（Ｄ）を参照して、特許文献１に記載された半導体装置の製造方法について説明する。
【０００４】
図９（Ａ）に示すように、シリコン基板１００の表面の一部の領域上に、ゲート絶縁膜１０１を介してゲート電極１０２が形成されている。図９（Ｂ）に示すように、ゲート電極１０２をマスクとしてゲルマニウムイオン（Ｇｅ＋）を注入することにより、ゲート電極１０２の両側の基板の表層部１０３の結晶状態を乱す（アモルファス化する）。
【０００５】
図９（Ｃ）に示すように、ゲート電極１０２をマスクとして不純物をイオン注入し、不純物注入層１０４を形成する。この後、５００〜６５０℃程度で、低温熱処理を行う。アモルファス化された表層部１０３が再結晶化するときに、注入されている不純物が結晶格子位置に取り込まれて活性化する。結晶状態が乱されていない領域に注入されている不純物は活性化しない。また、低温の熱処理で活性化が行われるため、注入された不純物はほとんど拡散しない。このため、図９（Ｄ）に示すように、浅い接合を有するソース及びドレイン拡散層１０５が形成される。
【０００６】
【特許文献１】特開２０００−２６０７２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１０（Ａ）に示すように、アモルファス化するため及び不純物を注入するためイオンビーム１１０の進行方向を基板１００の表面に対してほぼ垂直に設定すると、不純物注入領域１０４は、ゲート電極１０２とほとんど重ならなくなる。高温熱処理を行って活性化する場合には、不純物が横方向に拡散するため、最終的に形成されるソース及びドレイン拡散層の先端（接合位置）が、ゲート電極１０２と重なる。ところが、５００〜６５０℃程度の低温熱処理では、不純物がほとんど拡散しないため、最終的に形成されるソース及びドレイン拡散層が、ゲート電極とほとんど重ならない。このため、チャネル抵抗が高くなってしまう。
【０００８】
図１０（Ｂ）に示すように、イオンビーム１１１を、ソースとドレインとが並ぶ方向（ゲート長方向）に傾けてイオン注入を行うと、イオンが、ゲート電極１０２の側面の下端近傍を貫通して、ゲート電極１０２の下の基板表層部まで到達する。このため、アモルファス化を行うためのイオン注入、及び不純物を添加するためのイオン注入を、斜め方向から行うことにより、ゲート電極１０２の縁近傍と、ソース及びドレイン拡散層の先端とを重ねることができる。
【０００９】
ところが、ゲート電極１０２の端面の下端近傍をイオンが貫通することにより、ゲート絶縁膜１０１がダメージを受け、その信頼性が低下してしまう。さらに、ゲート電極１０２の端面の下端近傍に不純物が添加されるため、ゲート電極１０２の下端近傍が空乏化してしまう場合がある。
【００１０】
本発明の目的は、ゲート電極の空乏化や、ゲート絶縁膜の信頼性低下を招くことなく、極浅い接合を有する不純物拡散層を形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によると、（ａ）半導体表面を有する基板の上に、両側の縁が相互に平行なゲート電極を形成する工程と、（ｂ）前記ゲート電極の両側の、基板の表層部をアモルファス化する工程と、（ｃ）前記ゲート電極をマスクとして、前記基板の表層部に、イオンビームの進行方向を基板表面に垂直投影した線像と、前記ゲート電極の両側の縁との成す角度が７°以下になる条件で、不純物をイオン注入し、該角度が７°よりも大きくなる方向からはイオン注入を行わない工程と、（ｄ）熱処理を行うことにより、前記工程ｂでアモルファス化された領域を、固相状態で再結晶化させるとともに、アモルファス化されていた領域に注入されている不純物を活性化させる工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
イオンビームの進行方向を基板表面に垂直投影した線像と、ゲート電極の両側の縁との成す角度が７°よりも大きくなる方向からはイオン注入しないため、イオンビームが、ゲート電極の側面の下端近傍をほとんど貫通しない。このため、ゲート絶縁膜の信頼性の低下や、ゲート電極の空乏化を防止することができる。斜め方向からイオン注入すると、浅い領域に注入する場合でも、イオンの飛程が長くなる。このため、イオンが散乱される確率が高まり、ゲート電極の下に、注入されたイオンを回りこませることができる。
【発明を実施するための最良の形態】
【００１３】
図１（Ａ）〜図１（Ｃ）を参照して、第１の実施例による半導体装置の製造方法について説明する。
図１（Ａ）〜図１（Ｃ）に示すように、シリコンからなる表層部を有する基板１の表面に平行な面をＸＹ面とし、表面の法線方向をＺ軸とするＸＹＺ直交座標系を定義する。基板の表面の一部の領域に、酸化シリコン等からなるゲート絶縁膜２が形成され、その上に、ポリシリコン等からなるゲート電極３が形成されている。ゲート電極３の両側の側面は、Ｙ軸方向に延在し、ゲート電極３の両側に、ソース及びドレイン領域５が配置される。
【００１４】
ゲート電極３をマスクとして、基板１の表層部にゲルマニウムイオン（Ｇｅ＋）を斜め方向から注入することにより、表層部をアモルファス化させる。Ｇｅイオンの注入条件は、加速エネルギ８ｋｅＶ、ドーズ量２×１０１５ｃｍ−２である。イオンビームの進行方向は、基板法線方向（Ｚ軸）からゲート電極の側面の延在する方向（Ｙ軸方向）へ傾けられている。イオンビームの進行方向と基板法線との成す角度αは、例えば６０°である。角度αを「チルト角」と呼ぶこととする。次の不純物注入工程で重い元素を用いる場合には、次の不純物注入工程が、このアモルファス化のためのイオン注入を兼ねることも可能である。
【００１５】
次に、ゲート電極３をマスクとして、砒素イオン（Ａｓ＋）を斜め方向から注入することにより、不純物注入領域５を形成する。Ａｓイオンの注入条件は、加速エネルギ１０ｋｅＶ、ドーズ量１．６×１０１５ｃｍ−２である。Ａｓイオンのビームの進行方向は、Ｇｅ注入時のＧｅイオンのビームの進行方向と同一である。Ｇｅイオン及びＡｓイオンの注入は、進行方向を、Ｙ軸の正方向及び負方向の一方に傾けたビームを用いて行ってもよいし、Ｙ軸の正方向に傾けたビームと、負方向に傾けたビームとの両方を用いて行ってもよい。
【００１６】
窒素雰囲気中において、６００℃で２分間の熱処理を行う。この熱処理により、アモルファス化された表層部が再結晶化されると同時に、注入されているＡｓが活性化される。
６００℃程度の低温の熱処理では、注入されたＡｓがほとんど拡散しないため、極浅く、かつ不純物濃度分布が急峻に変化する不純物拡散層が得られる。
【００１７】
第１の実施例では、Ｇｅイオン及びＡｓイオンを注入するときのイオンビームを、基板法線方向から傾けている。同じ深さまで到達したイオンに着目すると、法線方向からイオン注入する場合に比べて、斜め注入する場合には、イオンが基板１内を進行する距離（飛程）が長くなる。例えば、チルトαを６０°とすると、基板法線方向から注入する場合に比べて、イオンの飛程が２倍になる。イオンの飛程が長くなると、イオンが散乱されて、ゲート電極３の下方にもぐり込む確率が高くなる。このため、ソース及びドレイン領域５が、ゲート電極３の側面からゲート電極３の中心に向かって横方向に侵入する長さが長くなる。
【００１８】
第１の実施例では、イオンビームを、ゲート長方向（Ｘ軸方向）ではなく、ゲート幅方向（Ｙ軸方向）に傾けているため、ゲート電極３の両側の側面の下端近傍をイオンが貫通しない。このため、ゲート電極３の空乏化や、ゲート絶縁膜２の信頼性の低下を防止することができる。
【００１９】
第１の実施例では、イオンビームの進行方向をＹ軸方向に傾けたが、Ｙ軸からややずれた方向に傾けてもよい。図１（Ｄ）に示すように、Ｇｅ及びＡｓのイオンビームの進行方向を基板面に垂直投影した線像７と、ゲート電極３の両側の縁が延在する方向（Ｙ軸方向）との成す角βを、７°以下にすることが好ましい。
【００２０】
図２に、チルト角αと、注入の深さと、深さ方向に関する不純物濃度分布の標準偏差との関係を示す。注入したイオンはＡｓイオンであり、加速エネルギを４０ｋｅＶとした。なお、注入対象の基板は、シリコン基板上に化学気相成長（ＣＶＤ）によりアモルファスシリコン膜を形成したものである。図２の横軸は、チルト角αを単位「度」で表し、左縦軸は、不純物濃度が最大値を示す位置の深さＲｐｅｆｆを単位「ｎｍ」で表し、右縦軸は、不純物濃度分布の標準偏差ΔＲｐｅｆｆを単位「ｎｍ」で表す。
【００２１】
図中の白丸記号及び実線は、それぞれ不純物濃度が最大値を示す位置の深さの測定値及び理論計算値を示す。図中の三角記号及び破線は、それぞれ不純物濃度分布の標準偏差の測定値及び理論計算値を示す。チルト角αを大きくするに従って、注入の深さが浅くなることがわかる。また、注入深さが浅くなるに従って、不純物濃度分布の標準偏差も小さくなっている。
【００２２】
図３に、深さ方向の不純物濃度の分布と、横方向の不純物濃度分布との関係を示す。横軸は、Ａｓイオンの注入エネルギを単位「ｋｅＶ」で表し、縦軸は、不純物濃度が最大になる深さＲｐ、深さ方向の不純物濃度分布の第１の標準偏差ΔＲｐ１、第２の標準偏差ΔＲｐ２、及び横方向の不純物濃度分布の標準偏差ΔＲｐｔ０を、単位「ｎｍ」で表す。なお、イオン注入時のチルト角αは０°とした。ここで、第１の標準偏差ΔＲｐ１及び第２の標準偏差ΔＲｐ２は、それぞれ深さ方向の不純物濃度分布のうち、不純物濃度が最大値を示す位置よりも浅い領域及び深い領域における分布の標準偏差を示す。
【００２３】
図４を参照して、横方向の不純物濃度分布の標準偏差ΔＲｐｔ０の定義について説明する。基板１の表層部に、不純物拡散層５が形成されている。不純物拡散層５は、ゲート電極３の側面からゲート電極３の中心に向かって横方向に、ある距離だけもぐり込んでいる。図４の下のグラフは、不純物濃度分布が最大となる深さ（ほぼＲｐ位置）における横方向（Ｘ軸方向）の不純物濃度分布を示す。ゲート電極３が形成されていない領域においては、不純物濃度はほぼ一定である。ゲート電極３の下方の領域においては、ゲート電極３の側面からゲート電極３の中心に向かって横方向に進むに従って、不純物濃度が低下する。ゲート電極３の下方の領域の不純物濃度分布を、ゲート電極３の縁を中心とするガウス分布で近似したときの標準偏差を、ΔＲｐｔ０とする。すなわち、標準偏差ΔＲｐｔ０は、不純物拡散層５がゲート電極３の下方にもぐり込んだ横方向の長さを現す指標となる。標準偏差ΔＲｐｔ０を、「横方向侵入長」と呼ぶこととする。
【００２４】
図３に戻って説明を続ける。加速エネルギを増加させると、注入の深さ、及び深さ方向の標準偏差が増加する。同様に、横方向侵入長ΔＲｐｔ０も増加する。加速エネルギを一定にして、チルト角αを大きくしていくと、図２に示したように、注入深さＲｐが浅くなる。横方向侵入長ΔＲｐｔ０は、注入されるイオンの飛程に依存すると考えられる。チルト角αを大きくしても、加速エネルギが一定であれば、イオンの飛程はほとんど変化しない。このため、横方向侵入長ΔＲｐｔ０もほとんど変化しないと考えられる。すなわち、チルト角αを大きくすると、不純物拡散層の接合の深さは浅くなるが、横方向侵入長はほとんど変化しない。従って、所望の横方向侵入長を維持しつつ、浅い接合を形成することが可能になる。
【００２５】
図５に、チルト角αを変化させて、加速エネルギ２０ｋｅＶの条件で、Ａｓイオンを注入したときの深さ方向に関する不純物濃度分布を示す。横軸は深さを単位「μｍ」で表し、縦軸は不純物濃度を単位「ｃｍ−３」で表す。図中の９本の実線は、上から下に向かって、チルト角αを０°、１０°、２０°、３０°、４０°、５０°、６０°、７０°、及び８０°としたときの不純物濃度分布を示す。チルト角αを大きくするに従って、最大濃度を示す位置が浅くなっていることがわかる。このように、チルト角αを大きくすることにより、容易に浅い接合を形成することが可能になる。
【００２６】
図６に、チルト角αと、横方向侵入長ΔＲｐｔ０との関係を示す。横軸はチルト角αを単位「度」で表し、縦軸は横方向侵入長ΔＲｐｔ０を単位「ｎｍ」で表す。なお、深さ５０ｎｍの位置において、Ａｓ濃度が１×１０１８ｃｍ−３となるように加速エネルギを調整した。チルト角αを大きくするに従って、横方向侵入長が長くなっている。このように、チルト角αを大きくすることにより、接合の深さを一定に維持しつつ、横方向侵入長を長くすることができる。
【００２７】
イオンビームの進行方向を傾ける効果を得るためには、チルト角αを４０°以上にすることが好ましい。また、チルト角αが７０°以上になると、グラフの傾きが急激に大きくなる。従って、侵入長を高精度に制御したい場合には、チルト角αを７０°以下にすることが好ましい。逆に、侵入長を長くしたい場合には、チルト角αを７０°以上９０°未満にすることが好ましい。
【００２８】
図７（Ａ）〜図７（Ｊ）を参照して、上記第１の実施例による方法を適用してＮＭＯＳトランジスタを製造する第２の実施例について説明する。
図７（Ａ）に示すように、シリコンからなる半導体基板１０の表層部に、素子分離絶縁膜１１を形成する。素子分離絶縁膜１１は、例えば、シャロートレンチアイソレーション（ＳＴＩ）技術により形成することができる。素子分離絶縁膜１１に囲まれた活性領域が画定される。図７（Ｂ）に示すように、ウェル１２を形成するためのリンイオン（Ｐ＋）の注入、及びしきい値制御用のボロンイオン（Ｂ＋）の注入を行う。
【００２９】
図７（Ｃ）に示すように、半導体基板１０の活性領域の表面を熱酸化し、さらに熱窒化することにより、厚さ約１ｎｍのＳｉＯＮ膜１５ａを形成する。基板全面に、厚さ約１００ｎｍのポリシリコン膜１６ａを化学気相成長（ＣＶＤ）により形成する。
【００３０】
図７（Ｄ）に示すように、ポリシリコン膜１６ａ及びＳｉＯＮ膜１５ａをパターニングすることにより、ＳｉＯＮからなるゲート絶縁膜１５及びポリシリコンからなるゲート電極１６を形成する。ゲート長（ゲート電極１６の一方の側面から他方の側面までの距離）は、例えば３０ｎｍ程度にする。
【００３１】
図７（Ｅ）に示すように、ゲート電極１６の側面に、酸化シリコンからなる第１のサイドウォールスペーサ１８を形成する。第１のサイドウォールスペーサ１８は、基板全面に厚さ約５０ｎｍの酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成される。
【００３２】
図７（Ｆ）に示すように、ゲート電極１６及び第１のサイドウォールスペーサ１８からなるゲート構造体をマスクとして、加速エネルギ１５ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件で、基板表層部にリンイオン（Ｐ＋）を注入する。このとき、チャネリングを防止するために、イオンビームの進行方向を基板法線方向から７°傾ける。ゲート構造体の両側の基板表層部に、リンの注入領域２０ａが形成される。
【００３３】
図７（Ｇ）に示すように、第１のサイドウォールスペーサ１８を、希フッ酸溶液でウェットエッチングする。窒素雰囲気中において、１０２５℃でスパイクラピッドサーマルアニール（スパイクＲＴＡ）を行う。これにより、不純物が活性化し、ゲート電極１６の両側に、深いソース及びドレイン領域２０が形成される。
【００３４】
図７（Ｈ）に示すように、ゲート電極１６の両側に、ソース及びドレインのエクステンション部２０ｅを形成する。エクステンション部２０ｅは、図１を参照して説明した第１の実施例による方法を用いて形成される。基板表層部のアモルファス化は、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギが８ｋｅＶ、ドーズ量が２×１０１５ｃｍ−２、チルト角αが６０°の条件で注入することにより行う。ｎ型導電性を付与するための砒素イオン（Ａｓ＋）の注入は、加速エネルギが１０ｋｅＶ、ドーズ量が１．６×１０１５ｃｍ−２、チルト角αが６０°の条件で行う。
【００３５】
さらに、ポケット領域を形成するために、ボロンイオン（Ｂ＋）の注入を行う。ボロンイオンの注入は、基板法線方向からゲート長方向の２方向、及びゲート幅方向の２方向にイオンビームの進行方向を傾けて、合計４回行う。加速エネルギは５ｋｅＶ、１回あたりのドーズ量は１．５×１０１３ｃｍ−２とする。また、イオンビームの進行方向の、法線からの傾き角は３０°とする。
【００３６】
活性化のための熱処理は、窒素雰囲気中において、６００℃で２分間行う。これにより、エクステンション部２０ｅが形成される。
図７（Ｉ）に示すように、ゲート電極１６の側面上に、酸化シリコンからなる第２のサイドウォールスペーサ２２を形成する。第２のサイドウォールスペーサ２２は、基板全面に厚さ約７０ｎｍの酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成される。図７（Ｆ）に示した第１のサイドウォールスペーサ１８の厚さが５０ｎｍであったため、第２のサイドウォールスペーサ２２は、エクステンション部２０ｅを完全に覆い、深いソース及びドレイン領域２０まで達する。
【００３７】
図７（Ｊ）に示すように、深いソース及びドレイン領域２０の上面に、ニッケルシリサイド（ＮｉＳｉｘ）膜２４を形成し、ゲート電極１６の上面に、ニッケルシリサイド膜２６を形成する。ニッケルシリサイド膜２４及び２６は、自己整合シリサイド技術（サリサイド技術）を用いて形成することができる。なお、ニッケルシリサイド膜の代わりに、チタンシリサイドやコバルトシリサイド等からなる金属シリサイド膜を形成してもよい。
【００３８】
第２の実施例では、図７（Ｈ）に示した工程で、第１の実施例による方法を用いてエクステンション部２０ｅが形成される。このため、浅く、かつ低抵抗で、しかもゲート電極１６との重なりを持つエクステンション部２０ｅを形成することができる。さらに、ゲート電極１６の両側の下端近傍が空乏化されることを防止し、かつゲート絶縁膜１５の信頼性の低下を防止することができる。
【００３９】
なお、図７（Ｈ）の工程で、ポケット領域形成のためのボロンの注入が、４方向から行われる。ボロンは、ゲート電極１６にドープされている不純物と同一導電型であるため、ゲート電極１６を空乏化させることはない。また、Ａｓイオンのドーズ量に比べて、ボロンイオンのドーズ量が著しく少ないため、ボロンイオンの斜め注入によってゲート絶縁膜１５がダメージを受けることはない。
【００４０】
次に、図８（Ａ）〜図８（Ｅ）を参照して、上記第１の実施例による方法を適用してＰＭＯＳトランジスタを製造する第３の実施例について説明する。
図８（Ａ）に示した基本構造は、第２の実施例による製造方法の図７（Ｇ）に示した製造途中の状態と同一である。ただし、ウェル１２を形成するために注入されるイオンはボロンイオン（Ｂ＋）であり、しきい値制御用に注入されるイオンは、砒素イオン（Ａｓ＋）である。また、深いソース及びドレイン領域２０を形成するために注入されるイオンはボロンイオン（Ｂ＋）であり、加速エネルギが４ｋｅＶ、ドーズ量が５×１０１４ｃｍ−２、法線からの傾き角が７°の条件で注入される。その他の工程は、第２の実施例の場合と同じである。
【００４１】
図８（Ｂ）に示すように、ゲート電極１６の側面に、酸化シリコンからなるオフセットスペーサ３０を形成する。オフセットスペーサ３０は、基板全面に厚さ約５ｎｍの酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成される。
【００４２】
図８（Ｃ）に示すように、ゲート電極１６の両側の基板表層部に、ソース及びドレインのエクステンション部２０ｅを、上記第１の実施例による方法を用いて形成する。基板表層部のアモルファス化は、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギが８ｋｅＶ、ドーズ量が２×１０１５ｃｍ−２、チルト角αが６０°の条件で注入することにより行う。ｐ型導電性を付与するためのボロンイオン（Ｂ＋）の注入は、加速エネルギが１ｋｅＶ、ドーズ量が１．６×１０１５ｃｍ−２、チルト角αが６０°の条件で行う。
【００４３】
さらに、ポケット領域を形成するために、砒素イオン（Ａｓ＋）の注入を行う。砒素イオンの注入は、基板法線方向からゲート長方向の２方向、及びゲート幅方向の２方向にイオンビームの進行方向を傾けて、合計４回行う。加速エネルギは６０ｋｅＶ、１回あたりのドーズ量は４×１０１２ｃｍ−２とする。また、イオンビームの進行方向の、法線からの傾き角は３０°とする。
【００４４】
活性化のための熱処理は、窒素雰囲気中において、６００℃で２分間行う。これにより、エクステンション部２０ｅが形成される。
図８（Ｄ）に示すように、ゲート電極１６とオフセットスペーサ３０とからなるゲート構造体の側面上に、第２のサイドウォールスペーサ２２を形成する。第２のサイドウォールスペーサ２２は、第２の実施例の図７（Ｉ）に示した第２のサイドウォールスペーサ２２と同じ方法で形成される。第２のサイドウォールスペーサ２２は、エクステンション部２０ｅを完全に覆い、深いソース及びドレイン領域２０まで達する。
【００４５】
図８（Ｅ）に示すように、深いソース及びドレイン領域２０の表面にニッケルシリサイド膜２４を形成し、ゲート電極１６の上面にニッケルシリサイド膜２６を形成する。ニッケルシリサイド膜２４及び２６は、第２の実施例の図７（Ｊ）に示したニッケルシリサイド膜２４及び２６と同じ方法で形成される。
【００４６】
第３の実施例では、図８（Ｃ）に示したように、エクステンション部２０ｅを形成するためのアモルファス化及び不純物注入時に、ゲート電極１６の側面上にオフセットスペーサ３０が形成されている。このため、第２の実施例の場合に比べて、エクステンション部２０ｅとゲート電極１６とが重なる領域の長さが、オフセットスペーサ３０の厚さ分だけ短くなる。オフセットスペーサ３０の外側の表面を基準としたエクステンション部２０ｅの横方向侵入長は、図６に示したように、イオンビームのチルト角αに依存する。オフセットスペーサ３０の厚さの調節とイオンビームのチルト角αの調節とを組み合わせることにより、ゲート電極１６とエクステンション部２０ｅとの重なりの長さを、より制御しやすくなる。
【００４７】
上記第２の実施例によるオフセットスペーサを用いない方法でＰＭＯＳトランジスタを作製してもよいし、上記第３の実施例によるオフセットスペーサを用いる方法でＮＭＯＳトランジスタを作製してもよい。
【００４８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示す発明が導出される。
【００４９】
（付記１）
（ａ）半導体表面を有する基板の上に、両側の縁が相互に平行なゲート電極を形成する工程と、
（ｂ）前記ゲート電極の両側の、基板の表層部をアモルファス化する工程と、
（ｃ）前記ゲート電極をマスクとして、前記基板の表層部に、イオンビームの進行方向を基板表面に垂直投影した線像と、前記ゲート電極の両側の縁との成す角度が７°以下になる条件で、不純物をイオン注入し、該角度が７°よりも大きくなる方向からはイオン注入を行わない工程と、
（ｄ）熱処理を行うことにより、前記工程ｂでアモルファス化された領域を、固相状態で再結晶化させるとともに、アモルファス化されていた領域に注入されている不純物を活性化させる工程と
を有する半導体装置の製造方法。
（付記２）
前記工程ｃにおいて、イオンビームの進行方向と基板の法線との成す角度が４０°以上であり、かつ９０°未満である付記１に記載の半導体装置の製造方法。
（付記３）
前記工程ｂにおいて、前記ゲート電極をマスクとして、前記基板の表層部に、イオンビームの進行方向を基板表面に垂直投影した線像と、前記ゲート電極の両側の縁との成す角度が７°以下になる条件で、前記基板の表層部に導電性を付与しない元素をイオン注入することにより、アモルファス化を行う付記１または２に記載の半導体装置の製造方法。
（付記４）
前記工程ｂにおいて、イオンビームの進行方向と基板の法線との成す角度が４０°以上であり、かつ９０°未満である付記３に記載の半導体装置の製造方法。
【００５０】
（付記５）
前記工程ａと工程ｂとの間に、さらに、
（ｅ）前記ゲート電極の側面上に第１のサイドウォールスペーサを形成する工程と、
（ｆ）前記ゲート電極及び前記第１のサイドウォールスペーサをマスクとして、前記基板の表層部に不純物を注入する工程と、
（ｇ）前記第１のサイドウォールスペーサを除去し、前記工程ｆで注入された不純物を活性化させる工程と
を有する付記１〜４のいずれかに記載の半導体装置の製造方法。
（付記６）
前記工程ｇの後、前記工程ｂの前に、さらに、
（ｈ）前記ゲート電極の側面上に、前記第１のサイドウォールスペーサより薄いオフセットスペーサを形成する工程を有し、
前記工程ｂにおいて、前記ゲート電極及び前記オフセットスペーサを含むゲート構造体の両側の基板の表層部をアモルファス化し、前記工程ｃにおいて、該ゲート構造体をマスクとして、イオン注入を行う付記５に記載の半導体装置の製造方法。
（付記７）
前記工程ｂにおいて、前記基板の表層部のうち、前記オフセットスペーサの外側の側面から、少なくとも前記ゲート電極と前記オフセットスペーサとの界面まで達する領域をアモルファス化し、前記工程ｃにおいて、前記基板の表層部のうち、前記オフセットスペーサの外側の側面から、少なくとも前記ゲート電極と前記オフセットスペーサとの界面まで達する領域に不純物が注入される条件でイオン注入を行う付記６に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５１】
【図１】（Ａ）及び（Ｂ）は、第１の実施例による半導体装置の製造方法を説明するための装置の断面図であり、（Ｃ）及び（Ｄ）は平面図である。
【図２】イオン注入した不純物の濃度が最大となる深さ、及び深さ方向に関するの不純物濃度分布の標準偏差と、イオンビームのチルト角との関係を示すグラフである。
【図３】イオン注入した不純物の濃度が最大となる深さ、深さ方向に関する不純物濃度分布の標準偏差、及び横方向に関する不純物濃度分布の標準偏差と、加速エネルギとの関係を示すグラフである。
【図４】横方向に関する不純物濃度分布の標準偏差の定義を説明するための装置の関連部分の断面図、及び横方向に関する不純物濃度分布を示すグラフである。
【図５】砒素イオンを注入したときの深さ方向に関する不純物濃度分布を、チルト角ごとに示すグラフである。
【図６】砒素イオンを注入したときの、横方向への侵入長とチルト角との関係を示すグラフである。
【図７（Ａ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図７（Ｂ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図７（Ｃ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図７（Ｄ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その４）である。
【図７（Ｅ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その５）である。
【図７（Ｆ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その６）である。
【図７（Ｇ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その７）である。
【図７（Ｈ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その８）である。
【図７（Ｉ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その９）である。
【図７（Ｊ）】第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１０）である。
【図８（Ａ）】第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図８（Ｂ）】第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図８（Ｃ）】第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図８（Ｄ）】第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その４）である。
【図８（Ｅ）】第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その５）である。
【図９】従来の半導体装置の製造方法を説明するための製造途中の装置の断面図である。
【図１０】（Ａ）及び（Ｂ）は、それぞれ法線方向及び斜め方向からのイオン注入の様子を示す断面図である。
【符号の説明】
【００５２】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
５  ソース及びドレイン領域
７  イオンビームの進行方向の線像
１０  基板
１１  素子分離絶縁膜
１２  ウェル
１５  ゲート絶縁膜
１６  ゲート電極
１８  第１のサイドウォールスペーサ
２０  深いソース及びドレイン領域
２０ｅ  エクステンション部
２２  第２のサイドウォールスペーサ
２４、２６  ニッケルシリサイド膜
３０  オフセットスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７（Ａ）】
2006278944.tif 000009
【図７（Ｂ）】
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【図７（Ｃ）】
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【図７（Ｄ）】
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【図７（Ｅ）】
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【図７（Ｆ）】
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【図７（Ｇ）】
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【図７（Ｈ）】
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【図７（Ｉ）】
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【図７（Ｊ）】
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【図８（Ａ）】
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【図８（Ｂ）】
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【図８（Ｃ）】
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【図８（Ｄ）】
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【図８（Ｅ）】
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【図９】
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【図１０】
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