(57)【要約】【課題】  コントローラの異常等に起因する被害を最小限に抑えることが可能な走査線駆動回路を提供する。【解決手段】  入力データＳＤ２を順次シフトして複数の走査線３１＿１〜３１＿ｎに対応したパラレルデータＱ０〜Ｑｎを生成し、パラレルデータＱ０〜Ｑｎにより複数の走査線３１＿１〜３１＿ｎを走査するシフトレジスタ１２ａと、シフトレジスタ１２ａに対して入力データＳＤ２を供給し、複数の走査線３１＿１〜３１＿ｎのうちの一定数が走査された場合に入力データＳＤ２の供給を停止する入力制限回路１１ａとを備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
入力データを順次シフトして複数の走査線に対応したパラレルデータを生成し、前記パラレルデータにより前記複数の走査線を走査するシフトレジスタと、
前記シフトレジスタに対して前記入力データを供給し、前記複数の走査線のうちの一定数が走査された場合に前記入力データの供給を停止する入力制限回路
とを備えることを特徴とする走査線駆動回路。
【請求項２】
前記入力制限回路は、前記複数の走査線のうちの１つが前記シフトレジスタにより走査された場合、前記シフトレジスタに対する前記入力データの供給を停止することを特徴とする請求項１に記載の走査線駆動回路。
【請求項３】
前記入力制限回路は、前記複数の走査線のうちの互いに隣接する２つの走査線が前記シフトレジスタにより同時に走査された場合、前記シフトレジスタに対する前記入力データの供給を停止することを特徴とする請求項１に記載の走査線駆動回路。
【請求項４】
前記入力制限回路は、前記複数の走査線のうちの最後に走査される走査線が、前記シフトレジスタにより走査された場合、前記シフトレジスタに対する前記入力データの供給を再開することを特徴とする請求項１〜３のいずれか１項に記載の走査線駆動回路。
【請求項５】
前記入力制限回路は、
前記シフトレジスタに対する前記入力データの供給を停止するデータ制限回路と、
前記シフトレジスタに対する前記入力データの供給を再開するリセット回路
とを備えることを特徴とする請求項４に記載の走査線駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルの走査線を駆動する走査線駆動回路に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイ（ＬＣＤ）、プラズマ・ディスプレイ・パネル（ＰＤＰ）、又は電界放出ディスプレイ（ＦＥＤ）等のフラット・パネル・ディスプレイ（ＦＰＤ）の大型化が進んでいる。表示パネルの走査線を駆動する走査線駆動回路は、１つの走査線又は互いに隣接する２つの走査線を順次走査（スキャン）する（例えば、特許文献１参照。）。１つの走査線又は互いに隣接する２つの走査線を順次走査するために、入力データをシフトするシフトレジスタが走査線駆動回路に備えられる。入力データは、ソフトウェア（プログラム）により動作するコントローラから供給される。
【０００３】
しかしながら、コントローラのソフトウェア処理中に異常が発生した場合等にシフトレジスタが誤動作する可能性がある。即ち、シフトレジスタの入力データがハイレベル固定となると、規格以上の走査線数が同時に駆動される。特に、消費電流の大きいＰＤＰ、及び電流により輝度等が制御されるＦＥＤパネル等においては、同時に駆動される走査線数が規格を超えると、表示パネルに大電流が流れて発熱し、パネル及び走査線駆動回路が破壊される。また、表示パネルが大型であるほど画素数が多いために、発熱量が大きくなる。
【特許文献１】特開２００１−２６５２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、コントローラの異常等に起因する被害を最小限に抑えることが可能な走査線駆動回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様は、入力データを順次シフトして複数の走査線に対応したパラレルデータを生成し、パラレルデータにより複数の走査線を走査するシフトレジスタと、シフトレジスタに対して入力データを供給し、複数の走査線のうちの一定数が走査された場合に入力データの供給を停止する入力制限回路とを備える走査線駆動回路であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、コントローラの異常等に起因する被害を最小限に抑えることが可能な走査線駆動回路を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施形態を説明する。以下の実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
本発明の実施形態に係る表示装置は、図１に示すように、表示パネル３、走査線駆動回路１ａ、データ線駆動回路２、及びコントローラ４を備える。表示パネル３としては、例えば、ＬＣＤ、ＰＤＰ、又はＦＥＤ等が使用できる。データ線駆動回路２及び走査線駆動回路１ａは、表示パネル３の内部に配置された画素を選択的に駆動する。走査線駆動回路１ａは、入力制限回路１１ａ、シフトレジスタ１２ａ、及び出力回路１３ａを備える。シフトレジスタ１２ａは、入力データＳＤ２を順次シフトして複数の走査線３１＿１〜３１＿ｎに対応したパラレルデータＱ０〜Ｑｎを生成し、パラレルデータＱ０〜Ｑｎにより複数の走査線３１＿１〜３１＿ｎを走査する（ｎ；２以上の整数）。入力制限回路１１ａは、シフトレジスタ１２ａに対して入力データＳＤ２を供給し、複数の走査線３１＿１〜３１＿ｎのうちの一定数が走査された場合に入力データＳＤ２の供給を停止する。出力回路１３ａは、駆動方式等に応じてシフトレジスタ１２ａが走査した走査線を駆動する。
【０００９】
また、表示パネル３には、複数の走査線３１＿１〜３１＿ｎに直交する方向に配置される複数のデータ線２１＿１〜２１＿ｋが備えられ、マトリクスを構成している（ｋ；２以上の整数）。コントローラ４は、走査線駆動回路１ａ及びデータ線駆動回路２を制御する。
【００１０】
更に、コントローラ４は、外部入力データＳＤ１、データ転送用クロックＣＬＫ、リセット信号ＲＳＴ、及びモード選択信号ＤＢＬ／ＳＧＬを生成する。リセット信号ＲＳＴは、シフトレジスタ１２ａを強制的にリセットする際に使用される。モード選択信号ＤＢＬ／ＳＧＬにより、複数の走査線３１＿１〜３１＿ｎのうちの同時に駆動される走査線数が選択される。一例として、モード選択信号ＤＢＬ／ＳＧＬがロウレベルである場合（以下において「シングルラインモード」という。）、複数の走査線３１＿１〜３１＿ｎのうちの１つのみが順次駆動される。モード選択信号ＤＢＬ／ＳＧＬがハイレベルである場合（以下において「ダブルラインモード」という。）、複数の走査線３１＿１〜３１＿ｎのうちの互いに隣接する２つが順次駆動される。
【００１１】
シフトレジスタ１２ａは、データ転送用クロックＣＬＫに同期して、入力データＳＤ２をシフトする。シングルラインモード時においては、図２に示すように、図２（ａ）に示すデータ転送用クロックＣＬＫの立ち上がりに同期して、図２（ｃ）〜（ｆ）に示すパラレルデータＱ０〜Ｑｎのうちのいずれか１つのみがハイレベルとなる。具体的には、時刻ｔ１〜ｔ２の期間においては図２（ｃ）に示す最下位ビット（ＬＳＢ）Ｑ０のみがハイレベルであり、時刻ｔ２〜ｔ３の期間においては図２（ｄ）に示す下位第２ビットＱ１のみがハイレベルであり、時刻ｔ３〜ｔ４の期間においては図２（ｅ）に示す下位第３ビットＱ２のみがハイレベルであり、時刻ｔ５〜ｔ６の期間においては図２（ｆ）に示す最上位ビット（ＭＳＢ）Ｑｎのみがハイレベルである。尚、モード選択信号ＤＢＬ／ＳＧＬは、図２（ｂ）に示すように、シングルラインモードにおいては例えばロウレベルに設定される。
【００１２】
これに対して、ダブルラインモード時においては、図３に示すように、図３（ａ）に示すデータ転送用クロックＣＬＫの立ち上がりに同期して、図３（ｃ）〜（ｆ）に示すパラレルデータＱ０〜Ｑｎのうちの互いに隣接する２つがハイレベルとなる。具体的には、時刻ｔ１〜ｔ２の期間においては図２（ｃ）に示す最下位ビット（ＬＳＢ）Ｑ０及び図２（ｄ）に示す下位第２ビットＱ１の２つがハイレベルであり、時刻ｔ２〜ｔ３の期間においては図２（ｄ）に示す下位第２ビットＱ１及び図２（ｅ）に示す下位第３ビットＱ２の２つがハイレベルである。モード選択信号ＤＢＬ／ＳＧＬは、図３（ｂ）に示すように、ダブルラインモードにおいては例えばハイレベルに設定される。
【００１３】
更に、図１の入力制限回路１１ａは、図４に示すように、リセット回路１１０及びデータ制限回路１２０を備える。データ制限回路１２０は、パラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０を監視し、最下位ビット（ＬＳＢ）Ｑ０により図１に示す走査線３１＿１が走査された場合に、シフトレジスタ１２ａに対する入力データＳＤ２の供給を停止（制限）する。リセット回路１１０は、パラレルデータＱ０〜Ｑｎの最上位ビット（ＭＳＢ）Ｑｎにより走査線３１＿ｎが走査された場合、データ制限回路１２０における制限を解除する。
【００１４】
このように、入力制限回路１１ａは、パラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０、下位第２ビットＱ１、及び最上位ビット（ＭＳＢ）Ｑｎをフィードバックすることで、コントローラ４から入力される外部入力データＳＤ１を制御し、パラレルデータＱ０〜Ｑｎの１つ又は２つのビットのみハイレベルに設定する。制限数（１つ又は２つ）を確認した後は、入力データＳＤ２をロウレベルに固定し、コントローラ４からの外部入力データＳＤ１がハイレベルとなっても、データ転送用クロックＣＬＫにより、シフトレジスタ１２ａにハイレベルを記憶させない。
【００１５】
また、リセット回路１１０は、遅延回路１１１、第１ＮＡＮＤ回路１１３、第２ＮＡＮＤ回路１１４を備える。遅延回路１１１の入力は、図１に示すシフトレジスタ１２ａの内部のＭＳＢフリップ・フロップ（図示省略）の反転出力に接続される。第１ＮＡＮＤ回路１１３の入力は、遅延回路１１１の出力及びＭＳＢフリップ・フロップの出力に接続される。第２ＮＡＮＤ回路１１４の入力は、第１ＮＡＮＤ１１３の出力及び図１に示すコントローラ４のＲＳＴ出力に接続される。
【００１６】
ＭＳＢフリップ・フロップは、図１に示すシフトレジスタ１２ａにデータ入力ＳＤ２が接続され、同じくデータ転送用クロックＣＬＫに接続され、データ転送用クロックＣＬＫの立ち上がりに同期して、パラレル・データＱ０〜Ｑｎの最上位ビット（ＭＳＢ）Ｑｎを出力する。即ち、ＭＳＢフリップ・フロップがハイレベルを出力し、入力データＳＤ２がシフトレジスタ１２ａの最後まで、伝達（シフト）されたことを検出する。遅延回路１１１は、最上位ビット（ＭＳＢ）Ｑｎを反転した反転出力Ｑｎバーに対して例えば約１０ｎｓの遅延を与える。さらに、第１ＮＡＮＤ回路１１３は、遅延回路１１１の出力及び最上位ビット（ＭＳＢ）ＱｎをＮＡＮＤ演算し、遅延回路１１１で時間幅が設定されたロウレベルパルスを出力として検出する。第２ＮＡＮＤ回路１１４は、第１ＮＡＮＤ回路１１３の出力信号及びリセット信号ＲＳＴをＮＡＮＤ演算する。尚、リセット信号ＲＳＴは、リセット時にのみロウレベルに設定され、通常はハイレベルに設定されている。
【００１７】
更に、データ制限回路１２０は、ＬＳＢ監視用ＦＦ１２１、下位第２ビット監視用ＦＦ１２２、選択回路１２３、及びインバータ１２４，１２５を備える。インバータ１２４，１２５を省略し、第２ＮＡＮＤ回路１１４をＡＮＤ回路に置き換える構成でも構わない。選択回路１２３は、第１ＡＮＤ回路１２３１、第２ＡＮＤ回路１２３２、及びＯＲ回路１２３３を備える。ＬＳＢ監視用ＦＦ１２１及び下位第２ビット監視用ＦＦ１２２のそれぞれとしては、Ｄ−ＦＦが使用できる。
【００１８】
ＬＳＢ監視用ＦＦ１２１は、高位電源ＶＤＤにデータ入力Ｄが接続され、図１に示すコントローラ４にクロック入力ＣＬＫが接続され、インバータ１２４の出力にクリア入力ＣＬが接続される。下位第２ビット監視用ＦＦ１２２は、高位電源ＶＤＤにデータ入力Ｄが接続され、シフトレジスタ１２ａにクロック入力ＣＫが接続され、インバータ１２５の出力にクリア入力ＣＬが接続される。
【００１９】
第１ＡＮＤ回路１２３１の入力は、下位第２ビット監視用ＦＦ１２２の反転出力ＱＮ及びコントローラ４の出力に接続される。第２ＡＮＤ回路１２３２の入力は、ＬＳＢ監視用ＦＦ１２１の反転出力ＱＮ及びコントローラ４の出力に接続される。ＯＲ回路１２３３は、第１ＡＮＤ回路１２３１及び第２ＡＮＤ回路１２３２のそれぞれの出力に入力が接続され、図１に示すシフトレジスタ１２ａの入力に出力が接続される。
【００２０】
ＬＳＢ監視用ＦＦ１２１は、パラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０の立ち上がりに同期して、高位電源ＶＤＤからのハイレベル信号を取り込んで出力Ｑから出力する。ＭＳＢ監視用ＦＦ１１２の反転出力ＱＮからは、出力Ｑからの出力信号の論理を反転した信号が出力される。即ち、ＬＳＢ監視用ＦＦ１２１は、パラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０がハイレベルとなったことを検出する。
【００２１】
また、下位第２ビット監視用ＦＦ１２２は、パラレルデータＱ０〜Ｑｎの下位第２ビットＱ１の立ち上がりに同期して、高位電源ＶＤＤからのハイレベル信号を取り込んで出力Ｑから出力する。下位第２ビット監視用ＦＦ１２２の反転出力ＱＮからは、出力Ｑからの出力信号の論理を反転した信号が出力される。このようにして、下位第２ビット監視用ＦＦ１２２は、パラレルデータＱ０〜Ｑｎの下位第２ビットＱ１がハイレベルとなったことを検出する。
【００２２】
第１ＡＮＤ回路１２３１は、最下位ビット監視用ＦＦ１２１の反転出力ＱＮからの出力信号がハイレベルの場合に、図１に示すコントローラ４からの外部入力データＳＤ１をＯＲ回路１２３３を介してシフトレジスタ１２ａに伝達する。
【００２３】
次に、図２に示すタイムチャートを参照して、本発明の実施形態に係る走査線駆動回路１ａのシングルラインモード時の詳細な動作を説明する。
【００２４】
（Ａ）シングルラインモード時には、図２（ａ）に示すモード選択信号ＤＢＬ／ＳＧＬがロウレベルに維持される。ロウレベルのモード選択信号ＤＢＬ／ＳＧＬは図４に示す第１ＡＮＤ回路１２３１に入力され、第１ＡＮＤ回路１２３１の出力信号はロウレベルに維持される。図２の時刻ｔ０〜ｔ１の期間においては、外部入力データＳＤ１及び入力データＳＤ２はロウレベルであり、パラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０もロウレベルである。
【００２５】
（Ｂ）時刻ｔ１（又は時刻ｔ１の直前）において、外部入力データＳＤ１及び入力データＳＤ２がハイレベルに切り替わる。この結果、図２（ｂ）に示すパラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０がハイレベルに切り替わる。
【００２６】
パラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０がハイレベルに切り替わると、図４に示すＬＳＢ監視用ＦＦ１２１の反転出力ＱＮからの出力信号がハイレベルからロウレベルに切り替わる。ＬＳＢ監視用ＦＦ１２１の反転出力ＱＮ端子からの出力信号がハイレベルからロウレベルに切り替わると、第２ＡＮＤ回路１２３２の出力回路もロウレベルとなるため、ＯＲ回路１２３３からの入力データＳＤ２がロウレベルに保たれる。
【００２７】
（Ｃ）時刻ｔ２、ｔ３、及びｔ５において、図２（ｄ）〜（ｆ）に示すように、パラレルデータＱ０〜Ｑｎの下位第２ビットＱ１、下位第３ビットＱ２、及び最上位ビット（ＭＳＢ）Ｑｎがロウレベルからハイレベルにそれぞれ立ち上がる。ハイレベルの最上位ビット（ＭＳＢ）Ｑｎは、図４に示すＭＳＢ監視用ＦＦ１２２のデータ入力Ｄに伝達される。さらに第１ＮＡＮＤ１１３には、最上位ビット（ＭＳＢ）Ｑｎと、最上位ビット（ＭＳＢ）Ｑｎの反転信号Ｑｎバーが遅延回路１１１を通じて遅延された出力信号が入力され、図２（ｇ）に示すように、第１ＮＡＮＤ１１３の出力はロウレベルのパルスＰＳが出力される。これは、ＭＳＢ監視用ＦＦ１２２の記憶データがハイレベルになる毎に１ショットパルスとして出力される。
【００２８】
この結果、第２ＮＡＮＤ回路１１４の出力信号がハイレベルとなり、インバータ１２４，１２５を介して、ＬＳＢ監視用ＦＦ１２１及び下位第２ビット監視用ＦＦ１２２がリセットされる。ＬＳＢ監視用ＦＦ１２１がリセットされると、ＬＳＢ監視用ＦＦ１２１の反転出力ＱＮからの出力信号がロウレベルからハイレベルに立ち上がる。したがって、外部入力データＳＤ１が第２ＡＮＤ回路１２３２及びＯＲ回路１２３３を介してシフトレジスタ１２ａに伝達可能となる。
【００２９】
このように、データ制限回路１２０は、パラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０がハイレベルに立ち上がってから、リセット回路１１０が動作するまでの間、外部入力データＳＤ１の値と無関係にロウレベルの入力データＳＤ２をシフトレジスタ１２ａに供給する。
【００３０】
次に、図３に示すタイムチャートを参照して、本発明の実施形態に係る走査線駆動回路１ａのダブルラインモード時の詳細な動作を説明する。但し、上述したシングルラインモード時の動作と重複する説明については省略する。
【００３１】
（Ａ）ダブルラインモード時には、図３（ｂ）に示すモード選択信号ＤＢＬ／ＳＧＬがハイレベルに維持される。ハイレベルのモード選択信号ＤＢＬ／ＳＧＬは図４に示す第１ＡＮＤ回路１２３１に入力される。
【００３２】
（Ｂ）時刻ｔ０において、図３（ｃ）に示すように、データ転送用クロックＣＬＫの立ち上がりに同期して、パラレルデータＱ０〜Ｑｎの最下位ビット（ＬＳＢ）Ｑ０がロウレベルからハイレベルに立ち上がる。この結果、図４に示す第２ＡＮＤ回路１２３２の出力信号がロウレベルに保たれる。
【００３３】
（Ｃ）時刻ｔ１において、図３（ｄ）に示すように、データ転送用クロックＣＬＫの立ち上がりに同期して、パラレルデータＱ０〜Ｑｎの下位第２ビットＱ１がロウレベルからハイレベルに立ち上がる。
【００３４】
パラレルデータＱ０〜Ｑｎの下位第２ビットＱ１がロウレベルからハイレベルに立ち上がると、図４に示す下位第２ビット監視用ＦＦ１２２の反転出力ＱＮからの出力信号がハイレベルからロウレベルに立ち下がる。よって、第１ＡＮＤ回路１２３１の出力信号もロウレベルに保たれる。したがって、ＯＲ回路１２３３の出力信号、即ち入力データＳＤ２がロウレベルに維持される。
【００３５】
（Ｄ）時刻ｔ２及びｔ３において、図３（ｅ）及び（ｆ）に示すように、パラレルデータＱ０〜Ｑｎの下位第３ビットＱ２及び最上位ビット（ＭＳＢ）Ｑｎがロウレベルからハイレベルにそれぞれ立ち上がる。
【００３６】
このように、本発明の実施形態に係る入力制限回路１１ａによれば、シフトレジスタ１２ａに対して、必要数以上の走査線を選択させないように制御できるので、入力データＳＤ２がコントローラ４の異常等の理由でハイレベル固定となった場合、全走査線３１＿１〜３１＿ｎが駆動（走査）されることを防ぐことができる。よって、異常の発生時に表示パネル３の被害を最小限に抑えることができる。更に、１出力（シングルラインモード）又は２出力（ダブルラインモード）の選択が正確に行われるので、消費電流の大きいＰＤＰ、及び電流により輝度等が制御されるＦＥＤ等に対して特に有効である。即ち、規格以上の走査線数が同時に駆動され、表示パネル３に大電流が流れて発熱し、表示パネル３及び走査線駆動回路１ａが破壊されることを防止できる。ＬＣＤについても、駆動される走査線数が規格を超えて、画質の大幅な低下が生じることを防ぐことができる。
【００３７】
（第１変形例）
本発明の実施形態の第１変形例に係る表示装置として、図５に示すように、複数の走査線駆動回路１ｂ，１ｃ，・・・・・を用いて図１に示す表示パネル３の複数の走査線３１＿１〜３１＿ｎを駆動する構成でも良い。複数の走査線駆動回路１ｂ，１ｃ，・・・・・のそれぞれには、入力制限回路１１ｂ，１１ｃ，・・・・・が備えられる。
【００３８】
表示パネル３の大型化に伴い、１つの走査線駆動回路で表示パネル３の全走査線を駆動しようとすると、走査線駆動回路と表示パネル３との間の配線長にばらつきが生じる。したがって、図５に示すように走査線駆動回路１ｂ，１ｃ，・・・・・を分散配置して相互に接続することで、走査線駆動回路１ｂ，１ｃ，・・・・・のそれぞれと表示パネル３との間の配線長を最適化できる。
【００３９】
（第２変形例）
本発明の実施形態の第２変形例に係る走査線駆動回路１ｄとして、図５に示すように、シフトレジスタ１２ｄとして双方向シフトレジスタを利用する構成でも良い。シフトレジスタ１２ｄの両側には第１入力制限回路１１ｄ及び第２入力制限回路１１ｅが接続される。図５に示す走査線駆動回路１ｄは、図５と同様に、複数個を分散配置して相互に接続可能である。
【００４０】
第１入力制限回路１１ｄ側から外部入力データＳＤ１が供給される場合（以下において「順方向モード」という。）、第１バッファ１４、第１入力制限回路１１ｄ、シフトレジスタ１２ｄ、第２入力制限回路１１ｅ、及び第１スリーステートバッファ１７を介して出力される。
【００４１】
これに対して、第２入力制限回路１１ｅ側から外部入力データＳＤ１０が供給される場合（以下において「逆方向モード」という。）、第２バッファ１６、第２入力制限回路１１ｅ、シフトレジスタ１２ｄ、第１入力制限回路１１ｄ、及び第２スリーステートバッファ１５を介して出力される。
【００４２】
順方向モード及び逆方向モードの切り替えは、コントローラ４からの方向制御信号ＦＷＤ／ＲＶＳにより行われる。順方向モード時には、第２入力制限回路１１ｅは単にシフトレジスタ１２ｄの出力信号ＳＤ３を（波形整形後に）第１スリーステートバッファ１７に伝達する。逆方向モード時には、第１入力制限回路１１ｄは単にシフトレジスタ１２ｄの出力信号ＳＤ３０を（波形整形後に）第２スリーステートバッファ１５に伝達する。
【００４３】
図５に示す走査線駆動回路１ｄによれば、例えば図７に示すように表示パネル３の両側に走査線駆動回路１１ｅ及び１１ｆを配置する場合、実装上の制約が緩和され、コントローラ４と走査線駆動回路１１ｅ及び１１ｆとの間の配線長の増大を防止できる。
【００４４】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４５】
上述した実施形態においては、シングルラインモード及びダブルラインモードを採用する一例を説明した。しかしながら、隣接する３つの走査線を同時に駆動する方式に容易に応用可能である。但し、隣接する３つの走査線を同時に駆動する場合、ＰＤＰ及びＦＥＤ等においては表示パネルの発熱が問題となる場合が多い。
【００４６】
また、表示パネル３としてＬＣＤ、ＰＤＰ、及びＦＥＤ等が使用できると説明したが、例えば発光ダイオード（ＬＥＤ）パネルを使用しても良い。
【００４７】
このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係る表示装置の全体構成例を示すブロック図である。
【図２】本発明の実施形態に係る走査線駆動回路のシングルラインモード時の動作例を示すタイムチャートである。
【図３】本発明の実施形態に係る走査線駆動回路のダブルラインモード時の動作例を示すタイムチャートである。
【図４】本発明の実施形態に係る入力制限回路の構成例を示すブロック図である。
【図５】本発明の実施形態の第１変形例に係る走査線駆動回路の構成例を示すブロック図である。
【図６】本発明の実施形態の第２変形例に係る走査線駆動回路の構成例を示すブロック図である。
【図７】本発明の実施形態の第２変形例に係る表示装置の全体構成例を示すブロック図である。
【符号の説明】
【００４９】
１ａ〜１ｆ…走査線駆動回路
１１ａ〜１１ｄ…入力制限回路
１２ａ〜１２ｄ…シフトレジスタ
３１＿１〜３１＿ｎ…走査線
１１０…リセット回路
１２０…データ制限回路
【図１】
2006309020.tif 000003
【図２】
2006309020.tif 000004
【図３】
2006309020.tif 000005
【図４】
2006309020.tif 000006
【図５】
2006309020.tif 000007
【図６】
2006309020.tif 000008
【図７】
2006309020.tif 000009