(57)【要約】【課題】  オン抵抗が低く高耐圧であるスーパージャンクション構造を有する半導体素子を提供する。【解決手段】  ｐ型ピラー層２とｎ型ピラー層５とを交互に形成してなるピラー層上の、ｐ型ガードリング層１０で囲われた素子領域内に、ｐ型ベース層３が形成され、この上にプレナーゲート構造のＭＯＳＦＥＴが形成されている。ｐ型ベース層３の接合深さは、ｐ型ガードリング層１０のそれよりも小さくされている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記第１半導体層の表面に沿った第１の方向に交互に形成してなるピラー層と、
前記第１半導体層に電気的に接続された第１の主電極と、
前記第２半導体ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、
前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、
前記半導体ベース層、前記半導体拡散層、及び前記第１半導体ピラー層の上に絶縁膜を介して形成された制御電極と
を備え、
前記半導体ベース層の最外周を取り囲むように形成された第２導電型のガードリング層を有し、
前記半導体ベース層の接合深さが前記ガードリング層の接合深さよりも浅いことを特徴とする半導体素子。
【請求項２】
前記ガードリング層は、前記半導体ベース層よりも不純物濃度が高くされている請求項１記載の半導体素子。
【請求項３】
前記第１半導体ピラー層、前記半導体ベース層、前記半導体拡散層、前記絶縁膜、及び前記制御電極からなる絶縁ゲート構造がプレナーゲート構造であることを特徴とする請求項１記載の半導体素子。
【請求項４】
前記第１半導体ピラー層、前記第２半導体ピラー層及び前記制御電極がストライプ状に形成されていることを特徴とする請求項１記載の半導体素子。
【請求項５】
前記ピラー層が、前記ガードリング層の内周と外周とに形成されている請求項１記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体素子を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれる縦長短冊状のｐ型ピラー層とｎ型ピラー層を横方向に交互に埋め込んだ構造が知られている（例えば、特許文献１参照）。スーパージャンクション構造はｐ型ピラー層とｎ型ピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー層を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００４】
このようにスーパージャンクション構造を用いることで材料限界を越えたオン抵抗／耐圧トレードオフを実現することが可能であるが、このトレードオフを改善する、つまり、オン抵抗を低減するためにはスーパージャンクション構造の横方向周期（ピッチ）を狭くする必要がある。幅が狭くなることにより、非導通時においてｐｎ接合が空乏化し易くなり、その分ピラー層の不純物濃度を高くすることができるからである。この場合、スーパージャンクション構造だけでなく、その上に形成されるＭＯＳＦＥＴのゲート構造の横方向周期（セルピッチ）もこれに追従させて狭くする必要がある。ＭＯＳＦＥＴゲート構造のセルピッチ微細化のためには、短チャネル化が不可欠である。短チャネル化は、ｐ型ベース層の接合深さを浅くすることで可能である。しかし、ｐ型ベース層接合深さを浅くすると、素子領域終端部でのｐ型ベース層の曲率が大きくなり、その部分で電界集中が起きて素子が破壊されることが生じ得る。このため、従来の素子構造では、ＭＯＳゲート構造のセルピッチ微細化がスーパージャンクション構造のピッチ微細化に追いつかず、結局オン抵抗を十分に低減させることができなかった。
【特許文献１】特開２００３−２７３３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、オン抵抗の低いスーパージャンクション構造を有する半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様に係る半導体素子は、第１導電型の第１半導体層と、前記第１半導体層上に第１導電型の第１半導体ピラー層と第２導電型の第２半導体ピラー層とを前記第１半導体層の表面に沿った第１の方向に交互に形成してなるピラー層と、前記第１半導体層に電気的に接続された第１の主電極と、前記第２半導体ピラー層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、前記半導体ベース層と半導体拡散層に接合するように形成された第２の主電極と、前記半導体ベース層、前記半導体拡散層、及び前記第１半導体ピラー層の上に絶縁膜を介して形成された制御電極とを備え、前記半導体ベース層の最外周を取り囲むように形成された第２導電型のガードリング層を有し、前記半導体ベース層の接合深さが前記ガードリング層の接合深さよりも浅いことを特徴とする。
【発明の効果】
【０００７】
この発明によれば、オン抵抗の低いスーパージャンクション構造を有するＭＯＳＦＥＴを提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としたＭＯＳＦＥＴを例にとって説明する。
【０００９】
（第１の実施形態）  図１は本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す平面図であり、図２はそのＡ−Ａ断面図である。このＭＯＳＦＥＴでは、ドレイン層として機能するｎ＋型基板１上に、断面が縦長短冊状のｎ型ピラー層５とｐ型ピラー層２とがｎ＋型基板１の表面に沿った横方向（第１方向）に交互に形成され、スーパージャンクション構造を形成している。ｎ＋基板１の下には、複数のＭＯＳＦＥＴに共通のドレイン電極６が形成されている。なお、図２の例では、ｐ型ピラー層２はｎ＋型基板１と接していないが、接するように構成することも可能である。
【００１０】
ｐ型ピラー層２の表面には、ｐ型ベース層３が選択的に且つストライプ形状に形成され、更にこのｐ型ベース層３の表面にはｎ型ソース拡散層４が選択的に且つストライプ形状に形成されている。
【００１１】
また、ｎ型ソース拡散層４、ｐ型ベース層３及びｎ型ピラー層５の上には、ゲート絶縁膜８を介してゲート電極９がストライプ形状に形成されている。ゲート絶縁膜８及びゲート電極９は、図２に示すように、１つのｎ型ピラー層５を挟んで隣接する２つのｐ型ベース層３に共通に形成することができる。また、ゲート絶縁膜８は、例えば膜厚約０．１μｍのＳｉ酸化膜を用いることができる。
【００１２】
ｐ型ベース層３及びｎ型ソース拡散層４上には、各ＭＯＳＦＥＴに共通のソース電極７が接続されている。ソース電極７は、ゲート絶縁膜８等により、ゲート電極９と絶縁されている。そして、複数のｐ型ベース層３のうち最外周のｐ型ベース層の更に外周には、ｐ型ベース層３よりも接合深さの大きいｐ型ガードリング層１０が形成されている。このｐ型ガードリング層１０は、ｐ型ベース層３よりも工程順において先の工程において形成され、好ましくはｐ型ベース層３よりも大きい不純物濃度を有するものとされる。通常、ｐ型ベース層３の不純物濃度は、ゲート閾値電圧により決められる。しかし、素子領域外周に形成されるガードリング層１０は、ゲート閾値電圧には無関係なため、その不純物濃度を自由に決定することができる。深い拡散層を形成するためには、高不純物濃度であることが望ましい。更に、高電圧印加時にアバランシェ降伏が起きると、終端領域で発生したホールは、ガードリング層１０に流れ込む。この発生したホールを速やかに排出するためには、ガードリング層１０が低抵抗、つまり高不純物濃度を有するものであることが望ましい。これにより、高アバランシェ耐量を実現することが可能となる。
【００１３】
なお、この実施の形態のパワーＭＯＳＦＥＴでは、ｐ型ピラー層２及び及びｎ型ピラー層５によるスーパージャンクション構造が素子領域のみでなくその外周の終端領域にまで形成されており、更にその終端領域のスーパージャンクション構造の上にはｐ型のリサーフ層１１が形成されている。この形態によれば、ＭＯＳＦＥＴの非導通時において空乏層を終端領域の横方向に延ばし、ｐ型ガードリング層１０での電界集中を緩和することができる。
【００１４】
このようにｐ型ガードリング層１０の接合深さを、ｐ型ベース層３よりも大きくする意義について、図３を参照して説明する。スーパージャンクション構造のピラー不純物濃度を上げるために、ｐｎピラー層２、５の横方向周期（セルピッチ）を狭くすると、ＭＯＳＦＥＴのゲート構造のセルピッチも狭くしなければならない。ＭＯＳＦＥＴゲート構造のセルピッチを狭くするためには、単純にゲート長Ｌｇ（図３）を短くすることも考えられる。
【００１５】
しかし、単純にゲート長Ｌｇを短くすると、ｐ型ベース層３同士の間隔Ｌｎｐ（図３）が狭くなり、ｐ型ベース層３間のｎ型ピラー層５の抵抗が増加してしまう。このため、ＭＯＳＦＥＴのゲート部分の抵抗増加を抑えながら（即ち、十分な間隔Ｌｎｐを確保しながら）セルピッチを縮めるためには、ｐ型ベース層３の接合深さＬｂを小さく形成しなければならない。しかし、ｐ型ベース層３をの接合深さＬｂが小さくなると、ｐ型ベース層３の端部の曲率半径が小さくなり（曲率が大きくなり）、特に素子終端部においてガードリング層として機能するｐ型ベース層３ａで電界が集中するため、耐圧が低下してしまう。
【００１６】
そこで、本実施の形態では、素子領域のｐ型ベース層３は浅くする一方、最外周のｐ型ベース層３の更に外周に、ｐ型ベース層３よりも接合深さの大きいｐ型ガードリング層１０を形成する。これにより、ｐ型ベース層３の接合深さＬｂを、素子終端部での電界集中を考慮することなく決定することができ、ＭＯＳＦＥＴのゲート構造のセルピッチを、スーパージャンクション構造のセルピッチの大きさに合わせて小さくすることが可能になる。深いガードリング層１０を形成することで、終端領域の耐圧が素子領域の耐圧と同程度となり、低オン抵抗だけでなく、高アバランシェ耐量を実現することができる。終端領域の耐圧が素子領域の耐圧よりも低いと、高電圧印加時において終端領域のみでアバランシェ降伏が起きてしまう。このため、アバランシェ電流が終端領域のみを流れるため、小さな電流を流すだけで素子が破壊されてしまう。そこで、本実施の形態のように、素子領域外周に深いガードリング層１０を形成することで、終端領域の耐圧を素子領域の耐圧と同程度とする。これにより、高電圧印加時には、アバランシェ降伏が終端領域だけでなく素子領域でも起きるため、大きなアバランシェ電流が流れても素子が破壊されない。つまり高アバランシェ耐量を実現することができる。
【００１７】
上記実施の形態において、素子領域の耐圧が終端領域の耐圧よりも低い場合でも、高アバランシェ耐量を実現することができ、実施が可能である。具体的には、素子領域の隣り合うｐ型ベース層３同士の間に、ｎ型ピラー層５よりも高濃度のｎ型層を形成するなどにより実施が可能である。この場合、ｐ型ベース層３の間に形成されるｎ型層は、ｐ型ベース層３間の抵抗を低減し、低オン抵抗化を実現するものである。
【００１８】
なお、図１に示すように、スーパージャンクション構造及びＭＯＳＦＥＴゲート構造は、どちらもストライプ形状に形成され、且つ、それぞれのストライプ形状が互いに平行で、かつそのセルピッチを略同じとするように形成することが、低オン抵抗化の観点から好ましい。両者のストライプ状を直交させ、スーパージャンクション構造とＭＯＳゲート構造のセルピッチを独立に変化させることも可能である。しかし、各ストライプを直交させると、ｐ型ベース層下の広がり抵抗が増加し、オン抵抗が増加するため、図１のように互いに平行に形成するのが好ましい。
【００１９】
また、ＭＯＳＦＥＴゲート構造をトレンチゲート構造とすることで、比較的容易にＭＯＳＦＥＴのセルピッチを縮めることは可能である。しかし、トレンチゲート構造を用いると、高電圧印加時のアバランシェ降伏ポイントがトレンチ底部となり、ゲート絶縁膜の信頼性が低下すると共に、アバランシェ耐量が低下する虞がある。従って、この実施の形態のＭＯＳＦＥＴのゲート構造は、プレナーゲート構造を用いることが望ましい。
【００２０】
次に、この第１の実施の形態のパワーＭＯＳＦＥＴの製造工程を、図４乃至図８を参照して説明する。まず図４に示すように、ｎ＋型基板１の上に、これより低不純物濃度のｎ型層５’をエピタキシャル成長させる。次に図５に示すように、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、少なくともｎ型層５’の底面近くに達する深いトレンチ２’をｎ型層５’に形成する。
【００２１】
その後、図６に示すように、ＣＶＤ法、及びＣＭＰ法等によりこのトレンチ２’内にｐ型のシリコン層を埋め込んで、ｎ型ピラー層５とｐ型ピラー層２からなるスーパージャンクション構造を形成する。続いて、図７に示すように、まずｐ型ガードリング層１０を、フォトリソグラフィ法及びイオン注入により、例えば３μｍ程度の接合深さに形成する。その後、図８に示すように、ｐ型ベース層３をフォトリソグラフィ法及びイオン注入等により例えば１．５μｍ程度の接合深さに形成する。その後、ｎ型ソース拡散層４及びリサーフ層１１等をフォトリソグラフィ法及びイオン注入等により形成し、更に各電極６、７、９等を形成して、図１及び図２に示すパワーＭＯＳＦＥＴを形成することができる。
【００２２】
（第２の実施形態）  図９は、本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。平面図については、リサーフ層１１を除き図１と略同様であるので省略する。この実施の形態のパワーＭＯＳＦＥＴでは、終端領域に形成されたスーパージャンクション構造の表面に絶縁膜１３が形成され、その上にソース電極７に接続されたフィールドプレート電極１４が形成されている。これにより、第１の実施の形態（図１）のリサーフ構造と同様に、パワーＭＯＳＦＥＴの非導通時において、終端部の横方向に速やかに空乏層を伸ばして、耐圧を高めることができる。
【００２３】
（第３の実施形態）  図１０は、本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態は、終端領域にはスーパージャンクション構造が形成されておらず、代わりに高抵抗層１５が形成され、この高抵抗層１５にｐ型のガードリング層１６が形成されている点で、上記の実施の形態と異なっている。この形態でも、パワーＭＯＳＦＥＴの非導通時にガードリング層１６に沿って横方向に空乏層を伸ばすことができるので、高耐圧を実現することができる。
【００２４】
（第４の実施形態）  図１１は、本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。この実施の形態は、ｐ型ベース層３より接合深さの大きいｐ型ガードリング層１０が、終端領域において細切れに、間にｐ型ベース層３を挟んだ形で配置されている点で、上記の実施の形態と異なっている。細切れの複数のｐ型ガードリング層１０がｐ型ベース層３により接続されることにより、この部分においてＭＯＳＦＥＴの非導通時において空乏層が横方向に広がり、電界集中を緩和して高耐圧を実現することができる。また、このｐ型ガードリング層１０は、スーパージャンクション構造を形成する前に形成されるものである点でも、上記の実施の形態と異なっている。
なお、図１１では、スーパージャンクション構造を終端領域まで形成し、リサーフ層１１を形成する例を示したが、本発明がこれに限定されるものではないことは言うまでもない。例えば、上記の実施の形態と同様、リサーフ層１１の代わりにフィールドプレート電極を形成してもよいし、またスーパージャンクション構造を終端領域には形成せず、代わりにガードリング層を多重に形成する構成としてもよいことは勿論である。
【００２５】
次に、この第４の実施の形態のパワーＭＯＳＦＥＴの製造工程を、図１２乃至１５を参照して説明する。まず図１２に示すように、ｎ＋型基板１の上に、これより低不純物濃度のｎ型層５’をエピタキシャル成長させた後、ｐ型ガードリング層１０となるｐ型層を３μｍ程度の深さに選択的に拡散形成する。
【００２６】
その後、図１３に示すように、このｐ型層の位置も含め、ｎ型層５’の底面近くに達する深いトレンチ２’をフォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて形成する。そして図１４に示すように、ＣＶＤ法、及びＣＭＰ法等によりこのトレンチ２’内にｐ型のシリコン層を埋め込んで、ｎ型ピラー層５とｐ型ピラー層２からなるスーパージャンクション構造を形成する。すなわち、この実施の形態では、スーパージャンクション構造は、ｐ型ガードリング層１０よりも後の工程で形成されるので、スーパージャンクション構造の不純物の拡散の度合が第１乃至第３の実施の形態の場合よりも小さくされ、低オン抵抗のＭＯＳＦＥＴを実現することができる。その後、図１５に示すように、ｐ型ベース層３を、ｐ型ピラー層２の上部に選択的に、フォトリソグラフィ法及びイオン注入等により例えば１．５μｍ程度の接合深さに形成する。その後、ｎ型ソース拡散層４及びリサーフ層１１等をフォトリソグラフィ法及びイオン注入等により形成し、更に各電極６、７、９等を形成して、図１１に示すパワーＭＯＳＦＥＴを形成することができる。
【００２７】
以上、本発明を第１乃至第４の実施形態を説明したが、この発明は、上記実施形態に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また例えば、ＭＯＳＦＥＴのゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。また、スーパージャンクション構造を形成する工程も、上記の実施の形態に限らず、複数回のイオン注入とエピタキシャル成長を繰り返す方法、トレンチ形成後に埋め込み成長を行う方法、トレンチ形成後トレンチの側壁にイオン注入法を行う方法など、様々な工程が実行可能である。
【００２８】
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）、等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。更にスーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤやＭＯＳＦＥＴとショットキーバリアダイオードとの混載素子、ＳＩＴ、ＩＧＢＴなどの素子でも適用可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係るスーパージャンクション構造を有する縦形パワーＭＯＳＦＥＴの素子構造の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】ｐ型ガードリング層１０の接合深さを、ｐ型ベース層３よりも大きくする意義を説明する説明図である。
【図４】図１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【図５】図１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【図６】図１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【図７】図１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【図８】図１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【図９】本発明の第２の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１０】本発明の第３の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１１】本発明の第４の実施形態に係るスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの素子構造の断面図である。
【図１２】図１１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【図１３】図１１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【図１４】図１１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【図１５】図１１の縦型パワーＭＯＳＦＥＴの製造工程を示す工程図である。
【符号の説明】
【００３０】
１・・・ｎ＋型基板、  ２…ｐ型ピラー層、  ３・・・ｐ型ベース層、  ４・・・ｎ型ソース拡散層、  ５・・・ｎ型ピラー層、  ６・・・ドレイン電極、  ７・・・ソース電極、  ８・・・ゲート絶縁膜、  ９・・・ゲート電極、  １０・・・ｐ型ガードリング層、  １１・・・リサーフ層、  １２・・・フィールドストップ層、  １３・・・絶縁膜、  １４・・・フィールドプレート電極、  １５・・・高抵抗層、  １６・・・ガードリング層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006278826.tif 000013
【図１２】
2006278826.tif 000014
【図１３】
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【図１４】
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【図１５】
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