(57)【要約】【課題】不揮発性半導体記憶装置の電気的特性を向上させることが可能な技術を提供する。【解決手段】本発明に係る不揮発性半導体記憶装置は、フローティングゲート電極を有していない通常ＭＯＳトランジスタ１１と、フローティングゲート電極１４ｂを有するメモリセルトランジスタ２１とを備えている。通常ＭＯＳトランジスタ１１のゲート構造４と、メモリセルトランジスタ２１のゲート構造１４との間には層間絶縁膜５が充填されている。そして、ゲート構造４の上面とゲート構造１４の上面とは同一平面上に位置しており、かつそれらの基板上面からの高さは同一である。【選択図】図１
2006032761.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極を有しフローティングゲート電極を有さない通常ＭＯＳトランジスタの第１ゲート構造と、
フローティングゲート電極及びコントロールゲート電極を有するメモリセルトランジスタの第２ゲート構造と、
前記第１及び第２ゲート構造の間を充填する層間絶縁膜と
を備え、
前記第１ゲート構造の上面と、前記第２ゲート構造の上面とは、同一平面上に位置し、かつそれらの基板上面からの高さが同一である、不揮発性半導体記憶装置。
【請求項２】
ゲート電極を有しフローティングゲート電極を有さない通常ＭＯＳトランジスタの第１ゲート構造と、
フローティングゲート電極及びコントロールゲート電極を有するメモリセルトランジスタの第２ゲート構造と、
前記第１及び第２ゲート構造の間を充填する層間絶縁膜と
を備え、
前記第１ゲート構造の上面と、前記第２ゲート構造の上面と、前記層間絶縁膜の上面とは、同一平面上に位置している、不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置であって、
前記第１及び第２ゲート構造の上面上と、前記層間絶縁膜の上面上には、前記層間絶縁膜とは異なる材料で形成された第２層間絶縁膜が設けられている、不揮発性半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一つに記載の不揮発性半導体記憶装置であって、
前記第１及び第２ゲート構造の上端部には、互いに同一材料から成る膜がそれぞれ設けられている、不揮発性半導体記憶装置。
【請求項５】
請求項１乃至請求項３のいずれか一つに記載の不揮発性半導体記憶装置であって、
前記第１及び第２ゲート構造は、前記ゲート電極及び前記コントロールゲート電極上に、前記層間絶縁膜と材料が異なる絶縁膜をそれぞれ有する、不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置であって、
前記絶縁膜はシリコン窒化膜から成る、不揮発性半導体記憶装置。
【請求項７】
ゲート電極を有しフローティングゲート電極を有さない通常ＭＯＳトランジスタの第１ゲート構造が形成される第１領域と、フローティングゲート電極、コントロールゲート電極及びそれらに挟まれた第１絶縁膜を有するメモリセルトランジスタの第２ゲート構造が形成される第２領域とを備える不揮発性半導体記憶装置の製造方法であって、
（ａ）上面が互いに同一平面上に位置する前記第１及び第２ゲート構造を、前記第１及び第２領域にそれぞれ形成する工程と、
（ｂ）前記第１及び第２ゲート構造を覆って層間絶縁膜を形成する工程と、
（ｃ）前記第１及び第２ゲート構造の上端部をストッパ層として、前記層間絶縁膜をその上面から研磨して前記第１及び第２ゲート構造の上面までを除去して平坦化する工程と
を備える、不揮発性半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置の製造方法であって、
前記工程（ａ）は、
（ａ−１）前記フローティングゲート電極の第１電極材料を第２領域に形成する工程と、
（ａ−２）前記第１電極材料上に、前記第１絶縁膜の絶縁膜材料を形成する工程と、
（ａ−３）前記ゲート電極及び前記コントロールゲート電極の第２電極材料を、前記絶縁膜材料上と前記第１領域に形成する工程と、
（ａ−４）前記第２電極材料を部分的に除去して、前記ゲート電極及び前記コントロールゲート電極を形成する工程と、
（ａ−５）前記絶縁膜材料のうち、前記工程（ａ−４）の実行によって露出した部分を除去して前記絶縁膜を形成する工程と、
（ａ−６）前記第１電極材料のうち、前記工程（ａ−５）の実行によって露出した部分を除去するとともに、それと同時に、前記コントロールゲート電極を上面から部分的に除去することによって、前記フローティングゲート電極を形成するとともに、前記ゲート電極の上面と、前記コントロールゲート電極の上面とを同一平面上に位置させる工程と
を有し、
前記工程（ｃ）では、前記ゲート電極及び前記コントロールゲート電極がストッパ層として前記層間絶縁膜が平坦化される、不揮発性半導体記憶装置の製造方法。
【請求項９】
請求項７に記載の不揮発性半導体記憶装置の製造方法であって、
前記第１及び第２ゲート構造は、前記ゲート電極上及び前記コントロールゲート電極上にそれぞれ第２絶縁膜を有し、
前記工程（ａ）は、
（ａ−１）前記フローティングゲート電極の第１電極材料を第２領域に形成する工程と、
（ａ−２）前記第１電極材料上に、前記第１絶縁膜の第１絶縁膜材料を形成する工程と、
（ａ−３）前記ゲート電極及び前記コントロールゲート電極の第２電極材料を、前記第１絶縁膜材料上と前記第１領域に形成する工程と、
（ａ−４）前記第２電極材料上に、前記第２絶縁膜の第２絶縁膜材料を形成する工程と、
（ａ−５）前記第２絶縁膜材料及び前記第２電極材料を部分的に除去して、前記第２絶縁膜と、前記ゲート電極及び前記コントロールゲート電極を形成する工程と、
（ａ−６）前記第１絶縁膜材料のうち、前記工程（ａ−５）の実行によって露出した部分を除去するとともに、それと同時に、前記第２ゲート構造の前記第２絶縁膜を部分的に除去することによって、前記第１絶縁膜を形成するとともに、前記第１及び第２ゲート構造の前記第２絶縁膜の上面を互いに同一平面上に位置させる工程と、
（ａ−７）前記第１電極材料のうち、前記工程（ａ−６）の実行によって露出した部分を除去して、前記フローティングゲート電極を形成する工程と
を有し、
前記工程（ｃ）では、前記第１及び第２ゲート構造の前記第２絶縁膜がストッパ層として前記層間絶縁膜が平坦化される、不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項７乃至請求項９のいずれか一つに記載の不揮発性半導体記憶装置の製造方法であって、
（ｄ）前記工程（ｃ）の後に、前記層間絶縁膜の上面上と、前記第１及び第２ゲート構造の上面上とに第２層間絶縁膜を形成する、不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を有しフローティングゲート電極を有さないＭＯＳトランジスタのゲート構造と、フローティングゲート電極を有するメモリセルトランジスタのゲート構造とを備える不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
フローティングゲート電極を有するメモリセルと、センスアンプ回路やサブデコーダ回路などを含む周辺回路とを備える不揮発性半導体記憶装置に関して、従来から様々な構造が提案されている。例えば、特許文献１では、コンタクトホールに関する電気接続特性の低下と、層間絶縁膜の表面上に設けられる配線の加工性の低下とを同時に抑制することが可能なフラッシュメモリの構造が提案されている。
【０００３】
なお、ＥＥＰＲＯＭにおける層間絶縁膜の研磨方法に関する技術が特許文献２に開示されている。
【０００４】
【特許文献１】特開平１０−９８１７０号公報
【特許文献２】特開平１１−２６０８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
さて、上述のような従来の不揮発性半導体記憶装置では、その微細化に伴い、層間絶縁膜内に形成されるコンタクトプラグの径が小さくなり、当該コンタクトプラグとその下地層との接触抵抗が増大し、その結果、不揮発性半導体記憶装置の電気的特性が劣化することがあった。
【０００６】
そこで、本発明は上述の問題に鑑みて成されたものであり、不揮発性半導体記憶装置の電気的特性を向上させることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の第１の不揮発性半導体記憶装置は、ゲート電極を有しフローティングゲート電極を有さない通常ＭＯＳトランジスタの第１ゲート構造と、フローティングゲート電極及びコントロールゲート電極を有するメモリセルトランジスタの第２ゲート構造と、前記第１及び第２ゲート構造の間を充填する層間絶縁膜とを備え、前記第１ゲート構造の上面と、前記第２ゲート構造の上面とは、同一平面上に位置し、かつそれらの基板上面からの高さが同一である。
【０００８】
また、この発明の第２の不揮発性半導体記憶装置は、ゲート電極を有しフローティングゲート電極を有さない通常ＭＯＳトランジスタの第１ゲート構造と、フローティングゲート電極及びコントロールゲート電極を有するメモリセルトランジスタの第２ゲート構造と、前記第１及び第２ゲート構造の間を充填する層間絶縁膜とを備え、前記第１ゲート構造の上面と、前記第２ゲート構造の上面と、前記層間絶縁膜の上面とは、同一平面上に位置している。
【０００９】
また、この発明の不揮発性半導体記憶装置の製造方法は、ゲート電極を有しフローティングゲート電極を有さない通常ＭＯＳトランジスタの第１ゲート構造が形成される第１領域と、フローティングゲート電極、コントロールゲート電極及びそれらに挟まれた第１絶縁膜を有するメモリセルトランジスタの第２ゲート構造が形成される第２領域とを備える不揮発性半導体記憶装置の製造方法であって、（ａ）上面が互いに同一平面上に位置する前記第１及び第２ゲート構造を、前記第１及び第２領域にそれぞれ形成する工程と、（ｂ）前記第１及び第２ゲート構造を覆って層間絶縁膜を形成する工程と、（ｃ）前記第１及び第２ゲート構造の上端部をストッパ層として、前記層間絶縁膜をその上面から研磨して前記第１及び第２ゲート構造の上面までを除去して平坦化する工程とを備える。
【発明の効果】
【００１０】
この発明によれば、層間絶縁膜は、第１及び第２ゲート構造の上面まで除去されているため、その厚みを低減でき、当該層間絶縁膜内に形成されるコンタクトホールのトップ径とボトム径との差を低減できる。従って、デバイスの縮小化にともなってコンタクトホールの径を縮小したとしても、そのボトム径の縮小率を低減できる。その結果、コンタクトホールを充填するコンタクトプラグとその下地層との接触抵抗を低減させることができ、本不揮発性半導体記憶装置の電気的特性を向上することができる。
【００１１】
更に本発明では、通常ＭＯＳトランジスタの第１ゲート構造の上面と、メモリセルトランジスタの第２ゲート構造の上面とが同一平面上に位置している。そのため、上面がそれらと同一平面上に位置する層間絶縁膜を、まず第１及び第２ゲート構造を覆って形成し、その後に、第１及び第２ゲート構造の上端部をストッパ層として上面から研磨し平坦化して形成する際に、第２ゲート構造の上面の方が第１ゲート構造よりも高い位置にある場合よりも第２ゲート構造の角が削れることを抑制できる。従って、第２ゲート構造のコントロールゲート電極が露出して当該コントロールゲート電極が層間絶縁膜内に形成されるコンタクトプラグと電気的に接続されることを防止でき、電気的特性の劣化を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１〜３は本発明の実施の形態１に係る不揮発性半導体記憶装置（以後、単に「半導体記憶装置」と呼ぶ）の構造を示す断面図であって、図２，３は、図１中の矢視Ａ−Ａ，Ｂ−Ｂにおける断面構造をそれぞれ示している。本実施の形態１に係る半導体記憶装置は、例えばフラッシュメモリであって、複数のメモリセルが形成される領域（以後、「メモリセル領域」と呼ぶ）と、センスアンプ回路やサブデコーダ回路を含む周辺回路が形成される領域（以後、「周辺回路領域」と呼ぶ）とを備えている。図１は、周辺回路が備えるＭＯＳトランジスタとメモリセルトランジスタのゲート幅方向に沿った断面図であって、図２，３は、メモリセルトランジスタのゲート長方向に沿った断面図である。
【００１３】
なお、フラッシュメモリなどのメモリセルトランジスタとは異なり、ロジック回路に使用されるＭＯＳトランジスタのように、ゲート電極に関して、周囲から絶縁されたフローティングゲート電極を備えておらず、外部から電位が印加されるゲート電極だけを備えるＭＯＳトランジスタを本明細書では「通常ＭＯＳトランジスタ」と呼ぶ。
【００１４】
図１〜３に示されるように、本実施の形態１に係る半導体記憶装置は、例えばシリコン基板から成る半導体基板１を備えており、半導体基板１の上面内には、例えばシリコン酸化膜から成る素子分離絶縁膜２が形成されている。周辺回路領域における半導体基板１の上面内には、通常ＭＯＳトランジスタ１１のソース・ドレイン領域３が互いに離れて複数形成されており、互いに隣り合うソース・ドレイン領域３の間の半導体基板１上にはゲート構造４が形成されている。
【００１５】
通常ＭＯＳトランジスタ１１のゲート構造４は、ゲート絶縁膜４ａ及びゲート電極４ｅが半導体基板１側からこの順で積層された積層構造を有しており、ゲート電極４ｅの側面上にはサイドウォール４ｆが形成されている。ゲート電極４ｅは、導電膜４ｂ〜４ｄがゲート絶縁膜４ａ側からこの順で積層された構造を成している。ゲート絶縁膜４ａは例えばシリコン酸化膜から成り、導電膜４ｂ〜４ｄは、例えばそれぞれポリシリコン膜、タングステンシリサイド（ＷＳｉ）膜、ポリシリコン膜から成る。なお図１では、周辺回路領域に形成される複数の通常ＭＯＳトランジスタ１１のうちの一つだけが示されている。
【００１６】
メモリセル領域における半導体基板１の上面内には、メモリセルトランジスタ２１のソース・ドレイン領域１３が互いに離れて複数形成されており、互いに隣り合うソース・ドレイン領域１３の間の半導体基板１上にはゲート構造１４が形成されている。メモリセルトランジスタ２１のゲート構造１４は、スタック型のゲート構造であって、トンネル絶縁膜１４ａ、フローティングゲート電極１４ｂ、絶縁膜１４ｃ及びコントロールゲート電極１４ｇが半導体基板１側からこの順で積層された積層構造を有している。
【００１７】
フローティングゲート電極１４ｂ、絶縁膜１４ｃ及びコントロールゲート電極１４ｇの側面上にはサイドウォール１４ｈが形成されている。コントロールゲート電極１４ｇは、導電膜１４ｄ〜１４ｆが絶縁膜１４ｃ側からこの順で積層された構造を成している。トンネル絶縁膜１４ａは例えばシリコン酸化膜から成り、絶縁膜１４ｃは例えばＯＮＯ膜（シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層膜）から成る。また、導電膜１４ｄ〜１４ｆは、例えばそれぞれポリシリコン膜、タングステンシリサイド膜及びポリシリコン膜から成る。
【００１８】
なお、ゲート長方向に沿って並ぶ複数のメモリセルトランジスタ２１の間においては、図３に示されるように、トンネル絶縁膜１４ａ及びフローティングゲート電極１４ｂは分離されているが、絶縁膜１４ｃ及びコントロールゲート電極１４ｇは分離されておらず共通している。また図３に示されるように、絶縁膜１４ｃは、フローティングゲート電極１４ｂの上面上だけではなく、ゲート長方向における側面上にも形成されている。
【００１９】
メモリセル領域の素子分離絶縁膜２においては、図２に示されるように、その上端部が部分的に凹んでおり、その凹み部分に絶縁膜２４が形成されている。後述するように、ゲート構造１４における絶縁膜１４ｃの絶縁膜材料をエッチングする際に、メモリセル領域における素子分離絶縁膜２も部分的にエッチングされてその上端部が凹み、その凹み部分にサイドウォール４ｆ，１４ｈの絶縁膜材料が残置する。この残置した絶縁膜材料が絶縁膜２４である。
【００２０】
半導体基板１の上には素子分離絶縁膜２及びゲート構造４，１４を覆って層間絶縁膜１２が形成されており、層間絶縁膜１２は層間絶縁膜５，６から成る。層間絶縁膜５は、ゲート構造４，１４の上面を露出するように、互いに隣り合うゲート構造４の間と、互いに隣り合うゲート構造１４の間とを充填し、更に、周辺回路領域とメモリセル領域との境界付近においてはゲート構造４とゲート構造１４との間を充填している。そして層間絶縁膜６は、層間絶縁膜５の上面上と、ゲート構造４，１４の上面上に形成されている。層間絶縁膜５，６は例えばＢＰＳＧ膜から成る。また、例えば層間絶縁膜５はＢＰＴＥＯＳ膜から成り、層間絶縁膜６はｐ−ＴＥＯＳ膜（プラズマＴＥＯＳ膜）から成り、両者の材料が異なる場合もある。
【００２１】
本実施の形態１に係る半導体記憶装置では、図１に示されるように、半導体基板１の上面からゲート構造４の上面、つまりゲート電極４ｅの上面までの距離ｈ１と、半導体基板１の上面からゲート構造１４の上面、つまりコントロールゲート電極１４ｇの上面までの距離ｈ２と、半導体基板１の上面から層間絶縁膜５の上面までの距離ｈ３とは互いに同じ値である。そのため、ゲート構造４，１４の上面と層間絶縁膜５の上面とは同一平面上に位置しており、同じ高さに位置している。ただし、完成品においては、層間絶縁膜５，６が互いに同じ材料で形成された場合にはそれらの間には境界は存在せず、互いに異なる材料で形成された場合にはそれらの間には境界が存在する。そして、絶縁膜１４ｃの上面からゲート構造１４の上面までの厚さは、ゲート絶縁膜４ａの上面からゲート構造４の上面までの厚さにゲート絶縁膜４ａの膜厚を足し合わせた値から、トンネル絶縁膜１４ａの膜厚と、フローティングゲート電極１４ｂの膜厚と、絶縁膜１４ｃの膜厚とを足し合わせた値を差し引いた値である。
【００２２】
周辺回路領域における層間絶縁膜１２内には、その膜厚方向に貫通して各ソース・ドレイン領域３に達するコンタクトプラグ７が形成されている。また、メモリセル領域における層間絶縁膜１２内には、その膜厚方向に貫通して各ソース・ドレイン領域１３に達するコンタクトプラグ１７が形成されている。
【００２３】
層間絶縁膜１２上には例えばＢＰＳＧ膜から成る層間絶縁膜８が形成されている。周辺回路領域における層間絶縁膜８内には、それを貫通して複数のコンタクトプラグ７にぞれぞれ接続された複数のコンタクトプラグ９が形成されている。そして、周辺回路領域における層間絶縁膜８上には複数のコンタクトプラグ９とそれぞれ接続された複数のアルミニウム配線１０が形成されている。また、メモリセル領域における層間絶縁膜８内には、それを貫通して互いに隣り合うソース・ドレイン領域１３の一方に接続されたコンタクトプラグ１９が形成されており、当該層間絶縁膜８上にはコンタクトプラグ１９と接続されたアルミニウム配線２０が形成されている。なお、コンタクトプラグ７，９，１７，１９は例えばタングステン（Ｗ）から成る。
【００２４】
次に、図１〜３に示される半導体記憶装置の製造方法について説明する。図４〜５２は本実施の形態１に係る半導体記憶装置の製造方法を工程順に示す図である。図４〜５１における偶数番号の図は、通常ＭＯＳトランジスタ１１及びメモリセルトランジスタ２１のゲート幅方向に沿った断面図であって、奇数番号の図のうち図５〜３９までが図１の矢視Ｂ−Ｂに相当する位置での断面図であって、図４１〜５１までが図１の矢視Ａ−Ａに相当する位置での断面図である。そして、図５２は図５０に示される構造の平面図である。
【００２５】
図４，５に示されるように、まず半導体基板１の上面を熱酸化して、半導体基板１上に膜厚１０ｎｍ程度のシリコン酸化膜３０を形成する。そして、シリコン酸化膜３０上に膜厚１００ｎｍ程度のシリコン窒化膜３１を形成する。次に、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト３２をシリコン窒化膜３１上に形成する。
【００２６】
次に、フォトレジスト３２をマスクに用いて、シリコン窒化膜３１及びシリコン酸化膜３０を順次ドライエッチングして、その後フォトレジスト３２を除去する。そして、パターニングされたシリコン窒化膜３１をマスクに用いて、半導体基板１をドライエッチングする。これにより、図６，７に示されるように、半導体基板１の上面内には、深さ２００〜３００ｎｍ程度のトレンチ２ａが形成される。
【００２７】
次に、トレンチ２ａによって露出した半導体基板１の内面を熱酸化してから、図８，９に示されるように、膜厚５００ｎｍ程度のシリコン酸化膜２ｂを全面に形成する。これにより、トレンチ２ａはシリコン酸化膜２ｂで充填される。そして、図１０，１１に示されるように、ＣＭＰ法を用いてシリコン酸化膜２ｂをその上面から平坦化して、シリコン窒化膜３１の上面上のシリコン酸化膜２ｂを除去する。
【００２８】
次に、図１２，１３に示されるように、例えばフッ酸を用いてシリコン酸化膜２ｂをエッチングし、シリコン窒化膜３１間のシリコン酸化膜２ｂを大部分除去する。そして、図１４，１５に示されるように、例えば熱リン酸を用いてシリコン窒化膜３１を除去して、その後、図１６，１７に示されるように、例えばフッ酸を用いてシリコン酸化膜３０を除去する。
【００２９】
次に、図１８，１９に示されるように、ゲート構造１４におけるトンネル絶縁膜１４ａの絶縁膜材料３４を周辺回路領域及びメモリセル領域の半導体基板１上に形成する。絶縁膜材料３４は、半導体基板１の上面を熱酸化して得られる厚さ１０ｎｍ程度のシリコン酸化膜から成る。そして、ゲート構造１４におけるフローティングゲート電極１４ｂの電極材料３５を全面に形成する。これにより、周辺回路領域及びメモリセル領域における絶縁膜材料３４上には電極材料３５が形成される。電極材料３５は厚さ１００ｎｍ程度のポリシリコン膜から成る。
【００３０】
次に、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト３６を電極材料３５上に形成する。そして、フォトレジスト３６をマスクに用いて電極材料３５をエッチングし、その後フォトレジスト３６を除去する。これにより、図２１に示されるように、電極材料３５がゲート長方向に沿って複数に分離されて、メモリセル領域における素子分離絶縁膜２が電極材料３５から部分的に露出する。
【００３１】
次に図２０，２１に示されるように、全面に絶縁膜１４ｃの絶縁膜材料３７を形成する。これにより、パターニング後の電極材料３５上と、メモリセル領域における露出している素子分離絶縁膜２上に絶縁膜材料３７が形成される。絶縁膜材料３７は、膜厚２０ｎｍ程度のＯＮＯ膜から成る。
【００３２】
次に、図２２，２３に示されるように、写真製版技術を使用して、メモリセル領域を覆うフォトレジスト３８を絶縁膜材料３７上に形成する。そして、フォトレジスト３８をマスクに用いて、周辺回路領域における絶縁膜材料３７と電極材料３５を順次ドライエッチングして除去し、その後、周辺回路領域における絶縁膜材料３４を例えばフッ酸で除去する。これにより、図２４，２５に示されるように、周辺回路領域では半導体基板１及び素子分離絶縁膜２が露出し、メモリセル領域ではゲート構造１４のトンネル絶縁膜１４ａが完成する。
【００３３】
次に、図２６，２７に示されるように、周辺回路領域における半導体基板１の上面を熱酸化して、かかる半導体基板１上に膜厚１５ｎｍ程度のゲート絶縁膜４ａを形成する。そして、ゲート構造４のゲート電極４ｅとゲート構造１４のコントロールゲート電極１４ｇとの電極材料４８を全面に形成する。これにより、周辺回路領域ではゲート絶縁膜４ａ上及び素子分離絶縁膜２上に電極材料４８が形成され、メモリセル領域では絶縁膜材料３７上に電極材料４８が形成される。電極材料４８は、ポリシリコン膜４０と、タングステンシリサイド膜４１と、ポリシリコン膜４２とがこの順で積層された積層膜である。なお、上層のポリシリコン層４２は、後述するＣＭＰ法による層間絶縁膜５の研磨時に、当該層間絶縁膜５と選択比が大きく、ストッパ膜として機能する膜であればこれに限られない。
【００３４】
次に、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト４３を電極材料４８上に形成する。そして、フォトレジスト４３をマスクに用いて、電極材料４８のポリシリコン膜４２をドライエッチングして部分的に除去する。次に、再度フォトレジスト４３をマスクに用いてタングステンシリサイド膜４１及びポリシリコン膜４０を順次ドライエッチングして部分的に除去し、フォトレジスト４３を除去する。これにより、図２８，２９に示されるように、周辺回路領域ではゲート絶縁膜４ａが部分的に露出して導電膜４ｂ〜４ｄから成るゲート電極４ｅが完成し、メモリセル領域では絶縁膜材料３７が部分的に露出して導電膜１４ｄ〜１４ｆから成るコントロールゲート電極１４ｇが完成する。
【００３５】
このとき、図２８に示されるように、半導体基板１の上面からゲート電極４ｅの上面までの距離ｈ１は、半導体基板１の上面からコントロールゲート電極１４ｇの上面までの距離ｈ２よりも小さい。従って、コントロールゲート電極１４ｇの上面は、ゲート電極４ｅの上面と同一平面上には位置しておらず、それよりも高い位置に存在する。これは、半導体基板１とゲート電極４ｅとの間にはゲート絶縁膜４ａしか存在していないが、半導体基板１とコントロールゲート電極１４ｇとの間にはトンネル絶縁膜１４ａ、フローティングゲート電極１４ｂの電極材料３５及び絶縁膜１４ｃの絶縁膜材料３７が存在し、半導体基板１とゲート電極４ｅ間の層構造と、半導体基板１とコントロールゲート電極１４ｇ間の層構造が互いに異なるからである。
【００３６】
次に、図３０，３１に示されるように、写真製版技術を使用して、周辺回路領域をフォトレジスト４５で覆う。そして、フォトレジスト４５と、コントロールゲート電極１４ｇにおけるポリシリコン膜から成る導電膜１４ｆとをマスクに用いて、絶縁膜材料３７の露出部分を選択的にドライエッチングする。このときのドライエッチングでは、例えばＣＨＦ３とＣＦ４とＡｒとＯ２との混合ガスがエッチングガスとして使用される。これにより、図３２，３３に示されるように、電極材料３５が部分的に露出してメモリセル領域に絶縁膜１４ｃが完成する。またこのとき、メモリセル領域における素子分離絶縁膜２では、電極材料３５が上面上に存在しない部分もエッチングされて、その上端部に凹みが生じる。
【００３７】
次に、フォトレジスト４５を再度マスクに用いて、例えばＣｌ２とＯ２との混合ガスをエッチングガスとして使用して、電極材料３５の露出部分を選択的にドライエッチングする。これにより、図３４，３５に示されるように、トンネル絶縁膜１４ａが部分的に露出してフローティングゲート電極１４ｂが完成する。
【００３８】
ここで、フォトレジスト４５はメモリセル領域には形成されておらず、コントロールゲート電極１４ｇの導電膜１４ｆは電極材料３５と同様にポリシリコン膜から成ることから、電極材料３５をエッチングする際には、導電膜１４ｆもエッチングされる。本実施の形態１では、電極材料３５の露出部分を除去する際に、コントロールゲート電極１４ｇの導電膜１４ｆをも上面から部分的に除去することによって、半導体基板１の上面からコントロールゲート電極１４ｇの上面までの距離ｈ２を、半導体基板１の上面からゲート電極４ｅまでの距離ｈ１に一致させている。これは、エッチング量を調整することによって実現することができる。具体的には、コントロールゲート電極１４ｇの導電膜１４ｆのエッチング量を、エッチング前における距離ｈ２から距離ｈ１を差し引いた値と一致させる。これにより、コントロールゲート電極１４ｇの上面と、ゲート電極４ｅの上面とが同一平面上に位置し、それらの高さが一致する。また、絶縁膜１４ｃの上面からコントロールゲート電極１４ｇの上面までの厚さは、ゲート絶縁膜４ａの上面からゲート電極４ｅの上面までの厚さにゲート絶縁膜４ａの膜厚を足し合わせた値から、トンネル絶縁膜１４ａの膜厚と、フローティングゲート電極１４ｂの膜厚と、絶縁膜１４ｃの膜厚とを足し合わせた値を差し引いた値となる。
【００３９】
次に、メモリセル領域における半導体基板１の上面内に不純物をイオン注入して、メモリセルトランジスタ２１のソース・ドレイン領域１３を形成する。そして、フォトレジスト４５を除去する。次に、図３６，３７に示されるように、全面にシリコン窒化膜４６を形成する。このとき、メモリセル領域における素子分離絶縁膜２では、絶縁膜１４ｃを形成する際に生じた上端部の凹み部分にもシリコン窒化膜４６が形成される。そして、半導体基板１の厚さ方向にエッチングレートが高い異方性エッチング法を用いて、シリコン窒化膜４６をドライエッチングする。これにより、図３８，３９に示されるように、ゲート電極４ｅの側面にはシリコン窒化膜から成るサイドウォール４ｆが形成され、コントロールゲート電極１４ｇ、絶縁膜１４ｃ及びフローティングゲート電極１４ｂの側面にシリコン窒化膜から成るサイドウォール１４ｈが形成される。
【００４０】
このようにして、周辺回路領域には通常ＭＯＳトランジスタ１１のゲート構造４が完成し、メモリセル領域にはメモリセルトランジスタ２１のゲート構造１４が完成する。なおサイドウォール４ｆ、１４ｈを形成する際、メモリセル領域における素子分離絶縁膜２では、その上端部に生じた凹み部分の中のシリコン窒化膜４６が除去されずに残置する。この残置しているシリコン窒化膜４６が上述の絶縁膜２４である。
【００４１】
次に、メモリセル領域を覆うフォトレジスト（図示せず）を形成して、周辺回路領域における半導体基板１内に不純物をイオン注入し、通常ＭＯＳトランジスタ１１のソース・ドレイン領域１３を形成する。その後、使用したフォトレジストを除去する。
【００４２】
次に、図４０，４１に示されるように、ゲート構造４，１４を覆って全面に層間絶縁膜５を形成する。そして、ゲート構造４の上端部に位置するゲート電極４ｅの導電膜４ｄと、ゲート構造１４の上端部に位置するコントロールゲート電極１４ｇの導電膜１４ｆとをストッパ層として、ＣＭＰ法を用いて層間絶縁膜５をその上面から研磨する。これにより、図４２，４３に示されるように、層間絶縁膜５がその上面からゲート構造４，１４の上面まで除去されて平坦化される。その結果、距離ｈ１〜ｈ３が互いに同じ値となり、ゲート構造４の上面と、ゲート構造１４の上面と、層間絶縁膜５の上面とが同一平面上に位置するようになり、それらの高さが一致する。
【００４３】
次に、図４４，４５に示されるように、平坦化された層間絶縁膜５上と、露出しているゲート構造４，１４の上面上とに層間絶縁膜６を形成する。これにより、層間絶縁膜５，６から成る層間絶縁膜１２が完成する。そして、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト５０を層間絶縁膜６上に形成する。
【００４４】
次に、フォトレジスト５０をマスクに用いて層間絶縁膜５，６及びトンネル絶縁膜１４ａをドライエッチングする。これにより、図４６，４７に示されるように、メモリセル領域における層間絶縁膜５，６内及びトンネル絶縁膜１４ａ内には、それらの厚さ方向に貫通して互いに隣り合うソース・ドレイン領域１３の一方に達するコンタクトホール１７ａが形成される。そして、フォトレジスト５０を除去する。
【００４５】
次に、所定の開口パターンを有するフォトレジスト（図示せず）を層間絶縁膜６上に形成し、当該フォトレジストをマスクに用いて層間絶縁膜５，６、トンネル絶縁膜１４ａ及びゲート絶縁膜４ａをドライエッチングする。そして、使用したフォトレジストを除去する。これにより、図４８，４９に示されるように、メモリセル領域における層間絶縁膜５，６内及びトンネル絶縁膜１４ａ内には、それらの厚さ方向に貫通して互いに隣り合うソース・ドレイン領域１３の他方に達するコンタクトホール１７ａが形成され、周辺回路領域における層間絶縁膜５，６内及びゲート絶縁膜４ａ内には、それらの厚さ方向に貫通して各ソース・ドレイン領域３に達するコンタクトホール７ａが形成される。
【００４６】
なお、一般的に、層間絶縁膜を選択的にエッチングしてコンタクトホールを形成する際、エッチング装置の性能によりエッチング開始直後では他の膜との選択比を十分に確保できず、十分な選択比を生じるまでに多少時間が必要となることがある。そのような場合において、本実施の形態１とは異なり、層間絶縁膜６が存在しないときには、層間絶縁膜５にコンタクトホール１７ａを形成する際にサイドウォール１４ｈが削れてしまい、コントロールゲート電極１４ｇの側面が露出することがある。その結果、本半導体記憶装置の電気的特性が劣化してしまうことがある。
【００４７】
本実施の形態１では、このような場合を想定して、層間絶縁膜５上に層間絶縁膜６を設けている。これによって、層間絶縁膜５のエッチングが開始する時点ではサイドウォール１４ｈに対して十分な選択比が確実に得られるようになる。その結果、コンタクトホール１７ａの形成時にコントロールゲート電極１４ｇが露出するのを防止することができ、本半導体記憶装置の電気的特性の劣化を確実に抑制できる。
【００４８】
次に、各コンタクトホール７ａ，１７ａを充填するタングステン膜を全面に形成する。そして、各コンタクトホール７ａ，１７ａよりも上方のタングステン膜をＣＭＰ法等で除去する。これにより、図５０，５１に示されるように、各コンタクトホール７ａを充填する、タングステンから成るコンタクトプラグ７と、各コンタクトホール１７ａを充填する、タングステンから成るコンタクトプラグ１７とが形成される。
【００４９】
なお、コンタクトプラグ７，１７に使用される材料や、ゲート構造４，１４の上端部に使用される材料によっては、コンタクトプラグ７，１７の材料をＣＭＰ法等で除去する際に、ゲート構造４，１４の上端部の材料に対する選択比が十分に確保できず、当該上端部も一緒に除去されてしまうことがある。ゲート構造４，１４の上面上に設けられた層間絶縁膜６はこれを防止する機能も果たす。
【００５０】
図５２は図５０，５１に示される構造の平面図であって、図５２では説明の便宜上図５０，５１中の層間絶縁膜６の記載を省略している。図５２に示されるように、複数のゲート構造１４の間には層間絶縁膜５が充填されており、その層間絶縁膜５内にはコンタクトプラグ１７が形成されている。そして、ゲート構造１４とゲート構造４との間にも層間絶縁膜５が充填されている。
【００５１】
次に、層間絶縁膜６の上面上とコンタクトプラグ７，１７の上面上とに層間絶縁膜８を形成する。そして、層間絶縁膜８内にコンタクトプラグ９，１９を形成して、層間絶縁膜８上にアルミニウム配線１０，２０を形成する。これにより、図１〜３に示される半導体記憶装置が完成する。
【００５２】
本実施の形態１では、層間絶縁膜５がその上面から研磨されてゲート構造４，１４の上面まで除去されており、その結果、層間絶縁膜５の上面は、ゲート構造４，１４の上面と同一平面上に位置している。そのため、コンタクトホール７ａ，１７ａを形成する直前の層間絶縁膜５がゲート構造４，１４を覆っている場合と比較して、デバイスの縮小化にともなってコンタクトホール７ａ，１７ａの径を縮小した場合であっても、それらのボトム径の縮小率を低減することができる。以下にこのことについて詳細に説明する。
【００５３】
図５３は、上述の図４１に示される構造にコンタクトホール１７ａを形成した際の構造を示す断面図である。図５３に示されるように、層間絶縁膜５をゲート構造４，１４の上面まで除去することなく、当該層間絶縁膜５がゲート構造４，１４を覆った状態でコンタクトホール１７ａを形成した場合、コンタクトホール１７ａのボトム径ｄ２はトップ径ｄ１よりも大幅に小さくなる。例えば、半導体基板１の上面から層間絶縁膜５の上面までの距離が１０００ｎｍ、コンタクトホール１７ａのテーパ角θが８５°、コンタクトホール１７ａのトップ径ｄ１が３００ｎｍとした場合、ボトム径ｄ２は１２５ｎｍとなる。従って、デバイスの微細化に伴い、コンタクトホール１７ａのトップ径ｄ１が３００ｎｍからその７０％にあたる２１０ｎｍに縮小すると、ボトム径ｄ２は１２５ｎｍからその２８％にあたる３５ｎｍまで縮小する。
【００５４】
一方、図５４に示されるように、層間絶縁膜５をその上面からある程度研磨してその膜厚を図５３の層間絶縁膜５よりも小さくした場合には、コンタクトホール１７ａのボトム径ｄ２はトップ径ｄ１よりもそれほど小さくならない。例えば、半導体基板１の上面から層間絶縁膜５の上面までの距離が５００ｎｍ、コンタクトホール１７ａのトップ径ｄ１が３００ｎｍとした場合、ボトム径ｄ２は２１２．５ｎｍとなる。これは、エッチング条件等を変更したとしてもコンタクトホール１７ａのテーパ角θはほとんど変化することがなく、当該テーパ角θは層間絶縁膜５の厚みに依存しないからである。従って、コンタクトホール１７ａのトップ径ｄ１が３００ｎｍから２１０ｎｍに縮小した場合であっても、ボトム径ｄ２は２１２．５ｎｍからその５８％にあたる１２２．５ｎｍまでしか縮小しない。
【００５５】
このように、コンタクトホールが形成される層間絶縁膜の膜厚を低減することによって、コンタクトホールのボトム径の縮小率を低減できる。本実施の形態１では、層間絶縁膜５はゲート構造４，１４の上面と同一平面上に位置しているため、図５３のように、ゲート構造４，１４を覆っている層間絶縁膜５よりも膜厚が減少する。そのため、図４７に示されるように、コンタクトホール１７ａのトップ径ｄ１とボトム径ｄ２との差を低減でき、デバイスの縮小化にともなってコンタクトホール１７ａの径を縮小した場合であってもボトム径ｄ２の縮小率を低減できる。その結果、コンタクトホール１７ａを充填するコンタクトプラグ１７とその下地層との接触抵抗を低減することができ、本半導体装置の電気的特性を向上することができる。なお、コンタクトホール７ａについても同様のことが言える。
【００５６】
また、下地の段差が一定である限り、後の層間絶縁膜の平坦化を考慮するとその成膜直後の膜厚を薄くすることが困難であることから、最終的な層間絶縁膜の膜厚を低減するためには、成膜後の平坦化処理において研磨量を増加する必要がある。しかしながら、研磨量を単に増加させると、それにともないそのバラツキが大きくなるため、層間絶縁膜の上面に凹凸が生じる。
【００５７】
本実施の形態１では、層間絶縁膜５の上面がゲート構造４，１４の上面と同一平面上に位置しているため、かかる層間絶縁膜５を、まずゲート構造４，１４を覆って形成し、その後に、ゲート構造４，１４の上端部をストッパ層として上面から研磨して平坦化することによって形成することができる。従って、ゲート構造４，１４の上方で平坦化処理を停止させる場合よりも、層間絶縁膜５の上面の平坦性を確保することができる。
【００５８】
また仮に、上述の理由から層間絶縁膜５上に層間絶縁膜６を形成する場合であっても、平坦な層間絶縁膜５上に層間絶縁膜６を形成することができるため、当該層間絶縁膜６の上面の平坦性を確保することができる。そして層間絶縁膜６は、そのエッチング時において他の材料に対する選択比が確保できるようになるまでに必要な最低限の厚みで構成することができるため、それを追加したとしてもコンタクトホール７ａ，１７ａが形成される層間絶縁膜１２の厚みを必要最小限に抑えることができる。従って、層間絶縁膜６を設ける場合であっても、コンタクトホール７ａ，１７ａが形成される層間絶縁膜１２の上面の平坦性を確保しつつ、コンタクトホール７ａ，１７ａのボトム径ｄ２の縮小率を低減でき、本半導体装置の電気的特性を向上することができる。
【００５９】
また、本実施の形態１に係る半導体記憶装置の製造方法では、図３４を参照して説明したように、フローティングゲート電極１４ｂが形成されると同時に、ゲート電極４ｅ及びコントロールゲート電極１４ｇの上面が同一平面上に位置するため、特別な工程を追加することなく、ゲート構造４，１４の上面を同一平面上に位置させることができる。
【００６０】
実施の形態２．
図５５は本発明の実施の形態２に係る半導体記憶装置の構造を示す断面図である。本実施の形態２に係る半導体記憶装置は、上述の実施の形態１に係る半導体記憶装置において、基本的には、導電膜４ｄ，１４ｆの替わりに絶縁膜４ｇ，１４ｉをそれぞれ設けたものである。なお図５５と後述する図５６〜６５までは、図１と同様に、通常ＭＯＳトランジスタ１１とメモリセルトランジスタ２１のゲート幅方向に沿った断面図である。
【００６１】
図５５に示されるように、本実施の形態２に係る通常ＭＯＳトランジスタ１１のゲート構造４では、導電膜４ｃ上に絶縁膜４ｇが形成されており、導電膜４ｂ，４ｃでゲート電極４ｅを構成している。また、本実施の形態２に係るメモリセルトランジスタ２１のゲート構造１４では、導電膜１４ｅ上に絶縁膜１４ｉが形成されており、導電膜１４ｄ，１４ｅでコントロールゲート電極１４ｇを構成している。そして、ゲート構造４のサイドウォール４ｆは、ゲート電極４ｅ及び絶縁膜４ｇの側面上に形成されており、ゲート構造１４のサイドウォール１４ｈは、フローティングゲート電極１４ｂ、絶縁膜１４ｃ，１４ｉ及びコントロールゲート電極１４ｇの側面上に形成されている。絶縁膜４ｇ，１４ｉは、後述する層間絶縁膜５の研磨時に、当該層間絶縁膜５との選択比が大きくストッパ層として機能する絶縁膜であれば良く、例えばシリコン窒化膜から成る。
【００６２】
本実施の形態２においても、実施の形態１と同様に、半導体基板１の上面からゲート構造４の上面までの距離ｈ１１と、半導体基板１の上面からゲート構造１４の上面までの距離ｈ１２と、半導体基板１の上面から層間絶縁膜５の上面までの距離ｈ１３とは互いに同じであり、ゲート構造４の上面と、ゲート構造１４の上面と、層間絶縁膜５の上面とは同一平面上に位置している。そして、絶縁膜１４ｃの上面からゲート構造１４の上面までの厚さは、ゲート絶縁膜４ａの上面からゲート構造４の上面までの厚さにゲート絶縁膜４ａの膜厚を足し合わせた値から、トンネル絶縁膜１４ａの膜厚と、フローティングゲート電極１４ｂの膜厚と、絶縁膜１４ｃの膜厚とを足し合わせた値を差し引いた値である。その他の構造について実施の形態１に係る半導体記憶装置と同様であるため、その説明は省略する。
【００６３】
次に、図５５に示される半導体記憶装置の製造方法について説明する。図５６〜６５は本実施の形態２に係る半導体記憶装置の製造方法を工程順に示す図である。まず、実施の形態１に係る製造方法を用いて上述の図２４に示される構造までを製造する。そして、図５６に示されるように、実施の形態１と同様にして、ゲート構造４のゲート絶縁膜４ａを形成する。その後、ゲート電極４ｅとコントロールゲート電極１４ｇとの電極材料５８を全面に形成する。これにより、周辺回路領域ではゲート絶縁膜４ａ上及び素子分離絶縁膜２上に電極材料５８が形成され、メモリセル領域では絶縁膜材料３７上に電極材料５８が形成される。電極材料５８は、ポリシリコン膜４０と、タングステンシリサイド膜４１とがこの順で積層された積層膜である。
【００６４】
次に、ゲート構造１４における絶縁膜１４ｉの絶縁膜材料５２を電極材料５８上に形成する。絶縁膜材料５２はシリコン窒化膜から成る。そして、実施の形態１と同様のフォトレジスト４３を絶縁膜材料５２上に形成する。
【００６５】
次に、フォトレジスト４３をマスクに用いて、絶縁膜材料５２をドライエッチングして部分的に除去し、その後フォトレジスト４３を除去する。次に、パターンニングした絶縁膜材料５２をマスクに用いて、電極材料５８のタングステンシリサイド膜４１及びポリシリコン膜４０を順次ドライエッチングする。これにより、図５７に示されるように、周辺回路領域ではゲート絶縁膜４ａが部分的に露出して、絶縁膜４ｇが完成するとともに導電膜４ｂ，４ｃから成るゲート電極４ｅが完成し、メモリセル領域では絶縁膜材料３７が部分的に露出して、絶縁膜１４ｉが完成するとともに導電膜１４ｄ，１４ｅから成るコントロールゲート電極１４ｇが完成する。
【００６６】
このとき、半導体基板１と絶縁膜４ｇとの間の層構造と、半導体基板１と絶縁膜１４ｉとの間の層構造との相違により、図５７に示されるように、半導体基板１の上面から絶縁膜４ｇの上面までの距離ｈ１１は、半導体基板１の上面から絶縁膜１４ｉの上面までの距離ｈ１２よりも小さい。従って、絶縁膜１４ｉの上面は、絶縁膜４ｇの上面よりも高い位置に存在する。
【００６７】
次に、図５８に示されるように、実施の形態１と同様にして周辺回路領域をフォトレジスト４５で覆う。そして、図５９に示されるように、フォトレジスト４５をマスクに用いて、例えばＣＨＦ3とＣＦ4とＡｒとＯ2との混合ガスをエッチングガスとして、絶縁膜材料３７の露出部分を除去するとともに、それと同時に絶縁膜１４ｉをその上面から部分的に除去する。これにより、電極材料３５が部分的に露出してメモリセル領域に絶縁膜１４ｃが完成するとともに、半導体基板１の上面から絶縁膜１４ｉの上面までの距離ｈ１２が、半導体基板１の上面から絶縁膜４ｇの上面までの距離ｈ１１に一致する。従って、絶縁膜４ｇ，１４ｉの上面が同一平面上に位置するようになる。また、絶縁膜１４ｃの上面から絶縁膜１４ｉの上面までの厚さは、ゲート絶縁膜４ａの上面から絶縁膜４ｇの上面までの厚さにゲート絶縁膜４ａの膜厚を足し合わせた値から、トンネル絶縁膜１４ａの膜厚と、フローティングゲート電極１４ｂの電極材料３５の膜厚と、絶縁膜１４ｃの膜厚とを足し合わせた値を差し引いた値となる。なお、実施の形態１と同様に、絶縁膜１４ｉに対するエッチング量を調整することによって距離ｈ１２を距離ｈ１１に一致させることができる。
【００６８】
次に、図６０に示されるように、フォトレジスト４５を再度マスクに用いて、例えばＣｌ２とＯ２との混合ガスをエッチングガスとして使用して、電極材料３５の露出部分を選択的にドライエッチングする。これにより、トンネル絶縁膜１４ａが部分的に露出してフローティングゲート電極１４ｂが完成する。
【００６９】
次に、メモリセル領域における半導体基板１の上面内に不純物をイオン注入して、メモリセルトランジスタ２１のソース・ドレイン領域１３を形成する。そして、フォトレジスト４５を除去する。
【００７０】
次に、実施の形態１と同様にして、全面にシリコン窒化膜（図示せず）を形成して、半導体基板１の厚さ方向にエッチングレートが高い異方性エッチング法を用いて当該シリコン窒化膜をドライエッチングする。これにより、図６１に示されるように、ゲート電極４ｅ及び絶縁膜４ｇの側面にはシリコン窒化膜から成るサイドウォール４ｆが形成され、フローティングゲート電極１４ｂ、絶縁膜１４ｃ、コントロールゲート電極１４ｇ及び絶縁膜１４ｉの側面にはシリコン窒化膜から成るサイドウォール１４ｈが形成される。
【００７１】
このようにして、周辺回路領域には通常ＭＯＳトランジスタ１１のゲート構造４が完成し、メモリセル領域にはメモリセルトランジスタ２１のゲート構造１４が完成する。その後、実施の形態１と同様にして、通常ＭＯＳトランジスタ１１のソース・ドレイン領域１３を形成し、続いてゲート構造４，１４を覆って全面に層間絶縁膜５を形成する。
【００７２】
次に、ゲート構造４の上端部に位置する絶縁膜４ｇと、ゲート構造１４の上端部に位置する絶縁膜１４ｉとをストッパ層として、ＣＭＰ法を用いて層間絶縁膜５をその上面から研磨する。これにより、図６２に示されるように、層間絶縁膜５がその上面からゲート構造４，１４の上面まで除去されて平坦化される。その結果、距離ｈ１１〜ｈ１３が互いに同じ値となり、実施の形態１と同様に、ゲート構造４の上面と、ゲート構造１４の上面と、層間絶縁膜５の上面とが同一平面上に位置するようになる。
【００７３】
次に、図６３に示されるように、平坦化された層間絶縁膜５上と、露出しているゲート構造４，１４の上面上とに層間絶縁膜６を形成する。そして、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト５０を層間絶縁膜６上に形成する。
【００７４】
次に、実施の形態１と同様にして、図６４に示されるように、メモリセル領域における層間絶縁膜１２内及びトンネル絶縁膜１４ａ内に、互いに隣り合うソース・ドレイン領域１３の一方に達するコンタクトホール１７ａを形成し、フォトレジスト５０を除去する。そして、図６５に示されるように、メモリセル領域における層間絶縁膜５，６内及びトンネル絶縁膜１４ａ内に互いに隣り合うソース・ドレイン領域１３の他方に達するコンタクトホール１７ａを形成するとともに、周辺回路領域における層間絶縁膜５，６内及びゲート絶縁膜４ａ内に各ソース・ドレイン領域３に達するコンタクトホール７ａを形成する。
【００７５】
なお、本実施の形態２では、コンタクトホール１７ａは、シリコン窒化膜から成るサイドウォール１４ｈに対して自己整合的に形成される。従って、コンタクトホール１７ａの形成位置が多少ずれた場合であっても、ソース・ドレイン領域１３に達するコンタクトホール１７ａを確実に形成することができる。
【００７６】
次に、実施の形態１と同様にして、コンタクトプラグ７，１７を形成し、層間絶縁膜６の上面上とコンタクトプラグ７，１７の上面上とに層間絶縁膜８を形成する。そして、層間絶縁膜８内にコンタクトプラグ９，１９を形成して、層間絶縁膜８上にアルミニウム配線１０，２０を形成する。これにより、図５５に示される半導体記憶装置が完成する。
【００７７】
以上のように、本実施の形態２では、ゲート構造１４の上端部には層間絶縁膜５とは材料が異なる絶縁膜１４ｉが設けられている。そのため、本実施の形態２のように、コンタクトホール１７ａをゲート構造１４に対して自己整合的に層間絶縁膜５内に形成する際、当該コンタクトホール１７ａの形成位置が設計値からずれたり、当該コンタクトホール１７ａの径が設計値よりも大きくなった場合であっても、コントロールゲート電極１４ｇが露出することを防止できる。従って、コントロールゲート電極１４ｇが不要な部分とショートすることを防止でき、本半導体記憶装置の電気的特性を更に向上することができる。
【００７８】
また、本実施の形態２に係る半導体記憶装置の製造方法では、図５９を参照して説明したように、ゲート構造１４の絶縁膜１４ｃが形成されると同時に、ゲート構造４の絶縁膜４ｇの上面と、ゲート構造１４の絶縁膜１４ｉの上面とが同一平面上に位置するようになるため、特別な工程を追加することなく、ゲート構造４，１４の上面を同一平面上に位置させることができる。
【００７９】
また、上述の本実施の形態１では、通常ＭＯＳトランジスタ１１のゲート構造４の上面と、メモリセルトランジスタ２１のゲート構造１４の上面とが、互いに同一平面上に位置している。一方、本実施の形態１とは異なり、フローティングゲート電極１４ｂの電極材料３５をエッチングする際にコントロールゲート電極１４ｇの導電膜１４ｆをエッチングしない場合には、半導体基板１とゲート電極４ｅ間の層構造と、半導体基板１とコントロールゲート電極１４ｇ間の層構造とが異なることから、完成後のゲート構造１４の上面は、ゲート構造４の上面よりも高い位置に存在することになる。このような段差のある状態で、本実施の形態１のように、ゲート構造４，１４を覆って層間絶縁膜５を形成し、ゲート構造４，１４の上端部をストッパ層としてその上面から研磨して、ゲート構造４，１４の上面までを除去して平坦化すると、使用する研磨布の可撓性により、周辺回路領域とメモリセル領域との境界付近のゲート構造１４では、その角が削れてしまい、コントロールゲート電極１４ｇの側面が露出することがある。そのため、コンタクトプラグ１７とコントロールゲート電極１４ｇとが電気的に接続されてしまい、半導体記憶装置の電気的特性が劣化することがある。
【００８０】
実施の形態１では、ゲート構造４の上面と、ゲート構造１４の上面とが同一平面上に位置しているため、両者の間に段差が生じなくなる。従って、層間絶縁膜５を上述のようにして平坦化する際に、ゲート構造１４の角が削れることを抑制できる。これにより、ゲート構造１４のコントロールゲート電極１４ｇが、層間絶縁膜５内に形成されるコンタクトプラグ１７と電気的に接続されることを防止しつつ、当該コンタクトプラグ１７とその下地層との接触抵抗を低減することができる。その結果、本半導体装置の電気的特性を向上することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態１に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図３】本発明の実施の形態１に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図４】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４４】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４５】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４６】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４７】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４８】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図４９】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５０】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５１】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５２】本発明の実施の形態１に係る不揮発性半導体記憶装置の製造方法を工程順に示す平面図である。
【図５３】本発明の効果を説明するための断面図である。
【図５４】本発明の効果を説明するための断面図である。
【図５５】本発明の実施の形態２に係る不揮発性半導体記憶装置の構造を示す断面図である。
【図５６】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５７】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５８】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図５９】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図６０】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図６１】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図６２】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図６３】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図６４】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【図６５】本発明の実施の形態２に係る不揮発性半導体記憶装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００８２】
４，１４  ゲート構造、４ｅ  ゲート電極、４ｇ，１４ｃ，１４ｉ  絶縁膜、５，６  層間絶縁膜、１１  通常ＭＯＳトランジスタ、１４ｂ  フローティングゲート電極、１４ｇ  コントロールゲート電極、２１  メモリセルトランジスタ、３５，４８，５８  電極材料、３７，５２  絶縁膜材料。
【図１】
2006032761.tif 000003
【図２】
2006032761.tif 000004
【図３】
2006032761.tif 000005
【図４】
2006032761.tif 000006
【図５】
2006032761.tif 000007
【図６】
2006032761.tif 000008
【図７】
2006032761.tif 000009
【図８】
2006032761.tif 000010
【図９】
2006032761.tif 000011
【図１０】
2006032761.tif 000012
【図１１】
2006032761.tif 000013
【図１２】
2006032761.tif 000014
【図１３】
2006032761.tif 000015
【図１４】
2006032761.tif 000016
【図１５】
2006032761.tif 000017
【図１６】
2006032761.tif 000018
【図１７】
2006032761.tif 000019
【図１８】
2006032761.tif 000020
【図１９】
2006032761.tif 000021
【図２０】
2006032761.tif 000022
【図２１】
2006032761.tif 000023
【図２２】
2006032761.tif 000024
【図２３】
2006032761.tif 000025
【図２４】
2006032761.tif 000026
【図２５】
2006032761.tif 000027
【図２６】
2006032761.tif 000028
【図２７】
2006032761.tif 000029
【図２８】
2006032761.tif 000030
【図２９】
2006032761.tif 000031
【図３０】
2006032761.tif 000032
【図３１】
2006032761.tif 000033
【図３２】
2006032761.tif 000034
【図３３】
2006032761.tif 000035
【図３４】
2006032761.tif 000036
【図３５】
2006032761.tif 000037
【図３６】
2006032761.tif 000038
【図３７】
2006032761.tif 000039
【図３８】
2006032761.tif 000040
【図３９】
2006032761.tif 000041
【図４０】
2006032761.tif 000042
【図４１】
2006032761.tif 000043
【図４２】
2006032761.tif 000044
【図４３】
2006032761.tif 000045
【図４４】
2006032761.tif 000046
【図４５】
2006032761.tif 000047
【図４６】
2006032761.tif 000048
【図４７】
2006032761.tif 000049
【図４８】
2006032761.tif 000050
【図４９】
2006032761.tif 000051
【図５０】
2006032761.tif 000052
【図５１】
2006032761.tif 000053
【図５２】
2006032761.tif 000054
【図５３】
2006032761.tif 000055
【図５４】
2006032761.tif 000056
【図５５】
2006032761.tif 000057
【図５６】
2006032761.tif 000058
【図５７】
2006032761.tif 000059
【図５８】
2006032761.tif 000060
【図５９】
2006032761.tif 000061
【図６０】
2006032761.tif 000062
【図６１】
2006032761.tif 000063
【図６２】
2006032761.tif 000064
【図６３】
2006032761.tif 000065
【図６４】
2006032761.tif 000066
【図６５】
2006032761.tif 000067
【手続補正書】
【提出日】平成17年6月2日(2005.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
請求項７に記載の不揮発性半導体記憶装置の製造方法であって、
前記工程（ａ）は、
（ａ−１）前記フローティングゲート電極の第１電極材料を第２領域に形成する工程と、
（ａ−２）前記第１電極材料上に、前記第１絶縁膜の絶縁膜材料を形成する工程と、
（ａ−３）前記ゲート電極及び前記コントロールゲート電極の第２電極材料を、前記絶縁膜材料上と前記第１領域に形成する工程と、
（ａ−４）前記第２電極材料を部分的に除去して、前記ゲート電極及び前記コントロールゲート電極を形成する工程と、
（ａ−５）前記絶縁膜材料のうち、前記工程（ａ−４）の実行によって露出した部分を除去して前記第１絶縁膜を形成する工程と、
（ａ−６）前記第１電極材料のうち、前記工程（ａ−５）の実行によって露出した部分を除去するとともに、それと同時に、前記コントロールゲート電極を上面から部分的に除去することによって、前記フローティングゲート電極を形成するとともに、前記ゲート電極の上面と、前記コントロールゲート電極の上面とを同一平面上に位置させる工程と
を有し、
前記工程（ｃ）では、前記ゲート電極及び前記コントロールゲート電極がストッパ層として前記層間絶縁膜が平坦化される、不揮発性半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
【請求項１０】
請求項７乃至請求項９のいずれか一つに記載の不揮発性半導体記憶装置の製造方法であって、
（ｄ）前記工程（ｃ）の後に、前記層間絶縁膜の上面上と、前記第１及び第２ゲート構造の上面上とに第２層間絶縁膜を形成する工程を更に備える、不揮発性半導体記憶装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
実施の形態１．
図１〜３は本発明の実施の形態１に係る不揮発性半導体記憶装置（以後、単に「半導体記憶装置」と呼ぶ）の構造を示す断面図であって、図２，３は、図１中の矢視Ａ−Ａ，Ｂ−Ｂにおける断面構造をそれぞれ示している。本実施の形態１に係る半導体記憶装置は、例えばフラッシュメモリであって、複数のメモリセルが形成される領域（以後、「メモリセル領域」と呼ぶ）と、センスアンプ回路やサブデコーダ回路を含む周辺回路が形成される領域（以後、「周辺回路領域」と呼ぶ）とを備えている。図１は、周辺回路が備えるＭＯＳトランジスタとメモリセルトランジスタのゲート長方向に沿った断面図であって、図２，３は、メモリセルトランジスタのゲート幅方向に沿った断面図である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
なお、ゲート幅方向に沿って並ぶ複数のメモリセルトランジスタ２１の間においては、図３に示されるように、トンネル絶縁膜１４ａ及びフローティングゲート電極１４ｂは分離されているが、絶縁膜１４ｃ及びコントロールゲート電極１４ｇは分離されておらず共通している。また図３に示されるように、絶縁膜１４ｃは、フローティングゲート電極１４ｂの上面上だけではなく、ゲート幅方向における側面上にも形成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
次に、図１〜３に示される半導体記憶装置の製造方法について説明する。図４〜５２は本実施の形態１に係る半導体記憶装置の製造方法を工程順に示す図である。図４〜５１における偶数番号の図は、通常ＭＯＳトランジスタ１１及びメモリセルトランジスタ２１のゲート長方向に沿った断面図であって、奇数番号の図のうち図５〜３９までが図１の矢視Ｂ−Ｂに相当する位置での断面図であって、図４１〜５１までが図１の矢視Ａ−Ａに相当する位置での断面図である。そして、図５２は図５０に示される構造の平面図である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
次に、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト３６を電極材料３５上に形成する。そして、フォトレジスト３６をマスクに用いて電極材料３５をエッチングし、その後フォトレジスト３６を除去する。これにより、図２１に示されるように、電極材料３５がゲート幅方向に沿って複数に分離されて、メモリセル領域における素子分離絶縁膜２が電極材料３５から部分的に露出する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
次に、図３０，３１に示されるように、写真製版技術を使用して、周辺回路領域をフォトレジスト４５で覆う。そして、フォトレジスト４５と、コントロールゲート電極１４ｇにおけるポリシリコン膜から成る導電膜１４ｆとをマスクに用いて、絶縁膜材料３７の露出部分を選択的にドライエッチングする。このときのドライエッチングでは、例えばＣＨＦ3とＣＦ4とＡｒとＯ2との混合ガスがエッチングガスとして使用される。これにより、図３２，３３に示されるように、電極材料３５が部分的に露出してメモリセル領域に絶縁膜１４ｃが完成する。またこのとき、メモリセル領域における素子分離絶縁膜２では、電極材料３５が上面上に存在しない部分もエッチングされて、その上端部に凹みが生じる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
次に、フォトレジスト４５を再度マスクに用いて、例えばＣｌ2とＯ2との混合ガスをエッチングガスとして使用して、電極材料３５の露出部分を選択的にドライエッチングする。これにより、図３４，３５に示されるように、トンネル絶縁膜１４ａが部分的に露出してフローティングゲート電極１４ｂが完成する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
次に、メモリセル領域を覆うフォトレジスト（図示せず）を形成して、周辺回路領域における半導体基板１内に不純物をイオン注入し、通常ＭＯＳトランジスタ１１のソース・ドレイン領域３を形成する。その後、使用したフォトレジストを除去する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
実施の形態２．
図５５は本発明の実施の形態２に係る半導体記憶装置の構造を示す断面図である。本実施の形態２に係る半導体記憶装置は、上述の実施の形態１に係る半導体記憶装置において、基本的には、導電膜４ｄ，１４ｆの替わりに絶縁膜４ｇ，１４ｉをそれぞれ設けたものである。なお図５５と後述する図５６〜６５までは、図１と同様に、通常ＭＯＳトランジスタ１１とメモリセルトランジスタ２１のゲート長方向に沿った断面図である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
次に、図６０に示されるように、フォトレジスト４５を再度マスクに用いて、例えばＣｌ2とＯ2との混合ガスをエッチングガスとして使用して、電極材料３５の露出部分を選択的にドライエッチングする。これにより、トンネル絶縁膜１４ａが部分的に露出してフローティングゲート電極１４ｂが完成する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
このようにして、周辺回路領域には通常ＭＯＳトランジスタ１１のゲート構造４が完成し、メモリセル領域にはメモリセルトランジスタ２１のゲート構造１４が完成する。その後、実施の形態１と同様にして、通常ＭＯＳトランジスタ１１のソース・ドレイン領域３を形成し、続いてゲート構造４，１４を覆って全面に層間絶縁膜５を形成する。