(57)【要約】【課題】  キャパシタ構造の上部電極を導電性酸化物膜と耐酸化性金属膜との２層構造に形成して優れたキャパシタ特性を確保するとともに、上部電極における表面荒れを抑制し、信頼性の高いキャパシタ構造を実現する。【解決手段】  強誘電体膜２８を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０において、上部電極３１を導電性酸化物膜と耐酸化性金属膜５２とが積層された２層構造に形成するに際して、耐酸化性金属膜５２上に保護膜５０を形成し、上面のみが保護膜５０で覆われる上部電極３１をパターン形成する。【選択図】  図１
2006222227.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された、下部電極と上部電極とにより強誘電体膜を挟持してなる強誘電体キャパシタ構造と
を含み、
前記上部電極は、少なくとも、導電性酸化物からなる第１の導電膜と、耐酸化性金属からなる第２の導電膜との積層構造とされており、
前記第２の導電膜の上面のみを覆うように、絶縁材料からなる保護膜が形成されてなることを特徴とする半導体装置。
【請求項２】
前記第１の導電膜は、イリジウム酸化物からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の導電膜は、イリジウム又は白金からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記保護膜は、アルミニウム酸化物、シリコン酸化物、シリコン酸窒化物及びチタン酸化物のうちから選ばれた少なくとも１種からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記保護膜に、前記第２の導電膜の表面の一部を露出させる接続孔が形成されており、前記接続孔内に下地膜を介して導電材料が充填されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記下地膜は、Ｔｉ、ＴｉＮ、ＴａＮ及びＴｉＡｌＮからなる群のうちから選ばれた１種、又は前記群のうちから選ばれた少なくとも２種の積層膜であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の上方に形成された、下部電極と上部電極とにより強誘電体膜を挟持してなる強誘電体キャパシタ構造と
を含む半導体装置の製造方法であって、
前記下部電極上に前記誘電体膜を介して、少なくとも、導電性酸化物からなる第１の導電膜と、耐酸化性金属からなる第２の導電膜との積層膜を形成する工程と、
前記積層膜上に絶縁材料からなる保護膜を形成する工程と、
少なくとも前記保護膜及び前記積層膜を電極形状に加工して、上面のみが前記保護膜で覆われた状態に前記上部電極をパターン形成する工程と、
前記上部電極上に前記保護膜が形成された状態で、加熱処理を施す工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の導電膜を、イリジウム酸化物を材料として形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の導電膜を、イリジウム又は白金を材料として形成することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記保護膜を、アルミニウム酸化物、シリコン酸化物、シリコン酸窒化物及びチタン酸化物のうちから選ばれた少なくとも１種を材料として形成することを特徴とする請求項７〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体膜が挟持されてなる誘電体キャパシタ構造を有する半導体装置及びその製造方法に関し、特に、誘電体キャパシタ構造が強誘電体を含む材料からなる誘電体膜を有する強誘電体メモリに適用して好適である。
【背景技術】
【０００２】
従来より、電源を断っても記憶情報が消失しない不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間の誘電体として有する強誘電体キャパシタ構造は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるという利点を有する。従来のロジック技術に、このＦｅＲＡＭを取り入れたロジック混載チップ（ＳＯＣ：System On Chip）が、ＩＣカードなどの用途として検討されている。
【０００５】
【特許文献１】特開平１０−４１４７８号公報
【特許文献２】特開２００２−２１０７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＦｅＲＡＭでは、強誘電体キャパシタ構造を形成した後の諸工程で発生する水素等により強誘電体膜が劣化し易いという問題があった。そこで、強誘電体膜を水素等からブロックすべく、例えばイリジウム酸化物（ＩｎＯx）等の導電性酸化物を用いて上部電極を形成する技術が案出された。
【０００７】
ところが、導電性酸化物を上部電極の材料に用いることにより、その酸素が水素等のブロックに貢献すると考えられる反面、放出される酸素により、上部電極の直上に位置する接続プラグの下地膜（ＴｉやＴｉＮ等）が酸化してしまい、コンタクト抵抗の増加を招くという問題が発生した。そこで、導電性酸化物上にイリジウム（Ｉｒ）や白金（Ｐｔ）等の耐酸化性金属膜を形成し、下地膜の酸化を防止する技術が案出された。
【０００８】
しかしながら、上記のように上部電極を導電性酸化物膜と耐酸化性金属膜との２層構造としても、以下のような問題が発生する。
ＦｅＲＡＭを製造するに際して、強誘電体膜上に上部電極となる積層膜を成膜する際や、この積層膜を加工して上部電極をパターン形成する際に生じる強誘電体膜のダメージを回復させるために、上部電極をパターン形成した後に加熱処理（アニール処理）を施すことが必要である。このアニール処理により、耐酸化性金属膜に突起（ヒロック）が生じ、上部電極上に表面荒れが発生してしまう。この表面荒れが主原因となって、上部電極への接続孔を形成する際のパターニング不良や、上部電極のコンタクト不良を招くことになる。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、キャパシタ構造の上部電極を導電性酸化物膜と耐酸化性金属膜との２層構造に形成して優れたキャパシタ特性を確保するとともに、上部電極における表面荒れを抑制し、信頼性の高いキャパシタ構造を実現する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成された、下部電極と上部電極とにより強誘電体膜を挟持してなる強誘電体キャパシタ構造とを含み、前記上部電極は、少なくとも、導電性酸化物からなる第１の導電膜と、耐酸化性金属からなる第２の導電膜との積層構造とされており、前記第２の導電膜の上面のみを覆うように、絶縁材料からなる保護膜が形成されてなる。
【００１１】
本発明の半導体装置の製造方法は、半導体基板と、前記半導体基板の上方に形成された、下部電極と上部電極とにより強誘電体膜を挟持してなる強誘電体キャパシタ構造とを含む半導体装置の製造方法であって、前記下部電極上に前記誘電体膜を介して、少なくとも、導電性酸化物からなる第１の導電膜と、耐酸化性金属からなる第２の導電膜との積層膜を形成する工程と、前記積層膜上に絶縁材料からなる保護膜を形成する工程と、少なくとも前記保護膜及び前記積層膜を電極形状に加工して、上面のみが前記保護膜で覆われた状態に前記上部電極をパターン形成する工程と、前記上部電極上に前記保護膜が形成された状態で、加熱処理を施す工程とを含む。
【発明の効果】
【００１２】
本発明によれば、キャパシタ構造の上部電極を導電性酸化物膜と耐酸化性金属膜との２層構造に形成して優れたキャパシタ特性を確保するとともに、上部電極における表面荒れを抑制し、信頼性の高いキャパシタ構造を実現する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
−本発明の基本骨子−
ＦｅＲＡＭでは、強誘電体キャパシタ構造の形成後（好ましくは形成直後）に、キャパシタ特性を回復するためのアニール処理を行うことは必須である。本発明者は、このアニール処理に起因する耐酸化性金属膜におけるヒロックの発生を防止すべく、耐酸化性金属膜上に絶縁材料からなる保護膜を形成し、この状態でアニール処理を行うことに想到した。但しこの場合、耐酸化性金属膜を含めた上部電極及び強誘電体膜の表面の全体を覆うように保護膜を形成してアニール処理を行うと、強誘電体膜の特性が回復しないことから、耐酸化性金属膜の上面のみに保護膜を形成することを要する。このように、耐酸化性金属膜の上面のみに保護膜を形成し、この状態でアニール処理を行うことにより、優れたキャパシタ特性を確保するとともに、キャパシタ構造の上部電極におけるヒロックの発生が防止され、信頼性の高いキャパシタ構造が実現する。
【００１４】
なお、Ｐｔ膜の表面をアルミナ等で覆い、アニール処理に起因よるヒロックの発生を抑える方法としては、いくつかの公知例があるが、本発明とは以下のように差別化される。
特許文献１では、Ｐｔ膜の表面をアルミナやＳｉＯ等で覆う旨の記述があるが、Ｐｔ膜はキャパシタの下部電極である。
また、特許文献２では、Ｐｔ膜からなるキャパシタの上部電極におけるヒロックの発生を抑える旨の記述があるが、本発明のような保護膜の記載及び示唆はない。
【００１５】
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態として、強誘電体メモリの構成を製造方法と共に説明する。
【００１６】
（第１の実施形態）
図１〜図３は、第１の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。
【００１７】
先ず、図１（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
具体的には、シリコン半導体基板（シリコン基板）１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。なお、いわゆるＬＯＣＯＳ（Local Oxidation of Silicon）法によりシリコン基板１０の表層に形成した絶縁層を素子分離構造として採用しても良い。
【００１８】
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００１９】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００２０】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ(Lightly Doped Drain)領域１６を形成する。
【００２１】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００２２】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件、例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１３ｋｅＶの条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００２３】
続いて、図１（ｂ）に示すように、ＭＯＳトランジスタ１０の保護膜２１及び第１の層間絶縁膜２２を形成する。
具体的には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び第１の層間絶縁膜２２を順次堆積する。ここで、保護膜２１としては、例えばシリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。第１の層間絶縁膜２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００２４】
続いて、図１（ｃ）に示すように、ソース／ドレイン領域１８と接続される第１のプラグ２４を形成する。
具体的には、ソース／ドレイン領域１８の表面の一部が露出するまで、第１の層間絶縁膜２２及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば孔径が０．２５μｍ程度、深さが０．７μｍ程度のビア孔２４ａを形成する。
【００２５】
次に、このビア孔２４ａの壁面を覆うように、スパッタ法により例えばＴｉ膜（膜厚３０ｎｍ程度）及びＴｉＮ膜（膜厚２０ｎｍ程度）を堆積して、下地膜（グルー膜）２３を形成した後、ＣＶＤ法によりグルー膜２３を介してビア孔２４ａを埋め込むように例えばＷ膜をビア孔２４ａの深さ以上、ここでは８００ｎｍ程度の膜厚に形成する。そして、ＣＭＰにより第１の層間絶縁膜２２をストッパーとしてＷ膜及びグルー膜２３を研磨し、ビア孔２４ａ内をグルー膜２３を介してＷで埋め込む第１のプラグ２４を形成する。
【００２６】
続いて、図１（ｄ）に示すように、第１のプラグ２４の酸化防止膜２５及び第１のキャパシタ保護膜２６を形成する。
具体的には、強誘電体キャパシタ構造を形成する際の酸素雰囲気中における熱アニールにより、第１のプラグ２４が酸化することを防止するために、酸化防止膜２５を成膜する。酸化防止膜２５としては、例えばＳｉＯＮ（膜厚１００ｎｍ程度）、プラズマＴＥＯＳ（膜厚１３０ｎｍ程度）の積層構造とする。
【００２７】
次に、強誘電体キャパシタ構造の下部電極を保護するとともに強誘電体膜の結晶性を改善するために、酸化防止膜２５上に第１のキャパシタ保護膜２６を形成する。第１のキャパシタ保護膜２６としては、例えばアルミナを材料としてスパッタ法により膜厚２０ｎｍ程度に形成する。
【００２８】
続いて、図１（ｅ）に示すように、下部電極用導電膜２７、強誘電体膜２８、上部電極用導電膜２９及び保護膜５０を順次形成する。
具体的には、先ずスパッタ法により例えば膜厚が１５０ｎｍ程度のＰｔ膜を堆積させ、下部電極用導電膜２７を形成する。次に、例えばＲＦスパッタ法により、下部電極用導電膜２７上に強誘電体である例えばＰＺＴからなる強誘電体膜２８を膜厚１５０ｎｍ程度に堆積する。そして、強誘電体膜２８に、当該強誘電体膜２８を結晶化するためのアニール処理を行う。ここでは、処理温度５９０℃、酸素雰囲気で９０秒間のアニール処理を実行する。
【００２９】
次に、強誘電体膜２８上に導電性酸化物膜５１及び耐酸化性金属膜５２を順次積層して、２層構造の上部電極用導電膜２９を形成する。ここでは、例えば反応性スパッタ法により、導電性酸化物膜５１としては例えば膜厚が２５０ｎｍ程度のＩｒＯ2膜を、耐酸化性金属膜５２としては膜厚が１００ｎｍ程度のＰｔ膜を順次堆積させ、上部電極用導電膜２９を堆積形成する。そして、上部電極用導電膜２９の形成中、例えば導電性酸化物膜５１を形成した後に、強誘電体膜２８を結晶化するためのアニール処理を行う。ここでは、処理温度７２５℃、酸素雰囲気で２０秒間のアニール処理を実行する。なお、導電性酸化物膜５１として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、耐酸化性金属膜５２として、Ｐｔ膜の代わりにＩｒ膜等を形成しても良い。
【００３０】
次に、上部電極用導電膜２９上（耐酸化性金属膜５２上）に保護膜５０を形成する。保護膜５０としては、例えばアルミナを材料としてスパッタ法により膜厚２０ｎｍ程度に形成する。なお、保護膜５０として、アルミナの代わりにＳｉＯ2、ＳｉＮ、ＳｉＯＮ、ＴｉＯ2等の絶縁材料を用いても良い。
【００３１】
続いて、図２（ａ）に示すように、上面のみが保護膜５０で覆われる上部電極３１をパターン形成する。
具体的には、保護膜５０及び上部電極用導電膜２９を同時にリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、表面に保護膜５０が形成され、導電性酸化物膜と耐酸化性金属膜５２とが積層された複数の上部電極３１をパターン形成する。ここで、保護膜５０及び上部電極用導電膜２９を連続して加工するため、上部電極３１はその上面のみが保護膜５０で覆われた形となる。
【００３２】
続いて、図２（ｂ）に示すように、強誘電体膜２８及び下部電極用導電膜２７を加工して強誘電体キャパシタ構造３０を形成する。
具体的には、先ず強誘電体膜２８を上部電極３１に整合させて若干上部電極２９よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工する。
次に、下部電極用導電膜２７を、加工された強誘電体膜２８に整合させて若干強誘電体膜２７よりも大きいサイズとなるように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上に強誘電体膜２８、上部電極３１が順次積層され、強誘電体膜２８を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。
【００３３】
なお、上記の場合では、保護膜５０及び上部電極用導電膜２９、強誘電体膜２８、下部電極用導電膜２７をそれぞれ別個のレジストマスクを用いて各々独立に３段階で加工する場合を例示したが、例えば保護膜５０及び上部電極用導電膜２９と強誘電体膜２８とを同時に、強誘電体膜２８と下部電極用導電膜２７とを同時に、或いは保護膜５０及び上部電極用導電膜２９、強誘電体膜２８、下部電極用導電膜２７を全て同時に加工するようにしても良い。
【００３４】
次に、強誘電体キャパシタ構造３０の形成後、ここでは形成直後に、強誘電体キャパシタ構造３０の形成中及び形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度６５０℃、酸素雰囲気で６０分間のアニール処理を実行する。本実施形態では、上部電極３１上に保護膜５０が形成されているため、当該アニール処理時の耐酸化性金属膜５２におけるヒロックの発生が抑止される。しかも保護膜５０は上部電極３１の上面（耐酸化性金属膜５２の上面）のみを覆うように形成されているため、強誘電体膜２８の特性回復を阻害しないという利点がある。
【００３５】
続いて、図２（ｃ）に示すように、第２のキャパシタ保護膜３３、第２の層間絶縁膜３４、第３のキャパシタ保護膜３５及び酸化膜３６を形成する。
具体的には、強誘電体キャパシタ構造３０を覆うように、第２のキャパシタ保護膜３３、第２の層間絶縁膜３４、第３のキャパシタ保護膜３５及び酸化膜３６を順次積層形成する。
【００３６】
ここで、第２のキャパシタ保護膜３３は、強誘電体キャパシタ構造３０を形成した後の多層工程により当該強誘電体キャパシタ３０の受けるダメージを抑制するためのものであり、例えばアルミナを材料としてスパッタ法により膜厚２０ｎｍ程度に形成する。第２のキャパシタ保護膜３３を形成した後に、第２のキャパシタ保護膜３３の脱水を目的として、アニール処理を行う。ここでは、処理温度６５０℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００３７】
第２の層間絶縁膜３４としては、例えばプラズマＴＥＯＳ膜を膜厚１４００ｎｍ程度に堆積した後、ＣＭＰにより膜厚が１０００ｎｍ程度となるまで研磨する。ＣＭＰの後に、第２の層間絶縁膜３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００３８】
第３のキャパシタ保護膜３５は、後の多層工程により強誘電体キャパシタ３０の受けるダメージを抑制するとともに、半導体装置の耐湿性を向上させるためのものであり、例えばアルミナを材料としてスパッタ法により膜厚５０ｎｍ程度に形成する。酸化膜３６としては、例えばプラズマＴＥＯＳ膜を膜厚２００ｎｍ程度に堆積する。なお、形成工程の簡略化を図ることを優先して、第３のキャパシタ保護膜３５及び酸化膜３６の形成を省くようにしても良い。
【００３９】
続いて、図２（ｄ）に示すように、強誘電体キャパシタ構造３０の導電性プラグ３７，３８及び第１の導電性プラグ２４と接続される第２の導電性プラグ３９をそれぞれ形成する。
先ず、強誘電体キャパシタ構造３０へのビア孔３７ａ，３８ａを形成する。
具体的には、リソグラフィー及びそれに続くドライエッチングとして、上部電極３１の表面の一部が露出するまで酸化膜３６、第３のキャパシタ保護膜３５、第２の層間絶縁膜３４、第２のキャパシタ保護膜３３、保護膜５０に施す加工、及び下部電極３２の表面の一部が露出するまで酸化膜３６、第３のキャパシタ保護膜３５、第２の層間絶縁膜３４、第２のキャパシタ保護膜３３に施す加工を、同時に実行し、それぞれの部位に例えば約０．５μｍ径のビア孔３７ａ，３８ａを同時形成する。これらビア孔３７ａ，３８ａの形成時には、上部電極３１及び下部電極３２がそれぞれエッチングストッパーとなる。
【００４０】
次に、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。ここでは、処理温度５００℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００４１】
次に、第１の導電性プラグ２４へのビア孔３９ａを形成する。
具体的には、第１の導電性プラグ２４をエッチングストッパーとして、当該第１の導電性プラグ２４の表面の一部が露出するまで酸化膜３６、第３のキャパシタ保護膜３５、第２の層間絶縁膜３４、第２のキャパシタ保護膜３３、第１のキャパシタ保護膜２６、及び酸化防止膜２５をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３９ａを形成する。
【００４２】
次に、導電性プラグ３７，３８及び第２の導電性プラグ３９を形成する。
先ず、通常の酸化膜のエッチング換算で数１０ｎｍ、ここでは１０ｎｍ程度に相当するＲＦ前処理を行った後、ビア孔３７ａ，３８ａ，３９ａの各内壁面を覆うように、スパッタ法により例えばＴｉＮ膜を膜厚７５ｎｍ程度に堆積して、下地膜（グルー膜）４１を形成する。ここで特に、耐酸化性金属膜５２の上面が保護膜５０の形成によりヒロックの発生が防止されて平坦面とされていることから、ビア孔３７ａのパターニング不良は無く、グルー膜４１は優れた被覆性をもって耐酸化性金属膜５２の上面の一部を含むビア孔３７ａの内壁面に形成される。グルー膜としては、ＴｉＮの代わりに、Ｔｉ、ＴａＮ及びＴｉＡｌＮのうちの１種、又はＴｉ、ＴｉＮ、ＴａＮ及びＴｉＡｌＮのうちから選ばれた少なくとも２種の積層膜を形成しても良い。
【００４３】
そして、ＣＶＤ法によりグルー膜４１を介してビア孔３７ａ，３８ａ，３９ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより酸化膜３６をストッパーとしてＷ膜及びグルー膜４１を研磨し、ビア孔３７ａ，３８ａ，３９ａ内をグルー膜４１を介してＷで埋め込む導電性プラグ３７，３８及び第２の導電性プラグ３９を形成する。ここで、第１及び第２の導電性プラグ２４，３９は、両者が電気的に接続されてなる、いわゆるvia-to-via構造とされる。このvia-to-via構造により、ビア孔形成のエッチングマージンが広がり、ビア孔のアスペクト比が緩和される。
【００４４】
続いて、図３（ａ）に示すように、導電性プラグ３７，３８、第２の導電性プラグ３９とそれぞれ接続される配線４５を形成する。
具体的には、先ず、全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜（膜厚６０ｎｍ程度）及びＴｉＮ膜（膜厚３０ｎｍ程度）を順次成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３６０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜（膜厚５ｎｍ程度）及びＴｉＮ（膜厚７０ｎｍ程度）を順次成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００４５】
次に、反射防止膜として例えばＳｉＯＮ膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線４５としてＣｕ配線を形成しても良い。
【００４６】
続いて、図３（ｂ）に示すように、第３の層間絶縁膜４６及び第３の導電性プラグ４７、更にその上層の配線等の形成を経て、ＦｅＲＡＭを完成させる。
具体的には、先ず、配線４５を覆うように第３の層間絶縁膜４６を形成する。第３の層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳを形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００４７】
次に、配線４５と接続される導電性プラグ４７を形成する。
配線４５の表面の一部が露出するまで、第３の層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、第３の層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込む導電性プラグ４７を形成する。
【００４８】
しかる後、上層の配線、層間絶縁膜及び導電性プラグを形成する工程を繰り返し、配線４５を含めて例えば５層の配線構造（不図示）を形成する。その後、第１のカバー膜及び第２のカバー膜（不図示）を成膜する。この例では、第１のカバー膜としては、例えばＨＤＰ−ＵＳＧ膜を膜厚７２０ｎｍ程度に、第２のカバー膜としては、例えばシリコン窒化膜を膜厚５００ｎｍ程度にそれぞれ堆積する。更に、５層の配線構造にパッドの引き出しのためのコンタクトを形成した後に、例えばポリイミド膜（不図示）を成膜し、パターニングすることにより、本実施形態のＦｅＲＡＭを完成させる。
【００４９】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０の上部電極３１を導電性酸化物膜５１と耐酸化性金属膜５２との２層構造に形成して優れたキャパシタ特性を確保するとともに、上部電極３０における表面荒れを抑制し、信頼性の高い強誘電体キャパシタ構造３０を実現するＦｅＲＡＭを得ることができる。
【００５０】
（第２の実施形態）
図４〜図７は、第２の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。これらの図において、左側がメモリセル領域Ａを、右側がロジック領域Ｂをそれぞれ示す。
【００５１】
先ず、図４（ａ）に示すように、シリコン半導体基板１０１上に、メモリセル領域Ａでは選択トランジスタとして機能するＭＯＳトランジスタＴ1，Ｔ2を、ロジック領域ＢにはＭＯＳトランジスタＴ3をそれぞれ形成する。
【００５２】
具体的には、先ずシリコン半導体基板（シリコン基板）１０１の表層に例えばＳＴＩ法により素子分離構造１０２を形成し、素子活性領域を確定する。なお、いわゆるＬＯＣＯＳ法によりシリコン基板１０１の表層に形成した絶縁層を素子分離構造として採用しても良い。
【００５３】
続いて、シリコン基板１０１のメモリセル領域Ａ及びロジック領域Ｂのそれぞれにおける所定のトランジスタ形成領域に、ｐ型不純物とｎ型不純物のいずれかを選択的に導入してウェル１０１ａ，１０１ｂを形成する。なお、図４（ａ）において、メモリセル領域Ａのウェル１０１ａはｐ型であり、ロジック領域Ｂのウェル１０１ｂはｎ型を示しているが、ロジック領域ＢにおいてＣＭＯＳが形成される場合にはｎ型とｐ型の双方のウェルが形成される。ｎ型のウェルとｐ型のウェルの打ち分けは、レジストパターンをマスクに用いて行われる。
【００５４】
更に、シリコン基板１０１のウェル１０１ａ，１０１ｂの表面を熱酸化して、ゲート絶縁膜１０３となるシリコン酸化膜を形成する。
【００５５】
次に、シリコン基板１０１の上側全面にポリシリコン膜を形成する。その後に、ポリシリコン膜をリソグラフィー及びドライエッチングにより加工して、メモリセル領域Ａにゲート電極１０４ａ，１０４ｂを、同時にロジック領域Ｂにゲート電極１０４ｃをそれぞれ形成する。これらのゲート電極１０４ａ，１０４ｂ，１０４ｃは、ゲート絶縁膜１０３を介してシリコン基板１０１上に形成されている。
【００５６】
なお、メモリセル領域Ａでは、１つのウェル１０１ａ上には２つのゲート電極１０４ａ，１０４ｂが並列に形成され、それらのゲート電極１０４ａ，１０４ｂはワード線の一部を構成する。
【００５７】
次に、メモリセル領域Ａにおいて、ｐ型のウェル１０１ａのうちゲート電極１０４ａ，１０４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなるｎ型不純物拡散領域１０５ａ〜１０５ｃを形成する。これと同時に、ロジック領域Ｂのｐ型のウェル１０１ｂにもｎ型不純物をイオン注入してソース／ドレインとなるｎ型不純物拡散領域１０５ｄ，１０５ｅを形成する。
【００５８】
なお、ロジック領域Ｂのｎ型ウェル（不図示）では、ゲート電極（不図示）の両側にｐ型不純物、例えばホウ素がイオン注入されてｐ型不純物拡散領域が形成される。ｐ型不純物とｎ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００５９】
次に、ＣＶＤ法により絶縁膜、例えばシリコン酸化膜をシリコン基板１０１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極１０４ａ，１０４ｂ．１０４ｃの両側部分にサイドウォール絶縁膜１０６として残す。
【００６０】
次に、ゲート電極１０４ａ，１０４ｂ，１０４ｃとサイドウォール絶縁膜１０６をマスクに使用して、ｎ型不純物拡散領域１０５ａ〜１０５ｃに再びｎ型不純物をイオン注入することにより、ｎ型不純物拡散領域１０５ａ〜１０５ｃのそれぞれに不純物高濃度領域を形成する。この後に、ロジック領域Ｂにおけるｐ型不純物拡散領域（不図示）に再びｐ型不純物をイオン注入して不純物高濃度領域を形成する。
【００６１】
なお、メモリセル領域Ａの１つのウェル１０１ａにおいて、２つのゲート電極１０４ａ，１０４ｂの間のｎ型不純物拡散領域１０５ａは後述するビット線に電気的に接続され、ウェル１０１ａの両端側寄りのｎ型不純物拡散領域１０５ｂ，１０５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００６２】
以上の工程により、メモリセル領域Ａのウェル１０１ａにはゲート電極１０４ａ，１０４ｂとＬＤＤ構造のｎ型不純物拡散領域１０５ａ〜１０５ｃとを有する２つのｎ型のＭＯＳトランジスタＴ1，Ｔ2が１つのｎ型不純物拡散領域１０５ａを共通にして形成される。また、ロジック領域Ｂにおいてもｐ型のウェル１０１ｂにはゲート電極４ｃとｎ型不純物拡散領域１０５ｄ，１０５ｅを有するｎ型のＭＯＳトランジスタＴ3が形成される。なお、ロジック領域内のｎ型のウェル（不図示）にもｐ型のＭＯＳトランジスタが形成される。
【００６３】
なお、ｎ型不純物拡散領域１０５ａ〜１０５ｅの表面に、コンタクト層（不図示）としてコバルトシリサイド、チタンシリサイドのような金属ケイ化物（シリサイド）層をサリサイド技術により形成する。
【００６４】
次に、ＭＯＳトランジスタＴ1，Ｔ2，Ｔ3を覆うカバー絶縁膜１０７として厚さ約２０ｎｍ程度のシリコン酸化膜と厚さ約８０ｎｍのシリコン窒化膜（ＳｉＮ膜）とをプラズマＣＶＤ法によりシリコン基板１０１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度のシリコン酸化膜を第１の層間絶縁膜１０８としてカバー絶縁膜１０７上に形成する。
【００６５】
次に、例えば常圧の窒素雰囲気中で第１の層間絶縁膜１０８を６５０℃の温度で３０分間加熱し、これにより第１の層間絶縁膜１０８を緻密化する。その後に、第１の層間絶縁膜１０８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００６６】
続いて、図４（ｂ）に示すように、導電性プラグ１１０ａ，１１０ｄ，１１０ｅを形成する。
具体的には、先ず、リソグラフィー及びそれに続くドライエッチングにより、第１の層間絶縁膜１０８とカバー絶縁層１０７をパターニング及びエッチングして、メモリセル領域Ａでは不純物拡散領域１０５ａに到達する深さのコンタクトホール１０８ａを形成し、同時に、ロジック領域ＢではＭＯＳトランジスタＴ3を構成する不純物拡散領域１０５ｄ，１０５ｅ上にコンタクトホール１０８ｄ，１０８ｅを形成する。
【００６７】
次に、第１の層間絶縁膜１０８の上面とコンタクトホール１０８ａ，１０８ｄ，１０８ｅの内面に、グルー膜１０９ａとして膜厚２０ｎｍ程度のチタン（Ｔｉ）層と膜厚２０ｎｍ程度の窒化チタン（ＴｉＮ）層をスパッタ法により順に形成する。更に、ＷＦ6を用いるＣＶＤ法によってタングステン（Ｗ）層１０９ｂをグルー膜１０９ａ上に成長してコンタクトホール１０８ａ，１０８ｄ，１０８ｅ内を完全に埋め込む。
【００６８】
次に、タングステン膜１０９ｂ、グルー膜１０９ａをＣＭＰ法により研磨して第１の層間絶縁膜１０８の上面上から除去する。
これにより、メモリセル領域Ａにおいてコンタクトホール１０８ａ内に残されたタングステン膜９ｂ及びグルー膜１０９ａは、不純物拡散領域５ａに電気的に接続される導電性プラグ１１０ａとして使用される。また、ロジック領域Ｂにおいてコンタクトホール１０８ｄ，１０８ｅ内に残されたタングステン膜１０９ｂ及びグルー膜１０９ａは、不純物拡散領域１０５ｄ，１０５ｅに電気的に接続される導電性プラグ１１０ｄ，１１０ｅとして使用される。
【００６９】
続いて、図４（ｃ）に示すように、絶縁性酸素バリア膜１１１を形成する。
具体的には、第１の層間絶縁膜１０８上と導電性プラグ１１０ａ，１１０ｄ，１１０ｅ上に、シリコン酸窒化膜（ＳｉＯＮ膜）をプラズマＣＶＤ法により厚さ約４００ｎｍ程度に形成し、それを絶縁性酸素バリア膜１１１とする。
【００７０】
本実施形態では、絶縁性酸素バリア膜１１１を多層構造にせず、図示のような単層構造にする。この単層の絶縁性酸素バリア膜１１１により、その下の導電性プラグ１１０ａ，１１０ｄ，１１０ｅが後述の種々のアニールの際に酸化されることが防止される。
【００７１】
続いて、図４（ｄ）に示すように、コンタクトホール１０８ｂ，１０８ｃを形成する。
具体的には、絶縁性酸素バリア膜１１１、第１の層間絶縁膜１０８及びカバー絶縁膜１０７をエッチングすることにより、これらの絶縁層を貫くコンタクトホール１０８ｂ，１０８ｃを不純物拡散領域１０５ｂ，１０５ｃの上方に形成する。
【００７２】
続いて、図５（ａ）に示すように、コンタクト膜１３１及びタングステン（Ｗ）膜１２を形成する。
具体的には、絶縁性酸素バリア膜１１１の上面とコンタクトホール１０８ｂ，１０８ｃ内に膜厚２０ｎｍ程度のチタン（Ｔｉ）膜と膜厚２０ｎｍ程度の窒化チタン（ＴｉＮ）膜とをスパッタ法により順次形成し、それをコンタクト膜１３１とする。その後、ＷＦ6を使用するプラズマＣＶＤ法によりタングステン（Ｗ）膜１２をコンタクト膜１３１上に形成し、各コンタクトホール１０８ｂ，１０８ｃ内を完全に埋め込む。
【００７３】
続いて、図５（ｂ）に示すように、導電性プラグ１１２ａ，１１２ｂを形成する。
具体的には、タングステン膜１１２とコンタクト膜１３１とをＣＭＰ法により研磨して絶縁性酸素バリア膜１１１の上面上から除去する。これにより、コンタクトホール１０８ｂ，１０８ｃ内に残されたタングステン膜１１２とコンタクト膜１３１とを、それぞれｎ型不純物拡散領域１０５ｂ、５１０ｃと電気的に接続された導電性プラグ１１２ａ，１１２ｂとする。
この状態では、タングステンからなる導電性プラグ１１０ａ，１１０ｄ，１１０ｅは絶縁性酸素バリア膜１１１に覆われた状態となっている。
【００７４】
続いて、図５（ｃ）に示すように、強誘電体キャパシタ構造となる各種の導電膜１１３，１１５及び強誘電体膜１１４と、保護膜１３０とを形成する。
具体的には、先ず、導電性プラグ１１２ａ，１１２ｂ上と絶縁性酸素バリア膜１１１上に下部電極用導電膜１１３として、例えば膜厚３００ｎｍ程度のイリジウム（Ｉｒ）層１１３ｘ、膜厚２３ｎｍ程度の酸化プラチナ(ＰｔＯ)層１１３ｙ、及び膜厚５０ｎｍ程度のプラチナ（Ｐｔ）層１１３ｚをスパッタ法により順次形成する。
【００７５】
なお、下部電極用導電膜１１３を形成する前又は後に例えば膜剥離防止のために絶縁性酸素バリア膜１１にアニール処理を施してもよい。アニール処理としては、例えば、アルゴン雰囲気中で６００℃〜７５０℃の急速アニール（ＲＴＡ）を採用する。
【００７６】
次に、下部電極用導電膜１１３上に、強誘電体膜１１４として例えばＰＺＴ層をスパッタ法により厚さ約１４０ｎｍ程度に形成する。本実施形態では、強誘電体膜１１４の形成方法は限定されず、ＭＯＤ法、ＭＯＣＶＤ法、ゾル・ゲル法等により強誘電体膜１１４を形成してもよい。また、強誘電体膜１１４の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００７７】
次に、強誘電体膜１１４上に導電性酸化物膜１１５ｘ及び耐酸化性金属膜１１５ｙを順次積層して、２層構造の上部電極用導電膜１１５を形成する。ここでは、例えば反応性スパッタ法により、導電性酸化物膜１１５ｘとしては例えば膜厚が２００ｎｍ程度のＩｒＯ2膜を、耐酸化性金属膜１１５ｙとしては膜厚が１００ｎｍ程度のＰｔ膜を順次堆積させ、上部電極用導電膜１１５を堆積形成する。そして、上部電極用導電膜１１５の形成中、例えば導電性酸化物膜１１５ｘを形成した後に、強誘電体膜１１４を結晶化するためのアニール処理を行う。ここでは、処理温度５７５℃、酸素雰囲気で９０秒間のアニール処理を実行する。なお、導電性酸化物膜１１５ｘとして、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。また、耐酸化性金属膜１１５ｙとして、Ｐｔ膜の代わりにＩｒ膜等を形成しても良い。
【００７８】
次に、上部電極用導電膜１１５上（耐酸化性金属膜１１５ｙ上）に保護膜１３０を形成する。保護膜１３０としては、例えばアルミナを材料としてスパッタ法により膜厚２０ｎｍ程度に形成する。なお、保護膜１３０として、アルミナの代わりにＳｉＯ2、ＳｉＮ、ＳｉＯＮ、ＴｉＯ2等の絶縁材料を用いても良い。
【００７９】
次に、保護膜１３０上に、ハードマスク１１６としてＴｉＮ膜及びＳｉＯ2膜を順次形成する。そのハードマスク１１６は、リソグラフィー及びドライエッチングにより、導電性プラグ１１２ａ，１１２ｂの上方にキャパシタ平面形状となるように加工される。
【００８０】
続いて、図５（ｄ）に示すように、上部電極１１５ａ，１１５ｂ上のみを保護膜１３０で覆われた強誘電体キャパシタ構造Ｑ1，Ｑ2をパターン形成する。
具体的には、ハードマスク１１６に覆われない領域の保護膜１３０、上部電極用導電膜１１５、強誘電体膜１１４、下部電極用導電膜１１３を順次エッチングする。この場合、強誘電体膜１１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。ここで、保護膜１３０及び上部電極用導電膜１１５を連続して加工するため、上部電極１１５ａ，１１５ｂはその上面のみが保護膜１３０で覆われた形となる。
その後、ハードマスク１１６を除去する。
【００８１】
以上により、メモリセル領域Ａにおける絶縁性酸素バリア膜１１１の上には、下部電極用導電膜１１３が加工されてなる下部電極１１３ａ，１１３ｂと、強誘電体膜１１４が加工されてなる強誘電体膜１１４ａ，１１４ｂと、上部電極用導電膜１１５が加工されてなる上部電極１１５ａ，１１５ｂを備えた強誘電体キャパシタ構造Ｑ1，Ｑ2がパターン形成される。そして、メモリセル領域Ａの１つのウェル１０１ａでは、強誘電体キャパシタ構造Ｑ1の下部電極１１３ａは、導電性プラグ１１２ａを介して不純物拡散領域１０５ｂに電気的に接続され、また、強誘電体キャパシタ構造Ｑ2の下部電極１１３ｂは、第５の導電性プラグ１１２ｂを介して不純物拡散領域１０５ｃに電気的に接続される。
【００８２】
次に、エッチングによる強誘電体膜１１４のダメージを回復するために、強誘電体キャパシタ構造Ｑ1，Ｑ2にアニール処理を施す。アニール処理としては、例えば酸素含有雰囲気において基板温度を６５０℃として、６０分間実行する。本実施形態では、上部電極１１５ａ，１１５ｂ上に保護膜１３０が形成されているため、当該アニール処理時の耐酸化性金属膜１１５ｙにおけるヒロックの発生が抑止される。しかも保護膜１３０は上部電極１１５ａ，１１５ｂの上面（耐酸化性金属膜１１５ｙの上面）のみを覆うように形成されているため、強誘電体膜１１４の特性回復を阻害しないという利点がある。
【００８３】
また、酸素含有雰囲気中で回復アニールを行っても、強誘電体キャパシタ構造Ｑ1，Ｑ2の直下に位置しない導電性プラグ１１０ａ，１１０ｄ，１１０ｅの上面は絶縁性酸素バリア膜１１１により覆われているので、それらの導電性プラグが異常酸化してコンタクト不良を引き起こす虞れは無い。
【００８４】
続いて、図６（ａ）に示すように、キャパシタ保護膜１１７及び第２の層間絶縁膜１８を順次形成する。
具体的には、先ず、強誘電体キャパシタ構造Ｑ1，Ｑ2を覆うように、キャパシタ保護膜１１７を形成する。キャパシタ保護膜１１７は、強誘電体キャパシタ構造Ｑ1，Ｑ2を形成した後の多層工程により当該強誘電体キャパシタ構造Ｑ1，Ｑ2の受けるダメージを抑制するためのものであり、例えばアルミナを材料としてスパッタ法により膜厚５０ｎｍ程度に形成する。キャパシタ保護膜１１７としては、アルミナの代わりに例えばＰＺＴを材料に用いて形成してもよい。キャパシタ保護膜１１７を形成した後に、キャパシタ保護膜１１７の脱水を目的として、アニール処理を行う。ここでは、処理温度６５０℃、酸素雰囲気で６０分間のアニール処理を実行する。
【００８５】
次に、キャパシタ保護膜１１７上に第２の層間絶縁膜１１８を形成する。第２の層間絶縁膜１１８としては、例えばＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度のシリコン酸化膜をキャパシタ保護膜１１７上に形成する。更に、第２の層間絶縁膜１１８の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２の層間絶縁膜１１８の残りの膜厚は、上部電極１１５ａ，１１５ｂ上で３００ｎｍ程度とする。
【００８６】
続いて、図６（ｂ）に示すように、強誘電体キャパシタ構造Ｑ1，Ｑ2の上部電極１１５ａ，１１５ｂの上方にホール１２３ａ，１２３ｂを形成する。
具体的には、レジストパターン（不図示）を用いて、第２の層間絶縁膜１１８、キャパシタ保護膜１１７及び保護膜１３０をドライエッチングすることにより、上部電極１１５ａ，１１５ｂの表面の一部を露出させるホール１２３ａ，１２３ｂを形成する。この場合、エッチングガスとしてＡｒ、Ｃ4Ｆ8及びＯ2の混合ガスを用いて、第２の層間絶縁膜１１８、キャパシタ保護膜１１７及び保護膜１３０をエッチングして、上部電極１１５ａ，１１５ｂの表面の一部を露出させる。
【００８７】
その後、強誘電体膜１１４をエッチングによるダメージから回復させるために、強誘電体キャパシタ構造Ｑ1，Ｑ2にアニール処理を施す。アニール処理としては、例えば酸素含有雰囲気において基板温度を５５０℃とし、６０分間実行する。
【００８８】
続いて、図６（ｃ）に示すように、レジストパターン（不図示）を用いて、メモリセル領域Ａの導電性プラグ１１０ａの上方とロジック領域Ｂの導電性プラグ１１０ｄ，１１０ｅの上方にそれぞれビア孔１１９ａ，１１９ｂ，１１９ｃを形成する。
これらのビア孔１１９ａ〜１１９ｃは、絶縁性酸素バリア膜１１１、キャパシタ保護膜１１７、及び第２の層間絶縁膜１１８を貫いて形成され、そのエッチングにおいては、例えば、Ａｒ、Ｃ4Ｆ8及びＯ2の混合ガス、或いはＡｒ、ＣＨＦ3及びＯ2の混合ガスがエッチングガスとして使用される。そして、各ビア孔１１９ａ〜１１９ｃの底部には、それぞれ導電性プラグ１１０ａ，１１０ｄ，１１０ｅが露出することになる。
【００８９】
続いて、図７（ａ）に示すように、導電性プラグ１２１ａ〜１２１ｅを形成する。
具体的には、先ず、ホール１２３ａ，１２３ｂ及びビア孔１１９ａ〜１１９ｃの内壁面を覆うように第２の層間絶縁膜１１８上に、グルー膜１２０ａとして膜厚５０ｎｍ程度のＴｉＮ膜をスパッタ法により順次形成する。ここで特に、耐酸化性金属膜１１５ｙの上面が保護膜１３０の形成によりヒロックの発生が防止されて平坦面とされていることから、ビア孔１２３ａ，１２３ｂのパターニング不良は無く、グルー膜１２０ａは優れた被覆性をもって耐酸化性金属膜１１５ｙの上面の一部を含むビア孔１２３ａ，１２３ｂの内壁面に形成される。グルー膜としては、ＴｉＮの代わりに、Ｔｉ、ＴａＮ及びＴｉＡｌＮのうちの１種、又はＴｉ、ＴｉＮ、ＴａＮ及びＴｉＡｌＮのうちから選ばれた少なくとも２種の積層膜を形成しても良い。
【００９０】
次に、例えばＣＶＤ法によりタングステン膜１２０ｂをグルー膜１２０ａ上に成長することにより、ホール１２３ａ，１２３ｂ内とビア孔１１９ａ〜１１９ｃ内を完全に埋め込む。
【００９１】
次に、タングステン膜１２０ｂ、グルー膜１２０ａを例えばＣＭＰ法により研磨して第２の層間絶縁膜１１８の上面上から除去する。これにより、強誘電体キャパシタ構造Ｑ1，Ｑ2の上のホール１２３ａ，１２３ｂ内に残されたタングステン膜１２０ｂ及びグルー膜１２０ａを導電性プラグ１２１ｂ、１２１ｃとし、メモリセル領域Ａ内の導電性プラグ１１０ａ上のビア孔１１９ａ内に残されたタングステン膜１２０ｂ及びグルー膜１２０ａを導電性プラグ２１ａとする。更に、ロジック領域Ｂ内の導電性プラグ１１０ｄ，１１０ｅの上のビア孔１１９ｂ，１１９ｃ内に残されたタングステン膜１２０ｂ及びグルー膜１２０ａを、それぞれ導電性プラグ１２１ｄ、１２１ｅとする。
更に、窒素雰囲気中で第２の層間絶縁膜１１８に３５０℃、１２０秒の条件でアニール処理を施す。
【００９２】
これにより、メモリセル領域Ａにおいて２つの強誘電体キャパシタ構造Ｑ1，Ｑ2の上部電極１１５ａ，１１５ｂは、各導電性プラグ１２１ｂ，１２１ｃに電気的に接続される。その他の導電性プラグ１２１ａ，１２１ｄ，１２１ｅは、それぞれ導電性プラグ１１０ａ，１１０ｄ，１１０ｅに電気的に接続される。
【００９３】
続いて、図７（ｂ）に示すように、金属配線１２４ａ，１２４ｂ，１２４ｄ，１２４ｅ及び導電性プラグ１２１ａに接続される導電性パッド１２４ｃを形成する。
具体的には、先ず、導電性プラグ１２１ａ〜１２１ｅと上と第２の層間絶縁膜１１８上に多層金属膜を形成する。その多層金属膜として、例えば、膜厚６０ｎｍ程度のＴｉ膜、膜厚３０ｎｍ程度のＴｉＮ膜、膜厚４００ｎｍ程度のＡｌ−Ｃｕ膜、膜厚５ｎｍ程度のＴｉ膜、及び７０ｎｍ程度のＴｉＮ膜を順次形成する。
【００９４】
次に、多層金属膜をリソグラフィー及びドライエッチングすることにより、導電性プラグ１２１ｂ〜１２１ｅに接続される一層目の金属配線１２４ａ，１２４ｂ，１２４ｄ，１２４ｅと、導電性プラグ１２１ａに接続される導電性パッド１２４ｃを形成する。
なお、多層金属層をパターニングする際に、露光光の反射によるパターン精度の低下を防止するために、シリコン酸窒化膜（ＳｉＯＮ膜）等の反射防止膜（不図示）を用いても良い。
【００９５】
そして、第３の層間絶縁膜（不図示）の形成等を経て、ＦｅＲＡＭを完成させる。
具体的には、第２の層間絶縁膜１１８、一層目の金属配線１２４ａ，１２４ｂ，１２４ｄ，１２４ｅ及び導電性パッド１２４ｃ上に第３の層間絶縁膜を形成する。しかる後、更に導電性パッド１２４ｃの上に導電性プラグ１２５ａを介してビット線を接続するが、その詳細は省略する。
【００９６】
なお、本実施形態のように強誘電体膜１１４をスパッタで形成する場合には、回復アニールの温度を高くするほど強誘電体膜１１４の結晶性が良好となるので、比較的高温で回復アニール処理を行うことが好ましい。
【００９７】
しかしながら、絶縁性酸素バリア膜が多層構造の場合、このように高温でアニールを行うと、下部電極が剥離することが明らかとなった。これは、温度が高くなると、下部電極との界面付近において、例えばＳｉＯ2よりなる絶縁性密着層（絶縁性酸素バリア膜が多層構造の場合における最上層膜）中の酸素原子の移動が活発となるためであると推測される。その結果、アニール雰囲気中の酸素が導電性プラグに至り、これらのタングステンプラグを酸化させて膨張させるという不都合を引き起こしてしまう。
【００９８】
これに対して、本実施形態では、単層のＳｉＯＮ膜で絶縁性酸素バリア膜１１１を構成したので、下部電極１１３ａ，１１３ｂの剥離と各導電性プラグ１１２ａ，１１２ｂの酸化とを防止しながら、回復アニールを高温で行うことができ、強誘電体膜１１４ａ、１１４ｂの結晶性を良好にすることができる。これにより、強誘電体キャパシタ構造Ｑ1，Ｑ2の特性が向上し、また、各導電性プラグ１１２ａ，１１２ｂと下部電極１１４ａ、１１４ｂとのコンタクトが良好となって、ＦｅＲＡＭの信頼性が向上する。
【００９９】
このような利点は、単層の絶縁性酸素バリア膜１１１として窒化シリコン（ＳｉＮ）膜又はアルミナ（Ａｌ2Ｏ3）膜を形成しても得ることができる。一方、酸化シリコン（ＳｉＯ2）膜を絶縁性酸素バリア膜１１１として形成したのでは、上記の利点を得ることはできない。
【０１００】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造Ｑ1，Ｑ2の上部電極１１５ａ，１１５ｂを導電性酸化物膜１１５ｘと耐酸化性金属膜１１５ｙとの２層構造に形成して優れたキャパシタ特性を確保するとともに、上部電極１１５ａ，１１５ｂにおける表面荒れを抑制し、信頼性の高い強誘電体キャパシタ構造Ｑ1，Ｑ2を実現するＦｅＲＡＭを得ることができる。
【０１０１】
なお、本発明は、上述の第１及び第２の実施形態に限定されるものではない。本発明は、上部電極が導電性酸化物膜及び耐酸化性金属膜の２層構造とされており、上部電極の電気的接続のための導電性プラグ等のグルー膜にＴｉ，ＴｉＮ，ＴｉＡｌＮ，ＴａＮ等を用いる構造であれば、全てのＦｅＲＡＭに適用可能である。
【０１０２】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１０３】
（付記１）半導体基板と、
前記半導体基板の上方に形成された、下部電極と上部電極とにより強誘電体膜を挟持してなる強誘電体キャパシタ構造と
を含み、
前記上部電極は、少なくとも、導電性酸化物からなる第１の導電膜と、耐酸化性金属からなる第２の導電膜との積層構造とされており、
前記第２の導電膜の上面のみを覆うように、絶縁材料からなる保護膜が形成されてなることを特徴とする半導体装置。
【０１０４】
（付記２）前記第１の導電膜は、イリジウム酸化物からなることを特徴とする付記１に記載の半導体装置。
【０１０５】
（付記３）前記第２の導電膜は、イリジウム又は白金からなることを特徴とする付記１又は２に記載の半導体装置。
【０１０６】
（付記４）前記保護膜は、アルミニウム酸化物、シリコン酸化物、シリコン酸窒化物及びチタン酸化物のうちから選ばれた少なくとも１種からなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【０１０７】
（付記５）前記強誘電体膜は、ＰＺＴ、ＳＢＴ及びＢＬＴのうちから選ばれた少なくとも１種からなることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【０１０８】
（付記６）前記保護膜に、前記第２の導電膜の表面の一部を露出させる接続孔が形成されており、前記接続孔内に下地膜を介して導電材料が充填されていることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【０１０９】
（付記７）前記下地膜は、Ｔｉ、ＴｉＮ、ＴａＮ及びＴｉＡｌＮからなる群のうちから選ばれた１種、又は前記群のうちから選ばれた少なくとも２種の積層膜であることを特徴とする付記６に記載の半導体装置。
【０１１０】
（付記８）前記下部電極の上面に、当該下部電極の電気的接続を得るための導電性プラグが形成されていることを特徴とする付記１〜７のいずれか１項に記載の半導体装置。
【０１１１】
（付記９）前記下部電極の下面に、当該下部電極の電気的接続を得るための導電性プラグが形成されていることを特徴とする付記１〜７のいずれか１項に記載の半導体装置。
【０１１２】
（付記１０）半導体基板と、
前記半導体基板の上方に形成された、下部電極と上部電極とにより強誘電体膜を挟持してなる強誘電体キャパシタ構造と
を含む半導体装置の製造方法であって、
前記下部電極上に前記誘電体膜を介して、少なくとも、導電性酸化物からなる第１の導電膜と、耐酸化性金属からなる第２の導電膜との積層膜を形成する工程と、
前記積層膜上に絶縁材料からなる保護膜を形成する工程と、
少なくとも前記保護膜及び前記積層膜を電極形状に加工して、上面のみが前記保護膜で覆われた状態に前記上部電極をパターン形成する工程と、
前記上部電極上に前記保護膜が形成された状態で、加熱処理を施す工程と
を含むことを特徴とする半導体装置の製造方法。
【０１１３】
（付記１１）前記第１の導電膜を、イリジウム酸化物を材料として形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１１４】
（付記１２）前記第２の導電膜を、イリジウム又は白金を材料として形成することを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
【０１１５】
（付記１３）前記保護膜を、アルミニウム酸化物、シリコン酸化物、シリコン酸窒化物及びチタン酸化物のうちから選ばれた少なくとも１種を材料として形成することを特徴とする付記１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【０１１６】
（付記１４）前記強誘電体膜を、ＰＺＴ、ＳＢＴ及びＢＬＴのうちから選ばれた少なくとも１種を材料として形成することを特徴とする付記１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１７】
【図１】第１の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図４】第２の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第２の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第２の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第２の実施形態による強誘電体メモリの製造方法を工程順に示す概略断面図である。
【符号の説明】
【０１１８】
１０，１０１  シリコン半導体基板
１１，１０２  素子分離構造
１２，１０１ａ，１０１ｂ  ウェル
１３，１０３  ゲート絶縁膜
１４，１０４ａ，１０４ｂ  ゲート電極
１５  キャップ膜
１６  ＬＤＤ領域
１７  サイドウォール絶縁膜
１８  ソース／ドレイン領域
２０，Ｔ1，Ｔ2，Ｔ3  ＭＯＳトランジスタ
２１  保護膜
２２  第１の層間絶縁膜
２３，４１  グルー膜
２４  第１のプラグ
２４ａ，３７ａ，３８ａ，３９ａ，４７ａ  ビア孔
２５  酸化防止膜
２６  第１のキャパシタ保護膜
２７，１１３  下部電極用導電膜
２８，１１４  強誘電体膜
２９，１１５  上部電極用導電膜
３０，Ｑ1，Ｑ2  強誘電体キャパシタ構造
３１，１１５ａ，１１５ｂ  上部電極
３２，１１３ａ，１１３ｂ  下部電極
３３  第２のキャパシタ保護膜
３３ａ  開口
３４  第２の層間絶縁膜
３５  第３のキャパシタ保護膜
３６  酸化膜
３７，３８，４７  プラグ
３９  第２のプラグ
４２，４４  バリアメタル膜
４３  配線膜
４５  配線
４６  第３の層間絶縁膜
５０，１３０  保護膜
５１，１１５ｘ  導電性酸化物膜
５２，１１５ｙ  耐酸化性金属膜
【図１】
2006222227.tif 000003
【図２】
2006222227.tif 000004
【図３】
2006222227.tif 000005
【図４】
2006222227.tif 000006
【図５】
2006222227.tif 000007
【図６】
2006222227.tif 000008
【図７】
2006222227.tif 000009