(57)【要約】【課題】  高誘電体材料からなるゲート絶縁膜上に金属材料からなるゲート電極を形成するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置の製造工程を簡略化する。【解決手段】  酸化ハフニウム膜からなるゲート絶縁膜上に堆積したプラチナ膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタのゲート電極を同時に形成した後、プラチナ膜の還元触媒効果を利用してｎチャネル型ＭＩＳトランジスタ側のゲート絶縁膜のみを選択的に還元することにより、ｎチャネル型ＭＩＳトランジスタのゲート電極の仕事関数を変動させる。【選択図】  図９
2006128416.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタが形成され、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタが形成された半導体装置であって、
前記ｎチャネル型ＭＩＳトランジスタおよび前記ｐチャネル型ＭＩＳトランジスタのそれぞれは、金属酸化物を主成分として含むゲート絶縁膜上に、還元触媒効果を有する貴金属を主成分として含むゲート電極を備え、
前記ｐチャネル型ＭＩＳトランジスタの前記ゲート電極の上部には、前記ゲート電極への水素の侵入を防ぐ拡散バリア膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記拡散バリア膜は、アルミナを主成分として含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記還元触媒効果を有する貴金属は、プラチナ、イリジウムまたはパラジウムであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記還元触媒効果を有する貴金属は、プラチナであることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、ＨｆＯ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に金属酸化物を主成分として含むゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に、還元触媒効果を有する貴金属を主成分として含む金属膜を形成した後、前記金属膜をパターニングすることによって、前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳトランジスタのゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳトランジスタのゲート電極を形成する工程、
（ｃ）前記ｎチャネル型ＭＩＳトランジスタのゲート電極の側壁および前記ｐチャネル型ＭＩＳトランジスタのゲート電極の側壁に、サイドウォールスペーサを形成する工程、
（ｄ）前記工程（ｃ）の後、前記ｐチャネル型ＭＩＳトランジスタのゲート電極の上部に、前記ゲート電極への水素の侵入を防ぐ拡散バリア膜を形成する工程、
（ｅ）前記工程（ｄ）の後、水素を含む雰囲気中で前記半導体基板を熱処理する工程、
を含む半導体装置の製造方法。
【請求項７】
前記拡散バリア膜は、アルミナを主成分として含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記還元触媒効果を有する貴金属は、プラチナ、イリジウムまたはパラジウムであることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記還元触媒効果を有する貴金属は、プラチナであることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜は、ＨｆＯ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）で行う前記熱処理の温度は、４５０℃以上であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１２】
単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＩＳトランジスタを形成し、前記主面の第２領域にｐチャネル型ＭＩＳトランジスタを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面の前記第１領域に前記ｎチャネル型ＭＩＳトランジスタの第１ダミーゲート電極を形成し、前記第２領域に前記ｐチャネル型ＭＩＳトランジスタの第２ダミーゲート電極を形成する工程、
（ｂ）前記第１および第２ダミーゲート電極の側壁に、サイドウォールスペーサを形成する工程、
（ｃ）前記工程（ｂ）の後、前記半導体基板の主面上に、前記第１および第２ダミーゲート電極よりも厚い膜厚の第１絶縁膜を堆積した後、前記第１絶縁膜の表面を平坦化することにより、前記第１および第２ダミーゲート電極のそれぞれの表面を、前記第１絶縁膜の表面に露出させる工程、
（ｄ）前記工程（ｃ）の後、前記第１および第２ダミーゲート電極を除去することにより、前記第１および第２ダミーゲート電極のそれぞれの下部の前記半導体基板の表面を露出させる工程、
（ｅ）前記工程（ｄ）で露出した前記半導体基板の表面に、金属酸化物を主成分として含むゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上に、還元触媒効果を有する貴金属を主成分として含む金属膜を形成した後、前記金属膜をパターニングすることによって、前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳトランジスタのゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳトランジスタのゲート電極を形成する工程、
（ｇ）前記ｐチャネル型ＭＩＳトランジスタのゲート電極の上部に、前記ゲート電極への水素の侵入を防ぐ拡散バリア膜を形成する工程、
（ｈ）前記工程（ｇ）の後、水素を含む雰囲気中で前記半導体基板を熱処理する工程、
を含む半導体装置の製造方法。
【請求項１３】
前記拡散バリア膜は、アルミナを主成分として含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記還元触媒効果を有する貴金属は、プラチナ、イリジウムまたはパラジウムであることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記還元触媒効果を有する貴金属は、プラチナであることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記ゲート絶縁膜は、ＨｆＯ、Ｈｆ-Ｓｉ-Ｏ、Ｈｆ-Ｓｉ-Ｏ-Ｎ、Ｈｆ-Ａｌ-ＯおよびＨｆ-Ａｌ-Ｏ-Ｎからなる群より選択された少なくとも一種のハフニウム酸化物を主体として含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｈ）で行う前記熱処理の温度は、４５０℃以上であることを特徴とする請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ハフニウム酸化物に代表される高誘電体材料からなるゲート絶縁膜上に金属ゲート電極を形成したｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成するｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタは、ゲート絶縁膜材料として酸化シリコン膜を用い、このゲート酸化膜上に形成されるゲート電極材料として、多結晶シリコン膜、あるいは多結晶シリコン膜上にタングステンシリサイド膜やコバルトシリサイド膜などのメタルシリサイド膜を重ねた積層膜（ポリサイド膜）を用いている。
【０００３】
ところが、近年、半導体集積回路を構成するＭＩＳトランジスタの微細化に伴って、ゲート酸化膜の薄膜化が急速に進んでいることから、ＭＩＳトランジスタをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート酸化膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になり、ゲート酸化膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、トランジスタの動作速度の低下が顕著になってきた。
【０００４】
また、ゲート酸化膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート酸化膜中を通り抜けるようになるために、リーク電流が増大する。さらに、ｐチャネル型ＭＩＳトランジスタにおいては、ゲート電極（多結晶シリコン膜）中のホウ素がゲート酸化膜を通じて基板に拡散し、チャンネル領域の不純物濃度を高めるために、しきい値電圧が変動する。
【０００５】
そこで、ゲート絶縁膜材料を酸化シリコンよりも誘電率の高い絶縁材料（高誘電体材料）に置き換えると共に、ゲート電極材料を多結晶シリコン（またはポリサイド）から金属に置き換える検討が進められている。
【０００６】
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率/酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体材料としては、酸化ハフニウムや酸化ジルコニウムといった種々の金属酸化物が検討されている。
【０００７】
また、多結晶シリコンを含まない材料でゲート電極を構成することにより、前述した空乏化の影響によるＯＮ電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
【０００８】
ところで、ＣＭＯＳ回路は、低消費電力設計が重要であり、そのためには、ｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタのそれぞれのしきい値電圧を低減する必要がある。従って、ゲート絶縁膜を酸化ハフニウムのような高誘電体材料で構成し、かつゲート電極を金属材料に置き換えるに際しても、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタにおいて、それぞれに適した仕事関数を有するゲート電極材料を選択し、しきい値電圧の上昇を抑えることが要求される。
【０００９】
例えば特許文献１（特開２０００−２５２３７０号公報）は、ｎチャネル型ＭＩＳトランジスタのゲート電極をジルコニウムまたはハフニウムで構成し、ｐチャネル型ＭＩＳトランジスタのゲート電極を珪化白金、珪化イリジウム、コバルト、ニッケル、ロジウム、パラジウム、レニウムまたは金のいずれかで構成したＣＭＯＳ回路を開示している。
【００１０】
また、特許文献２（特開２００４−１６５５５５号公報）は、ｎチャネル型ＭＩＳトランジスタのゲート電極をチタン、アルミニウム、タンタル、モリブデン、ハフニウムまたはニオブのいずれかで構成し、ｐチャネル型ＭＩＳトランジスタのゲート電極を窒化タンタル、酸化ルテニウム、イリジウム、白金、窒化タングステンまたは窒化モリブデンのいずれかで構成したＣＭＯＳ回路を開示している。
【００１１】
また、特許文献３（特開２００４−１６５３４６号公報）は、ｎチャネル型ＭＩＳトランジスタのゲート電極をアルミニウムで構成し、ｐチャネル型ＭＩＳトランジスタのゲート電極をアルミニウムにアルミニウムよりも仕事関数の大きい金属（例えばコバルト、ニッケル、ルテニウム、イリジウム、白金など）を導入した複合金属で構成したＣＭＯＳ回路を開示している。
【特許文献１】特開２０００−２５２３７０号公報
【特許文献２】特開２００４−１６５５５５号公報
【特許文献３】特開２００４−１６５３４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ｎチャネル型ＭＩＳトランジスタのゲート電極と、ｐチャネル型ＭＩＳトランジスタのゲート電極を互いに異なる金属材料で構成する上記の従来技術は、トランジスタの製造工程が非常に複雑になり、工程数も大幅に増加するという欠点がある。
【００１３】
本発明の目的は、高誘電体材料からなるゲート絶縁膜上に金属材料からなるゲート電極を形成するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置の製造工程を簡略化することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明によるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法は、
（ａ）前記半導体基板の主面に金属酸化物を主成分として含むゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に、還元触媒効果を有する貴金属を主成分として含む金属膜を形成した後、前記金属膜をパターニングすることによって、前記第１領域の前記ゲート絶縁膜上に前記ｎチャネル型ＭＩＳトランジスタのゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に前記ｐチャネル型ＭＩＳトランジスタのゲート電極を形成する工程と、
（ｃ）前記ｎチャネル型ＭＩＳトランジスタのゲート電極の側壁および前記ｐチャネル型ＭＩＳトランジスタのゲート電極の側壁に、サイドウォールスペーサを形成する工程と、
（ｄ）前記工程（ｃ）の後、前記ｐチャネル型ＭＩＳトランジスタのゲート電極の上部に、前記ゲート電極への水素の侵入を防ぐ拡散バリア膜を形成する工程と、
（ｅ）前記工程（ｄ）の後、水素を含む雰囲気中で前記半導体基板を熱処理する工程とを含んでいる。
【００１７】
上記した手段によれば、高温の水素雰囲気に曝露されたｎチャネル型ＭＩＳトランジスタのゲート電極中に水素が侵入・拡散し、その一部がゲート電極の下部のゲート絶縁膜に達する。このとき、ゲート電極を構成する金属の還元触媒効果によって、ゲート絶縁膜の一部が水素により還元される結果、ゲート絶縁膜の組成が変動し、これに伴って、その上部のゲート電極の仕事関数が変動する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
高誘電体材料からなるゲート絶縁膜上に金属材料からなるゲート電極を形成するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置の製造工程を簡略化することができる。
【００２０】
これにより、少ない製造工程によって、ｎチャネル型ＭＩＳトランジスタとｐチャネル型ＭＩＳトランジスタのそれぞれのしきい値電圧を低減することができるので、高いＯＮ電流を有し、かつ消費電力の低いＣＭＯＳ回路を低コストで実現することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本実施の形態によるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法につき、図１〜図１２を用いて工程順に説明する。
【００２３】
まず、図１に示すように、ｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離溝２を形成した後、ｎチャネル型ＭＩＳトランジスタ形成領域（図の左側）の基板１にホウ素をイオン注入し、ｐチャネル型ＭＩＳトランジスタ形成領域（図の右側）の基板１にリンをイオン注入する。続いて、基板１を熱処理し、上記不純物（ホウ素およびリン）を基板１中に拡散させることによって、基板１の主面にｐ型ウエル３とｎ型ウエル４とを形成する。
【００２４】
次に、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ＭＩＳトランジスタのしきい値電圧を調整するための不純物をイオン注入した後、図２に示すように、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、酸化ハフニウム膜からなるゲート絶縁膜５を形成する。酸化ハフニウム膜は、ＣＶＤ法あるいは原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法を用いて堆積し、その膜厚は１．５ｎｍ〜４．０ｎｍ程度とする。
【００２５】
なお、周知の湿式酸化法を用いて基板１の表面に膜厚０．４ｎｍ〜１．５ｎｍ程度の薄い酸化シリコン膜を形成した後、この酸化シリコン膜上に前述した方法で酸化ハフニウム膜を堆積し、酸化シリコン膜と酸化ハフニウム膜との積層膜からなるゲート絶縁膜を形成してもよい。また、この場合は、下層の酸化シリコン膜に窒素を導入することによって酸窒化シリコン膜を形成し、その上部に酸化ハフニウム膜を積層してゲート絶縁膜を形成してもよい。
【００２６】
このように、本実施の形態は、酸化ハフニウム膜、あるいは酸化シリコン膜と酸化ハフニウム膜との積層膜でゲート絶縁膜５を形成するが、酸化ハフニウム膜に代えて、例えばＨｆ-Ｓｉ-Ｏ膜、Ｈｆ-Ｓｉ-Ｏ-Ｎ膜、Ｈｆ-Ａｌ-Ｏ膜、Ｈｆ-Ａｌ-Ｏ-Ｎ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウム等の酸化物を導入したハフニウム系絶縁膜を使用することもできる。これらのハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果を得ることができる。これらのハフニウム系絶縁膜は、ＣＶＤ法、ＡＬＤ法あるいはスパッタリング法を用いて堆積することができる。
【００２７】
次に、図３に示すように、基板１上にスパッタリング法を用いてプラチナ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでこのプラチナ膜をパターニングすることにより、ｐ型ウエル３のゲート絶縁膜５上にプラチナ膜からなるゲート電極６を形成し、ｎ型ウエル４のゲート絶縁膜５上にプラチナ膜からなるゲート電極６を形成する。
【００２８】
次に、図４に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入してｎ-型半導体領域８を形成し、ｎ型ウエル３にホウ素をイオン注入してｐ-型半導体領域９を形成した後、ゲート電極６の側壁にサイドウォールスペーサ１０を形成する。ｎ-型半導体領域８は、ｎチャネル型ＭＩＳトランジスタをＬＤＤ(Lightly Doped Drain)構造にするために形成する。同様に、ｐ-型半導体領域９は、ｐチャネル型ＭＩＳトランジスタをＬＤＤ構造にするために形成する。サイドウォールスペーサ１０は、基板１上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。
【００２９】
次に、図５に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入し、ｎ型ウエル３にホウ素をイオン注入した後、基板１を熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３にｎ+型半導体領域（ソース、ドレイン）１１を形成し、ｎ型ウエル４にｐ+型半導体領域（ソース、ドレイン）１２を形成する。
【００３０】
次に、図６に示すように、基板１上にスパッタリング法を用いてアルミナ（Ａｌ2Ｏ3）膜（拡散バリア膜）７を堆積した後、図７に示すように、ｎ型ウエル４の上部をフォトレジスト膜１３で覆い、ｐ型ウエル３の上部のアルミナ膜７をドライエッチングにより除去する。ｎ型ウエル４の上部に残ったアルミナ膜７は、その下部に形成されたｐチャネル型ＭＩＳトランジスタのゲート電極６（プラチナ膜）中に水素が侵入するのを防ぐ拡散バリア膜として機能するものであり、その膜厚は１０ｎｍ以上とすることが望ましい。
【００３１】
次に、フォトレジスト膜１３を除去した後、図８に示すように、高温の水素雰囲気中で基板１を熱処理する。熱処理の温度は、少なくとも４００℃以上、好ましくは４５０℃以上とする。
【００３２】
上記の熱処理を行うと、高温の水素雰囲気に曝露されたｎチャネル型ＭＩＳトランジスタのゲート電極６中に水素が侵入・拡散し、その一部はゲート電極６の下部のゲート絶縁膜５に達する。このとき、ゲート電極６を構成するプラチナの還元触媒効果によって、ゲート絶縁膜５を構成する酸化ハフニウムの一部が水素により還元されて、酸素欠損な酸化ハフニウムとなる。さらに基板１を構成するシリコンと反応する結果、ゲート絶縁膜５を構成する酸化ハフニウムの一部がＨｆ-Ｓｉ-Ｏに変化する場合もある。一方、周囲がアルミナ膜７によって覆われたｐチャネル型ＭＩＳトランジスタのゲート電極６中には水素が殆ど侵入しないので、その下部のゲート絶縁膜５を構成する酸化ハフニウムの組成が変動することはない。
【００３３】
ここまでの工程により、ｐ型ウエル３の上部にｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成され、ｎ型ウエル４の上部にｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成される。
【００３４】
図９は、酸化シリコン膜と酸化ハフニウム膜との積層膜からなるゲート絶縁膜上にプラチナ膜でゲート電極を形成し、このゲート電極を高温のガス雰囲気中で熱処理した時の仕事関数の変動をフラットバンド電圧で示したグラフである。使用したガスは、酸素、窒素、水素および水素と酸素の混合ガスの４種類である。また、熱処理の温度は、５４０℃とした。
【００３５】
グラフに示すように、水素雰囲気中で熱処理を行った場合は、ゲート電極のフラットバンド電圧が大きく負の電圧方向へシフトすることが分かる。このようなフラットバンド電圧の変動は、前述したように、ゲート電極６（プラチナ膜）の還元触媒効果によって、ゲート絶縁膜５（酸化ハフニウム膜）の一部が水素還元された結果、ゲート絶縁膜５の組成が酸素不足の方向へ変動したことに起因するものと考えられる。これに対し、水素以外のガス雰囲気中で熱処理した場合は、還元触媒効果が期待できないため、仕事関数の変動は僅かであった。また、酸化シリコン膜からなるゲート絶縁膜上に形成したプラチナ膜からなるゲート電極を高温の水素雰囲気中で熱処理した場合、仕事関数の変動は極めて僅かであった。これは、酸化シリコン膜が容易に水素還元されない性質を有していることに起因するものと考えられる。
【００３６】
このように、酸化ハフニウム膜からなるゲート絶縁膜５上に堆積したプラチナ膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタのそれぞれのゲート電極６を同時に形成し、その後、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６のみを選択的に高温水素雰囲気に曝すことにより、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６の仕事関数を大幅に低下させることができる。
【００３７】
すなわち、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極を互いに異なる金属材料で構成する場合よりも少ない製造工程によって、それぞれのトランジスタの仕事関数を最適化することができる。これにより、少ない製造工程によって、それぞれのトランジスタのしきい値電圧を低減することができるので、高いＯＮ電流を有し、かつ消費電力の低いＣＭＯＳ回路を低コストで実現することが可能となる。
【００３８】
上記のような還元触媒効果を有し、かつｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート電極の仕事関数を適正化することができる金属材料としては、上記プラチナの他、イリジウムやパラジウムを例示することができる。また、ゲート電極中に水素が侵入するのを防ぐ拡散バリア膜の材料としては、上記アルミナの他、アルミナを主成分とし、これに他の金属や金属酸化物が結合した複合金属酸化物や酸化タンタルを例示することができる。
【００３９】
次に、図１０に示すように、基板１上にＣＶＤ法で酸化シリコン膜１４を堆積した後、図１１に示すように、フォトレジスト膜１５をマスクにして酸化シリコン膜１４およびアルミナ膜７をドライエッチングすることにより、ｎ+型半導体領域（ソース、ドレイン）１１の上部とｐ+型半導体領域（ソース、ドレイン）１２の上部とにコンタクトホール１６を形成する。
【００４０】
次に、フォトレジスト膜１５を除去した後、図１２に示すように、コンタクトホール１６の内部にプラグ１７を形成し、続いて酸化シリコン膜１４の上部にメタル配線１８を形成する。プラグ１７は、コンタクトホール１６の内部を含む酸化シリコン膜１４上にスパッタリング法で窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを堆積し、続いて、酸化シリコン膜１４上のＴｉＮ膜とＷ膜とを化学的機械研磨法で除去することによって形成する。また、メタル配線１８は、酸化シリコン膜１４上にスパッタリング法でＷ膜やＡｌ合金膜などの金属膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでこの金属膜をパターニングすることによって形成する。ここまでの工程により、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）とからなるＣＭＯＳ回路が略完成する。
【００４１】
（実施の形態２）
本実施の形態によるｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）の製造方法につき、図１３〜図２１を用いて工程順に説明する。
【００４２】
まず、前記実施の形態１の図１を用いて説明した方法により、基板１の主面に素子分離溝２、ｐ型ウエル３およびｎ型ウエル４をそれぞれ形成し、続いて、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ＭＩＳトランジスタのしきい値電圧を調整するための不純物をイオン注入する。次に、図１３に示すように、基板１を熱酸化することによって、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、酸化シリコン膜２０を形成する。
【００４３】
次に、図１４に示すように、基板１上にＣＶＤ法を用いて多結晶シリコン膜（またはアモルファスシリコン膜）を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングすることにより、ｐ型ウエル３とｎ型ウエル４のそれぞれの酸化シリコン膜２０上にシリコンゲート電極２１を形成する。このシリコンゲート電極２１は、後述する工程で基板１上から除去するダミーのゲート電極である。従って、その材料は、シリコンに限定されるものではなく、酸化シリコン系の絶縁膜に対するエッチング選択比が高い各種の絶縁材料や金属材料であってもよい。
【００４４】
次に、図１５に示すように、前記実施の形態１の図４、図５を用いて説明した方法により、ｎ-型半導体領域８、ｐ-型半導体領域９、サイドウォールスペーサ１０、ｎ+型半導体領域（ソース、ドレイン）１１およびｐ+型半導体領域（ソース、ドレイン）１２を順次形成し、続いて基板１上にＣＶＤ法で酸化シリコン膜２２を堆積した後、酸化シリコン膜２２の表面を化学的機械研磨法で研磨、平坦化することにより、酸化シリコン膜２２の表面にシリコンゲート電極２１の上面を露出させる。
【００４５】
次に、図１６に示すように、シリコンゲート電極２１とその下部の酸化シリコン膜２０とをそれぞれエッチングして除去することにより、基板１（ｐ型ウエル３、ｎ型ウエル４）の表面を露出させた後、図１７に示すように、基板１上にゲート絶縁膜２３を形成する。ゲート絶縁膜２３は、前記実施の形態１で例示した各種ハフニウム系絶縁材料のうちのいずれかを使用し、ＣＶＤ法、ＡＬＤ法あるいはスパッタリング法などを用いて形成する。ゲート絶縁膜２３は、シリコンゲート電極２１と酸化シリコン膜２０とを除去することによって生じた凹溝の内部を埋め込まない程度の薄い膜厚で堆積する。
【００４６】
次に、図１８に示すように、基板１上にスパッタリング法を用いてプラチナ膜を堆積した後、酸化シリコン膜２２の上部のプラチナ膜とゲート絶縁膜２３とを化学的機械研磨法で研磨、除去することにより、ｐ型ウエル３のゲート絶縁膜２３上にプラチナ膜からなるゲート電極２４を形成し、ｎ型ウエル４のゲート絶縁膜２３上にプラチナ膜からなるゲート電極２４を形成する。
【００４７】
次に、図１９に示すように、基板１上にスパッタリング法を用いてアルミナ膜（拡散バリア膜）２５を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでアルミナ膜２５をパターニングし、ｎ型ウエル４側のゲート電極２４の上部のみにアルミナ膜２５を残す。このとき、ｐ型ウエル３側のゲート電極２４の上面は、酸化シリコン膜２２の表面に露出する。
【００４８】
次に、図２０に示すように、高温の水素雰囲気中で基板１を熱処理する。熱処理の温度は、少なくとも４００℃以上、好ましくは４５０℃以上とする。この熱処理を行うと、高温の水素雰囲気に曝露されたｎチャネル型ＭＩＳトランジスタのゲート電極２４中に水素が侵入・拡散し、その一部がゲート電極２４の下部のゲート絶縁膜２３に達するため、ゲート電極２４を構成するプラチナの還元触媒効果によって、ゲート絶縁膜２３の一部が水素還元される。これにより、このゲート絶縁膜２３上に形成されたｎチャネル型ＭＩＳトランジスタのゲート電極２４の仕事関数が変動し、前記実施の形態１と同様の効果が得られる。
【００４９】
ここまでの工程により、ｐ型ウエル３の上部にｎチャネル型ＭＩＳトランジスタ（Ｑｎ）が形成され、ｎ型ウエル４の上部にｐチャネル型ＭＩＳトランジスタ（Ｑｐ）が形成される。
【００５０】
次に、図２１に示すように、基板１上にＣＶＤ法で酸化シリコン膜２６を堆積した後、前記実施の形態１の図１１、図１２を用いて説明した方法により、コンタクトホール２７、プラグ２８およびメタル配線２９を形成する。ここまでの工程により、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）とからなるＣＭＯＳ回路が略完成する。
【００５１】
本実施の形態の製造方法によれば、ゲート電極２４を形成する工程の直前の工程でゲート絶縁膜２３を形成するので、ゲート絶縁膜２３の汚染や劣化を防止することができ、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの信頼性が向上する。
【００５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５３】
本発明は、ハフニウム酸化物に代表される高誘電体材料からなるゲート絶縁膜上に金属ゲート電極を形成したｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置に適用することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２】図１に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図３】図２に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図４】図３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図５】図４に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図６】図５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図７】図６に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図８】図７に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図９】酸化シリコン膜と酸化ハフニウム膜との積層膜からなるゲート絶縁膜上にプラチナ膜でゲート電極を形成し、このゲート電極を高温のガス雰囲気中で熱処理した時の仕事関数の変動をフラットバンド電圧で示したグラフである。
【図１０】図８に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１１】図９に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１２】図１０に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１３】本発明の他の実施の形態であるｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１４】図１３に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１５】図１４に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１６】図１５に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１７】図１６に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１８】図１７に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図１９】図１８に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２０】図１９に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【図２１】図２０に続くｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造方法を示す半導体基板の断面図である。
【符号の説明】
【００５５】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  ゲート絶縁膜
６  ゲート電極
７  アルミナ膜（拡散バリア膜）
８  ｎ-型半導体領域
９  ｐ-型半導体領域
１０  サイドウォールスペーサ
１１  ｎ+型半導体領域（ソース、ドレイン）
１２  ｐ+型半導体領域（ソース、ドレイン）
１３  フォトレジスト膜
１４  酸化シリコン膜
１５  フォトレジスト膜
１６  コンタクトホール
１７  プラグ
１８  メタル配線
２０  酸化シリコン膜
２１  シリコンゲート電極
２２  酸化シリコン膜
２３  ゲート絶縁膜
２４  ゲート電極
２５  アルミナ膜（拡散バリア膜）
２６  酸化シリコン膜
２７  コンタクトホール
２８  プラグ
２９  メタル配線
Ｑｎ  ｎチャネル型ＭＩＳトランジスタ
Ｑｐ  ｐチャネル型ＭＩＳトランジスタ
【図１】
2006128416.tif 000003
【図２】
2006128416.tif 000004
【図３】
2006128416.tif 000005
【図４】
2006128416.tif 000006
【図５】
2006128416.tif 000007
【図６】
2006128416.tif 000008
【図７】
2006128416.tif 000009
【図８】
2006128416.tif 000010
【図９】
2006128416.tif 000011
【図１０】
2006128416.tif 000012
【図１１】
2006128416.tif 000013
【図１２】
2006128416.tif 000014
【図１３】
2006128416.tif 000015
【図１４】
2006128416.tif 000016
【図１５】
2006128416.tif 000017
【図１６】
2006128416.tif 000018
【図１７】
2006128416.tif 000019
【図１８】
2006128416.tif 000020
【図１９】
2006128416.tif 000021
【図２０】
2006128416.tif 000022
【図２１】
2006128416.tif 000023