(57)【要約】【課題】  ＨＢＴは、ベース−エミッタ間電流が正の温度係数を持つため、コレクタ電流も正の温度係数を持つ。従って、ベース電流を増加させて電流密度の向上を図ると、複数並列接続されたＨＢＴの単位素子のうち、１つの単位素子に電流が集中して二次降伏を起し、破壊に至りやすくなる。【解決手段】  ＨＢＴとＦＥＴを分離領域を介して隣接して配置し、ＨＢＴのベース電極にＭＥＳＦＥＴのソース電極を接続した単位素子を複数接続してスイッチ回路装置を構成する。単位素子を並列に複数接続したスイッチ回路装置において、単位素子毎に動作電流が不均一となっても、１つの単位素子に電流が集中することはなく二次降伏による破壊は発生しない【選択図】    図１
2006278543.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板と、
前記基板に設けられ、前記各半導体層をコレクタ層、ベース層、エミッタ層としコレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタと、
前記基板に設けられ、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとを分離領域を介して隣接して配置し、前記第１トランジスタの前記ベース電極と前記第２トランジスタの前記ソース電極を接続した単位素子と、
前記単位素子を並列に接続した複数のスイッチング素子と、
前記複数のスイッチング素子のコレクタ電極またはエミッタ電極に共通で接続する第１ＲＦポートと、
前記複数のスイッチング素子のエミッタ電極またはコレクタ電極にそれぞれ接続する複数の第２ＲＦポートと、
前記複数のスイッチング素子のドレイン電極にそれぞれ接続する電源端子と、を具備し、
前記第２トランジスタのゲート電極にそれぞれ制御信号を印加し前記第２トランジスタの導通により供給される電流によって前記第１トランジスタを駆動し、前記第１および第２ＲＦポート間に信号経路を形成することを特徴とするスイッチ回路装置。
【請求項２】
１つの前記単位素子は、前記第２トランジスタの前記ドレイン電極、前記ゲート電極、および前記第１トランジスタの前記エミッタ電極、前記コレクタ電極を、他の前記単位素子の対応する前記各電極とそれぞれ並列に共通接続することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項３】
前記エミッタ層と前記第２トランジスタのチャネル層は同一半導体層に設けることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項４】
前記第１トランジスタの前記各電極は櫛状に設けられて第１の方向に延在し、前記第２トランジスタの前記ゲート電極は第２の方向に延在することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項５】
前記第１トランジスタは、前記エミッタ層および前記ベース層間と前記ベース層および前記コレクタ層間にヘテロ接合を有し、順トランジスタ動作時のオン抵抗値と逆トランジスタ動作時のオン抵抗値が、一つのベース電流値においてほぼ等しいことを特徴とする請求項１に記載のスイッチ回路装置。
【請求項６】
複数の前記第２トランジスタの各ゲート電極と、少なくとも１つの制御端子に接続するロジック回路を有し、該１つの制御端子から各ゲート電極にそれぞれ制御信号を印加することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項７】
前記スイッチング素子に他の前記スイッチング素子を直列に多段接続することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項８】
前記ベース層はｐ＋ＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項９】
前記エミッタ層はＩｎＧａＰ層またはＡｌＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項１０】
前記第１トランジスタのコレクタ電流が負の温度係数を有することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項１１】
前記スイッチング素子のエミッタ電極およびコレクタ電極に等しいバイアス電位を与えるバイアスポイントをそれぞれ接続することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項１２】
前記スイッチング素子のエミッタ電極と前記バイアスポイント間、および前記スイッチング素子のコレクタ電極と前記バイアスポイント間にそれぞれ高周波信号の分離素子を接続することを特徴とする請求項１１に記載のスイッチ回路装置。
【請求項１３】
前記電源端子と前記第２トランジスタ間に高周波信号の分離素子を接続することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項１４】
前記ベース層および前記コレクタ層となる前記半導体層は、前記第２トランジスタに連続することを特徴とする請求項１に記載のスイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合型バイポーラトランジスタを用いたスイッチ回路装置に係り、特に温度補償型のスイッチ回路装置に関する。
【背景技術】
【０００２】
ヘテロ接合型バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下ＨＢＴ）は、通常のホモ接合型バイポーラトランジスタに比べエミッタ効率が高く電流増幅率ｈＦＥが高いためベース濃度を大幅に上げることができ、ベース全体に渡ってトランジスタ動作を均一にできる。その結果、ＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と比較して電流密度が高く低オン抵抗のため、効率性、利得性、歪特性が優れている。
【０００３】
携帯電話等の移動体用通信機器では、高効率、小型の高周波スイッチング素子が不可欠となる。そこで、図１１のごとく、双方向のヘテロ接合型バイポーラトランジスタをスイッチング素子としてスイッチ回路を構成したものが知られている。
【０００４】
図１１は、ＨＢＴをスイッチング素子として使用した、スイッチ回路の一例を示している。図１１（Ａ）が回路図であり図１１（Ｂ）がＨＢＴの構造を示す断面図である。
【０００５】
図１１（Ａ）の如く、この回路はエミッタがアンテナＡＮＴに接続される第１のＨＢＴ３２０と、コレクタがアンテナＡＮＴに接続される第２のＨＢＴ３２１とを具備し、第１のＨＢＴ３２０のコレクタが発信用側回路Ｔｘに接続される。また第２のＨＢＴ３２１のエミッタが受信側回路Ｒｘに接続され、ＨＢＴ３２０、３２１の各ベースが抵抗１２２を介して発信用制御端子ＣｔｒｌＴｘと受信用制御端子ＣｔｒｌＲｘに各々接続される。
【０００６】
図１１（Ｂ）の如く、半絶縁性のＧａＡｓ基板３１０上にｎ型ＧａＡｓサブコレクタ層３１１が形成され、サブコレクタ層３１１上にｎ型ＡｌＧａＡｓコレクタ層３１２、ｐ型ＧａＡｓベース層３１３、ｎ型ＡｌＧａＡｓエミッタ層３１４、ｎ型ＧａＡｓエミッタコンタクト層３１５等がメサ型に積層されて構成されている。
【０００７】
サブコレクタ層３１１の表面には、コレクタ層３１２を挟む位置に、コレクタ電極３１６が配置される。ベース層３１３の表面には、エミッタ層３１４を挟む位置に、ベース電極３１７が配置される。エミッタコンタクト層３１５の上部にはエミッタ電極３１８が配置される。
【特許文献１】特開２０００−２６０７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＨＢＴのエミッタ電極３１８、ベース電極３１７、コレクタ電極３１６は櫛状に形成される。そして図１１（Ｂ）に示した構造を１つの単位素子とし、複数の単位素子を並列に接続してスイッチング素子などの能動素子が構成される。
【０００９】
ＨＢＴは、ベース−エミッタ間電流が正の温度係数を持つため、コレクタ電流も正の温度係数を持つ。従って、ベース電流を増加させて電流密度の向上を図ると、複数並列接続されたＨＢＴの単位素子のうち、１つの単位素子に電流が集中して二次降伏を起し、破壊に至りやすくなる。
【００１０】
従来ではこのような信頼性上の問題を回避するため、電流密度を十分向上させることができない問題があった。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、第１に、少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板と、前記基板に設けられ、前記各半導体層をコレクタ層、ベース層、エミッタ層としコレクタ電極、ベース電極、エミッタ電極を有する第１トランジスタと、前記基板に設けられ、ゲート電極、ソース電極、ドレイン電極を有する第２トランジスタと、前記第１トランジスタと前記第２トランジスタとを分離領域を介して隣接して配置し、前記第１トランジスタの前記ベース電極と前記第２トランジスタの前記ソース電極を接続した単位素子と、前記単位素子を並列に接続した複数のスイッチング素子と、前記複数のスイッチング素子のコレクタ電極またはエミッタ電極に共通で接続する第１ＲＦポートと、前記複数のスイッチング素子のエミッタ電極またはコレクタ電極にそれぞれ接続する複数の第２ＲＦポートと、前記複数のスイッチング素子のドレイン電極にそれぞれ接続する電源端子と、を具備し、前記第２トランジスタのゲート電極にそれぞれ制御信号を印加し前記第２トランジスタの導通により供給される電流によって前記第１トランジスタを駆動し、前記第１および第２ＲＦポート間に信号経路を形成することにより解決するものである。
【発明の効果】
【００１２】
本実施形態によれば、ＨＢＴとＦＥＴを分離領域を介して隣接して配置し、ＨＢＴのベース電極にＭＥＳＦＥＴのソース電極を接続した単位素子を複数接続してスイッチング素子を構成し、スイッチ回路装置を実現する。つまり、単位素子は櫛状のＨＢＴのベース電極毎にＭＥＳＦＥＴが接続し、且つＨＢＴとＭＥＳＦＥＴが分離領域を介して隣り合って配置されている。そして、スイッチング素子は、ＭＥＳＦＥＴのドレイン電極を電源端子ＶＤＤに接続し、ＭＥＳＦＥＴのゲート電極に入力された電圧信号により、ＨＢＴのコレクタ−エミッタ間電流を変化させる。ＨＢＴとＭＥＳＦＥＴの距離が近接しているため、ＨＢＴの動作による発熱はＭＥＳＦＥＴに伝達する。しかし、ＭＥＳＦＥＴのドレイン電流は負の温度係数を持つため、本実施形態のＨＢＴのベース電流も負の温度係数を持つ。つまり、本実施形態ではＨＢＴの発熱は、ＨＢＴのコレクタ電流を減少させる。
【００１３】
従って、このような単位素子を並列に複数接続したスイッチング素子において、単位素子毎に動作電流が不均一となっても、１つの単位素子に電流が集中することはなく二次降伏による破壊は発生しない。つまり、従来のＨＢＴに比べて大幅に電流密度を向上させて動作させることができる。
【発明を実施するための最良の形態】
【００１４】
以下に図１から図１０を用いて、本発明の実施の形態を詳細に説明する。
【００１５】
まず、図１を参照し、第１の実施形態のスイッチング回路装置の回路図を示す。図１（Ａ）は回路図概要図であり、図１（Ｂ）は実際の回路図である。
【００１６】
スイッチング回路装置は、例えば、ＳＰＤＴ(Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ)スイッチＭＭＩＣである。
【００１７】
ＳＰＤＴスイッチＭＭＩＣは、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２を有する。第１スイッチング素子ＳＷ１はＨＢＴ１およびＦＥＴ１より構成され、第２スイッチング素子ＳＷ２はＨＢＴ２およびＦＥＴ２より構成される。尚、ＦＥＴ１、ＦＥＴ２はＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１８】
第１および第２スイッチング素子ＳＷ１、ＳＷ２は、ＨＢＴ１およびＨＢＴ２のコレクタが共通で第１ＲＦポートに接続する。第１ＲＦポートは、例えばアンテナなどに接続する共通入力端子ＩＮである。
【００１９】
また、第１および第２スイッチング素子ＳＷ１、ＳＷ２は、ＨＢＴ１、ＨＢＴ２のエミッタがそれぞれ第２ＲＦポートに接続する。第２ＲＦポートは、例えば発信用側回路などに接続する第１出力端子ＯＵＴ１と、受信側回路等に接続する第２出力端子ＯＵＴ２である。
【００２０】
ＨＢＴ１およびＨＢＴ２のベースはそれぞれＦＥＴ１およびＦＥＴ２を介して、例えば発信用制御端子および受信用制御端子である第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続される。
【００２１】
ＦＥＴ１およびＦＥＴ２は、それぞれドレインが電源端子ＶＤＤに接続し、ソースがそれぞれＨＢＴ１、ＨＢＴ２のベースに接続する。ゲートは、それぞれコントロール抵抗Ｒ１およびＲ２を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続する。コントロール抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対して、ゲートを介して高周波信号が漏出することを防止する目的で配置されている。コントロール抵抗Ｒ１、Ｒ２の抵抗値は５ＫΩ〜１０ＫΩ程度である。
【００２２】
第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号の場合を説明する。その場合、第１制御端子Ｃｔｌ１の信号がＨレベル（例えば３Ｖ）の時は第２制御端子Ｃｔｌ２の信号がＬレベル（例えば、０Ｖ）になる。そして、Ｈレベルが印加された側のＦＥＴが導通し、ＦＥＴにより供給される電流によって、ＨＢＴ１またはＨＢＴ２のいずれかを駆動する。そして第１ＲＦポートおよび第２ＲＦポート間に１つの信号経路を形成する。
【００２３】
例えば、第１制御端子Ｃｔｌ１にＨレベルが印加されるとＦＥＴ１のソース−ドレイン間が導通する。これにより、電源端子ＶＤＤから供給されるベース電流ＩＢをベースバイアスとして、ＨＢＴ１が動作する。このとき、第２制御端子Ｃｔｌ２はＬレベルの信号が印可されるので、ＦＥＴ２は導通せず、ＨＢＴ２は動作しない。これにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間に１つの信号経路が形成され、例えば共通入力端子ＩＮに入力された高周波アナログ信号が第１出力端子ＯＵＴ１より出力される。一方第２制御端子Ｃｔｌ２にＨレベルの信号が印可されると、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間に１つの信号経路が形成される。
【００２４】
ＨＢＴ１およびＨＢＴ２のエミッタおよびコレクタにはバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、ＨＢＴ１およびＨＢＴ２のエミッタおよびコレクタに等しいバイアス電位（例えばＧＮＤ電位）を印加する。
【００２５】
そして、ＨＢＴ１およびＨＢＴ２のエミッタとバイアスポイントＢＰ間、およびＨＢＴ１およびＨＢＴ２のコレクタとバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。
【００２６】
更に、同様の理由により、ドレインバイアスを印加する電源端子ＶＤＤとＦＥＴ１間、および電源端子ＶＤＤとＦＥＴ２間にも、高周波信号の分離素子３０を接続する。
【００２７】
以下この回路動作について説明する。
【００２８】
ＨＢＴ１、ＨＢＴ２のオン電圧（ベース−エミッタ間電圧ＶＢＥ）は例えば１．６Ｖである。そしてＦＥＴ１、ＦＥＴ２はエンハンスメント型でありピンチオフ電圧Ｖｐは０Ｖである。
【００２９】
つまり、オン側の制御端子（例えば第１制御端子Ｃｔｌ１）の電位がＨＢＴ１のエミッタおよびコレクタの電位より、１．６Ｖ（＝１．６Ｖ＋０Ｖ）以上高くなった時点で、初めてＦＥＴ１とＨＢＴ１がオンする。
【００３０】
ここではＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位はＧＮＤ電位（０Ｖ）としている。オン側の第１制御端子Ｃｔｌ１には３Ｖが印加されるため、第１制御端子Ｃｔｌ１と、ＨＢＴ１のエミッタおよびコレクタの電位との電位差は３Ｖ（＝３Ｖ−０Ｖ）となる。これは、ＦＥＴ１およびＨＢＴ１が共にオンする電位（１．６Ｖ）より十分高い。つまり、バイアスポイントＢＰに接続する分離素子３０（抵抗）による電圧ドロップを考慮しても第１制御端子Ｃｔｌ１より印加される電位によってＦＥＴ１とＨＢＴ１は十分オンし、ＨＢＴ１のエミッタ−コレクタ間が導通する。
【００３１】
一方オフ側は、ＨＢＴ２のエミッタおよびコレクタの電位０Ｖ（ＧＮＤ）に対して、第２制御端子Ｃｔｌ２は０Ｖである。第２制御端子Ｃｔｌ２の電位がＨＢＴ２のエミッタおよびコレクタの電位より１．６Ｖ以上高くなった時点でＦＥＴ２とＨＢＴ２がオンするためＯＦＦ側は１．６Ｖの振幅のパワーに耐えることができる。
【００３２】
１．６Ｖの振幅は２０．１ｄＢｍのパワーに対応し、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。
【００３３】
このように、例えば第１スイッチング素子ＳＷ１は、ＨＢＴ１のエミッタおよびコレクタの電位を基準とした第１制御端子Ｃｔｌ１の電位が、ＨＢＴ１のオン電圧とＦＥＴ１のピンチオフ電圧を加算した値を超えたとき、オンし始める（第２スイッチング素子ＳＷ２側も同様）。第１の実施の形態では、ＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位をＧＮＤとした。また、図示は省くが抵抗分割などのバイアス回路を設けることによりＨＢＴ１、ＨＢＴ２のエミッタおよびコレクタの電位は自由に設定できる。従ってＨＢＴ１、ＨＢＴ２のオン電圧とＦＥＴ１、ＦＥＴ２のピンチオフ電圧を加算した値は、上記の例に限らずどのような値であっても、バイアス回路を調整することにより第１の実施の形態と同じ特性を得ることができる。すなわちＦＥＴ１およびＦＥＴ２は、エンハンスメント型およびディプレッション型の何れでも良い。
【００３４】
図１（Ｂ）は、図１（Ａ）に示したＨＢＴ１とＦＥＴ１の実際の接続、およびＨＢＴ２とＦＥＴ２の実際の接続を示す回路図である。
【００３５】
第１および第２スイッチング素子ＳＷ１、ＳＷ２を構成するＨＢＴ１およびＨＢＴ２の実際のパターンはコレクタ、ベース、エミッタを櫛状に配置し、ＦＥＴ１、ＦＥＴ２もソース、ドレイン、ゲートを櫛状に配置している。そして、ＨＢＴ１のベースとＦＥＴ１のソース、およびＨＢＴ２のベースとＦＥＴ２のソースは、実際はすべて各櫛ごとに対応している。
【００３６】
図１（Ｂ）では、ＨＢＴ１、ＨＢＴ２、ＦＥＴ１、ＦＥＴ２の各櫛を示した。つまり、本実施形態では、第１トランジスタ１０１および第２トランジスタ１０２を接続して単位素子１００とし、単位素子１００を複数並列接続して第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２を構成している。
【００３７】
第１トランジスタ１０１は、化合物半導体基板にコレクタ層、ベース層、エミッタ層となる半導体層を積層して少なくとも１つのヘテロ接合を形成し、各半導体層にそれぞれ接続するコレクタ電極、ベース電極、エミッタ電極を有するＨＢＴである。ＨＢＴはメサ構造を有しており、本実施形態では最小単位のメサ構造で構成される第１トランジスタを以下単位ＨＢＴ１０１と称する。
【００３８】
第２トランジスタ１０２は、単位ＨＢＴ１０１と同じ基板に設けられ、半導体層のいずれかをチャネル層とし、ゲート電極、ソース電極、ドレイン電極を有するＭＥＳＦＥＴである。本実施形態では各電極の最小単位で構成される第２トランジスタ１０２を以下単位ＦＥＴ１０２と称する。
【００３９】
１組の単位ＨＢＴ１０１と単位ＦＥＴ１０２は、後述の分離領域を介して隣接して配置されており、単位ＨＢＴ１０１のベースと単位ＦＥＴ１０２のソースが接続して１つの単位素子１００（破線）を構成している。
【００４０】
そして単位素子１００を並列接続して、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２が構成される。単位素子１００は並列接続されているが、１つの単位素子１００のベースおよびソースは、他の単位素子１００のベースおよびソースとはそれぞれ共通接続しない。
【００４１】
具体的には、１つの単位素子１００は、単位ＨＢＴ１０１のエミッタ、コレクタ、およびＦＥＴ１０２のドレイン、ゲートを、他の単位ＨＢＴ１０１の、エミッタ、コレクタ、ドレイン、ゲートとそれぞれ共通接続する。
【００４２】
各単位素子１００は、単位ＦＥＴ１０２のドレインが電源端子ＶＤＤに接続する。そして、単位ＨＢＴ１０１のコレクタ−エミッタ電圧ＶＣＥを０Ｖにバイアスし、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に相補信号を印加する。これにより、第１スイッチング素子ＳＷ１または第２スイッチング素子ＳＷ２のいずれかの単位ＨＢＴ１０１に所定のベース電流を印加してコレクタ−エミッタ間を導通させる。あるいはベース電流を０としてコレクタ−エミッタ間を遮断する。これにより共通入力端子ＩＮ−第１出力端子ＯＵＴ１間または、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間のいずれかに信号経路を形成する。
【００４３】
図１（Ａ）はこれらを概略的に示したものであり、第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１によってＨＢＴ１が構成され、第１スイッチング素子ＳＷ１の単位ＦＥＴ１０２によってＦＥＴ１が構成される様子を示す。同様に、第２スイッチング素子ＳＷ２の単位ＨＢＴ１０１によって図１（Ａ）に示すＨＢＴ２が構成され、第２スイッチング素子ＳＷ２の単位ＦＥＴ１０２によってＦＥＴ２が構成される様子を示している。
【００４４】
以上、第１の実施形態のスイッチング回路装置の動作として、第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号であって、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のどちらかが導通する場合を示した。
【００４５】
しかし第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が両方Ｈレベルまたは両方Ｌレベルの場合もある。両方Ｈレベルのときは第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２が両方導通し、両方ＬレベルのときはＳＷ１およびＳＷ２が両方遮断する。
【００４６】
図２は、図１（Ｂ）の回路を化合物半導体基板に集積化したスイッチＭＭＩＣのパターン例を示す。
【００４７】
ＧａＡｓ基板にスイッチを行う第１および第２スイッチング素子ＳＷ１、ＳＷ２を配置する。また共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、電源端子ＶＤＤ、接地端子ＧＮＤとなる各パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｖ、Ｇが基板の周辺に設けられている。
【００４８】
第１スイッチング素子ＳＷ１側と第２スイッチング素子ＳＷ２および各パッドは、チップの中心に対して対称に配置されている。従って、以下第１スイッチング素子ＳＷ１側について説明するが第２スイッチング素子ＳＷ２側も同様である。
【００４９】
第１スイッチング素子ＳＷ１は、単位素子１００を複数並列接続して構成され、各単位素子１００は単位ＨＢＴ１０１および単位ＦＥＴ１０２からなる。単位ＨＢＴ１０１および単位ＦＥＴ１０２は、基板に複数の半導体層を積層し、各半導体層を所定のメサ構造にして形成される。また、半導体層よりなる不純物領域によって抵抗などのスイッチＭＭＩＣを構成する素子が形成される。尚、後述するが本実施形態の不純物領域は、基板に達する分離領域２０を設けることにより形成される。
【００５０】
単位ＨＢＴ１０１の１層目のエミッタ電極９、ベース電極８、コレクタ電極７は、オーミック金属層により櫛状に形成される。２層目のエミッタ電極１５およびコレクタ電極１３は配線金属層により形成され、エミッタ電極１５は１層目のエミッタ電極９と同様の櫛状に形成される。２層目のコレクタ電極１３は、コレクタ配線１３０により他の単位ＨＢＴ１０１のコレクタ電極１３と接続し、共通入力端子パッドＩに接続する。２層目のエミッタ電極１５上には金メッキ層によるエミッタ配線１５０が形成され、他の単位ＨＢＴ１０１のエミッタ電極１５と接続し、第１出力端子パッドＯ１に接続する。またコレクタ配線１３０上にも金メッキ層が重畳されている。
【００５１】
単位ＨＢＴ１０１はベース電流を引き込むため、エミッタ電極９、１５およびコレクタ電極７、１３をバイアスポイントＢＰとなるＧＮＤパッドＧに接続する。エミッタ電極１５はエミッタ配線１５０により第１出力端子パッドＯ１に共通接続されている。従って出力端子パッドＯ１とＧＮＤパッドＧを接続することによりエミッタ電極９、１５をバイアスポイントＢＰに接続できる。またコレクタ電極１３はコレクタ配線１３０により共通接続されている。従ってコレクタ配線１３０とＧＮＤパッドＧを分離素子３０の抵抗を介して接続することによりコレクタ電極７、１３をバイアスポイントＢＰに接続できる。バイアスポイントＢＰ（ＧＮＤパッドＧ）は、図２の如く第１出力端子パッドＯ１と第２出力端子パッドＯ２の間で、共通入力端子パッドＩと反対側に配置する。この配置により、特に新たなスペースを確保することなく単位ＨＢＴ１０１のエミッタ電極およびコレクタ電極にバイアス電位を与えることができる。
【００５２】
単位ＦＥＴ１０２の１層目のドレイン電極１０、ソース電極１１はオーミック金属層により島状に形成される。２層目のドレイン電極１６は配線金属層により島状に形成される。２層目のドレイン電極１６上には金メッキ層によるドレイン配線１６０が形成され、他の単位ＦＥＴ１０２のドレイン電極と接続し、電源端子パッドＶに接続する。
【００５３】
単位ＨＢＴ１０１と単位ＦＥＴ１０２は、分離領域２０を介して隣接して配置され、単位ＨＢＴ１０１のベース電極８と、単位ＦＥＴ１０２のソース電極１１が配線金属層により形成される接続配線１７によって接続され、１つの単位素子１００を構成する。
【００５４】
ソース電極１１およびドレイン電極１０間の不純物領域２３にはゲート金属層からなるゲート電極１２が設けられる。ゲート電極１２は、配線金属層からなるゲート配線１２０によって他の単位ＦＥＴ１０２のゲート電極１２と接続し、コントロール抵抗Ｒ１を介して第１制御端子パッドＣ１に接続する。
【００５５】
第１出力端子パッドＯ１と、接地端子パッドＧ間には分離素子３０となる抵抗が接続される。また、電源端子パッドＶ−ドレイン配線１６０間、および共通入力端子パッドＩ−接地端子パッドＧ間にも分離素子３０となる抵抗が接続される。分離素子は高周波信号の漏出を防止する。
【００５６】
コントロール抵抗Ｒ１および分離素子３０の抵抗は、分離領域２０により分離された不純物領域２３である。
【００５７】
また、各パッドの周辺およびゲート配線１２０の周辺にはそれぞれ、アイソレーション向上のため、周辺不純物領域１７０が設けられる。
【００５８】
図３は、単位素子１００の拡大平面図を示す。
【００５９】
化合物半導体基板上に複数の半導体層を積層し、単位ＨＢＴ１０１および単位ＦＥＴ１０２を形成する。
【００６０】
単位ＨＢＴ１０１は、後述するが、所望のパターンで各半導体層をメサエッチングし、エミッタ層、ベース層となる各半導体層をメサ状に形成する。
【００６１】
オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）により、エミッタ層、コレクタ層とそれぞれ接続する１層目のエミッタ電極９、コレクタ電極７が設けられ、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）によりベース層と接続するベース電極８が形成される。エミッタ電極９、およびコレクタ電極７は櫛状に設けられる。エミッタ電極９を中央としてその周囲にハッチングの如くベース電極８が配置される。そして、ベース電極８の外側のサブコレクタ層上に２本のコレクタ電極７が配置される。
【００６２】
１層目のエミッタ電極９、コレクタ電極７の上にはそれらと重畳する配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により２層目のエミッタ電極１５、コレクタ電極１３が設けられる。２層目のエミッタ電極１５は１層目と同様の櫛状である。２層目のコレクタ電極１３はコレクタ配線１３０と連続する。ベース電極８は、オーミック金属層のみで１層構造である。また２層目のエミッタ電極１５上には、金メッキ層によりエミッタ配線１５０が設けられる。
【００６３】
単位ＦＥＴ１０２は、後述するが、単位ＨＢＴ１０１と同じ基板および半導体層上に設けられる。所望のパターンで半導体層をメサエッチングし、コンタクト層およびチャネル層となる各半導体層をメサ状に形成する。
【００６４】
オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）により、各層とそれぞれコンタクトする１層目のドレイン電極１０、ソース電極１１が設けられる。ドレイン電極１０およびソース電極１１間のチャネル層表面には、ゲート金属層（Ｐｔ／Ｍｏ）によりゲート電極１２が設けられる。ゲート電極１２は、島状のソース電極１１、ドレイン電極１０の間で、櫛状の単位ＨＢＴ１０１の各電極の延在方向と直交する方向に延在する。
【００６５】
ドレイン電極１０、ソース電極１１、ゲート電極１２が配置される単位ＦＥＴ１０２の動作領域は、半導体層を分離領域２０で分離した不純物領域２３上に形成する。分離領域２０はＢ＋等のイオン注入による絶縁化領域であるので、本実施形態では分離領域２０以外の領域は不純物領域２３となる。
【００６６】
１層目のドレイン電極１０の上には、配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により２層目のドレイン電極１６が設けられる。また２層目のドレイン電極１６上には、金メッキ層によりドレイン配線１６０が設けられる。
【００６７】
ゲート電極１２は動作領域外に延在し、配線金属層によるゲート配線１２０と接続する。ゲート配線１２０はゲート電極１２同士を配線し、制御端子に接続する。ゲート配線の周囲にも分離領域２０を配置する。
【００６８】
１層目のソース電極１１上には配線金属層による接続配線１７が設けられる。接続配線１７は、単位ＦＥＴ１０２のソース電極１１と単位ＨＢＴ１０１のベース電極８を接続する。
【００６９】
単位ＦＥＴ１０２と単位ＨＢＴ１０１は、同一基板上に設けられるが、
一部の半導体層はメサ状に形成されて空間により分離されている。メサエッチングされない領域においては、二点鎖線の如くイオン注入による分離領域２０により分離されている。つまり、単位ＨＢＴ１０１と単位ＦＥＴ１０２は同一の基板および半導体層に設けた分離領域２０を介して隣接して配置され、ＨＢＴ１０１のベース電極８およびＦＥＴ１０２のソース電極１１が接続配線１７により接続する。
【００７０】
本実施形態の単位素子１００は、破線の如くエミッタ電極９、ベース電極８、コレクタ電極７を有する最小単位のメサ構造の単位ＨＢＴ１０１と、１組のソース電極１１、ゲート電極１２、ドレイン電極１０よりなる単位ＦＥＴ１０２とを接続し、近接して配置したものである。そして、単位ＨＢＴ１０１のベース層およびコレクタ層は、それぞれ単位ＦＥＴ１０２の相当する半導体層と連続する。
【００７１】
第１スイッチング素子ＳＷ１は、単位素子１００が並列接続したものである。つまりコレクタ配線１３０によって各単位ＨＢＴ１０１のコレクタ電極１３、７が互いに接続され、またエミッタ配線１５０によって各単位ＨＢＴ１０１のエミッタ電極１５、９が互いに接続される。尚、コレクタ電極７、１３は隣り合う単位素子１００で共用している。更に、ＦＥＴ１０２のゲート配線１２０によって、各単位ＦＥＴ１０２のゲート電極１２が互いに接続され、ＦＥＴ１０２のゲート配線１２０は第１制御端子Ｃｔｌ１に接続する。ドレイン配線１６０によって各単位ＦＥＴ１０２のドレイン電極１０、１６が互いに接続され、電源端子ＶＤＤに接続する。
【００７２】
ここで、単位ＨＢＴ１０１のベース電極８と単位ＦＥＴ１０２のソース電極１１は、１つの単位素子１００において接続配線１７で接続されるが、複数の単位素子１００が櫛状に配置されるレイアウトにおいて、ＨＢＴ１０１のベース電極８同士およびＦＥＴ１０２のソース電極１１同士が直接接続することはない。
【００７３】
図４は、単位素子１００を説明する図であり、図４（Ａ）が図３のａ−ａ線断面図、図４（Ｂ）が単位ＨＢＴ１０１の斜視図、図４（Ｃ）が単位ＦＥＴ１０２の斜視図である。尚、図４では接続配線１７以外の２層目以上の電極を省略している。
【００７４】
図４（Ａ）の如く、半絶縁性のＧａＡｓ基板１上に、複数の半導体層、すなわちｎ＋ＧａＡｓ層２、ｎＩｎＧａＰ層３、ｐ＋ＧａＡｓ層４、ｎＩｎＧａＰ層５、ｎ＋ＧａＡｓ層６が積層される。半導体層の一部はエッチングにより除去され、メサ状に形成される。また基板１に達する分離領域２０が設けられる。分離領域は、Ｂ＋等のイオン注入による絶縁化領域２０である。
【００７５】
単位素子１００は、メサ状の半導体層および絶縁化領域２０によって、２つの領域に分離され、一方の領域には単位ＨＢＴ１０１が形成され、他方の領域には単位ＦＥＴ１０２が形成される。
【００７６】
図４（Ｂ）は、図４（Ａ）のｃ−ｃ線で示した断面で単位素子を上記２つの領域に切り離したときの単位ＨＢＴ１０１の斜視図である。尚ここでは接続電極１７は省略している。単位ＨＢＴ１０１のサブコレクタ層２は、基板１上にエピタキシャル成長法によって形成され、３〜６Ｅ１８ｃｍ−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ＋ＧａＡｓ層である。その膜厚は数千Åである。コレクタ層３は、サブコレクタ層２の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎＩｎＧａＰ層である。その膜厚は１０００〜５０００Åである。ベース層４ａは、コレクタ層１２の上に形成され、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｐ＋ＧａＡｓ層である。膜厚は数百〜２０００Åである。エミッタ層５ａは、ベース層４ａの一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。エミッタ層５ａは、上層および下層のＧａＡｓ層と格子整合させる。エミッタコンタクト層６ａは、エミッタ層５ａの上に形成され、シリコンドープによって３〜６Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｎ＋ＧａＡｓ層で、膜厚は数千Åである。
【００７７】
本実施形態の単位ＨＢＴ１０１は、エミッタ層５ａとベース層４ａとで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成しているのに加え、コレクタ層３とベース層４ａとでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。そして、エミッタ層５ａをエミッタとして動作する順方向のトランジスタ動作時（以下順トランジスタ動作時）と、エミッタ層５ａをコレクタとして動作する逆方向のトランジスタ動作時（以下逆トランジスタ動作時）とで、トランジスタ特性がほぼ同じ特性となるように構造上の各パラメータを制御し、コレクターエミッタ間電圧を０Ｖ、コレクターエミッタ間電流を０Ａ付近のバイアスで動作させる。本実施形態では、このようにベースを基準としてエミッタとコレクタが対称なＨＢＴ（以下対称型ＨＢＴ）を採用する。対称型ＨＢＴについては後に詳述する。
【００７８】
尚、エミッタ層５ａおよびコレクタ層３となる半導体層はＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよく、その場合もベース層４ａのＧａＡｓ層と格子整合している。
【００７９】
ベース層４ａより下層は面Ｓ１’付近において分離のための絶縁化領域２０が設けられている。
【００８０】
サブコレクタ層２の表面には、コレクタ層３を挟む位置にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のコレクタ電極７が配置される。ベース層４ａの表面には、エミッタ層５ａを囲むパターンで、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）からなるベース電極８が配置される。エミッタコンタクト層６ａの上部にはオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のエミッタ電極９が配置される。
【００８１】
図４（Ｃ）は、図４（Ａ）のｃ−ｃ線で示した断面で単位素子を切り離したときの単位ＦＥＴ１０２の斜視図である。単位ＦＥＴ１０２はｎＩｎＧａＰ層５をチャネル層５ｂとする。また、最上層のｎ＋ＧａＡｓ層６をコンタクト層６ｂｓ、６ｂｄとする。コンタクト層６ｂｄ、６ｂｓはそれぞれＦＥＴのドレイン領域およびソース領域となる。コンタクト層６ｂｄ、６ｂｓもメサ状に形成され、それらの間に露出したチャネル層５ｂにゲート電極１２が設けられる。コンタクト層６ｂｄ、６ｂｓ上には、オーミック金属層によって１層目のドレイン電極１０、ソース電極１１がそれぞれ形成される。
【００８２】
また、チャネル層５ｂの下層にはｐ型バッファ層４ｂが配置される。ｐ型バッファ層４ｂはｐ＋ＧａＡｓ層であり、この層により、チャネルから基板側にリークするキャリアを防止できる。
【００８３】
尚、ｐ＋ＧａＡｓ層４より下層はＦＥＴとして特に動作に影響しない層であるので、単位ＨＢＴ１０１の特性が最適になるように設計すればよい。
【００８４】
図４（Ａ）に示す単位素子１００は、図４（Ｂ）に示す単位ＨＢＴ１０１の面Ｓ１’と図４（Ｃ）に示す単位ＦＥＴ１０２の面Ｓ１とを当接させた構造である。当接面は図４（Ａ）のｃ−ｃ線の面である。そして、単位ＦＥＴ１０２のソース電極１１上に配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により接続配線１７が設けられる。接続配線１７は、単位ＦＥＴ１０２のメサに沿って、また絶縁化領域２０上を通過して単位ＨＢＴ１０１のベース電極８上まで延在する。
【００８５】
ここで、メサ形状と配線の方向について説明する。
【００８６】
ＧａＡｓのメサエッチングにウエットエッチングを採用した場合、メサ形状に結晶面が影響する。結晶方向とメサ形状の関係として、［０１バー１バー］（以下［０１−１−］と記載する）の方向と平行方向にエッチング段差表面をトレースする場合のメサ形状は順メサ形状（台形の形状）となる。また、［０１−１−］の方向と垂直方向にエッチング段差表面をトレースする場合のメサ形状は逆メサ形状（オーバーハング形状）になる。
【００８７】
つまり、例えば配線金属層がメサ段差を昇降する場合、メサ形状あるいは配線金属層の延在方向によってはステップカバレッジの問題が発生する。
【００８８】
金属層が［０１−１−］の方向と平行方向に延在してメサ段差を昇降する場合、順メサ形状であるのでステップカバレッジの問題は発生しない。ところが、配線が［０１−１−］の方向と垂直方向に延在してメサ段差を昇り降りするときは、逆メサ形状となるため、ステップカバレッジの問題が発生する。
【００８９】
本実施形態では、単位ＨＢＴ１０１のエミッタコンタクト層６ａおよびエミッタ層５ａを形成するメサエッチングにより、同時に単位ＦＥＴ１０２の領域にもメサが形成される。つまり、図３においてエミッタメサＥＭが同時に形成されるメサである。
【００９０】
また、単位ＨＢＴ１０１のベース層４ａおよびコレクタ層３を形成するメサエッチングにより、同時に単位ＦＥＴ１０２の領域にもメサが形成される。つまり、図３においてベースメサＢＭが同時に形成されるメサである。
【００９１】
従って、単位ＦＥＴ１０２のソース電極１１と単位ＨＢＴ１０１のベース電極８を接続する接続配線１７がエミッタメサＥＭを昇降し、さらにゲート配線１２０がベースメサＢＭを昇降する。
【００９２】
そこで、本実施形態では接続配線１７、ゲート配線１２０がメサを昇降する方向を揃えて、共に［０１−１−］の方向と平行方向（図の矢印の方向）に延在させている。
【００９３】
ｎ＋ＧａＡｓ層６およびｎＩｎＧａＰ層５はメサ状であり、空間により分離される。一方、ｐ＋ＧａＡｓ層４より下層は、分離領域（絶縁化領域）２０により分離される。つまり、つまり、単位ＨＢＴ１０１のベース層４ａ、コレクタ層３、サブコレクタ層２は、単位ＦＥＴ１０２のバッファ層４ｂ、ｎ−ＧａＡｓ層３、ｎ＋ＧａＡｓ層２と、電気的には分離されているが構造上は連続する。単位ＨＢＴ１０１と単位ＦＥＴ１０２は、分離領域２０を介して隣接して配置される。
【００９４】
本実施形態では、単位素子１００毎に単位ＦＥＴ１０２と単位ＨＢＴ１０１が近接して接続される。そして単位ＨＢＴ１０１と単位ＦＥＴ１０２の半導体層の積層構造は同一であり、単位ＨＢＴ１０１のベース層４ａ、コレクタ層３、サブコレクタ層２は、それぞれ単位ＦＥＴ１０２の相当する半導体層と連続している。従って、単位ＨＢＴ１０１の動作による発熱をＦＥＴ１０２に伝えることが可能となる。単位ＦＥＴ１０２のドレイン電流は負の温度係数を有するため、単位ＨＢＴ１０１のベース電流も負の温度係数を持つ。従って、単位ＨＢＴ１０１の発熱は単位ＨＢＴ１０１のコレクタ電流を低減させることになる。
【００９５】
一般に、ＨＢＴはＨＥＭＴに比べ潜在的に非常に高い電流密度を得られ、非常に低いオン抵抗Ｒｏｎを得ることができる。しかしＨＢＴは温度による正帰還作用により電流が１つの単位素子に集中して二次降伏により破壊するという問題をはらんでいる。このため、実際のところ十分に電流密度を上げることができない。またこの問題を解決するために一般にはＨＢＴの櫛状の単位素子にエミッタバラスト抵抗やベースバラスト抵抗を挿入するという対策が必ず取られている。しかしエミッタバラスト抵抗やベースバラスト抵抗を挿入すると、高周波特性がその分劣化してしまうという問題が新たに発生する。
【００９６】
しかし、本実施形態によれば、二次降伏対策としてエミッタバラスト抵抗やベースバラスト抵抗など高周波特性を劣化させる方法を取らずに温度補償型のスイッチ回路装置を実現できる。
【００９７】
ＨＢＴのベース−エミッタ間電圧ＶＢＥ−ベース電流の特性は温度に対して正の係数を持っているため、何らかの設計上の不均一要因により、単位素子が他の単位素子に対してベース−エミッタ間電圧ＶＢＥバイアスが少し大きく印加される場合がある。その結果ベース電流、コレクタ電流が多く流れ、温度が上がってよりさらにより多くのベース電流、コレクタ電流を流そうするのが通常の二次降伏のプロセスである。しかし、本実施形態の単位素子１００は二次降伏のプロセスが実際に開始されることはない。単位素子１００の単位ＨＢＴ１０１のベース電流を供給するのは単位ＦＥＴ１０２であるが、単位ＦＥＴ１０２は単位ＨＢＴ１０１と異なり、温度に対して負の温度係数を持つ。また、単位ＨＢＴ１０１と単位ＦＥＴ１０２が近接しているため発熱した単位ＨＢＴ１０１の熱が隣接した単位ＦＥＴ１０２に伝わり単位ＦＥＴ１０２のソース電流が減少する。ソースとベースが接続しているため単位ＦＥＴ１０２のソース電流は単位ＨＢＴ１０１のベース電流となる。つまり、単位ＨＢＴ１０１の発熱により単位ＦＥＴ１０２のソース電流が減少し、単位ＨＢＴ１０１のベース電流が減少する。これにより単位ＨＢＴ１０１のコレクタ電流が減少し、逆に単位ＨＢＴ１０１が冷却する方向となる。つまり、結果として二次降伏の発生を防ぐことができる。
【００９８】
このようなメカニズムを採用することにより、エミッタバラスト抵抗やベースバラスト抵抗など一切の高周波特性を劣化させる要因を付加することなく二次降伏の発生を防ぐことができるため、従来よりＨＢＴの電流密度を大幅に上げることができる。その結果、第１および第２スイッチング素子ＳＷ１、ＳＷ２のオン抵抗Ｒｏｎを非常に小さくすることができ、スイッチＭＭＩＣのインサーションロスを非常に小さくできる。
【００９９】
スイッチＭＭＩＣに一般的に使用されているＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため、圧倒的に電流密度を上げることができ、オン抵抗Ｒｏｎを非常に小さくできる。また単位ＨＢＴ１０１として、前述の対称型ＨＢＴを使用することによりコレクタ−エミッタ間消費電流を０とするため省エネルギー動作が可能となる。理由はＨＥＭＴでドレイン−ソース間電圧を０Ｖにバイアスするのと同様に対称型ＨＢＴ１０１でコレクタ−エミッタ間電圧を０Ｖにバイアスできるからである。
図５は、対称型ＨＢＴの特性図である。前述の如く、単位ＨＢＴは対称型ＨＢＴとするとよい。図は、対称型ＨＢＴの、所定のベース電流ＩＢにおけるコレクタ−エミッタ電圧ＶＣＥとコレクタ電流ＩｃのＶ−Ｉカーブを示す。
【０１００】
ある所定のベース電流ＩＢにおいてコレクタ−エミッタ電圧ＶＣＥおよびコレクタ電流Ｉｃが正（＋）値を示すトランジスタを順トランジスタといい、負(−)の値を示すトランジスタを逆トランジスタという。
【０１０１】
図５（Ａ）のごとく、対称型ＨＢＴは、順トランジスタ動作時のオン抵抗Ｒｏｎ（＝ΔＶＣＥ／ΔＩＣ）と逆トランジスタ動作時のオン抵抗Ｒｏｎ’（＝ΔＶＣＥ’／ΔＩＣ’）がほぼ等しくなるように構成したＨＢＴである。これを実現するために、エミッタ層５ａとコレクタ層３は基本的に同じ構造とする。例えば、エミッタ層５ａにＩｎＧａＰ層を使用する場合はコレクタ層３にもＩｎＧａＰ層を使用する。そして、エミッタ層５ａとコレクタ層３にＩｎＧａＰ層を使用する場合はＧａＡｓ層（サブコレクタ層２およびエミッタコンタクト層６ａ）とそれぞれ格子整合させる。また、エミッタ層５ａとコレクタ層３にＡｌＧａＡｓ層を使用する場合はＡｌのモル比率を同じにする。
【０１０２】
そして、エミッタ層５ａの不純物濃度とコレクタ層３の不純物濃度をほぼ同等の値に設定する。これにより、通常のＨＢＴに比べベース−コレクタ耐圧が低下するが、スイッチ回路装置ではベース−コレクタ耐圧は７〜８Ｖあれば十分である。
【０１０３】
対称型ＨＢＴはコレクタ−エミッタ間電圧を０Ｖのバイアスで動作させることにより、基本的にコレクタ−エミッタ間の消費電流を０Ａにすることができる。
【０１０４】
順トランジスタの立ち上がり電圧（逆トランジスタの立ち上がり電圧と同じ）は図５（Ａ）の如く０Ｖが望ましい。しかし、図５（Ｂ）の如く順トランジスタの立ち上がり電圧が０Ｖでなく、オフセット電圧ＶＯＦＦを持つ場合がある。この場合、コレクターエミッタ間電圧ＶＣＥを０Ｖにバイアスしたとき、コレクタ−エミッタ間において若干の消費電流が発生してしまう。
【０１０５】
対称型ＨＢＴは、エミッタとコレクタを基本的にほぼ同じ構造とする場合が多い。従って対称型ＨＢＴは対称型でないＨＢＴに比べオフセット電圧は非常に小さい。しかし、小さいながらもオフセット電圧が有る場合がある。この原因はベース−エミッタ間、ベース−コレクタ間のヘテロ接合の伝導帯底におけるバンドスパイクである。バンドスパイクを無くすためには、Ｇｒａｄｉｎｇ層を設けるなどの対応をするとよい。
【０１０６】
図６は、単位ＨＢＴ１０１の他の構造を説明する断面図である。
【０１０７】
図６（Ａ）は、バンドスパイクを無くすためＧｒａｄｉｎｇ層を有する構造である。
【０１０８】
例えばエミッタ層５ａおよびコレクタ層３にＡｌ０．３Ｇａ０．７Ａｓ層を採用する。そして、ベース−エミッタ間、ベース−コレクタ間にＧｒａｄｉｎｇ層３２を配置する。すなわちベース−エミッタ間においてはＧａＡｓからＡｌ０．３Ｇａ０．７Ａｓに徐々に変化するｎ型のＡｌＸＧａ１−ＸＡｓ（Ｘ＝０→０．３）層を配置し、ベース−コレクタ間においては例えばＡｌ０．３Ｇａ０．７ＡｓからＧａＡｓに徐々に変化するｎ型のＡｌＸＧａ１−ＸＡｓ（Ｘ＝０．３→０）層を配置する。これにより、オフセット電圧をさらに極めて小さくすることができる。
【０１０９】
図６（Ｂ）は、バラスト抵抗層を入れる場合である。単位素子１００を構成するＦＥＴ１０２やＨＢＴ１０１の設計によっては二次降伏が十分防止できない場合がある。またＨＢＴ１０１に非常に大きな電流を流す場合には、二次降伏の発生を完全に回避できるとは限らない。そのような場合にはＨＢＴ１０１のエピ構造にバラスト抵抗層を入れることにより重ねて二次降伏対策を取ると良い。
【０１１０】
すなわち、対称型のためエミッタ層５ａ側およびコレクタ層３側にバラスト抵抗層としてｎ−ＧａＡｓ層３３を配置する。所定の抵抗値を有するｎ−ＧａＡｓ層３３がバラスト抵抗層となるため、これによっても１つの単位素子に電流が集中することによる二次降伏の発生を防止できる。
【０１１１】
バラスト抵抗層３３はノンドープのＧａＡｓ層で形成しても良いし、エミッタ層５ａがＩｎＧａＰ層の場合は、ｎ−ＩｎＧａＰ層やノンドープＩｎＧａＰ層でもよい。また、エミッタ層５ａがＡｌＧａＡｓ層の場合は、バラスト抵抗層３３はｎ−ＡｌＧａＡｓ層やノンドープＡｌＧａＡｓ層で形成しても良い。他の半導体層は図４（Ｂ）と同様である。
【０１１２】
図６（Ｃ）は、ヘテロ接合をエミッタ−ベース間のｐｎ接合からずらす場合であり、エミッタ層５ａはｎ型ＡｌＧａＡｓ層とする。
【０１１３】
一般的なＨＢＴの構造として、エミッタ層５ａのｎ型ＡｌＧａＡｓ層とベース層４ａのｐ型ＧａＡｓ層の間のエミッタ−ベース間ｐｎ接合が、ヘテロ接合に一致している。この場合において伝導帯の底にバンドスパイクが存在しており、このバンドスパイクがオフセット電圧発生の原因の１つとなっている。バンドスパイクによるオフセット電圧の発生を防ぐため、ベース層４ａ（ｐ型ＧａＡｓ層）とエミッタ層５ａ（ｎ型ＡｌＧａＡｓ層）の間にｎ型ＧａＡｓ層５ａ’を追加することにより、ヘテロ接合位置をベースーエミッタ間のｐｎ接合位置からずらすとよい。また、対称型ＨＢＴ１０１であるため、さらにベース層４ａ（ｐ型ＧａＡｓ層）とコレクタ層３（ｎ型ＡｌＧａＡｓ層）の間ｎ型ＧａＡｓ層３’を追加することによりヘテロ接合位置をベースーコレクタ間のｐｎ接合位置からずらすとよい。この場合ヘテロ接合位置がエミッタ−ベース間のｐｎ接合およびコレクタ−ベース間のｐｎ接合と一致していないためオフセット電圧を非常に小さくすることができる。
【０１１４】
ＨＢＴの原理として、ベースのホールをエミッタ側に注入させないために、ベース層４ａであるＧａＡｓ層よりバンドギャップの大きいＡｌＧａＡｓ層をエミッタ層５ａとして配置する。
【０１１５】
この構造の場合、追加したｎＧａＡｓ層５ａ’とその上に位置するエミッタ層のｎＡｌＧａＡｓ層５ａの接合がヘテロ接合となる。同様に追加したｎＧａＡｓ層３’とその下に位置するコレクタ層のｎＡｌＧａＡｓ層３の接合がヘテロ接合になる。
【０１１６】
また、オフセット電圧以外の非対称性としてオン抵抗ＲｏｎとＲｏｎ’が多少異なる場合がある。原因は構造上のエミッタ寄生抵抗、コレクタ寄生抵抗の違いである。その場合はエミッタ層５ａやコレクタ層３さらにはエミッタコンタクト層６ａやサブコレクタ層２の不純物濃度や厚みを、オン抵抗ＲｏｎとＲｏｎ’が等しくなるように調整するとよい。
【０１１７】
本実施形態では上記の対称型ＨＢＴを単位ＨＢＴ１０１に用い、スイッチ回路装置を構成する。これによりコレクタ−エミッタ間の消費電流が０Ａのスイッチ回路が実現する。さらに対称型ＨＢＴは順トランジスタ動作時のオン抵抗Ｒｏｎと逆トランジスタ動作時のオン抵抗Ｒｏｎ’がほぼ等しいため、高周波信号の振幅においてコレクタ−エミッタ電圧ＶＣＥが正の部分と、コレクタ−エミッタ電圧ＶＣＥが負の部分の切り替え部分において線型性が良いスイッチ回路を得られる。
【０１１８】
ＧａＡｓＭＥＳＦＥＴやＨＥＭＴによるスイッチ回路は、ドレイン−ソース間のバイアスが０Ｖのためドレイン−ソース間の消費電流が０Ａで、高周波信号の振幅においてドレイン−ソース電圧ＶＤＳが正の部分と、ドレイン−ソース電圧ＶＤＳが負の部分の切り替え部分において線型性が良い。つまり本実施形態のスイッチ回路装置は、ＧａＡｓＭＥＳＦＥＴやＨＥＭＴのスイッチ回路装置と同様の長所を有している。さらに、ユニポーラデバイスのＦＥＴよりもバイポーラデバイスのＨＢＴの方が圧倒的にオン抵抗が低く、スイッチ回路を形成する場合、高周波特性が大幅に向上し、チップサイズを大幅に小型化できる。
【０１１９】
図７には、パッドおよび配線の断面図を示す。図７（Ａ）および図７（Ｂ）が図２のｄ−ｄ線断面図であり、図７（Ｃ）が図２のｅ−ｅ線断面図である。
【０１２０】
共通入力端子パッドＩ、第１出力端子パッドＯ１、第１制御端子パッドＣ１（第２スイッチング素子ＳＷ２側も同様）、電源端子パッドＶ、接地端子パッドＧとなるパッドＰおよびゲート配線１２０は、図の如くサブコレクタ層（ｎ＋ＧａＡｓ）層上に設けられている。パッドＰおよびゲート配線１２０は窒化膜５１を介してサブコレクタ層２上に設けられる（図７（Ｂ））か、サブコレクタ層２上に直接設けられ、サブコレクタ層２表面とショットキー接合を形成する（図７（Ａ）、（Ｃ））。  
【０１２１】
そこで、パッドＰおよびゲート配線１２０周辺のアイソレーション対策として、パッドＰおよびゲート配線１２０の周囲に周辺不純物領域１７０（不純物領域２３）を配置する。本実施形態の不純物領域２３は、前述の如く絶縁化領域２０で分離することにより、形成する。
【０１２２】
次に、図８および図９を参照して、本発明の第２の実施形態を示す。
【０１２３】
第２の実施形態は、ロジック回路を設けることにより、１つの制御端子で動作可能なスイッチ回路装置である。
【０１２４】
図８は回路図である。尚、回路図は図１（Ａ）と同様の概要図を示すが、第１および第２スイッチング素子ＳＷ１、ＳＷ２は実際には図１（Ｂ）に示す構成である。
【０１２５】
図８（Ａ）は、ロジック回路として抵抗負荷のインバータ回路４１を接続した場合である。すなわち、抵抗負荷４１１と、ＧａＡｓ  ＭＥＳＦＥＴ４１２（ピンチオフ電圧Ｖｐ＝０Ｖ：エンハンスメント型）を接続点ＣＰにて直列接続し、接続点ＣＰと、例えば第２スイッチング素子ＳＷ２のＦＥＴ２のゲートとを、コントロール抵抗Ｒ２を介して接続する。また、ＭＥＳＦＥＴ４１２のゲートは、１つの制御端子Ｃｔｌに接続する。
【０１２６】
図８（Ｂ）は、ロジック回路としてエンハンスメント型／ディプレッション型ＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）のインバータ回路４１を接続した場合である。すなわち、ディプレッション型ＭＥＳＦＥＴ４１３（ピンチオフ電圧Ｖｐ＝−１Ｖ）のソースおよびゲートと、エンハンスメント型ＭＥＳＦＥＴ４１４（ピンチオフ電圧Ｖｐ＝０Ｖ）のドレインを接続点ＣＰにより直列接続し、接続点ＣＰと、例えばＦＥＴ２のゲートをコントロール抵抗Ｒ２を介して接続する。また、エンハンスメント型ＭＥＳＦＥＴ４１４のゲートを、１つの制御端子Ｃｔｌに接続する。図８の何れも、他の構成要素は第１実施形態と同様であるので、説明は省略する。
【０１２７】
このようにインバータ回路４１を接続することにより、制御端子Ｃｔｌに印加された制御信号が第１スイッチング素子ＳＷ１のＦＥＴ１のゲートに印加され、制御信号の相補信号が第２スイッチング素子ＳＷ２のＦＥＴ２のゲートに印加される。すなわちＳＰＤＴスイッチＭＭＩＣで制御端子を１つにできる。
【０１２８】
ロジック回路４１も、抵抗及び／又はＭＥＳＦＥＴで形成できる。つまりロジック回路を内蔵したスイッチＭＭＩＣを、ＧａＡｓ基板の１チップに全て集積化することができる。
【０１２９】
図９は、図８（Ｂ）に示したエンハンスメント型／ディプレッション型ＤＣＦＬのインバータ回路４１を示す。図９（Ａ）は平面パターン図であり、図９（Ｂ）は図９（Ａ）のｆ−ｆ線断面図である。
【０１３０】
Ｄ型ＦＥＴ４１３は配線金属層よりなる２層目のソース電極１３５ｄとドレイン電極１３６ｄ間に第１ゲート電極１２７が配置される。ソース電極１３５ｄおよびドレイン電極１３６ｄの下方にはオーミック金属層よりなる１層目のソース電極１１５ｄ及びドレイン電極１１６ｄが配置され、二点鎖線で示す分離領域２０により動作領域が分離される。ソース電極１１５ｄおよびドレイン電極１１６ｄは、コンタクト層６ｂｓｄ、６ｂｄｄとそれぞれ接続する。
【０１３１】
第１ゲート電極１２７はソース電極およびドレイン電極間に配置され、動作領域外で２層目のソース電極１３５ｄに接続する。
【０１３２】
Ｅ型ＦＥＴ４１４は配線金属層よりなる２層目のソース電極１３５ｅとドレイン電極１３６ｅが交互に配置され、その間に第２ゲート電極１２８が配置される。
ソース電極１３５ｅおよびドレイン電極１３６ｅの下方にはオーミック金属層よりなる１層目のソース電極１１５ｅ及びドレイン電極１１６ｅが配置される。ソース電極１１５ｅおよびドレイン電極１１６ｅは、コンタクト層６ｂｓｅ、６ｂｄｅとそれぞれ接続する。
【０１３３】
Ｅ型ＦＥＴ４１４の端部の２層目のドレイン電極１３６ｅ（１層目のドレイン電極１１６ｅも同様）はＤ型ＦＥＴ４１３の２層目のソース電極１３５ｄ（１層目のソース電極１１５ｄも同様）と共用している。同様にＥ型ＦＥＴ４１４の端部のドレインコンタクト層６ｂｄｅはＤ型ＦＥＴ４１３のソースコンタクト層６ｂｓｄと共用している。
【０１３４】
断面構造は、図４（Ｃ）に示した単位ＦＥＴ１０２と同様であるが、ゲート金属層（Ｐｔ／Ｍｏ）よりなる第１および第２ゲート電極１２７、１２８のＰｔの蒸着膜厚を異ならせ、チャネル層５ｂへの埋め込み深さを適宜選択し、所定のピンチオフ電圧Ｖｐを実現している。
【０１３５】
図１０は、第３の実施形態を示す回路図概要図である。第３の実施形態は、ＳＰ３Ｔ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｔｈｒｅｅ  Ｔｈｒｏｗ）スイッチＭＭＩＣである。
【０１３６】
ＳＰ３Ｔは、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、第３スイッチング素子ＳＷ３からなる。第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、第３スイッチング素子ＳＷ３は、それぞれＨＢＴを３段直列に接続したＨＢＴ群である。第１スイッチング素子ＳＷ１の一端のコレクタ、第２スイッチング素子ＳＷ２の一端のコレクタ、および第３スイッチング素子ＳＷ３の一端のコレクタが共通入力端子ＩＮに接続する。
【０１３７】
第１スイッチング素子ＳＷ１はＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３を直列に接続したものである。また、ＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３にそれぞれ対応するＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３が設けられる、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３はＭＥＳＦＥＴであり、ソースがそれぞれＨＢＴ１−１、ＨＢＴ１−２、ＨＢＴ１−３のベースに接続している。そして、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３の各ゲートがそれぞれコントロール抵抗Ｒ１１、Ｒ１２、Ｒ１３を介して第１制御端子Ｃｔｌ１に接続する。尚、図１０は図１（Ａ）と同様の回路概要図であり、ＨＢＴ１−１とＦＥＴ１−１の実際の接続は図１（Ｂ）の第１スイッチング素子ＳＷ１で示す接続である。
【０１３８】
同様に、第２スイッチング素子ＳＷ２を構成するＨＢＴ２−１、ＨＢＴ２−２、ＨＢＴ２−３のベースは、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３とそれぞれ接続し、各ゲートがコントロール抵抗Ｒ２１、Ｒ２２、Ｒ２３を介して第２制御端子Ｃｔｌ２に接続する。
【０１３９】
第３スイッチング素子ＳＷ３を構成するＨＢＴ３−１、ＨＢＴ３−２、ＨＢＴ３−３のベースもＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３とそれぞれ接続し、各ゲートがコントロール抵抗Ｒ３１、Ｒ３２、Ｒ３３を介して第３制御端子Ｃｔｌ３に接続する。
【０１４０】
更に、第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２、第３スイッチング素子ＳＷ３の他端の各エミッタが、それぞれ第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３に接続する。
【０１４１】
第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はＨレベルまたはＬレベルであり、Ｈレベルの信号が印加されたＦＥＴがオンしてスイッチング素子のベースに電流を供給する。これにより、スイッチング素子がオンして信号経路を形成し、共通入力端子ＩＮに入力された高周波アナログ信号をオンとなったスイッチング素子に対応する出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｌｔ３の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。また各ＨＢＴのコレクタおよびエミッタとＧＮＤ間の分離素子３０、および各ＦＥＴのドレインとＶＤＤ間の分離素子３０はすべてインダクタを使用している。他の構成要素は、第１実施形態と同様であるので説明は省略する。
【０１４２】
図１０のスイッチ回路装置は、ＨＢＴのオン電圧（ベース−エミッタ間電圧）ＶＢＥが例えば１．６Ｖであり、ＦＥＴのピンチオフ電圧Ｖｐが０Ｖであるため、ＨＢＴのエミッタおよびコレクタの電位より制御端子の電位が１．６Ｖ以上高くなった時点でＦＥＴとＨＢＴが共にオンし始める。従って、制御端子に３Ｖが印加されてオン状態となったスイッチング素子において、分離素子３０はインダクタであるためインダクタを流れるベース電流による電圧ドロップは０Ｖであり、ＨＢＴとＦＥＴは十分オンし、オン側のスイッチング素子のエミッタ−コレクタ間が導通する。一方オフ側は制御端子に０Ｖが印加されているため、１．６Ｖの振幅のパワーに耐えることができる。このとき、ＳＰ３Ｔは３段構成のため、１．６Ｖの振幅は２９．６ｄＢｍのパワーに対応し、ＣＤＭＡ携帯電話用途に十分使用できる。また各ＨＢＴのエミッタ、コレクタ両方をＧＮＤ電位に接続しており、各ＨＢＴのベース電流の引き込みに使用している。尚ＣＤＭＡ携帯電話用スイッチ回路装置などハイパワー用途においてはＨＢＴを駆動するベース電流が大きいため分離素子３０としては、ベース電流が流れることによる電圧ドロップが無いインダクタを使用する。
【０１４３】
尚、本発明の実施形態のＨＢＴ１０１はすべて対称型のため、第１、第２、第３の実施の形態において、ＨＢＴ１０１のエミッタとコレクタを入れ替えても良い。
【図面の簡単な説明】
【０１４４】
【図１】本発明を説明するための（Ａ）回路概要図、（Ｂ）回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための（Ａ）断面図、（Ｂ）斜視図、（Ｃ）斜視図である。
【図５】本発明を説明するための特性図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための回路図である。
【図９】本発明を説明するための（Ａ）平面図および（Ｂ）断面図である。
【図１０】本発明を説明するための回路概要図である。
【図１１】従来の技術を説明するための（Ａ）回路図、（Ｂ）断面図である。
【符号の説明】
【０１４５】
１      ＧａＡｓ基板
２      サブコレクタ層
３      コレクタ層
４ａ      ベース層
５ａ      エミッタ層
６ａ      エミッタコンタクト層
７、１３      コレクタ電極
８      ベース電極
９、１５      エミッタ電極
４ｂ    ｐ型バッファ層
５ｂ      チャネル層
６ｂｓ、６ｂｄ，６ｂｓｅ、６ｂｄｅ、６ｂｓｄ、６ｂｄｄ    コンタクト層
１０、１６    ドレイン電極
１１    ソース電極
１２    ゲート電極
１７    接続配線
２０    分離領域
２３      不純物領域
３０    分離素子
３２    Ｇｒａｄｉｎｇ層
３３    バラスト抵抗層
４１    インバータ回路
５１    窒化膜
１００    単位素子
１０１    単位ＨＢＴ
１０２    単位ＦＥＴ
１１５、１３５、１１５ｅ、１１５ｄ、１３５ｅ、１３５ｄ    ソース電極電極
１１６、１３６、１１６ｅ、１１６ｄ、１３６ｅ、１３６ｄ    ドレイン電極
１２０    ゲート配線
１２７    第１ゲート電極
１２８    第２ゲート電極
１３０    コレクタ配線
１５０    エミッタ配線
１６０    ドレイン配線
４１１    抵抗
４１２    ＭＥＳＦＥＴ
４１３    Ｄ型ＦＥＴ    
４１４    Ｅ型ＦＥＴ
ＣＰ    接続点
ＳＷ１      第１スイッチング素子
ＳＷ２      第２スイッチング素子
ＳＷ３      第３スイッチング素子
ＩＮ      共通入力端子
ＯＵＴ１  第１出力端子
ＯＵＴ２  第２出力端子
ＯＵＴ３  第３出力端子
Ｃｔｌ    制御端子
Ｃｔｌ１  第１制御端子
Ｃｔｌ２  第２制御端子
Ｃｔｌ３  第３制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006278543.tif 000011
【図１０】
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【図１１】
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