(57)【要約】    【課題】  低入力電圧で作動し、しかも短絡電流を任意に設定することができる過電流保護回路を備えた定電圧電源回路を得る。    【解決手段】  振幅の小さい差動増幅回路Ａ２の出力電圧を、ＮＭＯＳトランジスタＭ４及び抵抗Ｒ４からなるインバータ回路で構成した振幅拡張回路によって、接地電圧から入力電圧Ｖｉｎ近傍までの振幅でフルスイングするように振幅拡張を行って、出力トランジスタＭ１を直接制御するＰＭＯＳトランジスタＭ３のゲートに入力するようにした。【選択図】  図１
2006309569.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子に出力する定電圧電源回路において、
制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力電圧に比例した電圧を生成し、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
前記出力端子からの出力電圧が定格電圧であるときの該出力端子から出力される出力電流が所定値以上になると、前記出力トランジスタに対して、該出力電圧を低下させると共に該出力電流を低下させ、前記出力電圧が接地電圧まで低下すると前記出力端子から所定の短絡電流を出力させるように制御する過電流保護回路部と、
を備え、
前記過電流保護回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流を電圧に変換する電流−電圧変換回路と、
前記比例電圧と該電流−電圧変換回路で変換された電圧が対応する入力端にそれぞれ入力された差動増幅回路と、
該差動増幅回路の出力電圧の振幅を、前記入力電圧近傍まで拡張する振幅拡張回路と、
該振幅拡張回路からの出力信号に応じて前記出力トランジスタの動作制御を行う制御回路と、
を備えることを特徴とする定電圧電源回路。
【請求項２】
前記振幅拡張回路は、入力端が前記差動増幅回路の対応する出力端に接続されると共に出力端が前記制御回路に接続されたインバータ回路をなすことを特徴とする請求項１記載の定電圧電源回路。
【請求項３】
前記差動増幅回路は、差動対をなす各トランジスタの負荷としてダイオードをなすように接続された各トランジスタを備え、
前記振幅拡張回路は、
制御電極に前記比例電圧が入力された前記差動対をなす一方のトランジスタと第１カレントミラー回路を形成する第１トランジスタと、
電流−電圧変換回路で変換された電圧が制御電極に入力された前記差動対をなす他方のトランジスタと第２カレントミラー回路を形成する第２トランジスタと、
該第２トランジスタの出力電流を前記第１トランジスタに供給する第３カレントミラー回路と、
を備え、
前記制御回路は、前記第１トランジスタと該第３カレントミラー回路との接続部の電圧に応じて前記出力トランジスタの動作制御を行うことを特徴とする請求項１記載の定電圧電源回路。
【請求項４】
前記差動増幅回路は、前記短絡電流が正の電流値になるように、入力回路にオフセット電圧が設けられることを特徴とする請求項１、２又は３記載の定電圧電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路を備えた定電圧電源回路に関し、特に入力電圧が低い場合でも動作可能なフの字特性を有する過電流保護回路を備えた定電圧電源回路に関する。
【背景技術】
【０００２】
従来、シリーズレギュレータをなす定電圧電源回路の過電流保護回路としては、出力電流が所定の電流値以上になることを防止する電流制限回路と、出力短絡時の出力電流を制限する過電流保護回路が広く使われている。該過電流保護回路は、出力電圧の低下に伴って出力電流も減少するいわゆるフの字特性を有する過電流保護回路である。
図３は、従来の過電流保護回路を備えた定電圧電源回路の例を示した回路図である。
図３において、定電圧電源回路１００は、定電圧回路部１０１及び過電流保護回路部１０２で構成されている。
定電圧回路部１０１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１１１と、誤差増幅回路ＡＭＰと、出力トランジスタＭ１０１と、出力電圧Ｖｏを分圧して出力する抵抗Ｒ１０１，Ｒ１０２とで構成されている。また、過電流保護回路部１０２は、ＰＭＯＳトランジスタＭ１０２、Ｍ１０３、Ｍ１０６、Ｍ１０７とディプレッション型ＮＭＯＳトランジスタＭ１０４，Ｍ１０５、抵抗Ｒ１０３及びバイアス電流源１１２で構成されている。
【０００３】
出力トランジスタＭ１０１の出力電流が所定の過電流保護電流値未満の場合は、電流検出トランジスタＭ１０２のドレイン電流は小さく、抵抗Ｒ１０３の電圧降下が、抵抗Ｒ１０１とＲ１０２の接続部の分圧電圧ＶＦＢにオフセット電圧Ｖｏｆを加えた電圧よりも小さいことから、ディプレッション型ＮＭＯＳトランジスタＭ１０５はオフしている。このため、ディプレッション型ＮＭＯＳトランジスタＭ１０５のドレイン電圧は入力電圧Ｖｉｎに近い電圧となり、ＰＭＯＳトランジスタＭ１０３をオフさせ、過電流保護回路部１０２による過電流保護動作は行われない。
出力トランジスタＭ１０１の出力電流が過電流保護電流値に達すると、抵抗Ｒ１０３による電圧降下が分圧電圧ＶＦＢにオフセット電圧Ｖｏｆを加えた電圧に等しくなる。このため、ディプレッション型ＮＭＯＳトランジスタＭ１０５がオンし、ディプレッション型ＮＭＯＳトランジスタＭ１０５のドレイン電圧は低下して、ＰＭＯＳトランジスタＭ１０３をオンさせる。この結果、出力トランジスタＭ１０１のゲート電圧が引き上げられ、出力トランジスタＭ１０１の出力電流の増加を抑制し、出力電圧Ｖｏを低下させる。
【０００４】
出力電圧Ｖｏが低下すると、ディプレッション型ＮＭＯＳトランジスタＭ１０４のゲート電圧も低下するため、抵抗Ｒ１０３の電圧降下が小さくても過電流保護動作が行われるようになり、出力電圧Ｖｏの低下に伴って出力電流ｉｏも減少する。出力端子ＯＵＴが接地電圧に短絡したときのディプレッション型ＮＭＯＳトランジスタＭ１０５のゲート電圧はオフセット電圧Ｖｏｆと同じ電圧になることから、出力端子ＯＵＴが接地電圧に短絡したときの出力トランジスタＭ１０１からの出力電流である短絡電流は、抵抗Ｒ１０３に流れている電流に、出力トランジスタＭ１０１と電流検出トランジスタＭ１０２との電流比を乗じた電流値となる。すなわち、前記短絡電流の大きさは、オフセット電圧Ｖｏｆの電圧値と抵抗Ｒ１０３の抵抗値によって設定することができる。
【０００５】
しかし、このような過電流保護回路は、差動増幅回路が０Ｖまで動作させるために、該差動増幅回路の入力回路にディプレッション型ＮＭＯＳトランジスタを使用している。ディプレッション型ＮＭＯＳトランジスタはドレイン電流が小さい領域ではゲート電圧がソース電圧よりも小さい。このため、出力短絡時にディプレッション型ＮＭＯＳトランジスタＭ１０４のゲート電圧が０Ｖまで低下してもディプレッション型ＮＭＯＳトランジスタＭ１０４とＭ１０５のソース電圧はある程度の電圧が必要である。このことから、ディプレッション型ＮＭＯＳトランジスタＭ１０５のドレイン電圧は、余り低い電圧まで下がらなかった。
【０００６】
近年、機器の消費電力の低下に伴って、回路の電圧も低下しており、シリーズレギュレータ方式の定電圧電源回路に入力される電圧も、一旦ＤＣ−ＤＣコンバータで降圧するようにして必要最小限の電圧になってきている。更に、入力電圧自体も１.５Ｖ前後の低電圧となり、従来のようにディプレッション型ＮＭＯＳトランジスタを差動増幅回路の入力に使用するとＰＭＯＳトランジスタＭ１０３のゲートを十分に下げることができず、過電流保護回路が働かなくなるという問題が発生していた。
【０００７】
そこで、入力電圧が低い場合にも動作する過電流保護回路の例として、図４のような回路があった（例えば、特許文献１参照。）。なお、図４では、図３と同じもの又は同様のものは同じ符号で示している。
図４において、過電流保護回路は、ＰＭＯＳトランジスタＭ１１２〜Ｍ１１５、ＮＭＯＳトランジスタＭ１１８及び抵抗Ｒ１１３，Ｒ１１４で構成されている。ＰＭＯＳトランジスタＭ１１２は電流検出トランジスタであり、出力トランジスタＭ１０１の出力電流に比例した電流を出力する。
図４における図３との相違点は、差動増幅回路の入力回路にＰＭＯＳトランジスタＭ１１４とＭ１１５を用い、差動増幅回路のバイアス電流を電流検出トランジスタＭ１１２のドレイン電流にしたことである。電流検出トランジスタＭ１１２のドレイン電流はＰＭＯＳトランジスタＭ１１４とＭ１１５で振り分けられ、抵抗Ｒ１１３で電圧に変換されている。
【０００８】
出力トランジスタＭ１０１からの出力電流が所定の過電流保護電流未満である場合は、電流検出トランジスタＭ１１２のドレイン電流はＰＭＯＳトランジスタＭ１１４とＭ１１５に半分ずつ流れる。しかも、該電流が小さいことから、抵抗Ｒ１１３による電圧降下も小さくＮＭＯＳトランジスタＭ１１８はオフしているため、ＰＭＯＳトランジスタＭ１１３もオフして過電流保護動作は行われない。
出力トランジスタＭ１０１からの出力電流が所定の過電流保護電流に達すると、抵抗Ｒ１１３による電圧降下がＮＭＯＳトランジスタＭ１１８のしきい値電圧に達することから、ＮＭＯＳトランジスタＭ１１８はオンする。このため、ＰＭＯＳトランジスタＭ１１３のゲート電圧が低下し、ＰＭＯＳトランジスタＭ１１３もオンし、出力トランジスタＭ１０１のゲート電圧を引き上げて、出力トランジスタＭ１０１の出力電流の増加を抑制し、出力電圧Ｖｏを低下させる。
【０００９】
出力電圧Ｖｏが低下すると、ＰＭＯＳトランジスタＭ１１４のゲート電圧も低下するため、ＰＭＯＳトランジスタＭ１１４に流れる電流が増加して抵抗Ｒ１１３に流れる電流が増加する。この結果、出力電圧Ｖｏの低下に伴って出力トランジスタＭ１０１の出力電流も減少する。
【特許文献１】特開２００４−１１８４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、図４の回路構成では、出力短絡時の出力トランジスタＭ１０１からの出力電流が、最大出力電流の１／２になり、任意の電流値に設定することができないという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、低入力電圧で作動し、しかも短絡電流を任意に設定することができる過電流保護回路を備えた定電圧電源回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る定電圧電源回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子に出力する定電圧電源回路において、
制御電極に入力された信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力電圧に比例した電圧を生成し、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
前記出力端子からの出力電圧が定格電圧であるときの該出力端子から出力される出力電流が所定値以上になると、前記出力トランジスタに対して、該出力電圧を低下させると共に該出力電流を低下させ、前記出力電圧が接地電圧まで低下すると前記出力端子から所定の短絡電流を出力させるように制御する過電流保護回路部と、
を備え、
前記過電流保護回路部は、
制御電極が前記出力トランジスタの制御電極に接続され、電流入力端が前記出力トランジスタと共に前記入力端子に接続された、出力トランジスタから出力される電流に比例した電流を出力する、該出力トランジスタからの出力電流を検出するための電流検出トランジスタと、
該電流検出トランジスタの出力電流を電圧に変換する電流−電圧変換回路と、
前記比例電圧と該電流−電圧変換回路で変換された電圧が対応する入力端にそれぞれ入力された差動増幅回路と、
該差動増幅回路の出力電圧の振幅を、前記入力電圧近傍まで拡張する振幅拡張回路と、
該振幅拡張回路からの出力信号に応じて前記出力トランジスタの動作制御を行う制御回路と、
を備えるものである。
【００１３】
具体的には、前記振幅拡張回路は、入力端が前記差動増幅回路の対応する出力端に接続されると共に出力端が前記制御回路に接続されたインバータ回路をなすようにした。
【００１４】
また、前記差動増幅回路は、差動対をなす各トランジスタの負荷としてダイオードをなすように接続された各トランジスタを備え、
前記振幅拡張回路は、
制御電極に前記比例電圧が入力された前記差動対をなす一方のトランジスタと第１カレントミラー回路を形成する第１トランジスタと、
電流−電圧変換回路で変換された電圧が制御電極に入力された前記差動対をなす他方のトランジスタと第２カレントミラー回路を形成する第２トランジスタと、
該第２トランジスタの出力電流を前記第１トランジスタに供給する第３カレントミラー回路と、
を備え、
前記制御回路は、前記第１トランジスタと該第３カレントミラー回路との接続部の電圧に応じて前記出力トランジスタの動作制御を行うようにした。
【００１５】
また、前記差動増幅回路は、前記短絡電流が正の電流値になるように、入力回路にオフセット電圧が設けられるようにした。
【発明の効果】
【００１６】
本発明の定電圧電源回路によれば、過電流保護回路部の入力段に用いる差動増幅回路の出力電圧を、振幅拡張回路によって接地電圧から入力電圧近傍までの振幅を有するように変換して、出力トランジスタをドライブする制御回路に入力するようにしたことから、入力電圧が低電圧であっても、確実に所定の過電流保護動作を行うことができる。
また、差動増幅回路の入力回路にオフセット電圧を設けたことから、容易に短絡電流を設定することができる。
【発明を実施するための最良の形態】
【００１７】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧電源回路の構成例を示した図である。
図１において、定電圧電源回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏとして出力端子ＯＵＴから出力する。なお、定電圧電源回路１は、１つのＩＣに集積されるようにしてもよい。
定電圧電源回路１は、入力電圧Ｖｉｎを所定の定電圧に変換して出力電圧Ｖｏとして出力端子ＯＵＴから出力する定電圧回路部２と、出力端子ＯＵＴから出力される出力電流ｉｏが所定の過電流保護電流値以上になると、定電圧回路部２に対して出力電圧Ｖｏを低下させながら出力電流ｉｏを低下させる、いわゆるフの字特性を有する過電流保護回路部３とを備えている。
【００１８】
定電圧回路部２は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１１と、出力電圧Ｖｏを分圧して分圧電圧ＶＦＢを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力された信号に応じて出力端子ＯＵＴに出力する電流ｉｏの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う誤差増幅回路Ａ１とを備えている。
また、過電流保護回路部３は、差動増幅回路Ａ２、ＰＭＯＳトランジスタＭ２，Ｍ３、ＮＭＯＳトランジスタＭ４及び抵抗Ｒ３，Ｒ４で構成されている。また、差動増幅回路Ａ２は、ＰＭＯＳトランジスタＭ５，Ｍ６、ＮＭＯＳトランジスタＭ７，Ｍ８及び定電流源１２で構成されている。なお、誤差増幅回路Ａ１、基準電圧発生回路１１及び抵抗Ｒ１，Ｒ２は出力電圧制御部をなし、ＰＭＯＳトランジスタＭ２は電流検出トランジスタを、抵抗Ｒ３は電流−電圧変換回路を、ＮＭＯＳトランジスタＭ４及び抵抗Ｒ４は振幅拡張回路をそれぞれなす。
【００１９】
定電圧回路部２において、入力端子ＩＮと出力端子ＯＵＴとの間には出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧との間には抵抗Ｒ１及びＲ２が直列に接続されている。誤差増幅回路Ａ１において、出力端はＰＭＯＳトランジスタＭ１のゲートに接続され、非反転入力端には分圧電圧ＶＦＢが入力され、反転入力端には基準電圧Ｖｒｅｆが入力されている。
過電流保護回路部３において、ＰＭＯＳトランジスタＭ２のソースは入力端子ＩＮに接続され、ＰＭＯＳトランジスタＭ２のゲートは出力トランジスタＭ１のゲートに接続されている。
【００２０】
ＰＭＯＳトランジスタＭ２のドレインと接地電圧との間には抵抗Ｒ３が接続され、ＰＭＯＳトランジスタＭ２と抵抗Ｒ３との接続部は差動増幅回路Ａ２の一方の入力端をなすＰＭＯＳトランジスタＭ６のゲートに接続されている。また、入力端子ＩＮと接地電圧との間には抵抗Ｒ４とＮＭＯＳトランジスタＭ４が直列に接続されており、差動増幅回路Ａ２の出力端、すなわちＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ７との接続部はＮＭＯＳトランジスタＭ４のゲートに接続され、差動増幅回路Ａ２の他方の入力端には分圧電圧ＶＦＢが入力されている。また、入力端子ＩＮと出力トランジスタＭ１のゲートとの間には、ＰＭＯＳトランジスタＭ３が接続され、ＰＭＯＳトランジスタＭ３のゲートは、抵抗Ｒ４とＮＭＯＳトランジスタＭ４との接続部に接続されている。
【００２１】
差動対をなすＰＭＯＳトランジスタＭ５及びＭ６の各ソースは接続され、該接続部と入力端子との間には定電流源１２が接続されている。また、ＮＭＯＳトランジスタＭ７及びＭ８は、カレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ７及びＭ８の各ゲートは接続され、該接続部がＮＭＯＳトランジスタＭ８のドレインに接続されている。ＮＭＯＳトランジスタＭ７及びＭ８の各ソースはそれぞれ接地電圧に接続され、ＮＭＯＳトランジスタＭ７のドレインはＰＭＯＳトランジスタＭ５のドレインに接続され、該接続部は差動増幅回路Ａ２の出力端をなし、ＮＭＯＳトランジスタＭ４のゲートに接続されている。また、ＮＭＯＳトランジスタＭ８のドレインはＰＭＯＳトランジスタＭ６のドレインに接続されている。ＰＭＯＳトランジスタＭ５のソースに付加されている電圧Ｖｏｆは、ＰＭＯＳトランジスタＭ４とＭ５の差動対のオフセット電圧を表している。オフセット電圧Ｖｏｆの作り方は、ＰＭＯＳトランジスタＭ５とＭ６の素子サイズを変える等、多くの方式が知られており、いずれの方式を採用してもよい。
【００２２】
このような構成において、誤差増幅回路Ａ１は、入力された分圧電圧ＶＦＢが基準電圧Ｖｒｅｆになるように、出力トランジスタＭ１の動作を制御する。
出力電流ｉｏが所定の過電流保護電流値未満の場合は、電流検出トランジスタＭ２のドレイン電流は小さく、抵抗Ｒ３における電圧降下が分圧電圧ＶＦＢにオフセット電圧Ｖｏｆを加えた電圧よりも小さいことから、ＰＭＯＳトランジスタＭ６がオンし、ＰＭＯＳトランジスタＭ５がオフして、ＰＭＯＳトランジスタＭ５のドレイン電圧はほぼ接地電圧となる。このため、ＮＭＯＳトランジスタＭ４はオフし、ＮＭＯＳトランジスタＭ４のドレイン電圧、すなわちＰＭＯＳトランジスタＭ３のゲート電圧はほぼ入力電圧Ｖｉｎに等しくなることから、ＰＭＯＳトランジスタＭ３はオフして過電流保護動作は行われない。
【００２３】
次に、出力電流ｉｏが前記過電流保護電流値以上になると、抵抗Ｒ３の電圧降下が、分圧電圧ＶＦＢにオフセット電圧Ｖｏｆを加えた電圧と等しくなる。このため、ＰＭＯＳトランジスタＭ５のドレイン電圧は上昇し、ＮＭＯＳトランジスタＭ４をオンさせる。ＮＭＯＳトランジスタＭ４のソースは接地されていることから、ＮＭＯＳトランジスタＭ４のドレイン電圧はほぼ接地電圧まで低下することができる。このことから、入力電圧Ｖｉｎが小さい場合でもＰＭＯＳトランジスタＭ３を十分オンさせることができる。ＰＭＯＳトランジスタＭ３がオンすると、出力トランジスタＭ１のゲート電圧を低下させ、出力電流ｉｏの増加を抑制して出力電圧Ｖｏを低下させる。
【００２４】
出力電圧Ｖｏが低下すると、ＰＭＯＳトランジスタＭ５のゲート電圧も低下するため、抵抗Ｒ３の電圧降下が小さくても過電流保護機能が働くようになる。このため、出力電圧Ｖｏの低下に伴って出力電流ｉｏも減少する。出力端子ＯＵＴが接地電圧に短絡したときのＰＭＯＳトランジスタＭ６のゲート電圧はオフセット電圧Ｖｏｆと同じ電圧になる。出力短絡時の出力電流ｉｏは、抵抗Ｒ３に流れている電流に、出力トランジスタＭ１と電流検出トランジスタＭ２との電流比を乗じた電流値となる。すなわち、オフセット電圧Ｖｏｆの電圧と抵抗Ｒ３の抵抗値によって短絡電流の大きさを設定することができる。
【００２５】
更に、差動増幅回路Ａ２の出力電圧であるＰＭＯＳトランジスタＭ５のドレイン電圧の振幅を、前記したようにＮＭＯＳトランジスタＭ４及び抵抗Ｒ４で構成したインバータ回路により接地電圧から入力電圧Ｖｉｎまで振幅拡張を行ったため、入力電圧Ｖｉｎが小さい場合でもＰＭＯＳトランジスタＭ３のオン／オフ制御が可能となり、出力トランジスタＭ１を制御して過電流保護動作を行うことができるようになった。なお、図１ではＮＭＯＳトランジスタＭ４の負荷を抵抗Ｒ４で構成してあるが、抵抗Ｒ４の代わりに定電流源を使用してもよい。
【００２６】
このように、本第１の実施の形態における定電圧電源回路は、振幅の小さい差動増幅回路Ａ２の出力電圧を、ＮＭＯＳトランジスタＭ４及び抵抗Ｒ４からなるインバータ回路で構成した振幅拡張回路によって、接地電圧から入力電圧Ｖｉｎ近傍までの振幅でフルスイングするように振幅拡張を行って、出力トランジスタＭ１を直接制御するＰＭＯＳトランジスタＭ３のゲートに入力するようにした。このことから、入力電圧Ｖｉｎが小さい場合でも、ＰＭＯＳトランジスタＭ３のオン／オフ制御が可能となり、出力トランジスタＭ１を制御して過電流保護動作を行うことができる。
【００２７】
第２の実施の形態．
図２は、本発明の第２の実施の形態における定電圧電源回路の例を示した回路図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１の抵抗Ｒ４をなくし、ＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ１０，Ｍ１１を追加し、ＮＭＯＳトランジスタＭ７とＭ４がカレントミラー回路を、ＮＭＯＳトランジスタＭ８とＭ９がカレントミラー回路をそれぞれ形成したことにある。これに伴って、図１の過電流保護回路部３を過電流保護回路部３ａに、図１の定電圧電源回路１を定電圧電源回路１ａにそれぞれした。
【００２８】
図２において、定電圧電源回路１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏとして出力端子ＯＵＴから出力する。なお、定電圧電源回路１ａは、１つのＩＣに集積されるようにしてもよい。
定電圧電源回路１ａは、定電圧回路部２と、出力端子ＯＵＴから出力される出力電流ｉｏが所定の過電流保護電流値以上になると、定電圧回路部２に対して出力電圧Ｖｏを低下させながら出力電流ｉｏを低下させる、いわゆるフの字特性を有する過電流保護回路部３ａとを備えている。
【００２９】
過電流保護回路部３ａは、差動増幅回路Ａ２ａ、ＰＭＯＳトランジスタＭ２，Ｍ３，Ｍ１０，Ｍ１１、ＮＭＯＳトランジスタＭ４，Ｍ９及び抵抗Ｒ３で構成されている。また、差動増幅回路Ａ２ａは、ＰＭＯＳトランジスタＭ５，Ｍ６、ＮＭＯＳトランジスタＭ７，Ｍ８及び定電流源１２で構成されている。なお、ＮＭＯＳトランジスタＭ４は第１トランジスタを、ＮＭＯＳトランジスタＭ９は第２トランジスタを、ＮＭＯＳトランジスタＭ７及びＭ４は第１カレントミラー回路を、ＮＭＯＳトランジスタＭ８及びＭ９は第２カレントミラー回路を、ＰＭＯＳトランジスタＭ１０及びＭ１１は第３カレントミラー回路をそれぞれなす。
【００３０】
過電流保護回路部３ａにおいて、差動対をなすＰＭＯＳトランジスタＭ５及びＭ６の各ソースは接続され、該接続部と入力端子との間には定電流源１２が接続されている。また、ＰＭＯＳトランジスタＭ５のドレインと接地電圧との間にＮＭＯＳトランジスタＭ７が接続され、ＮＭＯＳトランジスタＭ７は、ゲートがドレインに接続されてダイオードを形成している。同様に、ＰＭＯＳトランジスタＭ６のドレインと接地電圧との間にＮＭＯＳトランジスタＭ８が接続され、ＮＭＯＳトランジスタＭ８は、ゲートがドレインに接続されてダイオードを形成している。
【００３１】
ＰＭＯＳトランジスタＭ５のドレインとＮＭＯＳトランジスタＭ７のドレインとの接続部は、差動増幅回路Ａ２ａの一方の出力端をなしＮＭＯＳトランジスタＭ４のゲートに接続されている。また、ＰＭＯＳトランジスタＭ６のドレインとＮＭＯＳトランジスタＭ８のドレインとの接続部は、差動増幅回路Ａ２ａの他方の出力端をなしＮＭＯＳトランジスタＭ９のゲートに接続されている。入力端子ＩＮと接地電圧との間には、ＰＭＯＳトランジスタＭ１０とＮＭＯＳトランジスタＭ４が直列に接続されると共に、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ９が直列に接続されている。ＰＭＯＳトランジスタＭ１０及びＭ１１はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ１０及びＭ１１の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ１１のドレインに接続されている。また、ＰＭＯＳトランジスタＭ１０とＮＭＯＳトランジスタＭ４との接続部はＰＭＯＳトランジスタＭ３のゲートに接続されている。
【００３２】
このような構成において、出力電流ｉｏが所定の過電流保護電流値未満の場合は、電流検出トランジスタＭ２のドレイン電流は小さく、抵抗Ｒ３における電圧降下が分圧電圧ＶＦＢにオフセット電圧Ｖｏｆを加えた電圧よりも小さいことから、ＰＭＯＳトランジスタＭ６がオンし、ＰＭＯＳトランジスタＭ５がオフして、定電流源１２から供給されるバイアス電流ｉｂはすべてＰＭＯＳトランジスタＭ５のドレイン電流になる。ＰＭＯＳトランジスタＭ５のドレイン電流はＮＭＯＳトランジスタＭ７を介してＮＭＯＳトランジスタＭ４のドレイン電流になり、ＰＭＯＳトランジスタＭ６のドレイン電流はＮＭＯＳトランジスタＭ８を介してＮＭＯＳトランジスタＭ９のドレイン電流になる。すなわち、ＮＭＯＳトランジスタＭ９のドレイン電流が大きく、ＮＭＯＳトランジスタＭ４のドレイン電流はほとんど流れないことから、ＮＭＯＳトランジスタＭ４のドレイン電圧はほぼ入力電圧Ｖｉｎになる。この結果、ＰＭＯＳトランジスタＭ３はオフして過電流保護動作は行われない。
【００３３】
次に、出力電流ｉｏが前記過電流保護電流値以上になると、抵抗Ｒ３の電圧降下が、分圧電圧ＶＦＢにオフセット電圧Ｖｏｆを加えた電圧と等しくなる。このため、ＰＭＯＳトランジスタＭ５のドレイン電流が増加し、ＰＭＯＳトランジスタＭ５のドレイン電圧が低下する。この結果、ＮＭＯＳトランジスタＭ４のドレイン電流が増加し、ＮＭＯＳトランジスタＭ４のドレイン電圧が低下する。ＮＭＯＳトランジスタＭ４のソースは接地されていることから、ＮＭＯＳトランジスタＭ４のドレイン電圧はほぼ接地電圧まで低下することができ、入力電圧が小さい場合でもＰＭＯＳトランジスタＭ３を十分オンさせることができる。ＰＭＯＳトランジスタＭ３がオンすると、出力トランジスタＭ１のゲート電圧を引き上げ、出力電流ｉｏの増加を抑制し、出力電圧Ｖｏを低下させる。出力電圧Ｖｏが低下するとＰＭＯＳトランジスタＭ５のゲート電圧も低下するため、抵抗Ｒ３の電圧降下が小さくても過電流保護機能が作動するようになり、出力電圧Ｖｏの低下に伴って出力電流ｉｏも減少する。なお、出力電圧Ｖｏが０Ｖになったときの出力電流、すなわち短絡電流は図１の場合と同様である。
【００３４】
このように、本第２の実施の形態における定電圧電源回路は、振幅の小さい差動増幅回路Ａ２の出力電圧を、ＮＭＯＳトランジスタＭ４，Ｍ９及びＰＭＯＳトランジスタＭ１０，Ｍ１１で構成した振幅拡張回路によって、接地電圧から入力電圧Ｖｉｎ近傍までの振幅でフルスイングするように振幅拡張を行って、出力トランジスタＭ１を直接制御するＰＭＯＳトランジスタＭ３のゲートに入力するようにした。このことから、入力電圧Ｖｉｎが小さい場合でも、ＰＭＯＳトランジスタＭ３のオン／オフ制御が可能となり、出力トランジスタＭ１を制御して過電流保護回路を作動させることができる。
【００３５】
なお、前記第２の実施の形態の定電圧電源回路は、前記第１の実施の形態と比較して、過電流保護回路の利得を低く抑えることができるため、回路の安定性が高く、簡単な位相補償回路で安定して動作させることができる。
また、前記第１及び第２の各実施の形態では、ＰＭＯＳトランジスタＭ５のゲートに分圧電圧ＶＦＢを入力するようにしたが、ＰＭＯＳトランジスタＭ５のゲートには、出力電圧Ｖｏに比例した電圧が入力されるようにすればよく、抵抗Ｒ１と抵抗Ｒ２の分圧回路以外に、別途出力電圧Ｖｏに比例する電圧を生成する回路を設け、該比例電圧をＰＭＯＳトランジスタＭ５のゲートに入力するようにしてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施の形態における定電圧電源回路の構成例を示した図である。
【図２】本発明の第２の実施の形態における定電圧電源回路の構成例を示した図である。
【図３】従来の過電流保護回路を備えた定電圧電源回路の例を示した回路図である。
【図４】従来の過電流保護回路を備えた定電圧電源回路の他の例を示した回路図である。
【符号の説明】
【００３７】
１，１ａ  定電圧電源回路
２  定電圧回路部
３，３ａ  過電流保護回路部
１１  基準電圧発生回路
１２  定電流源
Ａ１  誤差増幅回路
Ａ２  差動増幅回路
Ｍ１  出力トランジスタ
Ｒ１〜Ｒ４  抵抗
Ｍ２，Ｍ３，Ｍ５，Ｍ６，Ｍ１０，Ｍ１１  ＰＭＯＳトランジスタ
Ｍ４，Ｍ７〜Ｍ９  ＮＭＯＳトランジスタ
ＩＮ  入力端子
ＯＵＴ  出力端子
【図１】
2006309569.tif 000003
【図２】
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【図３】
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【図４】
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