(57)【要約】【課題】  プロセスばらつきにより生じる不具合を回避可能な半導体記憶装置を提供する。【解決手段】  複数のビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬｎ，ＢＬｎｂに対して電位を設定する複数の電位設定回路１１ａ〜１１ｋ、テスト時において、複数の電位設定回路１１ａ〜１１ｋを活性化するか否かそれぞれ制御する複数の活性化制御信号ＧＣ１〜ＧＣｋを外部から受け取り、複数の活性化制御信号ＧＣ１〜ＧＣｋを複数の電位設定回路１１ａ〜１１ｋに供給する第１レジスタ２ａ、及び通常動作時において、第１レジスタ２ａを介して複数の電位設定回路１１ａ〜１１ｋに複数の活性化制御信号ＧＣ１〜ＧＣｋを供給する第１ヒューズ回路を備える。【選択図】  図１
2006139849.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線対に対して電位を設定する複数の電位設定回路と、
テスト時において、前記複数の電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を外部から受け取り、前記複数の活性化制御信号を前記複数の電位設定回路に供給する第１レジスタと、
通常動作時において、前記第１レジスタを介して前記複数の電位設定回路に前記複数の活性化制御信号を供給する第１ヒューズ回路
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記複数のビット線対をイコライズする複数のイコライズ回路と、
前記複数のイコライズ回路をそれぞれ制御する複数のイコライズ制御回路と、
前記テスト時において、前記複数のイコライズ制御回路を動作させるか否かそれぞれ制御する複数のイコライズイネーブル信号を外部から受け取り、前記複数のイコライズイネーブル信号を前記複数のイコライズ制御回路に供給する第２レジスタと、
前記通常動作時において、前記第２レジスタを介して前記複数のイコライズ制御回路に前記複数のイコライズイネーブル信号を供給する第２ヒューズ回路
とを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のビット線対及びダミービット線と、
前記複数のビット線対に対して電位を設定する複数の電位設定回路と、
前記ダミービット線対に対して電位を設定する複数のダミー電位設定回路と、
前記ダミービット線対の一方のダミービット線にローレベルの電位を供給するダミーメモリセルアレイと、
前記ローレベルの電位と基準電位との電位差を検出する第１ダミーセンスアンプと、
前記第１ダミーセンスアンプの出力信号に応じて、前記複数の電位設定回路及び前記複数のダミー電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を生成するＢＩＳＴ回路
とを備えることを特徴とする半導体記憶装置。
【請求項４】
前記複数のビット線対をイコライズする複数のイコライズ回路と、
前記ダミービット線対をイコライズする複数のダミーイコライズ回路と、
前記複数のイコライズ回路及び前記複数のダミーイコライズ回路を制御する複数のイコライズ制御回路と、
前記ダミービット線対の電位差を検出する第２ダミーセンスアンプ
とを更に備え、前記ＢＩＳＴ回路は、前記第２ダミーセンスアンプの出力信号に応じて、前記複数のイコライズ制御回路を動作させるか否かそれぞれ制御する複数のイコライズイネーブル信号を更に生成することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
入力データを記憶する不揮発性メモリと、前記不揮発性メモリのバッファとして用いられるＳＲＡＭと、前記不揮発性メモリ及び前記ＳＲＡＭを制御するコントローラとを具備する半導体記憶装置であって、
前記ＳＲＡＭは、複数のビット線対に対して電位を設定する複数の電位設定回路を備え、前記コントローラは、
テスト時において、前記複数の電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を外部から受け取り、前記複数の活性化制御信号を前記複数の電位設定回路に供給する第１レジスタと、
通常動作時において、前記第１レジスタを介して前記複数の電位設定回路に前記複数の活性化制御信号を供給する第１ヒューズ回路
とを備えることを特徴とする半導体記憶装置。
【請求項６】
前記コントローラは、
前記不揮発性メモリの初期設定データを保持する複数のパラメータレジスタと、
前記入力データから前記テストの実行を指示するコマンドを検出するコマンドデコーダと、
前記テストの実行を指示するコマンドが検出された場合、前記入力データに応じて前記複数のパラメータレジスタ及び前記第１レジスタからいずれか１つを選択するアドレスデコーダ
とを更に備え、前記第１レジスタは、前記アドレスデコーダにより選択された場合に前記入力データを前記複数の活性化制御信号として保持して前記複数の電位設定回路に供給することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
入力データを記憶する不揮発性メモリと、前記不揮発性メモリのバッファとして用いられるＳＲＡＭと、前記不揮発性メモリ及び前記ＳＲＡＭを制御するコントローラとを具備する半導体記憶装置であって、
前記ＳＲＡＭは、
複数のビット線対及びダミービット線と、
前記複数のビット線対に対して電位を設定する複数の電位設定回路と、
前記ダミービット線対に対して電位を設定する複数のダミー電位設定回路と、
前記ダミービット線対の一方のダミービット線にローレベルの電位を供給するダミーメモリセルアレイと、
前記ローレベルの電位と基準電位との電位差を検出する第１ダミーセンスアンプ
とを備え、前記コントローラは、前記第１ダミーセンスアンプの出力信号に応じて、前記複数の電位設定回路及び前記複数のダミー電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を生成するＢＩＳＴ回路を備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティックＲＡＭ（ＳＲＡＭ）等の複数のビット線対を具備する半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭにおいては、ロウアドレス及びカラムアドレスで指定されたメモリセルに接続されたビット線対に電位差が生じ、電位差がセンスアンプにより増幅されることにより読み出しが行われる（例えば、特許文献１参照。）。ＳＲＡＭの複数のビット線対のそれぞれには、電位設定回路が接続され、電位設定回路によりビット線対の電位が設定される（例えば、特許文献２参照。）。
【０００３】
近年、電源電圧の低下により動作保証すべき最低の電源電圧値が１Ｖ〜１．５Ｖ程度となり、プロセスばらつきの影響が従来よりも深刻となっている。この結果、ビット線対の電位が不適切となり、読み出し精度の大幅な低下及び他のメモリセルデータの破壊等の不具合が生じる。上述した不具合は、特にＳＲＡＭに最適化されていない混載システムに使用されるＳＲＡＭにおいて発生し易い。
【特許文献１】特開平６−７６５７９号公報
【特許文献２】特開平７−２９６５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、プロセスばらつきにより生じる不具合を回避可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の側面は、（イ）複数のビット線対に対して電位を設定する複数の電位設定回路；（ロ）テスト時において、複数の電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を外部から受け取り、複数の活性化制御信号を複数の電位設定回路に供給する第１レジスタ；（ハ）通常動作時において、第１レジスタを介して複数の電位設定回路に複数の活性化制御信号を供給する第１ヒューズ回路を備える半導体記憶装置であることを要旨とする。
【０００６】
本発明の第２の側面は、（イ）複数のビット線対及びダミービット線；（ロ）複数のビット線対に対して電位を設定する複数の電位設定回路；（ハ）ダミービット線対に対して電位を設定する複数のダミー電位設定回路；（ニ）テスト時にのみ動作してダミービット線対の一方のダミービット線にローレベルの電位を供給するダミーメモリセルアレイ；（ホ）ローレベルの電位と基準電位との電位差を検出する第１ダミーセンスアンプ；（ヘ）第１ダミーセンスアンプの出力信号に応じて、複数の電位設定回路及び複数のダミー電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を生成するＢＩＳＴ回路を備える半導体記憶装置であることを要旨とする。
【０００７】
本発明の第３の側面は、入力データを記憶する不揮発性メモリと、不揮発性メモリのバッファとして用いられるＳＲＡＭと、不揮発性メモリ及びＳＲＡＭを制御するコントローラとを具備する半導体記憶装置であって、ＳＲＡＭは、（イ）複数のビット線対に対して電位を設定する複数の電位設定回路を備え、コントローラは、（ロ）テスト時において、複数の電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を外部から受け取り、複数の活性化制御信号を複数の電位設定回路に供給する第１レジスタ；（ハ）通常動作時において、第１レジスタを介して複数の電位設定回路に複数の活性化制御信号を供給する第１ヒューズ回路とを備える半導体記憶装置であることを要旨とする。
【０００８】
本発明の第４の側面は、入力データを記憶する不揮発性メモリと、不揮発性メモリのバッファとして用いられるＳＲＡＭと、不揮発性メモリ及びＳＲＡＭを制御するコントローラとを具備する半導体記憶装置であって、ＳＲＡＭは、（イ）複数のビット線対及びダミービット線；（ロ）複数のビット線対に対して電位を設定する複数の電位設定回路；（ハ）ダミービット線対に対して電位を設定する複数のダミー電位設定回路；（ニ）ダミービット線対の一方のダミービット線にローレベルの電位を供給するダミーメモリセルアレイ；（ホ）ローレベルの電位と基準電位との電位差を検出する第１ダミーセンスアンプを備え、コントローラは、（ヘ）第１ダミーセンスアンプの出力信号に応じて、複数の電位設定回路及び複数のダミー電位設定回路を活性化するか否かそれぞれ制御する複数の活性化制御信号を生成するＢＩＳＴ回路を備える半導体記憶装置であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、プロセスばらつきにより生じる不具合を回避可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。この第１〜第４の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体記憶装置は、図１に示すように、メモリコア１ａ、ロウデコーダ４、カラムデコーダ５、イコライズ制御回路７、センスアンプ６、第１レジスタ２ａ、及び第１ヒューズ回路３ａを備える。メモリコア１ａは、複数の（第１〜第ｋ）電位設定回路１１ａ〜１１ｋ、複数の（第１〜第ｍ）ワード線ＷＬ１〜ＷＬｍ、複数の（第１〜第ｎ）ビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬｎ，ＢＬｎｂ、メモリセルアレイ１２、イコライズ回路１３、及びカラム選択回路１４を備える（ｋ，ｍ，ｎ；２以上の整数）。第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋは、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂに対して電位を設定する。第１レジスタ２ａは、テスト時において、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋを活性化するか否かそれぞれ制御する第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを外部から受け取り、第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋに供給する。第１ヒューズ回路３ａは、通常動作時において、第１レジスタ２ａを介して第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋに第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを供給する。尚、第１ヒューズ回路３ａとしては、例えばメタルヒューズ又はＲＯＭヒューズ等が使用できる。
【００１２】
また、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋの個数は例えば４個以上である。データ読み出し時においては、外部からロウアドレスＡＤ１及びカラムアドレスＡＤ２がロウデコーダ４及びカラムデコーダ５にそれぞれ供給される。ロウデコーダ４はロウアドレスＡＤ１に応じて第１ワード線ＷＬ１〜第ｍワード線ＷＬｍのいずれかを活性化させる。カラム選択回路１４は、カラムデコーダ５からの第１カラム選択信号Ｃ１，Ｃ１ｂ〜第ｎカラム選択信号Ｃｎ，Ｃｎｂに応じて第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのいずれかを選択する。この結果、メモリセルアレイ１２を構成する複数のメモリセルのいずれかが選択される。センスアンプ６は、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのいずれかに発生した電位差を検出する。
【００１３】
ここで、ビット線電位のハイレベルは、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋが設定する電位により決定される。これに対してビット線電位のローレベルは、活性化された第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋの駆動力の和と選択されたメモリセルの駆動力のバランスが取れる電位で安定する。尚、イコライズ制御回路７は、イコライズパルスＥＱに基づいて、イコライズ回路１３を用いた第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのイコライズ、即ち前回の読み出し時における第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位の状態をキャンセルする。
【００１４】
更に、第１電位設定回路１１ａは、第１レジスタ２ａからの第１活性化制御信号ＧＣ１が例えばローレベル時において、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂに電位を設定する。同様に、第ｋ電位設定回路１１ｋは、第１レジスタ２ａからの第ｋ活性化制御信号ＧＣｋが例えばローレベル時において、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂに電位を設定する。第１電位設定回路１１ａは図２に示すように、例えば、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂにそれぞれ接続された第１負荷トランジスタ対１１１ａ〜第ｎ負荷トランジスタ対１１１ｎを備える。第１負荷トランジスタ対１１１ａは、第１負荷トランジスタＳＴｒ11及び第２負荷トランジスタＳＴｒ11bを備える。図２に示す例においては、第１負荷トランジスタＳＴｒ11及び第２負荷トランジスタＳＴｒ11bとしてｐチャネルのＭＯＳトランジスタ（以下において「ｐＭＯＳトランジスタ」と略記する。）が使用されている。
【００１５】
また、第１負荷トランジスタＳＴｒ11は、第１ビット線ＢＬ１にドレインが接続され、高位電源にソースが接続され、第１レジスタ２ａにゲートが接続される。第２負荷トランジスタＳＴｒ11bは、第１ビット線ＢＬ１ｂにドレインが接続され、高位電源にソースが接続され、第１レジスタ２ａにゲートが接続される。第ｎ負荷トランジスタ対１１１ｎは、第１負荷トランジスタ対１１１ａと同様に構成される。尚、第１電位設定回路１１ａ内のすべての負荷トランジスタ、即ち第１負荷トランジスタＳＴｒ11〜ＳＴｒ1n及び第２負荷トランジスタＳＴｒ11b〜ＳＴｒ1nbのそれぞれの駆動力、即ちゲート幅Ｗ及びゲート長Ｌは等しく設計される。
【００１６】
図２に示す第２電位設定回路１１ｂ〜第ｋ電位設定回路１１ｋは、第１電位設定回路１１ａと同様に構成される。第２電位設定回路１１ｂ〜第ｋ電位設定回路１１ｋのそれぞれの駆動力は、第１電位設定回路１１ａの駆動力と等しく設計される。或いは、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋは、それぞれ異なる駆動力に設計される。
【００１７】
更に、メモリセルアレイ１２は図３に示すように、マトリクス状に配置されたメモリセルＭＣ11〜メモリセルＭＣmnを備える。メモリセルＭＣ11は、第１ビット線対ＢＬ１，ＢＬ１ｂ及び第１ワード線ＷＬ１に接続される。メモリセルＭＣ1nは、第ｎビット線対ＢＬｎ，ＢＬｎｂ及び第１ワード線ＷＬ１に接続される。メモリセルＭＣm1は、第１ビット線対ＢＬ１，ＢＬ１ｂ及び第ｍワード線ＷＬｍに接続される。同様にメモリセルＭＣmnは、第ｎビット線対ＢＬｎ，ＢＬｎｂ及び第ｍワード線ＷＬｍに接続される。
【００１８】
またメモリセルＭＣ11は、例えば、第１メモリセルトランジスタＣＴｒ11、第２メモリセルトランジスタＣＴｒ11b、第１インバータ１２１、及び第２インバータ１２２を備える。図３に示す例においては、第１メモリセルトランジスタＣＴｒ11、第２メモリセルトランジスタＣＴｒ11bとしてｎチャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」と略記する。）が使用されている。
【００１９】
第１メモリセルトランジスタＣＴｒ11は、第１ビット線ＢＬ１にドレインが接続され、第１ワード線ＷＬ１にゲートが接続され、第１インバータ１２１の入力及び第２インバータ１２２の出力にソースが接続される。第２メモリセルトランジスタＣＴｒ11bは、第１ビット線ＢＬ１ｂにドレインが接続され、第１ワード線ＷＬ１にゲートが接続され、第１インバータ１２１の出力及び第２インバータ１２２の入力にソースが接続される。メモリセルＭＣ1n、ＭＣm1、及びＭＣmnは、メモリセルＭＣ11と同様に構成される。
【００２０】
また、イコライズ回路１３は図４に示すように、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂにそれぞれ接続された第１ビット線イコライズ回路１３００ａ〜第ｎビット線イコライズ回路１３００ｎを備える。第１ビット線イコライズ回路１３００ａは、例えば、第１イコライズトランジスタＥＱＴｒ1、第２イコライズトランジスタＥＱＴｒ1b、及び第３イコライズトランジスタＥＱＴｒ11を備える。図４に示す例においては、第１イコライズトランジスタＥＱＴｒ1、第２イコライズトランジスタＥＱＴｒ1b、及び第３イコライズトランジスタＥＱＴｒ11のそれぞれとしてｐＭＯＳトランジスタが使用されている。
【００２１】
第１イコライズトランジスタＥＱＴｒ1は、高位電源にソースが接続され、イコライズ制御回路７にゲートが接続され、第１ビット線ＢＬ１にドレインが接続される。第２イコライズトランジスタＥＱＴｒ1bは、高位電源にソースが接続され、イコライズ制御回路７にゲートが接続され、第１ビット線ＢＬ１ｂにドレインが接続される。第３イコライズトランジスタＥＱＴｒ1は、第１ビット線ＢＬ１にソースが接続され、イコライズ制御回路７にゲートが接続され、第１ビット線ＢＬ１ｂにドレインが接続される。第ｎビット線イコライズ回路１３００ｎは、第１ビット線イコライズ回路１３００ａと同様に構成される。
【００２２】
更に、カラム選択回路１４は、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂにそれぞれ接続された第１スイッチ回路１４ａ〜第ｎスイッチ回路１４ｎを備える。第１スイッチ回路１４ａは、第１スイッチングトランジスタＳＷＴｒ1、第２スイッチングトランジスタＳＷＴｒ11、第３スイッチングトランジスタＳＷＴｒ1b、及び第４スイッチングトランジスタＳＷＴｒ11bを備える。図４に示す例においては、第１スイッチングトランジスタＳＷＴｒ1及び第４スイッチングトランジスタＳＷＴｒ11bとしてｎＭＯＳトランジスタが使用されている。一方、第２スイッチングトランジスタＳＷＴｒ11及び第３スイッチングトランジスタＳＷＴｒ1bとしてｐＭＯＳトランジスタが使用されている。
【００２３】
ここで、第１スイッチングトランジスタＳＷＴｒ1及び第２スイッチングトランジスタＳＷＴｒ11によりトランスファゲートが構成される。同様に、第３スイッチングトランジスタＳＷＴｒ1b及び第４スイッチングトランジスタＳＷＴｒ11bによりトランスファゲートが構成される。よって、第１カラム選択信号Ｃ１がハイレベル且つ第１反転カラム選択信号Ｃ１ｂがローレベル時において、第１ビット線対ＢＬ１,ＢＬ１ｂ及びセンスアンプ６間が導通状態となる。尚、第ｎスイッチ回路１４ｎは、第１スイッチ１４回路ａと同様に構成される。
【００２４】
また、図３に示すメモリセルＭＣ11において、第１インバータ１２１は図５に示すように、例えば、第１インバータ用トランジスタＩＮＶＴｒ1及び第２インバータ用トランジスタＩＮＶＴｒ2を備える。即ち、第１インバータ用トランジスタＩＮＶＴｒ1及び第２インバータ用トランジスタＩＮＶＴｒ2によりＣＭＯＳインバータが構成されている。第２インバータ１２２は、第１インバータ１２１と同様に構成される。
【００２５】
更に、図２に示す第１負荷トランジスタＳＴｒ11〜ＳＴｒ1n及び第２負荷トランジスタＳＴｒ11b〜ＳＴｒ1nbのそれぞれがｐＭＯＳトランジスタである場合、通常、図６に示すようなドレイン電位Ｖｄ−ドレイン電流Ｉｄ特性を有する。これに対して、図５に示す第１メモリセルトランジスタＣＴｒ11、第２メモリセルトランジスタＣＴｒ11b、第２インバータ用トランジスタＩＮＶＴｒ2及びＩＮＶＴｒ4のそれぞれがｎＭＯＳトランジスタである場合、通常、図７に示すようなドレイン電位Ｖｄ−ドレイン電流Ｉｄ特性を有する。
【００２６】
一例として、図５に示す第１ワード線ＷＬ１が活性化時に、ノードｎ１の電位がローレベルであり、ノードｎ２の電位がハイレベルである場合、第１ビット線ＢＬ１の電位はローレベルとなり、第１ビット線ＢＬ１ｂの電位はハイレベルとなる。この場合、第１インバータ１２１の第１インバータ用トランジスタＩＮＶＴｒ1及び第２インバータ１２２の第２インバータ用トランジスタＩＮＶＴｒ4はオン状態である。一方、第１インバータ１２１の第２インバータ用トランジスタＩＮＶＴｒ2及び第２インバータ１２２の第１インバータ用トランジスタＩＮＶＴｒ3はオフ状態である。
【００２７】
更に、図２に示す第１電位設定回路１１ａのみが活性化されていると仮定すると、第１ビット線ＢＬ１のローレベルの電位は、図２に示す第１負荷トランジスタＳＴｒ11の駆動力と、図５に示す第１メモリセルトランジスタＣＴｒ11及び第２インバータ１２２の第２インバータ用トランジスタＩＮＶＴｒ4の駆動力によって決定される。
【００２８】
しかしながら、プロセスばらつきにより、図２に示す第１負荷トランジスタＳＴｒ11の駆動力と、図５に示す第１メモリセルトランジスタＣＴｒ11及び第２インバータ１２２の第２インバータ用トランジスタＩＮＶＴｒ4の駆動力に設計値との大きな誤差が生じる可能性が有る。各ｐＭＯＳトランジスタ及び各ｎＭＯＳトランジスタはイオン注入工程等において一部異なる製造工程で閾値電圧Ｖｔｈが決定されるためである。或いは、各ｐＭＯＳトランジスタ及び各ｎＭＯＳトランジスタのゲート幅Ｗ、ゲート長Ｌ、ゲート酸化膜厚、又はゲート不純物密度等が変動する。この結果、各ｐＭＯＳトランジスタ及び各ｎＭＯＳトランジスタの駆動力のアンバランスが発生する。尚、図１に示す半導体記憶装置内の各ｎＭＯＳトランジスタ及び各ｐＭＯＳトランジスタ間の特性の誤差は、無視し得るものとする。
【００２９】
図８に示すように、各ｐＭＯＳトランジスタの駆動力が２０％程度上昇し、各ｎＭＯＳトランジスタの駆動力が２０％程度低下した場合、ビット線のローレベルの電位は高位電源の電圧値Ｖｄｄ近傍まで上昇する。この結果、図１に示す第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂに生じる電位差が大幅に減少し、センスアンプ６による読み出しが困難となる、或いは読み出しが大きく遅れることとなる。
【００３０】
一方、図９に示すように、各ｐＭＯＳトランジスタの駆動力が２０％程度低下し、各ｎＭＯＳトランジスタの駆動力が２０％程度上昇した場合、ビット線ローレベルは低位電源の電圧値Ｖｓｓ近傍まで低下する。第１ビット線対ＢＬ１，ＢＬ１ｂの電位差が大幅に増加し、書き込み時の電位差に相当するため、ワードラインが多重選択状態になる場合、他アドレスのメモリセルのデータが破壊される。或いは、連続読み出し時に十分なイコライズができず、次の読み出しが阻害される。
【００３１】
よって、図１に示す第１レジスタ２ａ及び第１ヒューズ回路３ａを用いて、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋのそれぞれについて活性化するか否か制御することにより、ビット線電位の最適化を行うことができる。即ち、各ｐＭＯＳトランジスタ及び各ｎＭＯＳトランジスタの駆動力が図８に示す関係に有る場合、第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋにより、例えば第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋを活性化させる個数を減少させる。或いは、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋがそれぞれ異なる駆動力に設計されている場合、第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋにより、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋの内、駆動力の小さい電位設定回路を選択的に活性化させる。
【００３２】
一方、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの駆動力が図９に示す関係に有る場合、第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋにより、例えば第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋを活性化させる個数を増加させる。或いは、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋがそれぞれ異なる駆動力に設計されている場合、第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋにより、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋの内、駆動力の大きい電位設定回路を選択的に活性化させる。
【００３３】
次に図１を用いて、第１の実施の形態に係る半導体記憶装置の動作を説明する。
【００３４】
（イ）テスト時において、第１レジスタ２ａは、外部からの第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを保持して第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋに供給する。この結果、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのそれぞれに電位が設定される。
【００３５】
（ロ）第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのそれぞれに電位が設定されると、外部からロウアドレスＡＤ１及びカラムアドレスＡＤ２をロウデコーダ４及びカラムデコーダ５にそれぞれ供給することにより、メモリセルアレイ１２を構成する複数のメモリセルのいずれかからデータが読み出される。ここで、メモリセルアレイ１２からデータを読み出す際の読み出し速度及び次の読み出しへの干渉の有無等が確認される。
【００３６】
（ハ）上述した（イ）〜（ロ）の動作を複数回繰り返すことにより、最適な第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋの組み合わせが確認できる。最適な第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋの組み合わせが確認されると、第１ヒューズ回路３ａに第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋの組み合わせがプログラムされる。
【００３７】
（ニ）通常動作時において、第１ヒューズ回路３ａは、プログラムされた第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを第１レジスタ２ａを介して第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋに供給する。
【００３８】
このように、第１の実施の形態に係る半導体記憶装置によれば、テスト時に任意の第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋを活性化し、読み出し速度及び次の読み出しへの干渉の有無を確認し、最適な第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位を判定できる。確認結果に基づいて第１ヒューズ回路３ａに第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋの組み合わせをプログラムすることにより、通常動作時においても最適化された第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位を維持できる。
【００３９】
（第１の実施の形態の第１の変形例）
本発明の第１の実施の形態の第１の変形例に係る半導体記憶装置は、図１０に示すように、メモリコア１ｂが、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂに接続された複数の（第１〜第ｓ）イコライズ回路１３ａ〜１３ｓを備える点が図１と異なる。また、第１イコライズ回路１３ａ〜第ｓイコライズ回路１３ｓには、第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓがそれぞれ接続される。第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓには第２レジスタ２ｂが接続され、第２レジスタ２ｂには第２ヒューズ回路３ｂが接続される。
【００４０】
更に、第１イコライズ回路１３ａ〜第ｓイコライズ回路１３ｓは、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂをイコライズする。第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓは、第１イコライズ回路１３ａ〜第ｓイコライズ回路１３ｓをそれぞれ制御する。第２レジスタ２ｂはテスト時において、第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓを動作させるか否かそれぞれ制御する第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓ外部から受け取り、第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓに供給する。第２ヒューズ回路３ｂは、通常動作時において、第２レジスタ２ｂを介して第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓに第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓを供給する。
【００４１】
図１０に示す半導体記憶装置によれば、テスト時において、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位を最適化できると共に、第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓの動作数を変化させてメモリコア１ｂのイコライズ能力を最適化できる。第２ヒューズ回路３ｂに第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓの組み合わせをプログラムすることにより、通常動作時であっても、最適化されたメモリコア１ｂのイコライズ能力を維持できる。この結果、イコライズ動作時に消費される電力の削減及び読み出し速度の向上が達成される。
【００４２】
（第１の実施の形態の第２の変形例）
本発明の第１の実施の形態の第２の変形例に係る半導体記憶装置として、図１１に示すように、図１０に示す第１レジスタ２ａと第２レジスタ２ｂ、及び第１ヒューズ回路３ａと第２ヒューズ回路３ｂを共通化する構成でも良い。図１０に示す第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋ及び第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓは、第１レジスタ２０ａに接続される。
【００４３】
また、第１レジスタ２０ａは、テスト時において、第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓを外部から受け取り、第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓに供給する。第１ヒューズ回路３０ａは、通常動作時において、第１レジスタ２０ａを介して第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓに第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓを供給する。
【００４４】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体記憶装置は、図１２に示すように、ダミーメモリコア１０ａ、第１ダミーセンスアンプ６１、及び組み込み自己テスト（ＢＩＳＴ）回路８ａを更に備える点が図１と異なる。更に、図１２に示す半導体記憶装置は図１に示す第１ヒューズ回路３ａを備えていない。ＢＩＳＴ回路８ａはレジスタ２ａの入力に接続される。第１ダミーセンスアンプ６１は、ダミーメモリコア１０ａとＢＩＳＴ回路８ａとの間に接続される。尚、第１ダミーセンスアンプ６１はセンスアンプ６と同一の構成及び特性を有する。
【００４５】
また、ダミーメモリコア１０ａは、ダミービット線対ＤＢＬ，ＤＢＬｂ、第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋ、ダミーメモリセルアレイ１２０、ダミーイコライズ回路１３０、及びダミーカラム選択回路１４０を備える。第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋは、ダミービット線対ＤＢＬ，ＤＢＬｂ及びレジスタ２ａに接続される。ダミーメモリセルアレイ１２０は、ダミービット線対ＤＢＬ，ＤＢＬｂ及びＢＩＳＴ回路８ａに接続される。ダミーイコライズ回路１３０はダミービット線対ＤＢＬ，ＤＢＬｂに接続される。ダミーカラム選択回路１４０は、ダミービット線対ＤＢＬ，ＤＢＬｂ及びＢＩＳＴ回路８ａに接続される。その他の構成については、図１に示す半導体記憶装置の構成と同様である。
【００４６】
更に、第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋはダミービット線対ＤＢＬ，ＤＢＬｂに対して電位を設定する。ダミーメモリセルアレイ１２０は、ダミービット線対ＤＢＬ，ＤＢＬｂの一方のダミービット線にローレベルの電位を供給する。図１２に示す例においてダミーメモリセルアレイ１２０は、ダミービット線ＤＢＬにローレベルの電位を供給する。第１ダミーセンスアンプ６１は、ダミーメモリセルアレイ１２０が供給するローレベルの電位と基準電位Ｖｒｅｆとの電位差を検出する。ＢＩＳＴ回路８ａは、第１ダミーセンスアンプ６１の出力信号ＤＳＡ１に応じて、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋ及び第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋを活性化するか否かそれぞれ制御する第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを生成する。レジスタ２ａは、ＢＩＳＴ回路８ａからの第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを保持する。
【００４７】
また、第１ダミーセンスアンプ６１の正側入力＋に印加される基準電位Ｖｒｅｆの電位は、例えば高位電源の電圧値Ｖｄｄを抵抗分圧することにより生成され、図１２に示す半導体記憶装置を構成する各ＭＯＳトランジスタの特性に関わらず一定の電位に保たれる。基準電位Ｖｒｅｆの電位は、設計上許容できる最低限のビット線ローレベルの電位に設定される。第１ダミーセンスアンプ６１は、例えば、ビット線ローレベルの電位が基準電位よりも大きい場合にローレベルの出力信号ＤＳＡ１を生成し、ビット線ローレベルの電位が基準電位以上である場合にハイレベルの出力信号ＤＳＡ１を生成する。
【００４８】
更に、ＢＩＳＴ回路８ａは図１３に示すように、電源投入検知回路８１、電源投入検知回路８１に接続されたテストクロック生成回路８２、及び電源投入検知回路８１とテストクロック生成回路８２に接続されたテストシーケンスコントローラ８３を備える。電源投入検知回路８１は、高位電源の電圧値Ｖｄｄを監視し、高位電源の電圧値Ｖｄｄの電圧値が一定値を超えた場合にリセット信号ＲＳＴを生成する。テストクロック生成回路８２は、リセット信号ＲＳＴに応じてテスト用クロックＴＣＬＫを生成する。テストシーケンスコントローラ８３は、リセット信号ＲＳＴにより起動し、テスト用クロックＴＣＬＫと同期して予め組み込まれたテストシーケンスに応じて様々なテストを実行する。
【００４９】
テストシーケンスコントローラ８３は、図１２に示すダミーメモリセルアレイ１２０及びダミーカラム選択回路１４０を動作させるためのテスト信号ＴＳ及び反転テスト信号ＴＳｂを生成する。テストシーケンスコントローラ８３は、図１２に示す第１ダミーセンスアンプ６１の出力信号ＤＳＡ１に基づいて第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを生成する。一例として、第１ダミーセンスアンプ６１の出力信号ＤＳＡ１がローレベルである場合、テストシーケンスコントローラ８３は、第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを用いてビット線ローレベルの電位を低減させる。
【００５０】
また、図１２に示す第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋは図１４に示すように、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋの一部と同様に構成される。具体的には第１ダミー電位設定回路１１０ａは、第１ダミー負荷トランジスタＤＳＴｒ1及び第２ダミー負荷トランジスタＤＳＴｒ1bを備える。第１ダミー負荷トランジスタＤＳＴｒ1は、ダミービット線ＤＢＬにドレインが接続され、高位電源にソースが接続され、図１２に示すレジスタ２ａにゲートが接続される。第２ダミー負荷トランジスタＤＳＴｒ1bは、ダミービット線ＤＢＬｂにドレインが接続され、高位電源にソースが接続され、レジスタ２ａにゲートが接続される。第ｎダミー電位設定回路１１０ｎは、第１ダミー電位設定回路１１０ａと同様に構成される。
【００５１】
更に、図１２に示すダミーメモリセルアレイ１２０は図１５に示すように、第１ダミーメモリセルＤＭＣ1〜第ｍダミーメモリセルＤＭＣmを備える。ここで、第１ダミーメモリセルＤＭＣ1〜第ｍダミーメモリセルＤＭＣmの内、第１ダミーメモリセルＤＭＣ1のみが図１２に示すＢＩＳＴ回路８ａに接続される。第１ダミーメモリセルＤＭＣ1は、例えば、第１ダミーメモリセルトランジスタＤＣＴｒ1、第２ダミーメモリセルトランジスタＤＣＴｒ1b、第１ダミーセル用インバータ１２９、及び第２ダミーセル用インバータ１３１を備える。
【００５２】
また、第１ダミーメモリセルトランジスタＤＣＴｒ1は、ダミービット線ＤＢＬにドレインが接続され、図１２に示すＢＩＳＴ回路８ａにゲートが接続され、第１ダミーセル用インバータ１２９の入力及び第２ダミーセル用インバータ１３１の出力にソースが接続される。第２ダミーメモリセルトランジスタＤＣＴｒ1bは、ダミービット線ＤＢＬｂにドレインが接続され、ＢＩＳＴ回路８ａにゲートが接続され、第１ダミーセル用インバータ１２９の出力及び第２ダミーセル用インバータ１３１の入力にソースが接続される。ここで、第１ダミーセル用インバータ１２９の出力、第２ダミーセル用インバータ１３１の入力、及び第２ダミーメモリセルトランジスタＤＣＴｒ1bのソースの接続ノードは、ＢＩＳＴ回路８ａに接続される。これに対して、第ｍダミーメモリセルＤＭＣmの第１ダミーメモリセルトランジスタＤＣＴｒm及び第２ダミーメモリセルトランジスタＤＣＴｒmbのそれぞれのゲートは低位電源に接続される。
【００５３】
更に、ダミーイコライズ回路１３０は図１６に示すように、イコライズ回路１３の一部と同様に構成される。ダミーイコライズ回路１３０は、例えば、第１ダミーイコライズトランジスタＤＥＱＴｒ1、第２ダミーイコライズトランジスタＤＥＱＴｒ1b、及び第３ダミーイコライズトランジスタＤＥＱＴｒ11を備える。第１ダミーイコライズトランジスタＤＥＱＴｒ1は、高位電源にソース及びゲートが接続され、ダミービット線ＤＢＬにドレインが接続される。第２ダミーイコライズトランジスタＤＥＱＴｒ1bは、高位電源にソース及びゲートが接続され、ダミービット線ＤＢＬｂにドレインが接続される。第３ダミーイコライズトランジスタＤＥＱＴｒ1は、ダミービット線ＤＢＬにソースが接続され、高位電源にゲートが接続され、ダミービット線ＤＢＬｂにドレインが接続される。
【００５４】
また、ダミーカラム選択回路１４０は、カラム選択回路１４の一部と同様に構成される。即ちダミーカラム選択回路１４０は、第１ダミースイッチングトランジスタＤＳＷＴｒ1、第２ダミースイッチングトランジスタＤＳＷＴｒ11、第３ダミースイッチングトランジスタＤＳＷＴｒ1b、及び第４ダミースイッチングトランジスタＤＳＷＴｒ11bを備える。第１ダミースイッチングトランジスタＤＳＷＴｒ1は、ダミービット線ＤＢＬにドレインが接続され、図１２に示すＢＩＳＴ回路８ａにゲートが接続され、第１ダミーセンスアンプ６１の負側入力−にソースが接続される。第２ダミースイッチングトランジスタＤＳＷＴｒ11は、ダミービット線ＤＢＬにソースが接続され、ＢＩＳＴ回路８ａにゲートが接続され、第１ダミーセンスアンプ６１の負側入力−にドレインが接続される。第３ダミースイッチングトランジスタＤＳＷＴｒ1bは、ダミービット線ＤＢＬｂにソースが接続され、ＢＩＳＴ回路８ａにゲートが接続される。第４ダミースイッチングトランジスタＤＳＷＴｒ11bは、ダミービット線ＤＢＬｂにドレインが接続され、ＢＩＳＴ回路８ａにゲートが接続され、第３ダミースイッチングトランジスタＤＳＷＴｒ1bのドレインにドレインが接続される。
【００５５】
次に、図１２〜図１８を用いて、第２の実施の形態に係る半導体記憶装置の動作を説明する。但し、第１の実施の形態に係る半導体記憶装置と同様の動作については重複する説明を省略する。
【００５６】
（イ）先ず、図１３に示す電源投入検知回路８１が電源の投入を検知することにより、テストクロック生成回路８２及びテストシーケンスコントローラ８３の動作が開始する。テストシーケンスコントローラ８３は、テストシーケンス中のいずれかのタイミングでビット線電位設定テストを開始する。ここで、図１２に示す第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋの一部又は全部が活性化されているとする。
【００５７】
（ロ）ビット線電位設定テストが開始されると、テスト信号ＴＳ及び反転テスト信号ＴＳｂがハイレベル及びローレベルにそれぞれ設定される。テスト信号ＴＳがハイレベルに設定されると、図１５に示す第１ダミーメモリセルトランジスタＤＣＴｒ1及び第２ダミーメモリセルトランジスタＤＣＴｒ1bがオン状態となる。また、第１ダミーセル用インバータ１２９の出力、第２ダミーセル用インバータ１３１の入力、及び第２ダミーメモリセルトランジスタＤＣＴｒ1bのソースの接続ノードにハイレベルの電位が設定され、ダミービット線ＤＢＬｂにハイレベルの電位が設定される。一方、ダミービット線ＤＢＬにローレベルの電位が設定される。
【００５８】
（ハ）更に、テスト信号ＴＳ及び反転テスト信号ＴＳｂが、ハイレベル及びローレベルにそれぞれ設定されると、図１６に示す第１ダミースイッチングトランジスタＤＳＷＴｒ1、第２ダミースイッチングトランジスタＤＳＷＴｒ11、第３ダミースイッチングトランジスタＤＳＷＴｒ1b、及び第４ダミースイッチングトランジスタＤＳＷＴｒ11bがオン状態となる。よって、ダミービット線ＤＢＬに設定されたローレベルの電位が第１ダミーセンスアンプ６１の負側入力−に印加される。
【００５９】
（ニ）第１ダミーセンスアンプ６１は、正側入力＋に印加された基準電位Ｖｒｅｆとビット線ローレベルの電位との電位差を検出する。ビット線ローレベルの電位が、図１７に示すように基準電位Ｖｒｅｆよりも大きい場合、第１ダミーセンスアンプ６１の出力信号ＤＳＡ１がローレベルとなる。第１ダミーセンスアンプ６１の出力信号ＤＳＡ１がローレベルとなるビット線ローレベル電位は、ビット線の電位が大きすぎるために、図１２に示すセンスアンプ６が第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのそれぞれの電位差を検出できない又は誤判定を行う可能性が有ることを示している。
【００６０】
（ホ）このため、図１３に示すテストシーケンスコントローラ８３は、第１ダミーセンスアンプ６１の出力信号ＤＳＡ１がローレベルの場合、第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを用いて、図１４に示す第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋの活性化数及び第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋの活性化数を減少させる。或いは、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋ及び第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋがそれぞれ異なる駆動力に設計されている場合、第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋ及び第１ダミー電位設定回路１１０ａ〜第ｋダミー電位設定回路１１０ｋの内、駆動力の小さい電位設定回路及びダミー電位設定回路を活性化させる。（イ）〜（ホ）の動作を１回又は複数回実行することにより、ビット線ローレベルの電位が低下する。
【００６１】
（ヘ）この結果、図１８に示すように、ビット線ローレベルの電位がＶ１［Ｖ］からＶ２［Ｖ］に遷移し、基準電位Ｖｒｅｆの電位よりも小さくなる。よって、第１ダミーセンスアンプ６１出力信号ＤＳＡ１がローレベルからハイレベルに遷移する。第１ダミーセンスアンプ６１の出力信号ＤＳＡ１がハイレベルである場合、図１２に示すセンスアンプ６が誤動作を引き起こさずに動作する電位にビット線ローレベルが至ったことを示している。第１ダミーセンスアンプ６１の出力信号ＤＳＡ１がハイレベルになると、テストシーケンスコントローラ８３はビット線電位設定テストを終了する。また、図１２に示すレジスタ２ａは、通常動作時おいて最適化されたビット線電位の状態を維持する。
【００６２】
このように、第２の実施の形態によれば、半導体記憶装置の電源投入後のテスト動作時において、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのそれぞれを自動的に最適な電位に設定できるので、センスアンプ６による読み出し精度の大幅な低下及びメモリセルアレイ１２内のデータの破壊等を防止できる。
【００６３】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体記憶装置は、図１９に示すように、ダミーメモリコア１０ｂ、第１ダミーセンスアンプ６１、第２ダミーセンスアンプ６２、ＢＩＳＴ回路８ｂ、及び第１イコライズ制御回路７０ａ〜第ｓイコライズ制御回路７０ｓを更に備える点が図１と異なる。図１９に示す半導体記憶装置は図１に示す第１ヒューズ回路３ａを備えていない。また、メモリコア１ｂが、第１イコライズ回路１３ａ〜第ｓイコライズ回路１３ｓを備える点が図１と異なる。ダミーメモリコア１０ｂが、第１ダミーイコライズ回路１３０ａ〜第ｓダミーイコライズ回路１３０ｓを備える点が図１２と異なる。第１イコライズ回路１３ａ及び第１ダミーイコライズ回路１３０ａのそれぞれの入力は、第１イコライズ制御回路７０ａの出力に接続される。同様に、第ｓイコライズ回路１３ｓ及び第ｓダミーイコライズ回路１３０ｓのそれぞれの入力は、第ｓイコライズ制御回路７０ｓの出力に接続される。その他の構成については、図１及び図１２に示す半導体記憶装置の構成と同様である。
【００６４】
更に、第１ダミーイコライズ回路１３０ａ〜第ｓダミーイコライズ回路１３０ｓはダミービット線対ＤＢＬ，ＤＢＬｂをイコライズする。第１ダミーイコライズ回路１３０ａ〜第ｓダミーイコライズ回路１３０ｓのそれぞれのイコライズ能力は等しい。この場合、第１ダミーイコライズ回路１３０ａ〜第ｓダミーイコライズ回路１３０ｓのそれぞれを構成する各トランジスタのサイズがすべて等しく設計される。或いは、第１ダミーイコライズ回路１３０ａ〜第ｓダミーイコライズ回路１３０ｓがそれぞれ異なるイコライズ能力に設計されても良い。
【００６５】
第２ダミーセンスアンプ６２は、ダミービット線ＤＢＬｂに正側入力＋が接続され、ダミービット線ＤＢＬに負側入力−が接続され、ＢＩＳＴ回路８ｂに出力が接続される。第２ダミーセンスアンプ６２は、ダミービット線対ＤＢＬ，ＤＢＬｂの電位差を検出する。
【００６６】
またＢＩＳＴ回路８ｂは、図１３に示すＢＩＳＴ回路８ａと同様に構成される。但し、ＢＩＳＴ回路８ｂが、第１ダミーセル活性化信号ＷＴＳ１、第２ダミーセル活性化信号ＷＴＳ２、第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓ、及びテストイコライズ信号ＴＥＱを更に生成する点が図１３と異なる。ＢＩＳＴ回路８ｂは、第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓを用いて、第１イコライズ制御回路７０ａ〜第ｓイコライズ制御回路７０ｓを動作させるか否か制御する。
【００６７】
更に、ＢＩＳＴ回路８ｂは、テストシーケンス中のいずれかのタイミングでビット線電位設定テスト及びビット線イコライズテストを実行する。但し、ビット線イコライズテストは、ビット線電位設定テストの終了後、即ち第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂ及びダミービット線対ＤＢＬ，ＤＢＬｂに適切な電位が設定された後に実行される。
【００６８】
また、ダミーメモリセルアレイ１２０は図２０に示すように、ビット線電位設定テスト時に動作するダミーメモリセルＤＭＣ1、及びビット線イコライズテスト時に動作するダミーメモリセルＤＭＣ2を備える。ダミーメモリセルＤＭＣ1において、第１ダミーセル用インバータ１３４の出力、第２ダミーセル用インバータ１３５の入力、及び第２ダミーセルトランジスタＤＣＴｒ1bのソースの接続ノードには高位電源が接続される。これに対してダミーメモリセルＤＭＣ2においては、第１ダミーセル用インバータ１３６の入力、第２ダミーセル用インバータ１３５の出力、第１ダミーセルトランジスタＤＣＴｒ2のソースの接続ノードに高位電源が接続される。
【００６９】
この結果、ダミーメモリセルＤＭＣ1は、第１ダミーセル活性化信号ＷＴＳ１に応じて、ダミービット線ＤＢＬにローレベルの電位を設定し、ダミービット線ＤＢＬｂにハイレベルの電位を設定する。ダミーメモリセルＤＭＣ2は、第２ダミーセル活性化信号ＷＴＳ２に応じて、ダミービット線ＤＢＬにハイレベルの電位を設定し、ダミービット線ＤＢＬｂにローレベルの電位を設定する。
【００７０】
更に、第１ダミーイコライズ回路１３０ａ〜第ｓダミーイコライズ回路１３０ｓは図２１に示すように、第１イコライズ回路１３ａ〜第ｓイコライズ回路１３ｓの一部と同様に構成される。第１ダミーイコライズ回路１３０ａの第１ダミーイコライズトランジスタＤＥＱＴｒ1、第２ダミーイコライズトランジスタＤＥＱＴｒ1b、及び第３ダミーイコライズトランジスタＤＥＱＴｒ11のそれぞれのゲートは、第１イコライズ回路１３ａの第１ビット線イコライズ回路１３００ａ〜第ｎビット線イコライズ回路１３００ｎを構成する各イコライズトランジスタのゲートに接続される。同様に、第ｓダミーイコライズ回路１３０ｓの第１ダミーイコライズトランジスタＤＥＱＴｒs、第２ダミーイコライズトランジスタＤＥＱＴｒsb、及び第３ダミーイコライズトランジスタＤＥＱＴｒ11sのそれぞれのゲートは、第ｓイコライズ回路１３ｓの第１ビット線イコライズ回路１３０１ａ〜第ｎビット線イコライズ回路１３０１ｎを構成する各イコライズトランジスタのゲートに接続される。
【００７１】
次に、図１９〜図２２を用いて、第３の実施の形態に係る半導体記憶装置の動作を説明する。但し、第１の実施の形態及び第２の実施の形態に係る半導体記憶装置と同様の動作については重複する説明を省略する。また、図１９に示すダミービット線対ＤＢＬ，ＤＢＬｂの電位差により第２ダミーセンスアンプ６２の動作が決まるため、図２２（ｅ）及び（ｆ）に示すダミービット線ＤＢＬ及びＤＢＬｂのそれぞれの電圧波形には２本の線が示してある。実線で示した波形がダミービット線名と一致し、破線で示した波形が対となるダミービット線の電圧波形である。
【００７２】
（イ）ビット線イコライズテストに先立ち、ビット線電位設定テストが開始される。ビット線電位設定テストが開始されると、図１９に示すＢＩＳＴ回路８ｂは、第１ダミーセル活性化信号ＷＴＳ１をハイレベルに立ち上げる。第１ダミーセル活性化信号ＷＴＳ１がハイレベルに立ち上がると、図２０に示すダミーメモリセルＤＭＣ1の第１ダミーセルトランジスタＤＣＴｒ1及び第２ダミーセルトランジスタＤＣＴｒ1bがターン・オンして導通する。第１ダミーセルトランジスタＤＣＴｒ1及び第２ダミーセルトランジスタＤＣＴｒ1bが導通すると、ダミービット線ＤＢＬの電位がローレベルに設定され、ダミービット線ＤＢＬｂの電位がハイレベルに設定される。
【００７３】
（ロ）また、テスト信号ＴＳ及び反転テスト信号ＴＳｂが、ハイレベル及びローレベルにそれぞれ設定され、図１９に示すダミーカラム選択回路１４０が導通状態となる。ダミーカラム選択回路１４０が導通状態となると、ダミービット線ＤＢＬに設定されたビット線ローレベルの電位が第１ダミーセンスアンプ６１の負側入力−に印加される。ＢＩＳＴ回路８ｂは、第１ダミーセンスアンプ６１の出力信号ＤＳＡ１に基づいて第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋを生成する。第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのそれぞれが最適な電位に設定されると、ビット線イコライズテストに移行する。
【００７４】
（ハ）図２２の時刻ｔ１において、ビット線電位設定テストが開始されると、図２２（ｂ）に示すように、第２ダミーセル活性化信号ＷＴＳ２がハイレベルとなる。第２ダミーセル活性化信号ＷＴＳ２がハイレベルとなると、図２０に示すダミーメモリセルＤＭＣ2の第１ダミーセルトランジスタＤＣＴｒ2及び第２ダミーセルトランジスタＤＣＴｒ2bがターン・オンして導通する。第１ダミーセルトランジスタＤＣＴｒ2及び第２ダミーセルトランジスタＤＣＴｒ2bが導通すると、図２２の時刻ｔ１〜ｔ２にかけて、図２２（ｅ）に示すようにダミービット線ＤＢＬの電位がハイレベルに設定され、図２２（ｆ）に示すようにダミービット線ＤＢＬｂの電位がローレベルに設定される。
【００７５】
（ニ）ダミービット線ＤＢＬｂの電位が十分に低下した時刻ｔ２において、ＢＩＳＴ回路８ｂは、図２２（ｂ）に示す第２ダミーセル活性化信号ＷＴＳ２をローレベルに立ち下げ、図２２（ｄ）に示すテストイコライズ信号ＴＥＱをハイレベルに立ち上げる。テストイコライズ信号ＴＥＱがハイレベルに立ち上がると、第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓにより指定されたイコライズ制御回路が動作し、ダミービット線対ＤＢＬ，ＤＢＬｂのイコライズが実行される。この結果、図２２（ｅ）及び（ｆ）に示すように、時刻ｔ２〜時刻ｔ３にかけて、ダミービット線ＤＢＬ及びダミービット線ＤＢＬｂのそれぞれの電位がイコライズ電位に移行する。
【００７６】
（ホ）時刻ｔ３において、ダミービット線対ＤＢＬ，ＤＢＬｂのイコライズが終了する。また、図２２（ｃ）に示す第１ダミーセル活性化信号ＷＴＳ１がハイレベルに立ち上がり、図２２（ｄ）に示すテストイコライズ信号ＴＥＱがローレベルに立ち下がる。第１ダミーセル活性化信号ＷＴＳ１がハイレベルに立ち上がると、図２２（ｅ）に示すダミービット線ＤＢＬの電位がハイレベルからローレベルに遷移し、図２２（ｆ）に示すダミービット線ＤＢＬｂの電位がハイレベルを維持する。
【００７７】
（ヘ）時刻ｔ３から仕様で決められたセンスアンプ６の最大所要読み出し時間の経過後の時刻ｔ４において、ＢＩＳＴ回路８ａは、第２ダミーセンスアンプ６２の出力信号ＤＳＡ２を確認する。ここで、第２ダミーセンスアンプ６２の出力信号ＤＳＡ２がハイレベルであれば、仕様を満たしていると判断され、ビット線イコライズテストが終了する。
【００７８】
次に、図２３のタイミングチャートを参照して、１回目のビット線イコライズテストの結果が仕様を満たさないと判断される場合の動作を説明する。但し、仕様を満たすと判断される場合と同様の動作については、重複する説明を省略する。
【００７９】
（イ）図２３の時刻ｔ１〜時刻ｔ２までの動作は図２２と同様である。しかし、時刻ｔ２〜時刻ｔ３の期間において、図２３（ｅ）に示すダミービット線対ＤＢＬの電位及び図２３（ｆ）に示すダミービット線ＤＢＬｂの電位が十分にイコライズされず、電位差が残っている。
【００８０】
（ロ）時刻ｔ３において、図２３（ｃ）に示す第１ダミーセル活性化信号ＷＴＳ１がハイレベルに立ち上がることにより、ダミービット線ＤＢＬにローレベルの電位が設定されるが、イコライズが不十分であるために、時刻ｔ４に至っても図２３（ｇ）に示す第２ダミーセンスアンプ６２の出力信号ＤＳＡ２がハイレベルとならない。したがってＢＩＳＴ回路８ｂにより、イコライズ能力不足又はビット線ローレベルの電位が低すぎるために仕様を満たしていないと判断される。
【００８１】
（ハ）時刻ｔ５において、第１ダミーセル活性化信号ＷＴＳ１がローレベルに立ち下がり、テストイコライズ信号ＴＥＱがハイレベルに立ち上がる。この結果、時刻ｔ５〜時刻ｔ６にかけてダミービット線対ＤＢＬ，ＤＢＬｂのイコライズが十分に行われる。更に、ＢＩＳＴ回路８ｂは第１イコライズイネーブル信号ＥＱＥ１〜第ｓイコライズイネーブル信号ＥＱＥｓを変化させ、図１９に示す第１イコライズ制御回路７０ａ〜第ｓイコライズ制御回路７０ｓの動作数を増加させる。或いは、第１イコライズ回路１３ａ〜第ｓイコライズ回路１３ｓ及び第１ダミーイコライズ回路１３０ａ〜第ｓダミーイコライズ回路１３０ｓがそれぞれ異なるイコライズ能力に設計されている場合、よりイコライズ能力の高いビット線イコライズ系を動作させる。
【００８２】
（ニ）したがって、（イ）〜（ハ）の動作を繰り返すことにより、仕様を満たすビット線イコライズ系が選択される。或いは、すべてのビット線イコライズ系の組み合わせで仕様を満たさない場合、ＢＩＳＴ回路８ｂは外部にエラー信号を出力する。
【００８３】
このように、第３の実施の形態によれば、初期化動作時に第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂのそれぞれを自動的に最適な電位に設定できると共に、ビット線イコライズ能力を自動的に最適化できる。
【００８４】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体記憶装置１０００は、図２４に示すように、コントローラ１００１ａ、ＳＲＡＭ１００２ａ、及び消去及び書き込み可能な不揮発性メモリ１００３を備える。図１に示すメモリコア１ａ、ロウデコーダ４、カラムデコーダ５、イコライズ制御回路７、及びセンスアンプ６は、図２４に示すＳＲＡＭ１００２ａに内蔵される。また、図１に示す第１レジスタ２ａ及び第１ヒューズ回路３ａは、図２４に示すコントローラ１００１ａに内蔵される。
【００８５】
消去及び書き込み可能な不揮発性メモリ１００３としては、例えばＮＡＮＤ型のフラッシュメモリが使用できる。コントローラ１００１ａは、例えばユニバーサル・シリアル・バス（ＵＳＢ）等のインターフェイスを具備する。不揮発性メモリ１００３は、半導体記憶装置１０００のメインメモリとして用いられる。これに対してＳＲＡＭ１００２ａは、不揮発性メモリ１００３のバッファメモリとして用いられる。
【００８６】
不揮発性メモリ１００３としてＮＡＮＤ型のフラッシュメモリを使用する場合、一度に数キロビットの連続したアドレスに対して書き込み又は読み出しが行われる。このため、少量のデータや非連続アドレスのデータに対して書き込み又は読み出しが行われる場合、コントローラ１００１ａは、ＳＲＡＭ１００２ａを不揮発性メモリ１００３のバッファメモリとするように制御する。或いは、一般にＳＲＡＭ１００２ａは不揮発性メモリ１００３よりも高速なデータ転送が可能であるため、不揮発性メモリ１００３の最大動作速度を超えたデータ転送を外部と行う際、コントローラ１００１ａはＳＲＡＭ１００２ａをバッファとして使い、データ転送効率を向上させる。尚、コントローラ１００１ａは、不揮発性メモリ１００３を制御するための特定電位発生回路及びループ制御回路等（図示省略）を備える。
【００８７】
更に、コントローラ１００１ａは、第１レジスタ２ａ及び第１ヒューズ回路３ａに加えて、コマンドデコーダ１０１１、アドレスデコーダ１０１２、複数のパラメータレジスタ２０１，・・・・・、及び複数のヒューズ回路３０１，・・・・・を備える。複数のパラメータレジスタ２０１，・・・・・及び複数のヒューズ回路３０１，・・・・・は、システムによっては数百セットがコントローラ１００１ａ内に実装される。複数のパラメータレジスタ２０１，・・・・・は、複数のヒューズ回路３０１，・・・・・にプログラムされた初期設定データを参照し、特定電位発生回路及びループ制御回路等に初期設定データを供給する。一例として、複数のヒューズ回路３０１，・・・・・にプログラムされる初期設定データとしては、書き込み用電圧の設定データ、書き込みや消去の制御ループ回数の制御パラメータ、及び不良メモリセル救済のための不良アドレスデータ等が有る。不良アドレスデータは、外部から供給されるアドレスと一致検出が行われ、アドレス置換の制御に使用される。尚、複数のヒューズ回路３０１，・・・・・にプログラムされる初期設定データは書き換え可能であっても良い。
【００８８】
これに対して第１レジスタ２ａ及び第１ヒューズ回路３ａは、ＳＲＡＭ１００２の第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位を最適化するために用いられる。即ち、既存のパラメータレジスタのいずれか及び既存のヒューズ回路のいずれかを利用して、ＳＲＡＭ１００２の第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位を最適化することができる。第１レジスタ２ａ及び複数のパラメータレジスタ２０１，・・・・・はそれぞれ異なるパラメータアドレスが割り振られている。
【００８９】
また、コマンドデコーダ１０１１は、基本クロックＣＬＫの立ち上がり時にコマンドラッチイネーブル信号ＣＬＥがハイレベルである場合に入力データＤＡＴＡをコマンドとして扱う。この結果、コマンドデコーダ１０１１は、リードコマンド検知信号ＲＤ、プログラムコマンド検知信号ＰＲ、消去コマンド検知信号ＥＲ、及びテストコマンド検知信号ＴＳＭ等を生成する。ここで、テストコマンド検知信号ＴＳＭは、コマンドデコーダ１０１１がテストの実行を指示するコマンドを検知した際に生成される。
【００９０】
更に、アドレスデコーダ１０１２は、基本クロックＣＬＫの立ち上がり時にアドレスラッチイネーブル信号ＡＬＥがハイレベルである場合に入力データＤＡＴＡをアドレスとして扱う。但し、前のクロックサイクルでテストコマンド検知信号ＴＳＭがハイレベルとなっている時は例外となり、入力されたアドレスを第１レジスタ２ａ及び複数のパラメータレジスタ２０１，・・・・・のアドレスとして扱う。尚、基本クロックＣＬＫの立ち上がり時にコマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥが共にローレベルである場合、入力データＤＡＴＡは通常のデータとして扱われる。
【００９１】
次に、図２６に示すタイミングチャートを参照して、第４の実施の形態に係る半導体記憶装置１０００の動作を説明する。但し、第１の実施の形態に係る半導体記憶装置と同様の動作については重複する説明を省略する。また、半導体記憶装置１０００の入力データＤＡＴＡのビット長を８ビットしている。図２５に示す第１レジスタ２ａに“１Ａｈ”というパラメータアドレスが割り当てられているとして説明する。第１ヒューズ回路３ａに予めデータ“１Ｆｈ”がプログラムさせているとする。
【００９２】
（イ）図２６の時刻ｔ０において、図２６（ｂ）に示すコマンドラッチイネーブル信号ＣＬＥがハイレベルに立ち上がる。また、図２５に示すコマンドデコーダ１０１１に対し、入力データＤＡＴＡとしてテストコマンドを示すデータ“０Ｆｈ”が供給される。この時点では、第１レジスタ２ａの出力データ、即ち第１活性化制御信号ＧＣ１〜第ｋ活性化制御信号ＧＣｋは、第１ヒューズ回路３ａにプログラムされた“１Ｆｈ”となっている。
【００９３】
（ロ）時刻ｔ１において、図２６（ａ）に示す基本クロックＣＬＫがハイレベルに立ち上がる。時刻ｔ１においてはコマンドラッチイネーブル信号ＣＬＥがハイレベルであるため、コマンドデコーダ１０１１は、図２６（ｅ）に示すテストコマンド検知信号ＴＳを図２５に示すアドレスデコーダ１０１２、第１レジスタ２ａ、及び複数のパラメータレジスタ２０１，・・・・・に供給する。
【００９４】
（ハ）時刻ｔ３において、図２６（ｃ）に示すアドレスラッチイネーブル信号ＡＬＥがハイレベルに立ち上がる。アドレスラッチイネーブル信号ＡＬＥの立ち上がりと同期して、外部からアドレスデータとして図２６（ｄ）に示すデータ“１Ａｈ”が供給される。データ“１Ａｈ”が供給されると、アドレスデコーダ１０１２は、時刻ｔ５において、選択信号ＳＬを用いて第１レジスタ２ａを選択する。
【００９５】
（ニ）時刻ｔ６において、外部から入力データＤＡＴＡとしてデータ“３Ｆｈ”が供給される。更に時刻ｔ７において、基本クロックＣＬＫがハイレベルに立ち上がる。基本クロックＣＬＫがハイレベルに立ち上がると、第１レジスタ２ａは、時刻ｔ８においてデータ“３Ｆｈ”を保持し、図２５に示す第１電位設定回路１１ａ〜第ｋ電位設定回路１１ｋに供給する。
【００９６】
このように、第４の実施の形態によれば、既存のシステムを流用することにより、新たな回路の追加を最小限に抑えることができる。即ち、コントローラ１００１ａが内蔵する複数のパラメータレジスタ２０１，・・・・・及び複数のヒューズ回路３０１，・・・・・をＳＲＡＭ１００２の第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位設定用に流用できる。特に、不揮発性メモリ１００３とＳＲＡＭ１００２ａとを同一の半導体チップ上に集積化する場合、ＳＲＡＭ１００２ａに最適化された設計を行うことが困難である。よって、ＳＲＡＭ１００２ａの第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位に異常が生じる可能性が高い。しかしながら、第４の実施の形態に係る半導体記憶装置１０００によれば、テスト時において、第１ビット線対ＢＬ１，ＢＬ１ｂ〜第ｎビット線対ＢＬｎ，ＢＬｎｂの電位を最適化できる。
【００９７】
（第４の実施の形態の第１の変形例）
本発明の第４の実施の形態の第１の変形例に係る半導体記憶装置１０１０として、図２７に示すように、図１０に示すメモリコア１ｂ、センスアンプ６、及び第１イコライズ制御回路７ａ〜第ｓイコライズ制御回路７ｓをＳＲＡＭ１００２ｂ内に実装し、第１レジスタ２ａ、第２レジスタ２ｂ、第１ヒューズ回路３ｂ、及び第２ヒューズ回路３ｂをコントローラ１００１ｂ内に実装する構成でも良い。但し、図２７においては図１０に示すロウデコーダ４及びカラムデコーダ５の図示を省略している。また、図２７と同様に、図１１に示す半導体記憶装置を図２４に示す半導体記憶装置１０００の構成に適用しても良い。
【００９８】
図２７に示す半導体記憶装置１０１０によれば、既存のシステムを流用することにより、新たな回路の追加を最小限に抑えつつ、ＳＲＡＭ１００２ｂのビット線電位及びビット線イコライズ能力を最適化できる。
【００９９】
（第４の実施の形態の第２の変形例）
本発明の第４の実施の形態の第２の変形例に係る半導体記憶装置１０２０として、図２８に示すように、図１２に示すメモリコア１ａ、ダミーメモリコア１０ｂ、センスアンプ６、及び第１ダミーセンスアンプ６１をＳＲＡＭ１００２ｃ内に実装し、レジスタ２ａ及びＢＩＳＴ回路８ａをコントローラ１００１ｃ内に実装する構成でも良い。但し、図２８においては図１２に示すロウデコーダ４、カラムデコーダ５、及びイコライズ制御回路７の図示を省略している。また、図２８と同様に、図１９に示す半導体記憶装置を図２４に示す半導体記憶装置１０００の構成に適用しても良い。
【０１００】
更に、図２８に示すコマンドデコーダ１０１１は、外部からＢＩＳＴ回路８ａを動作させるコマンドが入力された場合にテストイネーブル信号ＥＮを生成してＢＩＳＴ回路８ａに供給する。したがって、電源投入直後に限らず、所望のタイミングでＢＩＳＴ回路８ａを用いたビット線電位設定テストを実行することができる。ＢＩＳＴ回路８ａは、不揮発性メモリ１００３に対してもテストを行う。
【０１０１】
図２８に示す半導体記憶装置１０２０によれば、既存のシステムを流用することにより、新たな回路の追加を最小限に抑えつつ、ＳＲＡＭ１００２ｃのビット線電位を自動的に最適化できる。
【０１０２】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０３】
上述した第１〜第４の実施の形態においては、メモリセルアレイ１２としてＳＲＡＭ型のメモリセルアレイを例に説明したが、ＤＲＡＭ型のメモリセルアレイを採用しても良い。高速動作可能なＤＲＡＭには、複数のビット線対が備えられる場合が多いためである。
【０１０４】
また、半導体記憶装置に用いられる各トランジスタとしてＭＯＳトランジスタを用いる一例を説明した。しかし、接合型電界効果トランジスタ（ＪＦＥＴ）を始め、ショットキーバリア型電界効果トランジスタ（ＭＥＳＦＥＴ）、又は静電誘導トランジスタ（ＳＩＴ）等の様々なトランジスタが使用可能であることは勿論である。
【０１０５】
第４の実施の形態においては、消去及び書き込み可能な不揮発性メモリ１００３としてＮＡＮＤ型フラッシュメモリを使用する一例を説明したが、ＮＯＲ型フラッシュメモリを使用しても良い。或いは、強誘電体メモリ（ＦｅＲＡＭ）及び磁気メモリ（ＭＲＡＭ）等の不揮発性メモリを使用しても良い。
【０１０６】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【０１０７】
【図１】第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る複数の電位設定回路の内部回路の一例を示す回路図である。
【図３】第１の実施の形態に係るメモリセルアレイの内部回路の一例を示す回路図である。
【図４】第１の実施の形態に係るイコライズ回路及びカラム選択回路の内部回路の一例を示す回路図である。
【図５】第１の実施の形態に係るメモリセルの内部回路の一例を示す回路図である。
【図６】第１の実施の形態に係る半導体記憶装置に用いられるｐＭＯＳトランジスタのドレイン電位−ドレイン電流特性を示すグラフである。
【図７】第１の実施の形態に係る半導体記憶装置に用いられるｎＭＯＳトランジスタのドレイン電位−ドレイン電流特性を示すグラフである。
【図８】第１の実施の形態に係る半導体記憶装置においてプロセスばらつきが発生した場合におけるビット線ローレベルの状態を示すグラフである。
【図９】第１の実施の形態に係る半導体記憶装置においてプロセスばらつきが発生した場合におけるビット線ローレベルの状態を示すグラフである。
【図１０】第１の実施の形態の第１の変形例に係る半導体記憶装置の構成を示すブロック図である。
【図１１】第１の実施の形態の第２の変形例に係る半導体記憶装置の構成を示すブロック図である。
【図１２】第２の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図１３】第２の実施の形態に係るＢＩＳＴ回路の内部回路の一例を示すブロック図である。
【図１４】第２の実施の形態に係る複数の電位設定回路及び複数のダミー電位設定回路の内部回路の一例を示す回路図である。
【図１５】第２の実施の形態に係るメモリセルアレイ及びダミーメモリセルアレイの内部回路の一例を示す回路図である。
【図１６】第２の実施の形態に係るイコライズ回路、ダミーイコライズ回路、カラム選択回路、及びダミーカラム選択回路の内部回路の一例を示す回路図である。
【図１７】第２の実施の形態に係る半導体記憶装置の動作を説明するグラフである。
【図１８】第２の実施の形態に係る半導体記憶装置の動作を説明するグラフである。
【図１９】第３の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２０】第３の実施の形態に係るメモリセルアレイ及びダミーメモリセルアレイの内部回路の一例を示す回路図である。
【図２１】第３の実施の形態に係る複数のイコライズ回路及び複数のダミーイコライズ回路の内部回路の一例を示す回路図である。
【図２２】第３の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【図２３】第３の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【図２４】第４の実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２５】第４の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２６】第４の実施の形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【図２７】第４の実施の形態の第１の変形例に係る半導体記憶装置の構成を示すブロック図である。
【図２８】第４の実施の形態の第２の変形例に係る半導体記憶装置の構成を示すブロック図である。
【符号の説明】
【０１０８】
２ａ，２０ａ…第１レジスタ
２ｂ…第２レジスタ
３ａ，３０ａ…第１ヒューズ回路
３ｂ…第２ヒューズ回路
７ａ〜７ｓ…イコライズ制御回路
８ａ，８ｂ…ＢＩＳＴ回路
１１ａ〜１１ｋ…電位設定回路
１２…メモリセルアレイ
１３ａ〜１３ｓ…イコライズ回路
６１…第１ダミーセンスアンプ
６２…第２ダミーセンスアンプ
７０ａ〜７０ｓ…イコライズ制御回路
１１０ａ〜１１０ｋ…ダミー電位設定回路
１２０…ダミーメモリセルアレイ
１３０ａ〜１３０ｓ…ダミーイコライズ回路
１００１ａ…コントローラ
１００３…不揮発性メモリ
１０１１…コマンドデコーダ
１０１２…アドレスデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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