(57)【要約】【課題】  積層方向における電極位置の高低差を緩和或いは解消し、かつ、製造工程の増加や生産性の低下を抑え、また、電気的特性の悪化を招くことのない構造を有するヘテロ接合半導体装置及びその製造方法を提供すること。【解決手段】  半絶縁性基板１の上にエピタキシャル成長法によって、サブコレクタ構成材料層２、コレクタ構成材料層３、ベース構成材料層４、エミッタ構成材料層５、そしてエミッタキャップ構成材料層６を形成する。次に、イオン注入法によって、ｎ+型の導電領域２１を形成する。この後、エミッタキャップ構成材料層６、エミッタ構成材料層５、ベース構成材料層４およびコレクタ構成材料層３をメサ構造にパターニングして活性層を形成し、エミッタキャップ層１６に接してエミッタ電極９を設け、ベース層１４に接してベース電極８を設け、活性層以外に残存させた構成材料層のエミッタキャップ構成材料層６の上にコレクタ電極７を設ける。【選択図】          図１
2006128149.tif 000002
【特許請求の範囲】
【請求項１】
サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順に基体上に積層されてなるヘテロ接合半導体装置において、
前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ層となる各構  成材料層からなる積層体の加工によって、前記サブコレクタ層の上部に他の構成材料層  が残され、
この残された構成材料層に接してその上にコレクタ電極が設けられ、
前記コレクタ電極と前記サブコレクタ層とを電気的に接続する導電領域が設けられて  いる
ことを特徴とする、ヘテロ接合半導体装置。
【請求項２】
前記コレクタ電極が、エミッタ構成材料層又はエミッタキャップ構成材料層に接してその上に設けられている、請求項１に記載したヘテロ接合半導体装置。
【請求項３】
前記コレクタ電極が、ベース構成材料層に接してその上に設けられている、請求項１に記載したヘテロ接合半導体装置。
【請求項４】
前記コレクタ電極が、コレクタ構成材料層に接してその上に設けられている、請求項１に記載したヘテロ接合半導体装置。
【請求項５】
前記コレクタ電極と前記サブコレクタ層との間にある前記構成材料層の領域を、前記サブコレクタ層と同じ導電型の高導電性領域に変化させることによって、前記導電領域が形成されている、請求項１に記載したヘテロ接合半導体装置。
【請求項６】
前記高導電性領域が、前記サブコレクタ層にまで達している、請求項５に記載したヘテロ接合半導体装置。
【請求項７】
前記高導電性領域が、前記領域へのイオン注入によって形成されている、請求項５に記載したヘテロ接合半導体装置。
【請求項８】
前記イオン注入が、シリコンイオンの注入によって行われている、請求項７に記載したヘテロ接合半導体装置。
【請求項９】
前記イオン注入によって前記導電領域が、少なくともベース構成材料層及びコレクタ構成材料層を通じて形成され、前記導電領域の第１導電型の不純物濃度が、少なくとも前記ベース構成材料層の第２導電型の不純物濃度以上である、請求項７に記載したヘテロ接合半導体装置。
【請求項１０】
前記イオン注入によって前記導電領域が、ベース構成材料層が上面に存在しないコレクタ構成材料層を通じて形成され、前記導電領域の不純物濃度が１×１０19／ｃｍ3以上である、請求項７に記載したヘテロ接合半導体装置。
【請求項１１】
前記コレクタ電極及び前記導電領域が、前記サブコレクタ層のみを介して前記コレクタ層と電気的に接続されている、請求項１に記載したヘテロ接合半導体装置。
【請求項１２】
前記導電領域と、前記コレクタ層及び前記ベース層との間が絶縁分離されている、請求項１１に記載したヘテロ接合半導体装置。
【請求項１３】
コレクタ電極が、チタン、白金及び金がこの順に積層されたＴi／Ｐt／Ａuの３層構造、或いは白金又はパラジウム、チタン、白金及び金がこの順に積層された（Ｐt又はＰd）／Ｔi／Ｐt／Ａuの４層構造からなる、請求項１に記載したヘテロ接合半導体装置。
【請求項１４】
エミッタ電極及び／又はベース電極が、タングステンＷあるいはモリブデンＭoからなる、請求項１に記載したヘテロ接合半導体装置。
【請求項１５】
前記基体が化合物半導体からなる、請求項１に記載したヘテロ接合半導体装置。
【請求項１６】
請求項１の前記基体がインジウム燐ＩnＰ又はガリウム砒素ＧaＡsからなる、請求項１５に記載したヘテロ接合半導体装置。
【請求項１７】
前記構成材料層が化合物半導体からなるへテロ接合バイポーラトランジスタとして構成された、請求項１５に記載したヘテロ接合半導体装置。
【請求項１８】
ＮＰＮ型バイポーラトランジスタとして構成された、請求項１７に記載したヘテロ接合半導体装置。
【請求項１９】
請求項１に記載したヘテロ接合半導体装置の製造方法であって、
サブコレクタ構成材料層、コレクタ構成材料層、ベース構成材料層及びエミッタ構成  材料層をこの順に基体上に積層する工程と、
この積層体を加工して、前記基体の面方向における前記コレクタ電極の形成位置にお  いて、前記サブコレクタ構成材料層の上部に他の構成材料層を残す工程と、
この残された構成材料層に接してその上に前記コレクタ電極を形成する工程と、
前記コレクタ電極と前記サブコレクタ構成材料層とを電気的に接続する導電領域を形  成する工程と
を有する、ヘテロ接合半導体装置の製造方法。
【請求項２０】
前記コレクタ電極を、エミッタ構成材料層又はエミッタキャップ構成材料層に接してその上に形成する、請求項１９に記載したヘテロ接合半導体装置の製造方法。
【請求項２１】
前記コレクタ電極を、ベース構成材料層に接してその上に形成する、請求項１９に記載したヘテロ接合半導体装置の製造方法。
【請求項２２】
前記コレクタ電極を、コレクタ構成材料層に接してその上に形成する、請求項１９に記載したヘテロ接合半導体装置の製造方法。
【請求項２３】
前記コレクタ電極と前記サブコレクタ層との間にある前記構成材料層の領域を、前記サブコレクタ層と同じ導電型の高導電性領域に変化させることによって、前記導電領域を形成する、請求項１９に記載したヘテロ接合半導体装置の製造方法。
【請求項２４】
前記高導電性領域を、前記サブコレクタ層にまで達するように形成する、請求項２３に記載したヘテロ接合半導体装置の製造方法。
【請求項２５】
前記高導電性領域を、前記領域へのイオン注入によって形成する、請求項２３に記載したヘテロ接合半導体装置の製造方法。
【請求項２６】
前記イオン注入を、シリコンイオンの注入によって行う、請求項２５に記載したヘテロ接合半導体装置の製造方法。
【請求項２７】
前記イオン注入によって、少なくともベース構成材料層及びコレクタ構成材料層を通じて前記導電領域を形成し、前記導電領域の第１導電型の不純物濃度を、少なくとも前記ベース構成材料層の第２導電型の不純物濃度以上とする、請求項２５に記載したヘテロ接合半導体装置の製造方法。
【請求項２８】
前記基体上にサブコレクタ構成材料層、コレクタ構成材料層、ベース構成材料層、エ  ミッタ構成材料層及びエミッタキャップ構成材料層をこの順に積層した前記積層体を形  成し、
次に、前記基体の面方向における前記コレクタ電極の形成位置において、前記エミッ  タキャップ構成材料層の表面から前記積層体に前記イオン注入を行い、前記エミッタキ  ャップ構成材料層、前記エミッタ構成材料層、前記ベース構成材料層及び前記コレクタ  構成材料層に、前記サブコレクタ構成材料層にまで達する前記導電領域を形成し、
次に、前記エミッタキャップ構成材料層に接してその上に前記コレクタ電極を形成し  、
次に、前記エミッタキャップ構成材料層、前記エミッタ構成材料層、前記ベース構成  材料層、前記コレクタ構成材料層及び前記サブコレクタ構成材料層を選択的に除去して  、前記エミッタキャップ層、前記エミッタ層、前記ベース層、前記コレクタ層及び前記  サブコレクタ層を形成する、
請求項２７に記載したヘテロ接合半導体装置の製造方法。
【請求項２９】
前記基体上にサブコレクタ構成材料層、コレクタ構成材料層、ベース構成材料層、エ  ミッタ構成材料層及びエミッタキャップ構成材料層をこの順に積層した前記積層体を形  成し、
次に、前記エミッタキャップ構成材料層及び前記エミッタ構成材料層を選択的に除去  して、前記エミッタキャップ層及び前記エミッタ層を形成し、
次に、前記基体の面方向における前記コレクタ電極の形成位置において、前記ベース  構成材料層の表面から前記積層体に前記イオン注入を行い、前記ベース構成材料層及び  前記コレクタ構成材料層に、前記サブコレクタ構成材料層にまで達する前記導電領域を  形成し、
次に、前記ベース構成材料層に接してその上に前記コレクタ電極を形成し、
次に、前記ベース構成材料層、前記コレクタ構成材料層及び前記サブコレクタ構成材  料層を選択的に除去して、前記ベース層、前記コレクタ層及び前記サブコレクタ層を形  成する、
請求項２７に記載したヘテロ接合半導体装置の製造方法。
【請求項３０】
前記イオン注入によって、ベース構成材料層が上面に存在しないコレクタ構成材料層を通じて前記導電領域を形成し、前記導電領域の不純物濃度を１×１０19／ｃｍ3以上とする、請求項２５に記載したヘテロ接合半導体装置の製造方法。
【請求項３１】
前記基体上にサブコレクタ構成材料層、コレクタ構成材料層、ベース構成材料層、エ  ミッタ構成材料層及びエミッタキャップ構成材料層をこの順に積層した前記積層体を形  成し、
次に、前記エミッタキャップ構成材料層、前記エミッタ構成材料層及び前記ベース構  成材料層を選択的に除去して、前記エミッタキャップ層、前記エミッタ層及び前記ベー  ス層を形成し、
次に、前記基体の面方向における前記コレクタ電極の形成位置において、前記コレク  タ構成材料層の表面から前記積層体に前記イオン注入を行い、前記コレクタ構成材料層  に前記サブコレクタ構成材料層にまで達する前記導電領域を形成し、
次に、前記コレクタ構成材料層に接してその上に前記コレクタ電極を形成し、
次に、前記コレクタ構成材料層及び前記サブコレクタ構成材料層を選択的に除去して  、前記コレクタ層及び前記サブコレクタ層を形成する、
請求項３０に記載したヘテロ接合半導体装置の製造方法。
【請求項３２】
前記イオン注入の前に、前記コレクタ構成材料層を選択的に除去して、前記基体の面方向における前記コレクタ電極の形成位置において、前記コレクタ構成材料層の膜厚を減少させる、請求項３１に記載したヘテロ接合半導体装置の製造方法。
【請求項３３】
前記サブコレクタ構成材料層以外の前記構成材料層を選択的にエッチング除去して、前記コレクタ電極及び前記導電領域が、前記サブコレクタ層のみを介して前記コレクタ層と電気的に接続されるように前記積層体をパターニングする、請求項１に記載したヘテロ接合半導体装置の製造方法。
【請求項３４】
前記導電領域と、前記コレクタ層及び前記ベース層との間を絶縁分離する、請求項３３に記載したヘテロ接合半導体装置の製造方法。
【請求項３５】
コレクタ電極を、チタン、白金及び金がこの順に積層されたＴi／Ｐt／Ａuの３層構造、或いは白金又はパラジウム、チタン、白金及び金がこの順に積層されたＰt又はＰd／Ｔi／Ｐt／Ａuの４層構造によって形成する、請求項１９に記載したヘテロ接合半導体装置の製造方法。
【請求項３６】
エミッタ電極及び／又はベース電極を、タングステンＷ或いはモリブデンＭoを用いて形成する、請求項１９に記載したヘテロ接合半導体装置の製造方法。
【請求項３７】
前記基体として化合物半導体を用いる、請求項１９に記載したヘテロ接合半導体装置の製造方法。
【請求項３８】
請求項１の前記基体としてインジウム燐ＩnＰ又はガリウム砒素ＧaＡsを用いる、請求項３７に記載したヘテロ接合半導体装置の製造方法。
【請求項３９】
前記構成材料層が化合物半導体からなるヘテロ接合バイポーラトランジスタを製造する、請求項３７に記載したヘテロ接合半導体装置の製造方法。
【請求項４０】
ＮＰＮ型バイポーラトランジスタを製造する、請求項３９に記載したヘテロ接合半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合半導体装置及びその製造方法に関するものであり、より詳しくは、その電極構造に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化および高集積化に対する要求はますます強くなり、３−５族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）に対する期待も高くなっている。
【０００３】
ＨＢＴの作製では、通常、分子線エピタキシー法（ＭＢＥ法）や有機金属気相成長法（ＭＯＣＶＤ）法などを用いて、ガリウム砒素ＧaＡs基板あるいはインジウム燐ＩnＰ基板上に、例えば、サブコレクタ層、コレクタ層、ベース層およびエミッタ層を順次エピタキシャル成長させ、この積層体をさらに加工してＨＢＴを作製する。
【０００４】
このように、ＨＢＴでは各半導体層を基板上に積層して形成した縦型構造をとっているので、半導体層に接して電極を形成すると、少なくとも下部層の電極形成位置の上部には、上部層を設けることはできなくなる。そこで、例えば後述の特許文献１に示されているように、いったん各半導体層を形成した後、フォトリソグラフィと、ウェットエッチングまたはドライエッチングとによって上部層の一部を除去し、上記の積層体を階段状の断面を有するメサ構造にパターニングすることが多い。
【０００５】
図１４は、従来のメサ構造の積層体からなるヘテロ接合バイポーラトランジスタ（ＨＢＴ）１００の問題点を説明するための断面図である。ＨＢＴ１００を作製するには、ＭＢＥ法やＭＯＣＶＤ法を用いたエピタキシャル成長法によって、半絶縁性基板１０１の上にサブコレクタ層１０２、コレクタ層１０３、ベース層１０４、エミッタ層１０５、およびエミッタキャップ層１０６を順次形成する。
【０００６】
そして、フォトリソグラフィとエッチングとによって積層体を階段状の断面を有するメサ構造にパターニングした後、サブコレクタ層１０２に接してコレクタ電極１０７を設け、ベース層１０４に接してベース電極１０８を設け、エミッタキャップ層１０６に接してエミッタ電極１０９を設ける。電極の材料としては、各半導体層にオーミック接触を形成できる材料を用いる。
【０００７】
さらに、ポリイミドやベンゾシクロブテン（ＢＣＢ）に代表される有機膜を塗布するなどの方法で、ＨＢＴ１００の上部に表面全面が平坦になるように層間絶縁膜１１０を形成し、その表面上に図示省略した配線を形成する。層間絶縁膜１１０の材料としては、寄生容量を減らすために誘電率の小さい、いわゆるｌｏｗ ｋ材料がよい。半導体層上の電極１０７〜１０９と配線電極１１４〜１１６との間は、それぞれ、層間絶縁膜１１０に開孔したスルーホール１１７〜１１９を介して接続する。
【０００８】
ＨＢＴ１００で問題が生じるのは、通常、半導体装置の耐電圧性能を確保するために、コレクタ層１０３の膜厚が非常に厚くなっていることによる。一例を挙げると、各層の膜厚は、エミッタキャップ層１０６が５０ｎｍ、エミッタ層１０５が１２５ｎｍ、ベース層１０４が７５ｎｍであるのに対し、コレクタ層１０３は５００ｎｍ、サブコレクタ層１０２は３００ｎｍである。このため、上記のように電極１０７〜１０９を設けると、積層方向における電極位置の高低差は、ベース電極１０８とエミッタ電極１０９とでは１７５ｎｍと小さいが、コレクタ電極１０７とエミッタ電極１０９とでは７５０ｎｍにもなる。
【０００９】
上記の例のように、ＨＢＴ１００ではコレクタ電極１０７とエミッタ電極１０９との高低差が１μｍ程度になることも珍しくない。微細化が要求されている半導体装置において、コレクタ電極上部からエミッタ電極上部までの間に１μｍ程度、あるいはそれ以上の段差が存在すると、配線工程などの加工プロセスに重大な困難を生じることになる。
【００１０】
例えば、層間絶縁膜１１０を介して配線を形成する際、電極１０７〜１０９への接続プラグ１１７〜１１９を形成する位置の層間絶縁膜１１０に、ドライエッチングでスルーホール１１７ｈ〜１１９ｈを形成する必要があるが、上記の高低差が存在すると、適正なスルーホールを形成することが非常に難しくなる。
【００１１】
すなわち、コレクタ電極１０７とエミッタ電極１０９およびベース電極１０８との高低差に対応して、スルーホール１１７ｈとスルーホール１１９ｈおよび１１８ｈとでは開孔する層間絶縁膜１１０の膜厚が大きく異なるため、例えばエッチング条件をスルーホール１１７ｈに適合させると、スルーホール１１９ｈおよび１１８ｈを過剰にエッチングすることになる。この結果、ホール径がばらつくだけでなく、異常エッチングやエッチング副生物の堆積物が発生するなどの問題が生じる。
【００１２】
図１５は、ＨＢＴ１００上部の層間絶縁膜１１０に、深さが大きく異なるスルーホールを形成する際の問題点を説明するための断面図である。なお、図１５は、図１４に点線で示した領域の部分拡大断面図であり、配線電極１１４〜１１６および接続プラグ１１７〜１１９を形成する前の状態を示している。
【００１３】
スルーホール１１７ｈ、１１８ｈ、１１９ｈの深さを、それぞれ、ｈ11、ｈ12、ｈ13とし、ｈ11とｈ13との差をΔｈとする。スルーホール１１７ｈと１１９ｈとを一括して形成すると、スルーホール１１７ｈを完成するためには、スルーホール１１９ｈが完成した後も、Δｈの深さのホールを形成する必要がある。スルーホール１１７ｈ側でΔｈの深さのホールを下方向へ形成している間に、スルーホール１１９ｈの側では、エミッタ電極１０９によって下方向へのエッチングが阻止されているため、反応活性種によるエッチングが横方向に進行する。このため、図中の点線で示すように、スルーホール１１９の下部では、ホール径が大きくなる。また、深いスルーホールを形成するため、速いエッチング速度を選択すると、層間絶縁膜１１０がエッチングオフされた膜材料がスルーホール１１７ｈ〜１１９ｈ上のレジストマスクの側面に付着しやすくなる。
【００１４】
上記の、スルーホール１１７ｈにおける下方向へのエッチング速度と、スルーホール１１９ｈにおける横方向へのエッチング速度との関係は、エッチング方法に依存する。ラジカル反応による等方性エッチングであるプラズマエッチングを用いる場合には、両者の速度はほぼ同じと考えてよい。この場合、通常、エミッタ電極１０９の主面の大きさは、スルーホール１１９ｈとの位置合わせ誤差を考慮して、片側ｗのマージンをもって作られているが、Δｈ＞ｗが成り立つ場合には、スルーホール１１７ｈが完成する時点で、スルーホール１１９ｈの下部はエミッタ電極１０９の主面からはみ出して広がってしまうことになり、これは不都合である。このような不都合を生じさせないためには、Δｈ＜ｗであることが必要であり、ｗが５００ｎｍ程度であることを考慮すると、Δｈは５００ｎｍ以下であることが必要である。ここではスルーホール１１７ｈと１１９ｈとの関係について述べたが、スルーホール１１７ｈと１１８ｈとの関係もほぼ同様である。
【００１５】
なお、イオンアシストによる異方性エッチングである反応性イオンエッチング（ＲＩＥ）を用いる場合には、基板下方向へのエッチングである垂直性が高くなり、サイドエッチングをほとんど生じない。しかしながら、この場合にはイオンで衝撃を加えることによってエッチングが進行していくため、下地層にダメージが生じるおそれがある。ＨＢＴ１００などのＨＢＴでは、電極材料として金を用いているため、スルーホール１１７ｈ〜１１９ｈの形成にＲＩＥを用いると、イオンで衝撃された電極の金がスルーホール１１７ｈ〜１１９ｈの側面に再付着する異常エッチングが生じる可能性が高くなる。この点では、スルーホール１１７ｈ〜１１９ｈの形成には、ＲＩＥによる異方性エッチングを用いるよりも、プラズマエッチングによる等方性エッチングを用いる方が好ましい。
【００１６】
上記の問題点は、深さが大きく異なるスルーホールは別工程で形成するようにすれば回避することができるが、このようにすると、工程数が増加し、生産性が低下する。
【００１７】
また、図１４および図１５に一点破線で示すように、ＨＢＴ１００の電極１０７〜１０９の大きな段差を層間絶縁膜１１０が吸収しきれず、実際の層間絶縁膜表面１１２の形状は、理想的な層間絶縁膜表面１１１の完全な平坦面からはずれ、大きな凹凸を有する形状になる。このため、層間絶縁膜表面１１２に形成される配線が断線するおそれが高くなるとともに、配線工程において層間絶縁膜表面１１２の上に形成するフォトレジストの露光精度が低下し、所定のパターンどおりの配線を形成できないといった問題が生じる。
【００１８】
そこで後述の特許文献２〜４には、積層方向（高さ方向）における電極形成位置を変更して、電極位置の高低差を緩和あるいは解消する構造をもつＨＢＴが提案されている。
【００１９】
図１６は、特許文献２に示されているＨＢＴ１２０の断面図である。ＨＢＴ１２０では、半絶縁性のガリウム砒素基板１２１の上に、ｎ+型ガリウム砒素層（コレクタ引き出し層）１２２、ｎ型ガリウム砒素層（コレクタ層）１２３、ｎ+型ガリウム砒素層（ベース層）１２４、ｎ型アルミニウムガリウム砒素層（エミッタ層）１２５およびｎ+型ガリウム砒素層（エミッタキャップ層）１２６を、順次、ＭＢＥ法またはＭＯＣＶＤ法を用いたエピタキシャル成長法によって形成する。
【００２０】
そして、ベース電極１２８およびエミッタ電極１２９を、それぞれ、図１４に示したＨＢＴ１００と同様、ｎ+型ガリウム砒素層（ベース層）１２４およびｎ+型ガリウム砒素層（エミッタキャップ層）１２６に接して設けるが、コレクタ電極１２７は膜厚方向における形成位置を変更する。すなわち、基板１２１の面方向におけるコレクタ電極１２７の形成位置において、エッチングによってｎ+型ＧaＡs層（コレクタ引き出し層）１２２を露出させた後、この露出面上に、ＭＢＥ法を用いたエピタキシャル成長法によってｎ+型ＧaＡs層（第２の引き出し層）１３２を形成し、この新しく追加された第２の引き出し層１３２に接してこの上にコレクタ電極１２７を設ける。第２の引き出し層１３２の厚さ（高さ）は、特に限定されるものではないが、例えば、上面がｎ+型ＧaＡs層（ベース層）１２４と同程度の高さになる厚さとする。
【００２１】
ＨＢＴ１２０では、コレクタ電極１２７とベース電極１２８およびエミッタ電極１２９との、積層方向における電極位置の高低差を緩和あるいは解消することはできるものの、第２の引き出し層１３２を追加形成する方法をとっているため、工程数が増加する問題点がある。また、エッチングによって形成したｎ+型ＧaＡs層（コレクタ引き出し層）１２２の露出面上に、所望の電気的特性をもつ第２の引き出し層１３２をエピタキシャル成長させることができるのかという懸念も存在する。
【００２２】
図１７は、特許文献３に示されているＨＢＴ１４０の断面図である。ＨＢＴ１４０では、半絶縁性基板１４１にサブコレクタ領域１４２および、コレクタ領域１４３を、それぞれ、イオン注入法およびエピタキシャル成長法によって形成した後、基板１４１の面方向におけるコレクタ電極１４７の形成位置においてイオン注入を行い、コレクタ領域１４３と同じ導電型を有し、サブコレクタ領域１４２に達する導電領域１５０を形成する。
【００２３】
その後、ベース層１４４およびエミッタ層１４５をエピタキシャル成長法によって形成し、エミッタ層１４５の一部をエッチング除去して、ベース電極１４８およびエミッタ電極１４９を、それぞれ、ベース層１４４およびエミッタ層１４５に接して設ける。そして、ベース層１４４の一部をエッチング除去して、コレクタ電極１４７を導電領域１５０に接してその上に設ける。この後、イオン注入により絶縁領域１５１を形成し、素子間を分離する。
【００２４】
ＨＢＴ１４０では、コレクタ領域１４３を除去せず、コレクタ領域１４３を改変した導電領域１５０の上にコレクタ電極１４７を設けるので、コレクタ電極１４７とベース電極１４８およびエミッタ電極１４９との、積層方向における電極位置の高低差は、それぞれ、ベース層１４４の厚さおよびベース層１４４とエミッタ層１４５とを合わせた厚さにすぎず、大幅に小さくなる。しかし、エピタキシャル成長法による成膜工程をイオン注入工程によって中断するので、工程の連続性がなく、煩雑になり生産性が低下する問題点がある。また、中断している間に生じるエピタキシャル成長層表面の変質や汚染の影響で、成膜工程再開後にベース層１４４およびエミッタ層１４５を所定の品質で形成できないのではないかという懸念も存在する。
【００２５】
また、コレクタ領域１４３と導電領域１５０とが直接接触しているため、コレクタ領域１４３からサブコレクタ領域１４２を経ずに導電領域１５０へ流れる電流の存在が耐電圧性など、ＨＢＴ１４０の電気特性に悪影響を与える可能性も懸念される。
【００２６】
図１８は、特許文献４に示されているＨＢＴ１６０の断面図である。ＨＢＴ１６０では、ＭＯＣＶＤ法またはＧaＡs半導体基板１６１にｎ+型ＧaＡs層（サブコレクタ層）１６２およびｎ型ＧaＡs層（コレクタ層）１６４を形成した後、基板１６１の面方向におけるコレクタ電極１７３の形成位置においてＳi+イオン注入を行い、コレクタ層１６４と同じ導電型を有し、サブコレクタ層１６２に達するディープｎ+層１６５を形成する。
【００２７】
その後、ＭＢＥ法を用いたエピタキシャル成長法によって、コレクタ層１６４の上に薄いグレーディング層を挟んでｐ+型ＡlＧaＡs層（ベース層）１６７を形成し、選択的エッチングによってパターニングする。さらに、その上にＭＢＥ法を用いたエピタキシャル成長法によって、薄いグレーディング層を挟んでｎ型ＡlＧaＡs層（エミッタ層）１６８およびｎ+型ＧaＡs層（エミッタキャップ層）１６９を形成する。次に、基板１６１の面方向におけるコレクタ電極１６７の形成位置においてＳi+イオン注入を行い、エミッタ層１６８およびエミッタキャップ層１６９の導電性を変更して、ディープｎ+層１６５を延長する。また、Ｂe+イオン注入を行い、エミッタ層１６８およびエミッタキャップ層１６９の導電型を変更して、ベース層１６７に達するｐ+層１７０を形成する。
【００２８】
この後、Ｂe+およびＨ+イオンの注入を行いアイソレーション層１７１を形成し、さらに窒化シリコン層１７２およびオーミック電極１７３〜１７５を形成する。
【００２９】
ＨＢＴ１６０では、イオン注入法によってエミッタキャップ層１６９の最上部までディープｎ+層１６５およびｐ+層１７０を形成し、その上にオーミック電極１７３および１７４を形成するので、スルーホールを形成する必要はなく、すべてのオーミック電極１７３〜１７５の高さが揃う。また、メサ構造を形成せず、最上部にエミッタキャップ層１６９が平坦なまま残されるので、ＨＢＴ１６０作製後の配線の形成も容易である。
【００３０】
しかし、特許文献３に基づくＨＢＴ１４０と同様、成膜工程をイオン注入工程によって中断するので、工程の連続性がなく、煩雑になり生産性が低下する問題点がある。また、中断している間に生じるエピタキシャル成長層表面の変質や汚染の影響で、成膜工程再開後にベース層１６７、エミッタ層１６８およびエミッタキャップ層１６９を所定の品質で形成できないのではないかという懸念も存在する。
【００３１】
また、エミッタキャップ層１６９およびエミッタ層１６８とｐ+層１７０とが直接接触しているため、エミッタキャップ層１６９およびエミッタ層１６８からベース層１６７を経ずにｐ+層１７０へ流れる電流の存在が、増幅率の低下など、ＨＢＴ１６０の電気特性に悪影響を与える可能性も懸念される。また、ディープｎ+層１６５は、別々に行われる２回のイオン注入によって下部層と上部層とがそれぞれ形成されるので、両者の位置ずれなどの影響で導電性などの特性が低下するおそれがある。
【００３２】
【特許文献１】特開平６−３３３９３５号公報（第３頁、図２）
【特許文献２】特開昭６１−５９７７４号公報（第２及び３頁、図１）
【特許文献３】特開平５−１２９３２２号公報（第２及び３頁、図１）
【特許文献４】特開平５−２７５６３４号公報（第３及び４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００３３】
本発明は、このような状況に鑑みてなされたものであって、その目的は、積層方向における電極位置の高低差を緩和或いは解消し、かつ、製造工程の増加や生産性の低下を抑え、また、電気的特性の悪化を招くことのない構造を有するヘテロ接合半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３４】
即ち、本発明は、サブコレクタ層、コレクタ層、ベース層及びエミッタ層が、この順に基体上に積層されてなるヘテロ接合半導体装置において、
前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ層となる各構  成材料層からなる積層体の加工によって、前記サブコレクタ層の上部に他の構成材料層  が残され、
この残された構成材料層に接してその上にコレクタ電極が設けられ、
前記コレクタ電極と前記サブコレクタ層とを電気的に接続する導電領域が設けられて  いる
ことを特徴とする、ヘテロ接合半導体装置に係わり、また、このヘテロ接合半導体装置の製造方法であって、
サブコレクタ構成材料層、コレクタ構成材料層、ベース構成材料層及びエミッタ構成材料層をこの順に基体上に積層する工程と、
この積層体を加工して、前記基体の面方向における前記コレクタ電極の形成位置において、前記サブコレクタ構成材料層の上部に他の構成材料層を残す工程と、
この残された構成材料層に接してその上に前記コレクタ電極を形成する工程と、
前記コレクタ電極と前記サブコレクタ構成材料層とを電気的に接続する導電領域を形  成する工程と
を有する、ヘテロ接合半導体装置の製造方法に係わるものである。
【発明の効果】
【００３５】
本発明のヘテロ接合半導体装置では、少なくとも前記サブコレクタ層、前記コレクタ層、前記ベース層及び前記エミッタ層となる各構成材料層がこの順に積層された前記積層体の加工によって、前記活性層以外に構成材料層が前記サブコレクタ層の上部に残され、この構成材料層に接してその上に前記コレクタ電極が設けられている。このため、前記サブコレクタ層の上部の、前記サブコレクタ層以外の活性層に接してその上に設けられるエミッタ電極及びベース電極と、前記コレクタ電極との、積層方向における電極位置の高低差は、コレクタ電極を前記サブコレクタ構成材料層に接してその上に設ける従来のメサ構造の例（図１４参照。）に比べて小さくなる。
【００３６】
この際、すでに形成されている前記構成材料層を利用して前記コレクタ電極を設けるので、第２の引き出し層１３２を追加形成する特許文献２の方法に比べ、工程が簡略になる。また、半導体装置を形成するのに必要な全ての前記構成材料層を一挙に形成してしまってから、それらの前記積層体の加工を行うので、成膜工程がイオン注入工程によって中断される特許文献３及び４の方法に比べ、工程の連続性が保たれ、能率が良く、簡易な工程で、生産性よく製造できる。また、成膜工程の中断によるエピタキシャル成長層表面の変質や汚染がなく、最良の条件下で形成された前記構成材料層を、劣化させることなく前記活性層とすることができ、前記活性層の膜質および前記ヘテロ接合半導体装置の性能が向上する。
【００３７】
以上のように、本発明のヘテロ接合半導体装置は、製造工程の増加を抑え、生産性の低下や電気的特性の悪化を招くことなく、積層方向における電極位置の高低差を緩和或いは解消することができる。その結果、前記ヘテロ接合半導体装置の上部に層間絶縁膜を形成しこの層間絶縁膜表面上に配線を形成した場合、前記電極と前記配線との電気的接続のために前記層間絶縁膜に形成するスルーホールの深さがよく揃う。このため、すべてのスルーホールを一括して精度良く容易に形成することができ、工程数の減少により生産性が向上する。また、比較的浅いスルーホールを形成すればよいので、適切なエッチング速度を選択することができ、層間絶縁膜がエッチングオフされた膜材料がスルーホール上のレジストマスクの側面に付着することを防止できる。
【００３８】
また、前記層間絶縁膜の表面の平坦性が向上するので、配線が断線するおそれが減少し、配線形成工程を容易に生産性良く行えるとともに、配線工程におけるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、層間絶縁膜表面の上に所定のパターンどおりの配線を形成できるようになる。このように、段差における配線の断線、並びに露光やエッチングのばらつきなど、配線形成工程の問題点を一括して解決することができるため、更なる素子の微細化が可能になり、寄生容量の低減による使用可能周波数帯域の高周波化、コンタクト不良の改善によるパワーアンプデバイスとしての利得の向上が可能になる。
【００３９】
本発明のヘテロ接合半導体装置の製造方法は、前記ヘテロ接合半導体装置と表裏一体の関係にあり、前記ヘテロ接合半導体装置を効率よく製造することを可能にするヘテロ接合半導体装置の製造方法である。
【発明を実施するための最良の形態】
【００４０】
本発明において、前記コレクタ電極が、エミッタ構成材料層又はエミッタキャップ構成材料層、或いはベース構成材料層に接してその上に設けられているのがよい。又は、前記コレクタ電極が、コレクタ構成材料層に接してその上に設けられているのでもよい。
【００４１】
また、前記コレクタ電極と前記サブコレクタ層との間にある前記構成材料層の領域を、前記サブコレクタ層と同じ導電型の高導電性領域に変化させることによって、前記導電領域が形成され、前記高導電性領域が、前記サブコレクタ層にまで達しているのがよい。
【００４２】
前記導電領域を形成する方法は、特に限定されるものではなく、前記ヘテロ接合半導体装置に適用可能な方法であれば何でもよいが、工程数が少なく、半導体層への悪影響も小さいことから、イオン注入法が最も好ましい。また、イオン注入法によれば、打ち込みエネルギーを調節することによって、深さ方向における不純物濃度分布を制御することができ、ドーズ量を調節することによって、不純物濃度を制御することができるので、所定の電気的特性を備えた導電領域２１を形成することができる。不純物を導入する方法としてはこの他に不純物拡散法などがあり、単独またはイオン注入法と併用して用いることができる。
【００４３】
また、前記コレクタ電極及び前記導電領域が、前記サブコレクタ層のみを介して前記コレクタ層と電気的に接続されていて、前記導電領域と、前記コレクタ層及び前記ベース層との間が絶縁分離されているのがよい。このようにすると、前記コレクタ層から前記サブコレクタ層を経ずに前記導電領域へ流れる電流が生じ、前記ヘテロ接合半導体装置の電気的特性に悪影響を与える可能性を除くことができる。
【００４４】
また、電極の材料としては、電極が接する半導体層とオーミック接触を形成できる材料を用いるのがよい。前記コレクタ電極は、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造、あるいは、白金またはパラジウム、チタン、白金および金がこの順に積層された（ＰtまたはＰd）／Ｔi／Ｐt／Ａuの４層構造からなるのがよい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性を実現することができる。
【００４５】
前記エミッタ電極及び／又は前記ベース電極において、電極形成後に前記導電領域の形成とその活性化アニール処理が行われる場合には、電極材料は、アニール処理温度に耐える必要があるため、アニール温度に対応した高融点の金属材料、具体的にはタングステンＷあるいはモリブデンＭoからなるのがよい。
【００４６】
また、前記基体が化合物半導体からなるのがよく、更に具体的には、前記基体がインジウム燐ＩnＰ又はガリウム砒素ＧaＡsからなるのがよい。インジウム燐又はガリウム砒素は３−５族化合物半導体に好適に用いられる代表的な基板材料である。
【００４７】
この場合、前記構成材料層が化合物半導体からなるヘテロ接合バイポーラトランジスタとして構成されているのがよい。この際、このヘテロ接合バイポーラトランジスタは、ＮＰＮ型であるのがよい。ＮＰＮ型は動作の高速性に優れた構造である。しかし、ＮＰＮ型に限定するものではなく、増幅率の大きさを重視するのであればＰＮＰ型がよい。
【００４８】
但し、本発明のヘテロ接合半導体装置の機能はトランジスタに限るものではなく、例えば、構成要素はバイポーラトランジスタと同じであっても、動作としてダイオード的な機能や、単純な抵抗や容量としての機能を利用するものであってよい。
【００４９】
本発明のヘテロ接合半導体装置の製造方法において、前記イオン注入によって、少なくともベース構成材料層及びコレクタ構成材料層を通じて前記導電領域を形成する場合には、前記導電領域の第１導電型の不純物濃度を、少なくとも前記ベース構成材料層の第２導電型の不純物濃度以上とするのがよい。
【００５０】
この場合の具体的な加工順としては、前記エミッタキャップ構成材料層上に前記コレクタ電極を設ける場合には、
まず、前記基体上にサブコレクタ構成材料層、コレクタ構成材料層、ベース構成材料  層、エミッタ構成材料層及びエミッタキャップ構成材料層をこの順に積層した前記積層  体を形成し、
次に、前記基体の面方向における前記コレクタ電極の形成位置において、前記エミッ  タキャップ構成材料層の表面から前記積層体に前記イオン注入を行い、前記エミッタキ  ャップ構成材料層、前記エミッタ構成材料層、前記ベース構成材料層及び前記コレクタ  構成材料層に、前記サブコレクタ構成材料層にまで達する前記導電領域を形成し、
次に、前記エミッタキャップ構成材料層に接してその上に前記コレクタ電極をし、
次に、前記エミッタキャップ構成材料層、前記エミッタ構成材料層、前記ベース構成  材料層、前記コレクタ構成材料層及び前記サブコレクタ構成材料層を選択的に除去して  、前記エミッタキャップ層、前記エミッタ層、前記ベース層、前記コレクタ層及び前記  サブコレクタ層を形成する、
のがよい。
【００５１】
また、前記ベース構成材料層上に前記コレクタ電極を設ける場合には、
まず、前記基体上にサブコレクタ構成材料層、コレクタ構成材料層、ベース構成材料  層、エミッタ構成材料層及びエミッタキャップ構成材料層をこの順に積層した前記積層  体を形成し、
次に、前記エミッタキャップ構成材料層及び前記エミッタ構成材料層を選択的に除去  して、前記エミッタキャップ層及び前記エミッタ層を形成し、
次に、前記基体の面方向における前記コレクタ電極の形成位置において、前記ベース  構成材料層の表面から前記積層体に前記イオン注入を行い、前記ベース構成材料層及び  前記コレクタ構成材料層に、前記サブコレクタ構成材料層にまで達する前記導電領域を  形成し、
次に、前記ベース構成材料層に接してその上に前記コレクタ電極を形成し、
次に、前記ベース構成材料層、前記コレクタ構成材料層及び前記サブコレクタ構成材  料層を選択的に除去して、前記ベース層、前記コレクタ層及び前記サブコレクタ層を形  成する、
のがよい。
【００５２】
また、前記イオン注入によって、ベース構成材料層が上面に存在しないコレクタ構成材料層を通じて前記導電領域を形成する場合には、前記導電領域の不純物濃度を１×１０19／ｃｍ3以上とするのがよい。
【００５３】
この場合の具体的な加工順としては、
前記基体上にサブコレクタ構成材料層、コレクタ構成材料層、ベース構成材料層、エ  ミッタ構成材料層及びエミッタキャップ構成材料層をこの順に積層した前記積層体を形  成し、
次に、前記エミッタキャップ構成材料層、前記エミッタ構成材料層及び前記ベース構  成材料層を選択的に除去して、前記エミッタキャップ層、前記エミッタ層及び前記ベー  ス層を形成し、
次に、前記基体の面方向における前記コレクタ電極の形成位置において、前記コレク  タ構成材料層の表面から前記積層体に前記イオン注入を行い、前記コレクタ構成材料層  に前記サブコレクタ構成材料層にまで達する前記導電領域を形成し、
次に、前記コレクタ構成材料層に接してその上に前記コレクタ電極を形成し、
次に、前記コレクタ構成材料層及び前記サブコレクタ構成材料層を選択的に除去して  、前記コレクタ層及び前記サブコレクタ層を形成する、
のがよい。
【００５４】
この際、前記イオン注入の前に、前記コレクタ構成材料層を選択的に除去して、前記基体の面方向における前記コレクタ電極の形成位置において、前記コレクタ構成材料層の膜厚を減少させるのがよい。
【００５５】
次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
【００５６】
実施の形態１
実施の形態１は、主として請求項１と２に記載したヘテロ接合半導体装置、および請求項１９、２０、２７と２８に記載したヘテロ接合半導体装置の製造方法に関わる例として、ＩnＰ系ヘテロ接合バイポーラトランジスタおよびその製造方法について説明する。
【００５７】
図１は、実施の形態１に基づくヘテロ接合バイポーラトランジスタ（ＨＢＴ）１０の構造を示す断面図（ａ）と、その電極配置の必然性を説明するための断面図（ｂ）である。
【００５８】
ＨＢＴ１０では、ＭＢＥ法やＭＯＣＶＤ法を用いたエピタキシャル成長法によって、半絶縁性基板１の上に、サブコレクタ層１２、コレクタ層１３、ベース層１４、エミッタ層１５、そしてエミッタキャップ層１６が、順次積層して形成されている。
【００５９】
そして、図１４に示したＨＢＴ１００と同様、エミッタキャップ層１６およびエミッタ層１５はメサ構造にパターニングされ、エミッタキャップ層１６に接してエミッタ電極９が設けられ、ベース層１４に接してベース電極８が設けられている。ここで、サブコレクタ層１２に接してコレクタ電極７を設けると、ＨＢＴ１００と同様、コレクタ電極７と、ベース電極８およびエミッタ電極９との間に大きな高低差が生じる。従って、電極間に大きな高低差を生じさせない構造として、サブコレクタ層１２よりも上部の層にコレクタ電極７を設けることが必要になる。
【００６０】
本実施の形態では、上記の必要条件を満たす構造の１つとして、コレクタ電極７をエミッタキャップ構成材料層６の上に設けることにする（なお、後述する実施の形態２〜４に示すように、コレクタ電極７をベース構成材料層４やコレクタ構成材料層３の上に設けてもよい。）。この結果、図１（ｂ）に示した電極の配置構造が導かれる。ただし、図１（ｂ）の状態ではコレクタ電極７とサブコレクタ層１２との電気的接続が得られないので、トランジスタとして動作しない。そこで、図１（ａ）に示すように、コレクタ電極７とサブコレクタ層１２とを電気的に接続する導電領域２１を形成する。
【００６１】
導電領域２１の形成方法は、特に限定されるものではなく、ＨＢＴに適用可能な方法であれば何でもよいが、工程数が少なく、活性層１２〜１６への悪影響も小さいことから、イオン注入法が最も好ましい。本実施の形態では、コレクタ電極７を形成する前に、イオン注入法によって、電極７下部のエミッタキャップ構成材料層６からサブコレクタ層１２に達する導電領域２１が形成されているものとする。導電領域２１は、サブコレクタ層１２と同じ導電型で、高い不純物濃度に形成された半導体層である。導電領域２１の形成後に、コレクタ電極７を形成する。
【００６２】
図２は、ＨＢＴ１０の上部に、有機膜を塗布するなどの方法で表面全面が平坦になるように、層間絶縁膜２３を形成した状態を示す断面図である。なお、図２は、図１（ａ）に点線で示した領域にスルーホール２７〜２９を形成した状態の拡大断面図であり、図１５と対比されるべきものである。
【００６３】
層間絶縁膜２３の材料としては、寄生容量を減らすために、ポリイミドやＢＣＢに代表される有機膜など、誘電率の小さい、いわゆるｌｏｗ ｋ材料がよい。この後、配線工程において、図示省略した配線などを層間絶縁膜２３の表面上に形成する。半導体層上の電極７〜９と層間絶縁膜２３の上の図示省略した配線電極との間は、層間絶縁膜２３に開孔したスルーホール２７〜２９に形成する接続プラグを介して接続する。
【００６４】
ここで重要であるのは、コレクタ電極７がエミッタキャップ構成材料層６に接して設けられているため、積層方向における電極位置の高さは、コレクタ電極７とエミッタ電極９とでは同じであり、コレクタ電極７とベース電極８との差Δｈ10も、エミッタキャップ構成材料層６とエミッタ構成材料層５との膜厚の合計にすぎず、十分小さいことである。後述する例では、Δｈ10は１７５ｎｍ程度である。
【００６５】
このため、電極７〜９に対応して層間絶縁膜２３に形成したスルーホール２７〜２９の深さをｈ1〜ｈ3とすると、ｈ1とｈ3とは等しく、ｈ2は、ｈ1およびｈ3より、Δｈ10＝１７５ｎｍ程度大きいに過ぎない。このため、スルーホール２７〜２９を形成する工程を一括して生産性良く行うことができる。この際、スルーホール２８が完成する時点では、スルーホール２７と２９はすでに完成しており、幾分か横方向へのエッチングが進行しているが、その程度は小さく、仮に横方向へのエッチングが下方向へのエッチングと同じ速さで進むものとすると、１７５ｎｍ程度である。これはコレクタ電極７およびエミッタ電極８の主面の通常のマージンｗ（５００ｎｍ程度）内に十分に収まっており、問題がない。
【００６６】
また、構成材料層２〜６は、メサ構造の活性層１２〜１６を形成するために一部が除去されているが、大部分は残されている。このため、ＨＢＴ１０の上部に形成する層間絶縁膜２３の表面２４の平坦性が向上し、層間絶縁膜２３の表面に配線を形成する工程を非常に容易に行うことができる。
【００６７】
なお、ＨＢＴ１０のコレクタ層１３と導電領域２１とが直接接触していると、特許文献２のＨＢＴ１４０について指摘したように、コレクタ層１３からサブコレクタ層１２を経ずに導電領域２１へ直接流れる電流が生じ、ＨＢＴ１０の電気特性に悪影響を与える可能性も懸念される。そこでＨＢＴ１０では、コレクタ層１３と導電領域２１との間に分離溝２２が設けられ、コレクタ層１３からサブコレクタ層１２を経ずに導電領域２１へ流れる電流が生じることがないように構成されている。
【００６８】
ＨＢＴ１０の一例を挙げれば、ＨＢＴ１０はＮＰＮ型の化合物系ヘテロ接合トランジスタであって、半絶縁性基板１はインジウム燐ＩnＰ基板であり、サブコレクタ層１２はｎ+型インジウムガリウム砒素ＩnＧaＡs層、コレクタ層１３はｎ-型インジウム燐層、ベース層１４はｐ+型インジウムガリウム砒素層、エミッタ層１５はｎ-型インジウム燐層、そしてエミッタキャップ層１６はｎ+インジウムガリウム砒素層からなり、導電領域２１はｎ+型導電領域である。
【００６９】
さらに詳しくは、例えば、半絶縁性基板１は、鉄Ｆeをドープしたインジウム燐基板であるのがよい。インジウムガリウム砒素系の半導体層では、ガリウム砒素基板も用いることができるが、ここでインジウム燐基板を用いるのは、ＨＢＴ１０の動作速度の高速化を重視したためである。
【００７０】
すなわち、インジウムガリウム砒素系の半導体層では、ガリウムに比べてインジウムの割合が大きい方が、電子移動度が大きくなる。ＨＢＴ１０の高速動作には、例えば、インジウムとガリウムとのモル比が、５３：４７であるのが望ましい。この場合、インジウムのイオン半径が大きいため、格子定数が０．５６ｎｍであるガリウム砒素基板は適合せず、格子定数が０．５８ｎｍとより大きいインジウム燐基板が適合する。このため、インジウム燐基板を用いることで、動作速度の大きいインジウムガリウム砒素系半導体のエピタキシャル成長層を、欠陥少なく形成することができる。鉄Ｆeをドープするのは、基板の絶縁性を確保するためである。なお、インジウムの割合が小さい場合には、ガリウム砒素基板を好適に用いることができる。
【００７１】
そして、サブコレクタ層１２は１×１０19／ｃｍ3以上のｎ型不純物濃度を有するｎ+型インジウムガリウム砒素層で、厚さ３００ｎｍである。コレクタ層１３は１×１０16／ｃｍ3のｎ型不純物濃度を有するインジウム燐層で、厚さ５００ｎｍである。ベース層１４は１×１０19／ｃｍ3以上のｐ型不純物濃度を有するインジウムガリウム砒素層で、厚さ７５ｎｍである。エミッタ層１５は１×１０17／ｃｍ3のｎ型不純物濃度を有するインジウム燐層で、厚さ１２５ｎｍである。エミッタキャップ層１６は１×１０19／ｃｍ3以上の不純物濃度を有するインジウムガリウム砒素層で、厚さ５０ｎｍである。
【００７２】
これらの層は、それぞれ、ＭＢＥまたはＭＯＣＶＤによるエピタキシャル成長法によって形成されたサブコレクタ構成材料層２、コレクタ構成材料層３、ベース構成材料層４、エミッタ構成材料層５およびエミッタキャップ構成材料層６の積層体をパターニングすることによって形成される。
【００７３】
ここで、各層の膜厚や不純物濃度や材料の相違は、とくに限定されることはない。また、エネルギーバンドの不連続を解消するために、組成傾斜してグレーデッド層とした薄い層などが挿入されている構造についても、本実施の形態に含まれるものとする。
【００７４】
電極７〜９の材料としては、それぞれが接する半導体層とオーミック接触を形成できる材料を用いる。例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造、あるいは、白金またはパラジウム、チタン、白金および金がこの順に積層された（ＰtまたはＰd）／Ｔi／Ｐt／Ａuの４層構造からなるのがよい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性を実現できる。
【００７５】
図３と図４とは、実施の形態１に基づくＨＢＴ１０の作製工程を示すフロー図である。
【００７６】
まず、図３（ａ）に示すように、半絶縁性基板１として、鉄Ｆeをドープしたインジウム燐基板を用意する。その上に、ＭＢＥ法またはＭＯＣＶＤ法を用いたエピタキシャル成長法によって、サブコレクタ構成材料層２、コレクタ構成材料層３、ベース構成材料層４、エミッタ構成材料層５、そしてエミッタキャップ構成材料層６を形成する。
【００７７】
各層の詳細は上記した通りである。すなわち、サブコレクタ構成材料層２は１×１０19／ｃｍ3以上のｎ型不純物濃度を有するｎ+型インジウムガリウム砒素層で、厚さ３００ｎｍである。コレクタ構成材料層３は１×１０16／ｃｍ3のｎ型不純物濃度を有するインジウム燐層で、厚さ５００ｎｍである。ベース構成材料層４は１×１０19／ｃｍ3以上のｐ型不純物濃度を有するインジウムガリウム砒素層で、厚さ７５ｎｍである。エミッタ構成材料層５は１×１０17／ｃｍ3のｎ型不純物濃度を有するインジウム燐層で、厚さ１２５ｎｍである。エミッタキャップ構成材料層６は１×１０19／ｃｍ3以上の不純物濃度を有するインジウムガリウム砒素層で、厚さ５０ｎｍである。
【００７８】
次に、図３（ｂ）に示すように、水平方向におけるコレクタ電極７の形成領域に、エミッタキャップ構成材料層６の上から、酸化シリコンＳiＯ2等のハードマスク５１を用いたイオン注入法によって、ｎ+型の導電領域２１を形成する。導電領域２１はサブコレクタ構成材料層２まで達する必要があるため、高エネルギーのイオン注入が要求される。たとえば３００ｋｅＶ以上のエネルギーでシリコンイオンＳi+等を注入する。
【００７９】
また、単一の打ち込みエネルギーによるイオン注入では、注入されるドーパントの濃度は、エミッタキャップ構成材料層６の表面からの深さによって変化し、打ち込みエネルギーで決まるある深さに最大値をもち、例えば正規分布のような濃度分布を形成する。従って、複数の打ち込みエネルギーによるイオン注入を行い、表面からの深さの違いによる導電領域２１の不純物濃度の相違をできるだけ小さくするのが望ましい。
【００８０】
とくに、ベース構成材料層４のようにｐ+の導電性をもつ層に対しては、ドーパント濃度が最大になる深さがこの層に一致するように打ち込みエネルギーを調節し、イオン注入によって導入されるｎ型の不純物濃度が、イオン注入の前にこの層に存在していたｐ型の不純物濃度以上になるようにド−ズ量を定める。
【００８１】
このようにイオン注入法によれば、打ち込みエネルギーを調節することによって、深さ方向における不純物濃度分布を制御することができ、ドーズ量を調節することによって、不純物濃度を制御することができるので、所定の電気的特性を備えた導電領域２１を形成することができる。不純物を導入する方法としてはこの他に不純物拡散法などがあり、単独またはイオン注入法と併用して用いることができる。
【００８２】
イオン注入後は、アニールを行い、注入したドーパントを活性化する。活性化アニールにはＲＴＡ（Rapid Thermal Anneal）等の高温下での短時間のアニールを行うのが理想的であるが、高温でのアニールによってエピタキシャル層自体のプロファイルが崩れないことが必要である。現在行われているＭＢＥあるいはＭＯＣＶＤでのエピタキシャル層の成長温度が５００℃〜６００℃であることを考慮すると、活性化アニールに適用する温度範囲は５００℃以下が望ましい。ただし、アニールする時間を短縮すれば、５００℃よりも高い温度によるアニールを適用できる可能性もある。活性化アニールによって、ｎ+型の導電領域２１の不純物濃度が１×１０19／ｃｍ3以上になるようにする。
【００８３】
導電領域２１の形成後、図３（ｃ）に示すように、コレクタ電極７とエミッタ電極９とを同時に形成する。電極７と９は、例えば、チタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造、あるいは、白金またはパラジウム、チタン、白金および金がこの順に積層された（ＰtまたはＰd）／Ｔi／Ｐt／Ａuの４層構造からなるのがよい。このような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性を実現できる。電極７と９は、上記の電極材料層を形成した後、その上にフォトレジスト５２をパターニングして形成し、フォトレジスト５２をマスクとして電極材料層を選択的にエッチングして形成する。
【００８４】
また、電極７と９をリフトオフ法によって形成するのもよい。リフトオフ法では、エミッタキャップ構成材料層６の全面に塗布法などによってフォトレジスト層を形成し、フォトリソグラフィとエッチングによって電極７と電極９を形成する領域以外を被覆するパターンにパターニングする。次に、真空蒸着法などによって電極材料層を全面に形成した後、現像処理によってフォトレジスト層を除去する。このとき、フォトレジスト層の上に堆積していた電極材料層も取り除かれ、エミッタキャップ構成材料層６に密着して形成されていた電極材料層のみが電極７および電極９として残される。
【００８５】
次に、図３（ｄ）に示すように、フォトレジスト５３をパターニングして形成し、このフォトレジスト５３をマスクとしてエミッタキャップ構成材料層６とエミッタ構成材料層５とを選択的にエッチングして、エミッタキャップ層１６とエミッタ層１５からなるエミッタメサを形成し、ベース構成材料層４を露出させる。
【００８６】
次に、図４（ｅ）に示すように、蒸着マスク５４を用いて選択的な蒸着を行い、ベース電極８を形成する。ベース電極８は、前述したリフトオフ法によって形成してもよく、むしろリフトオフ法で形成する方が一般的である。
【００８７】
次に、図４（ｆ）に示すように、フォトレジスト５５をパターニングして形成し、このフォトレジスト５５をマスクとしてベース構成材料層４とコレクタ構成材料層３とを選択的にエッチングして、ベース層１４からなるベースメサおよびコレクタ層１３からなるコレクタメサを形成するとともに、ＨＢＴ１０のコレクタ層１３と導電領域２１との間に分離溝２２を形成する。
【００８８】
次に、図４（ｇ）に示すように、フォトレジスト５６をパターニングして形成し、このフォトレジスト５６をマスクとしてサブコレクタ構成材料層２を選択的にエッチングして、サブコレクタ層１２からなるサブコレクタメサを形成し、素子間の分離（アイソレーション）を行う。
【００８９】
次に、図４（ｈ）に示すように、フォトレジスト５６を除去する。この後、引き続いて、配線工程などの後工程を行う。
【００９０】
上述した、図３（ｄ）に示したエミッタメサの形成、図４（ｆ）に示したベースメサおよびコレクタメサの形成と分離溝２２の形成、および図４（ｆ）に示したサブコレクタメサの形成は、ドライエッチングによる異方性エッチングで形成するのが望ましい。これは、エミッタメサの形成でウェットエッチングを用いると、サイドエッチングが生じ、エッチングが導電領域２１に達する可能性があるからである。従って、ドライエッチングによる異方性エッチングによって、形成されるメサ構造の側壁面が基板面に対して垂直であるメサ形状に加工するのが望ましい。同様の理由から、他のメサや分離溝２２の形成も、サイドエッチングが生じにくく、正確な形状に微細加工できる異方性ドライエッチングによって行うのがよい。
【００９１】
以上の工程を経て作製したＨＢＴ１０は、コレクタ電極７とエミッタ電極９との高さが等しく、図２を用いて説明したように、後の配線工程のプロセス難度を軽減させることができる。図１０に示した従来のメサ構造の例であるＨＢＴ１００では、エミッタ電極９上面とコレクタ電極７上面の段差が７５０ｎｍもあったが、本実施の形態のＨＢＴ１０では段差は全くない。コレクタ電極７とベース電極８との段差も２００ｎｍ程度と非常に平坦化されている。
【００９２】
以上に述べたように、本実施の形態のヘテロ接合半導体装置であるＨＢＴ１０では、エミッタキャップ構成材料層６に接して、その上にコレクタ電極７を設けるので、エミッタ電極９およびベース電極８とコレクタ電極７との積層方向における高低差が、従来のメサ構造の例（図１４参照。）に比べて小さくなる。
【００９３】
この結果、ＨＢＴ１０の上部に配線用の層間絶縁膜２３を形成した場合、電極７〜９との接続のために設けるスルーホール２７〜２９の深さがよく揃うので、スルーホール２７〜２９を一括して形成することができ、生産性が向上する。また、層間絶縁膜２３の表面の平坦性が向上するので、配線形成工程の生産性が向上し、配線が断線するおそれが減少する。また、配線工程において形成されるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、所定のパターンどおりの配線を形成できるようになり、ＨＢＴ１０の性能が向上する。
【００９４】
本実施の形態のＨＢＴ１０の製造方法は、ＨＢＴ１０の構造と表裏一体の関係にあり、ＨＢＴ１０を効率よく製造することを可能にする方法である。すなわち、コレクタ電極を形成するに際して、すでに形成されている構成材料層を利用するので工程が簡略になる。また、全ての構成材料層を一挙に形成してしまってからそれらの加工を行うので、工程の連続性が保たれ、能率が良く、簡易な工程で、生産性よく製造できる。また、成膜工程の中断によるエピタキシャル成長層表面の変質や汚染がなく、最良の条件下で形成された構成材料層を、劣化させることなく半導体装置の活性層とすることができ、活性層の膜質およびＨＢＴ１０の性能が向上する。
【００９５】
実施の形態２
実施の形態２は、主として請求項１と３に記載したヘテロ接合半導体装置、および請求項１９、２１、２７と２９に記載したヘテロ接合半導体装置の製造方法に関わる例として、ＩnＰ系ヘテロ接合バイポーラトランジスタおよびその製造方法について説明する。本実施の形態は、主として、コレクタ電極をベース構成材料層に接してその上に設けることが実施の形態１と異なっている。以下、実施の形態１との相違点に重点を置いて説明する。なお、次に示す図５〜図７では、機能が実施の形態１と同じ半導体層や電極は、多少形状が変わっていても、実施の形態１と同じ番号で指示している（以下、同様。）。
【００９６】
図５は、実施の形態２に基づくＨＢＴ２０の構造を示す断面図である。ＨＢＴ２０では、ＨＢＴ１０と同様、ＭＢＥ法やＭＯＣＶＤ法を用いたエピタキシャル成長法によって、半絶縁性基板１の上に、サブコレクタ層１２、コレクタ層１３、ベース層１４、エミッタ層１５、そしてエミッタキャップ層１６が、順次積層して形成されている。そして、エミッタキャップ層１６およびエミッタ層１５はメサ構造にパターニングされ、エミッタキャップ層１６に接してエミッタ電極９が設けられ、ベース層１４に接してベース電極８が設けられている。
【００９７】
本実施の形態では、電極間に大きな高低差を生じさせない必要条件を満たす構造の１つとして、コレクタ電極７をベース構成材料層４の上に設ける点が実施の形態１と異なっている。そして、実施の形態１と同様、コレクタ電極７とサブコレクタ層１２とを電気的に接続する導電領域２１を形成する。
【００９８】
この場合、積層方向における電極位置の高さは、コレクタ電極７とベース電極８とでは同じであり、コレクタ電極７とエミッタ電極９との差も、エミッタキャップ構成材料層６とエミッタ構成材料層５との膜厚の合計にすぎず、十分小さい。このように、本実施の形態と実施の形態１との違いは、コレクタ電極７の高さをベース電極８の高さに一致させるか、エミッタ電極９の高さに一致させるかの違いであり、本質的な違いではない。
【００９９】
なお、ＨＢＴ２０のコレクタ層１３と導電領域２１とが直接接触していると、特許文献２のＨＢＴ１４０について指摘したように、コレクタ層１３からサブコレクタ層１２を経ずに導電領域２１へ流れる電流が生じ、ＨＢＴ２０の電気特性に悪影響を与える可能性も懸念される。そこで本実施の形態でも実施の形態１と同様に、ＨＢＴ２０のコレクタ層１３と導電領域２１との間に分離溝２２を設け、ＨＢＴ２０のコレクタ層１３からサブコレクタ層１２を経ずに導電領域２１へ流れる電流が生じることがないようにしている。
【０１００】
本実施の形態と実施の形態１との他の相違点として、本実施の形態では、エミッタ電極９を形成した後、導電領域２１の形成とその活性化アニール処理が行われることがある。この場合、エミッタ電極９は、アニール処理温度に耐える必要があるため、アニール温度に対応した高融点の金属材料、具体的にはタングステンＷあるいはモリブデンＭoからなるのがよい。
【０１０１】
図６と図７とは、実施の形態２に基づくＨＢＴ２０の作製工程を示すフロー図である。
【０１０２】
まず、図６（ａ）に示すように、実施の形態１と同様に、半絶縁性基板１として鉄Ｆeをドープしたインジウム燐基板を用意し、その上に、ＭＢＥ法またはＭＯＣＶＤ法を用いたエピタキシャル成長法によって、サブコレクタ構成材料層２、コレクタ構成材料層３、ベース構成材料層４、エミッタ構成材料層５、そしてエミッタキャップ構成材料層６を形成する。各層の詳細は前述した通りであるので、ここでは省略する。
【０１０３】
次に、図６（ｂ）に示すように、エミッタキャップ構成材料層６の上にエミッタ電極９を形成する。エミッタ電極９の電極材料は、ｎ+導電領域２１にイオン注入した後の活性化アニール処理の処理温度に耐える必要性があるため、アニール温度に応じて高融点の金属材料、具体的にはタングステンＷやモリブデンＭoを用いる。電極９は、これらの電極材料層を形成した後、その上にフォトレジスト６１をパターニングして形成し、フォトレジスト６１をマスクとして電極材料層を選択的にエッチングして形成する。
【０１０４】
次に、図６（ｃ）に示すように、フォトレジスト６２をパターニングして形成し、このフォトレジスト６２をマスクとしてエミッタキャップ構成材料層６とエミッタ構成材料層５とを選択的にエッチングして、エミッタキャップ層１６とエミッタ層１５からなるエミッタメサを形成し、ベース構成材料層４を露出させる。
【０１０５】
次に、図６（ｄ）に示すように、水平方向におけるコレクタ電極７の形成領域に、ベース構成材料層４の表面から、酸化シリコンＳiＯ2等のハードマスク６３を用いたイオン注入法によって、ｎ+型の導電領域２１を形成する。その後、アニールを行い、注入したドーパントを活性化する。実施の形態１と同様であるので詳細は省略するが、以上の工程でｎ+型の導電領域２１の不純物濃度が１×１０19／ｃｍ3以上になるようにする。
【０１０６】
次に、図７（ｅ）に示すように、蒸着マスク６４を用いて選択的な蒸着を行い、コレクタ電極７およびベース電極８を形成する。
【０１０７】
次に、図７（ｆ）に示すように、フォトレジスト６５をパターニングして形成し、このフォトレジスト６５をマスクとしてベース構成材料層４とコレクタ構成材料層３とを選択的にエッチングして、ベース層１４からなるベースメサおよびコレクタ層１３からなるコレクタメサを形成するとともに、ＨＢＴ２０のコレクタ層１３と導電領域２１との間に分離溝２２を形成する。
【０１０８】
次に、図７（ｇ）に示すように、フォトレジスト６６をパターニングして形成し、このフォトレジスト６６をマスクとしてサブコレクタ構成材料層２を選択的にエッチングして、サブコレクタ層１２からなるサブコレクタメサを形成し、素子間の分離（アイソレーション）を行う。
【０１０９】
次に、図７（ｈ）に示すように、フォトレジスト６６を除去する。この後、引き続いて、配線工程などの後工程を行う。
【０１１０】
以上の工程を経て作製したＨＢＴ２０はエミッタ電極トップとコレクタ電極トップあるいはベース電極トップとの段差が２００ｎｍ程度と非常に平坦化されており、配線工程のプロセス難易度を軽減させることができる。
【０１１１】
なお、実施の形態１で述べたように、コレクタ電極７、ベース電極８およびエミッタ電極９のいずれか、またはすべてをリフトオフ法で形成してもよい。
【０１１２】
以上に説明したように、本実施の形態は、コレクタ電極を設ける位置が異なるものの、本質的には実施の形態１と変わるところはないので、実施の形態１と同様の作用効果が得られるのは言うまでもない。
【０１１３】
すなわち、本実施の形態のヘテロ接合半導体装置であるＨＢＴ２０では、エミッタキャップ構成材料層６に接して、その上にコレクタ電極７を設けるので、エミッタ電極９およびベース電極８とコレクタ電極７との積層方向における高低差が、従来のメサ構造の例（図１４参照。）に比べて小さくなる。
【０１１４】
この結果、ＨＢＴ２０の上部に配線用の層間絶縁膜を形成した場合、電極７〜９との接続のために設けるスルーホールの深さがよく揃うので、スルーホールを一括して形成することができ、生産性が向上する。また、層間絶縁膜の表面の平坦性が向上するので、配線形成工程の生産性が向上し、配線が断線するおそれが減少する。また、配線工程において形成されるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、所定のパターンどおりの配線を形成できるようになり、ＨＢＴ２０の性能が向上する。
【０１１５】
本実施の形態のＨＢＴ２０の製造方法は、ＨＢＴ２０の構造と表裏一体の関係にあり、ＨＢＴ２０を効率よく製造することを可能にする方法である。すなわち、コレクタ電極を形成するに際して、すでに形成されている構成材料層を利用するので工程が簡略になる。また、全ての構成材料層を一挙に形成してしまってからそれらの加工を行うので、工程の連続性が保たれ、能率が良く、簡易な工程で、生産性よく製造できる。また、成膜工程の中断によるエピタキシャル成長層表面の変質や汚染がなく、最良の条件下で形成された構成材料層を、劣化させることなく半導体装置の活性層とすることができ、活性層の膜質およびＨＢＴ２０の性能が向上する。
【０１１６】
実施の形態３
実施の形態３は、主として請求項１と４に記載した半導体装置、および請求項１９、２２、３０と３１に記載した半導体装置の製造方法に関わる例として、ＩnＰ系ヘテロ接合バイポーラトランジスタおよびその製造方法について説明する。本実施の形態は、主として、コレクタ電極をコレクタ構成材料層に接してその上に設けることが実施の形態１または２と異なっている。以下、実施の形態１または２との相違点に重点を置いて説明する。
【０１１７】
図８は、実施の形態３に基づくＨＢＴ３０の構造を示す断面図である。ＨＢＴ３０では、ＨＢＴ１０や２０と同様、ＭＢＥ法やＭＯＣＶＤ法を用いたエピタキシャル成長法によって、半絶縁性基板１の上に、サブコレクタ層１２、コレクタ層１３、ベース層１４、エミッタ層１５、そしてエミッタキャップ層１６が、順次積層して形成されている。そして、エミッタキャップ層１６およびエミッタ層１５はメサ構造にパターニングされ、エミッタキャップ層１６に接してエミッタ電極９が設けられ、ベース層１４に接してベース電極８が設けられている。
【０１１８】
本実施の形態では、電極間に大きな高低差を生じさせない必要条件を満たす構造の１つとして、コレクタ電極７をコレクタ構成材料層３の上に設ける。そして、実施の形態１および２と同様、コレクタ電極７とサブコレクタ層１２とを電気的に接続する導電領域２１を形成する。
【０１１９】
この場合、積層方向における電極位置の高低差は、コレクタ電極７とベース電極８との差、およびコレクタ電極７とエミッタ電極９との差は、それぞれ、実施の形態２に比べ、ベース構成材料層６の膜厚分（前述した構成材料層の膜厚の例では７５ｎｍ）だけ増加するに過ぎない。従って、電極位置に関しては、本実施の形態は実施の形態２と本質的な違いはなく、ひいては、実施の形態１とも本質的な違いはない。
【０１２０】
一方、ＨＢＴ３０の作製上には重要な違いがある。実施の形態１および２では、サブコレクタ構成材料層２の導電型とは反対の導電型（例えばｐ型）のベース構成材料層６の上からイオン注入を行い、ベース構成材料層６における導電領域２１の導電型を少なくともサブコレクタ構成材料層２の導電型（例えばｎ型）と同じ導電型に変更する必要がある。しかし、ベース構成材料層６では不純物濃度が高いため、これをイオン注入法や不純物拡散法で行うのは手間がかかる。これに対し、本実施の形態では、基板の面方向における導電領域２１の形成位置からベース構成材料層６を除去してからイオン注入を行うので、ベース構成材料層６の導電型を変更する必要がなく、導電領域２１の形成がきわめて容易になる。
【０１２１】
なお、ＨＢＴ３０のコレクタ層１３と導電領域２１とが直接接触していると、特許文献２のＨＢＴ１４０について指摘したように、コレクタ層１３からサブコレクタ層１２を経ずに導電領域２１へ流れる電流が生じ、ＨＢＴ３０の電気特性に悪影響を与える可能性も懸念される。そこで本実施の形態でも実施の形態１および２と同様に、ＨＢＴ３０のコレクタ層１３と導電領域２１との間に分離溝２２を設け、ＨＢＴ３０のコレクタ層１３からサブコレクタ層１２を経ずに導電領域２１へ流れる電流が生じることがないようにしている。
【０１２２】
また、本実施の形態と実施の形態１または２との他の相違点として、本実施の形態では、エミッタ電極９およびベース電極８を形成した後、導電領域２１の形成とその活性化アニール処理が行われる。この場合、エミッタ電極９およびベース電極８は、アニール処理温度に耐える必要があるため、これらの電極は、アニール温度に対応した高融点の金属材料、具体的にはタングステンＷあるいはモリブデンＭoからなるのがよい。
【０１２３】
図９と図１０とは、実施の形態３に基づくＨＢＴ３０の作製工程を示すフロー図である。但し、図６（ａ）〜（ｃ）の工程は、実施の形態２と共通であるので、図示省略している。
【０１２４】
すなわち、まず、図６（ａ）〜（ｃ）の工程によって、半絶縁性基板１として鉄Ｆeをドープしたインジウム燐基板の上に、サブコレクタ構成材料層２、コレクタ構成材料層３、ベース構成材料層４、エミッタ構成材料層５、そしてエミッタキャップ構成材料層６を形成し、エミッタキャップ構成材料層６の上にエミッタ電極９を形成した後、エミッタキャップ構成材料層６とエミッタ構成材料層５とを選択的にエッチングして、エミッタキャップ層１６とエミッタ層１５からなるエミッタメサを形成し、ベース構成材料層４を露出させる。
【０１２５】
次に、図９（ａ）に示すように、蒸着マスク７１を用いて選択的な蒸着を行い、ベース電極８を形成する。
【０１２６】
なお、エミッタ電極９およびベース電極８の材料は、導電領域２１にイオン注入した後の活性化アニール処理の処理温度に耐える必要性があるため、アニール温度に応じて高融点の金属材料、具体的にはタングステンＷやモリブデンＭoを用いる。
【０１２７】
次に、図９（ｂ）に示すように、フォトレジスト７２をパターニングして形成し、このフォトレジスト７２をマスクとしてベース構成材料層４を選択的にエッチングして、ベース層１４からなるベースメサを形成する。
【０１２８】
次に、図９（ｃ）に示すように、水平方向におけるコレクタ電極７の形成領域に、コレクタ構成材料層３の表面から、酸化シリコンＳiＯ2等のハードマスク７３を用いたイオン注入法によって、ｎ+型の導電領域２１を形成する。その後、アニールを行い、注入したドーパントを活性化すし、ｎ+型の導電領域２１の不純物濃度が１×１０19／ｃｍ3以上になるようにする。
【０１２９】
次に、図９（ｄ）に示すように、蒸着マスク７４を用いて選択的な蒸着を行い、コレクタ電極７を形成する。
【０１３０】
次に、図１０（ｅ）に示すように、フォトレジスト７５をパターニングして形成し、このフォトレジスト７５をマスクとしてコレクタ構成材料層３を選択的にエッチングして、コレクタ層１３からなるコレクタメサを形成するとともに、ＨＢＴ３０のコレクタ層１３と導電領域２１との間に分離溝２２を形成する。
【０１３１】
次に、図１０（ｆ）に示すように、フォトレジスト７６をパターニングして形成し、このフォトレジスト７６をマスクとしてサブコレクタ構成材料層２を選択的にエッチングして、サブコレクタ層１２からなるサブコレクタメサを形成し、素子間の分離（アイソレーション）を行う。
【０１３２】
次に、図１０（ｇ）に示すように、フォトレジスト７６を除去する。この後、引き続いて、配線工程などの後工程を行う。
【０１３３】
なお、実施の形態１で述べたように、コレクタ電極７、ベース電極８およびエミッタ電極９のいずれか、またはすべてをリフトオフ法で形成してもよい。
【０１３４】
以上に説明したように、本実施の形態は、ベース構成材料層６を除外してイオン注入を行うので、導電領域２１の形成がきわめて容易になる。その他の点においては、コレクタ電極を設ける位置が異なるものの、本質的には実施の形態２と変わるところはないので、実施の形態２と同様の作用効果が得られるのは言うまでもない。
【０１３５】
すなわち、本実施の形態のヘテロ接合半導体装置であるＨＢＴ３０では、コレクタ構成材料層に接して、その上にコレクタ電極を設けるので、エミッタ電極およびベース電極とコレクタ電極との積層方向における高低差が、従来のメサ構造の例（図１４参照。）に比べて小さくなる。
【０１３６】
この結果、ＨＢＴ３０の上部に配線用の層間絶縁膜を形成した場合、電極７〜９との接続のために設けるスルーホールの深さがよく揃うので、スルーホールを一括して形成することができ、生産性が向上する。また、層間絶縁膜の表面の平坦性が向上するので、配線形成工程の生産性が向上し、配線が断線するおそれが減少する。また、配線工程において形成されるフォトレジストの露光精度や配線材料層のエッチング精度が向上し、所定のパターンどおりの配線を形成できるようになり、ＨＢＴ３０の性能が向上する。
【０１３７】
本実施の形態のＨＢＴ３０の製造方法は、ＨＢＴ３０の構造と表裏一体の関係にあり、ＨＢＴ３０を効率よく製造することを可能にする方法である。すなわち、コレクタ電極を形成するに際して、すでに形成されている構成材料層を利用するので工程が簡略になる。また、全ての構成材料層を一挙に形成してしまってからそれらの加工を行うので、工程の連続性が保たれ、能率が良く、簡易な工程で、生産性よく製造できる。また、成膜工程の中断によるエピタキシャル成長層表面の変質や汚染がなく、最良の条件下で形成された構成材料層を、劣化させることなく半導体装置の活性層とすることができ、活性層の膜質およびＨＢＴ３０の性能が向上する。
【０１３８】
実施の形態４
実施の形態４は、主として請求項１と４に記載したヘテロ接合半導体装置、および請求項１９、２２、３０、３１と３２に記載したヘテロ接合半導体装置の製造方法に関わる例として、ＩnＰ系ヘテロ接合バイポーラトランジスタおよびその製造方法について説明する。本実施の形態は、イオン注入の前に、コレクタ構成材料層を選択的に除去して、基板の面方向におけるコレクタ電極の形成位置において、コレクタ構成材料層の膜厚を減少させたのち、イオン注入を行うことのみが実施の形態３と異なっている。以下、実施の形態３との相違点に重点を置いて説明する。
【０１３９】
図１１は、実施の形態４に基づくＨＢＴ４０の構造を示す断面図である。ＨＢＴ４０では、ＨＢＴ３０と同様、ＭＢＥ法やＭＯＣＶＤ法を用いたエピタキシャル成長法によって、半絶縁性基板１の上に、サブコレクタ層１２、コレクタ層１３、ベース層１４、エミッタ層１５、そしてエミッタキャップ層１６が、順次積層して形成されている。そして、エミッタキャップ層１６およびエミッタ層１５はメサ構造にパターニングされ、エミッタキャップ層１６に接してエミッタ電極９が設けられ、ベース層１４に接してベース電極８が設けられている。ＨＢＴ４０は、ほぼＨＢＴ３０と同じであるが、コレクタ電極７の下部のコレクタ構成材料層３の膜厚が、コレクタ層１３の膜厚よりΔｄだけ減少している点が異なっている。
【０１４０】
本実施の形態では、電極位置間に大きな高低差を生じさせない必要条件を満たす構造の１つとして、上記のように膜厚をΔｄだけ減少させたコレクタ構成材料層３の上にコレクタ電極７を設ける。そして、実施の形態３と同様、コレクタ電極７とサブコレクタ層１２とを電気的に接続する導電領域２１を形成する。
【０１４１】
この場合、積層方向におけるコレクタ電極７の位置と、ベース電極８の位置およびエミッタ電極９の位置との差は、それぞれ、実施の形態３に比べΔｄだけ増加する。従って、Δｄが小さければ、電極位置に関する影響は小さく抑えられる。
【０１４２】
一方、このようにすると、導電領域２１を形成するコレクタ構成材料層３の膜厚が減少するので、イオン注入による導電領域２１の形成が容易になる利点がある。但し、Δｄは、電極位置の高低差が大きくなりすぎない大きさとする。
【０１４３】
図１２と図１３とは、実施の形態４に基づくＨＢＴ４０の作製工程を示すフロー図である。但し、図６（ａ）〜（ｃ）までの工程は、実施の形態２と共通であるので、図示省略している。
【０１４４】
すなわち、まず、図６（ａ）〜（ｃ）の工程によって、半絶縁性基板１として鉄Ｆeをドープしたインジウム燐基板の上に、サブコレクタ構成材料層２、コレクタ構成材料層３、ベース構成材料層４、エミッタ構成材料層５、そしてエミッタキャップ構成材料層６を形成し、エミッタキャップ構成材料層６の上にエミッタ電極９を形成した後、エミッタキャップ構成材料層６とエミッタ構成材料層５とを選択的にエッチングして、エミッタキャップ層１６とエミッタ層１５からなるエミッタメサを形成し、ベース構成材料層４を露出させる。
【０１４５】
次に、図１２（ａ）に示すように、蒸着マスク８１を用いて選択的な蒸着を行い、ベース電極８を形成する。
【０１４６】
なお、エミッタ電極９およびベース電極８の材料は、導電領域２１にイオン注入した後の活性化アニール処理の処理温度に耐える必要性があるため、アニール温度に応じて高融点の金属材料、具体的にはタングステンＷやモリブデンＭoを用いる。
【０１４７】
次に、図１２（ｂ）に示すように、フォトレジスト８２をパターニングして形成し、このフォトレジスト７２をマスクとしてベース構成材料層４を選択的にエッチングして、ベース層１４からなるベースメサを形成する。このとき、さらにエッチングを行い、コレクタベース構成材料層３の一部を除去する。
【０１４８】
次に、図１２（ｃ）に示すように、水平方向におけるコレクタ電極７の形成領域に、コレクタ構成材料層３の表面から、酸化シリコンＳiＯ2等のハードマスク８３を用いたイオン注入法によって、ｎ+型の導電領域２１を形成する。その後、アニールを行い、注入したドーパントを活性化すし、ｎ+型の導電領域２１の不純物濃度が１×１０19／ｃｍ3以上になるようにする。
【０１４９】
次に、図１２（ｄ）に示すように、蒸着マスク８４を用いて選択的な蒸着を行い、コレクタ電極７を形成する。
【０１５０】
次に、図１３（ｅ）に示すように、フォトレジスト８５をパターニングして形成し、このフォトレジスト７５をマスクとしてコレクタ構成材料層３を選択的にエッチングして、コレクタ層１３からなるコレクタメサを形成するとともに、ＨＢＴ４０のコレクタ層１３と導電領域２１との間に分離溝２２を形成する。
【０１５１】
次に、図１３（ｆ）に示すように、フォトレジスト８６をパターニングして形成し、このフォトレジスト７６をマスクとしてサブコレクタ構成材料層２を選択的にエッチングして、サブコレクタ層１２からなるサブコレクタメサを形成し、素子間の分離（アイソレーション）を行う。
【０１５２】
次に、図１３（ｇ）に示すように、フォトレジスト７６を除去する。この後、引き続いて、配線工程などの後工程を行う。
【０１５３】
なお、実施の形態１で述べたように、コレクタ電極７、ベース電極８およびエミッタ電極９のいずれか、またはすべてをリフトオフ法で形成してもよい。
【０１５４】
以上に説明したように、本実施の形態は、コレクタ構成材料層３の膜厚を減じてイオン注入を行うので、導電領域２１の形成が容易になる。その他の点においては、コレクタ電極を設ける位置がΔｄだけ異なるものの、他は実施の形態３と変わるところはないので、Δｄが大きくなりすぎなければ、実施の形態３と同様の作用効果が得られるのは言うまでもない。
【０１５５】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１５６】
本発明のヘテロ接合半導体装置及びその製造方法は、種々の電子回路に用いられ、その高速化および高集積化を実現する３−５族化合物半導体によるヘテロ接合バイポーラトランジスタ（ＨＢＴ）などの半導体装置及びその製造方法として用いられ、その低コスト化や高性能化や高信頼性化に貢献することができる。
【図面の簡単な説明】
【０１５７】
【図１】本発明の実施の形態１に基づくＨＢＴの構造を示す断面図（ａ）と、その電極配置の必然性を説明するための断面図（ｂ）とである。
【図２】同、ＨＢＴにスルーホールを形成した状態を示す部分拡大断面図である。
【図３】同、ＨＢＴの作製工程を示すフロー図である。
【図４】同、ＨＢＴの作製工程を示すフロー図である。
【図５】本発明の実施の形態２に基づくＨＢＴの構造を示す断面図である。
【図６】同、ＨＢＴの作製工程を示すフロー図である。
【図７】同、ＨＢＴの作製工程を示すフロー図である。
【図８】本発明の実施の形態３に基づくＨＢＴの構造を示す断面図である。
【図９】同、ＨＢＴの作製工程を示すフロー図である。
【図１０】同、ＨＢＴの作製工程を示すフロー図である。
【図１１】本発明の実施の形態４に基づくＨＢＴの構造を示す断面図である。
【図１２】同、ＨＢＴの作製工程を示すフロー図である。
【図１３】同、ＨＢＴの作製工程を示すフロー図である。
【図１４】メサ構造の積層体からなるＨＢＴの問題点を説明するための断面図である。
【図１５】同、ＨＢＴ上部の層間絶縁膜に、深さが大きく異なるスルーホールを形成する際の問題点の１つを説明するための部分拡大断面図である。
【図１６】特許文献２に示されているＨＢＴの構造を示す断面図である。
【図１７】特許文献３に示されているＨＢＴの構造を示す断面図である。
【図１８】特許文献４に示されているＨＢＴの構造を示す断面図である。
【符号の説明】
【０１５８】
１…半絶縁性基板、２…サブコレクタ構成材料層、３…コレクタ構成材料層、
４…ベース構成材料層、５…エミッタ構成材料層、６…エミッタキャップ構成材料層、
７…コレクタ電極、８…ベース電極、９…エミッタ電極、１０…ＨＢＴ、
１２…サブコレクタ層、１３…コレクタ層、１４…ベース層、１５…エミッタ層、
１６…エミッタキャップ層、２０…ＨＢＴ、２１…導電領域、２２…分離溝、
２３…層間絶縁膜、２７〜２９…スルーホール、３０、４０…ＨＢＴ、
５１…ハードマスク、５２、５３、５５、５６…フォトレジスト、５４…蒸着マスク、
６１、６２、６５、６６…フォトレジスト、６３…ハードマスク、６４…蒸着マスク、
７１、７４…蒸着マスク、７２、７５、７６…フォトレジスト、７３…ハードマスク、
８１、８４…蒸着マスク、８２、８５、８６…フォトレジスト、８３…ハードマスク、
１００…ＨＢＴ、１０１…半絶縁性基板、１０２…サブコレクタ層、
１０３…コレクタ層、１０４…ベース層、１０５…エミッタ層、
１０６…エミッタキャップ層、１０７…コレクタ電極、１０８…ベース電極、
１０９…エミッタ電極、１１０…層間絶縁膜、１１１…理想的層間絶縁膜表面、
１１２…実際の層間絶縁膜表面、１１４〜１１６…配線電極、
１１７〜１１９…接続プラグ、１１７ｈ〜１１９ｈ…スルーホール、１２０…ＨＢＴ、
１２１…半絶縁性ガリウム砒素基板、１２２…ｎ+型ＧaＡs層（コレクタ引き出し層）、
１２３…ｎ型ＧaＡs層（コレクタ層）、１２４…ｎ+型ＧaＡs層（ベース層）、
１２５…ｎ型ＡlＧaＡs層（エミッタ層）、
１２６…ｎ+型ＧaＡs層（エミッタキャップ層）
１２７…コレクタ電極、１２８…ベース電極、１２９…エミッタ電極、
１３０…酸化シリコン膜、１３１…配線、
１３２…ｎ+型ＧaＡs層（第２の引き出し層）、１４０…ＨＢＴ、
１４１…半絶縁性基板、１４２…サブコレクタ領域、１４３…コレクタ領域、
１４４…ベース層、１４５…エミッタ層、１４７…コレクタ電極、１４８…ベース電極、
１４９…エミッタ電極、１５０…導電領域、１５１…絶縁領域、１６０…ＨＢＴ、
１６１…ＧaＡs半導体基板、１６２…ｎ+型ＧaＡs層（サブコレクタ層）、
１６４…ｎ型ＧaＡs層（コレクタ層）、１６５…ディープｎ+層、
１６７…ｐ+型ＡlＧaＡs層（ベース層）、１６８…ｎ型ＡlＧaＡs層（エミッタ層）、
１６９…ｎ+型ＧaＡsキャップ層（エミッタキャップ層）、１７０…ｐ+層、
１７１…アイソレーション層、１７２…窒化シリコン層、
１７３〜１７５…オーミック電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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