(57)【要約】【課題】  耐圧性を備えるとともに、微細化を可能とした、トランジスタ、及びその製造方法、電気光学装置用基板を提供する。【解決手段】  絶縁基板１０と、絶縁基板１０上に形成された、チャネル領域１００とソース及びドレイン領域４０ａ，４０ｂとを含む半導体膜と、チャネル領域１００上に設けられたゲート電極３２と、を備えている。そして、半導体膜は、チャネル領域１００とソース及びドレイン領域４０ａ，４０ｂとの間に、それぞれ低濃度に不純物が注入されてなる低濃度領域７０ａ，７０ｂを備え、ソース及びドレイン領域４０ａ，４０ｂは、低濃度領域７０ａ，７０ｂに比べて、高濃度に不純物が注入された高濃度領域を含み、低濃度領域７０ａ，７０ｂの少なくとも一部は、絶縁基板１０に形成された溝１０ａ，１０ｂの内壁面の少なくとも一部に形成されている。【選択図】        図１
2006278358.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に設けられた下地絶縁膜上に形成された、チャネル領域とソース及びドレイン領域とを含む半導体膜と、前記チャネル領域上に設けられたゲート電極と、を備え、
前記半導体膜は、前記チャネル領域と前記ソース及びドレイン領域との間に、それぞれ低濃度に不純物が注入されてなる低濃度領域を備え、
前記ソース及びドレイン領域は、前記低濃度領域に比べて、高濃度に不純物が注入された高濃度領域を含み、
前記低濃度領域の少なくとも一部は、前記支持基板に形成された溝の内壁面に沿って形成されていることを特徴とするトランジスタ。
【請求項２】
絶縁基板と、前記絶縁基板上に形成された、チャネル領域とソース及びドレイン領域とを含む半導体膜と、前記チャネル領域上に設けられたゲート電極と、を備え、
前記半導体膜は、前記チャネル領域と前記ソース及びドレイン領域との間に、それぞれ低濃度に不純物が注入されてなる低濃度領域を備え、
前記ソース及びドレイン領域は、前記低濃度領域に比べて、高濃度に不純物が注入された高濃度領域を含み、
前記低濃度領域の少なくとも一部は、前記絶縁基板に形成された溝の内壁面の少なくとも一部に形成されていることを特徴とするトランジスタ。
【請求項３】
溝が形成された絶縁基板上に、半導体膜を形成する工程であって、前記半導体膜の第１の部分を前記溝の内面に形成する工程と、
前記半導体膜の上方にゲート電極を形成する工程と、
前記絶縁基板に対して所定の角度となる方向から、前記半導体膜に不純物を注入する工程と、
前記ゲート電極、及び前記半導体膜を覆う絶縁膜を形成した後、前記絶縁膜の一部をエッチングして、前記第１の部分とは異なる前記半導体膜の第２の部分を露出させる工程と、
前記第２の部分の少なくとも一部に不純物を注入して、ソース又はドレイン領域を形成する工程と、を含むことを特徴とするトランジスタの製造方法。
【請求項４】
溝が形成され支持基板上に下地絶縁膜を形成する工程と、
前記下地絶縁膜上に半導体膜を形成する工程であって、前記半導体膜の第１の部分を前記溝の内面に形成する工程と、
前記半導体膜の上方にゲート電極を形成する工程と、
前記絶縁基板に対して所定の角度となる方向から、前記半導体膜に不純物を注入する工程と、
前記ゲート電極、及び前記半導体膜を覆う絶縁膜を形成した後、前記絶縁膜の一部をエッチングして、前記第１の部分とは異なる前記半導体膜の第２の部分を露出させる工程と、
前記第２の部分の少なくとも一部に不純物を注入して、ソース又はドレイン領域を形成する工程と、を含むことを特徴とするトランジスタの製造方法。
【請求項５】
請求項３又は４に記載のトランジスタの製造方法において、
前記第２の部分の少なくとも一部は前記支持基板または絶縁基板の前記溝以外の部分に配置されていることを特徴とするトランジスタの製造方法。
【請求項６】
前記半導体膜に不純物を注入するに際し、所定の角度による不純物の注入を複数回行うことを特徴とする請求項３〜５のいずれか一項に記載のトランジスタの製造方法。
【請求項７】
前記絶縁膜を形成するに際し、該絶縁膜が前記溝内を埋め込む状態に形成することを特徴とする請求項３〜６のいずれか一項に記載のトランジスタの製造方法。
【請求項８】
請求項７に記載のトランジスタの製造方法において、前記絶縁膜をエッチングすることにより、前記溝のゲート電極側の内壁面を覆う半導体膜の上面側を覆って、前記ゲート電極の側面に接触したサイドウォールを形成することを特徴とするトランジスタの製造方法。
【請求項９】
請求項１又は２に記載のトランジスタを備えることを特徴とする電気光学装置用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ、その製造方法、及び電気光学装置用基板に関する。
【背景技術】
【０００２】
一般的なトランジスタとして、例えば薄膜トランジスタは、絶縁基板上に設けられ、ソース領域、チャネル領域、及びドレイン領域を備える半導体膜と、ゲート電極と、前記ソース領域、及び前記ドレイン領域にそれぞれ接続されるドレイン電極と、ソース電極とを備えてた構成からなっている。
このような薄膜トランジスタは、例えば電気光学装置用基板としての透過型液晶パネルでは、画素のスイッチング素子として用いられている。
ところで、前記透過型液晶パネルを駆動するためには、薄膜トランジスタに１５ｖ程度の高電圧を印加しなければならない。しかしながら、ゲート電極に印加する電圧が高くなると、その電圧に依存してオフリーク電流が増加してしまう。このオフリーク電流を低減する方法としては、ＬＳＩ技術と同様に、チャネル領域とソース／ドレイン領域との間に、不純物が低濃度に拡散された領域、すなわちＬＤＤ（Lightly Doped Drain）領域を形成することが有効であることが知られている（例えば、特許文献１参照）。
【０００３】
ところで、一方、前記透過型液晶パネルは、各画素間ピッチを小さくして、開口率を高めるとともに高精細化が望まれている。そこで、各画素に設けられた、スイッチング素子としての薄膜トランジスタ自体を小さくするために、各ゲート長を短くしてトランジスタの微細化を図り、各画素間ピッチを小さくする方法が考えられる。
【特許文献１】特開２００３−２５７９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ゲート長を短くしつつ、前述したようなゲート電極に高電圧を印加するためには、そのＬＤＤ領域を大きくして電界可能領域を増加させる必要がある。このように、ゲート長を短くしても、ＬＤＤ領域自体を大きく取るため、結果として薄膜トランジスタ全体の微細化を十分に図ることができない。
したがって、駆動電圧に対する耐圧性を保持しつつ、薄膜トランジスタにおける微細化を図ることは難しかった。
【０００５】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、耐圧性を備えるとともに、微細化を可能とした、トランジスタ、及びその製造方法、電気光学装置用基板を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のトランジスタにおいては、支持基板と、前記支持基板上に設けられた下地絶縁膜上に形成された、チャネル領域とソース及びドレイン領域とを含む半導体膜と、前記チャネル領域上に設けられたゲート電極と、を備え、前記半導体膜は、前記チャネル領域と前記ソース及びドレイン領域との間に、それぞれ低濃度に不純物が注入されてなる低濃度領域を備え、前記ソース及びドレイン領域は、前記低濃度領域に比べて、高濃度に不純物が注入された高濃度領域を含み、前記低濃度領域の少なくとも一部は、前記支持基板に形成された溝の内壁面に沿って形成されていることを特徴とする。
【０００７】
本発明のトランジスタによれば、支持基板に形成された溝の内壁面に沿って、下地絶縁膜を介して形成された低濃度領域を備えているので、この低濃度領域を平面視した際に、その見掛け上の大きさを変化させること無く、前記溝の内壁面に沿った部分だけ低濃度領域を大きくできる。
また、前記トランジスタは、チャネル領域と高濃度領域からなる、ソース及びドレイン領域との間に低濃度領域を備えた、ＬＤＤ（Lightly Doped Drain）構造を有しており、ドレイン領域におけるオフリーク電流を低減することができる。
よって、トランジスタの微細化を図るためにゲート長を短くした場合にも、前記の低濃度領域が見掛け上の大きさを保持しつつ、大きい低濃度領域を備えるので、ゲート電極に高い電圧を印加できる。
したがって、本発明によれば、耐圧性を備えつつ、その微細化が可能なものとなる。
【０００８】
本発明のトランジスタにおいては、絶縁基板と、前記絶縁基板上に形成された、チャネル領域とソース及びドレイン領域とを含む半導体膜と、前記チャネル領域上に設けられたゲート電極と、を備え、前記半導体膜は、前記チャネル領域と前記ソース及びドレイン領域との間に、それぞれ低濃度に不純物が注入されてなる低濃度領域を備え、前記ソース及びドレイン領域は、前記低濃度領域に比べて、高濃度に不純物が注入された高濃度領域を含み、前記低濃度領域の少なくとも一部は、前記絶縁基板に形成された溝の内壁面の少なくとも一部に形成されていることを特徴とする。
【０００９】
本発明のトランジスタによれば、絶縁基板に形成された溝の内壁面に沿う低濃度領域を備えているので、この低濃度領域を平面視した際に、その見掛け上の大きさを変化させること無く、前記溝の内壁面に沿った部分だけ低濃度領域を大きくできる。
また、前記トランジスタは、上述したＬＤＤ構造を有しており、ドレイン領域におけるオフリーク電流を低減することができる。
よって、トランジスタの微細化を図るためにゲート長を短くした場合にも、前記の低濃度領域が見掛け上の大きさを保持しつつ、大きい低濃度領域を備えるので、ゲート電極に高い電圧を印加できる。したがって、耐圧性を備えつつ、その微細化が可能なものとなる。
【００１０】
本発明のトランジスタの製造方法においては、溝が形成された絶縁基板上に、半導体膜を形成する工程であって、前記半導体膜の第１の部分を前記溝の内面に形成する工程と、前記半導体膜の上方にゲート電極を形成する工程と、前記絶縁基板に対して所定の角度となる方向から、前記半導体膜に不純物を注入する工程と、前記ゲート電極、及び前記半導体膜を覆う絶縁膜を形成した後、前記絶縁膜の一部をエッチングして、前記第１の部分とは異なる前記半導体膜の第２の部分を露出させる工程と、前記第２の部分の少なくとも一部に不純物を注入して、ソース又はドレイン領域を形成する工程と、を含むことを特徴とする。
【００１１】
本発明のトランジスタの製造方法によれば、絶縁基板に形成した溝の内壁面に沿って半導体膜を形成しているので、平面視した際の見掛け上の大きさを増加させること無く、この溝に沿う半導体膜部分によって半導体膜全体を大きくできる。
そして、絶縁基板に対する所定の角度を、例えば溝の内壁面に沿う半導体膜に対し不純物が注入できる斜め方向からの角度とした際に、溝の内壁面に沿った半導体膜を含め、前記半導体膜に不純物を確実に注入することができる。ここで、ゲート電極がマスクとして機能して、このゲート電極下の半導体領域には不純物が注入されず、チャネル領域を形成できる。
また、ソース又はドレイン領域となる第２の部分に、例えば高濃度の不純物を注入することで、ＬＤＤ構造を有したトランジスタを形成して、オフリーク電流を低減することができる。なお、前記第１の部分は、低濃度の不純物を含んだ低濃度領域となる。
ここで、前記溝の深さを調節すれば、見掛け上の大きさが小さく、大きな低濃度領域を有したトランジスタを製造できる。よって、このトランジスタは、ゲート長を短くしても、ゲート電極に対して十分な耐圧性を備えることができる。
このように、本発明によれば、耐圧性を維持しつつ、その微細化を図ったトランジスタを製造できる。
【００１２】
本発明のトランジスタの製造方法においては、溝が形成され支持基板上に下地絶縁膜を形成する工程と、前記下地絶縁膜上に半導体膜を形成する工程であって、前記半導体膜の第１の部分を前記溝の内面に形成する工程と、前記半導体膜の上方にゲート電極を形成する工程と、前記絶縁基板に対して所定の角度となる方向から、前記半導体膜に不純物を注入する工程と、前記ゲート電極、及び前記半導体膜を覆う絶縁膜を形成した後、前記絶縁膜の一部をエッチングして、前記第１の部分とは異なる前記半導体膜の第２の部分を露出させる工程と、前記第２の部分の少なくとも一部に不純物を注入して、ソース又はドレイン領域を形成する工程と、を含むことを特徴とする。
【００１３】
本発明のトランジスタの製造方法によれば、下地絶縁膜に形成した溝の内壁面に沿って半導体膜を形成しているので、平面視した際の見掛け上の大きさを増加させること無く、この溝に沿う半導体膜部分によって半導体膜全体を大きくできる。
そして、絶縁基板に対する所定の角度を、例えば溝の内壁面に沿う半導体膜に対し不純物が注入できる斜め方向からの角度とした際に、溝の内壁面に沿った半導体膜を含め、前記半導体膜に不純物を確実に注入することができる。ここで、ゲート電極がマスクとして機能して、このゲート電極下の半導体領域には不純物が注入されず、チャネル領域を形成できる。
また、ソース又はドレイン領域となる第２の部分に、例えば高濃度の不純物を注入することで、ＬＤＤ構造を有したトランジスタを形成できる。
ここで、前記溝の深さを調節すれば、見掛け上の大きさが小さく、大きな低濃度領域を有したトランジスタを製造できる。よって、このトランジスタは、ゲート長を短くしても、ゲート電極に対して十分な耐圧性を備えることができる。したがって、耐圧性を維持しつつ、その微細化を図ったトランジスタを製造できる。
【００１４】
また、前記トランジスタの製造方法においては、前記第２の部分の少なくとも一部は前記支持基板または絶縁基板の前記溝以外の部分に配置されていることが好ましい。
このようにすれば、例えば第２の部分を高濃度の不純物が注入されたソース又はドレイン領域とすることができる。よって、前述したＬＤＤ構造を有したトランジスタを形成できる。
【００１５】
また、前記トランジスタの製造方法においては、前記半導体膜に不純物を注入するに際し、所定の角度による不純物の注入を複数回行うことが好ましい。
このようにすれば、前記基板に設けられた溝の内壁面に沿って設けられた半導体膜に対しても、確実に不純物を注入することができる。よって、半導体膜全体に不純物を均一に注入することができる。
【００１６】
また、前記トランジスタの製造方法においては、前記絶縁膜を形成するに際し、該絶縁膜が前記溝内を埋め込む状態に形成することが好ましい。
このようにすれば、後の工程で、例えば第２の部分に高濃度の不純物を注入することでソース又はドレイン領域とする際に、前記溝の内壁面に沿った半導体膜を保護することで、見掛け上の大きさを小さくした低濃度領域を確実に形成することができる。
このとき、前記絶縁膜をエッチングすることにより、前記溝のゲート電極側の内壁面を覆う半導体膜の上面側を覆って、前記ゲート電極の側面に接触したサイドウォールを形成することが好ましい。
このようにすれば、サイドウォールが内壁面を覆う半導体膜の上面側を覆っているので、このゲート電極下のチャネル領域近傍を高濃度の不純物注入から保護することができる。また、ソース又はドレイン領域に不純物を高濃度に注入する際に、前記半導体膜に対して、新たにマスクを設ける必要が無く、不純物注入工程を簡略化することができる。
【００１７】
本発明の電気光学装置用基板としては、前記トランジスタを備えることを特徴とする。
本発明の電気光学装置用基板によれば、例えば電気光学装置用基板としての透過型液晶パネルに適用すると、前述したように、耐圧性を備えつつ、見掛け上の大きさを小さくでき、微細化が図られたトランジスタを備えているので、この透過型液晶パネルは、高開口率で、高精細な表示が可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明のトランジスタ、その製造方法、及び電気光学装置用基板における一実施形態について説明する。なお、本実施形態においては、トランジスタとして絶縁基板上に形成された薄膜トランジスタについて説明することとする。
【００１９】
（薄膜トランジスタ）
図１は、本発明に係る薄膜トランジスタの一実施形態を示す図である。
図１中符号１は、ＮＭＯＳ型のＴＦＴ（薄膜トランジスタ）である。また、図１中符号Ｌａｌｌは、ＴＦＴ１における見掛け上の大きさを示し、符号Ｌａｌｌ，Ｌｓは、基板１０に設けられた溝の幅、及び深さを示している。
ここで、ＴＦＴ１の見掛け上の大きさとは、ソース領域、及びドレイン領域におけるそれぞれの端縁部間の大きさを表したものである。また、後述する半導体膜における見掛け上の大きさとは、同様に、基板上に設けられたＴＦＴ１を、この基板１０に対して垂直方向から見た場合における、各領域の端部間の大きさを示すものである。すなわち、見掛け上の大きさが小さいとは、基板表面上におけるＴＦＴ１の専有面積が小さく、その微細化が可能となることを意味している。
【００２０】
図１に示すように、ＴＦＴ１は、ガラスや石英等の絶縁性材料からなる絶縁性基板である基板（絶縁性基板）１０と、この基板１０上に、設けられた多結晶シリコンからなる半導体膜４２と、この半導体膜４２を覆って形成されたゲート絶縁膜２と、ゲート電極３２と、ソース電極２０と、ドレイン電極２１とを主体として構成されている。なお、前記基板１０上に、下地絶縁膜としての酸化シリコン等の絶縁膜を形成し、この下地絶縁膜上に前記半導体膜４２を形成するようにしてもよい。前記半導体膜４２は、チャネル領域１００とソース領域４０ａとドレイン領域４０ｂと、後述する低濃度ソース領域７０ａと低濃度ドレイン領域７０ｂとを備えて構成されている。
【００２１】
前記半導体膜４２は、前記ゲート電極３２と対向するチャネル領域１００と、このチャネル領域１００と前記ソース領域４０ａとの間に、後述するイオン（不純物）の注入工程によって、半導体膜４２に対して相対的に低濃度にイオンが注入された低濃度ソース領域（低濃度領域）７０ａを備え、また、チャネル領域１００と前記ドレイン領域４０ｂとの間に、同様にして、低濃度ドレイン領域（低濃度領域）７０ｂを備えている。
また、前記ソース領域４０ａ、及びドレイン領域４０ｂは、前記の低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂに対し、それぞれ相対的にイオンが高濃度に注入されている。
【００２２】
前記基板１０には、溝１０ａ，１０ｂが形成されていて、前記低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂが前記各溝１０ａ，１０ｂの内壁面に沿って形成されている。具体的には、低濃度ソース領域７０ａが溝１０ａの内壁面に沿ってに形成され、低濃度ドレイン領域７０ｂが溝１０ｂの内壁面に沿って形成されている。
【００２３】
また、前記溝１０ａ，１０ｂには、後述する製造工程によって、絶縁部６０ａが埋め込まれている。そして、前記溝１０ａ，１０ｂの内壁面に沿って設けられた低濃度ソース領域７０ａ、及び低濃度ドレイン７０ｂは、半導体膜内の正孔、又は電子の流れる経路が溝の側壁面沿って迂回した状態に形成されている。
ここで、低濃度ソース領域７０ａを例に挙げて説明すると、ゲート電極３２側における溝１０ａの内壁面に沿う低濃度ソース領域７０ａと、ソース電極２０側における溝１０ａの内壁面に沿う低濃度ソース領域７０ａとの間には、前記絶縁部６０ａが介在しているので、この隣接する低濃度ソース領域７０ａ間で正孔、又は電子が流れることを防止している。よって、低濃度ソース領域７０ａ、及び低濃度ドレイン７０ｂは、見掛け上の大きさに対して、その経路が大きなものとなっている。
【００２４】
すなわち、本発明のＴＦＴ１は、チャネル領域１００を挟んで両側に、イオンが低濃度に注入された領域（７０ａ，７０ｂ）と、これらに連続して形成される、イオンが高濃度に注入されたソース／ドレイン領域（４０ａ，４０ｂ）とを備えた、所謂、ＬＤＤ（Lightly Doped Drain）構造を有している。
【００２５】
本実施形態では、前記溝１０ａ，１０ｂの横幅Ｌｓが０．５μｍ、深さＬｐが１．０μｍとなっている。そして、ＴＦＴ１の見掛け上の大きさＬａｌｌは、２．５μｍとなっている。
前記各溝１０ａ，１０ｂの内壁面に沿って形成された、低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂの見掛け上の大きさは、溝の幅Ｌｓと同じ、０．５μｍとなる。
また、前記低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂは、前記各溝１０ａ，１０ｂの深さＬｐ分だけ埋め込まれて、この埋め込み量は１．０μｍとなる。
【００２６】
このような構成によって、本実施形態の前記低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂの実際長は、見掛け上の大きさ（０．５μｍ）と、各溝の両側壁面に沿う埋め込み量（１．０μｍ×２）とから、約２．５μｍとなっている。よって、ＴＦＴ１の見掛け上の大きさＬａｌｌ（２．５μｍ）に対して、略同じ大きさの低濃度領域（７０ａ，７０ｂ）を備えたこととなる。
【００２７】
ところで、従来の薄膜トランジスタ（ＴＦＴ）において、トランジスタの微細化を図る際に、ゲート長を短くしつつ、ゲート電極に高圧を印加させるためには、ＬＤＤ領域を大きくして電界可能領域を増加させる必要があった。しかしながら、その構造上、基板に溝を形成することなく、直接半導体膜を形成しているため、ＬＤＤ領域が大きくなり、結果として薄膜トランジスタ全体の微細化を十分に図ることができなかった。
【００２８】
そこで、本発明を採用すれば、ＴＦＴ１は、従来のＬＤＤ構成に比べて、ＴＦＴ１の見掛け上の大きさＬａｌｌを変化させること無く、迂経路を備えた大きな低濃度領域を得る事ができる。よって、基板上に溝を形成しない従来の構成に比べて、見掛け上の大きさを変化させること無く、大きな低濃度領域を備えているので、同様の耐圧性を備えつつ、ゲート長を短くすることができ、ＴＦＴ１の微細化を図ることができる。
【００２９】
本発明のＴＦＴ１によれば、溝１０ａ，１０ｂの内壁面に沿った低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂを備えているので、この低濃度領域の見掛け上の大きさを変化させること無く、前記溝の深さ１０ａ，１０ｂ分だけ低濃度領域を大きくできる。
そして、ＴＦＴ１は、ＬＤＤ（Lightly Doped Drain）構造を有しているので、オフリーク電流を低減できる。また、このＴＦＴ１は、大きな低濃度領域を備えているので、ゲート電極３２に高い電圧を印加でき、すなわち、耐圧性を備えたものとなっている。
よって、本発明によれば、ＴＦＴ１の微細化を図るために、ゲート長を短くした場合にも、前記の低濃度領域により見掛け上の大きさを保持しつつ、大きい低濃度領域を備えることで、耐圧性を保持することができる。
したがって、耐圧性を備えるとともに、微細化を可能とした、ＴＦＴ１となる。
【００３０】
なお、上記実施形態では、ゲート電極を１つのみ備えたシングルゲート構造のものを図示して説明したが、本発明に係る薄膜トランジスタの態様としては、複数のゲート電極と、それらに対応して複数のチャネル領域とを設け、いわゆるマルチゲート構造とした構成に用いてもよい。
また、上記実施形態では、チャネル領域１００の両側に溝を設けて、この溝の内壁面に沿った低濃度の領域を設けた構成としたが、低濃度の領域を、少なくともドレイン領域２１側にのみ設けるようにしてもよい。
【００３１】
(薄膜トランジスタの製造方法)
次に、本発明に係る薄膜トランジスタの製造方法の一実施形態について説明する。
本実施形態では、前述したＴＦＴ（薄膜トランジスタ、ここではＮＭＯＳ型を例にとる）１を製造する方法について、図面を参照して説明する。図２及び図３は、前記ＴＦＴ１の製造工程を示す断面工程図である。
まず、図２（ａ）に示すように、ガラスや石英等の絶縁性材料からなる絶縁性基板である基板１０を用意し、この基板１０に図示しないマスクを用いてエッチングにより、同じ形状の２つの溝１０ａ，１０ｂを形成する。
ここで、前記溝１０ａ，１０ｂは、溝の深さＬｐは１．０μｍとなるようにして形成した。この溝の深さＬｐは、後述する低濃度ソース領域、及び低濃度ドレイン領域の基板１０への埋め込み量となる。
また、前記溝１０ａ，１０ｂの幅Ｌｓは０．５μｍとなるようにして形成した。この幅Ｌｓは、後述するようにして、この溝の内壁面に沿って形成される、低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂの見掛け上の大きさとなる。
【００３２】
次いで、図２（ｂ）に示すように、前記溝１０ａ，１０ｂのそれぞれの内壁面に沿い、前記溝１０ａ，１０ｂが形成されていない基板１０の上面１０Ａにまで至る半導体膜４２を形成する。
この半導体膜４２は、アモルファスシリコン層をＣＶＤ法等によって成膜した後、エキシマレーザ照射等により上記アモルファスシリコン層を多結晶化して多結晶シリコン層とし、フォトリソグラフィ法を用いてパターニングすることで所望の形状に形成することができる。すなわち、多結晶シリコン膜上にフォトレジストを塗布した後、フォトレジストの露光、現像、多結晶シリコン膜のエッチング、フォトレジストの除去を行うことにより、多結晶シリコン膜のパターニングを行っている。
このようにして、溝１０ａ，１０ｂの内壁面に沿って形成された第１の部分を含んで構成される半導体膜４２を形成する。
【００３３】
なお、非晶質シリコン膜をパターニングしてから、レーザーアニールを行って多結晶シリコン膜を形成しても良い。また、前記半導体膜４２を形成するに際し、基板として絶縁性を有しない支持基板を用いた場合には、この支持基板に溝を形成した後、溝及び支持基板の表面を、緩衝層やバリア層として機能する下地絶縁膜として、酸化シリコンを形成して絶縁性を確保した後、この下地絶縁膜上に前記半導体膜４２を形成するようにしてもよい。また、予め溝１０ａ，１０ｂが形成されている基板１０を用意して用いるようにしてもよい。
【００３４】
次に、図２（ｃ）に示すように、前記半導体膜４２の表面上にプラズマ酸化法によって酸化シリコンからなるゲート絶縁膜２を形成する。なお、前記ゲート絶縁膜２は、プラズマＣＶＤ（ＰＥＣＶＤ）法等を用いて酸化シリコンを所定の膜厚にて形成するようにしてもよい。
そして、ゲート絶縁膜２を含む基板１０の全面に、タンタル等の導電性材料３２Ａを公知の方法によって成膜した後、フォトリソグラフィ法によるパターニングによってゲート電極３２を形成する。
【００３５】
ここで、具体的には、導電性材料３２Ａを成膜した基板１０上にフォトレジストを塗布した後、フォトレジストの露光、現像、導電性材料のエッチング、フォトレジストの除去を行うことにより、導電性材料をパターニングし、図２（ｄ）に示すような、ゲート電極３２を形成する。ここで、前記ゲート電極３２は、ゲート絶縁膜２を介して、半導体膜４２上に形成されている。なお、図２（ｄ）中では、前記ゲート絶縁膜２は、前述した導電性材料３２Ａにおけるエッチング工程によって、ゲート電極３２の直下以外の領域は除去されているが、除去しないで半導体膜４２の全面を覆った状態のままにしてもよい。また、前記導電性材料としては、アルミニウム、モリブデン、タンタル等の金属、又はこれらの金属のいずれかを主成分とする合金等であってもよい。
また、ゲート電極を構成する材料として、ポリシリコンを用いても良い。ここで、ゲート電極がポリシリコンから形成されている際には、このゲート電極下の半導体膜に形成されるチャネル領域にボロン等のイオンを注入することができる。
【００３６】
前記ゲート電極３２を形成した後、図３（ａ）に示すようにして、前記基板１０に対して所定の角度となる斜めの位置から、前記半導体膜４２に不純物を注入する。ここで、所定の角度とは、前記溝１０ａ，１０ｂの内壁面、特に側壁面に沿った半導体膜４２に対しても、確実に不純物を注入できる角度を意味している。なお、前記内壁面には底面も含まれていて、前記の所定の角度を調節することで、溝の側壁面、及び底面に沿って形成された半導体膜４２に対して、不純物を確実に注入できるものとする。
また、前記所定の角度は、限定されることなく、溝１０ａ，１０ｂの深さ、幅等による違いや、不純物を注入する程度によって適宜変更するものであって、後述するようにして複数回の注入を行っても良い。
このようにして、半導体膜４２が形成された基板１０の上面側から、前記半導体膜４２に不純物を注入し、前記半導体膜４２に不純物が低濃度に拡散された低濃度領域を形成する。このような、不純物の注入には、イオンドーピング、イオンインプランテーション等のイオン注入手段を用いることができる。
【００３７】
本実施形態では、図３（ａ）に示したように、低濃度領域を形成するに際して、基板１０に対してティルトアングル６０°、９０°回転によって、４回（図中矢印に示される（１），（２），（３），（４））のイオン注入を行っている。
例えば、矢印（１）に示すイオン注入によって、溝１０ａにおける、ゲート電極３２側よりの側壁面、及び底面に沿った半導体膜４２、及び基板１０の上面に形成されている半導体膜４２に所望の濃度となるイオン（不純物）を注入できる。
また、矢印（２）に示すイオン注入により、溝１０ａにおける、後述するドレイン領域側の側壁面、及び底面に沿った半導体膜４２、及び基板１０の上面に形成されている半導体膜４２に所望の濃度となるイオン（不純物）を注入できる。
よって、溝１０ａの内壁面に沿った半導体膜４２は、イオンが低濃度に注入された領域ｎ−となる。
【００３８】
同様にして、矢印（３），（４）に示すイオン注入を行うことにより、溝１０ｂの側壁面、及び底面に沿った半導体膜４２、及び基板１０の上面に設けられた半導体膜４２は、イオンが低濃度に注入された領域ｎ−となる。ここで、前記のイオン注入する際に、半導体膜４２上に設けられたゲート電極３２は、マスクとして機能するので、このゲート電極３２の直下における半導体膜４２の領域にはイオンが注入されることはなく、イオンが注入されていない真性半導体膜領域、すなわちチャネル領域１００となる。なお、本実施形態における前述したイオンが低濃度に注入された領域ｎ−には、リンイオン（Ｐ＋）が、加速電圧１５ｋｅＶ、ドーズ量１．０×１０１３／ｃｍ２にて注入されている。
【００３９】
ここで、以下の説明においては、便宜上、前記溝１０ａの内壁面に沿って、前記チャネル領域１００に接続される半導体膜４２をソース側半導体膜５０ａ、前記溝１０ｂの内壁面に沿って、前記真性半導体膜領域１００に接続される半導体膜４２をドレイン側半導体膜５０ｂとする。
よって、前記半導体膜４２は、低濃度にイオンが注入された、ソース側半導体膜５０ａ、及びドレイン側半導体膜５０ｂと、チャネル領域１００とを含んだ構成となっている。
【００４０】
次に、図３（ｂ）に示すように、前記ゲート電極３２、及び前記半導体膜４２を覆う絶縁膜６０を形成する。本実施形態では、ＴＥＯＳ（テトラエトキシシラン）や酸素ガスなどを原料として用いたプラズマＣＶＤ法により、酸化シリコンからなる前記絶縁層６０を形成した。なお、前記半導体膜４２を覆うとは、当該絶縁膜が前記溝１０ａ，１０ｂ内に埋め込まれた状態となっていることを意味している。
このようにして、溝１０ａ，１０ｂに絶縁膜６０を埋め込むことで、後述する工程において、ソース又はドレイン領域に高濃度のイオン注入を行う工程で、前記溝の内壁面に沿ったイオンが低濃度に注入されている領域ｎ−を含む半導体膜４２に高濃度のイオンが注入されるのを保護することができる。
【００４１】
基板１０上に前記絶縁層６０を形成した後、図３（ｃ）に示すようにして、溝１０ａ，１０ｂに埋め込まれた半導体層４２の第１の部分とは異なる第２の部分を露出させる。このとき、この第２の部分の少なくとも一部は前記基板１０の前記溝１０ａ，１０ｂ以外の部分に配置されている。すなわち、前記絶縁膜６０を選択的にエッチングすることで、前記基板１０の上面１０Ａに設けられて、ソース又はドレイン領域となる第２の部分となる半導体膜４２のみを露出させる工程を行う。よって、後述する工程で、第２の部分を高濃度の不純物が注入されたソース又はドレイン領域とすることで、前述したＬＤＤ構造を有したトランジスタを形成することができる。
本実施形態では、前記絶縁膜６０をエッチングする際に、ウエットエッチング等の異方性エッチングを行っている。ここで、前記のエッチング条件を適宜調節することで、前記絶縁膜３２の一部は、ゲート電極３２側における前記溝１０ａ，１０ｂの内壁面を覆う半導体膜４２、すなわちチャネル領域１００に接続するソース側半導体膜５０ａ、及びドレイン側半導体膜５０ｂの上面側を覆い、かつ、前記ゲート電極３２の側面に接するサイドウォール６１となる。
このとき、前記溝１０ａ，１０ｂ内に埋め込まれていた絶縁膜６０は、絶縁部６０ａとなる。この絶縁部６０ａは、基板１０の上面１０Ａ上に露出した、ソース／ドレイン領域となる半導体膜４２の上面と略同じ高さになるような条件でエッチングされる。
【００４２】
よって、前記サイドウォール６１が溝１０ａ，１０ｂの内壁面を覆う各半導体膜４２の上面側、及びゲート電極３２の側面を覆った状態に形成されるので、後述する工程により、高濃度のイオンが注入されるソース又はドレイン領域以外の半導体膜４２は、全て前記絶縁層６０で覆われた状態となる。
【００４３】
続いて、図３（ｄ）に示すようにして、基板１０の上面側から、前記絶縁層６０から露出した半導体膜４２に対して、前述した工程により領域ｎ−に注入されているイオン濃度よりも高い濃度となるようにしてイオン注入を行い、ソース又はドレイン領域４０ａ，４０ｂを形成する。
【００４４】
本実施形態では、前記イオンの注入として、イオンドーピング、イオンインプランテーション等のイオン注入手段を用いて、前記半導体膜４２にイオンを高濃度に注入する。ここで、本実施形態では、基板１０に対して、７°の浅い角度で、砒素イオン（Ａｓ＋）を、加速電圧１５ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２により、絶縁膜６０から露出している半導体膜４２にイオンを注入ししている。
【００４５】
ここで、露出した半導体膜４２以外は、前記絶縁膜６０によって、全て覆われた状態となっているので、イオンを高濃度に注入する際に、新たにマスクを設けることなく、ソース、及びドレイン領域にのみセルフアラインによるイオン注入を行うことができる。よって、イオン注入工程を簡略化することができる。
また、ゲート電極３２の側面を前記サイドウォール６１が覆うことで、このゲート電極下のチャネル近傍を、高濃度のイオンが注入されることを確実に防止することができる。
【００４６】
ここで、前述したの高濃度イオン注入の条件は、図３（ｄ）に示すように、基板１０の上面１０Ａより上に形成された半導体膜４２にのみイオンを注入できる程度の強さとなっていて、よって、高濃度にイオンが注入された領域ｎ＋によってソース、及びドレイン領域を形成する。なお、十分な大きさの低濃度領域（７０ａ，７０ｂ）を得る事ができれば、ゲート電極３２直下のチャネル領域１００が高濃度領域とならない程度の強さとなるようにして、前記イオン注入の強度を調節し、前記溝１０ａ，１０ｂの側壁面に沿う半導体膜４２の一部をソース／ドレイン領域４０ａ，４０ｂとするようにしてもよい。
【００４７】
前記の高濃度イオン注入工程により、前記ソース側半導体膜５０ａには、イオンが低濃度に注入された低濃度ソース領域７０ａと、より高濃度にイオンが注入されたソース領域４０ａとが形成される。また、前記ドレイン側半導体膜５０ｂには、同様に、イオンが低濃度に注入された低濃度ドレイン領域７０ａと、より高濃度のイオンが注入されたドレイン領域５０ｂとが形成される。よって、半導体膜４２は、ＬＤＤ構造を備えることとなる。
【００４８】
その後、図示しないが、加熱炉等の加熱手段により基板１０を３００〜５５０℃程度に加熱し、前記半導体膜４２に注入されたイオンを活性化させる。
次に、ゲート電極３２、ソース領域４０ａ、ドレイン領域４０ｂ、及び絶縁薄層６０を覆うように酸化シリコンを成膜し、層間絶縁膜１３を形成する（図１参照）。
そして、図１に示したように、前記層間絶縁膜１３を貫通して半導体膜４２のソース領域４０ａ、ドレイン領域４０ｂに至る２つのコンタクトホール１１６，１１７を、フォトリソグラフィ法により形成する。
その後、前記層間絶縁膜１３上に、例えばＴｉ／Ａｌ／Ｔｉの積層膜をスパッタ法等の成膜法により形成し、続いてフォトリソグラフィ法により前記積層膜をパターニングし、前記ソース領域４０ａ、及びドレイン領域４０ｂにそれぞれ電気的に接続するソース電極２０及びドレイン電極２１を形成する。
【００４９】
以上の図２及び図３に示した工程により、半導体膜４２のチャネル領域１００の両側にそれぞれ形成された溝１０ａ，１０ｂの内壁面に沿って形成された低濃度ソース領域１ｂ、及び低濃度ドレイン領域１ｃを備えた前記ＴＦＴ１を製造することができる。
前記ＴＦＴ１は、前述したように、見掛け上の大きさが０．５μｍに対して、実際長が２．５μｍとなる、低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂを備えたものとなっている。
【００５０】
本発明のトランジスタの製造方法によれば、基板１０に形成した溝１０ａ，１０ｂの内壁面に沿って半導体膜４２を形成しているので、この溝１０ａ，１０ｂに沿う半導体膜部分は、平面視した際の見掛け上の大きさよりも大きくなる。
そして、低濃度のイオン注入を行う際に、基板１０に対して、前記溝１０ａ，１０ｂの内壁面に沿う半導体膜４２に対しイオンが確実に注入できる、所定の角度によって、イオン注入をおこなっているので、溝１０ａ，１０ｂの内壁面に沿った半導体膜４２に低濃度ソース領域７０ａ、及び低濃度ドレイン領域７０ｂを形成できる。
また、前記溝１０ａ，１０ｂの深さを調節することで、見掛け上の大きさを小さくして、大きなＬＤＤ構造を備えたＴＦＴ１を製造できる。
よって、前述したような、耐圧性を維持しつつ、その微細化を図ることのできるＴＦＴ１を製造できる。もちろん、同様な方法でＰＭＯＳ型のＴＦＴを、また、ＮＭＯＳとＰＭＯＳの両者を組み合わせることで相補型であるＣＭＯＳ型ＴＦＴを製造することができる。
【００５１】
ここで、本発明の薄膜トランジスタを備えた電気光学装置用基板における一実施形態として、例えば透過型液晶パネルに適用した場合について説明する。この透過型液晶パネルは、液晶プロジェクタなどの各々ＲＧＢ用のライトバルブとして用いることができる。
この液晶プロジェクタの備える透過型液晶パネルは、本発明のＴＦＴを備えたＴＦＴ基板と、このＴＦＴ基板に対向する対向基板との間に、液晶層を挟持した構成となっている。
このＴＦＴ基板には、前述した溝が形成されていて、この溝の内壁面に沿って、見掛け上の大きさを小さくして、実際長を長くした低濃度ソース／ドレイン領域を備えている。
よって、透過型液晶パネルは、そのゲート長を短くした際にも、十分な大きさの低濃度ソース／ドレイン領域を備えることで、耐圧性を備えつつ、微細化を図ることができる。
【００５２】
そして、液晶プロジェクタは、光源からの光を各ライトバルブによって各々変調した光成分を、ダイクロイックプリズムに３方向から入射して再度合成した後、投射レンズを介してスクリーンなどに、より高繊細なカラー画像を拡大投影できる。
【図面の簡単な説明】
【００５３】
【図１】本実施形態における薄膜トランジスタを示す側断面図である。
【図２】（ａ）〜（ｄ）は前記薄膜トランジスタの製造方法を示す図である。
【図３】（ａ）〜（ｄ）は図２に続く、製造方法の工程説明図である。
【符号の説明】
【００５４】
１…ＴＦＴ（トランジスタ）、１０…基板（絶縁基板）、１０ａ，１０ｂ…溝、３２…ゲート電極、４０ａ…ソース領域（高濃度領域）、４０ｂ…ドレイン領域（高濃度領域）、４２…半導体膜、６０…絶縁膜、６１…サイドウォール、７０ａ…低濃度ソース領域（低濃度領域）、７０ｂ…低濃度ドレイン領域（低濃度領域）、１００…チャネル領域
【図１】
2006278358.tif 000003
【図２】
2006278358.tif 000004
【図３】
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