(57)【要約】      （修正有）【課題】サイズを大きくすることなく、より多くの端子を設けることができ、或いは要求される端子数をより小さいサイズ内で確保することができる半導体装置及びその実装構造を提供する。【解決手段】半導体チップ２をインターポーザー３に接続してなる半導体装置１において、プリント配線基板９との接続に用いられる実装用端子４と、半導体チップ２の電気的テストに用いられる測定用端子５とからなる外部接続端子がインターポーザー３に設けられ、実装用端子４がインターポーザー３の周辺部に配され、測定用端子５の少なくとも一部が実装用端子４の内側に配されている半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップをインターポーザーに接続してなる半導体装置において、プリント配線基板との接続に用いられる実装用端子と、半導体チップの電気的テストに用いられる測定用端子とからなる外部接続端子が前記インターポーザーに設けられ、前記実装用端子が前記インターポーザーの周辺部に配され、前記測定用端子の少なくとも一部が前記実装用端子の内側に配されていることを特徴とする、半導体装置。
【請求項２】
前記測定用端子が前記半導体チップの中央部に配されている、請求項１に記載した半導体装置。
【請求項３】
前記測定用端子の配列ピッチが、前記実装用端子より狭ピッチ又は／及び狭サイズに配置されている、請求項１に記載した半導体装置。
【請求項４】
前記測定用端子にプローブが接触されて前記電気的テストが行われる、請求項１に記載した半導体装置。
【請求項５】
半導体チップをインターポーザーに接続してなる半導体装置において、プリント配線基板との接続に用いられる実装用端子と、半導体チップの電気的テストに用いられる測定用端子とからなる外部接続端子が前記インターポーザーに設けられ、前記実装用端子が前記インターポーザーの周辺部に配され、前記測定用端子の少なくとも一部が前記実装用端子の内側に配されていることを特徴とする半導体装置が、前記プリント配線基板に接続された、実装構造。
【請求項６】
前記測定用端子が前記半導体チップの中央部に配されている、請求項５に記載した実装構造。
【請求項７】
前記測定用端子の配列ピッチが、前記実装用端子より狭ピッチ又は／及び狭サイズに配置されている、請求項５に記載した実装構造。
【請求項８】
前記測定用端子にプローブが接触されて前記電気的テストが行われる、請求項５に記載した実装構造。
【請求項９】
前記プリント配線基板には測定用端子が設けられていない、請求項５に記載した実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその実装構造に関するものである。
【背景技術】
【０００２】
従来から、主表面に複数の突起状外部接続端子を有するＢＧＡ（Ball Grid Array）、ＣＳＰ（Chip Size Package）等の半導体装置は知られている。
【０００３】
最近、マルチチップ化や集積回路の大規模化により、半導体装置において、プリント配線基板（マザーボード）への実装に用いられる端子の他に、多数の測定用端子が要求されるようになった。測定用端子は、半導体チップをインターポーザー（再配線基板）に実装した後、半導体チップをボンディングする際の熱衝撃等による影響や、接続状態をテストするのに用いられる。
【０００４】
これに応じるために、端子間隔や端子径の微細化、多配列化によって外部接続端子（実装用端子及び測定用端子）の数を増加させる工夫がなされるようになった（例えば、後記の特許文献１、特許文献２、又は特許文献３参照。）。
【０００５】
【特許文献１】特開平５−５５３２３号公報（２頁２欄１９行目〜３６行目、図１及び図２）
【特許文献２】特開平８−２３６６９３号公報（２頁２欄３３行目〜５０行目、図１）
【特許文献３】実開平６−７２２４２号公報（６頁１５段落目〜８頁２０段落目、図１、図２及び図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、端子径を微細化する場合、実装精度やハンダ塗布精度による制約があり、また配列を増やす場合、内側の配列の端子はプリント配線基板上の配線引き回しの難易度が高くなるために端子間隔の制約があり、要求される端子数を規定されたサイズの半導体装置内に確保することが難しいという問題があった。
【０００７】
例えば、図４は、プリント配線基板における配線パターンを示す模式図であり、プリント配線基板の規格を下記に示す。即ち、プリント配線基板のＬ／Ｓが０．１／０．１ｍｍ、最小のランド５０が０．３ｍｍ□、ランド５０の配列が２列、互いに隣接するランド５０間に配線５１を１本通す場合の配線パターン例である。この場合、ランド５０の間隔は０．３ｍｍが必要になる。
【０００８】
また、図５は、ランド５０の配列が３列、また互いに隣接するランド５０間に配線５１を２本通す以外は、上記と同様の規格とした場合の配線パターン例である。この場合、ランド５０の間隔は０．５ｍｍが必要になる。
【０００９】
そして、図６（ａ）は、上記のようなプリント配線基板の規格により、実装用端子と測定用端子とからなる外部接続端子５２が制約を受けた半導体装置５３の概略平面図である。即ち、半導体装置のサイズが５．３ｍｍ×９．０ｍｍ、外部接続端子５２の径が０．３ｍｍφ、互いに隣接する外部接続端子５２の間隔が０．３ｍｍ、外部接続端子５２の配列が２列までと制約された半導体装置５３では、外部接続端子５２の数は８０個までに制限される。
【００１０】
また、上記と同様の制約において、例えば半導体装置に８８個の外部接続端子が必要な場合、その外部接続端子の配列パターンは図６（ｂ）に示すようになる。即ち、この場合は５．９ｍｍ×９．６ｍｍのサイズが必要となり、半導体装置が大きくなってしまう。
【００１１】
本発明は、上述したような問題点を解決するためになされたものであって、その目的は、サイズを大きくすることなく、より多くの端子を設けることができ、或いは要求される端子数をより小さいサイズ内で確保することができる半導体装置及びその実装構造を提供することにある。
【課題を解決するための手段】
【００１２】
即ち、本発明は、半導体チップをインターポーザーに接続してなる半導体装置において、プリント配線基板との接続に用いられる実装用端子と、半導体チップの電気的テストに用いられる測定用端子とからなる外部接続端子が前記インターポーザーに設けられ、前記実装用端子が前記インターポーザーの周辺部に配され、前記測定用端子の少なくとも一部が前記実装用端子の内側に配されていることを特徴とする、半導体装置に係るものである。
【００１３】
また、半導体チップをインターポーザーに接続してなる半導体装置において、プリント配線基板との接続に用いられる実装用端子と、半導体チップの電気的テストに用いられる測定用端子とからなる外部接続端子が前記インターポーザーに設けられ、前記実装用端子が前記インターポーザーの周辺部に配され、前記測定用端子の少なくとも一部が前記実装用端子の内側に配されていることを特徴とする半導体装置が、前記プリント配線基板に接続された実装構造に係るものである。
【発明の効果】
【００１４】
本発明者は、前記測定用端子は前記半導体チップの前記電気的テストにのみ用いられるため、前記プリント配線基板と接続する必要がなく、これにより、上述したプリント配線基板の規格による外部接続端子への制約が軽減できることに着目した。
【００１５】
即ち、本発明によれば、前記実装用端子が前記インターポーザーの周辺部に配され、前記測定用端子の少なくとも一部が前記実装用端子の内側に配されているので、半導体装置のサイズを大きくすることなく、より多くの前記外部接続端子を設けることができ、或いは要求される前記外部接続端子の数をより小さい半導体装置のサイズ内で確保することができる。
【発明を実施するための最良の形態】
【００１６】
上述したように、前記測定用端子は前記半導体チップの前記電気的テストにのみ用いられ、前記プリント配線基板と接続する必要がないため、前記プリント配線基板の規格による外部接続端子への制約が軽減される。また、前記電気的テストに使用する測定ボードはサイズやコスト的な面から前記プリント配線基板よりも多層化が容易であり、さらに前記電気的テスト時には前記測定ボード（ソケット）のコンタクトピンが前記測定用端子と接触すればよい。
【００１７】
従って、本発明において、前記測定用端子の配列ピッチが、前記実装用端子より狭ピッチ又は／及び狭サイズに配置されていることが望ましく、また多配列化も可能である。これにより、限られた大きさの半導体装置において、より多くの前記外部接続端子を配置することができる。また、前記測定用端子の占有面積を小さくすることができるので、従来例による半導体装置と同じ前記外部接続端子の数で比較した場合、半導体装置のサイズを削減することができる。
【００１８】
また、前記測定用端子が前記半導体チップの中央部に配されていることが望ましい。即ち、上述した多配列化の制約により空きスペースとなりがちな前記半導体チップの中央部に前記測定用端子を配することが好ましい。これにより、前記実装用端子と前記測定用端子との距離をより広くすることができ、実装時のはんだブリッジの問題をより効果的に回避することができる。
【００１９】
また、前記測定用端子にプローブが接触されて前記電気的テストが行われることが好ましい。具体的には、前記半導体チップを前記インターポーザーに実装し、配線パターンと接続して配線が構成された時点で、前記半導体チップをボンディングする際の熱衝撃等による影響や、接続状態をテストする。このとき、前記インターポーザーに設けられた前記測定用端子に試験機の前記プローブを接続することにより前記電気的テストを行う。そして、このテスト工程で良品と確認されると、次に樹脂封止の工程に移行し、本発明に基づく半導体装置が完成する。
【００２０】
本発明の実装構造において、前記プリント配線基板には測定用端子が設けられていないことが望ましい。
【００２１】
以下、本発明の好ましい実施の形態を図面を参照して説明する。
【００２２】
第１の実施の形態
図１は、本発明に基づく半導体装置の概略平面図（ａ）、及びＡ−Ａ’線概略断面図（ｂ）である。
【００２３】
図１に示すように、本発明に基づく半導体装置１は、半導体チップ２をインターポーザー３に接続してなり、プリント配線基板（図示省略）との接続に用いられる実装用端子４と、半導体チップ２の電気的テストに用いられる測定用端子５とからなる前記外部接続端子がインターポーザー３に設けられ、実装用端子４がインターポーザー３の周辺部に配され、測定用端子５が実装用端子４の内側に配されている。
【００２４】
また、図１（ｂ）に示すように、半導体チップ２の電極７ａとインターポーザー３の電極７ｂとをはんだバンプ８で接続し、半導体チップ２をインターポーザー３に実装した時点で、半導体チップ２をボンディングする際の熱衝撃等による影響や、接続状態をテストする。このとき、インターポーザー３に設けられた測定用端子５に試験機（図示省略）の前記プローブを接続することにより前記電気的テストを行う。そして、このテスト工程で良品と確認されると、仮想線で示す樹脂６で封止し、本発明に基づく半導体装置１が完成する。
【００２５】
例えば、プリント配線基板（図示省略）の規格は、図４に示すのと同様に、Ｌ／Ｓが０．１／０．１ｍｍ、最小のランド５０が０．３ｍｍ□、ランド５０の配列が２列とし、互いに隣接するランド５０間に配線５１を１本通す配線パターンとする。この場合、ランド５０の間隔は０．３ｍｍが必要になる。
【００２６】
上記のようなプリント配線基板の規格により、図１（ａ）に示すように、半導体装置１のサイズは５．３ｍｍ×９．０ｍｍ、実装用端子４の径は０．３ｍｍφ、互いに隣接する実装用端子４の間隔は０．３ｍｍ、実装用端子４の配列は２列までと制約される。即ち、実装用端子４は８０個までと制限される。
【００２７】
ここで、測定用端子５は半導体チップ２の前記電気的テストにのみ用いられ、前記プリント配線基板と接続する必要がないため、前記プリント配線基板の規格による制約が軽減される。また、前記電気的テストに使用する測定ボード（図示省略）はサイズやコスト的な面から前記プリント配線基板よりも多層化が容易であり、さらに前記電気テスト時には前記測定ボード（ソケット）のコンタクトピンが測定用端子５と接触すればよい。
【００２８】
従って、測定用端子５は、実装用端子４の内側に配される。図１に示す本発明に基づく半導体装置１においては、測定用端子５を４０個配置することができる。
【００２９】
具体的には、実装用端子４の径が０．３ｍｍφと制限されるのに対し、測定用端子５は０．２ｍｍφとすることができ、さらに実装用端子４は０．３ｍｍ間隔で配列されるのに対し、測定用端子５は０．２ｍｍ間隔で配列することができる。
【００３０】
従来例による半導体装置（サイズが５．３ｍｍ×９．０ｍｍ）では、プリント配線基板の規格により、図６（ａ）に示すように、実装用端子と測定用端子とからなる外部接続端子５２を８０個までしか配置できなかった。これに対し、本発明に基づく半導体装置１では、同じサイズにおいて実装用端子４を８０個及び測定用端子５を４０個配置することができ、この結果、前記外部接続端子を１２０個配置することができる。従って、より多くの前記外部接続端子を配置することができ、また測定用端子５の占有面積を小さくすることができる。
【００３１】
また、測定用端子５が半導体チップ２の中央部に配されていることが望ましい。即ち、上述した多配列化の制約により空きスペースとなりがちな半導体チップ２の中央部に測定用端子５を配することが好ましい。これにより、実装用端子４と測定用端子５との距離をより広くすることができ、実装時のハンダブリッジの問題をより効果的に回避することができる。
【００３２】
第２の実施の形態
プリント配線基板の規格が第１の実施の形態と同様であり、前記外部接続端子を８０個配する場合、従来例によれば、図６（ａ）に示すように、半導体装置５３のサイズは５．３ｍｍ×９．０ｍｍとなった。これに対し、本実施の形態では、図２に示すように、実装用端子４を５６個配置し、測定用端子５を２４個配置した場合、半導体装置１のサイズは５．３ｍｍ×５．３ｍｍとなる。
【００３３】
即ち、本発明に基づく半導体装置１によれば、実装用端子４がインターポーザー３の周辺部に配され、測定用端子５が実装用端子４の内側に配されているので、従来例による半導体装置と比較して、前記外部接続端子の数が同等であるならば、半導体装置１のサイズを削減することができる。
【００３４】
第３の実施の形態
本発明に基づく半導体装置は、前記プリント配線基板に接続される。具体的には、図３に示すように、本発明に基づく半導体装置１の実装用端子４とプリント配線基板９のランド１０とがはんだバンプ８によって接続され、本発明に基づく半導体装置１がプリント配線基板９に接続される。
【００３５】
そして、本発明に基づく実装構造は、図示するように、プリント配線基板９には測定用端子が設けられていないことが望ましい。
【００３６】
以上、本発明を実施の形態について説明したが、上述の例は、本発明の技術的思想に基づき種々に変形が可能である。
【００３７】
例えば、前記はんだバンプを用いて前記インターポーザーと前記半導体チップとを接続する例を挙げて説明したが、ワイヤーボンディングによるフェイスアップ実装も勿論可能である。また、本発明に基づく半導体装置をフリップチップ方式で前記プリント配線基板に接続する例を挙げて説明したが、ワイヤーボンディングによるフェイスアップ実装も勿論可能である。
【００３８】
また、前記測定用端子は前記半導体チップの前記電気的テストにのみ用いられ、前記プリント配線基板と接続する必要がないため、前記プリント配線基板の規格による制約が軽減される。また、前記電気的テストに使用する測定ボードはサイズやコスト的な面から前記プリント配線基板よりも多層化が容易であり、さらに前記電気テスト時に前記測定ボード（ソケット）のコンタクトピンが前記測定用端子と接触すればよい。従って、上記に前記測定用端子が２列に配列されている例を挙げて説明したが、これ以上の多配列化も可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態による、本発明に基づく半導体装置の一例の概略平面図（ａ）、及び概略断面図（ｂ）である。
【図２】本発明の第２の実施の形態による、本発明に基づく半導体装置の一例の概略平面図である。
【図３】本発明の第３の実施の形態による、本発明に基づく実装構造の一例を示す概略断面図である。
【図４】従来例による、プリント配線基板の配線パターン例を示す模式図である。
【図５】同、プリント配線基板の配線パターンの他の例を示す模式図である。
【図６】同、プリント配線基板の規格により外部接続端子の配置パターンが制約を受けた半導体装置の概略平面図である。
【符号の説明】
【００４０】
１…半導体装置、２…半導体チップ、３…インターポーザー、４…実装用端子、
５…測定用端子、６…樹脂、７ａ、７ｂ…電極、８…はんだバンプ、
９…プリント配線基板、１０…ランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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