(57)【要約】【課題】  消費電力の低減を図ることの可能なプロセッサシステムを提供する。【解決手段】  プロセッサシステム１００は、メインプロセッサ２０、サブプロセッサ３０、各プロセッサからのコマンドに応じてデバイス制御を行うシステムコントローラ４０を含む。このシステムコントローラ４０には、メインプロセッサ２０からのコマンドに応じてデバイス制御を行うメインコントローラ４０ａと、サブプロセッサ３０からのコマンドに応じてデバイス制御を行うサブコントローラ４０ｂと、が含まれている。さらに、メインプロセッサ２０、メインコントローラ４０ａに接続される第１電源系統αと、サブプロセッサ３０、サブコントローラ４０ｂに接続される第２電源系統βとを構成し、第１電源系統αに対する電力の入力と、第２電源系統βに対する電力の入力と、を各々独立して切り換え可能な電源制御回路９０を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メインプロセッサと、
サブプロセッサと、
上記メインプロセッサからのコマンドに応じてデバイス制御を行うメイン制御回路と、
上記サブプロセッサからのコマンドに応じてデバイス制御を行うサブ制御回路と、
メインプロセッサ、メイン制御回路に接続され、入力する電力を該メインプロセッサおよびメイン制御回路に供給する第１電源系統と、
サブプロセッサ、サブ制御回路に接続され、入力する電力を該サブプロセッサおよびサブ制御回路に供給する第２電源系統と、
第１電源系統に対する電力の入力と、第２電源系統に対する電力の入力と、を各々独立して切り換え可能な電源制御回路と、
を含むことを特徴とするプロセッサシステム。
【請求項２】
請求項１に記載のプロセッサシステムにおいて、
上記電源制御回路は、
第１電源系統かつ第２電源系統に電力を入力する通常モードと、第１電源系統に電力を入力せず、第２電源系統に電力を入力する省電力モードとを切り換えることを特徴とするプロセッサシステム。
【請求項３】
請求項２に記載のプロセッサシステムにおいて、
データの展開領域であるメモリを含み、
上記メモリには、上記通常モード時のみに使用される第１メモリ領域と、上記通常モード時かつ省電力モード時に使用される第２メモリ領域が含まれ、
上記第１メモリ領域は第１電源系統に接続され、上記第２メモリ領域は第２電源系統に接続されていることを特徴とするプロセッサシステム。
【請求項４】
請求項３に記載のプロセッサシステムにおいて、
上記メインプロセッサまたはサブプロセッサは、
上記通常モードから省電力モードへ移行する前に、予め、上記第１メモリ領域に格納されているデータを上記第２メモリ領域に退避させる制御を行うことを特徴とするプロセッサシステム。
【請求項５】
請求項３または４に記載のプロセッサシステムにおいて、
上記第１メモリ領域はＤＲＡＭから構成され、上記第２メモリ領域はＳＲＡＭから構成されることを特徴とするプロセッサシステム。
【請求項６】
請求項３ないし５のいずれか１項に記載のプロセッサシステムにおいて、
上記第１メモリ領域から第２メモリ領域に退避させたデータに関し、退避前のアドレスと退避後のアドレスとを対応付けて記憶するアドレス記憶回路を含み、
上記サブプロセッサは、上記省電力モードにおいて、上記アドレス記憶回路を参照して、上記データが格納されているアドレスにアクセスすることを特徴とするプロセッサシステム。
【請求項７】
請求項１または２に記載のプロセッサシステムにおいて、
上記メインプロセッサをスタンバイ状態に設定するスタンバイモードが含まれていることを特徴とするプロセッサシステム。
【請求項８】
請求項７に記載のプロセッサシステムにおいて、
データの展開領域であるメモリを含み、
上記メモリには、第１ＤＲＡＭと第２ＤＲＡＭとが含まれ、
上記メインプロセッサまたはサブプロセッサは、上記スタンバイ状態設定前に、上記第１ＤＲＡＭをセルフリフレッシュ状態に設定し、上記スタンバイ状態の解除後に、上記セルフリフレッシュ状態を解除する制御を行うことを特徴とするプロセッサシステム。
【請求項９】
請求項８に記載のプロセッサシステムにおいて、
上記メインプロセッサまたはサブプロセッサは、
上記スタンバイ状態設定前に、第１ＤＲＡＭにおけるデータを第２ＤＲＡＭに退避させる制御を行うことを特徴とするプロセッサシステム。
【請求項１０】
請求項８または９に記載のプロセッサシステムにおいて、
上記第１ＤＲＡＭは、上記第２ＤＲＡＭよりもアクセス速度が高速のＤＲＡＭであることを特徴とするプロセッサシステム。
【請求項１１】
請求項９に記載のプロセッサシステムにおいて、
上記第１ＤＲＡＭから第２ＤＲＡＭに退避させたデータに関し、退避前のアドレスと退避後のアドレスとを対応付けて記憶するアドレス記憶回路を含み、
上記サブプロセッサは、上記第１ＤＲＡＭのセルフリフレッシュ状態において、上記アドレス記憶回路を参照して、上記データが格納されているアドレスにアクセスすることを特徴とするプロセッサシステム。
【請求項１２】
請求項９または１１に記載のプロセッサシステムにおいて、
第１ＤＲＡＭから第２ＤＲＡＭへ退避させているデータが更新された場合、更新データ、および、該データの第１ＤＲＡＭにおけるアドレスを記憶するデータ同期用記憶回路を含み、
上記メインプロセッサまたはサブプロセッサは、第１ＤＲＡＭのセルフリフレッシュ状態を解除すると、第１ＤＲＡＭにおけるデータを上記更新データと同期させる制御を行うことを特徴とするプロセッサシステム。
【請求項１３】
請求項１ないし１２の何れか１項に記載のプロセッサシステムを備えた画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイス制御を行うプロセッサシステム、該プロセッサシステムを備えた画像形成装置に関する。
【背景技術】
【０００２】
高性能なプロセッサは、処理性能は高いが省エネ性能は概して高くない。内部回路の大部分の動作を止めることで消費電力を抑えるスタンバイモードを実装しているプロセッサでも、昨今の微細なプロセスルールで製造されたプロセッサはリーク電流が大きく、さほど消費電力を削減できない。そのため、高性能なプロセッサシステムを装置に適用する場合、プロセッサへの電力供給を完全に止めない限り、該装置の消費電力が下がらない。
【０００３】
しかし、ネットワークなどを通じて外部機器と接続される装置に適用されるプロセッサシステムにおいては、外部機器とのコミュニケーションを行う外部インタフェースコントローラ部を常に動作させていなければならないため、該コントローラ部を制御するプロセッサ、および作業領域やデータ受信領域として使用するＤＲＡＭなどへの電力供給を止めることはできない。
【０００４】
なお、このようなプロセッサシステムとしては、例えば、以下に示す特許文献１および特許文献２が開示されている。
【特許文献１】特開平９−１０９５１９（公開日：平成９年４月２８日）
【特許文献２】特開２００２−６７４４９（公開日：平成１４年３月５日）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した特許文献１には、メインＣＰＵとサブＣＰＵとを備えた装置において、該装置が省エネモードに入ると、メインＣＰＵは動作を停止し、サブＣＰＵが外部のホストコンピュータからのデータを受信してＲＡＭに保存する技術が開示されている。
【０００６】
しかしながら、特許文献１の構成においては、省エネモード時において、サブＣＰＵが外部ホストコンピュータと通信を行うためには、コントローラが動作されている必要がある。このコントローラは、通常モード時においては、メインＣＰＵとの間でコマンドの送受信を行って、画像形成を行うエンジン全体を制御するものであるため、メインＣＰＵに応じた能力が必要とされる回路であり、電力消費量が比較的多い。したがって、省エネモード時においても、このようなコントローラに電力を供給する必要のある特許文献１の構成では、消費電力の低減に限界があった。
【０００７】
また、特許文献２の構成においては、通常モード時において、メインＣＰＵ、ＲＯＭ、ＲＡＭ等に電力を供給する電源系Ａと、通常モードかつ省エネモード時において、サブＣＰＵ、外部機器Ｉ／Ｆ制御部等に電力を供給する電源系Ｂとを、備えたプロセッサシステムが開示されている。
【０００８】
この構成のプロセッサシステムにおいては、上述したメインＣＰＵ、ＲＯＭ、ＲＡＭ、サブＣＰＵ、外部機器Ｉ／Ｆ制御部は、同一のプリンタコントローラ内においてデータの送受信を行う構成である。なお、このプリンタコントローラは、通常モード時において、メインＣＰＵからのコマンドに応じてＲＯＭ、ＲＡＭ、表示部等をコントロールするものである。つまり、このプリンタコントローラは、通常モード時において、メインＣＰＵからのコマンドに応じてデバイスをコントロールする回路であり、メインＣＰＵに応じた能力が要求され、比較的高消費電力が要求される。
【０００９】
ところが、この構成においては、サブＣＰＵおよび該サブＣＰＵの制御対象となるデバイスもプリンタコントローラに備えられているため、省エネモードにおいても、プリンタコントローラに電力供給を行う必要がある。それゆえ、メインＣＰＵに応じた能力が必要とされるプリンタコントローラを省エネモードにおいても動作しなければならず、消費電力の低減に限界があった。
【００１０】
本発明は、より消費電力の低減を図ることの可能なプロセッサシステムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
以上の目的を達成するために、本発明のプロセッサシステムは、メインプロセッサと、サブプロセッサと、上記メインプロセッサからのコマンドに応じてデバイス制御を行うメイン制御回路と、上記サブプロセッサからのコマンドに応じてデバイス制御を行うサブ制御回路と、メインプロセッサ、メイン制御回路に接続され、入力する電力を該メインプロセッサおよびメイン制御回路に供給する第１電源系統と、サブプロセッサ、サブ制御回路に接続され、入力する電力を該サブプロセッサおよびサブ制御回路に供給する第２電源系統と、第１電源系統に対する電力の入力と、第２電源系統に対する電力の入力と、を各々独立して切り換え可能な電源制御回路と、を含むことを特徴とする。
【００１２】
本発明によれば、メインプロセッサからのコマンドに応じてデバイス制御を行うメイン制御回路と、サブプロセッサからのコマンドに応じてデバイス制御を行うサブ制御回路とが備えられている。
【００１３】
このような構成にすれば、メインプロセッサへの電力供給を停止し、サブプロセッサを動作させることによって省電力を図る場合、サブ制御回路が動作可能状態であれば、サブプロセッサはこのサブ制御回路を介してデバイス制御を実現できるため、メインプロセッサからのコマンドを処理するメイン制御回路は動作している必要がない。
【００１４】
そこで、本発明では、さらに、メインプロセッサおよびメイン制御回路に接続されている第１電源系統とサブプロセッサおよびサブ制御回路に接続されている第２電源系統とを構成し、第１電源系統に対する電力の入力と第２電源系統に対する電力の入力とを各々独立して切り換え可能な電源制御回路を備えている。
【００１５】
これにより、サブプロセッサを動作させつつメインプロセッサへの電力供給を停止することによって省電力を図る場合、電源制御回路が第２電源系統のみに電力を供給すれば、サブプロセッサおよびサブ制御回路を動作させることができ、メインプロセッサおよびメイン制御回路への電力供給を停止できる。
【００１６】
それゆえ、メインプロセッサへの電力供給を停止に伴って、サブプロセッサの動作に必要のないメイン制御回路への電力供給を停止することができ、より省電力化を図ることができる。
【００１７】
これに対し、特許文献２の構成によれば、メインＣＰＵおよびサブＣＰＵは単一のコントローラ回路（プリンタコントローラ）に構成されている。このコントローラ回路においては、メインＣＰＵの動作に必要な回路部分と、サブＣＰＵの動作に必要な回路部分とは区別されていない。それゆえ、サブＣＰＵを動作させ、メインＣＰＵへの電力供給を停止する際においても、上記コントローラ回路全体へ電力を供給しなければならず、サブプロセッサの動作に不要な回路部分へ電力供給を停止するという事を行うことができない。それゆえ、本発明の構成ほど、省電力化を図ることはできない。
【００１８】
また、本発明のプロセッサシステムにおいては、上記構成に加え、上記電源制御回路は、第１電源系統かつ第２電源系統に電力を入力する通常モードと、第１電源系統に電力を入力せず、第２電源系統に電力を入力する省電力モードとを切り換えることが好ましい。
【００１９】
上記構成によれば、通常モード時においては、メインプロセッサおよびメイン制御回路、かつ、サブプロセッサおよびサブ制御回路を動作させ、省電力モード時においては、メインプロセッサおよびメイン制御回路への電力供給を停止できる。
【００２０】
これにより、メインプロセッサおよびメイン制御回路を停止させることによって省エネを図っても、サブプロセッサおよびサブ制御回路を動作させているため、必要最低限のデータ処理を行うことが可能となる。
【００２１】
また、本発明のプロセッサシステムにおいては、上記構成に加え、データの展開領域であるメモリを含み、上記メモリには、上記通常モード時のみに使用される第１メモリ領域と、上記通常モード時かつ省電力モード時に使用される第２メモリ領域が含まれ、上記第１メモリ領域は第１電源系統に接続され、上記第２メモリ領域は第２電源系統に接続されていることが好ましい。
【００２２】
上記構成によれば、上記第１メモリ領域は、第１電源系統に接続され、第２メモリ領域は、第２電源系統に接続されている。それゆえ、通常モードにおいては、第１および第２メモリ領域に電力が供給されるが、省電力モードにおいては、第２メモリ領域のみに電力が供給されることになる。つまり、通常モードにおいては第１および第２メモリ領域をデータ（プログラムを含む）の展開領域として使用でき、省電力モードにおいては第２メモリ領域のみをデータの展開領域と使用できることになる。
【００２３】
これにより、省電力モードにおいては、使用可能なメモリの領域が減少することとなるが、電力供給を行うメモリの領域も減少することとなるため、より省エネ効果を奏することが可能となる。
【００２４】
また、本発明のプロセッサシステムにおいては、上記構成に加えて、上記メインプロセッサまたはサブプロセッサは、上記通常モードから省電力モードへ移行する前に、予め、上記第１メモリ領域に格納されているデータを上記第２メモリ領域に退避させる制御を行うことが好ましい。
【００２５】
上記構成によれば、省エネモード移行前に、上記第１メモリ領域に格納されているデータ（プログラムを含む）を第２メモリ領域に退避させている。それゆえ、第１メモリ領域への電力供給を停止しても、第１メモリ領域に格納されていたデータは第２メモリ領域へバックアップされていることになり、サブプロセッサは、第２メモリ領域へアクセスすることで、第１メモリ領域に格納されていたデータと同一のデータにアクセスすることが可能となる。
【００２６】
また、上記構成によれば、省電力モードにおいては、第１メモリ領域への電力供給を停止し、第２メモリ領域のみに電力を供給することによって省エネを図っているが、このような第１メモリ領域としてはＤＲＡＭが好ましく、第２メモリ領域としてはＳＲＡＭが好ましい。このように構成すれば、通常モード時においては、ＳＲＡＭよりも高記憶容量のＤＲＡＭをデータ展開領域とすることができ、省電力モード時においては、ＳＲＡＭよりも高消費電力のＤＲＡＭへの電力供給を遮断しつつＳＲＡＭをデータ展開領域として使用できる。それゆえ、通常モード時は高性能を重視し、省エネモード時は低消費電力を重視したシステムを構築することができる。
【００２７】
また、本発明のプロセッサシステムにおいて、上記構成に加えて、上記第１メモリ領域から第２メモリ領域に退避させたデータに関し、退避前のアドレスと退避後のアドレスとを対応付けて記憶するアドレス記憶回路を含み、上記サブプロセッサは、上記省電力モードにおいて、上記アドレス記憶回路を参照して、上記データが格納されているアドレスにアクセスすることが好ましい。
【００２８】
これにより、サブプロセッサは、第１メモリ領域から第２メモリ領域に退避されたデータに関し、省電力モード時においても、該データの現時点でのアドレスを参照できるため、退避されたデータへのアクセスを行うことが可能となる。
【００２９】
また、本発明のプロセッサシステムにおいては、上記構成に加えて、上記メインプロセッサをスタンバイ状態に設定するスタンバイモードが含まれていることが好ましい。
【００３０】
上記構成のプロセッサシステムにおいては、上記メインプロセッサをスタンバイ状態に設定するスタンバイモードが含まれていてもよい。このスタンバイモードにおいては、メインプロセッサがスタンバイ状態にあるため、メインプロセッサに電力供給を停止した場合のような省エネ効果はないものの、メインプロセッサのフル動作時よりは省エネ効果を奏することが可能となる。
【００３１】
また、メインプロセッサへの電力供給を停止することによって省エネを図った場合（上記省電力モード）、メインプロセッサを再起動させるのに時間がかかるが、メインプロセッサをスタンバイ状態に設定することにより省エネを図る場合、メインプロセッサを再起動させるのに時間を要さない。
【００３２】
したがって、スタンバイモードは、省エネという点では省電力モードに劣るものの、再起動の速度という点では省電力モードよりも優れている。
【００３３】
それゆえ、プロセッサシステムにおいて、上記省電力モードと、上記スタンバイモードとを並存させ、使用状況に応じて各モードを使い分けることで、効率的な省エネ効果を実現できる。
【００３４】
また、本発明のプロセッサシステムにおいては、上記構成に加えて、データの展開領域であるメモリを含み、上記メモリには、第１ＤＲＡＭと第２ＤＲＡＭとが含まれ、上記メインプロセッサまたはサブプロセッサは、上記スタンバイ状態設定前に、上記第１ＤＲＡＭをセルフリフレッシュ状態に設定し、上記スタンバイ状態の解除後に、上記セルフリフレッシュ状態を解除する制御を行うことが好ましい。
【００３５】
上記構成によれば、データ（プログラムを含む）の展開領域である第１ＤＲＡＭと第２ＤＲＡＭとが含まれている。これらメモリのうち、第１ＤＲＡＭは、メインプロセッサのスタンバイ状態中においては、セルフリフレッシュ動作を行うこととなる。
【００３６】
それゆえ、メインプロセッサのスタンバイ状態による省エネ効果のみならず、第１ＤＲＡＭのセルフリフレッシュ動作による省エネ効果によって、より一層の節電を行うことが可能となる。なお、上記構成によれば、メインプロセッサのスタンバイ状態中において、サブプロセッサは、第２ＤＲＡＭを作業領域とすることができる。
【００３７】
また、本発明のプロセッサシステムにおいては、上記構成に加えて、上記メインプロセッサまたはサブプロセッサは、上記スタンバイ状態設定前に、第１ＤＲＡＭにおけるデータを第２ＤＲＡＭに退避させる制御を行うことが好ましい。
【００３８】
上記構成によれば、上記スタンバイ状態設定前に、第１ＤＲＡＭにおけるデータ（プログラムを含む）を第２ＤＲＡＭに退避させている。それゆえ、第１ＤＲＡＭをセルフリフレッシュ状態にしている間においても、サブプロセッサは、第２ＤＲＡＭへアクセスすることで、第１ＤＲＡＭに格納されているデータと同一のデータにアクセスすることが可能となる。
【００３９】
また、本発明のプロセッサシステムにおいては、上記第１ＤＲＡＭは、上記第２ＤＲＡＭよりもアクセス速度が高速のＤＲＡＭであることが好ましい。
【００４０】
上記第１ＤＲＡＭは、上記第２ＤＲＡＭよりもアクセス速度が高速であるため、上記第２ＤＲＡＭよりも高消費電力である。それゆえ、第１ＤＲＡＭと第２ＤＲＡＭとのいずれか一方のみをセルフリフレッシュ状態に設定することにより省エネを図る場合、上記構成のように、より高消費電力の第１ＤＲＡＭをセルフリフレッシュ状態にすると、より省エネ効果が高くなるのである。
【００４１】
また、本発明のプロセッサシステムにおいては、上記構成に加えて、上記第１ＤＲＡＭから第２ＤＲＡＭに退避させたデータに関し、退避前のアドレスと退避後のアドレスとを対応付けて記憶するアドレス記憶回路を含み、上記サブプロセッサは、上記第１ＤＲＡＭのセルフリフレッシュ状態において、上記アドレス記憶回路を参照して、上記データが格納されているアドレスにアクセスすることが好ましい。
【００４２】
これにより、サブプロセッサは、第１ＤＲＡＭから第２ＤＲＡＭに退避されたデータに関し、省電力モード時においても、該データの現時点でのアドレスを参照できるため、退避されたデータへのアクセスを行うことが可能となる。
【００４３】
また、本発明のプロセッサシステムにおいては、上記構成に加えて、第１ＤＲＡＭから第２ＤＲＡＭへ退避させているデータが更新された場合、更新データ、および、該データの第１ＤＲＡＭにおけるアドレスを記憶するデータ同期用記憶回路を含み、上記メインプロセッサまたはサブプロセッサは、第１ＤＲＡＭのセルフリフレッシュ状態を解除すると、第１ＤＲＡＭにおけるデータを上記更新データと同期させる制御を行うことが好ましい。
【００４４】
上記構成によれば、第１ＤＲＡＭから第２ＤＲＡＭへ退避させているデータが更新された場合、更新データ、および、該データの第１ＤＲＡＭにおけるアドレスを記憶するデータ同期用記憶回路が備えられている。
【００４５】
したがって、第１ＤＲＡＭから第２ＤＲＡＭへ退避させているデータが更新された場合であっても、上記メインプロセッサまたはサブプロセッサは、第１ＤＲＡＭのセルフリフレッシュ状態を解除した後、同期回路に記憶されている内容を参照することにより、第１ＤＲＡＭに保持されているデータを、第１ＤＲＡＭから第２ＤＲＡＭへ退避させたデータと同期させることが可能となる。
【００４６】
また、以上示した本発明のプロセッサシステムは、画像形成装置に備えられることが好ましい。この理由を以下説明する。
【００４７】
プリンタ、複写機、ファクシミリー、ＭＦＰ（Multi Function Printer、複合機）等の画像形成装置は、画像形成処理中においては高負荷であるが、画像形成処理を行わない待機中においては低負荷である。したがって、このような画像形成装置を制御するプロセッサシステムにおいて、常に同一の電力を供給すると、低負荷時に対しても高負荷時と同量の電力を供給する必要があり、エネルギー効率が悪く、好ましくない。
【００４８】
この点、上述した本発明のプロセッサシステムを画像形成装置に実装すれば、メインプロセッサへの電力供給を停止できる省電力モードや、メインプロセッサをスタンバイ状態にするスタンバイモードを備えているため、低負荷時と高負荷時とでモードの切り換えを行うことによって、エネルギー効率を改善することができる。
【発明の効果】
【００４９】
以上のように、本発明のプロセッサシステムは、メインプロセッサと、サブプロセッサと、上記メインプロセッサからのコマンドに応じてデバイス制御を行うメイン制御回路と、上記サブプロセッサからのコマンドに応じてデバイス制御を行うサブ制御回路と、メインプロセッサ、メイン制御回路に接続され、入力する電力を該メインプロセッサおよびメイン制御回路に供給する第１電源系統と、サブプロセッサ、サブ制御回路に接続され、入力する電力を該サブプロセッサおよびサブ制御回路に供給する第２電源系統と、第１電源系統に対する電力の入力と、第２電源系統に対する電力の入力と、を各々独立して切り換え可能な電源制御回路と、を含む構成である。
【００５０】
それゆえ、メインプロセッサへの電力供給を停止に伴って、サブプロセッサの動作に必要のないメイン制御回路への電力供給を停止することができ、より省電力化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００５１】
〔実施の形態１〕
以下、本発明の一実施形態に係るプロセッサシステムついて図面に基づいて説明する。なお、本実施形態に係るプロセッサシステムは、コンピュータ制御が行われる各種装置に対して適用されるものである。なお、以下では、本実施形態のプロセッサシステムが適用される装置のことを、「対象装置」と称する。
【００５２】
図１は、本実施形態のプロセッサシステムの構成を示すブロック図である。同図に示すように、プロセッサシステム１００は、メインプロセッサ２０、サブプロセッサ３０、システムコントローラ４０、電源制御回路９０を含む。
【００５３】
メインプロセッサ２０・サブプロセッサ３０は、システムコントローラ４０を介して、プロセッサシステム１００における各種構成や、対象装置における各種デバイスを統括的に制御するものである。なお、この制御は、メインプロセッサ２０・サブプロセッサ３０が、図示しないＲＯＭ（Read Only Memory）またはＨＤ（Hard Disc）に格納されているプログラムコードや、揮発性メモリに展開されたプログラムコードに基づいてコマンド信号を出力し、対象装置の周辺回路やシステムコントローラ４０がこのコマンドを実行することによって実現される。
【００５４】
システムコントローラ４０は、メインプロセッサ２０およびサブプロセッサ３０に接続され、メインプロセッサ２０・サブプロセッサ３０からのコマンドを処理し、このコマンドに応じて、プロセッサシステム１００における各種デバイスを制御する回路である。
【００５５】
なお、本実施の形態のシステムコントローラ４０においては、メインプロセッサ２０からのコマンドを処理して該コマンドに応じて各種デバイスの制御を行う回路部分であるメインコントローラ（メイン制御回路）４０ａと、サブプロセッサ３０からのコマンドを処理して該コマンドに応じて各種デバイスの制御を行う回路部分であるサブコントローラ（サブ制御回路）４０ｂと、に分けられている。
【００５６】
また、本実施形態のプロセッサシステム１００においては、図１に示すように、メインプロセッサ２０、メインコントローラ４０ａに接続されている第１電源系統αと、サブプロセッサ３０、サブコントローラ４０ｂに接続されている第２電源系統βとが含まれている。ここで、第１電源系統α、第２電源系統βは、各々、電源制御回路９０を介して商用電源から電力を入力する配線である。
【００５７】
電源制御回路９０は、第１電源系統に対する電力の入力と、第２電源系統に対する電力の入力と、を各々独立して切り換え可能な回路である。なお、電源制御回路９０は、サブプロセッサ３０からのコマンドに基づいて、上記の切り換え制御を行う。
【００５８】
このような構成において、電源制御回路９０が、商用電源からの電力を第１電源系統αに入力すると、メインプロセッサ２０およびメインコントローラ４０ａに電力が供給されることとなる。また、電源制御回路９０が、商用電源からの電力を第２電源系統βに入力すると、サブプロセッサ３０およびサブコントローラ４０ｂに電力が供給されることとなる。
【００５９】
したがって、以上のプロセッサシステム１００において、対象装置の通常動作時において、電源制御回路９０は、第１電源系統αおよび第２電源系統βに電力を供給すればよい。
【００６０】
これにより、通常動作時においては、メインおよびサブプロセッサ２０・３０を動作させ、メインコントローラ４０ａおよびサブコントローラ４０ｂを動作させることができる（つまり、システムコントローラ４０を動作させることができる）。よって、メインおよびサブプロセッサ２０・３０は、システムコントローラ４０を介した制御を行うことが可能となる。
【００６１】
これに対し、以上のプロセッサシステム１００において、対象装置において省エネを行う時は、電源制御回路９０は、第１電源系統αへの電力供給を停止し、第２電源系統βのみに電力供給を行うように制御すればよい。これにより、省エネ時においては、サブプロセッサ３０およびサブコントローラ４０ｂを動作させ、メインプロセッサ２０への電力供給を停止することによってメインプロセッサ２０を停止させ、省エネを図ることが可能となる。
【００６２】
ここで、本実施形態においては、メインプロセッサ２０およびメインコントローラ４０ａは第１電源系統αに接続されているため、第１電源系統αへの電力供給を停止すれば、メインプロセッサ２０のみならず、メインコントローラ４０ａに対しても電力供給を停止することになる。
【００６３】
ここで、メインプロセッサ２０のみならず、メインコントローラ４０ａに対しても電力供給を停止させる理由について説明する。
【００６４】
メインコントローラ４０ａは、システムコントローラ４０のうち、メインプロセッサ２０からのコマンドを処理して該コマンドに応じて各種デバイスの制御を行う回路部分であり、サブコントローラ４０ｂは、システムコントローラ４０のうち、サブプロセッサ３０からのコマンドを処理して該コマンドに応じて各種デバイスの制御を行う回路部分である。つまり、メインプロセッサ２０への電力供給を停止し、サブプロセッサ３０のみを動作させる場合、サブコントローラ４０ｂさえ動作していれば、メインコントローラ４０ａが動作している必要性はない。
【００６５】
よって、本実施形態では、メインプロセッサ２０を動作させずにサブプロセッサ３０を動作させる場合、第１電源系統αへの電力供給を停止し、第２電源系統βに電力を供給することによって、サブプロセッサ３０および該サブプロセッサの動作に必要なサブコントローラ４０ｂを動作させ、メインプロセッサ２０と、サブプロセッサ３０の動作に不要なメインコントローラ４０ａとについて電力供給を停止させているのである。
【００６６】
したがって、メインプロセッサ２０への電力供給停止に伴って、サブプロセッサ３０の動作に不要なメインコントローラ４０ａへの電力供給をも停止することができ、より省エネ効果を奏することが可能となる。
【００６７】
〔実施の形態２〕
以下では、実施の形態１において説明したプロセッサシステムの応用例を実施の形態２として説明する。なお、本実施形態では、説明の便宜上、実施の形態１の説明において使用した図１をそのまま使用し、実施の形態１にて説明した部材については同一の参照符号を付してその説明を省略する。
【００６８】
図１に示すように、本実施形態におけるプロセッサシステム１００は、メインプロセッサ２０、サブプロセッサ３０、システムコントローラ４０、電源制御回路９０の他、高速ＤＲＡＭ（Dynamic Random Access Memory）５０、低速ＤＲＡＭ６０、ＳＲＡＭ（Static Random Access Memory）７０、外部インタフェースコントローラ８０、を含む構成である。
【００６９】
高速ＤＲＡＭ（第１メモリ領域・第１ＤＲＡＭ）５０は、システムコントローラ４０に接続され、メインプロセッサ２０およびサブプロセッサ３０の作業領域として機能するメモリである。また、低速ＤＲＡＭ（第１メモリ領域・第２ＤＲＡＭ）６０は、システムコントローラ４０に接続され、メインプロセッサ２０およびサブプロセッサ３０の作業領域として機能するメモリである。
【００７０】
つまり、メインプロセッサ２０およびサブプロセッサ３０は、システムコントローラ４０を介して、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０上にデータ（プログラムを含む）を展開し、このデータおよびプログラムに基づいて対象装置における各種デバイスの制御を実現している。
【００７１】
なお、高速ＤＲＡＭ５０は、低速ＤＲＡＭ６０よりもアクセス速度の高いメモリである。つまり、高速ＤＲＡＭ５０は、低速ＤＲＡＭ６０よりも高消費電力である。
【００７２】
ＳＲＡＭ（第２メモリ領域）７０は、システムコントローラ４０に接続されているメモリである。ＳＲＡＭ７０は、サブプロセッサ３０の作業領域として機能する。つまり、サブプロセッサ３０は、システムコントローラ４０を介して、ＳＲＡＭ７０上にデータおよびプログラムを展開し、このデータおよびプログラムに基づいて対象装置における各種デバイスの制御を実現している。
【００７３】
外部インタフェースコントローラ８０は、システムコントローラ４０に接続されている制御回路である。また、外部インタフェースコントローラ８０は、対象装置における通信インタフェース（不図示）に対しても接続されている。
【００７４】
この外部インタフェースコントローラ８０は、対象装置の通信インタフェースに対するコントローラ回路であり、メインプロセッサ２０・サブプロセッサ３０は、外部インタフェースコントローラ８０を介して、外部装置との間の通信制御を行う。
【００７５】
なお、高速ＤＲＡＭ５０および低速ＤＲＡＭ６０は、第１電源系統αに接続され、ＳＲＡＭ７０、外部インタフェースコントローラ８０は、第２電源系統βに接続されている。
【００７６】
つぎに、以上示した本実施形態のプロセッサシステム１００における動作について、図２に基づいて説明する。図２は、本実施形態のプロセッサシステム１００の状態遷移を示した説明図である。なお、同図に示すフル動作モードとは、メインプロセッサ２０およびサブプロセッサ３０を動作させるモードを意義し、省電力モードとは、メインプロセッサ２０への電力供給を停止して、サブプロセッサ３０を動作させるモードを意義する。
【００７７】
プロセッサシステム１００が図２に示す電源オフ状態である場合、電源制御回路９０は、第１電源系統αおよび第２電源系統βのいずれに対しても電力を供給しておらず、メインプロセッサ２０およびサブプロセッサ３０のいずれにも電力が与えられていない。
【００７８】
そして、対象装置のオペレータが電源をオンにすると、プロセッサシステム１００は、図２に示すように、電源オフ状態からフル動作モードへと移行する（Ｓ１）。このフル動作モードにおいて、電源制御回路９０は、第１電源系統αおよび第２電源系統βの両方に対して電力を入力する。
【００７９】
よって、このフル動作モードにおいては、図１に示すメインプロセッサ２０、サブプロセッサ３０、メインコントローラ４０ａおよびサブコントローラ４０ｂを含めたシステムコントローラ４０、高速ＤＲＡＭ５０、低速ＤＲＡＭ６０、ＳＲＡＭ７０、外部インタフェースコントローラ８０に電力が供給されることになる。
【００８０】
これにより、フル動作モードにおいては、メインプロセッサ２０およびサブプロセッサ３０を動作させることができ、メインプロセッサ２０およびサブプロセッサ３０は、高速ＤＲＡＭ５０、低速ＤＲＡＭ６０、ＳＲＡＭ７０を作業領域とすることができる。
【００８１】
つぎに、このフル動作モードにおいて、メインプロセッサ２０およびサブプロセッサ３０の仕事量が少なくなると、プロセッサシステム１００は、図２に示すフル動作モードから省電力モードへ移行することになる（Ｓ２）。ここで、このフル動作モードから省電力モードへの移行（Ｓ２）について、図３のフローチャートに基づいて説明する。
【００８２】
フル動作モードにおいて、サブプロセッサ３０は、メインプロセッサ２０およびサブプロセッサ３０から出力される単位時間当たりのコマンド数（メインプロセッサ２０およびサブプロセッサ３０の仕事量）をカウントし、この単位時間当たりのコマンド数が所定量ａ以下か否かを判断している（Ｓ１１）。具体的には、システムコントローラ４０が、メインプロセッサ２０およびサブプロセッサ３０から生じるコマンドをカウントし、カウント数をサブコントローラ４０ｂ内のカウンタレジスタ（不図示）にセットする。そして、サブプロセッサ３０は、一定時間毎に、上記カウンタレジスタにおけるカウント数を検知することにより、メインプロセッサ２０およびサブプロセッサ３０から出力される単位時間当たりのコマンド数を検知している。
【００８３】
ここで、サブプロセッサ３０は、メインプロセッサ２０およびサブプロセッサ３０から出力される単位時間当たりのコマンド数が所定量ａ以下になったと判断すると（Ｓ１１においてＹＥＳ）、システムコントローラ４０を介して、メモリ上の情報の退避命令である退避コマンドを、メインプロセッサ２０へ送信する（Ｓ１２）。
【００８４】
そして、この退避コマンドを受けたメインプロセッサ２０は、システムコントローラ４０を介して、ＳＲＡＭ７０に格納されているデータ（プログラムを含む）を図示しない不揮発性メモリへ退避させる制御を行う（Ｓ１３）。さらに、Ｓ１３の後、メインプロセッサ２０は、システムコントローラ４０を介して、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０に格納されているデータ（プログラムを含む）のうち、省電力モードにおいて必要なデータをＳＲＡＭ７０へ退避させる制御を行う（Ｓ１４）。なお、Ｓ１３およびＳ１４の処理は、サブプロセッサ３０の制御によって行われてもよい。
【００８５】
さらに、Ｓ１４の処理を終了したメインプロセッサ２０は、システムコントローラ４０を介して、モード移行コマンドをサブプロセッサ３０に対して送信する（Ｓ１５）。
【００８６】
そして、このモード移行コマンドを受けたサブプロセッサ３０は、電源制御回路９０を介して、第１電源系統への電力供給を停止する制御を行う（Ｓ１６）。これにより、電源制御回路９０は、第１電源系統αへの電力供給を停止し、図１に示すメインプロセッサ２０、メインコントローラ４０ａ、高速ＤＲＡＭ５０、低速ＤＲＡＭ６０への電力供給が停止される。これで、省電力モードへの移行が完了する。
【００８７】
この省電力モードにおいては、サブプロセッサ３０、サブコントローラ４０ｂ、ＳＲＡＭ７０、外部インタフェースコントローラ８０が動作可能であり、サブプロセッサ３０は、ＳＲＡＭ７０を作業領域として各種デバイス制御を行うこととなる。
【００８８】
ここで、図１に示すように、サブコントローラ４０ｂ内にアドレス記憶回路２００を備え、図３のＳ１４において、メインプロセッサ２０は、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０からＳＲＡＭ７０に退避させたデータに関し、退避前のアドレスと退避後のアドレスとを対応付けてアドレス記憶回路２００に記憶することが好ましい。
【００８９】
これにより、サブプロセッサ３０は、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０からＳＲＡＭ７０に退避されたデータに関し、省電力モード時においても、該データの現時点でのアドレスを参照できるため、退避されたデータへのアクセスを行うことが可能となる。
【００９０】
つぎに、省電力モードのプロセッサシステム１００において、サブプロセッサ３０の仕事量が多くなると、図２に示すように、省電力モードからフル動作モードへ復帰することになる（Ｓ３）。ここで、この省動作モードからフル動作モードへの復帰について、図４のフローチャートに基づいて説明する。
【００９１】
省電力モードにおいて、サブプロセッサ３０は、サブプロセッサ３０から出力される単位時間当たりのコマンド数（サブプロセッサ３０の仕事量）をカウントし、この単位時間当たりのコマンド数が所定量ａ以上か否かを判断している（Ｓ２１）。なお、カウントの具体的手順は、Ｓ１１における手順と同様である。
【００９２】
ここで、サブプロセッサ３０は、サブプロセッサ３０から出力される単位時間当たりのコマンド数が所定量ａ以上になったと判断すると（Ｓ２１においてＹＥＳ）、電源制御回路９０を介して、第１電源系統αへの電力供給を開始する制御を行う（Ｓ２２）。これにより、電源制御回路９０は、第１電源系統αへの電力供給を開始し、図１に示すメインプロセッサ２０、メインコントローラ４０ａ、高速ＤＲＡＭ５０、低速ＤＲＡＭ６０へ電力が供給される。
【００９３】
そして、第１電源系統αへの電力供給が開始されると、リセット回路（不図示）が、この電力供給の開始を検知し、メインプロセッサ２０をリセットする（Ｓ２３）。なお、このリセット回路は、システムコントローラ４０内に設けられていてもよいし、システムコントローラ４０の外部に設けられていてもよい。
【００９４】
Ｓ２３の後、メインプロセッサ２０は、システムコントローラ４０を介して、Ｓ１３においてＳＲＡＭ７０に退避させたデータ（プログラムを含む）を、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０に書き込む（復帰させる）制御を行う（Ｓ２４）。
【００９５】
Ｓ２４の後、メインプロセッサ２０は、システムコントローラ４０を介して、Ｓ１２において不揮発性メモリに退避させたデータ（プログラムを含む）を、ＳＲＡＭ７０に書き込む（復帰させる）制御を行う（Ｓ２５）。なお、以上のＳ２４およびＳ２５の制御は、メインプロセッサ２０ではなく、サブプロセッサ３０に実行させてもよい。
【００９６】
Ｓ２５の処理が終了すると、省電力モードからフル動作モードへの復帰処理が完了することになる。
【００９７】
なお、フル動作モード時および省電力モード時において、オペレータが対象装置の電源をオフにすると、プロセッサシステム１００は、電源オフ状態に移行する（図２におけるＳ４・Ｓ５）。
【００９８】
以上の構成によれば、電源制御回路９０が、第１電源系統αかつ第２電源系統βに電源からの電力を入力するフル動作モードと、第１電源系統に電力を入力せず、第二電源系統に電源からの電力を入力する省電力モードとを切り換えている。
【００９９】
よって、フル動作モード時においては、メインプロセッサ２０およびメインコントローラ４０ａ、かつ、サブプロセッサ３０サブコントローラ４０ｂを動作させ、省電力モード時においては、メインプロセッサ２０およびメインコントローラ４０ａへの電力供給を停止できる。
【０１００】
これにより、メインプロセッサ２０およびメインコントローラ４０ａを停止させる省電力モード時においても、サブプロセッサ３０およびサブコントローラ４０ｂを動作させているため、必要最低限のデータ処理を行うことが可能となる。
【０１０１】
また、以上のプロセッサシステム１００においては、データ（プログラムを含む）の展開領域であるメモリとしての高速ＤＲＡＭ５０・低速ＤＲＡＭ６０・ＳＲＡＭ７０が含まれている。このうち、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０は、第１電源系統αに接続され、フル動作モード時のみに使用されるものである、また、ＳＲＡＭ７０は、第２電源系統βに接続され、フル動作モードかつ省電力モード時に使用されるものである。
【０１０２】
つまり、フル動作モードでは、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０・ＳＲＡＭ７０に電力が供給され、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０・ＳＲＡＭ７０をデータ等の展開領域として使用でき、省電力モードでは、ＳＲＡＭ７０のみに電力が供給され、ＳＲＡＭ７０のみをデータ等の展開領域と使用することになる。
【０１０３】
これにより、省電力モードにおいては、使用可能なメモリの領域が減少することとなるが、電力供給を行うメモリの領域も減少することとなるため、より省エネ効果を奏することが可能となる。
【０１０４】
また、メインプロセッサ２０は、フル動作モードから省電力モードへ移行する前に、予め、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０に格納されているデータのうちの省電力モードで必要なデータをＳＲＡＭ７０に退避させる制御を行っている。
【０１０５】
それゆえ、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０への電力供給を停止しても、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０に格納されていたデータのうちの省電力モードで必要なデータは、ＳＲＡＭ７０においてバックアップされていることになる。これにより、省電力モード時において、サブプロセッサ３０は、ＳＲＡＭ７０へアクセスすることで、高速ＤＲＡＭ５０・低速ＤＲＡＭ６０に格納されていたデータのうちの省電力モードで必要なデータと同一のデータにアクセスすることが可能となる。
【０１０６】
また、上記構成によれば、フル動作モード時においては、ＳＲＡＭ７０のみならずＳＲＡＭ７０よりも高記憶容量の高速ＤＲＡＭ５０・低速ＤＲＡＭ６０をデータ展開領域とし、省エネモード時においては、ＳＲＡＭ７０よりも高消費電力の高速ＤＲＡＭ５０・低速ＤＲＡＭ６０への電力供給を遮断しつつＳＲＡＭ７０をデータ展開領域とすることになる。それゆえ、通常モード時は高性能を重視し、省エネモード時は低消費電力を重視したシステムを構築することになる。
【０１０７】
また、以上のプロセッサシステム１００において、外部インタフェースコントローラ８０は、第２電源系統βに接続されている。したがって、省電力モード時においても、外部インタフェースコントローラ８０には電力が供給されており、サブプロセッサ３０は、外部インタフェースコントローラ８０を介して外部とのデータ通信の制御を行うことができる。
【０１０８】
それゆえ、対象装置において、プロセッサシステム１００が省電力モードである場合でも、対象装置は外部装置との間でデータの受信を行うことができる。また、サブプロセッサ３０は、外部から受信したデータをＳＲＡＭ７０に書き込む制御を行うことで、該データを保存することができる。
【０１０９】
〔実施の形態３〕
実施の形態２のプロセッサシステム１００は、メインプロセッサ２０に対して電力供給を停止する省電力モードを含んでいるが、この省電力モードの代わりに、メインプロセッサ２０をスタンバイ状態にするスタンバイモードを含んでいてもよい。以下では、このスタンバイモードを含んだプロセッサシステム１００を実施の形態３として説明する。なお、本実施形態におけるスタンバイ状態とは、プロセッサに含まれる内部回路のうち、一部の回路のみを動作させて、その他の回路の動作を停止させることにより、プロセッサの消費電力を抑えることを意義する。
【０１１０】
また、本実施形態では、説明の便宜上、実施の形態１および実施の形態２の説明において使用した図面をそのまま使用し、実施の形態１および実施の形態２にて説明した部材については同一の参照符号を付してその説明を省略する。
【０１１１】
図５は、本実施形態のプロセッサシステム１００における状態遷移を示した説明図である。
【０１１２】
同図に示す電源オフ状態、フル動作モード、電源オフ状態からフル動作モードへの移行（Ｓ１）については、実施の形態２と同様であるため、ここではその説明を省略する。
【０１１３】
図５に示すフル動作モードにおいて、メインプロセッサ２０およびサブプロセッサ３０の仕事量が少なくなると、プロセッサシステム１００は、このフル動作モードからスタンバイモードへ移行することになる（Ｓ６）。ここで、このフル動作モードからスタンバイモードへの移行について、図６のフローチャートに基づいて説明する。
【０１１４】
フル動作モードにおいて、サブプロセッサ３０は、メインプロセッサ２０およびサブプロセッサ３０から出力される単位時間当たりのコマンド数（メインプロセッサ２０およびサブプロセッサ３０の仕事量）をカウントし、この単位時間当たりのコマンド数が所定量ｂ以下か否かを判断している（Ｓ３１）。なお、このカウントの手法については、実施の形態２におけるＳ１１と同じ手法であるため、ここではその説明を省略する。
【０１１５】
ここで、サブプロセッサ３０は、メインプロセッサ２０およびサブプロセッサ３０から出力される単位時間当たりのコマンド数が所定量ｂ以下になったと判断すると（Ｓ３１においてＹＥＳ）、システムコントローラ４０を介して、メモリ上の情報の退避命令である退避コマンドをメインプロセッサ２０へ送信する（Ｓ３２）。
【０１１６】
そして、この退避コマンドを受けたメインプロセッサ２０は、システムコントローラ４０を介して、高速ＤＲＡＭ５０に格納されているデータ（プログラムを含む）のうちのスタンバイモードにおいて必要なデータを低速ＤＲＡＭ６０へ退避させる制御を行う（Ｓ３３）。
【０１１７】
さらに、Ｓ３３の後、メインプロセッサ２０は、システムコントローラ４０を介して、高速ＤＲＡＭ５０にセルフリフレッシュ動作を実行させる制御を行う（Ｓ３４）。なお、以上示したＳ３３およびＳ３４は、サブプロセッサ３０の制御によって実行されてもよい。
【０１１８】
そして、Ｓ３４の後、メインプロセッサ２０は、メインプロセッサ２０内部のスタンバイ設定レジスタに対してスタンバイ状態の設定を行うことによって、スタンバイ状態に移行する（Ｓ３５）。これにより、プロセッサシステム１００において、スタンバイモードへの移行が完了する。
【０１１９】
つまり、このスタンバイモードは、図１に示す各部材に対して電力が供給されている状態であるが、メインプロセッサ２０をスタンバイ状態に設定している状態である。それゆえ、このスタンバイモードにおいては、実施の形態２にて説明した省電力モードほど省エネを図ることはできないが、メインプロセッサ２０をスタンバイ状態にしている分、フル動作モードよりも省エネを図ることができる。
【０１２０】
また、このスタンバイモードにおいて、メインプロセッサ２０は、スタンバイ状態であるため、殆ど動作せず、サブプロセッサ３０が、システムコントローラ４０を介して、低速ＤＲＡＭ６０またはＳＲＡＭ７０上に展開されたデータ（プログラムを含む）にアクセスし、各種デバイス制御を実行する。
【０１２１】
ここで、図１に示すように、サブコントローラ４０ｂ内にアドレス記憶回路２００を備え、図６のＳ３３において、メインプロセッサ２０が、高速ＤＲＡＭ５０から低速ＤＲＡＭ６０に退避させたデータに関し、退避前のアドレスと退避後のアドレスとを対応付けてアドレス記憶回路２００に記憶することが好ましい。
【０１２２】
これにより、サブプロセッサ３０は、高速ＤＲＡＭ５０から低速ＤＲＡＭ６０に退避されたデータに関し、スタンバイモード時においても、該データの現時点でのアドレスを参照できるため、退避されたデータへのアクセスを行うことが可能となる。
【０１２３】
また、スタンバイモードのプロセッサシステム１００において、サブプロセッサ３０の仕事量が多くなると、図５に示すように、スタンバイモードからフル動作モードへ復帰することになる（Ｓ７）。ここで、このスタンバイモードからフル動作モードへの復帰について、図７のフローチャートに基づいて説明する。
【０１２４】
スタンバイモードにおいて、サブプロセッサ３０は、サブプロセッサ３０から出力される単位時間当たりのコマンド数（サブプロセッサ３０の仕事量）をカウントし、この単位時間当たりのコマンド数が所定量ｂ以上か否かを判断している（Ｓ４１）。なお、カウントの具体的手順は、実施の形態２にて説明したＳ１１における手順と同様である。
【０１２５】
ここで、サブプロセッサ３０は、サブプロセッサ３０から出力される単位時間当たりのコマンド数が所定量ｂ以上になったと判断すると（Ｓ４１においてＹＥＳ）、メインプロセッサ２０に対して割り込み信号を送信することによって、割り込み処理を行う（Ｓ４２）。なお、図示しないが、プロセッサシステム１００においては、メインプロセッサ２０とサブプロセッサ３０とを接続する割り込み用配線が設けられており、サブプロセッサ３０は、この配線を介して割り込み信号を送信している。
【０１２６】
そして、この割り込み用信号を受信したメインプロセッサ２０は、スタンバイ状態の設定を解除し、フル動作モードへ復帰する（Ｓ４３）。
【０１２７】
さらに、スタンバイ状態から復帰したメインプロセッサ２０は、システムコントローラ４０を介して、高速ＤＲＡＭ５０におけるセルフリフレッシュ動作を解除する制御を行う（Ｓ４４）。なお、Ｓ４４の処理は、サブプロセッサ３０の制御によって行われても良い。
【０１２８】
その後、メインプロセッサ２０は、システムコントローラ４０を介して、Ｓ３３において低速ＤＲＡＭ６０に退避させた情報を、高速ＤＲＡＭ５０に同期させる（復帰）処理を行う（Ｓ４５）。このＳ４５の処理は、図１に示す同期回路（データ同期用記憶回路）３００を用いて行われる。
【０１２９】
この同期処理について、以下、具体的に説明する。スタンバイモードにおいて、高速ＤＲＡＭ５０から低速ＤＲＡＭ６０へ退避させているデータが更新されると、その後にフル動作モードに復帰した場合、セルフリフレッシュが解除された高速ＤＲＡＭ５０上における退避前データと更新されたデータとでは、異なる内容となる。
【０１３０】
したがって、スタンバイモードにおいて、低速ＤＲＡＭ６０へ退避させているデータが更新された場合、その後にフル動作モードに復帰して高速ＤＲＡＭ５０のセルフリフレッシュ動作を解除した後、高速ＤＲＡＭ５０において対応するデータを同様に更新する必要がある。
【０１３１】
そこで、本実施形態では、図１に示すように、スタンバイモードにおいて、高速ＤＲＡＭ５０から低速ＤＲＡＭ６０へ退避させているデータが更新された場合、更新内容、および、更新データに対応する高速ＤＲＡＭ５０上のデータのアドレスが書き込まれる同期回路３００をサブコントローラ４０ｂ内に備える。なお、この書き込みは、サブプロセッサ３０が、アドレス記憶回路２００を参照して行う。
【０１３２】
そして、メインプロセッサ２０は、Ｓ４５において、同期回路３００に記憶されている内容を参照して、高速ＤＲＡＭ５０上のデータを更新することによって、上記の同期処理を行う。なお、Ｓ４５の処理は、サブプロセッサ３０の制御によって行われても良い。
【０１３３】
以上示したＳ４５の処理が完了すると、スタンバイモードからフル動作モードへの復帰処理が完了する。
【０１３４】
なお、フル動作モード時およびスタンバイモード時において、オペレータが対象装置の電源をオフにすると、プロセッサシステム１００は、電源オフ状態に移行する（図５におけるＳ５・Ｓ８）。
【０１３５】
以上の構成のプロセッサシステム１００においては、メインプロセッサ２０をスタンバイ状態に設定するスタンバイモードが含まれている。このスタンバイモードにおいては、メインプロセッサ２０がスタンバイ状態にあるため、メインプロセッサ２０に電力供給を停止した場合（実施の形態２における「省電力モード」）のような省エネ効果はないものの、メインプロセッサ２０のフル動作時よりは省エネ効果を奏することが可能となる。
【０１３６】
また、以上の構成のプロセッサシステム１００においては、データ展開領域である高速ＤＲＡＭ５０と低速ＤＲＡＭ６０とが含まれている。これらメモリのうち、高速ＤＲＡＭ５０は、メインプロセッサ２０のスタンバイ状態中においては、セルフリフレッシュ動作を行うこととなる。
【０１３７】
それゆえ、メインプロセッサ２０のスタンバイ状態による省エネ効果のみならず、高速ＤＲＡＭ５０のセルフリフレッシュ動作による省エネ効果によって、より一層の節電を行うことが可能となる。なお、上記構成によれば、高速ＤＲＡＭ５０のセルフリフレッシュ動作中においては、サブプロセッサ３０は、低速ＤＲＡＭ６０・ＳＲＡＭ７０を作業領域とすることができる。
【０１３８】
また、以上の構成のプロセッサシステム１００においては、高速ＤＲＡＭ５０のセルフリフレッシュ動作開始前に、高速ＤＲＡＭ５０におけるデータ（プログラムを含む）のうちのスタンバイモードにおいて必要なデータを低速ＤＲＡＭ６０に退避させている。それゆえ、上記スタンバイモードにおいて、高速ＤＲＡＭ５０をセルフリフレッシュ状態にしている間であっても、サブプロセッサ３０は、低速ＤＲＡＭ６０へアクセスすることで、高速ＤＲＡＭ５０に格納されているデータのうちのスタンバイモードにおいて必要なデータと同一のデータにアクセスすることが可能となる。
【０１３９】
また、以上の構成のプロセッサシステム１００において、高速ＤＲＡＭ５０は、低速ＤＲＡＭ６０よりもアクセス速度が高速であるため、低速ＤＲＡＭ６０よりも高消費電力である。それゆえ、本実施形態のように、高速ＤＲＡＭ５０と低速ＤＲＡＭ６０とのいずれか一方のみをセルフリフレッシュ状態に設定することにより省エネを図る場合、より高消費電力の高速ＤＲＡＭ５０の方をセルフリフレッシュ状態にすると、より省エネ効果が高くなる。
【０１４０】
また、「フル動作モード」と、実施の形態２にて説明した「省電力モード」と、本実施形態における「スタンバイモード」との３つのモードを切り替えることが可能なプロセッサシステム１００を構成してもよい。
【０１４１】
この構成の場合、図６のＳ３１および図７のＳ４１にて示した所定量ｂを、図３のＳ１１および図４のＳ２１にて示した所定量ａよりも高く設定する。
【０１４２】
これにより、フル動作モード時において、メインプロセッサ２０およびサブプロセッサ３０の仕事量が低下した場合、プロセッサシステム１００は、まず、図６に示す各手順を経てスタンバイモードへ移行することになる（図８のＳ６）。
【０１４３】
そして、スタンバイモードのプロセッサシステム１００において、メインプロセッサ２０およびサブプロセッサ３０の仕事量がさらに低下した場合、図３に示す各手順を経て省電力モードへ移行することとなる（図８のＳ１０）。なお、この場合の図３に示すＳ１３およびＳ１４の処理はサブプロセッサ３０によって実行されることとなる。
【０１４４】
このようにすれば、図８に示すように、メインプロセッサ２０およびサブプロセッサ３０の仕事量が減少すれば、まず「スタンバイモード」に移行し、さらに仕事量が減少すれば「省電力モード」へ移行するようなプロセッサシステム１００を構築することができる。なお、図８におけるＳ１・Ｓ３・Ｓ５・Ｓ６・Ｓ７は、図２または図５にて示したＳ１・Ｓ３・Ｓ５・Ｓ６・Ｓ７と各々同様のステップである。
【０１４５】
また、図８に示すような「フル動作モード」「スタンバイモード」「省電力モード」の３段階のモードを有するプロセッサシステム１００の適用対象としては、画像形成装置（プリンタ、複写機、ＭＦＰ等）が好ましい。画像形成装置は、装置の状態に応じて装置の負荷量が大きく変化するからであり、このような装置においては、消費電力量を複数段階に切り換えることの可能なプロセッサシステムを適用することによって、効率的な省エネを図ることができるからである。例えば、オフィスにおけるＬＡＮ上に接続されている画像形成装置は、ホストコンピュータにモニタリングされているものが多い。このような画像形成装置の負荷状態は、（ａ）画像形成動作中の高負荷状態と、（ｂ）画像形成動作を行っていないがホストコンピュータとの間でデータの送受信を行ってモニタリングされている中負荷状態と、（ｃ）画像形成動作を行っておらず、ホストコンピュータとの間でデータの送受信を行っていない低負荷状態と、に大別される。
【０１４６】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、上述した各実施形態において開示された各技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１４７】
本発明のプロセッサシステムは、コンピュータ制御の装置全般に適用可能であるが、画像形成装置に適用するのが最適である。
【図面の簡単な説明】
【０１４８】
【図１】本発明の一実施形態に係るプロセッサシステムの概略構成を示したブロック図である。
【図２】図１に示したプロセッサシステムの状態遷移を示した説明図である。
【図３】図２に示したフル動作モードから省電力モードへ移行する際のプロセッサシステムの処理手順を示したフローチャートである。
【図４】図２に示した省電力モードからフル動作モードへ復帰する際のプロセッサシステムの処理手順を示したフローチャートである。
【図５】本発明の他の実施形態に係るプロセッサシステムの状態遷移を示した説明図である。
【図６】図５に示したフル動作モードからスタンバイモードへ移行する際のプロセッサシステムの処理手順を示したフローチャートである。
【図７】図５に示したスタンバイモードからフル動作モードへ復帰する際のプロセッサシステムの処理手順を示したフローチャートである。
【図８】本発明のさらに異なる実施形態に係るプロセッサシステムの状態遷移を示した説明図である。
【符号の説明】
【０１４９】
２０    メインプロセッサ
３０    サブプロセッサ
４０    システムコントローラ
４０ａ  メインコントローラ(メイン制御回路)
４０ｂ  サブコントローラ（サブ制御回路）
５０    高速ＤＲＡＭ（第１メモリ領域、第１ＤＲＡＭ）
６０    低速ＤＲＡＭ（第１メモリ領域、第２ＤＲＡＭ）
７０    ＳＲＡＭ（第２メモリ領域）
９０    電源制御回路
２００  アドレス記憶回路
３００  同期回路（データ同期用記憶回路）
α      第１電源系統
β      第２電源系統
【図１】
2006221381.tif 000003
【図２】
2006221381.tif 000004
【図３】
2006221381.tif 000005
【図４】
2006221381.tif 000006
【図５】
2006221381.tif 000007
【図６】
2006221381.tif 000008
【図７】
2006221381.tif 000009
【図８】
2006221381.tif 000010