(57)【要約】【課題】ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。【解決手段】ｐ−ＭＯＳ領域３０ａのソース／ドレイン領域にＳｉＧｅ膜からなる圧縮応力印加部２０を形成し、その後にｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂに不純物注入を行い、浅い接合領域２２ａ、２２ｂおよび深い接合領域２３ａ、２３ｂを形成する。ＳｉＧｅ膜を形成する際の加熱により浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止し、短チャネル効果を防止すると共に、ｐ−ＭＯＳトランジスタ１３ａのチャネル領域の正孔移動度を高め、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高める。【選択図】図２
2006013428.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記第１の領域において、前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程と、
前記第２の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜をマスクとして、該第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第１の領域および前記第２の領域に第１の接合領域を形成する工程と、
前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に第２の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程は、
前記半導体基板の表面およびゲート積層体を覆う第１の絶縁膜および第２の絶縁膜を順次形成する工程と、
前記第１の領域において第１の絶縁膜および第２の絶縁膜を異方性エッチングする工程からなり、
前記溝部を形成する工程は、前記第２の領域の耐エッチング膜が第２の絶縁膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成すると共に、該第２の側壁絶縁膜の外側の半導体基板表面を露出する工程と、
前記第２の領域を覆うレジスト膜を形成する工程と、
ＣＦ4ガスおよびＯ２ガスを電離すると共に照射して前記第１の領域の半導体基板表面を改質する第１の表面処理工程と、
Ｏ２ガスを電離すると共に照射して第２の領域においてレジスト膜を除去すると共に、第２の側壁絶縁膜の外側に露出する半導体基板表面に酸化膜を形成する第２の表面処理工程と、
前記第１の領域の半導体基板表面を露出する工程と、
前記第１の領域の第１の側壁絶縁膜、第２の側壁絶縁膜、および第２の領域の酸化膜をマスクとして、第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第１の領域および前記第２の領域に第１の接合領域を形成する工程と、
前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に第２の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
第１の領域および第２の領域に第１の接合領域を形成する工程の後、第２の接合領域を形成する工程する前に、
前記ゲート積層体の両側面に前記第３の側壁絶縁膜より薄い第４の側壁絶縁膜を形成し、前記ゲート積層体および第４の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に前記第１の接合領域より深く前記第２の接合領域より浅い第３の接合領域を形成する工程を更に有し、
第１の領域および第２の領域に第２の接合領域を形成する工程は、
前記ゲート積層体および前記第４の側壁絶縁膜の両側面に前記第３の側壁絶縁膜を形成し、前記ゲート積層体、前記第４の側壁絶縁膜および前記第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に前記第２の接合領域を形成する
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記溝部を形成する工程は、
第２の側壁絶縁膜の外側の半導体基板を異方性エッチングを行う処理と、
等方性エッチングを行う処理からなる
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記溝部は、その端部とゲート積層体の端部との距離を５ｎｍ〜８０ｎｍの範囲に設定することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記圧縮応力印加部を形成する工程は、前記溝部に半導体基板を構成する半導体の格子定数よりも大きな半導体材料をエピタキシャル成長させることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ゲート積層体を形成する工程の後に、該ゲート積層体上にキャップ層を形成する工程をさらに備え、
前記溝部を形成する工程は、キャップ層をゲート積層体のマスクとすることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記圧縮応力印加部を形成する工程は、前記キャップ層をゲート積層体のマスクとすることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板がシリコン基板であり、前記圧縮応力印加部がＳｉＧｅ膜あるいはＳｉＧｅＣ膜からなることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐ型トランジスタのチャネルに圧縮歪みを誘起した相補型のＭＩＳ（Metal Insulator Semiconductor）型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、高速動作、低消費電力化、高集積化等の高性能化のため、最小加工寸法の微細化が図られてきた。最小加工寸法が６５ｎｍ以下の世代では、微細化の技術的困難性が極めて高くなり、また、微細化のみによる高性能化に限界が見え始めている。
【０００３】
そこで、微細化によらない高性能トランジスタとして、ＭＩＳ型あるいはＭＯＳ型トランジスタのチャネル領域のシリコン単結晶に歪みを誘起させた、いわゆる歪みシリコントランジスタが注目されている。歪みシリコントランジスタは、Ｓｉ単結晶よりも格子定数の大きいＳｉＧｅ膜上にＳｉ単結晶膜を形成し、ＳｉＧｅ膜の格子定数を引き継いだＳｉ単結晶膜に引っ張り歪みを誘起させることにより、Ｓｉ単結晶膜の電子移動度を向上することができる。このような歪みＳｉ単結晶膜をチャネルとして使用し、動作速度を向上したｎ型トランジスタが提案されている。
【０００４】
一方、通常のＳｉ単結晶中の正孔移動度（１９００ｃｍ2／（Ｖ・ｓ））は電子移動度（３９００ｃｍ2／（Ｖ・ｓ））よりも小さいので、ｐ型トランジスタとｎ型トランジスタを備えた相補型の半導体装置では、ｐ型トランジスタの動作速度が遅いため、半導体装置の全体の動作速度が遅くなる。ましてや、歪みシリコン基板を使用してｎ型トランジスタの高速動作化を図っても、半導体装置全体の動作速度の向上が図れず、歪みシリコン基板の高コスト等の問題が生ずる。
【０００５】
そこで、ｐ型トランジスタの動作速度を高めるために、図１に示すように、ｐ型トランジスタのソース／ドレイン領域にＳｉＧｅ膜１０１，１０２を形成し、ＳｉＧｅ膜１０１，１０２によりゲート酸化膜１０３の下側のチャネル部（Ｓｉ単結晶）１０４に圧縮応力を印加して正孔移動度を向上させる半導体装置が提案されている（特許文献１参照）。
【特許文献１】米国特許第６６２１１３１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、ｐ型トランジスタの浅い接合領域１０５と深い接合領域１０６からなる不純物拡散領域を形成した後に、ソース／ドレイン領域に溝１０１ａ，１０２ａを形成し、溝１０１ａ、１０２ａの表面に熱ＣＶＤ法によりＳｉＧｅ膜１０１，１０２を形成する。
【０００７】
しかしながら、不純物拡散領域を形成した後に、ＳｉＧｅ膜１０１，１０２を形成する際に７４０℃程度に加熱されることによって不純物が拡散し短チャネル効果が生じ、特にゲート長が１００ｎｍ以下のトランジスタでは閾値電圧のロールオフ特性が悪化するという問題がある。
【０００８】
また、上記特許文献１では、ｐ型トランジスタとｎ型トランジスタからなる相補型の半導体装置の具体的な製造方法については開示されていない。
【０００９】
本発明の目的は、ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた新規な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、前記第１の領域において、前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程と、前記第２の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜をマスクとして、該第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、前記溝部に圧縮応力印加部を形成する工程と、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、前記ゲート積層体をマスクとして、第１の領域および第２の領域に第１の接合領域を形成する工程と、前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、第１の領域および第２の領域に第２の接合領域を形成する工程と、を備える半導体装置の製造方法が提供される。
【００１１】
本発明の他の観点によれば、圧縮応力印加部を形成した後で第１の接合領域および第２の接合領域を形成するための不純物注入を行っているので、圧縮応力印加部を形成する際の加熱により不純物、特に第１の接合領域の不純物がゲート絶縁膜の直下に拡散することを防止できる。したがって、短チャネル効果を防止する共に、ｐ型トランジスタのチャネル領域の正孔移動度を高め、ｐ型トランジスタの動作速度を高めることにより、ｎ型トランジスタの動作速度との均衡により、相補型の半導体装置の総合的な動作速度を高めることができる。また、ｐ型トランジスタのドレイン電流を増加することができ、ドレイン電流の点でもｎ型トランジスタと特性を揃えることができる。
【００１２】
本発明の他の観点によれば、半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成すると共に、該第２の側壁絶縁膜の外側の半導体基板表面を露出する工程と、前記第２の領域を覆うレジスト膜を形成する工程と、ＣＦ4ガスおよびＯ2ガスを電離すると共に照射して前記第１の領域の半導体基板表面を改質する第１の表面処理工程と、Ｏ2ガスを電離すると共に照射して第２の領域においてレジスト膜を除去すると共に、第２の側壁絶縁膜の外側に露出する半導体基板表面に酸化膜を形成する第２の表面処理工程と、前記第１の領域の半導体基板表面を露出する工程と、前記第１の領域の第１の側壁絶縁膜、第２の側壁絶縁膜、および第２の領域の酸化膜をマスクとして、第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、前記溝部に圧縮応力印加部を形成する工程と、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、前記ゲート積層体をマスクとして、第１の領域および第２の領域に第１の接合領域を形成する工程と、前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、第１の領域および第２の領域に第２の接合領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【００１３】
本発明の他の観点によれば、上述した発明と同様の効果を奏すると共に、第１の表面処理および第２の表面処理により第２の領域の半導体基板の表面に酸化膜を形成すると共に、第１の領域の表面に、酸化膜よりも耐フッ酸性の劣るアッシング改質膜を形成する。すなわち、フッ酸水溶液に対するエッチング選択性を有する異なる膜を第１の領域と第２の領域の半導体基板の表面に形成する。したがって、第２の領域の半導体基板表面を酸化膜によりマスクした状態で、フッ酸処理により第１の領域だけを半導体基板表面を露出でき、圧縮応力印加部が形成される溝部を容易に形成できる。
【発明の効果】
【００１４】
本発明によれば、ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置が実現できる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置の製造方法について、図２乃至図１７を用いて説明する。図２は、本発明の第１の実施の形態に係る半導体装置の製造方法により形成される半導体装置の断面図である。図３乃至図１７は、第１の実施の形態に係る半導体装置の製造工程を示す図である。
【００１６】
図２を参照するに、半導体装置１０は、シリコン基板１１に形成された素子分離領域１２により離隔されたｐ−ＭＯＳトランジスタ１３ａとｎ−ＭＯＳトランジスタ１３ｂから構成されている。ｐ−ＭＯＳトランジスタ１３ａは、ゲート絶縁膜１５とゲート電極１６からなるゲート積層体１８の両側面に設けられた第３側壁絶縁膜１９が接するシリコン基板１１の表面から外側に、例えばＳｉＧｅからなる圧縮応力印加部２０が形成され、圧縮応力印加部２０は、ゲート積層体１８および第３側壁絶縁膜１９の下側のＳｉからなる圧縮歪み誘起部２１を、その両側から挟むように形成されている。圧縮応力印加部２０のＳｉＧｅ膜は、Ｓｉよりも格子定数が大きいことから、圧縮応力印加部２０がチャネル領域を挟む方向に応力を印加し、チャネル領域に圧縮歪みが誘起される。その結果、チャネル領域の正孔移動度が向上し、ｐ−ＭＯＳトランジスタ１３ａの高速動作が可能となる。
【００１７】
なお、実施の形態では、ｐ−ＭＯＳトランジスタ１３ａが形成される領域をｐ−ＭＯＳ領域３０ａ、ｎ−ＭＯＳトランジスタ１３ｂが形成される領域をｎ−ＭＯＳ領域３０ｂと呼ぶ。以下、半導体装置１０の製造方法を詳細に説明する。
【００１８】
図３〜図１７は、第１の実施の形態に係る半導体装置の製造工程を示す図である。
【００１９】
最初に、図３の工程では、シリコン基板１１にＳＴＩ（Shallow Trench Isolation）法により素子分離領域１２を形成する。具体的には、シリコン基板１１のトレンチエッチングによりトレンチ３１−１を形成し、トレンチ３１−１の内壁の熱酸化、ＣＶＤ法によるシリコン酸化膜の充填を行い、次いでＣＭＰ法による平坦化を行い、素子分離領域１２を形成する。
【００２０】
なお、シリコン基板１１は、バルク基板でもＳＯＩ（Silicon On Insulator）基板でもよい。ＳＯＩ基板を用いることにより、後の工程で形成されるソース／ドレイン領域と基板との間に生じる空乏層による寄生容量を低減して、トランジスタの動作速度を向上することができる。また、ＳＴＩ法は公知の方法を用いる。
【００２１】
図３の工程では、さらに、イオン注入法によりシリコン基板１１のｐ−ＭＯＳ領域３０ａにＡｓ＋、Ｐ＋などのｎ型不純物イオンを打込み、ｎ−ＭＯＳ領域３０ｂにＢ＋、ＢＦ2＋などのｐ型不純物イオンを打込み、それぞれｎ型ウェル領域３２ａ、ｐ型ウェル領域３２ｂを形成する。
【００２２】
次いで、図４の工程では、シリコン基板１１の表面のシリコン自然酸化膜（図示せず）をＨＦ（ふっ酸）処理により除去し、ＣＶＤ法、スパッタ法、あるいは熱酸化処理により、例えば厚さが１．２ｎｍのシリコン酸化膜１５−１（後にゲート絶縁膜となる）を形成する。具体的には、熱酸化処理は、例えば酸素雰囲気中で６００℃〜１１００℃の温度で１分間〜２０分間行い、０．５ｎｍ〜３ｎｍの厚さのシリコン酸化膜１５−１を形成する。
【００２３】
なお、シリコン酸化膜１５−１の代わりに、シリコン酸窒化膜やシリコン窒化膜でもよく、さらにこれらの膜とシリコン酸化膜との積層体でもよく、公知の絶縁膜を用いることができる。
【００２４】
図４の工程では、さらに、シリコン酸化膜１５−１上に、ＣＶＤ法により、厚さ１００ｎｍのノンドープのポリシリコン膜１６−１（後にゲート電極となる）を形成する。具体的には、例えば減圧ＣＶＤ法により、チャンバー内圧力を１０Ｐａ〜５０Ｐａ、基板温度を６００℃〜６５０℃の範囲で加熱して、モノシランガスを流量５０ｓｃｃｍ〜３００ｓｃｃｍ、５分間〜６０分間流して、厚さ２０ｎｍ〜２００ｎｍのポリシリコン膜１６−１を形成する。ＰＨ3ガス等を混合して、Ｐ＋やＢ＋をドープしたドープトポリシリコン膜を形成してもよい。
【００２５】
図４の工程では、さらに、ポリシリコン膜１６−１上に、ＣＶＤ法により、厚さ１０ｎｍ〜５０ｎｍのシリコン窒化膜３３−１（後にキャップ層となる）を形成する。具体的には、例えば基板温度を６５０℃、圧力２０Ｐａに設定して、ジクロロシランガス（流量６６０ｓｃｃｍ）およびアンモニアガス（流量８７０ｓｃｃｍ）を用いて形成する。
【００２６】
次いで、図５の工程では、シリコン窒化膜３３−１上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によりゲート積層体となる領域のレジスト膜を残すパターニングを行う。次いでＲＩＥ（Reactive Ion Etching）法により、パターニングされたレジスト膜をマスクとしてシリコン窒化膜３３−１、ポリシリコン膜１６−１およびシリコン酸化膜１５−１をエッチングして、各々、キャップ層３３、ゲート電極１６、ゲート絶縁膜１５を形成する。ゲート長は、例えば１０ｎｍ〜９０ｎｍの範囲に設定する。
【００２７】
次いで、図６の工程では、図５の構造体を覆うように、ＣＶＤ法により厚さ１０ｎｍのシリコン酸化膜３４−１を形成する。具体的には、熱ＣＶＤ法によりＴＥＯＳ（tetraethoxy silane）を用いて基板温度を５５０℃〜７００℃の範囲に設定して、厚さ５ｎｍ〜３０ｎｍのシリコン酸化膜３４−１を形成する。
【００２８】
図６の工程ではさらに、シリコン酸化膜３４−１を覆うように、ＣＶＤ法により厚さ４０ｎｍのシリコン窒化膜３５−１を形成する。具体的には、減圧ＣＶＤ法によりジクロロシランガス（流量６６０ｓｃｃｍ）およびアンモニアガス（流量８７０ｓｃｃｍ）を用いて、圧力２０Ｐａ、基板温度を６００℃〜８００℃に設定して、厚さ１０ｎｍ〜１００ｎｍのシリコン窒化膜３５−１を形成する。
【００２９】
次いで、図７の工程では、図６の構造体を覆うようにレジスト膜３６を形成し、フォトリソグラフィ法によりレジスト膜３６のｐ−ＭＯＳ領域３０ａに開口部３６−１を形成する。
【００３０】
図７の工程ではさらに、ＲＩＥ法によりシリコン窒化膜３５−１およびシリコン酸化膜３４−１をシリコン基板１１の表面が露出するまで異方性エッチングを行い、ゲート積層体の両側面を覆うシリコン酸化膜からなる第１側壁絶縁膜３４と、その外側にシリコン窒化膜からなる第２側壁絶縁膜３５が形成される。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用い、第１側壁絶縁膜３４の厚さを５ｎｍ〜３０ｎｍ、第２側壁絶縁膜３５の厚さを１０ｎｍ〜６０ｎｍに範囲に設定する。
【００３１】
次いで、図８の工程では、図７の構造体の表面を、ｎ−ＭＯＳ領域３０ｂを覆うレジスト膜３６と、ｐ−ＭＯＳ領域３０ａのキャップ層３３、第１側壁絶縁膜３４、および第２側壁絶縁膜３５をマスクとして、露出するシリコン基板１１の表面（第２側壁絶縁膜３５と素子分離領域１２との間の領域）をＲＩＥ法により異方性エッチングを行い、例えば５０ｎｍの深さの溝部１１−１を形成する。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、臭化水素（ＨＢｒ）等を用い、溝部１１−１の深さを１０ｎｍ〜１５０ｎｍに設定する。
【００３２】
なお、図８の工程では、ｎ−ＭＯＳ領域３０ｂは、異方性エッチングを行う前にレジスト膜を除去し、シリコン窒化膜３５−１をマスクとしてもよい。この場合は、シリコン窒化膜３５−１の厚さは１０ｎｍ〜１００ｎｍの範囲に設定することが好ましい。
【００３３】
次いで、図９の工程では、ｎ−ＭＯＳ領域３０ｂのレジスト膜を除去し、次いで、溝部１１−１の表面の自然酸化膜をフッ酸水溶液で除去後、ｎ−ＭＯＳ領域３０ｂのシリコン窒化膜３５−１およびシリコン酸化膜３４−１と、ｐ−ＭＯＳ領域３０ａのキャップ層３３、第１側壁絶縁膜３４、および第２側壁絶縁膜３５をマスクとして、図８の構造体の溝部１１−１をケミカルドライエッチング法により研削する。
【００３４】
ケミカルドライエッチング法を用いることにより、等方的に溝部１１−１をエッチングして、第２側壁絶縁膜３５の両端よりも内側に入り込んだシリコン基板１１まで研削される。具体的には、ケミカルドライエッチング法は、塩化水素（ＨＣｌ）ガスあるいは塩素（Ｃｌ2）ガスを用いて、圧力を０．１Ｐａ〜１００００Ｐａ、基板温度を６００℃〜９００℃の範囲に設定する。エッチング量は、ゲート絶縁膜の端部から溝部の端部との距離Ｘが５ｎｍ〜８０ｎｍの範囲になるように設定する。
【００３５】
また、ケミカルドライエッチング法は、塩化水素ガス等がＳｉと化学反応を起こして溝部表面が研削されるので、ＲＩＥ法等のプラズマを用いる場合よりも溝部表面に与える衝撃を抑制することができ、また、研削の等方性に優れている。
【００３６】
なお、ケミカルドライエッチング法の替わりにウエットエッチングを用いてもよい。次の工程における圧縮応力印加部２０の形成はチャンバー内で行われるので、ハンドリングの点でケミカルドライエッチング法の方が好ましい。
【００３７】
次いで、図１０の工程では、図９の構造体の溝部１１−２の表面にＣＶＤ法により圧縮応力印加部２０となるＳｉＧｅ膜を結晶成長させる。ＳｉＧｅ膜は、例えばＳｉの（００１）面上に（００１）面を高さ方向としてエピタキシャル成長させる。
【００３８】
ＳｉＧｅ膜はＳｉよりも格子定数が大きいので、ＳｉＧｅ膜がＳｉからなる圧縮歪み誘起部２１（チャネルが形成される。）に対して両側から挟むように圧縮応力を印加し、圧縮歪み誘起部２１に圧縮歪みを形成する。
【００３９】
ＳｉＧｅ膜は、具体的には、減圧熱ＣＶＤ法により、原料ガスとして、ＳｉＨ2Ｃｌ2（流量：５０〜３００ｓｃｃｍ）、ＧｅＨ4（流量：５０〜３００ｓｃｃｍ）、ＳｉＣＨ6（流量：２〜５０ｓｃｃｍ）、ＨＣｌ（流量：３０〜３００ｓｃｃｍ）、およびＨ2（流量：１００ｓｃｃｍ〜１００ｓｌｍ）の各ガスを用いて、圧力１００〜５０００Ｐａ、基板温度を５００℃〜８００℃に設定し、シリコン基板１１の表面と一致する高さまでＳｉＧｅ膜を成長させる。このような工程により、Ｓｉが露出した溝部表面にのみＳｉＧｅ膜を選択的に成長させることができる。
【００４０】
なお、ゲート電極の表面はキャップ層３３に覆われているので、ゲート電極表面のＳｉＧｅ膜の形成を防止できる。
【００４１】
ＳｉＧｅ膜の組成は、溝部表面のＳｉとのエピタキシャル成長の点で、Ｇｅ濃度が１原子％〜４０原子％の範囲に設定されることが好ましく、５原子％〜４０原子％に設定されることがさらに好ましい。
【００４２】
なお、Ｓｉソースガスとして、ＳｉＨ2Ｃｌ2ガスの替わりにＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ3Ｈ8、またはＳｉ3Ｃｌ6ガスを用いてもよく、これらのガスを２種以上用いてもよい。Ｇｅソースガスとして、ＧｅＨ4ガスの替わりにＧｅＨ2Ｃｌ2ガスを用いてもよく、これらのガスを混合して用いてもよい。ＨＣｌガスの替わりにＣｌ2ガスを用いてもよく、混合して用いてもよい。また、ＨＣｌガスおよびＣｌ2ガスを用いなくともよい。ＨＣｌガスあるいはＣｌ2ガスを添加することで、溝部１１−２以外の表面に付着したＳｉＧｅ粒子を除去することができる。
【００４３】
また、圧縮応力印加部２０の高さをシリコン基板１１の表面よりも高く成長させた、いわゆるせり上げた構造（Elevated S/D）としてもよい。さらに、圧縮応力印加部２０はＳｉＧｅＣ膜から構成されてもよく、Ｃ（炭素）濃度が０原子％よりも大きく、かつ２原子％以下に設定することが好ましい。ＳｉＧｅＣ膜を用いることによりＳｉＧｅ膜よりも熱安定性を高めることができる。Ｃ濃度が２原子％を超えるとＳｉＧｅＣ膜の結晶性が低下する。
【００４４】
次いで、図１１の工程では、図１０の構造体を覆うように、レジスト膜（図示せず）を形成し、フォトリソグラフィ法によりレジスト膜のｎ−ＭＯＳ領域３０ｂに開口部を形成し、ＲＩＥ法により、シリコン窒化膜３５−１およびシリコン酸化膜３４−１をシリコン基板１１の表面が露出するまで異方性エッチングを行い、ゲート積層体１８の両側面を覆うシリコン酸化膜からなる第１側壁絶縁膜３４と、その外側にシリコン窒化膜からなる第２側壁絶縁膜３５が形成される。ＲＩＥ法は、具体的には、図７の工程と同様に行う。次いで、レジスト膜を除去する。
【００４５】
次いで、図１２の工程では、ウエットエッチング法により、図１１の構造体のキャップ層３３、第２側壁絶縁膜３５、および第１側壁絶縁膜３４を除去し、シリコン基板１１の表面にゲート積層体を残す。具体的には、シリコン窒化膜からなるキャップ層３３および第２側壁絶縁膜３５は例えばリン酸水溶液、シリコン酸化膜からなる第１側壁絶縁膜３４は、例えばフッ酸水溶液を用いて除去する。
【００４６】
次いで、図１３の工程では、図１２の構造体を覆うように、レジスト膜（図示せず）を形成し、フォトリソグラフィ法によりレジスト膜のｎ−ＭＯＳ領域３０ｂを開口する。次いで、イオン注入法により、ｎ−ＭＯＳ領域３０ｂにゲート積層体をマスクとして、ゲート積層体１８の両側のシリコン基板１１に、シリコン基板１１に対して斜めにｐ型不純物を注入してポケット領域２３ｂを形成する。具体的には、ｐ型不純物としては、例えばＩｎを用い、加速エネルギーを５０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とする。
【００４７】
図１３の工程ではさらに、イオン注入法により、ｎ−ＭＯＳ領域３０ｂにゲート積層体をマスクとして、ゲート積層体１８の両側のシリコン基板１１にｎ型不純物を注入して浅い接合領域２２ｂを形成する。具体的には、ｎ型不純物としては、例えばＡｓ＋を用い、加速エネルギーを５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2とする。なお、ポケット領域２３ｂは形成してもよく、形成しなくてもよい。
【００４８】
次いで、図１４の工程では、図１３の構造体のレジスト膜３８を除去し、図１３の工程と同様にしてｐ−ＭＯＳ領域３０ａが開口するレジスト膜３９を形成する。次いで、イオン注入法により、ｐ−ＭＯＳ領域３０ａにゲート積層体１８をマスクとして、ゲート積層体１８の両側のシリコン基板１１に斜めにｎ型不純物を注入してポケット領域２３ａを形成する。具体的には、ｎ型不純物としては、例えばＳｂ+を用い、加速エネルギーを６０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とする。
【００４９】
図１４の工程ではさらに、イオン注入法によりｐ−ＭＯＳ領域３０ａにゲート積層体１８をマスクとして、ゲート積層体１８の両側のシリコン基板１１にｐ型不純物を注入して浅い接合領域２２ａを形成する。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2とする。
【００５０】
次いで、図１５の工程では、図１４のレジスト膜３９を除去し、構造体の表面にＣＶＤ法により厚さ８０ｎｍのシリコン酸化膜（図示せず）を形成する。具体的には、例えば熱ＣＶＤ法により、原料ガスとして、ＢＴＢＡＳ（Bis(Tertiary-butylamino)Silane、Ｃ8Ｈ22Ｎ2Ｓｉ）ガスとＯ2ガスを用いて、圧力０．１Ｐａ〜１０００Ｐａ、基板温度を５００℃〜５８０℃に設定し、シリコン酸化膜を形成する。
【００５１】
図１５の工程では、さらに、ＲＩＥ法によりシリコン酸化膜をシリコン基板１１の表面が露出するまでエッチング（エッチバック）し、ｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂのゲート積層体１８の両側面を覆う第３側壁絶縁膜１９が形成される。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用いる。
【００５２】
次いで、図１６の工程では、図１５の構造体を覆うように、レジスト膜（図示せず）を形成し、フォトリソグラフィ法によりレジスト膜のｐ−ＭＯＳ領域３０ａに開口部を形成し、イオン注入法により、ｐ−ＭＯＳ領域３０ａにゲート積層体１８および第３側壁絶縁膜１９をマスクとして、第３側壁絶縁膜１９の両側のシリコン基板１１にｐ型不純物を注入して、ＳｉＧｅ膜からなる圧縮応力印加部２０の底よりも深い位置まで深い接合領域２４ａを形成し、ソース／ドレイン領域２８ａとする。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを８ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とする。次いで、レジスト膜を除去する。
【００５３】
図１６の工程では、さらに、ｐ−ＭＯＳ領域３０ａと略同様にして、レジスト膜４１を形成し、フォトリソグラフィ法によりレジスト膜のｎ−ＭＯＳ領域３０ｂを開口部４１−１を形成し、イオン注入法により、ゲート積層体１８および第３側壁絶縁膜をマスクとして、第３側壁絶縁膜１９の両側のシリコン基板１１にｎ型不純物を注入して深い接合領域２４ｂを形成し、ソース／ドレイン領域２８ｂとする。具体的には、ｎ型不純物としては例えばＡｓ+またはＰ+を用い、加速エネルギーを６ｋｅＶ、ドーズ量を１×１０16ｃｍ-2とする。
【００５４】
次いで、図１７の工程では、図１６の工程の構造体４１のレジスト膜を除去し、次いで、ＲＴＡ（Rapid Thermal Annealing）法により熱処理を行い、浅い接合領域２２ａ，２２ｂ、深い接合領域２４ａ，２４ｂ、およびポケット領域２３ａ，２３ｂの不純物を活性化する。
【００５５】
図１７の工程ではさらに、構造体の表面を覆うように、例えば厚さ５ｎｍのＮｉ膜、Ｔｉ膜、あるいはＣｏ膜を形成し、加熱処理を行ってシリサイド化し、ソース／ドレイン領域２８ａ，２８ｂのシリコン基板１１の表面、およびゲート電極１６の表面にＮｉＳｉ2膜、ＴｉＳｉ2膜、ＣｏＳｉ2膜などのシリサイド膜２６を形成する。次いで、シリサイド化しなかったＮｉ膜、Ｔｉ膜、あるいはＣｏ膜を除去する。この後の工程は図示および詳しい説明を省略するが、図１７の構造体を層間絶縁膜等により覆い、層間絶縁膜を貫通しソース／ドレイン領域２８ａ，２８ｂと接触するコンタクトを形成し、層間絶縁膜上に配線層を形成してコンタクトと電気的に接続し、さらに多層の層間絶縁膜や配線層、垂直配線等を形成し、半導体装置が完成する。
【００５６】
本実施の形態に係る製造方法では、ＳｉＧｅ膜からなる圧縮応力印加部２０を形成した後で浅い接合領域２２ａ，２２ｂおよび深い接合領域２３ａ，２３ｂを形成するための不純物注入を行っているので、ＳｉＧｅ膜を形成する際の加熱により不純物、特に浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止できる。したがって、短チャネル効果を防止する共に、ｐ−ＭＯＳトランジスタ１３ａの圧縮歪み誘起部２１（チャネル領域）の正孔移動度を高め、ｐ−ＭＯＳトランジスタ１３ａの動作速度を高めることにより、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高めることができる。また、ｐ−ＭＯＳトランジスタ１３ａのドレイン電流を増加することができ、ドレイン電流の点でもｎ−ＭＯＳトランジスタ１３ｂと特性を揃えることができる。
【００５７】
また、本実施の形態に係る製造方法では、ＳｉＧｅ膜からなる圧縮応力印加部２０は、ソース／ドレイン領域２８ａに形成し、ゲート積層体１８の端部から離隔されているので、ＳｉＧｅ膜を形成した後の熱処理によりゲート絶縁膜１５との界面にＧｅ原子が拡散することを抑制し、界面準位の増加による正孔移動度の低下を抑制できる。
【００５８】
また、本実施の形態に係る製造方法では、図７および図８の工程においてｐ−ＭＯＳ領域３０ａの溝部を形成する際にキャップ層３３によりゲート電極３３が保護されているので、ゲート電極３３の表面のエッチングを防止してゲート電極３３の厚さをｎ−ＭＯＳ領域３０ｂのゲート電極３３の厚さと揃えることができる。その結果、ｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂとで、第３側壁絶縁膜１９の幅方向の厚さをほぼ同一に形成でき、各々の領域の２つの深い接合領域２４ａ，２４ｂの距離を容易に揃えることができる。その結果、寄生容量の大きさを揃えることができる。
【００５９】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置の製造方法について、図１８乃至図２２を用いて説明する。図１８乃至図２２は、第２の実施の形態に係る半導体装置の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６０】
本発明の第２の実施の形態は、圧縮応力印加部を形成する溝部をエッチングする際に、第１の実施の形態とは異なるマスクを用いる点に特徴がある。
【００６１】
最初に、図１８の工程では、第１の実施の形態の図３〜図６の工程と同様の工程を行い、シリコン基板１１の表面、ゲート積層体１８、およびキャップ層３３を覆うシリコン酸化膜３４−１およびシリコン窒化膜３５−１が堆積した構造体を形成する。
【００６２】
図１８の工程ではさらに、ｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂを同時に、ＲＩＥ法によりシリコン窒化膜３５−１およびシリコン酸化膜３４−１をシリコン基板１１の表面が露出するまで異方性エッチングを行い、ゲート積層体１８の両側面を覆うシリコン酸化膜からなる第１側壁絶縁膜３４と、その外側にシリコン窒化膜からなる第２側壁絶縁膜３５を形成する。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用いる。
【００６３】
次いで、図１９の工程では、図１８の構造体を覆うようにレジスト膜５１（例えば厚さ５００ｎｍ）を形成し、フォトリソグラフィ法によりレジスト膜５１のｐ−ＭＯＳ領域３０ａに開口部を形成する。
【００６４】
図１９の工程ではさらに、アッシング装置を用い、プロセスガスとしてＣＦ4ガスとＯ2ガスを使用してｐ−ＭＯＳ領域３０ａのシリコン基板１１の表面を表面処理する（以下、「第１表面処理」と呼ぶ）。第１表面処理はｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面が露出しない程度に行う。第１表面処理により、ｐ−ＭＯＳ領域３０ａのシリコン基板１１のソース／ドレイン領域となる表面が改質され、アッシング改質膜５２（Ｓｉのフッ化物膜が形成されていると推定される）が形成される。
【００６５】
第１表面処理は、具体的には、平行平板型プラズマアッシング装置を用いて、チャンバー内の圧力を１００Ｐａ〜１０００Ｐａ、ＣＦ4ガス流量を４ｓｃｃｍ〜５０ｓｃｃｍ、Ｏ2ガス流量を５００ｓｃｃｍ〜１０００ｓｃｃｍ、ＲＦ電力３００Ｗ〜３０００Ｗに設定し、２０秒程度行う。なお、ＣＦ4ガスの代わりに、ＣＨ2Ｆ2、Ｃ2Ｈ4Ｆ2等を用いてもよい。なお、レジスト膜５１は、表面処理により表面がエッチングされて厚さが減少してレジスト膜５１−１となる。
【００６６】
次いで、図２０の工程では、アッシング装置を用いて、プロセスガスとしてＯ2ガスを使用してレジスト膜１５−１を除去すると共に、ｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面を表面処理する（以下、「第２表面処理」と呼ぶ）。第２表面処理により、ｐ−ＭＯＳ領域３０ａのシリコン基板１１のソース／ドレイン領域となる表面がさらに改質されてアッシング改質膜５２−１が形成される。また、ｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面が酸化され、シリコン酸化膜５３が形成される。本願発明者の検討によれば、アッシング改質膜５２は、シリコン酸化膜５３よりも耐フッ酸性が劣り、フッ酸水溶液により比較的容易に除去できることが確認されている。
【００６７】
第２表面処理は、具体的には、図１９の工程と同様のアッシング装置を用いて、チャンバー内の圧力を１００Ｐａ〜１０００Ｐａ、Ｏ2ガス流量を５００ｓｃｃｍ〜１０００ｓｃｃｍ、ＲＦ電力３００Ｗ〜３０００Ｗに設定し、２０秒程度行う。
【００６８】
次いで、図２１の工程では、フッ酸水溶液を用いて、ｐ−ＭＯＳ領域３０ａのアッシング改質膜のみを除去し、ｐ−ＭＯＳ領域３０ａのシリコン基板１１の表面を露出させる。この際、ｎ−ＭＯＳ領域３０ｂのシリコン酸化膜は、アッシング改質膜よりも耐フッ酸性に優れるのでシリコン酸化膜は残留する。
【００６９】
図２１の工程ではさらに、ｎ−ＭＯＳ領域３０ｂおよびｐ−ＭＯＳ領域３０ａのキャップ層３３、第１側壁絶縁膜３４、および第２側壁絶縁膜３５、ｎ−ＭＯＳ領域３０ｂのシリコン酸化膜５３をマスクとして、第１の実施の形態の図８の工程と同様にして、ｐ−ＭＯＳ領域３０ａのシリコン基板１１の表面（第２側壁絶縁膜３５と素子分離領域１２との間の領域）をＲＩＥ法により異方性エッチングを行い、例えば５０ｎｍの深さの溝部１１−１を形成する。
【００７０】
図２１の工程ではさらに、第１の実施の形態の図９の工程と同様にして、溝部をケミカルドライエッチング法により等方的にエッチングを行う。溝部１１−２は第２側壁絶縁膜３５の両端よりも内側に入り込んだ領域まで研削される。
【００７１】
次いで、図２２の工程では、第１の実施の形態の図１０の工程と同様にして、図２１の構造体の溝部１１−２の表面にＣＶＤ法により圧縮応力印加部２０となるＳｉＧｅ膜を結晶成長させる。
【００７２】
図２２の工程ではさらに、構造体を覆うようにレジスト膜（図示せず）を形成し、フォトリソグラフィ法によりレジスト膜のｎ−ＭＯＳ領域３０ｂを開口し、ＲＩＥ法によりシリコン酸化膜５３をシリコン基板１１の表面が露出するまで異方性エッチングを行う。異方性エッチングは図７の工程と同様に行う。次いでレジスト膜を除去する。
【００７３】
以下の工程は、第１の実施の形態の図１２〜図１７と同様の工程を行い、図１に示す半導体装置が完成する。
【００７４】
本実施の形態に係る製造方法では、第１表面処理および第２表面処理によりｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面にシリコン酸化膜５３を形成すると共に、ｐ−ＭＯＳ領域３０ａの表面に、シリコン酸化膜５３よりも耐フッ酸性の劣るアッシング改質膜５２−１を形成する。すなわち、フッ酸水溶液に対するエッチング選択性を有する異なる膜をｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂのシリコン基板１１の表面に形成する。したがって、フッ酸処理によりｐ−ＭＯＳ領域３０ａだけをシリコン基板表面を露出でき、溝部１１−１、１１−２を容易に形成できる。
【００７５】
また、本実施の形態に係る製造方法では、シリコン酸化膜３４−１およびシリコン窒化膜３５−１の異方性エッチングをｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂを同時に行うので、それぞれ別に行う第１の実施の形態の製造方法よりも工程数を低減でき、また、ｐ−ＭＯＳ領域３０ａとｎ−ＭＯＳ領域３０ｂの第１側壁絶縁膜３４と第２側壁絶縁膜３５をほぼ同じ寸法に形成できるので、第１側壁絶縁膜３４と第２側壁絶縁膜３５を除去する際の条件の設定が容易となり除去むらの発生を抑制できる。なお、本実施の形態に係る製造方法は、第１の実施の形態に係る製造方法の効果と同様の効果を奏することはいうまでもない。
【００７６】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置の製造方法について、図２３乃至図２９を用いて説明する。図２３乃至図２９は、第３の実施の形態に係る半導体装置の製造工程を示す図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７７】
本発明の第３の実施の形態は、浅い接合領域が２段である点が第１の実施の形態とは異なる。
【００７８】
第３の実施の形態に係る半導体装置の製造方法は、図２乃至図１４までは第１の実施の形態と同じである。すなわち、図１３の工程において、イオン注入法により、ｎ−ＭＯＳ領域３０ｂにゲート積層体をマスクとして、ゲート積層体１８の両側のシリコン基板１１にｎ型不純物を注入して浅い接合領域２２ｂを形成し、図１４の工程において、イオン注入法によりｐ−ＭＯＳ領域３０ａにゲート積層体１８をマスクとして、ゲート積層体１８の両側のシリコン基板１１にｐ型不純物を注入して浅い接合領域２２ａを形成する。なお、ポケット領域２３ｂは形成してもよく、形成しなくてもよい。
【００７９】
次いで、図２３の工程では、図１４のレジスト膜３９を除去し、構造体の表面にＣＶＤ法により厚さ５〜５０ｎｍのシリコン酸化膜（図示せず）を形成する。具体的には、例えば熱ＣＶＤ法により、原料ガスとして、ＢＴＢＡＳ（Bis(Tertiary-butylamino)Silane、Ｃ8Ｈ22Ｎ2Ｓｉ）ガスとＯ2ガスを用いて、圧力０．１Ｐａ〜１０００Ｐａ、基板温度を５００℃〜５８０℃に設定し、シリコン酸化膜を形成する。
【００８０】
図２３の工程では、さらに、ＲＩＥ法によりシリコン酸化膜をシリコン基板１１の表面が露出するまでエッチング（エッチバック）し、ｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂのゲート積層体１８の両側面を覆う薄い第４側壁絶縁膜６０が形成される。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用いる。
【００８１】
次いで、図２４の工程では、図２３の構造体を覆うように、レジスト膜６１を形成し、フォトリソグラフィ法によりレジスト膜６１のｐ−ＭＯＳ領域３０ａに開口部を形成し、イオン注入法により、ｐ−ＭＯＳ領域３０ａにゲート積層体１８および第４側壁絶縁膜６０をマスクとして、第４側壁絶縁膜６０の両側のシリコン基板１１にｐ型不純物を注入して、ＳｉＧｅ膜からなる圧縮応力印加部２０の底の少し深い位置まで少し深い接合領域６２ａを形成する。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを６ｋｅＶ、ドーズ量を２×１０１５ｃｍ-2とする。次いで、レジスト膜６１を除去する。
【００８２】
次いで、図２５の工程では、ｐ−ＭＯＳ領域３０ａと略同様にして、レジスト膜６３を形成し、フォトリソグラフィ法によりレジスト膜６３のｎ−ＭＯＳ領域３０ｂを開口部４１−１を形成し、イオン注入法により、ゲート積層体１８および第４側壁絶縁膜６０をマスクとして、第４側壁絶縁膜６０の両側のシリコン基板１１にｎ型不純物を注入して少し深い接合領域２４ｂを形成する。具体的には、ｎ型不純物としては例えばＡｓ+またはＰ+を用い、加速エネルギーを７ｋｅＶ、ドーズ量を２×１０１５ｃｍ-2とする。次いで、レジスト膜６３を除去する。
【００８３】
次いで、図２６の工程では、構造体の表面にＣＶＤ法により厚さ３０〜１００ｎｍのシリコン酸化膜（図示せず）を形成する。具体的には、例えば熱ＣＶＤ法により、原料ガスとして、ＢＴＢＡＳ（Bis(Tertiary-butylamino)Silane、Ｃ8Ｈ22Ｎ2Ｓｉ）ガスとＯ2ガスを用いて、圧力０．１Ｐａ〜１０００Ｐａ、基板温度を５００℃〜５８０℃に設定し、シリコン酸化膜を形成する。
【００８４】
図２６の工程では、さらに、ＲＩＥ法によりシリコン酸化膜をシリコン基板１１の表面が露出するまでエッチング（エッチバック）し、ｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂのゲート積層体１８の両側面を覆う薄い第４側壁絶縁膜６０の両側面を更に覆う第５側壁絶縁膜６４が形成される。具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用いる。
【００８５】
次いで、図２７の工程では、図２６の構造体を覆うように、レジスト膜６５を形成し、フォトリソグラフィ法によりレジスト膜６５のｐ−ＭＯＳ領域３０ａに開口部を形成し、イオン注入法により、ｐ−ＭＯＳ領域３０ａにゲート積層体１８、第４側壁絶縁膜６０および第５側壁絶縁膜６４をマスクとして、第５側壁絶縁膜６４の両側のシリコン基板１１にｐ型不純物を注入して、ＳｉＧｅ膜からなる圧縮応力印加部２０の底より深い位置まで深い接合領域６６ａを形成し、ソース／ドレイン領域２８ａとする。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを８ｋｅＶ、ドーズ量を５×１０１５ｃｍ-2とする。次いで、レジスト膜６１を除去する。
【００８６】
次いで、図２８の工程では、ｐ−ＭＯＳ領域３０ａと略同様にして、レジスト膜６６を形成し、フォトリソグラフィ法によりレジスト膜６６のｎ−ＭＯＳ領域３０ｂを開口部４１−１を形成し、イオン注入法により、ゲート積層体１８、第４側壁絶縁膜６０および第５側壁絶縁膜６４をマスクとして、第５側壁絶縁膜６４の両側のシリコン基板１１にｎ型不純物を注入して深い接合領域６６ｂを形成し、ソース／ドレイン領域２８ｂとする。具体的には、ｎ型不純物としては例えばＡｓ+またはＰ+を用い、加速エネルギーを６ｋｅＶ、ドーズ量を１×１０１６ｃｍ-2とする。次いで、レジスト膜６６を除去する。
【００８７】
次いで、図２９の工程では、図２８の工程の構造体４１のレジスト膜６６を除去し、次いで、ＲＴＡ（Rapid Thermal Annealing）法により熱処理を行い、浅い接合領域２２ａ，２２ｂ、少し深い接合領域６２ａ、６２ｂ、深い接合領域６６ａ，６６ｂの不純物を活性化する。これにより、浅い接合領域２２ａ，２２ｂと、少し深い接合領域６２ａ、６２ｂにより、２段の浅い接合領域を有するｐ−ＭＯＳトランジスタ１３ａとｎ−ＭＯＳトランジスタ１３ｂが形成される。
【００８８】
図２９の工程ではさらに、構造体の表面を覆うように、例えば厚さ５ｎｍのＮｉ膜、Ｔｉ膜、あるいはＣｏ膜を形成し、加熱処理を行ってシリサイド化し、ソース／ドレイン領域２８ａ，２８ｂのシリコン基板１１の表面、およびゲート電極１６の表面にＮｉＳｉ2膜、ＴｉＳｉ2膜、ＣｏＳｉ2膜などのシリサイド膜２６を形成する。次いで、シリサイド化しなかったＮｉ膜、Ｔｉ膜、あるいはＣｏ膜を除去する。
【００８９】
（実施例）
本発明の第１の実施の形態に係る半導体装置の製造方法によりｐ−ＭＯＳトランジスタ１３ａとｎ−ＭＯＳトランジスタ１３ｂを有する半導体装置（以下「実施例」という）を製造した。
【００９０】
比較のために、ｐ−ＭＯＳトランジスタ１３ａにＳｉＧｅからなる圧縮応力印加部２０を形成しない点以外は、第１の実施の形態と同じ半導体装置の製造方法によりｐ−ＭＯＳトランジスタ１３ａとｎ−ＭＯＳトランジスタ１３ｂを有する半導体装置（以下「比較例」という）を製造した。
【００９１】
これら実施例および比較例について様々な電気的特性を測定した。その測定結果を図３０乃至図３２に示す。図３０乃至図３２において、●は各実施例の測定点であり、○は各比較例の測定点である。
【００９２】
図３０は、各実施例および各比較例におけるｐ−ＭＯＳトランジスタのターンオン電流（Ｉon）とターンオフ電流（Ｉoff）の関係を示すグラフである。各実施例の測定点を●で示し、比較例の測定点を○で示す。
【００９３】
図３０において、ターンオフ電流（Ｉoff）が約７Ｅ−８［ｎＡ／μｍ］であるｐ−ＭＯＳトランジスタのターンオン電流を比較すると、比較例(○)は約０．３５［ｍＡ／μｍ］であるのに対し、実施例(●)は約０．４６［ｍＡ／μｍ］となり、本発明により約３１％改善されたことがわかった。
【００９４】
図３１は、各実施例および各比較例におけるｐ−ＭＯＳトランジスタのゲート長Ｌｇ（ＳＥＭ）［ｎｍ］と閾値Ｖｔｈ［Ｖ］の関係を示すグラフである。各実施例の測定点を●で示し、比較例の測定点を○で示す。
【００９５】
実施例(●)の場合には、圧縮応力印加部２０であるＳｉＧｅ膜を形成するために、減圧熱ＣＶＤ法により基板温度を５００℃〜８００℃とする高温処理（図１０の工程を参照）が必要である。これに対し、比較例(○)ではそのような高温処理を必要としない。
【００９６】
図３１からわかるように実施例と比較例とでは有意な相違がなく、ＳｉＧｅ膜を形成するための高温処理がｐ−ＭＯＳトランジスタの閾値特性を劣化させていないことがわかる。
【００９７】
図３２は、各実施例および各比較例におけるｐ−ＭＯＳトランジスタのゲート電圧Ｖｇ［Ｖ］と、Ｖｄｄが０．０２Ｖの際の相互コンダクタンスＧｍ［ｍＳ／ｍｍ］の関係を示すグラフである。各実施例の測定点を●で示し、比較例の測定点を○で示す。
【００９８】
図３２において、ゲート電圧が−１．０［Ｖ］であるｐ−ＭＯＳトランジスタの相互コンダクタンスを比較すると、比較例(○)は約５６０［ｍＳ／ｍｍ］であるのに対し、実施例(●)は約８００［ｍＳ／ｍｍ］となり、本発明により約４３％改善されたことがわかった。
【００９９】
（変形の実施の形態）
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【０１００】
例えば、上記実施の形態においてはＭＯＳトランジスタを例に説明したが、ＭＩＳトランジスタにも本発明の製造方法を適用できることはいうまでもない。例えば、上述したように、ゲート絶縁膜のシリコン酸化膜の代わりに、シリコン酸窒化膜、シリコン窒化膜を用いてもよく、ｈｉｇｈ−ｋ材料、例えば、Ａｌ2Ｏ3、Ｔａ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ペロブスカイト結晶構造を有する金属酸化物、例えばＰｂＴｉＯ3、ＢａＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3等を用いてもよい。
【０１０１】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
（付記１）
半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記第１の領域において、前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程と、
前記第２の領域の半導体基板表面を耐エッチング膜により覆った状態で、前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜をマスクとして、該第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第１の領域および前記第２の領域に第１の接合領域を形成する工程と、
前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に第２の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記２）
前記第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程は、
前記半導体基板の表面およびゲート積層体を覆う第１の絶縁膜および第２の絶縁膜を順次形成する工程と、
前記第１の領域において第１の絶縁膜および第２の絶縁膜を異方性エッチングする工程からなり、
前記溝部を形成する工程は、前記第２の領域の耐エッチング膜が第２の絶縁膜であることを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
前記溝部を形成する工程は、前記第２の領域を覆うレジスト膜であることを特徴とする付記１記載の半導体装置の製造方法。
（付記４）
半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜およびゲート電極からなるゲート積層体を形成する工程と、
前記ゲート積層体の両側面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成すると共に、該第２の側壁絶縁膜の外側の半導体基板表面を露出する工程と、
前記第２の領域を覆うレジスト膜を形成する工程と、
ＣＦ4ガスおよびＯ２ガスを電離すると共に照射して前記第１の領域の半導体基板表面を改質する第１の表面処理工程と、
Ｏ２ガスを電離すると共に照射して第２の領域においてレジスト膜を除去すると共に、第２の側壁絶縁膜の外側に露出する半導体基板表面に酸化膜を形成する第２の表面処理工程と、
前記第１の領域の半導体基板表面を露出する工程と、
前記第１の領域の第１の側壁絶縁膜、第２の側壁絶縁膜、および第２の領域の酸化膜をマスクとして、第２の側壁絶縁膜の外側の半導体基板に溝部を形成する工程と、
前記溝部に圧縮応力印加部を形成する工程と、
前記第１の領域において第１の側壁絶縁膜および第２の側壁絶縁膜を除去すると共に、前記第２の領域において耐エッチング膜を除去する工程と、
前記ゲート積層体をマスクとして、前記第１の領域および前記第２の領域に第１の接合領域を形成する工程と、
前記ゲート積層体の両側面に第３の側壁絶縁膜を形成し、前記ゲート積層体および第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に第２の接合領域を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
（付記５）
第１の領域および第２の領域に第１の接合領域を形成する工程の後、第２の接合領域を形成する工程する前に、
前記ゲート積層体の両側面に前記第３の側壁絶縁膜より薄い第４の側壁絶縁膜を形成し、前記ゲート積層体および第４の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に前記第１の接合領域より深く前記第２の接合領域より浅い第３の接合領域を形成する工程を更に有し、
第１の領域および第２の領域に第２の接合領域を形成する工程は、
前記ゲート積層体および前記第４の側壁絶縁膜の両側面に前記第３の側壁絶縁膜を形成し、前記ゲート積層体、前記第４の側壁絶縁膜および前記第３の側壁絶縁膜をマスクとして、前記第１の領域および前記第２の領域に前記第２の接合領域を形成する
を備えることを特徴とする半導体装置の製造方法。
（付記６）
前記溝部を形成する工程は、
第２の側壁絶縁膜の外側の半導体基板を異方性エッチングを行う処理と、
等方性エッチングを行う処理からなる
ことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
（付記７）
前記等方性エッチングは、塩化水素ガスあるいは塩素ガスを用いたケミカルドライエッチングであることを特徴とする付記６記載の半導体装置の製造方法。
（付記８）
前記溝部は、その端部とゲート積層体の端部との距離を５ｎｍ〜８０ｎｍの範囲に設定することを特徴とする付記６記載の半導体装置の製造方法。
（付記９）
前記圧縮応力印加部を形成する工程は、前記溝部に半導体基板を構成する半導体の格子定数よりも大きな半導体材料をエピタキシャル成長させることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
（付記１０）
前記ゲート積層体を形成する工程の後に、該ゲート積層体上にキャップ層を形成する工程をさらに備え、
前記溝部を形成する工程は、キャップ層をゲート積層体のマスクとすることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）
前記圧縮応力印加部を形成する工程は、前記キャップ層をゲート積層体のマスクとすることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記半導体基板がシリコン基板であり、前記圧縮応力印加部がＳｉＧｅ膜あるいはＳｉＧｅＣ膜からなることを特徴とする付記１乃至１１のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１０２】
【図１】従来のｐ−ＭＯＳトランジスタの断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法により形成される半導体装置の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程図（その１）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程図（その２）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程図（その３）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程図（その４）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程図（その５）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程図（その６）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造工程図（その７）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造工程図（その８）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造工程図（その９）である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造工程図（その１０）である。
【図１３】本発明の第１の実施の形態に係る半導体装置の製造工程図（その１１）である。
【図１４】本発明の第１の実施の形態に係る半導体装置の製造工程図（その１２）である。
【図１５】本発明の第１の実施の形態に係る半導体装置の製造工程図（その１３）である。
【図１６】本発明の第１の実施の形態に係る半導体装置の製造工程図（その１４）である。
【図１７】本発明の第１の実施の形態に係る半導体装置の製造工程図（その１５）である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造工程図（その１）である。
【図１９】本発明の第２の実施の形態に係る半導体装置の製造工程図（その２）である。
【図２０】本発明の第２の実施の形態に係る半導体装置の製造工程図（その３）である。
【図２１】本発明の第２の実施の形態に係る半導体装置の製造工程図（その４）である。
【図２２】本発明の第２の実施の形態に係る半導体装置の製造工程図（その５）である。
【図２３】本発明の第３の実施の形態に係る半導体装置の製造工程図（その１）である。
【図２４】本発明の第３の実施の形態に係る半導体装置の製造工程図（その２）である。
【図２５】本発明の第３の実施の形態に係る半導体装置の製造工程図（その３）である。
【図２６】本発明の第３の実施の形態に係る半導体装置の製造工程図（その４）である。
【図２７】本発明の第３の実施の形態に係る半導体装置の製造工程図（その５）である。
【図２８】本発明の第３の実施の形態に係る半導体装置の製造工程図（その６）である。
【図２９】本発明の第３の実施の形態に係る半導体装置の製造工程図（その７）である。
【図３０】実施例および比較例におけるｐ−ＭＯＳトランジスタのターンオン電流とターンオフ電流の関係を示すグラフである。
【図３１】実施例および比較例におけるｐ−ＭＯＳトランジスタのゲート長と閾値の関係を示すグラフである。
【図３２】実施例および比較例におけるｐ−ＭＯＳトランジスタのゲート電圧と相互コンダクタンスの関係を示すグラフである。
【符号の説明】
【０１０３】
１０…半導体装置
１１…シリコン基板
１１−１、１１−２…溝部
１２…素子分離領域
１３ａ…ｐ−ＭＯＳトランジスタ
１３ｂ…ｎ−ＭＯＳトランジスタ
１５、１５−１…ゲート絶縁膜
１６…ゲート電極
１６−１…ゲート電極膜
１８…ゲート積層体
１９…第３側壁絶縁膜
２０…圧縮応力印加部
２１…圧縮歪み誘起部
２２ａ，２２ｂ…浅い接合領域
２３ａ，２３ｂ…ポケット領域
２４ａ，２４ｂ…深い接合領域
２６…シリサイド膜
２８ａ，２８ｂ…ソース／ドレイン領域
３０ａ…ｐ−ＭＯＳ領域
３０ｂ…ｎ−ＭＯＳ領域
３１−１…トレンチ
３２ａ…ｎ型ウェル領域
３２ｂ…ｐ型ウェル領域
３３…キャップ層
３３−１，３５−１…シリコン窒化膜
３４…第１側壁絶縁膜
３４−１…シリコン酸化膜
３５…第２側壁絶縁膜
３６，３８，３９，４１，５１，５１−１…レジスト膜
５２，５２−１…アッシング改質膜
５３…シリコン酸化膜
６０…第４側壁絶縁膜
６１、６３、６５、６６…レジスト膜
６２ａ、６２ｂ…少し深い浅い接合領域
６４…第５側壁絶縁膜
６６ａ、６６ｂ…深い接合領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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