(57)【要約】【課題】接合リーク電流を低減することができる半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、（Ａ）シリコン基板中に第１導電型のチャネルドープ層を形成する工程と、（Ｂ）そのチャネルドープ層中の領域であって、ＭＯＳトランジスタのソース・ドレインが形成される領域内に、シリコンを注入する工程と、（Ｃ）上記（Ｂ）工程の後に、熱処理を行う工程と、（Ｄ）上記（Ｃ）工程の後に、シリコン基板中にソース・ドレインを形成する工程とを備える。【選択図】      図３
2006278641.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを有する半導体装置の製造方法であって、
（Ａ）シリコン基板中に第１導電型のチャネルドープ層を形成する工程と、
（Ｂ）前記チャネルドープ層中の領域であって、前記ＭＯＳトランジスタのソース・ドレインである第２導電型の拡散層が形成される領域内に、第１物質を注入する工程と、
（Ｃ）前記（Ｂ）工程の後に、熱処理を行う工程と、
（Ｄ）前記（Ｃ）工程の後に、前記シリコン基板中に前記拡散層を形成する工程と
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１物質は、シリコンである
半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記第１物質は、第ＩＶＢ族元素である
半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記第１物質は、窒素である
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
前記（Ｂ）工程において、前記第１物質の飛程が前記シリコン基板の表面からの前記拡散層の深さより小さくなるように、前記第１物質の注入エネルギーが決定される
半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置の製造方法であって、
前記（Ｂ）工程における前記第１物質の注入量は、１×１０１３／ｃｍ２以上且つ１×１０１４／ｃｍ２以下である
半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置の製造方法であって、
前記（Ｃ）工程において、前記熱処理は８００℃〜１１００℃の温度で実施される
半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体装置の製造方法であって、
更に、
（Ｅ）前記シリコン基板上に、ゲート絶縁膜を介して前記ＭＯＳトランジスタのゲート電極を形成する工程と、
（Ｆ）前記（Ｅ）工程の後に、熱酸化処理を行う工程と
を具備し、
前記（Ｅ）工程及び前記（Ｆ）工程は、前記（Ａ）工程と前記（Ｂ）工程の間に実行される
半導体装置の製造方法。
【請求項９】
請求項１乃至７のいずれかに記載の半導体装置の製造方法であって、
更に、
（Ｅ）前記シリコン基板上に、ゲート絶縁膜を介して前記ＭＯＳトランジスタのゲート電極を形成する工程を具備し、
前記（Ｅ）工程は、前記（Ａ）工程と前記（Ｂ）工程の間に実行され、
前記（Ｃ）工程において、熱酸化処理が行われる
半導体装置の製造方法。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置の製造方法であって、
更に、
（Ｇ）前記拡散層に接続されるキャパシタを形成する工程を具備する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン結晶中に存在する点欠陥（point defect）として、空孔（vacancy）や格子間シリコン（interstitial silicon）が知られている。半導体装置の製造工程の１つであるイオン注入時、照射損傷によって格子間シリコンが多数発生することが知られている。従来の半導体装置としてのＤＲＡＭ及びその製造方法が、例えば、特許文献１や特許文献２に開示されている。
【０００３】
図１は、従来のＤＲＡＭの構造を示す断面図である。このＤＲＡＭ１００において、ビット線１３０を共有する２つのセルトランジスタが１つの活性領域に形成されている。その活性領域は、基板に埋め込まれた素子分離構造（STI: Shallow Trench Isolation）１１０によって囲まれている。また、基板中にｐ型ウエル層１０２が形成され、そのｐ型ウエル層１０２中にｐ型チャネルドープ層１０３が形成されている。ｐ型ウエル層１０２には、少なくとも基板電位が与えられ、また、ｐ型チャネルドープ層１０３は、トランジスタのしきい値電圧を決定する。また、基板表面付近には、ソース・ドレインとなるｎ型（低濃度）拡散層１０４が形成されている。また、ｎ型拡散層１０４の下には、特許文献２に記載されているような電界緩和のための埋め込み層１０９が形成されている。尚、ｐ型ウエル層１０２の下部には、図示されていないｎ型埋め込みウエル層が形成されている。
【０００４】
基板上には、ゲート絶縁膜１１１が形成されており、そのゲート絶縁膜１１１上にはゲート電極１２０が形成されている。このゲート電極１２０は、リンが導入された多結晶シリコン膜と、タングステンシリサイド膜から構成されている。ゲート電極１２０の側面には、ゲート絶縁膜耐圧を向上させるために、熱酸化膜１２２が形成されている。また、ゲート電極１２０の側部には、サイドスペーサ１２３が形成されている。また、ゲート電極１２０の上部には、ゲート電極加工用の窒化シリコン膜等の絶縁膜１３２が形成されている。絶縁膜１３２上には層間絶縁膜１３３が形成されている。
【０００５】
また、ゲート絶縁膜１１１、窒化シリコン膜１３２及び層間絶縁膜１３３を貫通するようにプラグ１３１が形成されている。プラグ１３１の１つは、ビット線１３０とｎ型拡散層１０４を接続している。他のプラグ１３１は、他のｎ型拡散層１０４とプラグ１４３とを接続している。そのプラグ１４３は、キャパシタ１５０に接続されている。また、ビット線１３０とプラグ１４３との間には、層間絶縁膜１４１が形成されている。更に、ビット線１３０とキャパシタ１５０の間には、層間絶縁膜１４２が形成されている。
【０００６】
特許文献１を参照すると、図１に示されたＤＲＡＭの製造方法は、次の通りである。まず、基板にＳＴＩ１１０が形成され、ＳＴＩ１１０に囲まれる活性領域が形成される。次に、基板電位が与えられるｐ型ウエル層１０２を形成するため、ｐ型不純物（ホウ素）を用いてイオン注入が複数回行われる。この時のイオン注入エネルギーと注入量は、それぞれ３００ｋｅＶと１×１０１３／ｃｍ２、１５０ｋｅＶと５×１０１２／ｃｍ２、５０ｋｅＶと１×１０１２／ｃｍ２、１０ｋｅＶと２×１０１２／ｃｍ２である。その後、不純物を拡散させるために、１０００℃、１０分の条件で熱処理が行われる。次に、しきい値電圧調整用のｐ型不純物（ホウ素）が注入され、ｐ型チャネルドープ層１０３が形成される。この時のイオン注入エネルギー及び注入量は、１０ｋｅＶ及び８×１０１２／ｃｍ２である。従って、作製されるトランジスタの酸化膜／シリコン界面のチャネル領域には、合計１×１０１３／ｃｍ２程度の高濃度のｐ型不純物が存在する。
【０００７】
次に、ゲート絶縁膜１１１とゲート電極の材料が全面に堆積される。その後、リソグラフィー技術とドライエッチング技術により、所望の位置にゲート電極１２０が形成される。続いて、このゲート電極１２０の側面及び基板表面に対して熱酸化処理が行われる。
【０００８】
次に、ソース・ドレインとなるｎ型低濃度拡散層１０４を形成するため、基板中にリンが注入される。この時、リンの注入エネルギー及び注入量は、１０ｋｅＶ及び２×１０１３／ｃｍ２である。リン注入後の熱処理は、周辺トランジスタの低濃度拡散層を形成するための熱処理を兼ねて行なわれる場合もあるが、リン注入直後に行なわれる場合もある。この熱処理は、通常、窒素雰囲気中で９００〜１０００℃の条件の下、数１０秒間行なわれる。その後の製造工程の説明は、割愛される。
【０００９】
ＤＲＡＭの微細化が進むと、セルトランジスタがＯＦＦされている時のチャネルリーク電流を抑制することがますます求められる。高いしきい値電圧を維持するためには、チャネルドープ層１０３を形成するための不純物（ボロン）の注入量（濃度）を多くする必要がある。例えば、上述の製造方法によれば、ボロンの注入量は１×１０１３／ｃｍ２程度と多い。チャネルドープ層１０３のボロン濃度が高い場合、ｎ型拡散層（ソース・ドレイン）１０４を形成するための不純物（リン）の注入量も多くせざるを得ない。セルトランジスタが更に微細化されると、更に多くのリンを注入する必要がある。
【００１０】
ソース・ドレインを形成するためのリンの注入量が多くなると、その注入時に導入される上述の点欠陥（格子間シリコンと空孔）が増加する。格子間シリコンや空孔が増加すると、熱処理後に残留する「空孔欠陥」が増加する。この空孔欠陥が増加する理由は、熱処理によって格子間シリコンはすぐに拡散してリン注入層から無くなる一方、拡散の遅い空孔はそのリン注入層に残留してしまうためである。ｎ型拡散層１０４に残留する空孔欠陥は、図２に示されるように、ダングリングボンド（シリコンの未結合手）を有することが知られている（非特許文献１参照）。このダングリングボンドにより、バンドギャップ中に準位が生成される。バンドギャップ中に準位が存在すると、その準位を介して接合リーク電流（junction leakage current）が発生してしまう。すなわち、空孔欠陥の増加は、チャネルドープ層１０３とｎ型拡散層１０４との間に形成されるｐｎ接合における接合リーク電流の原因となる。
【００１１】
このように、高いしきい値電圧を維持するためにボロン注入量が多くなると、リン注入量も多くなり、空孔欠陥が増加してしまう。これにより、空孔欠陥に起因する接合リーク電流が増加してしまう。特に、ＤＲＡＭにおいては、キャパシタに電荷を格納することによって、データが保持される。よって、接合リーク電流の増大は、キャパシタからの電荷のリークを招き、ＤＲＡＭの情報保持特性の劣化の原因となる。
【００１２】
【特許文献１】特開２００３―１７５８６号公報
【特許文献２】特許３２１２１５０号公報
【非特許文献１】T. Umeda et. al, “Defects related to DRAM leakage current studied by electrically detected magnetic resonance”, Physica B, vol.308-310, pp.1169-1172 (2001).
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、空孔欠陥を低減することができる半導体装置の製造方法を提供することにある。
【００１４】
本発明の他の目的は、接合リーク電流を低減することができる半導体装置の製造方法を提供することにある。
【００１５】
本発明の更に他の目的は、情報保持特性を向上させることができるＤＲＡＭの製造方法を提供することにある。
【００１６】
本発明の更に他の目的は、消費電力を低減することができるＤＲＡＭの製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明によれば、ＭＯＳトランジスタを有する半導体装置（１）の製造方法が提供される。この製造方法は、（Ａ）シリコン基板中に第１導電型のチャネルドープ層（３）を形成する工程と、（Ｂ）そのチャネルドープ層（３）中の領域であって、ＭＯＳトランジスタのソース・ドレインである第２導電型の拡散層（４）が形成される領域（５）内に、第１物質を注入する工程と、（Ｃ）上記（Ｂ）工程の後に、熱処理を行う工程と、（Ｄ）上記（Ｃ）工程の後に、シリコン基板中に拡散層（４）を形成する工程とを備える。
【００１９】
好適には、第１物質はシリコンである。また、第１物質は、第ＩＶＢ族元素であってもよい。更に、第１物質は、窒素であってもよい。
【００２０】
上記（Ｂ）工程において、第１物質の飛程がシリコン基板の表面からの拡散層（４）の深さより小さくなるように、第１物質の注入エネルギーが決定される。また、上記（Ｂ）工程における第１物質の注入量は、１×１０１３／ｃｍ２以上且つ１×１０１４／ｃｍ２以下であると好ましい。
【００２１】
また、上記（Ｃ）工程において、熱処理は８００℃〜１１００℃の温度で実施されると好適である。
【００２２】
本発明に係る半導体装置の製造方法は、更に、（Ｅ）シリコン基板上に、ゲート絶縁膜（１１）を介してＭＯＳトランジスタのゲート電極（２０）を形成する工程と、（Ｆ）上記（Ｅ）工程の後に、熱酸化処理を行う工程とを備える。この場合、これら（Ｅ）工程及び（Ｆ）工程は、上記（Ａ）工程と上記（Ｂ）工程の間に実行される。
【００２３】
また、本発明に係る半導体装置の製造方法は、（Ｅ）シリコン基板上に、ゲート絶縁膜（１１）を介してＭＯＳトランジスタのゲート電極（２０）を形成する工程を備えてもよい。この場合、（Ｅ）工程は、上記（Ａ）工程と上記（Ｂ）工程の間に実行され、上記（Ｃ）工程においては、熱酸化処理が行われる。
【００２４】
更に、本発明に係る半導体装置の製造方法は、（Ｇ）拡散層（４）に接続されるキャパシタ（５０）を形成する工程を備えてもよい。これにより、半導体装置としてＤＲＡＭが製造される。
【発明の効果】
【００２５】
本発明によれば、チャネルドープ層が形成された後、ソース・ドレインが形成される前に、シリコン、窒素、ゲルマニウム等の物質がソース・ドレイン形成領域に注入され、熱処理が行われる。これにより、チャネルドープ層形成時にそのソース・ドレイン形成領域に導入された不純物（ボロン）が再分布する。再分布の結果、その不純物（ボロン）の濃度は、ゲート電極端部に対応する領域において高くなる。従って、より少ないボロンの注入量で、セルトランジスタのしきい値電圧を維持することが可能となる。これにより、ソース・ドレインを形成するための不純物（リン）の注入量を抑えることが可能となる。
【００２６】
すなわち、本発明に係る半導体装置の製造方法によれば、基板に残留する空孔欠陥が低減される。従って、空孔欠陥に起因する接合リーク電流が低減される。特に、ＤＲＡＭが製造される場合に、メモリセルの情報保持特性を向上させることが可能となる。ＤＲＡＭの情報保持特性が向上すれば、リフレッシュサイクルをより長く設定することができる。これにより、消費電力を低減することが可能となる。
【発明を実施するための最良の形態】
【００２７】
添付図面を参照して、本発明による半導体装置の製造方法を説明する。本発明においては、ＭＯＳトランジスタを有する半導体装置が製造される。
【００２８】
まず、図３〜図５を参照することによって、本発明に係る半導体装置の製造方法の概略、及びその作用・効果を説明する。図３は、本発明に係る半導体装置の製造方法を示すフローチャートである。図４及び図５は、半導体装置の製造工程の一部を示す断面図である。
【００２９】
まず、シリコン基板にｐ型不純物（ボロン）が注入され、チャネルドープ層３が形成される（ステップＳ１）。次に、チャネルドープ層３上に、ゲート絶縁膜１１を介してゲート電極２０が形成される（ステップＳ２）。ゲート電極２０の側面は、酸化膜２２によって覆われていてもよい。これにより、図４に示される構造が得られる。
【００３０】
図４に示されるように、チャネルドープ層３の中には、後にＭＯＳトランジスタのソース及びドレインが形成されるソース・ドレイン形成領域５が存在する。本発明によれば、ゲート加工処理（ステップＳ２）の後、且つ、ソース・ドレインの形成（ステップＳ５）の前の段階において、そのソース・ドレイン形成領域５にシリコンが注入される（ステップＳ３）。その後、熱処理が行われる（ステップＳ４）。
【００３１】
このシリコン注入及び熱処理による作用・効果は次の通りである。まず、シリコン注入（ステップＳ３）による照射損傷によって、ソース・ドレイン形成領域５に、空孔や格子間シリコンが発生する。この時、注入されたシリコンも、格子間シリコンとして作用していると考えられる。その結果、空孔の数よりも格子間シリコンの数の方が多くなる。次に熱処理が行われると、ソース・ドレイン形成領域５に導入されたボロンが、格子間シリコンの拡散に引きずられ、ソース・ドレイン形成領域５の外に拡散する。特に、上記シリコン注入によって多数の格子間シリコンが発生しているため、ソース・ドレイン形成領域５の外へ拡散するボロンの量も多くなる。つまり、ソース・ドレイン形成領域５に導入されたボロンは、ソース・ドレイン形成領域５の周辺に再分布する。その結果、図５に示されるように、特にゲート電極２０の端部の下方において、ボロン濃度が高くなる。
【００３２】
すなわち、本発明によれば、ソース・ドレイン形成領域５に導入されたボロンが再分布し、ゲート電極２０下方のボロン濃度が増加するため、最初に注入されるボロンの量を従来技術より少なくすることが可能となる。言い換えれば、より少ないボロン注入量で、トランジスタのしきい値電圧を維持することが可能となる。更に、ボロンの拡散によってソース・ドレイン形成領域中のボロン濃度が低下するため、ソース・ドレインを形成するために注入される不純物（リン）の注入量を、従来技術より少なくすることができる。従って、ステップＳ５におけるリン注入時に導入される欠陥（格子間シリコンと空孔）の数が低減される。よって、ステップＳ５におけるリン注入後に残留する空孔欠陥が低減される。尚、シリコン注入（ステップＳ３）後の熱処理（ステップＳ４）は、格子間シリコンが空孔より多い状態での熱処理なので、それによる空孔欠陥の残留量はほとんど無い。
【００３３】
このように、本発明に係る半導体装置の製造方法によれば、基板に残留する空孔欠陥が低減される。従って、空孔欠陥に起因する接合リーク電流が低減される。特に、ＤＲＡＭが製造される場合に、メモリセルの情報保持特性を向上させることが可能となる。ＤＲＡＭの情報保持特性が向上すれば、リフレッシュサイクルをより長く設定することができる。これにより、消費電力を低減することが可能となる。
【００３４】
以下、本発明に係る半導体装置の製造方法及びその効果を、具体的な数値を用いて、更に詳しく説明する。
【００３５】
（第１の実施の形態）
本実施の形態において製造される半導体装置は、例えばＤＲＡＭである。図６は、製造されるＤＲＡＭ１の断面構造を示している。このＤＲＡＭ１において、ビット線３０を共有する２つのセルトランジスタが１つの活性領域に形成されている。その活性領域は、半導体基板（シリコン基板）に埋め込まれた素子分離構造（STI: Shallow Trench Isolation）１０によって囲まれている。また、シリコン基板中にｐ型ウエル層２が形成され、そのｐ型ウエル層２中にｐ型チャネルドープ層３が形成されている。ｐ型ウエル層２には、少なくとも基板電位が与えられ、また、ｐ型チャネルドープ層３は、トランジスタのしきい値電圧を決定する。また、基板表面付近には、ソース・ドレインとなるｎ型（低濃度）拡散層４が形成されている。また、ｎ型拡散層４の下には、電界緩和のための埋め込み層９が形成されている。尚、ｐ型ウエル層２の下部には、図示されていないｎ型埋め込みウエル層が形成されている。
【００３６】
基板上には、ゲート絶縁膜１１が形成されており、そのゲート絶縁膜１１上にはゲート電極２０が形成されている。このゲート電極２０は、リンが導入された多結晶シリコン膜と、タングステンシリサイド膜から構成されている。ゲート電極２０の側面には、ゲート絶縁膜耐圧を向上させるために、熱酸化膜２２が形成されている。また、ゲート電極２０の側部には、サイドスペーサ２３が形成されている。また、ゲート電極２０の上部には、ゲート電極加工用の窒化シリコン膜等の絶縁膜３２が形成されている。絶縁膜３２上には層間絶縁膜３３が形成されている。
【００３７】
また、ゲート絶縁膜１１、窒化シリコン膜３２及び層間絶縁膜３３を貫通するようにプラグ３１が形成されている。プラグ３１の１つは、ビット線３０とｎ型拡散層４を接続している。他のプラグ３１は、他のｎ型拡散層４とプラグ４３とを接続している。そのプラグ４３は、キャパシタ５０に接続されている。また、ビット線３０とプラグ４３との間には、層間絶縁膜４１が形成されている。更に、ビット線３０とキャパシタ５０の間には、層間絶縁膜４２が形成されている。
【００３８】
図７Ａ〜図７Ｆは、図６に示されたＤＲＡＭ１を製造するための工程の一部を示している。
【００３９】
まず、図７Ａに示されるように、シリコン基板に埋め込まれるようにＳＴＩ１０が形成される。続いて、全面に１０ｎｍの膜厚を有するシリコン酸化膜６１が形成される。その後、ｎ型埋め込みウエル層６２を形成するために、リン注入が実施される。その注入エネルギー及び注入量は、１０００ｋｅＶ及び１×１０１３／ｃｍ２である。
【００４０】
次に、ｐ型ウエル層２を形成するために、ホウ素注入が４回に分けて実施される。その注入エネルギーと注入量は、それぞれ３００ｋｅＶと１×１０１３／ｃｍ２、１５０ｋｅＶと５×１０１２／ｃｍ２、５０ｋｅＶと１×１０１２／ｃｍ２、及び１０ｋｅＶと１×１０１２／ｃｍ２である。その後、１０００℃の条件下、３０分の熱処理が実施される。続いて、ｐ型チャネルドープ層３を形成するために、ホウ素注入が実施される。その注入エネルギー及び注入量は、１０ｋｅＶ及び７ｘ１０１２／ｃｍ２である。その後、１０００℃の条件下、１０秒の熱処理が実施される。このようにして、ｐ型ウエル層２とｐ型チャネルドープ層３が形成される（図３：ステップＳ１）。ここで、トランジスタの酸化膜／シリコン界面のチャネル領域へのホウ素の注入量は、合計０．８×１０１３／ｃｍ２程度である。この注入量は、従来技術による注入量（１．０×１０１３／ｃｍ２）の約８０％である。
【００４１】
次に、シリコン基板の表面を覆っていたシリコン酸化膜６１が除去される。その後、図７Ｂに示されるように、膜厚が７ｎｍのゲート絶縁膜１１が、熱酸化法によって全面に形成される。続いて、ゲート電極２０となる材料が全面に堆積される。具体的には、７０ｎｍの膜厚を有し、リンがドープされた多結晶シリコン膜６３が形成された後、１００ｎｍの膜厚を有するタングステンシリサイド膜６４が形成される。続いて、タングステンシリサイド膜６４の上に、ゲート電極加工用の絶縁膜３２が形成される。この絶縁膜３２は、膜厚が３０ｎｍのシリコン酸化膜、及び膜厚が１５０ｎｍのシリコン窒化膜から構成される。
【００４２】
次に、所定のマスクを用いることによって、絶縁膜３２、タングステンシリサイド膜２６及び多結晶シリコン膜２５が順次エッチングされる。これにより、図７Ｃに示されるように、シリコン基板上にゲート絶縁膜１１を介してゲート電極２０が形成される（図３：ステップＳ２）。
【００４３】
次に、熱酸化処理が行われる。その結果、図７Ｄに示されるように、ゲート電極２０の側面にシリコン酸化膜２２が形成される。この熱酸化における処理条件は、例えば、上記側面でシリコン酸化膜２２の厚さが１０ｎｍになるように設定される。また、この熱酸化処理により、ゲート絶縁膜１１表面のゲート電極２０以外の領域に、８ｎｍの膜厚を有するシリコン酸化膜６５が形成される。
【００４４】
本実施の形態によれば、この熱酸化処理の後に、シリコン注入が行われる（図３：ステップＳ３）。図７Ｅに示されるように、チャネルドープ層３の中には、後にＭＯＳトランジスタのソース及びドレインが形成されるソース・ドレイン形成領域５が存在する。シリコンは、そのソース・ドレイン形成領域（シリコン注入領域）５に注入される。この注入工程において、注入エネルギー及び注入量は、７ｋｅＶ及び２×１０１３／ｃｍ２である。次に、９５０℃の温度下、窒素雰囲気中で、１０秒間の熱処理が実施される（図３：ステップＳ４）。これにより、ソース・ドレイン形成領域５に存在するボロンが、格子間シリコンの拡散と共に、ソース・ドレイン形成領域５の外に拡散する。つまり、ステップＳ１においてソース・ドレイン形成領域５に導入されたボロンは、ソース・ドレイン形成領域５の周辺に再分布する（図５参照）。その結果、図５に示されるように、特にゲート電極２０の端部の下方において、ボロン濃度が高くなる。
【００４５】
次に、図７Ｆに示されるように、ソース・ドレインとなるｎ型低濃度拡散層４を形成するために、シリコン基板中にリン注入が実施される(図３：ステップＳ５)。この時、リンの注入エネルギー及び注入量は、２０ｋｅＶ及び１．５×１０１３／ｃｍ２である。その後、１０００℃の温度下、窒素雰囲気中で、１０秒間の熱処理が実施される。このようにして、ｎ型低濃度拡散層４が形成される。ここで、本発明によるリンの注入量は、従来技術による注入量（２．０×１０１３／ｃｍ２）の約３／４であることに注意されるべきである。
【００４６】
その後、膜厚が５０ｎｍのシリコン窒化膜が堆積され、膜厚が３００ｎｍのシリコン酸化膜３３が堆積される。続いて、通常の平坦化法を用いることにより、そのシリコン酸化膜３３が平坦化される。その後、図７Ｇに示されるように、シリコン酸化膜３３及びシリコン窒化膜が順次エッチングされ、プラグを形成するための穴やサイドスペーサ２３が加工される。ここで、リン注入を行うことにより、電界緩和用の埋め込み層９がｎ型拡散層４の下に形成されてもよい。次に、プラグ形成用の穴に、高濃度のリンが導入された多結晶シリコンプラグ３１が埋め込まれる。続いて、膜厚が１００ｎｍのシリコン酸化膜４１が堆積され、９５０℃の温度下で１０秒の熱処理が実施される。その後、通常の方法を用いることにより、図６に示されたＤＲＡＭセルが製造される。
【００４７】
以上に示された製造方法によれば、ｐ型チャネルドープ層３を形成するためのボロンの注入量は、従来技術による注入量の約８０％である。この低減された注入量によっても、セルトランジスタのしきい値電圧は維持される。それは、ステップＳ４における熱処理によりボロンが再分布するためである（図５参照）。また、ボロンの注入量が少なくなり、且つ、ステップＳ４における熱処理によりボロンがソース・ドレイン形成領域５の外に拡散するため、ステップＳ５におけるリンの注入量を減少させることが可能である。その結果、リン注入時に導入される欠陥（格子間シリコンと空孔）の数が減少し、リン注入後に残留する空孔欠陥が低減される。
【００４８】
図８は、残留する空孔欠陥量とリン注入量との関係を示している。縦軸は規格化された空孔欠陥量を示し、横軸はリン注入量を示している。本実施の形態において、ｎ型拡散層４（ソース・ドレイン）を形成するためのリンの注入量（１．５×１０１３／ｃｍ２）は、従来技術による注入量（２．０×１０１３／ｃｍ２）の約４分の３であった。図８から明らかなように、本実施の形態によれば、従来技術と比較して、リン注入後に残留する空孔欠陥の量がおよそ３割削減されている。
【００４９】
図９は、１つのＤＲＡＭチップ内の多数のビットに対してデータ保持時間を測定した結果を示している。縦軸は累積度数を示し、横軸は規格化された情報保持時間を示している。図９から明らかなように、本実施の形態によれば、従来技術と比較して、情報保持時間の短いビットの数が低減されている。つまり、本発明によれば、ＤＲＡＭの情報保持特性が向上する。これは、空孔欠陥の量が削減され、空孔欠陥起因の接合リーク電流が低減されたからである。
【００５０】
上述のステップＳ３におけるシリコンの注入量や注入エネルギーは、上述の値に限られない。シリコン注入条件は、以下のように決定される。
【００５１】
図１０は、しきい値電圧とシリコン注入量との関係を示すグラフである。図１０に示されるように、シリコンの注入量が１．０×１０１３／ｃｍ２以上の場合、しきい値電圧の維持及び向上の効果が得られる。上述のように、シリコン注入により、格子間シリコンの数は空孔の数よりも多くなる。熱処理においては、この格子間シリコンの拡散に引きずられて、ボロンがソース・ドレイン形成領域５の外に拡散する。この現象は、格子間原子が格子位置にある原子を玉突き的に押し出す拡散機構による。従って、格子間シリコンが多いほど、格子位置にあるボロン原子が拡散しやすくなる。よって、シリコンの注入量が多いほど、しきい値電圧の向上に関して効果が得られる。具体的には、図１０に示されるように、シリコンの注入量が１．０×１０１３／ｃｍ２以上であると好ましい。
【００５２】
また、図１１は、接合リーク電流とシリコン注入量との関係を示している。この接合リーク電流は、温度が８５℃であり、プラグ電圧が２Ｖであり、基板電圧が−１Ｖである条件の下で測定された。図１１に示されるように、シリコンの注入量が１０×１０１３／ｃｍ２（１．０×１０１４／ｃｍ２）より大きくなると、接合リーク電流が増加してしまう。これは、ステップＳ３におけるシリコン注入自体による損傷が、逆に接合リーク電流の増加を引き起こしてしまうためである。つまり、過剰なシリコン注入は逆効果である。図１１に示されるように、シリコンの注入量は１．０×１０１４／ｃｍ２以下であると好ましい。
【００５３】
すなわち、本発明によれば、シリコンの注入量が１×１０１３／ｃｍ２以上かつ１×１０１４／ｃｍ２以下に設定されると好適である。
【００５４】
また、シリコンは、ステップＳ５において形成されるｎ型拡散層（ソース・ドレイン）４より浅い位置に注入される。言い換えれば、シリコンの注入エネルギーは、シリコンの飛程がシリコン基板の表面からのｎ型拡散層４の深さより小さくなるように決定される。これは、シリコン注入による損傷が、ｎ型拡散層４からはみ出すのを防止するためである。もし、シリコン注入による損傷が、ｎ型拡散層４からはみ出すと、逆に接合リーク電流が増えてしまう。例えば、ｎ型拡散層４を形成するためのリンの注入量が１ｘ１０１３／ｃｍ２以上かつ１ｘ１０１４／ｃｍ２以下であり、続く熱処理後のｎ型拡散層４の深さが２００ｎｍ程度である場合を考える。この場合、シリコンの飛程が上記ｎ型拡散層４の深さの半分以下になるように、シリコンの注入エネルギーが設定されると好ましい。尚、飛程とは、ドーパントが物質中に入射した際、その物質中で完全に停止するまでの平均距離のことである。
【００５５】
また、ステップＳ４における熱処理温度は、シリコン注入による損傷の回復と適度なボロンの再分布が実現される範囲であれば問題ない。例えば、熱処理温度が８００℃未満の場合、シリコン注入による損傷が十分回復されない可能性がある。また、熱処理温度が１１００℃を超えると、ボロンの再分布量が多くなりすぎて、しきい値電圧の向上のメリットがなくなる。従って、本発明によれば、ステップＳ４における熱処理温度が、８００℃〜１１００℃の範囲に設定されると好適である。
【００５６】
更に、本実施の形態ではシリコンが注入されたが、ゲルマニウムや炭素や窒素が注入されても同様の効果が得られる。母体であるシリコンは４つの結合手を持つ。そのため、４つの結合手を持つ元素が注入されれば、ダングリングボンドを発生することなく、その元素を格子位置に導入することが可能である。そのような元素は、「第ＩＶＢ族元素」と呼ばれている。この第ＩＶＢ族元素として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）、スズ（Ｓｎ）、鉛（Ｐｂ）等が挙げられる。但し、これらのうち原子番号が大きいＳｎやＰｂは、周りの結晶シリコンを歪ませて結晶欠陥を発生させる可能性がある。また、窒素（Ｎ）が有する結合手は３つであるため、結晶シリコン中にダングリングボンドが１つ発生する。よって、窒素が注入される場合は、シリコンが注入される場合と比較して接合リーク電流がやや増加する。しかしながら、従来技術と比較すると、窒素が注入された場合でも、本実施の形態とほぼ同等の効果が得られる。
【００５７】
以上に説明されたように、本発明に係る半導体装置の製造方法によれば、基板に残留する空孔欠陥の量が低減される。その結果、空孔欠陥に起因する接合リーク電流が低減される。特に、ＤＲＡＭが製造される場合に、メモリセルの情報保持特性を向上させることが可能となる。ＤＲＡＭの情報保持特性が向上すれば、リフレッシュサイクルをより長く設定することができる。これにより、消費電力を低減することが可能となる。本発明は、例えば、携帯端末や高温動作装置に使用される半導体装置の製造に適用されると好ましい。
【００５８】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態に係る半導体装置の製造方法を示すフローチャートである。本実施の形態において、第１の実施の形態と同様の工程の説明は、適宜省略される。
【００５９】
まず、シリコン基板にｐ型不純物（ボロン）が注入され、チャネルドープ層３が形成される（ステップＳ１１）。次に、チャネルドープ層３上に、ゲート絶縁膜１１を介してゲート電極２０が形成される（ステップＳ１２）。これにより、上述の図７Ｃに示された構造が得られる。
【００６０】
本実施の形態によれば、このゲート加工処理の次に、シリコン注入が行われる（ステップＳ１３）。上述のチャネルドープ層３の中には、後にＭＯＳトランジスタのソース及びドレインが形成されるソース・ドレイン形成領域５が存在する。シリコンは、そのソース・ドレイン形成領域（シリコン注入領域）５に注入される。この注入工程において、注入エネルギー及び注入量は、７ｋｅＶ及び１×１０１３／ｃｍ２である。
【００６１】
本実施の形態によれば、シリコン注入の次に、熱酸化処理が行われる（ステップＳ１４）。その結果、図１３に示されるように、ゲート電極２０の側面にシリコン酸化膜２２が形成される。この熱酸化における処理条件は、例えば、上記側面でシリコン酸化膜２２の厚さが１０ｎｍになるように設定される。また、この熱酸化処理により、ゲート絶縁膜１１表面のゲート電極２０以外の領域に、８ｎｍの膜厚を有するシリコン酸化膜６５が形成される。
【００６２】
また、この熱酸化処理により、ソース・ドレイン形成領域５に存在するボロンが、格子間シリコンの拡散と共に、ソース・ドレイン形成領域５の外に拡散する。つまり、ステップＳ１１においてソース・ドレイン形成領域５に導入されたボロンは、ソース・ドレイン形成領域５の周辺に再分布する（図５参照）。その結果、図５に示されるように、特にゲート電極２０の端部の下方において、ボロン濃度が高くなる。
【００６３】
尚、上述の通り、ゲート電極２０の側面に対する熱酸化処理により、基板表面にもシリコン酸化膜６５が形成される。このような熱酸化処理によれば、シリコン基板中のボロンの一部が、そのシリコン酸化膜６５に拡散する。第１の実施の形態では、熱酸化処理の後に、シリコン注入（ステップＳ３）及び熱処理（ステップＳ４）が行われる。従って、ソース・ドレイン形成領域５から一部のボロンが無くなった後に、更にボロンの再分布が実施される。一方、第２の実施の形態では、シリコン注入（ステップＳ１３）が行われた後に、熱酸化処理（ステップＳ１４）が行われる。従って、高濃度のボロンがソース・ドレイン形成領域５に存在する状態から、ボロンの再分布が実施される。その結果、より多くのボロンを、チャネル領域に拡散させることが可能となる。つまり、ステップＳ１１においてチャネルドープ層３を形成するためのボロンの注入量を、更に少なくすることが可能となる。
【００６４】
次に、上述の図７Ｆに示されるように、ソース・ドレインとなるｎ型低濃度拡散層４を形成するために、シリコン基板中にリン注入が実施される(ステップＳ１５)。この時、リンの注入エネルギー及び注入量は、２０ｋｅＶ及び１．０×１０１３／ｃｍ２である。その後、１０００℃の温度下、窒素雰囲気中で、１０秒間の熱処理が実施される（ステップＳ１６）。このようにして、ｎ型低濃度拡散層４が形成される。
【００６５】
本実施の形態によるリンの注入量は、従来技術による注入量（２．０×１０１３／ｃｍ２）の約半分であることに注意されるべきである。すなわち、本実施の形態によれば、第１実施の形態と比較して、リンの注入量を更に低減することが可能である。従って、リン注入時に導入される欠陥（格子間シリコンと空孔）の数が更に減少し、リン注入後に残留する空孔欠陥が更に低減される。
【００６６】
図１４は、本実施の形態による効果を説明するための図である。図９と同様に、図１４は、１つのＤＲＡＭチップ内の多数のビットに対してデータ保持時間を測定した結果を示している。縦軸は累積度数を示し、横軸は規格化された情報保持時間を示している。図１４から明らかなように、本実施の形態によれば、従来技術と比較して、情報保持時間の短いビットの数が低減されている。つまり、本発明によれば、ＤＲＡＭの情報保持特性が向上する。これは、空孔欠陥の量が削減され、空孔欠陥起因の接合リーク電流が低減されたからである。
【００６７】
尚、シリコンの注入条件や熱処理条件は、第１の実施の形態と同様の範囲に設定されればよい。また、シリコンの代わりに、ゲルマニウムや窒素や炭素が注入されてもよい。
【００６８】
以上に説明されたように、本発明に係る半導体装置の製造方法によれば、基板に残留する空孔欠陥の量が低減される。その結果、空孔欠陥に起因する接合リーク電流が低減される。特に、ＤＲＡＭが製造される場合に、メモリセルの情報保持特性を向上させることが可能となる。ＤＲＡＭの情報保持特性が向上すれば、リフレッシュサイクルをより長く設定することができる。これにより、消費電力を低減することが可能となる。本発明は、例えば、携帯端末や高温動作装置に使用される半導体装置の製造に適用されると好ましい。
【図面の簡単な説明】
【００６９】
【図１】図１は、従来のＤＲＡＭの構造を示す断面図である。
【図２】図２は、空孔欠陥を示す模式図である。
【図３】図３は、本発明に係る半導体装置の製造方法を示すフローチャートである。
【図４】図４は、本発明に係る作用・効果を説明するための図である。
【図５】図５は、本発明に係る作用・効果を説明するための図である。
【図６】図６は、本発明の第１の実施の形態において製造されるＤＲＡＭの構造を示す断面図である。
【図７Ａ】図７Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７Ｂ】図７Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７Ｃ】図７Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７Ｄ】図７Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７Ｅ】図７Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７Ｆ】図７Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図７Ｇ】図７Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図８】図８は、残留する空孔欠陥量とリン注入量との関係を示すグラフである。
【図９】図９は、本発明の第１の実施の形態による効果を説明するための図である。
【図１０】図１０は、しきい値電圧とシリコン注入量との関係を示すグラフである。
【図１１】図１１は、接合リーク電流とシリコン注入量との関係を示すグラフである。
【図１２】図１２は、本発明の第２の実施の形態に係る半導体装置の製造方法を示すフローチャートである。
【図１３】図１３は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１４】図１４は、本発明の第２の実施の形態による効果を説明するための図である。
【符号の説明】
【００７０】
１    ＤＲＡＭ
２    ｐ型ウエル層
３    ｐ型チャネルドープ層
４    ｎ型拡散層
５    ソース・ドレイン形成領域
９    埋め込み層
１０    ＳＴＩ
１１    ゲート絶縁膜
２０    ゲート電極
２２    酸化膜
２３    サイドスペーサ
３０    ビット線
３１    プラグ
３２    絶縁膜
３３    層間絶縁膜
４１    層間絶縁膜
４２    層間絶縁膜
４３    プラグ
５０    キャパシタ
６１    シリコン酸化膜
６２    ｎ型埋め込みウエル層
６３    多結晶シリコン膜
６４    タングステンシリサイド膜
６５    シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2006278641.tif 000009
【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８】
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【図９】
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【図１０】
2006278641.tif 000018
【図１１】
2006278641.tif 000019
【図１２】
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【図１３】
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【図１４】
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