(57)【要約】    【課題】  配線引き回しが少なく、レイアウト面積及び配線容量が小さい半導体集積回路を効率よく実現することが可能な半導体集積回路の設計方法を提供する。    【解決手段】  本発明の半導体集積回路の設計方法は、セルライブラリに登録されたスタンダードセル間の接続関係を半導体集積回路の仕様に基づいて規定する第１のネットリストを生成する論理合成過程と、第１のネットリストを解析して、所定の基準を満たすセルの組み合わせを抽出し、それを複合化して新たなスタンダードセルとしてセルライブラリに登録するとともに、前記新たなスタンダードセルを用いて前記第１のネットリストを書き換えて、第２のネットリストを生成するセル複合化過程と、第２のネットリストに基づき自動配置配線を行う過程とを有する。【選択図】    図４
2006139765.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計方法であって、
セルライブラリに登録されたスタンダードセル間の接続関係を前記半導体集積回路の仕様に基づいて規定する第１のネットリストを生成する論理合成過程と、
前記論理合成過程において生成された前記第１のネットリストを解析して、所定の基準を満たすスタンダードセルの組み合わせを抽出し、抽出したスタンダードセルの組み合わせを複合化して新たなスタンダードセルとして前記セルライブラリに登録するとともに、前記新たなスタンダードセルを用いて前記第１のネットリストを書き換えて、第２のネットリストを生成するセル複合化過程と、
前記第２のネットリストに基づき自動配置配線を行う過程とを有することを特徴とする半導体集積回路の設計方法。
【請求項２】
前記セル複合化過程が、第１のスタンダードセルの第１の出力端子が、第２〜第ｎ（ｎは２以上の自然数）のスタンダードセルの第１の入力端子のみに接続されているスタンダードセルの組み合わせを検索し、前記検索されたスタンダードセルの組み合わせのうち、所定数以上出現する組み合わせを複合化するスタンダードセルの組み合わせとして選択する過程を有することを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記ｎが２であることを特徴とする請求項２に記載の半導体集積回路の設計方法。
【請求項４】
前記セル複合化過程において、前記複合化するスタンダードセルの組み合わせをクリティカルパスにあるスタンダードセルから選択することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路の設計方法。
【請求項５】
前記セル複合化過程において、複合化するとスタンダードセルのレイアウト面積が所定の大きさより大きくなる場合は複合化をしないことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路の設計方法。
【請求項６】
前記セルライブラリに登録された各スタンダードセルが、通常の配線用の端子とは別のセル複合化用の端子を隣接するスタンダードセルに接する辺側に有し、
前記セル複合化過程において、前記複合化されるスタンダードセルの前記複合化用の端子同士が接続されて前記新たなスタンダードセルが作成されることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路の設計方法。
【請求項７】
前記セル複合化過程において、前記複合化されるスタンダードセルの端子間を接続する前記新たなスタンダードセル内に含まれる配線層は、通常のスタンダードセル間の接続に用いる配線層と別であることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体集積回路の設計方法。
【請求項８】
半導体集積回路の設計方法であって、
セルライブラリに登録されたスタンダードセル間の接続関係を前記半導体集積回路の仕様に基づいて規定するネットリストを生成する論理合成過程と、
前記論理合成過程において生成された前記ネットリストを解析して、所定の基準を満たすスタンダードセルの組み合わせを抽出する過程と、
前記抽出したスタンダードセルの組み合わせに含まれるスタンダードセルが隣接するように、前記ネットリストに基づき自動配置配線を行う過程とを有することを特徴とする半導体集積回路の設計方法。
【請求項９】
前記半導体集積回路が、電子機器の表示部の機能回路をなすことを特徴とする請求項１乃至請求項８のいずれかに記載の半導体集積回路の設計方法。
【請求項１０】
前記機能回路が、前記表示部と同一基板上のＴＦＴで構成されていることを特徴とする請求項９に記載の半導体集積回路の設計方法。
【請求項１１】
各々所定の回路部品に対応する２以上のスタンダードセルを複合化して形成された複合セルを有し、
前記複合セル内に、前記回路部品間の所要の接続を行う、前記２以上のスタンダードセルの各々には含まれない付加的な配線が設けられていることを特徴とする半導体集積回路。
【請求項１２】
前記複合セルの前記付加的な配線が、前記２以上のスタンダードセルに含まれる配線とは異なる層に形成されていることを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記複合セルにおいて、前記２以上のスタンダードセルに含まれる配線の一部が削除されていることを特徴とする請求項１１に記載の半導体集積回路。
【請求項１４】
各々所定の回路部品に対応する２以上のスタンダードセルを複合化して形成された複合セルを有し、
前記２以上のスタンダードセルの各々が、通常の配線用の端子とは別のセル複合化用の端子を隣接するスタンダードセルに接する辺側に有し、前記複合セル内において前記２以上のスタンダードセルに含まれる前記回路部品が前記セル複合化用端子を用いて接続されていることを特徴とする半導体集積回路。
【請求項１５】
各々所定の回路部品に対応する２以上のスタンダードセルを複合化して形成された複合セルを有し、
前記複合セルにおいて、前記２以上のスタンダードセルの中のあるスタンダードセルのパターンの一部と別のスタンダードセルのパターンの一部とが重なっていることを特徴とする半導体集積回路。
【請求項１６】
前記複合セルの面積は、前記２以上のスタンダードセルの面積を合計した面積より小さいことを特徴とする請求項１１乃至請求項１５のいずれかに記載の半導体集積回路。
【請求項１７】
前記複合セルを複数個含むことを特徴とする請求項１１乃至請求項１６のいずれかに記載の半導体集積回路。
【請求項１８】
請求項１１乃至請求項１７のいずれかに記載の半導体集積回路を用いた電子機器。
【請求項１９】
前記半導体集積回路が、前記電子機器の表示部の機能回路をなすことを特徴とする請求項１８に記載の電子機器。
【請求項２０】
前記機能回路が、前記表示部と同一基板上のＴＦＴで構成されていることを特徴とする請求項１９に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその設計方法に関する。特にスタンダードセルを用いて自動配置配線を行う半導体集積回路及びその設計方法に関する。またそのような半導体集積回路を用いた電子機器に関する。
【背景技術】
【０００２】
従来、半導体集積回路の設計において、論理ゲートやフリップフロップ若しくはそれらの組み合わせなどの回路部品をスタンダードセル（単にセルということもある）として登録したセルライブラリを用意しておき、これらセルを所望の機能（仕様）を実現するように適宜配置及び接続することが知られている（特許文献１参照）。そのような従来の半導体集積回路の設計方法の一例を図１のフローチャートに示す。
【０００３】
図１に示されているように、まずステップ１でハードウェア記述言語（ＨＤＬ）によって半導体集積回路の機能設計または仕様記述を行った後、ステップ２で、ＨＤＬで記述された機能を実現するべくセルライブラリ２５０に格納されたセルの接続関係を規定するネットリスト２５４を生成する（この過程を論理合成という）。論理合成においてはセルライブラリ２５０に格納された各セルのタイミング情報２５１及び論理情報２５２を主として参照し、所望の機能が実現されるように、且つ、タイミング情報２５１から算出される遅延時間が所定の基準を満たすようにセルの選択及び接続がなされる。また、使用するセルライブラリ２５０を変えることで、同じ仕様の回路を様々な態様で実現することができる。次にステップ３では、ネットリスト２５４に基づいてセルの空間的配置及びセル間の配線がなされる。この処理は配置配線と呼ばれ、ここではセルライブラリ２５０に格納されたセルの入出力端子の位置などを示すレイアウト情報２５３を主として参照する。そうしてステップ４では、ステップ３で決定されたセルの配置及び配線を実現するべく半導体集積回路の製造工程で用いられるフォトマスクが形成される。尚、ステップ２の論理合成及びステップ３の配置配線はツールによって自動的に行うことができる（自動論理合成、自動配置配線）。
【０００４】
図２は、半導体集積回路の一部を例示する回路図である。良く知られているように、ネットリストでは、図２に示すような回路がセルの接続関係としてテキストで記述される。図２の回路は回路部品としてフリップフロップ１〜４、ＮＡＮＤゲート５〜８、ＮＯＲゲート９〜１１、及びインバータ１２、１３を含み、これら回路部品に対応するスタンダードセルがセルライブラリ２５０に登録されている。一つの回路部品に対して、高耐圧用や低消費電力用など複数のセルをセルライブラリ２５０に登録し、適宜選択して用いることもできる。尚、実際には、半導体集積回路は、数百万の回路部品（即ちセル）を含み得る。
【０００５】
図３は、図２の回路図に基づきスタンダードセルの自動配置配線を行った結果の例を示す模式的な平面図である。図３では、各セルの形状は同じ高さを有する長方形となっており、入出力端子（ノードとも言う）の位置も定められている。図３において、セル１０１〜１０４は図２におけるフリップフロップ１〜４に対応し、セル１０５〜１０８は図２におけるＮＡＮＤゲート５〜８に対応し、セル１０９〜１１１は図２におけるＮＯＲゲート９〜１１に対応し、セル１１２、１１３は図２におけるインバータ１２、１３に対応する。また、実際のスタンダードセルではトランジスタや抵抗等によって所定の論理機能等が実現されているが、図３ではわかりやすくするため回路記号を用いている。
【０００６】
このように自動配置配線を行った場合に、セルのノード間を接続する配線の引き回し量が多いと配線容量が増大する。配線容量の増大は、半導体集積回路の動作周波数の低下、消費電力の増大などにつながり得る。また配線引き回し量が多いと半導体集積回路のレイアウト面積が増大する。しかしながら、ツールによる自動配置配線によって最適な引き回しを実現するのは困難であり、マニュアルでの手直し作業が必要となり得るが、作業効率の点から、そのようなマニュアルでの最適化には限界がある。一般に回路規模が増大するにつれ無駄な引き回しも増大する傾向にあり、数百万若しくはそれ以上のセルを含む大規模な半導体集積回路を作成する場合には、マニュアル作業による十分な手直しは実質的に不可能である。
【０００７】
従来、半導体集積回路のレイアウト面積（またはチップ面積）を極力小さくするべく様々な提案がされているが（特許文献２〜７参照）、配線引き回し量の低減及びそのための処理の効率性（容易さ）などの点で十分とは言えない。
【特許文献１】特開平７−９４５８６号公報
【特許文献２】特開平６−８５０６４号公報
【特許文献３】特開平６−１８８３１２号公報
【特許文献４】特開平６−２０９０４４号公報
【特許文献５】特開平８−６３５１５号公報
【特許文献６】特開平１０−４１４１号公報
【特許文献７】特開２０００−３０７００７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明の第１の目的は、配線引き回しが少なく、レイアウト面積及び配線容量が小さい（従って、動作周波数が高く、消費電力が小さい）半導体集積回路を効率よく実現することが可能な半導体集積回路の設計方法を提供することである。
【０００９】
本発明の第２の目的は、配線引き回しが少なく、レイアウト面積及び配線容量が小さい半導体集積回路及びそのような半導体集積回路を備えた低価格、小型、低消費電力の電子機器を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明によると、半導体集積回路の設計方法であって、セルライブラリに登録されたスタンダードセル間の接続関係を半導体集積回路の仕様に基づいて規定する第１のネットリストを生成する論理合成過程と、論理合成過程において生成された第１のネットリストを解析して、所定の基準を満たすスタンダードセルの組み合わせを抽出し、抽出したスタンダードセルの組み合わせを複合化して新たなスタンダードセルとしてセルライブラリに登録するとともに、前記新たなスタンダードセルを用いて前記第１のネットリストを書き換えて、第２のネットリストを生成するセル複合化過程と、第２のネットリストに基づき自動配置配線を行う過程とを有することを特徴とする半導体集積回路の設計方法が提供される。
【００１１】
好適には、セル複合化過程は、第１のスタンダードセルの第１の出力端子が、第２〜第ｎ（ｎは２以上の自然数）のスタンダードセルの第１の入力端子のみに接続されているスタンダードセルの組み合わせを検索し、検索されたスタンダードセルの組み合わせのうち、所定数以上出現する組み合わせを複合化するスタンダードセルの組み合わせとして選択する過程を有する。例えばｎが２の場合、第１及び第２の２つのスタンダードセルが複合化されて新たなスタンダードセルとなる。
【００１２】
また好適には、複合化するスタンダードセルの組み合わせはクリティカルパスにあるスタンダードセルから選択される。
【００１３】
またセル複合化過程において、複合化するとスタンダードセルのレイアウト面積が所定の大きさより大きくなる場合は複合化をしないようにすることが好ましい。
【００１４】
更に、セルライブラリに登録された各スタンダードセルが通常の配線用の端子とは別のセル複合化用の端子を隣接するスタンダードセルに接する辺側に有し、セル複合化過程において、前記複合化されるスタンダードセルの前記複合化用の端子同士が接続されて前記新たなスタンダードセルが作成されるようにすると好適である。
【００１５】
セル複合化過程において、複合化されるスタンダードセルの端子間を接続する新たなスタンダードセル内に含まれる配線層を、通常のスタンダードセル間の接続に用いる配線層と別とすることも可能である。
【００１６】
本発明の別の側面によると、半導体集積回路の設計方法であって、セルライブラリに登録されたスタンダードセル間の接続関係を半導体集積回路の仕様に基づいて規定するネットリストを生成する論理合成過程と、論理合成過程において生成されたネットリストを解析して、所定の基準を満たすスタンダードセルの組み合わせを抽出する過程と、抽出したスタンダードセルの組み合わせに含まれるスタンダードセルが隣接するように、ネットリストに基づき自動配置配線を行う過程とを有することを特徴とする半導体集積回路の設計方法が提供される。
【００１７】
電子機器が表示部を有する場合、上記したような半導体集積回路の設計方法を、表示部の機能回路（例えば、ＣＰＵ、画像処理回路、メモリなど）をなす半導体集積回路に適用することができる。好適には、表示部の機能回路は、表示部と同一基板上の薄膜トランジスタ（ＴＦＴ）で構成される。
【００１８】
また本発明の更に別の側面に基づくと、各々所定の回路部品に対応する２以上のスタンダードセルを複合化して形成された複合セルを有し、複合セル内に、前記回路部品間の所要の接続を行う、２以上のスタンダードセルの各々には含まれない付加的な配線が設けられていることを特徴とする半導体集積回路が提供される。
【００１９】
複合セルの付加的な配線は、複合化される２以上のスタンダードセルに含まれる配線とは異なる層に形成することができる。或いは、複合セルにおいて、複合化される２以上のスタンダードセルに含まれる配線の一部を削除し、付加的な配線に干渉しないようにすることもできる。
【００２０】
本発明の更に別の側面に基づくと、各々所定の回路部品に対応する２以上のスタンダードセルを複合化して形成された複合セルを有し、２以上のスタンダードセルの各々が、通常の配線用の端子とは別のセル複合化用の端子を隣接するスタンダードセルに接する辺側に有し、複合セル内において２以上のスタンダードセルに含まれる回路部品が前記セル複合化用端子を用いて接続されていることを特徴とする半導体集積回路が提供される。
【００２１】
更に本発明に基づくと、各々所定の回路部品に対応する２以上のスタンダードセルを複合化して形成された複合セルを有し、複合セルにおいて、２以上のスタンダードセルの中のあるスタンダードセルのパターンの一部と別のスタンダードセルのパターンの一部とが重なっていることを特徴とする半導体集積回路が提供される。
【００２２】
好適には、複合セルの面積は、複合化される２以上のスタンダードセルの面積を合計した面積より小さく、また、複合セルは半導体集積回路中に複数個含まれる。
【００２３】
本発明の更に別の側面に基づくと、上記したような半導体集積回路を用いた電子機器が提供される。電子機器が表示部を有する場合、半導体集積回路が電子機器の表示部の機能回路をなすものとすることができる。また好適には、機能回路は表示部と同一基板上のＴＦＴで構成される。
【発明の効果】
【００２４】
本発明の半導体集積回路の設計方法によれば、第１のネットリストを生成した後、それを解析して、所定のスタンダードセルの組を複合化して新たなスタンダードセルとしてセルライブラリに登録し、この新たなスタンダードセルを用いて第１のネットリストを書き換えて第２のネットリストを生成してから自動配置配線を行う。このような、セル複合化によりネットリストに含まれるスタンダードセルの数を減らすことができるので、セル間を接続する配線を減らし、全体の配線容量を大幅に削減することが可能である。スタンダードセル数及び配線数を減らすことで、自動配置配線ツールに配線を行わせた時に無駄な引き回しが発生するのも減らすことができ、手直し作業を効率良く行い、設計時間を大幅に節減することができる。配線容量の低減によって半導体集積回路の消費電力を小さくし、動作周波数を高めて、より高性能な半導体集積回路を実現することができる。
【００２５】
セル複合化過程において、第１のスタンダードセルの第１の出力端子が、第２〜第ｎ（ｎは２以上の自然数）のスタンダードセルの第１の入力端子のみに接続されているスタンダードセルの組み合わせを検索し、検索されたスタンダードセルの組み合わせのうち、所定数以上出現する組み合わせを複合化するスタンダードセルの組み合わせとして選択するものとすると、複合化による配線引き回し量低減の効果が高いセルの組み合わせを効率的に抽出することができる。
【００２６】
また、複合化するスタンダードセルの組み合わせをクリティカルパスにあるスタンダードセルから選択すると、クリティカルパスにおける動作周波数を向上して、半導体集積回路の性能を効果的に向上することができる。
【００２７】
セル複合化過程において、複合化後のスタンダードセルのレイアウト面積が所定の大きさより大きい場合は複合化をしないものとすると、配置配線において過度に大きなセルを迂回して配線がなされ、逆に無駄な配線引き回しが増加するのを防止することができる。
【００２８】
セルライブラリに登録された各スタンダードセルが通常の配線用の端子とは別のセル複合化用の端子を隣接するスタンダードセルに接する辺側に有し、複合化されるスタンダードセルの複合化用端子同士を接続して新たなスタンダードセルを作成するようにすると、そのような複合化用端子同士の接続をレイアウトツールで自動的に行い、新たなスタンダードセルを容易に作成することができる。これにより、新たなスタンダードセルでは、従来セル外でなされていた配線をセル内でなすことができるので、配線引き回し量を大幅に低減し、配線容量及びレイアウト面積を小さくすることができる。
【００２９】
セル複合化過程において、複合化されるスタンダードセルの端子間を接続する新たなスタンダードセル内に含まれる配線層を、通常のスタンダードセル間の接続に用いる配線層と別とすると、各セルにセル複合化用の端子を設けることが困難な場合でも、複合化されるセルの端子を接続して新たなスタンダードセルを容易に作成することができる。これにより、新たなスタンダードセルでは、従来セル外でなされていた配線をセル内でなすことができるので、配線引き回し量を大幅に低減し、配線容量及びレイアウト面積を小さくすることができる。
【００３０】
本発明の別の側面に基づく半導体集積回路の設計方法によると、配置配線時に所定のスタンダードセルの組み合わせが隣接して配置されるようにすることにより、隣接されない場合と比べて、配線をより短くし、配線容量及びレイアウト面積を低減することができる。
【００３１】
半導体集積回路を有する電子機器において、上記したような半導体集積回路の設計方法に基づいて半導体集積回路を設計すると、半導体集積回路の配線引き回しを少なくし、配線容量及びレイアウト面積を低減できるので、低価格、小型、低消費電力、高性能（高動作周波数）の電子機器を提供することができる。特に電子機器が表示部を備え、半導体集積回路が電子機器の表示部の機能回路をなすものとすると、低価格、薄型、低消費電力、高精細の表示部を備えた電子機器を実現することができる。また、これら機能回路を表示部と同一基板上の薄膜トランジスタ（ＴＦＴ）で構成することで、低価格、薄型、低消費電力、高精細の表示部を有する電子機器を提供することがより一層容易になる。
【００３２】
また本発明に基づく半導体集積回路によると、２以上のスタンダードセルを複合化して形成された複合セル内に、回路部品間の所要の接続を行う、複合化される２以上のスタンダードセルの各々には含まれない付加的な配線を設けたことにより、従来セル外でなされていた配線をセル内でなすことができるので、配線引き回し量を大幅に低減し、配線容量及びレイアウト面積を小さくすることができる。
【００３３】
複合セルの付加的な配線を、複合化される２以上のスタンダードセルに含まれる配線とは異なる層に形成すると、付加的な配線が、複合化されるスタンダードセルに含まれる配線に干渉するのを防止することができる。或いは、複合化される２以上のスタンダードセルに含まれる配線の一部を削除することで、付加的な配線との干渉を防止することもできる。
【００３４】
また本発明に基づく別の半導体集積回路によると、複合セルにおいて、複合化される２以上のスタンダードセルに設けたセル複合化用端子を用いてこれらスタンダードセルに含まれる回路部品間を接続することにより、従来セル外でなされていた配線をセル内でなすことができるので、配線引き回し量を大幅に低減し、配線容量及びレイアウト面積を小さくすることができる。
【００３５】
本発明に基づく更に別の半導体集積回路によると、複合セルにおいて、複合化される２以上のスタンダードセルの中のあるスタンダードセルのパターンの一部と別のスタンダードセルのパターンの一部が重なるようにしたので、複合セルの面積を、複合化される２以上のスタンダードセルの面積を合計した面積より大幅に小さくすることができ、従って、半導体集積回路のレイアウト面積を大幅に縮小し得る。
【００３６】
上記したような複合セルを複数個用いることにより、半導体集積回路における配線引き回し量、配線容量及びレイアウト面積の低減といった効果が一層顕著になる。
【００３７】
上記のような半導体集積回路を電子機器に用いることで、低価格、小型、低消費電力、高性能（高動作周波数）の電子機器を提供することができる。特に電子機器が表示部を備え、半導体集積回路が電子機器の表示部の機能回路をなすものとすると、低価格、薄型、低消費電力、高精細の表示部を備えた電子機器を実現することができる。また、これら機能回路を表示部と同一基板上の薄膜トランジスタ（ＴＦＴ）で構成することで、低価格、薄型、低消費電力、高精細の表示部を有する電子機器を提供することがより一層容易になる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３９】
（実施の形態１）
図４は、本発明に基づく半導体集積回路の設計方法の第１の実施の形態を示すフローチャートである。尚、本明細書において、半導体集積回路とは半導体素子（ＭＯＳ型トランジスタなど）を含む回路素子で構成された集積回路であり、単結晶シリコン基板を用いたＩＣチップ（例えばＬＳＩチップやＶＬＳＩチップなど）上に形成することも、或いは、ガラスなどの絶縁基板上に形成された薄膜トランジスタからなるものとすることもできる。図示されているように、本実施の形態においても従来と同様に、ステップ１でハードウェア記述言語（ＨＤＬ）によって半導体集積回路の機能設計を行い、続いてステップ２でセルライブラリ２５０に登録されたスタンダードセルを用いて論理合成を行い、ネットリスト（第１のネットリスト）２５４を生成する。
【００４０】
本実施の形態によると、ステップ３の配置配線の前に、ステップ５において、ステップ２で生成したネットリスト２５４から、所定の条件を満たすセル（回路部品）の組み合わせを抽出し、抽出したセルの組み合わせを新たなスタンダードセル（複合セルと呼ぶ）としてセルライブラリ２５０に追加するセル複合化（または合成）を行う。このセル複合化過程では、複合セルを用いた複合セル版ネットリスト（第２のネットリスト）２６０及び複合セルのレイアウト情報２６１の生成も行う。
【００４１】
図５に、ステップ５のセル複合化過程をより詳細に示す。図示されているように、ステップ５１でステップ２の論理合成により生成された第１のネットリスト２５４を解析し、複合化するスタンダードセルの組み合わせを抽出する。これは、例えば、あるスタンダードセルの第１の出力端子が、別のスタンダードセルの第１の入力端子のみに接続されている組み合わせを検索し、検索されたセルの組み合わせのうち、所定数以上出現する（即ち出現頻度が高い）組み合わせを選択することにより行うことができる。より一般的には、第１のスタンダードセルの第１の出力端子が、第２〜第ｎ（ｎ≧２）のスタンダードセルの第１の入力端子のみに接続されている組み合わせを検索し、検索されたセルの組み合わせのうち、所定数以上出現する組み合わせを選択することにより複合化するセルの組み合わせを抽出することができる（ｎ＝２とすると、２つのみのスタンダードセルを含む組み合わせとなる）。また、上記したような複合化するセルの組み合わせの抽出を、半導体集積回路の性能（動作周波数）に大きな影響を与えるクリティカルパスを形成するスタンダードセルについて優先的に行うことも可能である。クリティカルパスを形成するスタンダードセルは、論理合成時に抽出することができるので、あらためて調べる必要は無い。尚、複合化するスタンダードセルの数は２に限らず、３以上のスタンダードセルを複合化することもできる。
【００４２】
ステップ５１のネットリスト解析では、抽出したスタンダードセルの組み合わせについて、それを構成するスタンダードセルの種類、各スタンダードセルにおける端子の接続状況、複合化後の端子情報などをネットリスト２５４から抽出する（複合セル情報２６２）。この際、複合化後のセルの面積を計算しそれが所定の値を超える場合は、複合化をキャンセルすることもできる。セルが大きくなりすぎると、自動配置配線時にそのセルを迂回して配線を引き回すことになり、無駄な配線が増えるためである。
【００４３】
ステップ５２では、得られた複合セル情報２６２とセルライブラリ２５０に予め格納されているスタンダードセルのレイアウト情報２５３とから、複合セルのレイアウト情報２６１を生成する。尚、複合化するセルの組み合わせが複数ある場合は、複数の複合セル情報２６２及び複合セルレイアウト情報２６１が生成される。
【００４４】
複合セル情報２６２及び複合セルレイアウト情報２６１はセルライブラリ２５０に格納され、それによって複合セルが新たなスタンダードセルとしてセルライブラリ２５０に登録されることとなる。
【００４５】
ステップ５３では、複合セル情報２６２を参照して、ネットリスト２５４中の対応するスタンダードセルの組み合わせを複合セルで置換し、複合セル版ネットリスト（第２のネットリスト）２６０を生成する。
【００４６】
上記したようなステップ５１におけるネットリスト解析は、基本的に字句解析であり、計算機によって自動的に行うことができる。また、ステップ５２における複合セルのレイアウト情報２６１の生成も一般的なレイアウトツールを用いて自動的に行うことができる。ステップ５３の複合セル版ネットリスト２６０の生成も、基本的に文字列置換操作であり、計算機による自動化が容易である。このように、セル複合化における各処理は、全て計算機上で非常に効率的に行うことができ、設計時間をほとんど増大させない。
【００４７】
再度図４を参照すると、ステップ３では、セルライブラリ２５０に含まれるレイアウト情報２５３と、ステップ５で生成された複合セルのレイアウト情報２６１とを参照して自動配置配線を行う。ステップ４では、従来と同様に、ステップ３で決定されたセルの配置及び配線を実現するべく半導体集積回路の製造工程で用いられるフォトマスクを形成する。尚、ステップ５のセル複合化過程は複数回繰り返し行うことが可能であり、その際、既に生成された複合セルを別のスタンダードセルと更に複合化してもよい。
【００４８】
このような本発明の第１の実施の形態に基づく半導体集積回路の設計方法を図２に示した回路に適用した場合について以下に説明する。図２を見ると、フリップフロップ１の出力端子はＮＡＮＤゲート５の入力端子に接続されているが、このような組み合わせは、フリップフロップ２とＮＡＮＤゲート６の組み合わせ及びフリップフロップ３とＮＡＮＤゲート８の組み合わせと同じであることがわかる（即ち、同じセルの組み合わせが３回出現する）。そこで、このようなフリップフロップとＮＡＮＤゲートに対応するセルの組み合わせを複合化するセルの組み合わせとして抽出して、新たなスタンダードセルとしてセルライブラリ２５０に登録する（ステップ５１、５２）。また、新たなスタンダードセルでネットリスト２５４を書き換えて複合セル版ネットリスト２６０を生成する（ステップ５３）。
【００４９】
図６は、上記したようにフリップフロップとＮＡＮＤゲートの組み合わせを複合セルで置き換えた複合セル版ネットリスト２６０に基づいて自動配置配線をした結果得られるセルレイアウトを例示する模式的な平面図である。本図において、図３と同じセルには同じ符号を付した。図６に示したセルレイアウトでは、図３におけるフリップフロップ１０１とＮＡＮＤゲート１０５の組み合わせが複合セル２０１によって置換され、フリップフロップ１０２とＮＡＮＤゲート１０６の組み合わせが複合セル２０２によって置換され、フリップフロップ１０３とＮＡＮＤゲート１０８の組み合わせが複合セル２０３で置換されている。
【００５０】
図７（Ａ）〜（Ｄ）は、上記したようなセル複合化に適したスタンダードセルの好適実施例を示す模式図である。図７（Ａ）に示すフリップフロップセル１０１Ａには、上下の対向する辺に設けられた通常のセル間配線用の端子に加えて、セル複合化時に隣接するセルと接続するための入出力端子が、隣接するセルに接する左右の辺に近接して設けられている（この実施例では、左辺側に入力端子が設けられ、右辺側に出力端子が設けられているが、逆でもよい）。同様に、図７（Ｂ）に示すＮＡＮＤゲートセル１０５Ａ、図７（Ｃ）に示すＮＯＲゲートセル１０９Ａ、図７（Ｄ）に示すインバータセル１１２Ａも、上下の対向する辺に設けられた通常のセル間配線用の入出力端子に加えて、左辺側に入力端子が、右辺側に出力端子が設けられている。このように各セルがセル複合化に用いられる入出力端子を左右の決まった側に備えることにより、例えば図７（Ｅ）に点線で示すように、複合セルレイアウト情報作成時（即ち複合セル作成時）に、レイアウトツールは複合化されるセルのうち一方の入力端子を他方の出力端子に自動的に接続することができるので、レイアウトツールによる自動化が容易になる。
【００５１】
また複合セルレイアウト情報作成時に、複合化されるスタンダードセルの端子間を接続する新たなスタンダードセル内に含まれる配線層は、通常のスタンダードセル間の接続に用いるスタンダードセル外の配線層と別にすることが好ましい。それにより、図７（Ａ）〜（Ｄ）に示したようなセル複合化用の端子を各セルに設けるのが困難な場合でも、セルの複合化を容易に行うことができる。これにより、例えば、複合セル２０１、２０２、２０３では、フリップフロップとＮＡＮＤゲートの接続がセル内部で行われ、外部に配線を設けなくてよい。従って、配線引き回し量を大幅に減らして、配線容量を低減するとともに集積回路のレイアウト面積を小さくすることができる。また、各複合セル２０１、２０２、２０３のレイアウト面積は、複合化前のフリップフロップセル（例えば図３のセル１０１）とＮＡＮＤゲートセル（例えば図３のセル１０５）とを合わせた面積より小さくできるため、半導体集積回路全体のレイアウト面積を小さくすることが可能である。上記したようにセル複合化における処理は、全て計算機上で非常に効率的に行うことができ、設計時間をほとんど増大させない。また複合セル２０１、２０２、２０３を用いることでネットリスト２６０に含まれるスタンダードセルの数が少なくなり、セル間引き回し配線数が低減されるので、ツールによる自動配置配線時に無駄な引き回しが発生するのを減らすことができ、手直しによる配線容量削減も容易になるので、設計効率が大幅に改善される。このように、本発明によれば、配線引き回しが少なく、レイアウト面積及び配線容量が小さい（従って、動作周波数が高く、消費電力が小さい）半導体集積回路を効率よく実現することができる。
【００５２】
本発明に基づく複合セルについて、図８（Ａ）に示すＮＡＮＤゲートとインバータの組み合わせを例としてより詳細に説明する。図８（Ｂ）は、図８（Ａ）のＮＡＮＤゲートとインバータの接続を具現する回路の一例を示す回路図である。図示されているように、ＮＡＮＤゲートは、直列接続された２つのＮ型トランジスタ（ＭＯＳＦＥＴ）Ｔｒ１、Ｔｒ２と、並列接続された２つのＰ型トランジスタ（ＭＯＳＦＥＴ）Ｔｒ３、Ｔｒ４とを有している。第１の入力端子ＩＮ１はＮ型トランジスタＴｒ１及びＰ型トランジスタＴｒ３のゲートＧ１、Ｇ３に接続され、第２の入力端子ＩＮ２はＮ型トランジスタＴｒ２及びＰ型トランジスタＴｒ４のゲートＧ２、Ｇ４に接続されている。また、Ｐ型トランジスタＴｒ３、Ｔｒ４のソースは共にハイレベル電源電位ＶＤＤに接続され、ドレインは共にＮ型トランジスタＴｒ２のドレインに接続されるとともに出力端子ＯＵＴＮＡＮＤに接続されている。出力端子ＯＵＴＮＡＮＤはインバータの入力端子ＩＮＩＮＶに接続される。更に、Ｎ型トランジスタＴｒ２のソースはＮ型トランジスタＴｒ１のドレインに接続され、Ｎ型トランジスタＴｒ１のソースはローレベル電源電位としてのグランド電位ＧＮＤに接続されている。このようなＮＡＮＤゲート回路は本分野ではよく知られている。
【００５３】
インバータは直列接続されたＮ型トランジスタＴｒ５とＰ型トランジスタＴｒ６を有し、Ｎ型トランジスタＴｒ５のソースはグランド電位ＧＮＤに、Ｐ型トランジスタＴｒ６のソースはハイレベル電源電位ＶＤＤに接続されている。入力端子ＩＮＩＮＶは、これらトランジスタＴｒ５、Ｔｒ６のゲートＧ５、Ｇ６に接続されている。また、出力端子ＯＵＴは、これらトランジスタＴｒ５、Ｔｒ６の間のノード（ドレイン）に接続されている。このようなインバータ回路は本分野ではよく知られている。
【００５４】
図８（Ｂ）に示したＮＡＮＤゲート回路は、例えば図９（Ａ）に示すスタンダードセル２７０Ａや図９（Ｂ）に示すスタンダードセル２７０Ｂとして具現することができる。
【００５５】
図９（Ａ）のスタンダードセル２７０Ａは、上辺側にグランド電位ＧＮＤが供給される金属配線２７５が設けられ、下辺側にハイレベル電源電位ＶＤＤが供給される金属配線２７６が設けられている。また、図における上側に直列接続されたＮ型トランジスタＴｒ１、Ｔｒ２が形成され、下側に並列接続されたＰ型トランジスタＴｒ３、Ｔｒ４が形成されるように不純物がドープされている。上記したように第１の入力端子ＩＮ１がＮ型トランジスタＴｒ１及びＰ型トランジスタＴｒ３のゲートＧ１、Ｇ３に接続され、第２の入力端子ＩＮ２がＮ型トランジスタＴｒ２及びＰ型トランジスタＴｒ４のゲートＧ２、Ｇ４に接続されている。なお、第１及び第２の入力端子ＩＮ１、ＩＮ２はセル２７０Ａの上下両辺側に引き出されているが、片方側だけに引き出すこともできる。またこのスタンダードセル２７０Ａは、Ｎ型トランジスタＴｒ１のソースをグランド電位ＧＮＤに接続する金属配線２７１と、Ｐ型トランジスタＴｒ３、Ｔｒ４のソースをハイレベル電源電位ＶＤＤに接続するための金属配線２７２、２７３と、Ｎ型トランジスタＴｒ２のドレインとＰ型トランジスタＴｒ３、Ｔｒ４のドレインを接続する金属配線２７４とを有する。尚、出力端子ＯＵＴＮＡＮＤは見やすくするため図示を省略したが、金属配線２７４に接続されることを理解されたい。
【００５６】
図９（Ｂ）のスタンダードセル２７０Ｂは、図９（Ａ）のスタンダードセル２７０Ａと対称なパターンを有する。
【００５７】
図８（Ｂ）に示したインバータ回路は、例えば図９（Ｃ）に示すようなスタンダードセル２８０として具現することができる。このスタンダードセル２８０は、上辺側にグランド電位ＧＮＤが供給される金属配線２８５が設けられ、下辺側にハイレベル電源電位ＶＤＤが供給される金属配線２８６が設けられている。また、図における上側にＮ型トランジスタＴｒ５が形成され、下側にＰ型トランジスタＴｒ６が形成されるように不純物がドープされている。上記したように入力端子ＩＮＩＮＶがＮ型トランジスタＴｒ５及びＰ型トランジスタＴｒ６のゲートＧ５、Ｇ６に接続されている。またこのスタンダードセル２８０は、Ｎ型トランジスタＴｒ５のソースをグランド電位ＧＮＤに接続する金属配線２８１と、Ｐ型トランジスタＴｒ６のソースをハイレベル電源電位ＶＤＤに接続するための金属配線２８２と、Ｎ型トランジスタＴｒ５のドレインとＰ型トランジスタＴｒ６のドレインを接続する金属配線２８３とを有する。尚、出力端子ＯＵＴは見やすくするため図示を省略したが、金属配線２８３に接続されることを理解されたい。
【００５８】
図１０（Ａ）は、図８（Ｂ）に示した回路構成を有するスタンダードセルを実現するべく、図９（Ａ）に示したＮＡＮＤゲート用スタンダードセル２７０Ａと、図９（Ｃ）に示したインバータ用スタンダードセル２８０を複合化して得られる複合セル２９０Ａを示している。図１０（Ａ）において、図９（Ａ）及び図９（Ｃ）に示したのと対応する部分には同じ符号を付して詳しい説明を省略する。図１０（Ａ）において点線で示すように、この複合セル２９０Ａは、ＮＡＮＤゲート用スタンダードセル２７０Ａの出力信号が現れる配線２７４とインバータ用スタンダードセル２８０の入力端子ＩＮＩＮＶとを接続するための付加的な配線２９１を有している。このような付加的な配線２９１を元のスタンダードセル２７０Ａ、２８０に含まれる金属配線と同じ層に生成する場合、付加的な配線２９１に干渉しないように、元のスタンダードセル２７０Ａ、２８０に含まれる金属配線（この場合、スタンダードセル２８０の配線２８１）の一部を削除することができる。付加的な配線２９１を別の層に設け、コンタクトホール（図示せず）を介してセル２７０Ａの配線２７４とセル２８０の入力端子ＩＮＩＮＶとに接続することもできる。このように２つの論理ゲート（回路部品）間の接続が内部の配線２９１によって実現され、外部の配線を要しないことから、半導体集積回路の形成にこの複合セル２９０Ａを用いることで、半導体集積回路全体の配線を短くして配線容量の低減及び動作速度（周波数）の向上を図ることができる。
【００５９】
また、この複合セル２９０Ａでは、隣接するＮＡＮＤゲート用の配線２７４とインバータ用の配線２８１との間の距離ｗが、複合化前のＮＡＮＤゲート用スタンダードセル２７０Ａにおける配線２７４から側縁までの距離ｘと、複合化前のインバータ用スタンダードセル２８０における配線２８１から側縁までの距離ｙとを加えたものより小さく、従って、複合セル２９０Ａの面積は、複合化前のスタンダードセル２７０Ａ、２８０を合わせた面積より小さくなっている。従って、複合セル２９０Ａを用いることで、半導体集積回路全体のレイアウト面積を低減することができる。
【００６０】
図１０（Ｂ）は、図８（Ｂ）に示した回路構成を有するスタンダードセルを実現するべく、図９（Ｂ）に示したＮＡＮＤゲート用スタンダードセル２７０Ｂと、図９（Ｃ）に示したインバータ用スタンダードセル２８０を複合化して得られる複合セル２９０Ｂを示している。図１０（Ｂ）において、図９（Ｂ）及び図９（Ｃ）に示したのと対応する部分には同じ符号を付して詳しい説明を省略する。この複合セル２９０Ｂでは、ＮＡＮＤゲート用スタンダードセル２７０Ｂのパターンの一部と、インバータ用スタンダードセル２８０のパターンの一部が重なっている。詳述すると、スタンダードセル２７０Ｂ内の金属配線２７１、２７２と、スタンダードセル２８０内の金属配線２８１、２８２がそれぞれ重なっており、それによって、セル面積が大きく低減されている。また、この実施例では、ＮＡＮＤゲートの配線２７４（即ち、ＮＡＮＤゲートの出力）とインバータの入力端子ＩＮＩＮＶとは、複合化される元のスタンダードセル２７０Ｂ、２８０には含まれていない付加的な配線２９２によって複合セル２７０Ｂ内部で接続され、外部の配線が不要となっている。
【００６１】
（実施の形態２）
図１１は、本発明に基づく半導体集積回路の設計方法の第２の実施の形態を示すフローチャートである。この実施の形態でも従来と同様に、ステップ１でハードウェア記述言語（ＨＤＬ）によって半導体集積回路の機能設計を行い、続いてステップ２でセルライブラリ２５０に登録されたスタンダードセルを用いて論理合成を行い、ネットリスト２５４を生成する。
【００６２】
本実施の形態に基づく半導体集積回路の設計方法は、ステップ３の配置配線の前に、配置配線において必ず隣接させるセルの組み合わせを抽出する過程（ステップ６）を有する。配置配線において隣接させるセルの組み合わせの抽出方法は、図４に示した実施の形態において複合化するセルの組み合わせを抽出するのと同様とすることができる。
【００６３】
ステップ３では、セルライブラリ２５０に登録されたセルのレイアウト情報２５３を参照しつつ、ステップ６で抽出したセルの組み合わせが隣接するようにセルの自動配置配線を行う。そうして、ステップ４ではステップ３で決定されたセルの配置及び配線を実現するべく半導体集積回路の製造工程で用いられるフォトマスクを形成する。
【００６４】
図１２は、図１１に示した半導体集積回路の設計方法を図２に示した回路に適用して得られるセルレイアウトを例示する模式図である。ここで、フリップフロップセル１０１、１０２、１０３はそれぞれＮＡＮＤゲートセル１０５、１０６、１０８に隣接して配置されている。フリップフロップセル１０１、１０２、１０３とＮＡＮＤゲートセル１０５、１０６、１０８とを複合化した場合（図６）と異なり、これらセル間の接続は外部の配線によってなされるが、図３に示したように隣接されない場合と比べて、配線をより短くし、配線容量及びレイアウト面積を低減することができる。
【実施例】
【００６５】
本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１３（Ａ）〜図１３（Ｈ）に示す。
【００６６】
図１３（Ａ）はデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体３０１、支持台３０２、表示部３０３、スピーカー部３０４、ビデオ入力端子３０５等を含む。このようなディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用など任意の情報表示用表示装置として用いることができる。本発明の半導体集積回路及びその設計方法は、これらのディスプレイに含まれる様々な機能回路を実現するのに用いることができる。それにより、機能回路の配線容量及びレイアウト面積を低減して、高周波数で動作可能な低消費電力の機能回路を提供することができ、また、そのような機能回路を効率的に設計することができる。このような本発明を適用可能な機能回路としては、例えば、ＣＰＵ（中央演算処理装置）、画像処理回路、音声処理回路、メモリなどが挙げられる。尚、本発明に基づく半導体集積回路は、ＩＣ（integrated circuit）チップ（例えば、ＬＳＩ（large scale integration）チップ、ＶＬＳＩ（very large scale integration）チップなど）上に形成されていてもよいし、または、ガラスなどの絶縁基板上の薄膜トランジスタ（ＴＦＴ）で構成することもできる。様々な機能回路を具現する半導体集積回路を表示部３０３と同一の基板上の薄膜トランジスタで構成することで、低価格、薄型、低消費電力、高精細の表示部を有するディスプレイを提供することができる。
【００６７】
図１３（Ｂ）はデジタルカメラであり、本体３１１、表示部３１２、受像部３１３、操作キー３１４、外部接続ポート３１５、シャッター３１６等を有する。本発明の半導体集積回路及びその設計方法は、このようなデジタルカメラに含まれる様々な機能回路を実現するのに用いることができる。それにより、機能回路の配線容量及びレイアウト面積を低減して、高周波数で動作可能な低消費電力の機能回路を提供することができ、また、そのような機能回路を効率的に設計することができる。このような本発明を適用可能な機能回路としては、例えば、ＣＰＵ、画像処理回路、音声処理回路、メモリなどが挙げられる。尚、本発明に基づく半導体集積回路は、ＩＣチップ（例えば、ＬＳＩチップ、ＶＬＳＩチップなど）上に形成されていてもよいし、または、ガラスなどの絶縁基板上の薄膜トランジスタ（ＴＦＴ）で構成することもできる。様々な機能回路を具現する半導体集積回路を表示部３１２と同一の基板上の薄膜トランジスタで構成することで、低価格、薄型、低消費電力、高精細の表示部を有するデジタルカメラを提供することができる。
【００６８】
図１３（Ｃ）はコンピュータであり、本体３２１、筐体３２２、表示部３２３、キーボード３２４、外部接続ポート３２５、ポインティングマウス３２６等を有する。なおコンピュータには、中央演算装置（ＣＰＵ）、記録媒体等が一体化された所謂ノート型コンピュータ、別体化された所謂デスクトップ型コンピュータが含まれる。本発明の半導体集積回路及びその設計方法は、このようなコンピュータに含まれる様々な機能回路を実現するのに用いることができる。それにより、機能回路の配線容量及びレイアウト面積を低減して、高周波数で動作可能な低消費電力の機能回路を提供することができ、また、そのような機能回路を効率的に設計することができる。このような本発明を適用可能な機能回路としては、例えば、ＣＰＵ、画像処理回路、音声処理回路、メモリなどが挙げられる。尚、本発明に基づく半導体集積回路は、ＩＣチップ（例えば、ＬＳＩチップ、ＶＬＳＩチップなど）上に形成されていてもよいし、または、ガラスなどの絶縁基板上の薄膜トランジスタ（ＴＦＴ）で構成することもできる。様々な機能回路を具現する半導体集積回路を表示部３２３と同一の基板上の薄膜トランジスタで構成することで、低価格、薄型、低消費電力、高精細の表示部を有するコンピュータを提供することができる。
【００６９】
図１３（Ｄ）はモバイルコンピュータであり、本体３３１、表示部３３２、スイッチ３３３、操作キー３３４、赤外線ポート３３５等を有する。本発明の半導体集積回路及びその設計方法は、このようなモバイルコンピュータに含まれる様々な機能回路を実現するのに用いることができる。それにより、機能回路の配線容量及びレイアウト面積を低減して、高周波数で動作可能な低消費電力の機能回路を提供することができ、また、そのような機能回路を効率的に設計することができる。このような本発明を適用可能な機能回路としては、例えば、ＣＰＵ、画像処理回路、音声処理回路、メモリなどが挙げられる。尚、本発明に基づく半導体集積回路は、ＩＣチップ（例えば、ＬＳＩチップ、ＶＬＳＩチップなど）上に形成されていてもよいし、または、ガラスなどの絶縁基板上の薄膜トランジスタ（ＴＦＴ）で構成することもできる。様々な機能回路を具現する半導体集積回路を表示部３３２と同一の基板上の薄膜トランジスタで構成することで、低価格、薄型、低消費電力、高精細の表示部を有するモバイルコンピュータを提供することができる。
【００７０】
図１３（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４１、筐体３４２、第１表示部３４３、第２表示部３４４、記録媒体（ＤＶＤ等）読み込み部３４５、操作キー３４６、スピーカー部３４７等を有する。第１表示部３４３は主として画像情報を表示し、第２表示部３４４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体集積回路及びその設計方法は、このような画像再生装置に含まれる様々な機能回路を実現するのに用いることができる。それにより、機能回路の配線容量及びレイアウト面積を低減して、高周波数で動作可能な低消費電力の機能回路を提供することができ、また、そのような機能回路を効率的に設計することができる。このような本発明を適用可能な機能回路としては、例えば、ＣＰＵ、画像処理回路、音声処理回路、メモリなどが挙げられる。尚、本発明に基づく半導体集積回路は、ＩＣチップ（例えば、ＬＳＩチップ、ＶＬＳＩチップなど）上に形成されていてもよいし、または、ガラスなどの絶縁基板上の薄膜トランジスタ（ＴＦＴ）で構成することもできる。様々な機能回路を具現する半導体集積回路を第１表示部３４３若しくは第２表示部３４４と同一の基板上の薄膜トランジスタで構成することで、低価格、薄型、低消費電力、高精細の表示部を有する画像再生装置を提供することができる。
【００７１】
図１３（Ｆ）はゴーグル型ディスプレイであり、本体３５１、表示部３５２、アーム部３５３を有する。本発明の半導体集積回路及びその設計方法は、このようなゴーグル型ディスプレイに含まれる様々な機能回路を実現するのに用いることができる。それにより、機能回路の配線容量及びレイアウト面積を低減して、高周波数で動作可能な低消費電力の機能回路を提供することができ、また、そのような機能回路を効率的に設計することができる。このような本発明を適用可能な機能回路としては、例えば、ＣＰＵ、画像処理回路、音声処理回路、メモリなどが挙げられる。尚、本発明に基づく半導体集積回路は、ＩＣチップ（例えば、ＬＳＩチップ、ＶＬＳＩチップなど）上に形成されていてもよいし、または、ガラスなどの絶縁基板上の薄膜トランジスタ（ＴＦＴ）で構成することもできる。様々な機能回路を具現する半導体集積回路を表示部３５２と同一の基板上の薄膜トランジスタで構成することで、低価格、薄型、低消費電力、高精細の表示部を有するゴーグル型ディスプレイを提供することができる。
【００７２】
図１３（Ｇ）はビデオカメラであり、本体３６１、表示部３６２、筐体３６３、外部接続ポート３６４、リモコン受信部３６５、受像部３６６、バッテリー３６７、音声入力部３６８、操作キー３６９等を有する。本発明の半導体集積回路及びその設計方法は、このようなビデオカメラに含まれる様々な機能回路を実現するのに用いることができる。それにより、機能回路の配線容量及びレイアウト面積を低減して、高周波数で動作可能な低消費電力の機能回路を提供することができ、また、そのような機能回路を効率的に設計することができる。このような本発明を適用可能な機能回路としては、例えば、ＣＰＵ、画像処理回路、音声処理回路、メモリなどが挙げられる。尚、本発明に基づく半導体集積回路は、ＩＣチップ（例えば、ＬＳＩチップ、ＶＬＳＩチップなど）上に形成されていてもよいし、または、ガラスなどの絶縁基板上の薄膜トランジスタ（ＴＦＴ）で構成することもできる。様々な機能回路を具現する半導体集積回路を表示部３６２と同一の基板上の薄膜トランジスタで構成することで、低価格、薄型、低消費電力、高精細の表示部を有するビデオカメラを提供することができる。
【００７３】
図１３（Ｈ）は携帯電話機であり、本体３７１、筐体３７２、表示部３７３、音声入力部３７４、音声出力部３７５、操作キー３７６、外部接続ポート３７７、アンテナ３７８等を有する。本発明の半導体集積回路及びその設計方法は、このような携帯電話機に含まれる様々な機能回路を実現するのに用いることができる。それにより、機能回路の配線容量及びレイアウト面積を低減して、高周波数で動作可能な低消費電力の機能回路を提供することができ、また、そのような機能回路を効率的に設計することができる。このような本発明を適用可能な機能回路としては、例えば、ＣＰＵ、画像処理回路、音声処理回路、メモリなどが挙げられる。尚、本発明に基づく半導体集積回路は、ＩＣチップ（例えば、ＬＳＩチップ、ＶＬＳＩチップなど）上に形成されていてもよいし、または、ガラスなどの絶縁基板上の薄膜トランジスタ（ＴＦＴ）で構成することもできる。様々な機能回路を具現する半導体集積回路を表示部３７３と同一の基板上の薄膜トランジスタで構成することで、低価格、薄型、低消費電力、高精細の表示部を有する携帯電話機を提供することができる。
【００７４】
尚、上記したような電子機器の表示部は、例えば各画素にＬＥＤや有機ＥＬなどの発光素子を用いた自発光型とすることも、或いは、液晶ディスプレイのようにバックライトなど別の光源を用いたものとすることもできるが、自発光型の場合、バックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
【００７５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示したり、ＴＶ受像器として用いられたりすることが多くなり、特に動画情報を表示する機会が増してきている。表示部が自発光型の場合、有機ＥＬ等の発光材料の応答速度は液晶に比べて非常に速いため、そのような動画表示に好適である。また、時間分割駆動を行う上でも好ましい。将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【００７６】
自発光型の表示部では発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部を自発光型とする場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【００７７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【図面の簡単な説明】
【００７８】
【図１】従来の半導体集積回路の設計方法の一例を示すフローチャート。
【図２】半導体集積回路の一部を例示する回路図。
【図３】図２の回路図に基づきスタンダードセルを用いて自動配置配線を行った結果を示す模式的な平面図。
【図４】本発明に基づく半導体集積回路の設計方法の第１の好適な実施の形態を示すフローチャート。
【図５】図４のセル複合化過程をより詳しく示すフローチャート。
【図６】図３及び図４に示した半導体集積回路の設計方法を図２の回路図に適用して得られるセルレイアウトを例示する模式的な平面図。
【図７】複合化に適したスタンダードセルの好適実施例を示す模式図。
【図８】図８（Ａ）はＮＡＮＤゲートとインバータの接続を示す模式図であり、図８（Ｂ）はＮＡＮＤゲート及びインバータを実現する回路の一例を示す回路図である。
【図９】図９（Ａ）及び（Ｂ）はＮＡＮＤゲート用スタンダードセルの例を示す模式的な平面図であり、図９（Ｃ）はインバータ用スタンダードセルの例を示す模式的な平面図である。
【図１０】図１０（Ａ）及び（Ｂ）は、図８に示したＮＡＮＤゲートとインバータの組み合わせに対応する複合セルの例を示す模式的な平面図である。
【図１１】本発明に基づく半導体集積回路の設計方法の第２の実施の形態を示すフローチャート。
【図１２】図１１に示した半導体集積回路の設計方法を図２に示した回路に適用して得られるセルレイアウトを例示する模式図。
【図１３】本発明が適用される電子機器を示す斜視図。
【符号の説明】
【００７９】
１〜４  フリップフロップ
５〜８  ＮＡＮＤゲート
９〜１１  ＮＯＲゲート
１２、１３  インバータ
１０１〜１０４  フリップフロップセル
１０５〜１０８  ＮＡＮＤゲートセル
１０９〜１１１  ＮＯＲゲートセル
１１２、１１３  インバータセル
１０１Ａ  フリップフロップセル
１０５Ａ  ＮＡＮＤゲートセル
１０９Ａ  ＮＯＲゲートセル
１１２Ａ  インバータセル
２０１、２０２、２０３  複合セル
２５０  セルライブラリ
２５１  タイミング情報
２５２  論理情報
２５３  レイアウト情報
２５４  ネットリスト
２６０  複合セル版ネットリスト
２６１  複合セルレイアウト情報
２６２  複合セル情報
２７０Ａ、２７０Ｂ  スタンダードセル
２７１〜２７６  金属配線
２８０  スタンダードセル
２８１〜２８３  金属配線
２８５、２８６  金属配線
２９０Ａ  複合セル
２９１、２９２  付加的な配線
ＩＮ１、ＩＮ２  ＮＡＮＤゲートの入力端子
ＯＵＴＮＡＮＤ  ＮＡＮＤゲートの出力端子
ＶＤＤ  ハイレベル電源電位
ＧＮＤ  グランド電位
ＩＮＩＮＶ  インバータの入力端子
ＯＵＴ  インバータの出力端子
Ｔｒ１〜Ｔｒ６  トランジスタ
Ｇ１〜Ｇ６  ゲート
【図１】
2006139765.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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