(57)【要約】【課題】ＰＭＯＳＦＥＴにおいて、ショートチャネル効果を抑制でき、より短いゲート長での動作を確保できる半導体装置及びその製造方法を提供することである。【解決手段】半導体基板に形成されたｎウエル領域とｎウェル領域上に形成されたゲート電極と、ゲート電極の両端部のｎウェルの表面層に形成された一対のボロン含有拡散領域と、ボロン含有拡散領域と同等もしくはより深く、かつ、ゲート電極下においてボロン含有拡散領域と同等もしくはより広い、フッ素、窒素、または炭素からなる群から選択される少なくともいずれかの一の拡散抑制元素を拡散した拡散抑制元素拡散領域と、ボロン含有拡散領域より深く、かつ、横方向端部がボロン含有拡散領域の横方向端部よりゲート電極端から離れた位置にあるｐ型の不純物拡散領域とを有する半導体装置である。【選択図】  図１
2006059843.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎウエル領域と
前記ｎウェル領域上に形成されたゲート電極と、
前記ゲート電極の両端部の前記ｎウェルの表面層に形成されたボロン拡散領域と、
前記ボロン拡散領域より少なくとも前記ゲート電極下の横方向において前記ボロン拡散領域を包含する、フッ素、窒素、及び炭素からなる群から選択される少なくともいずれか一の拡散抑制元素が拡散された拡散抑制元素拡散領域と、
前記ボロン拡散領域より深く、かつ、横方向端部が前記ボロン拡散領域の横方向端部より前記ゲート電極端から離れた位置にある、ｐ型不純物拡散領域とを有する半導体装置。
【請求項２】
半導体基板の基板表面層にｎウェル領域を形成する工程と、
前記ｎウェル領域上にゲート酸化膜及びゲート電極を形成する工程と、
前記ｎウェル領域の表面層に、フッ素、窒素、及び炭素からなる群から選択される少なくともいずれか一の拡散抑制元素をイオン注入し、拡散抑制元素イオン注入領域を形成する工程と、
前記拡散抑制元素イオン注入領域をアニールし、拡散抑制元素拡散領域を形成する工程と、
前記拡散抑制元素イオン注入領域形成後、前記ｎウェル領域の表面層に、ボロンまたはボロン化合物をイオン注入し、前記拡散抑制元素拡散領域内に包含されるボロンイオン注入領域を形成する工程と、
前記ボロンイオン注入領域をアニールする工程と
前記ゲート電極の側面に絶縁膜でサイドウォールを形成する工程と、
前記ゲート電極と前記サイドウォールを注入マスクとして用いて、ｐ型不純物イオンを注入し、前記ボロンイオン注入領域より深いｐ型不純物イオン注入領域を形成する工程と
前記ｐ型不純物イオン注入領域をアニールする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート酸化膜及び前記ゲート電極を形成する工程は、前記拡散抑制元素イオン注入領域を形成する工程より前に行われ、
前記拡散抑制元素イオン注入領域形成のためのイオン注入は、前記ゲート電極を注入マスクとして使用し、基板面垂線に対し斜め方向からイオン注入することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
さらに、前記拡散抑制元素イオン注入領域を形成後、前記ボロンイオン注入領域を形成する工程前に、前記ゲート電極側面に前記サイドウォールより薄い絶縁膜側壁を形成する工程を有し、
前記ボロンまたはボロン化合物のイオン注入は、前記ゲート電極及び前記絶縁膜側壁を注入マスクとして使用することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールを形成する工程、前記ｐ型不純物イオン注入領域を形成する工程及び
前記ｐ型不純物イオン注入領域をアニールする工程を、
前記ボロンイオン注入領域を形成する工程より前に行うことを特徴とする請求項２〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に係り、特に、ショートチャネル抑制効果の高いソース/ドレイン領域の構造、及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ技術では、集積化と素子動作の高速化に伴い、ゲート長の短距離化、ソース／ドレイン領域の接合深さのシャロー化が進められている。
【０００３】
従来、ＭＯＳトランジスタの製造工程におけるソース/ドレイン領域の形成のためには次のようなプロセスが使用されている。すなわち、ゲート電極を形成した後、このゲート電極パターンをマスクとして、不純物イオンの注入を行い、ソース/ドレイン領域のエクステンション部分に相当する浅い不純物イオン注入領域を形成し、アニール処理を行う。次に、ゲート電極の側壁に酸化膜でサイドウォールを形成し、このサイドウォール及びゲート電極をマスクとして、２度目の不純物イオン注入を行い、深い不純物イオン注入領域を形成する。さらに、２回のイオン注入工程で形成された浅いイオン注入領域と深いイオン注入領域に形成された結晶欠陥の回復と活性化を行うため、再びアニール処理を行う。
【０００４】
一般に、ＰＭＯＳＦＥＴ（Ｐchannel ＭＯＳField Effect Transistor）を形成する場合には、不純物イオンとして活性化率が高いボロン（Ｂ）が使用され、ＮＭＯＳＦＥＴ（N channel ＭＯＳField Effect Transistor）を形成する場合には、ヒ素（Ａｓ）が使用されている（特許文献１）。
【０００５】
しかしながら、上述のように従来の方法でソース／ドレイン領域を形成する場合、ＰＭＯＳＦＥＴでは、注入する不純物元素としてＮＭＯＳＦＥＴで使用されるヒ素に比べ、拡散係数が大きいボロンが使用されているため、アニール時により深く拡散しやすい。特に、ボロンイオンは、アニール時において格子間に存在するシリコンとペアとなることで増速拡散を引き起こすことが指摘されており、ＰＭＯＳＦＥＴにおいてＭＯＳＦＥＴと同等の浅い接合を形成することは困難である。
【０００６】
最近では、アニール時に生じる深い拡散を抑制するため、１０００℃以上の高温で、数秒程度の短時間アニール処理を行う方法（Rapid Thermal Annealing:ＲＴＡ処理）が検討されている。しかし、このようなＲＴＡ処理を採用しても、上述する格子間シリコンと対となって引き起こすボロンの増速拡散を十分抑制することはできない。
【０００７】
よって、ＰＭＯＳＦＥＴでは、ＮＭＯＳＦＥＴに比べ、同等の接合の深さを得ようとすると、ゲート端でのソース/ドレイン領域、即ちエクステンション部の浅い不純物拡散領域において、横方向の拡散領域が広がる結果、ゲート電極とソース/ドレイン領域間でのオーバラップ領域が増え、ゲート電極下の横方向の拡散領域端部の不純物プロファイルの急峻性が劣る。このため、ＮＭＯＳＦＥＴに比べ、ショートチャネル効果の制御が困難であり、寄生抵抗の増大を招く虞れが高い。
【特許文献１】特開２０００−２６９４９６号公報、［０００４］等。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
現在開発が進んでいるゲート長が３０ｎｍ以下の微細なＣＭＯＳＦＥＴの実用化するためには、上述するＰＭＯＳＦＥＴのエクステンション部分のボロンの横方向拡散を抑制することが望まれている。
【０００９】
そこで、本発明の課題は、ＰＭＯＳＦＥＴにおいて、ショートチャネル効果を抑制でき、より微細なＰＭＯＳＦＥＴの動作を確保できるよう、ソース/ドレイン領域のエクステンション部のボロンの拡散が抑制された半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の特徴は、半導体基板に形成されたｎウエル領域と、ｎウェル領域上に形成されたゲート電極と、ゲート電極の両端部のｎウェルの表面層に形成されたボロン拡散領域と、ボロン拡散領域より少なくともゲート電極下の横方向においてボロン拡散領域を包含する、フッ素、窒素、及び炭素からなる群から選択される少なくともいずれか一の拡散抑制元素が拡散された拡散抑制元素拡散領域と、ボロン拡散領域より深く、かつ、横方向端部がボロン拡散領域の横方向端部よりゲート電極端から離れた位置にある、ｐ型不純物拡散領域とを有することである。
【００１１】
本発明の半導体装置の製造方法の特徴は、半導体基板の基板表面層にｎウェル領域を形成する工程と、ｎウェル領域上にゲート酸化膜及びゲート電極を形成する工程と、ｎウェル領域の表面層に、フッ素、窒素、及び炭素からなる群から選択される少なくともいずれか一の拡散抑制元素をイオン注入し、拡散抑制元素イオン注入領域を形成する工程と、拡散抑制元素イオン注入領域をアニールし、拡散抑制元素拡散領域を形成する工程と、拡散抑制元素イオン注入領域形成後、ｎウェル領域の表面層に、ボロンまたはボロン化合物をイオン注入し、拡散抑制元素拡散領域内に包含されるボロンイオン注入領域を形成する工程と、ボロンイオン注入領域をアニールする工程とゲート電極の側面に絶縁膜でサイドウォールを形成する工程と、ゲート電極とサイドウォールを注入マスクとして用いて、ｐ型不純物イオンを注入し、ボロンイオン注入領域より深いｐ型不純物イオン注入領域を形成する工程と、ｐ型不純物イオン注入領域をアニールする工程とを有することである。
【００１２】
なお、上記本発明の半導体装置の製造方法において、特に記載されていない工程の順番については、限定されない。
【発明の効果】
【００１３】
本発明の半導体装置によれば、フッ素、窒素及び炭素からなる群から選択された少なくとも一の元素を拡散した、拡散抑制元素拡散領域内に、ＰＭＯＳＦＥＴのエクステンション部分となるボロン拡散領域を含めることにより、ゲート電極下における横方向のボロンの拡散を抑制できるため、ショートチャネル効果の制御性が高い微細なＰＭＯＳＦＥＴを提供できる。
【００１４】
また、本発明の半導体装置の製造方法によれば、ボロンイオン注入領域を形成する前に、フッ素、窒素及び炭素からなる群から選択された少なくとも一のイオンを注入する工程を有することにより、アニール時のボロンイオンの拡散が抑制されるため、ＰＭＯＳＦＥＴのエクステンション部分となるボロン拡散領域のゲート電極下における横方向の拡散を抑制できる。よって、より微細なＰＭＯＳＦＥＴにおいて、ショートチャネル効果の発生を抑制できる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施の形態）
第１の実施の形態は、ＣＭＯＳＦＥＴ構造を有する半導体装置及びその製造方法に関し、ＰＭＯＳＦＥＴのソース/ドレイン領域のエクステンション部分を形成する前に、予め拡散抑制元素であるフッ素（Ｆ）イオン注入を行い、フッ素イオン注入領域（拡散抑制元素イオン注入流域）もしくはフッ素拡散領域（拡散抑制元素拡散領域）を形成することで、アニール工程時のボロンイオンの拡散を抑制し、フッ素拡散領域２０ｂ内に留まるボロン拡散領域２２ｂを備える。
【００１６】
以下、図面を参照しながら、第１の実施の形態に係るＣＭＯＳＦＥＴについて説明する。
【００１７】
なお、本明細書において、イオン注入によって生じる「イオン注入領域」をアニールした後の領域については「拡散領域」と呼んで区別している。
【００１８】
図１に示すように、第１の実施の形態に係るＣＭＯＳＦＥＴは、素子分離領域１５ａで画定された各素子形成領域のシリコン基板１０の表面層にｐウェル１６及びｎウェル１７が形成されており、ｐウェル１６上にはＮＭＯＳＦＥＴ、ｎウェル１７上にはＰＭＯＳＦＥＴがそれぞれ形成されている。
【００１９】
ＰＭＯＳＦＥＴでは、ｎウェル１７表面上に、ゲート絶縁膜１８が形成され、さらにこのゲート絶縁膜１８上にゲート電極１９が形成されている。また、ゲート電極１９の側壁には絶縁膜でサイドウォール２５が形成されている。ゲート電極１９の両側のｎウェル１７にはソース/ドレイン領域が形成されており、ここには、ゲート電極１９の近傍にエクステンション部分である浅いボロン拡散領域２２ｂと、その外側に形成されたボロン拡散領域２２ｂより不純物濃度が高く、深いｎ型不純物拡散領域２７とが形成されている。
【００２０】
また、ゲート電極１９及びソース/ドレイン領域の表面には、好ましくはサリサイド領域２８が形成され低抵抗化が図られており、各サリサイド領域２８は、層間絶縁層２９に形成された配線３１及び層間絶縁層２９上に形成された配線３２により外部の必要な配線に接続されている。
【００２１】
第１の実施の形態に係るＰＭＯＳＦＥＴでは、上述するＭＯＳＦＥＴの構成に加えて、ボロン拡散領域２２ｂの周囲にボロンの拡散を抑制する効果を有するフッ素拡散領域２０ｂを有していることを特徴とする。すなわち、このフッ素拡散領域２０ｂは、ボロン拡散領域２０ｂより少なくともゲート電極１９下における横方向においてボロン拡散領域２０ｂを内包している。このフッ素の存在により、図１に示す第１の実施の形態に係るＰＭＯＳＦＥＴでは、ゲート電極１９下に伸びる横方向のボロンの拡散が抑制され、ゲート電極の下のオーバラップ長が短縮され、急峻な不純物濃度変化を持つ。従来より短いゲート長でショートチャネル効果の発生が防止できるものである。
【００２２】
ＮＭＯＳＦＥＴもＰＭＯＳＦＥＴとほぼ同様な構造を備えている。すなわち、ゲート電極１９の両端下部のｐウェル１６にはソース/ドレイン領域が形成されており、ゲート電極１９近傍にはエクステンション部分であるヒ素拡散領域２１ｂが形成されており、その外側にヒ素拡散領域２１ｂより不純物濃度が高く、深いｎ型不純物拡散領域２６が形成されている。なお、図１に示すように、ヒ素拡散領域２１ｂの周囲にフッ素拡散領域２０ｂが形成されているが、ＮＭＯＳＦＥＴにおいてはこのフッ素拡散領域２０ｂの存在は必ずしも必要とするものではない。ＮＭＯＳＦＥＴにおいて不純物元素として使用されるヒ素は、ＰＭＯＳＦＥＴで不純物元素として使用されるボロンに比較し、拡散性が低いため、横方向の拡散による寄生抵抗の発生等の問題が少ないからである。その他のＮＭＯＳＦＥＴの構造は、ＰＭＯＳＦＥＴとほぼ同様な構造を備える。
【００２３】
次に、図２（ａ）〜図５（ｍ）を参照し、第１の実施の形態に係るＣＭＯＳＦＥＴの製造方法について説明する。
【００２４】
まず、シリコン基板１０を準備する。使用するシリコン基板１０はｐ型でもｎ型でも構わないが、例えばＣＺ（チョクラルスキー）法で作製された比抵抗１〜５Ωcm程度のｐ型シリコン基板を使用する。
【００２５】
次に、シリコン基板１０上に素子分離領域１５ａを形成する。素子分離領域の形成工程に特に限定はないが、例えば図２（ａ）〜図２（ｄ）に示す手順で形成することができる。すなわち、図２（ａ）に示すように、シリコン基板１０表面を熱酸化し、膜厚約２〜２０ｎｍのシリコン酸化膜１１を形成し、さらにこの酸化膜１１上にＬＰＣＶＤ（減圧ＣＶＤ）法等を用いて約１００ｎｍのシリコン窒化膜１２を形成する。次に、素子形成領域に相当するシリコン窒化膜１２上をレジスト膜で覆い、このレジスト膜をエッチングマスクとしてシリコン窒化膜１２及びシリコン酸化膜１１をＲＩＥ法を用いてエッチングする。さらに、残ったシリコン窒化膜１２をエッチングマスクとして用いて、シリコン基板１０をＲＩＥ法でエッチングし、図２（ｂ）に示すようなトレンチを形成する。トレンチの深さは、デザインルールの１倍から２倍程度の深さに設定することが好ましく、例えば約３００ｎｍ程度の深さのトレンチを形成する。なお、好ましくは、同図に示すように、熱酸化法を用いてこのトレンチの底面及び側面に膜厚約５〜１０ｎｍ程度の酸化膜１４を形成する。なお、この酸化膜１４は必ずしも必要ではない。
【００２６】
続いて、ＬＰＣＶＤ法或いはＨＤＰ法（高密度プラズマを用いる堆積方法）を用いて、シリコン酸化膜を堆積し、先に形成したトレンチ内を酸化膜１５で埋める。堆積膜厚は、トレンチの深さと、マスク材として用いるシリコン窒化膜１２の厚さの和程度とする。その後に、ＣＭＰ法（化学的機械研磨法）により、シリコン窒化膜１２の表面が露出するまで、基板表面を研磨し、表面の平坦化を図る。こうして、図２（ｃ）に示す構造を得る。
【００２７】
その後、素子分離領域の酸化膜１５と素子形成領域のシリコン基板表面の高さを調整するため、フッ化アンモニウム（ＮＨ４Ｆ）を用いてエッチング処理を行った後、素子形成領域を覆っているシリコン窒化膜１２を例えば、ホット燐酸を用いてエッチング除去する。こうして、図２（ｄ）に示す素子分離領域１５ａを得る。
【００２８】
なお、素子分離領域１５ａの形成方法としては、上述するトレンチを埋め込む方法以外にも、素子形成領域を窒化シリコン膜で覆った状態で酸化を行う、いわゆる選択後酸化法を用いてもよい。
【００２９】
続いて、表面に残っているシリコン酸化膜１１をＮＨ４Ｆ溶液によってエッチング除去し、再度シリコン基板１０表面を熱酸化法により約５ｎｍ〜１０ｎｍ酸化し、ダミーゲート酸化膜を形成する。その後、一対の素子形成領域の一方にはボロンを加速電圧２５０KeV〜３５０KeV、ドーズ量５×１０12 cm-2〜２×１０13 cm-2程度イオン注入し、ｐウェル１６を形成し、もう一方の素子形成領域には、リンを加速電圧約３００KeV〜５００KeV、５×１０12 cm-2〜２×１０13 cm-2程度イオン注入し、ｎウェル１７を形成する。続いて作製したダミーゲート酸化膜を、希ＨＦ溶液を用いて剥離する。この後、再び厚さ０．６ｎｍ〜４ｎｍ程度のゲート酸化膜１８を形成する。ゲート絶縁膜１８の形成方法としては、通常の縦型の拡散炉をもちいて、７５０℃程度の酸素雰囲気で熱酸化処理を行ってもよく、あるいは、高速昇高温炉（ＲＴＯ装置）を用いて１０００℃程度の高温酸素雰囲気中で熱酸化処理を行ってもよい。なお、ゲート絶縁膜１８として、ここでは酸化膜を形成しているが、窒化膜や、高誘電体膜等の種々の絶縁膜を形成してもよい。また、プラズマプロセスを用いて、窒素等をゲート絶縁膜１８に導入しても良い。さらに、ゲート絶縁膜１８上にゲート電極１９を形成する。こうして、図２（ｄ）に示す構造を得る。
【００３０】
ゲート電極１９の形成方法としては、例えば、ＬＰＣＶＤ法により約３０ｎｍから２００ｎｍのポリＳｉ若しくは、アモルファスＳｉを堆積した後に、その上にレジスト膜をコーティングし、フォトリソグラフィ法や、電子ビーム露光法によりゲート電極パターンに対応するレジストパターンを形成する。その後、このレジストパターンをエッチングマスクとして、ポリＳｉ若しくはアモルファスＳｉをＲＩＥ法を用いてエッチングする。エッチングガスとしてはハロゲン化物を使用できる。こうして、例えば最小ゲート長が１０ｎｍ〜３０ｎｍ程度のゲートパターンを形成する。この後、残ったレジストパターンを除去する。
【００３１】
ゲート電極１９形成後、熱酸化法を用いて、ゲート電極１９表面および、シリコン基板表面をゲート絶縁膜１８の耐圧を改善するために０．５ｎｍ〜１０ｎｍ程度酸化してもよい。なお、この工程は省略することも可能である。
【００３２】
また、図示していないが、ゲート電極１９を形成する前に、ＰＭＯＳＦＥＴ、及びＮＭＯＳＦＥＴの各トランジスタのしきい値電圧を制御するため、チャネル領域にイオン注入を行ってもよい。例えば、ｐウェル１６のチャネル領域には、ボロンを加速電圧２０KeVにて、１×１０13cm-2  程度イオン注入する。なお、ボロンの代わりにインジウムを注入してもよい。また、ｎウェル１７のチャネル領域には、ヒ素を加速電圧１００KeVにて、１０12 cm-2〜１×１０13cm-2イオン注入する。
【００３３】
次に、図３（ｅ）〜図４（ｊ）に示す手順に従い、拡散抑制元素拡散領域及びソース/ドレイン領域を形成する。まず、図３（ｅ）に示すように、ゲート電極１９をイオン注入マスクとして用いて、拡散抑制元素となるフッ素のイオン注入を行い、フッ素イオン注入領域２０ａを形成する。なお、好ましくは、基板垂線に対し斜めから、好ましくは３０〜４５度の角度（θ）からフッ素の斜めイオン注入を行う。また、斜めイオン注入を行う場合は複数方向からイオン注入を行うことが好ましい。例えば、基板面内で９０度づつローテンションし、四方向から注入を行う。斜めイオン注入を行うことにより、ゲート電極１９下のより内側に入り込んだフッ素イオン注入領域２０ａを形成できる。フッ素イオンの注入条件としては、例えばイオン加速電圧を１KeV〜２０KeV、好ましくは３KeV、ドーズ量を１Ｅ１４cm-2〜２Ｅ１５cm-2、より好ましくは１Ｅ１５cm-2とする。続けて、フッ素イオン注入領域２０ａをアニール処理し、イオン注入時に導入された結晶欠陥を回復させたフッ素拡散領域２０ｂを形成する。アニール条件としては、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて９００℃で１０秒間加熱する条件を使用できる。なお、ここでは、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域の両方にフッ素イオン注入領域２０ａを形成しているが、ＰＭＯＳＦＥＴ領域のみにフッ素イオンの注入を行ってもよい。
【００３４】
続いて、図３（ｆ）に示すように、ソース/ドレイン領域のエクステンション部分を形成するため、ｐウェル１６及びｎウェル１７の各ウェルに不純物イオンを注入し、浅い不純物イオン注入領域を形成する。すなわち、ＮＭＯＳＦＥＴ領域には、ゲート電極１９をマスクとして用い、イオン注入法により、例えばヒ素（Ａｓ）イオンを注入し、ヒ素イオン注入領域２１ａを形成する。注入条件としては、加速電圧を１．５KeV〜０．５KeV、ドーズ量を１×１０14 cm-2〜１０15cm-2程度とする。
【００３５】
また、ＰＭＯＳＦＥＴ領域には、ゲート電極１９をマスクとして用い、イオン注入法により、例えばボロン（Ｂ）若しくはフッ化ボロン（ＢＦ2）イオンを注入し、ボロンイオン注入領域２２ａを形成する。注入条件としては、例えばボロンを注入する場合は、実効的に加わるエネルギー換算で１００eV 〜１KeVとし、ドーズ量を１×１０14 cm-2〜１０15cm-2程度とする。なお、ここで、ＰＭＯＳＦＥＴ領域において形成されるボロンの不純物イオン注入領域２２ａは、先の工程で形成したフッ素拡散領域２０ｂ内に包含されるよう形成することが望ましい。ボロンイオン注入領域２２ａがフッ素拡散領域２０ｂより広がっている場合は、フッ素拡散領域２０ｂに包含されていない領域のボロンの拡散についてはアニール時の拡散抑制効果が期待できないためである。
【００３６】
よって、各不純物イオンの注入は、斜めイオン注入は行わずに、通常通り基板表面にほぼ垂直な方向からイオン注入を行うことが望ましい。このように注入角度を変えることにより、ゲート電極１９下の横方向については、ボロンイオン注入領域２２ａ端部をより確実にフッ素拡散領域２０ｂ内に包含させることができる。
【００３７】
続いて、図３（ｇ）及び図４（ｈ）に示すように、ヒ素イオン注入領域２１ａ及びボロンイオン注入領域２２ａをアニールし、活性化を行い、ヒ素拡散領域２１ｂ及びボロン拡散領域２２ｂを形成する。アニール処理としては例えばＲＴＡ法を用い、９００℃で約１０秒行う。このアニール処理により、イオン注入により生じた結晶欠陥が回復するとともに、不純物イオンの拡散が生じるが、先の工程で注入されたフッ素の存在により、不純物イオンの拡散が抑制される。特に、ＰＭＯＳＦＥＴ領域のボロンイオン注入領域２２ａでは、従来アニール時に生じていた増速拡散が抑制され、横方向端部での濃度勾配の急峻性が維持される。先に注入されたフッ素の存在がボロンイオンの拡散を抑制するメカニズムについては、明らかではないが、ボロンの拡散を増速させる点欠陥が、フッ素と結合することで、ボロン点欠陥対が減るため、拡散が低減されると考えられる。
【００３８】
なお、第１の実施の形態では、フッ素イオン注入領域２０ａのアニール処理を、ボロンイオン注入領域２２ａ形成前に独立して行っているが、ボロンイオン注入領域２２ａのアニール処理と同時に行うこともできる。この場合は工程を簡略化することが可能である。しかしながら、フッ素イオン注入領域２０ａに予めアニール処理を行い、イオン注入工程により生じた結晶欠陥を回復させた後に、ボロンのイオン注入を行う場合は、ボロンイオン注入領域２２ａのアニール処理工程においてより効果的にボロンの拡散を抑制でき、横方向端部に急峻な濃度勾配を持つボロン拡散領域２２ｂを形成できる。
【００３９】
なお、図３（ｇ）に示すように、ヒ素イオン注入領域２１ａ及びボロンイオン注入領域２２ａをアニール処理する前に、ポケットイオン注入領域２３ａ、２４ａを形成してもよい。ポケットイオン注入領域とは、ソース/ドレイン領域からの空乏層の延びを抑制し、ショートチャネル効果を抑えるため、チャネル領域にチャネル領域と同一導電型の不純物をソース/ドレイン領域の端部に注入した領域をいう。例えば、ＮＭＯＳＦＥＴ領域にはｐウェル１６表面層に同じ導電型のボロンイオンを注入し、ポケットイオン注入領域２３ａを形成し、ＰＭＯＳＦＥＴ領域にはｎウェル１７表面層に同じ導電型のヒ素或いはリンイオンを注入し、ポケットイオン注入領域２４ａを形成する。この後、再度アニールを行い、図４（ｋ）に示す構造を得る。
【００４０】
次に、図４（ｉ）に示すように、ＬＰＣＶＤ法或いはプラズマＣＶＤ法を使用し、シリコン酸化膜若しくはシリコン窒化膜を堆積し、さらに、ＲＩＥ法を用いてエッチングを行うことで、各ゲート電極１９の側面にサイドウォール２５を形成する。サイドウォール２５の厚みは、最小デザインルールの０．５倍から１．５倍程度の厚みにすることが望ましく、例えば、約７０ｎｍとする。
【００４１】
続いて、図４（ｊ）に示すように、ソース/ドレイン領域を形成する深い不純物拡散領域であるｎ型不純物拡散領域２６、及びｐ型不純物拡散領域２７を形成する。すなわち、ゲート電極１９及びサイドウォール２５をイオン注入マスクとして、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域に、それぞれｎ型、ｐ型の不純物のイオン注入を行い、さらにアニール処理を行う。具体的には、ＮＭＯＳＦＥＴ領域には、加速電圧を１０KeV〜５０KeV、ドーズ量を１０15 cm-2〜７×１０15 cm-2とする条件でヒ素イオンのイオン注入を行う。また、ＰＭＯＳＦＥＴ領域には、加速電圧を３KeV〜１０KeV、ドーズ量を１０15 cm-2〜７×１０15 cm-2とする条件でボロンイオンのイオン注入を行う。この後、例えば、ＲＴＡ法により、１０００℃で１０秒程度の熱処理を行う。あるいは、スパイクアニール熱処理法により、イオン注入領域の活性化を行ってもよい。
【００４２】
この後、希ＨＦ処理を行って、図５（ｋ）に示すように、各ソース/ドレイン領域の表面層及びゲート電極１９の表面層にサリサイド２８を形成する。サリサイド２８の形成には、まず各ソース/ドレイン領域及びゲート電極１９の表面層をエッチング後、コバルト（Ｃｏ）を約７ｎｍ〜１ｎｍほどスパッタリング゛法によって堆積する。続いて、窒素雰囲気において５００℃で６０秒間熱処理を行い、コバルトのシリサイデーション反応を誘起し、コバルトモノシリサイド層からなるシリサイド２８を形成する。なお、表面の酸化膜を除去した後、表面に残った未反応メタルは、過酸化水素水と硫酸の混合液によって、エッチング除去する。続いて、窒素雰囲気において、７００℃で６０秒間熱処理することによって、コバルトモノシリサイドを相転移させて低抵抗化させる。なお、コバルトを成膜する代わりに、ニッケル（Ｎｉ）を成膜し、ニッケルサリサイドを形成してもよい。
【００４３】
続けて、図５（ｌ）に示すように、層間絶縁膜２９であるシリコン酸化膜をＬＰＣＶＤ法等の良く知られた方法で堆積し、続いて、層間絶縁膜２９に配線に必要なコンタクトホールをＲＩＥ法を用いて形成する。コンタクトホールにメタルを埋め込み、必要なパターニングを行い、配線３１及び３２を形成し、図５（ｍ）に示す第１の実施の形態に係るＣＭＯＳＦＥＴを得る。
【００４４】
こうして作製したＣＭＯＳＦＥＴのうち、ＰＭＯＳＦＥＴのショートチャネル特性を図６に示す。横軸にゲート長、縦軸にトランジスタのしきい値電圧（Vth）を示す。従来のＰＭＯＳＦＥＴ構造では、ゲート長が４０ｎｍ以下になると急激に閾値電圧（Vth）が減少し、ショートチャネル効果が顕著になるのに対し、フッ素拡散領域２０ｂを形成した第１の実施の形態に係るＰＭＯＳＦＥＴの場合は、ショートチャネル効果により閾値が減少し始めるゲート長を短くできることが確認された。例えばゲート長３０ｎｍにおいても、実用範囲の閾値電圧を維持できることが確認され、より微細なトランジスタでの実用化が可能になることが確認できた。
【００４５】
表１は、第１の実施の形態に係る構造を備えたＰＭＯＳトランジスタでのゲート−ドレイン間容量を測定した結果を示す。ゲート長１００ｎｍにおける従来のＣＭＯＳＦＥＴの場合のゲート-ドレイン間容量値を１００％とする場合、同じゲート長の第１の実施の形態に係るＣＭＯＳＦＥＴにおけるゲート-ドレイン間容量値は８０％となった。このゲート-ドレイン間容量は、ゲート電極１９とゲート絶縁膜１８及びゲート電極１９下で横方向に延びたドレイン領域、即ちボロン拡散領域２０ｂとで構成されるキャパシタの容量に相当する。したがって、ゲート-ドレイン間容量の減少は、ゲート電極１９下におけるボロン拡散領域１０ｂの横方向の拡散が抑制され、ゲート電極とのオーバラップ長が短くなったことを示すものである。
【００４６】
上述するように、本発明の第１の実施の形態に係る製造方法で作製されたＣＭＯＳＦＥＴでは、ソース/ドレイン領域を形成する前に、エクステンション部分より広い領域に予めフッ素のイオン注入を行うことにより、ボロンの拡散を抑制する。この結果、エクステンション部分であるボロン拡散領域２０ｂのゲート電極下の横方向端部での急峻な濃度勾配を維持できるため、ショートチャネル効果を抑制できる。したがって、ゲート長の微細化、すなわちトランジスタの微細化を図ることが可能になる。
【表１】
2006059843.tif 000003
【００４７】
（第２の実施の形態）
第２の実施の形態に係るＣＭＯＳＦＥＴは、第１の実施の形態に係るＣＭＯＳＦＥＴと同様に、ＰＭＯＳＦＥＴのソース/ドレイン領域のエクステンション部分を形成する前に予めフッ素イオン注入を行うことで、ショートチャネル効果を抑制したものである。
【００４８】
図７（ａ）〜図７（ｃ）に第２の実施の形態に係るフッ素イオン注入工程からソース/ドレイン形成工程までの製造方法を示す。第１の実施の形態におけるＣＭＯＳＦＥＴと異なる点は、ゲート電極の側壁に、サイドウォールより薄い絶縁膜側壁であるオフセットスペーサ３０を形成することで、フッ素イオン注入領域２０ａ内により確実にボロンイオン注入領域２２ｃを包含させることを特徴とする。
【００４９】
以下、図面を参照しながら、第２の実施の形態に係るＣＭＯＳＦＥＴの製造方法について説明する。なお、ゲート電極１９の形成工程まで、及びソース/ドレイン領域の形成後から配線形成工程までの工程は、第１の実施の形態に係る製造方法に準じた方法を使用することができるため重複する説明は省略する。
【００５０】
図７（ａ）に示すように、ゲート電極１９を形成した後、ゲート電極１９をイオン注入マスクとして用いて、フッ素イオンの注入を行う。第１の実施の形態では、このとき斜めイオン注入を行ったが、第２の実施の形態では、斜めイオン注入を行う必要はなく、基板に対し略垂直方向からフッ素イオンの注入を行えばよい。なお、フッ素イオンの注入条件としては、例えばイオン加速電圧を３０KeV、ドーズ量を３×１０14 cm-2とする。
【００５１】
続けて、フッ素注入領域２０ａをアニール処理し、イオン注入時に導入された結晶欠陥を回復させる。こうしてフッ素拡散領域２０ｂが形成される。アニール条件としては、例えばＲＴＡ法を用い、９００℃で１０秒間加熱する条件を使用できる。なお、ここでは、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域の両領域にフッ素イオン注入領域２０ａを形成しているが、ＰＭＯＳＦＥＴ領域のみにフッ素イオン注入を行ってもよい。
【００５２】
続いて、図７（ｂ）に示すように、ゲート電極１９の側壁に、絶縁膜で、薄いオフセットスペーサ３０を形成する。オフセットスペーサ３０の製造方法は、サイドウォールを形成する場合と同様な方法を使用できる。例えば、ＬＰＣＶＤ法等を用いてシリコン酸化膜又はシリコン窒化膜を約１０ｎｍ形成した後、ＲＩＥ法によりエッチングし、膜厚６ｎｍ程度の薄いオフセットスペーサ３０を形成する。
【００５３】
次に、このオフセットスペーサ３０とゲート電極１９をイオン注入マスクとして用いて、ｐウェル１６及びｎウェル１７の各ウェルにヒ素、及びボロン等の不純物イオンをそれぞれ注入し、不純物イオン注入領域２１ｃ及び２２ｃを形成する。ＮＭＯＳＦＥＴ領域には、ゲート電極１９をマスクとして用い、イオン注入法により、例えばヒ素イオンを加速電圧１．５KeV〜０．５KeV、ドーズ量１×１０14 cm-2〜１０15cm-2で注入し、ヒ素イオン注入領域２１ｃを形成する。
【００５４】
また、ＰＭＯＳＦＥＴ領域には、オフセットスペーサ３０とゲート電極１９をマスクとして用い、例えばボロン（Ｂ）若しくはフッ化ボロン（ＢＦ2）イオンを注入し、ボロンイオン注入領域２２ｃを形成する。注入条件としては、例えばボロン単体を注入する場合は、実効的に加わるエネルギー換算で１００eV 〜１KeVとし、ドーズ量を１×１０14 cm-2〜１０15cm-2程度とする。オフセットスペーサ３０の存在により、ゲート電極１９下での各イオン注入領域の端部は、フッ素拡散領域２０ｂの端部より後退するため、ボロンイオン注入領域２２ｃを確実にフッ素拡散領域２０ｂ内に収めることができる。ヒ素イオン注入領域２１ｃも同様に、フッ素拡散領域２０ｂ内に収まる。
【００５５】
続いて、ヒ素イオン注入領域２１ｃ及びボロンイオン注入領域２２ｃをアニールし、活性化を行い、ヒ素拡散領域２１ｂ及びボロン拡散領域２２ｂを形成する。アニール処理は、例えばＲＴＡ法を用い、９００℃で約１０秒行う。アニール処理によって、イオン注入工程で生じた結晶欠陥を回復させることができるとともに、不純物イオンの拡散が生じるが、フッ素の存在により、不純物イオンの拡散が抑制される。特に、ＰＭＯＳＦＥＴ領域のボロンイオン注入領域２２ｃでは、先に注入されたフッ素の存在によりアニール時のボロンの拡散が抑制され、特にゲート電極１９の下に広がる横方向端部での濃度勾配の急峻性を維持できる。
【００５６】
なお、図示は省略しているが、第２の実施の形態に係る半導体装置の製造方法においても、不純物イオン注入領域２１ｃ及び２２ｃをアニール処理する前にポケットイオン注入領域を形成してもよい。
【００５７】
また、フッ素イオン注入領域２０ａのアニール処理を、後続するボロンのイオン注入領域のアニールと同時に行えば工程の簡略化を図ることができるが、ボロンの注入工程前にフッ素イオン注入領域２０ａをアニール処理し、結晶欠陥を回復させれば、より効果的にボロンの拡散を抑制できる。
【００５８】
次に、図７（ｃ）に示すように、ＬＰＣＶＤ法或いはプラズマＣＶＤ法を使用し、シリコン酸化膜若しくはシリコン窒化膜を堆積し、さらに、ＲＩＥ法を用いてエッチングを行うことで、各ゲート電極１９の側面にサイドウォール３１を形成する。サイドウォール３１の厚みは、最小デザインルールの０．５倍から１．５倍程度の厚みにすることが望ましく、例えば、オフセットスペーサ３０とあわせた厚みを約７０ｎｍとする。
【００５９】
続いて、図７（ｃ）に示すように、ソース/ドレイン領域を形成する深い不純物拡散領域を形成する。すなわち、ゲート電極１９、サイドウォール３１及びオフセットスペーサ３０をイオン注入マスクとして、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域に、ヒ素イオン、及びボロンイオンの注入を行う。さらにアニール処理を行うことで、ｎ型不純物拡散領域２６及びｐ型不純物拡散領域２７を形成する。具体的には、ＮＭＯＳＦＥＴ領域には、加速電圧を１０KeV〜５０KeV、ドーズ量を１０15 cm-2〜７×１０15 cm-2とする条件でヒ素イオンのイオン注入を行う。また、ＰＭＯＳＦＥＴ領域には、加速電圧を３KeV〜１０KeV、ドーズ量を１０15 cm-2〜７×１０15 cm-2とする条件でボロンイオンの注入を行う。この後、例えば、ＲＴＡ法により、１０００℃で１０秒程度の熱処理を行う。あるいは、スパイクアニール熱処理法により、イオン注入領域の活性化を行ってもよい。
【００６０】
第２の実施の形態に係る半導体装置の製造方法によれば、オフセットスペーサ３０を使用することで、フッ素拡散領域２０ｂ内にボロンイオン注入領域２２ｃを確実に包含させることができるため、ボロン拡散領域２２ｄのゲート電極下における横方向の拡散を確実に抑制し、ショートチャネル効果を防止できる。したがって、ゲート長の短縮化、すなわちＰＭＯＳＦＥＴの微細化を図ることが可能になる。
【００６１】
（第３の実施の形態）
第３の実施の形態に係るＣＭＯＳＦＥＴは、第１の実施の形態に係るＣＭＯＳＦＥＴと同様に、ＰＭＯＳＦＥＴのソース/ドレイン領域のエクステンション部分を形成する前に予めフッ素イオン注入を行うことで、ショートチャネル効果を抑制したものであるが、フッ素イオンの注入及びエクステンション部分の作製前に、ソース/ドレイン領域を構成する深い不純物拡散領域を形成することを特徴とする。
【００６２】
図８（ａ）〜図８（ｄ）に第３の実施の形態に係るソース/ドレイン領域形成工程を示す。以下、図面を参照しながら、第３の実施の形態に係るＣＭＯＳＦＥＴの製造方法について説明する。なお、ゲート電極１９の形成工程まで、及びソース/ドレイン領域の形成後から配線形成工程までの工程は、第１の実施の形態に係る製造方法に準じた方法を使用することができる。
【００６３】
まず、ゲート絶縁膜１８及びゲート電極１９を形成後、例えばプラズマＣＶＤ法を用いてコンフォーマルに絶縁膜を堆積する。その後、ＲＩＥ法を用いて、その絶縁膜をエッチバックし、サイドウォール２５ａを形成する。
【００６４】
続いて、ゲート電極１９及びサイドウォール２５ａをイオン注入マスクとして、ＮＭＯＳＦＥＴ領域にリンまたはヒ素等のｎ型不純物を、ＰＭＯＳＦＥＴ領域にはボロン又はフッ化ボロン等のｐ型不純物をそれぞれイオン注入する。イオン注入条件としては、第１又は第２の実施の形態における深い不純物拡散領域の形成条件と同様の条件を使用できる。この後、注入した不純物イオンの活性化を行うため、アニールを行う。アニールは、例えばピーク温度を１０５０℃とする、スパイクＲＴＡ処理を行う。こうして、図８（ａ）に示すように、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域に、ｎ型不純物拡散領域２６及びｐ型不純物拡散領域２７をそれぞれ形成する。
【００６５】
次に、図８（ｂ）に示すように、ゲート電極１９のサイドウォール２５ａをウェットエッチングにより除去する。続いて、ゲート電極１９をイオン注入マスクとして用いて、フッ素イオンを注入し、フッ素イオン注入領域２０ｃを形成する。なお、第１の実施の形態の場合と同様に、基板面内で９０度づつローテーションし、四方向から、基板垂線に対し３０度〜４５度の角度から斜めイオン注入を行うことが好ましい。フッ素イオン注入条件としては、最大ドーズ量を１×１０16cm−2とし、例えば、イオン加速電圧を３０KeV、ドーズ量を３×１０14 cm-2との条件を使用できる。
【００６６】
続けて、フッ素イオン注入領域２０ｃをアニール処理し、イオン注入時に導入された結晶欠陥を回復させたフッ素拡散領域２０ｄを得る。アニール条件としては、例えばＲＴＡ法を用いて９００℃で１０秒間加熱する条件を使用できる。なお、ここでは、ＮＭＯＳＦＥＴ
ＭＯＳＦＥＴ領域のみにフッ素イオン注入を行ってもよい。
【００６７】
続けて、図８（ｃ）に示すように、ソース/ドレイン領域のエクステンション部分を形成するため、ｐウェル１６及びｎウェル１７の各ウェルにヒ素イオン及びボロンイオンを注入し、ヒ素イオンイオン注入領域２１ｅ及びボロンイオン注入領域２２ｅを形成する。すなわち、ＮＭＯＳＦＥＴ領域には、ゲート電極１９をマスクとして用い、イオン注入法により、例えばヒ素イオンを注入し、ヒ素イオン注入領域２１ｅを形成する。注入条件としては、加速電圧を０．５KeV〜１．５KeV、ドーズ量を１×１０14 cm-2〜１０15cm-2程度とする。また、ＰＭＯＳＦＥＴ領域には、ゲート電極１９をマスクとして用い、イオン注入法により、例えばボロン若しくはフッ化ボロンイオンを注入し、ボロンイオン注入領域２２ｅを形成する。注入条件としては、例えばボロンを注入する場合は、実効的に加わるエネルギー換算で１００eV〜１KeVとし、ドーズ量を１×１０14 cm-2〜１０15cm-2程度とする。こうして形成されヒ素イオン注入領域２１ｅ及びボロンイオン注入領域２２ｅは、先に形成したフッ素拡散領域２０ｄ中に包含される。
【００６８】
続いて、図８（ｄ）に示すように、ヒ素イオン注入領域２１ｅ及びボロンイオン注入領域２２ｅをアニールし、活性化を行い、ヒ素拡散領域２１ｆ及びボロン拡散領域２２ｆを形成する。アニール処理は、例えばＲＴＡ法を用い、９００℃で約１０秒行う。アニール処理によって、ヒ素イオン注入領域２１ｅ及びボロンイオン注入領域２２ｅ中の結晶欠陥を回復させることができるとともに、各不純物イオンの拡散が生じるが、先の工程で注入されたフッ素の存在により、不純物イオンの拡散を抑制できる。
【００６９】
特に、第３の実施の形態では、深い不純物拡散領域であるｎ型不純物拡散領域２６及びｐ型不純物拡散領域２７をヒ素イオン注入領域２１ｅ及びボロンイオン注入領域２２ｅを形成する前に形成しているため、各領域の拡散が深い不純物拡散領域の形成に必要なアニール工程の影響を受けない。すなわち、深い不純物拡散領域を後で形成する場合は、後になされるこの深い不純物拡散領域のアニール工程でボロン拡散領域２２ｆ内のボロンの拡散の進行を防止できないが、第３の実施の形態では、この深い不純物拡散領域の形成のためのアニール工程でボロン拡散領域２２ｆ内のボロンの拡散が生じないため、エクステンション部を構成するボロン拡散領域２２ｆの端部の位置をより正確に制御することができる。
【００７０】
この後、プラズマＣＶＤ法等を用いて、１００ｎｍ程度シリコン酸化膜を堆積し、さらにＲＩＥ法により、この絶縁膜をエッチバックして、再び、サイドウォール２５ｂを形成する。この後、図８（ｄ）に示すように、第１の実施の形態に準ずる方法で、表面に露出したゲート電極１９の表面層及びソース/ドレイン領域の表面層をシリサイド化し、サリサイド２８を形成する。
【００７１】
この後は、第１の実施の形態に係る製造方法に準じて、層間絶縁膜の形成、必要な配線層の形成を行いＣＭＯＳＦＥＴ構造を得る。
【００７２】
第３の実施の形態に係る製造方法で作製されたＣＭＯＳＦＥＴでは、ソース/ドレイン領域を形成する前に、エクステンション部分より広い領域に予めフッ素のイオン注入を行うとともに、エクステンション部分の浅い不純物イオン注入領域を形成する前に、深い不純物拡散領域を形成するため、浅い不純物拡散領域のエッジ部での急峻な濃度勾配をより確実に維持し、ショートチャネル効果を効果的に抑制できる。
【００７３】
（第４の実施の形態）
第４の実施の形態に係るＣＭＯＳＦＥＴは、ゲート電極両サイドに形成されるソース/ドレイン領域を持ち上げた構造（エレベーテッド・ソース/ドレイン構造）を有するＣＭＯＳＦＥＴ構造において、第１の実施の形態と同様に、ＰＭＯＳＦＥＴのソース/ドレイン領域のエクステンション部分を形成する前にフッ素イオン注入を行うことで、ショートチャネル効果を抑制したものである。
【００７４】
以下、図９（ａ）〜図１０（ｆ）を参照しながら、第４の実施の形態に係る製造方法について説明する。
【００７５】
まず、図９（ａ）に示すように、第１の実施の形態の製造方法に準じて、素子分離領域１５ａ、ｐウェル１６及びｎウェル１７、ゲート酸化膜１８及びゲート電極１９を形成する。続いて、ゲート電極１９をイオン注入マスクとして、フッ素イオンの注入を行い、フッ素イオン注入領域２０ａを形成する。フッ素イオン注入の条件は、基板垂線に対し斜めの方向から注入することが好ましく、第１の実施の形態に係る条件と同様な条件を使用することができる。続いて、フッ素イオン注入領域中に生じた結晶欠陥を取り除くため、アニールを行い、フッ素拡散領域２０ｂとする。なお、フッ素イオン注入を行う前に、酸素雰囲気でのランプアニール法により、シリコン基板（ｐウェル及びｎウェル表面）の活性化処理を行い、シリコン基板表面に酸化膜（後酸化膜）を形成してもよい。
【００７６】
ＬＰＣＶＤ法などによりシリコン窒化膜を約１０nm堆積した後に、ＲＩＥ法によりシリコン窒化膜をエッチバックし、薄いオフセットスペーサ３０ａを形成する。
【００７７】
続いて、ソース/ドレイン領域上に形成されているゲート酸化膜１８をエッチング除去し、シリコン基板面を露出させる。その後、選択エピタキシャル法により、露出するシリコン面のみに結晶構造が同じシリコン膜、若しくはシリコンゲルマン膜を選択的に１０ｎｍ程度成長させる。例えば、シリコン膜を選択的に成長させるには、ＳｉＨ2Ｃｌ2とＨ２とＨＣｌガスを反応ガスとして使用する。こうして、図９（ｃ）に示すように、ソース/ドレイン領域上、及びゲート電極１９上にエピタキシャル層３３を形成する。
【００７８】
続いて、図１０（ｄ）に示すように、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域のそれぞれに、ゲート電極１９及びオフセットスペーサ３０ａをイオン注入マスクとして用いて、例えばヒ素イオン及びボロンイオンの注入を行い、ソース/ドレイン領域のエクステンション部を形成するため、ヒ素イオン注入領域２１ｇ及びボロンイオン注入領域２２ｇを形成する。例えば、ＮＭＯＳＦＥＴ領域にヒ素イオンを注入する場合は、加速電圧を１KeV、ドーズ量を８Ｅ１４cm-2とする。また、ＰＭＯＳＦＥＴ領域にボロンもしくは、フッ化ボロンイオンを注入する場合は、ボロンに対する実効加速電圧として０．５KeV、ドーズ量を１Ｅ１５cm-2とする。オフセットスペーサ３０ａの存在により、ボロンイオン注入領域２２ｇは確実にフッ素拡散領域２０ｂ内に包含される。
【００７９】
この後、ＲＴＡ法を用いて例えば約８００℃で１０秒間アニールを行い、注入されたイオンを活性化し、ヒ素拡散領域２１ｆ及びボロン拡散領域２２ｆを形成する。
【００８０】
このように、第４の実施の形態では、ソース/ドレイン領域が持ち上げられた構造が形成されるため、チャネル領域に対するエクステンション部を構成するヒ素拡散領域２１ｆ及びボロン拡散領域２２ｆの深さを実効的に浅くできる。また、第４の実施の形態では、ゲート電極１９の側壁にサイドウォール２５ａを形成しているため、ヒ素イオン注入領域２１ｇ及びボロンイオン注入領域２２ｇはフッ素拡散領域２０ｂに包含される。したがって、予め注入されたフッ素拡散領域２０ｂの存在により、アニール時の拡散が抑制され、確実に浅いボロン拡散領域２１ｈ及びヒ素拡散領域２２ｈを形成できる。
【００８１】
さらに、図１０（ｅ）に示すように、第１の実施の形態に準ずる方法で、ゲート電極の側壁にサイドウォール２５ａを形成し、続いて、図１０（ｆ）に示すように、このゲート電極１９とサイドウォール２５ａをイオン注入マスクとして、ＰＭＯＳＦＥＴ領域及びＮＭＯＳＦＥＴ領域にボロン及びリンをそれぞれにイオン注入し、続いてＲＴＡ法を用いて活性化処理を行うことで、深い不純物拡散領域であるｎ型不純物拡散領域２６ａ及びｐ型不純物拡散領域２７ａを形成する。
【００８２】
続いて、第１の実施の形態に準ずる方法で、表面に露出したゲート電極の表面層及びソース/ドレイン領域の表面層をシリサイド化し、サリサイドを形成する。さらに、層間絶縁膜の形成、必要な配線層の形成を行いＣＭＯＳＦＥＴ構造を完成させる。
【００８３】
以上に説明する第４の実施の形態に係る製造方法で作製されたＣＭＯＳＦＥＴは、ボロンイオン注入領域２２ｇを形成する前に、フッ素拡散領域２０ｂを形成しているため、アニール時におけるボロンの拡散を確実に抑制し、横方向の端部で急峻な濃度勾配を持つボロン拡散領域２２ｈを形成できるためショートチャネル効果の抑制ができる。さらに、ソース/ドレイン領域がチャネル領域の高さに対して持ち上げた構造が形成されるため、実質的なソース/ドレイン領域の接合界面を浅くできる。したがって、さらにショートチャネル効果の抑制を図ることができる。
【００８４】
（第５の実施の形態）
第５の実施の形態に係るＣＭＯＳＦＥＴは、ゲート電極を形成する前に素子形成領域の基板表面の略全面にフッ素イオン注入を行うことで、ゲート電極下にソース−ドレイン領域間で連続するフッ素拡散領域を形成するものである。
【００８５】
図１１（ａ）〜図１１（ｃ）を参照しながら、第５の実施の形態に係るＣＭＯＳＦＥＴの製造方法について説明する。第１の実施の形態に準じた方法で、シリコン基板１０に素子分離領域１５ａ、ｐウェル１６及びｎウェル１７を形成する。この後シリコン基板表面を熱酸化し、ダミーのゲート酸化膜１８ａを形成する。製造条件は、通常のゲート酸化膜の形成方法と同様の熱酸化法を使用できる。
【００８６】
次に、図１１（ａ）に示すように、素子形成領域の基板表面層にフッ素イオンを注入し、フッ素イオン注入領域２０ｃを形成する。イオン注入条件としては、例えばイオン加速電圧を３０KeV、ドーズ量を３×１０14 cm-2とする。なお、イオン注入に際して斜めイオン注入等を行う必要はない。他の実施の形態のように、フッ素イオンを注入する際、ゲート電極をマスクとして用いないため、素子形成領域全体に連続するフッ素イオン注入領域２０ｃが形成される。
【００８７】
続いて、フッ素イオン注入領域２０ｃをアニール処理し、イオン注入時に導入された結晶欠陥を回復させ、フッ素拡散領域２０ｄを形成する。アニール条件としては、例えばＲＴＡ法を用い、９００℃で１０秒間加熱する条件を使用できる。
【００８８】
この後、ダミーゲート酸化膜１８ａをエッチング除去し、図１１（ｂ）に示すように、改めて基板表面を熱酸化し、第１の実施の形態に係る製造条件に準じて、ゲート酸化膜１８ｂとゲート電極１９を形成する。さらに、ゲート電極１９をイオン注入マスクとして用いて、ｐウェル１６及びｎウェル１７に、それぞれヒ素及びボロンを注入し、ヒ素イオン注入領域２１ｉ及びボロンイオン注入領域２２ｉを形成する。フッ素拡散領域２０ｄはゲート電極１９下層の広い範囲に略均一な深さで形成されているため、ヒ素イオン注入領域２１ｉ及びボロンイオン注入領域２２ｉを確実にフッ素拡散領域２０ｄ内に包含させることができる。したがって、不純物イオン注入領域のアニール工程において、確実にＰＭＯＳＦＥＴ領域のボロンの拡散を抑制し、横方向端部で急峻な不純物濃度傾斜を持つボロン拡散領域２２ｊを形成できる。
【００８９】
第１の実施の形態に係る製造条件に準じて、ゲート電極１９、サイドウォール２５を形成し、ゲート電極１９及びサイドウォール２５をイオン注入マスクとして、ＮＭＯＳＦＥＴ領域にリンまたはヒ素等のｎ型不純物を、ＰＭＯＳＦＥＴ領域にはボロン又はフッ化ボロン等のｐ型不純物をそれぞれイオン注入する。イオン注入条件としては、第１又は第２の実施の形態における深い不純物拡散領域の形成条件と同様の条件を使用できる。この後、注入した不純物イオンの活性化を行うため、アニールを行う。アニールは、例えばピーク温度を１０５０℃とする、スパイクＲＴＡ処理を行う。こうして、図１１（ｃ）に示すような、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域に深い不純物拡散領域である、ｎ型不純物拡散領域２６及びｐ型不純物拡散領域２７をそれぞれ形成する。
【００９０】
以上に説明する第５の実施の形態に係る製造方法で作製されたＣＭＯＳＦＥＴでは、フッ素イオン注入２０ｃが広い領域に形成されているため、ボロンイオン注入領域２２ｉを容易にしかも確実にフッ素拡散領域２０ｄに包含させることができる。したがって、アニール時におけるボロンの拡散を確実に抑制でき、横方向の端部で急峻な濃度勾配を持つボロン拡散領域２２ｊを形成できる。したがって、ショートチャネル効果を効果的に抑制できる。
【００９１】
（第６の実施の形態）
上述する第１〜第６の実施の形態では、一般的なシリコン基板を使用しているが、この基板に替えて、図１２に示すようなシリコン層４０上に絶縁層４１を有し、さらに絶縁層４１上にシリコン層４２を有するＳＯＩ基板（Silicon on Insulator）を使用することもできる。図１２は、ＳＯＩ基板を使用した第７の実施の形態に係るＣＭＯＳＦＥＴの構造を示す断面図である。ＳＯＩ基板を使用した場合も、基本的な構造は第１の実施の形態に係るＣＭＯＳＦＥＴ構造と共通する。ただし、ＳＯＩ基板を使用した場合は、各素子形成領域の周囲を絶縁層４１と素子分離領域１５ｂで囲み、隣接する素子分離領域と電気的に完全に分離できるため、ＣＭＯＳＦＥＴ構造で生じるラッチアップ現象を防止できる。
【００９２】
（第７の実施の形態）
第７の実施の形態に係るＣＭＯＳＦＥＴは、ＰＭＯＳＦＥＴのソース/ドレイン領域のエクステンション部分を形成する前に予め窒素（Ｎ）イオンの注入を行うことで、ショートチャネル効果を抑制したものである。即ち、第７の実施の形態においては、拡散抑制元素として、フッ素に替えて窒素を使用することを特徴とする。
【００９３】
窒素イオン注入工程以外の工程については、第１の実施の形態に準ずる条件をそのまま使用することができる。すなわち、図２（ａ）〜（ｄ）に示すように、素子分離領域を形成して、素子形成領域を画定した後、ｐウェル領域、ｎウェル領域を形成し、チャネルイオン注入を行う。その後、各ウェルの表面にゲート絶縁膜を形成し、さらにゲート絶縁膜上にゲート電極を形成する。
【００９４】
この後、ゲート電極をマスクとして、窒素のイオン注入を行う。この場合も、基板垂線に対し３０度〜４５度の角度から斜めイオン注入を行う方が好ましく、例えば基板面内で９０度づつローテーションする四方向から基板垂線に対し３０度の角度からイオン注入を行う場合、加速電圧を１KeV〜３０KeV、ドーズ量を１×１０12 cm-2〜１×１０14 cm-2とする。窒素をイオン注入後、約８５０℃〜９００℃で熱処理を行い、イオン注入によって生じた結晶欠陥を回復させ、窒素拡散領域を形成する。
【００９５】
続いて、第１の実施の形態に係る製造方法に準じてソース/ドレインのエクステンション部分を形成するため、ＰＭＯＳＦＥＴ領域にはボロン若しくはフッ化ボロンをイオン注入し、ＮＭＯＳＦＥＴ領域にはヒ素をイオン注入し、ＲＴＡ処理を行うことで、ボロン拡散領域及びヒ素拡散領域を形成する。なお、ヒ素の代わりにリンを注入してもよい。
【００９６】
このＲＴＡ処理によって、各不純物イオン注入領域中の結晶欠陥が回復するとともに、ボロンの拡散が生じるが、先の工程で注入された窒素の存在によりボロンの拡散が抑制される。その理由は明らかではないが、フッ素の場合と同様に、アニール時のボロンの活性化を抑制し、その結果アニール時のボロンの拡散距離を短くするものと予想される。
【００９７】
フッ素イオンを注入した第１の実施の形態の場合と同様に、先に注入された窒素の存在によりボロンの拡散が抑制され、特にゲート電極の下に広がる横方向の端部でボロンの濃度勾配の急峻性が維持できる。
【００９８】
さらに、第１の実施の形態に準ずる方法で、ゲート電極の側壁にサイドウォールを形成し、このゲート電極とサイドウォールをイオン注入マスクとして、ＰＭＯＳＦＥＴ領域及びＮＭＯＳＦＥＴ領域にボロン及びリンをそれぞれイオン注入し、続いてＲＴＡ法を用いて活性化処理を行うことで、深いｎ型及びｐ型不純物拡散領域を形成する。
【００９９】
続いて、第１の実施の形態に準ずる方法で、表面に露出したゲート電極の表面層及びソース/ドレイン領域の表面層をシリサイド化し、サリサイドを形成する。さらに、層間絶縁膜の形成、必要な配線層の形成を行いＣＭＯＳＦＥＴ構造を完成させる。得られたＣＭＯＳＦＥＴ構造は、図１に示す第１の実施の形態に係るＣＭＯＳＦＥＴ構造においてフッ素拡散領域を窒素拡散領域に替えたものに相当する。
【０１００】
なお、第１の実施の形態に準じた製造方法に沿って説明したが、第２〜第６の実施の形態に準じた製造方法におけるフッ素イオン注入の代わりに、窒素イオン注入を使用することができる。
【０１０１】
（第８の実施の形態）
第８の実施の形態に係るＣＭＯＳＦＥＴは、ＰＭＯＳＦＥＴのソース/ドレイン領域のエクステンション部分を形成する前に予め炭素（Ｃ）イオンの注入を行うことで、ショートチャネル効果を抑制したものである。即ち、第７の実施の形態においては、拡散抑制元素として、フッ素に替えて炭素を使用することを特徴とする。
【０１０２】
炭素イオン注入工程以外の工程については、第１の実施の形態に準ずる条件をそのまま使用することができる。すなわち、図２（ａ）〜（ｄ）に示すように、素子分離領域を形成して、素子形成領域を画定した後、ｐウェル領域、ｎウェル領域を形成し、チャネルイオン注入を行う。その後、各ウェルの表面にゲート絶縁膜を形成し、さらにゲート絶縁膜上にゲート電極を形成する。
【０１０３】
ゲート電極をマスクとして、炭素のイオン注入を行う。この場合も、基板垂線に対し３０度〜４５度の角度から斜めイオン注入を行う方が好ましく、例えば基板面内で９０度づつローテーションする四方向から基板垂線に対し３０度の角度からイオン注入を行う場合、加速電圧を１KeV〜３０KeV、ドーズ量を１×１０12 cm-2１×１０14 cm-2とする。炭素をイオン注入後、約８５０℃〜９００℃で熱処理を行い、イオン注入によって生じた結晶欠陥を回復させる。
【０１０４】
この後、第１の実施の形態に係る製造方法に準じてソース/ドレインのエクステンション部分を形成するため、ＰＭＯＳＦＥＴ領域にはボロン若しくはフッ化ボロンをイオン注入し、ＮＭＯＳＦＥＴ領域にはヒ素をイオン注入し、ＲＴＡ処理を行うことで、ボロン拡散領域及びヒ素拡散領域を形成する。なお、ヒ素の代わりにリンをイオン注入してもよい。
【０１０５】
このＲＴＡ処理によって、各不純物イオン注入領域中の結晶欠陥が回復するとともに、不純物イオンの拡散が生じるが、先の工程で注入された炭素の存在により、不純物イオンの拡散が抑制される。このように炭素の注入を予め行っておくと、炭素が、ボロンの増速拡散の要因となる格子間に存在するＳｉを選択的に捉え、格子間シリコンのシンクとして機能するため、実質的な格子間シリコンの数を低減させることができる。その結果、格子間シリコンと対となり増速拡散するボロンの数が減り、不純物イオンの拡散が抑制される。このように、炭素は、フッ素や窒素とは異なる機構で、ボロンの拡散を抑制するという同様の作用効果をもたらすものと考えられる。こうして、フッ素イオンを注入した第１の実施の形態の場合と同様に、先に注入された炭素の存在によりボロンの増速拡散が抑制され、ボロン拡散領域の端部、特にゲート電極の下に広がる横方向の拡散が抑制され、端部での濃度勾配が急峻なボロン拡散領域が得られる。
【０１０６】
さらに、第１の実施の形態に準ずる方法で、ゲート電極の側壁にサイドウォールを形成し、このゲート電極とサイドウォールをイオン注入マスクとして、ＰＭＯＳＦＥＴ領域及びＮＭＯＳＦＥＴ領域にボロン及びリンをそれぞれにイオン注入し、続いてＲＴＡ法を用いて活性化処理を行うことで、深い不純物拡散領域を形成する。
【０１０７】
続いて、第１の実施の形態に準ずる方法で、表面に露出したゲート電極の表面層及びソース/ドレイン領域の表面層をシリサイド化し、サリサイドを形成する。さらに、層間絶縁膜の形成、必要な配線層の形成を行いＣＭＯＳＦＥＴ構造を完成させる。得られたＣＭＯＳＦＥＴ構造は、図１に示す第１の実施の形態に係るＣＭＯＳＦＥＴ構造においてフッ素拡散領域を炭素拡散領域に替えたものが得られる。
【０１０８】
なお、主に第１の実施の形態に準じた製造方法に沿って説明したが、第２〜第６の実施の形態に準じた製造方法においても、フッ素イオン注入の代わりに、炭素イオン注入を使用することができる。
【０１０９】
（その他の実施の形態）
以上第１〜第８の実施の形態について説明したが、各アニール工程の条件は上述する条件に限定されるものではない。例えば、アニール工程において、上述する実施の形態では主にＲＴＡ法を使用しているが、キセノンフラッシュランプ、或いはエキシマレーザを用い、数１００μｓ〜１０ｍｓという極めて短時間の光照射でアニールを行うこともできる。このように、ＲＴＡに比較し、より短い時間での高温アニールを使用すれば、イオン注入された不純物の拡散をほとんど伴うことなく、不純物を活性化させることができる。したがって、深さ方向及び横方向の拡散がほとんど生じず、急峻な濃度勾配を持つエクステンション部分の形成が可能になる。よって、上述する実施の形態の場合と組み合わせて使用すれば、ショートチャネル効果の抑制をさらに改善できる。
【０１１０】
また、上述する本発明の実施の形態で説明したフッ素のイオン注入効果は、通常のプレーナ型のトランジスタのみならず、次世代型トランジスタとして注目されているＦｉｎＦＥＴでも応用することが可能である。ＦｉｎＦＥＴとは、絶縁基板上に周囲を絶縁膜で覆われた直方体の半導体層を有し、この直方体の半導体層の長軸方向と交差する方向に帯状の導電膜で覆った構造を有するものである。導電膜をゲート電極、ゲート電極と半導体層間の絶縁膜をゲート絶縁膜とし、ゲート電極の両側の半導体層にソース/ドレイン領域が形成される。
【０１１１】
例えば、このようなＦｉｎＦＥＴは、ＳＯＩ基板の上層のシリコン層をエッチングし、上記直方体の半導体層を形成し、この半導体層表面を熱酸化することで、半導体層表面に酸化膜を形成し、さらに、半導体層を覆うゲート電極を形成する。さらに、ゲート電極をマスクとして不純物をイオン注入し、アニール工程を経ることでソース/ドレイン領域を形成することができる。この場合も予めＰＭＯＳＦＥＴを形成する場合には、ボロンのイオン注入を行う場合に予めフッ素、窒素もしくは炭素をイオン注入しておけばボロンの拡散を防止できるため、チャネル領域に隣接するソース/ドレイン領域端部の不純物濃度の急峻な不純物濃度分布を得ることができ、ショートチャネル効果を防止できる。
【０１１２】
以上、本発明の実施の形態に沿って、本発明の半導体装置及びその製造方法について説明したが、本発明の半導体装置及びその製造方法は上記記載に限定されるものではなく、種々の変形が可能である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の第１の実施の形態に係るＣＭＯＳＦＥＴの構造を示す装置の断面図である。
【図２】本発明の第１の実施の形態に係るＣＭＯＳＦＥＴの製造方法の工程を示す、各工程における装置の断面図である。
【図３】本発明の第１の実施の形態に係るＣＭＯＳＦＥＴの製造方法の工程を示す、各工程における装置の断面図である。
【図４】本発明の第１の実施の形態に係るＣＭＯＳＦＥＴの製造方法の工程を示す、各工程における装置の断面図である。
【図５】本発明の第１の実施の形態に係るＣＭＯＳＦＥＴの製造方法の工程を示す、各工程における装置の断面図である。
【図６】本発明の第１の実施の形態に係るＰＭＯＳＦＥＴの閾値電圧のロールオフ特性を示すグラフである。
【図７】本発明の第２の実施の形態に係るＣＭＯＳＦＥＴの製造方法の工程を示す、各工程における装置の断面図である。
【図８】本発明の第３の実施の形態に係るＣＭＯＳＦＥＴの製造方法に基づく、ソース/ドレイン領域の形成工程を示す各工程での装置断面図である。
【図９】本発明の第４の実施の形態に係るＣＭＯＳＦＥＴの製造方法に基づく、ソース/ドレイン領域の形成工程を示す各工程での装置断面図である。
【図１０】本発明の第５の実施の形態に係るＣＭＯＳＦＥＴの製造方法に基づく、ソース/ドレイン領域の形成工程を示す各工程での装置断面図である。
【図１１】本発明の第６の実施の形態に係るＣＭＯＳＦＥＴの製造方法に基づく、ソース/ドレイン領域の形成工程を示す各工程での装置断面図である。
【図１２】本発明の第７の実施の形態に係るＣＭＯＳＦＥＴの構造を示す装置断面図である。
【符号の説明】
【０１１４】
１０  シリコン基板
１５ａ  素子分離領域
１５  酸化膜
１６  ｐウェル
１７  ｎウェル
１８  ゲート酸化膜
１９  ゲート電極
２０ａ、２０ｃ  フッ素イオン注入領域
２０ｂ、２０ｄ  フッ素拡散領域
２１ａ  ボロンイオン注入領域
２１ｂ  ボロン拡散領域
２２ａ  ヒ素イオン注入領域
２２ｂ  ヒ素拡散領域
２３ａ  ポケットイオン注入領域
２４ａ  ポケットイオン注入領域
２５  サイドウォール
２６  ｐ型不純物拡散領域
２７  ｎ型不純物拡散領域
２８  サリサイド
３０  オフセットスペーサ
３１  配線
３２  配線  
３３  エピタキシャル層
４０  シリコン層
４１  シリコン酸化膜層
４２  シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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