(57)【要約】      （修正有）【課題】法外な実行時間を招きチップ全体の解析に使用できない従来のチップ設計法に関する問題点を軽減する。【解決手段】静的タイミング解析（STA）アルゴリズムを適用することで、ディジタル回路中の１以上のゲートに関するタイミング情報を生成する３６。また、前記ディジタル回路の記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用する。CWGアルゴリズムを適用することで、電流波形を生成する３８。また、前記ディジタル回路の記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成する４０。ディジタル回路のRMのシミュレーションにより、基板のノイズの指標を生成する３２。【選択図】図２
2006236340.tif 000002
【特許請求の範囲】
【請求項１】
基板ノイズ（SN）を解析するシステムであって、
静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成する静的タイミング解析モジュールと、
前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用し、電流波形を生成する電流波形生成器と、
前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成する縮小モデル生成器と、
を有し、前記RM生成器は、前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って前記ディジタル回路のRMを生成し、前記ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成する
ことを特徴とするシステム。
【請求項２】
前記タイミング情報は、前記ディジタル回路への複数の入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする請求項１記載のシステム。
【請求項３】
前記CWGアルゴリズムは、１以上の時間ウインドウの中で前記ディジタル回路の１以上のゲートの１以上の最大ピーク電流を生成する重複アルゴリズムより成る
ことを特徴とする請求項１記載のシステム。
【請求項４】
前記RMは受動素子のみから成る
ことを特徴とする請求項１記載のシステム。
【請求項５】
前記RMは感度解析から導出される
ことを特徴とする請求項１記載のシステム。
【請求項６】
前記RMは前記ディジタル回路への入力パターンに依存しない
ことを特徴とする請求項１記載のシステム。
【請求項７】
前記基板のノイズの前記指標はピークトゥピーク値である
ことを特徴とする請求項１記載のシステム。
【請求項８】
基板ノイズ（SN）を解析する方法であって、
静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成するステップと、
前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用し、電流波形を生成するステップと、
前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って、前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成し、前記ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成するステップと、
を有することを特徴とする方法。
【請求項９】
前記タイミング情報は、前記ディジタル回路への複数の入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする請求項８記載の方法。
【請求項１０】
前記CWGアルゴリズムは、１以上の時間ウインドウの中で前記ディジタル回路の１以上のゲートの１以上の最大ピーク電流を生成する重複アルゴリズムより成る
ことを特徴とする請求項８記載の方法。
【請求項１１】
前記RMは受動素子のみから成る
ことを特徴とする請求項８記載の方法。
【請求項１２】
前記RMは感度解析から導出される
ことを特徴とする請求項８記載の方法。
【請求項１３】
前記RMは前記ディジタル回路への入力パターンに依存しない
ことを特徴とする請求項８記載の方法。
【請求項１４】
コンピュータ読み取り可能な媒体内でエンコードされる、基板ノイズ（SN）を解析するためのソフトウエアであって、
静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成するステップと、
前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用し、電流波形を生成するステップと、
前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って、前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成し、前記ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成するステップと、
を実行時に行わせるソフトウエア。
【請求項１５】
前記タイミング情報は、前記ディジタル回路への複数の入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする請求項１４記載のソフトウエア。
【請求項１６】
前記CWGアルゴリズムは、１以上の時間ウインドウの中で前記ディジタル回路の１以上のゲートの１以上の最大ピーク電流を生成する重複アルゴリズムより成る
ことを特徴とする請求項１４記載のソフトウエア。
【請求項１７】
前記RMは受動素子のみから成る
ことを特徴とする請求項１４記載のソフトウエア。
【請求項１８】
前記RMは感度解析から導出される
ことを特徴とする請求項１４記載のソフトウエア。
【請求項１９】
前記RMは前記ディジタル回路への入力パターンに依存しない
ことを特徴とする請求項１４記載のソフトウエア。
【請求項２０】
基板ノイズ（SN）を解析するシステムであって、
静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成する手段と、
前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用し、電流波形を生成する手段と、
前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成する手段と、
を有し、前記RMを生成する手段は、前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って前記ディジタル回路のRMを生成し、前記ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成する
ことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にチップを設計することに関連し、特に基板ノイズ（SN:  substrate  noise）を解析することに関連する。
【背景技術】
【０００２】
混在信号設計はディープサブミクロン(DSM:  deep  submicron)システムオンチップ(SoC:  system-on-chip)設計法の普及と共にユビキタス化しつつある。そのような設計では、信号の整合性を維持すること及びノイズを低減することが懸案事項となりつつある。ディジタル部での大きな信号振幅に起因するスイッチングノイズは共通基板を介して伝搬し、敏感なアナログ素子を破壊してしまうおそれがある。低抵抗基板を使用する設計では、ダイの或る領域で発生したノイズはチップの他の部分を誤動作させるかもしれない。主要サイズが減少すると、より多くのデバイスがチップに収容され、全体的により多くのノイズを発生させる。より小さなデバイスはノイズマージンの減少に起因してノイズに更に敏感にもなる。スイッチングレートの増加及び遷移時間の減少は多くの遷移にも起因する。これらＤＳＭ効果に起因してＳＮ解析（ＳＮＡ）はほとんどの混在信号設計で重要な問題になりつつある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
伝統的にＳＰＩＣＥはノイズ解析用の設計に使用される主要なツールであった。しかしながら100,000ゲートをも有するブロックにＳＰＩＣＥを使用することは実現可能ではない。設計段階の間にＳＮをモデリングする研究開発がなされている。この種のリサーチの多くはＳＰＩＣＥでシミュレーション可能な受動的なネットワークモデルを導出し、テストベンチからの一群の入力ベクトルに関する設計全体についての基板ノイズパターンを生成する。ライブラリ中の各セルは全ての可能な入力についてＳＰＩＣＥでシミュレーションされ、電力供給電流及び基板注入電流が引き出される。この知識はチップ全体の解析を行うのに使用される。少なくともいくつかの従来の手法に関する１つの問題は、それらがパッケージインダクタンス及び付随する電源ノイズを考慮しておらず、それ故に非常に現実的でないことである。いくつかの従来の手法はゲート各々での付加に関するノイズの依存性を考慮していない。少なくとも１つの従来手法では、時間領域電力供給電流推定に一連の分割された寄生容量モデルが使用される。従来の手法は典型的には入力パターンに依存し、従って、入力パターンの各々について別々のモデルが導出されなければならない。適度なサイズの設計でさえも、モデル数は非常に大きくなり得る。このことは法外な実行時間を招き、この手法をチップ全体の解析に使用不可能にする。更に、最悪の場合の入力パターンがテストベンチに与えられてないかもしれないので、最大のノイズが報告されることは何ら保証されない。
【０００４】
本発明の課題はチップ設計に関する欠点及び関連する問題点を軽減又は削減することである。
【課題を解決するための手段】
【０００５】
本発明の一形態による基板ノイズを解析する方法は、静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用することを含む。STAアルゴリズムを適用することで、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成する。また本方法は、前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用する。CWGアルゴリズムを適用することで、電流波形を生成する。また本方法は前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成する。ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成する。
【発明を実施するための最良の形態】
【０００６】
本発明の特定の形態は１以上の技術的利益を与える。一例として特定の形態はチップレベル解析を支援するハイレベルモデル、方法又は双方を与える。特定の形態はＳＮＡに関連する時間的制約を相当に減らし、既存の設計フローの反復性の便宜を図ってもよい。特定の形態は静的タイミング解析(STA:  static  timing  analysis)及び少ない受動ＳＮモデルに基づくフルチップＳＮＡ手法をもたらす。特定の形態はテストベンチ又はシミュレーションを要せずにＳＮＡ用のパターン非依存性の手法（PIM:  pattern-independent  methodology）を使用する。そのような形態は従来の手法で使用されているパターン依存性のフローよりもかなり高速に走る。特定の形態はフルチップ設計に適している。
【０００７】
特定の形態はＳＮに相当に影響する特定の要因をより正確に考慮する感度分析に基づくＲＭを使用する。特定の形態は電流波形生成（CWG:  current  waveform  generation）技法を使用する。そのような形態はＳＴＡ、回路トポロジ及びセル機能を用いて最悪の振る舞いに対応する波形を導出する。特定の形態はＳＮでパッケージの影響を考慮に入れる。特定の形態は回路中のゲートによりもたらされる容量性負荷の影響を考慮に入れる。特定の形態はＳＮＡに関してより正確なモデル、方法及び双方をもたらす。特定の形態は混在信号設計のピークトゥピークＳＮを測定するためにパターン非依存性手法をもたらす。特定の形態は可能な最小限の受動素子数だけから成るＲＭを提供する。特定の形態は周波数解析に拡張可能であり、周波数に敏感なアナログ素子を含む設計に適用されてもよい。
【０００８】
特定の形態は上記の技術的恩恵の全部又は一部を含んでもよいし、全く含まなくてもよい。特定の形態は１以上の他の技術的利益をもたらすかもしれないし、それらの1以上は明細書、特許請求の範囲及び図面により当該技術分野で通常の知識を有する者に明白になるであろう。
【０００９】
本発明並びその特徴及び利点の理解を更に完全にするため、添付図面に関連する以下の説明が参照される。
【実施例１】
【００１０】
図１はＳＮ１０を例示する。パッケージ１２はチップ１４を保持する。特定の実施例ではチップ１４はＳｏＣデバイスである。チップ１４はディジタル論理装置（ロジック）１８、アナログ回路２０及び基板２２を含む。基板２２はディジタルロジック１８及びアナログ回路２０に共通している。特定の実施例ではディジタルロジック１８及びアナログ回路２０は物理的に互いに分かれている。特定の実施例ではディジタルロジック１８及びアナログ回路２０は物理的に互いに分かれていない。電力供給部１６はチップ１４に電力を供給する。非限定的な一例として、電力供給部１６はディジタルロジック１８の1以上の素子にわたって電位差ＶＤＤ−ＶＳＳを生成してよい。ＶＤＤ−ＶＳＳはそれぞれディジタルロジック１８のドレイン及びソース電位である。電力供給部１６はアナログ回路２０の1以上の素子にわたって電位差ＡＶＤ−ＡＶＳも生成してよい。ＡＶＤ−ＡＶＳはそれぞれアナログ回路２０のドレイン及びソース電位である。
【００１１】
ＳＮ１０はディジタルロジック１８内での遷移に起因するスイッチングノイズであり、基板２２を介して伝搬し、アナログ回路２０に到達し、アナログ回路２０の動作に不利に影響する。漏れ電流及び電力供給ノイズ（又は同時スイッチングノイズ）は双方ともにＳＮ１０に寄与する。ウエルと基板２２との間、ソース及びドレインとそれらの対応するウエルとの間の接合は、逆方向にバイアスされた寄生ダイオードを形成し、寄生ダイオードは漏れ電流を基板に流す。ディジタルロジック１８中のゲートへの入力は電源供給部１６からの電流を引き出し、電源供給部１６からディジタルロジック１８へ分配される電流に関連する抵抗及びインダクタンスに起因して、電力供給部１６及び接地ネットワークに関連する電位（ポテンシャル）は空間的及び時間的に変化し、電力供給ノイズ及びグランドバウンス(ground  bounce)を引き起こす。基板２２は接地電位に接続されているので、そのようなグランドバウンスはＳＮ１０として反映される。電力供給ノイズ及びグランドバウンスは漏れ電流によるよりも多くＳＮ１０に寄与する傾向にある。
【００１２】
図２はＳＮ１０を分析する一例のＳＮＡモジュール２４を示す。特定の実施例ではＳＮＡモジュール２４はソフトウエアでもよいし、ハードウエアでもよいし、組み込まれたロジック素子でもよいし、そのような素子の２以上の結合でもよい。特定の実施例では１以上のコンピュータシステムは１以上のユーザアクセスをＳＮＡモジュール２４に与える。ＳＮＡモジュール２４への入力は、ディジタルロジック１８の記述２６、ディジタルロジック１８でのスイッチング動作の記述２８及びパッケージ１２の記述３０を含む。特定の実施例ではディジタルロジック１８のスイッチング動作の記述２８は、ディジタルロジック１８の１以上のゲートにおけるクロックサイクルでのスイッチング動作（ローからハイへ又はハイからローへの遷移のような）の１以上の確率を示す。ＳＮＡモジュール２４からの出力はＳＮ１０の記述３２を含む。特定の実施例ではＳＮ１０の記述３２は例えばＳＮ１０の１以上の電圧のようなＳＮ１０の１以上のシグネチャ(signature)を示す。
【００１３】
ＳＮＡモジュール２４はセルライブラリ３４、ＳＴＡツール３６、電流波形生成器３８、ＲＭ生成器４０及びシミュレータ４２を含む。特定の実施例では、セルライブラリ３４がＳＮＡモジュール２４の要素ではなく、セルライブラリ３４はＳＮＡモジュール２４の外部にある。非限定的な一例として、そのような実施例では、ＳＮＡモジュール２４への入力はセルライブラリ３４を含んでもよい。他の実施例として、そのような実施例では、ＳＮＡモジュール２４の１以上の素子は特定の必要性に従ってＳＮＡモジュール２４外部のセルライブラリ３４にアクセスしてもよい。特定の実施例ではセルライブラリ３４、ＳＴＡツール３６、電流波形生成器３８、ＲＭ生成器４０及びシミュレータ４２は全て互いに分離している。特定の実施例ではセルライブラリ３４、ＳＴＡツール３６、電流波形生成器３８、ＲＭ生成器４０及びシミュレータ４２の２以上が、１以上のハードウエアを、ソフトウエアを、組み込まれたロジック素子を又はそのような素子の２以上の組み合わせを互いに共有する。セルライブラリ３４はディジタルロジック１８を解析するのに使用されるゲートの記述を含む。非限定的な例として、セルライブラリ３４内のゲートの記述はゲートのタイミング情報を含んでもよい。ＳＴＡツール３６は、ディジタルロジック１８及びライブラリ３４の記述２６にアクセスし、記述２６及びセルライブラリ３４を用いてＳＴＡアルゴリズムを実行し、ディジタルロジック１８の各ゲートにおけるタイミング情報を生成する。特定の実施例では、ゲートでのタイミング情報は以下に説明されるようにそのゲートでの立ち上がり及び立ち下がり到着及び遷移時間の最小及び最大を示す。特定の実施例ではＳＴＡツール３６で実行されるＳＴＡアルゴリズムは全ての入力パターンにわたる最良の及び最悪の回路タイミング動作を暗黙に捕捉する。特定の実施例では、ＳＮＡモジュール２４はピークトゥピークＳＮ１０を最大にする最悪のシナリオに従ってＳＴＡツール１３６からのタイミング情報を用いてＳＮ１０をモデル化する。特定の実施例では、ＳＴＡアルゴリズムを利用するとは、複数の入力パターンを超えるディジタルロジック１８のシミュレーションを不要にし、実行時間の改善を支援する。
【００１４】
電流波形生成器３８は、ディジタルロジック１８の記述２６、ディジタルロジック１８のスイッチング動作の記述２８、セルライブラリ３４及びＳＴＡツール３６からのタイミング情報にアクセスし、記述２６，２８、セルライブラリ３４及びタイミング情報を用いてＣＷＧアルゴリズムを実行し、以下に説明されるように電流波形４８を生成する。ＲＭ生成器４０は、ディジタルロジック１８の記述２６、パッケージ１２の記述３０、セルライブラリ３４、電流波形生成器３８からの電流波形４８にアクセスし、記述２６，２８、セルライブラリ３４及び電流波形４８を用いてアルゴリズムを実行し、以下に説明されるようにシミュレーションについてのディジタルロジック１８のＲＭ４６を生成する。ＲＭ４６は比較的少数の受動素子を含み、ＲＭ４６のシミュレーションを高速化する。ＲＭ４６は明示的な１次(primary)入力を一切含まないので、ＲＭ４６は入力パターンに依存しない。特定の実施例では、ディジタルロジック１８が階層的なデザインを含んでいた場合に、ＳＮＡモジュール２４はディジタルロジック１８を処理するためにディジタルロジック１８の異なる階層成分の異なるＲＭ４６を構成するであろう。シミュレータ４２はＲＭ生成器４０によるディジタルロジック１８のＲＭ４６にアクセスし、ＲＭ４６でシミュレーションを実行し、ＳＮ１０の記述３２を生成する。特定の実施例ではシミュレータ４２はＳＰＩＣＥを含む。
【００１５】
図３Ａは一例のリファレンスモデル４４を示す。図３Ｂはリファレンスモデル４４の一例のＲＭ４６を示す。リファレンスモデル４４は或るインバータをモデル化する。リファレンスモデル４４は１つの基板ノードバルク又はＳを含む。キャパシタＣｎｗ及び抵抗器Ｒｅｐｉ２の直列接続は基板ノードバルクをＰＭＯＳトランジスタ基板ノードに接続する。ＣｎｗはＰエピ層接合ダイオードに対して逆バイアスされたＮウエルを表す。Ｒｅｐｉ２は逆バイアスされたＮウエル下のＰエピ層抵抗を表す。抵抗器ＲｅｐｉｌはＮＭＯＳトランジスタの基板ノードを基板ノードＳに接続する。抵抗器Ｒｅｐｉ１はＮＭＯＳトランジスタ下のＰエピ層抵抗を表す。リファレンスモデル４４の各ブロックは１つのＶＤＤ、１つのＶＳＳ及び１つの基板ノードを有する。ＶＳＳ及びＶＤＤノードはパッケージモデルに接続される。ＳＮ１０は基板ノードバルクで測定される。
【００１６】
リファレンスモデル４４の感度分析は、ＲＭ４６内で正確にモデル化されるべきリファレンスモデル４４の最小要素群の決定を支援する。ＳＮ１０は電流波形４８、パッケージモデル及びパッケージモデルに敏感なので、感度分析は、電流波形４８及びパッケージモデルがＲＭ４６内で正確にモデル化されるべきことを示す。
【００１７】
ＲＭ４６はスイッチング動作をモデル化し、受動回路素子（電流源、内部キャパシタ及び抵抗器）のみを含む。キャパシタ及び抵抗器はトランジスタ、容量セル並びに電力網及び接地網での寄生素子をモデル化する。ＲＭ４６はパッケージＲＬＣメッシュ、Ｌｖｉａ，Ｒｖｉａ，Ｌｐｉｎ及びＲｐｉｎも含む。少数の回路素子及び少数の受動回路素子しかＲＭ４６に含まないことはシミュレータ４２によるＲＭ４６のより高速なシミュレーションを促す。ＲＭ４６ではＲｍＢ，ＣｍＢはブロックＢ内のトランジスタ及びワイヤの累積的な抵抗及び容量を表す。ＲｍＢはブロックＢ内のトランジスタに関するプルアップ及びプルダウンターンオン抵抗の平均である。ＣｍＢはブロックＢ内の全てのゲート容量及びワイヤ負荷の合計である。非限定的な例として、インバータｉについて、Ｃｍｉはｉで駆動される負荷容量を表し、ファンアウトセル及びワイヤキャップのゲート容量を含む。Ｒｎ及びＲｐがそれぞれリファレンスモデル４４のＮＭＯＳ及びＰＭＯＳ抵抗のＯＮ抵抗ならば、Ｒｍｉ＝（Ｒｎ＋Ｒｐ）／２である。但しリファレンスモデル４４のインバータは近似的に等しい確率でオン又はオフするものとする。Ｒｎ及びＲｐはトランジスタの動作点の関数であり、線形領域の平均値で近似される。ブロックＢに関する同様な簡易な値ＲｍＢ（ＣｍＢ）はブロックＢ内の全てのセルｉのＲｍｉ（ＣｍＢ）が並列に接続されていると仮定して計算される。
【００１８】
【数１】
2006236340.tif 000003
Ｃｃ及びＲｃはレイアウトの空白領域での分離容量セルを表現し、電圧降下に対する保護を与える。Ｃｃ及びＲｃは分離容量セル及びレイアウトのＳＰＩＣＥネットリストから算出される。Ｃｃ及びＲｃの計算はＣｍ及びＲｍの計算に類似する。Ｃｐは電力又は接地網についての寄生容量を表す。Ｒｓｕｂはｐウエル基板抵抗を表す。Ｃｎｗはｎウエル及び基板Ｓの間の接合容量を表す。Ｒｖｉａ及びＬｖｉａはブロックＢに関連する累積的なビア抵抗及びインダクタンスを表す。電流源ＩはブロックＢの総電力消費から得られる：Ｐ＝Ｖ×Ｉａｖｇ。図４は電流波形４８のモデル例を示す。このモデルの電流波形４８は三角形であるので、Ｉａｖｇ＝（Ｉ／２）Ｉｐｅａｋ（Ｔｒ＋Ｔｆ）ｆ  であり、ｆはクロック周波数である。
【００１９】
ＲＭ４６はＳＮＡに関するディジタル回路の動作を近似する。ＲＭ４６をより正確にするため、リファレンスモデル４４の特定の素子がＲＭ４６内でより正確にモデル化される。より正確な−そしてより複雑な−モデルが使用されるにつれて、シミュレータ４２によるＲＭ４６のシミュレーションはより多くの時間を必要とし、大規模な設計に関して、ついには困難になる。精度とスケールの間にはトレードオフの関係がある。
【００２０】
パッケージＲＬＣメッシュはＲＬＣネットワークの２次元メッシュであり、チップ１２から離れた１以上のピンへの接続を表現する。以下の表１はリファレンスモデル４４のＳＮ１０への２次元パッケージＲＬＣメッシュの影響を示す。ＳＮ１０はパッケージＲＬＣメッシュにより近似的に３倍減らされ、このことはパッケージＲＬＣメッシュが正確にモデル化されるべきことを示す。
【００２１】
表１
【００２２】
【表１】
2006236340.tif 000004
図５ＡはＲＭ４６でのＳＮ１０及び抵抗Ｒｍの間の関係を例示する。図５ＢはＲＭ４６でのＳＮ１０及びＣｍの間の関係を例示する。Ｒｍを変化させることはＳＮ１０に比較的ほとんど影響しない。約１５ｍΩ乃至約４０ｍΩまで−即ち約２．７倍−Ｒｍを変化させると、ピークトゥピークＳＮ１０を約３４．８ｍＶ乃至約３４．０ｍＶまで−約０．９８倍−変化させる。その結果従ってＲｍの計算を非常に正確にする必要はない。実際のＲｍの値から約２．５倍の範疇で計算されたＲｍの値はＳＮ１０に大きな影響を与えないであろう。Ｃｍを変化させることはＳＮ１０に比較的大きく影響するが、非常に重要というわけではない。２ｎＦ乃至１０．２ｎＦまで−即ち約５倍−Ｃｍを変化させると、ＳＮ１０はほとんど線形に約３９．２ｍＶ乃至約２９．０ｍＶまで−即ち約０．７４倍−変化する。
【００２３】
図６ＡはＲＭ４６でのＳＮ１０及び電流源Ｉの間の関係を例示する。図６Ａではピーク電流は変化するが、Ｔｒ＋Ｔｆは一定にとどまる。図６Ｂではピーク電流及びＴｒ＋Ｔｆは変化するが、ｄＩ／ｄｔは一定にとどまる。何れの場合も、ＳＮ１０はピーク電流及び電流波形４８の形状の双方に敏感である。上記の感度分析によれば、ＳＮ１０はＲｍには敏感でなく、Ｃｍには僅かにやや敏感である。従ってＲｍ及びＣｍは過剰に正確にモデル化されることを要しない。しかしながらＳＮ１０はパッケージモデル及び電流波形４８には敏感であり、従って特定の実施例では、パッケージモデル及び電流波形４８は正確にモデル化される。
【００２４】
特定の実施例ではＳＮＡモジュール２４はスイッチング電流を考慮に入れるが、トランジスタの漏れ電流及び閾電流を無視する。ディジタルロジック１８のトランジスタのようにディジタルロジック１８を充放電する寄生容量はトランジスタにスイッチング電流を生成させる。特定の実施例ではＳＮＡモジュール２４は数式Ｉ＝Ｃ∂ＶＣ（ｔ）／∂ｔに従って遷移でのゲートのスイッチング電流をモデル化する。遷移中に容量が一定にとどまり、ＶＣ（ｔ）が上昇する（又は下降する）遷移中に０乃至ＶＤＤまで（又はＶＤＤ乃至０まで）のランプ関数であるならば（公平な近似である）、ゲートの負荷容量を介する電流はＩ＝ＣＶＤＤ／ΔＴ  のピーク値を有するパルス関数であり、ΔＴは遷移時間である。ぱるす幅もΔＴである。特定の実施例では電流波形４８はディジタルロジック１８の全てのゲートの全ての電流パルスの重ね合わせである。ディジタルロジック１８のシミュレーションは何ら実行されることを要しない。テストベンチ中の入力パターン各々についてモデルを必要とする従来の手法とは異なり、ＲＭ４６は入力パターンに依存しない。ＲＭ４６は入力パターンに依存しないので、特定の実施例は従来の手法より速く動作する。パターン非依存性モデルを生成するために、ＲＭ生成器４０は、ＳＴＡツール３６からのタイミング情報にアクセスし、そのタイミング情報を用いて、全ての入力パターンにわたって最悪のケースのＳＮ１０をとらえるＲＭ４６を生成する。
【００２５】
ディジタルロジック１８の各ゲートｇにおけるＳＴＡツール３６からのタイミング情報は、到着ウインドウ（最小到着時間Tgbegin及び最大到着時間Tgendを含む）、最小遷移時間ΔＴgmin及び最大遷移時間ΔＴgminを含む。遷移開始時間Tgtranは到着ウインドウ中のどこかに位置する。遷移開始時間はディジタルロジック１８の各ゲートｇに割り当てられ（即ち、Tgbegin≦Tgtran≦Tgend）、ピーク電流及び結果としてＳＮ１０が最大化されるようにする。どのゲートｇが遷移を行うか（即ち、上昇するか又は下降するか）を正確に決定する何らのロジックシミュレーションも実行されることを要しないので、特定の実施例は、スイッチング動作の知識及びどの程度多くのゲートが遷移を行うかを仮定する。そのような情報はディジタルロジック１８の設計者から又は設計確認中に生成されるロジックシミュレーションダンプから取得可能である。
【００２６】
以下の擬似コード例は重複するアルゴリズムを含み、ディジタルロジック１８でのＳＴＡによるディジタルロジック１８中の各ゲートｇに関する到着ウインドウ、遷移時間及び負荷容量による、最悪の場合の最大のピーク電流を見出す：
【００２７】
【数２】
2006236340.tif 000005
最大ピーク電流を発見することに加えて、上記のアルゴリズムは電流波形４８を構築する。反復の各々（上記のアルゴリズムの第５乃至１６ライン）は、ディジタルロジック１８の中で残っている未選択のゲートｇ（即ち、リストＬ中のゲートｇ）から最大ピーク電流を計算する。上記のアルゴリズムの第６乃至１１ラインはゲートｇｉの到着ウインドウTgibeignの開始点で各ゲートｇｉにより引き出される最大電流Iipeakを計算する。最大電流Iipeakを計算するために、第６乃至１１ラインはゲートｇｉに関してオーバーラップする到着ウインドウを有する全てのゲートｇｉからの電流を共に加える。そして上記アルゴリズムの第１２乃至１３ラインは最大電流を流すゲートｇｋを見分ける。上記のアルゴリズムはゲートｇｋにより流される最大電流に寄与する全てのゲートｇ（即ち、リストＬｋ中の全てのゲートｇ）について遷移開始時間を、ゲートｇｋの到着ウインドウの開始点に設定する。上記のアルゴリズムの第１４乃至１６ラインはリストＬからゲートｇリストＬｋを除去する。電流波形生成器３８はリストＬが空になるまで−即ち電流波形４８が構築されるまで−上記の反復を実行する。
【００２８】
ＳＮＡモジュール２４は、ゲートが上昇する遷移を行うことにつき一度及びゲートが下降する遷移を行うにつき一度、上記のアルゴリズムを起動する。実行されると上記のアルゴリズムはゲートの到着ウインドウの開始点に従ってリストＬを分類する。特定のゲートと重複するゲートの探索は、開始点間の差異が回路の最大到着ウインドウより大きかったならば停止する。これらの最適化を行うことで、上記のアルゴリズムの全体的な複雑さはO(n2logn)程度になり、ｎはそのデザイン中のゲート総数である。
【００２９】
図７Ａは例示的な到着時間ウインドウ５２内でのディジタルロジック１８中のゲートの電流値を例示する。図７Ｂは到着時間ウインドウ５２で電流値５０から導出される電流波形４８の一例を示す。電流値50a,50b,50c,50dはゲートg1,g2,g3,g4にそれぞれ対応する。電流値５０ａは時間１及び４の間で２単位（ユニット）に等しく、電流値５０ｂは時間４及び時間７の間で１ユニットに等しく、電流値５０ｃは時間１及び時間３の間で４ユニットに等しく、電流値５０ｄは時間４及び時間６の間で２ユニットに等しい。ゲートｇ１の到着時間ウインドウ５２ａは時間２及び時間５の間にあり、ゲートｇ２の到着時間ウインドウ５２ｂは時間４及び時間７の間にあり、ゲートｇ３の到着時間ウインドウ５２ｃは時間１及び時間３の間にあり、ゲートｇ４の到着時間ウインドウ５２ｄは時間４及び時間６の間にある。従ってTg1begin＝２，Tg1end＝５，Ig1＝２等である。時間１での最大電流は−ｇ３に関する開始点であり−４ユニットであり；時間２での最大電流は−ｇ１に関する開始点であり−６ユニットであり；時間４での最大電流は−ｇ２及びｇ４に関する開始点であり−５ユニットである。従って最大電流は６ユニットであり、ｇ１及びｇ３に関する遷移開始時間は時間２に設定され、ｇ１及びｇ３はリストから除外される。次の最大値はｇ２及びｇ４に関する時間４に生じる。電流波形４８を生成するため、波形生成器３８はゲートg1,g2,g3,g4に関する電流パルスを互いに重ね合わせる。ゲートの電流パルスの持続時間はそのゲートの最小遷移時間に等しく、最悪の場合の状態に配慮する。g1に関する最小遷移時間は２ユニットであり、g2,g3,g4についてはそれぞれ１ユニットである。
【００３０】
図８はパッケージＲＬＣメッシュ５６の例を示す。パッケージＲＬＣメッシュ５６はパッケージ１２のパワー及びグランドプレーンの抽象的なものである。パッケージ１２に関連するインダクタンスはノイズに直接的に影響するので（Ldi/dt）、パッケージ１２は電力供給ノイズにかなり影響する。特定の実施例ではＳＮＡモジュール２４はインダクタンスＬ、シート抵抗Ｒ及び容量を層情報から計算する。Lpin及びRpinはパッケージＲＬＣメッシュ５６をＶＤＤ及びＶＳＳに接続し、Lvia及びRviaはパッケージＲＬＣメッシュ５６をディジタルブロック５８に接続する。
【００３１】
上記に提示された縮小されたモデル(reduced  model)はリファレンスモデルに関して確認されたものである。大規模な回路についてのリファレンスモデルは法外なＣＰＵ時間に起因してシミュレーション不可能なので、縮小モデルのみが比較的同様な回路に関して確認可能である。５０から７００ゲートまで変化するサイズと共に幾つかの回路が生成された。この実験例では本技法はVDD=1.2Vで0.11-μである。
【００３２】
パターン非依存法（PIM）の結果が提示される。回路各々についてのリファレンスモデルは１０個より少ないベクトルを有するテストベンチでシミュレートされた。テストベンチ全体にわたってピークトゥピーク基板電圧が測定された。PIMにより、上述したような静的タイミング分析ツールから得られたタイミングウインドウに基づいて電流波形及び縮小されたモデルが生成された。縮小モデルを生成するのに使用されたスイッチング比率はそのリファレンスモデルに使用されたテストベンチから計算された。縮小モデルはシミュレートされ、ピークトゥピーク基板ノイズ電圧が測定された。
【００３３】
表２はピークトゥピーク基板ノイズ電圧の比較結果を示す。パターン非依存性フローで縮小モデルを使用して測定されたノイズはリファレンスモデルにより測定されたものに近い：平均的にその差分は16.4％である。しかしながらモデルを生成してそれをシミュレートする合計時間であるCPU時間では劇的な改善効果がある。PIMは平均的に17.8倍速く、c6,c7については３０倍より高速である。リファレンスモデルのCPU時間はサイクル数と共に線形に増えることに留意を要する。我々の実験ではリファレンスモデルは非常に少数のサイクルでシミュレートされた。より大きなデザインは指数的により多くのサイクルを必要とし、特に最悪の又は最悪に近いケースのノイズパターンが捕捉された場合には多数のサイクルを要する。従ってリファレンスモデルシミュレーションのCPU時間は指数的に増える。しかしながらPIMの場合にはモデル生成時間はデザインサイズに関して線形であるので、その時間はデザインサイズに線形に増える。シミュレーション時間は入力パターン数に依存しない。
【００３４】
【表２】
2006236340.tif 000006
表２：基板ノイズ結果
ref:  リファレンスモデルに対するピークトゥピーク基板ノイズ
red:  縮小モデルに対するピークトゥピーク基板ノイズ
err=(red-ref)/ref；X:  CPU時間のスピードアップ率
チップレベルの設計では、詳細なSPICEモデルで基板ノイズを測定することは不可能である。以下の手法はチップの複雑さを取り扱うために使用される。それはデザインの階層的性質を利用する。それは３つの入力（デザイン情報、セルライブラリ及びテクノロジパラメータ）を使用する。デザイン情報はゲートネットリスト、チップ平面図（チップフロアプラン）、パッケージサイズ及びパラメータだけから構成される。セルライブラリはタイミングライブラリ及びSPICEモデルを含む。テクノロジパラメータは金属層のシート抵抗、容量等のようなプロセス情報を含む。出力は階層ブロック各々についての基板ノイズレベルである。
【００３５】
その手法の主なステップは以下の通りである。先ず、各ブロックBiの縮小モデルMiが上述されたように導出される。各ブロックBi中の基板をSiとする（図９）。Mを導出するためにフロアプラン中のブロックの相対的な位置が使用される。フロアプランの中でブロックBi及びBjが物理的に隣接していたならば、それらの対応する基板ノードSi及びSjは抵抗Rijで接続される。Rijの値はブロックのサイズ及びバルクのシート抵抗を用いて計算される。構築されたモデルをパッケージモデルと合成した後に、SPICEシミュレーションが実行され、各ブロックについてSNが測定される。
【００３６】
本手法は混在信号スイッチチップに適用された。このチップのアナログ素子は高速Ｉ／Ｏマクロ(macro)である。ゲート数は８百万である。このチップは３４個のトップレベルブロックを有し、各ブロックは数十万のゲートから構成される。モデリングはP2P  SNについてしか考察されなかった。設計者は各ブロックについてのスイッチング動作を用意した。結果は次のとおりである。完全なシミュレーションは１７分で終了した。Sノード全体にわたるP2P  SNの最大値は40.7mVであり、その平均は34.5mVであった。設計者は60mVの閾値を指定し、それは条件に合っている。
【００３７】
図１０はSNを分析する方法例を示す。本方法はステップ１００から始まり、ユーザはチップ１２のSNAを開始するためにSNAモジュール２４に入力を通知する。ステップ１０２ではSTAツール３６がディジタルロジック１８の記述２６及びセルライブラリにアクセスする。ステップ１０４では、STAツール３６は記述２６及びセルライブラリ３４を用いてSTAアルゴリズムを実行し、チップ１２のディジタルロジック１８中の各ゲートに関するタイミング情報を生成する。ステップ１０６では、電流波形生成器３８はディジタルロジック１８の記述２６、ディジタルロジック１８のスイッチング動作の記述２８、セルライブラリ３４及びSTAツール３６からのタイミング情報にアクセスする。ステップ１０８では、電流波形生成器３８は記述２６，２８、セルライブラリ３４及びタイミング情報を用いてCWGアルゴリズムを実行し、電流波形４８を生成する。ステップ１１０ではRM生成器４０はディジタルロジック１８の記述２６、パッケージ１２の記述３０、セルライブラリ３４及び電流波形４８にアクセスする。
【００３８】
ステップ１１２ではRM生成器４０は記述２６，３０、セルライブラリ３４及び電流波形４８を用いてアルゴリズムを実行し、シミュレーション用のディジタルロジック１８のRM４６を生成する。上述したようにRM４６は比較的少数の受動素子を含み、RM４６のシミュレーションを高速化する。RM４６は明示的な第１次入力を一切含まない。ステップ１１４ではシミュレータ４２はRM４６にアクセスする。ステップ１１６ではシミュレータ４２はRM４６でのシミュレーションを実行し、基板２２にかかる電圧を判定する。ステップ１１８ではシミュレータ４２は基板２２にかかる判定された電圧をユーザに通知し、その時点で本方法は終了する。図１０に本方法の特定のステップが特定の順序でなされるように図示され説明されているが、本発明は適切な如何なる順序ででも実行される図１０に関する方法の適切な如何なるステップをも想定している。
【００３９】
本発明に対する１以上の修正は当業者には明白であり、本発明はそのような全ての修正を添付の特許請求の範囲内に包含する。添付の特許請求の範囲に反映されていない明細書中の記述は本発明をいかようにも制限しない。
【００４０】
以下、本発明により教示される手段が例示的に列挙される。
【００４１】
（付記１）
基板ノイズ（SN）を解析するシステムであって、
静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成する静的タイミング解析モジュールと、
前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用し、電流波形を生成する電流波形生成器と、
前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成する縮小モデル生成器と、
を有し、前記RM生成器は、前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って前記ディジタル回路のRMを生成し、前記ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成する
ことを特徴とするシステム。
（付記２）
前記タイミング情報は、前記ディジタル回路への複数の入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする付記１記載のシステム。
（付記３）
前記タイミング情報は、前記ディジタル回路への全ての可能な入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする付記２記載のシステム。
【００４２】
（付記４）
前記CWGアルゴリズムは、１以上の時間ウインドウの中で前記ディジタル回路の１以上のゲートの１以上の最大ピーク電流を生成する重複アルゴリズムより成る
ことを特徴とする付記１記載のシステム。
（付記５）
前記RMは受動素子のみから成る
ことを特徴とする付記１記載のシステム。
（付記６）
前記RMは少数の素子のみから成る
ことを特徴とする付記１記載のシステム。
【００４３】
（付記７）
前記RMは感度解析から導出される
ことを特徴とする付記１記載のシステム。
（付記８）
前記RMは前記ディジタル回路への入力パターンに依存しない
ことを特徴とする付記１記載のシステム。
（付記９）
前記基板のノイズの前記指標はピークトゥピーク値である
ことを特徴とする付記１記載のシステム。
（付記１０）
ノイズの前記指標が最大のピークトゥピーク値である
ことを特徴とする付記９記載のシステム。
【００４４】
（付記１１）
前記基板は、前記ディジタル回路に関連することに加えてアナログ回路にも関連する
ことを特徴とする付記１記載のシステム。
【００４５】
（付記１２）
基板ノイズ（SN）を解析する方法であって、
静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成するステップと、
前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用し、電流波形を生成するステップと、
前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って、前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成し、前記ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成するステップと、
を有することを特徴とする方法。
（付記１３）
前記タイミング情報は、前記ディジタル回路への複数の入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする付記１２記載の方法。
（付記１４）
前記タイミング情報は、前記ディジタル回路への全ての可能な入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする付記１３記載の方法。
【００４６】
（付記１５）
前記CWGアルゴリズムは、１以上の時間ウインドウの中で前記ディジタル回路の１以上のゲートの１以上の最大ピーク電流を生成する重複アルゴリズムより成る
ことを特徴とする付記１２記載の方法。
（付記１６）
前記RMは受動素子のみから成る
ことを特徴とする付記１２記載の方法。
（付記１７）
前記RMは少数の素子のみから成る
ことを特徴とする付記１２記載の方法。
【００４７】
（付記１８）
前記RMは感度解析から導出される
ことを特徴とする付記１２記載の方法。
（付記１９）
前記RMは前記ディジタル回路への入力パターンに依存しない
ことを特徴とする付記１２記載の方法。
（付記２０）
前記基板のノイズの前記指標はピークトゥピーク値である
ことを特徴とする付記１２記載の方法。
【００４８】
（付記２１）
ノイズの前記指標が最大のピークトゥピーク値である
ことを特徴とする付記２０記載の方法。
【００４９】
（付記２２）
前記基板は、前記ディジタル回路に関連することに加えてアナログ回路にも関連する
ことを特徴とする付記１２記載の方法。
【００５０】
（付記２３）
入力パターンに依存しない
ことを特徴とする付記１２記載の方法。
【００５１】
（付記２４）
コンピュータ読み取り可能な媒体内でエンコードされる、基板ノイズ（SN）を解析するためのソフトウエアであって、
静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成するステップと、
前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用し、電流波形を生成するステップと、
前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って、前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成し、前記ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成するステップと、
を実行時に行わせるソフトウエア。
（付記２５）
前記タイミング情報は、前記ディジタル回路への複数の入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする付記２４記載のソフトウエア。
（付記２６）
前記タイミング情報は、前記ディジタル回路への全ての可能な入力パターンの中で最悪の場合の前記ディジタル回路のタイミングを含む
ことを特徴とする付記２５記載のソフトウエア。
【００５２】
（付記２７）
前記CWGアルゴリズムは、１以上の時間ウインドウの中で前記ディジタル回路の１以上のゲートの１以上の最大ピーク電流を生成する重複アルゴリズムより成る
ことを特徴とする付記２４記載のソフトウエア。
（付記２８）
前記RMは受動素子のみから成る
ことを特徴とする付記２４記載のソフトウエア。
（付記２９）
前記RMは少数の素子のみから成る
ことを特徴とする付記２４記載のソフトウエア。
【００５３】
（付記３０）
前記RMは感度解析から導出される
ことを特徴とする付記２４記載のソフトウエア。
（付記３１）
前記RMは前記ディジタル回路への入力パターンに依存しない
ことを特徴とする付記２４記載のソフトウエア。
（付記３２）
前記基板のノイズの前記指標はピークトゥピーク値である
ことを特徴とする付記２４記載のソフトウエア。
【００５４】
（付記３３）
ノイズの前記指標が最大のピークトゥピーク値である
ことを特徴とする付記３２記載のソフトウエア。
【００５５】
（付記３４）
前記基板は、前記ディジタル回路に関連することに加えてアナログ回路にも関連する
ことを特徴とする付記２４記載のソフトウエア。
【００５６】
（付記３５）
基板ノイズ（SN）を解析するシステムであって、
静的タイミング解析（STA）アルゴリズムをディジタル回路の記述に適用し、前記ディジタル回路中の１以上のゲートに関するタイミング情報を生成する手段と、
前記ディジタル回路の前記記述、前記ディジタル回路中の１以上のゲートに関する前記タイミング情報及び前記ディジタル回路のスイッチング動作の記述に電流波形生成（CWG）アルゴリズムを適用し、電流波形を生成する手段と、
前記ディジタル回路のシミュレーション用の縮小モデル（RM）を生成する手段と、
を有し、前記RMを生成する手段は、前記ディジタル回路の前記記述、前記電流波形及び前記ディジタル回路に関連するパッケージのモデルに従って前記ディジタル回路のRMを生成し、前記ディジタル回路のRMのシミュレーションにより、前記ディジタル回路に関連する基板のノイズの指標を生成する
ことを特徴とするシステム。
【図面の簡単な説明】
【００５７】
【図１】ＳＮの一例を示す図である。
【図２】ＳＮを解析するＳＮＡモジュール例を示す図である。
【図３Ａ】リファレンスモデル例を示す図である。
【図３Ｂ】リファレンスモデルのＲＭ例を示す図である。
【図４】電流波形のモデル例を示す図である。
【図５Ａ】図３Ｂに示されるＲＭでのＳＮ及び抵抗Ｒｍの間の関係を例示する図である。
【図５Ｂ】図３Ｂに示されるＲＭでのＳＮ及び容量Ｃｍの間の関係を例示する図である。
【図６Ａ】図３Ｂに示されるＲＭでのＳＮ及び電流源Ｉの間の関係を例示する図である。
【図６Ｂ】図３Ｂに示されるＲＭでのＳＮ及び電流源Ｉの間の関係を例示する図である。
【図７Ａ】例示的な到着時間枠内での電流値を例示する図である。
【図７Ｂ】図７Ａに示される到着時間枠内での電流値から導出される電流波形を例示する図である。
【図８】パッケージＲＬＣメッシュの例を示す図である。
【図９】チップレベル設計の分析例を示す図である。
【図１０】ＳＮを分析する方法例を示す図である。
【符号の説明】
【００５８】
１０  基板ノイズ
１２  パッケージ
１４  チップ
１６  電源
１８  ディジタル論理装置
２０  アナログ回路
２４  ＳＮＡモジュール
２６  ディジタルロジックの記述
２８  ディジタルロジックでのスイッチング動作の記述
３０  パッケージの記述
３２  SNの記述
３４  セルライブラリ
３６  ＳＴＡツール
３８  電流波形生成器
４０  ＲＭ生成器
４２  シミュレータ
【図１】
2006236340.tif 000007
【図２】
2006236340.tif 000008
【図３Ａ】
2006236340.tif 000009
【図３Ｂ】
2006236340.tif 000010
【図４】
2006236340.tif 000011
【図５Ａ】
2006236340.tif 000012
【図５Ｂ】
2006236340.tif 000013
【図６Ａ】
2006236340.tif 000014
【図６Ｂ】
2006236340.tif 000015
【図７Ａ】
2006236340.tif 000016
【図７Ｂ】
2006236340.tif 000017
【図８】
2006236340.tif 000018
【図９】
2006236340.tif 000019
【図１０】
2006236340.tif 000020