(57)【要約】【課題】  一つのメモリ制御コントローラ（ＬＳＩ）によって制御方式の異なる複数種のＲＡＭを制御することができるようにする。【解決手段】  ＬＳＩ構成のメモリ制御回路１は、ＣＰＵなどの上位の制御部(図示なし)から、ＲＡＭ素子の種別によらない信号であるＲＡＭアクセス要求信号１００を受けて配下のＲＡＭ素子１０に対してＲＡＭ制御信号・データ群２００を送信してこれを制御する。信号１００を受信したメモリアクセスＲＡＭビジー管理回路１１は、現に接続されているＲＡＭ素子１０に適合したＲＡＭコマンド・データ３００を作成してこれをメモリアクセス共通制御回路１３に送信する。信号３００を受信したメモリアクセス共通制御回路１３は、ＲＡＭ制御信号・データ群２００を作成してこれをＲＡＭ素子１０へ送信する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリに対し制御信号を供給しデータの入・出力の制御を行うメモリ制御回路を介してメモリを制御するメモリの制御方式であって、前記メモリ制御回路には制御方式の異なる複数種類のメモリに供給するための各種の命令が記憶されているメモリアクセス共通制御回路が備えられており、前記メモリアクセス共通制御回路に記憶されている命令の中から前記メモリ制御回路に接続されているメモリに応じた命令が順次選択されて出力されこれによりメモリが制御されることを特徴とするメモリの制御方式。
【請求項２】
前記メモリアクセス共通制御回路に記憶されている命令は、ソフトウエアにて設定が可能であることを特徴とする請求項１に記載のメモリの制御方式。
【請求項３】
メモリがRAMであることを特徴とする請求項１または２に記載のメモリの制御方式。
【請求項４】
メモリがDRAMであることを特徴とする請求項１または２に記載のメモリの制御方式。
【請求項５】
メモリに対し制御信号を供給しデータの入・出力の制御を行うメモリ制御回路であって、メモリアクセスのタイミングを管理するメモリアクセス管理回路と、メモリに制御信号を供給するメモリアクセス共通制御回路とを備え、前記メモリアクセス共通制御回路には制御方式の異なる複数種類のメモリに供給するための各種の命令が記憶されており、前記メモリアクセス共通制御回路に記憶されている命令は前記メモリアクセス管理回路の出力信号に従って順次選択されて出力されることを特徴とするメモリ制御回路。
【請求項６】
接続可能なメモリの種別を記憶するメモリ種別レジスタが備えられており、現に接続されているメモリの種別を示す信号が、前記メモリアクセス管理回路に入力されることを特徴とする請求項５に記載のメモリ制御回路。
【請求項７】
回路が１チップ上にＬＳＩとして集積化されていることを特徴とする請求項５または６に記載のメモリ制御回路。
【請求項８】
前記メモリアクセス共通制御回路には、前記各種の命令が記憶された命令定義レジスタが備えられており、前記命令定義レジスタに記憶されている命令は前記メモリアクセス管理回路の出力信号によって制御される命令セレクタを介して出力されることを特徴とする請求項５から７のいずれかに記載のメモリ制御回路。
【請求項９】
前記メモリアクセス共通制御回路には、メモリのアドレス情報を出力すると共にデータの入出力を行うアドレス・データ制御部が更に備えられていることを特徴とする請求項８に記載のメモリ制御回路。
【請求項１０】
前記メモリアクセス共通制御回路には、前記命令セレクタから出力される命令の一部と、前記アドレス・データ制御部が出力するアドレス情報の一部とが入力される命令・アドレスセレクタが更に備えられており、前記メモリアクセス管理回路の出力信号によって命令またはアドレス情報が選択されて前記命令・アドレスセレクタから出力されることを特徴とする請求項９に記載のメモリ制御回路。
【請求項１１】
前記命令定義レジスタに記憶された命令は外部から変更が可能であることを特徴とする請求項８から１０のいずれかに記載のメモリ制御回路。
【請求項１２】
前記命令定義レジスタに記憶された命令はソフトウエアにて設定が可能であることを特徴とする請求項８から１０のいずれかに記載のメモリ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭなどのメモリの制御方式とそのメモリを制御するメモリ制御回路に関し、特に制御方式の異なる複数種類のメモリを、同一のコントローラ(メモリ制御回路)を用いて制御可能とするための技術に関するものである。
【背景技術】
【０００２】
代表的なメモリであるＤＲＡＭ（dynamic random access memory）では、高速アクセスが可能な、外部からのクロックに同期して動作を行うＳＤＲＡＭ（synchronous ＤＲＡＭ）が一般的となっているが、現在ではＳＤＲＡＭを基本としてクロックの立ち上がりエッジのタイミングのみならず立ち下がりエッチングのタイミングにおいてもデータの転送を行うＤＤＲ（double data rate）−ＳＤＲＡＭが主流となっている(例えば、特許文献１参照)。このＤＤＲ−ＳＤＲＡＭも徐々にその改良版であるＤＤＲ２−ＳＤＲＡＭによって置き換えられつつある。また、ロウアドレスとカラムアドレスとを同時に(連続したクロックで)取り込むＦＣ（fast cycle）−ＤＲＡＭも提案され市場に提供されている(例えば、特許文献２参照)。而して、ＤＲＡＭなどのメモリは、通常、コントローラと呼ばれるＬＳＩを介してＣＰＵ等の上位制御部から発せられる命令を実行する。
【０００３】
一方、パソコン等のＤＲＡＭが搭載される応用機器においては、ユーザの多様なニーズに応えるためには、同一機種の機器に対して制御方式の異なるＤＲＡＭ、例えばＤＤＲ−ＳＤＲＡＭとＦＣＲＡＭのそれぞれを搭載したものを提供していく必要がある。このような場合、互いに制御方式の異なるＤＤＲ−ＳＤＲＡＭとＦＣＲＡＭについてはそれぞれ別個のコントローラを開発しなければならないことになる。
【特許文献１】特開２０００−１７３２６７号公報
【特許文献２】ＷＯ９８／５６００４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来は、同一の応用機器において、ＤＲＡＭなどの種類が異なる毎にそれぞれについてコントローラを開発しなければならないため、同一機種内でのバリエーションを増やす等のために、制御方式の異なるＲＡＭを搭載したものを開発しようとする場合には、トータルの開発工数の増大を招いていた。また、従来の方式では、ＤＲＡＭの仕様が完全に固まった後にコントローラの設計・開発を始めなければならないため、現在のように、応用機器の開発サイクルが短期化している状況にあっては、開発が遅れてしまう恐れが生じる。更には、従来方式では、一旦コントローラを開発した後にＤＲＡＭの仕様が変更になるとこれに柔軟に対応することが困難であった。
【０００５】
本発明の課題は上述した従来技術の問題点を解決することであって、その目的は、第１に、制御方式の異なる複数種のメモリを単一のコントローラにより対応することができるようにして、コントローラの開発に係るトータルの開発工数を短縮することである。第２に、メモリの開発と並行してそれを搭載する応用機器の開発を行えるようにして応用機器の開発サイクルの短縮に対応できるようにすることである。第３に、メモリの仕様が変更された場合にコントローラ（ＬＳＩ）を開発し直さなくても柔軟に対応できるようにすることである。
【課題を解決するための手段】
【０００６】
上記の目的を達成するため、本発明によれば、メモリに対し制御信号を供給しデータの入・出力の制御を行うメモリ制御回路を介してメモリを制御するメモリの制御方式であって、前記メモリ制御回路には命令方式の異なる複数種類のメモリに供給するための各種の命令が記憶されているメモリアクセス共通制御回路が備えられており、前記メモリアクセス共通制御回路に記憶されている命令の中から前記メモリ制御回路に接続されているメモリに応じた命令が順次選択されて出力されこれによりメモリが制御されることを特徴とするメモリの制御方式、が提供される。
【０００７】
また、上記の目的を達成するため、本発明によれば、メモリに対し制御信号を供給しデータの入・出力の制御を行うメモリ制御回路であって、メモリアクセスのタイミングを管理するメモリアクセス管理回路と、メモリに制御信号を供給するメモリアクセス共通制御回路とを備え、前記メモリアクセス共通制御回路には命令方式の異なる複数種類のメモリに供給するための各種の命令が記憶されており、前記メモリアクセス共通制御回路に記憶されている命令は前記メモリアクセス管理回路の出力信号に従って順次選択されて出力されることを特徴とするメモリ制御回路、が提供される。
そして、好ましくは、前記メモリアクセス共通制御回路に記憶されている命令は、ソフトウエアにて設定が可能なものである。
【発明の効果】
【０００８】
本発明によれば、同一機種の応用機器において、制御方式の異なる複数種類のメモリを搭載したものを開発する場合において、メモリ制御用のLSI(コントローラ)を単一品種で実現可能であり、トータルの開発工数を削減することができ、延いては開発費用を削減することができる。
そして、メモリに対する各種の命令（コマンド）をソフトウエアにてメモリ制御回路のレジスタに設定できるようにすることにより、メモリの外部インタフェース仕様の変更等にも柔軟に対応できるようになり、また、コントローラLSI開発を早期に着手できるようになる。
【発明を実施するための最良の形態】
【０００９】
図1は、本発明のメモリ制御回路の構成を示すブロック図である。図１に示されるように、メモリ制御回路１は、メモリアクセスＲＡＭビジー管理回路１１と、ＲＡＭ種別レジスタ１２と、メモリアクセス共通制御回路１３とを有しており、ＬＳＩとして構成されている。メモリ制御回路１は、ＣＰＵなどの上位の制御部(図示なし)から、ＲＡＭ素子の種別によらない信号であるＲＡＭアクセス要求信号１００を受けて配下のＲＡＭ素子１０に対してＲＡＭ制御信号・データ群２００を送信してこれを制御する。ＲＡＭアクセス要求信号１００はメモリアクセスＲＡＭビジー管理回路１１にて受信され、メモリアクセスＲＡＭビジー管理回路１１は、ＲＡＭ種別レジスタ１２から送信されてくるＲＡＭ種別信号４００を参照して、現に接続されているＲＡＭ素子１０に適合したＲＡＭコマンド・データ３００を作成してこれをメモリアクセス共通制御回路１３に送信する。ＲＡＭコマンド・データ３００を受信したメモリアクセス共通制御回路１３は、ＲＡＭ制御信号・データ群２００を作成してこれをＲＡＭ素子１０へ送信する。
【００１０】
上位制御部よりＲＡＭアクセス要求信号１００が送信されるメモリアクセスＲＡＭビジー管理回路１１は、従来からコントローラにおいて一般的に使用されている回路であって、メモリ制御回路１と接続されるＲＡＭ素子の種別を管理するＲＡＭ種別レジスタ１２よりＲＡＭ種別信号４００を受けてそのＲＡＭ素子のスペックに従い、ＲＡＭへの制御信号送出タイミング間隔の制御（ビジー制御）を行う。そなわち、このメモリアクセスＲＡＭビジー管理回路１１は、接続されているＲＡＭ素子１０へのアクセスが可能なタイミングとなった場合に、ＲＡＭ制御コマンド・データ３００をメモリアクセス共通制御回路１３へと送出する。そして、メモリアクセス共通制御回路１３は、制御信号、データおよびアドレス情報を含むＲＡＭ制御信号・データ群２００をＲＡＭ素子１０へ送信する。
【００１１】
図２は、図１に示されるメモリアクセス共通制御回路１３の詳細な構成を示すブロック図である。メモリアクセス共通制御回路１３は、ＲＡＭアクセスに必要な情報〔ＲＡＭアクセス種類（書き込み、読み出し、リフレッシュ等）、ＲＡＭ内のアクセスアドレス、データ等〕を、図１のメモリアクセスＲＡＭビジー管理回路１１より送出されるＲＡＭ制御コマンド・データ３００として受信し、ＲＡＭ素子１０とメモリ制御回路１とのインタフェース信号の生成およびタイミング制御を行う。
図２に示すように、メモリアクセス共通制御回路１３は、ＲＡＭアドレス・データ制御部１３１と、ＲＡＭアクセス命令定義レジスタ１３２と、命令セレクタ１３３とから構成されている。
【００１２】
ＲＡＭアドレス・データ制御部１３１には、メモリアクセスＲＡＭビジー管理回路１１から送出されるＲＡＭ制御コマンド・データ３００の中からアドレス・データ３００ａが入力される。そして、ＲＡＭアドレス・データ制御部１３１からＲＡＭ素子１０へＲＡＭ内アドレス信号２００ｂとライトデータが送信され、またＲＡＭ素子１０からのリードデータはＲＡＭアドレス・データ制御部１３１へ送出される。ＲＡＭアクセス命令定義レジスタ１３２には、制御方式の異なるＲＡＭ素子を制御するのに必要な命令（コマンド）が登録されている。すなわち、それぞれのＲＡＭに対応した、ライト命令、フルライト命令、マスクライト命令、リフレッシュ命令（ＲＥＦ）、モードレジスタセット（ＭＲＳ）命令等を含む命令が登録されている。メモリアクセスＲＡＭビジー管理回路１１から送出されるＲＡＭ制御コマンド・データ３００の中のコマンド３００ｂは、命令セレクタ１３３へ送出され、命令セレクタ１３３は、そのコマンドに基づきその送出タイミングにてＲＡＭアクセス命令定義レジスタ１３２に登録されている命令を選択し、ＲＡＭ制御信号２００ｃとしてＲＡＭ素子１０宛てに出力する。すなわち、命令セレクタ１３３は、ＲＡＭアクセス命令定義レジスタ１３２に登録されている命令を順次ＲＡＭ素子１０宛てに出力するが、その出力タイミングは、メモリアクセスＲＡＭビジー管理回路１１によって制御される。
【実施例１】
【００１３】
次に、本発明をＤＲＡＭに適用した実施例について説明する。本実施例のメモリ制御回路は、ＦＣＲＡＭとＤＤＲ２−ＳＤＲＡＭとをコンパチブル制御できるものである。図３は、本発明の実施例１のメモリ制御回路によって制御されるＦＣＲＡＭのピン名とその信号アサインを示す図表である。本実施例で用いられるＦＣＲＡＭでは、ＣＬＫ、ＣＬＫ’、ＣＳ’、ＷＥ’、ＣＫＥ、ＢＡ０、ＢＡ１、Ａ０−Ａ１４、ＤＱＳ、ＤＱＳ’、ＤＱ０−ＤＱ７のピンが用いられている。ＣＫＬピン、ＣＬＫ’ピンにはクロックＣＬＫ、ＣＬＫ’が入力され、ＣＳ’ピンにはＣＳ’信号が入力され、ＷＥ’ピンにはＦＮ信号が入力され、ＣＫＥピンには、本実施例においてはハイ固定のパワーダウンコマンドＰＤ’が入力される（本実施例においてはパワーダウンコマンドは発信されない）。ＢＡ０ピン、ＢＡ１ピンにはバンクアドレスＢＡ０、ＢＡ１が入力され、Ａ０ピン−Ａ１４ピンには、１ｓｔコマンド時にはアッパーアドレスＵＡ００−ＵＡ１４が、２ｎｄコマンド時にはＡ０ピン−Ａ８ピンには、ロワーアドレスＬＡ００−ＬＡ０８が、Ａ１３ピン、Ａ１４ピンには、variable write信号ＶＷ１、ＶＷ０が入力される（ＶＷ１、ＶＷ０はライトコマンド発信時のみ）。ＤＱＳピン、ＤＱＳ’ピンには、データストローブ信号ＤＱＳ、ＤＱＳ’が入出力され、ＤＱ０ピン−ＤＱ７ピンには、データＤＱ０−ＤＱ７が入出力される。
【００１４】
ＦＣＲＡＭに対しリード（図３においてリードコマンドを８ＢＲにて示す）が行われる際には、１ｓｔコマンド時に、ＣＳ’信号が“Ｌ”、ＦＮ信号が“Ｈ”となることによりＲＤＡ（read with auto-close）コマンドが発せられ、同時にバンドアドレスＢＡ０、ＢＡ１がＢＡ０ピン、ＢＡ１ピンより、アッパーアドレスＡ（００）−Ａ（１４）がＡ０ピン−Ａ１４ピンより取り込まれる。２ｎｄコマンド時には、ＣＳ’信号が“Ｈ”、ＦＮ信号が“Ｈ”となることによりＬＡＬ（lower address latch）コマンドが発せられ、同時にロワーアドレスＡ（１５）−Ａ（２１）がＡ２ピン−Ａ８ピンより取り込まれる。これにより、特定のアドレスのセルに記憶されていた情報がＤＱ０ピン−ＤＱ７ピンを介して読み出される。
【００１５】
ＦＣＲＡＭに対しフルライト（図３においてフルライトコマンドを８ＢＷにて示す）が行われる際には、１ｓｔコマンド時に、ＣＳ’信号が“Ｌ”、ＦＮ信号が“Ｌ”となることによりＷＲＡ（write with auto-close）コマンドが発せられ、同時にバンドアドレスＢＡ０、ＢＡ１がＢＡ０ピン、ＢＡ１ピンより、アッパーアドレスＡ（００）−Ａ（１４）がＡ０ピン−Ａ１４ピンより取り込まれる。２ｎｄコマンド時には、ＣＳ’信号が“Ｈ”、ＦＮ信号が“Ｈ”となることによりＬＡＬコマンドが発せられ、同時にロワーアドレスＡ（１５）−Ａ（２１）がＡ２ピン−Ａ８ピンより取り込まれ、またフルライトであることを示す情報“Ｌ”、“Ｈ”がＡ１３ピン、Ａ１４ピンより取り込まれる。これにより、特定のアドレスのセルに対しＤＱ０ピン−ＤＱ７ピンを介して供給されたデータが書き込まれる。
【００１６】
ＦＣＲＡＭに対しマスクライトであるアッパーライト、ロワーライト（図３においてアッパーライトコマンド、ロワーライトコマンドをそれぞれ４ＢＷＵ、４ＢＷＬと示す）が行われる際のコマンドは、２ｎｄコマンド時に、マスクライトであることを示す情報“Ｈ”、“Ｌ”がＡ１３ピン、Ａ１４ピンより与えられる以外は、フルライト時と同じである。アッパーライト、ロワーライトのマスク個所は、２ｎｄコマンド時に、Ａ０ピン、Ａ１ピンより指示される。
【００１７】
ＦＣＲＡＭに対しリフレッシュが行われる際には、１ｓｔコマンド時に、ＣＳ’信号が“Ｌ”、ＦＮ信号が“Ｌ”となることによりＷＲＡコマンドが発せられる。２ｎｄコマンド時には、ＣＳ’信号が“Ｌ”、ＦＮ信号が“Ｈ”となることによりＲＥＦ（auto refresh）コマンドが発せられ、リフレッシュが行われる。
ＦＣＲＡＭに対しモードレジスタの設定が行われる際には、１ｓｔコマンド時に、ＣＳ’信号が“Ｌ”、ＦＮ信号が“Ｈ”となることによりＲＤＡコマンドが発せられ、２ｎｄコマンド時には、ＣＳ’信号が“Ｌ”、ＦＮ信号が“Ｈ”となることによりＭＲＳ（mode register set）コマンドが発せられる。そして、２ｎｄコマンド時に、アドレスピンより設定すべきモードの情報が与えられる。
ＲＥＦコマンド、ＭＲＳコマンドが発せられるとき、ＤＱＳ、ＤＱＳ’、ＤＱ０−ＤＱ７のピンは、ハイインピーダンス状態におかれる。
【００１８】
図４は、本発明の実施例１のメモリ制御回路によって制御されるＤＤＲ２−ＳＤＲＡＭのピン名とその信号アサインを示す図表である。本実施例で用いられるＤＤＲ２−ＳＤＲＡＭでは、ＣＬＫ、ＣＬＫ’、ＣＳ’、ＲＡＳ’、ＣＡＳ’、ＷＥ’、ＣＫＥ、ＢＡ０、ＢＡ１、Ａ０−Ａ１３、ＤＭ、ＤＱＳ、ＤＱＳ’、ＤＱ０−ＤＱ７のピンが用いられている。ＣＬＫピン、ＣＬＫ’ピンにはクロックＣＬＫ、ＣＬＫ’が入力され、ＣＳ’ピンにはＣＳ’信号が入力され、ＲＡＳ’ピンとＣＡＳ’ピンにはＲＡＳ’ 信号とＣＡＳ’ 信号が入力され、ＷＥ’ピンにはＷＥ’信号が入力され、ＣＫＥピンには、本実施例においてはハイ固定とされたclock enable信号ＣＫＥが入力される。ＢＡ０ピン、ＢＡ１ピンにはバンクアドレスＢＡ０、ＢＡ１が入力され、Ａ０ピン−Ａ１３ピンには、１ｓｔコマンド時にはロウアドレスＲＡ００−ＲＡ１３が、２ｎｄコマンド時にはＡ０ピン−Ａ９ピンには、カラムアドレスＣＡ００−ＣＡ０９が、Ａ１０ピンには、auto precharge信号ＡＰが入力される。ＤＭピンにはdata mask信号ＤＭが入力され、ＤＱＳピン、ＤＱＳ’ピンには、データストローブ信号ＤＱＳ、ＤＱＳ’が入出力され、ＤＱ０ピン−ＤＱ７ピンには、データＤＱ０−ＤＱ７が入出力される。
【００１９】
ＤＤＲ２−ＳＤＲＡＭに対しリードが行われる際には、１ｓｔコマンド時に、ＣＳ’信号が“Ｌ”、ＲＡＳ’信号が“Ｌ”となることによりＡＣＴ（active）コマンドが発せられ、同時にバンドアドレスＢＡ０、ＢＡ１がＢＡ０ピン、ＢＡ１ピンより、ロウアドレスＡ（００）−Ａ（１３）がＡ０ピン−Ａ１３ピンより取り込まれる。２ｎｄコマンド時には、信号ＣＳ’が“Ｌ”、ＣＡＳ’ 信号が“Ｌ”、ＡＰ信号が“Ｈ”となることによりＲＤＡ（read with auto precharge）コマンドが発せられ、同時にカラムアドレスＡ（１４）−Ａ（２１）がＡ２ピン−Ａ９ピンより取り込まれる。これにより、特定のアドレスのセルの情報がＤＱ０ピン−ＤＱ７ピンを介して読み出される。
【００２０】
ＤＤＲ２−ＳＤＲＡＭに対しフルライトが行われる際の１ｓｔコマンド時の動作は、リードが行われる際の１ｓｔコマンド時の動作と同じである。すなわち、ＡＣＴコマンドが発せられ、バンクアドレスＢＡ０、ＢＡ１とロウアドレスＡ（００）−Ａ（１３）が取り込まれる。２ｎｄコマンド時には、信号ＣＳ’が“Ｌ”、ＣＡＳ’信号が“Ｌ”、ＷＥ’信号が“Ｌ”、ＡＰ信号が“Ｈ”となることによりＷＴＡ（write with auto precharge）コマンドが発せられ、同時にカラムアドレスＡ（１４）−Ａ（２１）がＡ２ピン−Ａ９ピンより取り込まれる。これにより、特定のアドレスのセルに対しＤＱ０ピン−ＤＱ７ピンを介して供給されたデータが書き込まれる。
【００２１】
ＤＤＲ２−ＳＤＲＡＭに対しマスクライトであるアッパーライト、ロワーライトが行われる際のコマンドは、データ入力時に、ＤＭピンにマスクライトであることを示す情報“Ｌ→Ｈ”、“Ｈ→Ｌ”が与えられる以外は、フルライト時と同じである。
【００２２】
ＤＤＲ２−ＳＤＲＡＭに対しリフレッシュが行われる際には、ＣＳ’信号が“Ｌ”、ＲＡＳ’信号が“Ｌ”、ＣＡＳ’信号が“Ｌ”となることによりＲＥＦコマンドが発せられる。リフレッシュ完了後、待機状態に復帰する。
ＤＤＲ２−ＳＤＲＡＭに対しモードレジスタの設定が行われる際には、ＣＳ’信号が“Ｌ”、ＲＡＳ’信号が“Ｌ”、ＣＡＳ’信号が“Ｌ”、ＷＥ’信号が“Ｌ”となることによりＭＲＳコマンドが発せられる。このとき、アドレスピンより設定すべきモードの情報が与えられる。
ＲＥＦコマンド、ＭＲＳコマンドが発せられるとき、ＤＱＳ、ＤＱＳ’、ＤＱ０−ＤＱ７のピンは、ハイインピーダンス状態におかれる。
【００２３】
図５は、図３に示された信号アサインに従って動作するＦＣＲＡＭにデータを書き込む場合の各ピンでの動作波形を示すタイムチャートである。この例では、ＢＬ（burst length）は４に設定され、ＷＬ（write latency）は４に設定されている。ＣＬＫサイクル０Ｔにおいてフルライトコマンド（８ＢＷ）が、ＣＬＫサイクル２Ｔにおいてアッパーライトコマンド（４ＢＷＵ）が、ＣＬＫサイクル４Ｔにおいてロワーライトコマンド（４ＢＷＬ）が入力されている。
８ＢＷの１ｓｔコマンドが入力されるＣＬＫサイクル０Ｔにおいて、ＣＳ’とＦＮが共に“Ｌ”となってＷＲＡコマンドが発せられ、同時にバンクアドレスＢＡ０−ＢＡ１、アッパーアドレスＵＡ０−ＵＡ１４が取り込まれる。８ＢＷの２ｎｄコマンドが入力されるＣＬＫサイクル１Ｔにおいて、ＣＳ’とＦＮが共に“Ｈ”となってＬＡＬコマンドが発せられ、同時にロワーアドレスＬＡ２−ＬＡ８が取り込まれる（８ＢＷの２ｎｄコマンド時には、Ａ０、Ａ１ピンは“０”に固定されており、Ａ１３、Ａ１４ピンにはフルライトであることを示す“Ｌ”、“Ｈ”が入力される）。本実施例のＦＣＲＡＭはＷＬ＝４であるので、８ＢＷの２ｎｄコマンド入力から４クロック後のＣＬＫサイクル５Ｔにおいて最初のライトデータＷＤ０の読み込みが行われ、データ書き込みが行われる。ＢＬ＝４であるのでその後、半クロック毎にＷＤ３までライトデータの読み込みが行われ、そのデータの書き込みが行われる。
８ＢＷの後に実行される４ＢＷＵ、４ＢＷＬについても、２ｎｄコマンドにおいて、マスクライトであることを示す信号がＡ１３、Ａ１４ピンから入力され、マスク位置を示す情報がＡ０、Ａ１ピンから入力され、マスクライトが実行される以外はフルライトの８ＢＷの場合と同様の動作が行われる。
【００２４】
図６は、図４に示された信号アサインに従って動作するＤＤＲ２−ＳＤＲＡＭにデータを書き込む場合の各ピンでの動作波形を示すタイムチャートである。この例では、ＢＬは４に設定され、ＷＬは６に設定されている。ＣＬＫサイクル０Ｔにおいてフルライトコマンド（８ＢＷ）が、ＣＬＫサイクル２Ｔにおいてアッパーライトコマンド（４ＢＷＵ）が、ＣＬＫサイクル４Ｔにおいてロワーライトコマンド（４ＢＷＬ）が入力されている。
８ＢＷの１ｓｔコマンドが入力されるＣＬＫサイクル０Ｔにおいて、ＣＳ’とＲＡＳ’が“Ｌ”となってＡＣＴコマンドが発せられ、同時にバンクアドレスＢＡ０−ＢＡ１、ロウアドレスＲＡ０−ＲＡ１３が取り込まれる。８ＢＷの２ｎｄコマンドが入力されるＣＬＫサイクル１Ｔにおいて、ＣＳ’とＣＡＳ’とＷＥ’とが“Ｌ”となってＷＴＡコマンドが発せられ、同時にカラムアドレスＣＡ２−ＣＡ９が取り込まれる（このとき、Ａ０、Ａ１ピンは“０”に固定されており、Ａ１０ピンにはオートプリチャージが行われることを示す “Ｈ”が入力される）。本実施例のＤＤＲ２−ＳＤＲＡＭはＷＬ＝４であるので、８ＢＷの２ｎｄコマンド入力から６クロック後のＣＬＫサイクル７Ｔにおいて最初のライトデータＷＤ０の読み込みが行われ、データ書き込みが行われる。ＢＬ＝４であるのでその後、半クロック毎にＷＤ３までライトデータの読み込みが行われ、そのデータの書き込みが行われる。
８ＢＷの後に実行される４ＢＷＵ、４ＢＷＬについても、マスクライトが実行される以外は８ＢＷの場合と同様の動作が行われる。ライトデータのマスキングのタイミングは、ＤＭ信号により指示される。
【００２５】
図７は、本実施例のメモリ制御回路内に設けられるメモリアクセス共通制御回路のブロック図である。このメモリアクセス共通制御回路２３に接続されるＲＡＭ素子１０は、図３〜図６を参照して説明したＦＣＲＡＭまたはＤＤＲ２−ＳＤＲＡＭである。メモリアクセス共通制御回路２３には、ＲＡＭアドレス・データ制御部２３１、ＲＡＭアクセス命令定義レジスタ２３２、命令セレクタ２３３、命令・アドレスセレクタ２３４が設けられている。ＲＡＭアドレス・データ制御部２３１は、ＲＡＭ制御コマンド・データ３００の中のアドレス・データ３００ａが入力され、データ２００ａをＲＡＭ素子１０との間で入出力すると共に、ＲＡＭ内アドレス信号２００ｂを出力する。ＲＡＭアクセス命令定義レジスタ２３２には、本実施例のメモリ制御回路に接続されるＲＡＭ、すなわちＦＣＲＡＭとＤＤＲ２−ＳＤＲＡＭの各種の命令が格納されている。すなわち、ＦＣＲＡＭのリード命令（８ＢＲ）、フルライト命令（８ＢＷ）、アッパーライト命令（４ＢＷＵ）、ロワーライト命令（４ＢＷＬ）、オートリフレッシュ命令（ＲＥＦ）、モードレジスタセット命令（ＭＲＳ）、ＤＤＲ２−ＳＤＲＡＭのリード命令（８ＢＲ）、フルライト命令（８ＢＷ）、マスクライト命令（４ＢＷＵ、４ＢＷＬ）、オートリフレッシュ命令（ＲＥＦ）、モードレジスタセット命令（ＭＲＳ）が設定されている。この設定内容は本メモリ制御回路（ＬＳＩ）外よりソフトウエアにて変更が可能である。命令セレクタ２３３にはＲＡＭ制御コマンド・データ３００の中のコマンド３００ｂが入力され、それに従ってＲＡＭアクセス命令定義レジスタ２３２に登録されている命令の中から一つを選択してＲＡＭ制御信号２００ｃとして出力する。命令・アドレスセレクタ２３４には、ＲＡＭ内アドレス信号２００ｂの一部（Ａ０、Ａ１、Ａ１０、Ａ１３、Ａ１４ピンの信号）とＲＡＭ制御信号２００ｃの一部（アドレス系制御信号）が入力されており、その内のいずれかをコマンド３００ｂに従ってＲＡＭ素子１０宛てに出力する。
ＲＡＭアクセス命令定義レジスタ２３２の内容は、ディップスイッチを設定することによりあるいはプログラマブル素子をプログラムすることによって設定できるようにしてもよい。
【００２６】
図８は、図７に示したＲＡＭアクセス命令定義レジスタ２３２の具体的登録例を示す図表である。図３、図４に示された各ピンの信号アサインに従い、図８に示すように予め登録しておく。
【図面の簡単な説明】
【００２７】
【図１】本発明のメモリ制御回路の一実施の形態を示すブロック図。
【図２】図１のメモリアクセス制御回路の具体的な構成を示すブロック図。
【図３】本発明の一実施例のメモリ制御回路に接続されるＦＣＲＡＭのピン−信号アサインを示す図表。
【図４】本発明の一実施例のメモリ制御回路に接続されるＤＤＲ２−ＳＤＲＡＭのピン−信号アサインを示す図表。
【図５】本発明の一実施例のメモリ制御回路に接続されるＦＣＲＡＭのライト時の信号波形を示すタイムチャート。
【図６】本発明の一実施例のメモリ制御回路に接続されるＤＤＲ２−ＳＤＲＡＭのライト時の信号波形を示すタイムチャート。
【図７】本発明の一実施例のメモリ制御回路に設置されるメモリアクセス共通制御回路の構成を示すブロック図。
【図８】図７に示されたメモリアクセス共通制御回路の中のＲＡＭアクセス命令レジスタの具体的構成を示す図表。
【符号の説明】
【００２８】
１  メモリ制御回路
１０  ＲＡＭ素子
１１  メモリアクセスＲＡＭビジー管理回路
１２  ＲＡＭ種別レジスタ
１３  メモリアクセス共通制御回路
１００  ＲＡＭアクセス要求信号
１３１、２３１  ＲＡＭアドレス・データ制御部
１３２、２３２  ＲＡＭアクセス命令定義レジスタ
１３３、２３３  命令セレクタ
２００  ＲＡＭ制御信号・データ群
２００ａ  データ
２００ｂ  ＲＡＭ内アドレス信号
２００ｃ  ＲＡＭ制御信号
２３４  命令・アドレスセレクタ
３００  ＲＡＭ制御コマンド・データ
３００ａ  アドレス・データ
３００ｂ  コマンド
４００  ＲＡＭ種別信号
【図１】
2006059046.tif 000003
【図２】
2006059046.tif 000004
【図３】
2006059046.tif 000005
【図４】
2006059046.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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