(57)【要約】  【課題】  ＳＲＡＭからなるメモリセルの貫通最大電流の低減を図り、エレクトロマイグレーションによる配線断線やホットキャリアによるトランジスタのしきい値電圧変動といった問題を解決する。  【解決手段】  データ書き込み時には、メモリセル１の電源線２に断熱充電電圧ＰＣＫを印加し、且つ、一対のビット線ＢＬ，ＮＢＬの一方に断熱充電電圧ＰＣＫを入力し他方にＧＮＤ電圧を入力して、断熱充電電圧ＰＣＫが緩やかに上昇するとき充電してメモリセル１にデータを書き込む。データ保持時には、メモリセル１の電源線２を断熱充電電圧ＰＣＫから定電源電圧ＶＤＤに切り替えてデータ保持を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータ２個からなるフリップフロップと該フリップフロップと一対のビット線との間でワード信号に応じてデータの入出力を行う一対のアクセストランジスタとを含むメモリセルによるＳＲＡＭからなるメモリ回路において、
前記メモリセルの電源線に対して、定電源電圧と前記メモリセルの時定数よりも緩やかに上昇下降する断熱充電電圧とを切替接続するスイッチ手段と、
データ書き込み時には、該スイッチ手段の切り替えにより前記メモリセルの電源線に前記断熱充電電圧を印加し、且つ前記一対のビット線の一方に該断熱充電電圧を入力し他方に接地電圧を入力し、データ保持時には、前記メモリセルの電源線を前記断熱充電電圧から定電源電圧に切り替える機能と、
を具備することを特徴とするメモリ回路。
【請求項２】
請求項１に記載のメモリ回路において、前記機能を、
データ書き込み時には、前記スイッチ手段の切り替えにより前記メモリセルの電源線に前記断熱充電電圧を印加し、且つ前記一対のビット線の一方をハイインピーダンス状態とし、他方に接地電圧又は前記断熱充電電圧を入力し、データ保持時には、前記メモリセルの電源線を前記断熱充電電圧から定電源電圧に切り替える機能、
に代えたことを特徴とするメモリ回路。
【請求項３】
請求項１に記載のメモリ回路において、
前記一対のアクセストランジスタの各々に直列に別の一対のトランジスタのドレインをそれぞれ直列接続し、該別の一対のトランジスタのソースを接地に接続し、ゲートをそれぞれ前記一対のビット線に接続したことを特徴とするメモリ回路。
【請求項４】
請求項１乃至３のいずれか１つに記載のメモリ回路において、
前記ワード線の充放電に別の断熱充電電圧を用いたことを特徴とするメモリ回路。
【請求項５】
請求項１乃至４のいずれか１つに記載のメモリ回路おいて、
複数の前記メモリセルの前記各電源線を共有電源線に接続し、該共有電源線を前記スイッチ手段により前記断熱充電電圧又は前記定電源電圧に接続することを特徴とするメモリ回路。
【請求項６】
請求項１乃至５のいずれか１つに記載のメモリ回路において、
前記断熱充電電圧として、スイッチトキャパシタ回路で生成される階段状波形の電圧、又はＬＣ共振回路で生成されるサイン波形の電圧を用いることを特徴とするメモリ回路。
【請求項７】
請求項１乃至６のいずれか１つに記載のメモリ回路において、
前記断熱充電電圧は、最小電圧を前記定電源電圧のｋ倍（０≦ｋ≦２／３）とし、最大電圧を前記定電源電圧とすることを特徴とするメモリ回路。
【請求項８】
請求項１乃至７のいずれか１つに記載のメモリ回路において、
書き込みがイネーブルのときデータが前記メモリセルに書き込まれ、書き込みがディスイネーブルのときデータの書き込み動作が行われないように制御する周辺回路を有することを特徴とするメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳインバータ２個からなるフリップフロップと該フリップフロップと一対のビット線との間でワード信号に応じてデータの入出力を行う一対のアクセストランジスタとを含むメモリセルによるＳＲＡＭからなるメモリ回路に係り、特に、微細化を進めた場合の電流密度の増大を抑制し、これによりエレクトロマイグレーションによる配線断線やホットキャリアによるトランジスタのしきい値電圧変動といった問題を解決したメモリ回路に関するものである。
【背景技術】
【０００２】
図１３は従来から知られているＳＲＡＭの回路構成を示す回路図である。従来例のＳＲＡＭは、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなるＣＭＯＳインバータと、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２からなるＣＭＯＳインバータとを、互いに出力を他方の入力に接続して構成したフリップフロツプをメモリ素子としている。そして、入出力信号を一対のアクセストランジスタとしてのＮＭＯＳトランジスタＭＮ３，ＭＮ４を介して差動形式の一対のビット線ＢＬ、ＮＢＬに接続しており、１個のメモリセル１において６個のＭＯＳトランジスタを用いる回路構成である。
【０００３】
メモリセル１の状態が反転するときに、メモリセル１の電源線２に印加される定電源電圧ＶＤＤから、接地ＧＮＤに貫通電流が流れるが、このときの最大電流は次式で表される（例えば、非特許文献１参照）。
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ここで、ＶTはフリップフロップのトランジスタのしきい値電圧、μはキャリア移動度、εは誘電率、ｔoxはゲート酸化膜厚、Ｗ，Ｌはゲート幅およびゲート長である。
【０００４】
【非特許文献１】菅野卓雄監修、飯塚哲哉編、「ＣＭＯＳ超ＬＳＩの設計」、培風館、１５頁、１９８９年
【非特許文献２】Neil Weste,Kamran Eshraghian,"Principles of CMOS VLSI Desgin",pp.39-40,Addison Wesley Publishing Company,1985
【非特許文献３】菅野卓雄監修、飯塚哲哉編、「ＣＭＯＳ超ＬＳＩの設計」、培風館、１４４−１４５頁、１９８９年
【非特許文献４】T.Horiuchi,H.Mikoshiba,K.Nakamura,and K.Hamano,"hot-carrier induced degradation of NMOSFET's in inverter operation",Symposium on VLSI Technology,PP.104-105,1985.
【非特許文献５】S.Nakata,"Adiabatic Charging Reversible Logic using a Switched Capacitor Regenerator",IEICE Trans.Electron.,vol.E87-C,no.11,pp.1837-1846,November 2004.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記メモリ回路では、ｔox＝２０ｎｍ，Ｗ＝Ｌとすると、β＝８８μＡ／Ｖ2となる（例えば、非特許文献２参照）。そして、ＶＤＤ＝５Ｖ、ＶT＝１Ｖでは、貫通電流はＩ＝９９μＡとなる。ここでは、インバータが２個あることより、その貫通電流はその２倍の１９８μＡと見積もられる。
【０００６】
このような大電流は、微細化を進めて行くと、エレクトロマイグレーションによる配線断線、ホットキャリアによるトランジスタのしきい値電圧変動、といつた問題を引き起こすことが知られており問題となっていた（例えば、非特許文献３〜５参照）。
【０００７】
本発明の目的は、ＳＲＡＭにおいて断熱充電の手法を採用してメモリセルおよびビット線を緩やかに充電するように構成し、貫通最大電流の低減を図ることである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、請求項１にかかる発明は、ＣＭＯＳインバータ２個からなるフリップフロップと該フリップフロップと一対のビット線との間でワード信号に応じてデータの入出力を行う一対のアクセストランジスタとを含むメモリセルによるＳＲＡＭからなるメモリ回路において、前記メモリセルの電源線に対して、定電源電圧と前記メモリセルの時定数よりも緩やかに上昇下降する断熱充電電圧とを切替接続するスイッチ手段と、データ書き込み時には、該スイッチ手段の切り替えにより前記メモリセルの電源線に前記断熱充電電圧を印加し、且つ前記一対のビット線の一方に該断熱充電電圧を入力し他方に接地電圧を入力し、データ保持時には、前記メモリセルの電源線を前記断熱充電電圧から定電源電圧に切り替える機能と、を具備することを特徴とする。
【０００９】
請求項２にかかる発明は、請求項１に記載のメモリ回路において、前記機能を、データ書き込み時には、前記スイッチ手段の切り替えにより前記メモリセルの電源線に前記断熱充電電圧を印加し、且つ前記一対のビット線の一方をハイインピーダンス状態とし、他方に接地電圧又は前記断熱充電電圧を入力し、データ保持時には、前記メモリセルの電源線を前記断熱充電電圧から定電源電圧に切り替える機能、に代えたことを特徴とする。
【００１０】
請求項３にかかる発明は、請求項１に記載のメモリ回路において、前記一対のアクセストランジスタの各々に直列に別の一対のトランジスタのドレインをそれぞれ直列接続し、該別の一対のトランジスタのソースを接地に接続し、ゲートをそれぞれ前記一対のビット線に接続したことを特徴とする。
【００１１】
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のメモリ回路において、前記ワード線の充放電に別の断熱充電電圧を用いたことを特徴とする。
【００１２】
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のメモリ回路おいて、複数の前記メモリセルの前記各電源線を共有電源線に接続し、該共有電源線を前記スイッチ手段により前記断熱充電電圧又は前記定電源電圧に接続することを特徴とする。
【００１３】
請求項６にかかる発明は、請求項１乃至５のいずれか１つに記載のメモリ回路において、前記断熱充電電圧として、スイッチトキャパシタ回路で生成される階段状波形の電圧、又はＬＣ共振回路で生成されるサイン波形の電圧を用いることを特徴とする。
【００１４】
請求項７にかかる発明は、請求項１乃至６のいずれか１つに記載のメモリ回路において、前記断熱充電電圧は、最小電圧を前記定電源電圧のｋ倍（０≦ｋ≦２／３）とし、最大電圧を前記定電源電圧とすることを特徴とする。
【００１５】
請求項８にかかる発明は、請求項１乃至７のいずれか１つに記載のメモリ回路において、書き込みがイネーブルのときデータが前記メモリセルに書き込まれ、書き込みがディスイネーブルのときデータの書き込み動作が行われないように制御する周辺回路を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、メモリセルの反転時に流れる最大電流値の低減が実現できる。これにより、微細化を進めたときに問題とされているエレクトロマイグレーションによる配線断線、ホットキャリアによるトランジスタのしきい値電圧変動といった問題を解決することができる。
【発明を実施するための最良の形態】
【００１７】
本発明は、ＣＭＯＳインバータ２個からなるフリップフロップと該フリップフロップと一対のビット線との間でワード信号に応じてデータの入出力を行う一対のアクセストランジスタとを含むメモリセルによるＳＲＡＭからなるメモリ回路におけるデータ書き込みを、断熱充電電圧を用いて行うものである。
【実施例１】
【００１８】
図１に本発明の実施例１のメモリ回路の回路図を示す。このメモリ回路は、トランジスタＭＰ１〜ＭＰ２，ＭＮ１〜ＭＮ４によりメモリセル１が構成された図１３で説明したＳＲＡＭにおいて、電源線２に印加する電源電圧として定電源電圧ＶＤＤを印加するＰＭＯＳトランジスタＭＰ３と断熱充電電圧ＰＣＫを印加するＰＭＳＯトランジスタＭＰ４とをスイッチ手段として、新たに追加した構成である。断熱充電電圧ＰＣＫは、図４Ａに示すように、定電源電圧ＶＤＤと０Ｖ（＝ＧＮＤ）との間において、メモリセル１の回路時定数よりも緩やかに上昇し緩やかに下降するよう変化する電圧である。
【００１９】
さて、データの書き込み時においては、図４Ａの時刻ｔ１において、制御信号ＳをＨレベルに切り替える（制御信号ＮＳはＬレベルに切り替えられる）ことにより、トランジスタＭＰ３をオフさせＭＰ４をオンさせて、メモリセル１の電源線２の電圧を定電源電圧ＶＤＤから、断熱充電電圧ＰＣＫがＨレベル（ＶＤＤ）の時にその断熱充電電圧ＰＣＫに切り替える。この後、その断熱充電電圧ＰＣＫが緩やかに下降すると、メモリセル１の電源線２の電位も０Ｖに変化する。次いで、時刻ｔ２において、ワード線ＷＬをＨレベルにして、一対のビット線ＢＬ，ＮＢＬからの信号を入力する準備をする。
【００２０】
次に、２本のビット線ＢＬ，ＮＢＬの内、一方のビット線ＢＬに断熱充電電圧ＰＣＫを他方のビット線ＮＢＬに０Ｖの接地電圧を入力する。このとき、電源線２には同じ断熱充電電圧ＰＣＫが印加している。これにより、断熱充電電圧ＰＣＫが緩やかに上昇するときに、緩やかに充電し、メモリセル１にデータを書き込みことができる。このときは、トランジスタＭＰ１，ＭＮ１の入力がＨレベル（１）、トランジスタＭＰ２，ＭＮ２の入力がＬレベル（０）になる。
【００２１】
データを保持する時においては、時刻ｔ３においてワード線ＷＬをＬレベルにし、その後の時刻ｔ４において制御信号ＳをＬレベルにすることにより、トランジスタＭＰ４をオフ、ＭＰ３をオンにして、メモリセル１の電源線２を断熱充電電圧ＰＣＫから定電源電圧ＶＤＤに切り替える。
【００２２】
以上の動作のシミュレーション結果を図５と図６に示す。ここで各ビット線ＢＬ、ＮＢＬの負荷容量は０．１ｐＦであり、ＮＭＯＳトランジスタのしきい値電圧ＶTNとＰＭＯＳトランジスタのしきい値電圧ＶTPは、ＶTN＝１Ｖ、ＶTP＝−１Ｖである。また、β＝８８μＡ／Ｖ2である。図５は横軸が時間、縦軸が電圧であり、ビット線ＢＬに断熱充電電圧ＰＣＫを、ビット線ＮＢＬに０Ｖの電圧を入力した波形を示している。図６はメモリセル１に流れる電流を示している。
【００２３】
この図６では、緩やかに充電しているときにメモリセル１に流れる電流の値が一定であり、２μＡであることが分かる。充電時間は、２５０ｎｓであるから、充電される電荷量Ｑは、
Ｑ＝Ｉ・Δｔ＝２μＡ×２５０ｎｓ＝０．５ｐＣ        (1)
である。ビット線ＢＬ，ＮＢＬの負荷容量は前記したように０．１ｐＦであるから、それが５Ｖの電位となったときに、
Ｑ＝Ｃ・Ｖ＝０．１ｐＦ×５Ｖ＝０．５ｐＣ            (2)
となり式（１）と（２）は一致することがわかる。このように、電流値が２μＡと大きく低減できる回路であることがわかる。
【実施例２】
【００２４】
図２に本発明の実施例２のメモリ回路の回路図を示す。このメモリ回路は、ワード線ＷＬがＨレベルの時に、一対のビット線ＢＬ，ＮＢＬの内、一方（図２ではビット線ＮＢＬ）をハイインピーダンス状態（Ｈｉ−Ｚ）とし、他方（図２ではビット線ＢＬ）を０Ｖ（ＧＮＤ）または断熱充電電圧ＰＣＫとするようにしたものである。
【００２５】
このメモリ回路の動作のシミュレーション結果を図７と図８に示す。図７は横軸が時間、縦軸が電圧であり、ビット線ＢＬに入力した０Ｖとハイインピーダンスとしたビット線ＮＢＬの電圧を示している。図８はメモリセル１を流れる電流を示している。図６とほぼ同様に２μＡ程度の電流が流れることがわかる。以上のように、本実施例２のメモリ回路も、電流値を大きく低減できる回路であることがわかる。なお、ビット線ＢＬに断熱充電電圧ＰＣＫを入力したときは、ビット線ＮＢＬにはＧＮＤ電圧（０Ｖ）が現れる。
【実施例３】
【００２６】
図３に本発明の実施例３のメモリ回路の回路図を示す。このメモリ回路は、ワード線ＷＬの信号を入力する一対のアクセストランジスタとしてのＮＭＯＳトランジスタＭＮ３，ＭＮ４に、新たな一対のＮＭＯＳトランジスタＭＮ５，ＭＮ６のドレインを直列接続し、そのトランジスタのＭＮ５，ＭＮ６のソースを接地に接続し、ゲートをビット線ＢＬ，ＮＢＬに接続したものである。
【００２７】
データ書き込みの際の動作方法は、実施例１と同じように、メモリセル１の電源線２を定電源電圧ＶＤＤから、断熱充電電圧ＰＣＫがＨレベル（ＶＤＤ）の時にその断熱充電電圧ＰＣＫに切り替え、その断熱充電電圧ＰＣＫが緩やかに下降して電源線２の電位が０Ｖの接地電圧とになった後に、ワード線ＷＬをＨレベルとして一対のビット線ＢＬ，ＮＢＬからの信号を入力する準備をする。次に、ビット線ＢＬ，ＮＢＬの一方を断熱充電電圧ＰＣＫ、他方を０Ｖの接地電圧とすることにより、トランジスタＭＮ５，ＭＮ６の内の断熱充電電圧ＰＣＫを入力したビット線をゲート入力するトランジスタがオンとなり、そのドレインが接地に接続される。また、トランジスタＭＮ５，ＭＮ６の内の他方のトランジスタはオフであり、ドレインはハイインピーダンス状態となる。これと並行して、断熱充電電圧ＰＣＫが緩やかに上昇するので、メモリセル１の状態が確定する。確定後、ワード線ＷＬをＬレベルとし、電源線２を断熱充電電圧ＰＣＫから定電源電圧ＶＤＤに切り替えることにより、書き込みが完了して、データ保持が行われる。
【実施例４】
【００２８】
図９に本発明の実施例４のメモリ回路の回路図を示す。このメモリ回路は、メモリセル１の複数個（例えば１００個）の各電源線２を共有電源線３に接続し、この共有電流線３に断熱充電電圧ＰＣＫと定電源電圧ＶＤＤを切り替えるスイッチ手段としてのトランジスタＭＰ３，ＭＰ４を１組みだけ接続する。これによれば、トランジスタＭＰ３，ＭＰ４が共通となるので、１セル当りのメモリ回路のトランジスタ数を低減できる。
【実施例５】
【００２９】
本実施例５のメモリ回路は、図４Ｂに示す断熱充電電圧ＰＣＫを使用する。図４Ａでは、実施例１で説明したように、断熱充電電圧ＰＣＫの最低電圧を０Ｖとしたが、これに限定される必要は無く、図４Ｂに示すように、断熱充電電圧ＰＣＫの最低電圧をＶＤＤ／２としてもよい。一般に、最低電圧は、ｋ×ＶＤＤ（ここでｋは、０≦ｋ≦２／３を満たす値）としてもよい。なお、最低電圧の最高値を２／３×ＶＤＤとしたのは、緩やかに上昇し下降する波形と、定電源電圧を明確に差別化できるのは、断熱充電電圧ＰＣＫの最低電圧が２／３×ＶＤＤ程度であるという判断に基づいている。
【実施例６】
【００３０】
図１０に本発明の実施例６のメモリ回路の周辺回路（図示せず）による制御のフローチャートを示す。書き込みイネーブル信号ＷＥがＨレベルの時に書き込み動作を行い、書き込みイネーブル信号ＷＥがＬレベルの時に書き込み動作を行わないという方法を示している。このように、メモリセル１の電源電圧およびビット線の電圧に断熱充電電圧ＰＣＫを使用する場合であっても、通常のＳＲＡＭの場合と同様に、通常の周辺回路によって書き込みイネーブル信号ＷＥによる制御が実現できる。
【実施例７】
【００３１】
また、以上では、緩やかに上昇し緩やかに下降する断熱充電電圧ＰＣＫをメモリセル１の電源線２に印加する電圧、およびビット線ＢＬ，ＮＢＬに印加する電圧として使用したが、ワード線ＷＬに印加する電圧としても同様の断熱充電電圧を使用することができる。ただし、ワード線ＷＬに印加する断熱充電電圧は電源線２やビット線ＢＬ，ＮＢＬに印加する断熱充電電圧ＰＣＫと同相になるとは限らない。
【実施例８】
【００３２】
以上で説明した断熱充電電圧ＰＣＫとしては、図１１の(c)に示した台形波形に限られるものではなく、図１１の(a)に示した階段状波形や、図１１(b)に示したサイン波形の電圧を使用しても、同様の作用効果を得ることができる。
【００３３】
階段状波形は、図１２に示すようなスイッチトキャパシタ回路によって生成することができる。図１２において、ＭＮ１１〜ＭＮ１５はＮＭＯＳトランジスタ、Ｃは負荷容量である。各トランジスタのゲート電圧をＴ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１→Ｔ０→Ｔ１・・・のように順次巡回的にＨレベルに制御することで、０Ｖ、１／４・ＶＤＤ、２／４・ＶＤＤ、３／４・ＶＤＤ、ＶＤＤの４段階の電圧ステップをもつ階段状波形電圧が生成される。なお、サイン波形はＬＣ共振回路（図示せず）によって生成することができる。
【図面の簡単な説明】
【００３４】
【図１】実施例１のメモリ回路の回路図である。
【図２】実施例２のメモリ回路の回路図である。
【図３】実施例３のメモリ回路の回路図である。
【図４Ａ】実施例１で説明したメモリ回路の動作波形図である。
【図４Ｂ】実施例５で説明したメモリ回路の動作波形図である。
【図５】実施例１で説明したメモリ回路のビット線の電圧の波形図である。
【図６】実施例１で説明したメモリ回路に流れる電流の波形図である。
【図７】実施例２で説明したメモリ回路のビット線の電圧の波形図である。
【図８】実施例２で説明したメモリ回路に流れる電流の波形図である。
【図９】実施例４のメモリ回路の回路図である。
【図１０】実施例６で説明したメモリ回路の周辺回路による制御のフローチャートである。
【図１１】実施例８で説明したメモリ回路で使用可能な断熱充電電圧の波形図である。
【図１２】スイッチトキャパシタ回路の回路図である。
【図１３】従来のメモリ回路の回路図である。
【符号の説明】
【００３５】
１：メモリセル
２：電源線
３：共有電源線
ＢＬ，ＮＢＬ：ビット線
ＷＬ：ワード線
ＭＰ１〜ＭＰ４：ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ６，ＭＮ１１〜ＭＮ１５：ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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