(57)【要約】【課題】外部接続端子と接続するバイポーラトランジスタを含む被保護回路のＥＳＤ耐圧を向上するようにした半導体回路の提供。【解決手段】この発明は、被保護回路１１と、この被保護回路１１を静電気放電から保護するＥＳＤ保護回路２とを備える。被保護回路１１はバイポーラトランジスタＴＲ１を含み、バイポーラトランジスタＴＲのエミッタが外部接続端子３と接続されている。バイポーラトランジスタＴＲ１のコレクタと第１電源端子４との間に電流制限素子Ｚを設けている。電流制限素子Ｚは、第１電源端子４の電源電圧を基準に外部接続端子３に対して負のＥＳＤパルスが印加されたときに、バイポーラトランジスタＴＲ１のエミッタ電流を制限して、そのトランジスタＴＲ１の破壊から保護する。【選択図】  図１
2006013446.tif 000002
【特許請求の範囲】
【請求項１】
外部接続端子と、第１電源端子と、第２電源端子と、
エミッタ端子が前記外部接続端子と接続され、且つエミッタホロア接続された出力段のバイポーラトランジスタと、
前記第１電源端子と前記外部接続端子との間に接続される第１のＥＳＤ保護手段と、
前記第２電源端子と前記外部接続端子との間に接続される第２のＥＳＤ保護手段と、
前記第１電源端子と前記第２電源端子との間に接続される電源間ＥＳＤ保護手段と、
前記バイポーラトランジスタのコレクタ端子と前記第１電源端子との間に接続された電流制限手段と、を備え、
前記電流制限手段は、前記外部接続端子に対してＥＳＤパルスが印加されたときに、前記バイポーラトランジスタをＥＳＤから保護することを特徴とする半導体回路。
【請求項２】
前記電流制限手段は、前記第２のＥＳＤ保護手段及び前記電源間ＥＳＤ保護手段に前記ＥＳＤパルスによる電流が流れるように、前記バイポーラトランジスタをＥＳＤから保護することを特徴とする請求項１記載の半導体回路。
【請求項３】
前記電流制限手段は、前記バイポーラトランジスタのエミッタ電流を制限し、前記バイポーラトランジスタをＥＳＤから保護することを特徴とする請求項１または請求項２に記載の半導体回路。
【請求項４】
前記電流制限手段は、前記第１電源端子の電源電圧を基準に前記外部接続端子に対して負のＥＳＤパルスが印加されたときに、前記バイポーラトランジスタをＥＳＤから保護することを特徴とする請求項１乃至請求項３のうちのいずれか１の請求項に記載の半導体回路。
【請求項５】
前記電流制限手段は、前記バイポーラトランジスタのベース−エミッタ間のＰＮ接合部をＥＳＤから保護することを特徴とする請求項１乃至請求項４のうちのいずれか１の請求項に記載の半導体回路。
【請求項６】
前記電流制限手段は、抵抗素子であることを特徴とする請求項１乃至請求項５のうちのいずれか１の請求項に記載の半導体回路。
【請求項７】
前記電流制限手段のインピーダンスＺ［Ω］が、
（Ｖｏｎ／ＩＥｍａｘ）＜Ｚ＜［｛（ＶＤＤ−ＶＥ）−ＶＣＥｍｉｎ｝／ＩＣ］
（但し、Ｖｏｎ［Ｖ］は前記電源間ＥＳＤ保護手段のオン電圧、ＩＥｍａｘ［Ａ］は前記バイポーラトランジスタの動作時のエミッタ電流の最大値、ＶＣＥｍｉｎ［Ｖ］は前記バイポーラトランジスタの動作時のコレクタ・エミッタ間電圧の最小値、ＶＥ［Ｖ］は前記バイポーラトランジスタの動作時のエミッタ電圧、ＩＣ［Ａ］は前記バイポーラトランジスタの動作時のコレクタ電流、ＶＤＤ［Ｖ］は前記第１電源端子の電圧）
の関係を満たすことを特徴とする請求項１乃至請求項６のうちのいずれか１の請求項に記載の半導体回路。
【請求項８】
前記第１のＥＳＤ保護手段は、前記第１電源端子と前記外部接続端子との間に順方向に接続されたダイオードを備え、
前記第２のＥＳＤ保護手段は、前記外部接続端子と前記第２電源端子との間に順方向に接続されたダイオードを備え、
前記電源間ＥＳＤ保護手段は、抵抗とコンデンサとＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタをスナップバック動作させて電流を流すことを特徴とする請求項１乃至請求項７のうちのいずれか１の請求項に記載の半導体回路。
【請求項９】
前記第１電源端子は正電源端子であり、前記第２電源端子は負電源端子であることを特徴とする請求項１乃至請求項８のうちのいずれか１の請求項に記載の半導体回路。
【請求項１０】
前記バイポーラトランジスタは、被保護回路であることを特徴とする請求項１乃至請求項９のうちのいずれか１の請求項に記載の半導体回路。
【請求項１１】
前記バイポーラトランジスタ及び前記電流制限手段に加え、さらに複数のバイポーラトランジスタ及び電流制限手段が前記外部接続端子に対して並列に接続されていることを特徴とする請求項１乃至請求項１０のうちのいずれか１の請求項に記載の半導体回路。
【請求項１２】
前記バイポーラトランジスタと前記外部接続端子との間に、ベース端子が前記バイポーラトランジスタのエミッタ端子と接続され、コレクタ端子が前記外部接続端子と接続された、別のバイポーラトランジスタを備えることを特徴とする請求項１乃至請求項１１のうちのいずれか１の請求項に記載の半導体回路。
【請求項１３】
請求項１乃至請求項１２のうちのいずれか１の請求項に記載の半導体回路を備えることを特徴とする高周波用ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電から保護するＥＳＤ回路を備えた半導体回路に関し、特に、被保護回路がバイポーラトランジスタで構成される場合に、その被保護回路のＥＳＤ耐圧の向上を図るようにしたものである。
【背景技術】
【０００２】
例えば、集積回路化された半導体回路は、人との接触などにより、静電気放電（ＥＳＤ：Electrostatic Discharge)を受け、静電破壊されることがある。このため、半導体回路は、その被保護回路を静電気放電から保護するＥＳＤ保護回路を含んでいる。
図５に、この種の従来の半導体回路の一例を示す。この半導体回路は、図示のように、被保護回路１と、この被保護回路１を静電気放電から保護するＥＳＤ保護回路２と、被保護回路１と外部との接続を行う外部接続端子３と、被保護回路１に電源電圧を供給する第１電源端子４および第２電源端子５と、を備えている。
【０００３】
ＥＳＤ保護回路２は、入出力ＥＳＤ保護素子であるＰＮ接合のダイオード２１、２２と、電源間ＥＳＤ保護素子２３とからなる。
ダイオード２１は外部接続端子３と第１電源端子４との間に接続され、ダイオード２２は外部接続端子３と第２電源端子５との間に接続されている。
電源間ＥＳＤ保護素子２３は、第１電源端子４と第２電源端子５との間に接続されている。そして、電源間ＥＳＤ保護素子２３は、ＭＯＳトランジスタＭ１、コンデンサＣ１、および抵抗Ｒ１０からなり、ＭＯＳトランジスタＭ１をスナップバック動作させて電流を流すようになっている。
【０００４】
次に、このような構成からなる半導体回路において、ＥＳＤ保護回路２が被保護回路１を静電気放電から保護する動作について説明する。
ＥＳＤ保護回路２は、通常、外部接続端子３にＥＳＤパルスが印加された場合に、そのＥＳＤパルスの印加条件により、図５に示すＡ、Ｂ、Ｃ、Ｄの各パス（電流経路）に沿ってダイオード２１、ダイオード２２、または電源間ＥＳＤ保護素子２３を通って電荷が放電され、被保護回路１を保護する。
【０００５】
ここで、Ａは、第１電源端子４を基準に、外部接続端子３に正のＥＳＤパルスを印加した場合の電流経路であり、ダイオード２１を介して外部接続端子３に電流が流れる。
Ｂは、第２電源端子５を基準に、外部接続端子３に負のＥＳＤパルスを印加した場合の電流経路であり、ダイオード２２を介して外部接続端子３に電流が流れる。
Ｃは、第２電源端子５を基準に、外部接続端子３に正のＥＳＤパルスを印加した場合の電流経路であり、ダイオード２１、第１電源端子４と接続する電源ライン、及び電源間ＥＳＤ保護素子２３を介して第２電源端子５に電流が流れる。
【０００６】
Ｄは、第１電源端子４を基準に、外部接続端子３に負のＥＳＤパルスを印加した場合の電流経路であり、電源間ＥＳＤ保護素子２３、第２電源端子５と接続する電源ライン、及びダイオード２２を介して外部接続端子３に電流が流れる。
しかし、被保護回路１の構成素子としてバイポーラトランジスタを用いた場合には、外部接続端子３にＥＳＤパルスを印加すると、電流はＡ、Ｂ、Ｃ、Ｄのうちのいずれかの放電パスに加え、その一部が被保護回路１に流れ込んで外部接続端子３（基準端子）に逃げるようになる。
【０００７】
従って、被保護回路１にバイポーラトランジスタを使用する場合には、外部接続端子３にＥＳＤパルスを印加したときに、被保護回路１への電流経路も含めてＥＳＤ保護回路２に流れる電流経路を検討する必要がある。
ところで、ＥＳＤ保護回路２としては、上記の構成の他に、外部接続端子３と被保護回路１との間に抵抗を挿入し、これにより被保護回路１を保護するのが一般的である。
しかし、被保護回路１が、高周波アプリケーションを扱う高周波用ＩＣのようなバイポーラトランジスタ回路の場合には、ＥＳＤ保護素子を簡単に設けることができない。
【０００８】
すなわち、外部接続端子３が入力端子の場合には、その入力端子と被保護回路１のバイポーラトランジスタのベース端子との間に抵抗を接続する必要がある。しかし、この場合には、バイポーラトランジスタのベース抵抗が増加し、被保護回路の高周波特性が劣化してしまうため、上記のように抵抗を直列に接続することは困難である。
また、外部接続端子３が出力端子の場合には、被保護回路１のバイポーラトランジスタ自身が出力電流を制限してしまうため、その出力端子とそのバイポーラトランジスタとの間に抵抗を直列に接続することは困難である。
【０００９】
次に、図５に示す半導体回路において、その被保護回路１が図６に示すようにバイポーラトランジスタから構成される場合の不具合について具体的に説明する。
図６では、被保護回路１は、バイポーラトランジスタＴＲ１、ＴＲ２、および抵抗Ｒ１、Ｒ２などにより構成されている。
抵抗Ｒ１は第１電源端子４とバイポーラトランジスタＴＲ１のベース端子との間に接続されており、抵抗Ｒ１がバイポーラトランジスタＴＲ１のバイアス源である。抵抗Ｒ２は電流源であるバイポーラトランジスタＴＲ２のエミッタ端子と第２電源端子５との間に接続されている。
【００１０】
次に、このような構成からなる半導体回路において、外部接続端子３にＥＳＤパルスを印加したときの電流経路Ａ〜Ｄについて考察する。
ここで、図６の半導体回路において、外部接続端子３にＥＳＤパルスを印加して電流経路Ａ〜Ｄに直流的に電圧が掛かったときに、電流が流れ始める電圧レベルを考慮すると、電流経路Ｄ、つまり、第１電源端子４を基準に、外部接続端子３に負のＥＳＤパルスを印加したときの電流が流れ始める電圧レベルが最も低いことがわかる。
【００１１】
電流経路Ａは、第１電源端子４を基準に、外部接続端子３に正のＥＳＤパルスを印加した場合である。この場合にあり得る電流経路は、図６からわかるように、バイポーラトランジスタＴＲ１のエミッタ・コレクタ間、及びダイオード２１の順方向経路となる。
このときには、バイポーラトランジスタＴＲ１のエミッタ・コレクタ間のブレークダウン電圧に比べて、ダイオード２１の順方向オン電圧の方が低いため、電流はダイオード２１を介して第１電源端子４に向かって逃げる。
【００１２】
電流経路Ｂは、第２電源端子５を基準に、外部接続端子３に負のＥＳＤパルスを印加した場合である。この場合にあり得る電流経路は、図６からわかるように、バイポーラトランジスタＴＲ２のエミッタ・コレクタ間、及びダイオード２２の順方向経路となる。
このときには、バイポーラトランジスタＴＲ２のエミッタ・コレクタ間のブレークダウン電圧に比べて、ダイオード２２の順方向オン電圧の方が低いため、電流はダイオード２２を介して外部接続端子３に向かって逃げる。
【００１３】
電流経路Ｃは、第２電源端子５を基準に、外部接続端子３に正のＥＳＤパルスを印加した場合である。この場合にあり得る電流経路は、図６からわかるように、ダイオード２１の順方向経路、および電源間ＥＳＤ保護素子２３となる。または、バイポーラトランジスタＴＲ１のエミッタ・コレクタ間、および電源間ＥＳＤ保護素子２３となる。
このときには、バイポーラトランジスタＴＲ１のエミッタ・コレクタ間のブレークダウン電圧に比べて、ダイオード２１の順方向オン電圧の方が低いため、電流はダイオード２１、および電源間ＥＳＤ保護素子２３を介して第２電源端子５に向かって逃げる。
【００１４】
なお、このときには、バイポーラトランジスタＴＲ２のエミッタ端子と第２電源端子５との間に抵抗Ｒ２が接続されているため、抵抗Ｒ２での電圧降下により、バイポーラトランジスタＴＲ２のエミッタ・コレクタ間にも過大な電流は流れない。
電流経路Ｄは、第１電源端子４を基準に、外部接続端子３に負のＥＳＤパルスを印加した場合である。この場合にあり得る電流経路は、図６からわかるように、バイポーラトランジスタＴＲ１のベース・エミッタ間、電源間ＥＳＤ保護素子２３の順方向経路、およびダイオード２２の順方向経路となる。
【００１５】
このときには、バイポーラトランジスタＴＲ１のベース・エミッタ間のオン電圧は、電源間ＥＳＤ保護素子２３およびダイオード２２の各オン電圧よりも低いため、電流は第１電源端子４から被保護回路１のバイポーラトランジスタＴＲ１を介して外部接続端子３に向かって逃げる。そのため、外部接続端子３に負のＥＳＤパルスを印加したとき、バイポーラトランジスタＴＲ１のベース・エミッタ間が順バイアスされバイポーラトランジスタＴＲ１がインし、電流の殆どはコレクタからエミッタに向かってに流れ込む。その結果、バイポーラトランジスタＴＲ１の内部で過大電流による温度上昇が起こり、熱破壊する。
【００１６】
以上の考察から、被保護回路１がバイポーラトランジスタで構成されるときには、第１電源端子４を基準に、外部接続端子３に負のＥＳＤパルスを印加した場合のみ、被保護回路１にダメージが発生しやすいことがわかる。
すなわち、第１電源端子４を基準に、外部接続端子３に向かって負のＥＳＤパルスを印加するときには、本来ならば、図５に示すように、電流経路Ｄに沿って、電源間ＥＳＤ保護素子２３、第２電源端子５の電源ライン、およびダイオード２２を介して放電し、被保護回路１を保護する。
しかし、電源間ＥＳＤ保護素子２３およびダイオード２２がそれぞれオンになる電圧レベルに到達するときには、既にバイポーラトランジスタＴＲ１に大電流が流れているため、ＥＳＤ保護回路２ではバイポーラトランジスタＴＲ１の熱破壊は防げない。
【００１７】
次に、このような不具合について、具体的な数値例を挙げて説明する。
ダイオード２１の場合、逆バイアス印加時のブレークダウン電圧は１０Ｖ以上であり、電流経路ＤのＥＳＤパルスの印加条件では電流が流れない。
ダイオード２２の場合、順方向のオン電圧は約０．７Ｖである。また、電源間ＥＳＤ保護素子２３がスナップバック回路の場合、そのオン電圧は約６Ｖである。さらに、外部接続端子３の電圧が約６．７Ｖに達したときに、電源間ＥＳＤ保護素子２３、ダイオード２２がオンして電流が流れる。
【００１８】
しかし、それらがオンする以前にバイポーラトランジスタＴＲ１のベースに約０．７Ｖの電圧が印加されたときに、バイポーラトランジスタＴＲ１のベース・エミッタ間が順バイアスされバイポーラトランジスタＴＲ１がインし、大電流がコレクタからエミッタに向かって流れ、その大電流によりバイポーラトランジスタＴＲ１が破壊される。
ところで、図７に示すように、バイポーラトランジスタからなる差動増幅回路の内部に抵抗を含ませ、ＥＳＤ破壊に対してバイポーラトランジスタを保護する回路が知られている（例えば、特許文献１参照）。
【００１９】
図７に示す回路では、差動増幅回路の入力段となっているバイポーラトランジスタＴＲ１１、ＴＲ１２のエミッタが共通接続され、この共通接続部と定電流源を構成するバイポーラトンランジスタＴＲ１３のコレクタとの間にＥＳＤ破壊阻止用の抵抗Ｒ１１を設けている。また、図７に示す回路の入力端子７、８は、それぞれ抵抗Ｒ１２またはＲ１３を介して差動入力接続になっているバイポーラトランジスタＴＲ１１またはＴＲ１２のベース端子に接続されている。
【００２０】
このように図７に示す回路では、回路の内部に抵抗Ｒ１１を含むことによって、入力端子７、８に接続しているバイポーラトランジスタＴＲ１１又はＴＲ１２の各ベースに印加されるＥＳＤによる過電流を制限し、バイポーラトランジスタＴＲ１１，ＴＲ１２の破壊を阻止する。
しかし、図７に示す回路では、保護対象のバイポーラトランジスタＴＲ１１、ＴＲ１２のエミッタが外部接続端子に接続される構成ではない。従って、図６に示す半導体回路のように、バイポーラトランジスタのエミッタが外部接続端子に接続される場合に、その外部接続端子に印加されるＥＳＤパルスに対する保護について、何ら考慮されていない。
また、図８に示すように、静電破壊防止素子としてバイポーラトランジスタと電流制限素子とが作りこまれている回路構成も知られている（例えば、特許文献２参照）
【００２１】
図８に示す回路では、バイポーラトランジスタＱのコレクタ端子８１と電源電圧端子Ｖｃｃの間に抵抗Ｒ８１が接続されている。バイポーラトランジスタＱのベース端子８２とエミッタ端子８３に接続されている抵抗Ｒ８２は、バイポーラトランジスタＱのエミッタ・ベース間に存在する小さな抵抗成分を表現したものである。
この回路では、保護素子であるバイポーラトランジスタＱのコレクタ端子８１に流れ込む電流を抵抗Ｒ８１により制限されることで、バイポーラトランジスタＱがＥＳＤ破壊を防げる。
【００２２】
このように図８に示す回路では、バイポーラトランジスタＱ自体のＥＳＤ破壊から保護する方法が紹介されており、被保護回路部８４に関する保護方法ではない。
すなわち、ＥＳＤ保護手段（ＥＳＤ保護回路）はダイオード接続したバイポーラトランジスタを有し、そのコレクタと電源の間に電流を制限する抵抗Ｒ８１を備えることで、ＥＳＤ保護手段自身を保護している。
しかし、ＥＳＤ保護手段に電流を流さないようにしているため、逆に、被保護回路部８４のほうに電流が流れ易くなり、ＥＳＤ保護手段より先に被保護回路部８４が壊れてしまう場合も考えられ、高いＥＳＤ耐圧は得難い。
【特許文献１】特開昭５９−２１０７０４号公報
【特許文献２】特開昭５５−１２８８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
そこで、本発明の目的は、バイポーラトランジスタを含む被保護回路をＥＳＤから保護する場合に、その被保護回路のＥＳＤ耐圧を向上するようにした半導体回路、およびその半導体回路を備えた高周波用ＩＣを提供することにある。
【課題を解決するための手段】
【００２４】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項１３に係る各発明は、以下のように構成した。
すなわち、請求項１に係る発明は、外部接続端子と、第１電源端子と、第２電源端子と、エミッタ端子が前記外部接続端子と接続され、且つエミッタホロア接続された出力段のバイポーラトランジスタと、前記第１電源端子と前記外部接続端子との間に接続される第１のＥＳＤ保護手段と、前記第２電源端子と前記外部接続端子との間に接続される第２のＥＳＤ保護手段と、前記第１電源端子と前記第２電源端子との間に接続される電源間ＥＳＤ保護手段と、前記バイポーラトランジスタのコレクタ端子と前記第１電源端子との間に接続された電流制限手段と、を備え、前記電流制限手段は、前記外部接続端子に対してＥＳＤパルスが印加されたときに、前記バイポーラトランジスタをＥＳＤから保護することを特徴とする。
【００２５】
請求項２に係る発明は、請求項１に記載の半導体回路において、前記電流制限手段は、前記第２のＥＳＤ保護手段及び前記電源間ＥＳＤ保護手段に前記ＥＳＤパルスによる電流が流れるように、前記バイポーラトランジスタをＥＳＤから保護することを特徴とする。
請求項３に係る発明は、請求項１または請求項２に記載の半導体回路において、前記電流制限手段は、前記バイポーラトランジスタのエミッタ電流を制限し、前記バイポーラトランジスタをＥＳＤから保護することを特徴とする。
【００２６】
請求項４に係る発明は、請求項１乃至請求項３のうちのいずれか１の請求項に記載の半導体回路において、前記電流制限手段は、前記第１電源端子の電源電圧を基準に前記外部接続端子に対して負のＥＳＤパルスが印加されたときに、前記バイポーラトランジスタをＥＳＤから保護することを特徴とする。
請求項５に係る発明は、請求項１乃至請求項４のうちのいずれか１の請求項に記載の半導体回路において、前記電流制限手段は、前記バイポーラトランジスタのベース−エミッタ間のＰＮ接合部をＥＳＤから保護することを特徴とする。
請求項６に係る発明は、請求項１乃至請求項５のうちのいずれか１の請求項に記載の半導体回路において、前記電流制限手段は、抵抗素子であることを特徴とする。
【００２７】
請求項７に係る発明は、請求項１乃至請求項６のうちのいずれか１の請求項に記載の半導体回路において、前記電流制限手段のインピーダンスＺ［Ω］が以下の関係を満たすことを特徴とする。
（Ｖｏｎ／ＩＥｍａｘ）＜Ｚ＜［｛（ＶＤＤ−ＶＥ）−ＶＣＥｍｉｎ｝／ＩＣ］
但し、Ｖｏｎ［Ｖ］は前記電源間ＥＳＤ保護手段のオン電圧、ＩＥｍａｘ［Ａ］は前記バイポーラトランジスタの動作時のエミッタ電流の最大値、ＶＣＥｍｉｎ［Ｖ］は前記バイポーラトランジスタの動作時のコレクタ・エミッタ間電圧の最小値、ＶＥ［Ｖ］は前記バイポーラトランジスタの動作時のエミッタ電圧、ＩＣ［Ａ］は前記バイポーラトランジスタの動作時のコレクタ電流、ＶＤＤ［Ｖ］は前記第１電源端子の電圧である。
【００２８】
請求項８に係る発明は、請求項１乃至請求項７のうちのいずれか１の請求項に記載の半導体回路において、前記第１のＥＳＤ保護手段は、前記第１電源端子と前記外部接続端子との間に順方向に接続されたダイオードを備え、前記第２のＥＳＤ保護手段は、前記外部接続端子と前記第２電源端子との間に順方向に接続されたダイオードを備え、前記電源間ＥＳＤ保護手段は、抵抗とコンデンサとＭＯＳトランジスタとを備え、前記ＭＯＳトランジスタをスナップバック動作させて電流を流すことを特徴とする。
【００２９】
請求項９に係る発明は、請求項１乃至請求項８のうちのいずれか１の請求項に記載の半導体回路において、前記第１電源端子は正電源端子であり、前記第２電源端子は負電源端子であることを特徴とする。
請求項１０に係る発明は、請求項１乃至請求項９のうちのいずれか１の請求項に記載の半導体回路において、前記バイポーラトランジスタは、被保護回路であることを特徴とする。
【００３０】
請求項１１に係る発明は、請求項１乃至請求項１０のうちのいずれか１の請求項に記載の半導体回路において、前記バイポーラトランジスタ及び前記電流制限手段に加え、さらに複数のバイポーラトランジスタ及び電流制限手段が前記外部接続端子に対して並列に接続されていることを特徴とする。
請求項１２に係る発明は、請求項１乃至請求項１０のうちのいずれか１の請求項に記載の半導体回路において、前記バイポーラトランジスタと前記外部接続端子との間に、ベース端子が前記バイポーラトランジスタのエミッタ端子と接続され、コレクタ端子が前記外部接続端子と接続された、別のバイポーラトランジスタを備えることを特徴とする。
請求項１３に係る発明は、請求項１乃至請求項１２のうちのいずれか１の請求項に記載の半導体回路を備えることを特徴とする。
【発明の効果】
【００３１】
以上のように、本発明は、出力段のバイポーラトランジスタと、そのバイポーラトランジスタをＥＳＤから保護するＥＳＤ保護手段を備えた半導体装置であり、特に、そのバイポーラトランジスタのコレクタと電源の間に電流制限素子（電流制限手段）を備えるようにした。
したがって、本発明では、ＥＳＤパルスによる電流がＥＳＤ保護手段にのみ流れ、電流制限素子があるために出力段のバイポーラトランジスタには流れ難くなるので、出力段のバイポーラトランジスタは破壊され難く、耐圧が高くなるという効果がある。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して本発明の半導体回路の実施形態について説明する。
（第１実施形態）
図１は、本発明の半導体回路の第１実施形態の構成を示す回路図である。
この第１実施形態は、図１に示すように、被保護回路１１と、この被保護回路１１を静電気放電から保護するＥＳＤ保護回路２と、被保護回路１１と外部との接続を行う外部接続端子３と、被保護回路１１に電源電圧を供給する第１電源端子４および第２電源端子５と、を備えている。
【００３３】
被保護回路１１は、外部からの所定の信号を入力して所定の処理後に出力する回路であり、入出力端子である外部接続端子３と接続されるようになっている。この被保護回路１１は、例えば図１に示すように、ＮＰＮ型のバイポーラトランジスタＴＲ１，ＴＲ２と、抵抗Ｒ１，Ｒ２と備えるとともに、そのバイポーラトランジスタＴＲ１，ＴＲ２をＥＳＤ破壊から保護するための電流制限素子Ｚを含んでいる。
【００３４】
すなわち、被保護回路１１は、エミッタが外部接続端子３と接続され、エミッタホロア接続された出力段のバイポーラトランジスタＴＲ１を含んでいる。さらに、そのバイポーラトランジスタＴＲ１のコレクタと第１電源端子４との間に、電流制限手段である電流制限素子Ｚが接続されている。
このように、被保護回路１１は電流制限素子Ｚを含む点で、図６に示す被保護回路１とその構成が異なる。
【００３５】
被保護回路１１について詳述すると、バイポーラトランジスタＴＲ１のベースは、抵抗Ｒ１を介して第１電源端子４に接続されている。バイポーラトランジスタＴＲ１のエミッタタは、外部接続端子３およびバイポーラトランジスタＴＲ２のコレクタにそれぞれ接続されている。バイポーラトランジスタＴＲ１のコレクタは、電流制限素子Ｚを介して第１電源端子４に接続されている。バイポーラトランジスタＴＲ２のエミッタは、抵抗Ｒ２を介して第２電源端子５に接続されている。また、バイポーラトランジスタＴＲ２のベースは、所定個所（図示せず）に接続されている。
【００３６】
ここで、第１電源端子４には高電位（正電位）の電源電圧ＶＤＤが供給され、第２電源端子５には低電位（負電位）の電源電圧ＶＳＳが供給されるようになっている。
電源制限素子Ｚは、図２に示すように、例えば抵抗素子からなる。この抵抗素子は、その一端側が第１電源端子４に接続され、その他端側がバイポーラトランジスタＴＲ１のコレクタに接続されている。
【００３７】
ＥＳＤ保護回路２は、図１に示すように、入出力ＥＳＤ保護素子であるＰＮ接合のダイオード２１、２２と、電源間ＥＳＤ保護素子２３とからなる。
ここで、ダイオード２１は第１のＥＳＤ保護手段、ダイオード２２は第２のＥＳＤ保護手段、電源間ＥＳＤ保護素子２３は電源間ＥＳＤ保護手段をそれぞれ構成する。
ダイオード２１は、外部接続端子３と第１電源端子４との間に接続されている。すなわち、ダイオード２１のアノードが外部接続端子３に接続され、そのカソードが第１電源端子４に接続されている。
ダイオード２２は、外部接続端子３と第２電源端子５との間に接続されている。すなわち、ダイオード２２のアノードが第２電源端子５に接続され、そのカソードが外部接続端子３に接続されている。
【００３８】
電源間ＥＳＤ保護素子２３は、図１に示すように、ＭＯＳトランジスタＭ１、コンデンサＣ１、および抵抗Ｒ１０からなり、第１電源端子４と第２電源端子５との間に設けられ、ＭＯＳトランジスタＭ１をスナップバック動作させて電流を流すようになっている。
さらに詳述すると、ＭＯＳトランジスタＭ１のドレインが第１電源端子４に接続され、そのソースが第２電源端子５に接続されている。ＭＯＳトランジスタＭ１のゲートとソースとの間に抵抗Ｒ１０が接続され、ＭＯＳトランジスタＭ１のゲートとドレインとの間にコンデンサＣ１が接続されている。
【００３９】
次に、このような構成からなる第１実施形態の動作例について、図１および図２を参照して説明する。
いま、第１電源端子４を基準に、外部接続端子３に負のＥＳＤパルスを印加した場合について説明する。この場合には、被保護回路１１のバイポーラトランジスタＴＲ１のベース・エミッタ間に掛かる電圧が、バイポーラトランジスタＴＲ１をオンする電圧レベルＶＴＲ１を超えても、バイポーラトランジスタＴＲ１のコレクタに流れ込む電流量は、電流制限素子ＺのインピーダンスＺによりＶＴＲ１／Ｚに制限され、時間経過とともにその電圧レベルＶＴＲ１が上昇する。
【００４０】
そして、その電位レベルＶＴＲ１が電源間ＥＳＤ保護素子２３およびダイオード２２のクランプ電圧を超えたとき、電流が第１電源端子４から電源間ＥＳＤ保護素子２３、ダイオード２２を通して外部接続端子３の方向に流れ、バイポーラトランジスタＴＲ１をＥＳＤから保護する。
ここで、電流制限素子Ｚが図２に示すように抵抗素子であってその抵抗値を５０〔Ω〕とし、外部接続端子３にＥＳＤパルスを印加した場合には、ＥＳＤパルスによる過渡電流が約１３４〔ｍＡ〕に達したとき、図１の第１電源端子４にかかる電圧が約６．７〔Ｖ〕まで上昇する。
【００４１】
このとき、電源間ＥＳＤ保護素子２３およびダイオード２２がオンし、電流は電源間ＥＳＤ保護素子２３およびダイオード２２を介して外部接続端子３に向かって流れる。このようにして、電源間ＥＳＤ保護素子２３およびダイオード２２がオンした場合、ＥＳＤパルスが降下するまで殆どの電流がこれらの電源間ＥＳＤ保護素子２３およびダイオード２２を通って流れ込み、被保護回路１１を破壊から保護する。
【００４２】
ここで、電流制限素子Ｚのインピーダンスの最小値Ｚｍｉｎは、電源間ＥＳＤ保護素子２３がオン電圧Ｖｏｎに達するまでバイポーラトランジスタＴＲ１が流せる最大電流Ｉｍａｘで決まる。
つまり、Ｚｍｉｎ＞（Ｖｏｎ／Ｉｍａｘ）となる。
電流制限素子ＺのインピーダンスはＺｍｉｎより小さくすると、ＥＳＤパルスを印加した場合、バイポーラトランジスタＴＲ１に流れる過渡電流がＩｍａｘを超え、バイポーラトランジスタＴＲ１が破壊する。
【００４３】
例えば、バイポーラトランジスタＴＲ１のＥＳＤ耐圧が３００〔Ｖ〕とすると、バイポーラトランジスタＴＲ１が流せる過渡電流Ｉｍａｘは２００〔ｍＡ〕となる。
従って、電源間ＥＳＤ保護素子２３のオン電圧Ｖｏｎが６〔Ｖ〕とすると、上式より、Ｚｍｉｎは３０〔Ω〕以上でなければバイポーラトランジスタＴＲ１を保護することができない。
【００４４】
一方、電流制限素子Ｚのインピーダンスの最大値Ｚｍａｘは、バイポーラトランジスタＴＲ１が動作するためのコレクタ・エミッタ間の最小電圧ＶＣＥｍｉｎで決まる。
つまり、Ｚｍａｘ＜｛（ＶＤＤ−ＶＥ）−ＶＣＥｍｉｎ｝／ＩＣとなる。
ここで、ＶＥは、バイポーラトランジスタのＴＲ１のエミッタ電圧である。また、ＩＣは、バイポーラトランジスタＴＲ１の動作時のコレクタ電流である。
【００４５】
電流制限素子ＺのインピーダンスはＺｍａｘより大きくすると、電流制限素子Ｚへの電圧降下が大きくなりすぎる。その結果、バイポーラトランジスタＴＲ１の動作範囲が狭くなり、バイポーラトランジスタＴＲ１が動作しなくなる。
例えば、ＶＤＤが３．０〔Ｖ〕、ＶＥが１．５〔Ｖ〕、ＶＣＥｍｉｎが３００〔ｍＶ〕、流す電流ＩＣが１〔ｍＡ〕とすると、上式より、Ｚｍａｘは１．２〔ｋΩ〕以下でなければバイポーラトランジスタ回路が動作しない。
従って、電流制限素子ＺのインピーダンスＺは、以下の条件を満たす必要がある。
（Ｖｏｎ／Ｉｍａｘ）＜Ｚ＜｛（ＶＤＤ−ＶＥ）−ＶＣＥｍｉｎ｝／ＩＣ
【００４６】
以上説明した第１実施形態では、バイポーラトランジスタＴＲ１及び電流制限素子Ｚに加え、さらに複数のバイポーラトランジスタ及び電流制限素子を１つのユニットとして外部接続端子に対して並列に接続されていても、バラスト抵抗として作用するという点で、好ましい。
なお、以上の動作説明は、第１電源端子４を基準に、外部接続端子３に負のＥＳＤパルスを印加した場合である。しかし、第１実施形態では、その動作以外に、図５の従来回路で説明した電流経路Ａ、Ｂ、Ｃに相当する動作もあるが、これらの動作は図５の従来回路の動作と同じであるので、その説明は省略する。
以上説明したように、この第１実施形態によれば、被保護回路１１がバイポーラトランジスタを含み、そのトランジスタのエミッタが外部接続端子３と接続される場合に、その被保護回路１１のＥＳＤ耐圧を向上することができる。
【００４７】
（第２実施形態）
図３および図４は、本発明の半導体回路の第２実施形態の構成を示す回路図である。
この第２実施形態は、図３に示すように、被保護回路１１と、その被保護回路１１を静電気放電から保護するＥＳＤ保護回路２Ａと、外部接続端子３と、第１電源端子４と、第２電源端子５と、を備えている。この被保護回路１１は、ＮＰＮ型のバイポーラトランジスタＴＲ１，ＴＲ２と、抵抗Ｒ１，Ｒ２、バイポーラトランジスタＴＲ１，ＴＲ２をＥＳＤ破壊から保護するための電流制限素子Ｚを備え、更に、バイポーラトランジスタ回路１２を備えている。
【００４８】
すなわち、この第２実施形態は、図１に示す第１実施形態を基本とし、バイポーラトランジスタＴＲ１を有する出力段と外部接続端子３との間に、図３に示すようにバイポーラトランジスタを含むバイポーラトランジスタ回路１２を介在させるようにしたものである。従って、この第２実施形態では、出力段のバイポーラトランジスタＴＲ１のエミッタが、バイポーラトランジスタ回路１２を介して外部接続端子３に接続されている。
【００４９】
ここで、第２実施形態の被保護回路１１およびＥＳＤ保護回路２Ａの具体的な構成は、バイポーラトランジスタ回路１２を除いては、図１に示す第１実施形態の被保護回路１１およびＥＳＤ保護回路２の構成と同様であるので、同一の構成素子には同一符号を付してその説明は省略する。
バイポーラトランジスタ回路１２は、図４に示すように、差動対を構成するＮＰＮ型のバイポーラトランジスタＴＲ３，ＴＲ４と、その差動対に定電流を供給するためのＮＰＮ型のバイポーラトランジスタＴＲ５および抵抗Ｒ５と、を備えている。抵抗Ｒ５は電流源であるバイポーラトランジスタＴＲ５のエミッタ端子と第２電源端子５との間に接続されている。
【００５０】
さらに詳述すると、バイポーラトランジスタＴＲ３，ＴＲＲ４の各エミッタは共通接続され、その共通接続部はバイポーラトランジスタＴＲ５および抵抗Ｒ５を介して第２電源端子５に接続されている。バイポーラトランジスタＴＲ３のゲートは、出力段のバイポーラトランジスタＴＲ１のエミッタと接続されている。バイポーラトランジスタＴＲ３のドレインは、外部接続端子３に接続されている。さらに、バイポーラトランジスタＴＲ４のゲートおよびドレインは、それぞれ所定個所（図示せず）に接続されている。
【００５１】
次に、このような構成からなる第２実施形態の動作例について、図４を参照して説明する。
この第２実施形態では、図１に示す第１実施形態と同様に、第１電源端子４を基準に、外部接続端子３に負のＥＳＤパルスを印加したとき、電流はバイポーラトランジスタＴＲ１を通し、バイポーラトランジスタ回路１２のバイポーラトランジスタＴＲ３のベース・コレクタ間を介して外部接続端子３に流れる。
また、図４の電流制限素子Ｚにより、被保護回路１１のバイポーラトランジスタＴＲ１に流れ込む電流が制限される。さらに、大電流は、電源間ＥＳＤ保護素子２３およびダイオード２２を通して外部接続端子３に向かって流れ込み、被保護回路１１をＥＳＤによる破壊から保護する。
【００５２】
なお、外部接続端子３に接続するバイポーラトランジスタ回路１２は、図４に示す構成に限定されるものではなく、電流が外部接続端子３に流れやすい経路を構成しているものが好ましい。
以上述べたように、第２実施形態によれば、バイポーラトランジスタＴＲ１を有する出力段と外部接続端子３との間にバイポーラトランジスタ回路１２が介在する場合に、被保護回路１１のＥＳＤ耐圧を向上することができる。
（その他の実施形態）
上記の各実施形態に係る半導体回路は、バイポーラトランジスタ回路を利用する高周波通信系の半導体回路として有用である。
従って、本発明の高周波用ＩＣは、上記の各実施形態に係る半導体回路を備えるようにしたものである
【産業上の利用可能性】
【００５３】
本発明は、バイポーラトランジスタ回路を利用する高周波通信系の半導体装置に有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体回路の第１実施形態の構成を示す回路図である。
【図２】電流制限素子の一例を示す図である。
【図３】本発明の半導体回路の第２実施形態の構成を示す回路図である。
【図４】その第２実施形態の回路図であって、バイポーラトランジスタ回路の構成が具体化されたものである。
【図５】従来回路の構成を示す回路図である。
【図６】その従来回路の回路図であって、被保護回路が具体化されたものである。
【図７】従来回路の他の構成例を示す回路図である。
【図８】従来のバイポーラトランジスタを用いたＥＳＤ保護素子の構成例を示す回路図である。
【符号の説明】
【００５５】
２、２Ａ  ＥＳＤ保護回路
３  外部接続端子（入出力接続端子）
４  第１電源端子
５  第２電源端子
１１  被保護回路
１２  バイポーラトランジスタ回路
２１、２２  ダイオード（入出力ＥＳＤ保護素子）
２３  電源間ＥＳＤ保護素子
ＴＲ１〜ＴＲ５  バイポーラトランジスタ
Ｚ  電流制限素子
【図１】
2006013446.tif 000003
【図２】
2006013446.tif 000004
【図３】
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【図４】
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【図５】
2006013446.tif 000007
【図６】
2006013446.tif 000008
【図７】
2006013446.tif 000009
【図８】
2006013446.tif 000010