(57)【要約】【課題】表面電極が設けられた半導体装置の構造を簡素化することができる。【解決手段】半導体装置１００においては、ゲート電極１０１およびソース電極１０４として、はんだ接続をすることが可能な金属であるＣｕが用いられている。そのため、従来の技術のように、ゲート電極およびソース電極の上部に別途はんだ接続が可能なメタル層を設ける必要がない。【選択図】  図１
2006222395.tif 000002
【特許請求の範囲】
【請求項１】
素子領域を有する半導体基板と、
前記半導体基板の表面上に設けられた所定のパターンを有する配線と、
前記配線を覆うように設けられた絶縁膜と、
前記配線間を埋め込むように前記半導体基板上に設けられた第１の電極と、
前記配線と電気的に接続された第２の電極と、
を備え、
前記第１の電極は、前記素子領域と電気的に接続され、
前記第１の電極は、はんだ接続可能な金属により構成されたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記素子領域中にソース領域とドレイン領域とが設けられ、
前記第１の電極がソース電極であり、
前記第２の電極がゲート電極であり、
前記半導体基板の裏面にドレイン電極が設けられたことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記絶縁膜の上面および前記半導体基板の一部の上面と前記第１の電極との間に拡散防止膜が設けられたことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記第１の電極が、Ｃｕを含む金属により構成されたことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第１の電極の上面と接するように、前記第１の電極の表面の酸化を抑制する層が形成されたことを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記拡散防止膜が前記絶縁膜の上面の形状に沿うように設けられ、
前記第１の電極が前記拡散防止膜を埋設するように設けられたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面電極を有する半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の表面電極を外部端子と、はんだとによって接続する場合に、アルミ電極上にフォトリソグラフィーによって、はんだとの密着性確保と信頼性確保のために２〜３層のバリアメタルを形成する必要があり、コストの面で課題を有していた。
【０００３】
そのため、無電界めっき法によってアルミ電極との密着性が良い亜鉛、チタン、クロム、パラジウムなどの金属を形成し、その上にはんだのバリアとしてＮｉやＣｕを形成し、さらにその上に、ＮｉやＣｕの酸化を防止する目的でＡｕなどの金属を無電界めっきで形成し、はんだバンプをスクリーン印刷で実施することによって、はんだバンプつきの半導体装置が製造されていた（特許文献１）。
【０００４】
特許文献１に記載された半導体装置のように、従来の半導体装置の配線に使用されているアルミ配線は、はんだ付け性に課題を有していたため、アルミ配線の上に、はんだ付け性を確保することができ、半導体装置のアルミ電極やはんだとの相互拡散による信頼性の劣化が大きくない金属の層が設けられていた。
【０００５】
また、特許文献２および特許文献３に記載された半導体装置のように、従来、上述のアルミ電極上に金属層（バリア層）を介して、はんだバンプが形成されていたものを、半導体装置において銅配線化が進むにあたり、銅配線に適した構造として、銅配線上に密着層（Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ，Ｍｏ、Ａｇ、Ｔａ、Ｗ、Ａｕなど）を形成し、さらにその上に、バンプ用下地金属ＢＬＭ（Bump Limited Metal）膜が形成されているものもあった。
【０００６】
【特許文献１】特開平６−１４０４０９号公報
【特許文献２】特開平１１−３４０２６５号公報
【特許文献３】特開２００２−１１０７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の技術は以下の課題を有していた。以下、図３を用いて説明する。
【０００８】
半導体装置１０は、上部に素子領域を有するシリコン基板９と、シリコン基板９の上に絶縁膜１３を介して設けられたゲート電極１と、絶縁膜８に埋め込まれてシリコン基板９上に設けられたゲート配線５と、バリアメタル１２を介してゲート配線５上に設けられたソース電極４と、シリコン基板９の下面に設けられたドレイン電極６と、を備える。ソース電極４は、アルミニウム配線により構成される。また、半導体装置１０は、ゲート電極１およびソース電極４の上にメタル層７と、メタル層７上に設けられた表面酸化防止金属３と、表面保護膜２とを備える。メタル層７は、Ｃｕ、Ｎｉなど、はんだ付け可能な金属により構成され、めっきなどにより形成される。
【０００９】
半導体装置１０においては、ソース電極４が、はんだ付けに適しているとはいえないアルミニウム配線により構成されている。そのため、はんだ付け性を確保するために、ソース電極４の上部に、はんだ付けが可能で、アルミやはんだとの接合信頼性が確保できる金属からなる、はんだとのコンタクト用のメタル層７を別途形成する必要があった。
【課題を解決するための手段】
【００１０】
本発明によれば、
素子領域を有する半導体基板と、
前記半導体基板の表面上に設けられた所定のパターンを有する配線と、
前記配線を覆うように設けられた絶縁膜と、
前記配線間を埋め込むように前記半導体基板上に設けられた第１の電極と、
前記配線と電気的に接続された第２の電極と、
を備え、
前記第１の電極は、前記素子領域と電気的に接続され、
前記第１の電極は、はんだ接続可能な金属により構成されたことを特徴とする半導体装置、
が提供される。
【００１１】
この発明によれば、第１の電極がはんだ接続可能な金属により構成されることによって、第１の電極の上に別途はんだ接続可能な金属を設けることなく、はんだ接続の際のコンタクトとしての機能と電極としての機能とを兼用させることができる、そのため、半導体装置を実装基板に実装する際に設けられるはんだと第１の電極との間の接合信頼性を確保しつつ、簡便な工程で製造することができる第１の電極が設けられた半導体装置の構造を得ることができる。
【発明の効果】
【００１２】
本発明によれば、はんだ付けが可能で、かつ接合信頼度の高い第１の電極を簡便な工程で製造することが可能な半導体装置の構造を得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１に示す半導体装置１００は、素子領域（ソース領域１０７）を有する半導体基板（シリコン基板１１０）と、半導体基板の表面上に設けられた所定のパターンを有する配線（ゲート配線１０５）と、配線を覆うように設けられた絶縁膜（絶縁膜１０８）と、配線間を埋め込むように半導体基板上に設けられた表面電極である第１の電極（ソース電極１０４）と、配線と電気的に接続された第２の電極（ゲート電極１０１）と、を備え、第１の電極は、素子領域と電気的に接続され、第１の電極は、はんだ接続可能な金属により構成される。
【００１５】
図１を用いて、本実施形態にかかる半導体装置１００を説明する。
【００１６】
半導体装置１００は、上面に素子領域を有する、Ｎ型不純物が導入され、ドレイン領域としての機能を有するシリコン基板１１０と、シリコン基板１１０の裏面と接するように設けられたドレイン電極１０６と、シリコン基板１１０の上面の一部にゲート絶縁膜１０９を介して設けられたゲート電極１０１と、シリコン基板１１０上に設けられたソース電極１０４と、を備えるＭＯＳＦＥＴである。なお、本実施形態において、半導体装置１００は、ディスクリートデバイスである。
【００１７】
ソース電極１０４は、Ｎ型不純物が導入されたソース領域１０７と接続され、ドレイン電極１０６は、ドレイン領域としての機能を有するシリコン基板１１０と接続される。シリコン基板１１０の上面には、Ｐ型不純物が導入されたチャネル拡散領域１１１が形成されている。
【００１８】
また、半導体装置１００は、シリコン基板１１０とソース電極１０４との間に、絶縁膜１０８と、絶縁膜１０８中に埋め込まれたゲート配線１０５と、絶縁膜１０８上に設けられたバリアメタル１１２と、ゲート電極１０１およびソース電極１０４上に形成されたメタル層１０３と、シリコン基板１１０上に設けられた表面保護膜１０２と、を備える。
【００１９】
ゲート電極１０１およびソース電極１０４は、はんだ接続が可能な金属により構成されている。ここで、「はんだ接続が可能な金属」とは、たとえば、鉛フリーはんだ等のはんだとの接続性に優れ、かつ、はんだに対する耐食性を有する金属のことをいい、アルミニウムを除く。本実施形態においては、はんだ接続が可能な金属として、Ｃｕが用いられている。ゲート電極１０１およびソース電極１０４の厚さは、１．５μｍ以上が、より望ましく、２．５μｍ以上が、より一層望ましい。なお、本実施形態においては、ゲート電極１０１およびソース電極１０４の厚さは、約５μｍである。
【００２０】
ゲート電極１０１およびソース電極１０４は、ゲート配線１０５が形成された後、スパッタリング法や埋め込み法などを用いて同時に形成される。
【００２１】
ゲート電極１０１およびソース電極１０４は、電気伝導度の大きなＣｕにより構成されているため、ゲート電極１０１およびソース電極１０４における電気抵抗を低減することができる。また、Ｃｕが用いられているため、ストレスマイグレーションなどの発生が抑制され、半導体装置１００の信頼性を向上させることができる。
【００２２】
ゲート電極１０１は、ゲート絶縁膜１０９を介してシリコン基板１１０上に設けられているので、シリコン基板１１０上面に設けられた素子領域とは電気的に接続されていない。ゲート電極１０１は、コンタクトなどを介して、ゲート配線１０５と電気的に接続されている（不図示）。
【００２３】
ゲート配線１０５は、半導体装置１００の表面上に設けられた最上層の配線であり、所定のパターンを有する。本実施形態において、ゲート配線１０５はポリシリコンにより構成され、ゲート配線１０５の厚みはゲート電極１０１の厚みよりも小さい。
【００２４】
ソース電極１０４は、図１中、ゲート配線１０５を囲むように設けられた絶縁膜１０８上にバリアメタル１１２を介して設けられている部分と、バリアメタル１１２を介してシリコン基板１１０上に設けられている部分とを有する。ソース電極１０４は、バリアメタル１１２を介してシリコン基板１１０上に設けられている部分を有するので、シリコン基板１１０上に設けられた素子領域であるソース領域１０７と電気的に接続されている。ソース電極１０４は、複数設けられたゲート配線１０５の間を埋め込むように設けられる。
【００２５】
絶縁膜１０８は、たとえば、ＳｉＯ２、ＳｉＯＣなどにより構成され、ゲート配線１０５と、絶縁膜１０８の周囲に設けられたバリアメタル１１２とを絶縁する機能を有する。
【００２６】
ゲート絶縁膜１０９は、たとえば、ＳｉＯ２、ＳｉＯＣなどにより構成され、ゲート電極１０１とシリコン基板１１０とを絶縁する機能を有する。
【００２７】
バリアメタル１１２は、絶縁膜１０８の上面およびシリコン基板１１０の一部の上面と、ソース電極１０４との間に設けられる。バリアメタル１１２は、Ｔｉ／ＴｉＮなどにより構成され、ソース電極１０４を構成するＣｕのイオン拡散を抑制する機能を有する。
【００２８】
ドレイン電極１０６は、その下面と接するように、マウント材１２２を介して、プリント基板１２０に設けられた配線パターン（不図示）に電気的に接続される。
【００２９】
表面保護膜１０２は、ポリイミド膜などにより構成され、シリコン基板１１０に設けられた素子領域を保護する機能を有する。
【００３０】
メタル層１０３は、ゲート電極１０１およびソース電極１０４の表面が酸化することを抑制する機能を有し、本実施形態においては、無電界めっきによりＡｕを設けることによって形成されている。
【００３１】
図２を用いて、半導体装置１００がプリント基板１２０に実装された形態を説明する。
【００３２】
プリント基板１２０は、配線パターン１３２と、ワイヤ１２８を介してゲート電極１０１とワイヤボンディング接続されるパッド１３０とを備える。
【００３３】
配線パターン１３２は、銅板１２６と、ソース電極１０４の上面に接するように設けられた、はんだ層１２４とを介して、ソース電極１０４と電気的に接続される。
【００３４】
ドレイン電極１０６は、プリント基板１２０の上面に設けられた配線パターン（不図示）と、導電性を有するマウント材１２２を介して電気的に接続される。
【００３５】
以下、半導体装置１００の効果について説明する。
【００３６】
半導体装置１００においては、ゲート電極１０１およびソース電極１０４として、はんだ接続をすることが可能な金属であるＣｕが用いられている。そのため、図３に記載された技術のように、ゲート電極１およびソース電極４の上部に別途はんだ接続が可能なコンタクトとしてのメタル層を設ける必要がなく、表面電極であるソース電極１０４は、ＭＯＳＦＥＴのソース電極としての機能と、はんだ接続用のコンタクトとしての機能とを兼ねることができる。したがって、図３に記載された技術と比較して簡便な工程で製造可能な半導体装置１００の構造を得ることができる。また、図３に記載された技術と比較して、半導体装置１００の構造が簡素化されるので、はんだ接続を容易に行うことができる。また、ゲート電極およびソース電極１０４の上面を平坦化することができる。そのため、図３に記載された技術と比較して、はんだづけ可能な面積を広くすることができる。そのため、ゲート電極１０１またはソース電極１０４をはんだ接続する際のプロセスマージンを広くとることができる。
【００３７】
また、ゲート電極１０１およびソース電極１０４としてＣｕが用いられている。そのため、従来、ゲート電極１およびソース電極４として用いられることが多かったアルミニウムと比較して、ゲート電極１０１およびソース電極１０４の電気抵抗を低減することができる。そのため、半導体装置１００の電気抵抗を低減することができる。また、半導体装置１００の電力消費量を低減することができる。
【００３８】
特許文献２や特許文献３に記載の技術においては、はんだバンプの製造ばらつきの低減や信頼性を維持するために従来から使われていたＢＬＭ膜の技術を使うために工程が長くなるという課題を有していた。一方、半導体装置１００においては、ゲート電極１０１およびソース電極１０４の厚さが１．５μｍ以上であることによって、ソース電極１０４とはんだ層１２４とがはんだ接続される際に生じる、電極とはんだとの合金が、シリコン基板１１０上に設けられた素子領域に到達することを抑制することができる。そのため、半導体装置１００の信頼性を、より向上させることができる。また、ゲート電極およびソース電極１０４の厚さが２．５μｍ以上であることによって、電極とはんだとの合金が、シリコン基板１１０上に設けられた素子領域に到達することを、より抑制することができる。そのため、半導体装置１００の信頼性を、より一層向上させることができる。
また、電極とはんだとの合金が、シリコン基板１１０上に設けられた素子領域に到達することを抑制するバリア層を設ける必要がないため、半導体装置１００の製造工程を減少させることができ、半導体装置１００の製造コストを低減することができる。
【００３９】
また、ゲート電極１０１およびソース電極１０４の上部に、別途、はんだ接続が可能なメタル層を設ける必要がないため、半導体装置１００の信頼性を維持しつつ、半導体装置１００の製造工程を減少させることができ、半導体装置１００の製造コストを低減することができる。
【００４０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４１】
たとえば、上記実施形態においては、半導体装置１００がディスクリートデバイスである形態について説明したが、コントロール回路付きのパワーデバイスなど、他のデバイスであってもよい。
【００４２】
また、上記実施形態においては、ゲート電極１０１およびソース電極１０４の厚さが５μｍである形態について説明したが、それ以外の厚さであっても、上記実施形態の効果を奏することができる厚さであればよい。
【００４３】
また、上記実施形態においては、ゲート電極１０１およびソース電極１０４が、Ｃｕにより構成される形態について説明したが、Ｃｕ合金やＮｉなど、他のはんだ接続が可能な金属を用いてもよい。
【００４４】
また、上記実施形態においては、メタル層１０３が、Ａｕにより構成される形態について説明したが、その他の金属であっても、ゲート電極１０１およびソース電極１０４の表面の酸化を抑制することができる金属であればよい。
【図面の簡単な説明】
【００４５】
【図１】実施の形態に係る半導体装置を模式的に示した断面図である。
【図２】実施の形態に係る半導体装置の実装例を模式的に示した断面図である。
【図３】従来の技術に係る半導体装置を模式的に示した断面図である。
【符号の説明】
【００４６】
１００      半導体装置
１０１      ゲート電極
１０２      表面保護膜
１０３      メタル層
１０４      ソース電極
１０５      ゲート配線
１０６      ドレイン電極
１０７      ソース領域
１０８      絶縁膜
１０９      ゲート絶縁膜
１１０      シリコン基板
１１１      チャネル領域
１１２      バリアメタル
１２０      プリント基板
１２２      マウント材
１２４      はんだ層
１２６      銅板
１２８      ワイヤ
１３０      パッド
１３２      配線パターン
【図１】
2006222395.tif 000003
【図２】
2006222395.tif 000004
【図３】
2006222395.tif 000005