(57)【要約】【課題】支持体ウェハ２とこの支持体ウェハ２の１つの面に設けられた単結晶半導体材料から成る層８を有する半導体基板の製造にあたり、きわめて薄い半導体層をもち同時にＨＦ欠陥密度も著しく僅かな層構造を提供する。【解決手段】凹部３を含む層を、単結晶半導体材料から成るドナーウェハ１の表面に形成し、この凹部３を含むドナーウェハ１の層を支持体ウェハ２と接合し、支持体ウェハ２とドナーウェハ１との界面４のところで凹部３を封止するために熱処理を加えて、ドナーウェハ１内に中空室６の設けられた層を形成し、この中空室６の設けられた層に沿ってドナーウェハ１を分割して、支持体２上に半導体材料から成る層８を残す。【選択図】図４
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【特許請求の範囲】
【請求項１】
支持体ウェハ（２）と、該支持体ウェハ（２）の一方の面に設けられた単結晶半導体材料から成る層（８）を有する半導体基板の製造方法において、
ａ）凹部（３）を含む層を、前記単結晶半導体材料から成るドナーウェハ（１）の表面に形成するステップと、
ｂ）前記凹部（３）を含むドナーウェハ（１）の層を前記支持体ウェハ（２）と接合するステップと、
ｃ）前記支持体ウェハ（２）と前記ドナーウェハ（１）との界面（４）のところで前記凹部（３）を封止するために熱処理を加えて、前記ドナーウェハ（１）内に中空室（６）の設けられた層を形成するステップと、
ｄ）該中空室（６）の設けられた層に沿ってドナーウェハ（１）を分割して、前記支持体（２）上に半導体材料から成る層（８）を残すステップ、
を有することを特徴とする、半導体基板の製造方法。
【請求項２】
請求項１記載の方法において、
前記ステップｄ）におけるドナーウェハ（１）の分割を熱処理により行い、該熱処理中に前記中空室（６）が互いにつながり、薄い単結晶層（７，８）が前記ドナーウェハ（１）の残留部（５）から切り離されることを特徴とする方法。
【請求項３】
請求項２記載の方法において、
前記のステップｃ）とステップｄ）を連続した熱処理としてまとめて実施することを特徴とする方法。
【請求項４】
請求項３記載の方法において、
前記のステップｃ）とステップｄ）における熱処理の条件を等しくすることを特徴とする方法。
【請求項５】
請求項１から４のいずれか１項記載の方法において、
ステップｂ）の前に前記支持体ウェハ（２）の少なくとも１つの面に非晶質層または多結晶層を被着し、該層は前記ドナーウェハ（１）の構成要素と同一の構成要素を少なくとも有することを特徴とする方法。
【請求項６】
請求項５記載の方法において、
前記の非晶質層または多結晶層の組成は前記ドナーウェハ（１）の組成と同一であることを特徴とする方法。
【請求項７】
支持体ウェハ（２）と単結晶半導体材料から成るドナーウェハ（１）とを有する半導体基板において、
前記ドナーウェハ（１）は該ドナーウェハ（１）の表面で、凹部（３）を含む層を介して前記支持体ウェハ（２）と接合されていることを特徴とする半導体基板。
【請求項８】
請求項７記載の半導体基板において、
前記ドナーウェハ（１）は、シリコンウェハ、シリコン・ゲルマニウム層を備えたシリコンウェハ、シリコン・ゲルマニウム層と歪みシリコン層を備えたシリコンウェハ、ゲルマニウムウェハ、またはシリコンカーバイドウェハであることを特徴とする半導体基板。
【請求項９】
請求項７または８記載の半導体基板において、
前記支持体ウェハ（２）は酸化物層（９）を備えたシリコンウェハであることを特徴とする半導体基板。
【請求項１０】
支持体ウェハ（２）と単結晶半導体材料から成る層（８）を有する半導体基板において、
前記層（８）の厚さは１００ｎｍまたはそれ以下であり、層厚均一性は５％またはそれ以下であり、ＨＦ欠陥密度は０．０２／ｃｍ２またはそれ以下であることを特徴とする半導体基板。
【請求項１１】
請求項１０記載の半導体基板において、
前記層（８）はシリコン、歪みシリコン、シリコン・ゲルマニウム、ゲルマニウムまたはシリコンカーバイドから成ることを特徴とする半導体基板。
【請求項１２】
請求項１０または１１記載の半導体基板において、
前記支持体ウェハ（２）は酸化物層（９）を備えたシリコンウェハであることを特徴とする半導体基板。
【請求項１３】
請求項１０から１２のいずれか１項記載の半導体基板において、
単結晶半導体材料から成る前記層（８）の厚さは８０ｎｍまたはそれ以下であることを特徴とする半導体基板。
【請求項１４】
請求項１３記載の半導体基板において、
単結晶半導体材料から成る前記層（８）の厚さは５０ｎｍまたはそれ以下であることを特徴とする半導体基板。
【請求項１５】
請求項１４記載の半導体基板において、
単結晶半導体材料から成る前記層（８）の厚さは２０ｎｍまたはそれ以下であることを特徴とする半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、支持体ウェハおよび単結晶半導体材料から成る層を含む半導体基板およびその製造方法ならびにその際に生じる中間製品に関する。
【背景技術】
【０００２】
従来技術において、電子素子を製造するための一次製品としてのウェハが知られており、これは電気的に絶縁性の基板上に半導体材料から成る薄い層を有している。択一的に、薄い半導体層を電気的に絶縁性の層を介してやはり半導体材料から成る基板と分離することができる。半導体材料が薄い層のシリコンである場合には、ＳＯＩウェハ（"silicon on insulator"）と呼ばれる。
【０００３】
さらに、この種のウェハを製造するための様々な方法も知られている。公知のたいていの方法によれば、半導体ウェハ（いわゆるドナーウェハ）表面の下方に密接して分離層たとえば中空室を伴う層が生成される。このようにして準備処理されたドナーウェハは、第２のウェハである支持体ウェハと結合される。ついでドナーウェハが分離層に沿って分割される。これによりドナーウェハの層が支持体層に転写され、つまりは移される。
【０００４】
WO03/003430A2に記載されている方法によれば、半導体材料から成る薄い層がドナーウェハから支持体ウェハに移される。このような転写のために用いられるドナーウェハの面上には最初に、所定の幾何学的形状をもつ周期的に繰り返される凹部の設けられた構造が形成される。ついでこれらの凹部は熱処理により表面で封止され、その結果、閉じられた層の下で周期的に繰り返し中空室の設けられた層が材料の表面に形成される。このようにして準備処理されたドナーウェハは、支持体ウェハと結合される。その後、たとえばさらに熱処理を施すことで、中空室を含む層に沿ってドナーウェハが分割される。
【０００５】
上述の方法には多数のステップが含まれており、それゆえかなり煩雑である。しかも従来技術による方法によっても任意に薄い層を転写させることはできない。それというのも、層の厚さは凹部の形成に用いられるリソグラフィによって制約されてしまうからである。たとえば１０ｎｍよりも僅かな厚さをもつ著しく薄い層を得るためには、WO03/003430Aに記載されているように、たとえば５０ｎｍの厚さをもつようなそれよりも厚い層を支持体に転写させ、ついでこのような層の厚さを適切な措置によって減らさなければならない。たとえば平均層厚１００ｎｍ、平均層厚に対する標準偏差５％の層を転写させる可能性がある。つまりこのことは、平均層厚に対し面積の３２％までは５％（すなわち５ｎｍ）あるいはそれ以上の偏差が生じるし、それどころか面積の０．３％までは１５％（すなわち１５ｎｍ）あるいはそれ以上の偏差が平均層厚に対して生じることを意味する。ついで、転写された層の厚さを１５ｎｍまで低減させる場合、転写および分離後に生じる５％の標準偏差の結果として、統計的に面積の約０．１５％まで、転写された層が半導体材料から完全に取り除かれる。したがって直径３００ｍｍ、面積７０７ｃｍ２のウェハであれば、半導体材料から成る層はほぼ１ｃｍ２の面積まで完全に取り除かれる。この領域はＨＦ欠陥として検出可能である。転写された半導体層の厚さをこれまで述べてきたようにして大幅に低減する場合、転写および分離後に生じる層厚の均一性が層厚低減後のＨＦ欠陥密度にそのまま影響を及ぼす。しかも慣用の厚さ低減方法によれば、絶対的な層厚均質性がいっそう劣化する傾向にあるので、最終的な厚さがきわめて僅かであるときにはＨＦ欠陥密度がさらに上昇してしまう。
【特許文献１】WO03/003430A2
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって本発明の課題は、きわめて薄い半導体層をもち同時にＨＦ欠陥密度も著しく僅かな層構造を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によればこの課題は、支持体ウェハと、該支持体ウェハの一方の面に設けられた単結晶半導体材料から成る層を有する半導体基板の製造方法において、ａ）凹部を含む層を、前記単結晶半導体材料から成るドナーウェハの表面に形成するステップと、ｂ）前記凹部を含むドナーウェハの層を前記支持体ウェハと接合するステップと、ｃ）前記支持体ウェハと前記ドナーウェハとの界面のところで前記凹部を封止するために熱処理を加えて、前記ドナーウェハ内に中空室の設けられた層を形成するステップと、ｄ）該中空室の設けられた層に沿ってドナーウェハを分割して、前記支持体上に半導体材料から成る層を残すステップを設けることにより解決される。
【０００８】
次に、図面を参照しながら本発明について詳しく説明する。
【０００９】
図１〜図５には、半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明に従って転写する様子が描かれている。図６〜図１０には、半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明に従って転写する様子が略示されており、この場合、支持体ウェハは１つの面の上に付加的な層を担持しており、凹部を含むドナーウェハの層とこの層とが接合される。
【００１０】
本発明によれば最初にステップａ）（図１および図６）において、望ましい半導体材料から成るドナーウェハ１が準備処理され、その際、ドナーウェハの一方の面に凹部３を含む層が形成される。これらの凹部３は規則的に形成してもよいし、不規則に形成してもよい。それらはたとえばリソグラフィとトレンチエッチング（たとえばWO03/003430A2参照）により、あるいはアノードエッチング（たとえばEP553852B1参照）により形成することができる。
【００１１】
ついでステップｂ）（図２および図７）においてドナーウェハ１は、凹部３を備えた層が接合される両方のウェハの間に位置するよう接合される。したがって本発明による方法の場合には従来技術とは異なり、凹部３を含む層が支持体ウェハ２とじかに接合される。図６〜図１０に描かれているように支持体ウェハ２が付加的な層９を担持している場合、ドナーウェハ１は付加的な層９と接合される。支持体ウェハ２が半導体ウェハであるならば、この付加的な層９をたとえば半導体材料の酸化物などのような絶縁層とすることができる。このケースでは、ドナーウェハ１としてシリコンウェハを使用した場合に本発明による方法によってＳＯＩウェハを製造することができる。
【００１２】
ステップｃ）（図３、図４および図８、図９）において、接合されたウェハが適切な温度で熱処理される。この温度は、ドナーウェハ１を構成する材料に依存する。また、界面４においてドナーウェハ１の原子の十分な移動度が確保される程度に、この温度を高くする必要がある。ドナーウェハ１がシリコンから成る場合、この熱処理を５００℃〜シリコンの融点の範囲内で行うのが有利である。殊に有利であるのは、９００℃〜１１００℃の範囲で熱処理を行うことである。そしてこの熱処理を、たとえば水素を含有する雰囲気において行うことができる。必要であればこの熱処理によって、接合されるウェハの界面４における結合力が強められる。ただしまず第１には、ドナーウェハ１と支持体ウェハ２の界面４において、半導体材料の原子の表面拡散により凹部３が封止され、その結果、閉じられた中空室６が形成されて、それらの凹部は完全にドナーウェハ１の内部に位置するようになり、もはや支持体ウェハ２あるいは支持体ウェハ２の付加的な層９にじかには隣接しなくなる。熱処理によって励起される表面拡散に従い、凹部３の幅が界面４の領域で狭くなり始め、ついで完全に封止されて中空室６が形成される。この場合、凹部３つまりは中空室６の形状はほぼ等しいままである。したがって熱処理の間に、ドナーウェハ１の半導体材料から成る途切れのない層７が界面４のところに形成される。
【００１３】
熱処理後、接合されたウェハは以下の構造を有する：支持体ウェハ２（または付加的な層９）に、半導体材料から成る途切れのない薄い単結晶の層７がつながっている。この層には中空室６を伴って残されている層が続き、さらにその上にドナーウェハの残留部５が配置される。
【００１４】
ついでこの構造体はステップｄ）（図５および図１０）において、中空室６を伴って残されている層に沿って分割され、その結果、支持体ウェハ２の上には半導体材料から成る薄い層８だけが残されることになる。この分割は機械的な力の作用を与えることによって行うことができ、たとえばガスビーム、液体ビーム、くさび、曲げ応力、あるいはこれらを組み合わせて使用することも可能な他の適切な手段によって行うことができる。
【００１５】
ただし有利であるのは、分割を別の熱処理によって実現することである。この場合、ステップＣ）において表面が封止された直後、つまり僅かな原子層の厚さをもつ薄く途切れのない層７が形成されるとただちに、中空室６はエネルギーを最小化させようとしてそれらの内側表面を小さくし始め、つまりは球状になろうとし始める。中空室６の幅が広がることでそれらは互いにつながり、最後には薄い単結晶層７，８がドナーウェハの残留部５から分離する。これら別の熱処理の条件をステップｃ）の条件と一致させるのが有利であり、なぜならばそのようにすれば表面拡散と同じメカニズムが利用されるからである。
【００１６】
本発明はさらに、支持体ウェハ２および単結晶半導体材料から成るドナーウェハ１を有する半導体基板にも関する。本発明による半導体基板の特徴によれば、ドナーウェハ１は凹部３を含む層を介してその表面で支持体基板２と接合されている。
【００１７】
この半導体基板は、本発明による方法のステップｂ）において、すなわち凹部３を含むドナーウェハ１の層を支持体ウェハ２と接合することにより、中間製品として形成される。この半導体基板は複数の層の列から成り、その特徴によれば、有利には平坦な内側の界面４が設けられ、この界面４に沿って、封止された中空室を伴う層が存在している。これらの中空室は、一方の側で内側の界面４と接触するように配置されており、それによって中空室の壁が両方の材料から構成されるようにし、界面４により分離される。
【００１８】
本発明はさらに、支持体ウェハ２と単結晶半導体材料から成る層８を有する半導体基板にも関する。この半導体基板の特徴によれば、層８の厚さは１００ｎｍまたはそれ以下であり、層厚均一性は５％またはそれ以下であり、ＨＦ欠陥密度は０．０２／ｃｍ２またはそれ以下である。
【００１９】
たとえば本発明は、以下の構成を有する半導体基板に関する。すなわちこの半導体基板は、僅かな厚さの、精確には８０ｎｍまたはそれ以下有利には５０ｎｍまたはそれ以下殊に有利には２０ｎｍまたはそれ以下の厚さの単結晶半導体材料から成る層８と、上述の特性とを有している。ここで「層厚均一性」という表現は、６σ値すなわち標準偏差の６倍の値と同等である。
【００２０】
本発明による方法によって製造可能な本発明による半導体基板の特徴によれば、半導体材料から成り良好な層均一性と著しく僅かなＨＦ欠陥密度をもつきわめて薄い層８が設けられている。本発明による半導体基板の最大ＨＦ欠陥密度は、WO03/003430A2において達成される０．１／ｃｍ２という値の２０％にすぎない。欠陥密度が著しく僅かであることから、素子製造時の歩留まりが高くなり、層厚均一性が良好であることから、カットオフ電圧など均質で良好なトランジスタ特性が得られるようになる。したがって本発明による半導体基板は、要求の高い電子素子の製造にきわめて適している。
【００２１】
表面拡散ならびに表面エネルギーひいては表面自体を最小化しようとする動作の実用化と組み合わせて、凹部を含む表面と支持体ウェハとを接合するのは、まったく新しいアプローチである。公知のＳＯＩウェハ製造方法とは異なり本発明による技術の場合、まえもって定義された一定の厚さの単結晶層は支持体ウェハとは接合されない。
【００２２】
本発明による方法の場合には支持体との接合が行われてからはじめて、閉じられた層が形成される。
【００２３】
本発明による方法によれば、WO03/003430A2よりもプロセスステップ数の少ない著しく簡単な方法が提供される。プロセスシーケンスが簡単になったことにより、本発明による方法はいっそう経済的かついっそう簡単にコントロールすることができ、それゆえ障害発生源が僅かになる。
【００２４】
WO03/003430A2に記載されている方法によっても、実質的に５０ｎｍよりも僅かな厚さの層を転写することはできない。その理由は、転写される層の厚さはリソグラフィによって制約されてしまうからである。本発明による方法を用いることにより、きわめて薄い層を転写することができる。なぜならば、支持体とじかに接合される凹部の設けられた表面の領域における原子は支持体との結合により個々の位置で固定され、それらの原子は表面拡散のためには使われないからである。これに対し、凹部の側壁と底における原子はそれら凹部の表面に沿って、支持体ウェハの方向に拡散することができる。その結果、かつての凹部開口部は界面のところで支持体ウェハにじかにつながる。さらに熱処理を施すことにより、新たに形成された縦長の中空室は最小エネルギー状態になろうとし、つまり球状になろうとする。それらの凹部の幅は大きくなり、深さは縮まる。縦長の凹部の配置と大きさとによって、分離後に数ナノメータ〜数マイクロメータまでの層厚をそのまま生じさせることができる。凹部の直径が小さくかつそれらの間隔が僅かであれば、転写される層の厚さが僅かになる一方、サイズが大きくかつ間隔が広がれば、いっそう大きい層厚が生じることになる。
【００２５】
これに対しWO03/003430A2に記載されている方法の場合、複数の凹部の開口部間の領域における原子すなわち本発明によれば支持体ウェハとじかに接合される表面における原子も自由に移動し、それゆえ表面拡散に用いられることになる。したがってWO03/003430A2の場合には凹部と表面との間のエッジも丸くなってしまい、その結果、中空室はきちんと表面で閉鎖されるのではなく、いくらか深いところで閉鎖される。したがって凹部の閉鎖にあたりそれにより生じる中空室の上に浅い「くぼみ」が形成され、その場合、これらの「くぼみ」はプロセスのその後のシーケンスにおいて再び材料で充填され、その結果、層厚が大きくなってしまう。
【００２６】
このように本発明による方法によればきわめて薄い層の転写が可能であるため、層厚を小さくするために用いられる後処理ステップを部分的にまたは完全に省略することができる。このため層厚の均一性（すなわち層厚の標準偏差の６倍の値）が実質的に凹部直径の均一性にのみ依存することになり、それゆえ５％またはそれ以下の範囲内に位置するようになる。
【００２７】
また、たとえば厚さ１０ｎｍまたはそれ以下のようにきわめて薄い層の場合には殊に、ＨＦ欠陥密度は層厚均一性により著しく強い影響を受ける。つまりこのことは上述のように、いっそう薄い層が移されついで層厚が低減される場合にあてはまる。本発明によれば著しく薄い層を移すことができるので、続いて層厚を低減する処理を一般的には省くことができる。しかも移された層は著しく良好な層厚均一性を有しているので、本発明による基板の場合にはＨＦ欠陥密度は０．０２／ｃｍ２またはそれ以下で著しく僅かである。
【００２８】
半導体材料においてかなりの表面拡散が達成できるのであれば、本発明による方法は単結晶半導体層を任意の支持体ウェハに転写するのに適している。このような転写は、両方のウェハを接合する前にステップｂ）において、ごく僅かな原子の層の厚さの多結晶層または非晶質層を支持体ウェハ２に取り付けることによって支援することができる。この層は、転写すべき半導体材料と同一であるかまたは転写すべき材料の少なくとも１つの構成部分を含む材料によって構成されている。多結晶層または非晶質の層の取り付けは、たとえば化学的気相デポジション（ＣＶＤ、英語では"chemical vapour deposition"）によって行われる。
【００２９】
本発明による方法は数多くの製品を製造するのに適している；
Ａ）ＳＯＩ基板は、ドナーウェハ１として単結晶シリコンウェハを、支持体ウェハ２としてガラスまたはサファイアのように電気的に絶縁性の材料から成るウェハを使用することによって製造される。支持体ウェハ２として半導体ウェハたとえば多結晶または有利には単結晶のシリコンウェハなどの半導体ウェハを使用することもでき、このウェハの表面に電気的に絶縁性の層９（図６〜図１０を参照）たとえば酸化シリコン層が担持されている。
【００３０】
Ｂ）ＧｅＯＩ基板（"Germanium on Insulator"）もＳＯＩ基板（項目Ａ）と同じように製造されるが、この場合にはドナーウェハ１として単結晶ゲルマニウムウェハが使用される。
【００３１】
Ｃ）任意の基板上のシリコンカーバイド層は、ドナーウェハ１としてシリコンカーバイドから成る単結晶ウェハを用いることで製造される。
【００３２】
Ｃ）ＳＧＯＩ基板（"Silicon-Germanium on Insulator"）は、少なくとも一方の面の上に組成ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）のシリコン・ゲルマニウム層を担持するシリコンウェハをドナーウェハ１として使用することにより製造される。支持体ウェハ２として電気的に絶縁性の材料から成るウェハを使用することができるし、あるいはたとえば多結晶または有利には単結晶のシリコンウェハを使用することができ、このウェハの表面に電気的に絶縁性の層９（図６〜図１０）たとえば酸化シリコン層が担持されている。本発明による方法のステップａ）〜ｄ）の実施後、ＳＧＯＩ基板の上に付加的に、薄い歪みシリコン層をデポジットすることができる。
【００３３】
Ｄ）ｓＳＯＩ基板（"Strained Silicon on Insulator"）を製造する目的で最初に、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）という組成をもつ応力のない単結晶のシリコン・ゲルマニウム層がシリコンウェハの上にデポジットされる。この上にやはり、薄い歪みシリコン層（英語では"strained silicon layer"）がデポジットされ、次にこの層にステップａ）において、リソグラフィおよびトレンチエッチングまたはアノードエッチングにより凹部３が形成される。このようにして準備処理されたドナーウェハ１はステップｂ）において、支持体２の電気的に絶縁性の層９（たとえばシリコンウェハの酸化された表面）と接合される。接合されたウェハに対し次に、本発明による方法のステップｃ）およびステップｄ）が実施される。
【００３４】
実施例１
この実施例は図６〜図１０に係わる。従来技術に従いシリコンウェハ１の表面にリソグラフィおよびイオンビームエッチングを用いて、丸い横断面をもつ凹部３が周期的に規則的に形成される。これらの凹部の深さは３．５μｍ、直径は０．４μｍであり、各凹部の中心から中心までの間隔は０．８μｍとなっている。さらに別のステップにおいてこれら凹部のシリコン表面が、酸化シリコン層９を担持するシリコンウェハ２と接合される（ボンディングされる）。このためには市販のボンダが用いられる。互いに接合されたウェハに対し全体で１０時間、最高温度１１００℃で熱処理が加えられる。この処理は、０．１ＭＰａの圧力においてアルゴン雰囲気中で実施される。この熱処理によって、両方のウェハ間の接合強度が高まる一方、凹部３が界面４のすぐ近くでシリコンウェハ２の上の酸化シリコン層９に対し封止され、薄い単結晶シリコン層７が形成される。熱処理をさらに続けると、新たに生じた中空室６が溶融し、その結果、新たに生じたシリコン層８とかつて凹部があったシリコンウェハの残留部５の間に、途切れのない中空室が形成される。このとき薄い単結晶シリコン層８は、依然として酸化物層９とのみ結合されている。
【００３５】
実施例２
シリコン・ゲルマニウムで被層されているシリコンウェハの表面（シリコン・ゲルマニウム層の厚さは約４μｍ）に、従来技術に従いリソグラフィおよびイオンビームエッチングにより丸い横断面の凹部が周期的に規則的に形成される。これらの凹部の深さは３．５μｍ、直径は０．４μｍであり、各凹部の中心から中心までの間隔は０．８μｍとなっている。さらに別のステップにおいて、凹部に設けられているシリコン・ゲルマニウム表面が酸化された表面をもつシリコンウェハと接合される（ボンディングされる）。このためには市販のボンダが用いられる。ついで、互いに接合されたウェハペアに対し全体で１０時間、最大温度１１００℃で熱処理が加えられる。圧力は０．１ＭＰａであり、雰囲気ガスとしてＡｒが選ばれる。この熱処理によって、両方のウェハ間の接合強度が高められる一方、界面のすぐ近くで凹部が酸化されたシリコンウェハに対し封止され、薄い単結晶シリコン・ゲルマニウム層が形成される。熱処理をさらに続けると、新たに生じた中空室が溶融し、その結果、新たに生じたシリコン・ゲルマニウム層とかつて凹部があったシリコンウェハとの間に、途切れのない中空室が形成される。このとき薄い単結晶シリコン層は、依然として酸化物層とのみ結合されており、そのようにしてＳＧＯＩ基板が形成されることになる。
【００３６】
実施例３
最初に、緩和されたシリコン・ゲルマニウム層の被層されたシリコンウェハの上に歪みシリコン層がデポジットされる。歪みシリコン層の表面に従来技術に従いリソグラフィおよびイオンビームエッチングを用いて、丸い横断面をもつ凹部が周期的に規則的に形成される。これらの凹部の深さは３．５μｍ、直径は０．４μｍであり、各凹部の中心から中心までの間隔は０．８μｍとなっている。さらに別のステップにおいて、凹部に設けられている歪みシリコン表面が酸化された表面をもつシリコンウェハと接合される（ボンディングされる）。このためには市販のボンダが用いられる。ついで、互いに接合されたウェハペアに対し全体で１０時間、最大温度１１００℃で熱処理が加えられる。圧力は０．１ＭＰａであり、雰囲気ガスとしてＡｒが選ばれる。この熱処理によって、両方のウェハ間の接合強度が高められる一方、界面のすぐ近くで凹部が酸化されたシリコンウェハに対し封止され、薄い単結晶の歪みシリコン層が形成される。熱処理をさらに続けると、凹部から形成された中空室が溶融し、その結果、新たに形成されたシリコン層とかつて凹部があった歪みシリコン層との間に、途切れのない中空室が形成される。このとき薄い単結晶の歪みシリコン層は、依然として酸化物層とのみ結合され、そのようにしてｓＳＧＯＩ基板が形成されることになる。
【図面の簡単な説明】
【００３７】
【図１】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の１つの実施例に従って転写する様子を示す図
【図２】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の１つの実施例に従って転写する様子を示す図
【図３】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の１つの実施例に従って転写する様子を示す図
【図４】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の１つの実施例に従って転写する様子を示す図
【図５】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の１つの実施例に従って転写する様子を示す図
【図６】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の別の実施例に従って転写する様子を示す図
【図７】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の別の実施例に従って転写する様子を示す図
【図８】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の別の実施例に従って転写する様子を示す図
【図９】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の別の実施例に従って転写する様子を示す図
【図１０】半導体材料から成る薄い層をドナーウェハから支持体ウェハへ本発明の別の実施例に従って転写する様子を示す図
【符号の説明】
【００３８】
１  ドナーウェハ
２  支持体ウェハ
３  凹部
４  界面
５  ドナーウェハの残留部
６  中空室
７，８  薄い単結晶シリコン層
９  付加的な酸化シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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