(57)【要約】【課題】厚み均一で且つ低抵抗のシリサイド層をゲート電極に有する半導体装置およびその製造方法を提供する。【解決手段】シリサイド化する高融点金属の堆積前に、ゲート電極上面に角が発生しないように端部丸めを実施した後にシリサイド化を行ことで、熱処理時に発生する膜応力の集中を緩和し、均一でかつ十分な厚さのシリサイド層を形成する。【選択図】  図１
2006032410.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられ、所定の方向に延びているゲート電極と
を備え、
前記ゲート電極は、上面にシリサイド層を有しており、
前記所定の方向に垂直な断面において、前記シリサイド層の下面は上方に凸の略円弧形状であり、該シリサイド層の上面は上方に凸の略円弧形状である、半導体装置。
【請求項２】
前記所定の方向に垂直な断面において、前記ゲート電極の上面端部は角が落とされて丸められており、
前記上面端部の曲率半径は２０ｎｍ以上５０ｎｍ以下である、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の側面にはサイドウォールが設けられており、前記ゲート電極の上面と前記サイドウォールの上端との距離が０ｎｍ以上かつ５０ｎｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、電極幅が１５０ｎｍ未満である第１のゲート電極と電極幅が５００ｎｍよりも大きい第２のゲート電極とを含んでおり、
前記第１のゲート電極の前記サイドウォールとの境界部分に存するシリサイド層のうち該サイドウォールの上端よりも下方側に存する厚みは、前記第２のゲート電極の幅方向における中央部のシリサイド層の厚みの４０％以上である、請求項３に記載の半導体装置。
【請求項５】
前記シリサイド層は、２つの層からなる、請求項１から４のいずれか一つに記載の半導体装置。
【請求項６】
基板と、
前記基板の上に設けられ、所定の方向に延びているゲート電極と
を備え、
前記ゲート電極は、前記所定の方向に垂直な断面において、上面端部の角が落とされて丸められた後に当該上面にシリサイド層が形成されている、半導体装置。
【請求項７】
基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有している半導体装置の製造方法であって、
前記基板の上に前記ゲート電極をエッチングにより形成する工程Ａと、
前記ゲート電極を形成した後に、前記所定の方向に垂直な断面において、該ゲート電極の上面端部の角を落として丸める工程Ｂと、
前記ゲート電極の側壁に接するサイドウォールを形成し、該ゲート電極上面端部の丸めた部分よりも下あるいは同じ位置に該サイドウォールの上端が位置するようにする工程Ｘと、
前記ゲート電極の前記サイドウォールから露出した部分にシリサイド層を形成する工程と
を含む、半導体装置の製造方法。
【請求項８】
前記工程Ｂは、前記工程Ａにおいて前記ゲート電極上に設けられているマスクが前記所定の方向に垂直な断面において三角形状または台形状となった状態で該工程Ａを終了し、該工程Ａとは異なる条件でエッチングを行って該ゲート電極の上面端部の角を落として丸める工程である、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程Ｂは、
前記ゲート電極上面に高密度プラズマにより前記所定の方向に垂直な断面において三角形状または台形状の絶縁膜を形成する工程Ｃと、
前記絶縁膜と前記ゲート電極とをエッチバックする工程Ｄと
を含む、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記工程Ｄでは、前記エッチバックの途中で、前記絶縁膜のエッチング速度の前記ゲート電極のエッチング速度に対する比が大きくなるようにエッチング条件を変更してエッチバックを行う、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程Ｃでは、前記高密度プラズマにより基板上にも絶縁膜を形成する、請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程Ｃでは、前記ゲート電極上の絶縁膜は前記基板上の絶縁膜よりも薄く形成される、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程Ｂは、
前記ゲート電極上面に高密度プラズマにより前記所定の方向に垂直な断面において三角形状または台形状の絶縁膜を形成する工程Ｃと、
前記絶縁膜と前記ゲート電極とに化学的機械的研磨を行う工程と
を含む、請求項７に記載の半導体装置の製造方法。
【請求項１４】
前記工程Ｃでは、前記高密度プラズマにより基板上に前記ゲート電極高さの半分以上の厚みを有する絶縁膜を形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程Ｂは、
前記基板上および前記ゲート電極上にボロン燐シリケートガラス膜を形成する工程と、
前記ボロン燐シリケートガラス膜を熱処理により流動させる工程と、
前記ボロン燐シリケートガラス膜と前記ゲート電極をエッチバックする工程と
を含む、請求項７に記載の半導体装置の製造方法。
【請求項１６】
前記工程Ｂの後に前記ボロン燐シリケートガラス膜を気相フッ酸によって除去する、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有している半導体装置の製造方法であって、
前記基板の上に堆積された第１のシリコン層上に前記ゲート電極を形成するためのマスクを形成する工程と、
前記ゲート電極が形成される領域以外の前記基板の上に前記第１のシリコン層の一部が残るように当該第１のシリコン層をエッチングして該ゲート電極を形成する工程と、
前記マスクを除去する工程と、
前記ゲート電極上および前記基板の上に残った前記第１のシリコン層上に第２のシリコン層を形成する工程と、
前記第２のシリコン層および前記基板の上に残った前記第１のシリコン層をエッチバックして、前記所定の方向に垂直な断面において、前記ゲート電極の上面端部の角を落として丸める工程と、
前記ゲート電極の側壁に接するサイドウォールを形成し、該ゲート電極上面端部の丸めた部分よりも下あるいは同じ位置に該サイドウォールの上端が位置するようにする工程Ｘと、
前記ゲート電極の前記サイドウォールから露出した部分にシリサイド層を形成する工程と
を含む、半導体装置の製造方法。
【請求項１８】
前記第１のシリコン層はポリシリコンからなり、前記第２のシリコン層はポリシリコンからなる、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程Ｘにおいて、前記ゲート電極上面端部の丸めた部分の曲率半径と、前記ゲート電極上面および前記サイドウォール上端の間の距離との差を０ｎｍ以上３０ｎｍ以下とする、請求項７または１７に記載の半導体装置の製造方法。
【請求項２０】
基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有している半導体装置の製造方法であって、
前記基板の上に前記ゲート電極をエッチングにより形成する工程と、
前記ゲート電極の側壁に接し且つ該ゲート電極の上面よりも低い位置に上端が位置するサイドウォールを形成する工程と、
前記サイドウォールを形成した後に、前記所定の方向に垂直な断面において、該ゲート電極の上面端部の角を落として丸める工程Ｅと、
前記ゲート電極の前記サイドウォールから露出した部分にシリサイド層を形成する工程と
を含む、半導体装置の製造方法。
【請求項２１】
前記工程Ｅは、前記ゲート電極上面に対してイオン注入を行って該ゲート電極上面を変形させることにより該ゲート電極上面端部の角を落として丸める工程である、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記工程Ｅは、前記ゲート電極上面に対してスパッタを行って該ゲート電極上面を変形させることにより該ゲート電極上面端部の角を落として丸める工程である、請求項２０に記載の半導体装置の製造方法。
【請求項２３】
前記イオン注入のイオン種は、Ｐ、Ａｓ、Ｇａ、Ｉｎ、Ｓｂ、ＢｉおよびＴｌからなる群より選ばれた一つである、請求項２１に記載の半導体装置の製造方法。
【請求項２４】
前記スパッタのスパッタ物質は、Ｓｉ、Ｇｅ、ＳｎおよびＰｂからなる群より選ばれた一つである、請求項２２に記載の半導体装置の製造方法。
【請求項２５】
前記スパッタのスパッタ物質は、Ａｒ、Ｘｅ、ＫｒおよびＲｎからなる群より選ばれた一つである、請求項２２に記載の半導体装置の製造方法。
【請求項２６】
前記工程Ｅは、
酸素雰囲気下または水蒸気雰囲気下において熱処理を行って前記ゲート電極上面に酸化膜を形成する工程と、
前記酸化膜を除去する工程と
を含む、請求項２０に記載の半導体装置の製造方法。
【請求項２７】
前記工程Ｅにおいて、前記ゲート電極上面端部の丸めた部分の曲率半径と、該ゲート電極上面および前記サイドウォール上端の間の距離との差を０ｎｍ以上３０ｎｍ以下とする、請求項２０に記載の半導体装置の製造方法。
【請求項２８】
前記工程Ｅは、前記ゲート電極上面に対してシリサイド化を行って該ゲート電極上面を変形させることにより該ゲート電極上面端部の角を落として丸める工程である、請求項２０に記載の半導体装置の製造方法。
【請求項２９】
基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有している半導体装置の製造方法であって、
前記基板の上に前記ゲート電極をエッチングにより形成する工程と、
前記ゲート電極の側壁に接し且つ該ゲート電極の上面よりも低いあるいは同じ位置に上端が位置するサイドウォールを形成する工程と、
前記サイドウォールを形成した後に、前記ゲート電極の該サイドウォールから露出した部分にシリサイド層を形成する工程と、
前記シリサイド層上に融点が１４００℃以上の金属層を形成し熱処理を行って再度シリサイド化を行う工程と
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にゲート電極上にシリサイド層を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子、例えばＭＯＳトランジスタにおいて微細化、高密度化、高速化および低消費電力化を図るためには、ＭＯＳトランジスタのポリシリコンゲート電極、ポリシリコン配線およびソース・ドレイン拡散層の抵抗を低減させることが重要である。これらの抵抗を低減させるための１つの技術として、シリコンと金属の化合物であるシリサイドを利用するシリサイドプロセスが知られている。
【０００３】
このシリサイドプロセスを利用してＭＯＳトランジスタを形成すると、ポリシリコンゲート電極や、ソース・ドレイン領域の表面側にシリサイド層が形成され、このシリサイド層はポリシリコンよりも抵抗が低いため、ゲート電極およびソース・ドレイン領域の低抵抗化が実現される。さらに、ゲート電極とソース・ドレイン領域のシリサイド化を自己整合的に同時に行う方法、いわゆるサリサイドプロセスも公知の技術である。
【０００４】
図１１に従来におけるサリサイドプロセスによって形成されたＭＯＳトランジスタの断面図を示す（例えば、特許文献１参照）。図１１に示すように、従来のこのような半導体装置は、基板２０１上にゲート絶縁膜２０２を介して形成された断面矩形状のゲート電極２３１と、ゲート電極２３１の側壁全体を覆うように基板２０１上に形成されたサイドウォール２１０と、ゲート電極２３１の両側における基板２０１の表面側に形成されたソース・ドレイン領域２３７とから構成されている。ここで、ゲート電極２３１は例えばポリシリコンからなり、ゲート電極２３１の表面側と、ソース・ドレイン領域２３７の表面側には高融点金属のシリサイド層２１４が形成されている。
【０００５】
このような半導体装置は、ゲート電極２３１の側壁にサイドウォール２１０が形成されていることから、サイドウォール２１０が形成されたゲート電極２３１を覆うように基板２０１上に高融点金属膜（図示せず）を形成し、熱処理を行うことにより、ゲート電極２３１とソース・ドレイン領域２３７の表面側とを自己整合的にシリサイド化する、サリサイドプロセスにより製造することができる。このとき、高融点金属膜の上には、酸化防止膜となるキャップ膜も形成されている。
【特許文献１】特開２００３−２２４２６５号公報
【特許文献２】特開平９−７４１９９号公報
【特許文献３】特開平７−６６４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したような半導体装置は、ゲート電極２３１が断面矩形状であり、ゲート電極２３１の側壁全体がサイドウォール２１０で覆われていることから、シリサイド化の際、高融点金属とシリコンとを熱処理することによって反応させる工程において、ゲート電極２３１の表面とサイドウォール２１０との境界部に膜応力が生じ、特にゲート電極２３１上面の角部に膜応力が集中する。そのため、シリサイドが中央部分に凝集し易く、ゲート電極２３１の両端部がシリサイド化されにくいという問題があった。よって、図１１に示すように、ゲート電極２３１の表面側に形成されたシリサイド層２１４の断面形状が、両端部は浅く、中央部は深く形成される傾向にあった。このことは、高融点金属は熱処理によって大きく膨張するのに対し、シリコンはあまり膨張しないこと、さらに、シリコン酸化膜またはシリコン窒化膜およびそれらの積層膜などから構成されるサイドウォール２１０は、シリコンに比べて熱処理によって膨張しにくいために、特にゲート電極２３１上部においてシリコンとサイドウォールおよび高融点帰属との接点付近で高い膜応力が発生することによって生ずる。
【０００７】
従って上記の半導体装置では、ゲート電極２３１の低抵抗化を図るためにゲート電極２３１に広い断面積を有するシリサイド層２１４を形成しようとしても両端部がシリサイド化されにくいことから、シリサイド層２１４を均一の厚みで広い断面積に形成し難く、ゲート電極２３１の抵抗が上昇して不安定となるため、ゲート電極２３１の電気信号の遅延が発生し、半導体装置の動作が不安定となった。特に、ゲート電極２３１のゲート幅が小さくなるに従って、ゲート電極２３１上面の角部（端部）の影響が増大し、ゲート電極２３１の抵抗上昇率および発生率が大きくなり、半導体装置の動作がより不安定となった。具体的には、ゲート電極の幅が１５０ｎｍ以下になるとこのような問題が発生し、１００ｎｍ以下では問題が顕著なものとなっている。
【０００８】
そこで、シリサイド層の断面積を広く形成するために、図１２に示すように、サイドウォール７ａ，７ｂの高さを低くして、ゲート電極４ａ，４ｂの側壁の一部までをシリサイド９ａ，９ｂとする方法も報告されている（特許文献２）が、サイドウォール７ａ，７ｂ形成工程においてソース領域・ドレイン領域９ｃを形成する基板１が損傷する可能性があり、接合リークの増大およびサイドウォール７ａ，７ｂの高さが低くなりサイドウォール幅の寸法制御が困難になる可能性が予想された。
【０００９】
また、図１３に示すように、ゲート電極２１の上面の角部（端部）をえぐるように取り除いて山の裾野のような形状としてシリサイド層３１を形成する方法も報告されている（特許文献３）。けれどもこの方法では、ゲート電極２１上面には、尖った形状の部分（角部分）が存在しているので、この部分にゲート電極上面と高融点金属層との間に生じる膜応力が集中してしまい、熱処理工程時にキャップ膜や高融点金属膜にクラックが発生したり、高融点金属がシリコンへ熱拡散していくことが阻害されるので、十分な厚みのシリサイド層が形成されない虞がある。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、厚み均一で且つ低抵抗のシリサイド層をゲート電極に有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の半導体装置は、基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有しており、前記所定の方向に垂直な断面において、前記シリサイド層の下面は上方に凸の略円弧形状であり、該シリサイド層の上面は上方に凸の略円弧形状である。
【００１２】
ここで、上方に凸の略円弧形状というのは、厳密な円弧ではなくてよく、上方に凸な曲線であって楕円の一部である形状等も含む。さらに、前記下面の前記断面形状と前記上面の前記断面形状とが相似形であることが好ましい。
【００１３】
前記所定の方向に垂直な断面において、前記ゲート電極の上面端部は角が落とされて丸められており、前記上面端部の曲率半径は２０ｎｍ以上５０ｎｍ以下であることが好ましい。
【００１４】
前記ゲート電極の側面にはサイドウォールが設けられており、前記ゲート電極の上面と前記サイドウォールの上端との距離が５０ｎｍ以下であることが好ましい。
【００１５】
前記ゲート電極は、電極幅が１５０ｎｍ未満である第１のゲート電極と電極幅が５００ｎｍよりも大きい第２のゲート電極とを含んでおり、前記第１のゲート電極の前記サイドウォールとの境界部分に存するシリサイド層のうち該サイドウォールの上端よりも下方側に存する厚みは、前記第２のゲート電極の幅方向における中央部のシリサイド層の厚みの４０％以上であることが好ましい。
【００１６】
ある好適な実施形態において、前記シリサイド層は、２つの層からなる。
【００１７】
本発明の第２の半導体装置は、基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、前記所定の方向に垂直な断面において、上面端部の角が落とされて丸められた後に当該上面にシリサイド層が形成されている。
【００１８】
本発明の第１の半導体装置の製造方法は、基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有している半導体装置の製造方法であって、前記基板の上に前記ゲート電極をエッチングにより形成する工程Ａと、前記ゲート電極を形成した後に、前記所定の方向に垂直な断面において、該ゲート電極の上面端部の角を落として丸める工程Ｂと、前記ゲート電極の側壁に接するサイドウォールを形成し、該ゲート電極上面端部の丸めた部分よりも下あるいは同じ位置に該サイドウォールの上端が位置するようにする工程Ｘと、前記ゲート電極の前記サイドウォールから露出した部分にシリサイド層を形成する工程とを含む。
【００１９】
ある好適な実施形態において、前記工程Ｂは、前記工程Ａにおいて前記ゲート電極上に設けられているマスクが前記所定の方向に垂直な断面において三角形状または台形状となった状態で該工程Ａを終了し、該工程Ａとは異なる条件でエッチングを行って該ゲート電極の上面端部の角を落として丸める工程である。ここでいうマスクはエッチングマスクのことである。
【００２０】
ある好適な実施形態において、前記工程Ｂは、  前記ゲート電極上面に高密度プラズマにより前記所定の方向に垂直な断面において三角形状または台形状の絶縁膜を形成する工程Ｃと、前記絶縁膜と前記ゲート電極とをエッチバックする工程Ｄとを含む。エッチバックとは、エッチングマスクをわざわざ設けることなく行う全面のエッチングのことである。
【００２１】
ある好適な実施形態において、前記工程Ｄでは、前記エッチバックの途中で、前記絶縁膜のエッチング速度の前記ゲート電極のエッチング速度に対する比が大きくなるようにエッチング条件を変更してエッチバックを行う。
【００２２】
前記工程Ｃでは、前記高密度プラズマにより基板上にも絶縁膜を形成することが好ましい。
【００２３】
ある好適な実施形態において、前記工程Ｃでは、前記ゲート電極上の絶縁膜は前記基板上の絶縁膜よりも薄く形成される。
【００２４】
ある好適な実施形態において、前記工程Ｂは、前記ゲート電極上面に高密度プラズマにより前記所定の方向に垂直な断面において三角形状または台形状の絶縁膜を形成する工程Ｃと、前記絶縁膜と前記ゲート電極とに化学的機械的研磨を行う工程とを含む。
【００２５】
前記工程Ｃでは、前記高密度プラズマにより基板上に前記ゲート電極高さの半分以上の厚みを有する絶縁膜を形成することが好ましい。
【００２６】
ある好適な実施形態において、前記工程Ｂは、前記基板上および前記ゲート電極上にボロン燐シリケートガラス膜を形成する工程と、前記ボロン燐シリケートガラス膜を熱処理により流動させる工程と、前記ボロン燐シリケートガラス膜と前記ゲート電極をエッチバックする工程とを含む。
【００２７】
前記工程Ｂの後に前記ボロン燐シリケートガラス膜を気相フッ酸によって除去することが好ましい。
【００２８】
本発明の第２の半導体装置の製造方法は、基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有している半導体装置の製造方法であって、前記基板の上に堆積された第１のシリコン層上に前記ゲート電極を形成するためのマスクを形成する工程と、前記ゲート電極が形成される領域以外の前記基板の上に前記第１のシリコン層の一部が残るように当該第１のシリコン層をエッチングして該ゲート電極を形成する工程と、前記マスクを除去する工程と、前記ゲート電極上および前記基板の上に残った前記第１のシリコン層上に第２のシリコン層を形成する工程と、前記第２のシリコン層および前記基板の上に残った前記第１のシリコン層をエッチバックして、前記所定の方向に垂直な断面において、前記ゲート電極の上面端部の角を落として丸める工程と、前記ゲート電極の側壁に接するサイドウォールを形成し、該ゲート電極上面端部の丸めた部分よりも下あるいは同じ位置に該サイドウォールの上端が位置するようにする工程Ｘと、前記ゲート電極の前記サイドウォールから露出した部分にシリサイド層を形成する工程とを含む。
【００２９】
前記第１のシリコン層および第２のシリコン層は、適宜ポリシリコン、アモルファスシリコン、ドープトシリコンから選ぶことができる。前記第１のシリコン層はポリシリコンからなり、前記第２のシリコン層はポリシリコンからなることが好ましい。アモルファスシリコンを選ぶと、後工程のアッシングなどの酸化工程で酸化膜厚を厚くすることができる。また、アモルファスシリコンを選ぶと、後工程での熱処理によりシリコン層が結晶化しグレインサイズの大きなシリコン層を得ることができる。このような特徴を生かしたシリコン層を選択してもよい。
【００３０】
前記工程Ｘにおいて、前記ゲート電極上面端部の丸めた部分の曲率半径と、前記ゲート電極上面および前記サイドウォール上端の間の距離との差を０ｎｍ以上３０ｎｍ以下とすることが好ましい。
【００３１】
本発明の第３の半導体装置の製造方法は、基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有している半導体装置の製造方法であって、前記基板の上に前記ゲート電極をエッチングにより形成する工程と、前記ゲート電極の側壁に接し且つ該ゲート電極の上面よりも低い位置に上端が位置するサイドウォールを形成する工程と、前記サイドウォールを形成した後に、前記所定の方向に垂直な断面において、該ゲート電極の上面端部の角を落として丸める工程Ｅと、前記ゲート電極の前記サイドウォールから露出した部分にシリサイド層を形成する工程とを含む。
【００３２】
ある好適な実施形態において、前記工程Ｅは、前記ゲート電極上面に対してイオン注入を行って該ゲート電極上面を変形させることにより該ゲート電極上面端部の角を落として丸める工程である。
【００３３】
ある好適な実施形態において、前記工程Ｅは、前記ゲート電極上面に対してスパッタを行って該ゲート電極上面を変形させることにより該ゲート電極上面端部の角を落として丸める工程である。
【００３４】
前記イオン注入のイオン種は、Ｐ、Ａｓ、Ｇａ、Ｉｎ、Ｓｂ、ＢｉおよびＴｌからなる群より選ばれた一つであることが好ましい。
【００３５】
ある好適な実施形態において、前記スパッタのスパッタ物質は、Ｓｉ、Ｇｅ、ＳｎおよびＰｂからなる群より選ばれた一つである。
【００３６】
ある好適な実施形態において、前記スパッタのスパッタ物質は、Ａｒ、Ｘｅ、ＫｒおよびＲｎからなる群より選ばれた一つである。
【００３７】
ある好適な実施形態において、前記工程Ｅは、酸素雰囲気下または水蒸気雰囲気下において熱処理を行って前記ゲート電極上面に酸化膜を形成する工程と、前記酸化膜を除去する工程とを含む。
【００３８】
前記工程Ｅにおいて、前記ゲート電極上面端部の丸めた部分の曲率半径と、該ゲート電極上面および前記サイドウォール上端の間の距離との差を０ｎｍ以上３０ｎｍ以下とすることが好ましい。
【００３９】
ある好適な実施形態において、前記工程Ｅは、前記ゲート電極上面に対してシリサイド化を行って該ゲート電極上面を変形させることにより該ゲート電極上面端部の角を落として丸める工程である。
【００４０】
本発明の第４の半導体装置の製造方法は、基板と、前記基板の上に設けられ、所定の方向に延びているゲート電極とを備え、前記ゲート電極は、上面にシリサイド層を有している半導体装置の製造方法であって、前記基板の上に前記ゲート電極をエッチングにより形成する工程と、前記ゲート電極の側壁に接し且つ該ゲート電極の上面よりも低いあるいは同じ位置に上端が位置するサイドウォールを形成する工程と、前記サイドウォールを形成した後に、前記ゲート電極の該サイドウォールから露出した部分にシリサイド層を形成する工程と、前記シリサイド層上に融点が１４００℃以上の金属層を形成し熱処理を行って再度シリサイド化を行う工程とを含む。
【発明の効果】
【００４１】
以上のように本発明は、ゲート電極の上面端部を丸めて、ゲート電極上面に角が発生しないようにゲート電極を形成した後に、シリサイド化するための高融点金属堆積して熱処理を行うことにより、ゲート電極上面端部での高融点金属とゲート電極間の膜応力の集中を緩和することができ、熱処理時の高融点金属のクラック発生や、高融点金属のゲート電極への熱拡散を阻害しないため、ゲート電極の上面端部においても均一でかつ十分な厚さのシリサイド層が形成できる。これにより、ゲート幅が細い状態でもゲート電極の低抵抗化および抵抗安定化を図り、ゲート電極の電気信号遅延やばらつきによる半導体装置の動作不安定を引き起こすことのない半導体装置が実現できる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
以下、第１の実施の形態について、図面を参照しながら説明する。
【００４３】
図１は本発明の半導体装置の製造方法を示すものであり、図１（ａ）から図１（ｇ）はゲート電極１３１の上面端部を丸めた後に、シリサイド化する製造プロセスフローのゲート電極１３１近傍の断面図を示している。ゲート電極１３１は所定の方向に延びて基板１０１上に設けられており、図１（ａ）から（ｇ）はその所定の方向に垂直な断面図である。またこの断面は、基板に垂直であってゲート電極１３１の幅方向に平行な断面である。なお以下の実施形態の図面全てにおいて、説明をし易いように断面を示すハッチングは省略している。
【００４４】
以下に、ゲート電極１３１の製造プロセスを順に説明する。
【００４５】
まず、図１（ａ）に示すように、半導体基板１０１上にゲート絶縁膜１０２となる薄膜熱酸化膜を１〜１０ｎｍ程度形成し、その上にゲート電極１３１となるポリシリコン膜１０３を１５０〜２００ｎｍ程度堆積する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、ハードマスクであるＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｏｘｙ−Ｓｉｌａｎｅ）膜１０４をその上に堆積する。ＴＥＯＳ膜１０４の堆積膜厚は、後のエッチングによりポリシリコン膜１０３をエッチングしてゲート電極の形状を形成する際に、エッチング後にＴＥＯＳ膜１０４が１０〜４０ｎｍ程度残るように設定する。次に、ＴＥＯＳ膜１０４上にゲート電極を形成するためのレジスト１０５をリソグラフィーにより形成する。また、レジスト１０５の幅１０６は６０〜１５０ｎｍ程度に設定される。このレジスト幅１０６は、ゲート電極のゲート幅となる。
【００４６】
次に、図１（ｂ）に示すように、図１（ａ）で示した積層膜をプラズマを用いたドライエッチにより異方性エッチングし、レジスト１０５の形状を写したＴＥＯＳ膜１０４のマスクパターンを形成し、酸素プラズマによるアッシングを用いてレジスト１０５を除去する。
【００４７】
それから、図１（ｃ）に示すように、図１（ｂ）で示したＴＥＯＳ膜１０４をマスクとして、プラズマを用いたドライエッチングによりポリシリコン膜１０３を異方性エッチングする。このエッチングによりゲート電極１３１の形状が形成される。ＴＥＯＳ膜１０４は、ポリシリコン膜１０３をエッチングしている間に徐々にエッチングされると共に、エッチング種の衝突により、ＴＥＯＳ膜１０４の上面端部は角を落とされて、あるテーパー角を有した状態でエッチングが進行する。つまり、ＴＥＯＳ膜１０４の角部分はそれ以外の部分に比べて余分にエッチングされるため、テーパ状態になるのである。ポリシリコン膜１０３のエッチングが完了したときには、ＴＥＯＳ膜１０４がゲート電極となるポリシリコン膜１０３上に１０〜４０ｎｍ程度残っており、ＴＥＯＳ膜１０４の上面端部は角が落とされて、テーパー角度が４５度程度のテーパー１０７となっている。また、テーパー１０７が存在する上面端部のテーパー部幅１５０は片側１０〜３０ｎｍ程度となっている。
【００４８】
これまで説明してきたポリシリコン膜１０３のエッチング条件は、以下の通りである。
１．初期酸化膜エッチステップ
２．メインエッチステップ
圧力２〜１０ｍＴｏｒｒ
ソース電力３００〜４５０Ｗ、バイアス電力２０〜１５０Ｗ
ガス流量比  Ｃｌ2：ＨＢｒ：ＣＦ4：Ｏ2
＝０．８〜１．２：０．８〜１．２：０．８〜１．２：０．０５〜０．１５
３．オーバーエッチステップ
圧力１０〜１００ｍＴｏｒｒ
ソース電力１５０〜３５０Ｗ、バイアス電力５０〜１５０Ｗ
ガス流量比  ＨＢｒ：Ｈｅ：Ｏ2
＝０．８〜１．２：０〜１．０：０．０１〜０．１０
基板温度５０〜１００℃
上記の初期酸化膜エッチステップとは、ポリシリコン膜１０３表面の自然酸化膜および前工程のアッシング処理などで形成された酸化層をエッチングするステップであり、メインエッチステップとは、ポリシリコン膜１０３をエッチングするが下地のゲート絶縁膜１０２はほとんど露出させないステップであり、オーバーエッチステップとは、ポリシリコン膜１０３をエッチングして下地のゲート絶縁膜１０２を完全に露出させるステップであって、ゲート絶縁膜１０２でエッチングは完全に停止される。
【００４９】
次に、図１（ｄ）に示すように、図１（ｃ）に示されているポリシリコン膜１０３とその上に残っているＴＥＯＳ膜１０４とを異方性エッチングによりエッチバックを行う。エッチバック条件は、比較的ポリシリコン膜１０３がエッチングされ易いエッチング条件として以下のように設定した。
【００５０】
圧力５〜２０Ｐａ、電力１００〜２００Ｗ、ガス流量比ＣＨＦ3／Ｏ2＝１：０．０１〜０．０５
このとき、ゲート電極となるポリシリコン膜１０３の上面の端部に丸め部１０８が形成される。これは、エッチバックにおいてポリシリコン膜１０３の上面端部の角の方が平坦部よりもエッチングがより早く進行し、且つＴＥＯＳ膜１０４のテーパー１０７を転写しながらポリシリコン膜１０３のエッチングが進行するため、ポリシリコン膜１０３の上面端部が緩やかなラウンド形状となるからである。このとき、丸め部１０８の丸め径（曲率半径）１０９は１５〜４０ｎｍ程度となる。この曲率半径は、図９（ａ）に示すように、丸め部１０８の内接円の半径Ｒである。
【００５１】
このエッチバックで基板１０１が若干エッチングされるが、ポリシリコン膜１０３の上面端部の角が他の部分よりも早くエッチングが進行するようにエッチング条件を設定している為、基板１０１のエッチング度合いは非常に小さい。したがって本エッチング工程により製造されるトランジスタの性能低下はほとんど無く問題はない。ここで、エッチバックにより必ずしもＴＥＯＳ膜１０４が全て無くなる必要はない。
【００５２】
次に、図１（ｅ）に示すように、エクステンション注入等を行った後、サイドウォール１１０を形成する。サイドウォール１１０は、基板１０１上に酸化膜または窒化膜などの絶縁材料またはその積層膜のサイドウォール膜を堆積した後、異方性エッチングによってこのサイドウォール膜をエッチバックして形成する。エッチバック量としては、図９（ｂ）に示すように、サイドウォール１１０上端部がゲート電極形状のポリシリコン膜１０３の端部丸め部１０８の下側（下端）より少し下か同じ高さになる程度に、肩下がり量ｄと丸め径１０９（Ｒ）との差ｄ−Ｒを０〜３０ｎｍ程度とすることが好ましい。ｄ−Ｒが０〜３０ｎｍの範囲外であると、後の工程でポリシリコン膜１０３上面のシリサイド化は可能であるがキャップ層にクラックが生じる虞がある。また、エッチバック量を大きくするとサイドウォール幅１１１がばらつき、また基板１０１が掘られて傷つくなどによってトランジスタ特性がばらつく要因となるため、エッチバック量は前述のような適当な量に設定することが好ましい。エッチバックにおいては、ポリシリコン膜１０３のゲート電極形状の上面端部の角の方が平坦部よりもエッチングが早く進行するため、丸め部１０８の丸め径１０９が若干増大し２０〜５０ｎｍ程度となる。
【００５３】
それから、基板１０１表面にイオン注入を行った後に、熱処理により注入種の活性化を実施してソース・ドレイン領域１１２を形成する。
【００５４】
次に、図１（ｆ）に示すように、シリサイド化するためにコバルトなどの高融点金属１１３を基板１０１全面に堆積する。
【００５５】
次に、図１（ｇ）に示すように、サリサイドプロセスにより、不活性ガス雰囲気下で熱処理を行い、ゲート電極１３１の上面にシリサイド層１１４を形成する。このシリサイド層１１４は、ポリシリコン層１０３のうちサイドウォール１１０から露出している部分に形成される。シリサイド層１１４はゲート電極１３１の上面に形成されるとともに、ソース・ドレイン領域１１２の表面にも形成される。このとき、熱処理によって高融点金属１１３とポリシリコン膜１０３およびサイドウォール１１０との熱膨張率の差から膜応力が発生するが、ポリシリコン膜１０３の上端部丸め部１０８が存在していることにより膜応力が局部に集中することが緩和されている。さらにポリシリコン膜１０３とサイドウォール１１０を含めたゲート表面形状においても角張った個所が少ないため膜応力の集中が緩和されており、膜応力の集中によって発生するキャップ膜を含む高融点金属１１３のクラックおよび高融点金属１１３のポリシリコン膜１０３への拡散不足およびポリシリコン膜１０３の高融点金属１１３への拡散不足（不十分なシリサイド化）を防止することができる。なお、キャップ膜は高融点金属１１３の表面に存在しているが、図１（ｇ）では高融点金属１１３に含めて表記している為、図示していない。
【００５６】
このようにして形成されたシリサイド層１１４を有するゲート電極１３１では、図１（ｇ）に示すように、シリサイド層１１４の下面は上方に凸の円弧形状を有している。また、シリサイド層１１４の上面も上方に凸の円弧形状を有している。このようにシリサイド層１１４の上面下面ともに上方に凸の円弧形状であるので、図１（ｇ）に示された断面においてシリサイド層１１４の厚みはほぼ均一となり、最大厚みの最小厚みに対する比が１．４３以下となる。また、シリサイド層１１４が形成されたゲート電極１３１の上面端部の丸め部の曲率半径（丸め径）は、ポリシリコン膜１０３の丸め部１０８の形状を写しているため、２０ｎｍ以上５０ｎｍ以下となっている。さらに、サイドウォール１１０の上端とゲート電極１３１の上面との距離は５０ｎｍ以下となっている。
【００５７】
上記のように本実施形態では、シリサイド反応を十分に進めることができる。従って、図１（ｇ）により示される幅が１５０ｎｍよりも小さいゲート電極（第１のゲート電極）１３１と図１（ｇ’）により示される幅が５００ｎｍよりも大きいゲート電極（第２のゲート電極）１３２が一つの基板１０１上にある場合、第１のゲート電極１３１において、サイドウォール１１０との境界部分に存するシリサイド層１１４の膜厚Ｔ（ｅｄｇｅ）のうち、サイドウォール１１０上端よりも下方側に存する厚みが、第２のゲート電極１３２の幅方向における中央部のシリサイド層１１４の膜厚Ｔ（ｃｅｎｔｅｒ）の４０％以上となる。つまり、ゲート幅にかかわらず、ゲート電極１３１の端部（サイドウォール１１０との境界部）にも十分な厚みのシリサイド層１１４が形成され、一つのゲート電極１３１内の抵抗のバラツキも複数のゲート電極１３１の間での抵抗のバラツキも低減される。
【００５８】
次に、未反応の高融点金属１１３を除去し、シリサイド層１１４のみが残った状態とする。
【００５９】
以上の半導体製造プロセスを実施することにより、シリサイド層１１４の厚みが均一でゲート電極１３１の抵抗が低くかつ、抵抗ばらつきの少ない安定なゲート電極１３１を得ることができる。
【００６０】
次に、図１０に本実施の形態におけるゲート電極１３１のシリサイド抵抗の累積度数分布図と比較例のゲート電極のシリサイド抵抗の累積度数分布図とを示す。ここでの比較例のゲート電極とは、シリサイド層の下面が上方に凸の円弧形状とはなっていないものである。この比較例のゲート電極は、ポリシリコン膜の上面端部を丸めずにシリサイド化を行って得られたもので、ゲート電極が延びている方向に垂直な断面におけるシリサイド層の上面端部の曲率半径が１０ｎｍ以下となっている。また、横軸の規格化シリサイド抵抗というのは、ゲート電極長さとゲート電極幅からシリサイド抵抗をシート抵抗に換算し、デバイス仕様のシート抵抗規格上限の値を１として表したものである。
【００６１】
丸め径（曲率半径）がＲ＝２０および３０ｎｍであるものが本実施形態における結果を示している。また、比較例および本実施形態の双方において、ゲート電極１０３のゲート幅を標準寸法に対して±１０ｎｍ変化させてシリサイド抵抗の分布を測定している。
【００６２】
図１０から判るように、比較例のゲート電極では、標準寸法以下で抵抗上昇が顕著であり、規格化抵抗が１以上となる測定点が２割程度発生している。それに対して、本実施形態における丸め径のＲ＝２０および３０ｎｍのゲート電極では、標準寸法以下でも抵抗上昇が抑制されており、規格化抵抗が１以上となる点は発生していない。
【００６３】
従って、本実施形態のように丸め径を２０ｎｍ以上とすることで、低抵抗かつ、抵抗ばらつきの少ない安定なゲート電極１３１を得ることができる。
【００６４】
本実施形態では、ゲート電極１３１を単にポリシリコン膜から形成したが、リン（Ｐ）やホウ素（Ｂ）などを成膜中にドーピングしたドープトポリシリコン膜、またはポリシリコン膜を形成した後にリン（Ｐ）やホウ素（Ｂ）や砒素（Ａｓ）やインジウム（Ｉｎ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、タリウム（Ｔｌ）などをイオン注入したポリシリコン膜からゲート電極１３１を形成してもよい。あるいは、非結晶シリコン膜やポリシリコン膜と非結晶シリコン膜との積層膜や、ドープトポリシリコン膜のドーピング種の濃度を成膜中に変化させた膜からゲート電極１３１を形成してもよい。
【００６５】
次に、本実施形態では高融点金属１１３にコバルトを用いたが、これに限らず、チタン、ニッケル、タングステン、モリブデン、タンタル、クロム、パラジウム、プラチナ等の融点が１４００℃以上の高融点金属であればいずれを用いてもよい。
【００６６】
また、キャップ膜はＴｉＮやＴｉまたはＴｉＮとＴｉとの積層膜を好ましく挙げることができる。
【００６７】
それから、ハードマスクをＴＥＯＳ膜１０４としたが、反射防止膜となるＡＲＬ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ−Ｌａｙｅｒ）であるＳｉＯＮ膜などをハードマスクとして用いるとゲート電極１３１の寸法精度を増すことができ好ましい。さらに、オゾンＮＳＧ（Ｎｏｎｄｏｐｅｄ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）やＨＤＰ（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ−Ｐｌａｓｍａ）ＮＳＧや窒化珪素膜などのＣＶＤ膜をハードマスクとして用いることもできる。
【００６８】
本実施形態では、ハードマスクであるＴＥＯＳ膜１０４の堆積膜厚は、ポリシリコン層１０３が図１（ｄ）で示したような上面端部丸め部１０８を有する形状となるように、図１（ｃ）に示したＴＥＯＳ膜１０４の残膜厚が１０〜４０ｎｍ程度となるよう設定している。しかし、プロセス上でＴＥＯＳ膜１０４の残膜厚を厚く設定せざるを得ない場合は、図１（ｃ）でポリシリコン膜１０３をエッチングした後に、ＴＥＯＳ膜１０４の膜厚を調整する為の異方性ドライエッチや等方性エッチなどを行い膜厚を調整してもよい。これにより、図１（ｄ）における端部丸め１０８を形成するためのテーパー１０７を持つＴＥＯＳ膜１０４を形成することができる。この膜厚調整のエッチングは、ＴＥＯＳ膜１０４が酸化膜であるため、エッチング種を選ぶことで基板１０１やポリシリコン膜１０３などのシリコンをほとんど削ることなく容易に調整できる。ハードマスクとしてＴＥＯＳ膜１０４の替わりに窒化珪素膜やＳｉＯＮ膜を用いた場合も同様にエッチング種を選ぶことで基板１０１やポリシリコン膜１０３を傷つけることを避けることができる。
【００６９】
なお、ゲート電極形状のポリシリコン膜１０３の形成時にハードマスク（ＴＥＯＳ膜１０４）を使用したが、ポリシリコン膜１０３上に直接レジスト１０５によりゲートパターンを形成するレジストマスクを用いてゲート電極形状のポリシリコン膜１０３を形成した場合でもこれまで説明した同様の効果を得ることができる。
【００７０】
（第２の実施の形態）
以下、第２の実施の形態について、図面を参照しながら説明する。なお、第１の実施の形態と同じ工程、構造、作用効果は説明を省略する。
【００７１】
図２は本実施形態の半導体装置の製造方法の一部を示すものであり、図２（ａ）および図２（ｂ）はサイドウォールを形成したゲート電極に対して、ゲート電極上面端部の丸めを実施する製造プロセスフローの断面図を示している。
【００７２】
以下に、ゲート電極の製造プロセスを順に説明する。
【００７３】
まず、第１の実施の形態同様にゲート電極形状のポリシリコン膜１０３を図１（ａ）から図１（ｃ）と同様の工程で形成する。
【００７４】
次に、図２（ａ）に示すように、ＴＥＯＳ膜１０４をウェットエッチあるいは必要に応じてサイドウォール１１０形成のための絶縁膜を堆積した後、異方性ドライエッチングにより除去し、エクステンション注入等を行った後、サイドウォール１１０を形成する。このとき、ポリシリコン膜１０３の上面端部１１５は角張った状態となっている。即ち、この時点ではポリシリコン膜１０３の上面端部は角を落とされていない。ここで、サイドウォール１１０の形成方法は第１の実施形態と同じである。
【００７５】
次に、図２（ｂ）に示すように、ソース・ドレイン領域１１２にイオン注入を実施する。この際トランジスタとしてＮ型ＭＯＳを形成する場合には、イオン種をＡｓとして５０ＫｅＶのエネルギーで１×１０15／ｃｍ2のドーズ量を注入角度４５度で４回転注入によって注入する。また、Ｐ型ＭＯＳを形成する場合には、イオン種をＩｎとして３５ＫｅＶのエネルギーで１×１０15／ｃｍ2のドーズ量を注入角度４５度で４回転注入によって注入する。
【００７６】
ポリシリコン膜１０３は重イオン（質量数２８以上）の注入により、特にポリシリコン膜１０３の表面端部１１５の角張った個所のシリコン原子にスパッタおよびマイグレーションの少なくとも一方が生じることで、ポリシリコン膜１０３の上面端部１１５が丸まり端部の丸め部１０８が形成される。即ち、重イオンに衝突されたシリコン原子が移動またははじき飛ばされるため、角部以外の場所では移動とはじき飛ばされが平均されて巨視的には何も生じていないように見えるものの、角部においては結果的に角が落とされるのである。また、端部の丸め部１０８の丸め径（曲率半径）１０９は２０〜５０ｎｍ程度となる。さらに、注入種および注入エネルギーおよび注入角度等で、丸め径１０９を自在に設定することができる。
【００７７】
ここでイオン注入において、上記端部丸め１０８形成のための注入に加えて、注入プロファイルをトランジスタ性能に合わせるため、複数の注入イオン種や複数の注入エネルギー、複数のドーズ量にて注入することもある。（図には注入層は示していない。）
次に、第１の実施の形態と同様に、図１（ｆ）、図１（ｇ）で示されているようにサリサイドプロセスによりシリサイド化を行う。
【００７８】
このようにして形成されたシリサイド層１１４を有するゲート電極１３１では、第１の実施形態と同様に、シリサイド層１１４の下面は上方に凸の円弧形状を有している。また、シリサイド層１１４の上面も上方に凸の円弧形状を有している。このようにシリサイド層１１４の上面下面ともに上方に凸の円弧形状であるので、図１（ｇ）に示された断面においてシリサイド層１１４の厚みはほぼ均一となり、シリサイド層１１４が形成されたゲート電極１３１の上面端部の丸め部の曲率半径（丸め径）は、ポリシリコン膜１０３の丸め部１０８の形状を写しているため、２０ｎｍ以上５０ｎｍ以下となっている。さらに、サイドウォール１１０の上端とゲート電極１３１の上面との距離は５０ｎｍ以下となっている。
【００７９】
また、第１の実施形態と同じように、シリサイド化過程において膜応力の集中によって発生するキャップ膜を含む高融点金属１１３のクラックおよび高融点金属１１３のポリシリコン膜１０３への拡散不足およびポリシリコン膜１０３の高融点金属１１３への拡散不足（不十分なシリサイド化）を防止することができる。これにより、幅が１５０ｎｍよりも小さいゲート電極（第１のゲート電極）１３１と幅が５００ｎｍよりも大きいゲート電極（第２のゲート電極）１３２が一つの基板１０１上にある場合、第１のゲート電極１３１において、サイドウォール１１０との境界部分に存するシリサイド層１１４の膜厚Ｔ（ｅｄｇｅ）のうち、サイドウォール１１０上端よりも下方側に存する厚みが、第２のゲート電極１３２の幅方向における中央部のシリサイド層１１４の膜厚Ｔ（ｃｅｎｔｅｒ）の４０％以上となる。つまり、ゲート幅にかかわらず、ゲート電極１３１の端部（サイドウォール１１０との境界部）にも十分な厚みのシリサイド層１１４が形成され、一つのゲート電極１３１内の抵抗のバラツキも複数のゲート電極１３１の間での抵抗のバラツキも低減される。
【００８０】
ここでは、丸め部１０８を形成するためのイオン種として、Ｎ型ＭＯＳを形成する場合には、Ａｓを示したが、Ｐ、ＳｂおよびＢｉなども同様の効果を得ることができる。また、Ｐ型ＭＯＳを形成する場合には、Ｉｎを示したが、ＧａおよびＴｌなども同様の効果を得ることができる。さらに、不純物を導入するイオン注入ではなく、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂなどの周期表のIVＢ族にあたる元素をイオン種とするとポリシリコン膜１０３の上面端部の角を落とすことができるという同様の効果が得られる。これらのイオン種を用いることでシリサイドで消費される基板Ｓｉの補給や、より重いＧｅ、Ｓｎ、Ｐｂなどの元素を用いることでゲート上部丸めを効率的に行うことが可能である。なお、ＳｉやＧｅ、Ｓｎ、Ｐｂをイオン種として用いた場合には、別途Ｎ型やＰ型の不純物を注入する。
【００８１】
本実施形態では、以下の関係の条件にてイオン注入を行うと、ポリシリコン膜１０３上面端部の丸めが効率的に行われる。
（１） イオン種の質量数  ＝  ２８以上（Ｓｉよりも大きい）
（２） 注入角度  ＝  ０〜８５度
上記のようにイオン種の質量数をＳｉ原子の２８以上とすると、注入イオン種がポリシリコン膜１０３表面のＳｉと衝突したときに、衝突されたＳｉが容易に移動する。また、注入角度はゲート電極上面端部の所望の曲率半径に応じて適宜設定することができる。例えば、丸めたい個所の角部の頂点とポリシリコン膜１０３上部及びポリシリコン膜１０３側壁に接する内接円の中心とを通る角度で注入すると、角の丸めを最も効率的に行うことができ、丸め形状は内接円の中心を通る円弧に漸近する。従って、ポリシリコン膜１０３が矩形である場合には、基板表面に対する注入角度が４５度のとき最も効率的に角の丸めを行うことができる。また、注入角度を角の頂点と内接円の中心からずれた方向に注入すれば、内接円の中心からずれた箇所を通る丸め形状に漸近していく。従って、ポリシリコン膜１０３が矩形のときは、基板表面に対する注入角度を４５±２０度程度とすると、より効率的にポリシリコン膜１０３の角を丸めることが可能であり、注入角度を０〜８５度にすると角の丸めを行うことができる。また、注入角度によって、ポリシリコン膜表面のＳｉの移動量およびイオンの注入深さが変化するため、基板ダメージを考慮してイオン注入エネルギーを適宜設定する。
【００８２】
また、Ｎ型ＭＯＳおよびＰ型ＭＯＳの両方のゲート電極１０３について端部丸め１０８を形成したが、片方のＭＯＳのみ端部丸め１０８を形成することもでき、ソース・ドレイン注入と同時にゲート電極上面端部の丸め部１０８を工程を増やすことなく形成できる。また、Ｎ型ＭＯＳおよびＰ型ＭＯＳを独立にポリシリコン膜上面端部の丸めを実施することが可能な為、より柔軟な丸め部１０８の条件設定が可能である。
【００８３】
さらに別の方法として、ソース・ドレイン注入前に、Ａｒスパッタなどでスパッタすることによりポリシリコン膜上面端部の角を落とす方法を採用することができる。
【００８４】
この場合、イオン注入と同様に以下の関係の条件にてスパッタすると、ポリシリコン膜上面端部の丸めが効率的に行われる。
（１） スパッタ種の質量数  ＝  ２８以上
（２） スパッタ入射角度  ＝  ０〜８５度
また、イオン種が基板との材料と反応することにより発生するデバイスへの悪影響も考えられるが、スパッタのイオン種をＡｒ、Ｘｅ、Ｋｒ、Ｒｎなどの希ガスとすることにより、この悪影響を防ぐことができる。
【００８５】
なお、ゲート電極形状のポリシリコン膜１０３の形成時にハードマスク（ＴＥＯＳ膜１０４）を使用したが、ポリシリコン膜１０３上に直接レジスト１０５によりゲートパターンを形成するレジストマスクを用いてゲート電極形状のポリシリコン膜１０３を形成した場合でも同様の効果を得ることができる。
【００８６】
（第３の実施の形態）
以下、第３の実施の形態について、図面を参照しながら説明する。なお、第１の実施の形態と同じ工程、構造、作用効果は説明を省略する。
【００８７】
図３は本実施の形態の半導体装置の製造方法の一部を示すものであり、図３（ａ）および図３（ｂ）はポリシリコン膜をエッチングしてゲート電極形状のポリシリコン膜を形成した後に、ポリシリコン膜上面端部の丸めを実施し、シリサイド化したゲート電極を形成する製造プロセスフローの断面図を示している。
【００８８】
以下に、ゲート電極の製造プロセスを順に説明する。
【００８９】
まず、第１の実施の形態同様にゲート電極形状のポリシリコン膜１０３を図１（ａ）から図１（ｃ）と同様の工程で形成する。
【００９０】
次に、図３（ａ）に示すように、ＴＥＯＳ膜１０４をウェットエッチあるいは必要に応じてサイドウォール１１０形成のための絶縁膜を堆積した後、異方性ドライエッチングにより除去した後、ＨＤＰ−ＮＳＧ（酸化膜１１６，１１６ａ）を５０〜１００ｎｍ程度堆積する。ここでＴＥＯＳ膜１０４の残膜厚が３０ｎｍ以下と薄いときは、必ずしもＴＥＯＳ膜１０４を除去する必要はない。このとき、ＨＤＰ−ＮＳＧはスパッタされながら成膜されるため、ポリシリコン膜１０３上に台形形状または三角形状であってテーパー１１７の形状を持つ酸化膜１１６が堆積される。このとき、テーパー１１７の下端はポリシリコン膜１０３上面端部に自己整合的に一致し、テーパー１１７の角度は４５度程度となる。同時に、基板１０１上にも酸化膜１１６ａが均一な膜厚で堆積される。このとき、酸化膜１１６は、膜厚が基板１０１上の一番細いゲート幅１０６の１／２以上になるように堆積させ、酸化膜１１６の膜厚は酸化膜１１６ａの膜厚より薄く堆積させることが好ましい。
【００９１】
次に、図３（ｂ）に示すように、テーパー形状を持つ酸化膜１１６および酸化膜１１６ａを異方性エッチングによりエッチバックして、酸化膜１１６ａがなくならないようにエッチングする。
【００９２】
このエッチング条件として、比較的ポリシリコン膜１０３がエッチングされ易いエッチング条件を用いてエッチバックを行う。このとき、ポリシリコン膜１０３に端部の丸め部１０８が形成される。これは、エッチバックにおいてポリシリコン膜１０３の上面端部の角の方が平坦部よりもエッチングが早く進行するためであり、且つハードマスク１０４のテーパー１０７を転写しながらエッチングが進行するためである。このとき、丸め部１０８の丸め径１０９は１５〜４０ｎｍ程度となる。
【００９３】
また、端部の丸め部１０８を円弧とするために、エッチバック条件を多ステップ条件とすることが好ましい。例えば、ステップの始めは酸化膜１１６／ポリシリコン膜１０３のエッチング速度比を低く例えば０．５から１程度として、次第にエッチング速度比を高くしてよりポリシリコン膜１０３がエッチングされ難い状態とすることで、より円弧形状を得ることができる。
【００９４】
このエッチバックでは酸化膜１１６の膜厚を基板１０１上の最も細いゲート幅の１／２以上としたときに、膜厚の関係上、ポリシリコン膜１０３上の酸化膜１１６が全てなくなっても基板１０１上の酸化膜１１６ａの一部は残存している。従って、基板１０１は酸化膜１１６ａで保護されているため、ほとんどエッチングされることはなく、本ゲート電極１０３をもちいたトランジスタの性能低下の影響はない。このエッチバック後、酸化膜１１６ａをフッ酸などで除去する。
【００９５】
それから、第１の実施の形態と同様に、図１（ｅ）に示すように、エクステンション注入等を行った後サイドウォール１１０を形成する。その後に、第１の実施の形態と同様に、図１（ｆ）、図１（ｇ）で示されているよう、イオン注入およびサリサイドプロセスによりシリサイド化を行う。
【００９６】
このようにして形成されたシリサイド層１１４を有するゲート電極１３１では、第１の実施形態と同様に、シリサイド層１１４の下面は上方に凸の円弧形状を有している。また、シリサイド層１１４の上面も上方に凸の円弧形状を有している。このようにシリサイド層１１４の上面下面ともに上方に凸の円弧形状であるので、図１（ｇ）に示された断面においてシリサイド層１１４の厚みはほぼ均一となる。また、シリサイド層１１４が形成されたゲート電極１３１の上面端部の丸め部の曲率半径（丸め径）は、ポリシリコン膜１０３の丸め部１０８の形状を写しているため、２０ｎｍ以上５０ｎｍ以下となっている。さらに、サイドウォール１１０の上端とゲート電極１３１の上面との距離は５０ｎｍ以下となっている。
【００９７】
また、第１の実施形態と同じように、シリサイド化過程において膜応力の集中によって発生するキャップ膜を含む高融点金属１１３のクラックおよび高融点金属１１３のポリシリコン膜１０３への拡散不足およびポリシリコン膜１０３の高融点金属１１３への拡散不足（不十分なシリサイド化）を防止することができる。これにより、幅が１５０ｎｍよりも小さいゲート電極（第１のゲート電極）１３１と幅が５００ｎｍよりも大きいゲート電極（第２のゲート電極）１３２が一つの基板１０１上にある場合、第１のゲート電極１３１において、サイドウォール１１０との境界部分に存するシリサイド層１１４の膜厚Ｔ（ｅｄｇｅ）のうち、サイドウォール１１０上端よりも下方側に存する厚みが、第２のゲート電極１３２の幅方向における中央部のシリサイド層１１４の膜厚Ｔ（ｃｅｎｔｅｒ）の４０％以上となる。つまり、ゲート幅にかかわらず、ゲート電極１３１の端部（サイドウォール１１０との境界部）にも十分な厚みのシリサイド層１１４が形成され、一つのゲート電極１３１内の抵抗のバラツキも複数のゲート電極１３１の間での抵抗のバラツキも低減される。
【００９８】
（第４の実施の形態）
以下、第４の実施の形態について、図面を参照しながら説明する。なお、第１の実施の形態と同じ工程、構造、作用効果は説明を省略する。
【００９９】
図４は本実施形態の半導体装置の製造方法の一部を示すものであり、図４（ａ）から図４（ｄ）は、ポリシリコン膜をゲート電極形状にエッチングする際にエッチングを途中で止めてポリシリコンを堆積させ、その後でさらにエッチングを追加することで、ゲート電極上面端部の丸めを実施して、シリサイド化したゲート電極を形成する製造プロセスフローの断面図を示している。
【０１００】
以下に、ゲート電極の製造プロセスを順に説明する。
【０１０１】
まず、第１の実施の形態同様にポリシリコン膜１０３上にハードマスクであるＴＥＯＳ膜１０４を図１（ａ）から図１（ｂ）と同様の工程で形成する。このポリシリコン膜１０３が第１のシリコン層である。
【０１０２】
次に、図４（ａ）に示すように、ポリシリコン膜１０３の１回目のエッチングとして、ポリシリコン膜１０３をゲート電極形状となる途中までエッチングを行う。このとき基板１０１全面がポリシリコン膜１０３に覆われた状態でエッチングを終了し、エッチングがゲート絶縁膜１０２に到達しないようにする。また、ゲート電極が形成される領域以外においてゲート絶縁膜１０２上におけるポリシリコン膜１０３の残し膜厚は５〜５０ｎｍ程度とし、出来るだけ薄い方がよい。これは、２回目のエッチングにおいてエッチング量が少なくてすむため、ゲート幅がエッチング中に変化しにくいからである。
【０１０３】
それから、図４（ｂ）に示すように、ポリシリコン膜１０３上のハードマスクであるＴＥＯＳ膜１０４をエッチングして除去する。このとき、基板１０１表面は残存ポリシリコン膜１０３で覆われているため、エッチングとしてはドライエッチまたはウェットエッチの何れでもよい。また、ゲート電極とするポリシリコン膜１０３がエッチングされない条件でエッチングを行う。
【０１０４】
次に、図４（ｃ）に示すように、ポリシリコン膜１０３の表面上全面に、第２のポリシリコン１１８を、ゲート電極上面端部に必要な丸め部の丸め径（曲率半径）に応じて、例えば１０〜３０ｎｍ程度堆積させる。これにより、第２のポリシリコン１１８の上面端部には端部丸めが形成される。
【０１０５】
この後に、図４（ｄ）に示すように、第２のポリシリコン１１８をエッチバック（２回目のエッチング）する。エッチバックは、ゲート絶縁膜１０２が露出するまで行う。これにより第２のポリシリコン１１８の端部丸めの丸め径が拡大し１５〜４０ｎｍ程度となる。
【０１０６】
また、図４（ｄ’）には図４（ｄ）のゲート断面図に対し、ゲート上面から見た表面図を示している。
【０１０７】
図４（ｄ’）に示すように、ポリシリコンの粒界１１９は、ポリシリコン膜１０３および第２のポリシリコン１１８においてランダムに存在しているとともに、ポリシリコン膜１０３および第２のポリシリコン１１８の間にも必ず２本存在する。シリサイド形成時には、引っ張り応力がかかるために粒界に沿ってシリサイド層が切断されやすく、ゲート電極の幅方向に切断線が繋がるとゲート電極の延びている方向の抵抗が上昇してしまう。けれども本実施形態では、粒界１１９に沿ったシリサイド形成を促すことによって、ゲート電極の幅方向の切断線は、ポリシリコン膜１０３および第２のポリシリコン１１８の界面である粒界１１９で断ち切られ、シリサイド層の幅方向に亘る断裂によるゲート電極の抵抗上昇を抑制することができる。
【０１０８】
以下の本実施の形態における説明においては、第２のポリシリコン１１８はポリシリコン膜１０３と一体として扱って、ポリシリコン膜１０３として説明している。
【０１０９】
次に、第１の実施の形態と同様に、図１（ｅ）に示すように、エクステンション注入等を行った後サイドウォール１１０を形成する。その後に、第１の実施の形態と同様に、図１（ｆ）、図１（ｇ）で示されているよう、イオン注入およびサリサイドプロセスによりシリサイド化を行う。
【０１１０】
このようにして形成されたシリサイド層１１４を有するゲート電極１３１では、第１の実施形態と同様に、シリサイド層１１４の下面は上方に凸の円弧形状を有している。また、シリサイド層１１４の上面も上方に凸の円弧形状を有している。このようにシリサイド層１１４の上面下面ともに上方に凸の円弧形状であるので、図１（ｇ）に示された断面においてシリサイド層１１４の厚みはほぼ均一となる。また、シリサイド層１１４が形成されたゲート電極１３１の上面端部の丸め部の曲率半径（丸め径）は、ポリシリコン膜１０３の丸め部１０８の形状を写しているため、２０ｎｍ以上５０ｎｍ以下となっている。さらに、サイドウォール１１０の上端とゲート電極１３１の上面との距離は５０ｎｍ以下となっている。
【０１１１】
また、第１の実施形態と同じように、シリサイド化過程において膜応力の集中によって発生するキャップ膜を含む高融点金属１１３のクラックおよび高融点金属１１３のポリシリコン膜１０３への拡散不足およびポリシリコン膜１０３の高融点金属１１３への拡散不足（不十分なシリサイド化）を防止することができる。これにより、幅が１５０ｎｍよりも小さいゲート電極（第１のゲート電極）１３１と幅が５００ｎｍよりも大きいゲート電極（第２のゲート電極）１３２が一つの基板１０１上にある場合、第１のゲート電極１３１において、サイドウォール１１０との境界部分に存するシリサイド層１１４の膜厚Ｔ（ｅｄｇｅ）のうち、サイドウォール１１０上端よりも下方側に存する厚みが、第２のゲート電極１３２の幅方向における中央部のシリサイド層１１４の膜厚Ｔ（ｃｅｎｔｅｒ）の４０％以上となる。つまり、ゲート幅にかかわらず、ゲート電極１３１の端部（サイドウォール１１０との境界部）にも十分な厚みのシリサイド層１１４が形成され、一つのゲート電極１３１内の抵抗のバラツキも複数のゲート電極１３１の間での抵抗のバラツキも低減される。
【０１１２】
本実施形態において、第２のポリシリコン１１８の替わりにアモルファスシリコンをポリシリコン膜１０３の上に形成してもよい。また、トランジスタ設計に応じて第１のポリシリコン膜１０３の替わりにアモルファスシリコン膜を用いることも可能であり、台および第２のシリコン膜をどちらもアモルファスシリコン膜とすることもできる。あるいは、第１及び第２のシリコン膜の少なくとも一方をドーピングを行ったポリシリコン膜またはアモルファスシリコン膜とすることも可能である。
【０１１３】
第１および第２のシリコン膜にアモルファスシリコン膜を用いると、後工程での熱処理によってアモルファスシリコンが結晶化した場合に粒径が大きくなるため粒界１１９が発生しやすいが、第１および第２のシリコン膜間の界面によってこの粒界１１９のつながりが断ち切られる。従って、シリサイド層の幅方向に亘っての粒界１１９による断裂が発生したときに生じるゲート電極１３１の抵抗上昇が抑制される。
【０１１４】
さらに第１および第２のシリコン膜にアモルファスシリコン膜を用いた場合には、後工程でのアッシングによって形成される酸化層の膜厚が厚くなり、シリサイド形成を抑制することが可能となる。つまり、ゲート電極形状のアモルファスシリコン膜において、上面の端部の方が上面の中央部よりもシリサイド反応が進みやすくなり、端部のシリサイド厚みと中央部のシリサイド厚みの差をより小さくできる。
【０１１５】
なお、ゲート電極を形成するシリコン層を第１及び第２のシリコン層から構成しても、本実施形態においては、ゲート絶縁膜１０２と接しているのは第１のポリシリコン膜１０３だけである。即ち、トランジスタの駆動性能に関わるゲート絶縁膜１０２との界面部分は、通常の１層構造のゲート電極と同じであるので、トランジスタの閾値などの従来の設計値を大きく逸脱することはない。
【０１１６】
また、ゲート電極１３１の幅１０６は、ポリシリコン膜１０３を一回目のエッチングでエッチングした幅に、第２のポリシリコン１１８の堆積膜厚の２倍分を加えた幅となる。このため、ポリシリコン膜１０３の一回目のエッチングでエッチングした幅は、所望するゲート電極幅１０６から第２のポリシリコン１１８の堆積膜厚の２倍分を引いた幅として予め設定しておくか、図４（ｃ）において第２のポリシリコン１１８を堆積する前に、ポリシリコン膜１０３を等方性エッチングによって細らせておく。
【０１１７】
（第５の実施の形態）
以下、第５の実施の形態について、図面を参照しながら説明する。なお、第１の実施の形態あるいは第２の実施の形態と同じ工程、構造、作用効果は説明を省略する。
【０１１８】
図５は本実施形態の半導体装置の製造方法の一部を示すものであり、図５（ａ）および図５（ｂ）はサイドウォール１１０を形成した後、ソース・ドレイン注入の活性化熱処理を加えると同時にゲート電極となるポリシリコン膜１０３を酸化し、後で酸化層を除去することによりゲート電極上面端部の丸めを実施して、シリサイド化したゲート電極を形成する製造プロセスフローの断面図を示している。
【０１１９】
以下に、ゲート電極の製造プロセスを順に説明する。
【０１２０】
まず、第１の実施の形態同様にゲート電極形状のポリシリコン膜１０３を図１（ａ）から図１（ｃ）と同様の工程で形成する。
【０１２１】
次に、第２の実施の形態と同様に、図２（ａ）に示すように、ＴＥＯＳ膜１０４をウェットエッチあるいは必要に応じてサイドウォール１１０形成のための絶縁膜を堆積した後、異方性ドライエッチングにより除去し、エクステンション注入等を行った後、サイドウォール１１０を形成する。なお、ＴＥＯＳ膜１０４の残膜厚が３０ｎｍ以下である場合は、必ずしもＴＥＯＳ膜１０４を除去する必要はない。このとき、ポリシリコン膜１０３の上面端部１１５は角張った状態となっている。即ち、この時点ではポリシリコン膜１０３の上面端部は角を落とされていない。
【０１２２】
それから、第１の実施の形態と同様の方法で、ソース・ドレイン領域１１２にイオン注入を実施する。イオン注入終了時にも、ポリシリコン膜１０３の上面端部１１５は角張った状態となっている。
【０１２３】
次に、図５（ａ）に示すように、イオン注入によって注入されたイオン種を活性化するため、酸素ガスまたはスチームガス雰囲気で熱処理を行う。このとき、ポリシリコン膜１０３表面および基板１０１のソース・ドレイン領域１１２は酸化されるが、ポリシリコン膜１０３はポリシリコンであるため、基板１０１に比べて酸化膜１２０の厚さがより厚くなっている。また、イオン注入により基板１０１およびポリシリコン膜１０３の酸化速度は増速される。そしてポリシリコン膜１０３においては、上面端部１１５は上面及び側面の両側から酸化されて、上面中央部に比べ酸化がより加速されポリシリコン内に進行する為、上面端部１１５の酸化膜厚は上面中央部より厚い状態となっている。
【０１２４】
この後、図５（ｂ）に示すように、ポリシリコン膜１０３上面およびソース・ドレイン領域１１２上面に形成された酸化膜１２０をフッ酸により除去する。ポリシリコン膜１０３上面の酸化膜１２０は、中央よりも端部が厚いため、酸化膜１２０除去により、ポリシリコン膜１０３の上面端部に丸め部１０８が形成される。
【０１２５】
さらに、第１の実施の形態と同様に、図１（ｆ）、図１（ｇ）で示されているよう、イオン注入およびサリサイドプロセスによりシリサイド化を行う。
【０１２６】
このようにして形成されたシリサイド層１１４を有するゲート電極１３１では、第１の実施形態と同様に、シリサイド層１１４の下面は上方に凸の円弧形状を有している。また、シリサイド層１１４の上面も上方に凸の円弧形状を有している。このようにシリサイド層１１４の上面下面ともに上方に凸の円弧形状であるので、図１（ｇ）に示された断面においてシリサイド層１１４の厚みはほぼ均一となる。また、シリサイド層１１４が形成されたゲート電極１３１の上面端部の丸め部の曲率半径（丸め径）は、ポリシリコン膜１０３の丸め部１０８の形状を写しているため、２０ｎｍ以上５０ｎｍ以下となっている。さらに、サイドウォール１１０の上端とゲート電極１３１の上面との距離は５０ｎｍ以下となっている。
【０１２７】
また、第１の実施形態と同じように、シリサイド化過程において膜応力の集中によって発生するキャップ膜を含む高融点金属１１３のクラックおよび高融点金属１１３のポリシリコン膜１０３への拡散不足およびポリシリコン膜１０３の高融点金属１１３への拡散不足（不十分なシリサイド化）を防止することができる。これにより、幅が１５０ｎｍよりも小さいゲート電極（第１のゲート電極）１３１と幅が５００ｎｍよりも大きいゲート電極（第２のゲート電極）１３２が一つの基板１０１上にある場合、第１のゲート電極１３１において、サイドウォール１１０との境界部分に存するシリサイド層１１４の膜厚Ｔ（ｅｄｇｅ）のうち、サイドウォール１１０上端よりも下方側に存する厚みが、第２のゲート電極１３２の幅方向における中央部のシリサイド層１１４の膜厚Ｔ（ｃｅｎｔｅｒ）の４０％以上となる。つまり、ゲート幅にかかわらず、ゲート電極１３１の端部（サイドウォール１１０との境界部）にも十分な厚みのシリサイド層１１４が形成され、一つのゲート電極１３１内の抵抗のバラツキも複数のゲート電極１３１の間での抵抗のバラツキも低減される。
【０１２８】
さらに、ソース・ドレイン領域へのイオン注入は、高濃度（１×１０15ｃｍ-2）の不純物を注入することが好ましい。イオン種をポリシリコン膜１０３の表面近辺（表面から５〜５０ｎｍ程度の深さ）に高濃度に注入すると高濃度注入ではない場合（即ち中濃度あるいは低濃度）に比べ熱処理によって形成される酸化膜は、より厚く形成されるため、ポリシリコン酸化膜１０３上面端部の角を落とされる度合いがより大きくなり、丸め部１０８の曲率半径がより大きく形成される。
【０１２９】
（第６の実施の形態）
以下、第６の実施の形態について、図面を参照しながら説明する。なお、第１の実施の形態と同じ工程、構造、作用効果は説明を省略する。
【０１３０】
図６は本実施形態の半導体装置の製造方法の一部を示すものである。本実施形態は、シリサイド形成を２回行っている。１回目のシリサイド形成では、ポリシリコン膜上面端部が角張っているため、この上面端部はシリサイド形成し難く、逆にポリシリコン膜表面中央はシリサイド形成し易い。このため、シリサイドの材料がシリサイド形成し易いポリシリコン膜表面中央方向に移動することにより、１回目のシリサイド形成後ではゲート電極の表面端部が丸くなる。但し、シリサイド膜厚は、端部が小さく中央部が大きい不均一な分布となる。
【０１３１】
２回目のシリサイド形成では、１回目のシリサイド形成によって丸まったゲート電極表面に対してシリサイド形成を行う。
【０１３２】
以下に、本実施形態のゲート電極の製造プロセスを順に説明する。
【０１３３】
まず、第１の実施の形態同様にゲート電極形状のポリシリコン膜１０３を図１（ａ）から図１（ｃ）と同様の工程で形成する。
【０１３４】
次に、第２の実施形態と同様に図２（ａ）に示すように、ＴＥＯＳ膜１０４をウェットエッチあるいは必要に応じてサイドウォール１１０形成のための絶縁膜を堆積した後、異方性ドライエッチングにより除去し、エクステンション注入等を行った後、サイドウォール１１０を形成する。なお、ＴＥＯＳ膜１０４の残膜厚が３０ｎｍ以下である場合は、必ずしもＴＥＯＳ膜１０４を除去する必要はない。このとき、ポリシリコン膜１０３の上面端部１１５は角張った状態となっている。即ち、この時点ではポリシリコン膜１０３の上面端部は角を落とされていない。ここで、サイドウォール１１０の形成方法は第１の実施形態と同じである。
【０１３５】
それから第１の実施形態と同様に図１（ｆ）に示すように基板１０１上の全面に高融点金属１１３を堆積させる。ただし、この高融点金属１１３の膜厚は、第１の実施形態で堆積させる厚みよりも小さく設定する。例えば従来の半分の膜厚として薄く形成する。
【０１３６】
次に、図６（ａ）に示すように、サリサイドプロセスを行う。具体的には、高融点金属１１３を堆積させた基板１０１を不活性ガス雰囲気下で熱処理を行い、ポリシリコン膜１０３の上部表面にシリサイド層１１４を形成するとともに、ソース・ドレイン領域１１２の表面にシリサイド層１１４を形成する。
【０１３７】
このとき熱処理時に、高融点金属１１３とポリシリコン膜１０３およびサイドウォール１１０との熱膨張率の差によって膜応力が発生する。特に、ポリシリコン膜１０３上面端部が尖った形状であると、膜応力がその部分に集中する。この場合には、熱処理時に酸化防止膜となるキャップ膜を含む高融点金属１１３にクラックが発生したり、高融点金属１１３がポリシリコン膜１０３へ熱拡散していくことが阻害されてポリシリコン膜１０３の上面端部において十分な厚さのシリサイド層１１４が形成されないため、シリサイド層１１４はその断面において、上面端部は薄く、中央部は厚く形成される。また、ポリシリコン膜１０３の上面端部はシリサイド化し難く、ゲート電極１０３の上面中央部のシリサイド化し易いため、ポリシリコン膜１０３の材料であるシリコン原子がシリサイド化し易いゲート電極１０３の上面中央方向へ移動する。
【０１３８】
それから、未反応の高融点金属１１３を除去し、シリサイド層１１４のみが残った状態とする。上述のようにシリサイド化においてポリシリコン膜１０３上面端部のシリコン原子が中央部の方へ移動するため、シリサイド化し難いポリシリコン膜１０３の上面端部は角が落とされて丸くなり、シリサイド層１１４を含むゲート電極１３１の上面は緩やかなラウンド形状（上に凸）となる。
【０１３９】
次に、図６（ｂ）に示すように、シリサイド層１１４を含んだゲート電極１３１およびソース・ドレイン領域１１２を含む基板１０１の表面全面に、２回目のシリサイド化を行うためにキャップ膜を含むコバルトなどの第２の高融点金属１２１を堆積する。このとき、第２の高融点金属１２１の膜厚を、例えば一度のシリサイド化によりシリサイド層を作成する従来の方法の半分の膜厚にして薄く形成する。
【０１４０】
次に、図６（ｃ）に示すように、サリサイドプロセスにより、不活性ガス雰囲気下で熱処理を行い、ゲート電極１３１の上部表面にシリサイド層１２２を形成するとともに、ソース・ドレイン領域１１２の表面にシリサイド層１２２を形成する。このとき熱処理時に、高融点金属１１３とポリシリコン膜１０３およびサイドウォール１１０との熱膨張率の差によって膜応力が発生するが、ゲート電極１３１の上面端部は丸まっているため膜応力の集中が緩和されており、さらにゲート電極１３１とサイドウォール１１０を含めたゲート表面形状においても角張った個所が少ないので、第２の高融点金属１２１におけるクラック発生および第２の高融点金属１２１のゲート電極１３１への拡散不足およびゲート電極１３１の第２の高融点金属１２１への拡散不足を防止することができる。キャップ膜は高融点金属１２１の表面に存在しているが、図６（ｃ）では高融点金属１２１に含めて表記している為、図示していない。
【０１４１】
次に、シリサイド層１２２上に残っている未反応の第２の高融点金属１２１を除去し、シリサイド層１２２のみが残った状態とする。なお、このシリサイド層１２２は２つの層からなっている。
【０１４２】
このようにして形成されたシリサイド層１２２を有するゲート電極１３１では、第１の実施形態と同様に、シリサイド層１２２の下面は上方に凸の円弧形状を有している。また、シリサイド層１２２の上面も上方に凸の円弧形状を有している。このようにシリサイド層１２２の上面下面ともに上方に凸の円弧形状であるので、図６（ｃ）に示された断面においてシリサイド層１２２の厚みはほぼ均一となる。また、シリサイド層１２２が形成されたゲート電極１３１の上面端部の丸め部の曲率半径（丸め径）は、最初のシリサイド層１１４上面端部の丸め部の形状を写しており、２０ｎｍ以上５０ｎｍ以下となっている。さらに、サイドウォール１１０の上端とゲート電極１３１の上面との距離は５０ｎｍ以下となっている。
【０１４３】
また、第１の実施形態と同じように、第２のシリサイド化過程において膜応力の集中によって発生するキャップ膜を含む第２の高融点金属１２１のクラックおよび第２の高融点金属１２１のポリシリコン膜１０３への拡散不足およびポリシリコン膜１０３の第２の高融点金属１２１への拡散不足（不十分なシリサイド化）を防止することができる。これにより、図６（ｃ）、図６（ｃ’）に示すように、幅が１５０ｎｍよりも小さいゲート電極（第１のゲート電極）１３１と幅が５００ｎｍよりも大きいゲート電極（第２のゲート電極）１３２が一つの基板１０１上にある場合、第１のゲート電極１３１において、サイドウォール１１０との境界部分に存するシリサイド層１２２の膜厚Ｔ（ｅｄｇｅ）のうち、サイドウォール１１０上端よりも下方側に存する厚みが、第２のゲート電極１３２の幅方向における中央部のシリサイド層１２２の膜厚Ｔ（ｃｅｎｔｅｒ）の４０％以上となる。つまり、ゲート幅にかかわらず、ゲート電極１３１の端部（サイドウォール１１０との境界部）にも十分な厚みのシリサイド層１２２が形成され、一つのゲート電極１３１内の抵抗のバラツキも複数のゲート電極１３１の間での抵抗のバラツキも低減される。
【０１４４】
高融点金属１１３および高融点金属１２１としてコバルトとしたが、これに限らず、チタン、ニッケル、タングステン、モリブデン、タンタル、クロム、パラジウム、プラチナ等の融点が１４００℃以上の高融点金属であればよい。また、高融点金属１１３と高融点金属１２１とが異なる種類の金属であっても構わない。
【０１４５】
また、１回目のシリサイド形成において、未反応の高融点金属１１３を除去しシリサイド層１１４のみが残った状態とした後にシリサイド低抵抗化熱処理を施してもよい。
【０１４６】
（第７の実施の形態）
以下、第７の実施の形態について、図面を参照しながら説明する。なお、第１の実施の形態と同じ工程、構造、作用効果は説明を省略する。
【０１４７】
図７は本実施形態の半導体装置の製造方法の一部を示すものであり、図７（ａ）、図７（ｂ）はゲート電極形状のポリシリコン膜の丸めをＣＭＰによって実施し、シリサイド化したゲート電極を形成する製造プロセスフローの断面図を示している。
【０１４８】
以下に、本実施形態のゲート電極の製造プロセスを順に説明する。
【０１４９】
まず、第１の実施の形態同様にゲート電極形状のポリシリコン膜１０３を図１（ａ）から図１（ｃ）と同様の工程で形成する。
【０１５０】
次に、図７（ａ）に示すように、ＴＥＯＳ膜１０４をウェットエッチあるいは必要に応じてサイドウォール１１０形成のための絶縁膜を堆積した後、異方性ドライエッチングにより除去した後、ＨＤＰ−ＮＳＧ（酸化膜１１６，１１６ａ）を基板１０１上全面に５０〜１００ｎｍ程度堆積する。なお、ＴＥＯＳ膜１０４の残膜厚が３０ｎｍ以下である場合は、必ずしもＴＥＯＳ膜１０４を除去する必要はない。このとき、ＨＤＰ−ＮＳＧはスパッタされながら成膜されるため、ポリシリコン膜１０３上に台形形状または三角形状のテーパー１１７の形状を持つ酸化膜１１６が堆積される。このとき、テーパー１１７の下端はポリシリコン膜１０３上面端部に自己整合的に一致し、テーパー１１７の角度は４５度程度となる。同時に、基板１０１上にも酸化膜１１６ａが均一な膜厚で堆積される。このとき、薄膜熱酸化膜１０２上の酸化膜１１６ａの膜厚は次工程のＣＭＰでポリシリコン膜１０３が倒れたりしない程度の膜厚、具体的にはポリシリコン膜１０３厚みの１／２以上に設定し、酸化膜１１６ａの膜厚がゲート電極１０３の高さより低くなるように設定する。つまり、薄膜熱酸化膜１０２上の酸化膜１１６ａの膜厚は、ポリシリコン膜１０３の膜厚の５０％以上１００％未満とすることが好ましい。
【０１５１】
次に、図７（ｂ）に示すように、ＨＤＰ−ＮＳＧを含むポリシリコン膜１０３上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により研磨する。
【０１５２】
このとき、ポリシリコン膜１０３と酸化膜１１６とが同時に研磨される条件としているため、ポリシリコン膜１０３上面が研磨されて端部の丸め部１０８が形成される。このように丸め部１０８が形成されるのは、ポリシリコン膜１０３上の酸化膜１１６がテーパー１１７を有しており、また、ＣＭＰの研磨パッドが若干撓むためである。またこの工程では、基板１０１は酸化膜１１６ａで保護されているので研磨されることはない。このとき、丸め部１０８の丸め径（曲率半径）１０９は１５〜４０ｎｍ程度となる。なおこの曲率半径は、酸化膜１１６厚み及びＣＭＰの条件によって自在に変化させることができ、より丸め径１０９を大きくする為にはＣＭＰに用いるパッドとしてより軟らかいものを用いるとよい。
【０１５３】
この後に、酸化膜１１６ａをフッ酸等で除去する。
【０１５４】
次に、第１の実施の形態と同様に、図１（ｅ）に示すように、エクステンション注入等を行った後サイドウォール１１０を形成する。その後に、第１の実施の形態と同様に、図１（ｆ）、図１（ｇ）で示されているよう、イオン注入およびサリサイドプロセスによりシリサイド化を行う。
【０１５５】
このようにして形成されたシリサイド層１１４を有するゲート電極１３１では、第１の実施形態と同様に、シリサイド層１１４の下面は上方に凸の円弧形状を有している。また、シリサイド層１１４の上面も上方に凸の円弧形状を有している。このようにシリサイド層１１４の上面下面ともに上方に凸の円弧形状であるので、図１（ｇ）に示された断面においてシリサイド層１１４の厚みはほぼ均一となる。また、シリサイド層１１４が形成されたゲート電極１３１の上面端部の丸め部の曲率半径（丸め径）は、ポリシリコン膜１０３の丸め部１０８の形状を写しているため、２０ｎｍ以上５０ｎｍ以下となっている。さらに、サイドウォール１１０の上端とゲート電極１３１の上面との距離は５０ｎｍ以下となっている。
【０１５６】
また、第１の実施形態と同じように、シリサイド化過程において膜応力の集中によって発生するキャップ膜を含む高融点金属１１３のクラックおよび高融点金属１１３のポリシリコン膜１０３への拡散不足（不十分なシリサイド化）を防止することができる。これにより、幅が１５０ｎｍよりも小さいゲート電極（第１のゲート電極）１３１と幅が５００ｎｍよりも大きいゲート電極（第２のゲート電極）１３２が一つの基板１０１上にある場合、第１のゲート電極１３１において、サイドウォール１１０との境界部分に存するシリサイド層１１４の膜厚Ｔ（ｅｄｇｅ）のうち、サイドウォール１１０上端よりも下方側に存する厚みが、第２のゲート電極１３２の幅方向における中央部のシリサイド層１１４の膜厚Ｔ（ｃｅｎｔｅｒ）の４０％以上となる。つまり、ゲート幅にかかわらず、ゲート電極１３１の端部（サイドウォール１１０との境界部）にも十分な厚みのシリサイド層１１４が形成され、一つのゲート電極１３１内の抵抗のバラツキも複数のゲート電極１３１の間での抵抗のバラツキも低減される。
【０１５７】
（第８の実施の形態）
以下、第８の実施の形態について、図面を参照しながら説明する。なお、第１の実施の形態と同じ工程、構造、作用効果は説明を省略する。
【０１５８】
図８は本実施形態の半導体装置の製造方法の一部を示すものである。以下に、本実施形態のゲート電極の製造プロセスを順に説明する。
【０１５９】
まず、第１の実施の形態同様にゲート電極形状のポリシリコン膜１０３を図１（ａ）から図１（ｃ）と同様の工程で形成する。
【０１６０】
次に図８（ａ）に示すように、基板１０１上全面に、隣接するゲート電極形状の２つのポリシリコン膜１０３，１０３間の距離（ゲート電極間距離と略等しい）１２４の半分より少し薄い膜厚分ボロン燐シリケートガラス（ＢＰＳＧ）膜１２３を堆積させ、その後、ＢＰＳＧ膜１２３を熱処理により一部溶融させてフロー（流動）させる。前記のＢＰＳＧ膜１２３の膜厚設定及び熱処理によって、ポリシリコン膜１０３の上よりも隣接するポリシリコン膜１０３，１０３間の方がＢＰＳＧ膜１２３の膜厚は厚くなり、隣接するポリシリコン膜１０３，１０３間にＢＰＳＧ膜１２３が埋まっている状態となる。一方、ポリシリコン膜１０３上のＢＰＳＧ膜１２３は熱処理フローにより緩やかなラウンド形状となる。
【０１６１】
次に、図８（ｂ）に示すように、ＢＰＳＧ膜１２３とＴＥＯＳ膜１０４とポリシリコン膜１０３の上部とを異方性エッチングによりエッチバックして、ポリシリコン膜１０３上部のＢＰＳＧ膜１２３が無くなり、ＢＰＳＧ膜１２３の上面がポリシリコン膜１０３上面よりも下側になるまでエッチングする。
【０１６２】
このエッチング条件として、比較的ポリシリコン膜１０３がエッチングされ易いエッチング条件を用いてエッチバックを行う。具体的には、圧力５〜２０Ｐａ、電力１００〜２００Ｗ、ガス流量比ＣＨＦ3／Ｏ2＝１：０．０１〜０．０５という条件である。このエッチングによって、ポリシリコン膜１０３に端部の丸め部１０８が形成される。
【０１６３】
このエッチバックで基板１０１はＢＰＳＧ膜１２３で保護されているために、ほとんどエッチングされることはない。従って、本ポリシリコン膜１０３を用いて形成したトランジスタには性能低下の影響はない。
【０１６４】
それから、図８（ｃ）に示すように、ＢＰＳＧ膜１２３をフッ酸などで除去する。
【０１６５】
次に、第１の実施の形態と同様に、図１（ｅ）に示すように、エクステンション注入等を行った後サイドウォール１１０を形成する。その後に、第１の実施の形態と同様に、図１（ｆ）、図１（ｇ）で示されているよう、イオン注入およびサリサイドプロセスによりシリサイド化を行う。
【０１６６】
このようにして形成されたシリサイド層１１４を有するゲート電極１３１では、第１の実施形態と同様に、シリサイド層１１４の下面は上方に凸の円弧形状を有している。また、シリサイド層１１４の上面も上方に凸の円弧形状を有している。このようにシリサイド層１１４の上面下面ともに上方に凸の円弧形状であるので、図１（ｇ）に示された断面においてシリサイド層１１４の厚みはほぼ均一となる。また、シリサイド層１１４が形成されたゲート電極１３１の上面端部の丸め部の曲率半径（丸め径）は、ポリシリコン膜１０３の丸め部１０８の形状を写しているため、２０ｎｍ以上５０ｎｍ以下となっている。さらに、サイドウォール１１０の上端とゲート電極１３１の上面との距離は５０ｎｍ以下となっている。
【０１６７】
また、第１の実施形態と同じように、シリサイド化過程において膜応力の集中によって発生するキャップ膜を含む高融点金属１１３のクラックおよび高融点金属１１３のポリシリコン膜１０３への拡散不足およびポリシリコン膜１０３の高融点金属１１３への拡散不足（不十分なシリサイド化）を防止することができる。これにより、幅が１５０ｎｍよりも小さいゲート電極（第１のゲート電極）１３１と幅が５００ｎｍよりも大きいゲート電極（第２のゲート電極）１３２が一つの基板１０１上にある場合、第１のゲート電極１３１において、サイドウォール１１０との境界部分に存するシリサイド層１１４の膜厚Ｔ（ｅｄｇｅ）のうち、サイドウォール１１０上端よりも下方側に存する厚みが、第２のゲート電極１３２の幅方向における中央部のシリサイド層１１４の膜厚Ｔ（ｃｅｎｔｅｒ）の４０％以上となる。つまり、ゲート幅にかかわらず、ゲート電極１３１の端部（サイドウォール１１０との境界部）にも十分な厚みのシリサイド層１１４が形成され、一つのゲート電極１３１内の抵抗のバラツキも複数のゲート電極１３１の間での抵抗のバラツキも低減される。
【０１６８】
ここで、図８（ｂ）で示した、ＢＰＳＧ膜１２３のエッチバックでは、ＴＥＯＳ膜１０４がエッチングされる条件を設定しているが、ＢＰＳＧ膜１２３を堆積する前に予めエッチングしてＴＥＯＳ膜１０４を除去しておいてもよい。
【０１６９】
また、図８（ｃ）に示したＢＰＳＧ膜１２３の除去であるが、ＢＰＳＧ膜１２３をエッチングにより除去する場合には気相フッ酸を用いることが好ましい。これは、基板１０１やゲート絶縁膜１０２や素子分離用酸化膜などをほとんどエッチングすることなくＢＰＳＧ膜１２３を除去できるためである。
【０１７０】
なお、特許文献２では、ゲート電極の幅方向におけるシリサイド層の断面積を大きくするためにサイドウォールの高さを小さくして、ゲート電極の側面からもシリサイド反応を行う技術が開示されているが、この技術は本願とは２つの点で異なっている。一つは、サイドウォールの高さを小さくするために異方性エッチングを通常の条件よりも余分に行うので、ソース・ドレイン領域の基板がエッチングされて損傷する虞があることである。もう一つは、ゲート電極となるポリシリコン膜上面端部に角が残ったままであるので、シリサイド厚みがゲート電極断面において不均一になりやすく、また、この角にゲート電極上面と高融点金属層およびサイドウォールとの間の膜応力が集中して、キャップ層や高融点金属層にクラックが発生したり、高融点金属がシリコンへ熱拡散およびシリコンが高融点金属へ熱拡散していくことが阻害されやすい。
【０１７１】
また、特許文献３にはメモリ等に用いる半導体装置のゲート電極の角部に電界が集中しないように角部を９０°以上にすることが記載されているが、シリサイド層の形成は行われない。つまりこの技術は、シリサイド層を形成することを前提としシリサイド層の厚み均一化を目的とする本願とは目的も技術分野も異なり、技術的思想が本願とは全く異なっている。
【０１７２】
これまで説明した第１の実施の形態から第８の実施の形態において、複数の実施の形態を組み合わせることによって、よりゲート電極１０３の上面端部１１５を丸めることができる。
【産業上の利用可能性】
【０１７３】
以上説明したように、本発明に係る半導体装置およびその製造方法は、シリサイド層を有するゲート電極の抵抗を低くし、その抵抗を安定化するので、ＭＯＳトランジスタ等として有用である。
【図面の簡単な説明】
【０１７４】
【図１】本発明の第１の実施の形態におけるシリサイド化したゲート電極を形成する製造プロセスフローの断面図である。
【図２】本発明の第２の実施の形態におけるシリサイド化したゲート電極を形成する製造プロセスフローの断面図である。
【図３】本発明の第３の実施の形態におけるシリサイド化したゲート電極を形成する製造プロセスフローの断面図である。
【図４】本発明の第４の実施の形態におけるシリサイド化したゲート電極を形成する製造プロセスフローの断面図である。
【図５】本発明の第５の実施の形態におけるシリサイド化したゲート電極を形成する製造プロセスフローの断面図である。
【図６】本発明の第６の実施の形態におけるシリサイド化したゲート電極を形成する製造プロセスフローの断面図である。
【図７】本発明の第６の実施の形態におけるシリサイド化したゲート電極を形成する製造プロセスフローの断面図である。
【図８】本発明の第６の実施の形態におけるシリサイド化したゲート電極を形成する製造プロセスフローの断面図である。
【図９】本発明に係るシリサイド化前のゲート電極の上面部分を拡大した断面図である。
【図１０】本発明および従来のシリサイド化したゲート電極のシリサイド抵抗の累積度数分布を示す図である。
【図１１】従来のシリサイド化したゲート電極を示す断面図である。
【図１２】従来のシリサイド化した他のゲート電極を示す断面図である。
【図１３】従来のシリサイド化した別のゲート電極を示す断面図である。
【符号の説明】
【０１７５】
１０１    基板
１０２    ゲート絶縁膜
１０３    ポリシリコン膜
１０４    ＴＥＯＳ膜（ハードマスク）
１０５    レジスト
１０６    ゲート幅
１０７    テーパー
１０８    丸め部
１０９    丸め径（曲率半径）
１１０    サイドウォール
１１１    サイドウォール幅
１１２    ソース・ドレイン領域
１１３    高融点金属
１１４    シリサイド層
１１５    上面端部
１１６    酸化膜
１１６ａ  酸化膜
１１７    テーパー
１１８    ゲート電極
１１９    粒界
１２０    酸化膜
１２１    第２の高融点金属
１２２    シリサイド層
１２３    ＢＰＳＧ膜
１２４    ゲート間距離
１３１    ゲート電極（第１のゲート電極）
１３２    第２のゲート電極
１５０    エッジ幅
【図１】
2006032410.tif 000003
【図２】
2006032410.tif 000004
【図３】
2006032410.tif 000005
【図４】
2006032410.tif 000006
【図５】
2006032410.tif 000007
【図６】
2006032410.tif 000008
【図７】
2006032410.tif 000009
【図８】
2006032410.tif 000010
【図９】
2006032410.tif 000011
【図１０】
2006032410.tif 000012
【図１１】
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【図１２】
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【図１３】
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