(57)【要約】【課題】  回路の配線設計処理時に生じる配線混雑を低減し、設計の後戻りを防止するレイアウト設計方法を提供する。【解決手段】  半導体集積回路の接続情報に基づいて、ブロックのブロック枠にとらわれることなく、隣接する異なる階層の配線領域を利用して、各ブロックの配線処理を実施する。その際、ブロックのブロック枠を越えて接続する配線に対し、外部ピンを設けず、かつ、隣接する異なる階層の配線としない。その後、各ブロック同様に半導体集積回路の接続情報に基づいて、ブロックのブロック枠にとらわれることなく、隣接する異なる階層の配線領域を利用して、トップ階層配線処理を行う。これによって、配線混雑を緩和できるため、配線混雑が原因のフロアプラン変更に伴う面積増加及び設計後戻りを防止できる。【選択図】  図２
2006013254.tif 000002
【特許請求の範囲】
【請求項１】
階層化手法を用いて半導体集積回路のレイアウト設計を行う方法であって、
半導体集積回路を構成する複数の論理回路セルを、複数個のブロックに分割かつ階層化し、
前記複数個のブロックの配置を決定し、
配置された前記複数個のブロック単位で、ブロック内の配線をそれぞれ設計し、及び
前記複数個のブロック間の配線を設計し、
前記ブロック内の配線は、ブロック枠を越えて隣接する異なる階層の配線領域も利用して行い、かつ当該異なる階層に設計された配線をブロック内の配線と同一階層として扱うことを特徴とする、半導体集積回路の階層化レイアウト設計方法。
【請求項２】
前記異なる階層に設計された配線と同一形状及び同一階層の領域を、配線禁止領域とすることを特徴とする、請求項１に記載の半導体集積回路の階層化レイアウト設計方法。
【請求項３】
前記異なる階層に設計された配線に影響を与える異なる階層の配線ダミーを生成し、その後に寄生容量及び抵抗を抽出することを特徴とする、請求項１に記載の半導体集積回路の階層化レイアウト設計方法。
【請求項４】
前記異なる階層に設計された配線に影響を与える異なる階層の概略配線に基づいて、前記配線ダミーを生成することを特徴とする、請求項３に記載の半導体集積回路の階層化レイアウト設計方法。
【請求項５】
前記ブロック内の配線は、異なる階層の特定領域にブロック枠と隣接して設けられる配線禁止領域を除いて設計されることを特徴とする、請求項１に記載の半導体集積回路の階層化レイアウト設計方法。
【請求項６】
前記ブロック内の配線は、ブロック内にブロック枠と隣接して設けられる配線禁止領域を除いて設計されることを特徴とする、請求項１に記載の半導体集積回路の階層化レイアウト設計方法。
【請求項７】
前記ブロック内の配線が完了した後に、前記配線禁止領域が異なる階層の配線に利用されることを特徴とする、請求項１に記載の半導体集積回路の階層化レイアウト設計方法。
【請求項８】
前記配線禁止領域は、配線混雑の低いブロック枠周辺に設けられ、トップ階層の配線設計に優先的に利用されることを特徴とする、請求項７に記載の半導体集積回路の階層化レイアウト設計方法。
【請求項９】
階層化手法を用いて半導体集積回路のレイアウト設計を行う方法であって、
フラット設計手法に従って、半導体集積回路を構成する複数の論理回路セルの配置及び各論理回路セル間の概略配線を実行し、
複数の論理回路セルを複数個のブロックに分割かつ階層化し、
前記概略配線の結果に基づいて、前記複数個のブロック単位でブロック内の配線をそれぞれ設計し、及び
前記概略配線の結果に基づいて、前記複数個のブロック間の配線を設計し、
前記ブロック内の配線は、ブロック枠を越えて隣接する異なる階層の配線領域も利用して行い、かつ当該異なる階層に設計された配線をブロック内の配線と同一階層として扱うことを特徴とする、半導体集積回路の階層化レイアウト設計方法。
【請求項１０】
少なくともフラット設計手法に従って複数の論理回路セルの配置が完了した後、論理回路セルが配置されている領域内を接続することなく通過する配線に対して、下位階層での領域内通過を禁止することを特徴とする、請求項９に記載の半導体集積回路の階層化レイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の階層化レイアウト設計方法に関し、より特定的には、配線処理時に生じる配線混雑を低減し、設計の後戻りを防止する半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
近年の設計プロセスの微細化に伴い、大規模な半導体集積回路の開発が盛んになっている。特に、データ規模の増加に伴って各設計の処理時間も増大しており、局所的な配線混雑によるフロアプラン変更等の設計後戻りを如何に抑えるかが、レイアウト設計期間短縮を実現させるために重要になっている。
【０００３】
半導体集積回路の設計手法として、回路を複数個の論理回路マクロ（以下、ブロックと記す）とトップ階層とに分割して、階層毎に処理を行う階層設計がある。この階層設計の場合、異なるブロックに存在するセル間の配線は、各ブロックに設けられた配線中継のための外部端子をトップ階層で接続することで行われる。この階層設計では、フロアプラン以降は複数個のブロックの階層単位による並列処理が可能となり、設計の処理時間を短縮できる利点がある。しかし、その反面、局所的な配線混雑が発生することがある。
【０００４】
例えば、図１６に示すような非矩形ブロック１６０３が存在するようなフロアプランを考える。この非矩形ブロック１６０３内の配線を行った場合、非矩形ブロック１６０３内側の角部分１６０７で局所的な配線混雑が発生するという課題が生じる。これは、左上の領域から右下の領域に接続する配線１６０６が多くなり、かつ、最短経路で配線するために非矩形ブロック１６０３の内側の角部分１６０７に配線１６０６が集中し、配線領域の配線通過許容量を超えるためである。この課題を解決するため、通常図１７に示すように、非矩形ブロック１６０３の配線領域が大きくなるようにフロアプランを変更し、配線混雑を緩和して配線収束を容易にする対応が採られる。しかしながら、この対応だと配線混雑は緩和できるが、チップ面積が大きくなることに加え、フロアプラン変更に伴う設計後戻りが発生するため、レイアウト設計の期間が増大するという課題が残る。
【０００５】
また、階層設計では、階層単位による並列処理が可能であると言っても、ブロック間を中継する外部端子を各ブロックの最適な場所に生成しておく必要がある。最適な場所に生成しておかないと、例えば図１８に示すように、論理回路セル１８０５間を接続する配線１８０７が無駄に長くなり、配線混雑及びタイミングの悪化を招くという課題がある。
【０００６】
一方、半導体集積回路の他の設計手法として、全ての回路を同時に一括処理するフラット設計がある。このフラット設計では、図１９に示すように、同一階層に全回路が存在するため、不適切な外部端子位置に伴う無駄な配線引き回しや、局所的な配線混雑が原因のフロアプラン変更に伴う面積増大及び設計後戻り等が解決できる。しかし、その反面、全回路を一括で扱うため、データ量が非常に多くなり、各設計工程の処理時間が膨大になってレイアウト設計期間が増大するという課題がある。また、配線収束後に行う寄生容量及び抵抗抽出工程も例外ではなく、寄生容量及び抵抗抽出工程以降の全工程でも処理時間が増大するという課題がある。
【０００７】
そこで、階層設計とフラット設計とを組み合わせたフラット−階層設計手法も存在する。例えば、特許文献１では、同一回路についてフラット設計による概略配線結果と階層設計によるフロアプラン化した結果とを用意し、２つの結果を重ね合わせてブロックの外部端子位置を最適化する手法が提案されている。
【０００８】
まず、フラット設計と同様に全回路のフロアプラン決定をトップ階層で行い、先に入力した半導体集積回路の接続情報に基づいて配線経路を決定する概略配線を実施する。その後、図２０に示すように、形状、大きさ、配線領域及びトップ階層の配線領域を考慮して、複数個の論理回路セルを非矩形ブロック２００１や矩形ブロック２００２のように階層化する。その際、ブロック枠と概略配線の交点に外部端子２００３を設けることで、論理回路セルから外部端子２００３までをブロック内配線２００５で、外部端子２００３から外部端子２００３間をトップ階層配線２００４で設計可能にしている。そして、階層化後、各ブロック内での配線処理及びトップ階層の配線処理を階層単位に行う。
【０００９】
上述したフラット−階層設計では、階層化以降は階層毎に並列処理を実施できるため、各設計の処理時間を短縮でき、レイアウト設計期間の増大を防止できる。また、フラット設計の概略配線結果に基づいて外部端子位置を決定するため、無駄な配線引き回しがなくなり、配線混雑及びタイミングの悪化を防止できる。しかし、その反面、階層設計同様に、局所的な配線混雑が原因のフロアプラン変更に伴う面積増大及び設計後戻りの課題がある。
【００１０】
また、通常同一ブロック内の論理回路セル同士を接続する場合、ブロック内配線で直接配線する。しかし、フラット設計時に概略配線を行い、その結果に基づき外部端子位置を決定しているため、論理回路セル同士を接続する配線が新たに設けたブロック枠より外にある場合、ブロック階層とトップ階層とに分割されることがある。例えば、図２０に示すように、非矩形ブロック２００１内の論理回路セル間同士の接続であるにも拘わらず、論理回路セル同士を接続する配線が新たに設けたブロック枠より外にあったため、論理回路セルから外部端子２００３までをブロック内配線２００５で配線し、トップ階層で外部端子２００３間をトップ階層配線２００４で配線している。このように、同一ブロック内のセル同士を異なる階層を介して配線すると、ブロック内のレイアウトが完了しても、中継するトップ階層の配線処理が完了していないと、正確なタイミング検証が行えないという課題も残る。
【特許文献１】特開平７−１４７３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述した各設計方法には、それぞれ課題が残っている。まず、階層設計方法においては、局所的な配線混雑が発生し、局所的な配線混雑が原因のフロアプラン変更に伴う面積増大及び設計後戻りが発生する。また、ブロック間を中継する外部端子を最適な場所に生成しないと、論理回路セル間を接続する配線が無駄に引き回されて長くなり、配線混雑及びタイミングの悪化を招く。
【００１２】
フラット設計方法においては、データ量が非常に多くなり、各工程の処理時間が膨大になることに伴い、レイアウト設計期間の増大かつレイアウト後に行う全工程における処理時間の増大を招く。
【００１３】
フラット−階層設計方法においては、階層設計と同様に局所的な配線混雑が発生し、局所的な配線混雑が原因のフロアプラン変更に伴う面積増大及び設計後戻りが発生する。また、同一ブロック内の論理回路セル同士を異なる階層を介して配線することがあるため、ブロック内のレイアウトが完了しても、中継するトップ階層の配線処理が完了していないと正確なタイミング検証が行えないという問題がある。
【００１４】
それ故に、本発明の目的は、上記各従来の設計方法の課題を解決するもので、ブロック枠にとらわれることなく隣接する異なる階層の配線領域を利用して配線を行い、かつ、同一ブロック内の論理回路セル同士を接続する配線がブロック枠を越えても配線を分割せず異なる階層の配線としないことで、局所的な配線混雑が原因のフロアプラン変更に伴う面積増大及び設計後戻りの防止等を実現することができる半導体集積回路の階層化レイアウト設計方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明は、階層化手法を用いて半導体集積回路のレイアウト設計を行う方法に向けられている。そして、上記目的を達成するために、本発明の半導体集積回路の階層化レイアウト設計方法では、半導体集積回路を構成する複数の論理回路セルを複数個のブロックに分割かつ階層化し、複数個のブロックの配置を決定し、配置された複数個のブロック単位でブロック内の配線をそれぞれ設計し、及び複数個のブロック間の配線を設計する。ここで、本発明の特徴的な設計手法は、ブロック内の配線をブロック枠を越えて隣接する異なる階層の配線領域も利用して行い、かつこの異なる階層に設計された配線をブロック内の配線と同一階層として扱うことにある。
【００１６】
ここで、異なる階層に設計された配線と同一形状及び同一階層の領域を、配線禁止領域とすることが好ましい。また、寄生容量及び抵抗を抽出する場合には、異なる階層に設計された配線に影響を与える異なる階層の配線ダミーを生成した後に抽出処理をすることが好ましい。この配線ダミーは、異なる階層に設計された配線に影響を与える異なる階層の概略配線に基づいて生成されてもよい。
【００１７】
また、特徴的には、ブロック内の配線が、異なる階層の特定領域にブロック枠と隣接して設けられる配線禁止領域を除いて設計されるか、ブロック内にブロック枠と隣接して設けられる配線禁止領域を除いて設計されて、ブロック内の配線が完了した後にこの配線禁止領域を異なる階層の配線に利用する。典型的には、この配線禁止領域は、配線混雑の低いブロック枠周辺に設けられ、トップ階層の配線設計に優先的に利用される。
【００１８】
さらに、上記目的を達成するために、本発明の他の半導体集積回路の階層化レイアウト設計方法では、フラット設計手法に従って半導体集積回路を構成する複数の論理回路セルの配置及び各論理回路セル間の概略配線を実行し、複数の論理回路セルを複数個のブロックに分割かつ階層化し、概略配線の結果に基づいて複数個のブロック単位でブロック内の配線をそれぞれ設計し、及び概略配線の結果に基づいて、複数個のブロック間の配線を設計し、ブロック内の配線は、ブロック枠を越えて隣接する異なる階層の配線領域も利用して行い、かつこの異なる階層に設計された配線をブロック内の配線と同一階層として扱うことにある。
【００１９】
この場合、少なくともフラット設計手法に従って複数の論理回路セルの配置が完了した後、論理回路セルが配置されている領域内を接続することなく通過する配線に対して、下位階層での領域内通過を禁止することが好ましい。
【発明の効果】
【００２０】
上記のように、本発明によれば、ブロック枠を越えて隣接する異なる階層の配線領域を利用して配線を行うことにより、配線混雑を緩和することが可能で、配線混雑が原因のフロアプラン変更に伴う面積増加及び設計後戻りを防止できる。しかも、ブロック枠を越えた配線を異なる階層の配線としないことにより、同一階層内で接続する配線が異なる階層に分断されることがない。このため、異なる階層の配線処理を待たずに正確なタイミング検証を行うことが可能となり、半導体集積回路の設計期間短縮が図れる。
【００２１】
また、ブロック枠を越えて接続するブロック内配線と同一形状及び同一階層の配線禁止領域上と、配線禁止領域とブロック枠との間の空き領域を異なる階層の配線が使用することによりトップ階層の配線混雑を緩和することが可能で、配線混雑が原因のフロアプラン変更に伴う面積増加及び設計後戻りを防止できる。
【００２２】
また、ブロック枠を越えて接続する配線と隣接する異なる階層との配線間に発生する影響を正しく抽出できることが可能となり、抽出誤差を起因とするタイミングエラーを防止できる。また、隣接する異なる階層での配線処理完了を待たずに寄生容量、抵抗の抽出及びタイミング検証を早期に行うことが可能となる。
【００２３】
また、トップ階層配線領域に隣接するブロックから、ブロック枠を越えてトップ階層の配線領域を使用しないことにより、配線混雑が原因のフロアプラン変更に伴う面積増加及び設計後戻りを防止できる。また、トップ階層配線領域に隣接するブロック内に配線禁止領域を設けてから配線することで空き領域を設け、その空き領域をトップ階層配線が優先的に使用することが可能になる。また、配線混雑の低いブロック枠周辺に限定して空き領域を設けることにより、ブロック内で配線領域が不足し、配線自由度が低減することを最低限に抑えることができる。
【００２４】
また、隣接する階層の配線領域をブロック内の配線領域と仮定して扱い、ブロックのブロック枠にとらわれることなく論理回路セルの配置を検討するため、配線混雑領域を避けることなく配置することで、配線長が短くなり、タイミングエラーの発生を低減し、半導体集積回路の設計期間短縮が図れる。
【００２５】
さらに、フラット設計での概略配線後に階層化を行い、ブロック枠を越えて隣接する異なる階層の配線領域を利用して配線を行うことにより、配線混雑を緩和することが可能で、配線混雑が原因のフロアプラン変更に伴う面積増加及び設計後戻りを防止できる。しかも、ブロック枠を越えた配線を異なる階層の配線としないことにより、同一階層内で接続する配線が異なる階層に分断されることがないため、異なる階層の配線処理を待たずに正確なタイミング検証を行うことが可能となる。また、階層化以降は、階層単位での処理が可能となるため、並列処理が可能となり処理時間の増加を防止できる。また、階層化前に実施した概略配線結果に基づいて外部端子位置を決定するため、外部端子位置が原因で発生する配線回り込みを防止できる。よって、半導体集積回路の設計期間短縮が図れる。
【００２６】
また、フラット設計での概略配線を行う前に論理回路セル配置領域内に配線禁止領域を設けることで、論理回路セル配置領域内で接続しない配線が下位階層を使用しないことにより、論理回路セル配置領域内の配線混雑を緩和することが可能で、配線混雑が原因のフロアプラン変更に伴う面積増加及び設計後戻りを防止できるため、半導体集積回路の設計期間短縮が図れる。
【発明を実施するための最良の形態】
【００２７】
本発明の設計方法は、上述した階層設計によって、トップ階層及び各ブロック内のフロアプランが決定され、論理回路セルの配置までが行われた工程以降に対して適用される。以下、本発明の各実施形態を、図面を参照しながら説明する。
【００２８】
（第１の実施形態）
階層設計によってフロアプランまでが行われた工程までのレイアウトの一例を、図１に示す。図１に示すレイアウトでは、ＩＯセルの配置領域１０１の中に、非矩形ブロック１０３及び矩形ブロック１０４が配置され、各ブロック内では論理回路セル１０５及び外部端子１０６がそれぞれ配置されている。
本発明の第１の実施形態に係る半導体集積回路の設計方法は、この配置がされた後で、以下のような特徴的な配線設計を行う。
【００２９】
まず、各ブロックの配線処理を実行する。この配線処理では、前もって入力された半導体集積回路の接続情報に基づいて、ブロックのブロック枠にとらわれることなく、配線経路を決定する概略配線や、プロセスで定められた配線幅やスペーシングのルールを満たすように配線を生成する詳細配線等が行われる。その際、ブロック内の配線として異なる階層の配線領域を使用する場合には、ブロック枠にピン（外部端子）を設けずにブロック枠を越えて配線しているブロック内配線として扱う。
【００３０】
図２に、このブロック内配線処理の結果の一例を示す。図２に示すように、ブロック内配線２０１は論理回路セルと外部端子との間を接続し、ブロック内配線２０２は非矩形ブロック１０３のブロック枠にとらわれることなくトップ階層の配線領域を使用しながら非矩形ブロック１０３内の論理回路セル間の接続を行っていることが分かる。また、ブロック内配線２０１は、トップ階層の配線領域を使用しているが、外部端子を介さずにブロック枠を越えて配線されている。
【００３１】
次に、トップ階層に対し、上記ブロックに対して行ったと同様の配線処理を実行する。その際、トップ階層の配線としてブロック階層の配線領域を使用する場合には、ブロック枠にピンを設けずにブロック枠を越えて配線しているトップ階層配線として扱う。また、非矩形ブロック１０３内の配線処理で生成されたブロック内配線２０２が、トップ階層配線領域にはみ出しているため、トップ階層の配線処理ではブロック内配線２０２とのデザインルールを満たしながら配線を行う。
【００３２】
図３に、このトップ階層配線処理の結果の一例を示す。図３に示すように、ブロックの外部端子１０６間を接続するトップ階層配線３０１は、各ブロックのブロック枠にとらわれることなく外部端子１０６間の接続を行っていることが分かる。また、トップ階層配線３０１は、ブロック階層の配線領域を使用しているが、外部端子を介さずにブロック枠を越えて配線されている。
【００３３】
以上のように、本発明の第１の実施形態に係る半導体集積回路の設計方法によれば、ブロック枠にとらわれずに異なる階層の配線領域を使用するため、特定領域における配線混雑を緩和でき、配線混雑が原因のフロアプラン変更に伴う面積増大及び設計後戻りを防止できる。さらに、ブロック枠を超える配線を異なる階層の配線として扱わないので、同一階層内で接続する配線が異なる階層に分断されることがない。このため、異なる階層の配線処理完了を待たずに、その階層の配線全てを含んだ正確なタイミング検証が行える。
【００３４】
（第２の実施形態）
一般的に、トップ階層の配線処理を高速に実施することを目的として、ブロック階層配線処理工程後のブロックから、ブロックの形状及び外部端子位置を変更できないハードブロックを作成し、トップ階層に存在するブロックをハードブロックに置き換えて配線処理を実施することが行われる。この場合、ハードブロック内では、同一階層でトップ階層配線とのショートが発生しないように、ブロック内で用いている配線階層の配線禁止領域が外部端子を除く領域一面に設定されて、ハードブロック上をトップ階層配線が通過できなくしているのが一般的である。
【００３５】
そこで、本発明の第２の実施形態では、ブロック枠を超えて配線するブロック内配線を含むブロックに対して、ハードブロックを作成する手法を適用できる手法を説明する。
【００３６】
図４−Ａに、ブロック枠を越えて接続する配線を含むブロックからハードブロックを作成した結果の一例を示す。図４−Ａに示すように、ブロック枠より内側はブロック内で用いている全配線階層の配線禁止領域４０１が、外部端子を除く領域一面に設定される。この配線禁止領域４０１では、トップ階層の配線が使用できない。また、ブロック枠を越えて接続するブロック内配線の部分には、当該配線と同一階層及び同一形状で作成された配線禁止領域４０２が、同一座標で設定される。この配線禁止領域４０２は、ブロック枠外に存在するが、ハードブロックのブロック枠を越えた配線禁止領域として扱う。この配線禁止領域４０２では、異なる階層であればトップ階層の配線が同一座標の配線領域を使用可能である。なお、配線禁止領域４０１と配線禁止領域４０２との間にできる閉空間領域４０５は、トップ階層の配線が全階層の配線領域として利用できることが分かる。
【００３７】
また、トップ階層の配線領域として使用できる配線領域が少なくなるが、ブロック枠を越えて接続する配線を含む最小の大きさで、かつ、外部端子を除く領域一面にブロック内で用いている全配線階層の配線禁止領域を生成してもよい。図４−Ｂに、ブロック枠を越えて接続する配線を含む大きさでハードブロックを作成した結果の一例を示す。この図から、ブロック上及びブロック枠を越えて接続する配線上において、トップ階層の配線が使用できないことが分かる。なお、この場合には、外部端子が配線禁止領域に覆われて接続できないことを防止するために、フロアプラン工程でブロック枠を超えて接続する領域付近に、外部端子間で接続するネットの外部端子を配置しないようにする必要がある。
【００３８】
また、レイアウトツール等の制約で非矩形のブロック枠を取り扱えない場合、ブロック枠を越えて接続する配線を含む最小の大きさ、かつ、矩形でハードブロックのブロック枠を作成し、本来のブロック枠より内側には、論理マクロ回路で用いている全配線階層の配線禁止領域を、外部端子を除く領域一面に設け、かつ、ブロック枠を越えて配線するブロック内配線と同一座標に、同一階層及び同一形状の配線禁止領域を、ブロック枠外に配線形状をくり抜く形で作成してもよい。図４−Ｃに、ブロックから矩形ハードブロックを作成した結果の一例を示す。
【００３９】
また、ブロック内に配置されている論理回路セル配置領域にのみ、ブロックで用いられている全配線階層の配線禁止領域を一面に設け、かつ、論理回路セル配置領域外に配線されている全配線と同一座標に、同一階層及び同一形状の配線禁止領域を作成してもよい。図４−Ｄに、論理回路セル配置領域に配線禁止領域を作成したハードブロックを作成した結果の一例を示す。この図から、ブロック内の論理回路セル配置領域に論理回路セル配置領域で用いている全配線階層の配線禁止領域を設けているため、トップ階層の配線が使用できないことが分かる。また、ハードブロックのブロック枠４０３を越える超えないに関わらず、論理回路セル配置領域外に存在するブロック内配線と同一座標に、同一階層及び同一形状の配線禁止領域４０２を設けているため、異なる階層であればトップ階層の配線が同一座標の配線領域を使用可能であることが分かる。
【００４０】
以上のように、本発明の第２の実施形態に係る半導体集積回路の設計方法によれば、上記第１の実施形態による効果に加えて、トップ階層の配線がブロック枠とブロック枠を越える配線禁止領域間とで囲まれる空き領域を使用するできるため、トップ階層の配線混雑の緩和及び配線処理の高速化を図ることができる。
【００４１】
（第３の実施形態）
ブロック枠を超えて配線するブロック内配線を含むブロックが存在している場合、ブロック枠外でトップ階層の配線と隣接している箇所で、互いに寄生容量及び抵抗に影響を与えている。また、反対に、トップ階層配線がブロック内を通過して配線する場合、トップ階層配線とブロック内配線とが隣接して、互いに寄生容量及び抵抗に影響を与えている。しかし、この寄生容量及び抵抗を抽出する工程は、階層別に実施される。このため、異なる階層に存在する配線との間で発生する寄生容量及び抵抗の影響が正しく抽出できず、抽出誤差を起因とするタイミングエラーが発生することがある。
【００４２】
例えば、図５−Ａにトップ階層配線処理後のブロック周辺の配線状況を示す。図５−Ａに示すレイアウトでは、トップ階層配線５０５とトップ階層配線５０７は、異なる階層で交差しているが、互いにトップ階層配線であるため、トップ階層の寄生容量及び抵抗を抽出する工程で正しく寄生容量及び抵抗を抽出できる。しかし、異なる配線階層で交差しているトップ階層配線５０７とブロック内配線５０６とは、異なる階層の配線であるため１つの抽出工程で正しく寄生容量及び抵抗を抽出できない。
【００４３】
そこで、本発明の第３の実施形態では、異なる階層間で生じる寄生容量及び抵抗を正しく抽出できる手法を説明する。第３の実施形態では、ブロック枠を超えて接続する配線の寄生容量及び抵抗に影響を与える異なる階層の配線と同一座標に、同一階層及び同一形状のダミーを追加して、寄生容量及び抵抗の抽出を実施する。
【００４４】
図５−Ｂに、ブロック階層にトップ階層配線のダミーを追加した結果の一例を示す。図５−Ｂでは、ブロックのブロック枠を超えて接続するブロック内配線５０６の寄生容量及び抵抗に影響を与えるトップ階層配線と同一座標に、同一階層及び同一形状のダミー配線５０８をブロック内に追加する。これにより、トップ階層に存在するトップ階層配線が与える寄生容量及び抵抗を正しく抽出できる。
【００４５】
図６に、トップ階層にブロック内配線のダミーを追加した結果の一例を示す。図６では、ブロックのブロック枠を超えて接続するトップ階層配線６０７の寄生容量及び抵抗に影響を与えるブロック内配線と同一座標に、同一階層及び同一形状のブロック内配線のダミー配線６０８をトップ階層内に追加する。これにより、ブロック階層に存在するブロック内配線が与える寄生容量及び抵抗を正しく抽出できる。
なお、追加したダミー配線は、どこにも接続しないフローティングネットとなるため、グランドネットとしてグランド固定してもよい。
【００４６】
以上のように、本発明の第３の実施形態に係る半導体集積回路の設計方法によれば、ブロックのブロック枠を越えて接続する配線と異なる階層の配線との間で発生する影響を正しく抽出できるため、抽出誤差を起因とするタイミングエラーを防止できる。
【００４７】
（第４の実施形態）
上記第３の実施形態で説明した手法は、ブロック枠を超えて配線し、異なる階層の配線間で互いに与えている影響を考慮した寄生容量及び抵抗を抽出する場合には有効である。しかし、異なる階層の配線処理が終了していないと、ダミー配線の元になる配線が存在しないため、ダミー配線を生成することができない。よって、異なる階層の配線処理が終了するまで、寄生容量及び抵抗を抽出できないという問題がある。
【００４８】
そこで、本発明の第４の実施形態では、階層の配線処理が終了していなくても、異なる階層間で生じる寄生容量及び抵抗を正しく抽出できる手法を説明する。第４の実施形態では、異なる階層で少なくとも概略配線が完了していれば、この概略配線の結果に基づいて上記第３の実施形態で述べたダミー配線の生成を実施する。ただし、概略配線に基づいてダミー配線を生成するため、詳細配線と比べて多少の抽出精度は劣化することになる。
【００４９】
図７−Ａに、ブロック階層の配線結果とトップ階層の概略配線結果との一例を示す。図７−Ｂに、ブロック階層にトップ階層の概略配線のダミー配線を生成した結果を示す。図７−Ａにおいて、ブロックのブロック枠５０１を超えて接続するブロック内配線５０６と、トップ階層配線の概略配線５０９とが、異なる配線階層で交差しているため、トップ階層の配線処理が完了すると、互いに影響を与え合う可能性が高いことが分かる。図７−Ｂにおいて、ブロックのブロック枠を超えて接続するブロック内配線５０６の寄生容量及び抵抗に影響を与えるトップ階層配線の概略配線と同一座標に、同一階層のダミー配線５１０をブロック内に追加する。これにより、トップ階層の配線処理完了後にトップ階層配線の配線が与える寄生容量及び抵抗を正しく抽出できる。
【００５０】
以上のように、本発明の第４の実施形態に係る半導体集積回路の設計方法によれば、異なる階層の配線処理完了を待たずに、ブロックのブロック枠を越えて接続する配線と異なる階層の配線との間で発生する影響を正しく抽出できるため、抽出誤差を起因とするタイミングエラーを早期に防止できる。
【００５１】
（第５の実施形態）
トップ階層配線領域でトップ階層配線の混雑が予想される場合、上記第１の実施形態で述べた方法でブロックからブロック枠を越えてブロック内配線がトップ階層配線領域を使用すると、トップ階層配線領域での配線混雑度が高くなり、デザインルールエラーが発生することがある。
【００５２】
そこで、本発明の第５の実施形態では、上記第１の実施形態で述べた方法で配線する際に、配線混雑が予想されるトップ階層配線領域に隣接するブロックから、ブロック内配線がブロック枠を越えてトップ階層配線領域の配線混雑領域に入り込まないように、配線禁止領域を生成する手法を説明する。
【００５３】
図８−Ａに、トップ階層の配線混雑状況の一例を示す。図８−Ａに示すレイアウトでは、ＩＯセルの配置領域８０１の中に、非矩形ブロック８０３及び矩形ブロック８０４が配置され、領域８０５で配線混雑が予想されている。図８−Ａに示すように、トップ階層配線領域８０２に混雑予想領域８０５があり、隣接する非矩形ブロック８０３からブロック内配線がブロック枠を超えてトップ階層配線領域８０２に入り込むと、混雑予想領域８０５の混雑度がさらに高まり、配線収束することが困難になることが分かる。
【００５４】
図８−Ｂに、配線禁止領域を生成した結果の一例を示す。図８−Ｂでは、ブロック内の配線処理の前に、配線混雑が予想されるトップ階層配線領域に隣接する非矩形ブロックのブロック枠８０６外に、ブロック内配線が通過しないように配線禁止領域８０８が設けられる。これにより、ブロック内配線が非矩形ブロックのブロック枠８０６を超えてトップ階層の配線混雑予想領域を通過することができなくなる。
【００５５】
なお、フロアプラン時に、配線混雑が予想されるトップ階層配線領域に隣接するブロックのブロック枠上に外部端子を設けないことで、トップ階層の配線混雑予想領域を通過する配線本数を減少させてもよい。また、ブロック枠外に設ける配線禁止領域を作成する際、禁止する階層を限定し、この限定階層のみに有効な配線禁止領域を設けてもよい。さらに、配線禁止領域を生成する領域を特定するために、トップ階層配線処理を実施し、トップ階層の配線混雑度を確認の上、ブロック内に設ける配線禁止領域の場所及び大きさを指定して作成してもよい。
【００５６】
以上のように、本発明の第５の実施形態に係る半導体集積回路の設計方法によれば、配線混雑が予想されるトップ階層配線領域に隣接するブロックから、ブロック枠を越えてトップ階層の配線混雑予想領域を配線が通過しないため、トップ階層の配線混雑予想領域でデザインルールエラーの発生を防止できる。
【００５７】
（第６の実施形態）
上記第５の実施形態で説明した手法のように、ブロック内のブロック枠を越えて接続する配線を制限しただけではトップ階層の配線混雑が解消されず、トップ階層の配線領域でデザインルールエラーが発生する場合がある。
【００５８】
そこで、本発明の第６の実施形態では、上記第１の実施形態で述べた方法で配線する際に、配線混雑が予想されるトップ階層配線領域に隣接するブロック内領域に、ブロック内配線が使用しないように配線禁止領域を生成した後、ブロック内の配線処理を実施する。その後、配線禁止領域を削除することでブロック内領域に得た空き領域を、トップ階層配線処理時にトップ階層配線がブロックのブロック枠を超えて配線領域として利用する手法を説明する。
【００５９】
図９に、ブロック内に配線禁止領域を生成した結果の一例を示す。図９では、配線混雑が予想されるトップ階層配線領域に隣接するブロック内に、ブロック内の配線が使用できないように配線禁止領域９０３が生成されているため、ブロック階層配線処理ではブロック内の配線が使用できない。ブロック階層配線処理後に配線禁止領域９０３を削除することで、ブロック内の配線領域に空き領域を生成することができるため、トップ階層の配線処理でブロック枠を超えて配線するトップ階層配線がこの空き領域を利用する。
【００６０】
なお、フロアプラン時に、配線混雑が予想されるトップ階層配線領域に隣接するブロックのブロック枠上に外部端子を設けないことで、トップ階層の配線混雑予想領域を通過する配線本数を減少させてもよい。また、ブロック内領域に設ける配線禁止領域を作成する際、禁止する階層を限定し、この限定階層のみに有効な配線禁止領域を設けてもよい。さらに、配線禁止領域を生成する領域を特定するために、トップ階層配線処理を実施し、トップ階層の配線混雑度を確認の上、ブロック内の配線禁止領域の場所、大きさ及び階層を指定して作成してもよい。
【００６１】
以上のように、本発明の第６の実施形態に係る半導体集積回路の設計方法によれば、配線混雑が予想されるトップ階層配線領域に隣接するブロック内に空き領域を設け、トップ階層配線が優先的に使用する。これにより、上記第５の実施形態の方法に比べて、トップ階層の配線混雑予想領域でのデザインルールエラーの発生をより強固に防止できる。
【００６２】
（第７の実施形態）
上記第６の実施形態で説明した手法のように、ブロック内の特定領域をトップ階層配線が優先使用すると、トップ階層配線領域での配線混雑を低減し、デザインルールエラーの防止はできるが、ブロック内の配線領域が不足し配線自由度が低下するため、ブロック内の配線領域でデザインルールエラーが発生する場合がある。
そこで、本発明の第７の実施形態では、上記第６の実施形態で述べた方法で配線する際に、配線混雑が予想されるトップ階層配線領域に隣接するブロック内領域、かつ、配線混雑度が低いブロック内のブロック枠周辺に限定して配線禁止領域を生成する手法を説明する。
【００６３】
図１０に、ブロック内のブロック枠周辺に配線禁止領域を生成した結果の一例を示す。図１０では、配線混雑が予想されるトップ階層配線領域に隣接するブロック内に、ブロック内の配線が使用できないよう配線禁止領域１００３を生成しているが、ブロック枠周辺のみに限定して、配線禁止領域１００３を生成していることが分かる。
【００６４】
以上のように、本発明の第７の実施形態に係る半導体集積回路の設計方法によれば、配線混雑が予想されるトップ階層配線領域に隣接するブロック内の、配線混雑度が低いブロック枠周辺に限定し配線禁止領域を設ける。これにより、ブロック内で配線領域が不足して配線自由度が低下することを最低限に抑えることができるため、上記第６の実施形態の方法に比べて、トップ階層の配線混雑予想領域でのデザインルールエラーの防止効果は劣るが、ブロック内で発生するデザインルールエラーも防止することができる。
【００６５】
（第８の実施形態）
ブロック内の論理回路セルの配置及び配置最適化は、ブロック内の外部端子位置及び配線領域の配線通過可能本数等を加味して行われるが、デザインルールを満たし、かつ、タイミング制約を満たした配線結果を得ることができる配置結果を求めて、複数ある配線経路、配線順番を何度も繰り返し試し、最良と考えられる配置結果を導き出している。しかし、ブロック内の配線領域が不足し配線混雑が発生する場合、配線混雑領域を避けて配線する必要があるため、配線が配線混雑領域を通過しないような位置に論理回路セルを配置し、迂回配線が多くなる。迂回配線が多くなると配線長が長くなり、タイミング制約を満たすことができないことが多くなるという課題がある。
【００６６】
例えば、図１１−Ａに、ブロック内配置と配線結果の一例を示す。図１１−Ａに示すレイアウトでは、配線混雑領域１１０３を避けるために、論理回路セル１１０４を配線混雑領域１１０３と離れた位置に配置して、論理回路セル１１０４間の配線１１０５が長くなり、タイミングを満たすことができない。
【００６７】
そこで、本発明の第８の実施形態では、ブロック内の論理回路セルの配置及び配置最適化を行う際に、ブロックに隣接する異なる階層の配線領域をブロック内配線の使用できる配線領域と仮定し、ブロックのブロック枠にとらわれることなく配線経路を決定し、ブロック内の配置及び最適化を実施する。その配置結果を用いて、ブロックのブロック枠にとらわれずにブロック内の配線を行う手法を説明する。
【００６８】
図１１−Ｂに、ブロック内仮定配線領域と配置配線結果の一例を示す。図１１−Ｂでは、ブロックにブロック内仮定配線領域１１０６を設け、ブロック内仮定配線領域１１０６内を自由に配線領域として扱うことができると仮定して、論理回路セル１１０４の配置処理を行ったため、配線混雑領域１１０３を避けることなく論理回路セル１１０４を配置することにより、論理回路セル１１０４間の配線１１０５が短くなり、タイミングエラーの発生を低減することができる。
【００６９】
以上のように、本発明の第８の実施形態に係る半導体集積回路の設計方法によれば、ブロック内の論理回路セルの配置及び最適化を行う際に、隣接する階層の配線領域をブロック内の配線領域と仮定して扱い、ブロックのブロック枠にとらわれることなく、異なる階層の配線領域を使用して論理回路セルの配置を検討することが可能となる。これにより、配線混雑領域を避けることなく配置できるため、配線長が短くなり、タイミングエラーの発生を低減することができる。
【００７０】
（第９の実施形態）
図１２は、本発明における半導体集積回路の設計方法の階層設計レイアウトフロー図である。以下、図１２を参照して、この設計方法を説明する。なお、本発明を実施するに当たり、一般的なフラット設計レイアウト方法と同様に、全回路のフロアプラン決定を同一階層で一括して行い、論理回路セルの配置まで行っておく。
【００７１】
まず、概略配線処理工程１２０１において、先に入力した半導体集積回路の接続情報に基づいて、配線経路を決定する概略配線を同一階層で一括して実施する。図１３−Ａに、概略配線処理の結果の一例を示す。図１３−Ａに示すように、接続情報に基づいて各ネットの配線経路が決定され概略配線処理が完了している。
【００７２】
次に、階層化工程１２０２において、複数個の論理回路セルを、形状、大きさ、配線領域及びトップ階層の配線領域を考慮して、複数個のブロックとして階層化を行う。その際、異なるブロック間での接続となる概略配線の場合、概略配線とブロックのブロック枠との交点に外部端子を設けることで、論理回路セルから外部端子までをブロック内の概略配線、外部端子から外部端子までをトップ階層の概略配線とする。ただし、論理マクロ上を通過するだけで接続しないブロックのブロック枠と概略配線との交点には外部端子を設けず、ブロック上を通過するトップ階層の概略配線とする。さらに、同一のブロック間の接続となる概略配線は、概略配線とブロックのブロック枠との交点に外部端子を設けず、ブロック枠内外の位置に関係なくブロック内配線とする。なお、概略配線結果は各論理マクロに引き継いでいる。
【００７３】
図１３−Ｂに、階層化の結果の一例を示す。図１３−Ｂに示すように、複数の論理回路セルを複数個のブロックに階層化すると共に、異なるブロック１３０７間で接続される概略配線の場合、外部端子１３０８を発生させ、ブロック内概略配線１３０９及びトップ階層概略配線１３１０と分割していることが分かる。論理マクロ上を通過するだけで論理回路セルに対して接続しない概略配線の場合、接続しないブロックには外部端子１３０８を設けず、トップ階層概略配線１３１０となることが分かる。また、同一ブロックで接続される概略配線の場合、外部端子１３０８を設けず、ブロック内概略配線１３０９になることが分かる。
【００７４】
次に、ブロック階層詳細配線工程１２０３において、各ブロックに対し、概略配線処理工程１２０１で実施した概略配線結果に基づいて、プロセスで定められた配線幅やスペーシング等のルールを満たすように詳細配線を実施する。その際、ブロックのブロック枠を越えている概略配線に関しても、概略配線に沿ってブロック枠を越える配線として詳細配線を実施する。
【００７５】
最後に、トップ階層詳細配線工程１２０４において、トップ階層に対し、概略配線処理工程１２０１で実施した概略配線結果と、階層化工程１２０２から得た各外部端子間の概略配線結果とに基づいて、プロセスで定められた配線幅やスペーシング等のルールを満たすように詳細配線を実施する。
【００７６】
なお、ブロックに対し、ブロックの形状及び外部端子位置を変更できないハードブロック化を行い、トップ階層に配置されているブロックをハードブロックに置き換えトップ階層の配線処理を行ってもよい。また、階層化工程１２０２において、概略配線結果を各ブロックに引き継がず、各ブロックのピン最適化のために行ってもよい。さらに、ブロック階層詳細配線工程１２０３において、階層化工程１２０２で引き継いだ概略配線結果を用いず、ブロック内で概略配線を再実施してから詳細配線を実施してもよい。
【００７７】
以上のように、本発明の第９の実施形態に係る半導体集積回路の設計方法によれば、ブロック枠にとらわれず異なる階層の配線領域を使用することで、配線混雑領域の配線混雑を緩和できる。このため、配線混雑が原因のフロアプラン変更に伴う面積増加及び設計後戻りを防止できる。しかも、ブロック枠を越えた配線を異なる階層の配線としないことにより、同一階層内で接続する配線が異なる階層に分断されることがないため、異なる階層の配線処理を待たずに正確なタイミング検証を行うことが可能となる。
【００７８】
また、階層化以降は、階層単位での処理が可能となるため、並列処理が可能となり処理時間の増加を防止できる。さらに、階層化前に実施した概略配線結果に基づいて外部端子位置を決定するため、外部端子位置が原因で発生する配線回り込みを防止できる。以上のことから、半導体集積回路の設計期間短縮が図れる。
【００７９】
（第１０の実施形態）
上記第９の実施形態の方法を用いて同一階層で一括して概略配線を実施した場合、論理回路セル配置領域上を通過するだけで接続せず、異なる論理回路セル配置領域で接続する概略配線が存在する。また、ブロックの論理回路セル配置領域内は、論理回路セル端子への接続が多発するため、論理回路セル端子に多い下位階層の配線混雑が発生しやすい。
【００８０】
そこで、本発明の第１０の実施形態では、概略配線前に論理回路セル配置領域に、通過するだけで接続しない概略配線に対して、下位階層での論理回路セル配置領域上の通過を禁止する。例えば、禁止する方法として、配線禁止領域を生成する方法がある。
【００８１】
図１４に、配線禁止領域と概略配線結果の一例を示す。図１４に示すように、論理回路セルに接続する概略配線部分は配線禁止領域上であっても下位階層で構成可能であるが、論理回路セル１４０３に接続せず通過するだけの概略配線部分は、下位階層での通過が禁止であるため、論理回路セル１４０３上を通過する前で外部端子１４０５を設け、下位階層の配線１４０４から上位階層の配線１４０６に乗り換えていることが分かる。
【００８２】
なお、論理回路セル群を囲むように仮ブロック枠を作成し、仮ブロック枠内の論理回路セルに接続せず通過するだけの概略配線は上位階層でないと、仮ブロック枠を越えることができないルールを作成し用いてもよい。図１５に、仮ブロック枠を生成した結果を示す。図１５に示すように、仮ブロック枠１５０３を作成し、論理回路セルに接続せず通過するだけの概略配線は、上位階層でないと通過できないようにする。
【００８３】
以上のように、本発明の第１０の実施形態に係る半導体集積回路の設計方法によれば、下位階層の混雑度が高くなりやすい論理回路セル配置領域上に配線禁止領域を設け、接続せず通過するだけの配線は上位階層を用いる。これにより、論理回路セル配置領域内の配線混雑を緩和できるため、配線混雑から発生するフロアプラン変更に伴う面積増加及び設計後戻りを防止できる。
【産業上の利用可能性】
【００８４】
本発明の設計方法は、階層化手法を用いた半導体集積回路のレイアウト設計等に利用可能であり、特に回路の配線設計処理時に生じる配線混雑を起因とする設計後戻りを防止したい場合等に有用である。
【図面の簡単な説明】
【００８５】
【図１】フロアプランの結果例を示す模式図
【図２】本発明の第１の実施形態に基づく配線処理を実施したブロック階層の配線結果例を示す模式図
【図３】本発明の第１の実施形態に基づく配線処理を実施したトップ階層の配線結果例を示す模式図
【図４−Ａ】本発明の第２の実施形態に基づくブロック枠を越えて接続する配線を含むブロックからハードブロックを作成した結果例を示す模式図
【図４−Ｂ】本発明の第２の実施形態に基づくブロック枠を越えて接続する配線を含む大きさでハードブロックを作成した結果例を示す模式図
【図４−Ｃ】本発明の第２の実施形態に基づくブロックから矩形ハードブロックを作成した結果例を示す模式図
【図４−Ｄ】本発明の第２の実施形態に基づく論理回路セル配置領域に配線禁止領域を作成したハードブロック例を示す模式図
【図５−Ａ】本発明の第３の実施形態に基づくトップ階層配線処理後のブロック周辺の配線状況例を示す模式図
【図５−Ｂ】本発明の第３の実施形態に基づくブロック階層にトップ階層配線のダミーを追加した結果例を示す模式図
【図６】トップ階層にブロック内配線のダミーを追加した結果例を示す模式図
【図７−Ａ】本発明の第４の実施形態に基づくブロック階層の配線結果とトップ階層の概略配線結果例を示す模式図
【図７−Ｂ】本発明の第４の実施形態に基づくブロック階層にトップ階層の概略配線のダミーを追加した結果例を示す模式図
【図８−Ａ】本発明の第５の実施形態に基づくトップ階層の配線混雑状況例を示す模式図
【図８−Ｂ】本発明の第５の実施形態に基づく配線禁止領域を生成した結果例を示す模式図
【図９】本発明の第６の実施形態に基づくブロック内に配線禁止領域を生成した結果例を示す模式図
【図１０】本発明の第７の実施形態に基づくブロック内のブロック枠周辺に配線禁止領域を生成した結果例を示す模式図
【図１１−Ａ】本発明の第８の実施形態に基づくブロック内配置と配線結果例を示す模式図
【図１１−Ｂ】本発明の第８の実施形態に基づくブロック内仮定配線領域と配置配線結果例を示す模式図
【図１２】本発明の第９の実施形態における半導体集積回路の設計方法のフラット設計レイアウトフローを示す模式図
【図１３−Ａ】図１２の概略配線処理の結果例を示す模式図
【図１３−Ｂ】図１２の階層化の結果を示す模式図
【図１４】本発明の第１０の実施形態に基づく配線禁止領域と概略配線結果例を示す模式図
【図１５】仮ブロック枠を生成した結果を示す模式図
【図１６】従来のブロック内で配線混雑が発生した結果例を示す模式図
【図１７】従来のフロアプランを変更し配線した結果例を示す模式図
【図１８】従来の配線が回り込んでいる配線結果例を示す模式図
【図１９】従来のフラット設計でのフロアプラン結果例を示す模式図
【図２０】従来の階層化を行った結果例を示す模式図
【符号の説明】
【００８６】
１０１、６０１、８０１、１３０１、１４０１、１５０１  ＩＯセルの配置領域
１０２、６０２、８０２、１３０２、１４０２、１５０２  トップ階層配線領域
１０３、１０４、６０３、６０４、８０３、８０４、９０１、１００１、１１０１、１３０７  ブロック
１０５、５０２、６０５、９０２、１００２、１１０２、１１０４、１３０３、１４０３、１５０４  論理回路セル
１０６、４０４、５０４、６０６、１３０８、１４０５  外部端子
２０１、２０２、３０１、３０２、５０３、５０５〜５０７、６０７、１１０５、１３０４〜１３０６、１３０９、１３１０、１４０４、１４０６  配線
４０１、４０２、８０８、９０３、１００３  配線禁止領域
４０３、５０１、８０６、１５０３  ブロック枠
５０８、５１０、６０８  ダミー配線
８０５  混雑予想領域
【図１】
2006013254.tif 000003
【図２】
2006013254.tif 000004
【図３】
2006013254.tif 000005
【図４−Ａ】
2006013254.tif 000006
【図４−Ｂ】
2006013254.tif 000007
【図４−Ｃ】
2006013254.tif 000008
【図４−Ｄ】
2006013254.tif 000009
【図５−Ａ】
2006013254.tif 000010
【図５−Ｂ】
2006013254.tif 000011
【図６】
2006013254.tif 000012
【図７−Ａ】
2006013254.tif 000013
【図７−Ｂ】
2006013254.tif 000014
【図８−Ａ】
2006013254.tif 000015
【図８−Ｂ】
2006013254.tif 000016
【図９】
2006013254.tif 000017
【図１０】
2006013254.tif 000018
【図１１−Ａ】
2006013254.tif 000019
【図１１−Ｂ】
2006013254.tif 000020
【図１２】
2006013254.tif 000021
【図１３−Ａ】
2006013254.tif 000022
【図１３−Ｂ】
2006013254.tif 000023
【図１４】
2006013254.tif 000024
【図１５】
2006013254.tif 000025
【図１６】
2006013254.tif 000026
【図１７】
2006013254.tif 000027
【図１８】
2006013254.tif 000028
【図１９】
2006013254.tif 000029
【図２０】
2006013254.tif 000030