(57)【要約】【課題】完全ＣＭＯＳ型ＳＲＡＭセルとして、セル面積とコストを大きく増やすことなくソフトエラー耐性を向上すること。【解決手段】第１（２）の駆動用および負荷用ＭＩＳＦＥＴのゲート電極が、第１（２）の転送用ＭＩＳＦＥＴのゲート電極と別に一体型のＮ型ポリシリコンで形成され、該Ｎ型ポリシリコン中の不純物濃度が制御されて第１（２）の抵抗素子が形成されており、第１および第２の抵抗素子が、それぞれ、第１または第２の負荷用ＭＩＳＦＥＴのゲート電極の先であって、第１または第２の駆動用ＭＩＳＦＥＴとは逆方向側に形成されており、第２（１）のインバータの出力ノードからの配線が、第１（２）の抵抗素子となるＮ型ポリシリコンの上部に形成されたコンタクト電極に繋がり、第１および第２の負荷用ＭＩＳＦＥＴが、Ｎ型ゲート電極をもつ。【選択図】図２
2006013250.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１および第２の駆動用ＭＩＳＦＥＴと第1および第２の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、前記半導体基板上に形成された第１および第２の転送用ＭＩＳＦＥＴとを有するメモリセルを備え、前記第１の駆動用ＭＩＳＦＥＴと前記第１の負荷用ＭＩＳＦＥＴとで第１のインバータを構成し前記第２の駆動用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴとで第２のインバータを構成する完全ＣＭＯＳ型の半導体記憶装置であって、
前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極が、前記第１の転送用ＭＩＳＦＥＴのゲート電極と別に一体型のＮ型ポリシリコンで形成され、該Ｎ型ポリシリコン中の不純物濃度が制御されて第１の抵抗素子が形成されており、
前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極が、前記第２の転送用ゲート電極と別に一体型のＮ型ポリシリコンで形成され、該Ｎ型ポリシリコン中の不純物濃度が制御されて第２の抵抗素子が形成されており、
前記第１および第２の抵抗素子が、それぞれ、前記第１または第２の負荷用ＭＩＳＦＥＴのゲート電極の先であって、前記第１または第２の駆動用ＭＩＳＦＥＴとは逆方向側に形成されており、
前記第２のインバータの出力ノードからの配線が、前記第１の抵抗素子となる前記Ｎ型ポリシリコンの上部に形成されたコンタクト電極に繋がり、
前記第１のインバータの出力ノードからの配線が、前記第２の抵抗素子となる前記Ｎ型ポリシリコンの上部に形成されたコンタクト電極に繋がり、
前記第１および第２の負荷用ＭＩＳＦＥＴが、Ｎ型ゲート電極をもつこと
を特徴とする半導体記憶装置。
【請求項２】
前記第１および第２の抵抗素子が、それぞれ、前記第１または第２の負荷用ＭＩＳＦＥＴのゲート電極の領域を含んで形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１および第２の負荷用ＭＩＳＦＥＴのチャネル領域が、Ｐ型の埋め込み領域を有せず、かつ、低濃度のＮ型不純物を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１および第２の抵抗素子の領域が、Ｎ型不純物を含まず、
前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極から前記第１および第２の負荷用ＭＩＳＦＥＴのゲート電極までの前記Ｎ型ポリシリコンの領域が、高濃度のＮ型不純物を有すること
を特徴とする請求項１記載の半導体記憶装置。
【請求項５】
半導体基板上に形成された第１および第２の駆動用ＭＩＳＦＥＴと第1および第２の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、前記半導体基板上に形成された第１および第２の転送用ＭＩＳＦＥＴとを有するメモリセルを備え、前記第１の駆動用ＭＩＳＦＥＴと前記第１の負荷用ＭＩＳＦＥＴとで第１のインバータを構成し前記第２の駆動用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴとで第２のインバータを構成する完全ＣＭＯＳ型の半導体記憶装置の製造方法であって、
前記第１、２のインバータそれぞれの前記駆動用ＭＩＳＦＥＴのゲート電極および前記負荷用ＭＩＳＦＥＴのゲート電極を、Ｎ型の不純物濃度を有するポリシリコン層でそれぞれ一体的に形成する工程と、
前記形成されたポリシリコン層それぞれの前記第１または第２の負荷用ＭＩＳＦＥＴ側を除く前記第１または第２の駆動用ＭＩＳＦＥＴ側にＮ型不純物をイオン注入する工程と、
前記ポリシリコン層をアニールする工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティックな状態に書き込みがされまた読み出しがされる半導体記憶装置およびその製造方法に係り、特に、いわゆるソフトエラーを抑制するのに好適な半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ（static random access memory）セルのソフトエラー対策として、ＳＲＡＭセルに抵抗（Ｒ）を付加する公知例は下記特許文献１、非特許文献１など数多く存在する。しかし、微細化の進んだサブミクロン世代のＳＲＡＭセルに抵抗（Ｒ）を付加するにあたり、セル面積とコストを大きく増やすことなく作り込むことは非常に難しい。
【特許文献１】特公平８−２８４３９号公報
【非特許文献１】ジェー・エル・アンドリューズ（J. L. Andrews）、他５名、 "Single Event Error Immune CMOS RAM"、（米国） IEEE Trans. Nucl. Sci.、 NS-29(6)、 pp. 2040-2043、 Dec. 1982
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、上記の事情を考慮してなされたもので、完全ＣＭＯＳ型ＳＲＡＭセルとして、セル面積とコストを大きく増やすことなくソフトエラー耐性を向上することができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様に係る半導体記憶装置は、半導体基板上に形成された第１および第２の駆動用ＭＩＳＦＥＴと第1および第２の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、前記半導体基板上に形成された第１および第２の転送用ＭＩＳＦＥＴとを有するメモリセルを備え、前記第１の駆動用ＭＩＳＦＥＴと前記第１の負荷用ＭＩＳＦＥＴとで第１のインバータを構成し前記第２の駆動用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴとで第２のインバータを構成する完全ＣＭＯＳ型の半導体記憶装置であって、前記第１の駆動用ＭＩＳＦＥＴのゲート電極と前記第１の負荷用ＭＩＳＦＥＴのゲート電極が、前記第１の転送用ＭＩＳＦＥＴのゲート電極と別に一体型のＮ型ポリシリコンで形成され、該Ｎ型ポリシリコン中の不純物濃度が制御されて第１の抵抗素子が形成されており、前記第２の駆動用ＭＩＳＦＥＴのゲート電極と前記第２の負荷用ＭＩＳＦＥＴのゲート電極が、前記第２の転送用ゲート電極と別に一体型のＮ型ポリシリコンで形成され、該Ｎ型ポリシリコン中の不純物濃度が制御されて第２の抵抗素子が形成されており、前記第１および第２の抵抗素子が、それぞれ、前記第１または第２の負荷用ＭＩＳＦＥＴのゲート電極の先であって、前記第１または第２の駆動用ＭＩＳＦＥＴとは逆方向側に形成されており、前記第２のインバータの出力ノードからの配線が、前記第１の抵抗素子となる前記Ｎ型ポリシリコンの上部に形成されたコンタクト電極に繋がり、前記第１のインバータの出力ノードからの配線が、前記第２の抵抗素子となる前記Ｎ型ポリシリコンの上部に形成されたコンタクト電極に繋がり、前記第１および第２の負荷用ＭＩＳＦＥＴが、Ｎ型ゲート電極をもつことを特徴とする。
【０００５】
また、本発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に形成された第１および第２の駆動用ＭＩＳＦＥＴと第1および第２の負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と、前記半導体基板上に形成された第１および第２の転送用ＭＩＳＦＥＴとを有するメモリセルを備え、前記第１の駆動用ＭＩＳＦＥＴと前記第１の負荷用ＭＩＳＦＥＴとで第１のインバータを構成し前記第２の駆動用ＭＩＳＦＥＴと前記第２の負荷用ＭＩＳＦＥＴとで第２のインバータを構成する完全ＣＭＯＳ型の半導体記憶装置の製造方法であって、前記第１、２のインバータそれぞれの前記駆動用ＭＩＳＦＥＴのゲート電極および前記負荷用ＭＩＳＦＥＴのゲート電極を、Ｎ型の不純物濃度を有するポリシリコン層でそれぞれ一体的に形成する工程と、前記形成されたポリシリコン層それぞれの前記第１または第２の負荷用ＭＩＳＦＥＴ側を除く前記第１または第２の駆動用ＭＩＳＦＥＴ側にＮ型不純物をイオン注入する工程と、前記ポリシリコン層をアニールする工程とを具備することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、スタティックな状態に書き込みがされまた読み出しがされる半導体記憶装置およびその製造方法において、セル面積とコストを大きく増やすことなくソフトエラー耐性を向上することができる。
【発明を実施するための最良の形態】
【０００７】
本発明の一態様に係る半導体記憶装置によれば、完全ＣＭＯＳ型ＳＲＡＭセルのソフトエラー対策として、セル面積と製造コストを大きく増やすことなく、例えば数ｋΩ〜数十ＭΩの抵抗をセル内に作り込むことができる。一般に、サブミクロン世代のＳＲＡＭセル領域内に（例えば面積が数μｍ２以下の微小なセル領域内に）セル面積とコストを大きく増やすことなく、既存の構造の一部に高抵抗素子を付加することは非常に難しい。
【０００８】
本発明の一態様では、例えばＳＲＡＭセルの一番長いゲートポリシリコンを利用して高抵抗素子を作り、負荷用ＭＩＳＦＥＴのゲートをＮ型ポリシリコンにする。このため、ＳＲＡＭセルとして、駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴのゲート電極が一つに繋がっている形態のものが向いている。ここでその抵抗値はポリシリコン内に導入するＮ型不純物量とその領域長さで制御する。また、負荷用ＭＩＳＦＥＴのゲート電極をＮ型とすることで、ポリシリコン中の抵抗領域となる低濃度不純物を大きくとることができ、高抵抗素子が作りやすくなり小さなセル面積を実現する。また、本発明の一態様に係る半導体記憶装置の製造方法によればこのような半導体記憶装置を製造することができる。
【０００９】
本発明の実施態様として、前記第１および第２の抵抗素子は、それぞれ、前記第１または第２の負荷用ＭＩＳＦＥＴのゲート電極の領域を含んで形成されている、とすることができる。これにより、Ｎ型のゲート電極をもつ負荷用ＭＩＳＦＥＴのそのポリシリコンの不純物濃度が低濃度の構造となるが、オン状態ではポリシリコン中がＮ型の蓄積状態となるため、電流駆動力の劣化が小さい。また、高抵抗素子の領域を長くとれるので、高抵抗化に都合がよい。
【００１０】
また、実施態様として、前記第１および第２の負荷用ＭＩＳＦＥＴのチャネル領域が、Ｐ型の埋め込み領域を有せず、かつ、低濃度のＮ型不純物を有する、とすることができる。Ｎ型ゲートをもつ負荷用ＭＩＳＦＥＴのチャネル領域が低濃度Ｎ型不純物を含むようにすることで、１Ｖ以下のしきい値を実現でき、かつ、ソース・ドレイン領域、ＬＤＤ部、エクステンション部となるＰ型拡散層濃度とチャネル濃度の交差による接合リークやトンネルリーク電流を抑えることができるので、低スタンドバイのＰ型ＭＩＳＦＥＴを実現できる。
【００１１】
また、実施態様として、前記第１および第２の抵抗素子の領域が、Ｎ型不純物を含まず、前記第１および第２の駆動用ＭＩＳＦＥＴのゲート電極から前記第１および第２の負荷用ＭＩＳＦＥＴのゲート電極までの前記Ｎ型ポリシリコンの領域が、高濃度のＮ型不純物を有する、とすることができる。これにより、短いポリシリコンの領域に、より高抵抗の素子を作ることができる。
【００１２】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体記憶装置におけるＳＲＡＭセルの等価回路を示す図である。このＳＲＡＭセルはいわゆる完全ＣＭＯＳ型である。図１において、Ｑｔ１、Ｑｔ２は転送トランジスタ（ＮＭＯＳ）、Ｑｄ１、Ｑｄ２は駆動トランジスタ（ＮＭＯＳ）、Ｑｐ１、Ｑｐ２は負荷トランジスタ（ＰＭＯＳ）である。これらのトランジスタは一般的な分類でＭＩＳＦＥＴである。トランジスタＱｄ１とトランジスタＱｐ１で第１のインバータを構成し、トランジスタＱｄ２とトランジスタＱｐ２で第２のインバータを構成している。これらのインバータの出力ノードが、それぞれ第１の記憶ノード５４、第２の記憶ノード５５になる。転送トランジスタＱｔ１、Ｑｔ２のゲートはワード線５１に接続され、そのソース・ドレインの一方はそれぞれビット線５２、５３に接続されている。
【００１３】
第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２は、負荷トランジスタＱｐ１、Ｑｐ２（ＰＭＯＳ）のゲートと記憶ノード５４、５５との間に作られた多結晶シリコン（以下、ポリシリコンという。）領域の抵抗である。このポリシリコン領域の抵抗は、数ｋΩ〜数十ＭΩの抵抗値を有する。なお、抵抗素子Ｒ１、Ｒ２を有することによる効果については後に詳細に説明する。
【００１４】
図２は、本発明の一実施形態に係る半導体記憶装置におけるＳＲＡＭセルの物理的構造を示す概略的な平面レイアウト図である。なお、説明の都合上、上層など省略している部分がある。また、図１で説明した符号の構成部分に相当する部位には、同一の符号を付している。
【００１５】
ひとつのＳＲＡＭセル３０は点線で示される領域である。この領域は、その中心点で点対称図形となることから、このレイアウト図を点対称型のセルと呼ぶことにする。図２に示すように、ＳＲＡＭセル３０は、シリコン領域１、２、３、４、素子分離領域２１、ポリシリコン領域５、８、ポリシリコン領域（以下ポリシリコン層という）６、７を有する。ポリシリコン領域５、８、ポリシリコン層６、７は、ゲート電極や抵抗素子として機能する。
【００１６】
また、コンタクト１２、１４は接地線へ繋がり、コンタクト１７、１８は電源線に繋がり、コンタクト１１、１６はビット線へ繋がる。コンタクト１５とコンタクト９は上部配線で繋がることで第２の記憶ノードを形成し、さらにコンタクト９とコンタクト１９が上部配線で繋がることで第２の記憶ノードと第１のインバータのゲート電極が繋がることになる。同様に、コンタクト１０とコンタクト１３が上部配線で繋がることで第１の記憶ノードを形成し、さらにコンタクト１０とコンタクト２０が上部配線で繋がることでノード１と第２のインバータのゲート電極が繋がることになる。
【００１７】
また、トランジスタＱｐ１とコンタクト１９の間、トランジスタＱｐ２とコンタクト２０の間にポリシリコン層による抵抗素子Ｒ１、Ｒ２を形成するが、本実施形態のＳＲＡＭセルは、抵抗素子Ｒ１、Ｒ２およびＰＦＥＴのゲート電極がＮ型であることを除き、従来のＳＲＡＭセルと同様の構成を有している。
【００１８】
次に、ポリシリコン層６中の抵抗素子Ｒ１を縦断する断面の構造について図３を参照してさらに説明する。図３は、図２に示す平面レイアウト図中のＡ−Ａａ断面の矢視方向図である。なお、図３におけるＢ１からＢ４は、図２中に示したＢ１からＢ４に相当する目安の位置である。図３において、すでに説明した構成要素と同一部位には同一符号を付してある。
【００１９】
図３に示すように、この半導体記憶装置は、シリコン基板として不純物濃度１Ｅ１４〜１Ｅ１６ｃｍ−３程度の低濃度Ｐ型タイプのシリコン基板７０を使用し、不純物濃度１Ｅ１６〜１Ｅ１８ｃｍ−３程度のＮウェル７１が不純物濃度１Ｅ１６〜１Ｅ１８ｃｍ−３程度のＰウェル７２を覆うトリプルウェル構造となっている。変形例としては、図４に示すようにＮウェル７１とＰウェル７２が隣り合い、Ｐウェル７２とＰ型の基板７０が繋がっているツインウェル構造であってもよい。図４は、図３に示したものとは異なる、図２に示す平面レイアウト図中のＡ−Ａａ断面の矢視方向図である。図４において図３と同一相当の部位には同一符号を付してある。上記以外のその部分の説明は図３の説明と同じである。
【００２０】
また、図３（または図４）で、半導体記憶装置として、素子分離領域６２、ゲート絶縁膜６３、ポリシリコン層６、ＴｉＳｉ２やＣｏＳｉ２等のサリサイド層６５、シリコンナイトライド層またはシリコンオキサイド層６６、タングステンのコンタクト６７、Ｔｉ／ＴｉＮなどのバリアメタル層７７、スペーサー層７３、スペーサー層７４、層間膜７５、層間膜７６、配線層７８を有する。ポリシリコン層６内は、１Ｅ１９ｃｍ−３を超える高濃度不純物層６ａと１Ｅ１９ｃｍ−３以下の低濃度不純物層６ｂに分割されており、高濃度不純物層６ａはトランジスタＱｄ１、Ｑｐ１のゲート電極および配線として使用されている。一方、低濃度不純物層６ｂは抵抗素子Ｒ１として使用されている。
【００２１】
次に、図５ないし図２０を参照して、図３に示した構造を得るための工程について以下説明する。図５ないし図２０は、図２に示したＳＲＡＭセルの製造過程をＡ−Ａａ断面で示した工程図である。これらの図においてすでに説明した部位と同一相当の部位には同一符号を付してある。
【００２２】
まず、図５に示すように、Ｂ（ホウ素）濃度が１Ｅ１４〜１Ｅ１６個／ｃｍ３のＰ型の基板７０に、浅いトレンチによる素子分離領域６２を形成し、Ｎウェル７１とＰウェル７２、そしてＮウェル７１とＰウェル７２の下にＮ領域をイオン注入で作りトリプルウェル構造を形成する。そして、ウェットエッチングで基板表面の犠牲酸化膜を除去後、さらにゲート絶縁膜６３を熱酸化によって付ける。
【００２３】
次に、図５に示した構造に、図６に示すようにゲート電極となるポリシリコン層６４を堆積し、ドーズ量が０個／ｃｍ２（すなわちこの場合はイオン注入しない）から１４乗台個／ｃｍ２の範囲でＰ（リン）（またはＡｓ（ヒ素）でもよい）をイオン注入する。このドーズ量によってポリシリコン層６４に低濃度不純物層６９の領域を作り抵抗素子の抵抗値を制御する。なお、図６では、イオン注入による方法を示したが、ポリシリコン層を堆積するときにＰ（リン）またはＡｓ（ヒ素）をドープしながら低濃度不純物層６９を堆積する方法でもかまわない（図７参照）。その場合は、狙いの抵抗値になるようにポリシリコン層６４中の不純物濃度が０〜１９乗台個／ｃｍ３の範囲で制御する。
【００２４】
続いて、図８に示すように、ポリシリコン層６４がシリサイド化されないようにするためのマスクとなるシリコンナイトライド層（またはシリコンオキサイド層）６６を堆積する。さらに、図９に示すように、ゲート加工用のマスク７９を使ってシリコンナイトライド層６６およびポリシリコン層６４をＲＩＥ（reactive ion etching）法で加工する。
【００２５】
次に、トランジスタのゲート電極とソース／ドレイン領域を形成するためのイオン注入を後ほど行うが、図１０に示すように、ゲート電極として高濃度領域を作る必要がある駆動用トランジスタ側のシリコンナイトライド層６６を部分的にエッチングするため、マスク７９ａを使ってＲＩＥ法で加工する。続いて、図１１、図１２に示すように、スペーサー層７３、７４を堆積の後、これをＲＩＥで加工する。
【００２６】
次に、図１３に示すように、マスク８０を使用して、ＮＭＯＳのソース／ドレイン領域とシリコンナイトライド層６６がないポリシリコン層６４の領域に高濃度のＡｓ（ヒ素）、またはＰ（リン）、またはＡｓ（ヒ素）とＰ（リン）とをイオン注入し、Ｎ型の高濃度領域を形成する。
【００２７】
そして、図１４に示すように、マスク８０に反転のマスク８１を利用して、ＰＭＯＳのソース／ドレイン領域とシリコンナイトライド膜６６がないポリシリコン層６４の領域に高濃度のＢ（ホウ素）をイオン注入して、Ｐ型の高濃度領域を形成する。ここで、ポリシリコン層６４上にシリコンナイトライド層６６（またはシリコンオキサイド層）がある部分は、イオン注入の飛程からポリシリコン層６４内に不純物が入らないように先のシリコンナイトライド層６６（またはシリコンオキサイド層）の膜厚が調整されているので不純物が入らないが、入っても影響しない程度にする。一方、負荷トランジスタのソース／ドレイン領域だけは、高濃度のＰ型不純物が入り、ＰＭＯＳトランジスタとなる。
【００２８】
続いて、図１５に示すように、スペーサー層７３の上面をエッチングで加工除去した後、不活性雰囲気でアニールすることで、Ｎ型の高濃度領域を負荷トランジスタＱｐ１、Ｑｐ２のゲート領域まで拡散させる（高濃度不純物層６ａになる。残り部分が低濃度不純物層６ｂである。高濃度不純物層６ａと低濃度不純物層６ｂとで目的とするポリシリコン層６となる。）。このときの拡散時間、温度は、シリコンナイトライド層６６の長さの関係とＮＦＥＴのトランジスタ特性を加味して調整する。
【００２９】
図２１には、このように形成されたポリシリコン層６における不純物濃度の位置的な関係の一例を示す。図２１は、図２に示したＳＲＡＭセルのＡ−Ａａ断面におけるポリシリコン層の不純物濃度の一例を示す図である。なお、濃度設定はこの場合に限ることはない。
【００３０】
次に、図１６に示すように、サリサイド工程でＴｉＳｉ２またはＣｏＳｉ２等のサリサイド層６５をポリシリコン層６上の所定領域に形成する。続いて、図１７に示すように、層間膜７５、７６を堆積し、さらに図１８に示すように、コンタクトマスクを使用して、抵抗素子Ｒ１となるＮ型の低濃度側のポリシリコン層６上部にコンタクトホールを開口する。続いて、図１９に示すように、バリアメタル層７７を形成し、さらに図２０に示すようにタングステン（Ｗ）を堆積し、コンタクト６７および配線層７８を形成する。ここでポリシリコン層６とのコンタクト抵抗は、ポリシリコン層６中の不純物濃度が低い場合に高抵抗になるので、高抵抗素子としても機能する。したがって、抵抗素子Ｒ１、Ｒ２は、より厳密には、ポリシリコン層６中の抵抗とコンタクト抵抗の２つの因子で決まることになる。
【００３１】
次に、抵抗素子Ｒ１、Ｒ２を有することによる効果について以下説明する。第１の記憶ノード５４側につながる抵抗素子Ｒ２と、インバータを形成している負荷用トランジスタＱｐ２と駆動用トランジスタＱｄ２のゲート容量およびオーバーラップ容量の合計容量Ｃ２は、その回路配置から時定数（τ＝ＣＲ）を持つ。もしも、記憶ノード５４にソフトエラーの元になる電荷が流れ込んだとき（その原因には例えばα線または宇宙線が考えられる）、その時定数τ＝Ｃ２×Ｒ２で緩和されて、対向するインバータのゲート電圧、すなわちトランジスタＱｐ２とトランジスタＱｄ２のゲート電圧が変動しにくくなるので、結果的にインバータが反転する最大電荷量が増加したことになり、ソフトエラー耐性が上がることになる。
【００３２】
図２２には、第１の記憶ノード５４に電荷が流入したときの、抵抗を挿入した場合（ａ）としない場合（ｂ）の第１の記憶ノード５４および第２の記憶ノード５５の電位波形を横軸を時間にとって示した。流入する電荷量の大きさと挿入する抵抗値の関係で結果は変わるが、うまく設定すると（ａ）のように記憶ノード５４および記憶ノード５５の電位が反転せずにもとの電位状態に戻る。
【００３３】
ところで、ポリシリコン層６、７の抵抗素子Ｒ１、Ｒ２の値は、不純物濃度の他に低濃度領域の長さでも調整できる。負荷トランジスタＱｐ１、Ｑｐ２のゲート電極部まで低濃度領域にできれば、さらに高抵抗な素子を形成できる。しかし、一般にゲート電極のポリシリコン中の濃度が低濃度になると、そのトランジスタの駆動力劣化が懸念される。ところが、ゲート電極となるポリシリコンとしてＮ型を使用していることから、駆動用トランジスタがＯＮ状態のときのポリシリコン内は電子が蓄積状態となるため、駆動力低下の影響が少ないという利点がある。
【００３４】
この実施形態では、Ｎ型ゲート電極をもつＰＭＯＳを負荷用トランジスタとして使用することになる。その場合、仕事関数の違いでしきい値が高くなることを利用し、チャネルを低濃度（１Ｅ１８ｃｍ−３以下）のＮ型不純物のみで形成することでしきい値を１Ｖ以下に調整する。この方法を使うと、セル内のしきい値を調整するチャネルイオン注入工程の減少分でコストの増加が避けられることや、チャネル濃度が低いことによるドレイン近傍の接合リーク電流の減少により低スタンドバイ電流特性を実現できるという２つのメリットがある。
【００３５】
なお、上記実施形態では、ゲートやソース／ドレインにサリサイド工程を適用した場合の例を示したが、サリサイド工程なしの場合にも適用できる。さらに、図２２（ａ）、（ｂ）、（ｃ）に示すように、ＳＲＡＭセルに容量Ｃａ、Ｃｂ、Ｃを付加する（例えばＳＲＡＭの上部構造として付加することができる。）ことによれば、さらに時定数τを大きくすることができ、ソフトエラー耐性を増すことができる。図２２は、本発明の他の実施形態に係る半導体記憶装置におけるＳＲＡＭセルの等価回路を示す図であり、すでに説明した構成要素には同一の符号を付してある。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体記憶装置におけるＳＲＡＭセルの等価回路を示す図。
【図２】本発明の一実施形態に係る半導体記憶装置におけるＳＲＡＭセルの物理的構造を示す概略的な平面レイアウト図。
【図３】図２に示す平面レイアウト図中のＡ−Ａａ断面の矢視方向図。
【図４】図３に示したものとは異なる、図２に示す平面レイアウト図中のＡ−Ａａ断面の矢視方向図。
【図５】図２に示したＳＲＡＭセルの製造過程をＡ−Ａａ断面で示した工程図。
【図６】図５の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図７】図６の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図８】図７の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図９】図８の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１０】図９の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１１】図１０の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１２】図１１の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１３】図１２の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１４】図１３の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１５】図１４の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１６】図１５の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１７】図１６の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１８】図１７の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図１９】図１８の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図２０】図１９の続図であって、図２に示したＳＲＡＭセルのＡ−Ａａ断面における工程図。
【図２１】図２に示したＳＲＡＭセルのＡ−Ａａ断面におけるポリシリコン層の不純物濃度の一例を示す図。
【図２２】図２に示したＳＲＡＭセルの抵抗素子Ｒ１、Ｒ２による効果の説明図。
【図２３】本発明の他の実施形態に係る半導体記憶装置におけるＳＲＡＭセルの等価回路を示す図。
【符号の説明】
【００３７】
１…シリコン領域、２…シリコン領域、３…シリコン領域、４…シリコン領域、５…ポリシリコン領域、６…ポリシリコン層、６ａ…高濃度不純物層、６ｂ…低濃度不純物層、７…ポリシリコン層、８…ポリシリコン領域、９…コンタクト、１０…コンタクト、１１…コンタクト、１２…コンタクト、１３…コンタクト、１４…コンタクト、１５…コンタクト、１６…コンタクト、１７…コンタクト、１８…コンタクト、１９…コンタクト、２０…コンタクト、２１…素子分離領域、３０…一つのＳＲＡＭセル、５１…ワード線、５２、５３…ビット線、５４…第１の記憶ノード、５５…第２の記憶ノード、６２…素子分離領域、６３…ゲート絶縁膜、６４…ポリシリコン層、６５…サリサイド層、６６…シリコンナイトライド層またはシリコンオキサイド層、６７…タングステンコンタクト、６８…高濃度不純物層、６９…低濃度不純物層、７０…シリコン基板、７１…Ｎウェル、７２…Ｐウェル、７３…スペーサー層、７４…スペーサー層、７５…層間膜、７６…層間膜、７７…バリアメタル層、７８…配線層、７９…マスク、７９ａ…マスク、８０…マスク、８１…マスク、Ｒ１、Ｒ２…抵抗素子、Ｑｄ１…第１の駆動トランジスタ（ＭＩＳＦＥＴ）、Ｑｄ２…第２の駆動トランジスタ（ＭＩＳＦＥＴ）、Ｑｐ１…第１の負荷トランジスタ（ＭＩＳＦＥＴ）、Ｑｐ２…第２の負荷トランジスタ（ＭＩＳＦＥＴ）、Ｑｔ１…第１の転送トランジスタ（ＭＩＳＦＥＴ）、Ｑｔ２…第２の転送トランジスタ（ＭＩＳＦＥＴ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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