(57)【要約】【課題】  製造時に相変化膜の剥離が起こり難い相変化型不揮発性メモリを提供する。【解決手段】  絶縁膜と前記絶縁膜上の相変化膜との界面よりも、前記相変化膜の周囲における前記絶縁膜の表面を基板側にする。【選択図】図１０
2006278864.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上の絶縁膜に埋め込まれた下部電極を形成する工程と、
（ｂ）前記下部電極を覆うようにして前記絶縁膜上に、相変化によって相異なる比抵抗値をとりうる相変化膜を形成する工程と、
（ｃ）前記相変化膜上に導電膜を形成する工程と、
（ｄ）前記導電膜をエッチングして前記下部電極上に上部電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記上部電極の周囲における前記相変化膜をエッチングにより除去する工程と、
（ｆ）前記（ｅ）工程の後、前記相変化膜の周囲における前記絶縁膜をエッチングして、前記相変化膜の周囲における前記絶縁膜の表面を前記絶縁膜と前記相変化膜との界面よりも前記基板側にする工程とを有することを特徴とする相変化型不揮発性メモリの製造方法。
【請求項２】
請求項１に記載の相変化型不揮発性メモリの製造方法において、
前記（ｅ）工程及び（ｆ）工程は、連続的に行われることを特徴とする相変化型不揮発性メモリの製造方法。
【請求項３】
請求項１に記載の相変化型不揮発性メモリの製造方法において、
前記相変化膜の周囲における前記絶縁膜の表面は、前記相変化膜に整合して形成されることを特徴とする相変化型不揮発性メモリの製造方法。
【請求項４】
請求項１に記載の相変化型不揮発性メモリの製造方法において、
前記絶縁膜のエッチング量は、２０ｎｍ以上であることを特徴とする相変化型不揮発性メモリの製造方法。
【請求項５】
請求項１に記載の相変化型不揮発性メモリの製造方法において、
前記相変化膜は、ゲルマニウム−アンチモン−テルル化合物を主成分とする材料であることを特徴とする相変化型不揮発性メモリの製造方法。
【請求項６】
請求項１に記載の相変化型不揮発性メモリの製造方法において、
前記絶縁膜は、その膜中にエッチングストッパ膜を包含していることを特徴とする相変化型不揮発性メモリの製造方法。
【請求項７】
基板上の絶縁膜に埋め込むようにして設けられた下部電極と、
相変化によって相異なる比抵抗値をとりうる相変化膜であって、前記下部電極を覆うようにして前記絶縁膜上に設けられた相変化膜と、
前記相変化膜上に設けられた上部電極とを有し、
前記絶縁膜は、前記相変化膜の周囲における表面が、前記相変化膜との界面よりも前記基板側に位置していることを特徴とする相変化型不揮発性メモリ。
【請求項８】
請求項７に記載の相変化型不揮発性メモリにおいて、
前記相変化膜の周囲における前記絶縁膜の表面は、前記相変化膜に整合して形成されていることを特徴とする相変化型不揮発性メモリ。
【請求項９】
請求項７に記載の相変化型不揮発性メモリにおいて、
前記絶縁膜の前記相変化膜との界面と、前記相変化膜の周囲の前記界面側における前記絶縁膜の表面との高低差は、２０ｎｍ以上であることを特徴とする相変化型不揮発性メモリ。
【請求項１０】
請求項７に記載の相変化型不揮発性メモリにおいて、
前記相変化膜は、ゲルマニウム−アンチモン−テルル化合物を主成分とする材料であることを特徴とする相変化型不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化型不揮発性メモリに関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして相変化カルコゲナイド材料を用いた相変化型不揮発性メモリ（ＰＲＡＭ：Ｐhase-change Ｒandom Ａccess Ｍemory）が提案されている。ＰＲＡＭは、不揮発性ながらＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）と同程度のメモリの書き込み・読出しの高速動作が可能であると予想され、またＦＬＡＳＨメモリと同程度のセル面積に集積化可能であることから、次世代不揮発性メモリとして最有力と考えられている。
【０００３】
ＰＲＡＭで用いられるカルコゲナイド材料は、すでにＤＶＤ（Ｄigital Ｖersatile Ｄisc）で使用されている。ＤＶＤは、カルコゲナイド材料がアモルファス状態と結晶状態とで光の反射率が異なることを利用するのに対し、ＰＲＡＭは相変化材料のアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用して、メモリとして動作させる素子である。
【０００４】
相変化メモリのスイッチング、すなわち相変化材料のアモルファス状態から結晶状態への相変化および、その逆の変化は、相変化材料にパルス電圧を印加させ、その際発生するジュール発熱を用いる。相変化材料のアモルファス状態から結晶状態への相変化では、結晶化温度以上融点以下となる電圧を印加する。また、結晶状態からアモルファス状態への相変化では、融点以上となる短パルスの電圧を加え、急冷することで行う。例えば、文献「次世代光記録技術と材料」（エレクトロニクス材料・技術シリーズ、シーエムシー出版、2004年発行）の９９ページ図６に一般的なＰＲＡＭの構造が開示されている。相変化膜と接する電極膜では、相変化膜のスイッチングの際に発生する熱に耐えるため、高融点金属の例えばタングステン、あるいはタングステンを含む合金が検討されている。また、低電流で相変化膜がスイッチングできるように下部電極は相変化膜の面積より小さい面積を有するプラグとして形成されている。
【０００５】
【非特許文献１】「次世代光記録技術と材料」（エレクトロニクス材料・技術シリーズ、シーエムシー出版、2004年発行、第９９頁）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
相変化膜は、層間絶縁膜として用いられる酸化シリコンおよび電極膜との密着性が悪い。このため、相変化メモリ製造時において相変化膜、あるいは電極膜が剥がれるという不具合が発生しやすい。このことは、歩留まりの低下につながる。
【０００７】
そこで、本発明の第一の目的は、膜はく離を起こしにくいメモリ構造を有する不揮発性相変化メモリを提供することにある。
【０００８】
また、本発明の第二の目的は、歩留りの高い不揮発性相変化メモリを提供することにある。
【０００９】
また、本発明の第三の目的は、信頼性の高い不揮発性相変化メモリを提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）相変化型不揮発性メモリの製造において、
（ａ）基板上の絶縁膜に埋め込まれた下部電極を形成する工程と、
（ｂ）前記下部電極を覆うようにして前記絶縁膜上に、相変化によって相異なる比抵抗値をとりうる相変化膜を形成する工程と、
（ｃ）前記相変化膜上に導電膜を形成する工程と、
（ｄ）前記導電膜をエッチングして前記下部電極上に上部電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記上部電極の周囲における前記相変化膜をエッチングにより除去する工程と、
（ｆ）前記（ｅ）工程の後、前記相変化膜の周囲における前記絶縁膜をエッチングして、前記相変化膜の周囲における前記絶縁膜の表面を前記絶縁膜と前記相変化膜との界面よりも前記基板側にする工程と、
を有する。
（２）前記絶縁膜のエッチング量は、２０ｎｍ以上である。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１３】
本発明によれば、相変化膜と絶縁膜との界面の端部で発生する応力を低減できるため、相変化膜の剥離を抑制できる。これにより、はく離を起こしにくいメモリ構造を有する不揮発性相変化メモリを提供することができる。また、信頼性の高い不揮発性相変化メモリを提供することができる。また、歩留りの高い不揮発性相変化メモリを提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
図１乃至図２０は、本発明の実施形態１の相変化型不揮発性メモリ（半導体装置）に係る図であり、
図１は、相変化型不揮発性メモリに搭載されたメモリセルの概略構成を示す模式的断面図、
図２はメモリセルの等価回路図、
図３乃至図１１は、相変化型不揮発性メモリの製造工程を示す模式的断面図、
図１２は、相変化型不揮発性メモリにおいて、相変化膜と層間絶縁膜との界面に働く垂直応力の解析結果を示す図、
図１３は、相変化型不揮発性メモリにおいて、相変化膜と層間絶縁膜との界面に働くせん断応力の解析結果を示す図、
図１４は、相変化型不揮発性メモリにおいて、相変化膜と層間絶縁膜との界面に働く垂直応力とせん断応力の、層間絶縁膜エッチング量依存性を示す図、
図１５は、相変化型不揮発性メモリの動作パルスを説明する図、
図１６は、相変化型不揮発性メモリの動作時の温度履歴を説明する図、
図１７は、相変化型不揮発性メモリにおいて、プラグ径（下部電極の径）と相変化膜の厚さ（ＧＳＴ厚さ）を種々変えて解析した結果であり、相変化膜と層間絶縁膜との界面の端部付近に働く垂直応力の層間絶縁膜エッチング量依存性を示す図、
図１８は、相変化型不揮発性メモリにおいて、プラグ径（下部電極の径）と相変化膜の厚さ（ＧＳＴ厚さ）を種々変えて解析した結果であり、相変化膜と層間絶縁膜との界面の端部付近に働くせん断応力の層間絶縁膜エッチング量依存性を示す図、
図１９は、図１７の応力値を最大応力（オーバーエッチング量ｄ＝０での応力）で規格化した図、
図２０は、図１８の応力値を最大応力（オーバーエッチング量ｄ＝０での応力）で規格化した図である。
【００１５】
本実施形態１の相変化型不揮発性メモリは、図２に示すメモリセルＭｃを行列状に複数配置したメモリセルアレイを有する構成になっている。メモリセルＭｃは、図２に示すように、一つの不揮発性記憶素子１９と、これに直列に接続された制御用トランジスタ（例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）−Ｑ）とを有する構成になっており、Ｘ方向に沿って延在するビット線２３と、Ｙ方向（同一平面内においてＸ方向と直交する方向）に沿って延在するワードＷＬとの交差部分に配置されている。
【００１６】
本実施形態１の相変化型不揮発性メモリは、図１に示すように、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板１（以下、単に基板と呼ぶ）を主体に構成されている。
【００１７】
基板１の主面（素子形成面，回路形成面）は、素子分離領域２によって区画された素子形成領域を有し、この素子形成領域には、ｐ型ウエル領域３、及びメモリセルＭｃの制御用トランジスタであるＭＩＳＦＥＴ−Ｑが形成されている。
【００１８】
素子分離領域２は、これに限定されないが、例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation，ＳＴＩ：Ｓhallow Ｔrench Ｉsolation ）領域で構成されている。浅溝アイソレーション領域は、基板１の主面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。
【００１９】
ＭＩＳＦＥＴ−Ｑは、例えばｎチャネル導電型で構成されており、主に、チャネル領域、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜４は、例えば酸化シリコン膜からなり、基板１の主面の素子形成領域に設けられている。ゲート電極５は、例えば抵抗値を低減する不純物が導入されたシリコン膜からなり、基板１の主面の素子形成領域上にゲート絶縁膜４を介在して設けられている。チャネル領域は、ゲート電極５の直下における基板１の表層部に設けられている。ソース領域及びドレイン領域は、チャネル領域のチャネル長方向（ゲート長方向）において、チャネル領域を挟むようにして基板１の表層部に設けられている。
【００２０】
ソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域６、及びコンタクト領域である一対のｎ型半導体領域８（８ａ，８ｂ）を有する構成になっている。ｎ型半導体領域６は、ゲート電極５に整合して基板１の主面の素子形成領域に設けられている。ｎ型半導体領域８は、ゲート電極５の側壁に設けられたサイドウォールスペーサ７に整合して基板１の主面の素子形成領域に設けられている。サイドウォールスペーサ７は、例えば酸化シリコン膜で形成されている。
【００２１】
ここで、ＭＩＳＦＥＴとは、絶縁ゲート型電界効果トランジスタの一種であり、ゲート電極が金属以外の導電材で形成されたものも含む。また、ゲート絶縁膜が酸化シリコン膜で形成されたものはＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。
【００２２】
基板１の主面上には、ＭＩＳＦＥＴ−Ｑを覆うようにして層間絶縁膜９及び１３が設けられている。層間絶縁膜９及び１３は、例えば、ＢＰＳＧ（Ｂoron Ｄoped Ｐhospho Ｓilicate Ｇlass）膜やＳＯＧ（Ｓpin Ｏn Ｇlass）膜、或いは化学気相成長法（ＣＶＤ：Ｃhemical Ｖapor Ｄeposition）やスパッタ法で成膜された酸化シリコン膜や窒化膜等からなる。
【００２３】
層間絶縁膜９と層間絶縁膜１３との間（層間絶縁膜９上）には、Ｘ方向に沿って延在する配線１２が設けられている。層間絶縁膜１３上には、メモリセルＭｃの不揮発性記憶素子１９、及びこの不揮発性記憶素子１９を覆うようにして層間絶縁膜２０が設けられている。層間絶縁膜２０上には、Ｘ方向に沿って延在するビット線２３、及びこのビット線２３を覆うようにして層間絶縁膜２４が設けられている。
【００２４】
ＭＩＳＦＥＴ−Ｑの一方のｎ型半導体領域８ａ上には、層間絶縁膜９の表面からｎ型半導体領域８ａに到達する接続孔１０が設けられており、この接続孔１０の内部には、導電性プラグ１１が埋め込まれている。ＭＩＳＦＥＴ−Ｑの他方のｎ型半導体領域８ｂ上には、層間絶縁膜１３の表面からｎ型半導体領域８ｂに到達する接続孔１４が設けられており、この接続孔１４の内部には、導電性プラグ１５が埋め込まれている。導電性プラグ１１及び１５は、例えば、半導体領域の不純物拡散を防止するための窒化チタン（ＴｉＮ）からなる隣接導電体膜と、この隣接導電体膜に被覆された主導電体膜とを有する構成になっている。
【００２５】
メモリセルＭｃの不揮発性記憶素子１９は、層間絶縁膜（１３，９）に埋め込まれた導電性プラグ１５を下部電極とする構成になっており、この下部電極（１５）と、この下部電極（１５）を覆うようにして層間絶縁膜１３上に設けられた相変化膜１６と、この相変化膜１６を覆うようにして前記相変化膜１６上に設けられた上部電極１７とを有する構成になっている。即ち、不揮発性記憶素子１９は、下部電極（１６）上に相変化膜１６及び上部電極１７を積層したスタック構造になっている。相変化膜１６は、相変化によって相異なる比抵抗値をとりうるものであり、例えばゲルマニウム−アンチモン−テルル化合物（Ｇｅ２Ｓｂ２Ｔｅ５）からなる。上部電極１７は、候融点金属膜である例えばタングステン（Ｗ）膜からなる。上部電極１７は、例えば酸化シリコン膜からなる絶縁膜１８で覆われている。
【００２６】
不揮発性記憶素子１９の上部電極１７上には、層間絶縁膜２０の表面から上部電極１７に到達する接続孔２１が設けられており、この接続孔２１の内部には、例えばタングステン（Ｗ）からなる導電性プラグ２２が埋め込まれている。
【００２７】
ＭＩＳＦＥＴ−Ｑの一方のｎ型半導体領域８ａは、導電性プラグ１１を介在して、層間絶縁膜９上を延在する配線１２と電気的に接続されている。ＭＩＳＦＥＴ−Ｑの他方のｎ型半導体領域８ｂは、導電性プラグ１５（不揮発性記憶素子１９の下部電極）を介在して、層間絶縁膜１３上に設けられた不揮発性記憶素子１９の相変化膜１６と電気的に接続されている。不揮発性記憶素子１９の上部電極１７は、導電性プラグ２２を介在して、層間絶縁膜２０上を延在するビット線２３と電気的に接続されている。配線１２は、基準電圧として例えば０［Ｖ］電圧が印加される。
【００２８】
ここで、不揮発性記憶素子１９の下部電極（１５）は、低電流で相変化膜１６がスイッチングできるように、相変化膜１６の平面積よりも小さい平面積で形成されている。従って、不揮発性記憶素子１９は、相変化膜１６が層間絶縁膜１３と接する構造になっている。このような構造では、層間絶縁膜１３と相変化膜１６との線膨張係数差に起因して層間絶縁膜１３と相変化膜１６との界面１３ｍの端部付近に応力が集中し、しかも相変化膜１６は、層間絶縁膜として用いられる酸化シリコンとの密着性が悪いため、相変化膜１６が剥がれるという不具合が発生し易い。
【００２９】
そこで、本発明者は、層間絶縁膜との密着性が悪い相変化膜１６の剥離を抑制するため、層間絶縁膜１３と相変化膜１６との界面１３ｍの端部付近に集中する応力の低減化を図った。この応力は、層間絶縁膜１３の表面（上面）において、層間絶縁膜１３の相変化膜１６で覆われる部分での表面（界面１３ｍ）と、層間絶縁膜１３の相変化膜１６の周囲における部分での表面１３ｎとを基板１の厚さ方向にオフセットする、換言すれば段差を付けることによって低減することができる。本実施形態１では、図１に示すように、層間絶縁膜１３の相変化膜１６の周囲における部分での表面１３ｎが、層間絶縁膜１３の相変化膜１６で覆われた部分での表面（界面１３ｍ）よりも基板１側に位置し、層間絶縁膜１３の相変化膜１６の周囲における部分での表面１３ｎは、相変化膜１６の周縁に整合して形成されている。この層間絶縁膜１３の表面１３ｎは、例えば、相変化膜１６をエッチングによってパターンニングする時のオーバーエッチングによって形成することができる。
【００３０】
次に、相変化型不揮発性メモリの製造について、図３乃至図１１を用いて説明する。
【００３１】
まず、半導体基板として、例えば比抵抗１０［Ωｃｍ］程度の単結晶シリコンからなるｐ型シリコン基板（基板１）を準備し、その後、基板１の主面（素子形成面，回路形成面）に、素子形成領域を区画する素子分離領域２（図３参照）を形成し、その後、基板１の主面の素子形成領域にｐ型ウエル領域３（図３参照）を選択的に形成する。素子分離領域２は、これに限定されないが、例えば、基板１の主面に浅溝（例えば深さが３００［ｎｍ］程度の溝）を形成し、その後、浅溝内を含む基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で成膜し、その後、前記絶縁膜が浅溝内に残るように基板１上の絶縁膜をＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で選択的に除去することによって形成される。
【００３２】
次に、図４に示すように、基板１の主面の素子形成領域にＭＩＳＦＥＴ−Ｑを形成する。ＭＩＳＦＥＴ−Ｑは、例えば、熱酸化法によって基板１の主面の素子形成領域にシリコン酸化膜からなるゲート絶縁膜４を形成し、その後、ゲート絶縁膜４上を含む基板１の主面上の全面に多結晶シリコン膜をＣＶＤ法で成膜し、その後、前記多結晶シリコン膜に抵抗値を低減する部純物をイオン注入し、その後、前記多結晶シリコン膜をパターンニングして、ゲード絶縁膜４上にゲート電極５を形成し、その後、基板１の主面の素子形成領域に不純物（例えば砒素（Ａｓ）をイオン注入して、ゲート電極５に整合した一対のｎ型半導体領域（エクステンション領域）６を形成し、その後、ゲート電極５上を含む基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で成膜し、その後、前記絶縁膜をＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングでエッチングして、ゲート電極５の側壁にサイドウォールスペーサ７を形成し、その後、基板１の主面の素子形成領域に不純物（例えば砒素（Ａｓ）をイオン注入して、サイドウォールスペーサ７に整合した一対のｎ型半導体領域８（８ａ，８ｂ：コンタクト領域）を形成することによって形成される。
【００３３】
次に、ＭＩＳＦＥＴ−Ｑ上を含む基板１の主面上の全面に、例えばＢＰＳＧ膜やＳＯＧ膜、或いはＣＶＤ法やスパッタ法で酸化シリコン膜や窒化膜等からなる層間絶縁膜９を形成し、その後、図５に示すように、層間絶縁膜９の表面を例えばＣＭＰ法で平坦化する。
【００３４】
次に、ＭＩＳＦＥＴ−Ｑの一方のｎ型半導体領域８ａ上に、層間絶縁膜９の表面からｎ型半導体領域８ａに到達する接続孔１０（図６参照）を形成し、その後、接続孔１０の内部に選択的に埋め込まれる導電性プラグ１１（図６参照）を形成し、その後、図６に示すように、層間絶縁膜９上に導電性プラグ１１と電気的に接続される配線１２を形成する。
【００３５】
次に、配線１２を覆うようにして層間絶縁膜９上に、例えばＢＰＳＧ膜やＳＯＧ膜、或いはＣＶＤ法やスパッタ法で酸化シリコン膜や窒化膜等からなる層間絶縁膜１３（図７参照）を形成し、その後、図７に示すように、層間絶縁膜１３の表面を例えばＣＭＰ法で平坦化する。
【００３６】
次に、ＭＩＳＦＥＴ−Ｑの他方のｎ型半導体領域８ｂ上に、層間絶縁膜１３の表面からｎ型半導体領域８ｂに到達する接続孔１４（図８参照）を形成し、その後、図８に示すように、接続孔１４の内部に選択的に埋め込まれる導電性プラグ１５を形成する。
【００３７】
次に、図９に示すように、導電性プラグ１５上を含む層間絶縁膜１３上に、例えばスパッタ法によりゲルマニウム−アンチモン−テルル化合物（Ｇｅ２Ｓｂ２Ｔｅ５）からなる相変化膜１６、例えばスパッタ法によりタングステン（Ｗ）からなる上部電極膜１７ａ、例えばＣＶＤ法により酸化シリコン膜からなる絶縁膜１８を順次成膜する。
【００３８】
次に、ドライエッチングにより、図１０（ａ）に示すように、絶縁膜１８、上部電極膜１７ａ及び相変化膜１６を順次パターンニングする。この工程により、層間絶縁膜（１３，９）に埋め込まれた導電性プラグ１５からなる下部電極と、この下部電極を覆うようにして層間絶縁膜１３上に設けられた相変化膜１６と、上部電極膜１７ａからなり、相変化膜１６上にこの相変化膜１６を覆うようにして設けられた上部電極１７とを有する不揮発性記憶素子１９が形成される。
【００３９】
絶縁膜１８のパターンニングは、絶縁膜１８上に例えばホトリソグラフィ技術によりエッチングマスクを形成した後、このエッチングマスクの周囲における絶縁膜１８をエッチングにより除去することによって行われる。上部電極膜１７ａのパターンニングは、パターンニングされた絶縁膜１８の周囲における上部電極膜１７ａをエッチングにより除去することによって行われる。相変化膜１６のパターンニングは、パターンニングされた上部電極膜１７ａ（上部電極）の周囲における相変化膜１６をエッチングにより除去することによって行われる。
【００４０】
ここで、上記ドライエッチングにおいては、図１０（ｂ）に示すように、層間絶縁膜１３の表面をオーバーエッチングする。オーバーエッチングする量ｄは、例えば２０［ｎｍ］とする。ここで、層間絶縁膜１３がオーバーエッチングされていることにより、相変化膜１６と層間絶縁膜９ａとの界面端部における層間絶縁膜１３の接合角θが１８０度より小さくなっている。図１０（ｂ）に示した例では、上記接合角θは概ね９０度となっている。後に示すように上記接合角θが、１８０度より小さくなっているため、層間絶縁膜１３と相変化膜１６の界面１３ｍの端部付近で発生する応力を低減でき、相変化膜１６の剥離を抑制できる（接着性向上を図ることができる）。
【００４１】
本実施形態１では、層間絶縁膜１３と相変化膜１６との界面１３ｍよりも、相変化膜１６の周囲における層間絶縁膜１３の表面を基板１側にオフセットする（位置させる）方法として、相変化膜１６のパターンニング時のオーバーエッチングで相変化膜１６の周囲における層間絶縁膜１３の表面をエッチングする方法を採用している。従って、相変化膜１６の周囲における層間絶縁膜１３のオーバーエッチング後の表面１３ｎは、相変化膜１６の周縁に整合して形成される。
【００４２】
次に、不揮発性記憶素子１９上を覆うようにして層間絶縁膜１３上に、例えばＣＶＤ法により層間絶縁膜２０（図１１参照）を成膜し、その後、不揮発性記憶素子１９の相変化膜１６上に、層間絶縁膜２０の表面から相変化膜１６に到達する接続孔２１を形成し、その後、図１１に示すように、接続孔２１の内部に選択的に埋め込まれる導電性プラグ２２を形成する。導電性プラグ２２は、例えばスパッタ法により成膜されるタングステンからなる。
【００４３】
次に、層間絶縁膜２０上に、導電性プラグ２２と電気的に接続されるビット線２３を形成し、その後、ビット線２３を覆うようにして層間絶縁膜２０上に層間絶縁膜２４を形成する。これにより、図１に示す構造となる。
【００４４】
次に、図１０に示した工程において、層間絶縁膜１３をオーバーエッチングすることにより、層間絶縁膜１３と相変化膜１６の界面の端部付近で発生する応力低減の効果について、応力解析の結果をもとに図から図を用いて説明する。
【００４５】
図１２と図１３はそれぞれ、層間絶縁膜１３と相変化膜１６との界面１３ｍの端部付近の垂直応力及びせん断応力の解析結果を示しており、横軸は図１０（ｂ）に示す端部からの距離ｒである。
【００４６】
応力解析は、不揮発性記憶素子１９の幅を６００［ｎｍ］、相変化膜１３の厚さ１００［ｎｍ］、導電性プラグ１５（下部電極）の径を１６０［ｎｍ］、上部電極１７の厚さ５０［ｎｍ］、絶縁膜１８の厚さを５０［ｎｍ］とし、オーバーエッチングの量ｄは、０［ｎｍ］，１０［ｎｍ］，２０［ｎｍ］，３０［ｎｍ］，４０［ｎｍ］，５０［ｎｍ］の５ケースで行った。
【００４７】
相変化膜１６には成膜時に約１００［ＭＰａ］ほどの残留応力が発生していることが測定から得られているので、１００［ＭＰａ］を相変化膜の初期応力として解析を行った。上部電極１７を形成しているタングステンと絶縁膜１８を形成しているシリコン酸化膜は、成膜条件によって応力を調整できることから、それぞれ初期応力を０［ＭＰａ］とした。
【００４８】
図１２及び図１３より、層間絶縁膜１３と相変化膜１６との界面１３ｍの垂直応力とせん断応力は、端部（ｒ＝０）に近づくにしたがって増加していることがわかる。特に、層間絶縁膜１３をオーバーエッチングしていないｄ＝０のケースでは、端部での応力集中は顕著である。これにより、相変化膜１６の膜の剥離が誘発されたと考えられる。これに対し、層間絶縁膜１３をオーバーエッチングすることによって、端部の応力集中は低減されている。
【００４９】
図１４は、垂直応力とせん断応力のオーバーエッチング量ｄ依存性を示す。応力値は代表値として、端部からの距離がｒ＝０．１２５［μｍ］での値とした。図１４より、垂直応力とせん断応力は、エッチング量ｄが増すとともに減少し、エッチング量が２０［ｎｍ］での応力値は垂直応力とせん断応力とも、オーバーエッチングしていない場合の１／３程度に低減されている。エッチング量が２０［ｎｍ］以下では、大きく応力値の集中が起きているので、少ないエッチング量で応力を低減するには、エッチング量は２０［ｎｍ］程度とすることが適当である。すなわち、層間絶縁膜１３をオーバーエッチングすることで、層間絶縁膜１３と相変化膜１６との界面１３ｍの端部における応力集中を低減でき、相変化膜１６の剥離を抑制することが可能である。特に、応力低減の効果を増すには、層間絶縁膜１３のオーバーエッチング量は２０［ｎｍ］以上とするのが望ましい。
【００５０】
次に、本発明の相変化型不揮発性メモリの動作原理について、図１５及び図１６を用いて説明する。
【００５１】
ＰＲＡＭは、ＤＶＤ記録メディアで用いられている相変化材料を半導体メモリに応用したデバイスである。ＤＶＤ記録メディアは、レーザパルスにより相変化材料をアモルファスまたは結晶状態に変化させ、アモルファス状態と結晶状態との屈折率の違いにより、情報を記録する。一方、ＰＲＡＭは、メモリセルにパルス電圧を印加し、その電圧とパルス時間を調節することでアモルファス状態か結晶状態かを選択する。その際、電気抵抗がアモルファス状態と結晶状態とで１００倍以上異なるため、電気抵抗の違いで情報を記録する。
【００５２】
不揮発性記憶素子１９において、図１５に示すように、相変化膜１６の結晶状態からアモルファス状態へのスイッチング（リセット）では、比較的大きな電流の短時間パルス（リセットパルス）を、相変化膜１６のアモルファス状態から結晶状態へのスイッチング（セット）では、比較的少ない電流の長時間パルス（セットパルス）を流す。また、読み出し時には、相変化膜１６に少電流短時間パルス（リードパルス）を流し、相変化膜１６の抵抗値からメモリの情報を読み出す。リセットパルスでは、大きな電流が流れることにより相変化膜１６は融解し、パルス幅が短いため冷却は急峻に行なわれるため相変化膜１６はアモルファス化する。一方、セットパルスでは、相変化膜１６の温度が結晶化温度を超える程度の電流が流れることにより相変化膜１６がアモルファスから結晶状態へと変化する（図１６）。例えば、膜種がＧｅ2Ｓｂ2Ｔｅ5からなり、厚さ７０ｎｍの相変化膜で、相変化膜と接するプラグ径が１６０ｎｍの場合、セット状態（相変化膜が結晶状態）の抵抗は約３０キロオームであった素子は、電圧２．８［Ｖ］，パルス幅１００［ｎｓｅｃ］の高電圧短パルスでリセット（相変化膜がアモルファス化）することが確認され、その抵抗は約３メガオームとなり、抵抗が約１００倍増加することが確認された。また、リセット状態（相変化膜がアモルファス状態）の素子は、電圧１．３［Ｖ］，パルス幅１．２［μｓｅｃ］の低電圧長パルスで、メモリセット（相変化膜が結晶化）することが確認され、この時の抵抗は約３０キロオームとなり、メモリ書換えにおいて、リセット状態とセット状態の抵抗値が安定的に繰り返され、その比が約１００倍となる書換えが１０６回サイクル以上得られることが確認され、メモリとして動作することが確認された。
【００５３】
図１７と図１８は、前述した図１２及び図１３に示す前述の応力解析について、プラグ径（下部電極の径）と相変化膜の厚さ（ＧＳＴ厚さ）を種々変えて解析した結果であり、それぞれ、層間絶縁膜１３と相変化膜１６との界面１３ｍの端部付近の垂直応力およびせん断応力のオーバーエッチング量ｄ依存性を示している。応力値は代表値として、端部からの距離がｒ＝０．１２５［μｍ］での値とした。応力解析は、不揮発性記憶素子１９の幅を２００［ｎｍ］，６００［ｎｍ］，１０００［ｎｍ］とし、相変化膜１６の厚さ（ＧＳＴ厚さ）を５０［ｎｍ］，１００［ｎｍ］，２００［ｎｍ］とし、プラグ径（導電性プラグ１５）を１６０［ｎｍ］、上部電極１７の厚さを５０［ｎｍ］、絶縁膜１８の厚さを５０［ｎｍ］とし、オーバーエッチングの量ｄは、０［ｎｍ］，１０［ｎｍ］，２０［ｎｍ］，３０［ｎｍ］，４０［ｎｍ］，５０［ｎｍ］，１００［ｎｍ］について解析を行った。相変化膜１６には成膜時に約１００［ＭＰａ］ほどの残留応力が発生していることが測定から得られているので、前述の応力解析と同様に１００［ＭＰａ］を相変化膜の初期応力として解析を行った。
【００５４】
上部電極１７を形成しているタングステンと絶縁膜１８を形成しているシリコン酸化膜は、成膜条件によって応力を調整できることから、それぞれ初期応力を０［ＭＰａ］とした。これらの応力値が変わっても、下記に示すオーバーエッチング量による端部応力低減の効果についての一般性は変わらない。
【００５５】
図１７と図１８に示すように、前述の応力解析と同様に、端部での応力集中は、層間絶縁膜１３をオーバーエッチングしていないｄ＝０のケースで顕著である。これに対し、層間絶縁膜１３をオーバーエッチングすることによって、端部の応力集中は低減されている。図１７，１８より、垂直応力とせん断応力は、エッチング量ｄが増すとともに減少し、エッチング量が２０［ｎｍ］での応力値は垂直応力とせん断応力とも、オーバーエッチングしていない場合の１／３程度に低減されている。
【００５６】
また、図１９，２０は、図１７，１８において応力値を最大応力（オーバーエッチング量ｄ＝０での応力）で規格化したグラフである。図１９，２０より、不揮発性記憶素１９の幅，ＧＳＴの厚さ等が変わっても、エッチングによる応力低減の効果はエッチング量が２０［ｎｍ］でほぼ一定となっており、少ないエッチング量で応力を低減するには、エッチング量は２０［ｎｍ］程度とすることが適当である。
【００５７】
すなわち、層間絶縁膜１３をオーバーエッチングすることで、層間絶縁膜９ａと相変化膜との界面端部の応力集中を低減でき、相変化膜の剥離を抑制することが可能である。特に、応力低減の効果を増すには、層間絶縁膜１３のオーバーエッチング量は２０［ｎｍ］以上とするのが望ましい。
【００５８】
ここで、メモリセルＭｃの書き込み、消去、読み出し動作について、図２５を用いて、もう少し詳しく説明する。図２５は、図１の不揮発性記憶素子付近を抜粋した図であり、図２５（ａ）はメモリ消去後の状態を、図２５（ｂ）はメモリ書き込み後の状態を示す。ここで、導電性プラグ１５の直上付近の相変化膜１６の領域（メモリ蓄積部１６ａ）を結晶化させて低抵抗化させることを「メモリの書き込み」と呼び、メモリ蓄積部１６ａをアモルファス化させて高抵抗化させることを「メモリの消去」と呼ぶ。
【００５９】
（１）メモリの消去（アモルファス化）
ワード線ＷＬに電圧１．５［Ｖ］を印加し、ＭＩＳＦＥＴ−Ｑを「ＯＮ」とする。更に、ビット線２３に電圧１．５［Ｖ］を５０nsecほど印加し、その後、ビット線２３の電圧を０［Ｖ］まで瞬時に下げる（例えば、ビット線の電圧が１．５［Ｖ］から０［Ｖ］までに降下する時間は、例えば２nsec）。上記のように、ビット線２３の電圧を降下させることにより、メモリ蓄積部１６ａの温度が瞬時に下がり、図２５（ａ）に示すように、メモリ蓄積部１６ａは、アモルファス化し、凝固する（アモルファス状態−Ａ）。これにより、メモリ蓄積部１６ａの比抵抗が増す。例えばメモリ蓄積部１６ａの抵抗は、１ＭΩと高抵抗となり、この時の状態を例えば“０”ビットとする。
【００６０】
（２）メモリの書き込み（結晶化）
ワード線ＷＬに電圧１．５［Ｖ］を印加し、ＭＩＳＦＥＴ−Ｑを「ＯＮ」とする。更に、ビット線２３に電圧３．０［Ｖ］を１μsecほど印加し、その後、ビット線２３の電圧を０［Ｖ］まで下げる。上記のように、ビット線２３に電圧３．０［Ｖ］を印加することで、高抵抗のメモリ蓄積部１６ａに電流が流れ、ジュール発熱により導電性プラグ１５直上付近の相変化膜１６のメモリ蓄積部１６ａの温度が結晶化温度まで上昇し、図２５（ｂ）に示すように、メモリ蓄積部１６ａはアモルファス状態から結晶状態へ結晶化する（結晶状態−Ｂ）。これにより、メモリ蓄積部１６ａの比抵抗が低下する。例えばメモリ蓄積部１６ａの抵抗は、１０ｋΩと低抵抗となり、この時の状態を例えば“１”ビットとする。
【００６１】
（３）メモリの読み出し方法
ワード線ＷＬに電圧０．５［Ｖ］を印加し、ＭＩＳＦＥＴ−Ｑを「ＯＮ」とする。更に、ビット線２３に電圧０．５［Ｖ］を５ｎsecほど印加する。メモリ蓄積部１６ａがアモルファス状態Ａで高抵抗の場合、比較的小さいドレイン電流（例えば０．１μＡ）が流れる。また、メモリ蓄積部１６ａが結晶状態−Ｂで低抵抗の場合、比較的大きなドレイン電流（例えば１０μＡ）が流れる。ただし、このドレイン電流は、メモリ蓄積部１６ａの相状態（アモルファス状態Ａ，又は結晶状態Ｂ）を変化させるほどの電流量ではない。
【００６２】
上記ドレイン電流の量を、センスアンプで検知する。電流量が比較的小さい（例えば０．１μＡ）なら、メモリ蓄積部１６ａのビットは“１”であり、電流量が比較的大きい（例えば１０μＡ）なら、メモリ蓄積部１６ａのビットは“０”である。
（実施形態２）
本実施形態２では、層間絶縁膜と相変化膜との界面と、相変化膜の周囲における層間絶縁膜の表面との高低差精度を高めるため、エッチングストッパ膜を用いた例について説明する。
【００６３】
図２１乃至図２４は、本発明の実施形態２である相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【００６４】
まず、前述の実施形態１と同様の工程を施して配線１２まで形成した後、図２１に示すように、膜中にエッチングストッパ膜１３ｂを包含する層間絶縁膜１３を形成する。本実施形態２において、層間絶縁膜１３は、これに限定されないが、絶縁膜１３ａと絶縁膜１３ｃとの間にエッチングストッパ膜１３ｂを有し、絶縁膜１３ａ及び１３ｃは例えば酸化シリコン膜からなり、エッチングストッパ膜１３ｂは例えば酸化シリコン膜に対してエッチング比がとれる（選択性を有する）窒化シリコン膜からなる。これらの膜（１３ａ，１３ｂ，１３ｃ）は、配線１２を覆うようにして層間絶縁膜９上に例えばＣＶＤ法で順次成膜する。
【００６５】
絶縁膜１３ｃの膜厚は、層間絶縁膜１３と相変化膜１６との界面１３ｍと、相変化膜１６の周囲における層間絶縁膜１３の表面との高低差（基板１の厚さ方向に沿うオフセット）に影響するため、２０［ｎｍ］以上であることが好ましい。
【００６６】
次に、ＭＩＳＦＥＴ−Ｑの他方のｎ型半導体領域８ｂ上に、層間絶縁膜１３（絶縁膜１３ｃ）の表面からｎ型半導体領域８ｂに到達する接続孔１４（図２２参照）を形成し、その後、図２２に示すように、接続孔１４の内部に選択的に埋め込まれる導電性プラグ１５を形成する。
【００６７】
次に、図２３に示すように、導電性プラグ１５上を含む層間絶縁膜１３上に、例えばスパッタ法によりゲルマニウム−アンチモン−テルル化合物（Ｇｅ２Ｓｂ２Ｔｅ５）からなる相変化膜１６、例えばスパッタ法によりタングステン（Ｗ）からなる上部電極膜１７ａ、例えばＣＶＤ法により酸化シリコン膜からなる絶縁膜１８を順次成膜する。
【００６８】
次に、ドライエッチングにより、図２４（（ａ），（ｂ））に示すように、絶縁膜１８、上部電極膜１７ａ及び相変化膜１６を順次パターンニングする。この工程により、層間絶縁膜（１３，９）に埋め込まれた導電性プラグ１５からなる下部電極と、この下部電極を覆うようにして層間絶縁膜１３上に設けられた相変化膜１６と、上部電極膜１７ａからなり、相変化膜１６上にこの相変化膜１６を覆うようにして設けられた上部電極１７とを有する不揮発性記憶素子１９が形成される。
【００６９】
絶縁膜１８のパターンニングは、絶縁膜１８上に例えばホトリソグラフィ技術によりエッチングマスクを形成し、このエッチングマスクの周囲における絶縁膜１８をエッチングにより除去することによって行われる。上部電極膜１７ａのパターンニングは、パターンニングされた絶縁膜１８の周囲における上部電極膜１７ａをエッチングにより除去することによって行われる。相変化膜１６のパターンニングは、パターンニングされた上部電極膜１７ａ（上部電極）の周囲における相変化膜１６をエッチングにより除去することによって行われる。
【００７０】
ここで、上記ドライエッチングにおいては、図２４（ｂ）に示すように、層間絶縁膜１３の絶縁膜１３ｃをオーバーエッチングし、相変化膜１６の周囲における絶縁膜１３ｃを除去する。ここで、相変化膜１６の周囲における絶縁膜１３ｃがオーバーエッチングにより除去されていることにより、相変化膜１６と層間絶縁膜１３（絶縁膜１３ｃ）との界面１３ｍの端部における層間絶縁膜１３の接合角θが１８０度より小さくなっている。図２４（ｂ）に示した例では、上記接合角θは概ね９０度となっている。上記接合角θが、１８０度より小さくなっているため、本実施形態２においても、層間絶縁膜１３と相変化膜１６の界面１３ｍの端部付近で発生する応力を低減でき、相変化膜１６の剥離を抑制できる（接着性向上を図ることができる）。
【００７１】
層間絶縁膜１３（絶縁膜１３ｃ）と相変化膜１６との界面１３ｍよりも、相変化膜１６の周囲における層間絶縁膜１３の表面を基板１側にオフセットする（位置させる）方法として、本実施形態２においても、相変化膜１６のパターンニング時のオーバーエッチングで相変化膜１６の周囲における層間絶縁膜１３の表面をエッチングする方法を採用している。従って、相変化膜１６の周囲における層間絶縁膜１３のオーバーエッチング後の表面１３ｎは、相変化膜１６の周縁に整合して形成される。
【００７２】
なお、前述の実施形態１及び２では、層間絶縁膜１３と相変化膜１６との界面１３ｍよりも、相変化膜１６の周囲における層間絶縁膜１３の表面を基板側にする方法として、相変化膜１６のパターンニング時のオーバーエッチングで相変化膜１６の周囲における層間絶縁膜１３を連続的にエッチングする例について説明したが、相変化膜１６のパターンニング時のエッチングに対して独立したエッチングで相変化膜１６の周囲における層間絶縁膜１３の表面をエッチングしてもよい。要するに、層間絶縁膜１３と相変化膜１６との界面１３ｍよりも、相変化膜１６の周囲における層間絶縁膜１３の表面が基板側に位置すればよい。ただし、相変化膜１６のパターンニング時のオーバーエッチングで相変化膜１６の周囲における層間絶縁膜１３の表面を連続的にエッチングする方法の場合は、製造工程数を増加することなく、層間絶縁膜１３と相変化膜１６との界面１３ｍよりも、相変化膜１６の周囲における層間絶縁膜１３の表面を基板１側にすることができる。
【００７３】
また、前述の実施形態２では、エッチングストッパ膜１３ｂとして窒化シリコン膜を用いた例について説明したが、エッチングストッパ膜１３ｂとしては、絶縁膜１３ｃに対して選択比がとれる絶縁膜であれば、特に窒化シリコン膜に限定する必要はない。例えば、エッチングストッパ膜１３ｂとしては、例えばＳｉＣ（炭化シリコン）膜、ＡｌＯ（酸化アルミニウム）膜等を用いてもよい。
【００７４】
また、前述の実施形態１及び２では、層間絶縁膜１３と相変化膜１６との界面１３ｍよりも、相変化膜１６の周囲における層間絶縁膜１３の表面１３ｎを基板側にし、界面１３ｍの端部に集中する応力を低減する例について説明したが、パターンニングされた相変化膜１６を囲むようにして、換言すれば界面１３ｍを囲むようにして層間絶縁膜１３に、ある程度の幅を持った溝を形成してもよい。この場合においても、界面１３ｍの端部に集中する応力を低減することができる。
【００７５】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態１である相変化型不揮発性メモリに搭載されたメモリセルの概略構成を示す模式的断面図である。
【図２】図１のメモリセルの等価回路図である。
【図３】本発明の実施形態１である相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図４】図３に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図５】図４に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図６】図５に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図７】図６に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図８】図７に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図９】図８に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図１０】図９に続く相変化型不揮発性メモリの製造工程を示す図（（ａ）は模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。
【図１１】図１０に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図１２】本発明の実施形態１である相変化型不揮発性メモリにおいて、相変化膜と層間絶縁膜との界面に働く垂直応力の解析結果を示す図である。
【図１３】本発明の実施形態１である相変化型不揮発性メモリにおいて、相変化膜と層間絶縁膜との界面に働くせん断応力の解析結果を示す図である。
【図１４】本発明の実施形態１である相変化型不揮発性メモリにおいて、相変化膜と層間絶縁膜との界面に働く垂直応力とせん断応力の、層間絶縁膜エッチング量依存性を示す図である。
【図１５】本発明の実施形態１である相変化型不揮発性メモリの動作パルスを説明する図である。
【図１６】本発明の実施形態１である相変化型不揮発性メモリの動作時の温度履歴を説明する図である。
【図１７】本発明の実施形態１である相変化型不揮発性メモリにおいて、プラグ径と相変化膜の厚さ（ＧＳＴ厚さ）を種々変えて解析した結果であり、相変化膜と層間絶縁膜との界面の端部付近に働く垂直応力の層間絶縁膜エッチング量依存性を示す図である。
【図１８】本発明の実施形態１である相変化型不揮発性メモリにおいて、プラグ径と相変化膜の厚さ（ＧＳＴ厚さ）を種々変えて解析した結果であり、相変化膜と層間絶縁膜との界面の端部付近に働くせん断応力の層間絶縁膜エッチング量依存性を示す図である。
【図１９】図１７の応力値を最大応力（オーバーエッチング量ｄ＝０での応力）で規格化した図である。
【図２０】図１８の応力値を最大応力（オーバーエッチング量ｄ＝０での応力）で規格化した図である。
【図２１】本発明の実施形態２である相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図２２】図２１に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図２３】図２２に続く相変化型不揮発性メモリの製造工程を示す模式的断面図である。
【図２４】図２３に続く相変化型不揮発性メモリの製造工程を示す図（（ａ）は模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。
【図２５】図１の不揮発性記憶素子付近を抜粋した図であり、（ａ）はメモリ消去後の状態を、（ｂ）はメモリ書き込み後の状態を示す。
【符号の説明】
【００７７】
１…基板、２…素子分離領域、３…ｐ型ウエル領域、４…ゲート絶縁膜、５…ゲート電極、６…ｎ型半導体領域、７…サイドウォールスペーサ、８…ｎ型半導体領域、９…層間絶縁膜、１０…接続孔、１１…導電性プラグ、１２…配線、１３…層間絶縁膜、１３ａ，１３ｃ…絶縁膜、１３ｂ…エッチングストッパ膜、１３ｍ…界面、１３ｎ…相変化膜の周囲における層間絶縁膜の表面、１４…接続孔、１５…導電性プラグ、１６…相変化膜、１７…上部電極、１７ａ…上部電極膜、１８…絶縁膜、１９…不揮発性記憶素子、２０…層間絶縁膜、２１…接続孔、２２…導電性プラグ、２３…ビット線、２４…層間絶縁膜、
Ｑ…ＭＩＳＦＥＴ、Ｍｃ…メモリセル、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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