(57)【要約】【課題】  ファジィ化に用いられるメンバーシップ関数を変更した場合、それに伴い、ファジィ推論を実行する回路の設計を変更する必要が生じることがある。【解決手段】  ファジィ化回路１０ａは、Ａ＝Ａ１（第１の入力値）のときｐ１（第１の入力変換値）を出力し、Ａ＝Ａ２（第２の入力値）のときｐ２（第２の入力変換値）を出力し、Ａ＝Ａ３（第３の入力値）のときｐ３（第３の入力変換値）を出力する。また、ファジィ化回路１０ａの出力は、入力変数ＡがＡ１からＡ２まで変化するときにｐ１からｐ２まで線形的に変化し、入力変数ＡがＡ２からＡ３まで変化するときにｐ２からｐ３まで線形的に変化する。これらの変換値ｐ１，ｐ２，ｐ３は、それぞれファジィ集合ＳＡ１，ＳＡ２，ＳＡ３に割り当てられた値であり、任意に設定することができる。【選択図】  図１
2006236096.tif 000002
【特許請求の範囲】
【請求項１】
ファジィ関数の入力変数が第１の入力値のとき、第１ファジィ集合のメンバーシップ値が最大となり、前記入力変数が第２の入力値のとき、第２ファジィ集合のメンバーシップ値が最大となるメンバーシップ関数に従ってファジィ化を行う回路であって、
前記入力変数を入力し、当該入力変数が前記第１の入力値のとき、前記第１ファジィ集合に割り当てられた第１の変換値を出力し、当該入力変数が前記第２の入力値のとき、前記第２ファジィ集合に割り当てられた第２の変換値を出力し、当該入力変数が前記第１の入力値から前記第２の入力値まで変化するとき、出力が前記第１の変換値から前記第２の変換値まで線形的に変化するファジィ化回路。
【請求項２】
ファジィ関数の入力変数が第１の入力値のとき、第１ファジィ集合のメンバーシップ値が最大となり、前記入力変数が前記第１の入力値よりも大きい第２の入力値のとき、第２ファジィ集合のメンバーシップ値が最大となり、前記入力変数が前記第２の入力値よりも大きい第３の入力値のとき、第３ファジィ集合のメンバーシップ値が最大となるメンバーシップ関数に従ってファジィ化を行う回路であって、
前記入力変数を入力し、当該入力変数が前記第１の入力値のとき、前記第１ファジィ集合に割り当てられた第１の変換値を出力し、当該入力変数が前記第２の入力値のとき、前記第２ファジィ集合に割り当てられた第２の変換値を出力し、当該入力変数が前記第３の入力値のとき、前記第３ファジィ集合に割り当てられた第３の変換値を出力し、当該入力変数が前記第１の入力値から前記第２の入力値まで変化するとき、出力が前記第１の変換値から前記第２の変換値まで線形的に変化し、当該入力変数が前記第２の入力値から前記第３の入力値まで変化するとき、前記出力が前記第２の変換値から前記第３の変換値まで線形的に変化するファジィ化回路。
【請求項３】
請求項２に記載のファジィ化回路において、
前記第１の変換値と前記第２の変換値との差は、前記第２の変換値と前記第３の変換値との差に等しいファジィ化回路。
【請求項４】
請求項２または３に記載のファジィ化回路において、
前記第１の入力値と前記第２の入力値との間で線形的に変化し、前記第２の入力値と前記第３の入力値との間で一定な出力をもつ第１の副回路と、
前記第１の入力値と前記第２の入力値との間で一定であり、前記第２の入力値と前記第３の入力値との間で線形的に変化する出力をもつ第２の副回路と、を備えるファジィ化回路。
【請求項５】
請求項４に記載のファジィ化回路において、
前記各副回路は、演算増幅器を含んで構成されており、
前記各副回路の線形的な出力は前記演算増幅器の線形領域における出力に相当し、前記各副回路の一定な出力は前記演算増幅器の飽和領域における出力に相当するファジィ化回路。
【請求項６】
請求項１〜５の何れかに記載のファジィ化回路において、
演算増幅器を含んで構成されており、
当該ファジィ化回路の線形的な出力は、前記演算増幅器の線形領域における出力に由来するファジィ化回路。
【請求項７】
請求項６に記載のファジィ化回路において、
前記演算増幅器は、プッシュプルＣＭＯＳ加算増幅器であるファジィ化回路。
【請求項８】
請求項１〜７の何れかに記載のファジィ化回路において、
前記第１および第２の入力値のうち少なくとも一方は、一定の範囲をもっているファジィ化回路。
【請求項９】
請求項８に記載のファジィ化回路において、
演算増幅器を含んで構成されており、
当該ファジィ化回路は前記範囲において一定値を出力し、当該一定値は前記演算増幅器の飽和領域における出力に由来するファジィ化回路。
【請求項１０】
ファジィ関数の出力変数が第１の出力値のとき、第１ファジィ集合のメンバーシップ値が最大となり、前記出力変数が第２の出力値のとき、第２ファジィ集合のメンバーシップ値が最大となるメンバーシップ関数に従ってデファジィ化を行う回路であって、
当該回路への入力が前記第１ファジィ集合に割り当てられた第１の変換値のとき、前記第１の出力値を出力し、前記入力が前記第２ファジィ集合に割り当てられた第２の変換値のとき、前記第２の出力値を出力し、前記入力が前記第１の変換値から前記第２の変換値まで変化するとき、出力が前記第１の出力値から前記第２の出力値まで線形的に変化するデファジィ化回路。
【請求項１１】
請求項１〜９の何れかに記載のファジィ化回路と、
前記ファジィ化回路からの出力に対して所定のファジィ推論演算を実行し、当該演算の結果を出力するファジィ推論回路と、
を備えるファジィ関数回路。
【請求項１２】
請求項１１に記載のファジィ関数回路において、
請求項１０に記載のデファジィ化回路を備え、
当該デファジィ化回路に前記ファジィ推論回路からの出力が入力されるように構成されているファジィ関数回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ファジィ化回路、デファジィ化回路およびファジィ関数回路に関する。
【背景技術】
【０００２】
特許文献１には、ソフトウエアを用いることなくハードウエアでファジィ関数を演算することを可能とする技術が開示されている。当該技術によれば、任意のｎ変数関数（ｎ：自然数）をアナログ回路によって線形近似的に実装することができる。したがって、その関数としてファジィ関数を採用した場合、ファジィ化およびデファジィ化も加味したファジィ推論演算がアナログ回路上で実行される。
【特許文献１】国際公開第２００５／００４０３２号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ファジィ化に用いられるメンバーシップ関数を変更した場合、それに伴い、上記回路の設計を変更する必要が生じることがある。
【課題を解決するための手段】
【０００４】
本発明によるファジィ化回路は、ファジィ関数の入力変数が第１の入力値のとき、第１ファジィ集合のメンバーシップ値が最大となり、上記入力変数が第２の入力値のとき、第２ファジィ集合のメンバーシップ値が最大となるメンバーシップ関数に従ってファジィ化を行う回路であって、上記入力変数を入力し、当該入力変数が上記第１の入力値のとき、上記第１ファジィ集合に割り当てられた第１の変換値を出力し、当該入力変数が上記第２の入力値のとき、上記第２ファジィ集合に割り当てられた第２の変換値を出力し、当該入力変数が上記第１の入力値から上記第２の入力値まで変化するとき、出力が上記第１の変換値から上記第２の変換値まで線形的に変化する。
【０００５】
このファジィ化回路においては、ファジィ関数の入力変数が入力され、その入力変数が第１および第２の入力値のときにそれぞれ第１および第２の変換値が出力される。また、第１および第２の入力値の間では、第１の変換値と第２の変換値とを結ぶ線形的な出力が得られる。すなわち、第１および第２の変換値はそれぞれ、入力変数の第１および第２ファジィ集合に対する適合度が最大となるときに対応する。また、第１および第２の変換値の間の出力は、入力変数が第１および第２ファジィ集合の双方に属するときに対応する。このとき、入力変数の第１および第２ファジィ集合に対する適合度がそれぞれ減少および増大するにつれて、出力が第１の変換値から第２の変換値に近づくことになる。
【０００６】
かかるファジィ化回路において、第１および第２の入力値はメンバーシップ関数によって決定される値である一方、第１および第２の変換値はメンバーシップ関数に関わらず決定することができる。このため、メンバーシップ関数が変更された場合であっても、第１および第２の変換値を変更する必要はない。したがって、このファジィ化回路の出力をファジィ推論に用いることにより、当該ファジィ推論演算を実行する回路の設計変更を伴うことなく、メンバーシップ関数を変更することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しつつ、本発明によるファジィ化回路、デファジィ化回路およびファジィ関数回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【０００８】
（第１実施形態）
図１は、本発明によるファジィ関数回路の第１実施形態を示す回路図である。ファジィ関数回路１は、ファジィ化回路１０ａ，１０ｂ、デファジィ化回路２０、ファジィ推論回路３０、入力端子４０ａ，４０ｂおよび出力端子５０を備えており、所定のファジィ関数の演算を実行するものである。この演算には、ファジィ化、ファジィ推論およびデファジィ化が含まれる。これらのファジィ化、ファジィ推論およびデファジィ化は、それぞれファジィ化回路１０ａ，１０ｂ、ファジィ推論回路３０およびデファジィ化回路２０によって実行される。ファジィ関数回路１においては、ファジィ化回路１０ａ，１０ｂからの出力がファジィ推論回路３０に入力されるとともに、ファジィ推論回路３０からの出力がデファジィ化回路２０に入力されるように構成されている。
【０００９】
本実施形態において、ファジィ関数の入力変数は、Ａ（第１の入力変数）およびＢ（第２の入力変数）の２つである。よって、当該ファジィ関数は、その出力変数をＹとすると、Ｙ＝ｆ（Ａ，Ｂ）のように表現することができる。入力変数Ａ，Ｂは、それぞれ入力端子４０ａ，４０ｂから入力される。また、出力変数Ｙは、出力端子５０から出力される。
【００１０】
ファジィ化回路１０ａ，１０ｂは、入力端がそれぞれ入力端子４０ａ，４０ｂに接続されている。ファジィ化回路１０ａ（第１のファジィ化回路）は、入力変数Ａを入力し、それを所定のメンバーシップ関数に従ってファジィ化する。ファジィ化回路１０ｂ（第２のファジィ化回路）は、入力変数Ｂを入力し、それを所定のメンバーシップ関数に従ってファジィ化する。
【００１１】
図２（ａ）および図２（ｂ）は、それぞれ入力変数Ａ，Ｂについてのメンバーシップ関数、すなわちそれぞれファジィ化回路１０ａ，１０ｂが従うメンバーシップ関数の一例を示すグラフである。図２（ａ）に示すように、入力変数Ａについてのメンバーシップ関数（第１の前件部メンバーシップ関数）は、ファジィ集合ＳＡ１（第１のファジィ集合）、ファジィ集合ＳＡ１と隣り合うファジィ集合ＳＡ２（第２のファジィ集合）、およびファジィ集合ＳＡ２と隣り合うファジィ集合ＳＡ３（第３のファジィ集合）によって構成されている。ファジィ集合ＳＡ１，ＳＡ２は、互いに相補的な関係、すなわち一方のメンバーシップ値が減少すると、他方のメンバーシップが増加する関係にある。同様に、ファジィ集合ＳＡ２，ＳＡ３も、互いに相補的な関係にある。
【００１２】
これらのファジィ集合ＳＡ１，ＳＡ２，ＳＡ３は、入力変数ＡがそれぞれＡ１（第１の入力値），Ａ２（第２の入力値），Ａ３（第３の入力値）のとき、メンバーシップ値が１すなわち最大となる。ここで、Ａ１<Ａ２<Ａ３である。入力変数ＡがＡ１からＡ２まで変化するとき、ファジィ集合ＳＡ１のメンバーシップ値は１から０まで単調に減少し、ファジィ集合ＳＡ２のメンバーシップ値は０から１まで単調に増加する。また、入力変数ＡがＡ２からＡ３まで変化するとき、ファジィ集合ＳＡ２のメンバーシップ値は１から０まで単調に減少し、ファジィ集合ＳＡ３のメンバーシップ値は０から１まで単調に増加する。
【００１３】
本実施形態においては特に、各ファジィ集合ＳＡ１，ＳＡ２，ＳＡ３のメンバーシップ値の変化は、線形的である。ファジィ集合ＳＡ１，ＳＡ２，ＳＡ３のように、ある一点でメンバーシップ値が最大となり、且つメンバーシップ値の変化が線形的であるファジィ集合を三角型のファジィ集合と呼ぶ。一点でメンバーシップ値が最大になるとは、換言すれば、メンバーシップ値の最大値を与える各入力値Ａ１，Ａ２，Ａ３が範囲をもたず、ただ１つの値をとるということである。
【００１４】
また、図２（ｂ）に示すように、入力変数Ｂについてのメンバーシップ関数（第２の前件部メンバーシップ関数）は、ファジィ集合ＳＢ１（第１のファジィ集合）、ファジィ集合ＳＢ２（第２のファジィ集合）およびファジィ集合ＳＢ３（第３のファジィ集合）によって構成されている。これらのファジィ集合ＳＢ１，ＳＢ２，ＳＢ３同士の関係は、上述のファジィ集合ＳＡ１，ＳＡ２，ＳＡ３同士の関係と同様である。ファジィ集合ＳＢ１，ＳＢ２，ＳＢ３は、入力変数ＢがそれぞれＢ１（第１の入力値），Ｂ２（第２の入力値），Ｂ３（第３の入力値）のとき、メンバーシップ値が最大となる。入力値Ｂ２は、一定の範囲を有している。この範囲の下限および上限をそれぞれＢ２１，Ｂ２２と表すと、Ｂ１<Ｂ２１<Ｂ２２<Ｂ３である。ファジィ集合ＳＢ１，ＳＢ３は、三角型のファジィ集合である。一方、ファジィ集合ＳＢ２は、台形型のファジィ集合である。台形型のファジィ集合とは、メンバーシップ値の最大を与える入力値が一定の範囲を有し、且つメンバーシップ値の変化が線形的であるファジィ集合のことである。
【００１５】
図３（ａ）および図３（ｂ）は、それぞれファジィ化回路１０ａ，１０ｂの出力波形を示すグラフである。このグラフにおいて、横軸は、入力変数Ａを次式に従って変換することにより得られる変数ａを表している。
【数１】
2006236096.tif 000003
すなわち、ａ＝−１，ａ２，＋１は、それぞれＡ＝Ａ１，Ａ２，Ａ３に対応している。また、縦軸は、ファジィ化回路１０ａ、１０ｂそれぞれの出力ｐ，ｑ（入力変換変数）を表している。
【００１６】
図３（ａ）に示すように、ファジィ化回路１０ａは、Ａ＝Ａ１（ａ＝−１）のときｐ１（第１の入力変換値）を出力し、Ａ＝Ａ２（ａ＝ａ２）のときｐ２（第２の入力変換値）を出力し、Ａ＝Ａ３（ａ＝＋１）のときｐ３（第３の入力変換値）を出力する。また、ファジィ化回路１０ａの出力は、入力変数ａが−１からａ２まで変化するときにｐ１からｐ２まで線形的に変化し、入力変数ａがａ２から＋１まで変化するときにｐ２からｐ３まで線形的に変化する。
【００１７】
これらの変換値ｐ１，ｐ２，ｐ３は、それぞれファジィ集合ＳＡ１，ＳＡ２，ＳＡ３に割り当てられた値であり、任意に設定することができる。ただし、入力変数ａのファジィ集合ＳＡ１，ＳＡ２，ＳＡ３に対するメンバーシップ度（適合度）の組み合わせが変換変数ｐの値によって一意に定められるように、変換値ｐ１，ｐ２，ｐ３の大小関係はｐ１<ｐ２<ｐ３またはｐ１>ｐ２>ｐ３の何れかとなる。なお、ｐ１とｐ２との差は、ｐ２とｐ３との差に等しいことが好ましい。本実施形態においては、ｐ１＝−１、ｐ２＝０、ｐ３＝＋１としている。
【００１８】
また、図３（ｂ）に示すように、ファジィ化回路１０ｂは、Ｂ＝Ｂ１（ｂ＝−１）のときｑ１（第１の入力変換値）を出力し、Ｂ＝Ｂ２（ｂ＝ｂ２）のときｑ２（第２の入力変換値）を出力し、Ｂ＝Ｂ３（ｂ＝＋１）のときｑ３（第３の入力変換値）を出力する。また、ファジィ化回路１０ｂの出力は、入力変数ｂが−１からｂ２まで変化するときにｑ１からｑ２まで線形的に変化し、入力変数ｂがｂ２から＋１まで変化するときにｑ２からｑ３まで線形的に変化する。具体的には、ファジィ化回路１０ｂの出力は、入力変数ｂが−１からｂ２１まで変化するときにｑ１からｑ２まで線形的に変化し、入力変数ｂがｂ２２から＋１まで変化するときにｑ２からｑ３まで線形的に変化する。また、ファジィ化回路１０ｂの出力は、ｂ２１≦ｂ≦ｂ２２、すなわち第２の入力値ｂ２の範囲内で一定である。なお、変数Ｂと変数ｂとの関係は、変数Ａと変数ａとの関係に等しい。本実施形態においては、ｑ１＝−１、ｑ２＝０、ｑ３＝＋１としている。
【００１９】
図４（ａ）および図４（ｂ）は、それぞれファジィ化回路１０ａ，１０ｂの一構成例を示す回路図である。本例においては、ａ２＝１／２、ｂ２１＝−１／３、ｂ２２＝０としている。図４（ａ）に示すように、ファジィ化回路１０ａは、演算増幅器１２ａ，１４ａ，１６ａを含んで構成されている。演算増幅器１２ａは、変数ａおよび電圧Ｖｄをそれぞれ４／３および１／３の重みで入力する。演算増幅器１４ａは、変数ａおよび電圧Ｖｓをそれぞれ４および３の重みで入力する。ここで、電圧Ｖｄ，Ｖｓは、各演算増幅器の電源電圧である（Ｖｄ>Ｖｓ）。例えば、Ｖｄ＝３．５Ｖ、Ｖｓ＝０Ｖ（接地電位）である。演算増幅器１２ａ，１４ａの出力端は、演算増幅器１６ａの入力端に接続されている。この演算増幅器１６ａは、演算増幅器１２ａ，１４ａからの出力を共に１／２の重みで入力する。演算増幅器１６ａの出力が上記変数ｐとなる。
【００２０】
また、図４（ｂ）に示すように、ファジィ化回路１０ｂは、演算増幅器１２ｂ，１４ｂ，１６ｂを含んで構成されている。演算増幅器１２ｂは、変数ｂおよび電圧Ｖｄをそれぞれ３および２の重みで入力する。演算増幅器１４ｂは、変数ｂおよび電圧Ｖｓをそれぞれ２および１の重みで入力する。演算増幅器１２ｂ，１４ｂの出力端は、演算増幅器１６ｂの入力端に接続されている。この演算増幅器１６ｂは、演算増幅器１２ｂ，１４ｂからの出力を共に１／２の重みで入力する。演算増幅器１６ｂの出力が上記変数ｑとなる。
【００２１】
本実施形態においては、上記各演算増幅器として、プッシュプルＣＭＯＳ加算増幅器が用いられている。図５（ａ）を参照しつつ、プッシュプルＣＭＯＳ加算増幅器の構成を説明する。この加算増幅器は、増幅部２２２、ｎ（ｎ：自然数）個の入力端子２２４ｊ（ｊ＝１，２，…，ｎ）、ｎ個の入力抵抗Ｒｊ、帰還抵抗Ｒ０、および出力端子２２６を含んで構成されている。増幅部２２２においては、Ｐ型ＦＥＴ（電界効果トランジスタ）２２２２とＮ型ＦＥＴ２２２４とから構成されるインバータがｐ（ｐ：奇数）段接続されている。ｐの値は、本例では５に等しいが、奇数であれば他の値でもよい。また、各Ｐ型ＦＥＴ２２２２のソースは、電源端子２２２６（第１の電源端子）に接続されている。同様に、各Ｎ型ＦＥＴ２２２４のソースは、電源端子２２２６よりも低い電位が印加される電源端子２２２８（第２の電源端子）に接続されている。電源端子２２２６，２２２８に与えられる電圧がそれぞれ上述の電源電圧Ｖｄ，Ｖｓとなる。入力抵抗Ｒｊは、各入力端子２２４ｊと増幅部２２２とを結ぶ経路中に設けられている。また、帰還抵抗Ｒ０は、一端が増幅部２２２の入力端に接続され、他端が増幅部２２２の出力端に接続されている。
【００２２】
すなわち、図５（ａ）に示す演算増幅器は、電源端子２２２６にソースが接続されたＰ型ＦＥＴ２２２２と、電源端子２２２６よりも低い電位が与えられる電源端子２２２８にソースが接続され、Ｐ型ＦＥＴ２２２２のドレインにドレインが接続されたＮ型ＦＥＴ２２２４とから構成されるＣＭＯＳインバータをｐ（ｐは任意の奇数）段有しており、各段のＣＭＯＳインバータを構成するＰ型ＦＥＴ２２２２およびＮ型ＦＥＴ２２２４の各ドレインは、次段のＣＭＯＳインバータを構成するＰ型ＦＥＴ２２２２およびＮ型ＦＥＴ２２２４の各ゲートと接続されており、第１段のＣＭＯＳインバータを構成するＰ型ＦＥＴ２２２２およびＮ型ＦＥＴ２２２４の各ゲートと、第ｐ段のＣＭＯＳインバータを構成するＰ型ＦＥＴ２２２２およびＮ型ＦＥＴ２２２４の各ドレインとは、帰還抵抗Ｒ０を介して接続されており、第１段の上記各ゲートに当該演算増幅器へ入力すべき電圧信号が入力抵抗Ｒｊを通じて入力し、第ｐ段の上記各ドレインから当該演算増幅器から出力すべき電圧信号が出力されるように構成されている。
【００２３】
図５（ｂ）は、図５（ａ）の演算増幅器の出力特性を示すグラフである。このグラフにおいて、横軸は、入力端子２２４１，２２４２，…，２２４ｎのそれぞれから当該演算増幅器に入力される電圧Ｖ１，Ｖ２，…，Ｖｎの線形和Ｖｉｎを表し、縦軸は当該演算増幅器の出力端子２２６から出力される電圧Ｖｏｕｔを表す。Ｖｉｎは、下記式で表される。
【数２】
2006236096.tif 000004
ここで、Ｖｗは、当該演算増幅器の動作点電圧であり、電源電圧Ｖｄ，Ｖｓの平均値として定義される。したがって、Ｖｗ＝（Ｖｄ＋Ｖｓ）／２である。これらの電圧Ｖｓ，Ｖｗ，Ｖｄは、上述の変数ａ（ｂ，ｐ，ｑ）がそれぞれ−１，０，１のときに対応する。すなわち、変数ａと電圧Ｖと関係は次式のように表される。
【数３】
2006236096.tif 000005
各変数ｂ，ｐ，ｑと電圧Ｖとの関係についても同様である。
【００２４】
図５（ｂ）からわかるように、この演算増幅器は、入力された信号の線形和を出力し、その出力範囲が電源電圧Ｖｄ，Ｖｓによって制限される。具体的には、電圧Ｖｄが上記範囲の上限値を定め、電圧Ｖｓが上記範囲の下限値を定める。演算増幅器の出力が上記上限値または下限値であるとき、当該演算増幅器は飽和状態にあるという。グラフ中に示すように、出力が入力に対して線形的に変化する領域を線形領域ＬＲ（Linear region）と呼び、出力が一定である領域を飽和領域ＳＲ（Saturation region）と呼ぶ。すなわち、この演算増幅器は、入力に対して出力が線形的である線形領域と、上記出力が一定である飽和領域とを有している。
【００２５】
また、各入力電圧Ｖｊに対する重みを係数ｃｊとすると、ｃｊ＝Ｒ０／Ｒｊと表される。例えば、演算増幅器１２ａ（図４（ａ）参照）の場合であれば、ｎ＝２、Ｒ１＝（３／４）Ｒ０、Ｒ２＝３Ｒ０となる。Ｒ０の値は、例えば１ＭΩである。
【００２６】
図６（ａ）を参照しつつ、演算増幅器１２ａ，１４ａの出力波形を説明する。折線ＣＡ１，ＣＡ２がそれぞれ演算増幅器１２ａ，１４ａの出力に対応している。ただし、演算増幅器１２ａ，１４ａにおける反転の影響は無視している。すなわち、折線ＣＡ１，ＣＡ２の符合を反転させたものが演算増幅器１２ａ，１４ａの実際の出力に等しくなる。このグラフからわかるように、演算増幅器１２ａ（第１の副回路）の出力は、−１≦ａ≦ａ２、すなわち第１の入力値と第２の入力値との間で線形的に変化し、ａ２≦ａ≦１、すなわち第２の入力値と第３の入力値との間で一定である。一方、演算増幅器１４ａ（第２の副回路）の出力は、−１≦ａ≦ａ２で一定であり、ａ２≦ａ≦１で線形的に変化する。第１および第２の副回路の線形的な出力はそれぞれ演算増幅器１２ａ，１４ａの線形領域における出力に相当し、一定な出力はそれぞれ演算増幅器１２ａ，１４ａの飽和領域における出力に相当している。
【００２７】
上述のとおり演算増幅器１６ａは演算増幅器１２ａ，１４ａの出力を共に１／２の重みで入力するので、演算増幅器１６ａの出力波形は、折線ＣＡ１に１／２を乗じたものと折線ＣＡ２に１／２を乗じたものとの和に等しくなる。すなわち、演算増幅器１６ａは、第１の副回路からの出力と第２の副回路からの出力とを入力し、これらの線形和（重み付き和）を出力する重合せ回路である。これにより、ファジィ化回路１０ａ（演算増幅器１６ａ）の出力波形は、図３（ａ）に示したとおりとなる。ここで、ファジィ化回路１０ａの線形的な出力は、演算増幅器１２ａ，１４ａの線形領域における出力に由来していることがわかる。すなわち、−１≦ａ≦ａ２におけるファジィ化回路１０ａの線形的な出力は、演算増幅器１２ａの線形領域における出力に由来し、ａ２≦ａ≦１におけるファジィ化回路１０ａの線形的な出力は、演算増幅器１４ａの線形領域における出力に由来している。
【００２８】
また、図６（ｂ）を参照しつつ、演算増幅器１２ｂ，１４ｂの出力波形を説明する。折線ＣＢ１，ＣＢ２がそれぞれ演算増幅器１２ｂ，１４ｂの出力に対応している。このグラフからわかるように、演算増幅器１２ｂ（第１の副回路）の出力は、−１≦ｂ≦ｂ２１、すなわち第１の入力値と第２の入力値との間で線形的に変化し、ｂ２２≦ｂ≦１、すなわち第２の入力値と第３の入力値との間で一定である。一方、演算増幅器１４ｂ（第２の副回路）の出力は、−１≦ｂ≦ｂ２１で一定であり、ｂ２２≦ｂ≦１で線形的に変化する。なお、ｂ２１≦ｂ≦ｂ２２では、演算増幅器１２ｂ，１４ｂ共に一定の出力をもつ。第１および第２の副回路の線形的な出力はそれぞれ演算増幅器１２ｂ，１４ｂの線形領域における出力に相当し、一定な出力はそれぞれ演算増幅器１２ｂ，１４ｂの飽和領域における出力に相当している。
【００２９】
上述のとおり演算増幅器１６ｂは演算増幅器１２ｂ，１４ｂの出力を共に１／２の重みで入力するので、演算増幅器１６ｂの出力波形は、折線ＣＢ１に１／２を乗じたものと折線ＣＢ２に１／２を乗じたものとの和に等しくなる。すなわち、演算増幅器１６ｂは、第１の副回路からの出力と第２の副回路からの出力とを入力し、これらの線形和（重み付き和）を出力する重合せ回路である。これにより、ファジィ化回路１０ｂ（演算増幅器１６ｂ）の出力波形は、図３（ｂ）に示したとおりとなる。−１≦ｂ≦ｂ２１におけるファジィ化回路１０ｂの線形的な出力は、演算増幅器１２ｂの線形領域における出力に由来し、ｂ２２≦ｂ≦１におけるファジィ化回路１０ｂの線形的な出力は、演算増幅器１４ｂの線形領域における出力に由来している。また、ｂ２１≦ｂ≦ｂ２２におけるファジィ化回路１０ｂの一定な出力は、演算増幅器１２ｂ，１４ｂの飽和領域における出力に由来している。
【００３０】
図１に戻って、デファジィ化回路２０は、入力端が後述するファジィ推論回路３０の出力端に接続されるとともに、出力端が出力端子５０に接続されている。デファジィ化回路２０は、ファジィ推論回路３０の出力を入力し、それを所定のメンバーシップ関数に従ってデファジィ化する。
【００３１】
図７および図８を参照しつつ、デファジィ化回路２０について説明する。図７（ａ）は、出力変数Ｙについてのメンバーシップ関数、すなわちデファジィ化回路２０が従うメンバーシップ関数の一例を示すグラフである。このメンバーシップ関数（後件部メンバーシップ関数）は、ファジィ集合ＳＹ１（第１のファジィ集合）、ファジィ集合ＳＹ１と隣り合うファジィ集合ＳＹ２（第２のファジィ集合）、およびファジィ集合ＳＹ２と隣り合うファジィ集合ＳＹ３（第３のファジィ集合）によって構成されている。ファジィ集合ＳＹ１，ＳＹ２は、互いに相補的な関係にある。同様に、ファジィ集合ＳＹ２，ＳＹ３も、互いに相補的な関係にある。
【００３２】
ファジィ集合ＳＹ１，ＳＹ２，ＳＹ３は、出力変数ＹがそれぞれＹ１（第１の出力値），Ｙ２（第２の出力値），Ｙ３（第３の出力値）のとき、メンバーシップ値が最大となる。ここで、Ｙ１<Ｙ２<Ｙ３である。出力変数ＹがＹ１からＹ２まで変化するとき、ファジィ集合ＳＹ１のメンバーシップ値は１から０まで単調に減少し、ファジィ集合ＳＹ２のメンバーシップ値は０から１まで単調に増加する。また、出力変数ＹがＹ２からＹ３まで変化するとき、ファジィ集合ＳＹ２のメンバーシップ値は１から０まで単調に減少し、ファジィ集合ＳＹ３のメンバーシップ値は０から１まで単調に増加する。これらのファジィ集合ＳＹ１，ＳＹ２，ＳＹ３は、何れも三角型のファジィ集合である。
【００３３】
図７（ｂ）は、デファジィ化回路２０の出力波形を示すグラフである。グラフの横軸は、ファジィ推論回路３０の出力ｒ（出力変換変数）を表している。また、縦軸の変数ｙと上記変数Ｙとの関係は、変数ａと変数Ａとの関係（（１）式参照）に等しい。デファジィ化回路２０は、デファジィ化回路２０への入力すなわち変数ｒがｒ１（第１の出力変換値）のときｙ＝−１（Ｙ＝Ｙ１）を出力し、ｒ＝ｒ２（第２の出力変換値）のときｙ＝ｙ２（Ｙ＝Ｙ２）を出力し、ｒ＝ｒ３（第３の出力変換値）のときｙ＝１（Ｙ＝Ｙ３）を出力する。また、デファジィ化回路２０の出力は、変数ｒがｒ１からｒ２まで変化するときに−１からｙ２まで線形的に変化し、変数ｒがｒ２からｒ３まで変化するときにｙ２から１まで線形的に変化する。
【００３４】
これらの変換値ｒ１，ｒ２，ｒ３は、それぞれファジィ集合ＳＹ１，ＳＹ２，ＳＹ３に割り当てられた値であり、任意に設定することができる。ただし、変数ｙのファジィ集合ＳＹ１，ＳＹ２，ＳＹ３に対するメンバーシップ度の組み合わせが変数ｒの値によって一意に定められるように、変換値ｒ１，ｒ２，ｒ３の大小関係はｒ１<ｒ２<ｒ３またはｒ１>ｒ２>ｒ３の何れかとなる。なお、ｒ１とｒ２との差は、ｒ２とｒ３との差に等しいことが好ましい。本実施形態においては、ｒ１＝−１、ｒ２＝０、ｒ３＝＋１としている。
【００３５】
図８（ａ）は、デファジィ化回路２０の一構成例を示す回路図である。本例においては、ｙ２＝−１／５としている。デファジィ化回路２０は、演算増幅器２２，２４，２６を含んで構成されている。演算増幅器２２は、変数ｒおよび電源電圧Ｖｄをそれぞれ２および１の重みで入力する。演算増幅器２４は、変数ｒおよび電源電圧Ｖｓをそれぞれ２および１の重みで入力する。演算増幅器２２，２４の出力端は、演算増幅器２６の入力端に接続されている。この演算増幅器２６は、演算増幅器２２，２４からの出力をそれぞれ２／５および３／５の重みで入力する。演算増幅器２６の出力が上記変数ｙとなる。これらの演算増幅器２２，２４，２６も、上述のプッシュプルＣＭＯＳ加算増幅器である。
【００３６】
図８（ｂ）を参照しつつ、演算増幅器２２，２４の出力波形を説明する。折線ＣＹ１，ＣＹ２がそれぞれ演算増幅器２２，２４の出力に対応している。このグラフからわかるように、演算増幅器２２（第１の副回路）の出力は、−１≦ｒ≦０、すなわち第１の出力変換値と第２の出力変換値との間で線形的に変化し、０≦ｒ≦１、すなわち第２の出力変換値と第３の出力変換値との間で一定である。一方、演算増幅器２４（第２の副回路）の出力は、−１≦ｒ≦０で一定であり、０≦ｒ≦１で線形的に変化する。第１および第２の副回路の線形的な出力はそれぞれ演算増幅器２２，２４の線形領域における出力に相当し、一定な出力はそれぞれ演算増幅器２２，２４の飽和領域における出力に相当している。
【００３７】
上述のとおり演算増幅器２６は演算増幅器２２，２４の出力をそれぞれ２／５および３／５の重みで入力するので、演算増幅器２６の出力波形は、折線ＣＹ１に２／５を乗じたものと折線ＣＹ２に３／５を乗じたものとの和に等しくなる。これにより、デファジィ化回路２０（演算増幅器２６）の出力波形は、図７（ｂ）に示したとおりとなる。ここで、デファジィ化回路２０の線形的な出力は、演算増幅器２２，２４の線形領域における出力に由来していることがわかる。すなわち、ｒ１≦ｒ≦ｒ２におけるデファジィ化回路２０の線形的な出力は、演算増幅器２２の線形領域における出力に由来し、ｒ２≦ｒ≦ｒ３におけるデファジィ化回路２０の線形的な出力は、演算増幅器２４の線形領域における出力に由来している。
【００３８】
図１に戻って、ファジィ推論回路３０は２つの入力端を有し、これらの入力端はそれぞれファジィ化回路１０ａ，１０ｂの出力端に接続されている。ファジィ推論回路３０は、ファジィ化回路１０ａ，１０ｂからの出力ｐ，ｑに対して所定のファジィ推論演算を実行し、その演算結果を出力する。
【００３９】
表１は、上記ファジィ推論演算の演算規則の一例を示す表である。
【表１】
2006236096.tif 000006
表中のＳ，Ｍ，Ｂは、それぞれ「小さい（Small）」、「中くらい（Medium）」および「大きい（Big）」を意味する言語変数である。例えば、ｐ＝Ｓ且つｑ＝Ｍのマス目には、Ｂと記載されている。これは、「もしｐが小さく且つｑが中くらいならば、ｒは大きい」という推論規則を表している。
【００４０】
また、変数ｐ，ｑ，ｒのＳには、それぞれ上述のファジィ集合ＳＡ１，ＳＢ１，ＳＹ１が対応する。同様に、Ｍにはファジィ集合ＳＡ２，ＳＢ２，ＳＹ２が対応し、Ｂにはファジィ集合ＳＡ３，ＳＢ３，ＳＹ３が対応する。したがって、ｐについて、表中のＳ，Ｍ，Ｂは、それぞれｐ＝−１（第１の入力変換値），０（第２の入力変換値），１（第３の入力変換値）に対応する。同様に、ｑについて、表中のＳ，Ｍ，Ｂは、それぞれｑ＝−１（第１の入力変換値），０（第２の入力変換値），１（第３の入力変換値）に対応する。また、ｒについて、表中のＳ，Ｍ，Ｂは、それぞれｒ＝−１（第１の出力変換値），０（第２の出力変換値），１（第３の出力変換値）に対応する。
【００４１】
図９は、ファジィ推論回路３０の一構成例を示す回路図である。ファジィ推論回路３０は、演算増幅器３２，３４を含んで構成されている。演算増幅器３２は、変数ｑを１の重みで入力する。したがって、演算増幅器３２は、変数ｑの反転（−ｑ）を出力するインバータとして機能する。演算増幅器３２の出力端は、演算増幅器３４の入力端に接続されている。演算増幅器３４は、変数ｐと演算増幅器３２の出力とをそれぞれ２および１の重みで入力する。演算増幅器３４の出力が上記変数ｒとなる。これらの演算増幅器３２，３４も、上述のプッシュプルＣＭＯＳ加算増幅器である。
【００４２】
続いて、本実施形態の効果を説明する。ファジィ化回路１０ａ，１０ｂにおいて、各入力値Ａ１，Ａ２，Ａ３，Ｂ１，Ｂ２，Ｂ３は前件部メンバーシップ関数によって決定される値である一方、各変換値ｐ１，ｐ２，ｐ３，ｑ１，ｑ２，ｑ３はそのメンバーシップ関数に関わらず決定することができる。このため、前件部メンバーシップ関数が変更された場合であっても、これらの変換値ｐ１，ｐ２，ｐ３，ｑ１，ｑ２，ｑ３を変更する必要はない。したがって、ファジィ化回路１０ａ，１０ｂの出力をファジィ推論に用いることにより、当該ファジィ推論演算を実行する回路であるファジィ推論回路３０の設計変更を伴うことなく、前件部メンバーシップ関数を変更することが可能となる。このように、ファジィ化回路１０ａ，１０ｂは、メンバーシップ関数の変更に容易に対処可能なファジィ関数回路１の実現に貢献している。
【００４３】
例えば、入力変数Ａについてのメンバーシップ関数を図２（ａ）に示すものから図１０（ａ）に示すものに変更した場合を考える。変更後のメンバーシップ関数においては、第１の入力値Ａ１が一定の範囲を有しており、ファジィ集合ＳＡ１が台形型、ファジィ集合ＳＡ２，ＳＡ３が三角型となっている。また、（Ａ１２−Ａ１１）：（Ａ２−Ａ１２）：（Ａ３−Ａ２）＝１：２：１である。この場合、ファジィ関数回路１においては、ファジィ化回路１０ａを図４（ａ）に示すものから図１０（ｂ）に示すものに設計変更するだけで、メンバーシップ関数の変更に対応できる。すなわち、メンバーシップ関数を変更しても、ファジィ推論回路３０に及ぶ影響をファジィ化回路１０ａによって排除できるため、ファジィ推論回路３０の設計変更の必要性は生じないのである。
【００４４】
さらに、ｐ１とｐ２との差は、ｐ２とｐ３との差に等しい。換言すれば、複数の入力変換値が等間隔に設定されている。これにより、ファジィ推論回路３０においては、各言語変数Ｓ，Ｍ，Ｂに対応する数字（本実施形態では−１，０，１）も等間隔に並ぶことになる。このため、ファジィ推論回路３０の設計が容易となる。すなわち、ファジィ推論回路３０の設計にあたっては、入力変数Ａについてのメンバーシップ関数の実際の特性に関わらず、それが図１１に示すようなメンバーシップ関数であると見做すことができる。同図のメンバーシップ関数においては、全てのファジィ集合が三角型であり、且つ全ての入力値が等間隔に並んでいる。また、ｑについても、ｑ１とｑ２との差がｑ２とｑ３との差に等しいので、同様の理由により、ファジィ推論回路３０の設計が一層容易となる。
【００４５】
また、デファジィ化回路２０において、各出力値Ｙ１，Ｙ２，Ｙ３は後件部メンバーシップ関数によって決定される値である一方、各変換値ｒ１，ｒ２，ｒ３はそのメンバーシップ関数に関わらず決定することができる。このため、後件部メンバーシップ関数が変更された場合であっても、これらの変換値ｒ１，ｒ２，ｒ３を変更する必要はない。したがって、ファジィ推論演算の結果がデファジィ化回路２０に入力されるように構成することにより、当該ファジィ推論演算を実行する回路であるファジィ推論回路３０の設計変更を伴うことなく、後件部メンバーシップ関数を変更することが可能となる。このように、デファジィ化回路２０も、メンバーシップ関数の変更に容易に対処可能なファジィ関数回路１の実現に貢献している。さらに、ｒ１とｒ２との差がｒ２とｒ３との差に等しいので、ファジィ推論回路３０の設計が容易となる。
【００４６】
ファジィ関数回路１は、上述のファジィ化回路１０ａ，１０ｂおよびデファジィ化回路２０を備えているため、メンバーシップ関数の変更に対して高い適応性（flexibility）をもっている。ただし、ファジィ関数回路１は、ファジィ化回路１０ａ，１０ｂおよびデファジィ化回路２０のうち一方のみを備えていてもよい。言うまでもなく、ファジィ関数回路１は、ファジィ化回路１０ａ，１０ｂを備えていれば前件部メンバーシップ関数の変更に融通が利くし、デファジィ化回路２０を備えていれば後件部メンバーシップ関数の変更に融通が利く。また、ファジィ化回路１０ａ，１０ｂについても、両方が設けられていることは必須ではなく、一方のみが設けられていてもよい。言うまでもなく、ファジィ関数回路１は、ファジィ化回路１０ａを備えていれば入力変数Ａについてのメンバーシップ関数の変更に融通が利くし、ファジィ化回路１０ｂを備えていれば入力変数Ｂについてのメンバーシップ関数の変更に融通が利く。すなわち、ファジィ関数の入力変数が複数存在する場合、全ての入力変数に対してファジィ化回路を設ける必要はなく、一部の入力変数に対してのみ設けてもよいのである。
【００４７】
ファジィ化回路１０ａは、−１≦ａ≦ａ２で線形的に変化し、ａ２≦ａ≦１で一定な出力を持つ第１の副回路（演算増幅器１２ａ）と、−１≦ａ≦ａ２で一定であり、ａ２≦ａ≦１で線形的に変化する第２の副回路（演算増幅器１４ａ）とを備えている。各副回路の出力は、他の副回路が線形的な変化をする領域において一定であるため、その領域におけるファジィ化回路１０ａの出力波形の傾きに影響を与えない。このため、各領域における線形的な出力を独立に設計できるので、設計が容易なファジィ化回路１０ａが実現されている。同様に、ファジィ化回路１０ｂも、第１および第２の副回路（演算増幅器１２ｂ，１４ｂ）を備えているので、設計が容易である。
【００４８】
デファジィ化回路２０は、ｒ１≦ｒ≦ｒ２で線形的に変化し、ｒ２≦ｒ≦ｒ３で一定な出力を持つ第１の副回路（演算増幅器２２）と、ｒ１≦ｒ≦ｒ２で一定であり、ｒ２≦ｒ≦ｒ３で線形的に変化する第２の副回路（演算増幅器２４）とを備えている。各副回路の出力は、他の副回路が線形的な変化をする領域において一定であるため、その領域におけるデファジィ化回路２０の出力波形の傾きに影響を与えない。このため、各領域における線形的な出力を独立に設計できるので、設計が容易なデファジィ化回路２０が実現されている。
【００４９】
さらに、各副回路の線形的な出力は演算増幅器の線形領域における出力に相当し、一定な出力は演算増幅器の飽和領域における出力に相当している。これにより、線形的な出力と一定な出力とを高い精度で得ることができる。また、このように演算増幅器自体の出力特性を利用しているので、回路構成を複雑化することなく、線形的または一定な出力を得ることができる。
【００５０】
また、ファジィ化回路１０ａの線形的な出力（図３（ａ）参照）は、演算増幅器１２ａ，１４ａの線形領域における出力に由来している。これにより、ファジィ化回路１０ａの線形的な出力を、簡略な回路構成で高精度に得ることができる。ファジィ化回路１０ｂおよびデファジィ化回路２０についても、同様である。
【００５１】
入力値Ｂ２は、一定の範囲を有している。これは、ファジィ集合ＳＢ２（図２（ｂ）参照）が台形型のメンバーシップ関数であることに対応している。このとき、ファジィ化回路１０ｂは、図３（ｂ）に示すように、その範囲において一定値を出力する。これにより、台形型のファジィ集合を含むメンバーシップ関数に対応したファジィ化回路１０ｂが実現されている。しかも、その一定値は、演算増幅器１２ｂ，１４ｂの飽和領域における出力に由来している。このため、ファジィ化回路１０ｂの一定な出力を、簡略な回路構成で高精度に得ることができる。
【００５２】
上記演算増幅器は、プッシュプルＣＭＯＳ加算増幅器である。これにより、簡略な構成で演算増幅器を実現することができる。また、動作点電圧Ｖｗが２つの電源電圧Ｖｄ，Ｖｓの間にあるため、負の値を扱うことができる。これにより、加算増幅器のみで加算のみならず実質的な減算をも実行することができる。
【００５３】
ファジィ関数回路１においては、全ての処理がハードウエアによって実行されるため、ソフトウエアによって実行する場合に比して高速処理が可能である。また、ファジィ関数回路１は回路構成が簡略であるため、ハードウエアの中でも特に高速動作が可能なファジィ関数回路１が実現されている。また、ファジィ関数回路１は、アナログ回路として構成されているので、ＡＤ変換器やＤＡ変換器を必要とすることなしに、アナログの入力変数を扱うことができる。
【００５４】
（第２実施形態）
図１２は、本発明によるファジィ化回路の第２実施形態を示す回路図である。ファジィ化回路１０は、副回路として機能する演算増幅器ＯＡ１，ＯＡ２，…，ＯＡｎ−１、ならびに重合せ回路として機能する演算増幅器ＯＡ０を備えている。これらの演算増幅器は、上述のプッシュプルＣＭＯＳ加算増幅器である。本実施形態においては、各演算増幅器の入力抵抗として可変抵抗が用いられている。
【００５５】
図１３は、ファジィ化回路１０が従うメンバーシップ関数を示すグラフである。同図のメンバーシップ関数は、ｎ個（ｎは３以上の整数）のファジィ集合ＳＸ１，ＳＸ２，…，ＳＸｎを含んでいる。Ｘｊ，１およびＸｊ，２は、ファジィ集合ＳＸｊ（第ｊファジィ集合）のメンバーシップ値の最大値を与える入力変数Ｘの値すなわち入力値Ｘｊ（第ｊ入力値）の下限および上限をそれぞれ表している。入力値Ｘｊが範囲を有しないときは、当然にＸｊ，１＝Ｘｊ，２となる。なお、Ｘ１，１≦Ｘ１，２<Ｘ２，１≦Ｘ２，２<…<Ｘｎ，１≦Ｘｎ，２である。
【００５６】
また、第ｊファジィ集合と第（ｊ＋１）ファジィ集合とは、第ｊ入力値と第（ｊ＋１）入力値との間の領域、すなわちＸｊ，２≦Ｘ≦Ｘｊ＋１，１で表される領域において互いに相補的な関係にある。この領域を第ｊ複合領域（ｊ＝１，２，…，ｎ−１）と呼ぶことにする。
【００５７】
図１２に戻って、演算増幅器ＯＡｊ（第ｊ副回路）は、変数ｘおよび電圧Ｖｆｊをそれぞれｃｊおよびｅｊの重みで入力する。これらのｃｊ，ｅｊ，Ｖｆｊは、それぞれ次式に従って決定される。
【数４】
2006236096.tif 000007
【数５】
2006236096.tif 000008
また、変数ｘは、上記変数Ｘと次式で表される関係を有している。
【数６】
2006236096.tif 000009
【００５８】
重み係数ｃｊ，ｅｊをこのように設定することにより、演算増幅器ＯＡｊは、第ｊ複合領域において線形的な出力をし、第ｊ複合領域を除いた残りの複合領域において一定な出力をする。すなわち、上記重み係数ｃｊ，ｅｊは、各演算増幅器ＯＡｊの線形領域が第ｊ複合領域に一致するように設定されている。
【００５９】
演算増幅器ＯＡ０は、演算増幅器ＯＡ１，ＯＡ２，…，ＯＡｎ−１からの出力を入力し、それらの線形和を出力する重合せ回路である。各演算増幅器ＯＡｊからの出力に対する重み係数ｍｊは、次式に従って決定される。
【数７】
2006236096.tif 000010
ここで、ｐｊは、ファジィ集合ＳＸｊに割り当てられた入力変換値（第ｊ入力変換値）を表している。ただし、−１≦ｐ１<ｐ２<…<ｐｎ≦１、または１≧ｐ１>ｐ２>…>ｐｎ≧−１である。ファジィ化回路１０は、ｐｊの大小関係が前者の場合に相当している。ｐｊの大小関係が後者の場合、例えば、ＯＡ０の出力を入力し、その反転を出力するインバータとして機能する演算増幅器を設ければよい。これらのｐ1，ｐ２，…，ｐｎは、例えば次式に表されるように、等間隔に設定されることが好ましい。
【数８】
2006236096.tif 000011
【００６０】
かかる構成により、ファジィ化回路１０の出力は、入力変数ＸがＸｊのときにｐｊとなり、入力変数ＸがＸｊからＸｊ＋１まで変化するときにｐｊからｐｊ＋１まで線形的に変化する。
【００６１】
ファジィ化回路１０は、上述のファジィ化回路１０ａ，１０ｂが奏する効果に加えて、以下の効果を奏する。ファジィ化回路１０においては、複合領域毎に対応する副回路が設けられている。このため、メンバーシップ関数の特性を決める各パラメータと回路素子との対応関係がわかり易い。したがって、設計が容易であるとともに、メンバーシップ関数の変更への対応も容易である。
【００６２】
ファジィ化回路１０においては、メンバーシップ関数のパラメータが変更されても、回路定数の変更のみで対応できる。例えば、図１３のメンバーシップ関数においてパラメータＸｊ＋１，１を変更した場合、演算増幅器ＯＡｊの回路定数（本実施形態においては入力抵抗Ｒｊの抵抗値および必要に応じて電圧Ｖｆｊ）のみを変更すればよい。特に本実施形態においては、各演算増幅器ＯＡｊの入力抵抗として可変抵抗を用いているため、回路定数の変更も容易に行うことができる。
【００６３】
各演算増幅器ＯＡｊからの出力に対する重み係数ｍｊが入力変換値ｐｊ，ｐｊ＋１によって決定付けられる演算増幅器ＯＡ０が設けられている。このため、入力変換値が変更された場合も、演算増幅器ＯＡ０の回路定数を変更するだけで対応することができる。例えば、ｐｊが変更された場合、ｍｊ−１およびｍｊを変更すればよい。
【００６４】
本発明によるファジィ化回路、デファジィ化回路およびファジィ関数回路は、上記実施形態に限られず、様々な変形が可能である。例えば、上記実施形態においてはファジィ集合として三角型または台形型等のメンバーシップ値の変化が線形的なものを例示したが、釣鐘型、ガウス関数型、指数関数型またはハーバーサイン（haversine）型等のメンバーシップ値の変化が非線形的なファジィ集合を採用してもよい。
【００６５】
上記実施形態においては演算増幅器としてプッシュプル型のものを例示したが、差動型等の他の演算増幅器を用いてもよい。また、上記実施形態においては反転型の演算増幅器を例示したが、非反転型の演算増幅器を用いてもよい。さらに、上記実施形態においては帰還抵抗と入力抵抗との比で入力に対する重み係数が決定付けられる演算増幅器を例示したが、他の機構により重み係数が決定付けられる演算増幅器を用いてもよい。かかる演算増幅器としては、例えば、帰還抵抗および入力抵抗として用いられる抵抗素子の代わりに容量素子が設けられ、帰還抵抗の代わりに設けられた容量（帰還容量）と入力抵抗の代わりに設けられた容量（入力容量）との比で重み係数が決定付けられる演算増幅器等が挙げられる。
【００６６】
また、上記実施形態においては副回路および重合せ回路として演算増幅器を用いたが、副回路および重合せ回路として他の構成を採用してもよい。例えば、副回路および重合せ回路は、その機能（出力特性）が維持される限り、複数の演算増幅器を含んで構成されていてもよいし、演算増幅器以外の回路素子を含んで構成されていてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明によるファジィ関数回路の第１実施形態を示す回路図である。
【図２】（ａ）および（ｂ）は、前件部メンバーシップ関数の一例を示すグラフである。
【図３】（ａ）および（ｂ）は、それぞれ第１および第２のファジィ化回路の出力波形を示すグラフである。
【図４】（ａ）および（ｂ）は、それぞれ第１および第２のファジィ化回路の一構成例を示す回路図である。
【図５】（ａ）は、プッシュプルＣＭＯＳ加算増幅器の一般的な構成を示す回路図である。（ｂ）は、プッシュプルＣＭＯＳ加算増幅器の出力特性を示すグラフである。
【図６】（ａ）および（ｂ）は、それぞれ第１および第２のファジィ化回路における各副回路の出力波形を説明するためのグラフである。
【図７】（ａ）は、後件部メンバーシップ関数の一例を示すグラフである。（ｂ）は、デファジィ化回路の出力波形を示すグラフである。
【図８】（ａ）は、デファジィ化回路の一構成例を示す回路図である。（ｂ）は、デファジィ化回路における各副回路の出力波形を説明するためのグラフである。
【図９】ファジィ推論回路の一構成例を示す回路図である。
【図１０】（ａ）および（ｂ）は、実施形態に係るファジィ関数回路の効果を説明するための図である。
【図１１】実施形態に係るファジィ関数回路の効果を説明するための図である。
【図１２】本発明によるファジィ化回路の第２実施形態を示す回路図である。
【図１３】図１２のファジィ化回路が従うメンバーシップ関数を示すグラフである。
【符号の説明】
【００６８】
１    ファジィ関数回路
１０，１０ａ，１０ｂ    ファジィ化回路
１２ａ，１４ａ，１６ａ    演算増幅器
１２ｂ，１４ｂ，１６ｂ    演算増幅器
２０    デファジィ化回路
２２，２４，２６    演算増幅器
３０    ファジィ推論回路
３２，３４    演算増幅器
４０ａ，４０ｂ    入力端子
５０    出力端子
【図１】
2006236096.tif 000012
【図２】
2006236096.tif 000013
【図３】
2006236096.tif 000014
【図４】
2006236096.tif 000015
【図５】
2006236096.tif 000016
【図６】
2006236096.tif 000017
【図７】
2006236096.tif 000018
【図８】
2006236096.tif 000019
【図９】
2006236096.tif 000020
【図１０】
2006236096.tif 000021
【図１１】
2006236096.tif 000022
【図１２】
2006236096.tif 000023
【図１３】
2006236096.tif 000024