(57)【要約】  【課題】オンチップメモリを含むユーザ回路全体の高速テストを短時間で確実に行うことができるメモリテスト回路を提供する。  【解決手段】メモリテスト回路は、オンチップメモリ内に配置され、オンチップメモリの高速テストを行うもので、各々ハイレベルおよびローレベルがあらかじめ記憶された２つのダミーメモリセルと、高速テスト時に、２つのダミーメモリセルから各々データのリードを行うことを制御する制御回路とを備えている。そして、２つのダミーメモリセルは、オンチップメモリに含まれるメモリセルのうちで、データをリードするタイミングが最も遅いメモリセルよりも、さらにデータをリードするタイミングが遅くなるオンチップメモリ内の物理位置に配置されている。【選択図】図１
2006139878.tif 000002
【特許請求の範囲】
【請求項１】
オンチップメモリ内に配置され、当該オンチップメモリの高速テストを行うメモリテスト回路であって、
各々ハイレベルおよびローレベルがあらかじめ記憶された２つのダミーメモリセルと、
前記高速テスト時に、前記２つのダミーメモリセルから各々データのリードを行うことを制御する制御回路とを備え、
前記２つのダミーメモリセルは、前記オンチップメモリに含まれるメモリセルのうちで、データをリードするタイミングが最も遅いメモリセルよりも、さらにデータをリードするタイミングが遅くなる前記オンチップメモリ内の物理位置に配置されていることを特徴とするメモリテスト回路。
【請求項２】
前記物理位置は、アクセス起動信号からの動作レスポンスが一番遅い位置にあるメモリセルよりも、更にレスポンスが遅くなる位置である請求項１に記載のメモリテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ上に搭載されるオンチップメモリの高速（動作実スピード）テストを行うメモリテスト回路に関するものである。
【背景技術】
【０００２】
例えば、ＡＳＩＣ（特定用途向け集積回路）等のＬＳＩ（大規模集積回路）では、ユーザが、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等の、あらかじめ設計されているオンチップメモリを半導体チップ上に搭載することが可能である。この場合、半導体チップ上には、オンチップメモリとユーザ回路とが混載され、両者の間は必要に応じて接続される。
【０００３】
オンチップメモリのテストは、主として機能検証を目的とする低速テストであって、半導体ベンダーにより、そのためのテストパターンやＢＩＳＴ（内蔵型自己診断）回路があらかじめ用意されている。従って、これら既存のテストパターンやＢＩＳＴ回路を使用してオンチップメモリ単体の機能検証を行うことができる。
【０００４】
一方、オンチップメモリのＡＣ（交流）不良や最大動作周波数チェックなどの動作タイミング検証を目的とする高速テストは、例えば機能検証用のテストパターンや回路を流用して行うか、オンチップメモリの設計者が、その内部のクリティカルパスを含むテストパターンを作製することによって行われている。
【０００５】
また、オンチップメモリを含むユーザ回路全体の高速テストは、例えばユーザ自身がテストパターンを作製することによって行われている。しかし、テストパターンを作製すること自体が難しく、ユーザにとって負担が非常に大きいという問題があった。
【０００６】
また、オンチップメモリを含むユーザ回路全体の高速テストを行う場合、ユーザは、オンチップメモリのうちの、どのアドレスをアクセスした場合が最もタイミング的にクリティカルであるのかが分からない。すなわち、最もタイミング的にクリティカルなアドレスは、オンチップメモリ内において、タイミング的に最もクリティカルな物理位置に配置されているアドレスであるが、それはオンチップメモリの設計者にしか分からない。
【０００７】
そのため、オンチップメモリを含むユーザ回路全体の高速テストを行う場合、オンチップメモリの全てのアドレスについて、同様のテストを行って動作検証をする必要があり、テスト時間が非常に長くなるという問題があった。
【０００８】
また、従来のテスト方法では、メモリ内部の物理アドレス構成に応じてテストパターンを変更するなどの個別対応が必要になるとともに、複雑なシーケンスを織り込んだりする必要が出てくる。また、テストをＢＩＳＴ回路で実現する場合も同様にメモリ構成に対応させたり、クリティカルなタイミングパスを活性化する動作シーケンスを実現するために、回路が複雑になったり、大きくなったりするという問題もあった。
【０００９】
ここで、本発明に関わる先行技術文献として、特許文献１には、全メモリセルに対するアクセスを複数回繰り返し行うことによってなるメモリ用テストパタンの生成において、メモリ用テストパタンを全メモリセルを１回アクセスする毎に区切ってグループ化し、それぞれのグループをステップと表現し、グループに識別するための番号としてステップアドレスを付与し、ステップアドレスに基づいて２進カウンタの出力を加工することによりテストパタンを生成することが開示されている。
【００１０】
【特許文献１】特開平６−３２５６００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、前記従来技術に基づく問題点を解消し、オンチップメモリを含むユーザ回路全体の高速テストを短時間で確実に行うことができるメモリテスト回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、オンチップメモリ内に配置され、当該オンチップメモリの高速テストを行うメモリテスト回路であって、
各々ハイレベルおよびローレベルがあらかじめ記憶された２つのダミーメモリセルと、
前記高速テスト時に、前記２つのダミーメモリセルから各々データのリードを行うことを制御する制御回路とを備え、
前記２つのダミーメモリセルは、前記オンチップメモリに含まれるメモリセルのうちで、データをリードするタイミングが最も遅いメモリセルよりも、さらにデータをリードするタイミングが遅くなる前記オンチップメモリ内の物理位置に配置されていることを特徴とするメモリテスト回路を提供するものである。
【００１３】
ここで、前記物理位置は、アクセス起動信号からの動作レスポンスが一番遅い位置にあるメモリセルよりも、更にレスポンスが遅くなる位置であるのが好ましい。
【発明の効果】
【００１４】
本発明によれば、２つのダミーメモリセルから各々ローレベル、ハイレベルをリードすることによって、メモリの全てのアドレスに対応するワードからデータをリードすることなく、最もクリティカルなリードタイミングを検証することができる。このため、ユーザは、簡単なテストパターンを作製するだけでよく、そのための手間や時間などの負荷を大幅に削減することができる。また、オンチップメモリを含むユーザ回路全体の高速テストにかかる時間も大幅に短縮することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のメモリテスト回路を詳細に説明する。
【００１６】
図１は、本発明のメモリテスト回路を適用するオンチップメモリの構成を表す一実施形態の概略図である。同図に示すオンチップメモリ１０は、ＡＳＩＣ等のＬＳＩに搭載され、通常アドレスによって指定されるワードに対してデータのリード／ライトが行われるものである。オンチップメモリ１０は、メモリアレイ１２と、メモリアレイ１２の制御回路１４と、２つのダミーメモリセル１６ａ、１６ｂと、ダミーメモリセル１６ａ、１６ｂの制御回路１８と、ＳＡ／ＩＯ回路３６とを備えている。
【００１７】
ここで、メモリアレイ１２と、その制御回路１４は、通常のオンチップメモリが備えるものである。一方、ダミーメモリセル１６ａ、１６ｂと、その制御回路１８は、本発明のメモリテスト回路を構成するもので、オンチップメモリ１０内に配置されている。
【００１８】
通常アドレスは、メモリアレイ１２のワードを指定するための信号である。信号ＡＣＴＳＴは、高速テスト信号であって、通常動作時にローレベル、高速テスト時にハイレベルとなる。信号ＡＣ１／０＿Ｎは、高速テスト時に、ダミーメモリセル１６ａ、１６ｂを指定するための信号であって、ダミーメモリセル１６ａを指定する場合にローレベル、ダミーメモリセル１６ｂを指定する場合にハイレベルとなる。また、信号Ｒ／ＷＮは、リード／ライト信号であって、データのリード時にハイレベル、ライト時にローレベルとなる。
【００１９】
メモリアレイ１２は、ＳＲＡＭセルである複数のメモリセル２０を含む。その一部だけを図示しているが、１ワードは、複数のメモリセル２０で構成される。同じワードに含まれる複数のメモリセル２０は、共通のワード線２２に接続され、このワード線２２によって同時に活性化される。また、複数のワードの同一ビットのメモリセル２０は、共通のビット線２４ａとその反転ビット線２４ｂに接続され、このビット線２４ａとその反転ビット線２４ｂ、および後述するＳＡ／ＩＯ回路３６を介してデータのリード／ライトが行われる。
【００２０】
また、制御回路１４は、通常動作時、すなわち信号ＡＣＴＳＴがローレベルの場合に、通常アドレスによって指定される、メモリアレイ１２に含まれる１つのワードに対してデータのリード／ライトの制御を行う。
【００２１】
図１に示す制御回路１４は、ＡＮＤ回路２６と、バッファ回路２８とによって構成されている。ＡＮＤ回路２６の一方の反転入力端子には信号ＡＣＴＳＴが入力され、その他方の入力端子には、通常アドレスが入力されている。そして、ＡＮＤ回路２６の出力信号は、バッファ回路２８を介して、通常アドレスによって指定されるメモリアレイ１２のワード線２２に接続されている。
【００２２】
なお、図１では、説明を容易に行うために、制御回路１４として、１つのワードに対応するＡＮＤ回路２６およびバッファ回路２８のみを代表的に示しているが、実際には、メモリアレイ１２に含まれるワード数に相当する個数の同様の回路が設けられている。
【００２３】
続いて、ダミーメモリセル１６ａ、１６ｂはＲＯＭセルであって、ダミーメモリセル１６ａにはローレベル、ダミーメモリセル１６ｂにはハイレベルのデータがあらかじめ記憶されている。ダミーメモリセル１６ａ、１６ｂは、各々選択線３４ａ、３４ｂに接続され、この選択線３４ａ、３４ｂによって各々活性化される。また、ダミーメモリセル１６ａ、１６ｂは、図１中右端のビット線２４ａとその反転ビット線２４ｂに接続され、このビット線２４ａとその反転ビット線２４ｂ、および後述するＳＡ／ＩＯ回路３６を介してデータのリードが行われる。
【００２４】
ダミーメモリセル１６ａ、１６ｂは、オンチップメモリ１０内において、メモリアレイ１２に含まれるどのメモリセル２０よりも、そのリードタイミングがクリティカルとなる、オンチップメモリ１０内の物理位置に配置されている。より具体的には、ダミーセル１６ａ、１６ｂは、物理的に最もＳＡ／ＩＯ回路（読み出し回路）３６から遠いメモリセル２０よりも、更にＳＡ／ＩＯ回路３６から遠い位置に配置されている。言い換えると、ダミーセル１６ａ、１６ｂは、アドレスやイネーブル信号などのアクセス起動信号からの動作レスポンスが一番遅い位置にあるメモリセルよりも、更にレスポンスが遅くなる物理位置に配置されている。
【００２５】
すなわち、ダミーメモリセル１６ａ、１６ｂからデータをリードする場合、メモリアレイ１２に含まれるどのメモリセル２０からデータをリードする場合よりも、データをリードするタイミングが遅くなる（データをリードするまでに時間がかかる）。
【００２６】
なお、図１に示す例では、ダミーメモリセル１６ａ、１６ｂを右端のビット線２４ａとその反転ビット線２４ｂに接続しているが、これに限定されず、ワードを構成するどのビットのビット線とその反転ビット線に接続してもよい。
【００２７】
続いて、制御回路１８は、高速テスト時、すなわち高速テスト信号ＡＣＴＳＴがハイレベルの場合に、信号ＡＣ１／０＿Ｎによって指定される、ダミーメモリセル１６ａもしくはダミーメモリセル１６ｂに対してデータのリードの制御を行う。
【００２８】
図１に示す制御回路１８は、２つのＡＮＤ回路３０ａ、３０ｂと、２つのバッファ回路３２ａ、３２ｂとによって構成されている。ＡＮＤ回路３０ａ、３０ｂの一方の入力端子には信号ＡＣＴＳＴが入力されている。また、ＡＮＤ回路３０ａの他方の反転入力端子およびＡＮＤ回路３０ｂの他方の入力端子には信号ＡＣ１／０＿Ｎが入力されている。そして、ＡＮＤ回路３０ａ、３０ｂの出力信号は、各々バッファ回路３２ａ、３２ｂを介してダミーメモリセル１６ａ、１６ｂの選択線３４ａ、３４ｂに接続されている。
【００２９】
最後に、ＳＡ／ＩＯ回路３６は、センスアンプ（増幅回路）（ＳＡ）と入出力（ＩＯ）回路をまとめて表したものである。メモリセル２０に対するデータのリード／ライトは、このＳＡ／ＩＯ回路３６を介して行われる。
【００３０】
なお、メモリアレイ１２のワード数および１ワードのビット長は限定されない。メモリセル２０は、ＳＲＡＭセルに限定されず、各種構成のＲＡＭ（ランダム・アクセス・メモリ）セルもしくは各種構成のＲＯＭ（リード・オンリー・メモリ）セルであってもよい。また、ダミーメモリセル１６ａ、１６ｂは、各種構成のＲＯＭセルや、通常ＲＡＭメモリセルの構成で保持する値を固定した構成なら様々な構成で実現できる。制御回路１４、１８の具体的な構成も図１のものに限定されず、同様の機能を持つ各種構成の回路を利用可能である。また、ＳＡ／ＩＯ回路３６も各種構成のものが利用できる。
【００３１】
次に、オンチップメモリ１０の動作を説明する。
【００３２】
通常動作時、すなわち信号ＡＣＴＳＴがローレベルの場合は、通常アドレスによって指定される、メモリアレイ１２のワードが活性化され、この活性化されたワードに対して、データのリードまたはライトが行われる。
【００３３】
一方、高速テスト時、すなわち信号ＡＣＴＳＴがハイレベルの場合は、信号ＡＣ１／０＿Ｎによって指定される、ダミーメモリセル１６ａまたはダミーメモリセル１６ｂが活性化され、活性化されたダミーメモリセル１６ａまたはダミーメモリセル１６ｂからデータのリードが行われる。
【００３４】
例えば、図２のタイミングチャートに示すように、信号ＡＣ１／０＿Ｎをローレベルとして、信号ＡＣＴＳＴおよび信号Ｒ／ＷＮをハイレベルに変化させると、リードデータとして、ダミーメモリセル１６ａからローレベル（Ｄｕｍｍｙ０）がリードされる。続いて、信号ＡＣ１／０＿Ｎをローレベルからハイレベルに変化させると、リードデータとして、ダミーメモリセル１６ｂからハイレベル（Ｄｕｍｍｙ１）がリードされる。
【００３５】
前述のように、ダミーメモリセル１６ａ、１６ｂは、オンチップメモリ１０内において、メモリアレイ１２に含まれるどのメモリセル２０よりも、そのリードタイミングがクリティカルとなる、オンチップメモリ１０内の物理位置に配置されている。このため、ダミーメモリセル１６ａ、１６ｂからデータをリードする場合、メモリアレイ１２に含まれるどのメモリセル２０からデータをリードする場合よりも、データをリードするタイミングが遅くなる。
【００３６】
従って、ダミーメモリセル１６ａ、１６ｂから各々ローレベル、ハイレベルをリードすることによって、最もクリティカルなリードタイミングを検証することができる。すなわち、メモリアレイ１２の全てのアドレスに対応するワードからデータをリードすることなく、メモリアレイ１２の全てのアドレスに対応するワードから、ダミーメモリセル１６ａ、１６ｂからデータがリードされるタイミングよりも早いタイミングでデータをリードすることができることを保証することができる。
【００３７】
上記のように、本発明のメモリテスト回路を備えるオンチップメモリ１０では、ダミーメモリセル１６ａ、１６ｂからデータをリードするだけでオンチップメモリ１０を含むユーザ回路全体の高速テストを行うことができる。このため、ユーザは、簡単なテストパターンを作製するだけでよく、そのための手間や時間などの負荷を大幅に削減することができる。また、オンチップメモリを含むユーザ回路全体の高速テストにかかる時間も大幅に短縮することができる。
【００３８】
例えば、メモリアレイ１２のＡＣ不良やメモリ動作を含むシステムチップの速度選別などを行う際に、メモリの物理構造が明確でない場合、クリティカルパスを活性化させるためには、書き込みデータおよびアドレスシーケンスを考慮すると、長大なテストパターンが必要となる（通常、アドレス数をＮとすると、テストパターンのステップ数はＮ2のオーダーとなる）。
【００３９】
また、それに対応したＢＩＳＴ回路を作成する場合には、通常のＮに比例するパターン長のテストシーケンスに対応したもの（例えば、マーチングパターンなど）に比べ、回路構成が複雑となる。ＡＣ不良を１００％チェックするにはＮ2オーダーのテストパターンが必要となるが、本発明では、メモリの物理構成上クリティカルとなる構造部の高速テストが実施されることにより、ＢＩＳＴなどのテスト回路やパターン長を大幅に複雑化、増加させることなくＡＣ不良の検出を行うことが可能となる。
【００４０】
ここで、マーチングパターンは、メモリに対して、例えば以下（ａ）〜（ｅ）のアクセスシーケンスでテストを行うものである。
【００４１】
（ａ）アドレス０〜Ｎにデータ‘０’をライトする。
（ｂ）アドレス０からデータ‘０’をリードし、アドレス０からデータ‘０’がリードできることを確認した後、同じアドレス０にデータ‘１’をライトする。これをアドレス１〜Ｎについて同様に繰り返し行う。
（ｃ）アドレス０からデータ‘１’をリードし、アドレス０からデータ‘１’がリードできることを確認した後、同じアドレス０にデータ‘０’をライトする。これをアドレス１〜Ｎについて同様に繰り返し行う。
（ｄ）アドレスＮからデータ‘０’をリードし、アドレスＮからデータ‘０’がリードできることを確認した後、同じアドレスＮにデータ‘１’をライトする。これをアドレスＮ−１〜０について同様に繰り返し行う。
（ｅ）アドレスＮからデータ‘１’をリードし、アドレスＮからデータ‘１’がリードできることを確認した後、同じアドレスＮにデータ‘０’をライトする。これをアドレスＮ−１〜０について繰り返し行う。
【００４２】
以下、さらに本発明と従来手法との違いを具体例を挙げて説明する。
【００４３】
図３は、オンチップメモリの構成を表す概略図である。同図は、共通のビット線Ｂｉｔとその反転ビット線ＢｉｔＮに接続された、複数のワードの同一ビットのメモリセルを表す。図３に示すオンチップメモリでは、ｎワードの同一ビットのメモリセル（ＭＥＭ０，ＭＥＭ１，…，ＭＥＭｎ）が、共通のビット線Ｂｉｔおよび反転ビット線ＢｉｔＮに接続されている。図１に示すメモリアレイ１２も同様の構成である。
【００４４】
図３に示す構造のオンチップメモリでは、共通のビット線Ｂｉｔおよび反転ビット線ＢｉｔＮに接続されたｎ個のメモリセル（ＭＥＭ０，ＭＥＭ１，…，ＭＥＭｎ）２０のうち、活性化されたワード線（Ａｄｄｒ０，Ａｄｄｒ１，…，Ａｄｄｒｎ）２２により、同時には１つのメモリセル２０だけが選択され、ビット線Ｂｉｔおよび反転ビット線ＢｉｔＮ、ならびにセンスアンプ（ＳＡ）３６ａおよびＩＯ回路３６ｂを介して、データのリード／ライトが行われる。
【００４５】
ここで、図３に示すオンチップメモリにおいて、ＡＣ的に最もクリティカルとなるパスおよび条件は、以下の（１）〜（３）の通りである。
【００４６】
（１）物理的に、読み出し回路（ＳＡ／ＩＯ回路３６ａ、３６ｂ）から最も距離が離れているメモリセル（図３に示す例の場合、ＭＥＭ０、アドレスＡｄｄｒ０）２０へのアクセスである。
（２）ＭＥＭ０へのアクセスの直前に、ＭＥＭ０のデータとは逆極性のデータのアクセスが行われている。
（３）各メモリセル２０間の干渉なども考慮すれば、ＭＥＭ０の前に、どのメモリセル２０へのアクセスを行った場合にテストがフェイルするかを判断する必要がある。
【００４７】
ここで、物理的に上記（１）の条件を満たすメモリセル２０がＭＥＭ０であるということが分からない場合には、全てのメモリセル２０に対して上記（２）および（３）の条件を満たすテストを実施する必要がある。この場合、テストパターン長は、１アドレスに対して残りのＮ−１のアドレスへのアクセスを考慮する必要があるため、既に述べたとおりＮ2となる。
【００４８】
一方、上記（１）の条件を満たすメモリセル２０が、ＭＥＭ０であることが既知である場合には、Ｎ2のテストパターンは不要である。しかし、ＭＥＭ０は一般的にメモリの構成によって変化するため、テストパターンのカスタマイズが必要である。また、ＢＩＳＴ回路対応の場合には、上記（１）の条件を満たすメモリセル２０がＭＥＭ０であるということを認識するための回路が必要となる。
【００４９】
これに対し、本発明を適用して、ＭＥＭ０よりも更にＳＡ／ＩＯ回路から遠い位置にメモリテスト回路を配置することにより、メモリの物理アドレス構造を意識する必要なく、また、メモリ内部の値やアドレスシーケンスに対して個別に対応することなく、メモリの全てのアドレスに対応するワードからデータをリードすることなく、最もクリティカルなリードタイミングを簡単に検証することができる。このように、従来手法に対する本発明の利点は明らかである。
【００５０】
なお、高速テスト時に使用するテストパターンは、図２に示すものに限定されず、必要に応じて各種のテストパターンを使用してもよい。
【００５１】
本発明は、基本的に以上のようなものである。
以上、本発明のメモリテスト回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００５２】
【図１】本発明のメモリテスト回路を適用するオンチップメモリの構成を表す一実施形態の概略図である。
【図２】図１に示すメモリテスト回路の動作を表す一例のタイミングチャートである。
【図３】オンチップメモリの構成を表す一例の概略図である。
【符号の説明】
【００５３】
１０  オンチップメモリ
１２  メモリアレイ
１４、１８  制御回路
１６ａ、１６ｂ  ダミーメモリセル
２０  メモリセル
２２  ワード線
２４ａ  ビット線
２４ｂ  反転ビット線
２６、３０ａ、３０ｂ  ＡＮＤ回路
２８、３２ａ、３２ｂ  バッファ回路
３４ａ、３４ｂ  選択線
３６  ＳＡ／ＩＯ回路
３６ａ  センスアンプ
３６ｂ  ＩＯ回路
【図１】
2006139878.tif 000003
【図２】
2006139878.tif 000004
【図３】
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