(57)【要約】【課題】  プリント基板Ｂに前記一連チップ抵抗器Ａ１又は四連チップ抵抗器Ａ４の複数個を実装するために形成されているランドパターンＣに，前記一連チップ抵抗器又は四連チップ抵抗器に代えて，二連チップ抵抗器１０の複数個を並べて実装できるようにする。【解決手段】  前記二連チップ抵抗器１０において，各辺における外形寸法のうち各端子電極が存在する辺に沿った方向の外形寸法Ｌを０．６〜０．７ｍｍに，これと直角方向の外形寸法Ｗを０．６ｍｍにする。【選択図】                        図８
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【特許請求の範囲】
【請求項１】
矩形にした一つの絶縁基板に，抵抗膜とその両端に対する端子電極とで構成される抵抗素子を二つ並列に並べて設けて成る二連チップ抵抗器において，
その各辺における外形寸法のうち各端子電極が存在する辺に沿った方向の外形寸法を０．６〜０．７ｍｍに，これと直角方向の外形寸法を０．６ｍｍにすることを特徴とする二連チップ抵抗器。
【請求項２】
前記請求項１の記載において，前記各端子電極の相互間におけるピッチ間隔を０．４ｍｍにすることを特徴とする二連チップ抵抗器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，矩形にした一つの絶縁基板に，抵抗膜とその両端に対する端子電極とで構成される抵抗素子を二つ並列に並べて設ける成る二連チップ抵抗器のうち，０６０３サイズを基にした二連チップ抵抗器に関するものである。
【背景技術】
【０００２】
一般に，チップ抵抗器には，図１に示すように，矩形の絶縁基板１に，抵抗膜２とその両端に対する端子電極３とで構成される抵抗素子４を一つだけ設けて成る一連チップ抵抗器Ａ１と，図２に示すように，矩形の絶縁基板１′に，抵抗膜２′とその両端に対する端子電極３′とで構成される抵抗素子４′を二つ並列に並べて設ける成る二連チップ抵抗器Ａ２と，図３に示すように，矩形の絶縁基板１″に，抵抗膜２″とその両端に対する端子電極３″とで構成される抵抗素子４″を四つ並列に並べて設ける成る四連チップ抵抗器Ａ４とが存在することは周知の通りである。
【０００３】
また，前記チップ抵抗器には，その大きさに応じて０６０３サイズ，１００５サイズ等のように各種の基になるサイズが存在することも周知の通りである。
【０００４】
従来，０６０３サイズの前記一連チップ抵抗器Ａ１においては，その各辺における外形寸法のうち端子電極４が存在する辺に沿った方向の外形寸法Ｌ１を０．３ｍｍに，これと直角方向の外形寸法Ｗ１を０．６ｍｍに規定している。
【０００５】
また，０６０３サイズの前記二連チップ抵抗器Ａ２においては，例えば，非特許文献１等に記載されているように，その各辺における外形寸法のうち各端子電極３′が存在する辺に沿った方向の外形寸法Ｌ２を０．８ｍｍに，これと直角方向の外形寸法Ｗ２を０．６ｍｍに，前記各端子電極３′の相互間におけるピッチ間隔Ｐ２を０．５ｍｍに規定している。
【０００６】
更にまた，０６０３サイズの四連チップ抵抗器Ａ４においては，例えば，非特許文献１及び非特許文献２等に記載されているように，その各辺の外形寸法のうち各端子電極３″が存在する辺に沿った方向の外形寸法Ｌ４を１．４ｍｍに，これと直角方向の外形寸法Ｗ４を０．６ｍｍに，前記各端子電極３″の相互間におけるピッチ間隔Ｐ４を０．４ｍｍに規定している。
【０００７】
そして，前記各チップ抵抗器Ａ１，Ａ２，Ａ３のプリント基板等に対する実装は，その各端子電極３，３′，３″を，前記プリント基板等の表面に形成されているランドパターンに対して半田付けすることによって行われるのであるが，前記０６０３サイズの各チップ抵抗器Ａ１，Ａ２，Ａ３において，その一方の辺における外形寸法Ｌ，Ｌ′，Ｌ″には，製造に際しての寸法誤差が±０．１ｍｍが存在する（非特許文献２参照）ので，このチップ抵抗器の複数個を，その端子電極が存在する一方の辺が一直線になるように並べて実装する場合には，その各チップ抵抗器の相互間に，前記寸法誤差を許容するために少なくとも０．１ｍｍ以上の隙間をあけるようにしなければならない。
【０００８】
また，従来，前記０６０３サイズの一連チップ抵抗器Ａ１の複数個を，プリント基板に対して実装する場合には，図４に示すように，プリント基板Ｂの表面に，前記複数個の各チップ抵抗器Ａ１における各端子電極３の各々に対応するランドパターンＣを，ピッチ間隔Ｐ０を０．４ｍｍにして形成し，この各ランドパターンＣの各々に対して前記各端子電極３を半田付けするようにしている（非特許文献２参照）。
【特許文献１】電波新聞社，２００４年６月３発行「電波新聞」２４〜２５頁，「高密度実装対応チップ抵抗器の新技術」
【特許文献２】電波新聞社，２００５年１月６発行「電波新聞」４９頁，「高集積ネットワーク抵抗器の技術」
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで，前記０６０３サイズの一連チップ抵抗器Ａ１の複数個を実装するようにプリント基板Ｂにおいては，これに前記複数個の一連チップ抵抗器Ａ１に代えて，前記０６０３サイズの二連チップ抵抗器Ａ２の複数個を実装したり，或いは，前記０６０３サイズの四連チップ抵抗器Ａ４の複数個を実装したりする場合がある。
【００１０】
この場合，前記０６０３サイズの一連チップ抵抗器Ａ１において，その各辺における外形寸法のうち端子電極４が存在する辺に沿った方向の外形寸法Ｌ１は，前記プリント基板Ｂにおける各ランドパターンＣ間のピッチ間隔Ｐ０＝０．４ｍｍよりも狭いことにより，この一連チップ抵抗器Ａ１の複数個をを，図５に示すように，前記ランドパターンＣに対して同時に載せたとき，この各一連チップ抵抗器Ａ１の相互間には，当該各一連チップ抵抗器Ａ１における端子電極３をランドパターンＣに完全に重ねた状態のもとで，Ｓ＝０．１ｍｍの隙間が形成されるから，前記複数個の一連チップ抵抗器Ａ１を，広い半田付け面積で確実に実装することができる。
【００１１】
そして，前記複数個の一連チップ抵抗器Ａ１に代えて，複数個の四連チップ抵抗器Ａ４を実装する場合には，この四連チップ抵抗器Ａ４は，前記したようにＬ４が１．４ｍｍで，Ｐ４が０．４ｍｍであることにより，図６に示すように，その間にＳ＝０．２ｍｍを形成できるから，前記一連チップ抵抗器Ａ１と同様に，広い半田付け面積で確実に実装することができる。
【００１２】
しかし，前記複数個の一連チップ抵抗器Ａ１又は四連チップ抵抗器Ａ４に代えて，前記二連チップ抵抗器Ａ２の複数個を実装する場合には，この二連チップ抵抗器Ａ２は，その各辺における外形寸法のうち各端子電極３′が存在する辺に沿った方向の外形寸法Ｌ２を０．８ｍｍに，前記各端子電極３′の相互間におけるピッチ間隔Ｐ２を０．５ｍｍに規定していることにより，この各二連チップ抵抗器Ａ２を，図７に示すように，ランドパターンＣに対して載せたとき，この各二連チップ抵抗器Ａ２における端子電極３′をランドパターンＣに広く重ねるようにすると，前記二連チップ抵抗器Ａ２は，互いに接触してこの間に隙間が形成されないことになり，また，各二連チップ抵抗器Ａ２の間に所定の隙間を形成するようにすると，その端子電極３′がランドパターンＣから大きくずれて半田付け面積が減少することになるから，前記複数個の一連チップ抵抗器Ａ１又は四連チップ抵抗器Ａ４に代えて前記二連チップ抵抗器Ａ２の複数個を実装することができないのである。      
【００１３】
つまり，一連チップ抵抗器Ａ１又は四連チップ抵抗器Ａ４用のランドパターンＣに対して，二連チップ抵抗器Ａ２を複数個並べて実装することができないから，二連チップ抵抗器Ａ２を複数個並べて実装する場合には，これ合わせたランドパターンを，前記一連チップ抵抗器Ａ１又は四連チップ抵抗器用のランドパターンＣとは別に形成するようにしなければならないのであった。
【００１４】
本発明は，この問題を解消して二連チップ抵抗器を提供することを技術的課題とするものである。
【課題を解決するための手段】
【００１５】
この技術的課題を達成するため本発明は，請求項１に記載したように，
「矩形にした一つの絶縁基板に，抵抗膜とその両端に対する端子電極とで構成される抵抗素子を二つ並列に並べて設けて成る二連チップ抵抗器において，
その各辺における外形寸法のうち各端子電極が存在する辺に沿った方向の外形寸法を０．６〜０．７ｍｍに，これと直角方向の外形寸法を０．６ｍｍにする。」
ことを特徴としている。
【００１６】
また，本発明は，請求項２に記載したように，
「前記請求項１の記載において，前記各端子電極の相互間におけるピッチ間隔を０．４ｍｍにする。」
ことを特徴としている。
【発明の効果】
【００１７】
プリント基板に前記一連チップ抵抗器又は四連チップ抵抗器の複数個を実装するために形成されているランドパターンに，前記一連チップ抵抗器又は四連チップ抵抗器に代えて，二連チップ抵抗器の複数個を並べて実装することが，広い面積による半田付けにて確実にできる。
【００１８】
特に，請求項２に記載した構成にすることにより，高い半田付け強度を得ることができる。
【発明を実施するための最良の形態】
【００１９】
以下，本発明の実施の形態を，図８及び図９の図面について説明する。
【００２０】
図８は，本発明の実施の形態による二連チップ抵抗器１０を示す。
【００２１】
この二連チップ抵抗器１０は，平面視で矩形のチップに構成した一つの絶縁基板１１に，抵抗膜１２とその両端に対する端子電極１３とで構成される抵抗素子１４を二つ並列に並べて設けるとともに，前記両抵抗素子１４における抵抗膜１２を覆う保護膜１５を形成して成る構成である。
【００２２】
そして，この二連チップ抵抗器１０において，その各辺における外形寸法のうち各端子電極１３が存在する辺に沿った方向の外形寸法Ｌを０．７ｍｍに，これと直角方向の外形寸法Ｗを０．６ｍｍに，前記各端子電極１３の相互間におけるピッチ間隔Ｐを０．４ｍｍにする。
【００２３】
このように，二連チップ抵抗器１０において，その各辺における外形寸法のうち各端子電極１３が存在する辺に沿った方向の外形寸法Ｌを０．７ｍｍにすることにより，この二連チップ抵抗器１０の複数個を，図９に示すように，前記プリント基板Ｃにピッチ間隔Ｐ０（Ｐ０＝０．４ｍｍ）で形成されている各ランドパターンＣに対して載せたとき，この各二連チップ抵抗器１０における端子電極１３をランドパターンＣに広く面積で重ねた状態のもとで，少なくともＳ＝０．１ｍｍ以上の隙間を形成することがきる。
【００２４】
つまり，プリント基板Ｃに前記一連チップ抵抗器Ａ１又は四連チップ抵抗器Ａ４の複数個を実装するために形成されているランドパターンＣに，前記一連チップ抵抗器Ａ１又は四連チップ抵抗器Ａ４に代えて，本発明による前記二連チップ抵抗器１０の複数個を並べて実装することが，広い面積による半田付けにて確実にできる。
【００２５】
この場合において，前記各端子電極１３が存在する辺に沿った方向の外形寸法Ｌは０．７ｍｍ以下にしても良いが，このＬを０．６ｍｍ未満にした場合には，絶縁基板１１の表面のうち抵抗素子４を形成するエリアが狭くなるから，前記各端子電極１３が存在する辺に沿った方向の外形寸法Ｌは，０．６〜０．７ｍｍにすべきである。
【００２６】
また，前記各端子電極１３の相互間におけるピッチ間隔Ｐを，前記ランドパターンＣににおけるピッチ間隔Ｐ０と同じ０．４ｍｍにすることにより，この各端子電極１３を，前記ランドパターンＣに一致することができて，より広い面積で半田付けできるから，高い半田付け強度を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】一連チップ抵抗器を示す斜視図である。
【図２】二連チップ抵抗器を示す斜視図である。
【図３】四連チップ抵抗器を示す斜視図である。
【図４】プリント基板におけるランドパターンを示す斜視図である。
【図５】前記一連チップ抵抗器の複数個を実装した状態を示す斜視図である。
【図６】前記四連チップ抵抗器の複数個を実装した状態を示す斜視図である。
【図７】前記二連チップ抵抗器の複数個を実装した状態を示す斜視図である。
【図８】本発明による二連チップ抵抗器を示す斜視図である。
【図９】前記本発明による二連チップ抵抗器の複数個を実装した状態を示す斜視図である。
【符号の説明】
【００２８】
１０                        二連チップ抵抗器
１１                        絶縁基板
１２                        抵抗膜
１３                        端子電極
１４                        抵抗素子
１５                        保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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