(57)【要約】【課題】  側壁絶縁膜の形成などのプロセスにおけるチャージングによるダメージを抑制する。【解決手段】  不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜と半導体装置形成領域に第２の導電膜を形成する。次に、第１のドライエッチングによってメモリセルアレイ形成領域におけるワード線が互いに離間して配置されるように、第１の導電膜に開口部を形成した後、開口部にワード線の側壁絶縁膜を形成する。次に、ウェットエッチングによって側壁絶縁膜におけるワード線の端部近傍領域に存在する部分を除去する。次に、第２のドライエッチングによって第１の導電膜におけるワード線の端部近傍領域に存在する部分を除去する。第１の導電膜における開口部の形成は、第１の導電膜における開口部形成後の残存部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板中の活性領域上にて、活性領域と電気的に接続されるように形成された第２の導電膜と接続されるように行なわれる。【選択図】  図２
2006059893.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上における不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜を形成すると共に、前記半導体基板上における半導体装置形成領域に第２の導電膜を形成する工程と、
第１のマスクを用いた第１のドライエッチングにより、前記メモリセルアレイ形成領域における前記ワード線が互いに離間して配置されるように、前記第１の導電膜に開口部を形成する工程と、
前記第１の導電膜に形成された前記開口部に前記ワード線の側壁絶縁膜を形成する工程と、
第２のマスクを用いたウェットエッチングにより、前記側壁絶縁膜における前記ワード線の端部近傍領域に存在する部分を除去する工程と、
第３のマスクを用いた第２のドライエッチングにより、前記第１の導電膜における前記ワード線の端部近傍領域に存在する部分を除去する工程とを備え、
前記第１の導電膜及び前記第２の導電膜は同一層の導電膜で形成されており、
前記第１の導電膜に開口部を形成する工程は、
前記第１の導電膜における前記開口部の形成後に残存する部分が、前記メモリセルアレイ形成領域の外部領域に位置する前記半導体基板中の活性領域上にて、前記活性領域と電気的に接続されるように形成された前記第２の導電膜と接続されるように、行なわれる工程であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上における不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜を形成すると共に、前記半導体基板上における半導体装置形成領域に第２の導電膜を形成する工程と、
第１のマスクを用いた第１のドライエッチングにより、前記メモリセルアレイ形成領域における前記ワード線が互いに離間して配置されるように、前記第１の導電膜に開口部を形成する工程と、
前記第１の導電膜に形成された前記開口部に前記ワード線の側壁絶縁膜を形成する工程と、
第２のマスクを用いたウェットエッチングにより、前記側壁絶縁膜における前記ワード線の端部近傍領域に存在する部分を除去する工程と、
第３のマスクを用いた第２のドライエッチングにより、前記第１の導電膜における前記ワード線の端部近傍領域に存在する部分を除去する工程とを備え、
前記第１の導電膜及び前記第２の導電膜は同一層の導電膜で形成されており、
前記第１の導電膜に開口部を形成する工程は、
前記第１の導電膜における前記開口部の形成後に残存する部分が、前記メモリセルアレイ形成領域の外部領域に位置する前記半導体基板と前記半導体装置を構成するゲート絶縁膜を介して接続されるように形成された前記第２の導電膜と接続されるように、行なわれる工程であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の導電膜における前記開口部の形成後に残存する部分は、前記ワード線が互いに接続されるように形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ワード線の側壁絶縁膜を形成する工程は、
ＣＶＤ法により、前記半導体基板上に、前記開口部が形成された前記第１の導電膜を覆うように絶縁膜を堆積する工程と、
異方性ドライエッチングにより、前記堆積された絶縁膜に対してエッチングを行なう工程とを含み、
前記絶縁膜を堆積する工程及び前記エッチングを行なう工程を１回以上繰り返す工程であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記側壁絶縁膜における前記ワード線の端部近傍領域に存在する部分は、前記半導体基板に設けられた素子分離絶縁膜上に位置するように形成されており、
前記ウェットエッチングは、少なくとも前記素子分離絶縁膜の一部が残存するように行なわれることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記半導体基板と前記第１の導電膜との間には容量絶縁膜が形成されており、
前記第１の導電膜に開口部を形成する工程は、前記容量絶縁膜が残留するように前記開口部を形成する工程を含み、
前記側壁絶縁膜における前記ワード線の端部近傍領域に存在する部分を除去する工程は、前記容量絶縁膜がほとんどエッチングされないように行なわれることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第１の導電膜における前記ワード線の端部近傍領域に存在する部分を除去する工程は、前記ウェットエッチングにより、前記第１の導電膜における前記部分を除去すると同時に前記第２の導電膜における所定の部分を除去して、前記半導体装置のゲート電極を形成する工程を含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第２のマスクと前記第３のマスクとは同一のマスクであることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体基板上における不揮発性半導体記憶装置のメモリセルアレイ領域の外部領域に、前記不揮発性半導体記憶装置を構成するワード線を形成する際に発生する電荷を逃す領域を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記ワード線を形成する際に発生する電荷を逃す領域は、前記外部領域に形成されている半導体装置を構成するゲート絶縁膜を上面に介在させた前記半導体基板であることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記ワード線を形成する際に発生する電荷を逃す領域は、前記外部領域に位置する前記半導体基板中の活性領域であることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、加工時のチャージングによるダメージを回避又は抑制する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の高集積化に伴い、メモリセルサイズが縮小されるに従って、ワード線であるゲート電極として細いものが提案されている。しかしながら、ワード線を細長くするとワード線抵抗が高くなるため、ワード線の信号遅延が大きくなるので、高速動作が困難になるという問題が生じる。
【０００３】
そこで、ワード線抵抗を低減する方法として、Self Align Silicide 技術（以下、サリサイド技術と記す）を用いることが考えられるが、不揮発性半導体記憶装置にサリサイド技術を適用するにあたり、ワード線とソース拡散層若しくはドレイン拡散層との短絡、又は半導体基板とソース拡散層若しくはドレイン拡散層との短絡を防ぐためには、あらかじめメモリセルのゲート電極の側壁を絶縁膜で覆う技術を用いる必要がある。
【０００４】
通常、不揮発性半導体記憶装置のメモリセルにおいては、特性ばらつきに対する対策、又はソース拡散層及びドレイン拡散層の形成におけるイオン注入によるダメージに対する対策のために、ゲート電極の側壁に比較的厚い絶縁膜を形成することが要求される。また、メモリセルアレイの構造にもよるが、半導体基板におけるワード線間の領域を曝すことを避けるために、ゲート電極の側壁を覆う絶縁膜を用いてワード線間の領域を埋め尽くすことも要求される場合がある。
【０００５】
一方、不揮発性半導体記憶装置は、半導体基板上におけるメモリセルアレイ領域の外部の領域に半導体装置を備えているが、メモリセルアレイ領域の外部の領域に形成されている半導体装置は高い性能が要求されるために、半導体装置の側壁に比較的薄い絶縁膜を形成することが望まれる。このため、メモリセルアレイ領域におけるワード線であるゲート電極の側壁のみを特に厚い絶縁膜で覆う技術が提案されている。
【０００６】
以下に、メモリセルアレイ領域におけるワード線であるゲート電極の側壁を厚い絶縁膜で覆う方法の例として、第１の従来例に係る不揮発性半導体記憶装置の製造方法について、図１６（ａ）〜（ｃ）、図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）、及び図１９を参照しながら説明する（例えば特許文献１参照）。
【０００７】
図１６（ａ）〜（ｃ）、図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）、及び図１９は、第１の従来例に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。ここでは、不揮発性半導体記憶装置の一例として、浮遊ゲートを有するスタック型の不揮発性半導体記憶装置を用いながら説明する。なお、図１６（ａ）〜（ｃ）、図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）、及び図１９において、不揮発性メモリのメモリセルアレイを形成する領域を第１の領域１００Ａとして示すと共に、半導体装置を形成する領域を第２の領域１００Ｂとして示している。
【０００８】
まず、図１６（ａ）に示すように、ｐ型シリコン基板１００の表面部に形成されているｐ型ウェル領域１０１に素子分離絶縁膜１０２を形成した後、第１の領域１００Ａ及び第２の領域１００Ｂのｐ型ウェル領域１０１上にトンネル酸化膜１０３を形成する。次に、トンネル酸化膜１０３上に第１のポリシリコン１０４を形成した後、第１のポリシリコン１０４を覆うように容量絶縁膜１０５を形成する。
【０００９】
次に、図１６（ｂ）に示すように、第１の領域１００Ａにおける容量絶縁膜１０５を覆うように形成した第１のレジストパターン１０６をマスクとしたエッチングを行なうことにより、第２の領域１００Ｂにおける容量絶縁膜１０５、第１のポリシリコン１０４及びトンネル酸化膜１０３を除去する。
【００１０】
次に、図１６（ｃ）に示すように、ｐ型シリコン基板１００に対して熱酸化を行なうことにより、第２の領域１００Ｂのｐ型ウェル領域１０１の表面部にゲート酸化膜１０７を形成した後、第１の領域１００Ａ及び第２の領域１００Ｂの全面を覆うように第２のポリシリコン１０８を形成する。なお、図面上では、第１の領域１００Ａにおける容量絶縁膜１０５を詳細には図示していないが、容量絶縁膜１０５は、一般的には、酸化膜、Ｓｉ3 Ｎ4 膜、及び酸化膜の三層構造（ＯＮＯ膜）から構成されている。また、説明の簡略化のために図示していないが、第２の領域１００Ｂにおけるゲート酸化膜１０７を形成するための熱酸化により、第１の領域１００Ａにおける容量絶縁膜１０５の最上面にも酸化膜が同時に形成されている。
【００１１】
次に、図１７（ａ）に示すように、第１の領域１００Ａにおける不揮発性メモリの積層型ゲート電極形成領域と第２の領域１００Ｂとを覆うように形成された第２のレジストパターン１０９をマスクに用いて、第２のポリシリコン１０８、容量絶縁膜１０５、第１のポリシリコン１０４及びトンネル酸化膜１０３を順にエッチングすることにより、トンネル酸化膜１０３ａ、浮遊ゲート電極１０４ａ、容量絶縁膜１０５ａ及び制御ゲート電極１０８ａから構成される積層型ゲート電極１０８ｃを形成する。なお、第２の領域１００Ｂにおいては、エッチングによりパターン化された第２のポリシリコン１０８ａが形成されている。
【００１２】
次に、図１７（ｂ）に示すように、不揮発性メモリのソース領域又はドレイン領域となる領域を開口させる第３のレジストパターン１１０を形成した後、該第３のレジストパターン１１０及び積層型ゲート電極１０８ｃをマスクに用いて、ｎ型不純物をイオン注入１１１することにより、不揮発性メモリのソース領域又はドレイン領域となる低濃度不純物領域１１２を形成する。
【００１３】
次に、図１７（ｃ）に示すように、ＣＶＤ法により、第１の領域１００Ａ及び第２の領域１００Ｂの全面を覆うように、積層型ゲート電極１０８ｃの側壁絶縁膜となる酸化膜１１３を堆積する。なお、酸化膜１１３の膜厚は、例えば２００ｎｍ程度であるが、所望の厚さの側壁絶縁膜が積層型ゲート電極１０８ｃの側壁に形成されるように調整することができる。
【００１４】
次に、図１８（ａ）に示すように、酸化膜１１３に対して異方性エッチングを行なうことにより、第１の領域１００Ａにおける積層型ゲート電極１０８ｃの上面と第２の領域１００Ｂにおける第２のポリシリコン１０８ａの上面とを露出させると共に、第１の領域１００Ａにおける積層型ゲート電極１０８ｃの側壁と第２の領域１００Ｂにおける第２のポリシリコン１０８の側壁とに、第１の側壁絶縁膜１１３ａを形成する。なお、ここでの異方性エッチングにおいては、積層型ゲート電極１０８ｃ及び第２のポリシリコン１０８ａの上面が露出しても、積層型ゲート電極１０８ｃ及び低濃度不純物領域１１２が殆どエッチングされないようなエッチング選択比を有する条件下で行なうことが好ましい。
【００１５】
なお、図示はしていないが、メモリセルアレイの構造に応じて、隣り合う積層型ゲート電極１０８ｃ間を、積層型ゲート電極１０８ｃの側壁に形成される第１の側壁絶縁膜１１３ａによって埋め尽くされるように、異方性エッチングを酸化膜１１３に対して行なってもよい。また、積層型ゲート電極１０８ｃの側壁に形成された第１の側壁絶縁膜１１３ａの膜厚は、図１７（ｃ）に示した工程において、ＣＶＤ法によって堆積する酸化膜１１３の膜厚を調整することにより制御可能である。
【００１６】
次に、図１８（ｂ）に示すように、第１の領域１００Ａと第２の領域１００Ｂにおける半導体装置のゲート電極形成領域とを覆うように形成した第４のレジストパターン１１４をマスクに用いて、パターン化された第２のポリシリコン１０８ａ及びゲート酸化膜１０７に対してエッチングを行なうことにより、第２の領域１００Ｂにおいて、半導体装置のゲート電極１０８ｂ及びゲート酸化膜１０７ｂを形成する。
【００１７】
次に、図１８（ｃ）に示すように、第１の領域１００Ａを覆うように形成した第５のレジストパターン１１５をマスクに用いて、イオン注入１１５を行なうことにより、第２の領域１００Ｂにおける半導体装置のソース又はドレインとなる低濃度不純物領域１１７を形成する。
【００１８】
次に、図１９に示すように、ＣＶＤ法により、第１の領域１００Ａ及び第２の領域１００Ｂの全面に亘って酸化膜を堆積した後、異方性エッチングを行なうことにより、第１の側壁絶縁膜１１３ａの各側壁に第２の側壁絶縁膜１１８を形成すると共に、第２の領域１００Ｂにおける半導体装置のゲート電極１０８ｂ及びゲート酸化膜１０７ｂの側壁に第２の側壁絶縁膜１１８を形成する。このように、第１の領域１００Ａにおける積層型ゲート電極１０８ｃの側壁には、第１の側壁絶縁膜１１３ａ及び第２の側壁絶縁膜１１８の２層構造が形成されている。その後、ｐ型ウェル領域１０１に対して、積層型ゲート電極１０８ｃ、ゲート電極１０８ｂ及び第２の側壁絶縁膜１１８をマスクにｎ型不純物をイオン注入１１９することにより、第１の領域１００Ａにおいては、不揮発性メモリのソース又はドレインとなる高濃度不純物領域１２０ａを形成すると共に、半導体装置のソース又はドレインとなる高濃度不純物領域１２０ｂを形成する。次に、サリサイド技術を用いて、積層型ゲート電極１０８ｃ、ゲート電極１０８ｂ、並びに高濃度不純物領域１２０ａ及び１２０ｂの上面に、シリサイド層１２１を選択的に形成する。なお、図示していないが、その後、層間絶縁膜、コンタクトホール及びアルミ配線を形成する。
【００１９】
以上のように、第１の従来例に係る不揮発性半導体記憶装置の製造方法によると、ワード線の側壁を任意の厚さを有する側壁絶縁膜で覆うことができると共に、ワード線の側壁を覆うために堆積される酸化膜の膜厚をＣＶＤ法によって調整することにより、ワード線間を絶縁膜で埋め尽くすことも可能である。
【００２０】
ところで、近年、不揮発性半導体記憶装置の高集積化及び高速化に伴い、不揮発性半導体記憶装置の製造方法において、微細加工に適合可能なイオン注入又はプラズマ系のドライエッチングなどのプロセスが多く用いられるようになってきている。しかしながら、これらのプロセスにおいては、ゲート電極の加工時等においてチャージングを引き起こすという問題がある。
【００２１】
第１の従来例に係る不揮発性半導体記憶装置の製造方法では、図１７（ｂ）に示したイオン注入１１１、又は図１７（ｃ）及び図１８（ａ）にそれぞれ示した酸化膜１１３の堆積及び異方性エッチングの繰り返しによる第１の側壁絶縁膜１１３ａの形成における異方性エッチングは、チャージングを引き起こす可能性が高いプロセスである。
【００２２】
これらのチャージングを引き起こす可能性が高いプロセスによって、不必要に過剰な電荷がトンネル酸化膜１０３ａ又は容量絶縁膜１０５ａに蓄積したり、又はトンネル酸化膜１０３ａ又は容量絶縁膜１０５ａに対して損傷を与えたりするので、不揮発性半導体記憶装置の寿命又は信頼性に対して問題が生じる。
【００２３】
このような問題に対する対策として、チャージングを抑制する手段を備えた第２の従来例に係る不揮発性半導体記憶装置の製造方法が提案されている（例えば、特許文献２参照）。
【００２４】
第２の従来例に係る不揮発性半導体記憶装置の製造方法では、ワード線に相当するコントロールゲート、容量絶縁膜に相当するゲート絶縁膜又はフローティングゲートを加工するプロセスの際に注入される電荷を、半導体基板に逃すためのアクティブ領域をメモリアレイの外周部に形成すると共に、ワード線に相当するコントロールゲートをアクティブ領域と接続した状態でワード線及びフローティングゲートを加工する工程と、コントロールゲートとアクティブ領域との接続を切断する工程とを備えている。
【特許文献１】特開２００３−１７５９６号公報
【特許文献２】特開平１１−５４７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、第２の従来例においては、第１の従来例で開示されたワード線の側壁に形成する側壁絶縁膜の膜厚の制御についての記載がなされていないと共に、ワード線とソース拡散層若しくはドレイン拡散層との短絡、又は半導体基板とソース拡散層若しくはドレイン拡散層との短絡に関する問題の認識がなされていない。
【００２６】
そこで、我々は、第２の従来例に開示されたチャージングを抑制させるための手法を、第１の従来例に開示されたワード線とソース拡散層若しくはドレイン拡散層との短絡又は半導体基板とソース拡散層若しくはドレイン拡散層との短絡を防止する手法に適用したところ、新たな課題が生じることを見出した。
【００２７】
以下に、第２の従来例に係る手法を第１の従来例に係る手法に適用した際に生じる課題について、図２０（ａ）〜（ｃ）、図２１（ａ）〜（ｃ）及び図２２（ａ）〜（ｃ）を参照しながら説明する。なお、各図の（ａ）は平面図であり、各図の（ｂ）は（ａ）に示すＸ断面の部分図であり、各図の（ｃ）は（ａ）に示すＹ断面の部分図であってワード線の端部の構造を示している。
【００２８】
図２０（ａ）〜（ｃ）に示すように、ワード線に相当するコントロールゲートとなるポリシリコン２０４をアクティブ領域２００Ａと接続した状態で、第１の従来例における図１７（ｂ）に示す工程から図１８（ａ）に示す工程までを行なうと、図２１（ａ）〜（ｃ）に示すように、容量絶縁膜２０３上のワード線間の領域を絶縁膜２０５で埋め尽くすことができる。
【００２９】
次に、図２２（ａ）及び（ｃ）に示すように、ワード線に相当するコントロールゲートの端部周辺において、ポリシリコン２０４とアクティブ領域２００Ａとの接続を切断すると、図２２（ｃ）に示すように、絶縁膜２０５はマスクとなって、コントロールゲートの端部周辺を構成するポリシリコン材料が、容量絶縁膜２０３における絶縁膜２０５の周辺領域にポリシリコン材料の残留２０４ａとして残存してしまう。これにより、隣り合うワード線が短絡してしまう。この場合、ワード線のエッチング時間を長くすることによって、隣り合うワード線の短絡を防ぐことは可能であるが、その間にチャージングが生じて容量絶縁膜２０３又は図示していないトンネル酸化膜に大きな損傷を与えてしまうという問題が起きる。
【００３０】
前記に鑑み、本発明の目的は、側壁絶縁膜の形成などのプロセスにおけるチャージングによるダメージを抑制できる不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００３１】
前記の目的を達成するために、本発明に係る第１の不揮発性半導体記憶装置の製造方法は、半導体基板上における不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜を形成すると共に、半導体基板上における半導体装置形成領域に第２の導電膜を形成する工程と、第１のマスクを用いた第１のドライエッチングにより、メモリセルアレイ形成領域におけるワード線が互いに離間して配置されるように、第１の導電膜に開口部を形成する工程と、第１の導電膜に形成された開口部にワード線の側壁絶縁膜を形成する工程と、第２のマスクを用いたウェットエッチングにより、側壁絶縁膜におけるワード線の端部近傍領域に存在する部分を除去する工程と、第３のマスクを用いた第２のドライエッチングにより、第１の導電膜におけるワード線の端部近傍領域に存在する部分を除去する工程とを備え、第１の導電膜及び第２の導電膜は同一層の導電膜で形成されており、第１の導電膜に開口部を形成する工程は、第１の導電膜における開口部の形成後に残存する部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板中の活性領域上にて、活性領域と電気的に接続されるように形成された第２の導電膜と接続されるように、行なわれる工程であることを特徴とする。
【００３２】
本発明に係る第１の不揮発性半導体記憶装置の製造方法によると、第１の導電膜及び第２の導電膜は同一層の導電膜で形成されており、第１の導電膜における開口部の形成後に残存する部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板中の活性領域上にて、活性領域と電気的に接続されるように形成された第２の導電膜と接続された状態で、側壁絶縁膜の形成などのチャージングが生じるプロセスを行なうので、チャージングによって発生する電荷を、メモリセルアレイ形成領域の外部領域に位置する半導体基板中の活性領域に逃すことができる。これにより、チャージングによって発生した電荷を分散させて電位の上昇を抑制できるので、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００３３】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、半導体基板上における不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜を形成すると共に、半導体基板上における半導体装置形成領域に第２の導電膜を形成する工程と、第１のマスクを用いた第１のドライエッチングにより、メモリセルアレイ形成領域におけるワード線が互いに離間して配置されるように、第１の導電膜に開口部を形成する工程と、第１の導電膜に形成された開口部にワード線の側壁絶縁膜を形成する工程と、第２のマスクを用いたウェットエッチングにより、側壁絶縁膜におけるワード線の端部近傍領域に存在する部分を除去する工程と、第３のマスクを用いた第２のドライエッチングにより、第１の導電膜におけるワード線の端部近傍領域に存在する部分を除去する工程とを備え、第１の導電膜及び第２の導電膜は同一層の導電膜で形成されており、第１の導電膜に開口部を形成する工程は、第１の導電膜における開口部の形成後に残存する部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板と半導体装置を構成するゲート絶縁膜を介して接続されるように形成された第２の導電膜と接続されるように、行なわれる工程であることを特徴とする。
【００３４】
本発明に係る第２の不揮発性半導体記憶装置の製造方法によると、第１の導電膜及び第２の導電膜は同一層の導電膜で形成されており、第１の導電膜における開口部の形成後に残存する部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板と半導体装置を構成するゲート絶縁膜を介して接続されるように形成された第２の導電膜と接続された状態で、側壁絶縁膜の形成などのチャージングが生じるプロセスを行なうので、チャージングによって発生する電荷を、例えば半導体記憶装置を駆動する回路用などのゲート絶縁膜を介してメモリセルアレイ形成領域の外部領域に位置する半導体基板に逃すことができる。この場合は、第１の不揮発性半導体記憶装置における活性領域を設けることなく、チャージングによるダメージを抑制することができる。このようにして、チャージングによって発生した電荷を分散させて電位の上昇を抑制できるので、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００３５】
本発明に係る第１又は第２の不揮発性半導体記憶装置の製造方法において、第１の導電膜における開口部の形成後に残存する部分は、ワード線が互いに接続されるように形成されていることが好ましい。
【００３６】
本発明に係る第１又は第２の不揮発性半導体記憶装置の製造方法において、ワード線の側壁絶縁膜を形成する工程は、ＣＶＤ法により、半導体基板上に、開口部が形成された第１の導電膜を覆うように絶縁膜を堆積する工程と、異方性ドライエッチングにより、堆積された絶縁膜に対してエッチングを行なう工程とを含み、絶縁膜を堆積する工程及びエッチングを行なう工程を１回以上繰り返す工程であることが好ましい。
【００３７】
本発明に係る第１又は第２の不揮発性半導体記憶装置の製造方法において、側壁絶縁膜におけるワード線の端部近傍領域に存在する部分は、半導体基板に設けられた素子分離絶縁膜上に位置するように形成されており、ウェットエッチングは、少なくとも素子分離絶縁膜の一部が残存するように行なわれることが好ましい。
【００３８】
本発明に係る第１又は第２の不揮発性半導体記憶装置の製造方法において、半導体基板と第１の導電膜との間には容量絶縁膜が形成されており、第１の導電膜に開口部を形成する工程は、容量絶縁膜が残留するように開口部を形成する工程を含み、側壁絶縁膜におけるワード線の端部近傍領域に存在する部分を除去する工程は、容量絶縁膜がほとんどエッチングされないように行なわれることが好ましい。
【００３９】
本発明に係る第１又は第２の不揮発性半導体記憶装置の製造方法において、第１の導電膜におけるワード線の端部近傍領域に存在する部分を除去する工程は、ウェットエッチングにより、第１の導電膜における該部分を除去すると同時に第２の導電膜における所定の部分を除去して、半導体装置のゲート電極を形成する工程を含むことが好ましい。
【００４０】
本発明に係る第１又は第２の不揮発性半導体記憶装置の製造方法において、第２のマスクと第３のマスクとは同一のマスクであることが好ましい。
【００４１】
本発明の不揮発性半導体記憶装置は、半導体基板上における不揮発性半導体記憶装置のメモリセルアレイ領域の外部領域に、不揮発性半導体記憶装置を構成するワード線を形成する際に発生する電荷を逃す領域を備えていることを特徴とする。
【００４２】
本発明の不揮発性半導体記憶装置によると、側壁絶縁膜を形成する工程などの不揮発性半導体記憶装置を構成するワード線が形成されるまでの工程におけるチャージングによるダメージを抑制可能な構造を有する不揮発性半導体記憶装置を実現できる。
【００４３】
本発明の不揮発性半導体記憶装置において、ワード線を形成する際に発生する電荷を逃す領域は、外部領域に形成されている半導体装置を構成するゲート絶縁膜を上面に介在させた半導体基板であれば、チャージングによって生じる電荷をゲート絶縁膜を介して半導体基板に逃すことができる。
【００４４】
本発明の不揮発性半導体記憶装置において、ワード線を形成する際に発生する電荷を逃す領域は、外部領域に位置する半導体基板中の活性領域であれば、チャージングによって生じる電荷を活性領域に逃すことができる。
【発明の効果】
【００４５】
本発明に係る第１の不揮発性半導体記憶装置の製造方法によると、第１の導電膜における開口部の形成後に残存する部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板中の活性領域上にて、活性領域と電気的に接続されるように形成された第２の導電膜と接続された状態で、側壁絶縁膜の形成などのチャージングが生じるプロセスを行なうので、チャージングによって発生する電荷を、メモリセルアレイ形成領域の外部領域に位置する半導体基板中の活性領域に逃すことができる。これにより、チャージングによって発生した電荷を分散させて電位の上昇を抑制できるので、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００４６】
本発明に係る第２の不揮発性半導体記憶装置の製造方法によると、第１の導電膜における開口部の形成後に残存する部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板と半導体装置を構成するゲート絶縁膜を介して接続されるように形成された第２の導電膜と接続された状態で、側壁絶縁膜の形成などのチャージングが生じるプロセスを行なうので、チャージングによって発生する電荷を、例えば半導体記憶装置を駆動する回路用などのゲート絶縁膜を介してメモリセルアレイ形成領域の外部領域に位置する半導体基板に逃すことができる。この場合は、第１の不揮発性半導体記憶装置における活性領域を設けることなく、チャージングによるダメージを抑制することができる。このようにして、チャージングによって発生した電荷を分散させて電位の上昇を抑制できるので、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００４７】
本発明の不揮発性半導体記憶装置によると、側壁絶縁膜を形成する工程などの不揮発性半導体記憶装置を構成するワード線が形成されるまでの工程におけるチャージングによるダメージを抑制可能な構造を有する不揮発性半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００４８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００４９】
本発明の第１の実施形態では、不揮発性半導体記憶装置の例として、電荷を容量絶縁膜にトラップさせる不揮発性半導体記憶装置を用いて説明する。
【００５０】
図１（ａ）及び（ｂ）並びに図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。図２は、図１（ｂ）に示す工程後の要部工程平面図である。
【００５１】
まず、図１（ａ）に示すように、ｐ型シリコン基板１の表面部に形成されているｐ型ウェル領域２に素子分離絶縁膜３を形成した後、不揮発性半導体記憶装置のメモリセルアレイ形成領域である第１の領域１Ａと半導体装置を形成する領域である第２の領域１Ｂとにおいて、ｐ型シリコン基板１上の活性領域上に容量絶縁膜４を形成する。続いて、容量絶縁膜４における第２の領域１Ｂに形成されている部分を除去した後、第２の領域１Ｂにおいて、ｐ型シリコン基板１上に半導体装置用のゲート酸化膜５を形成する。続いて、ゲート酸化膜５におけるアクティブ領域上に形成されている部分を除去した後、第１の領域１Ａ及び第２の領域１Ｂの全面に亘ってポリシリコン６を堆積する。なお、容量絶縁膜４は、一般的には、酸化膜、Ｓｉ3 Ｎ4 膜、及び酸化膜の三層構造（ＯＮＯ膜）から構成されている。
【００５２】
次に、図１（ｂ）に示すように、第１の領域１Ａにおける不揮発性半導体記憶装置のメモリセルアレイのワード線形成領域を覆うと共に第２の領域１Ｂを覆うように形成した第１のレジストパターン７をマスクに用いて、ポリシリコン６に対して異方性エッチングを行なうことにより、ポリシリコン６における第１の領域１Ａに形成されている部分に開口部を形成する。また、ここでの異方性エッチングでは、容量絶縁膜４に対するポリシリコン６のエッチング選択比を高くすることにより、容量絶縁膜４を残存させるようにエッチングを行なうことが望ましい。例えば、容量絶縁膜４としてＯＮＯ膜を用いると、容量絶縁膜４に対するポリシリコン６のエッチング選択比が高くなるため、ポリシリコン６に比べてＯＮＯ膜は殆ど削られないので、容易に容量絶縁膜４を残存させることができる。なお、以下では、容量絶縁膜４を残存させている場合を例にして説明する。
【００５３】
ここで、図２は、図１（ｂ）を用いて説明した工程の後に、第１のレジストパターン７を除去した状態の構造平面図を示している。図２に示すように、開口部形成後のポリシリコン６は第１の領域１Ａ及び第２の領域１Ｂにおいて切断されることなく接続された状態である。
【００５４】
次に、図３（ａ）に示すように、第１の領域１Ａにおいて、開口部形成後のポリシリコン６をマスクにイオン注入８を行なうことにより、ｐ型ウェル領域２に拡散層９を形成する。
【００５５】
次に、図３（ｂ）に示すように、ＣＶＤ法により、開口部形成後のポリシリコン６を覆うように、第１の領域１Ａ及び第２の領域１Ｂの全面に亘って、酸化膜１０を形成する。酸化膜１０の膜厚は、例えば２００ｎｍ程度であるが、ワード線の側壁に形成される側壁絶縁膜が所望の厚さを有するように、酸化膜１０の膜厚を調整することができる。
【００５６】
次に、図３（ｃ）に示すように、酸化膜１０に対して異方性エッチングを行なうことにより、ポリシリコン６における第１の領域１Ａに形成されているワード線となる部分の表面を露出させると共に、ポリシリコン６における第２の領域１Ｂに形成されている部分の表面を露出させる。ここでの異方性エッチングでは、第１の領域１Ａに形成されているワード線となる部分の側壁に側壁絶縁膜となる酸化膜１０ａを残存させるようにエッチングを行なっている。また、ここでの異方性エッチングは、酸化膜１０に対して、ゲート電極材料であるポリシリコン６の上面から完全にエッチングを行なっても、ゲート電極材料又はｐ型シリコン基板１が殆どエッチングされていない程度のエッチング選択比でエッチングを行なう。さらに、ポリシリコン６におけるワード線となる部分の側壁に残存させた酸化膜１０ａの膜厚は、堆積する酸化膜１０の膜厚によって調整が可能であり、本実施形態においては、ポリシリコン６におけるワード線となる部分間を酸化膜１０ａによって完全に埋め尽くしている。
【００５７】
ここで、図４は、図３（ｃ）に示した工程後の不揮発性半導体記憶装置の部分平面図を示しており、図５（ａ）及び（ｂ）は、図４におけるＸ断面の部分断面図及びＹ断面の部分断面図を示している。図４、図５（ａ）及び（ｂ）に示すように、前述の通り、ポリシリコン６におけるワード線となる部分間には酸化膜１０ａが形成されており、また、ポリシリコン６は第１の領域１Ａ及び第２の領域１Ｂにおいて切断されることなく接続された状態である。
【００５８】
次に、図６、図７（ａ）及び（ｂ）に示すように、ポリシリコン６におけるワード線となる部分及びアクティブ領域２ａを覆うように形成した第２のレジストパターン１１をマスクに用いたウェットエッチングを行なうことにより、ワード線の端部となる領域近傍に形成されている酸化膜１０ａを除去する。ここでのウエットエッチングは、酸化膜１０ａに対するエッチング選択比が高くなるように行なわれることが望ましい。このようにすると、容量絶縁膜４、容量絶縁膜４の下部に形成されている素子分離絶縁膜２がエッチング除去されることを防止することができる。例えば、容量絶縁膜４としてＯＮＯ膜を用いると共に、エッチング溶液としてフッ酸溶液を用いることにより、ＯＮＯ膜を構成するＳｉ3 Ｎ4 膜は削られることがなくなるので、容量絶縁膜４の下に形成されている素子分離絶縁膜３が削られることはない。
【００５９】
次に、図８、図９（ａ）及び（ｂ）に示すように、第２のレジストパターン１１をマスクに用いたドライエッチングにより、ポリシリコン６におけるワード線の端部となる領域近傍及びアクティブ領域２ａ近傍に形成されている部分を除去して、ポリシリコン６におけるワード線の端部となる部分同士を互いに切り離すと共に、ポリシリコン６におけるワード線となる部分とアクティブ領域２ａとを切り離す。このようにして、第１の領域１Ａにて互いに離間して配置されたワード線が形成されると共に、第２の領域１Ｂにて半導体装置を構成するゲート電極が形成される。
【００６０】
以降の工程は、図示はしていないか、第２の領域１Ｂにおいては、従来例での説明と同様にして、半導体装置のＬＤＤ用のイオン注入、又はソース・ドレイン拡散層の形成などを行なった後に、サリサイド技術を適用することにより、ワード線若しくはゲート電極材料の上面、又はソース・ドレイン拡散層の上面にシリサイド層を選択的に形成する。その後、層間絶縁膜、コンタクトホール及びアルミ配線等を形成する。
【００６１】
以上のように、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法によると、第１の領域１Ａ及び第２の領域１Ｂにおいて、ポリシリコン６が切断されることなく接続された状態で、図３（ａ）に示したイオン注入８を行なうと共に、図３（ｂ）及び（ｃ）に示した酸化膜１０の堆積から異方性エッチングによるワード線の側壁絶縁膜となる酸化膜１０ａまでの形成を行なうことにより、イオン注入８の際又は異方性エッチングの際に生じるチャージングによる電荷を、ワード線となるポリシリコン６からアクティブ領域２ａを通じてｐ型シリコン基板１に逃すことができる。これにより、チャージングによって発生した電荷を分散させて電位の上昇を抑制できるので、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００６２】
また、ウェットエッチングにより、ワード線の端部となる領域近傍に位置する酸化膜１０ａをあらかじめ除去しておくことで、ポリシリコン６におけるワード線の端部となる領域近傍に形成されている部分のエッチング残りを発生させることを防止できる。これにより、隣り合うワード線間でショートが発生することを防止することができる。
【００６３】
なお、前述では、ワード線の端部となる領域近傍に位置する酸化膜１０ａを除去する際と、ポリシリコン６におけるワード線の端部となる領域近傍に形成されている部分を除去して第２の領域１Ｂに半導体装置のゲート電極を形成する際とは、いずれの場合も第２のレジストパターン１１を用いて形成する場合について説明した。このように、同一のレジストパターンを用いることにより、別々のレジストパターンを用いる場合と比べて、レジストパターンを形成する工程を１回削減することができる。しかしながら、第２の領域１Ｂにおける半導体装置のゲート電極を形成する際には、高精度のエッチングが要求されるので、ポリシリコン６におけるワード線の端部となる領域近傍に形成されている部分をウェットエッチングにより除去する際には、ウェットエッチングに専用のレジストパターンを用いると共に、第２の領域１Ｂにおけるゲート電極を形成する際には、第２のレジストパターン１１とは異なるレジストパターンを用いる構成でもかまわない。
【００６４】
また、本発明の第１の実施形態においては、アクティブ領域２ａが形成されている場合について説明したが、第２の領域１Ｂにおける半導体装置用のゲート酸化膜５の膜厚は、通常、容量絶縁膜４の膜厚よりも薄いので、第２の領域１Ｂにおける半導体装置用のゲート酸化膜５を通してｐ型シリコン基板１にチャージングによる電荷をある程度逃すことができる。したがって、本発明の第１の実施形態においては、アクティブ領域２ａが形成されていない構成であっても同様に実施可能である。この場合は、アクティブ領域２ａを形成する工程が削減できるという効果がある。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００６６】
本発明の第２の実施形態では、不揮発性半導体記憶装置の例として、浮遊ゲートを有するスタック型の不揮発性半導体記憶装置を用いて説明する。
【００６７】
まず、従来例で用いた図１６（ａ）〜（ｃ）、図１７（ａ）〜（ｃ）及び図１８（ａ）を用いて順に説明した工程と同様にして、図１８（ａ）に示す状態を得る。なお、これらの工程に対応する詳細な説明及び図面については、従来例と同様であるので、重複する説明は繰り返さない。但し、図１７（ａ）に示す工程では、第１の実施形態における図１（ｂ）に示した工程と同様にして、第２のポリシリコン１０８ａは、第１の領域１００Ａ及び第２の領域１００Ｂにおいて切断されることなく接続されるように加工されており、この状態で以降の図１７（ｂ）〜図１８（ａ）の工程が行なわれている。また、図１６（ｃ）に示す工程から図１８（ａ）に示す工程においては、図示はしていないが、ゲート酸化膜１０７における後述するアクティブ領域２５０Ａ上に存在する部分は除去しておく。
【００６８】
ここまでの工程において、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法にとって問題となる点が、第１の実施形態に係る不揮発性半導体記憶装置の製造方法の場合と異なって、図１７（ａ）に示す工程において、積層型ゲート電極１０８ｃがエッチングによって形成される際に、第１の実施形態であればエッチングされない容量絶縁膜４に相当する第２の実施形態におけるトンネル酸化膜１０３もエッチングしなければならない。すなわち、第１の実施形態の場合であれば、図１（ｂ）に示したように、ポリシリコン６におけるワード線の端部となる領域の下部に容量絶縁膜４が形成されているが、本発明の第２の実施形態では、図１７（ａ）に示す工程の後においては、第１のポリシリコン１０４におけるワード線の端部となる領域の下部に、トンネル酸化膜１０３を残存させることはできない。
【００６９】
ここで、図１０は、図１８（ａ）に示した工程後の不揮発性半導体記憶装置の要部平面図を示しており、図１１（ａ）及び（ｂ）は、図１０におけるＸ断面の要部断面図及びＹ断面の要部断面図を示している。図１０、図１１（ａ）及び（ｂ）に示すように、ワード線の端部となる領域の下部にはトンネル酸化膜１０３は形成されていない。なお、第２のポリシリコン１０８ａにおけるワード線となる部分間には第１の側壁絶縁膜１１３ａが形成されており、また、第２のポリシリコン１０８ａは第１の領域１００Ａ及び第２の領域１００Ｂにおいて切断されることなく接続された状態である。
【００７０】
次に、図１２、図１３（ａ）及び（ｂ）に示すように、第２のポリシリコン１０８ａにおけるワード線となる領域及びアクティブ領域２５０Ａ上の領域が覆われるように形成した第１のレジストパターン２６０をマスクに用いたウェットエッチングを行なうことにより、ワード線の端部となる領域近傍に形成されている第１の側壁絶縁膜１１３ａを除去する。この場合、ワード線の端部となる領域の下部にはトンネル酸化膜１０３が形成されていないため、素子分離絶縁膜１０２がある程度除去されてしまうので、ここでのウェットエッチングは、素子分離絶縁膜１０２が完全に除去されずに少なくとも残存するような条件下で行なうことが望ましい。
【００７１】
次に、図１４、図１５（ａ）及び（ｂ）に示すように、第１のレジストパターン２６０をマスクに用いたドライエッチングにより、第２のポリシリコン１０８ａにおけるワード線の端部となる領域近傍及びアクティブ領域２５０Ａ近傍に形成されている部分を除去して、第２のポリシリコン１０８ａにおけるワード線の端部となる部分同士を互いに切り離すと共に、第２のポリシリコン１０８ａにおけるワード線となる部分とアクティブ領域２５０Ａとを切り離す。
【００７２】
以上のように、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法によると、第１の実施形態における容量絶縁膜４とは異なり、第２の実施形態におけるトンネル酸化膜１０３をワード線の端部となる領域の下部に残存させておくことが困難である場合であっても、素子分離絶縁膜１０２を削り過ぎない程度にウェットエッチングの条件を最適化することにより、前述した第１の実施形態と同様に、図１７（ｂ）〜図１８（ａ）に示す工程におけるイオン注入又は異方性エッチングの際に生じたチャージングによる電荷を、ワード線からアクティブ領域２５０Ａを通じてｐ型シリコン基板１００に逃すことができる。これにより、チャージングによって発生した電荷を分散させて電位の上昇を抑制できるので、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００７３】
また、ウェットエッチングにより、ワード線の端部となる領域近傍に位置する第１の側壁絶縁膜１１３ａをあらかじめ除去しておくことで、第２のポリシリコン１０８ａにおけるワード線の端部となる領域近傍に形成されている部分のエッチング残りを発生させることを防止できる。これにより、隣り合うワード線間でショートが発生することを防止することができる。
【００７４】
また、第１の実施形態と同様に、図１４、図１５（ａ）及び（ｂ）に示した工程では、図１２、図１３（ａ）及び（ｂ）に示した工程で用いた第１のレジストパターン２６０を引き続き用いたが、第１のレジストパターン２６０とは異なるレジストパターンを用いてもかまわない。
【産業上の利用可能性】
【００７５】
以上のように、本発明の不揮発性半導体記憶装置及びその製造方法は、半導体プロセスにおけるチャージングによる容量絶縁膜への損傷を低減及び抑制しながら、所望の膜厚を有するワード線の側壁絶縁膜を形成できるものであるので、特に、加工時のチャージングによるダメージが特性に大きく影響する不揮発性半導体記憶装置及びその製造方法に有用である。
【図面の簡単な説明】
【００７６】
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程平面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程平面図である。
【図５】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程平面図である。
【図７】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図８】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程平面図である。
【図９】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図１０】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程平面図である。
【図１１】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程平面図である。
【図１３】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図１４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程平面図である。
【図１５】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図１６】（ａ）〜（ｃ）は第１の従来例に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図１７】（ａ）〜（ｃ）は第１の従来例に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図１８】（ａ）〜（ｃ）は第１の従来例に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図１９】第１の従来例に係る不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図２０】（ａ）は、本発明の課題を説明するための不揮発性半導体記憶装置の製造方法を示す要部工程平面図であり、（ｂ）及び（ｃ）は、本発明の課題を説明するための不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図２１】（ａ）は、本発明の課題を説明するための不揮発性半導体記憶装置の製造方法を示す要部工程平面図であり、（ｂ）及び（ｃ）は、本発明の課題を説明するための不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【図２２】（ａ）は、本発明の課題を説明するための不揮発性半導体記憶装置の製造方法を示す要部工程平面図であり、（ｂ）及び（ｃ）は、本発明の課題を説明するための不揮発性半導体記憶装置の製造方法を示す要部工程断面図である。
【符号の説明】
【００７７】
１  ｐ型シリコン基板
２  素子分離絶縁膜
２ａ  アクティブ領域
３  トンネル酸化膜
４  容量絶縁膜
５  ゲート絶縁膜
６  ポリシリコン
７  第１のレジストパターン
８  イオン注入
９  拡散層
１０  酸化膜
１０ａ  酸化膜
１１  第２のレジストパターン
１００  ｐ型シリコン基板
１０１  ｐ型ウェル領域
１０２  素子分離絶縁膜
１０３  トンネル酸化膜
１０３ａ  トンネル酸化膜
１０４  第１のポリシリコン
１０４ａ  浮遊ゲート電極
１０５  容量絶縁膜
１０５ａ  容量絶縁膜
１０６  第１のレジストパターン
１０７  ゲート酸化膜
１０８  第２のポリシリコン
１０８ａ  制御ゲート電極
１０８ｂ  ゲート電極
１０８ｃ  積層型ゲート電極
１０９  第２のレジストパターン
１１０  第３のレジストパターン
１１１  イオン注入
１１２  低濃度不純物拡散領域
１１３  酸化膜
１１３ａ  第１の側壁絶縁膜
１１４  第４のレジストパターン
１１５  第５のレジストパターン
１１６  イオン注入
１１７  低濃度不純物拡散領域
１１８  第２の側壁絶縁膜
１１９  イオン注入
１２０ａ  高濃度不純物拡散領域
１２１  シリサイド層
【図１】
2006059893.tif 000003
【図２】
2006059893.tif 000004
【図３】
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【図４】
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【図５】
2006059893.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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