(57)【要約】【課題】  Ａ／Ｄ変換器からの出力データに含まれるオフセット及びゲイン誤差の双方を補正できるＡ／Ｄ変換器の出力補正回路を提供する。【解決手段】  オフセット除去部３は、入力信号Ｓinの電圧値が基準電圧と略等しいときに、Ａ／Ｄ変換器２からの出力データＤ0をオフセットデータＤ4として記憶しておく。このオフセット除去部３が出力データＤ0からオフセットデータＤ4を減算することにより、出力データＤ0からオフセットがクランプ電圧Ｖclpごとキャンセルされる。これに補正ゲインＧ1が乗算され、任意のクランプ値Ｄclpが加算されることにより、出力データＤoutが得られる。この構成によって、Ａ／Ｄ変換器２からの出力データＤ0に含まれるオフセット及びゲイン誤差の双方を補正できる。【選択図】  図１
2006222701.tif 000002
【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換器から出力される出力データを補正するＡ／Ｄ変換器の出力補正回路であって、
前記Ａ／Ｄ変換器への入力信号からＤＣ成分を除去するキャパシタと、
前記キャパシタを通過した前記入力信号の基準電圧をクランプ電圧にクランプするクランプ部と、
前記入力信号の電圧値が前記基準電圧と略等しいときの前記出力データをオフセットデータとして記憶しておき、前記出力データから前記オフセットデータを減算するオフセット除去部と、
前記オフセットデータが減算された前記出力データに対し補正ゲインを乗算するゲイン補正部と、
前記補正ゲインが乗算された前記出力データに対しクランプ値を加算するクランプ値加算部と
を備えることを特徴とする、Ａ／Ｄ変換器の出力補正回路。
【請求項２】
Ａ／Ｄ変換器から出力される出力データを補正するＡ／Ｄ変換器の出力補正回路であって、
前記Ａ／Ｄ変換器への入力信号からＤＣ成分を除去するキャパシタと、
前記キャパシタを通過した前記入力信号の基準電圧をクランプ電圧にクランプするクランプ部と、
前記入力信号の電圧値が前記基準電圧と略等しいときの前記出力データをオフセットデータとして記憶しておき、前記出力データから前記オフセットデータを減算するオフセット除去部と、
前記オフセットデータが減算された前記出力データに対し補正ゲインを乗算するゲイン補正部と、
前記補正ゲインが乗算された前記出力データに対し調整ゲインを乗算するゲイン調整部と、
前記調整ゲインが乗算された前記出力データに対しクランプ値を加算するクランプ値加算部と
を備えることを特徴とする、Ａ／Ｄ変換器の出力補正回路。
【請求項３】
Ａ／Ｄ変換器から出力される出力データを補正するＡ／Ｄ変換器の出力補正回路であって、
前記Ａ／Ｄ変換器への入力信号からＤＣ成分を除去するキャパシタと、
前記キャパシタを通過した前記入力信号の基準電圧をクランプ電圧にクランプするクランプ部と、
前記入力信号の電圧値が前記基準電圧と略等しいときの前記出力データをオフセットデータとして記憶しておき、前記出力データから前記オフセットデータを減算するオフセット除去部と、
補正ゲイン及び調整ゲインを乗算して合成ゲインを生成し、前記オフセットデータが減算された前記出力データに対し前記合成ゲインを乗算するゲイン補正部と、
前記合成ゲインが乗算された前記出力データに対しクランプ値を加算するクランプ値加算部と
を備えることを特徴とする、Ａ／Ｄ変換器の出力補正回路。
【請求項４】
前記クランプ部が、前記キャパシタを通過した前記入力信号の前記基準電圧を、第１のクランプ電圧及び前記第１のクランプ電圧とは電圧値が異なる第２のクランプ電圧に順次クランプし、
前記ゲイン補正部が、前記第１のクランプ電圧に対する前記出力データと前記第２のクランプ電圧に対する前記出力データとの差に基づいて、前記補正ゲインを決定することを特徴とする、請求項１〜３のいずれか一項に記載のＡ／Ｄ変換器の出力補正回路。
【請求項５】
第１及び第２のバッファアンプを有し、前記Ａ／Ｄ変換器におけるＡ／Ｄ変換比率を定めるための第１及び第２の参照電圧を、それぞれ前記第１及び第２のバッファアンプを介して前記Ａ／Ｄ変換器へ供給する参照電圧供給部を更に備え、
前記クランプ部が、前記バッファアンプの前段における前記第１及び第２の参照電圧を前記第１及び第２のクランプ電圧とすることを特徴とする、請求項４に記載のＡ／Ｄ変換器の出力補正回路。
【請求項６】
前記ゲイン補正部が、複数の前記出力データまたは複数の前記補正ゲインの平均値を算出する平均化手段を有することを特徴とする、請求項４または５に記載のＡ／Ｄ変換器の出力補正回路。
【請求項７】
前記オフセット除去部が、前記出力データから高周波成分を除去するフィルタ手段を有し、前記フィルタ手段を介した前記出力データを前記オフセットデータとして記憶することを特徴とする、請求項１〜６のいずれか一項に記載のＡ／Ｄ変換器の出力補正回路。
【請求項８】
前記オフセット除去部が、前記出力データを所定時間内に複数回取り込み前記出力データの平均値を算出する平均化手段を有し、前記平均値を前記オフセットデータとして記憶することを特徴とする、請求項１〜７のいずれか一項に記載のＡ／Ｄ変換器の出力補正回路。
【請求項９】
前記クランプ部によってクランプされた前記入力信号を増幅する可変利得増幅器を更に備えることを特徴とする、請求項１〜８のいずれか一項に記載のＡ／Ｄ変換器の出力補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器の出力補正回路に関するものである。
【背景技術】
【０００２】
アナログ信号をディジタル信号にＡ／Ｄ変換する際には、アナログ信号の基準となる電圧がディジタル信号における所定のデータ値となるように、変換する必要がある。例えば映像信号を一例に挙げると、アナログの映像信号における基準電圧が黒レベルに相当し、この基準電圧からの電圧変化によって映像の色や輝度が表現される。このため、アナログ信号における基準電圧を所定のクランプ電圧にクランプした後に、Ａ／Ｄ変換が行われる。しかし、アナログ信号をクランプする際、あるいはＡ／Ｄ変換時に、オフセットやゲイン誤差といった誤差成分が含まれると、アナログ信号からディジタル信号への変換精度が低下する。
【０００３】
このような問題点に対し、例えば特許文献１には、画像データに含まれるクランプ誤差を除去するための回路が開示されている。この回路は、入力されたアナログの画像信号と基準電圧との直流誤差を補正するクランプ部と、補正された画像信号をディジタルの画像データへ変換するＡ／Ｄ変換回路と、基準電圧に相当する基準データと画像データとの差（補正データ）を求める減算部と、補正データを画像データに加算する加算部とを備えている。そして、所定のタイミング（例えば、画像信号のブランク期間）で補正データを求め、この補正データを画像データに加算することにより、画像データに含まれるクランプ誤差を除去しようとしている。
【０００４】
【特許文献１】特開２００２−１８５８１８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された回路では、クランプ誤差（すなわちオフセット）を補正するのみで、Ａ／Ｄ変換回路等において生じるゲイン誤差の補正が困難である。すなわち、この回路では、ゲイン誤差を補正するために画像データに補正ゲインを乗算すると、この補正ゲインによってクランプ値も同時に変動してしまうので、ゲインを独立して補正することができない。
【０００６】
本発明は、上記した問題点を鑑みてなされたものであり、Ａ／Ｄ変換器からの出力データに含まれるオフセット及びゲイン誤差の双方を補正できるＡ／Ｄ変換器の出力補正回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記した課題を解決するために、本発明によるＡ／Ｄ変換器の出力補正回路は、Ａ／Ｄ変換器から出力される出力データを補正するＡ／Ｄ変換器の出力補正回路であって、Ａ／Ｄ変換器への入力信号からＤＣ成分を除去するキャパシタと、キャパシタを通過した入力信号の基準電圧をクランプ電圧にクランプするクランプ部と、入力信号の電圧値が基準電圧と略等しいときの出力データをオフセットデータとして記憶しておき、出力データからオフセットデータを減算するオフセット除去部と、オフセットデータが減算された出力データに対し補正ゲインを乗算するゲイン補正部と、補正ゲインが乗算された出力データに対しクランプ値を加算するクランプ値加算部とを備えることを特徴とする。
【０００８】
或いは、本発明によるＡ／Ｄ変換器の出力補正回路は、Ａ／Ｄ変換器から出力される出力データを補正するＡ／Ｄ変換器の出力補正回路であって、Ａ／Ｄ変換器への入力信号からＤＣ成分を除去するキャパシタと、キャパシタを通過した入力信号の基準電圧をクランプ電圧にクランプするクランプ部と、入力信号の電圧値が基準電圧と略等しいときの出力データをオフセットデータとして記憶しておき、出力データからオフセットデータを減算するオフセット除去部と、オフセットデータが減算された出力データに対し補正ゲインを乗算するゲイン補正部と、補正ゲインが乗算された出力データに対し調整ゲインを乗算するゲイン調整部と、調整ゲインが乗算された出力データに対しクランプ値を加算するクランプ値加算部とを備えることを特徴とする。
【０００９】
或いは、本発明によるＡ／Ｄ変換器の出力補正回路は、Ａ／Ｄ変換器から出力される出力データを補正するＡ／Ｄ変換器の出力補正回路であって、Ａ／Ｄ変換器への入力信号からＤＣ成分を除去するキャパシタと、キャパシタを通過した入力信号の基準電圧をクランプ電圧にクランプするクランプ部と、入力信号の電圧値が基準電圧と略等しいときの出力データをオフセットデータとして記憶しておき、出力データからオフセットデータを減算するオフセット除去部と、補正ゲイン及び調整ゲインを乗算して合成ゲインを生成し、オフセットデータが減算された出力データに対し合成ゲインを乗算するゲイン補正部と、合成ゲインが乗算された出力データに対しクランプ値を加算するクランプ値加算部とを備えることを特徴とする。
【００１０】
上記した何れかのＡ／Ｄ変換器の出力補正回路にアナログの入力信号が入力されると、まず、入力信号に含まれるＤＣ成分がキャパシタによって除去される。そして、入力信号の基準電圧がクランプ電圧にクランプ（固定）された後、この入力信号がＡ／Ｄ変換器へ入力される。オフセット除去部は、入力信号の電圧値が基準電圧と略等しいとき（例えば、入力信号における隣り合う信号波間のブランク期間）に、Ａ／Ｄ変換器からの出力データをオフセットデータとして記憶しておく。そして、オフセット除去部は、Ａ／Ｄ変換器から出力される出力データからオフセットデータを減算する。これにより、クランプ電圧やＡ／Ｄ変換出力に含まれるオフセットが、出力データからクランプ電圧ごとキャンセルされる。すなわち、この出力補正回路に入力される入力信号が基準電圧であるときに値がゼロとなるような出力データが得られる。そして、この出力データに対し補正ゲイン（または、補正ゲイン及び調整ゲイン、合成ゲイン）が乗算され、任意のクランプ値（例えば、クランプ電圧のＡ／Ｄ変換結果に相当する値）が加算されることにより、入力信号に応じた出力データが得られる。
【００１１】
上記した何れかのＡ／Ｄ変換器の出力補正回路によれば、オフセット除去部によって、当該出力補正回路に入力される入力信号が基準電圧であるときに値がゼロとなるような出力データが得られる。従って、ゲイン補正部において補正ゲイン（または、補正ゲイン及び調整ゲイン、合成ゲイン）を出力データに乗算する際に、出力データのゲインのみを独立して補正することが可能となる。また、補正ゲイン（または、補正ゲイン及び調整ゲイン、合成ゲイン）を乗算した後に、クランプ値加算部においてクランプ値を出力データに加算することにより、オフセットを含まない所望のレベルに出力データの基準レベルを精度よくクランプできる。以上のことから、上記した何れかのＡ／Ｄ変換器の出力補正回路によれば、Ａ／Ｄ変換器からの出力データに含まれるオフセット及びゲイン誤差の双方を補正できる。
【００１２】
また、Ａ／Ｄ変換器の出力補正回路は、クランプ部が、キャパシタを通過した入力信号の基準電圧を、第１のクランプ電圧及び第１のクランプ電圧とは電圧値が異なる第２のクランプ電圧に順次クランプし、ゲイン補正部が、第１のクランプ電圧に対する出力データと第２のクランプ電圧に対する出力データとの差に基づいて、補正ゲインを決定することを特徴としてもよい。これにより、Ａ／Ｄ変換器からの出力データに含まれるゲイン誤差を精度よく補正できる。
【００１３】
また、Ａ／Ｄ変換器の出力補正回路は、第１及び第２のバッファアンプを有し、Ａ／Ｄ変換器におけるＡ／Ｄ変換比率を定めるための第１及び第２の参照電圧を、それぞれ第１及び第２のバッファアンプを介してＡ／Ｄ変換器へ供給する参照電圧供給部を更に備え、クランプ部が、バッファアンプの前段における第１及び第２の参照電圧を第１及び第２のクランプ電圧とすることを特徴としてもよい。参照電圧をＡ／Ｄ変換器へ供給する際には、上記のようにバッファアンプを設けることが好ましい。また、補正ゲインを決定するための第１及び第２のクランプ電圧としてバッファアンプの前段における参照電圧を用いることにより、バッファアンプが有するゲイン誤差やオフセットによる補正ゲインへの影響を回避し、補正ゲインを精度よく決定できる。
【００１４】
また、Ａ／Ｄ変換器の出力補正回路は、ゲイン補正部が、複数の出力データまたは複数の補正ゲインの平均値を算出する平均化手段を有することを特徴としてもよい。これにより、Ａ／Ｄ変換器からの出力データに含まれるノイズの影響を抑え、補正ゲインを精度よく決定できる。
【００１５】
また、Ａ／Ｄ変換器の出力補正回路は、オフセット除去部が、出力データから高周波成分を除去するフィルタ手段を有し、フィルタ手段を介した出力データをオフセットデータとして記憶することを特徴としてもよい。これにより、Ａ／Ｄ変換器からの出力データに含まれるノイズの影響を抑え、オフセットデータを精度よく取得できる。
【００１６】
また、Ａ／Ｄ変換器の出力補正回路は、オフセット除去部が、出力データを所定時間内に複数回取り込み出力データの平均値を算出する平均化手段を有し、平均値をオフセットデータとして記憶することを特徴としてもよい。これにより、Ａ／Ｄ変換器からの出力データに含まれるノイズの影響を抑え、オフセットデータを精度よく取得できる。
【００１７】
また、Ａ／Ｄ変換器の出力補正回路は、クランプ部によってクランプされた入力信号を増幅する可変利得増幅器を更に備えることを特徴としてもよい。これにより、入力信号の振幅をＡ／Ｄ変換器の入力レンジに容易に合わせることができるので、Ａ／Ｄ変換精度を容易に高めることができる。
【発明の効果】
【００１８】
本発明によるＡ／Ｄ変換器の出力補正回路によれば、Ａ／Ｄ変換器からの出力データに含まれるオフセット及びゲイン誤差の双方を補正できる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら本発明によるＡ／Ｄ変換器の出力補正回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２０】
図１は、本発明によるＡ／Ｄ変換器の出力補正回路の一実施形態を示すブロック図である。本実施形態に係るＡ／Ｄ変換器の出力補正回路１は、Ａ／Ｄ変換器２から出力される出力データＤ0に含まれるオフセット及びゲイン誤差を補正するための回路である。図１を参照すると、出力補正回路１は、オフセット除去部３、ゲイン補正部４、ゲイン調整部５、クランプ値加算部６、クランプレベル生成回路７、可変利得増幅器８、クランプ用増幅器９、参照電圧供給部１０、及びキャパシタ１１を備える。
【００２１】
Ａ／Ｄ変換器２は、入力端子１５から入力されたアナログ信号である入力信号Ｓinに対してＡ／Ｄ変換を行い、ディジタルデータである出力データＤ0を生成するための手段である。Ａ／Ｄ変換器２は、信号入力端２ａ及び出力端２ｂを有しており、信号入力端２ａに受けた入力信号Ｓinを出力データＤ0へ変換し、この出力データＤ0を出力端２ｂへ提供する。Ａ／Ｄ変換器２としては、例えばパイプライン型のＡ／Ｄコンバータ等を用いることができる。また、入力信号Ｓinとしては、例えば輝度信号や色信号などが結合された映像信号等を入力することができる。
【００２２】
参照電圧供給部１０は、Ａ／Ｄ変換器２におけるＡ／Ｄ変換比率を定めるための参照電圧ＶＲＴ1（第１の参照電圧）及び参照電圧ＶＲＢ1（第２の参照電圧）を、それぞれバッファアンプ１２ａ（第１のバッファアンプ）及びバッファアンプ１２ｂ（第２のバッファアンプ）を介してＡ／Ｄ変換器２へ供給する回路である。ここで、参照電圧ＶＲＴ1及びＶＲＢ1は、互いに異なる電圧値に設定されている。参照電圧供給部１０は、参照電圧ＶＲＴ1及びＶＲＢ1をそれぞれ入力するための入力端子１０ａ及び１０ｂと、バッファアンプ１２ａ及び１２ｂとを有する。入力端子１０ａ及び１０ｂそれぞれは、バッファアンプ１２ａ及び１２ｂそれぞれの入力端に接続されている。また、バッファアンプ１２ａ及び１２ｂの出力端は、Ａ／Ｄ変換器２が有する２つの参照電圧入力端にそれぞれ接続されている。参照電圧ＶＲＴ1及びＶＲＢ1はそれぞれバッファアンプ１２ａ及び１２ｂによってバッファされ、参照電圧ＶＲＴ2及びＶＲＢ2としてＡ／Ｄ変換器２へ供給される。
【００２３】
キャパシタ１１は、入力信号Ｓinが入力される入力端子１５とＡ／Ｄ変換器２の信号入力端２ａとをＡＣ結合し、入力信号ＳinからＤＣ成分を除去するための容量素子（クランプ容量）である。キャパシタ１１は、入力端子１５とＡ／Ｄ変換器２の信号入力端２ａとの間に直列に接続されている。本実施形態では、キャパシタ１１は入力端子１５と信号入力用スイッチ１３の一端との間に接続されている。信号入力用スイッチ１３の他端は、可変利得増幅器８を介してＡ／Ｄ変換器２の信号入力端２ａに接続されるとともに、クランプ用スイッチ１４の他端に接続されている。この入力信号用スイッチ１３は、Ａ／Ｄ変換器２の信号入力端２ａと入力端子１５との接続状態を制御するためのスイッチ手段である。入力信号用スイッチ１３が導通状態になると、Ａ／Ｄ変換器２へ入力信号Ｓinが入力可能となる。また、入力信号用スイッチ１３が非導通状態になると、Ａ／Ｄ変換器２に対して入力信号Ｓinが遮断される。なお、本実施形態においては出力補正回路１が入力信号用スイッチ１３を備えるが、後述するオフセットデータＤ4の設定時、或いは補正ゲインＧ1の設定時等に入力信号Ｓinの安定状態が確保される場合には、入力信号用スイッチ１３は無くても良い。
【００２４】
クランプレベル生成回路７は、クランプ電圧Ｖclpを生成する回路である。また、クランプ用増幅器９は、クランプレベル生成回路７から出力されたクランプ電圧Ｖclpを所定の増幅率で増幅（またはバッファ）するための回路である。クランプレベル生成回路７及びクランプ用増幅器９は、キャパシタ１１を通過した入力信号Ｓinの基準電圧を所定のクランプ電圧Ｖclpにクランプするためのクランプ部を構成している。クランプレベル生成回路７の出力端７ａは、クランプ用増幅器９を介してクランプ用スイッチ１４の一端に接続されている。そして、クランプ用スイッチ１４の他端は、信号入力用スイッチ１３を介してキャパシタ１１におけるＡ／Ｄ変換器２側の一端に接続されている。なお、本実施形態のクランプレベル生成回路７は、参照電圧供給部１０から参照電圧ＶＲＴ1及びＶＲＢ1、並びにＶＲＴ2及びＶＲＢ2を入力し、これらの参照電圧からクランプ電圧Ｖclpを生成する。また、クランプレベル生成回路７において生成されるクランプ電圧Ｖclpのレベルは、クランプレベル生成回路７に入力されるクランプ制御信号Ｓaccによって複数のレベルの中から一のレベルを選択可能であることが好ましい。
【００２５】
可変利得増幅器８（ＰＧＡ：プログラマブルゲインアンプ）は、クランプ部（クランプレベル生成回路７及びクランプ用増幅器９）によってクランプされた入力信号Ｓinを増幅するための手段である。可変利得増幅器８は、Ａ／Ｄ変換器２の信号入力端２ａとキャパシタ１１との間に接続されている。本実施形態では、可変利得増幅器８の入力端８ａが、信号入力用スイッチ１３を介してキャパシタ１１に接続されるとともに、クランプ用スイッチ１４を介してクランプ用増幅器９の出力端に接続されている。また、可変利得増幅器８の出力端８ｂが、Ａ／Ｄ変換器２の信号入力端２ａに接続されている。可変利得増幅器８は、入力信号Ｓinに対する増幅率を調整可能に構成されており、例えばＡ／Ｄ変換器２の信号入力レンジに合わせて入力信号Ｓinの振幅を調整することができる。
【００２６】
なお、出力補正回路１は、可変利得増幅器８を備えることが好ましいが、可変利得増幅器８の代わりに、例えばゲイン１倍のバッファアンプを備えてもよい。或いは、出力補正回路１が可変利得増幅器８を備えず、Ａ／Ｄ変換器２の信号入力端２ａが信号入力用スイッチ１３を介してキャパシタ１１に接続されてもよい。
【００２７】
オフセット除去部３は、入力信号Ｓinの電圧値が基準電圧と略等しいときの出力データＤ0をオフセットデータＤ4として記憶し、出力データＤ0からオフセットデータＤ4を減算するための手段である。なお、入力信号Ｓinの電圧値が基準電圧と略等しいとは、出力補正回路１に入力される入力信号Ｓinの電圧値が、例えば信号波形間のブランク期間などにおいて基準電圧か或いは基準電圧に近い値となる場合を指している。このような状態の入力信号Ｓinがキャパシタ１１を通過すると、入力信号Ｓinの電圧値はクランプ電圧Ｖclp（正確にはクランプ電圧Ｖclpからクランプ用増幅器９の電圧降下分を差し引いた電圧値）と略等しくなる。そして、このような状態の入力信号ＳinがＡ／Ｄ変換器２の信号入力端２ａに達するときには、入力信号Ｓinの電圧値は更に可変利得増幅器８の電圧降下分が差し引かれた値となる。
【００２８】
オフセット除去部３は、オフセット計算回路３１及び減算回路３２を有する。オフセット計算回路３１は、入力信号Ｓinの電圧値が基準電圧と略等しくなるタイミングに合わせてＡ／Ｄ変換器２の出力端２ｂから出力データＤ0を取得し、この出力データＤ0をオフセットデータＤ4として記憶する回路である。オフセット計算回路３１は、制御回路１７からタイミング信号Ｓfを受け取り、このタイミング信号Ｓfに示されるタイミングに応じて、出力データＤ0をオフセットデータＤ4として記憶する。また、減算回路３２は、Ａ／Ｄ変換器２の出力端２ｂから出力データＤ0を取得するとともにオフセット計算回路３１からオフセットデータＤ4を取得し、出力データＤ0からオフセットデータＤ4を減算して出力データＤ1（＝Ｄ0−Ｄ4）を生成する。
【００２９】
ゲイン補正部４は、オフセットデータＤ4が減算された出力データＤ1に対し補正ゲインＧ1を乗算するための手段である。ゲイン補正部４は、補正ゲイン計算回路４１及び乗算回路４２を有する。補正ゲイン計算回路４１は、Ａ／Ｄ変換器２の出力端２ｂから出力データＤ0を所定のタイミングに合わせて取得し、この出力データＤ0に基づいて補正ゲインＧ1を計算する回路である。補正ゲイン計算回路４１は、後述する制御回路１７からタイミング信号Ｓgを受け取り、このタイミング信号Ｓgによって示されるタイミングに応じて補正ゲインＧ1を計算する。また、乗算回路４２は、オフセット除去部３から出力された出力データＤ1を取得するとともに補正ゲイン計算回路４１から補正ゲインＧ1を取得し、出力データＤ1に補正ゲインＧ1を乗算して出力データＤ2（＝Ｄ1×Ｇ1）を生成する。
【００３０】
制御回路１７は、オフセット除去部３及びゲイン補正部４の動作タイミングを制御するための回路である。制御回路１７は、入力信号Ｓinの電圧値が基準電圧と略等しくなるタイミングを示すパルス列を含むパルス信号Ｓc（例えばクランプパルス）を回路外部から受け取り、このパルス信号Ｓcに基づいて、オフセット除去部３へのタイミング信号Ｓfを生成する。また、制御回路１７は、ゲイン補正部４へのタイミング信号Ｓgを生成する。このタイミング信号Ｓgは、例えば電源投入時や動作モードの切り替え時といった所定のタイミングを示すパルスを含むように生成される。
【００３１】
ゲイン調整部５は、出力データＤ2のゲインを任意の値に調整するための手段である。出力補正回路１は、このようなゲイン調整部５を備えてもよい。ゲイン調整部５は、出力データＤ2に調整ゲインＧ2を乗算する乗算回路５１を有する。乗算回路５１は、ゲイン補正部４から出力データＤ2を取得するとともに外部から調整ゲインＧ2を取得し、出力データＤ2に調整ゲインＧ2を乗算して出力データＤ3（＝Ｄ2×Ｇ2）を生成する。なお、ゲイン調整部５は、調整ゲインＧ2を予め記憶しておくための記憶手段を有してもよい。この場合、乗算回路５１は、この記憶手段から調整ゲインＧ2を取得する。
【００３２】
クランプ値加算部６は、補正ゲインＧ1が乗算された出力データＤ2に対し任意のクランプ値Ｄclpを加算するための手段である。なお、本実施形態では出力データＤ2に調整ゲインＧ2が乗算されるため、調整ゲインＧ2が乗算された出力データＤ3に対してクランプ値Ｄclpを加算する。クランプ値加算部６は、出力データＤ2にクランプ値Ｄclpを加算する加算回路６１を有する。加算回路６１は、ゲイン調整部５から出力された出力データＤ3を取得するとともに外部からクランプ値Ｄclpを取得し、出力データＤ3にクランプ値Ｄclpを加算して出力データＤout（＝Ｄ3＋Ｄclp）を生成する。この出力データＤoutが、出力補正回路１からの出力データとして出力補正回路１の外部回路へ提供される。なお、クランプ値加算部６は、クランプ値Ｄclpを予め記憶するための記憶手段を有してもよい。この場合、加算回路６１は、この記憶手段からクランプ値Ｄclpを取得する。
【００３３】
図２は、図１に示したクランプレベル生成回路７の構成例を示す回路図である。図２を参照すると、クランプレベル生成回路７は、複数の分圧抵抗７１と、スイッチ手段７２ａ及び７２ｂと、複数のスイッチ手段７２ｃと、デコーダ回路７３とを有する。複数の分圧抵抗７１は、互いに直列に接続されている。そして、分圧抵抗７１からなる列の一端は、バッファアンプ１２ａの出力端に接続されており、分圧抵抗７１からなる列の他端は、バッファアンプ１２ｂの出力端に接続されている。これにより、バッファアンプ１２ａからの参照電圧ＶＲＴ2とバッファアンプ１２ｂからの参照電圧ＶＲＢ2との間で抵抗分圧がなされる。
【００３４】
また、スイッチ手段７２ａは、参照電圧ＶＲＴ1を入力する入力端子１０ａに一端が接続されており、クランプレベル生成回路７の出力端７ａに他端が接続されている。このスイッチ手段７２ａが導通状態になると、バッファアンプ１２ａの前段における参照電圧ＶＲＴ1がクランプ電圧Ｖclpとしてクランプレベル生成回路７から出力される。また、スイッチ手段７２ｂは、参照電圧ＶＲＢ1を入力する入力端子１０ｂに一端が接続されており、クランプレベル生成回路７の出力端７ａに他端が接続されている。このスイッチ手段７２ｂが導通状態になると、バッファアンプ１２ｂの前段における参照電圧ＶＲＢ1がクランプ電圧Ｖclpとしてクランプレベル生成回路７から出力される。また、複数のスイッチ手段７２ｃは、複数の分圧抵抗７１からなる列の中心部分や端部、或いは他の任意の位置にそれぞれの一端が接続されており、クランプレベル生成回路７の出力端７ａにそれぞれの他端が接続されている。これらのスイッチ手段７２ｃのうち何れか一つが導通状態になると、当該スイッチ手段７２ｃの一端において分圧抵抗７１により分圧された電圧が、クランプ電圧Ｖclpとしてクランプレベル生成回路７から出力される。なお、スイッチ手段７２ａ〜７２ｃの導通状態は、デコーダ回路７３によって制御される。すなわち、デコーダ回路７３は、外部からクランプ制御信号Ｓaccを入力し、このクランプ制御信号Ｓaccが示すクランプレベルが実現されるように、スイッチ手段７２ａ〜７２ｃの中から一つのスイッチ手段を選択的に導通させる。
【００３５】
図３は、図１に示したオフセット除去部３が有するオフセット計算回路３１の構成例を示すブロック図である。図３を参照すると、オフセット計算回路３１は、オフセットデータＤ4を記憶するためのオフセット記憶回路３１ａと、オフセット記憶回路３１ａの動作を制御するための制御回路３１ｂとを含んで構成されている。オフセット記憶回路３１ａは、図１に示したＡ／Ｄ変換器２の出力端２ｂと接続されており、制御回路３１ｂから出力される制御信号Ｓf1によってＡ／Ｄ変換器２から出力データＤ0を取得し、この出力データＤ0をオフセットデータＤ4として記憶する。また、オフセット記憶回路３１ａは、減算回路３２と接続されており、最新のオフセットデータＤ4を減算回路３２へ定常的に出力する。制御回路３１ｂは、入力信号Ｓinの電圧値が基準電圧と略等しくなるタイミングに合わせて制御信号Ｓf1を出力する。本実施形態では、制御回路３１ｂは、図１に示した制御回路１７からタイミング信号Ｓfを受け、このタイミング信号Ｓfに応じて制御信号Ｓf1を生成する。なお、制御回路３１ｂは、入力信号Ｓinの電圧値が基準電圧と略等しくなるタイミングを示すパルス列を含むパルス信号Ｓc（例えばクランプパルス）を回路外部から直接受け取り、このパルス信号Ｓcに応じて制御信号Ｓf1を生成してもよい。
【００３６】
ここで、図４は、制御回路３１ｂがオフセット記憶回路３１ａへ制御信号Ｓf1を出力するタイミングＴ1（すなわち、オフセット計算回路３１がオフセットデータＤ4を取得するタイミング）の一例を示すタイミングチャートである。図４には、図１に示す位置Ａ（キャパシタ１１によってＡＣ結合された直後）における入力信号Ｓinの時間波形の一例と、パルス信号Ｓcの時間波形の一例とが図示されている。なお、入力信号Ｓinの基準電圧は、図４に示すようにクランプ電圧Ｖclpに維持されている。また、本実施形態においては、パルス信号ＳcとしてクランプパルスＰ（入力信号Ｓinをクランプするタイミングを示すパルス）を用いる。このクランプパルスＰの発生タイミングは、入力信号Ｓinに含まれる各信号波形の境にあるブランク期間Ｂに含まれている。クランプパルスＰは、各信号波形が終了した後に立ち上がり、次の信号波形が開始する前に立ち下がる。このクランプパルスＰがＨレベルにある間は入力信号Ｓinがクランプされているため、クランプパルスＰの立ち下がり前後においては入力信号Ｓinの基準電圧はクランプ電圧Ｖclpに最も近く、安定している。従って、クランプパルスＰの立ち下がり前後（例えば立ち下がり直後のタイミングＴ1）にオフセット計算回路３１がオフセットデータＤ4を取得することにより、オフセット計算回路３１は、入力信号Ｓinの電圧値が基準電圧に略等しいときの出力データＤ0を精度よく取得できることとなる。なお、オフセット計算回路３１は、パルス信号ＳcとしてクランプパルスＰが制御回路１７に入力される毎に、オフセットデータＤ4を更新することが好ましい。
【００３７】
図５は、図１に示したゲイン補正部４が有する補正ゲイン計算回路４１の構成例を示すブロック図である。図５を参照すると、補正ゲイン計算回路４１は、出力データＤ0に含まれるゲイン誤差を演算して補正ゲインＧ1を決定するゲイン誤差演算回路４１ａと、補正ゲインＧ1を記憶するための補正ゲイン記憶回路４１ｂと、ゲイン誤差演算回路４１ａ及び補正ゲイン記憶回路４１ｂの動作を制御するための制御回路４１ｃとを含んで構成されている。ゲイン誤差演算回路４１ａは、図１に示したＡ／Ｄ変換器２の出力端２ｂと接続されており、制御回路４１ｃから出力された制御信号Ｓg1に応じてＡ／Ｄ変換器２から出力データＤ0を複数回取得し、取得した複数の出力データＤ0の差に基づいてゲイン誤差を演算する。
【００３８】
ゲイン誤差演算回路４１ａは、例えば次のようにしてゲイン誤差を演算する。すなわち、ゲイン誤差演算回路４１ａは、参照電圧ＶＲＴ1及びＶＲＢ1それぞれをクランプ電圧Ｖclp（すなわち第１及び第２のクランプ電圧）としたときのそれぞれのＡ／Ｄ変換器２の出力データＤ0（ＶＲＴ1）及びＤ0（ＶＲＢ1）に基づいてゲイン誤差を演算し、補正ゲイン記憶回路４１ｂに補正ゲインＧ1を示すデータを出力する。具体的には、参照電圧ＶＲＴ1及びＶＲＢ1それぞれをクランプ電圧Ｖclpとしたときの、可変利得増幅器８及びＡ／Ｄ変換器２にゲイン誤差及びオフセットが全くない場合の理想的な出力データ値をＤ0,ideal（ＶＲＴ1）及びＤ0,ideal（ＶＲＢ1）とすると、実際の出力データＤ0に定常的に含まれるゲイン誤差Ｇerrは、
【数１】
2006222701.tif 000003
と表される。従って、補正ゲインＧ1としてこのゲイン誤差Ｇerrの逆数
【数２】
2006222701.tif 000004
を出力データＤ0に乗算することによって、出力データＤ0に含まれるゲイン誤差を補正することができる。なお、この演算に必要な数値Ｄ0,ideal（ＶＲＴ1）及びＤ0,ideal（ＶＲＢ1）は、補正ゲイン計算回路４１に予め記憶されている。これらの数値Ｄ0,ideal（ＶＲＴ1）及びＤ0,ideal（ＶＲＢ1）は、可変利得増幅器８において実現可能な複数のゲイン値に対応して用意されていることが好ましい。また、上述した演算は、入力信号Ｓinの電圧値が基準電圧に略等しいとき（すなわち、図１の位置Ａにおける入力信号Ｓinの電圧値がクランプ電圧Ｖclpと略等しいとき）に行われ、例えば電源投入時など、クランプ電圧Ｖclpを変化させても外部回路の動作に影響が生じないタイミングで行われる。また、上述した演算は、Ａ／Ｄ変換器の出力補正回路が入力信号用スイッチ１３を備える場合には、入力信号用スイッチ１３を非接続状態とすることにより、入力信号Ｓinの入力を遮断した状態で行われる。これにより、入力信号Ｓinの影響を受けず、正確なゲイン誤差が演算できる。一方、Ａ／Ｄ変換器の出力補正回路が入力信号用スイッチ１３を備えない場合には、この演算は入力信号Ｓinが変動していないときのみに行われる。
【００３９】
また、クランプ用増幅器９、可変利得増幅器８、及びＡ／Ｄ変換器２によって出力データＤ0にオフセット成分Ｄoffsetが含まれる場合でも、参照電圧ＶＲＴ1及びＶＲＢ1それぞれをクランプ電圧Ｖclpとしたときの出力データＤ0,offset（ＶＲＴ1）とＤ0,offset（ＶＲＢ1）との差「Ｄ0,offset（ＶＲＴ1）−Ｄ0,offset（ＶＲＢ1）」は、上記した差「Ｄ0（ＶＲＴ1）−Ｄ0（ＶＲＢ1）」と等しくなるので、オフセット成分Ｄoffsetは補正ゲインＧ1の演算結果には影響しない。
【００４０】
以上の構成を備えるＡ／Ｄ変換器の出力補正回路１の動作について説明する。まず、ゲイン補正部４において補正ゲインＧ1が算出される。すなわち、クランプレベル生成回路７（図２参照）においてスイッチ手段７２ａを導通状態とすることにより、キャパシタ１１を通過した入力信号Ｓinの基準電圧が参照電圧ＶＲＴ1にクランプされ、この電圧ＶＲＴ1（すなわち第１のクランプ電圧）がＡ／Ｄ変換器２へ入力される。補正ゲイン計算回路４１（図５参照）は、電圧ＶＲＴ1に対するＡ／Ｄ変換器２からの出力データＤ0（ＶＲＴ1）を取得する。続いて、クランプレベル生成回路７においてスイッチ手段７２ｂを導通状態とすることにより、キャパシタ１１を通過した入力信号Ｓinの基準電圧が参照電圧ＶＲＢ1にクランプされ、この電圧ＶＲＢ1（すなわち第２のクランプ電圧）がＡ／Ｄ変換器２へ入力される。補正ゲイン計算回路４１は、電圧ＶＲＢ1に対するＡ／Ｄ変換器２からの出力データＤ0（ＶＲＢ1）を取得する。そして、補正ゲイン計算回路４１は、これらの出力データの差「Ｄ0（ＶＲＴ1）−Ｄ0（ＶＲＢ1）」に基づいて補正ゲインＧ1を生成し、この補正ゲインＧ1を記憶する。続いて、クランプレベル生成回路７において複数のスイッチ手段７２ｃのうち何れか一つを導通状態とすることにより、参照電圧ＶＲＴ2と参照電圧ＶＲＢ2との間の任意の電圧にクランプ電圧Ｖclpを設定する。
【００４１】
続いて、信号入力用スイッチ１３が接続されて、入力端子１５にアナログの入力信号Ｓinが入力される。まず、入力信号Ｓinに含まれるＤＣ成分がキャパシタ１１によって除去される。そして、クランプ用スイッチ１４がクランプパルス（図４）に応じて開閉されることにより、入力信号Ｓinの基準電圧がクランプ電圧Ｖclpにクランプ（固定）される。そして、入力信号Ｓinの振幅が可変利得増幅器８によって増幅され、増幅された入力信号ＳinがＡ／Ｄ変換器２へ入力される。オフセット除去部３は、入力信号Ｓinの電圧値が基準電圧と略等しいタイミング（例えば、図４に示したクランプパルスＰの立ち下がりタイミング）で、Ａ／Ｄ変換器２からの出力データＤ0をオフセットデータＤ4として記憶しておく。そして、オフセット除去部３は、Ａ／Ｄ変換器２から出力される出力データＤ0からオフセットデータＤ4を減算する。これにより、クランプ用増幅器９、可変利得増幅器８、及びＡ／Ｄ変換器２によって出力データＤ0に含まれてしまうオフセット成分が、クランプ電圧Ｖclpに対応する成分と共に出力データＤ0からキャンセルされる。すなわち、この出力補正回路１に入力される入力信号Ｓinが基準電圧であるときに値がゼロとなるような出力データＤ1が得られる。そして、この出力データＤ1に対し補正ゲインＧ1及び調整ゲインＧ2が乗算され、任意のクランプ値Ｄclpが加算されることにより、入力信号Ｓinに応じた出力データＤoutが得られる。
【００４２】
本実施形態による出力補正回路１の効果について説明する。一般的に、Ａ／Ｄ変換器２からの出力データＤ0には、クランプ用増幅器９、可変利得増幅器８、及びＡ／Ｄ変換器２によって一定のオフセット成分Ｄoffsetが含まれてしまう。このオフセット成分が無い、クランプ電圧Ｖclpに対する理想的な出力データをＤclpとすると、オフセット計算回路３１は、理想的な出力データＤclpとオフセット成分Ｄoffsetとの和「Ｄclp＋Ｄoffset」をオフセットデータＤ4として記憶する。そして、入力信号Ｓinとして或る信号波形（例えば図４参照）が入力されたとき、この入力信号Ｓinに対応する出力データＤ0からオフセットデータＤ4がオフセット除去部３において減算され、出力データＤ1は
【数３】
2006222701.tif 000005
となる。従って、この出力データＤ1には、入力信号Ｓinの信号波形成分に対応するデータ（すなわち、定常成分が除かれたデータ）のみ含まれることとなり、入力端子１５に入力される入力信号Ｓinが基準電圧であるときに出力データＤ1の値がゼロとなる。これにより、ゲイン補正部４及びゲイン調整部５において補正ゲインＧ1や調整ゲインＧ2が乗算されても、定常成分を変動させることなくゲインのみを独立して補正することができる。
【００４３】
そして、このＤ1に補正ゲインＧ1及び調整ゲインＧ2が乗算されると、出力データＤ3は、
【数４】
2006222701.tif 000006
となり、この出力データＤ3にクランプ値Ｄclpが加算されると、出力データＤoutは
【数５】
2006222701.tif 000007
となる。この式から、Ａ／Ｄ変換器２への入力信号Ｓinがクランプ電圧Ｖclpと等しいとき、すなわち出力データＤ0が「Ｄ0＝Ｄclp＋Ｄoffset」のときに、出力補正回路１の出力データである出力データＤoutは、「Ｄout＝Ｄclp」となる。従って、補正ゲインＧ1及び調整ゲインＧ2が如何なる値であっても、オフセット成分Ｄoffsetが除去された理想的な出力データＤoutを得ることができる。
【００４４】
ここで、図６は、Ａ／Ｄ変換器２から出力された出力データＤ0と、出力補正回路１からの出力データＤoutとの相関を示すグラフである。図６に示すように、出力データＤ0と出力データＤoutとの相関は、出力データＤ0が「Ｄ0＝Ｄclp＋Ｄoffset」のとき（すなわち、Ａ／Ｄ変換器２への入力信号Ｓinがクランプ電圧Ｖclpと等しいとき）に出力データＤoutの値がＤclpとなっており、オフセット成分Ｄoffsetの影響がない理想的な比例関係であることがわかる（グラフＣ1）。また、補正ゲインＧ1及び調整ゲインＧ2が増大または減少しても、出力データＤ0が「Ｄ0＝Ｄclp＋Ｄoffset」のときに出力データＤoutの値がＤclpとなることに変わりはない（グラフＣ2及びＣ3）。このように、本実施形態による出力補正回路１によれば、補正ゲインＧ1及び調整ゲインＧ2の値によらず、オフセット成分Ｄoffsetの影響がない理想的な出力データＤoutを得ることができる。
【００４５】
また、本実施形態による出力補正回路１によれば、補正ゲインＧ1及び調整ゲインＧ2を乗算した後に、クランプ値加算部６においてクランプ値Ｄclpを出力データＤ3に加算することにより、オフセット成分Ｄoffsetを含まない所望のレベルに出力データＤoutの基準レベルを精度よくクランプできる。なお、クランプ値加算部６において加算されるクランプ値Ｄclpとしては、必ずしもクランプ電圧Ｖclpに対応した値でなくてもよく、任意の値を設定できる。
【００４６】
以上のことから、本実施形態の出力補正回路１によれば、Ａ／Ｄ変換器２からの出力データＤ0に含まれるオフセット及びゲイン誤差の双方を好適に補正することができる。
【００４７】
また、本実施形態のように、クランプレベル生成回路７は、キャパシタ１１を通過した入力信号Ｓinの基準電圧を電圧ＶＲＴ1及び電圧ＶＲＴ1とは電圧値が異なる電圧ＶＲＢ1に順次クランプし、ゲイン補正部４は、出力データＤ0（ＶＲＴ1）と出力データＤ0（ＶＲＢ1）との差に基づいて、補正ゲインＧ1を決定することが好ましい。これにより、ゲイン補正部４において、出力データＤ0に含まれるゲイン誤差を精度よく補正することができる。
【００４８】
また、本実施形態のように、参照電圧供給部１０は、バッファアンプ１２ａ及び１２ｂを介した参照電圧ＶＲＴ2及びＶＲＢ2をＡ／Ｄ変換器２へ供給し、クランプレベル生成回路７は、バッファアンプ１２ａ及び１２ｂの前段における参照電圧ＶＲＴ1及びＶＲＢ1を、補正ゲインＧ1を決定する際のクランプ電圧Ｖclp（第１及び第２のクランプ電圧）とすることが好ましい。補正ゲインＧ1を決定するためのクランプ電圧Ｖclpとしてバッファアンプ１２ａ及び１２ｂの前段における参照電圧ＶＲＴ1及びＶＲＢ1を用いることにより、バッファアンプ１２ａ及び１２ｂが有するゲイン誤差やオフセットによる補正ゲインＧ1への影響を回避し、補正ゲインＧ1を精度よく決定できる。
【００４９】
なお、クランプレベル生成回路７において通常の入力信号Ｓinをクランプするためのクランプ電圧Ｖclpを生成する際には、バッファアンプ１２ａ及び１２ｂの前段における参照電圧ＶＲＴ1及びＶＲＢ1ではなく、本実施形態のようにバッファアンプ１２ａ及び１２ｂを介した参照電圧ＶＲＴ2及びＶＲＢ2を分圧することによりクランプ電圧Ｖclpを生成することが好ましい。Ａ／Ｄ変換器２の参照電圧としては参照電圧ＶＲＴ2及びＶＲＢ2が用いられるので、参照電圧ＶＲＴ2及びＶＲＢ2を基にクランプ電圧Ｖclpを生成すれば、参照電圧ＶＲＴ1及びＶＲＢ1を基にクランプ電圧Ｖclpを生成する場合と比較して、Ａ／Ｄ変換器２でのオフセットやゲイン誤差の発生を低減できる。
【００５０】
（第１変形例）
図７（ａ）及び図７（ｂ）は、上記実施形態の第１の変形例として、それぞれオフセット計算回路３３及び３４の構成を示すブロック図である。上記実施形態のオフセット除去部３は、オフセット計算回路３１に代えて本変形例のオフセット計算回路３３または３４を有することにより、更に優れた効果を得ることができる。まず、図７（ａ）を参照すると、オフセット計算回路３３は、出力データＤ0から高周波成分を除去するフィルタ手段であるフィルタ回路（ローパスフィルタ）３３ｃと、オフセットデータＤ4を記憶するためのオフセット記憶回路３３ａと、オフセット記憶回路３３ａ及びフィルタ回路３３ｃの動作を制御するための制御回路３３ｂとを含んで構成されている。
【００５１】
フィルタ回路３３ｃは、図１に示したＡ／Ｄ変換器２の出力端２ｂと接続されており、制御回路３３ｂから出力される制御信号Ｓf2によってＡ／Ｄ変換器２から出力データＤ0を取得する。なお、制御信号Ｓf2は、制御回路３３ｂにおいて制御回路１７（図１参照）からのタイミング信号Ｓfに基づいて生成され、上記実施形態のオフセット計算回路３１の動作タイミング（図４に示したタイミングＴ1）と同様のタイミングでフィルタ回路３３ｃへ出力される。フィルタ回路３３ｃは、例えば図４に示すクランプパルスＰに応じて繰り返し得られる離散時間の出力データＤ0のデータ系列に対し、時間領域でのローパスフィルタ処理を行う。これにより、フィルタ回路３３ｃは、出力データＤ0に含まれるノイズを除去する。そして、オフセット記憶回路３３ａは、制御回路３３ｂから出力される制御信号Ｓf1によってフィルタ回路３３ｃからフィルタ処理後の出力データＤ01を取得し、フィルタ処理後の出力データＤ01をオフセットデータＤ4として記憶する。オフセット記憶回路３３ａは、最新のオフセットデータＤ4を減算回路３２へ定常的に出力する。
【００５２】
本変形例のオフセット計算回路３３では、フィルタ回路３３ｃによって出力データＤ0にフィルタ処理を行っている。そして、オフセット記憶回路３３ａが、フィルタ処理後の出力データＤ01をオフセットデータＤ4として記憶している。このようなフィルタ回路３３ｃをオフセット計算回路３３が有することにより、出力データＤ0に含まれるノイズや各クランプパルス毎のクランプ電圧ＶclpのばらつきによるオフセットデータＤ4への影響を抑え、オフセットデータＤ4を精度よく取得できる。
【００５３】
また、図７（ｂ）を参照すると、オフセット計算回路３４は、出力データＤ0を所定時間内に複数回取り込み出力データＤ0の平均値を算出する平均化回路３４ｄと、出力データＤ0から高周波成分を除去するフィルタ手段であるフィルタ回路（ローパスフィルタ）３４ｃと、オフセットデータＤ4を記憶するためのオフセット記憶回路３４ａと、オフセット記憶回路３４ａ及びフィルタ回路３４ｃの動作を制御するための制御回路３４ｂとを含んで構成されている。
【００５４】
平均化回路３４ｄは、図１に示したＡ／Ｄ変換器２の出力端２ｂと接続されており、制御回路３４ｂから出力される制御信号Ｓf3によってＡ／Ｄ変換器２から出力データＤ0を取得する。ここで、図８は、制御回路３４ｂが平均化回路３４ｄへ制御信号Ｓf3を出力するタイミングＴ2（すなわち、平均化回路３４ｄが出力データＤ0を取得するタイミング）を示すタイミングチャートである。図８を参照すると、平均化回路３４ｄは、クランプパルスＰの立ち下がり前後（例えば立ち下がり直後）の所定時間内に、複数のタイミングＴ2にわたって出力データＤ0を取得している。平均化回路３４ｄは、こうして所定時間内に取得した複数の出力データＤ0の平均値Ｄ02を算出し、この平均値Ｄ02をフィルタ回路３４ｃへ出力する。
【００５５】
フィルタ回路３４ｃは、例えば図８に示すクランプパルスＰに応じて繰り返し得られる離散時間の平均値Ｄ02のデータ系列に対し、時間領域でのローパスフィルタ処理を行う。そして、オフセット記憶回路３４ａは、制御回路３４ｂから出力される制御信号Ｓf1によってフィルタ回路３４ｃからフィルタ処理後の平均値Ｄ03を取得し、フィルタ処理後の平均値Ｄ03をオフセットデータＤ4として記憶する。オフセット記憶回路３４ａは、最新のオフセットデータＤ4を減算回路３２へ定常的に出力する。
【００５６】
本変形例のオフセット計算回路３４では、平均化回路３４ｄによって出力データＤ0を平均化している。そして、オフセット記憶回路３４ａが、平均値Ｄ03をオフセットデータＤ4として記憶している。このような平均化回路３４ｄをオフセット計算回路３４が有することにより、出力データＤ0に含まれるノイズの影響を抑え、オフセットデータＤ4を精度よく取得できる。
【００５７】
（第２の変形例）
図９（ａ）及び図９（ｂ）は、上記実施形態の第２変形例として、それぞれ補正ゲイン計算回路４５及び４６の構成を示すブロック図である。上記実施形態のゲイン補正部４は、補正ゲイン計算回路４１に代えて本変形例の補正ゲイン計算回路４５または４６を有することにより、更に優れた効果を得ることができる。まず、図９（ａ）を参照すると、補正ゲイン計算回路４５は、出力データＤ0に含まれるゲイン誤差を演算して補正ゲインＧ1を決定するゲイン誤差演算回路４５ａと、補正ゲインＧ1を複数回取り込み補正ゲインＧ1の平均値Ｇ11を算出する平均化手段である平均化回路４５ｄと、平均値Ｇ11を記憶するための補正ゲイン記憶回路４５ｂと、ゲイン誤差演算回路４５ａ、補正ゲイン記憶回路４５ｂ、及び平均化回路４５ｄの動作を制御するための制御回路４５ｃとを含んで構成されている。
【００５８】
ゲイン誤差演算回路４５ａは、図１に示したＡ／Ｄ変換器２の出力端２ｂと接続されており、制御回路４５ｃから出力された制御信号Ｓg1に応じてＡ／Ｄ変換器２から出力データＤ0を複数回取得し、取得した複数の出力データＤ0の差に基づいてゲイン誤差を演算し、補正ゲインＧ1を決定する。本変形例のゲイン誤差演算回路４５ａは、この動作をさらに複数回にわたって繰り返し行い、複数の補正ゲインＧ1を得る。そして、平均化回路４５ｄは、制御回路４５ｃから出力された制御信号Ｓg3に応じて複数の補正ゲインＧ1の平均値Ｇ11を算出し、この平均値Ｇ11を補正ゲイン記憶回路４５ｂへ出力する。補正ゲイン記憶回路４５ｂは、制御回路４５ｃから出力された制御信号Ｓg2によって平均値Ｇ11を記憶し、平均値Ｇ11を乗算回路４２へ定常的に出力する。
【００５９】
また、図９（ｂ）を参照すると、補正ゲイン計算回路４６は、出力データＤ0を複数回取り込み出力データＤ0の平均値Ｄ04を算出する平均化手段である平均化回路４６ｄと、平均値Ｄ04に含まれるゲイン誤差を演算して補正ゲインＧ1を決定するゲイン誤差演算回路４６ａと、補正ゲインＧ1を記憶するための補正ゲイン記憶回路４６ｂと、ゲイン誤差演算回路４６ａ、補正ゲイン記憶回路４６ｂ、及び平均化回路４６ｄの動作を制御するための制御回路４６ｃとを含んで構成されている。
【００６０】
平均化回路４６ｄは、図１に示したＡ／Ｄ変換器２の出力端２ｂと接続されており、制御回路４６ｃから出力された制御信号Ｓg3に応じてＡ／Ｄ変換器２から出力データＤ0を複数回取得し、取得した複数の出力データＤ0の平均値Ｄ04を算出する。ゲイン誤差演算回路４６ａは、制御回路４６ｃから出力された制御信号Ｓg1に応じて平均化回路４６ｄから平均値Ｄ04を複数回取得し、取得した複数の平均値Ｄ04の差に基づいてゲイン誤差を演算し、補正ゲインＧ1を決定する。補正ゲイン記憶回路４６ｂは、制御回路４６ｃから出力された制御信号Ｓg2によって補正ゲインＧ1を記憶し、補正ゲインＧ1を乗算回路４２へ定常的に出力する。
【００６１】
本変形例の補正ゲイン計算回路４５では、平均化回路４５ｄによって複数の補正ゲインＧ1を平均化しており、その平均値Ｇ11を出力データＤ1に乗算している。また、本変形例の補正ゲイン計算回路４６では、平均化回路４６ｄによって複数の出力データＤ0を平均化しており、その平均値Ｄ04を用いて補正ゲインＧ1を決定している。これらのような平均化回路４５ｄまたは４６ｄを補正ゲイン計算回路４５、４６が有することにより、出力データＤ0に含まれるノイズの影響を抑え、補正ゲインＧ1を精度よく決定できる。
【００６２】
（第３の変形例）
図１０は、上記実施形態の第３変形例として、Ａ／Ｄ変換器の出力補正回路１ａの構成を示すブロック図である。本変形例の出力補正回路１ａにおいて上記実施形態の出力補正回路１と異なる点は、ゲイン補正部４ａの構成である。本変形例のゲイン補正部４ａは、上記実施形態のゲイン補正部４によるゲイン補正機能と、ゲイン調整部５によるゲイン調整機能とを併せ持っている。なお、ゲイン補正部４ａ以外の構成については、上記実施形態の出力補正回路１と同様であるので、詳細な説明を省略する。
【００６３】
本変形例のゲイン補正部４ａは、補正ゲイン計算回路４１、並びに乗算回路４４ａ及び４４ｂを有する。補正ゲイン計算回路４１は、Ａ／Ｄ変換器２の出力端２ｂから出力データＤ0を所定のタイミングに合わせて取得し、この出力データＤ0に基づいて補正ゲインＧ1を計算する。補正ゲイン計算回路４１は、制御回路１７からタイミング信号Ｓgを受け取り、このタイミング信号Ｓgによって示されるタイミングに応じて補正ゲインＧ1を計算する。また、乗算回路４４ａは、補正ゲイン計算回路４１から補正ゲインＧ1を取得するとともに外部から調整ゲインＧ2を取得し、補正ゲインＧ1に調整ゲインＧ2を乗算して合成ゲインＧ3（＝Ｇ1×Ｇ2）を生成する。乗算回路４４ｂは、オフセット除去部３から出力データＤ1を取得するとともに乗算回路４４ａから合成ゲインＧ3を取得し、出力データＤ1に合成ゲインＧ3を乗算して、出力データＤ3（＝Ｇ3×Ｄ1＝Ｇ1×Ｇ2×Ｄ1）を生成する。なお、ゲイン補正部４ａは、調整ゲインＧ2を予め記憶しておくための記憶手段を有してもよく、その場合、乗算回路４４ａは、この記憶手段から調整ゲインＧ2を取得する。
【００６４】
本変形例の出力補正回路１ａでは、上記実施形態と異なり、補正ゲインＧ1と調整ゲインＧ2とを先に乗算して合成ゲインＧ3を生成した後に、合成ゲインＧ3と出力データＤ1とを乗算している。これにより、上記実施形態の出力補正回路１と比較して、出力データＤ1に対する乗算回数を２回（乗算回路４２及び５１）から１回（乗算回路４４ｂ）へ削減できるので、頻繁に信号値が変化するＤ1に対する乗算処理の回数を減らすことができる。従って、本変形例の出力補正回路１ａによれば、処理速度を高めるとともに消費電力を低減できる。なお、補正ゲインＧ1と調整ゲインＧ2との乗算処理は、一度補正ゲインＧ1及び調整ゲインＧ2が決定されると以後は固定値となるので、この乗算処理における消費電力はほぼ無視できる程度となる。
【００６５】
（第４の変形例）
図１１は、上記実施形態の第４変形例として、Ａ／Ｄ変換器の出力補正回路１ｂの構成を示すブロック図である。本変形例の出力補正回路１ｂにおいて上記実施形態の出力補正回路１と異なる点は、ゲイン補正部４ｂの構成である。本変形例のゲイン補正部４ｂは、その補正ゲインＧ4が固定値となっている。なお、ゲイン補正部４ｂ以外の構成については、上記実施形態の出力補正回路１と同様である。
【００６６】
本変形例のゲイン補正部４ｂは、乗算回路４８を有する。乗算回路４８は、オフセット除去部３から出力データＤ1を取得するとともに外部から補正ゲインＧ4を取得し、出力データＤ1に補正ゲインＧ4を乗算して、出力データＤ3（＝Ｇ4×Ｄ1）を生成する。このように、固定された補正ゲインＧ4を出力データＤ1に乗算することによっても、上記実施形態の効果を好適に得ることができる。なお、ゲイン補正部４ｂは、補正ゲインＧ4を予め記憶しておくための記憶手段を有してもよく、その場合、乗算回路４８は、この記憶手段から補正ゲインＧ4を取得する。
【００６７】
本発明によるＡ／Ｄ変換器の出力補正回路は、上記した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び変形例では、オフセット除去部はオフセット計算回路を有し、ゲイン補正部は補正ゲイン計算回路を有しているが、オフセット除去部及びゲイン補正部におけるこれらの回路が有する機能は、ＣＰＵが所定のプログラムを実行することによって実現されてもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明によるＡ／Ｄ変換器の出力補正回路の一実施形態を示すブロック図である。
【図２】図１に示したクランプレベル生成回路の構成例を示す回路図である。
【図３】図１に示したオフセット除去部が有するオフセット計算回路の構成例を示すブロック図である。
【図４】制御回路がオフセット記憶回路へ制御信号を出力するタイミング（すなわち、オフセット計算回路がオフセットデータを取得するタイミング）を示すタイミングチャートである。
【図５】図１に示したゲイン補正部が有する補正ゲイン計算回路の構成例を示すブロック図である。
【図６】Ａ／Ｄ変換器から出力された出力データと、出力補正回路からの出力データとの相関を示すグラフである。
【図７】（ａ）（ｂ）上記実施形態の第１の変形例として、それぞれオフセット計算回路の構成を示すブロック図である。
【図８】制御回路が平均化回路へ制御信号を出力するタイミング（すなわち、平均化回路が出力データを取得するタイミング）を示すタイミングチャートである。
【図９】（ａ）（ｂ）上記実施形態の第２変形例として、それぞれ補正ゲイン計算回路の構成を示すブロック図である。
【図１０】上記実施形態の第３変形例として、Ａ／Ｄ変換器の出力補正回路の構成を示すブロック図である。
【図１１】上記実施形態の第４変形例として、Ａ／Ｄ変換器の出力補正回路の構成を示すブロック図である。
【符号の説明】
【００６９】
１…出力補正回路、２…Ａ／Ｄ変換器、３…オフセット除去部、４…ゲイン補正部、５…ゲイン調整部、６…クランプ値加算部、１０…参照電圧供給部、Ｄ0〜Ｄ3，Ｄout…出力データ、Ｄ4…オフセットデータ、Ｄclp…クランプ値、Ｇ1…補正ゲイン、Ｇ2…調整ゲイン、Ｓacc…クランプ制御信号、Ｓc…パルス信号、Ｓf，Ｓg…タイミング信号、Ｓin…入力信号、Ｖclp…クランプ電圧、ＶＲＴ1，ＶＲＴ2，ＶＲＢ1，ＶＲＢ2…参照電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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