(57)【要約】【課題】信頼性を低下させることなく、プログラム回路のパターン占有面積を縮小できる半導体集積回路装置を提供することを目的としている。【解決手段】半導体集積回路装置は、記憶素子、プログラム回路及び検知回路を備えている。記憶素子は、素子特性を電気的に不可逆変化させることによって情報を記憶する。プログラム回路は、記憶素子の素子特性を電気的に不可逆変化させてプログラムする。検知回路は、不可逆変化させた前記記憶素子の素子特性を、変化していない状態と区別して検知する。上記プログラム回路は、記憶素子に高電圧を与えて記憶素子の素子特性を不可逆変化させる高電圧発生部２１と、高電圧発生部により素子特性を変化させた記憶素子２２，２３に電流を流して素子特性を安定化する電流供給部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子特性を電気的に不可逆変化させることによって情報を記憶する記憶素子と、
前記記憶素子の素子特性を電気的に不可逆変化させてプログラムするプログラム回路と、
不可逆変化させた前記記憶素子の素子特性を、変化していない状態と区別して検知する検知回路とを具備し、
前記プログラム回路は、前記記憶素子に高電圧を与えて前記記憶素子の素子特性を不可逆変化させる高電圧発生部と、前記高電圧発生部により素子特性を変化させた前記記憶素子に電流を流して素子特性を安定化する電流供給部とを備えることを特徴とする半導体集積回路装置。
【請求項２】
前記プログラム回路は、前記高電圧発生部の出力電圧が低下したときに、前記電流供給部から前記素子特性を変化させた前記記憶素子に電流を供給するスイッチを更に具備し、前記記憶素子で発生したジュール熱により素子特性を安定化することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記高電圧発生部の入力電圧と出力電圧とを比較する比較器と、前記比較器による比較結果に基づいて前記スイッチを制御するスイッチ制御回路とを更に具備することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記スイッチは、電流通路が前記高電圧発生部の入力端と出力端子間に直列接続された第１，第２ＭＯＳトランジスタを含み、前記第１ＭＯＳトランジスタは前記スイッチ制御回路の出力電圧でオン／オフ制御され、第２ＭＯＳトランジスタのゲートには電源電圧と前記高電圧発生部の出力電圧との間の電圧が印加されることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記記憶素子は、ＭＯＳトランジスタと実質的に等しい構造を有し、前記プログラム回路における高電圧発生部から前記記憶素子のゲート絶縁膜に高電圧を印加して絶縁破壊を生じさせることにより、抵抗値を不可逆変化させることを特徴とする請求項１乃至４いずれか一つの項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的にプログラム可能な不可逆性の記憶素子を用いた半導体ワンタイムプログラマブルメモリを備える半導体集積回路装置に関し、特に半導体ワンタイムプログラマブルメモリにおけるプログラム回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置においては、電源の供給を停止しても記憶されたデータが消失しない不揮発性のワンタイムプログラマブル（One-Time Programmable: OTP）メモリが不可欠な要素となっている。ＯＴＰメモリは、ＤＲＡＭやＳＲＡＭといった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キー等のコード格納用途、製造工程における履歴等のような管理用の情報を記憶するためのチップＩＤ用途等で広く使用されている。
【０００３】
例えば、メモリのリダンダンシ用途には、最も安価な不揮発性メモリとして、レーザー光を照射してブロウすることにより、不可逆変化させて情報を記憶するレーザーヒューズを用いたＲＯＭが使用されてきた。しかし、上記レーザーヒューズＲＯＭには、特別なヒューズブロウ装置と、それを用いたブロウ工程が必要であり、正しくプログラムできたか否かをテストするためのコストが掛かる。また、レーザーヒューズの最小寸法は、使用するレーザー光の波長で決まるため、他の回路部分と微細化の歩調を合わせることができず、チップに占有する面積の割合が次第に大きくなってきている。
【０００４】
しかも、レーザーヒューズＲＯＭをプログラムするには、レーザー光を照射する必要があるため、ウェファレベルでしかプログラムができない。従って、パッケージング後における高速テストでの不良の救済、あるいはチップ内に搭載されたテスト回路によるビルトインセルフリペア（Built-in Self Repair）等を適用することはできない。このため、レーザーヒューズを用いているシステムでも、電気的にプログラム可能な不揮発性メモリを搭載したいという要求がある。
【０００５】
一方、複数のチップで構成したシステムでは、独立したＥＥＰＲＯＭのチップに各種の情報を格納することも可能であるが、システムを一つのチップ上に集積するＳｏＣ（System on Chip）においては、不揮発性メモリも内部に持たなければならない。このように、フローティングゲートに電荷を蓄積するタイプの不揮発性メモリを混載することは、追加のマスクやプロセスを必要とし製造コストの上昇を招く。
【０００６】
一般に、メモリのリダンダンシ情報をはじめ、不揮発性メモリに記憶される情報は、何回も書き換えが必要なものばかりではないので、現代の標準的なＣＭＯＳプロセスで搭載可能なＯＴＰ（One-Time Programmable）メモリは広い需要を持つ。
【０００７】
以下、ＯＴＰメモリで使用される記憶素子で、素子特性を不可逆的に変化させることで情報を記憶するタイプの素子を総称してヒューズ素子と呼ぶことにする。またヒューズ素子の中で、電気的に素子特性を不可逆変化させるものを総称して、ｅヒューズ（Electrical Fuse）と呼ぶことにする。
【０００８】
ｅヒューズの例としては、意図的に電流密度が高くなるようにしたポリシリコンあるいはメタルからなる配線に大きな電流を流して抵抗値を変化させるポリ（Poly）ｅヒューズまたはメタル（Metal）ｅヒューズ、ＭＯＳトランジスタのゲート絶縁膜に高電圧を印加して絶縁破壊を生じさせ、その際に伝導スポットが形成されることによる低抵抗化を利用するゲート酸化膜ｅヒューズ（Gate-Ox eFuse）等がある。
【０００９】
上記ゲート酸化膜ｅヒューズを用いたＯＴＰメモリのセルは、例えば非特許文献１のＦｉｇ．５（ａ）に示すように構成されている。この非特許文献１では、２種類以上の厚さのゲート酸化膜を持つＭＯＳトランジスタをサポートする製造プロセスを使用して形成されており、ｅヒューズ素子であるＰチャネル型ＭＯＳトランジスタＭＰ０は薄い酸化膜を持ち、それ以外のＭＯＳトランジスタは厚い酸化膜を持っている。Ｎチャネル型ＭＯＳトランジスタＭＮ０は、ゲート電圧ＶＢＴを適当なレベルに制御することによって、ノードｎ０の電圧を“ＶＢＴ−Ｖｔｈ”（但し、ＶｔｈはＭＯＳトランジスタＭＮ０の閾値電圧）までに制限し、ノードｎ０に接続されるＭＯＳトランジスタに高電圧が掛かるのを防ぐ役割をしている。以下、このＭＯＳトランジスタをバリアトランジスタと呼ぶ。
【００１０】
プログラム可能な状態では、端子ＶＢＰはプログラム用の高電圧、端子ＶＢＴはＶＤＤレベルからＶＢＰレベルの間の適切な電圧にあり、端子ＰＲＧｐはＧＮＤレベルにあると仮定する。ｅヒューズをプログラム、すなわちＭＯＳトランジスタＭＰ０のゲート酸化膜を破壊（ブレークダウン）するためには、端子ＰＲＧｐをＧＮＤから電源電圧ＶＤＤに上げることによりＭＯＳトランジスタＭＮ１をオン状態にし、ノードｎ０，ｎ１をＧＮＤレベルに引き下げる。するとＭＯＳトランジスタＭＰ０のゲート酸化膜には高電圧ＶＢＰが掛かり、短時間でブレークダウンが生じる。
【００１１】
そして、ブレークダウン直後に狭いブレークダウンスポットに電流が集中して流れ込むことにより発生するジュール熱により、比較的低抵抗な伝導性スポットが不可逆的に形成される。但し、このブレークダウン直後のジュール熱の効果が不十分であると、時間と共に抵抗値が高くなって行く不安定性な状態となり、最終的に読み出せなくなりデータの消失に至る可能性がある。
【００１２】
上述したように、ゲート酸化膜ｅヒューズにおいては、ゲート酸化膜の絶縁破壊を起こした後、破壊箇所に数ミリアンペア程度の電流を流し、発生するジュール熱によりハードブレークダウン（hard breakdown）の状態にすることが破壊後の特性の安定化に重要である。もし、このジュール熱の影響が不十分であると、ソフトブレークダウン（soft breakdown）と呼ばれる不完全破壊の状態に留まり、再び高抵抗化してデータの消失となる可能性がある。
【００１３】
そこで、従来は、信頼性を確保するために、プログラム用の高電圧を発生するチャージポンプ回路の電流供給能力を、破壊後に流す必要があるとされる数ミリアンペア程度まで上げてハードブレークダウンの状態にして特性を安定化させていた。しかしながら、上記チャージポンプ回路は通常４〜５段の多段回路で構成されており、電流供給能力を上げるためには大容量の昇圧キャパシタが必要となる。その結果、ＯＴＰメモリに占めるプログラム回路、特にチャージポンプ回路のパターン占有面積が大きくなり、面積効率を落していた。
【非特許文献１】Hiroshi Ito et al. "Pure CMOS One-time Programmable Memory using Gate-Ox Anti-fuse" Proceedings of the IEEE 2004 CUSTOM INTEGRATED CIRCUITS CONFERENCE pp.469-472
【発明の開示】
【発明が解決しようとする課題】
【００１４】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、信頼性を低下させることなく、プログラム回路のパターン占有面積を縮小できる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１５】
この発明の一態様によると、素子特性を電気的に不可逆変化させることによって情報を記憶する記憶素子と、前記記憶素子の素子特性を電気的に不可逆変化させてプログラムするプログラム回路と、不可逆変化させた前記記憶素子の素子特性を、変化していない状態と区別して検知する検知回路とを具備し、前記プログラム回路は、前記記憶素子に高電圧を与えて前記記憶素子の素子特性を不可逆変化させる高電圧発生部と、前記高電圧発生部により素子特性を変化させた前記記憶素子に電流を流して素子特性を安定化する電流供給部とを備える半導体集積回路装置が提供される。
【発明の効果】
【００１６】
この発明によれば、信頼性を低下させることなく、プログラム回路のパターン占有面積を縮小できる半導体集積回路装置が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施の形態について図面を参照して説明する。  
図１及び図２はそれぞれ、この発明の実施形態に係る半導体集積回路装置について説明するためのもので、図１はプログラム回路を抽出して示す回路図、図２は半導体ワンタイムプログラマブルメモリの概略構成を示す回路図である。
【００１８】
図２に示す如く、記憶素子であるセルＭＣ［０，０］〜ＭＣ［（ｎ−１），（ｍ−１）］は行列状に配置されている。各々のセルＭＣ［０，０］〜ＭＣ［（ｎ−１），（ｍ−１）］はそれぞれ、ｅヒューズとして働くＰチャネル型ＭＯＳトランジスタＭＰと、Ｎチャネル型ＭＯＳトランジスＭＮとを備えている。上記各々のセルＭＣ［０，０］〜ＭＣ［（ｎ−１），（ｍ−１）］中の各ＭＯＳトランジスＭＮのゲートは行毎にワードラインＷＬ［０］〜ＷＬ［ｎ−１］に接続され、ソースは列毎にビットラインＢＬ［０］〜ＢＬ［ｍ−１］に接続される。上記各ＭＯＳトランジスタＭＮは、ビット選択の役割をするとともに、バリアトランジスタの役割も兼ねている。
【００１９】
上記ワードラインＷＬ［０］〜ＷＬ［ｎ−１］には、ロウデコーダ（Row Decoder）１１の出力が供給される。このロウデコーダ１１は、ロウアドレス（Row Address）信号をデコードして上記ワードラインＷＬ［０］〜ＷＬ［ｎ−１］を選択する。
【００２０】
上記各セルＭＣ［０，０］〜ＭＣ［（ｎ−１），（ｍ−１）］中のＭＯＳトランジスＭＮのドレインにはそれぞれ、ｅヒューズの一端（ＭＯＳトランジスタＭＰのゲート）が接続される。上記各ｅヒューズの他端（ＭＯＳトランジスタＭＰのソース，ドレイン及びバックゲート）はそれぞれ、プログラム回路１２の出力端に共通接続される。このプログラム回路１２は、プログラム信号ＰＲＯＧＲＡＭで制御され、プログラム用の高電圧ＶＢＰを発生する。
【００２１】
上記各ビットラインＢＬ［０］〜ＢＬ［ｍ−１］にはそれぞれ、Ｐチャネル型ＭＯＳトランジスタＱＰ０〜ＱＰ（ｍ−１）のドレインが接続される。これらＭＯＳトランジスタＱＰ０〜ＱＰ（ｍ−１）のソース及びバックゲートはＶＢＴ発生回路１３の出力端に接続され、ゲートはシグナルラインＣＰ［０］〜ＣＰ［ｍ−１］に接続される。上記ＶＢＴ発生回路１３から出力される電圧ＶＢＴは、電源電圧ＶＤＤと上記プログラム回路１２の出力電圧ＶＢＰとの間の電圧である。このＶＢＴ発生回路１３の出力電圧ＶＢＴは、ロウデコーダ１１とカラムデコーダ１４にも供給される。上記シグナルラインＣＰ［０］〜ＣＰ［ｍ−１］には、カラムデコーダ（Column Decoder）１４の出力が供給される。
【００２２】
また、上記各ビットラインＢＬ［０］〜ＢＬ［ｍ−１］とＧＮＤ間にはそれぞれ、Ｎチャネル型ＭＯＳトランジスタＱＮ０〜ＱＮ（ｍ−１）のドレイン，ソースが接続される。これらＭＯＳトランジスタＱＮ０〜ＱＮ（ｍ−１）のゲートはシグナルラインＣＮ［０］〜ＣＮ［ｍ−１］に接続される。上記シグナルラインＣＮ［０］〜ＣＮ［ｍ−１］には、カラムデコーダ１４の出力が供給される。
【００２３】
上記カラムデコーダ１４は、カラムアドレス（Column Address）信号をデコードして上記シグナルラインＣＰ［０］〜ＣＰ［ｍ−１］とシグナルラインＣＮ［０］〜ＣＮ［ｍ−１］を選択する。
【００２４】
なお、図示しないが、上記各ビットラインＢＬ［０］〜ＢＬ［ｍ−１］には、非特許文献１のＦｉｇ．５（ｂ）に示された回路と同様な構成のセンスアンプが設けられている。このセンスアンプは、不可逆変化させた記憶素子（セル）の素子特性を、変化していない状態と区別して検知する検知回路として働く。
【００２５】
上記のような構成において、データのプログラム時には、最初、ロウデコーダ１１は全てのワードラインＷＬ［ｉ］（ｉ＝０〜ｎ−１）をＶＢＴレベルに保持し、カラムデコーダ１４は全てのビットラインＢＬ［ｊ］（ｊ＝０〜ｍ−１）をＶＢＴレベルに保持している。次に、入力されるロウアドレスに応じて、選択されたワードライン以外の非選択ワードラインをＧＮＤレベルに落し、また入力されるカラムアドレスに応じて、対応するシグナルラインＣＰ［ｊ］，ＣＮ［ｊ］を両方ともＶＢＴレベルにすることで、選択されたビットラインをＧＮＤに落す。
【００２６】
このようにすることで、特定の１ビットのみに高電圧を印加し、プログラムすることができる。
【００２７】
そして、プログラム後のｅヒューズ素子を安定な低抵抗状態にするために、プログラム回路１２からセルに数ミリアンペアオーダーの電流を、数１００マイクロ秒から１ミリ秒程度の間流す。この電流は、使用するプロセスや実際の回路構成によって異なる。
【００２８】
図１は、上記図２に示した回路におけるプログラム回路１２の具体的な構成例を示している。このプログラム回路１２は、チャージポンプ回路２１、ＶＢＰスイッチ回路２２、ＶＢＰスイッチ制御回路２３、クロック発生＆制御回路２４、差動アンプ２５，２６及びダイオード接続されたＰチャネル型ＭＯＳトランジスタＤ１〜Ｄ５等を含んで構成されている。
【００２９】
上記チャージポンプ回路２１は、プログラム回路１２における高電圧発生部を構成しており、多段回路で構成されている。このチャージポンプ回路２１は、昇圧用電源ＶＰＧＭを昇圧してプログラム用の高電圧ＶＢＰを生成するもので、Ｎチャネル型ＭＯＳトランジスタＱ１〜Ｑ３、Ｐチャネル型ＭＯＳトランジスタＱ４，Ｑ５、レベルシフタ（Level Shifter）３１−１〜３１−５、キャパシタＣ１〜Ｃ４、バッファ３２，３３及びインバータ３４，３５を備えている。昇圧用電源ＶＰＧＭが印加される端子３６と高電圧ＶＢＰを出力する端子３７間には、ＭＯＳトランジスタＱ１〜Ｑ５の電流通路が直列接続されている。上記ＭＯＳトランジスタＱ１〜Ｑ３のゲートにはレベルシフタ３１−１〜３１−３の出力が供給され、上記ＭＯＳトランジスタＱ４，Ｑ５のゲートにはレベルシフタ３１−４，３１−５の出力が反転して供給される。上記レベルシフタ３１−１，３１−３，３１−５にはバッファ３２の出力が供給され、上記レベルシフタ３１−２，３１−４にはインバータ３４の出力が供給される。
【００３０】
上記キャパシタＣ１の一方の電極はＭＯＳトランジスタＱ１，Ｑ２の電流通路の接続点に接続され、他方の電極はインバータ３５の出力端に接続される。上記キャパシタＣ２の一方の電極はＭＯＳトランジスタＱ２，Ｑ３の電流通路の接続点に接続され、他方の電極はバッファ３３の出力端に接続される。また、上記キャパシタＣ３の一方の電極はＭＯＳトランジスタＱ３，Ｑ４の電流通路の接続点に接続され、他方の電極はインバータ３５の出力端に接続される。上記キャパシタＣ４の一方の電極はＭＯＳトランジスタＱ４，Ｑ５の電流通路の接続点に接続され、他方の電極はバッファ３３の出力端に接続される。
【００３１】
上記バッファ３２，３３及びインバータ３４，３５の入力端にはそれぞれ、クロック発生＆制御回路２４からクロック信号ＣＬＫが供給される。
【００３２】
上記ＶＢＰスイッチ回路２２は、二つのＮチャネル型ＭＯＳトランジスタＱ６，Ｑ７を含んで構成されている。これらＭＯＳトランジスタＱ６，Ｑ７の電流通路は、昇圧用電源ＶＰＧＭが印加される端子３６と高電圧ＶＢＰを出力する端子３７間に直列接続される。すなわち、端子３６，３７間に、チャージポンプ回路２１とＶＢＰスイッチ回路２２が並列に設けられている。上記ＭＯＳトランジスタＱ６のゲートには、ＶＢＰスイッチ制御回路２３から出力されるスイッチ制御信号ＶＢＰＳＷが供給される。また、上記ＭＯＳトランジスタＱ７のゲートは電圧ＶＢＴが印加される端子３８に接続されている。これによって、ｅヒューズ素子のバリアトランジスタと同様に、一つのＮチャネル型ＭＯＳトランジスタにプログラム時の高電圧が直接印加されることを防いでいる。
【００３３】
差動アンプ２５の非反転入力端（＋）は昇圧用電源ＶＰＧＭに接続され、反転入力端（−）はＭＯＳトランジスタＤ１のソース及びバックゲートに接続される。このＭＯＳトランジスタＤ１のゲートとドレインは、ＭＯＳトランジスタＤ２のソース及びバックゲートに接続される。上記ＭＯＳトランジスタＤ２のゲートとドレインは、ＭＯＳトランジスタＤ３のソース及びバックゲートに接続される。また、上記ＭＯＳトランジスタＤ３のゲートとドレインは、ＭＯＳトランジスタＤ４のソース及びバックゲートに接続される。更に、上記ＭＯＳトランジスタＤ４のゲートとドレインは、ＭＯＳトランジスタＤ５のソース及びバックゲートに接続され、このＭＯＳトランジスタＤ５のゲートとドレインが接地点ＧＮＤに接続される。
【００３４】
差動アンプ２６の非反転入力端（＋）は電源ＶＤＤに接続され、反転入力端（−）は上記ＭＯＳトランジスタＤ５のソース及びバックゲートに接続される。
【００３５】
上記差動アンプ２５，２６の出力はＶＢＰスイッチ制御回路２３に供給される。このＶＢＰスイッチ制御回路２３から出力されるスイッチ制御信号ＶＢＰＳＷによりＶＢＰスイッチ回路２２のＭＯＳトランジスタＱ６が制御され、クロック停止信号ＤＳＣＬＫによりクロック発生＆制御回路２４の動作が制御される。このＶＢＰスイッチ制御回路２３には、端子３８から電源電圧ＶＤＤとプログラム回路１２の出力電圧ＶＢＰとの間の電圧ＶＢＴが印加される。
【００３６】
上記クロック発生＆制御回路２４には、上記クロック停止信号ＤＳＣＬＫ、プログラム信号ＰＲＯＧＲＡＭ及び上記差動アンプ２６の出力信号がそれぞれ供給され、クロック信号ＣＬＫを出力してチャージポンプ回路２１の動作を制御するようになっている。
【００３７】
上記のような構成において、プログラム信号ＰＲＯＧＲＡＭをＧＮＤレベルからＶＤＤレベルに立ち上げることでクロック発生＆制御回路２４からクロック信号ＣＬＫが出力され、チャージポンプ回路２１が作動して昇圧用電源ＶＰＧＭを昇圧する。これによって、端子３７のＶＢＰレベルが上昇する。チャージポンプ回路２１による昇圧動作時には、ＶＢＰスイッチ制御回路２３から出力されるスイッチ制御信号ＶＢＰＳＷはＧＮＤレベルであり、ＭＯＳトランジスタＱ６はオフしている。そして、一旦、端子３７のレベルが所定のプログラム電圧ＶＢＰまで上昇すると、クロック発生＆制御回路２４は、ＶＢＰレベルを保持する分だけ間欠的にチャージポンプ回路２１を動作させる。この間欠的な動作は、例えばＶＢＰスイッチ制御回路２３から出力されるクロック停止信号ＤＳＣＬＫがＶＤＤレベルの時に、クロック信号ＣＬＫをＶＳＳレベルに固定することで実現できる。上記クロック発生＆制御回路２４はクロック信号ＣＬＫの停止及び動作を制御することによりＶＢＰレベルを一定値に保持する。
【００３８】
そして、プログラムしたい特定のセルのアドレスを入力し、ワードライン、ビットラインを選択すれば、選択セルにプログラム電圧ＶＢＰが印加され、ｅヒューズ素子の酸化膜がブレークダウンする。
【００３９】
チャージポンプ回路２１の電流供給能力が小さいので、ブレークダウン直後には、ＶＢＰのレベルが大きく低下する。差動アンプ２５でＶＢＰレベルがＶＰＧＭより低下したことが検知されると、ＶＢＰスイッチ制御回路２３はスイッチ制御信号ＶＢＰＳＷをＧＮＤレベルからＶＢＴレベルに上昇させ、ＶＰＧＭとＶＢＰを接続し、直接ＶＧＰＭからｅヒューズ素子へ電流を流す。また、信号ＤＳＣＬＫをＶＤＤレベルに上げ、チャージポンプ回路の動作を抑制する。
【００４０】
これによって、プログラムしたい特定のセルを発生するジュール熱によりハードブレークダウンの状態にして安定化できる。
【００４１】
このように本実施形態によれば、ゲート酸化膜ｅヒューズを記憶素子に用いたＯＴＰメモリにおいて、ｅヒューズのプログラムに必要な高電圧を発生する回路と、素子特性を安定化するための電流を供給する回路を別回路としたので、チャージポンプ回路２１の電流供給能力を小さくできる。すなわち、チャージポンプ回路２１は、ＶＢＰのレベルを所定の電圧まで上昇させるだけの電流供給能力があれば十分であり、キャパシタ、トランスファーゲート、並びにそれらを駆動するためのバッファのサイズは従来のものの数分の１にできる。従って、ｅヒューズ素子のプログラムの信頼性を落すことなく、チャージポンプ回路２１のパターン占有面積の縮小が可能となる。
【００４２】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、上述した説明では、差動アンプ２５でＶＢＰとＶＰＧＭとを比較したが、クロック発生＆制御回路２４によるチャージポンプ回路２１の制御と同様に、ＶＢＰを抵抗分割（もちろん分割比は異なるが）して生成した電圧とＶＤＤとを比較するように構成しても良い。
【００４３】
また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施形態に係る半導体集積回路装置について説明するためのもので、プログラム回路を抽出して示す回路図。
【図２】この発明の実施形態に係る半導体集積回路装置について説明するためのもので、半導体ワンタイムプログラマブルメモリの概略構成を示す回路図。
【符号の説明】
【００４５】
１１…ロウデコーダ、１２…プログラム回路、１３…ＶＢＴ発生回路、１４…カラムデコーダ、２１…チャージポンプ回路、２２…ＶＢＰスイッチ回路（スイッチ）、２３…ＶＢＰスイッチ制御回路、２４…クロック発生＆制御回路、２５，２６…差動アンプ、ＭＣ［０，０］〜ＭＣ［（ｎ−１），（ｍ−１）］…セル、Ｑ６…第１ＭＯＳトランジスタ、Ｑ７…第２ＭＯＳトランジスタ、ＶＰＧＭ…昇圧用電源、ＶＢＰ…高電圧。
【図１】
2006236511.tif 000003
【図２】
2006236511.tif 000004