(57)【要約】【課題】  製造工程および製造後において特性が劣化しにくく、かつ信頼性の高い強誘電体キャパシタおよび強誘電体メモリの製造方法を提供する。【解決手段】  本発明にかかる強誘電体メモリ１０００の製造方法は、（ａ）基体１０の上方に下部電極層２０、強誘電体層３０、および第１の上部電極層４０を順次積層することにより強誘電体積層体を形成する工程と、（ｂ）前記強誘電体積層体にアニール処理を行う工程と、（ｃ）前記強誘電体積層体を所定の形状にパターニングする工程と、を含む。【選択図】      図６
2006128274.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
（ｂ）前記強誘電体積層体にアニール処理を行う工程と、
（ｃ）前記強誘電体積層体を所定の形状にパターニングする工程と、
を含む、強誘電体キャパシタの製造方法。
【請求項２】
請求項１において、
前記上部電極層は、複数の層である、強誘電体キャパシタの製造方法。
【請求項３】
請求項１または２において、
前記工程（ａ）では、基体の上方に下部電極層、強誘電体層、および第１の上部電極層を順次積層し、
前記工程（ｂ）と前記工程（ｃ）の間に、第２の上部電極層を第１の上部電極層の上方に積層する工程、
をさらに含む、強誘電体キャパシタの製造方法。
【請求項４】
請求項３において、
前記第２の上部電極層の上方に、第３の上部電極層を積層する工程、
をさらに含む、強誘電体キャパシタの製造方法。
【請求項５】
請求項４において、
前記第１の上部電極層は、白金からなり、
前記第２の上部電極層は、酸化イリジウムからなり、
前記第３の上部電極層は、イリジウムからなる、強誘電体キャパシタの製造方法。
【請求項６】
請求項１乃至５のいずれかに記載の強誘電体キャパシタの製造方法を用いた、強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタおよび強誘電体メモリの製造方法に関する。本発明は、特に、アニール工程を有する強誘電体キャパシタおよび強誘電体メモリの製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体メモリの研究開発が盛んに行われている。強誘電体メモリは、下部電極層と上部電極層との間に強誘電体層が形成されたキャパシタ構造をとる。このような強誘電体メモリの製造プロセスにおいて、アニール工程は、強誘電体特性を決める重要な工程である。
【０００３】
従来の強誘電体メモリの製造プロセスにおいて、アニール工程は、下部電極層、強誘電体層、上部電極層が積層された強誘電体積層体が所定の形状にパターニングされた後に行われている（特開平１０−２２３８５５号公報）。
【特許文献１】特開平１０−２２３８５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、製造工程において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリの製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明にかかる強誘電体キャパシタの製造方法は、
（ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
（ｂ）前記強誘電体積層体にアニール処理を行う工程と、
（ｃ）前記強誘電体積層体を所定の形状にパターニングする工程と、
を含む。
【０００６】
かかる形態によれば、パターニング工程の前にアニール処理が行われるため、アニール処理の前にパターニング工程が行われる場合と比べて、アニール処理の時点で強誘電体層および上部電極層の面積が大きいため、アニール処理による上部電極層の伸縮の影響を受けにくく、上部電極層と強誘電体層との界面等におけるダメージが小さい。よって、かかる製造方法によれば、製造工程において特性が劣化しにくく、かつ信頼性の高い強誘電体キャパシタが得られる。特に、約２μm四方以下の微小な強誘電体キャパシタサイズにおいて、極めて大きな効果がある。
【０００７】
本発明にかかる強誘電体キャパシタの製造方法において、前記上部電極層は、複数の層であることができる。
【０００８】
本発明にかかる強誘電体キャパシタの製造方法において、前記工程（ａ）では、基体の上方に下部電極層、強誘電体層、および第１の上部電極層を順次積層し、前記工程（ｂ）と前記工程（ｃ）の間に、第２の上部電極層を第１の上部電極層の上方に積層する工程、をさらに含むことができる。
【０００９】
かかる態様によれば、複数の上部電極層のうち、第１の上部電極層のみがアニール処理されるため、強誘電体層は、第２の上部電極層がアニール処理によって伸縮するときに生じる応力の影響を受けない。よって、本発明にかかる強誘電体キャパシタの製造方法によれば、アニール処理による特性の劣化を抑制することができる。
【００１０】
本発明にかかる強誘電体キャパシタの製造方法において、
前記第２の上部電極層の上方に、第３の上部電極層を積層する工程、
をさらに含むことができる。
【００１１】
本発明にかかる強誘電体キャパシタの製造方法において、
前記第１の上部電極層は、白金からなり、
前記第２の上部電極層は、酸化イリジウムからなり、
前記第３の上部電極層は、イリジウムからなることができる。
【００１２】
第２の上部電極層として酸化イリジウムを用いることにより、強誘電体層への水素等による還元種の拡散を防止することができる。また、アニール処理によって白金が伸縮し、応力が生じた場合に、かかる応力を緩和することができる。
【００１３】
本発明にかかる強誘電体メモリの製造方法は、上述した強誘電体キャパシタの製造方法を用いることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１５】
１．強誘電体メモリの製造方法
図１〜図５は、本発明の実施形態に係る強誘電体メモリの製造方法を模式的に示す断面図である。
【００１６】
以下に、強誘電体メモリの製造方法の一例を説明する。
【００１７】
（１）まず、図１に示すように、基体１０を用意する。基体１０は、例えば、シリコン基板とその上に形成された酸化シリコン膜から構成されていてもよい。さらに、基体１０には、トランジスタ等の機能デバイスが形成されてもよい。
【００１８】
次に、基体１０の上に、下部電極のための導電層２０ａ（以下、下部電極層２０ａ）、強誘電体層のための層３０a（以下、強誘電体層３０ａ）、および上部電極のための導電層４０ａ（以下、第１の上部電極層４０ａ）を順次積層して、強誘電体積層体２００を形成する。
【００１９】
下部電極層２０ａは、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極層２０aは、例えば、Ｐｔ、Ｉｒ等の貴金属や、その酸化物（例えば、ＩｒＯx等）、ＳｒＲｕ複合酸化物を材料として用いることができる。また、下部電極層２０ａは、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極層２０ａの成膜方法としては、スパッタ法、真空蒸着、ＣＶＤ等の公知の方法が用いられる。
【００２０】
強誘電体層３０ａの材質としては、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成されていてもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３（ＰＺＴＮ）を適用してもよい。あるいは、これらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。強誘電体層３０ａの成膜方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal  Organic  Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical  Vapor  Deposition）法などがある。
【００２１】
第１の上部電極層４０ａの成膜工程では、下部電極層２０ａと同様の材料、及び成膜方法を用いることができる。
【００２２】
（２）次に、強誘電体積層体２００にアニール処理を行う。アニール処理は、たとえば、酸素雰囲気下、６５０℃〜７００℃で５分〜６０分程度行うことができる。アニール処理を行うことにより、良好な特性を有する強誘電体層３０ａを得ることができる。
【００２３】
（３）次に、図２に示すように、第２の上部電極層４２ａおよび第３の上部電極層４４ａを順次積層する。
【００２４】
第２の上部電極層４２ａおよび第３の上部電極層４４ａの成膜工程では、下部電極層２０ａと同様の材料、及び成膜方法を用いることができるが、好ましくは、第１の上部電極層４０ａとしては、白金を用い、第２の上部電極層４２ａとしては、酸化イリジウムを用い、第３の上部電極層４４ａの材料としては、イリジウムを用いる。
【００２５】
（４）次に、強誘電体積層体２００、第２の上部電極層４２ａおよび第３の上部電極層４４ａをパターニングして、図４に示すように、強誘電体キャパシタ１００を形成する。まず、図３に示すように、フォトリソグラフィ技術によりレジスト層Ｒを第３の上部電極層４４ａ上に形成する。
【００２６】
ついで、強誘電体積層体２００、第２の上部電極層４２ａおよび第３の上部電極層４４ａにおいて、レジスト層Ｒから露出する部分をエッチングし、図４に示すように、強誘電体キャパシタ１００を形成する。エッチングは、材質または膜厚に応じて適切な方法を選択することができ、ドライエッチング法やウェットエッチング法が例示できる。ここで強誘電体キャパシタ１００のサイズは、２μｍ四方以下であることが好ましい。本発明にかかる強誘電体メモリは、２μｍ四方以下の強誘電体キャパシタを有する場合に、顕著な効果を奏するからである。効果の詳細については、実験例において後述する。
【００２７】
（５）次に、図５に示すように、バリア膜５０を形成する。バリア膜５０は、強誘電体キャパシタ１００を被覆する。バリア膜５０の材質としては、たとえば、酸化アルミニウムを適用することができるが、強誘電体層３０を水素等の還元種から保護できる材質であればよく、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン等を適用してもよい。バリア膜５０の成膜方法としては、原子層化学的気相成長法（ＡＬＣＶＤ）のような化学的気相成長法（ＣＶＤ）や、スパッタ法、真空蒸着法等の物理的気相成長法（ＰＶＤ）を適用することができる。
【００２８】
以上の製造方法により、本実施の形態にかかる強誘電体メモリが得られる。上述した製造方法によれば、後述するように、製造工程において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリを製造することができる。
【００２９】
アニール処理を行うことによって、下部電極層、強誘電体層、上部電極層を安定化させることができるが、パターニング工程の後にアニール工程を行うと、アニール工程によって上部電極層が伸縮し、上部電極層と強誘電体層との界面等がダメージを受けることにより、強誘電体メモリの分極量やリーク特性等の特性が劣化することがある。
【００３０】
そこで、本実施の形態にかかる強誘電体メモリの製造方法によれば、アニール処理をパターニング工程の前に行うため、アニール処理の前にパターニング工程を行う場合と比べて、アニール処理の時点で強誘電体層および上部電極層の面積が大きいため、強誘電体層が上部電極層の伸縮の影響を受けにくく、上部電極層と強誘電体層との界面等におけるダメージが小さい。また、パターニングを行った後にアニールする場合に生じる強誘電体キャパシタ端部のダメージが、かかる製造方法の場合には生じない。よって、かかる製造方法によれば、製造工程において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリが得られる。
【００３１】
２．強誘電体メモリ
本発明の実施の形態にかかる強誘電体メモリは、上述した製造工程により製造することができる。図６は、本発明にかかる強誘電体メモリの一例を模式的に示す断面図である。
【００３２】
強誘電体メモリ１０００は、強誘電体キャパシタ１００と、基体１０とを含む。強誘電体キャパシタ１００は、基体１０上に形成されている下部電極層２０と、下部電極層２０上に形成されている強誘電体層３０と、強誘電体層３０上に形成されている第１の上部電極層４０と、第２の上部電極層４２と、第３の上部電極層４４とを含む。また、強誘電体メモリ１０００は、強誘電体キャパシタ１００を被覆するように形成されたバリア膜５０を含む。
【００３３】
基体１０は、基板１１と、トランジスタ１６と、第１のコンタクト部８６と、第２のコンタクト部７８と、第１の絶縁層１７と、素子分離領域１８とを含む。トランジスタ１６は、基板１９上に形成されたソース１２およびドレイン１５、ゲート絶縁膜１３、ゲート１４を含んで構成される。なお、トランジスタ１６は、公知の手法で形成することができる。
【００３４】
第１の絶縁層１７には、コンタクトホール８８および８４が形成され、かかるコンタクトホール８８および８４には、電気伝導性を有する第１のコンタクト部８６および第２のコンタクト部７８が形成されている。第１のコンタクト部８６および第２のコンタクト部７８のそれぞれは、基板１１の面に垂直方向に延出して形成され、第１の絶縁層１７を貫通している。第１のコンタクト部８６の一方の端部には、トランジスタ１６のソース１２が電気的に接続され、他方の端部には、強誘電体キャパシタ１００の下部電極層２０が電気的に接続されている。第２のコンタクト部７８の一方の端部には、トランジスタ１６のドレイン１５が電気的に接続され、他方の端部には、後述する配線７２に電気的に接続されている。
【００３５】
さらに強誘電体メモリ１０００は、第１の絶縁層１７上に形成された第２の絶縁層９０と、第３のコンタクト部７４と、配線（またはパッド）７０および７２とを含む。第２の絶縁層９０には、コンタクトホール７６、８０が形成されている。コンタクトホール７６は、強誘電体キャパシタ１００上の第１のバリア層５０を貫通して形成されている。コンタクトホール８０は、基体１０上の第１のバリア層５０を貫通して形成されている。コンタクトホール７６、８０には、電気伝導性を有する第３のコンタクト部７４および第２のコンタクト部７８が形成されている。第３のコンタクト部７４の一方の端部には、強誘電体キャパシタ１００の第３の上部電極層４４が電気的に接続され、他方の端部には、配線７０が接続されている。第２のコンタクト部７８によって、トランジスタ１６と配線７２の電気的接続が図られている。第２のコンタクト部７８は、第２の絶縁層９０、バリア膜５０、および第１の絶縁層１７を一括でエッチングすることにより形成されたコンタクトホール８０および８４に、一層で形成される。
【００３６】
なお、本実施の形態では、いわゆるスタック構造を有する１Ｔ１Ｃ型強誘電体メモリの製造工程について説明したが、上述した製造方法は、この他に、プレーナ構造の１Ｔ１Ｃ型、２Ｔ２Ｃ型や単純マトリクス型（クロスポイント型）などの各種のセル方式を用いた強誘電体メモリの製造工程にも適用することが可能である。
【００３７】
３．実験例
本実施の形態にかかる強誘電体メモリおよび従来の強誘電体メモリのリーク量および分極量を測定した。その結果を図７〜図１０に示す。図７および図９は、強誘電体メモリの分極量の分布を示す図である。図８および図１０は、強誘電体メモリのリーク量を示す図である。
【００３８】
以下に、測定に用いた強誘電体メモリのサンプルについて説明する。
【００３９】
下部電極層２０の材質としては、白金を用いた。第１の上部電極層４０の材質としては、白金を用いた。第２の上部電極層４２の材質としては、酸化イリジウムを用いた。第３の上部電極層４４の材質としては、イリジウムを用いた。下部電極層２０の膜厚は、２０００Åとし、第１の上部電極層４０の膜厚は、１０００Åとし、第２の上部電極層４２の膜厚は、１０００Åとし、第３の上部電極層４４の膜厚は、５００Åとした。
【００４０】
強誘電体層３０の材質は、ＰＺＴＮを用いた。強誘電体層３０の膜厚は、１５００Åとした。
【００４１】
本実施の形態にかかる強誘電体メモリのサンプルは、上述した製造工程により得られたものであり、従来の強誘電体メモリのサンプルは、上述した工程（２）のアニール処理を、工程（４）のパターニング工程の後に行うことにより得られたものである。
【００４２】
以上のサンプルについてそれぞれ残留分極量２Ｐｒおよびリーク量を求めた。
【００４３】
図７および図８は、強誘電体キャパシタのサイズが約１μｍ四方の強誘電体メモリの測定結果を示す。図７および図８において、符号ａで示す値は、本実施の形態にかかる強誘電体メモリの分布を示し、符号ｂで示す値は、従来の強誘電体メモリの分布を示す。
【００４４】
図７によれば、従来の強誘電体メモリの分極量の中心点（５０％に対応する分極量の値）が、約１５μＣ／ｃｍ２であるのに対し、本実施の形態にかかる分極量の中心点が、約２０μＣ／ｃｍ２である。よって、本実施の形態にかかる強誘電体メモリの分極量が、従来の強誘電体メモリの分極量に比べて著しく向上したことが確認された。
【００４５】
図８によれば、従来の強誘電体メモリのリーク量の中心点が、約３×１０−６Ａ／ｃｍ２であるのに対し、本実施の形態にかかるリーク量の中心点が、約１×１０−６Ａ／ｃｍ２である。よって、本実施の形態にかかる強誘電体メモリのリーク量が、従来の強誘電体メモリのリーク量に比べて減少したことが確認された。
【００４６】
本発明が，約２μm四方以下の強誘電体キャパシタサイズで効果がある例を以下に示す。
図９および図１０は、強誘電体キャパシタのサイズが約５μｍ四方の強誘電体メモリの測定結果を示す。図９および図１０において、符号ｃで示す値は、本発明の製造方法により得られた強誘電体メモリの分布を示し、符号ｄで示す値は、従来の強誘電体メモリの分布を示す。
【００４７】
図９によれば、本実施の形態にかかる強誘電体メモリの分極量が、従来の強誘電体メモリの分極量に比べて低下していることが確認された。また、図１０によれば、本実施の形態にかかる強誘電体メモリのリーク量が、従来の強誘電体メモリのリーク量に比べて増大していることが確認された。
【００４８】
しかし、図９および図１０の符号ｃで示す値は、図７および図８の符号ａで示す値より、ばらつきがあり、信頼性に劣ることがわかる。即ち、より微細加工した場合に、信頼性の高い測定結果が得られることが確認された。
【００４９】
また、従来の強誘電体メモリの測定結果と本実施の形態にかかる強誘電体メモリの測定結果との差において、強誘電体キャパシタのサイズが約１μｍ四方の強誘電体メモリの測定結果は、強誘電体キャパシタのサイズが約５μｍ四方の強誘電体メモリの測定結果に比べて、本発明の効果が顕著であることが確認された。
【００５０】
以上、本発明に好適な実施の形態について述べたが、本発明はこれらに限定されるものではなく、本発明の要旨の範囲内で各種の態様を取り得る。
【図面の簡単な説明】
【００５１】
【図１】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図２】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図３】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図４】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図５】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図６】本実施の形態に係る強誘電体メモリを模式的に示す断面図。
【図７】強誘電体メモリの残留分極量の分布を示す図。
【図８】強誘電体メモリのリーク量の分布を示す図。
【図９】強誘電体メモリの残留分極量の分布を示す図。
【図１０】強誘電体メモリのリーク量の分布を示す図。
【符号の説明】
【００５２】
１０  基体、１１  基板、１２  ソース、１３  ゲート絶縁膜、１４  ゲート、１５  ドレイン、１６  トランジスタ、１７  第１の絶縁層、１８  素子分離領域、２０  下部電極層、３０  強誘電体層、４０  第１の上部電極層、４２  第２の上部電極層、４４  第３の上部電極層、５０  バリア膜、７０、７２  配線、７４  第３のコンタクト部、７６、８０、８４、８８  コンタクトホール、７８  第２のコンタクト部、８６  第１のコンタクト部、９０  第２の絶縁層、１００  強誘電体キャパシタ、１０００  強誘電体メモリ
【図１】
2006128274.tif 000003
【図２】
2006128274.tif 000004
【図３】
2006128274.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006128274.tif 000011
【図１０】
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