(57)【要約】【課題】  アナログ回路とデジタル回路が搭載されるシステムＬＳＩにおいて、アナログ回路へのデジタル電源ノイズの影響による特性劣化、及びパッド数増加によるチップサイズの増大問題を解消するこのできる半導体装置を提供する。【解決手段】  半導体チップに搭載されたアナログ回路内のデジタル電源電圧及び接地電圧供給と、該アナログ回路内のアナログ電源電圧及び接地電圧供給を分離するために、半導体チップ上の外周部にアナログ回路内のアナログ電源電圧及び接地電圧供給用パッドと、半導体チップ内部にアナログ回路に隣接してアナログ回路内のデジタル電源電圧及び接地電圧供給用パッドとを設け、さらに、アナログ回路に隣接したデジタル電源電圧及び接地電圧供給用パッドを接続する多層配線を用いて容量セルを生成する構成とした。【選択図】  図１
2006013061.tif 000002
【特許請求の範囲】
【請求項１】
セル化されたデジタル回路と、セル化された第１の内部回路を備えた半導体チップを有する半導体装置であって、
前記半導体チップは、
前記半導体チップ上の外周部に位置する第１の電源配線と、
前記第１の内部回路の周囲を囲み、前記第１の電源配線と同電位の別電源配線から構成され、該第１の内部回路に電源電圧を供給する第２の電源配線と、
前記第１の内部回路内に配置され、前記第２の電源配線に接続され、該第１の内部回路に電源電圧を供給する第４の電源配線と、
前記半導体チップ上の外周部にありかつ、前記第１の内部回路の周辺に位置する第１の電源パッドと、
前記半導体チップの内部にありかつ、前記第１の内部回路に隣接する第５の電源パッドと、を備え、
前記第１電源配線は、前記第１の電源パッドに接続され、
前記第２及び第４の電源配線は、前記第５の電源パッドに接続され、
第５の電源パッドは、多層配線により複数の同電位の電源パッドに接続可能とした、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の内部回路は、アナログ回路であり、
前記第５の電源パッド、及び前記第２、第４の電源配線から電源供給を受ける回路は、前記セル化された第１の内部回路内のデジタル回路である、
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記半導体チップは、さらに、
前記第１の内部回路と同等機能の第２の内部回路と、
前記第２の内部回路の周囲を囲み、前記第１の電源配線と同電位の別電源配線から構成され、該第２の内部回路に電源電圧を供給する第３の電源配線と、
前記第２の内部回路内に配置され、前記第３の電源配線に接続され、該第２の内部回路に電源電圧を供給する第５の電源配線と、
前記半導体チップ上の外周部にありかつ、前記第２の内部回路の周辺に位置する、前記第１の電源パッドと同電位の第２の電源パッドと、
前記半導体チップの内部にありかつ、前記第２の内部回路に隣接する、前記第５の電源パッドと同電位の第７の電源パッドと、を備え、
前記第１の電源配線は、前記第１、第２の電源パッドに接続され、
前記第３及び第５の電源配線は、前記第７の電源パッドに接続され、
前記第５と第7の電源パッドは、多層配線により接続された、
ことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２の内部回路は、アナログ回路であり、
前記第７の電源パッド、及び前記第３、第５の電源配線から電源供給を受ける回路は、前記セル化された第２の内部回路内のデジタル回路である、
ことを特徴とする半導体装置。
【請求項５】
セル化されたデジタル回路と、セル化された第１の内部回路を備えた半導体チップを有する半導体装置であって、
前記半導体チップは、
前記半導体チップ上の外周部に位置する第１の接地配線と、
前記第１の内部回路内に配置され、前記第１の接地配線と同電位の別接地配線から構成され、該第１の内部回路に接地電圧を供給する第４の接地配線と、
前記半導体チップ上の外周部にありかつ、前記第１の内部回路の周辺に位置する第３の電源パッドと、
前記半導体チップの内部にありかつ、前記第１の内部回路に隣接する第６の電源パッドと、を備え、
前記第１接地配線は、前記第３の電源パッドに接続され、
前記第４の接地配線は、前記第６の電源パッドに接続され、
前記第６の電源パッドは、多層配線により複数の同電位のパッドに接続可能とした、
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の内部回路は、アナログ回路であり、
前記第６の電源パッド、及び第４の接地配線から接地電圧の供給を受ける回路は、前記セル化された第１の内部回路内のデジタル回路である、
ことを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記半導体チップは、さらに、
前記セル化された第１の内部回路と同等機能の第２の内部回路と、
前記第２の内部回路内に配置され、前記第１の接地配線と同電位の別接地配線から構成され、該第２の内部回路に接地電圧を供給する第５の接地配線と、
前記半導体チップ上の外周部にありかつ、前記第２の内部回路の周辺に位置する、前記第３の電源パッドと同電位の第４の電源パッドと、
前記半導体チップの内部にありかつ、前記第２の内部回路に隣接する、前記第６の電源パッドと同電位の第８の電源パッドと、を備え、
前記第１の接地配線は、前記第３、第４の電源パッドに接続され、
前記第５の接地配線は、前記第８の電源パッドに接続され、
前記第６と第８の電源パッドは、多層配線により接続された、
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第２の内部回路は、アナログ回路であり、
前記第８の電源パッド、及び第５の接地配線から接地電圧の供給を受ける回路は、前記セル化された第２の内部回路内のデジタル回路である、
ことを特徴とする半導体装置。
【請求項９】
セル化されたデジタル回路と、セル化された第１の内部回路を備えた半導体チップを有する半導体装置であって、
前記半導体チップは、
前記半導体チップ上の外周部に位置する第１の電源配線、及び第１の接地配線と、
前記第１の内部回路の周囲を囲み、前記第１の電源配線と同電位の別電源配線から構成され、該第１の内部回路に電源電圧を供給する第２の電源配線と、
前記第１の内部回路内に配置され、前記第２の電源配線に接続され、該第１の内部回路に電源電圧を供給する第４の電源配線と、
前記第１の内部回路内に配置され、前記第１の接地配線と同電位の別接地配線から構成され、該第１の内部回路に接地電圧を供給する第４の接地配線と、
前記半導体チップ上の外周部にありかつ、前記第１の内部回路の周辺に位置する第１の電源パッド、及び第３の電源パッドと、
前記半導体チップの内部にありかつ、前記第１の内部回路に隣接する第５の電源パッド、及び第６の電源パッドと、を備え、
前記第１電源配線は、前記第１の電源パッドに接続され、
前記第１接地配線は、前記第３の電源パッドに接続され、
前記第２及び第４の電源配線は、前記第５の電源パッドに接続され、
前記第４の接地配線は、前記第６の電源パッドに接続され、
前記第５の電源パッドは、多層配線により複数の同電位の電源パッドに接続可能とし、
前記第６の電源パッドは、多層配線により複数の同電位の電源パッドに接続可能とした、
ことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１の内部回路は、アナログ回路であり、
前記第５の電源パッド、及び前記第２、第４の電源配線から電源供給を受ける回路と、前記第６の電源パッド、及び第４の接地配線から接地電圧の供給を受ける回路は、前記セル化された第１の内部回路内のデジタル回路である、
ことを特徴とする半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記半導体チップは、さらに、
前記セル化された第１の内部回路と同等機能の第２の内部回路と、
前記第２の内部回路の周囲を囲み、前記第１の電源配線と同電位の別電源配線から構成され、該第２の内部回路に電源電圧を供給する第３の電源配線と、
前記第２の内部回路内に配置され、前記第３の電源配線に接続され、該第２の内部回路に電源電圧を供給する第５の電源配線と、
前記第２の内部回路内に配置され、前記第１の接地配線と同電位の別接地配線から構成され、該第２の内部回路に接地電圧を供給する第５の接地配線と、
前記半導体チップ上の外周部にありかつ、前記第２の内部回路の周辺に位置する、前記第１の電源パッドと同電位の第２の電源パッド、及び前記第３の電源パッドと同電位の第４の電源パッドと、
前記半導体チップの内部にありかつ、前記第２の内部回路に隣接する、前記第５の電源パッドと同電位の第７の電源パッド、及び前記第６の電源パッドと同電位の第８の電源パッドと、を備え、
前記第１の電源配線は、前記第１、第２の電源パッドに接続され、
前記第１の接地配線は、前記第３、第４の電源パッドに接続され、
前記第３及び第５の電源配線は、前記第７の電源パッドに接続され、
前記第５の接地配線は、前記第８の電源パッドに接続され、
前記第５と第７の電源パッドは、多層配線により接続され、
前記第６と第８の電源パッドは、多層配線により接続された、
ことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２の内部回路は、アナログ回路であり、
前記第７の電源パッド、及び前記第３、第５の電源配線から電源供給を受ける回路と、前記第８の電源パッド、及び第５の接地配線から接地電圧の供給を受ける回路は、前記セル化された第２の内部回路内のデジタル回路である、ことを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記第５と第７の電源パッドを接続した多層配線と、前記第６と第８の電源パッドを接続した多層配線は、電源、接地電圧供給による容量セルを形成する、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、アナログ回路とデジタル回路を有したシステムＬＳＩである半導体装置のレイアウト構成に関するものである。
【背景技術】
【０００２】
近年、アナログ回路とデジタル回路を有するシステムＬＳＩが主流であり、システムＬＳＩにおけるデジタル回路の大規模化、動作速度の高速化が進んでおり、特にデジタル回路からアナログ回路に与える影響への対策が求められている。
【０００３】
また、システムＬＳＩ化に伴い、従来、各々入力パッド、出力パッド、電源パッドを持っていた複数のチップが、機能ブロックとして1チップに搭載され、1チップのピン数も増加傾向にあるため、チップサイズを抑えつつ、多ピン化を可能とする必要も生じている。
【０００４】
従来、このような半導体装置として、特許文献１に記載されたものがある。これは、チップの周辺に出力パッドを配置し、その内側に入力パッドと電源パッドの兼用パッドを配置するように構成されたものである。即ちチップ周囲に入出力（Ｉ／Ｏ）パッドを配置している現状より着眼点を変えて、パッドを入力パッド、出力パッド、電源パッドと３つに分けてチップ全体に配置し、３つのパッドの内、特に入力パッドと出力パッドを隔離して配置する。これによりピン数を大幅に増加することができ、ノイズに強い配置が得られる（図３参照）。
【０００５】
また、アナログ回路の周辺に電源供給用配線を配置する対策などを講じてノイズの影響を抑える従来の半導体装置として、図４に示したものがある。
【０００６】
図４において、１００は、半導体装置、２００は、半導体装置１００に含まれる半導体チップ、３００は、半導体チップ２００に備えられるアナログ回路、４００は、半導体チップ２００に備えられるアナログ回路３００と同等機能を持つアナログ回路、５００は、半導体チップ２００に備えられるデジタル回路である。９は、半導体装置１００のセル化された入力パッド、出力パッド、電源パッドなどであり、１０は、前記セル化されたパッド９を配置するパッド配置領域である。
【０００７】
また、第１のパッド１１、第２のパッド１２はそれぞれ、アナログ回路３００、４００のアナログ部供給用電源パッドであり、第３のパッド１３、第４のパッド１４はそれぞれ、アナログ回路３００、４００のアナログ部接地電圧供給パッド、第５のパッド１５a、第６のパッド１６aはそれぞれ、アナログ回路３００のデジタル部供給用電源パッド、接地電圧パッド、第７のパッド１７a、第８のパッド１８ａはそれぞれ、アナログ回路４００のデジタル部供給用電源パッド、接地電圧パッドである。
【０００８】
第２の電源配線２１は、デジタル回路５００からアナログ回路３００へのノイズ伝播を低減するための電源配線で、アナログ回路３００のデジタル部供給用電源パッド第５のパッド１５aと接続されており、第３の電源配線２２は、デジタル回路５００からアナログ回路４００へのノイズ伝播を低減するための電源配線で、アナログ回路４００のデジタル部供給用電源パッド第７のパッド１７aと接続されている。
【０００９】
第１のパッド１１、第５のパッド１５a、第２のパッド１２、第７のパッド１７aは、電源供給用としてパッド配置領域部１０において、同配線、同電位で接続されている。また、第３のパッド１３、第６のパッド１６a、第４のパッド１４、第８のパッド１８aは、接地電圧供給用としてパッド配置領域部１０において、同配線、同電位で接続されている。
【００１０】
半導体装置１００において破線で囲む部分を図５に拡大して示すように、第１のパッド１１と電源配線２０ａは、第1の電源配線２０を介し、第２の電源配線２１と第４の電源配線２３とに接続されている。
【特許文献１】特開平２−２４６２３５号公報（第３図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記図３に示した従来の半導体装置の構成では、パッドを入力パッド、出力パッド、電源パッドと３つに分けて配置し、チップ全体にパッドを配置するため、デジタル回路部、アナログ回路部が複数のマクロブロック構成の場合、1チップ化しようとすると、レイアウト配置に制約ができ、チップサイズの増大が発生しやすくなり、複数電源の電源間保護回路の挿入が困難で、信頼性の劣化が発生し易いという欠点がある。
【００１２】
また、図４及び図５に示した従来の半導体装置の構成では、デジタル回路５００のみでなく、アナログ回路３００内のデジタル回路部で発生するノイズも第1の電源配線２０を伝播し、共通電位のパッド配置領域部１０を介して、第１のパッド１１から電源配線２０ａを伝播するため、アナログ回路の特性劣化が生じ易く、搭載する別のアナログ回路４００も同様に共通電位のパッド配置領域部１０を介して、第２のパッド１２から電源配線を伝播するため、アナログ回路の特性劣化が生じ易いという欠点がある。しかも、この半導体装置の構成では、アナログ回路搭載数が増えることに伴い、アナログ回路内のアナログ回路部、デジタル回路部別に必要な電源及び接地電圧供給パッド数が増え、チップサイズへの増大が懸念される。
【００１３】
本発明は、上記のような従来の問題を解決するためになされたもので、デジタル回路かつ、アナログ回路の内部デジタル部からのノイズが、アナログ回路等の内部に伝播するのを有効に抑制して、半導体チップのアナログ回路の動作特性の電源ノイズに起因する劣化を低減すると共に、チップサイズの増大を抑えながら多ピン化を可能にすることのできる、アナログ回路とデジタル回路を有するシステムＬＳＩの半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
以上の目的を達成する為、本発明では、アナログ回路とデジタル回路を有するシステムＬＳＩである半導体装置において、半導体チップ内部にパッド設け、特にアナログ回路におけるデジタル部供給電源をアナログ部供給電源と分離することにより電源ノイズがアナログ回路に伝播することを有効に抑え、さらに半導体チップ内部に設けたパッドの多層配線構造を用いバイパスコンデンサを設けることにより電源ノイズを一層有効に低減するとともに、多ピン化によるチップサイズの増大を抑制する構成とした。
【００１５】
すなわち、本願発明の請求項１に記載の半導体装置は、セル化されたデジタル回路と、セル化された第１の内部回路を備えた半導体チップを有する半導体装置であって、前記半導体チップは、前記半導体チップ上の外周部に位置する第１の電源配線と、前記第１の内部回路の周囲を囲み、前記第１の電源配線と同電位の別電源配線から構成され、該第１の内部回路に電源電圧を供給する第２の電源配線と、前記第１の内部回路内に配置され、前記第２の電源配線に接続され、該第１の内部回路に電源電圧を供給する第４の電源配線と、前記半導体チップ上の外周部にありかつ、前記第１の内部回路の周辺に位置する第１の電源パッドと、前記半導体チップの内部にありかつ、前記第１の内部回路に隣接する第５の電源パッドと、を備え、前記第１電源配線は、前記第１の電源パッドに接続され、前記第２及び第４の電源配線は、前記第５の電源パッドに接続され、第５の電源パッドは、多層配線により複数の同電位の電源パッドに接続可能としたことを特徴とするものである。
【００１６】
これにより、第１のパッドを半導体チップの外周に、第５のパッドを第１の内部回路の周辺に位置させて、アナログセル内のアナログ回路部への電源電圧の供給と、アナログセル内のデジタル回路部への電源電圧の供給とを分離することにより、半導体チップ内の、アナログセル内部のデジタル回路部からの電源ノイズがアナログ回路部に伝播するのを低減し、アナログセルなどの特性劣化を有効に抑制することができる。
【００１７】
また、半導体チップ内部にアナログセルである第１の内部回路内のデジタル回路部電源供給用第５のパッドを設け、さらに第１の内部回路を囲むように第２の電源配線と第５のパッドを接続することにより、半導体チップ内のデジタル回路からのノイズの回り込みを低減し、アナログ回路特性に影響を及ぼすことを効果的に抑制するとともに、第５のパッドが内部回路の周辺に位置することにより、半導体チップ周辺にテスト信号などのＤＣ信号で電圧変動のない入力用パッド、もしくはアナログ入出力信号用のパッドを配置することができ、多ピン化によるチップサイズの増大を有効に抑制することができる。
【００１８】
本願発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記第１の内部回路は、アナログ回路であり、前記第５の電源パッド、及び前記第２、第４の電源配線から電源供給を受ける回路は、前記セル化された第１の内部回路内のデジタル回路であることを特徴とするものである。
【００１９】
本願発明の請求項３に記載の半導体装置は、請求項１に記載の半導体装置において、前記半導体チップは、さらに、前記第１の内部回路と同等機能の第２の内部回路と、前記第２の内部回路の周囲を囲み、前記第１の電源配線と同電位の別電源配線から構成され、該第２の内部回路に電源電圧を供給する第３の電源配線と、前記第２の内部回路内に配置され、前記第３の電源配線に接続され、該第２の内部回路に電源電圧を供給する第５の電源配線と、前記半導体チップ上の外周部にありかつ、前記第２の内部回路の周辺に位置する、前記第１の電源パッドと同電位の第２の電源パッドと、前記半導体チップの内部にありかつ、前記第２の内部回路に隣接する、前記第５の電源パッドと同電位の第７の電源パッドと、を備え、前記第１の電源配線は、前記第１、第２の電源パッドに接続され、前記第３及び第５の電源配線は、前記第７の電源パッドに接続され、前記第５と第7の電源パッドは、多層配線により接続されたことを特徴とするものである。
【００２０】
これにより、第１、第２のパッドを半導体チップの外周に、第５のパッドを第１の内部回路の周辺、第７のパッドを第２の内部回路の周辺に位置させて、アナログセル内のアナログ回路部への電源電圧の供給と、アナログセル内のデジタル回路部への電源電圧の供給とを分離することにより、半導体チップ内の、アナログセル内部のデジタル回路部からの電源ノイズがアナログ回路部に伝播するのを低減し、アナログセルなどの特性劣化を有効に抑制することができる。
【００２１】
また、半導体チップ内部にアナログセルである内部回路内のデジタル回路部電源供給用第５のパッド、第７のパッドを設け、さらに第１の内部回路を囲むように第２の電源配線と第５のパッドを接続し、第２の内部回路を囲むように第３の電源配線と第７のパッドを接続することにより、半導体チップ内のデジタル回路からのノイズの回り込みを低減し、アナログ回路特性に影響を及ぼすことを効果的に抑制するとともに、第５、第７のパッドが内部回路の周辺に位置することにより、半導体チップ周辺にテスト信号などのＤＣ信号で電圧変動のない入力用パッド、もしくはアナログ入出力信号用のパッドを配置することができ、多ピン化によるチップサイズの増大を有効に抑制することができる。
【００２２】
本願発明の請求項４に記載の半導体装置は、請求項３に記載の半導体装置において、前記第２の内部回路は、アナログ回路であり、前記第７の電源パッド、及び前記第３、第５の電源配線から電源供給を受ける回路は、前記セル化された第２の内部回路内のデジタル回路であることを特徴とするものである。
【００２３】
本願発明の請求項５に記載の半導体装置は、セル化されたデジタル回路と、セル化された第１の内部回路を備えた半導体チップを有する半導体装置であって、前記半導体チップは、前記半導体チップ上の外周部に位置する第１の接地配線と、前記第１の内部回路内に配置され、前記第１の接地配線と同電位の別接地配線から構成され、該第１の内部回路に接地電圧を供給する第４の接地配線と、前記半導体チップ上の外周部にありかつ、前記第１の内部回路の周辺に位置する第３の電源パッドと、前記半導体チップの内部にありかつ、前記第１の内部回路に隣接する第６の電源パッドと、を備え、前記第１接地配線は、前記第３の電源パッドに接続され、前記第４の接地配線は、前記第６の電源パッドに接続され、前記第６の電源パッドは、多層配線により複数の同電位のパッドに接続可能としたことを特徴とするものである。
【００２４】
これにより、第３のパッドを半導体チップの外周に、第６のパッドを第１の内部回路の周辺に位置させて、アナログセル内のアナログ回路部への接地電圧の供給と、アナログセル内のデジタル回路部への接地電圧の供給とを分離することにより、半導体チップ内の、アナログセル内部のデジタル回路部からの電源ノイズがアナログ回路部に伝播するのを低減し、アナログセルなどの特性劣化を有効に抑制することができる。
【００２５】
また、半導体チップ内部にアナログセルである第１の内部回路内のデジタル回路部接地電位供給用第６のパッドを設け、半導体チップ内のデジタル回路からのノイズの回り込みを低減し、アナログ回路特性に影響を及ぼすことを効果的に抑制するとともに、第６のパッドが内部回路の周辺に位置することにより、半導体チップ周辺にテスト信号などのＤＣ信号で電圧変動のない入力用パッド、もしくはアナログ入出力信号用のパッドを配置することができ、多ピン化によるチップサイズの増大を有効に抑制することができる。
【００２６】
本願発明の請求項６に記載の半導体装置は、請求項５に記載の半導体装置において、前記第１の内部回路は、アナログ回路であり、前記第６の電源パッド、及び第４の接地配線から接地電圧の供給を受ける回路は、前記セル化された第１の内部回路内のデジタル回路であることを特徴とするものである。
【００２７】
本願発明の請求項７に記載の半導体装置は、請求項５に記載の半導体装置において、前記半導体チップは、さらに、前記セル化された第１の内部回路と同等機能の第２の内部回路と、前記第２の内部回路内に配置され、前記第１の接地配線と同電位の別接地配線から構成され、該第２の内部回路に接地電圧を供給する第５の接地配線と、前記半導体チップ上の外周部にありかつ、前記第２の内部回路の周辺に位置する、前記第３の電源パッドと同電位の第４の電源パッドと、前記半導体チップの内部にありかつ、前記第２の内部回路に隣接する、前記第６の電源パッドと同電位の第８の電源パッドと、を備え、前記第１の接地配線は、前記第３、第４の電源パッドに接続され、前記第５の接地配線は、前記第８の電源パッドに接続され、前記第６と第８の電源パッドは、多層配線により接続されたことを特徴とするものである。
【００２８】
これにより、第３、第４のパッドを半導体チップの外周に、第６のパッドを第１の内部回路の周辺に、第８のパッドを第２の内部回路の周辺に位置させて、アナログセル内のアナログ回路部への接地電圧の供給と、アナログセル内のデジタル回路部への接地電圧の供給とを分離することにより、半導体チップ内の、アナログセル内部のデジタル回路部からの電源ノイズがアナログ回路部に伝播するのを低減し、アナログセルなどの特性劣化を有効に抑制することができる。
【００２９】
また、半導体チップ内部にアナログセルである第１の内部回路内のデジタル回路部接地電位供給用第６のパッドと、アナログセルである第２の内部回路内のデジタル回路部接地電位供給用第８のパッドとを設け、半導体チップ内のデジタル回路からのノイズの回り込みを低減し、アナログ回路特性に影響を及ぼすことを効果的に抑制するとともに、第６、第８のパッドが内部回路の周辺に位置することにより、半導体チップ周辺にテスト信号などのＤＣ信号で電圧変動のない入力用パッド、もしくはアナログ入出力信号用のパッドを配置することができ、多ピン化によるチップサイズの増大を有効に抑制することができる。
【００３０】
本願発明の請求項８に記載の半導体装置は、請求項７に記載の半導体装置において、前記第２の内部回路は、アナログ回路であり、前記第８の電源パッド、及び第５の接地配線から接地電圧の供給を受ける回路は、前記セル化された第２の内部回路内のデジタル回路であることを特徴とするものである。
【００３１】
本願発明の請求項９に記載の半導体装置は、セル化されたデジタル回路と、セル化された第１の内部回路を備えた半導体チップを有する半導体装置であって、前記半導体チップは、前記半導体チップ上の外周部に位置する第１の電源配線、及び第１の接地配線と、前記第１の内部回路の周囲を囲み、前記第１の電源配線と同電位の別電源配線から構成され、該第１の内部回路に電源電圧を供給する第２の電源配線と、前記第１の内部回路内に配置され、前記第２の電源配線に接続され、該第１の内部回路に電源電圧を供給する第４の電源配線と、前記第１の内部回路内に配置され、前記第１の接地配線と同電位の別接地配線から構成され、該第１の内部回路に接地電圧を供給する第４の接地配線と、前記半導体チップ上の外周部にありかつ、前記第１の内部回路の周辺に位置する第１の電源パッド、及び第３の電源パッドと、前記半導体チップの内部にありかつ、前記第１の内部回路に隣接する第５の電源パッド、及び第６の電源パッドと、を備え、前記第１電源配線は、前記第１の電源パッドに接続され、前記第１接地配線は、前記第３の電源パッドに接続され、前記第２及び第４の電源配線は、前記第５の電源パッドに接続され、前記第４の接地配線は、前記第６の電源パッドに接続され、前記第５の電源パッドは、多層配線により複数の同電位の電源パッドに接続可能とし、前記第６の電源パッドは、多層配線により複数の同電位の電源パッドに接続可能としたことを特徴とするものである。
【００３２】
これにより、第１、第３のパッドを半導体チップの外周に、第５、第６のパッドを第１の内部回路の周辺に位置させて、アナログセル内のアナログ回路部への電源電圧及び接地電位の供給と、アナログセル内のデジタル回路部への電源電圧及び接地電位の供給とを分離することにより、半導体チップ内の、アナログセル内部のデジタル回路部からの電源ノイズがアナログ回路部に伝播するのを低減し、アナログセルなどの特性劣化を有効に抑制することができる。
【００３３】
また、半導体チップ内部にアナログセルである第１の内部回路内のデジタル回路部電源供給用第５のパッド、及びデジタル回路部接地電位供給用第６のパッドを設け、さらに第１の内部回路を囲むように第２の電源配線と第５のパッドを接続することにより、半導体チップ内のデジタル回路からのノイズの回り込みを低減し、アナログ回路特性に影響を及ぼすことを効果的に抑制するとともに、第５、第６のパッドが内部回路の周辺に位置することにより、半導体チップ周辺にテスト信号などのＤＣ信号で電圧変動のない入力用パッド、もしくはアナログ入出力信号用のパッドを配置することができ、多ピン化によるチップサイズの増大を有効に抑制することができる。
【００３４】
本願発明の請求項１０に記載の半導体装置は、請求項９に記載の半導体装置において、前記第１の内部回路は、アナログ回路であり、前記第５の電源パッド、及び前記第２、第４の電源配線から電源供給を受ける回路と、前記第６の電源パッド、及び第４の接地配線から接地電圧の供給を受ける回路は、前記セル化された第１の内部回路内のデジタル回路であることを特徴とするものである。
【００３５】
本願発明の請求項１１に記載の半導体装置は、請求項９に記載の半導体装置において、前記半導体チップは、さらに、前記セル化された第１の内部回路と同等機能の第２の内部回路と、前記第２の内部回路の周囲を囲み、前記第１の電源配線と同電位の別電源配線から構成され、該第２の内部回路に電源電圧を供給する第３の電源配線と、前記第２の内部回路内に配置され、前記第３の電源配線に接続され、該第２の内部回路に電源電圧を供給する第５の電源配線と、前記第２の内部回路内に配置され、前記第１の接地配線と同電位の別接地配線から構成され、該第２の内部回路に接地電圧を供給する第５の接地配線と、前記半導体チップ上の外周部にありかつ、前記第２の内部回路の周辺に位置する、前記第１の電源パッドと同電位の第２の電源パッド、及び前記第３の電源パッドと同電位の第４の電源パッドと、前記半導体チップの内部にありかつ、前記第２の内部回路に隣接する、前記第５の電源パッドと同電位の第７の電源パッド、及び前記第６の電源パッドと同電位の第８の電源パッドと、を備え、前記第１の電源配線は、前記第１、第２の電源パッドに接続され、前記第１の接地配線は、前記第３、第４の電源パッドに接続され、前記第３及び第５の電源配線は、前記第７の電源パッドに接続され、前記第５の接地配線は、前記第８の電源パッドに接続され、前記第５と第７の電源パッドは、多層配線により接続され、前記第６と第８の電源パッドは、多層配線により接続されたことを特徴とするものである。
【００３６】
これにより、第１〜第４のパッドを半導体チップの外周に、第５、第６のパッドを第１の内部回路の周辺に、第７、第８のパッドを第２の内部回路の周辺に位置させて、アナログセル内のアナログ回路部への電源電圧及び接地電位の供給と、アナログセル内のデジタル回路部への電源電圧及び接地電位の供給とを分離することにより、半導体チップ内の、アナログセル内部のデジタル回路部からの電源ノイズがアナログ回路部に伝播するのを低減し、アナログセルなどの特性劣化を有効に抑制することができる。
【００３７】
また、半導体チップ内部にアナログセルである内部回路内のデジタル回路部電源供給用第５、第７のパッド、及びデジタル回路部接地電位供給用第６、第８のパッドを設け、さらに第１の内部回路を囲むように第２の電源配線と第５のパッドを接続し、第２の内部回路を囲むように第３の電源配線と第７のパッドを接続することにより、半導体チップ内のデジタル回路からのノイズの回り込みを低減し、アナログ回路特性に影響を及ぼすことを効果的に抑制するとともに、半導体チップ周りのスペースに入出力パッドを設けることが可能となり、多ピン化によるチップサイズの増大を有効に抑制することができる。即ち、第５、第６のパッド、及び第７、第８のパッドが内部回路の周辺に位置することにより、半導体チップ周辺にテスト信号などのＤＣ信号で電圧変動のない入力用パッド、もしくはアナログ入出力信号用のパッドを配置することができ、多ピン化によるチップサイズの増大を有効に抑制することができる。
【００３８】
本願発明の請求項１２に記載の半導体装置は、請求項１１に記載の半導体装置において、前記第２の内部回路は、アナログ回路であり、前記第７の電源パッド、及び前記第３、第５の電源配線から電源供給を受ける回路と、前記第８の電源パッド、及び第５の接地配線から接地電圧の供給を受ける回路は、前記セル化された第２の内部回路内のデジタル回路であることを特徴とするものである。
【００３９】
本願発明の請求項１３に記載の半導体装置は、請求項１１記載の半導体装置において、前記第５と第７の電源パッドを接続した多層配線と、前記第６と第８の電源パッドを接続した多層配線は、電源、接地電圧供給による容量セルを形成することを特徴とするものである。
【００４０】
これにより、容量セルを生成することができ、アナログセルに隣接して配置できることで、アナログセル内のデジタル回路部の電源ノイズを一層低減することができ、アナログ回路の特性劣化を有効に抑制することができる。
【発明の効果】
【００４１】
本発明の半導体装置によれば、半導体チップの、特にアナログセルのような内部回路の内部のデジタル回路部とアナログ回路部への電源及び接地電圧を分離して供給することにより、半導体チップ内のデジタルセルかつ、アナログセル内部のデジタル回路部から発する電源ノイズの伝播を抑制し、電源ノイズがアナログ回路特性に及ぼす影響を効果的に抑えることができる。
【００４２】
更に、半導体チップ内部に、アナログセルのような内部回路の内部のデジタル回路部電源及び接地電圧供給用パッドを設けることにより、半導体チップ内のデジタル回路からのノイズの回り込みを低減し、該ノイズのアナログ回路特性に及ぼす影響を効果的に抑制することができ、かつ、半導体チップ周りのスペースに入出力パッドを設けることが可能となり、多ピン化によるチップサイズの増大を有効に抑制し、半導体装置の信頼性の向上、及びコスト削減を図ることができる。
【００４３】
加えて、アナログセル周囲に位置して、アナログセルのような内部回路の内部のデジタル回路部の電源、接地電圧間に容量セルを生成することにより、電源ノイズを一層低減し、電源ノイズの影響を一層効果的に抑制することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施の形態を図面に基いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置の全体概略構成を示す図である。図２は、図１に示した半導体装置において点線で囲んだ部分の拡大図である。
【００４５】
図１及び図２において、１００は、半導体装置、２００は、半導体チップ、１１〜１８は、半導体装置１００のセル化された電源パッド、２０〜２４、２８は電源配線、２５〜２７、２９は、接地配線、３０は、容量生成領域、３１〜３４は半導体装置１００のセル化された入出力パッドである。９は、半導体装置１００のセル化された入力パッド、出力パッド、電源パッドなどであり、１０は、前記セル化されたパッド９を配置するパッド配置領域である。
【００４６】
半導体装置１００は、前記半導体チップ２００と、外部の基板と、接続するピン部（セラミックキャリア基板部）を含み、半導体チップ２００の外周には、セル化した入出力回路となる多数個のパッド９が配置されるパッド配置領域１０がある。
【００４７】
半導体チップ２００の内部には、内部回路として、セル化されたアナログ回路３００と４００が配置され、他同様にセル化されたデジタル回路群５００が配置されている。
【００４８】
また、第１のパッド１１、第２のパッド１２はそれぞれ、アナログ回路３００、４００のアナログ部供給用電源パッドであり、第３のパッド１３、第４のパッド１４はそれぞれ、アナログ回路３００、４００のアナログ部接地電圧供給パッド、第５のパッド１５、第６のパッド１６はそれぞれ、アナログ回路３００のデジタル部供給用電源パッド、接地電圧パッド、第７のパッド１７、第８のパッド１８はそれぞれ、アナログ回路４００のデジタル部供給用電源パッド、接地電圧パッドである。
【００４９】
次に、本実施の形態１による半導体装置の配線及びパッドのレイアウトの特徴について説明する。
半導体チップ２００の外周に位置するパッド配置領域１０には、第１の電源配線２０が配置され、この電源配線２０を介して、アナログ回路３００、４００の内部アナログ回路に電源が供給される。また、アナログ回路３００の外周にはデジタル回路群５００からのアナログ回路３００への電源ノイズを抑制するための第２の電源配線２１が配置され、アナログ回路４００の外周には、デジタル回路群５００からのアナログ回路４００への電源ノイズを抑制するための第３の電源配線２２が配置され、アナログ回路３００の内側に第４の電源配線２３、アナログ回路４００の内側に第５の電源配線２４が配置される。これらの第２電源配線２１と第４電源配線の２３とは接続されており、また第３電源配線２２と第５の電源配線２４とも接続されており、それぞれアナログ回路３００、４００の内部デジタル回路部の電源電圧を供給する。
【００５０】
また、半導体チップ２００の外周に位置するパッド配置領域１０には、第１の接地配線２５が配置され、この接地配線２５を介して、アナログ回路３００、４００の内部アナログ回路に接地電圧が供給される。さらに、アナログ回路３００の内側に第４の接地配線２６、アナログ回路４００の内側に第５の接地配線２７が配置され、それぞれアナログ回路３００、４００の内部デジタル回路部の接地電圧を供給する。
【００５１】
前記第１の電源配線２０は、第１のパッド１１と第２のパッド１２と接続されており、同電位の電源を供給する。前記第１の接地配線２５は、第３のパッド１３と第４のパッド１４と接続されており、同電位の接地電圧を供給する。
【００５２】
前記第４の電源配線２３は、半導体チップ２００の内部にありかつ、アナログ回路３００の周辺に、該アナログ回路３００とレイアウト上許される最短距離に位置した第５のパッド１５と接続されている。前記第４の接地配線２６は、同様に、半導体チップ２００の内部にありかつ、アナログ回路３００の周辺に、アナログ回路３００とレイアウト上許される最短距離に位置した第６のパッド１６と接続されている。
【００５３】
前記第５の電源配線２４は、半導体チップ２００の内部にありかつ、アナログ回路４００の周辺に、該アナログ回路４００とレイアウト上許される最短距離に位置した第７のパッド１７と接続されている。前記第５の接地配線２７は、同様に、半導体チップ２００の内部にありかつ、アナログ回路４００の周辺に、該アナログ回路４００とレイアウト上許される最短距離に位置した第８のパッド１８と接続されている。
【００５４】
図２に示すように、第５のパッド１５と第７のパッド１７は、半導体チップ２００の内部で接続されており、同電位の電源を供給し、かつ同電位で第１の電源配線２０とは異なる配線層で配線された多層配線構造となっている。
【００５５】
同様図２に示すように、第６のパッド１６と第８のパッド１８は、半導体チップ２００の内部で接続されており、同電位の接地電圧を供給し、かつ同電位で第１の接地配線２５とは異なる配線層で配線された多層配線構造となっている。
【００５６】
また図２に示すように、第５のパッド１５、第７のパッド１７を接続する第６の電源配線２８と、第６のパッド１６、第８のパッド１８を接続する第６の接地配線２９を用い、半導体チップ２００内部でアナログ回路３００と４００にレイアウト上許される最短距離で、セル配置不可能な領域を容量生成領域３０として構成している。
【００５７】
このように、本実施の形態１による半導体装置では、半導体チップ上の外周部に位置する第１の電源配線、及び第１の接地配線と、内部回路３００を囲み、電源電圧を供給する第２の電源配線と、内部回路３００内に配置され、電源電圧を供給する第４の電源配線及び接地電圧を供給する第４の接地配線と、半導体チップ上の外周部にありかつ、内部回路３００の周辺に位置する第１の電源パッド、及び第３の電源パッドと、半導体チップの内部にありかつ、内部回路３００の近傍に位置する第５の電源パッド、及び第６の電源パッドと、内部回路４００を囲み、電源電圧を供給する第３の電源配線と、内部回路４００内に配置され、電源電圧を供給する第５の電源配線及び接地電圧を供給する第５の接地配線と、半導体チップ上の外周部にありかつ、内部回路４００の周辺に位置する第２の電源パッド、及び第４の電源パッドと、半導体チップの内部にありかつ、前記内部回路４００の近傍に位置する第７の電源パッド、及び第８の電源パッドとを備え、第１の電源配線は、第１、第２の電源パッドに接続し、第１の接地配線は、第３、第４の電源パッドに接続し、第２及び第４の電源配線は、第５の電源パッドに接続し、第４の接地配線は、第６の電源パッドに接続し、第３及び第５の電源配線は、第７の電源パッドに接続し、第５の接地配線は、第８の電源パッドに接続し、第５と第７の電源パッドは、多層配線により接続し、第６と第８の電源パッドは、多層配線により接続し、第５の電源パッド、第２、第４の電源配線と、第６の電源パッド、第４の接地配線はそれぞれ内部回路３００内のデジタル回路へ電源、及び接地電圧を供給し、第７の電源パッド、第３、第５の電源配線と、第８の電源パッド、第５の接地配線はそれぞれ内部回路４００内のデジタル回路へ電源、及び接地電圧を供給するようにしたので、第４の電源配線２３と接続する第５のパッド１５、第５の電源配線２４と接続する第７のパッド１７は、アナログ回路内のデジタル回路電源供給用として、第４の接地配線２６と接続する第６のパッド１６、第５の接地配線２７と接続する第８のパッド１８は、アナログ回路内のデジタル回路接地電位供給用として、半導体チップ２００の内部に配置されることにより、半導体チップ２００の周辺のパッド配置領域１０に位置するアナログ回路内のアナログ回路電源供給用第１パッド１１、第２パッド１２、また、接地電圧供給用第３のパッド１３、第４のパッド１４と分離されているため、アナログ回路内のデジタル回路の発するデジタルノイズが、アナログ回路の他部分に影響を及ぼすのを効果的に抑制することができる。
【００５８】
また、半導体チップ２００内部に第５のパッド１５、第７のパッド１７を電源供給用パッド、及び第６のパッド１６、第８のパッド１８を接地電圧供給用パッドとして設け、かつ、アナログ回路３００を囲むように第２の電源配線２１と第５のパッド１５を接続し、同様アナログ回路４００を囲むように第３の電源配線２２と第７のパッド１７を接続することにより、半導体チップ内のデジタル回路からのノイズの回り込みを低減し、該ノイズによるアナログ回路特性への影響を効果的に抑制するとともに、パッド配置領域部１０に新たに入出力パッド３１、３２、３３、３４を配置することが可能となり、多ピン化による面積増大を効果的に抑制することができる。
【００５９】
さらに、第４の電源配線２３と接続する第５のパッド１５、第５の電源配線２４と接続する第７のパッド１７は同電位で第１の電源配線２０とは異なる配線層で配線された電源配線２８により接続され、第４の接地配線２６と接続する第６のパッド１６、第５の接地配線２７と接続する第８のパッド１８は、同電位で第１の接地配線２５とは異なる配線層で配線された接地配線２９により接続される多層配線構造としたので、該電源配線２８と接地配線２９により、アナログ回路３００、４００とレイアウト上許される最短距離に位置するところ、セル配置不可能な領域に容量生成領域３０を設けることが可能となり、チップ面積の増大を抑制しながら、電源ノイズの影響を一層低減することができる。
【産業上の利用可能性】
【００６０】
本発明にかかる半導体装置は、半導体チップに搭載されたアナログ回路の動作特性の電源ノイズに起因する劣化を低減すると共に、デジタル回路かつアナログ回路の内部デジタル部からのノイズが、アナログ回路等の内部に伝播するのを有効に抑制し、さらにチップサイズの増大を抑えて多ピン化を可能とすることができるという効果を有し、複数個のアナログ回路とデジタル回路を有したシステムＬＳＩとして有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１による半導体装置の全体概略構成を示す図である。
【図２】同半導体装置の要部を拡大した図である。
【図３】従来の半導体装置の構成例を示す図である。
【図４】従来の半導体装置の構成例を示す図である。
【図５】上記図４の半導体装置の要部を拡大した図である。
【符号の説明】
【００６２】
９    パッドセル
１０  パッド配置領域
１１  第１のパッド
１２  第２のパッド
１３  第３のパッド
１４  第４のパッド
１５、１５ａ  第５のパッド
１６、１６ａ  第６のパッド
１７、１７ａ  第７のパッド
１８、１８ａ  第８のパッド
２０  第１の電源配線
２１  第２の電源配線
２２  第３の電源配線
２３  第４の電源配線
２４  第５の電源配線
２５  第１の接地配線
２６  第４の接地配線
２７  第５の接地配線
２８  第６の電源配線
２９  第６の接地配線
３０  容量生成領域
４０  出力パッド
４１  入力電源兼用パッド
４２  内部回路パターン
４３  半導体チップ
１００  半導体装置
２００  半導体チップ
３００  アナログ回路
４００  アナログ回路
５００  デジタル回路群
【図１】
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【図２】
2006013061.tif 000004
【図３】
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【図４】
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【図５】
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