(57)【要約】  【課題】選択セルのドレイン電圧が印加される非選択セルのディスターブ帽子を、低電圧動作に適した方法で実現する。  【解決手段】周辺回路の機能として、電荷注入の動作回路９と非選択ワード線バイアス回路９Ａを有する。動作回路９は、動作対象の選択されたメモリトランジスのデータ書き込みまたは消去のために、その積層絶縁膜の局部に高エネルギー電荷を注入する動作を制御する。非選択ワード線バイアス回路９Ａは、電荷注入時に、そのドレイン領域が、選択されたメモリトランジスタのドレイン領域と電気的に接続されている非選択のメモリトランジスタに対し、ドレインとゲート間の電圧を緩和する向きに、所定の電圧を非選択のワード線を介して印加する。  【選択図】図６
2006236424.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されている２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域間のチャネル形成領域とゲート電極との間に積層されている複数の絶縁膜からなり、内部の離散トラップに電荷を保持可能な積層絶縁膜とを各々が備え、行列状に配置されている複数のメモリトランジスタと、
一方向に並ぶ複数のメモリトランジスタで共通なゲート電極として形成され、あるいは、前記一方向に並ぶ複数のメモリトランジスタを単位として複数のゲート電極を電気的に接続する導電層により形成されている複数のワード線と、
動作対象のメモリトランジスタを選択し、選択されたメモリトランジスのデータ記憶状態を設定または変化させるために、その積層絶縁膜の局部に高エネルギー電荷を注入する動作回路と、
前記動作回路による電荷注入時に、ソース・ドレイン領域が前記動作対象のメモリトランジスタのソース・ドレイン領域と電気的に接続されている非選択のメモリトランジスタに対し、電荷注入を行う前記局部側のソース・ドレイン領域とゲート電極との間の電圧を緩和する向きに、所定の電圧を非選択のワード線を介して印加する非選択ワード線バイアス回路と、
を有する不揮発性メモリデバイス。
【請求項２】
前記動作回路は、前記高エネルギー電荷の注入時に、前記２つのソース・ドレイン領域および前記ゲート電極に各々印加する電圧の最大値が６Ｖ以下、前記ゲート電極に印加するゲート電圧が前記２つのソース・ドレイン領域間に印加するドレイン電圧以下、前記データ記憶状態を規定する２つの閾値電圧の低い方の閾値電圧と前記ゲート電圧との電圧差が前記ドレイン電圧以下、という３つの電圧条件の何れかを満足するように、前記ゲート電圧および前記ドレイン電圧を含む複数の電圧を前記メモリトランジスタに供給する
請求項１に記載の不揮発性メモリデバイス。
【請求項３】
前記非選択ワード線バイアス回路は、前記チャネル形成領域の電位、または、ソースとして機能するソース・ドレイン領域の電位を基準として、前記動作対象のメモリトランジスタのドレインとして機能するソース・ドレイン領域に印加される電圧と同じ極性の前記所定の電圧を、前記非選択のワード線に印加する
請求項１に記載の不揮発性メモリデバイス。
【請求項４】
前記行列状に配列された複数のメモリトランジスタにおいてソース同士、ドレイン同士が共通に接続されているメモリトランジスタ数と、そのうち任意の１つのメモリトランジスタが他のメモリトランジスタの動作時にドレイン電圧ストレスを受けたときに、前記１つのメモリトランジスタの前記記憶状態を規定する２つの閾値電圧の差が変化する、しないを決めるドレイン電圧範囲の限界値とに基づいて、前記非選択ワード線バイアス回路により前記非選択のワード線に印加すべき前記所定の電圧について、その適正範囲の一方の限界値が規定されている
請求項１に記載の不揮発性メモリデバイス。
【請求項５】
前記２つの閾値電圧の間に読み出しゲート電圧を設定し、前記記憶状態を読み出す読み出し動作回路をさらに有し、
前記非選択ワード線バイアス回路により前記非選択のワード線に印加される前記所定の電圧について、その適性範囲の他方の限界値が、前記記憶状態を規定する前記２つの閾値電圧の低い方の値に応じて規定されている
請求項３に記載の不揮発性メモリデバイス。
【請求項６】
前記動作回路は、前記選択されたメモリトランジスタの前記積層絶縁膜の局部に、ドレインアバランシュ電荷注入により電荷を注入する動作モードを含み、
前記非選択ワード線バイアス回路は、少なくとも、前記ドレインアバランシュ電荷注入に先立って、予め、前記非選択のワード線に前記所定の電圧を印加する
請求項１に記載の不揮発性メモリデバイス。
【請求項７】
前記動作回路は、前記電荷を注入する動作時に前記書き込み対象のメモリトランジスを選択し、選択されたメモリトランジスタのゲート電極にゲート電圧を印加し、当該選択されたメモリトランジスタのドレインとして機能するソース・ドレイン領域に、前記３つの電圧条件のいずれかを満足するドレイン電圧を印加する
請求項２に記載の不揮発性メモリデバイス。
【請求項８】
前記積層絶縁膜は、
前記チャネル形成領域上の絶縁膜と、
当該絶縁膜上の窒化膜または酸化窒化膜と、
を含む請求項１に記載の不揮発性メモリデバイス。
【請求項９】
前記積層絶縁膜は、
前記チャネル形成領域上の絶縁膜と、
当該絶縁膜上に前記電荷トラップとして形成され、粒径が１０ナノメータオーダ以下で互いに絶縁された小粒径導電体と、
を含む請求項１に記載の不揮発性メモリデバイス。
【請求項１０】
半導体基板に形成されている２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域間のチャネル形成領域とゲート電極との間に積層されている複数の絶縁膜からなり、電荷を内部の離散トラップに保持する積層絶縁膜とを各々備えている複数のメモリトランジスタが行列状に配置され、一方向に並ぶ複数のメモリトランジスタで共通なゲート電極として形成され、あるいは、前記一方向に並ぶ複数のメモリトランジスタを単位として複数のゲート電極を電気的に接続する導電層により形成されている複数のワード線を有する不揮発性メモリの電荷注入方法であって、
動作対象のメモリトランジスタを選択するステップと、
ソース・ドレイン領域が前記動作対象のメモリトランジスタのソース・ドレイン領域と電気的に接続されている非選択のメモリトランジスタに対し、電荷注入を行う前記積層絶縁膜の局部側のソース・ドレイン領域とゲート電極との間の電圧を緩和する向きに、所定の電圧を非選択のワード線を介して印加するステップと、
前記動作対象のメモリトランジスの前記局部に高エネルギー電荷を注入することによりデータの記憶状態を設定または変化させるステップと、
を含む不揮発性メモリデバイスの電荷注入方法。
【請求項１１】
前記動作回路は、前記高エネルギー電荷の注入時に、前記２つのソース・ドレイン領域および前記ゲート電極に各々印加する電圧の最大値が６Ｖ以下、前記ゲート電極に印加するゲート電圧が前記２つのソース・ドレイン領域間に印加するドレイン電圧以下、前記データ記憶状態を規定する２つの閾値電圧の低い方の閾値電圧と前記ゲート電圧との電圧差が前記ドレイン電圧以下、という３つの電圧条件の何れかを満足するように、前記ゲート電圧および前記ドレイン電圧を含む複数の電圧を前記メモリトランジスタに供給する
請求項１０に記載の不揮発性メモリデバイスの電荷注入方法。
【請求項１２】
前記非選択のメモリトランジスタに前記所定の電圧を印加するステップにおいて、前記チャネル形成領域の電位、または、ソースとして機能するソース・ドレイン領域の電位を基準として、前記動作対象のメモリトランジスタのドレインとして機能するソース・ドレイン領域に印加される電圧と同じ極性の前記所定の電圧を、前記非選択のワード線に印加する
請求項１０に記載の不揮発性メモリデバイスの電荷注入方法。
【請求項１３】
前記行列状に配列された複数のメモリトランジスタにおいてソース同士、ドレイン同士が共通に接続されているメモリトランジスタ数と、そのうち任意の１つのメモリトランジスタが他のメモリトランジスタの動作時にドレイン電圧ストレスを受けたときに、前記１つのメモリトランジスタの前記記憶状態を規定する２つの閾値電圧の差が変化する、しないを決めるドレイン電圧範囲の限界値とに基づいて、前記非選択のワード線に印加すべき前記所定の電圧について、その適正範囲の一方の限界値を規定する
請求項１０に記載の不揮発性メモリデバイスの電荷注入方法。
【請求項１４】
前記非選択のワード線に印加される前記所定の電圧について、その適性範囲の他方の限界値を、前記記憶状態を規定する前記２つの閾値電圧の低い方の値に応じて規定する
請求項１０に記載の不揮発性メモリデバイスの電荷注入方法。
【請求項１５】
前記選択されたメモリトランジスタの前記積層絶縁膜の局部に、ドレインアバランシュ電荷注入により電荷を注入する動作モードを含み、
前記ドレインアバランシュ電荷注入に先立って、予め、前記非選択のワード線に前記所定の電圧を印加する
請求項１０に記載の不揮発性メモリデバイスの電荷注入方法。
【請求項１６】
前記高エネルギー電荷を注入するステップが、
前記選択されたメモリトランジスタのゲート電極にゲート電圧を印加するステップと、
当該選択されたメモリトランジスタのドレインとして機能するソース・ドレイン領域に、前記３つの電圧条件のいずれかを満足するドレイン電圧を印加するステップと
を含む請求項１１に記載の不揮発性メモリデバイスの電荷注入方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル形成領域とゲート電極の間に形成され、内部に離散トラップを含む積層絶縁膜の局部に、高エネルギー電荷を注入し、データ記憶状態を設定または変化させる不揮発性メモリデバイスと、その電荷注入方法とに関する。
【背景技術】
【０００２】
不揮発性メモリデバイスは、電荷保持手段が単一の導電層、たとえばポリシリコンからなる、いわゆるＦＧ型と、電荷保持手段（電荷をトラップする手段）がチャネルを形成する半導体領域（チャネル形成領域）に対向した面内および膜厚方向に離散化されている、いわゆるＭＯＮＯＳ型などの離散トラップ型に大別できる。
離散トラップ型において、データの書き込み方法は種々存在するが、その一つであるＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積膜としての窒化膜のソース側とドレイン側に独立に２値データを書き込むことにより１メモリセルあたり２ビットを記録可能な技術が知られている（たとえば、非特許文献１参照）。
この技術においては、ソースとドレイン間の電圧印加方向を入れ換えて２ビットデータをＣＨＥ注入により書き込み、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によってデータを読み出す。このため書き込み時間が短く蓄積電荷量が少ない場合でも、２ビットデータを確実に読み出すことを可能としている。また、消去はバンド間トンネル電流(band-to-band tunnel current)を利用したホットホール注入によって行っている。
この技術によって、構造がシンプルで２ビット書き込み可能な不揮発性メモリが実現でき、これによりビットコストの大幅な低減が可能である。
【非特許文献１】Boaz Eitan etc,“Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.522-523”
【発明の開示】
【発明が解決しようとする課題】
【０００３】
とくにシステムＬＳＩで使用されるロジック混載不揮発性メモリ(logic-embedded nonvolatile memory)では、周辺のロジック回路のスケーリングによる電源電圧の低電圧化にともない、動作電圧の低減および低消費電力化が必要とされている。
ところが、上記非特許文献１に記載の公知例は、ＣＨＥ注入方式によりメモリトランジスタのチャネルに電流を流して書き込みを行うため、書き込み時にゲートに印加する電圧Ｖｇが９Ｖと高く、低電圧動作を行うことが困難であるという不利益を有する。
【０００４】
また、書き込みまたは消去時にドレインに印加する電圧Ｖｄ（＜Ｖｇ）も比較的高い。このため、セルアレイ内でドレイン同士、ソース同士が接続されている列（カラム）方向の複数のメモリトランジスタにおいて、動作対象のメモリトランジスタ以外の非選択メモリトランジスタに電圧ストレスがかかる。この電圧ストレスにより、非選択のメモリトランジスタで高い側の閾値電圧が低下する場合があり、このことが原因で、データを何度も書き換えている間に閾値電圧が所望の値からずれることがある。これは「ディスターブ」と称され、高信頼性のデバイスを実現するには、有効なディスターブ防止対策が必要である。
【０００５】
本発明が解決しようとする課題は、いわゆるＭＯＮＯＳ型など離散化されたキャリアトラップ(dispersed carrier-traps)を含む蓄積絶縁膜を有する不揮発性メモリに関し、蓄積絶縁膜の局部に電荷を注入させてデータ記憶状態を設定または変化させる際に、低電圧動作に適したディスターブ防止、とくに非選択ワード線に接続されたメモリトランジスタのディスターブ防止が可能な不揮発性メモリデバイスと、その電荷注入方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明に係る不揮発性メモリデバイスは、半導体基板に形成されている２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域間のチャネル形成領域とゲート電極との間に積層されている複数の絶縁膜からなり、内部の離散トラップに電荷を保持可能な積層絶縁膜とを各々が備え、行列状に配置されている複数のメモリトランジスタと、一方向に並ぶ複数のメモリトランジスタで共通なゲート電極として形成され、あるいは、前記一方向に並ぶ複数のメモリトランジスタを単位として複数のゲート電極を電気的に接続する導電層により形成されている複数のワード線と、動作対象のメモリトランジスタを選択し、選択されたメモリトランジスのデータ記憶状態を設定または変化させるために、その積層絶縁膜の局部に高エネルギー電荷を注入する動作回路と、前記動作回路による電荷注入時に、ソース・ドレイン領域が前記動作対象のメモリトランジスタのソース・ドレイン領域と電気的に接続されている非選択のメモリトランジスタに対し、電荷注入を行う前記局部側のソース・ドレイン領域とゲート電極との間の電圧を緩和する向きに、所定の電圧を非選択のワード線を介して印加する非選択ワード線バイアス回路と、を有する。
前記非選択ワード線バイアス回路は、好適に、前記チャネル形成領域の電位、または、ソースとして機能するソース・ドレイン領域の電位を基準として、前記動作対象のメモリトランジスタのドレインとして機能するソース・ドレイン領域に印加される電圧と同じ極性の前記所定の電圧を、前記非選択のワード線に印加する。
【０００７】
本発明において、好適に、前記行列状に配列された複数のメモリトランジスタにおいてソース同士、ドレイン同士が共通に接続されているメモリトランジスタ数と、そのうち任意の１つのメモリトランジスタが他のメモリトランジスタの動作時にドレイン電圧ストレスを受けたときに、前記１つのメモリトランジスタの前記記憶状態を規定する２つの閾値電圧の差が変化する、しないを決めるドレイン電圧範囲の限界値とに基づいて、前記非選択ワード線バイアス回路により前記非選択のワード線に印加すべき前記所定の電圧について、その適正範囲の一方の限界値が規定される。
さらに好適に、前記非選択ワード線バイアス回路により前記非選択のワード線に印加される前記所定の電圧について、その適性範囲の他方の限界値が、前記記憶状態を規定する前記２つの閾値電圧の低い方の値に応じて規定される。
この非選択ワード線バイアス回路による非選択のワード線への電圧印加により、非選択のメモリトランジスタからのリーク電流が十分抑制される。
【０００８】
本発明に係る不揮発性メモリデバイスの電荷注入方法は、半導体基板に形成されている２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域間のチャネル形成領域とゲート電極との間に積層されている複数の絶縁膜からなり、電荷を内部の離散トラップに保持する積層絶縁膜とを各々備えている複数のメモリトランジスタが行列状に配置され、一方向に並ぶ複数のメモリトランジスタで共通なゲート電極として形成され、あるいは、前記一方向に並ぶ複数のメモリトランジスタを単位として複数のゲート電極を電気的に接続する導電層により形成されている複数のワード線を有する不揮発性メモリの電荷注入方法であって、動作対象のメモリトランジスタを選択するステップと、ソース・ドレイン領域が前記動作対象のメモリトランジスタのソース・ドレイン領域と電気的に接続されている非選択のメモリトランジスタに対し、電荷注入を行う前記積層絶縁膜の局部側のソース・ドレイン領域とゲート電極との間の電圧を緩和する向きに、所定の電圧を非選択のワード線を介して印加するステップと、前記動作対象のメモリトランジスの前記局部に高エネルギー電荷を注入することによりデータの記憶状態を設定または変化させるステップと、を含む。
前記非選択のメモリトランジスタに前記所定の電圧を印加するステップにおいて、好適に、前記チャネル形成領域の電位、または、ソースとして機能するソース・ドレイン領域の電位を基準として、前記動作対象のメモリトランジスタのドレインとして機能するソース・ドレイン領域に印加される電圧と同じ極性の前記所定の電圧を、前記非選択のワード線に印加する。
【０００９】
本発明において、好適に、前記行列状に配列された複数のメモリトランジスタにおいてソース同士、ドレイン同士が共通に接続されているメモリトランジスタ数と、そのうち任意の１つのメモリトランジスタが他のメモリトランジスタの動作時にドレイン電圧ストレスを受けたときに、前記１つのメモリトランジスタの前記記憶状態を規定する２つの閾値電圧の差が変化する、しないを決めるドレイン電圧範囲の限界値とに基づいて、前記非選択のワード線に印加すべき前記所定の電圧について、その適正範囲の一方の限界値が規定されている。
さらに好適に、前記非選択のワード線に印加される前記所定の電圧について、その適性範囲の他方の限界値が、前記記憶状態を規定する前記２つの閾値電圧の低い方の値に応じて規定されている。
この非選択ワード線への電圧印加により、非選択のメモリトランジスタからのリーク電流が十分抑制される。
【発明の効果】
【００１０】
本発明によれば、ソース・ドレイン領域が動作対象のメモリトランジスタのソース・ドレイン領域と共通に接続されている非選択行のメモリトランジスタにおいて、たとえば高い側の閾値電圧が低下する向きの電圧ストレスが緩和され、ディスターブが有効に防止される。このディスターブ防止方法は、ソース・ドレイン領域が共通に接続されているメモリトランジスタの並びにおける非選択行のメモリトランジスタに対し、ディスターブ防止を特化したものである。このため、ソースとドレイン間に電界を与えチャネル電流を流し、そのチャネルに走行する電荷を加速させるＣＨＥ電荷注入よりゲート電圧が低い電荷注入方法を採用した場合において、ディスターブ防止のために取りうる電圧範囲を比較的広くでき、より有効なディスターブ防止が可能である。
以上より、本発明によって、ディスターブを有効に防止しながら低電圧動作により電荷保持層の局部に電荷を注入するデバイス、すなわち低電圧、低ビットコストで信頼性が高い不揮発性メモリデバイスの実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、Ｎチャネル型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、Ｐチャネル型のメモリトランジスタを有する場合は、不純物領域の導電型を逆にし、幾つかの印加電圧の極性を反転して動作させることによって以下の説明が類推適用できる。
【００１２】
図１に、不揮発性メモリデバイスの概略構成を示す。
図１に図解した不揮発性メモリデバイスは、マトリックス状に配置されているメモリトランジスタを有するメモリセルアレイ（ＭＣＡ）１と、メモリセルアレイ１の動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラム選択ゲートアレイ（Ｃ．ＳＥＬ）７、および、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）８を有する。なお、ウェルバイアスを行わない場合、ウェル充放電回路８は省略可能である。メモリ周辺回路は、とくに図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４またはウェル充放電回路８に供給する電源回路、および、これらの各部を制御する制御回路を含む。
【００１３】
本実施の形態において、このようなメモリ周辺回路からメモリセルアレイ１に供給される電源電圧が単一電源の電圧であり、メモリセルに印加される電圧の最大値が６Ｖ以下、さらに望ましくは５Ｖ以下となっている。
したがってメモリ周辺回路のトランジスタは、その耐圧が５〜６Ｖ程度の仕様となっており、これは通常のロジック回路の、たとえば入出力段のトランジスタの耐圧と同程度である。つまり、図１に示す構成をロジック回路と同じ集積回路に混載する場合、高耐圧トランジスタを含まないことからプロセスの共通性を極めて高いものとすることができる。
なお、メモリ周辺回路の各部の基本動作は通常の不揮発性メモリデバイスと同じであることから、ここでの説明を省略する。
【００１４】
図２に、ＭＯＮＯＳ型メモリトランジスタの断面図を示す。
図２に示すメモリトランジスタ１０において、Ｐ型半導体からなる半導体基板またはウェルの一部が、チャネルが形成される半導体領域、すなわち活性領域１１Ａである。ここで活性領域１１Ａの形態は、Ｐ型半導体基板の一部、半導体基板に必要に応じて他のウェルを介して形成されているＰ型ウェル、あるいは、基板（半導体以外の材料も可能）に支持されているＰ型半導体層（たとえばＳＯＩ(Silicon-On-Insulator)層）などがある。以下、半導体基板１１および活性領域１１Ａというとき、シリコンウェハのほかに、基板に形成されているウェルまたはＳＯＩ層、それらの一部の領域を、意味としては含むものとする。
【００１５】
活性領域１１Ａの表面に、第１酸化膜１２Ａ、電荷保持層としての窒化膜１２Ｂ、および、第２酸化膜１２Ｃからなる積層絶縁膜１２が形成され、その上にゲート電極１３が形成されている。なお、通常、第１酸化膜１２Ａをボトム酸化膜、第２酸化膜１２Ｃをトップ酸化膜と称する。
【００１６】
窒化膜１２Ｂは、第１および第２酸化膜１２Ａ，１２Ｃより電荷トラップ密度が高い材料からなり、電荷注入時に電荷保持層として機能する。本例における窒化膜１２Ｂは、たとえば８．０ｎｍの窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この窒化膜１２Ｂは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。窒化膜１２Ｂは、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。なお、厳密には第１および第２酸化膜１２Ａ，１２Ｃにも電荷が捕獲される場合があるが、その絶対量が窒化膜１２Ｂに比べ極めて少ないことから窒化膜１２Ｂを電荷保持層と称している。
【００１７】
第１および第２酸化膜１２Ａ，１２Ｃは、活性領域１１Ａあるいはゲート電極１３から窒化膜１２Ｂを電気的に分離し、電荷保持のために窒化膜１２Ｂ中に電荷を閉じ込める役割を果す。第１および第２酸化膜１２Ａ，１２Ｃは、窒化膜１２Ｂに対し十分な電荷トラップ密度差を有し電位障壁として機能するならば他の膜、たとえば酸化窒化(oxynitride)膜などにより置き換え可能である。
本例における第１酸化膜１２Ａは、たとえば、シリコン酸化膜を形成し、これを窒化処理している。第１酸化膜１２Ａの膜厚は、使用用途に応じて２．０ｎｍから１０．０ｎｍの範囲内で決めることができ、ここでは７ｎｍに設定されている。
第２酸化膜１２Ｃは、窒化膜１２Ｂとの界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、本例では成膜後の窒化膜を熱酸化して形成している。第２酸化膜１２ＣをＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ２膜としてもよい。第２酸化膜１２ＣがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。第２酸化膜１２Ｃの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．５ｎｍ、好ましくは５ｎｍ以上が必要である。
【００１８】
ゲート電極１３に一部重なる２つのＮ型のＬＤＤ(lightly doped drain)領域１４Ｓおよび１４Ｄが、活性領域１１Ａ内で互いに離れて形成されている。また、ドレイン側のＬＬＤ領域１４Ｄの端部付近からソース側に張り出してＰ型不純物領域からなるポケット領域１５が形成されている。ポケット領域１５は斜めイオン注入などによりＰ型不純物を注入することにより形成される。このときのイオン注入ドーズを最適化して、最終的にポケット領域１５のＰ型不純物濃度が、活性領域１１ＡのＰ型不純物濃度より必要なだけ高くなるように調整される。このようなポケット領域１５が存在すると、ドレイン側のＬＤＤ領域１４Ｄの端部でＰ型不純物濃度が局所的に高くなることから、動作電圧印加時に、その部分での空乏層の伸びが抑えられ、その結果として横方向電界の集中性が高まる。
このことは電荷注入効率の向上に寄与するためポケット領域１５の形成は望ましいことであるが、本発明ではポケット領域１５を設けることが必須の要件ではないことから、その省略も可能である。なお、本実施の形態のように５〜６Ｖ以下の動作電圧のＭＯＮＯＳトランジスタでは、ポケット領域１６の濃度が、従来のチャネルホットエレクトロン（ＣＨＥ）注入型のＭＯＮＯＳトランジスタより高いことも一つの特徴となっている。
【００１９】
ゲート電極１３の両側壁に、絶縁体からなるスペーサ（サイドウォール・スペーサ）１６Ｓおよび１６Ｄが形成されている。サイドウォール・スペーサ１６Ｓにより位置が規定される活性領域１１Ａの表面側部分に、Ｎ型不純物領域からなるソース領域１７Ｓが形成され、同様に、サイドウォール・スペーサ１６Ｄにより位置が規定される活性領域１１Ａの表面側部分に、Ｎ型不純物領域からなるドレイン領域１７Ｄが形成されている。
【００２０】
ソース領域１７Ｓおよびドレイン領域１７Ｄは、Ｎ型不純物を比較的高濃度にイオン注入することにより形成される。このときサイドウォール・スペーサ１６Ｓ，１６Ｄおよびゲート電極１３が自己整合マスクとして機能し、ソース領域１７Ｓおよびドレイン領域１７Ｄの位置が決まる。また、ＬＤＤ領域１４Ｓおよび１４Ｄは、サイドウォール・スペーサ１６Ｓ，１６Ｄを形成する前にＮ型不純物をイオン注入することにより形成され、その濃度は通常、ソース領域１７Ｓやドレイン領域１７Ｄより低く設定される。さらに、ＬＤＤ領域１４Ｓおよび１４Ｄの各パターンは、それぞれゲート電極１３のパターン端部と重なっている。これは、正孔を注入する場合、ゲートの電界がドレインにおよびやすくして、低いドレイン電圧で正孔の発生を可能にするためである。
【００２１】
なお、ゲートの電界がドレインにおよびやすくするために、ＬＤＤ領域１４Ｄはドレイン領域１７Ｄからゲート電極端部の直下に張り出していればよく、その意味では、濃度の大小関係を示唆しない「エクステンション領域」と称してもよい。この場合、エクステンション領域のＮ型不純物濃度がドレイン領域１７ＤのＮ型不純物濃度より低い必要は必ずしもない。
【００２２】
これらソース領域１７Ｓ、ドレイン領域１７Ｄ、ゲート電極１３および活性領域１１Ａのそれぞれは、不図示のコンタクト部および配線を介して、それぞれの動作に適した電圧Ｖｓ（ソース電圧），Ｖｄ（ドレイン電圧），Ｖｇ（ゲート電圧），および必要に応じてＶｂ（バックバイアス電圧）が印加可能となっている。
【００２３】
このような構造のメモリトランジスタ１０が行列状に多数配置されて、当該不揮発性メモリデバイスのメモリセルアレイ（ＭＣＡ）１（図１参照）が構成されている。
以下、メモリセルアレイの構造例を、図面を参照して説明する。
【００２４】
図３は、ＮＯＲ型のメモリセルアレイの等価回路図である。図４は、自己整合技術を用いて形成可能な微細ＮＯＲ型セルアレイの概略平面図である。図５は、図４のＡ−Ａ'線に沿った断面側から見た斜視図である。
本例の不揮発性メモリデバイスにおいて、ＮＯＲ型メモリセルアレイの各メモリセルが、メモリトランジスタ１個で構成されている。図３に示すように、メモリセルを各々構成するメモリトランジスタＭ１１〜Ｍ３３が行列状に配置され、これらトランジスタがワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３および分離ソース線(separated source line)ＳＬ１〜ＳＬ３によって接続されている。
【００２５】
列（ＣＯＬＵＭＮ）方向に沿って配置されているメモリトランジスタＭ１１、Ｍ１２およびＭ１３の各ソースがビット線ＢＬ１に接続され、各ドレインがソース線ＳＬ１に接続されている。列方向に沿って配置されているメモリトランジスタＭ２１、Ｍ２２およびＭ２３の各ソースがビット線ＢＬ２に接続され、各ドレインがソース線ＳＬ２に接続されている。列方向沿って配置されているメモリトランジスタＭ３１、Ｍ３２およびＭ３３の各ソースがビット線ＢＬ３に接続され、各ドレインがソース線ＳＬ３に接続されている。
行（ＲＯＷ）方向に沿って配置されているメモリトランジスタＭ１１、Ｍ２１およびＭ３１の各ゲートがワード線ＷＬ１に接続されている。行方向に沿って配置されているメモリトランジスタＭ１２、Ｍ２２およびＭ３２の各ゲートがワード線ＷＬ２に接続されている。行方向に沿って配置されているメモリトランジスタＭ１３、Ｍ２３およびＭ３３の各ゲートがワード線ＷＬ３に接続されている。
メモリセルアレイ全体では、図２に図解したセル配置およびセル間接続が繰り返されている。
【００２６】
微細ＮＯＲ型セルアレイにおいて、図５に示すように、Ｐ型の半導体基板１１（またはＰウェル）の表面領域に絶縁性トレンチまたはＬＯＣＯＳなどからなる素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、図４に示すように、列（ＣＯＬＵＭＮ）方向に長い平行ライン形状を有する。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が等間隔に形成され、それぞれのワード線が素子分離絶縁層ＩＳＯにほぼ直交している。
【００２７】
図５に示すように、ワード線ＷＬ１〜ＷＬ４と半導体基板１１の活性領域１１Ａ（図２参照）との間に、前述したメモリトランジスタの積層絶縁膜１２が形成されている。
なお、図５においては、図２において活性領域１１に形成されているＬＤＤ領域１４Ｓおよび１４Ｄ、ならびに、ポケット領域１５の図示を省略している。また、図４および図５におけるワード線ＷＬ１〜ＷＬ３は、図２に示すゲート電極１３に相当する。本例では、ワード線ＷＬ１〜ＷＬ４の幅（ゲート長）が０．１８μｍ以下、たとえば０．１３μｍに微細化されている。
【００２８】
図４および図５に示すように、素子分離絶縁層ＩＳＯにより領域が規定される活性領域の表面部において、Ｎ型不純物が高濃度に導入されてソース領域１７Ｓとドレイン領域１７Ｄとが、列（ＣＯＬＵＭＮ）方向に沿って交互に形成されている。ソース領域１７Ｓとドレイン領域１７Ｄの行（ＲＯＷ）方向の寸法は、素子分離絶縁層ＩＳＯの間隔で規定される。ソース領域１７Ｓとドレイン領域１７Ｄの列方向の寸法は、ワード線ＷＬ１〜ＷＬ４の間隔で規定される。ソース領域１７Ｓとドレイン領域１７Ｄは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００２９】
図５において、ワード線ＷＬ１〜ＷＬ４の上部および側壁は、絶縁層で覆われている。ワード線ＷＬ１，ＷＬ２，…の上部に、ワード線と同じパターンを有するオフセット絶縁層ＯＦが形成されている。
オフセット絶縁層ＯＦ、その下のゲート電極（ワード線）および積層絶縁膜１２からなる積層パターンの両側壁に、サイドウォール・スペーサ１６Ｓおよび１６Ｄが形成されている。
【００３０】
隣接する２本のワード線の間で、ワード線に沿って細長い自己整合コンタクト部ＳＡＣが開口されている。自己整合コンタクト部ＳＡＣ内において、オフセット絶縁層ＯＦおよびサイドウォール・スペーサ１６Ｓおよび１６Ｄによりワード線が被覆されている。
ソース領域１７Ｓまたはドレイン領域１７Ｄに一部重なるように、自己整合コンタクト部ＳＡＣ内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが形成されている。ビットコンタクト・プラグＢＣは、ソース領域１７Ｓに対し行（ＲＯＷ）方向の一方端部に重なっている。ソースコンタクト・プラグＳＣは、ドレイン領域１７Ｄに対し行方向の他方端部に重なっている。その結果、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣは、図４に示すように、互い違いに形成されている。
図示しない絶縁膜でコンタクト・プラグ周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触するソース線ＳＬ１，ＤＬ２，…が交互に形成されている。ビット線とソース線は、列（ＣＯＬＵＭＮ）方向に長い平行ラインの形状を有している。
【００３１】
つぎに、この微細ＮＯＲ型セルアレイの製造方法を説明する。
まず、用意した半導体基板１１に対し素子分離絶縁層ＩＳＯおよびＰウェルを形成した後に、ソース領域１７Ｓおよびドレイン領域１７Ｄをイオン注入法により形成する。また、しきい値電圧調整用のイオン注入等を必要に応じて行う。
【００３２】
つぎに、半導体基板（またはＰウェル）１１上に積層絶縁膜１２を成膜する。
具体的に、たとえば、高温熱酸化法により、酸化シリコン膜（第１酸化膜１２Ａ）を形成する。
つぎに、第１酸化膜１２Ａ上にＬＰ−ＣＶＤ法により窒化シリコン膜（窒化膜１２Ｂ）を、最終膜厚が８ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。
形成した窒化シリコン膜（窒化膜１２Ｂ）の表面を熱酸化法により酸化して、たとえば５ｎｍの酸化シリコン膜（第２酸化膜１２Ｃ）を形成する。このとき、たとえばＨ２Ｏ雰囲気中の炉内を温度９５０℃に保ち、その炉内で熱酸化を４０分程度行う。これにより、トラップレベル（窒化膜１２Ｂの伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化膜１２Ｂが１ｎｍに対し熱酸化シリコン膜（第２酸化膜１２Ｃ）が１．５ｎｍ形成され、この割合で下地の窒化膜厚が減少し、窒化膜１２Ｂの最終膜厚が８ｎｍとなる。
【００３３】
ゲート電極１３（ワード線ＷＬ）となる導電膜とオフセット絶縁層ＯＦとの積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、ＤＬＤＤ領域１４Ｓおよび１４Ｄ、ならびに、ポケット領域１５を順次、イオン注入法により形成し、アニールを行って不純物を活性化する。
【００３４】
絶縁膜の形成と全面エッチング（エッチバック）を行う。これによりサイドウォール・スペーサ１６Ｓおよび１６Ｄが、ワード線ＷＬとオフセット絶縁層ＯＦの幅方向両側に形成される。また、基板表面を露出させる自己整合コンタクト部ＳＡＣが、ワード線間に形成される。この自己整合コンタクト部ＳＡＣにおいて、ワード線の周囲の絶縁膜による被覆が、オフセット絶縁層ＯＦとサイドウォール・スペーサ１６Ｓおよび１６Ｄにより達成されていることから、そのソース領域１７Ｓまたはドレイン領域１７Ｄの表出面の面積が均一になる利点がある。
【００３５】
自己整合コンタクト部ＳＡＣ内を導電層で埋め込み、それを所定の間隔で分離する。これにより、自己整合コンタクト部ＳＡＣにより表出するソース領域１７Ｓ上にソースコンタクト・プラグＳＣが形成され、これと同時に、ドレイン領域１７Ｄ上にビットコンタクト・プラグＢＣが形成される。
【００３６】
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上にビット線ＢＬおよびソース線ＳＬを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイが完成する。
【００３７】
このように、本例の微細ＮＯＲ型セルアレイは、ビット線ＢＬまたはソース線ＳＬに対するコンタクト形成が、自己整合コンタクト部ＳＡＣの形成と、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの同時形成により達成される。
このとき、各プラグの接触面について、その列（ＣＯＬＵＭＮ）方向のサイズが自己整合コンタクト部ＳＡＣの幅により決められ、コンタクト面積のバラツキが小さい。また、ビットコンタクト・プラグＢＣまたはソースコンタクト・プラグＳＣと、ワード線との絶縁分離が容易である。さらに、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣ、ビット線とソース線は、それぞれ同一階層の導電層をパターンニングして形成される。
このため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
【００３８】
また、個々のメモリトランジスタにおいて、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣを、それぞれビット線または分離されたソース線に直接接続した構造になっていることから、寄生抵抗が小さく、読み出し電流を大きくでき、高速読み出しが可能である。
【００３９】
つぎに、当該不揮発性メモリの動作について説明する。
【００４０】
図２に示すメモリトランジスタ１０において、電荷保持層としての窒化膜１２Ｂは、第２酸化膜１２Ｃとの界面付近でとくに電荷トラップ密度が高い。その界面付近の電荷トラップ、あるいは、窒化膜１２Ｂのバルク層の電荷トラップに電子を注入して捕獲させた状態と、捕獲されている電子を消去した状態とでは、当該メモリトランジスタ１０の閾値電圧が変化する。このため、その閾値電圧の変化をデータの２値状態に対応させて、当該メモリトランジスタ１０にデータの記憶が可能である。
【００４１】
ただし、閾値電圧の相対的変化が検出できれば２値または多値の記憶データの読み出しは可能である。本発明において、どのような状態を書き込み状態とし、どのような状態を消去状態とするかは定義上の問題である。したがって、書き込みまたは消去において、電子を注入するか、正孔を注入するかは任意である。また、書き込みまたは消去において、保持電荷を抜き取るか、保持電荷と逆極性の電荷を注入するかも任意である。
【００４２】
また、本発明において、電荷の注入方法も任意である。
本実施の形態においては、高エネルギー電子を局部的に注入することによりデータ書き込みを行うものとし、とくに、ホットエレクトロン（ＨＥ）注入方法の一種であり、比較的低電圧で発生するインパクトイオン化によるドレインアバランシェ現象を用いる方法を例示する。
なお、他の高エネルギー電荷の注入方法としては、チャネルホットエレクトロン（ＣＨＥ）注入方法、他のＨＥ注入方法、あるいは、バンド間(band-to-band)のトンネリング現象を用いる方法の採用も可能である。
また、本実施の形態における消去方法は、バンド間のトンネリング現象を用いてホットホール（ＨＨ）を注入し、保持電子の一部または全部を電気的に相殺することによりデータの消去を行う場合を例示する。
他の消去方法としては、ＦＮトンネリングによって電荷を引き抜く方法も採用可能である。
【００４３】
本実施の形態における電荷注入方法は、列（カラム）方向に並ぶ複数のメモリトランジスタを単位として、その中の非選択のメモリトランジスタが接続されている非選択のワード線に、そのゲートとドレイン間の電圧を緩和する向きの電圧を印加して、ディスターブを防止する点に特徴がある。
より特定的には、このときチャネル形成領域（活性領域１１Ａ）の電位、または、ソースとして機能するソース・ドレイン領域１７Ｓの電位を基準として、動作対象のメモリトランジスタのドレインとして機能するソース・ドレイン領域１７Ｄに印加される電圧と同じ極性の電圧を、非選択のワード線に印加するとよい。
【００４４】
望ましくは、非選択のワード線に印加する電圧の最適範囲について、その一方の限界値（本例では最小値）が、メモリトランジスタの記憶状態を規定する２つの閾値電圧の差（ウインドウ幅）が、当該メモリトランジスタのドレインディスターブ特性で変化する／しないを決めるドレイン電圧範囲の限界値に基づいて規定される。ここで「ドレインディスターブ特性」とは、メモリセルアレイ内で行列状に配列された複数のメモリトランジスタにおいてソース同士、ドレイン同士が共通に接続されているメモリトランジスタの列において、任意の１つのメモリトランジスタが他のメモリトランジスタの動作時にドレイン電圧ストレスを受けたときのディスターブ特性である。
さらに望ましくは、上記電圧の最適範囲について、その他方の限界値（本例では最大値）が、記憶状態を規定する上記２つの閾値電圧の低い方の値に応じて、当該メモリトランジスタがオンしないことを条件として規定される。
【００４５】
図６に、図１に示すブロック図を機能的に書き直したブロック図を示す。
図６に示すように、本実施の形態の不揮発性メモリデバイスは、メモリセルアレイ（ＭＣＡ）１と、その周辺回路（ＰＥＲ．Ｃ）９とに大別される。周辺回路９は、既に述べたように、図１に示す各種デコーダ、バッファ、選択回路、Ｉ／Ｏ回路などを含むメモリセルアレイ１以外の回路であり、本発明の「動作回路」の例として機能する。
【００４６】
周辺回路（動作回路）９内に、非選択ワード線バイアス回路（ＢＩＡＳ）９Ａと、読み出し動作回路（ＲＥＡＤ）９Ｂを含む。
なお、「動作回路」は、狭義では電荷注入の動作、すなわち、メモリトランジスタを選択し、この選択されたメモリトランジスタに電荷を注入する回路の機能のみを行うものとすることができる。その場合、非選択ワード線バイアス回路（ＢＩＡＳ）９Ａと読み出し動作回路（ＲＥＡＤ）９Ｂは、動作回路とは別に設けられる。ただし、通常のメモリ周辺回路では、バイアスを発生し供給する構成は一元化、あるいは、ロウ方向とカラム方向で分けている場合が多いことから、図６においては、これらを図示のように全体の動作回路に含ませている。
このうち非選択ワード線バイアス回路９Ａが、本実施の形態で新たに付加した構成である。
【００４７】
以下、このような構成を前提とした電荷注入方法の一例を、図面を参照して説明する。
図７は、書き込み動作時の電圧値と、その印加対象との関係を示すメモリセルアレイの一部の等価回路図である。
【００４８】
本発明における書き込み動作においては、セルを選択する第１ステップと、インヒビット電圧を設定する第２ステップと、実際に書き込み動作を行う第３ステップとを有する。
第１ステップでは、図７に示すメモリセルアレイにおいて、図６に示す動作回路９が書き込み対象のメモリトランジスタＭ２１を選択する。
第２ステップでは、選択されたメモリトランジスタＭ２１が接続されたワード線ＷＬ１以外の非選択のワード線ＷＬ２およびＷＬ３に、図６に示す非選択ワード線バイアス回路９Ａが所定のインビット電圧Ｖinhを印加する。
第３ステップでは、図６に示す動作回路が、選択されたワード線ＷＬ１に所定の書き込み電圧Ｖｇｗを印加し、そのドレインとして機能するソース・ドレイン領域（ドレイン領域１７Ｄ）に、所定の書き込みドレイン電圧Ｖｄｗを印加する。
【００４９】
以下、この書き込み動作を、図８に示す具体的な印加電圧値と、図９（Ａ）〜図９（Ｅ）のタイミングチャートに示す電圧の印加タイミングをも参照しながら、さらに詳しく述べる。
ここではドレインアバランシェモードを使用することから、書き込み時のゲート電圧をＶｇｗ、ドレイン電圧をＶｄｗ、データ記憶状態を規定する２つの閾値電圧のうち、より低い方の閾値電圧をＶｔｈｌにより表記すると、動作回路からメモリトランジスタに供給される複数の電圧において、その最大電圧が６Ｖ以下、Ｖｇ≦Ｖｄ、Ｖｇ−Ｖｔｈｌ≦Ｖｄの何れかの関係が満たされることが望ましい。なお、「ドレインアバランシェモード」とは、チャネルホットエレクトロン（ＣＨＥ）による注入モードが皆無ではないが、そのモードよりも、インパクトイオン化によるドレインアバランシェ現象による注入モードが支配的になる動作モードのことであり、上記電圧関係の下で生じやすい。
【００５０】
本例では、単一電源での動作が可能なように、書き込みゲート電圧Ｖｇｗは５Ｖ、書き込みドレイン電圧Ｖｄｗは５Ｖまたは４．５Ｖである。以下、書き込みドレイン電圧が５Ｖの場合を説明する。
このとき選択されたメモリトランジスタＭ２１（図７参照）が接続されたソース線ＳＬ２に０Ｖを印加する。非選択のソース線ＳＬ１およびＳＬ３と非選択のビット線ＢＬ１およびＢＬ３については、同様に０Ｖを印加するか、または、オープンとする。
【００５１】
これらの電圧の印加タイミングに関し、図９（Ａ）および図９（Ｂ）に示す時点ｔ１において、まず、選択されたワード線ＷＬ１および非選択のワード線ＷＬ１，ＷＬ３を、インヒビット電圧Ｖinhまでチャージする。
つぎに、図９（Ａ）に示す時点ｔ２において、選択されたワード線ＷＬ１のみ、書き込みゲート電圧Ｖｇｗ（＝５Ｖ）まで昇圧する。
その後、図９（Ｅ）に示す時点ｔ３において、書き込み対象のメモリトランジスタＭ２１のドレインに接続されたビット線ＢＬ２の電位を、書き込みドレイン電圧Ｖｄｗ（＝５Ｖ）まで昇圧し、その後に時点ｔ４で、この書き込みドレイン電圧Ｖｄｗの印加を終了する。
なお、この書き込み動作期間中、図９（Ｃ）および図９（Ｄ）に示すように、選択ソース線ＳＬ２ならびに非選択のソース線ＳＬ１，ＳＬ３および非選択のビット線ＢＬ１，ＢＬ３は０Ｖで保持する。
【００５２】
図２および図３を参照すると、このバイアス電圧印加により、メモリトランジスタＭ２１において、主にドレイン領域１７Ｄ側で、このドレイン領域１７Ｄとゲート電極１３（ワード線ＷＬ１）との間の電界により、ドレインアバランシェ現象が生じ、それにより生じた電荷のうち、ゲート電圧と逆極性の高エネルギー電荷（電子）が、第１酸化膜１２Ａのエネルギー障壁を乗り越えて、窒化膜１２Ｂのドレイン側局部に注入され、そこで保持される。
逆のソース側局部に電子を注入する場合は、上記とソースとドレインの電圧関係を入れ替えて再度書き込み動作を実行する。あるいは、上記ドレイン側局部の書き込み動作同時に、ソース領域１７Ｓに対し、書き込みデータに応じてドレイン電圧Ｖｄｗを印加するか否かを規定すると、２ビットデータの同時書き込みが可能である。
【００５３】
このとき、図７を参照すると、メモリトランジスタＭ２１と同一列の非選択のメモリトランジスタＭ２２およびＭ２３に弱い書き込みが行われるような電圧ストレスが印加されるが、これが上記した非選択ワード線バイアスにより緩和されている（ディスターブ防止）。このディスターブ防止に有効なインヒビット電圧Ｖinhには最適範囲が存在する。
【００５４】
上記の書き込み動作においては、図９（Ｅ）に示すように、時点ｔ３と時点ｔ４とにより規定される書き込みドレイン電圧Ｖｄｗの印加時間により、書き込み時間ｔｐが決められる。
この書き込み時間の規定の仕方は必須ではないが、図９（Ｅ）に示すように書き込み時間ｔｐをドレイン電圧の印加時間で規定すると、同じドレイン電圧が供給される非選択のメモリトランジスタがディスターブを受ける時間（以下、ディスターブ時間という）が最小となることから、望ましい。
【００５５】
本発明者は、本発明を考案するにあたり、このインヒビット電圧Ｖinhの最適範囲を求めるための実験を行った。
この実験の結果をつぎに示す。
【００５６】
図１０は、閾値電圧Ｖｔｈが６Ｖ付近の書き込み状態のＭＯＮＯＳメモリトランジスタに対してドレイン電圧Ｖｄｗを印加したときに、その閾値電圧Ｖｔｈの時間推移を示すグラフである。
この実験では、書き込み時のドレイン電圧Ｖｄｗを４．２Ｖ〜５．２Ｖまで０．２Ｖステップで変えたサンプルを６つ用意し、同一の試験を行った。
【００５７】
図１０に示すように、初期の閾値電圧Ｖｔｈは約６Ｖ付近で多少ばらついているが、ドレイン電圧ストレスの印加時間を長くすると、そのドレイン電圧Ｖｄｗが高いほど、閾値電圧Ｖｔｈの時間に対する減少量ΔＶｔｈが増大することがわかった。これは書き込み状態の蓄積電子がドレイン側に引き抜かれる、または、ドレイン接合表面で、ホットホールが形成され、電荷保持層である窒化膜１２Ｂに注入され、電子と再結合しているためである。
【００５８】
この実験結果により、書き込みドレイン電圧Ｖｄｗが増大した場合に、これと同じ電圧がドレインに印加される書き込み状態（Ｖｔｈ＝約６Ｖ）の非選択セルのＶｔｈが時間とともに減少し、セルアレイ動作としては、書き込み時にディスターブが発生していることが分かる。
しかも、この閾値電圧の減少量ΔＶｔｈは書き込みドレイン電圧Ｖｄｗが大きいほど、増大することが分かる。
【００５９】
本発明では、この観点から非選択ワード線に印加するインヒビット電圧Vinhの適正範囲を、以下のように規定することが望ましい。
【００６０】
図１１に、書き込み状態でのメモリトランジスタにおけるディスターブ時間ｔｄを１秒とした場合、閾値電圧の減少量ΔＶｔｈの、書き込みドレイン電圧Ｖｄｗの依存性を示す。
ここで言うディスターブ時間ｔｄは、メモリセルアレイ全体にデータを書き込むまでに、１つのメモリトランジスタがディスターブを受ける時間（＝（単位書き込み時間ｔｐ）：図９（Ｅ）参照）の累計である。このディスターブ時間は、メモリセルアレイの規模が大きく、とくにワード線の本数に比例して増加する。
図１１で想定したディスターブ時間１秒は、１つのメモリトランジスタに対する書き込み時間ｔｐを数ｍｓとした場合、ワード線１００本以上のセルアレイ規模が実現可能な現実的な値である。
【００６１】
図１１に示すように、閾値電圧の減少量ΔＶｔｈは、書き込みドレイン電圧Ｖｄｗが増大するにつれて、単調に増加していることが分かる。
また、書き込みドレイン電圧Ｖｄｗが４．２Ｖ以下で、書き込み状態での閾値電圧の減少が殆ど生じていない。
【００６２】
上記知見を踏まえて、本例では非選択のメモリトランジスタのドレインとゲート間に印加されるディスターブ電圧を４．２Ｖ以下にするために、非選択のワード線に、ディスターブ電圧を緩和する（絶対値で減少させる）向きのインヒビット電圧Ｖinhを印加する。本例におけるインヒビット電圧Ｖinhは、書き込みドレイン電圧Ｖｄｗが５Ｖであることから、これより値が低い正電圧である。
ディスターブ電圧の下限が４．２Ｖの上記例において動作電圧としてＶｇｗ＝Ｖｄｗ＝５Ｖの場合、非選択ワード線に印加するインヒビット電圧Ｖinhは０．８Ｖ以上となる。
また、ドレイン電圧Ｖｄｗが６Ｖの場合、１．８Ｖ以上のインヒビット電圧Ｖinhを非選択ワード線に印加すれば、実効的にドレインとゲート間に４．２Ｖ印加したことになる。
このように、インヒビット電圧Ｖinhの下限値は、書き込みドレイン電圧Ｖｄｗに応じて規定される。
【００６３】
一方、インヒビット電圧Ｖinhの上限値は、消去状態でのメモリトランジスタがオンしない状態を維持することである。たとえば、消去状態の閾値電圧Ｖｔｈの分布下限値が２．４Ｖであるとすると、それから電圧余裕として、たとえば０．４Ｖだけ低い２Ｖを、非選択ワード線に印加すべきインヒビット電圧Ｖinhの上限値として設定できる。
【００６４】
以上より、動作電圧としてＶｇｗ＝Ｖｄｗ＝５Ｖの場合、本例におけるインヒビット電圧Ｖinhの適正範囲は、０．８Ｖ以上で２Ｖ以下となる。
なお、ドレイン電圧Ｖｄｗが６Ｖの場合、インヒビット電圧Ｖinhの適正範囲は、１．８Ｖ以上で２Ｖ以下となり狭いことから、この意味でも前述した電圧関係：Ｖｇ≦Ｖｄを満たすことが望まれる。
【００６５】
これまで、データの書き込み方法につき、説明してきたが、読み出しについて、いわゆるフォワードリードでも、リバースリードのどちらの方式でも可能である。
また、消去方法に関しても、バンド間ホットホール電流消去でも、トンネル電子引き抜き消去でも可能である。
【００６６】
図１２は、消去時動作時の電圧値と、その印加対象との関係を示すメモリセルアレイの一部の等価回路図である。また、図１３（Ａ）〜図１３（Ｄ）は、消去動作時の電圧の印加タイミングを示すタイミングチャートである。
ここでは、ワード線ＷＬ１に接続された３つのメモリトランジスタＭ１１，Ｍ２１およびＭ３１を一括して消去する場合を例示する。また、バンド間トンネル電流に起因して発生するホットホール（ＨＨ）を、電子が注入されたドレイン側およびソース側の局部に一括して注入する方法を例示する。
【００６７】
図１２に示すように、選択されたワード線ＷＬに消去ゲート電圧（負電圧：−Ｖｇｅ）を印加し、非選択のワード線ＷＬ２およびＷＬ３に、インヒビット電圧Ｖinh(e)を印加し、全てのビット線と全てのソース線に消去ドレイン電圧Ｖｄｅ（正電圧）を印加する。
このようにバンド間トンネル電流を利用したホットホール注入モードにおいては、ゲートとドレインとの電圧を１０Ｖ近く（本例では１１Ｖ）に設定する必要がある。
なお、バイト単位の消去を行う場合、選択されたワード線ＷＬに接続されたメモリトランジスタであっても、消去対象としないバイトに対応するメモリトランジスタについては、そのソース線およびビット線を０Ｖ印加またはオープンとする。
【００６８】
これらの電圧の印加タイミングに関し、図１３（Ｂ）に示す時点ｔ１において、まず、非選択のワード線ＷＬ２およびＷＬ３を、インヒビット電圧Ｖinh(e)までチャージする。
つぎに、図１３（Ａ）に示す時点ｔ２において、選択されたワード線ＷＬ１に、消去ゲート電圧−Ｖｇｅ（＝−５Ｖ）を印加する。
その後、図１３（Ｃ）および図１３（Ｄ）に示す時点ｔ３において、消去対象のバイトに対応したメモリトランジスタの全てのビット線ＢＬ１〜ＢＬ３および全てのソース線ＳＬ１〜ＳＬ３の電位を、消去ドレイン電圧Ｖｄｅ（＝６Ｖ）まで昇圧し、その後に時点ｔ４で、この消去ドレイン電圧Ｖｄｅの印加を終了する。
【００６９】
図２および図３を参照すると、このバイアス電圧印加により、メモリトランジスタＭ１１〜Ｍ３１において、ソース領域１７Ｓおよびドレイン領域１７Ｄの表面に少数キャリア（正孔）の蓄積層が形成され、その部分でエネルギーバンドの曲がりが急峻となって、その結果、バンド間トンネル電流が生じる。これによって発生した電子と正孔のペアのうち、正孔がゲート電極１３に引き寄せられて加速され、高エネルギー電荷（ホットホール）になり、積層絶縁膜１２内に注入される。このため、保持電子が、このホットホールにより電気的に相殺され、データが消去される。
【００７０】
上記の消去動作においては、図１３（Ｃ）に示すように、時点ｔ３と時点ｔ４とにより規定される消去ドレイン電圧Ｖｄｅの印加時間により、消去時間ｔｅが決められる。
この消去時間の規定の仕方は必須ではないが、図１３（Ｃ）に示すように消去時間ｔｅをドレイン電圧の印加時間で規定すると、同じドレイン電圧が供給される非選択のメモリトランジスタがディスターブを受ける時間（消去ディスターブ時間）が最小となることから、望ましい。
なお、消去ディスターブを防止するために、非選択のワード線ＷＬ２およびＷＬ３に印加する消去インヒビット電圧Ｖinh(e)にも最適範囲がある。その導出は、上述した書き込み時のインヒビット電圧Vinhと同様に行えることから、ここでの説明を省略する。
【００７１】
本実施の形態によれば、たとえばドレインアバランシェ電荷注入など、低い電圧での電荷注入モードに適した非選択のメモリトランジスタのディスターブ防止が有効、かつ、容易に実現できる。
【００７２】
なお、本発明が適用可能なメモリトランジスタとして、図２に示す１ビット／セル記憶が可能なＭＯＮＯＳメモリトランジスタに限定されない。２ビット／セル記憶が可能なＭＯＮＯＳメモリトランジスタにも本発明が適用可能である。
また、図２において破線で囲まれたＡ部の構成は、ＯＮＯ(Oxide-Nitride-Oxide)膜に限定されず、ＮＯ(Nitride-Oxide) 膜等の窒化膜バルクのキャリアトラップを主に離散化トラップとして利用する場合、さらには、シリコン等からなり粒径が１０ナノメータ（ｎｍ）オーダまたはそれ以下の互いに絶縁されたナノ結晶、ポリシリコン等からなり微細なドット状に分割され互いに絶縁された微細分割フローティングゲート等など、他の形態の離散化トラップを有するものであってもよい。
また、メモリセルアレイ構成は、図３に示す分離ソースを有するものに限定されず、たとえば、他のＮＯＲ型、ＮＡＮＤ型などの各種セル方式の不揮発性メモリに広く適用可能である。他のＮＯＲ型には、ビット線ないしソース線が階層化されたセル構成、例えばＡＮＤ型，ＤＩＮＯＲ型等を含む。
【００７３】
また、不揮発性メモリに、そのメモリ機能を活用してある機能を実現するロジック回路を混載しているか否かを問わない。また、その機能の種類、使用する用途およびアプリケーションを問わない。
【００７４】
一般に、現在主流の汎用の不揮発性半導体メモリデバイスは、書き換え回数１０万回を保証する場合が多い。しかし、不揮発性半導体メモリデバイスがあらゆる書き換え可能なデータの記録媒体として広く用いられてきていることから、適当なアプリケーションに限れば、書き換え回数は数回から多くても数１０回という場合も増えている。
たとえば、著作権者の利益を護るため書き換え回数が制限される場合がある。あるいは、システムＬＳＩなどの分野では、顧客の要望に応じて一部の機能を電気的に選択し、あるいは、所定の特性値（たとえば供給電圧値）を顧客の要望に応じて変更するように構成され、そのために電気的にデータの書き換えが可能な不揮発性メモリセルアレイがＩＣの一部に埋め込まれている場合がある。これらの用途では、入力されるデータのビット数Ｍ、あるいは、その最大の書き換え回数Ｎが予め決められていることが多い。
【００７５】
たとえば、適用可能なアプリケーションとして、供給電圧値を変更するために抵抗を調整するようなアナログトリミング用途がある。このような用途では、データの書き換え回数は最大でも１０回程度で十分であることが分かっている。このロジック混載メモリ装置は、メモリブロックと、抵抗値を設定するための論理回路ブロックとを有する。
このようなアナログトリミング用途、さらには他の用途でも、上述した、低い電圧での電荷注入モードに適した非選択のメモリトランジスタのディスターブ防止が有効、かつ、容易に実現できるという利益が得られる。
【図面の簡単な説明】
【００７６】
【図１】本実施の形態における不揮発性メモリデバイスの概略構成を示すブロック図である。
【図２】ＭＯＮＯＳ型メモリトランジスタの断面図である。
【図３】ＮＯＲ型のメモリセルアレイの等価回路図である。
【図４】自己整合技術を用いて形成可能な微細ＮＯＲ型セルアレイの概略平面図である。
【図５】図４のＡ−Ａ'線に沿った断面側から見た斜視図である。
【図６】図１に示すブロック図を機能的に書き直した機能ブロック図である。
【図７】書き込み動作時の電圧値と、その印加対象との関係を示すメモリセルアレイの一部の等価回路図である。
【図８】具体的な印加電圧値を示す図表である。
【図９】（Ａ）〜（Ｅ）は、書き込み動作時の電圧印加タイミングを示すタイミングチャートである。
【図１０】ＭＯＮＯＳメモリトランジスタに対して高温保持による加速寿命試験を行ったときに、その書き込み状態での閾値電圧の時間推移を示すグラフである。
【図１１】書き込み状態でのメモリトランジスタにおけるディスターブ時間を１秒とした場合に、閾値電圧の減少量の、書き込みドレイン電圧依存性を示すグラフである。
【図１２】消去時動作時の電圧値と、その印加対象との関係を示すメモリセルアレイの一部の等価回路図である。
【図１３】（Ａ）〜（Ｄ）は、消去動作時の電圧印加タイミングを示すタイミングチャートである。
【符号の説明】
【００７７】
１…メモリセルアレイ、９…動作回路、９Ａ…非選択ワード線バイアス回路、９Ｂ…読み出し動作回路、１０…メモリトランジスタ、１１…半導体基板またはウェル、１１Ａ…活性領域、１２…積層絶縁膜、１２Ｂ…第１の酸化膜、１２Ｃ…第２の酸化膜、１３…ゲート電極、１７Ｓ…ソース領域、１７Ｄ…ドレイン領域、ＯＦ…オフセット絶縁層、ＳＷ…サイドウォール・スペーサ、ＢＬ１等…ビット線、Ｍ１１等…メモリトランジスタ、ＳＬ１等…ソース線、ＷＬ１等…ワード線
【図１】
2006236424.tif 000003
【図２】
2006236424.tif 000004
【図３】
2006236424.tif 000005
【図４】
2006236424.tif 000006
【図５】
2006236424.tif 000007
【図６】
2006236424.tif 000008
【図７】
2006236424.tif 000009
【図８】
2006236424.tif 000010
【図９】
2006236424.tif 000011
【図１０】
2006236424.tif 000012
【図１１】
2006236424.tif 000013
【図１２】
2006236424.tif 000014
【図１３】
2006236424.tif 000015