(57)【要約】【課題】  高周波パワー電界効果トランジスタのソース−ドレイン間の寄生容量による高周波特性に対する悪影響を低減する。【解決手段】  ＲＦパワーＭＩＳ・ＦＥＴＱのドレインパッドＤＰとソース電極ＳＥとの間の抵抗をＲ、使用周波数をｆ、上記ＲＦパワーＭＩＳ・ＦＥＴＱのドレイン−ソース間の容量をＣｄｓとすると、Ｒ≧１／（２πｆＣｄｓ）になるように、ＲＦパワーＭＩＳ・ＦＥＴＱのドレイン用の半導体領域３Ｄの直下の半導体層１Ｅ１の抵抗Ｒｓｕｂを設定することにより、ＲＦパワーＭＩＳ・ＦＥＴＱのソース−ドレイン間の容量による高周波特性に対する悪影響を低減することができるので、ＲＦパワーＭＩＳ・ＦＥＴＱを有する半導体装置の高周波特性を向上させることができる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
１．７ＧＨｚ以上の周波数の入出力信号で動作する移動通信機器に用いる電力増幅回路を構成する電界効果トランジスタが形成された半導体チップを有し、
前記半導体チップは、互いに反対側に位置する第１面および第２面を持つ第１導電型の半導体基板と、
ゲートパッドおよびドレインパッドとソース電極とを有し、
前記電界効果トランジスタは、
前記半導体基板の前記第１面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体基板の前記第１面に形成され、前記第１導電型に対して反対の第２導電型を有し、前記第１面に沿って形成されるソース領域と、
前記半導体基板の前記第１面に形成され、前記第２導電型を有する、第１ドレイン領域と、
前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第２導電型を有し、かつ、前記第１ドレイン領域よりも不純物濃度の低い第２ドレイン領域と、
前記ソース領域と前記第２ドレイン領域の間のチャネル形成領域とを有し、
前記ゲート電極は、前記ゲートパッドに電気的に接続され、
前記第1ドレイン領域は、前記ドレインパッドに電気的に接続され、
前記ソース領域は、前記ソース電極に電気的に接続されており、
前記ドレインパッドと前記ソース電極との間の抵抗をＲ、
前記ドレインパッドと前記ソース電極との間の容量をＣｄｓ、
前記電力増幅回路の前記入出力信号の周波数をｆとすると、前記Ｒは、Ｒ≧１／（２πｆＣｄｓ）となるように設定されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記Ｃｄｓは１ＭＨｚの周波数で測定した値であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記ゲートパッドおよび前記ドレインパッドは前記半導体基板の第１面側に形成され、
前記ソース電極は前記半導体基板の第２面側に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記半導体基板は、第１基板層と、前記第１基板層上の第２基板層と、前記第２基板層上の第３基板層とを順に積層した構成とされており、
前記ソース領域、前記第１ドレイン領域、前記第２ドレイン領域、前記チャネル形成領域は前記第３基板層に内包されるように形成されており、
前記第２基板層の比抵抗は前記第１基板層および前記第３基板層の比抵抗よりも高いことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記第２基板層の比抵抗値は４０Ωｃｍ以上であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記半導体基板は第１基板層と第２基板層と第３基板層とを順に積層した構成とされており、前記ソース領域、前記第１ドレイン領域、前記第２ドレイン領域、前記チャネル形成領域は前記第３基板層に内包されるように形成されており、前記第２基板層の不純物濃度は前記第１基板層および前記第３基板層の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記第３基板層の不純物濃度は、前記第２基板層の不純物濃度よりも高く、前記第１基板層の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記移動通信機器がＷ−ＣＤＭＡ方式の移動通信機器であることを特徴とする半導体装置。
【請求項９】
１．７ＧＨｚ以上の周波数の入出力信号で動作する移動通信機器に用いる電力増幅回路を構成する電界効果トランジスタが形成された半導体チップを有し、
前記半導体チップは、互いに反対側に位置する第１面および第２面を持つ第１導電型の半導体基板と、前記半導体基板の前記第１面側に形成されるゲートパッド、ドレインパッドおよびソースパッドとを有し、
前記電界効果トランジスタは、
前記半導体基板の前記第１面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体基板の前記第１面に形成され、前記第１導電型に対して反対の第２導電型を有し、前記第１面に沿って形成されるソース領域と、
前記半導体基板の前記第１面に形成され、前記第２導電型を有する、第１ドレイン領域と、
前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第２導電型を有し、かつ、前記第１ドレイン領域よりも不純物濃度の低い第２ドレイン領域と、
前記ソース領域と前記第２ドレイン領域の間のチャネル形成領域とを有し、
前記ゲート電極は、前記ゲートパッドに電気的に接続され、
前記第1ドレイン領域は、前記ドレインパッドに電気的に接続され、
前記ソース領域は、前記ソースパッドに電気的に接続されており、
前記ドレインパッドと前記ソースパッドとの間の抵抗をＲ、
前記ドレインパッドと前記ソースパッドとの間の容量をＣｄｓ、
前記電力増幅回路の前記入出力信号の周波数をｆとすると、前記Ｒは、Ｒ≧１／（２πｆＣｄｓ）となるように設定されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記半導体基板は単一の半導体層で形成されており、その比抵抗値は４０Ωｃｍ以上であることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、前記移動通信機器の通信方式がＷ−ＣＤＭＡ方式であることを特徴とする半導体装置。
【請求項１２】
Ｗ−ＣＤＭＡ方式の移動通信機器に用いる電力増幅回路を構成する電界効果トランジスタが形成された半導体チップを有し、
前記半導体チップは、互いに反対側に位置する第１面および第２面を持つ第１導電型の半導体基板を有し、
前記電界効果トランジスタは、
前記半導体基板の前記第１面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体基板の前記第１面に形成され、前記第１導電型に対して反対の第２導電型を有し、前記第１面に沿って形成されるソース領域と、
前記半導体基板の前記第１面に形成され、前記第２導電型を有する、第１ドレイン領域と、
前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第２導電型を有し、かつ、前記第１ドレイン領域よりも不純物濃度の低い第２ドレイン領域と、
前記ソース領域と前記第２ドレイン領域の間のチャネル形成領域とを有し、
前記半導体基板の比抵抗値は４０Ωｃｍ以上であることを特徴とする半導体装置。
【請求項１３】
１．７ＧＨｚ以上の周波数の入出力信号で動作する移動通信機器用基地局に用いる電力増幅回路を構成する電界効果トランジスタが形成された半導体チップを有し、
前記半導体チップは、互いに反対側に位置する第１面および第２面を持つ第１導電型の半導体基板と、前記半導体基板の前記第１面側に形成されるゲートパッドおよびドレインパッドと、前記半導体基板の前記第２面側に形成されるソース電極とを有し、
前記電界効果トランジスタは、
前記半導体基板の前記第１面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体基板の前記第１面に形成され、前記第１導電型に対して反対の第２導電型を有し、前記第１面に沿って形成されるソース領域と、
前記半導体基板の前記第１面に形成され、前記第２導電型を有する、第１ドレイン領域と、
前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第２導電型を有し、かつ、前記第１ドレイン領域よりも不純物濃度の低い第２ドレイン領域と、
前記ソース領域と前記第２ドレイン領域の間のチャネル形成領域とを有し、
前記ゲート電極は、前記ゲートパッドに電気的に接続され、
前記第1ドレイン領域は、前記ドレインパッドに電気的に接続され、
前記ソース領域は、前記ソース電極に電気的に接続されており、
前記ドレインパッドと前記ソース電極との間の抵抗をＲ、
前記ドレインパッドと前記ソース電極との間の容量をＣｄｓ、
前記電力増幅回路の前記入出力信号の周波数をｆとすると、前記Ｒは、Ｒ≧１／（２πｆＣｄｓ）となるように設定されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、前記半導体基板は第１基板層と第２基板層と第３基板層とを順に積層した構成とされており、前記ソース領域、前記第１ドレイン領域、前記第２ドレイン領域、前記チャネル形成領域は前記第３基板層に内包されるように形成されており、前記第２基板層の比抵抗は前記第１基板層および前記第３基板層の比抵抗よりも高いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記第２基板層の比抵抗値は４０Ωｃｍ以上であることを特徴とする半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、前記移動通信機器用基地局の通信方式がＷ−ＣＤＭＡ方式であることを特徴とする半導体装置。
【請求項１７】
１．７ＧＨｚ以上の周波数の入出力信号で動作する移動通信機器に用いる電力増幅回路を構成する電界効果トランジスタが形成された半導体チップを有し、
前記半導体チップは、互いに反対側に位置する第１面および第２面を持つ第１導電型の半導体基板を有し、
前記電界効果トランジスタは、
前記半導体基板の前記第１面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記半導体基板の前記第１面に形成され、前記第１導電型に対して反対の第２導電型を有し、前記第１面に沿って形成されるソース領域と、
前記半導体基板の前記第１面に形成され、前記第２導電型を有する、第１ドレイン領域と、
前記ゲート電極と前記第１ドレイン領域の間に形成され、前記第２導電型を有し、かつ、前記第１ドレイン領域よりも不純物濃度の低い第２ドレイン領域と、
前記ソース領域と前記第２ドレイン領域の間のチャネル形成領域とを有し、
前記半導体基板の比抵抗値は４０Ωｃｍ以上であることを特徴とする半導体装置。
【請求項１８】
ＷＣＤＭＡ方式の携帯電話に搭載される電力増幅回路機能を有する電子装置であって  前記電子装置は、電力増幅回路を構成するＬＤＭＯＳ・ＦＥＴを含む半導体チップを有し、
前記ＬＤＭＯＳ・ＦＥＴの形成された半導体基板の比抵抗は４０Ωｃｍ以上であることを特徴とする電子装置。
【請求項１９】
ＷＣＤＭＡ方式の携帯電話に搭載される電力増幅回路機能を有する電子装置であって、
前記電子装置は、電力増幅回路を構成するＬＤＭＯＳ・ＦＥＴを含む半導体チップを有し、
前記ＬＤＭＯＳ・ＦＥＴは半導体基板上に形成され、
前記半導体基板は、第１基板層と、前記第１基板層上の第２基板層と、前記第２基板層上の第３基板層から構成され、
前記第２基板層の比抵抗は前記第３基板層の比抵抗より大きいことを特徴とする電子装置。
【請求項２０】
請求項１９記載の電子装置において、
前記第２基板層の比抵抗値は４０Ωｃｍ以上であることを特徴とする電子装置。
【請求項２１】
請求項１９記載の電子装置において、
前記２および第３基板層はエピタキシャル法によって形成されていることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、高周波パワー電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高周波パワー電界効果トランジスタを有する半導体装置については、例えばMWE99 Microwave Workshop Digest High-frequency High-Power Si-MOSFET Device Technology（非特許文献１）に第２章のｐ２８４の図２（ａ）にＲＦモジュール用の高周波パワーＭＯＳＦＥＴの構造が開示されている。この高周波パワーＭＯＳＦＥＴは、次の３つの主要な特徴を有している。第１は、オフセットゲートＬＤＭＯＳ（Lateral Diffusion MOS）構造を有していることである。オフセットゲート構造は、ゲート電極の端部とｎ+型のドレイン領域の端部との間にｎ-型のドレイン領域が配置され、ｎ+型のドレイン領域の端部がゲート電極の端部から離れているような構造であり、これにより、高耐圧を確保することができる。第２は、ＬＤＭＯＳのシリコンゲート電極がアルミニウム電極と電気的に接続されていることである。これにより、カットオフ周波数の改善を図ることができる。さらに、第３は、半導体基板が、ｐ+型の半導体基板上にｐ型のエピタキシャル層を設けた構成とし、半導体基板をソース電極とする構造にしていることである。これにより、ソースインダクタンスの低減および動作領域の安全性を確保することができる。
【非特許文献１】MWE99 Microwave Workshop Digest High-frequency High-Power Si-MOSFET Device Technology（第２章ｐ２８４の図２（ａ））
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、高周波パワー電界効果トランジスタを有する半導体装置においては、以下の課題があることを本発明者は見出した。
【０００４】
すなわち、高周波パワー電界効果トランジスタのソース−ドレイン間の寄生容量に起因して、整合回路および基板抵抗での損失が増大する結果、高周波パワー電界効果トランジスタを有する半導体装置の出力電力利得および電力変換効率が低下する、という問題である。この問題は、使用周波数が高くなればソース−ドレイン間の寄生容量の影響が増大するので、より顕著になる。
【０００５】
そこで、高周波特性を改善するためには、上記ソース−ドレイン間の寄生容量を低減することが必要である。その方法として、ドレイン面積を小さくする方法が考えられるが、必要なドレイン電流を得るためにはあまりゲート幅を小さくできない、ソース−ドレイン間の耐圧、破壊耐量を確保するためには低不純物濃度のドレイン領域の長さを短くできない、ドレイン配線のエレクトロマイグレーション耐量を確保するためには配線幅およびコンタクト用の高不純物濃度のドレイン領域の長さを短くすることができない等の理由により実際にはドレイン面積を単純に小さくすることが困難である。
【０００６】
また、上記ソース−ドレイン間の寄生容量を低減する別の方法として、絶縁層上に素子形成用の半導体層を設ける、いわゆるＳＯＩ（Silicon On Insulator）基板を使用することが考えられるが、半導体チップの熱抵抗が上昇する問題があり、高周波電力増幅用には使用できない。
【０００７】
そこで、本発明の目的は、高周波パワー電界効果トランジスタのソース−ドレイン間の寄生容量による高周波特性に対する悪影響を低減することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、高周波パワートランジスタのドレイン領域直下の半導体基板の抵抗をＲ、使用周波数をｆ、上記高周波パワートランジスタのドレイン−ソース間の容量をＣｄｓとすると、Ｒ≧１／（２πｆＣｄｓ）になるように上記Ｒを設定するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
すなわち、高周波パワー電界効果トランジスタのドレインパッドとソース電極との間の抵抗をＲ、使用周波数をｆ、上記高周波パワー電界効果トランジスタのドレイン−ソース間の容量をＣｄｓとすると、Ｒ≧１／（２πｆＣｄｓ）になるように、高周波パワートランジスタのドレイン領域直下の半導体基板の比抵抗を設定することにより、高周波パワー電界効果トランジスタのソース−ドレイン間の容量による高周波特性に対する悪影響を低減することができるので、高周波パワー電界効果トランジスタを有する半導体装置の高周波特性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１４】
なお、本願で「高周波」と言う場合、概ね５００ＭＨｚ程度以上の周波数帯を指している。
【００１５】
（実施の形態１）
図１は、高周波パワーＭＩＳ・ＦＥＴＱの等価回路を示している。符号のＺ１は入力インピーダンス、Ｚ２は出力インピーダンスを示している。また、符号のＧＰはゲートパッド、ＤＰはドレインパッド、ＳＥはソース電極をそれぞれ示している。また、符号のＬ１〜Ｌ３はインダクタンス、Ｃ１〜Ｃ４は容量、Ｒ１〜Ｒ５は抵抗、ＲｓｕｂはドレインパッドＤＰとソース電極ＳＥとの間の基板抵抗を示している。
【００１６】
高周波パワーＭＩＳ・ＦＥＴＱのドレインパッドＤＰとソース電極ＳＥとの間に寄生的に形成される容量（寄生容量）Ｃｄｓは、上記容量Ｃ３と上記容量Ｃ４との和であり、負荷抵抗に対して並列に接続される。上記容量Ｃ３はドレインパッドＤＰとソース電極ＳＥとの間に寄生的に形成される配線容量である。また、上記容量Ｃ４はドレインパッドＤＰとソース電極ＳＥとの間に寄生的に形成される接合容量である。
【００１７】
この高周波パワーＭＩＳ・ＦＥＴＱの高周波特性に対する上記容量Ｃｄｓの悪影響により、（ａ）出力インピーダンスＺ２が下がり、出力整合が取り難くなり、整合回路の損失が増える、（ｂ）上記容量Ｃｄｓのうちの容量Ｃ４に直列に接続される基板抵抗Ｒｓｕｂの損失が増えるので、高周波パワーＭＩＳ・ＦＥＴＱの出力電力利得や電力変換効率等のような高周波特性が低下する。この問題は、使用周波数（パワーＭＩＳ・ＦＥＴＱの入出力信号の周波数）が高くなればソース−ドレイン間の寄生容量の影響が増大するので、より顕著になる。
【００１８】
そこで、パワーＭＩＳ・ＦＥＴＱの高周波特性を改善するためには、上記ソース−ドレイン間の容量Ｃｄｓを低減することが必要である。その方法として、ドレイン面積を小さくする方法が考えられるが、必要なドレイン電流を得るためにはあまりゲート幅を小さくできない。また、ソース−ドレイン間の耐圧、破壊耐量を確保するためには低不純物濃度のドレイン領域（第２ドレイン領域）の長さを短くできない。さらに、ドレイン配線のエレクトロマイグレーション耐量を確保するためには配線幅およびコンタクト用の高不純物濃度のドレイン領域の長さを短くすることができない。これらの理由により実際にはドレイン面積を単純に小さくすることは困難である。
【００１９】
また、上記ソース−ドレイン間の容量Ｃｄｓを低減する別の方法として、絶縁層上に素子形成用の半導体層を設ける、いわゆるＳＯＩ（Silicon On Insulator）基板を使用することが考えられるが、半導体チップの熱抵抗が上昇する問題があり、高周波電力増幅用には使用できない。
【００２０】
そこで、本実施の形態１では、上記容量Ｃｄｓ自体は小さくせずに、上記悪影響を大幅に減らすようにする。その方法は、パワーＭＩＳ・ＦＥＴＱのドレイン用の半導体領域の直下の半導体基板のｐ型の半導体層の比抵抗を上げて、基板抵抗Ｒｓｕｂを大きくする。その大きさは、使用周波数（パワーＭＩＳ・ＦＥＴＱの動作周波数、パワーＭＩＳ・ＦＥＴＱの入出力信号の周波数）をｆ（Ｈｚ）とした場合、Ｒｓｕｂ≧１／（２πｆＣｄｓ）になるように基板抵抗Ｒｓｕｂを設定する。
【００２１】
このように基板抵抗Ｒｓｕｂを大きくすることにより、容量Ｃｄｓに流れる高周波電流を低減することができる。このため、出力インピーダンスＺ２に与える容量Ｃｄｓの悪影響を低減できるので、出力インピーダンスＺ２を向上させることができる。また、出力インピーダンスを向上させることができるので、パワーＭＩＳ・ＦＥＴＱの出力電力利得および電力変換効率等のような高周波特性を改善することができる。
【００２２】
図２は、使用周波数ｆが、例えば１．９８ＧＨｚ、ゲート幅が、例えば２．８ｃｍを想定したパワーＭＩＳ・ＦＥＴＱの基板抵抗Ｒｓｕｂ（Ω）と小信号電力利得ＭＡＧ（ｄＢ）との関係についてシミュレーションした結果を示している。基板抵抗Ｒｓｕｂが０（零）では、電力損失は容量Ｃｄｓの虚数の電力損失だけなので電力効率は比較的良い。ここで、基板抵抗Ｒｓｕｂをさらに増やしていくと小信号電力利得は下がることが知られているが、発明者らの検討によれば、基板抵抗Ｒｓｕｂ＝１／（ωＣｄｓ）＝１／（２πｆＣｄｓ）の付近で電力効率が最も低いことが判明した。小信号電力利得ＭＡＧは、パワーゲインＧａと相関がある。パワーゲインＧａは、Ｇａ＝出力電力Ｐｏｕｔ／入力電力Ｐｉｎで表すことができる。このうち、出力電力Ｐｏｕｔは下記の式１で表すことができ、後半の項が、容量Ｃｄｓと基板抵抗Ｒｓｕｂによる損失であり、Ｒｓｕｂ＝１／（ωＣｄｓ）の時にその損失が最大となる。ここで、本発明者によれば、基板抵抗Ｒｓｕｂをさらに大きくしていくと、基板抵抗Ｒｓｕｂがあまりにも大きくなり、容量Ｃ４に電流が流れなくなる結果、リーク電流を無視できるようになり、電力効率が比較的良くなることが判明した。
【００２３】
出力電力Ｐｏｕｔ＝（（Id（Vdd−Id×Ron））／４）−（ω２Ｃｄｓ２Ｒｓｕｂ（Vdd−Id×Ron）２）／（１＋ω２Ｃｄｓ２Ｒｓｕｂ２）・・・・・・・・・・・・・・・・・式１
なお、上式１中のIdはドレインピーク電流、Vddは電源電圧、RonはパワーＭＩＳ・ＦＥＴＱの内部抵抗を示している。
【００２４】
次に、本実施の形態１の半導体装置のパワーＭＩＳ・ＦＥＴＱを有する半導体チップの構成の一例を説明する。
【００２５】
図３は本実施の形態１の半導体装置を構成する半導体チップのパワーＭＩＳ・ＦＥＴ形成領域の要部平面図、図４は本発明者が検討したパワーＭＩＳ・ＦＥＴの図３のＸ１−Ｘ１線の第１層配線までの断面図、図５は本実施の形態１のパワーＭＩＳ・ＦＥＴの図３のＸ１−Ｘ１線の第１層配線までを示す断面図、図６は本実施の形態１のパワーＭＩＳ・ＦＥＴを構成する半導体チップの最上層配線までを示す一例の要部断面図である。
【００２６】
なお、図３では図面を簡単にするためにパワーＭＩＳ・ＦＥＴＱの行方向に並んだ数個のセルのみを示しているが、実際には半導体チップのパワーＭＩＳ・ＦＥＴ形成領域内に複数個のセルが第１方向（行方向、ゲート長方向）Ｘおよびこれに直交する第２方向（列方向、ゲート幅方向）Ｙに沿って規則的に並んで配置され、その複数個のセルが並列に電気的に接続されて１つのパワーＭＩＳ・ＦＥＴＱが構成されている。また、図３では図面を見易くするためにパワーＭＩＳ・ＦＥＴＱのゲート電極ＧＥに梨地のハッチングを付す。
【００２７】
本実施の形態１のパワーＭＩＳ・ＦＥＴＱは、例えば１．７ＧＨｚ以上の周波数の入出力信号で動作する携帯電話端末（移動通信機器）または携帯電話端末用の基地局の高周波電力増幅回路を構成するものである。
【００２８】
このパワーＭＩＳ・ＦＥＴＱを有する半導体チップは、その厚さ方向に互いに反対側に位置する第１面（主面、上面）および第２面（裏面、下面）を持つｐ型（第１導電型）の半導体基板１Ａと、半導体基板１Ａの上記第１面側に形成されるゲートパッドＧＰおよびドレインパッドＤＰと、半導体基板１Ａの上記第２面側に形成されるソース電極（ソース用の裏面電極）ＳＥとを有している。
【００２９】
図４の構成では、半導体基板１Ａは、半導体層１Ｓとその上に積層された半導体層１Ｅとを有している。半導体層１Ｓは、例えばチョクラルスキー法等のような単結晶引き上げ法により形成されたｐ＋型のシリコン（Ｓｉ）単結晶からなり、その比抵抗値は、例えば３〜６ｍΩｃｍ程度である。半導体層１Ｅは、例えばエピタキシャル法により形成されたｐ型のシリコン単結晶からなり、その厚さは、例えば４μｍ程度である。また、半導体層１Ｅの比抵抗値は、上記半導体層１Ｓの比抵抗よりも高く、例えば１０Ωｃｍ程度である。また、このような比抵抗値を形成するための半導体層１Ｅの不純物（例えばホウ素）濃度は、上記半導体層１Ｓの不純物（例えばホウ素）濃度よりも低く、例えば１．４×１０１５ｃｍ−３程度である。
【００３０】
ここで、ドレイン長を、例えば２．５μｍ程度とすれば、基板抵抗Ｒｓｕｂは、ゲート幅の１ｃｍ当たり８Ω程度となる。しかし、この時の上記容量Ｃｄｓは、例えば６ｐＦで、使用周波数ｆは、例えば１．９８ＧＨｚとすると、１／２πｆＣｄｓ＝１３．４Ωとなる。すなわち、基板抵抗Ｒｓｕｂ＝１３．４Ω以上であることが好ましいので、基板抵抗Ｒｓｕｂ＝８Ω程度とする図４の構成は良い状態でない。
【００３１】
そこで、本実施の形態１では、図５に示すように、上記半導体層（第１基板層）１Ｓ上の半導体層１Ｅが、２つの半導体層１Ｅ１，１Ｅ２を有している。すなわち、半導体層１Ｓ上には、半導体層１Ｅ１が堆積され、この半導体層１Ｅ１上には半導体層１Ｅ２が堆積されている。半導体層１Ｓは図４で説明したのと同じである。半導体層１Ｅ１，１Ｅ２は、例えばエピタキシャル法により形成されたｐ型のシリコン単結晶からなり、その総厚（半導体層１Ｅ１，１Ｅ２の厚さの和）は、例えば４μｍ程度である。なお、半導体層１Ｅ１，１Ｅ２は、例えば同一のエピタキシャル成長時に導入する不純物濃度を変えることで形成しても良いし、半導体層１Ｅを形成後、半導体層１Ｅの半導体層１Ｅ１の形成層に、例えばホウ素等のような所望の不純物をイオン注入法等により導入することで形成しても良い。
【００３２】
下層の半導体層（第２基板層）１Ｅ１は、上記容量Ｃｄｓに直列に接続される上記基板抵抗Ｒｓｕｂを形成する部分であり、その厚さは、例えば２μｍ程度である。また、半導体層１Ｅ１の比抵抗値は、上記半導体層１Ｓ，１Ｅ２の比抵抗値よりも高く、例えば４０Ωｃｍ程度（またはそれ以上）である。また、このような比抵抗値４０Ωｃｍ程度（またはそれ以上）を形成するための半導体層１Ｅ１の不純物（例えばホウ素）濃度は、上記半導体層１Ｓ，１Ｅ２の不純物（例えばホウ素）濃度よりも低く、例えば３．３×１０１４ｃｍ−３程度（またはそれ以下）である。
【００３３】
一方、パワーＭＩＳ・ＦＥＴＱのセルＱＣが形成される上層の半導体層（第３基板層）１Ｅ２の厚さは、例えば２μｍ程度である。また、半導体層１Ｅ２の比抵抗値は、上記図４の半導体層１Ｅと同じであり、上記半導体層１Ｓの比抵抗値よりも高く、かつ、上記半導体層１Ｅ１の比抵抗値よりも低く、例えば１０Ωｃｍ程度である。また、このような比抵抗値１０Ωｃｍ程度を形成するための半導体層１Ｅ２の不純物（例えばホウ素）濃度は、上記半導体層１Ｓの不純物（例えばホウ素）濃度よりも低く、かつ、上記半導体層１Ｅ１の不純物濃度よりも高く、例えば１．４×１０１５ｃｍ−３程度である。この半導体層１Ｅ２の比抵抗および厚さは、携帯電話に使用される標準的な電源電圧ＶＤＳ＝３．５Ｖを印加した時の空乏層ＤＰＬの厚さが２μｍ程度になるように設定してある。
【００３４】
図５の構成の場合、ドレイン長を、例えば２．５μｍ程度とすれば、基板抵抗Ｒｓｕｂは、ゲート幅の１ｃｍ当たり３２Ω程度となる。この値は、上記容量Ｃｄｓが、例えば８ｐＦ、使用周波数ｆが、例えば１．９８ＧＨｚの時の１／２πｆＣｄｓ＝１３．４Ωの値より高くなる。したがって、上記のように、パワーＭＩＳ・ＦＥＴＱの出力電力利得および電力変換効率等のような高周波特性を改善することができる。
【００３５】
次に、図３〜図６のパワーＭＩＳ・ＦＥＴＱのセルの構成について説明する。なお、パワーＭＩＳ・ＦＥＴＱのセルの構成自体は、図４も図５も同じである。
【００３６】
上記のようにパワーＭＩＳ・ＦＥＴＱは、複数のセルＱＣが並列接続されることで構成されている。各セルＱＣは、例えばエンハンスメント（ノーマリオフ）型のｎチャネル型のＬＤＭＩＳ・ＦＥＴ（Lateral Diffusion MIS・FET：電界効果トランジスタ）で構成されている。このセルＱＣは、ゲート絶縁膜２と、ゲート電極ＧＥと、ソース用のｎ＋型（第２導電型）の半導体領域３Ｓと、ドレイン用のｎ＋型の半導体領域（第１ドレイン領域）３Ｄと、ｎ−型の半導体領域（第２ドレイン領域）４ａと、ｎ型の半導体領域（第２ドレイン領域）４ｂと、チャネル形成用のｐ型のウエル領域（半導体領域、チャネル形成領域）５とを有しており、上記半導体層１Ｅ（図５および図６では半導体層１Ｅ２）の第１面のフィールド絶縁膜（分離用絶縁膜）６で規定される活性領域に配置されている。なお、このフィールド絶縁膜６は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により形成された酸化シリコン（ＳｉＯ２等）により形成されている。
【００３７】
上記ゲート絶縁膜２は、例えば熱酸化法で形成された酸化シリコンからなり、半導体基板１Ａの半導体層１Ｅ（図５および図６では半導体層１Ｅ２）の第１面上に形成されている。このゲート絶縁膜２上には、上記ゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば低抵抗多結晶シリコンからなる導体層の単体構成または低抵抗多結晶シリコンからなる導体層上にタングステンシリサイド等のようなシリサイド層を積み重ねた積層構成からなり、第１方向Ｘよりも第２方向Ｙに長い略帯状のパターンとされている。ゲート電極ＧＥの側面には、サイドウォールスペーサ７が形成されている。このサイドウォールスペーサ７は、半導体基板１の主面上に上記ゲート電極ＧＥを覆うように、例えば酸化シリコンのような絶縁膜をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、その絶縁膜を異方性のドライエッチング法によりエッチバックすることにより形成されている。
【００３８】
上記ソース用のｎ＋型の半導体領域３Ｓ、ドレイン用のｎ＋型の半導体領域３Ｄ、ｎ−型の半導体領域４ａ、ｎ型の半導体領域４ｂおよびチャネル形成用のｐ型のウエル領域５は、半導体基板１Ａの第１面に半導体層１Ｅ（図５および図６では半導体層１Ｅ２）に内包された状態で形成されている。
【００３９】
このうち、ソース用のｎ＋型の半導体領域３Ｓは、ｎ＋型の浅い半導体領域３Ｓ１と、ｎ＋型の深い半導体領域３Ｓ２とを有している。ソース用の浅い半導体領域３Ｓ１は、ゲート電極ＧＥの幅方向の一方の端部からゲート電極ＧＥに対して遠ざかる方向に、かつ、半導体基板１Ａの第１面に沿って延びている。また、ソース用の深い半導体領域３Ｓ２は浅い半導体領域３Ｓ１に接続された状態で浅い半導体領域３Ｓ１の終端からさらにゲート電極ＧＥに対して遠ざかる方向に、かつ半導体基板１Ａの第１面に沿って延びている。このようにソース用の浅い半導体領域３Ｓ１を設けることにより、熱処理による不純物の広がりを抑制し、深い半導体領域３Ｓ２のみでソース領域を形成する場合に比べて、パワーＭＩＳ・ＦＥＴＱのしきい値電圧（Ｖｔｈ）の低下を防ぐことができる。ｎ＋型の浅い半導体領域３Ｓ１およびｎ＋型の深い半導体領域３Ｓ２には、例えばリンまたはヒ素が導入されている。ただし、浅い半導体領域３Ｓ１は、上記ゲート電極ＧＥの形成後、上記サイドウォールスペーサ７の形成前であって、上記ｎ−型の半導体領域４ａとは別の不純物導入工程により形成されている。また、深い半導体領域３Ｓ２は、サイドウォールスペーサ７の形成後にサイドウォールスペーサ７に対して自己整合的に上記浅い半導体領域３Ｓ１よりも深い位置まで不純物を導入することで形成されている。
【００４０】
上記ドレイン用のｎ＋型の半導体領域３Ｄは、上記ゲート電極ＧＥの幅方向の他方の端部から離れた位置に形成されている。ｎ−型の半導体領域４ａおよびｎ型の半導体領域４ｂは、上記チャネル形成用のｐ型のウエル領域５と上記ドレイン用のｎ＋型の半導体領域３Ｄとの間に設けられている。すなわち、ｎ−型の半導体領域４ａは、上記ゲート電極ＧＥの幅方向の上記他方の端部から上記ドレイン用のｎ＋型の半導体領域３Ｄまでに延び、その半導体領域３Ｄに電気的に接続されている。ｎ型の半導体領域４ｂは、ｎ−型の半導体領域４ａよりも浅く形成され、ｎ−型の半導体領域４ａに内包された状態で、サイドウォールスペーサ７の端部から上記ドレイン用のｎ＋型の半導体領域３Ｄまでに延び、その半導体領域３Ｄに電気的に接続されている。このような半導体領域３Ｄ，４ａ，４ｂには、例えばリン（Ｐ）またはヒ素（Ａｓ）等のようなｎ型を形成する不純物が含有されている。ただし、ｎ−型の半導体領域４ａの不純物濃度は、ソース、ドレイン用の半導体領域３Ｓ，３Ｄおよびｎ型の半導体領域４ｂの不純物濃度よりも低くなっている。また、半導体領域４ｂの不純物濃度は、ソース、ドレイン用の半導体領域３Ｓ，３Ｄの不純物濃度よりも低くなっている。このような構成により、チャネル形成用のｐ型のウエル領域５と上記ドレイン用のｎ＋型の半導体領域３Ｄとの間の電界の強さを平均化（緩和）することができるので、ドレイン耐圧を高くすることが可能になっている。また、半導体領域４ａ，４ｂの不純物濃度を独立に変えることにより、パワーＭＩＳ・ＦＥＴＱのオン抵抗を低減しつつ、ゲート−ドレイン間容量Ｃｇｄの低減も可能となる。これにより、電力増幅器の電力効率を向上させることができる。
【００４１】
上記チャネル形成用のｐ型のウエル領域５は、ゲート電極ＧＥが対向する上記半導体基板１Ａ（図５および図６では半導体層１Ｅ２）に形成されるように設けられている。上記パワーＭＩＳ・ＦＥＴＱのセルＱＣの動作時には、上記ゲート電極ＧＥが対向する上記チャネル形成用のｐ型のウエル領域５の表層に、ゲート電極ＧＥの対向面に沿うようにチャネル領域が形成される。すなわち、セルＱＣの動作時には、キャリアである電子が、ソース用のｎ＋型の半導体領域３Ｓ、チャネル形成用のｐ型のウエル領域５のチャネル領域およびｎ−型の半導体領域４ａを半導体基板１Ａの第１面に対してほぼ水平に通り、ドレイン用のｎ＋型の半導体領域３Ｄに達するようになっている。ウエル領域５は、ｎ＋型の半導体領域３Ｄからソース用のｎ＋型の半導体領域３Ｓに延びる空乏層の延びを抑えるためのパンチスルーストッパとして機能する役割も有している。
【００４２】
次に、半導体基板１Ａの第１面上の配線層の構成等について説明する。なお、図６では、この配線層中にキャパシタＣＡおよびインダクタンスＬＡ等のような受動素子が形成されている場合が例示されている。
【００４３】
上記ゲート電極ＧＥは、上記半導体基板１Ａの第１面側の上記ゲートパッドＧＰに電気的に接続されている。すなわち、図６に示すように、ゲート電極ＧＥは、プラグＰ１ｇを通じて第１層配線Ｍ１ｇに電気的に接続され、さらにプラグＰ２ｇを通じて第２層配線Ｍ２ｇに電気的に接続され、そして、プラグＰ３ｇを通じて第３層配線Ｍ３ｇに接続され、これを通じてゲートパッドＧＰに電気的に接続されている。
【００４４】
上記ドレイン用の半導体領域３Ｄは、上記半導体基板１Ａの第１面側の上記ドレインパッドＤＰに電気的に接続されている。すなわち、ドレイン用の半導体領域３Ｄは、プラグＰ１ｄを通じて第１層配線Ｍ１ｄに電気的に接続され、さらにプラグＰ２ｄを通じて第２層配線Ｍ２ｄに電気的に接続され、そして、プラグＰ３ｄを通じて第３層配線Ｍ３ｄに接続され、これを通じてドレインパッドＤＰに電気的に接続されている。
【００４５】
上記ソース用の半導体領域３Ｓは、プラグ（金属電極）Ｐ１ｓを通じて第１層配線Ｍ１ｓに電気的に接続されている。この第１層配線Ｍ１ｓは、第１方向Ｘよりも第２方向Ｙに長い略帯状のパターンとされ上記ゲート電極ＧＥと異なる層にゲート電極ＧＥとほぼ平行に配置されている。この第１層配線Ｍ１ｓは、その上層に引き出されることなく第１層配線で終端されている。この第１層配線Ｍ１ｓは、プラグ（金属電極）Ｐ１ｓを通じてｐ＋型の引き出し層８ａに電気的に接続され、これを通じてｐ＋型の打ち抜き層（接続用の半導体領域）８ｂに電気的に接続されている。そして、第１層配線Ｍ１ｓは、ｐ＋型の打ち抜き層８ｂを通じて半導体基板１Ａの半導体層１Ｓに電気的に接続され、さらに、これを通じてソース電極ＳＥと電気的に接続されている。すなわち、ソース用の半導体領域３Ｓは、上記半導体基板１Ａの第２面（裏面）の上記ソース電極ＳＥに電気的に接続されている。上記ｐ＋型の打ち抜き層８ｂは、半導体基板１Ａ（図５および図６では半導体層１Ｅ２）の第１面から上記半導体層１Ｓに電気的に接続されるように形成されている。上記ｐ＋型の打ち抜き層８ｂには、例えばホウ素（Ｂ）が含有されている。また、ｐ＋型の引き出し層８ａおよびｐ＋型の打ち抜き層８ｂはｐ型の不純物を含む多結晶シリコンで形成してもよい。
【００４６】
上記配線層中のキャパシタＣＡ（図６参照）は、下部電極ＣＥ１と、上部電極ＣＥ２と、それら電極間に介在された容量絶縁膜ＣＩとを有している。下部電極ＣＥ１は、例えばタングステン等からなり、プラグＰ２ｃ１を通じて第２層配線Ｍ２ｃ１に電気的に接続され、これを通じてプラグＰ３ｃに電気的に接続され、さらにこれを通じてキャパシタ用のパッドＣＰと電気的に接続されている。一方、上部電極ＣＥ２は、例えばタングステン等からなり、プラグＰ２ｃ２を通じて第２層配線Ｍ２ｃ２に電気的に接続されている。容量絶縁膜ＣＩは、例えば酸化シリコン膜、窒化シリコン（Ｓｉ３Ｎ４）または酸化シリコンと窒化シリコンとの積み重ね層等からなる。
【００４７】
また、上記配線層中のインダクタンスＬＡ（図６参照）は、最上層配線に形成された導体パターンＭ３ｌで形成されている。この導体パターンＭ３ｌは、平面渦巻き状の１本の導体パターンで形成されており、その最も内側の導体パターンＭ３ｌは、プラグＰ３ｌを通じて下層の第２層配線Ｍ２ｌと電気的に接続されている。
【００４８】
このように比抵抗値の高い半導体層１Ｅ１を設けた半導体基板１Ａ上にキャパシタＣＡおよびインダクタンスＬＡを設けることにより、高いＱ値のインダクタンスを得ることができ、低損失の整合回路をも内蔵することができる。
【００４９】
上記プラグＰ１ｇ，Ｐ１ｄ，Ｐ１ｓは、例えばタングステン（Ｗ）からなり、絶縁層９ａに穿孔されたコンタクトホール１０内に埋め込まれている。上記第１層配線Ｍ１ｇ，Ｍ１ｄ，Ｍ１ｓおよび下部電極ＣＥ１は、例えばタングステンからなり、絶縁層９ｂに形成された配線溝１１ａ内に埋め込まれている。上記プラグＰ２ｇ，Ｐ２ｄ，Ｐ２ｃ１，Ｐ２ｃ２は、例えば銅（Ｃｕ）またはタングステンを主材料としてなり、絶縁層９ｃに形成されたスルーホール１２ａ内に埋め込まれている。上記第２層配線Ｍ２ｇ，Ｍ２ｄ，Ｍ２ｃ１，Ｍ２ｃ２，Ｍ２ｌは、例えば銅またはタングステンを主材料としてなり、絶縁層９ｄに形成された配線溝１１ｂ内に埋め込まれている。上記プラグＰ３ｇ，Ｐ３ｄ，Ｐ３ｃ，Ｐ３ｌは、例えば銅またはタングステンを主材料としてなり、絶縁層９ｅに形成されたスルーホール１２ｂ内に埋め込まれている。上記ゲートパッドＧＰ、ドレインパッドＤＰ、パッドＣＰ、第３層配線Ｍ３ｇ，Ｍ３ｄおよび導体パターンＭ３ｌは、例えばアルミニウムまたはアルミニウム合金からなる。第３層配線Ｍ３ｇ，Ｍ３ｄおよび導体パターンＭ３ｌを銅（Ｃｕ）で形成しても良い。
【００５０】
上記絶縁層９ａ〜９ｅは、例えば酸化シリコンからなる。配線層の最上層には、表面保護膜１３が形成されている。表面保護膜１３は、例えば酸化シリコン、窒化シリコンまたは酸化シリコンと窒化シリコンとの積み重ね層等からなり、その一部にはゲートパッドＰ、ドレインパッドＤＰおよびパッドＣＰ等の一部が露出される開口部１４が形成されている。この表面保護膜１３の開口部１４から露出されるゲートパッドＧＰ、ドレインパッドＤＰおよびパッドＰＣ部分にボンディングワイヤやバンプ電極が接合され電気的に接続されるようになっている。
【００５１】
（実施の形態２）
図７は本実施の形態２の半導体装置を構成する半導体チップのパワーＭＩＳ・ＦＥＴ形成領域の要部平面図、図８は本実施の形態２のパワーＭＩＳ・ＦＥＴの図７のＸ２−Ｘ２線の第１層配線までを示す断面図、図９は本実施の形態２のパワーＭＩＳ・ＦＥＴを構成する半導体チップの最上層配線までを示す一例の要部断面図である。
【００５２】
本実施の形態２の半導体チップを構成する半導体基板１Ｂは、その厚さ方向に互いに反対側に位置する第１面（主面、上面）および第２面（裏面、下面）を持ち、その全体が、例えばチョクラルスキー法等のような単結晶引き上げ法により形成された高抵抗なｐ型のシリコン（Ｓｉ）単結晶で形成されている。すなわち、パワーＭＩＳ・ＦＥＴＱのドレイン直下にあたる半導体基板１Ｂの全体がｐ型の高比抵抗層で形成されている。半導体基板１Ｂの比抵抗値は、前記実施の形態１と同様に、例えば４０Ωｃｍ程度またはそれ以上である。特に半導体基板１Ｂの比抵抗値を、例えば１００Ωｃｍ程度とすることにより、１／２πｆＣｄｓに対して充分に高い抵抗Ｒｓｕｂを得ることができる。これにより、ドレイン用のｎ＋型の半導体領域３Ｄを広げて、ある程度の容量Ｃｄｓの増大が生じても悪影響を受けないようにすることができる。したがって、パワーＭＩＳ・ＦＥＴＱの出力電力利得および電力変換効率等のような高周波特性を改善することができる。
【００５３】
また、比抵抗値の高い半導体基板１Ｂ上にキャパシタＣＡおよびインダクタンスＬＡを設けることにより、前記実施の形態１の場合よりも高いＱ値を得ることができ、前記実施の形態１の場合よりも低損失の整合回路を内蔵することができる。
【００５４】
さらに、半導体装置の製造に際して、低不純物濃度の半導体基板１Ｂを使用するだけで良いので、半導体基板１Ｂの比抵抗値の設定を容易にすることができる。
【００５５】
また、本実施の形態２の場合、半導体基板１Ｂの全体がｐ型の高比抵抗層で形成されているため、前記実施の形態１のような半導体基板１Ｂの第１面のソース用のｎ＋型の半導体領域３Ｓを半導体基板１Ｂの第１面からｐ＋型の打ち抜き層８ｂを通して半導体基板１Ｂの第２面の裏面電極に引き出し、その裏面電極をソース電極とするという構成を採用することができない。そこで、本実施の形態２では、ソース用のｎ＋型の半導体領域３Ｓが、半導体基板１Ｂの第１面側から取り出されている。すなわち、ソース用の半導体領域３Ｓは、プラグＰ１ｓを通じて第１層配線Ｍ１ｓに電気的に接続され、さらにプラグＰ２ｓを通じて第２層配線Ｍ２ｓに電気的に接続され、そして、プラグＰ３ｓを通じてソースパッドＳＰに電気的に接続されている。図６では、ドレインパッドＤＰ、ゲートパッドＧＰ、ソースパッドＳＰおよびパッドＣＰの各々に下地金属層１９を介してバンプ電極（突起電極）２０が接合され電気的に接続されている場合が例示されている。バンプ電極２０は、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田または金（Ａｕ）等からなる。
【００５６】
なお、半導体基板１Ｂの厚さは、例えば１００μｍ程度である。この半導体基板１Ｂには、不純物として、例えばホウ素が含有されている。
【００５７】
（実施の形態３）
図１０は、例えば１．９２ＧＨｚ以上の周波数帯域で通信を行うＷ−ＣＤＭＡ（Wideband Code Division Multiple Access：広帯域・符号分割多元接続）方式のネットワークを利用して情報を伝送するデジタル携帯電話システムＤＰＳ１を示している。
【００５８】
このデジタル携帯電話システムＤＰＳ１は、マザーボードＭＢ上に搭載されたモジュール、回路および素子等によって構築されている。使用周波数は、例えば２．０４ＧＨｚである。符号ＰＭ１は前記実施の形態１，２のパワーＭＩＳ・ＦＥＴＱを持つＲＦ（Radio Frequency）パワーモジュール（半導体装置、電子装置：以下、単にパワーモジュールという）、符号ＡＮＴは信号電波の送受信用のアンテナ、符号ＦＥＭ１はフロントエンド・モジュール、符号ＳＰＣは音声信号をＣＤＭＡ信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号や各種切換信号を生成したりするＣＤＭＡ信号処理回路、符号ＦＭＣ１は受信信号をダウンコンバートして復調しＣＤＭＡ信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴは受信信号からノイズや妨害波を除去するフィルタ、Ｔａ１はパワーモジュールＰＭの入力端子、Ｔａ２はパワーモジュールＰＭの出力端子である。
【００５９】
ＣＤＭＡ信号処理回路ＳＰＣは、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュールＦＥＭ１は、ロウパスフィルタＬＰＦ、スイッチ回路ＳＷおよびキャパシタＣ０を有している。ロウパスフィルタＬＰＦは高調波を減衰させる回路、スイッチ回路ＳＷは送受信信号切り換え用のスイッチ回路、キャパシタＣ０は受信信号から直流成分をカットする素子である。なお、スイッチ回路ＳＷの切換信号ＣＮＴは上記ＣＤＭＡ信号処理回路ＳＰＣから供給される。
【００６０】
次に、図１１は、上記パワーモジュールＰＭ１の回路ブロック図の一例を示している。パワーモジュールＰＭ１は、例えばＷ−ＣＤＭＡの周波数帯を使用可能な構成とされている。
【００６１】
このパワーモジュールＰＭ１は、増幅回路部２５Ａと、その増幅動作の制御や補正等を行う周辺回路２６Ａと、電源周辺パターン２７Ａとを有している。
【００６２】
上記増幅回路部２５Ａは、それぞれ直列に接続された３つの増幅回路部（増幅素子、パワーＭＩＳ・ＦＥＴＱ）２５ａ１〜２５ａ３と、４つのインピーダンス整合回路２５Ａｍ１〜２５Ａｍ４とを有している。すなわち、パワーモジュールＰＭ１の入力端子Ｔａ１は、入力段のインピーダンス整合回路２５Ａｍ１を介して１段目の増幅回路部２５ａ１の入力に電気的に接続され、１段目の増幅回路部２５ａ１の出力は段間用のインピーダンス整合回路２５Ａｍ２を介して２段目の増幅回路部２５ａ２の入力に電気的に接続され、２段目の増幅回路部２５ａ２の出力は段間用のインピーダンス整合回路２５Ａｍ３を介して最終段の増幅回路部２５ａ３の入力に電気的に接続され、最終段の増幅回路部２５ａ３の出力は出力段のインピーダンス整合回路２５Ａｍ４を介して出力端子Ｔａ２と電気的に接続されている。
【００６３】
上記周辺回路２６Ａは、制御回路と、上記増幅回路部２５ａ１〜２５ａ３にバイアス電圧を印加するバイアス回路と、パワー検出回路とを有している。上記制御回路は、上記増幅回路部２５Ａに印加する所望の電圧を発生する回路であり、電源制御回路およびバイアス電圧生成回路を有している。電源制御回路は、上記増幅回路部２５ａ１〜２５ａ３の各々の出力用のパワーＭＩＳ・ＦＥＴＱのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路は、上記バイアス回路を制御するための第１制御電圧を生成する回路である。本実施の形態３では、電源制御回路３が、パワーモジュールＰＭの外部の上記ＣＤＭＡ信号処理回路ＳＰＣから供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路が電源制御回路で生成された上記第１電源電圧に基づいて上記第１制御電圧を生成するようになっている。上記ＣＤＭＡ信号処理回路ＳＰＣは、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、増幅回路部２５Ａの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００６４】
なお、符号Ｔｖは電源供給用の端子を示している。電源電圧は、電源供給用の端子Ｔｖから電源周辺パターンを介して各増幅回路部２５ａ１〜２５ａ３に供給されるようになっている。また、符号Ｔｃは制御信号用の端子を示している。各種の制御信号は、制御信号用の端子Ｔｃから周辺回路２６Ａに供給されるようになっている。
【００６５】
このような本実施の形態３によれば、Ｗ−ＣＤＭＡ方式の携帯電話システムＤＰＳ１を構成するパワーモジュールＰＭ１の出力電力利得および電力変換効率等のような高周波特性を改善することができるので、Ｗ−ＣＤＭＡ方式の携帯電話システムＤＰＳ１の通話状況をより良くすることができる。
【００６６】
（実施の形態４）
図１２は、例えばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話システムＤＰＳ２を示している。このデジタル携帯電話システムＤＰＳ２は、マザーボードＭＢ上に搭載されたモジュール、回路および素子等によって構築されている。符号ＰＭ２は前記実施の形態１，２のパワーＭＩＳ・ＦＥＴＱを持つパワーモジュール、符号ＦＥＭ２はフロントエンド・モジュール、符号ＢＢＣは音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする前記ベースバンド回路、符号ＦＭＣ２は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、Ｔａ１，Ｔｂ１はパワーモジュールＰＭ２の入力端子、Ｔａ２，Ｔｂ２はパワーモジュールＰＭ２の出力端子である。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。なお、前記実施の形態３と同じ機能のものには同じ符号が付してある。
【００６７】
ベースバンド回路ＢＢＣは、ＤＳＰやマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュールＦＥＭ２は、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路ＳＷ１，ＳＷ２、キャパシタＣ０，Ｃ０および分波器ＷＤＣを有している。スイッチ回路ＳＷ１，ＳＷ２は，ＧＳＭ９００帯の信号とＤＣＳ１８００帯の信号との各々で送受信信号切り換え用のスイッチ回路、分波器ＷＤＣは、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路である。スイッチ回路ＳＷ１，ＳＷ２の切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路ＢＢＣから供給される。
【００６８】
なお、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
【００６９】
次に、図１３は、上記パワーモジュールＰＭ２の回路ブロック図の一例を示している。パワーモジュールＰＭ２は、例えばＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００およびＤＣＳ１９００の４つの周波数帯を使用可能（フォーバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能な構成とされている。ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
【００７０】
このパワーモジュールＰＭ２は、ＧＳＭ８５０およびＧＳＭ９００用の増幅回路部２５Ｂと、ＤＣＳ１８００およびＤＣＳ１９００用の増幅回路部２５Ｃと、それら増幅回路部２５Ｂ，２５Ｃの増幅動作の制御や補正等を行う周辺回路２６Ｂと、ＧＳＭ側の電源周辺パターン２７Ｂと、ＤＣＳ側の電源周辺パターン２７Ｃとを有している。各増幅回路部２５Ｂ，２５Ｃは、それぞれ直列に接続された３つの増幅回路部（増幅素子、パワーＭＩＳ・ＦＥＴＱ）２５ｂ１〜２５ｂ３，２５ｃ１〜２５ｃ３と、４つのインピーダンス整合回路２５Ｂｍ１〜２５Ｂｍ４，２５Ｃｍ１〜２５Ｃｍ４とを有している。すなわち、パワーモジュールＰＭ２の入力端子Ｔａ１，Ｔｂ１は、入力段のインピーダンス整合回路２５Ｂｍ１，２５Ｃｍ１を介して１段目の増幅回路部２５ｂ１，２５ｃ１の入力に電気的に接続され、１段目の増幅回路部２５ｂ１，２５ｃ１の出力は段間用のインピーダンス整合回路２５Ｂｍ２，２５Ｃｍ２を介して２段目の増幅回路部２５ｂ２，２５ｃ２の入力に電気的に接続され、２段目の増幅回路部２５ｂ２，２５ｃ２の出力は段間用のインピーダンス整合回路２５Ｂｍ３，２５Ｃｍ３を介して最終段の増幅回路部２５ｂ３，２５ｃ３の入力に電気的に接続され、最終段の増幅回路部２５ｂ３，２５ｃ３の出力は出力段のインピーダンス整合回路２５Ｂｍ４，２５Ｃｍ４を介して出力端子Ｔａ２，Ｔｂ２と電気的に接続されている。
【００７１】
上記周辺回路２６Ｂは、制御回路、上記増幅回路部２５ｂ１〜２５ｂ３，２５ｃ１〜２５ｃ３にバイアス電圧を印加するバイアス回路、モード／バンド切換回路、パワー検出回路等を有している。制御回路は、上記増幅回路部２５Ｂ，２５Ｃに印加する所望の電圧を発生する回路であり、電源制御回路およびバイアス電圧生成回路を有している。電源制御回路は、上記増幅回路部２５ｂ１〜２５ｂ３，２５ｃ１〜２５ｃ３の各々の出力用のパワーＭＩＳ・ＦＥＴＱのドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路は、上記バイアス回路を制御するための第１制御電圧を生成する回路である。本実施の形態４では、電源制御回路が、パワーモジュールＰＭ２の外部の上記ベースバンド回路ＢＢＣから供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路が電源制御回路で生成された上記第１電源電圧に基づいて上記第１制御電圧を生成するようになっている。上記ベースバンド回路ＢＢＣは、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、増幅回路部２５Ｂ，２５Ｃの出力レベルを指定する信号で、携帯電話と、基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００７２】
次に、図１４は上記半導体チップをモジュール基板ＰＭＢに搭載したパワーモジュールＰＭ２の一例の全体平面図、図１５は図１４のパワーモジュールＰＭ２の上下方向に沿って切断した面の断面図を示している。なお、図１４および図１５では封止部材を取り除いて示す。
【００７３】
半導体チップ１ＳＣは、半導体基板１Ａの裏面をモジュール基板ＰＭＢの主面に向けた状態で、モジュール基板ＰＭＢの主面に形成されたキャビティＣＢＴと称する窪み内に収められた状態でモジュール基板ＰＭＢの主面上に搭載されている。半導体チップ１ＳＣは、モジュール基板ＰＭＢの主面の中央よりも若干入力（図１４の左側）寄りに配置されており、モジュール基板ＰＭＢの主面の出力側の領域の方が入力側の領域よりも広くなっている。これにより、パワーモジュールＰＭ２のモジュール基板ＰＭＢに配置された出力用の整合回路を低損失に設計することができるので、パワーモジュールＰＭ２の出力損失を低減でき、高い出力を引き出すことが可能となっている。なお、モジュール基板ＰＭＢにキャビティＣＢＴが形成されない場合もある。
【００７４】
半導体チップ１ＳＣのボンディングパッドＰｉｎ，Ｐｏｕｔは、ボンディングワイヤＢＷを通じてモジュール基板ＰＭＢの主面の伝送線路３０ａ（３０ａ１〜３０ａ５），３０ｂ（３０ｂ１〜３０ｂ５），３０ｃと電気的に接続されている。１段目の増幅回路部２５ｂ１，２５ｃ１のゲート電極（入力）にボンディングワイヤＢＷを通じて接続された伝送線路１５ａ１，１５ｂ１は、それぞれキャパシタＣｍ１，Ｃｍ２を介して入力端子Ｔａ１，Ｔａ２と電気的に接続されている。
【００７５】
１段目の増幅回路部２５ｂ１，２５ｃ１のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路３０ａ２，３０ｂ２は、それぞれ高電位側の電源端子Ｔｖａ１，Ｔｖｂ１と電気的に接続されているとともに、それぞれ電源端子Ｔｖａ１，Ｔｖｂ１の近傍に配置されたキャパシタＣｍ３，Ｃｍ４を介して接地電位ＧＮＤと電気的に接続されている。
【００７６】
２段目の増幅回路部２５ｂ２，２５ｃ２のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路３０ａ３，３０ｂ３は、それぞれ高電位側の電源端子Ｔｖａ２，Ｔｖｂ２と電気的に接続されているとともに、それぞれ電源端子Ｔｖａ２，Ｔｖｂ２の近傍に配置されたキャパシタＣｍ５，Ｃｍ６を介して接地電位ＧＮＤと電気的に接続されている。
【００７７】
最終段目の増幅回路部２５ｂ３，２５ｃ３のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路３０ａ４，３０ｂ４は、それぞれ高電位側の電源端子Ｔｖａ３，Ｔｖｂ３と電気的に接続されているとともに、それぞれ電源端子Ｔｖａ３，Ｔｖｂ３の近傍に配置されたキャパシタＣｍ７，Ｃｍ８を介して接地電位ＧＮＤと電気的に接続されている。さらに、最終段目の増幅段２５ｂ３，２５ｃ３のドレイン（出力）にボンディングワイヤＢＷを通じて電気的に接続された伝送線路３０ａ５，３０ｂ５は、それぞれキャパシタＣｍ９，Ｃｍ１０を介して出力端子ｔａ２，Ｔｂ２と電気的に接続されているとともに、それぞれの線路途中に配置されたキャパシタＣｍ１１，Ｃｍ１２を介して接地電位ＧＮＤと電気的に接続されている。
【００７８】
周辺回路２６Ｂの制御用のボンディングパッドＰｉｎにボンディングワイヤを通じて電気的に接続された伝送線路３０ｃは、制御用の端子Ｔｃと電気的に接続されている。なお、上記ボンディングワイヤＢＷは、例えば金（Ａｕ）等の細線からなり、インダクタとしての機能を有している。また、伝送線路３０ａ，３０ｂもインピーダンス整合用のインダクタとしての機能を有している。上記キャパシタＣｍ１〜Ｃｍ１２は、インピーダンス整合用のキャパシタとしての機能を有しており、チップ部品で構成されている。
【００７９】
一方、半導体チップ１ＳＣの裏面の上記ソース電極ＳＥ（または裏面電極ＢＥ）は、モジュール基板ＰＭＢのキャビティＣＢＴ底面のチップ搭載用の電極３１と接合されている。この電極３１は、複数のサーマルビア３２内の導体を通じてモジュール基板ＰＭＢの裏面の電極３３Ｇと電気的かつ熱的に接合されている。この電極３３Ｇには基準電位（例えば接地電位ＧＮＤで０Ｖ程度）が供給される。すなわち、モジュール基板ＰＭＢの裏面の電極３３Ｇに供給された基準電位は、サーマルビア３２および電極３１を通じて半導体チップ１ＳＣの裏面のソース電極ＳＥ（または裏面電極ＢＥ）に供給されるようになっている。また、半導体チップ１ＳＣの動作時に発生した熱は、半導体チップ１ＳＣの裏面から電極３１およびサーマルビア３２を通じてモジュール基板ＰＭＢの裏面の電極３３Ｇに伝わり放散されるようになっている。モジュール基板ＰＭＢの裏面の外周近傍の電極３３Ｓは、信号用の電極を示している。
【００８０】
なお、モジュール基板ＰＭＢは、絶縁体板と配線層とを交互に複数積層して一体化した多層配線構造を有している。この絶縁体板は、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ２Ｏ３、比誘電率＝９〜９．７）等のようなセラミックからなるが、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂等を用いても良い。
【００８１】
このような本実施の形態４によれば、ＧＳＭ方式の携帯電話システムＤＰＳ２を構成するパワーモジュールＰＭ２の出力電力利得および電力変換効率等のような高周波特性を改善することができるので、ＧＳＭ方式の携帯電話システムＤＰＳ２の通話状況をより良くすることができる。
【００８２】
ここで、前記実施の形態３では、Ｗ−ＣＤＭＡ方式のデジタル携帯電話システムについて説明し、本実施の形態４では、ＧＳＭ方式のデジタル携帯電話システムについて説明したが、１つの同一のデジタル形態電話システム内に、Ｗ−ＣＤＭＡ方式とＧＳＭ方式との両方のシステムを持つ構成とすることもできる。Ｗ−ＣＤＭＡ方式の使用周波数は、例えば１．９２〜１．９８ＧＨｚを使用し、ＧＳＭ方式の使用周波数は、例えば１．７１〜１．７８５ＧＨｚを使用する。この場合、Ｗ−ＣＤＭＡ方式とＧＳＭ方式とで送受信信号を切り換えるスイッチと、そのスイッチの動作を制御する制御回路とをシステム内に有する。これにより、Ｗ−ＣＤＭＡ方式とＧＳＭ方式との両方のシステムを持つ携帯電話システムの通話状況をより良くすることができる。
【００８３】
（実施の形態５）
本実施の形態５では、上記パワーモジュールの他のパッケージ構造例を説明する。図１６はパワーモジュールＰＭ２の他のパッケージ構造例の断面図を示している。なお、図１６では封止部材を取り除いて示す。
【００８４】
この例では、半導体チップ１ＳＣが、その主面のバンプ電極２０を介してモジュール基板ＰＭＢの主面上に搭載されている。すなわち、半導体チップ１ＳＣはフリップチップボンディング（またはフェースダウンボンディング）されている。半導体チップ１ＳＣの主面に形成されたパワー系回路は、バンプ電極２０を介してモジュール基板ＰＭＢの配線と電気的に接続されている。半導体チップ１ＳＣとモジュール基板ＰＭＢとの対向面間には、アンダーフィルＵＦが充填されている。なお、この例では、モジュール基板ＰＭＢにキャビティＣＢＴが形成されていない。
【００８５】
（実施の形態６）
図１７は、例えば携帯端末の基地局用電力増幅装置に用いられる増幅器（高周波電力増幅器、基地局用の増幅器：半導体装置）の平面図である。
【００８６】
本実施の形態６の増幅器は、例えば出力信号の基本周波数が８００ＭＨｚ以上（例えば２．１４ＧＨｚ）の高周波特性と、３０Ｗ以上（例えば１５０Ｗ程度）の高出力とを得ることが可能となっている。この増幅器は、例えば携帯端末の基地局用電力増幅装置にネジ留めすることが可能なネジ留め実装型（ネジ留め型）の構成を有しているとともに、放熱用のヒートシンク（導体部）３５と、ヒートシンク３５の上面に搭載された能動素子からなる半導体チップ１ＳＣ２と、ヒートシンク３５の上面に搭載されたキャパシタ（容量素子用の半導体チップ、容量チップ）３６と、ヒートシンク３５の上面に搭載された伝送線路基板３７と、これら半導体チップ１ＳＣ２、キャパシタ３６および伝送線路基板３７を一体に封止する封止樹脂（モールド樹脂、封止樹脂部）３８と、この封止樹脂３８の外部に露出した一対のリード（導体部、リード部）、すなわち入力用のリード（導体部、リード部）３９ａおよび出力用のリード（導体部、リード部）３９ｂとを備えた樹脂封止型パッケージ構造を有している。
【００８７】
ヒートシンク３５の上面に搭載される半導体チップ１ＳＣ２、キャパシタ３６および伝送線路基板３７の数は必要に応じて種々選択できるが、例えば３個の半導体チップ１ＳＣ２、３個のキャパシタ３６および３個の伝送線路基板３７をヒートシンク３５の上面に搭載することができる。
【００８８】
半導体チップ１ＳＣ２は、高周波用電力増幅素子チップ、増幅用トランジスタまたは半導体増幅装置であり、例えば長方形のシリコン（Ｓｉ）チップの表層部分または内部に、上記パワーＭＩＳ・ＦＥＴＱ（増幅用トランジスタまたは半導体増幅素子（半導体素子））が形成されている。
【００８９】
半導体チップ１ＳＣ２のヒートシンク３５に搭載した側とは逆側の主面である上面（表面）には、複数の入力用のボンディングパッド（入力用電極）Ｐｉｎと、複数の出力用のボンディングパッド（出力用電極）Ｐｏｕｔが形成されている。入力用のボンディングパッドＰｉｎおよび出力用のボンディングパッドＰｏｕｔは、半導体チップ１ＳＣ２に形成された半導体増幅素子に電気的に接続されており、例えば入力用のボンディングパッドＰｉｎがゲート電極（ゲート電極用パッド）に対応し、出力用のボンディングパッドＰｏｕｔがドレイン電極（ドレイン電極用パッド）に対応する。
【００９０】
半導体チップ１ＳＣ２は、例えば単結晶シリコンなどからなる半導体基板（半導体ウエハ）に上記のような半導体増幅素子を形成した後、ダイシングなどにより半導体基板（半導体ウエハ）を各半導体チップ１ＳＣ２に分離したものである。また、半導体チップ１ＣＳ２の裏面（上面とは逆側の面）には、半導体チップ１ＳＣ２の半導体増幅素子に電気的に接続されたソース電極ＳＥが形成されている。半導体チップ１ＳＣ２の裏面が導電性の接合材（例えばＡｕ−Ｓｉ共晶合金）を介してヒートシンク３５の上面に接合されているので、半導体チップ１ＳＣ２のソース電極ＳＥ（または裏面電極ＢＥ）はヒートシンク３５に電気的に接続される。
【００９１】
キャパシタ３６は、例えば長方形のＳｉチップに単数または複数のＭＯＳ（Metal Oxide Semiconductor）キャパシタを形成したものである。伝送線路基板３７は、小型低損失を実現するために、例えば比誘電率が大きいセラミック（誘電体）をベース（ベース基板）とした配線基板で構成されている。
【００９２】
半導体チップ１ＳＣ２およびキャパシタ３６は、例えばＡｕ−Ｓｉ共晶合金などからなる接合材（図示せず）を介してヒートシンク３５の上面に接合（接着）され、伝送線路基板３７は、例えばＡｕ−Ｓｎ共晶合金などからなる接合材（図示せず）を介してヒートシンク３５の上面に接合（接着）されている。
【００９３】
パッケージの長辺、すなわち封止樹脂３８の長辺に沿った２側面から外方に突出する一対のリード３９ａ，３９ｂのうち、一方は入力用のリード３９ａ（ここではゲートリード）であり、他方は出力用のリード３９ｂ（ここではドレインリード）である。リード３９ａ，３９ｂは一部が封止樹脂３８内に封止されている。リード３９ａ，３９ｂは、封止樹脂３８に埋め込まれたインナリードと、封止樹脂３８の外部に露出するアウタリードとの両者の機能を兼ねている。リード３９ａ，３９ｂは、半導体装置の外部端子（外部入力端子および外部出力端子）として機能することができ、例えば４２アロイのような鉄（Ｆｅ）−４２ニッケル（Ｎｉ）合金からなる厚さ０．１２５ｍｍ程度の薄板により形成されている。
【００９４】
封止樹脂３８の内部には、入力用のリード３９ａから出力用のリード３９ｂに向かって、キャパシタ３６、半導体チップ１ＳＣ２および伝送線路基板３７が配置されている。半導体チップ１ＳＣ２、キャパシタ３６、伝送線路基板３７およびリード３９ａ，３９ｂは、例えばアルミニウム（Ａｌ）などからなるボンディングワイヤ（以下、単にワイヤという）ＢＷを介して互いに電気的に接続されている。ここでは、入力用のリード３９ａはワイヤＢＷを介してキャパシタ３６と電気的に接続され、キャパシタ３６はワイヤＢＷを介して半導体チップ１ＳＣ２の入力用のボンディングパッドＰｉｎ（例えばゲート電極）と電気的に接続され、半導体チップ１ＳＣ２の出力用のボンディングパッドＰｏｕｔ（例えばドレイン電極）はワイヤＢＷを介して伝送線路基板３７の伝送線路と電気的に接続され、さらに伝送線路基板３７の伝送線路はワイヤＢＷを介して出力用のリード３９ｂと電気的に接続されている。このため、入力用のリード３９ａに入力された高周波信号は、ワイヤＢＷを通じてキャパシタ３６に伝送され、キャパシタ３６からワイヤＢＷを通じて半導体チップ１ＳＣ２の入力用のボンディングパッド（ゲートパッド）Ｐｉｎに入力され、半導体チップ１ＳＣ２に形成された半導体増幅素子（パワーＭＩＳ・ＦＥＴＱ）によって増幅され、半導体チップ１ＳＣ２の出力用のボンディングパッド電極（ドレインパッド）ＰｏｕｔからワイヤＢＷを通じて伝送線路基板３７に伝送され、伝送線路基板３７を介してワイヤＢＷを通じて出力用のリード３９ｂに伝送され出力されるような構成になっている。キャパシタ３６、伝送線路基板３７およびワイヤＢＷは、外部回路とのインピーダンス整合をとるための内部整合回路として機能することができる。
【００９５】
封止樹脂３８は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂３８を形成することができる。封止樹脂３８により、半導体チップ１ＳＣ２、キャパシタ３６、伝送線路基板３７、ワイヤＢＷおよびリード３９ａ，３９ｂの一部が封止され、保護される。封止樹脂３８の裏面ではヒートシンク３５が露出している。
【００９６】
ヒートシンク３５は、ヒートシンク３５上に搭載された半導体チップ１ＳＣ２の熱を外部に放散するように機能することができる。このため、ヒートシンク３５は熱伝導性の高い導電体材料により形成することが好ましく、ヒートシンク３５（を構成する材料）の熱伝導率がリード３９ａ，３９ｂ（を構成する材料）の熱伝導率よりも高ければ（大きければ）更に好ましい。ヒートシンク３５は、例えば銅（Ｃｕ）−モリブデン（Ｍｏ）合金または銅（Ｃｕ）−タングステン（Ｗ）合金などの銅（Ｃｕ）合金、あるいは銅（Ｃｕ）などの導電体材料により形成することができる。また、ヒートシンク３５は、半導体装置の実装ベースとしても機能することができる。
【００９７】
ヒートシンク３５は、その一部が、パッケージの短辺、すなわち封止樹脂３８の短辺に沿った２側面から外方に突出している。ヒートシンク３５の封止樹脂３８から外方に突出した領域には、ネジ留め用の開口部（第１開口部）４０が設けられ、ネジ留め用の開口部４０と封止樹脂３８との間に開口部（第２開口部）４１が設けられている。すなわち、開口部４１はネジ留め用の開口部４０よりも封止樹脂３８側に設けられている。ネジ留め用の開口部４０と開口部４１とは、互いに独立して設けられていても、連続（連結）して設けられていてもよい。例えば、本実施の形態６の半導体装置のヒートシンク３５では、ネジ留め用の開口部４０と開口部４１とは連続して形成されており、ネジ留め用の開口部４０はＵ字形の溝（切り込み部）であり、開口部４１は、ネジ留め用の開口部４０の内側にネジ留め用の開口部４０に連続して形成された切り欠き部（例えばＵ字状の切り込み部）である。このネジ留め用の開口部４０は、半導体装置を携帯端末の基地局用電力増幅装置などにネジ留めするために用いられ、ヒートシンク３５のネジ留め用の開口部４０を貫通するネジ（図示せず）により、半導体装置を基地局用電力増幅装置などにネジ留めして実装することができる。
【００９８】
また、ヒートシンク３５のネジ留め用の開口部４０と開口部４１の側壁（内壁）上を含むヒートシンク３５およびリード３９ａ，３９ｂの封止樹脂３８から露出する部分（露出面）上には、めっき層が形成されている。例えば電解めっき法により形成された金めっき層（電解金（Ａｕ）めっき層）がヒートシンク３５およびリード３９ａ，３９ｂの露出面上に形成されている。このめっき層は、半田濡れ性の良いめっき層であれば好ましい。めっき層の膜厚は、例えば１μｍ以下とすることができる。
【００９９】
このような本実施の形態６によれば、携帯端末の基地局用電力増幅装置に用いられる増幅器の出力電力利得および電力変換効率等のような高周波特性を改善することができるので、携帯端末の通話状況をより良くすることができる。
【０１００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【０１０１】
例えば前記実施の形態３では、ＧＳＭ８５０、ＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００の４つの周波数帯の電波を取り扱うことが可能なフォーバンド方式の携帯電話に適用した場合について説明したが、これに限定されるものではなく、例えばＧＳＭ９００およびＧＳＭ１８００の２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式またはＧＳＭ９００、ＧＳＭ１８００およびＧＳＭ１９００の３つの周波数帯の電波を取り扱うことが可能なトリプルバンド方式の携帯電話に適用することもできる。
【０１０２】
また、前記実施の形態では、パワーＭＩＳ・ＦＥＴがｎチャネル型のＬＤＭＩＳ・ＦＥＴで構成されている場合について説明したが、パワーＭＩＳ・ＦＥＴはｐチャネル型のＬＤＭＩＳ・ＦＥＴでも良い。この場合、ソース用の半導体領域およびドレイン用の半導体領域の導電型はｐ型となり、チャネル形成用のウエル領域の導電型はｎ型となり、半導体層１Ｅ１，１Ｅ２の導電型はｎ型となり、半導体層１Ｓの導電型はｎ＋型となる。この場合の半導体層１Ｅ１，１Ｅ２の互いの比抵抗や不純物濃度の関係は前記実施の形態で説明したのと同じである。
【産業上の利用可能性】
【０１０３】
本発明は、高周波パワー電界効果トランジスタを有する半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１０４】
【図１】高周波パワーＭＩＳ・ＦＥＴの等価回路図である。
【図２】パワーＭＩＳ・ＦＥＴの基板抵抗と小信号電力利得との関係についてシミュレーションした結果を示すグラフ図である。
【図３】本発明の一実施の形態である半導体装置を構成する半導体チップのパワーＭＩＳ・ＦＥＴ形成領域の要部平面図である。
【図４】本発明者が検討したパワーＭＩＳ・ＦＥＴの図３のＸ１−Ｘ１線の第１層配線までの断面図である。
【図５】本発明の一実施の形態である半導体装置を構成する半導体チップのパワーＭＩＳ・ＦＥＴの図３のＸ１−Ｘ１線の第１層配線までを示す断面図である。
【図６】本発明の一実施の形態である半導体装置を構成する半導体チップのパワーＭＩＳ・ＦＥＴを構成する半導体チップの最上層配線までを示す一例の要部断面図である。
【図７】本発明の他の実施の形態である半導体装置を構成する半導体チップのパワーＭＩＳ・ＦＥＴ形成領域の要部平面図である。
【図８】本発明の他の実施の形態である半導体装置のパワーＭＩＳ・ＦＥＴの図７のＸ２−Ｘ２線の第１層配線までを示す断面図である。
【図９】本発明の他の実施の形態である半導体装置のパワーＭＩＳ・ＦＥＴを構成する半導体チップの最上層配線までを示す一例の要部断面図である。
【図１０】Ｗ−ＣＤＭＡ方式のネットワークを利用して情報を伝送するデジタル携帯電話システムの説明図である。
【図１１】図１０のデジタル携帯電話システムを構成するパワーモジュールの一例の回路ブロック図である。
【図１２】ＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話システムの説明図である。
【図１３】図１２のデジタル携帯電話システムを構成するパワーモジュールの一例の回路ブロック図である。
【図１４】図１３のパワーモジュールの一例の全体平面図である。
【図１５】図１４のパワーモジュールの上下方向に沿って切断した面の断面図である。
【図１６】図１３のパワーモジュールの他のパッケージ構造例の断面図である。
【図１７】本発明のさらに他の実施の形態である半導体装置の平面図である。
【符号の説明】
【０１０５】
１ＳＣ，１ＳＣ２  半導体チップ
１Ａ，１Ｂ  半導体基板
１Ｓ  半導体層（第１基板層）
１Ｅ  半導体層
１Ｅ１  半導体層（第２基板層）
１Ｅ２  半導体層（第３基板層）
２  ゲート絶縁膜
３Ｓ  ソース用のｎ＋型の半導体領域
３Ｓ１  ｎ＋型の浅い半導体領域
３Ｓ２  ｎ＋型の深い半導体領域
３Ｄ  ドレイン用のｎ＋型の半導体領域（第１ドレイン領域）
４ａ  ｎ−型の半導体領域（第２ドレイン領域）
４ｂ  ｎ型の半導体領域（第２ドレイン領域）
５  ｐ型のウエル領域（チャネル形成領域）
６  フィールド絶縁膜
７  サイドウォールスペーサ
８ａ  ｐ＋型の引き出し層
８ｂ  ｐ＋型の打ち抜き層（接続用の半導体領域）
９ａ〜９ｅ  絶縁層
１０  コンタクトホール
１１ａ，１１ｂ  配線溝
１２ａ，１２ｂ  スルーホール
１３  表面保護膜
１４  開口部
１９  下地金属層
２０  バンプ電極
２５Ａ〜２５Ｃ  増幅回路部
２５ａ１〜２５ａ３  増幅回路部
２５Ａｍ１〜２５Ａｍ４  インピーダンス整合回路
２５Ｂｍ１〜２５Ｂｍ４  インピーダンス整合回路
２５Ｃｍ１〜２５Ｃｍ４  インピーダンス整合回路
２６Ａ，２６Ｂ  周辺回路
２７Ａ〜２７Ｃ  電源周辺パターン
３０ａ，３０ａ１〜３０ａ５  伝送線路
３０ｂ，３０ｂ１〜３０ｂ５  伝送線路
３１  電極
３２  サーマルビア
３３Ｇ  電極
３５  ヒートシンク
３６  キャパシタ
３７  伝送線路基板
３８  封止樹脂
３９ａ  リード
３９ｂ  リード
４０  開口部
４１  開口部
Ｑ  パワーＭＩＳ・ＦＥＴ
ＱＣ  セル
Ｚ１  入力インピーダンス
Ｚ２  出力インピーダンス
ＧＰ  ゲートパッド
ＧＥ  ゲート電極
ＤＰ  ドレインパッド
ＳＰ  ソースパッド
ＳＥ  ソース電極
Ｌ１〜Ｌ３  インダクタンス
Ｃ１〜Ｃ４  容量
Ｒ１〜Ｒ５  抵抗
Ｒｓｕｂ  基板抵抗
ＤＰＬ  空乏層
ＣＡ  キャパシタ
ＣＥ１  下部電極
ＣＥ２  上部電極
ＣＩ  容量絶縁膜
ＣＰ  キャパシタ用のパッド
ＬＡ  インダクタンス
Ｍ３ｌ  導体パターン
Ｐ１ｇ，Ｐ１ｄ，Ｐ１ｓ  プラグ
Ｐ２ｇ，Ｐ２ｄ，Ｐ２ｓ，Ｐ２ｃ１，Ｐ２ｃ２  プラグ
Ｐ３ｇ，Ｐ３ｄ，Ｐ３ｓ，Ｐ３ｌ  プラグ
Ｍ１ｇ，Ｍ１ｄ，Ｍ１ｓ  第１層配線
Ｍ２ｇ，Ｍ２ｄ，Ｍ２ｓ，Ｍ２ｌ，Ｍｃ１，Ｍｃ２  第２層配線
Ｍ３ｇ，Ｍ３ｄ  第３層配線
ＢＥ  裏面電極
ＤＰＳ１，ＤＰＳ２  デジタル携帯電話システム
ＰＭ１，ＰＭ２  ＲＦパワーモジュール
ＭＢ，ＰＭＢ  モジュール基板
ＡＮＴ  アンテナ
ＦＥＭ１，ＦＥＭ２  フロントエンド・モジュール
ＳＰＣ  ＣＤＭＡ信号処理回路
ＦＭＣ１，ＦＭＣ２  変復調用回路
ＦＬＴ，ＦＬＴ１，ＦＬＴ２  フィルタ
ＬＰＦ  ロウパスフィルタ
ＳＷ  スイッチ回路
Ｃ０  キャパシタ
ＢＢＣ  ベースバンド回路
Ｔａ１  入力端子
Ｔａ２  出力端子
Ｔｖ  電源供給用の端子
Ｔｃ  制御用の端子
ＣＢＴ  キャビティ
Ｐｉｎ，Ｐｏｕｔ  ボンディングパッド
ＢＷ  ボンディングワイヤ
Ｃｍ１〜Ｃｍ１２  キャパシタ
ＵＦ  アンダーフィル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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