(57)【要約】【課題】メモリが適用される環境に合わせてユーザが自由にメモリのアドレス生成方法を変更させることができるメモリアドレス生成回路及び前記メモリアドレス生成回路を備えるメモリコントローラを提供する。【解決手段】ＣＡＳアドレス選択回路及びＲＡＳアドレス選択回路を備え、ＣＡＳアドレス選択回路は、Ｎ（Ｎは整数）個のカラムアドレス信号及びＭ（Ｍは整数）個のＣＡＳアドレス選択信号を利用して、ＣＡＳアドレス信号を出力し、ＲＡＳアドレス選択回路は、Ｋ（Ｋは整数）個のローアドレス信号及びＬ（Ｌは整数）個のＲＡＳアドレス選択信号を利用して、ＲＡＳアドレス信号を出力し、ＣＡＳアドレス選択信号及びＲＡＳアドレス選択信号を調節して、メモリが使われるシステムに最も適したメモリマッピングを可能にするメモリアドレス生成回路である。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数個のメモリバンクを備え、前記メモリバンクそれぞれは、所定の大きさを有する複数個のページを備えるメモリをアクセスするためのメモリアドレス信号を出力するメモリアドレス生成回路において、
複数個のカラムアドレス信号及び複数個のＣＡＳアドレス選択信号を利用して、ＣＡＳアドレス信号を出力するＣＡＳアドレス選択回路と、
複数個のローアドレス信号及び複数個のＲＡＳアドレス選択信号を利用して、ＲＡＳアドレス信号を出力するＲＡＳアドレス選択回路と、を備え、
前記ＣＡＳアドレス選択信号及び前記ＲＡＳアドレス選択信号を制御して、前記メモリが使われるシステムに最も適したメモリマッピングを可能にすることを特徴とするメモリアドレス生成回路。
【請求項２】
前記ＣＡＳアドレス選択回路は、
複数個のマルチプレクサを備え、
それぞれのマルチプレクサは、
複数個のカラムアドレス信号のうち、該当ＣＡＳアドレス選択信号により選択された信号を出力することを特徴とする請求項１に記載のメモリアドレス生成回路。
【請求項３】
前記ＲＡＳアドレス選択回路は、
複数個のマルチプレクサを備え、
それぞれのマルチプレクサは、
複数個のローアドレス信号のうち、該当ＲＡＳアドレス選択信号により選択された信号を出力することを特徴とする請求項１に記載のメモリアドレス生成回路。
【請求項４】
前記メモリアドレス生成回路は、
前記ＣＡＳアドレス選択回路の出力信号または前記ＲＡＳアドレス選択回路の出力信号のうちいずれか一つを選択するマルチプレクサをさらに備えることを特徴とする請求項１に記載のメモリアドレス生成回路。
【請求項５】
前記ＣＡＳアドレス及び前記ＲＡＳアドレスは、
前記メモリ装置に備えられた複数個のバンクが順次に選択されるように生成されることを特徴とする請求項１に記載のメモリアドレス生成回路。
【請求項６】
生成されたＣＡＳアドレス及びＲＡＳアドレスは、
選択されたバンクの複数個のページを所定の順序にマッピングさせることを特徴とする請求項５に記載のメモリアドレス生成回路。
【請求項７】
前記ＣＡＳアドレス及び前記ＲＡＳアドレスは、
前記メモリ装置に備えられた複数個のバンクそれぞれが同時に選択されるように生成されることを特徴とする請求項１に記載のメモリアドレス生成回路。
【請求項８】
生成されたＣＡＳアドレス及びＲＡＳアドレスは、
選択されたバンクそれぞれの複数個のページのうち一部のページを同時に順次にマッピングさせることを特徴とする請求項７に記載のメモリアドレス生成回路。
【請求項９】
前記ＣＡＳアドレス及び前記ＲＡＳアドレスは、
前記メモリ装置に備えられた複数個のバンクのうち一部のバンクが同時に選択されるように生成されることを特徴とする請求項１に記載のメモリアドレス生成回路。
【請求項１０】
生成されたＣＡＳアドレス及びＲＡＳアドレスは、
選択されたバンクの複数個のページのうち一部のページを同時に順次にマッピングさせることを特徴とする請求項９に記載のメモリアドレス生成回路。
【請求項１１】
複数個のメモリバンクを備え、前記メモリバンクそれぞれは、所定の大きさを有する複数個のページを備えるメモリをアクセスするためのメモリコントローラにおいて、
複数個のＣＡＳアドレス選択信号及び複数個のＲＡＳアドレス選択信号を発生させるアドレス選択制御装置と、
複数個のカラムアドレス信号及び複数個のローアドレス信号を発生させるアドレス発生装置と、
前記複数個のカラムアドレス信号及び前記複数個のＣＡＳアドレス選択信号を利用して、ＣＡＳアドレス信号を出力するＣＡＳアドレス選択回路と、
複数個のローアドレス信号及び複数個のＲＡＳアドレス選択信号を利用して、ＲＡＳアドレス信号を出力するＲＡＳアドレス選択回路と、を備え、
前記メモリが使われるシステムに適したメモリマッピングのために、前記ＣＡＳアドレス選択信号及び前記ＲＡＳアドレス選択信号を制御することを特徴とするメモリコントローラ。
【請求項１２】
前記ＣＡＳアドレス及び前記ＲＡＳアドレスは、
前記メモリ装置に備えられた複数個のバンクが順次に選択されるように生成されることを特徴とする請求項１１に記載のメモリコントローラ。
【請求項１３】
生成されたＣＡＳアドレス及びＲＡＳアドレスは、
選択されたバンクの複数個のページを所定の順序にマッピングさせることを特徴とする請求項１２に記載のメモリコントローラ。
【請求項１４】
前記ＣＡＳアドレス及び前記ＲＡＳアドレスは、
前記メモリ装置に備えられた複数個のバンクそれぞれが同時に選択されるように生成されることを特徴とする請求項１１に記載のメモリコントローラ。
【請求項１５】
生成されたＣＡＳアドレス及びＲＡＳアドレスは、
選択されたバンクそれぞれの複数個のページのうち一部のページを同時に順次にマッピングさせることを特徴とする請求項１４に記載のメモリコントローラ。
【請求項１６】
前記ＣＡＳアドレス及び前記ＲＡＳアドレスは、
前記メモリ装置に備えられた複数個のバンクのうち一部のバンクが同時に選択されるように生成されることを特徴とする請求項１１に記載のメモリコントローラ。
【請求項１７】
生成されたＣＡＳアドレス及びＲＡＳアドレスは、
選択されたバンクの複数個のページのうち一部のページを同時に順次にマッピングさせることを特徴とする請求項１６に記載のメモリコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に係り、特にメモリを効率的に使用するためのメモリアドレス生成方法に関する。
【背景技術】
【０００２】
半導体で実現されたメモリ装置は、所定の情報を有するデータを低コストで保存できる装置であって、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の使用領域が広くなり、メモリの容量も増えつつある。
【０００３】
メモリは、多様な環境条件で使われ、したがって、メモリにアクセスできるアドレスの生成条件もメモリの使用環境によって異なる。移動通信環境でメモリが使われる場合、例えば携帯電話及びＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）では、メモリのアクセス時間が速いことより、低消費電力であり、かつメモリにアクセスするためのアドレス生成方法がさらに効果的かつ有効である。なぜなら、携帯電話及びＰＤＡに電源を供給する携帯用バッテリの限定された容量により、十分な電源が持続的に供給されないためである。
【０００４】
逆に、セットトップボックスのような場合には、消費電力は多いとしても、短時間内にメモリにアクセスするためのアドレス生成方法がさらに有効である。場合によっては、前記二つの方法をいずれも使用する必要もある。
【０００５】
従来のメモリのアクセスにおいては、限定された数の環境にのみ適用できるメモリアドレス生成方法が使われた。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、メモリが適用される環境に合わせてユーザが自由にメモリのアドレス生成方法を変更させることができるメモリアドレス生成回路を提供することにある。
【０００７】
本発明が解決しようとする他の課題は、メモリが適用される環境に合わせてユーザが自由にメモリのアドレス生成方法を変更させることができるメモリコントローラを提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を解決するための本発明によるメモリアドレス生成回路は、複数個のメモリバンクを備え、メモリバンクそれぞれは、所定の大きさを有する複数個のページを備えるメモリをアクセスするためのメモリアドレス信号を出力し、このためにＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）アドレス選択回路及びＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）アドレス選択回路を備える。
【０００９】
ＣＡＳアドレス選択回路は、Ｎ（Ｎは整数）個のカラムアドレス信号及びＭ（Ｍは整数）個のＣＡＳアドレス選択信号を利用して、ＣＡＳアドレス信号を出力する。ＲＡＳアドレス選択回路は、Ｋ（Ｋは整数）個のローアドレス信号及びＬ（Ｌは整数）個のＲＡＳアドレス選択信号を利用して、ＲＡＳアドレス信号を出力する。
【００１０】
メモリアドレス生成回路は、ＣＡＳアドレス選択信号及びＲＡＳアドレス選択信号を調節して、メモリが使われるシステムに適したメモリマッピングを可能にする。
【００１１】
他の課題を解決するための本発明によるメモリコントローラは、複数個のメモリバンクを備え、メモリバンクそれぞれは、所定の大きさを有する複数個のページを備えるメモリをアクセスし、このためにＲＡＳアドレス選択制御装置、アドレス発生装置、ＣＡＳアドレス選択回路及びＲＡＳアドレス選択回路を備える。
【００１２】
アドレス選択制御装置は、Ｍ（Ｍは整数）個のＣＡＳアドレス選択信号及びＬ（Ｌは整数）個のＲＡＳアドレス選択信号を発生させる。アドレス発生装置は、Ｎ（Ｎは整数）個のカラムアドレス信号及びＫ（Ｋは整数）個のローアドレス信号を発生させる。ＣＡＳアドレス選択回路は、Ｎ個のカラムアドレス信号及びＭ個のＣＡＳアドレス選択信号を利用して、ＣＡＳアドレス信号を出力する。ＲＡＳアドレス選択回路は、Ｋ個のローアドレス信号及びＬ個のＲＡＳアドレス選択信号を利用して、ＲＡＳアドレス信号を出力する。
【００１３】
メモリコントローラは、ＣＡＳアドレス選択信号及びＲＡＳアドレス選択信号を制御して、メモリが使われるシステムに最も適したメモリマッピングを可能にする。
【発明の効果】
【００１４】
本発明によるメモリアドレス生成回路及びメモリアドレス生成回路を備えるメモリコントローラは、ユーザが使用しようとするシステムの特性によって自由にメモリアドレスを生成させることができるので、いかなるメモリを使用してもユーザの要求を満足させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００１６】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００１７】
図１は、本発明の一実施形態によるメモリアドレス生成回路のブロックダイヤグラムである。図１に示すように、メモリアドレス生成回路１００は、複数個のメモリバンクを備え、メモリバンクそれぞれは、所定の大きさを有する複数個のページに区分されたメモリをアクセスするためのメモリアドレス信号を出力し、このためにＣＡＳアドレス選択回路１１０、ＲＡＳアドレス選択回路１２０及びマルチプレクサ１３０を備える。
【００１８】
ＣＡＳアドレス選択回路１１０は、Ｎ（Ｎは整数）ビットのカラムアドレス信号Ａｄｄｒｅｓｓ［Ｎ：０］及びＣＡＳアドレス選択信号を利用して、ＣＡＳアドレス信号を出力する。ＲＡＳアドレス選択回路１２０は、Ｋ（Ｋは整数）ビットのローアドレス信号Ａｄｄｒｅｓｓ［Ｋ：０］及びＲＡＳアドレス選択信号を利用して、ＲＡＳアドレス信号を出力する。マルチプレクサ１３０は、カラムアドレス信号及びローアドレス信号のうち一つを選択して出力する。
【００１９】
ＣＡＳアドレス選択信号及びＲＡＳアドレス選択信号を適切に制御すれば、メモリが使われるシステムに最も適したメモリマッピングが可能である。
【００２０】
図２は、図１に示したメモリアドレス生成回路の具体的な実施形態を示す図である。
【００２１】
図２に示すように、ＣＡＳアドレス選択回路１１０は、複数個のマルチプレクサ１１１，１１２を備え、ＲＡＳアドレス選択回路１２０は、複数個のマルチプレクサ１２１，１２２を備える。
【００２２】
ＣＡＳアドレス選択回路１１０に備えられた複数個のマルチプレクサ１１１，１１２は、該当ＣＡＳアドレス選択信号Ｃｏｌｕｍｎ［０］ｓｅｌｅｃｔ，Ｃｏｌｕｍｎ［１］に応答して、印加されるＮビットのカラムアドレス信号Ａｄｄｒｅｓｓ［０］ないしＡｄｄｒｅｓｓ［Ｎ］のうち一つのアドレス信号を選択して出力する。
【００２３】
ＲＡＳアドレス選択回路１２０に備えられた複数個のマルチプレクサ１２１，１２２は、該当ＲＡＳアドレス選択信号Ｒｏｗ［０］ｓｅｌｅｃｔ，Ｒｏｗ［１］に応答して、印加されるＫビットのカラムアドレス信号Ａｄｄｒｅｓｓ［０］ないしＡｄｄｒｅｓｓ［Ｋ］のうち一つのアドレス信号を選択して出力する。
【００２４】
以下では、本発明の一実施形態によるメモリアドレス生成回路及びメモリコントローラを利用して実現できるメモリアドレスのマッピングの実施形態について説明する。後述するメモリアドレスのマッピングは、消費電力を最小化可能にする場合、メモリアクセス時間を最小化可能にする場合、及び二つの方法に比べては電力及びアクセス時間面で長所はないが、一定した作業実行能力を向上させるためには必ず必要な場合についてのものである。
【００２５】
その他にも多くの場合に適して使用できるメモリアドレスを生成できるが、このような技術は、当業者には周知であるので説明を省略する。
【００２６】
まず、消費電力を最小化できる場合に適したメモリアドレスのマッピング方法を説明する。
図３は、本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第１実施形態を示す図面である。
【００２７】
図３に示すように、アドレスマッピングの一実施形態は、メモリの消費電力を最小化するためのマッピング方法であって、４個のバンクＢＡＮＫ０ないしＢＡＮＫ３を順次に使用するようにマッピングする。
【００２８】
図３Ａは、第１メモリマップＭ１及びそれに対応するメモリ領域を表示する。
図３Ｂは、第２メモリマップＭ２及びそれに対応するメモリ領域を表示する。
図３Ｃは、第３メモリマップＭ３及びそれに対応するメモリ領域を表示する。
図３Ｄは、第４メモリマップＭ４及びそれに対応するメモリ領域を表示する。
【００２９】
図３Ａないし図３Ｄにおいて、左側は、メモリマップを表わし、右側は、左側のメモリマップに対応するバンク（陰影で表示される）を表わす。メモリマップに表示された数字は、メモリのページを表わす。説明を簡単にするために、メモリは、４個のバンクＢＡＮＫ１ないしＢＡＮＫ４を備え、各メモリバンクは、４個のメモリページを備えていると仮定する。
【００３０】
図３Ａに示すように、第１メモリマップＭ１は、第１バンクＢＡＮＫ１の４個のページ０，１，２，３を順次にマッピングした。図３Ｂに示すように、第２メモリマップＭ２は、第２バンクＢＡＮＫ２の４個のページ４，５，６，７を順次にマッピングした。図３Ｃに示すように、第３メモリマップＭ３は、第３バンクＢＡＮＫ３の４個のページ８，９，１０，１１を順次にマッピングした。図３Ｄに示すように、第４メモリマップＭ４は、第４バンクＢＡＮＫ４の４個のページ１２，１３，１４，１５を順次にマッピングした。
【００３１】
図３のようにメモリをマッピングして使用すれば、使われるメモリバンクのみをリフレッシュし、電源供給も選択的に行えるので、メモリの消費電力を最小化できるという長所がある。
次に、メモリアクセス時間を最小化できるメモリアドレスのマッピング方法を説明する。
【００３２】
図４は、本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第２実施形態を示す図である。
【００３３】
図４に示すように、アドレスマッピングの第２実施形態は、メモリアクセス時間を最小化できるマッピング方法であって、４個のバンクＢＡＮＫ０ないしＢＡＮＫ３の一部ページを一つのメモリマップに同時にマッピングする。
【００３４】
図４Ａは、第１メモリマップＭ１及びそれに対応するメモリ領域を表示する。
図４Ｂは、第２メモリマップＭ２及びそれに対応するメモリ領域を表示する。
図４Ｃは、第３メモリマップＭ３及びそれに対応するメモリ領域を表示する。
図４Ｄは、第４メモリマップＭ４及びそれに対応するメモリ領域を表示する。
【００３５】
図４Ａに示すように、第１メモリマップＭ１は、４個のバンクＢＡＮＫ０ないしＢＡＮＫ３からそれぞれ一つのページ０，４，８，１２を選択してマッピングする。すなわち、第１バンクＢＡＮＫ０から選択した一つのページ０、第２バンクＢＡＮＫ１から選択した一つのページ４、第３バンクＢＡＮＫ２から選択した一つのページ８及び第４バンクＢＡＮＫ３から選択した一つのページ１２をそれぞれ順次にマッピングする。
【００３６】
図４Ｂに示すように、第２メモリマップＭ２は、４個のバンクＢＡＮＫ０ないしＢＡＮＫ３から既に選択された一つのページ０，４，８，１２を除いた残りのページのうち一つのページ１，５，９，１３を選択してマッピングする。図４Ｃ及び図４Ｄは、図４Ａ及び図４Ｂで説明したと同様に、残りのページをそれぞれ順次にマッピングする。
【００３７】
図４に示すように、アドレスマッピングの第２実施形態は、最初のマッピング時に４個のバンクをいずれも選択しているので、４個のバンクに対するアクセス時間を最小化できるという長所がある。もちろん、図３に示したマッピング方法に比べて消費電力はさらに多いが、このような事実は、使用しようとするシステムの特性に合わせてユーザが選択する問題であり、相互の長短所により二つの方法についての優劣をきめることは無意味である。
【００３８】
最後に、メモリの効果的な使用のために必要であると考えられるメモリアドレスのマッピング方法を説明する。
【００３９】
図５は、本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第３実施形態を示す図である。
【００４０】
図５に示すように、アドレスマッピングの第３実施形態は、消費電力及びメモリアクセス時間をいずれも考慮するマッピング方法であって、４個のバンクＢＡＮＫ０ないしＢＡＮＫ３のうち一部のバンクのみを使用してもよく、またアクセス時間を短縮させようとするときに使用できるマッピング方法である。
【００４１】
図５Ａは、第１メモリマップＭ１及びそれに対応するメモリ領域を表示する。
図５Ｂは、第２メモリマップＭ２及びそれに対応するメモリ領域を表示する。
図５Ｃは、第３メモリマップＭ３及びそれに対応するメモリ領域を表示する。
図５Ｄは、第４メモリマップＭ４及びそれに対応するメモリ領域を表示する。
【００４２】
図５Ａに示すように、第１メモリマップＭ１は、第１バンクＢＡＮＫ０及び第２バンクＢＡＮＫ１のそれぞれ二つのページ０，１，４，５をマッピングする。すなわち、第１バンクＢＡＮＫ０の二つのページ０，１と第２バンクＢＡＮＫ１の二つのページ４，５とをそれぞれ順次にマッピングする。図５Ｂに示すように、第２メモリマップＭ２は、第１バンクＢＡＮＫ０及び第２バンクＢＡＮＫ１の残りの二つのページ２，３，６，７を順次にマッピングする。図５Ｃに示すように、第３メモリマップＭ３は、第３バンクＢＡＮＫ２及び第４バンクＢＡＮＫ３のそれぞれ二つのページ８，９，１２，１３を順次にマッピングする。図５Ｄに示すように、第４メモリマップＭ４は、第３バンクＢＡＮＫ２及び第４バンクＢＡＮＫ３の残りの二つのページ１０，１１，１４，１５を順次にマッピングする。
【００４３】
図５に示すように、メモリバンクを二つのみ使用するため、図４に示した第１実施形態と比較すれば、消費電力は増加するが、アクセス速度が速くなるという長所がある。また、図４に示した第２実施形態と比較すれば、消費電力は減少するが、アクセス速度は減少する。
【００４４】
したがって、図３ないし図５に示した実施形態の長短所を比較して、使用しようとするシステムに最も適したメモリマッピングをすればよく、本発明は、このようなユーザの選択を可能にするために、図１に示したメモリアドレス生成回路及び前記メモリアドレス生成回路を備えるメモリコントローラを提供する。
【００４５】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００４６】
本発明は、メモリ装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態によるメモリアドレス生成回路のブロックダイヤグラムである。
【図２Ａ】図１に示したメモリアドレス生成回路の具体的な実施形態を示す図である。
【図２Ｂ】図１に示したメモリアドレス生成回路の具体的な実施形態を示す図である。
【図３Ａ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第１実施形態を示し、第１メモリマップＭ１及びそれに対応するメモリ領域を表示する図である。
【図３Ｂ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第１実施形態を示し、第２メモリマップＭ２及びそれに対応するメモリ領域を表示する図である。
【図３Ｃ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第１実施形態を示し、第３メモリマップＭ３及びそれに対応するメモリ領域を表示する図である。
【図３Ｄ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第１実施形態を示し、第４メモリマップＭ４及びそれに対応するメモリ領域を表示する図である。
【図４Ａ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第２実施形態を示し、第１メモリマップＭ１及びそれに対応するメモリ領域を表示する図である。
【図４Ｂ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第２実施形態を示し、第２メモリマップＭ２及びそれに対応するメモリ領域を表示する図である。
【図４Ｃ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第２実施形態を示し、第３メモリマップＭ３及びそれに対応するメモリ領域を表示する図である。
【図４Ｄ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第２実施形態を示し、第４メモリマップＭ４及びそれに対応するメモリ領域を表示する図である。
【図５Ａ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第３実施形態を示し、第１メモリマップＭ１及びそれに対応するメモリ領域を表示する図である。
【図５Ｂ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第３実施形態を示し、第２メモリマップＭ２及びそれに対応するメモリ領域を表示する図である。
【図５Ｃ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第３実施形態を示し、第３メモリマップＭ３及びそれに対応するメモリ領域を表示する図である。
【図５Ｄ】本発明の一実施形態によるメモリアドレス生成回路またはメモリコントローラを利用したアドレスマッピングの第３実施形態を示し、第４メモリマップＭ４及びそれに対応するメモリ領域を表示する図である。
【符号の説明】
【００４８】
１００    メモリアドレス生成回路
１１０    ＣＡＳアドレス選択回路
１２０    ＲＡＳアドレス選択回路
１３０    マルチプレクサ
【図１】
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【図２Ａ】
2006221651.tif 000004
【図２Ｂ】
2006221651.tif 000005
【図３Ａ】
2006221651.tif 000006
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2006221651.tif 000009
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
2006221651.tif 000012
【図４Ｄ】
2006221651.tif 000013
【図５Ａ】
2006221651.tif 000014
【図５Ｂ】
2006221651.tif 000015
【図５Ｃ】
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【図５Ｄ】
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