(57)【要約】【課題】  ノイズ耐性を向上できる位相差検出回路を提供すること。【解決手段】  次エッジタイプ判定器３１と先立ち上がり判定器３２と立ち上がりエッジ専用位相差検出回路８０と立ち下がりエッジ専用位相差検出回路９０とを設け、前記次エッジタイプ判定器３１と前記先立ち上がり判定器３２から出力される検出信号をもとに、立ち上がりエッジ専用位相差検出回路８０と立ち下がりエッジ専用位相差検出回路９０からそれぞれ出力されるＵＰ出力、ＤＮ出力をスイッチ回路６１〜６８、スイッチ回路７１〜７８により切り替える。【選択図】      図１２
2006013687.tif 000002
【特許請求の範囲】
【請求項１】
２値化された第１の入力信号と第２の入力信号との間の位相差を検出し、その検出結果に応じたＵＰ出力やＤＮ出力の誤差信号を出力する位相差検出回路であって、
前記第１の入力信号、前記第２の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに、他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第１の入力信号と前記第２の入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち上がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第１の入力信号と第２の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第１の位相差検出回路と、
前記第１の入力信号、前記第２の入力信号を反転した第１の反転入力信号、第２の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第１の反転入力信号と前記第２の反転入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち下がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第２の位相差検出回路と、
次の第１の入力信号と第２の入力信号との比較が立ち上がりエッジ比較であるか、立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち上がり検出信号または次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第１の入力信号と第２の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第１の入力信号先立ち上がり検出信号または第２の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、
前記次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第１の位相差検出回路からのＵＰ出力やＤＮ出力を選択する第１のスイッチ回路と、
前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第２の位相差検出回路からのＵＰ出力やＤＮ出力を選択する第２のスイッチ回路と、
前記先立ち上がり判定器が出力する第１の入力信号先立ち上がり検出信号をもとに、前記第１の位相差検出回路および前記第２の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第１の入力信号に先に発生した場合の前記ＵＰ出力やＤＮ出力の誤差信号を選択し、前記ＵＰ出力、ＤＮ出力ごとに共通出力する第３のスイッチ回路と、
前記先立ち上がり判定器が出力する第２の入力信号先立ち上がり検出信号をもとに、前記第１の位相差検出回路および前記第２の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第２の入力信号に先に発生した場合の前記ＵＰ出力やＤＮ出力の誤差信号を選択し、前記ＵＰ出力、ＤＮ出力ごとに共通出力する第４のスイッチ回路と、
を備えたことを特徴とする位相差検出回路。
【請求項２】
前記第１の位相差検出回路は、前記第１の入力信号と前記第２の入力信号との比較判定を行う第１の比較回路と、前記第１の入力信号をもとに前記第２の入力信号を読み込み、前記読み込んだ第２の入力信号をもとに互いに相補関係となる第１の制御信号および第２の制御信号を出力する第１の極性判定回路と、前記第１の制御信号をもとに前記第１の比較回路の出力に対しゲート制御を行う第１のゲート回路と、前記第２の制御信号をもとに前記第１の比較回路の出力に対しゲート制御を行う第２のゲート回路と、前記第２の入力信号をもとに前記第１の入力信号を読み込み、前記読み込んだ第１の入力信号をもとに互いに相補関係となる第３の制御信号および第４の制御信号を出力する第２の極性判定回路と、前記第３の制御信号をもとに前記第１の比較回路の出力に対しゲート制御を行う第３のゲート回路と、前記第４の制御信号をもとに前記第１の比較回路の出力に対しゲート制御を行う第４のゲート回路とを備え、
前記第２の位相差検出回路は、前記第１の入力信号を反転した第１の反転入力信号と前記第２の入力信号を反転した第２の反転入力信号との比較判定を行う第２の比較回路と、前記第１の反転入力信号をもとに前記第２の反転入力信号を読み込み、前記読み込んだ第２の反転入力信号をもとに互いに相補関係となる第５の制御信号および第６の制御信号を出力する第３の極性判定回路と、前記第５の制御信号をもとに前記第２の比較回路の出力に対しゲート制御を行う第５のゲート回路と、前記第６の制御信号をもとに前記第２の比較回路の出力に対しゲート制御を行う第６のゲート回路と、前記第２の反転入力信号をもとに前記第１の反転入力信号を読み込み、前記読み込んだ第１の反転入力信号をもとに互いに相補関係となる第７の制御信号および第８の制御信号を出力する第４の極性判定回路と、前記第７の制御信号をもとに前記第２の比較回路の出力に対しゲート制御を行う第７のゲート回路と、前記第８の制御信号をもとに前記第２の比較回路の出力に対しゲート制御を行う第８のゲート回路とを備え、
前記第１のスイッチ回路は、前記第１の位相差検出回路の第１のゲート回路、第２のゲート回路、第３のゲート回路および第４のゲート回路からのＵＰ出力やＤＮ出力を選択し、前記第２のスイッチ回路は、前記第２の位相差検出回路の第５のゲート回路、第６のゲート回路、第７のゲート回路および第８のゲート回路からのＵＰ出力やＤＮ出力を選択し、前記第３のスイッチ回路は、前記第１の位相差検出回路の第１のゲート回路および第２のゲート回路と、前記第２の位相差検出回路の第５のゲート回路および第６のゲート回路とからのＵＰ出力やＤＮ出力を選択し、第４のスイッチ回路は、前記第１の位相差検出回路の第３のゲート回路および第４のゲート回路と、前記第２の位相差検出回路の第７のゲート回路および第８のゲート回路とからのＵＰ出力やＤＮ出力を選択することを特徴とする請求項１記載の位相差検出回路。
【請求項３】
２値化された第１の入力信号と第２の入力信号との間の位相差を検出し、その検出結果に応じたＵＰ出力やＤＮ出力の誤差信号を出力する位相差検出回路であって、
前記第１の入力信号、前記第２の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第１の入力信号と前記第２の入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち上がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力し、
また、前記第１の入力信号、前記第２の入力信号を反転した第１の反転入力信号、第２の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第１の反転入力信号と前記第２の反転入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち下がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第１の入力信号と第２の入力信号との比較が立ち上がりエッジ比較、立ち下がりエッジ比較いずれの場合でも共用される共用位相差検出回路と、
次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第１の入力信号と第２の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第１の入力信号先立ち上がり検出信号または第２の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、
前記先立ち上がり判定器が出力する第１の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第１の入力信号に先に発生した場合に前記共用位相差検出回路が出力するＵＰ出力やＤＮ出力を選択する第１の共用スイッチ回路と、
前記先立ち上がり判定器が出力する第２の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第２の入力信号に先に発生した場合に前記共用位相差検出回路が出力するＵＰ出力やＤＮ出力を選択する第２の共用スイッチ回路と、
前記第１の入力信号と第２の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較である場合、前記第１の入力信号と第２の入力信号とを反転させる入力信号制御回路と、
を備えたことを特徴とする位相差検出回路。
【請求項４】
２値化された第１の入力信号と第２の入力信号との間の位相差を検出し、その検出結果に応じたＵＰ出力やＤＮ出力の誤差信号を出力する位相差検出回路であって、
前記第１の入力信号に対し所定の遅延時間を付与し第１の遅延入力信号を出力する第１の遅延回路と、
前記第２の入力信号に対し所定の遅延時間を付与し第２の遅延入力信号を出力する第２の遅延回路と、
前記第１の入力信号と前記第１の遅延入力信号、または前記第２の入力信号と前記第２の遅延入力信号をもとにリセット信号を生成するリセット回路と、
次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定する次エッジタイプ判定回路と、
前記第１の遅延入力信号と前記第２の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのＵＰ出力やＤＮ出力を出力するフリップフロップを主体とした第１のＦ／Ｆ主体回路と、前記次エッジタイプ判定器の判定結果と前記第１の遅延入力信号と前記第２の遅延入力信号とをもとに、前記第１の入力信号と前記第２の入力信号との状態に応じ、前記第１のＦ／Ｆ主体回路が出力したＵＰ出力またはＤＮ出力の一部を、ＤＮ出力またはＵＰ出力へ切り替え出力する第１の出力切り替え回路とを有した立ち上がりエッジ比較用回路ブロックと、
前記第１の遅延入力信号を反転した第１の遅延反転入力信号と前記第２の遅延入力信号を反転した第２の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのＵＰ出力やＤＮ出力を出力するフリップフロップを主体とした第２のＦ／Ｆ主体回路と、前記次エッジタイプ判定器の判定結果と前記第１の遅延反転入力信号と前記第２の遅延反転入力信号とをもとに、前記第１の入力信号と前記第２の入力信号との状態に応じ、前記第２のＦ／Ｆ主体回路が出力したＵＰ出力またはＤＮ出力の一部を、ＤＮ出力またはＵＰ出力へ切り替え出力する第２の出力切り替え回路とを有した立ち下がりエッジ比較用回路ブロックと、
前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記ＵＰ出力両者を加算し出力するとともに、前記ＤＮ出力両者を加算し出力する出力回路と、
を備えたことを特徴とする位相差検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号間の位相差を検出する位相差検出回路に関する。
【背景技術】
【０００２】
ＤＶＤ−ＲＯＭなどの光ディスク再生装置において、レーザを精度良くｐｉｔ列に照射させるトラッキングサーボ回路の方式としてＤｉｆｆｅｒｅｎｔｉａｌ  Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ（ＤＰＤ）というものがある。これはディスク表面上から反射したレーザ光を分割された受光素子で受けると、トラッキング誤差に応じて前記分割された受光素子から出力される信号間に位相差が生じることを利用し、その位相差情報をフィードバックすることでトラッキング制御する方式である。
図１は、従来のトラッキング誤差検出回路の基本的な構成を示すブロック図である。このトラッキング誤差検出回路は、ディスク面上から反射されたレーザ光を受光する四つの素子に分割されたフォトダイオードなどの受光素子９０１、前記受光素子９０１の各フォトダイオードから出力されたディスク面上に記録されたデータ波形を増幅するゲインコントロールアンプ９０２ａ，９０２ｂ，９０２ｃ，９０２ｄ、データ波形列に含まれる高周波信号成分を高域強調するイコライザー回路９０３ａ，９０３ｂ，９０３ｃ，９０３ｄ、前記高域強調された高周波信号から低域成分を除去するハイパスフィルタ９０４ａ，９０４ｂ，９０４ｃ，９０４ｄ、アナログ信号を２値化する２値化回路９０５ａ，９０５ｂ，９０５ｃ，９０５ｄ、２値化された信号間の位相差を検出し、検出した位相差に応じた信号を出力する位相差検出回路９０６ａ，９０６ｂ、前記位相差検出回路９０６ａ，９０６ｂにより検出した位相差に応じた信号波形を加算する加算回路９０７、その加算結果を積分するローパスフィルタ９０８を備えている。
【０００３】
４分割された受光素子から出力される信号は、図１の場合、信号Ａと信号Ｃ、または信号Ｂと信号Ｄが同位相であり、よって信号Ａ−Ｂ間、信号Ｃ−Ｄ間において位相差を検出し、ローパスフィルタ９０８の手前でそれらを加算する方式と、予め各々の信号を信号Ａ＋Ｃ、信号Ｂ＋Ｄというように加算しておき、それらの間の位相差を検出する方式の２通りある。図１は前者の例であり、信号Ａと信号Ｂとの間の回路と、信号Ｃと信号Ｄとの間の回路は基本的に同一構成であるので、以下の説明では信号Ａと信号Ｂとの間の回路について説明する。なお、信号Ａと信号Ｂを信号Ｃと信号Ｄへ置き換えれば、信号Ａと信号Ｂとの間の回路についての説明は信号Ｃと信号Ｄとの間の回路の説明として流用可能である。
【０００４】
図２は、位相差検出回路９０６ａの具体的な回路例を示す論理回路図である。図３は、図２に示す位相差検出回路９０６ａの動作を示すタイミングチャートである。基本的動作としては、ＥｘＯＲ回路９５１で入力信号Ａ−Ｂ間の不一致期間を検出し、それを入力信号Ａと入力信号Ｂのどちらが先に立ち上がるか、即ちどちらの信号の位相が進んでいるかをＤフリップフロップ９５２で判定した結果を用いて出力の極性を決めることで、位相誤差絶対量と極性とを同時に判断し出力する回路である。この例では入力信号Ａが入力信号Ｂよりも先に立ち上がった場合、即ち入力信号Ａが入力信号Ｂよりも位相が進んでいると判断された場合にＵＰ側出力がアクティブになり、逆に入力信号Ｂが入力信号Ａよりも先に立ち上がった場合、即ち入力信号Ｂが入力信号Ａよりも位相が進んでいると判断された場合にＤＮ（ＤＯＷＮ）側出力がアクティブになるような極性に設定されている。
【０００５】
なお、この位相差検出回路においては、読み取りディスクの線速度が高速化され、同じ位相差でも相対的に絶対時間差が微少になってくるとＥｘＯＲ回路９５１の出力が反応できずデッドゾーンが起こることが予想される。
【０００６】
図４は、このＥｘＯＲ回路を主体にした位相差検出回路において発生するデッドゾーン問題について、改善を施した位相差検出回路の構成を示す論理回路図である。この図４に示す回路動作の概要は、ＰＬＬ回路などで良く知られているＤフリップフロップを主体としたエッジ検出回路を基本とすることで、デッドゾーン発生を回避するものである。ただし、この回路は複雑かつ規模も大きくなってしまうため、デッドゾーンが問題とならない程度の速度域で読み取りを行う場合には、図２に示した回路の方が適している。
【０００７】
次に、従来の位相差検出回路として図２に示した回路（以下、ＥｘＯＲ主体回路という）と、図４に示したＤフリップフロップを主体とした回路（以下、Ｄフリップフロップ主体回路という）について、入力信号にチャタリングノイズなどの定常的なノイズが乗った場合の動作について説明する。
ここでいうチャタリングノイズとは、例えば図１の２値化回路９０５ａ、９０５ｂの手前において本来の信号へノイズが重畳されることにより生ずるものであり、よって位相差検出回路への入力時においては本来捉えたいエッジはチャタリング期間中のほぼ中央にあると仮定する。図５は、このようなチャタリングノイズの発生過程を示す説明図である。
【０００８】
先ず、図２に示すＥｘＯＲ主体回路においてどの様な誤動作が起こるかタイミングチャートを使って説明する。
最初に、立ち上がりエッジ比較時、入力信号Ａの位相が入力信号Ｂの位相よりも進んでいる場合について説明する。この場合において、入力信号Ｂにチャタリングが発生した場合のＵＰ出力、ＤＮ出力の波形図を図６（ａ）に示す。ＤＰＤ回路の最終出力は、ＵＰ出力の積分値とＤＮ出力の積分値の差であるため、この場合はＵＰ側にプラスとなる出力値となり、本来の入力信号Ｂのエッジが図６（ａ）のタイミングＴＢであるならば期待値と出力極性は合致しているため、トラッキング制御信号が反対側に作用するといったことはなく、また誤差検出絶対量についても例えチャタリング期間の長さが変動しても、ＵＰ出力とＤＮ出力とで打ち消し合うため大きくずれることはなく、よってサーボ制御に大きな破綻はない。
【０００９】
また、同じく立ち上がりエッジ比較時において、入力信号Ａの位相が入力信号Ｂの位相よりも遅れている場合、すなわち、タイミングＴＢで立ち上がる入力信号Ｂにチャタリングが乗った場合の波形図を図６（ｂ）に示す。この場合は、ＵＰ出力の積分値とＤＮ出力の積分値の差はＤＮ側にプラスとなり、よって出力極性は正しく、さらに図６（ａ）と同じく誤差絶対量に関しても大きくずれることはない。よってこの場合もサーボ制御に大きな破綻は発生しない。
【００１０】
次に、立ち下がりエッジ比較時において入力信号Ｂにチャタリングノイズが重畳しており、入力信号Ａの位相が入力信号Ｂの位相よりも進んでいる場合の波形図を図６（ｃ）に示す。誤差検出の絶対量に関しては大きくずれてはいないが、ＵＰ出力の積分値とＤＮ出力の積分値の差がＤＮ側にプラスとなってしまい、タイミングＴＢで立ち下がる本来の入力信号Ｂとの比較で得られる期待値と極性が逆となっており、このままではサーボ制御が破綻する。
【００１１】
また、同じく立ち下がりエッジ比較時において、今度は入力信号Ａの位相が入力信号Ｂの位相よりも遅れている場合において、入力信号Ｂにチャタリングが重畳した場合の波形図を図６（ｄ）に示す。この場合についても誤差検出絶対量は大きくずれていないが、出力の極性が期待値と逆になっており、サーボ制御が破綻する。
【００１２】
次に、入力信号Ａにチャタリングが重畳した場合の立ち上がりエッジ比較時のＵＰ出力、ＤＮ出力の波形図を図７に示す。この場合の出力の極性は、入力信号Ｂが立ち上がる前までは、その直前の極性判定結果をそのまま用いるため正しい結果が得られるとは限らない。さらに入力信号Ｂが立ち上がった後は、入力信号Ｂが立ち上がる瞬間の入力信号Ａの状態によって極性が決まってしまうため、入力信号Ａが“Ｈｉｇｈ”レベルであるとＵＰ側、入力信号Ａが“Ｌｏｗ”レベルであるとＤＮ側になるなど不定となる。出力極性がその時々によって変わってしまうというのはサーボ制御にとっては非常に都合が悪い。
また、入力信号Ａにチャタリングが重畳した場合の立ち下がりエッジ比較時については、直前の出力極性判定結果をそのまま使い続けるため所望の極性になるとは限らず、こちらもサーボ制御が破綻する危険性が高い。
【００１３】
次に、図４に示すＤフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明する。
図８は、このＤフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
立ち上がりエッジ比較時において入力信号Ｂにチャタリングが重畳している場合において、入力信号Ａの位相が入力信号Ｂの位相よりも進んでいる場合の波形図を図８（ａ）に示し、入力信号Ａの位相が入力信号Ｂの位相よりも遅れている場合の波形図を図８（ｂ）に示す。これらの場合、両者ともＵＰ出力の積分値とＤＮ出力の積分値の差はＤＮ側に大幅にプラスとなっており、極性も入力信号Ａと入力信号Ｂの前後関係とは関係なくＤＮ側に出ている。
図６（ａ）、（ｂ）に示すＥｘＯＲ主体回路においては誤差絶対量は期待値と大きくずれていないが、このＤフリップフロップ主体回路においてはＤＮ出力は本来の位相誤差とは無関係に入力信号Ｂのチャタリング期間の長さによってのみ決まるため、誤差絶対量については期待値と大きく異なる可能性が高く、サーボ制御が破綻する危険性が高い。
【００１４】
次に、立ち下がりエッジ比較時における入力信号Ｂにチャタリングが重畳した場合の波形図を図８（ｃ）,（ｄ）に示す。図８（ｃ）,（ｄ）の両出力を見ると、図８（ａ）,（ｂ）に示す立ち上がりエッジ比較時と同じ結果を出力している。誤差検出絶対量は位相誤差量と無関係に入力信号Ｂのチャタリング期間の長さによってのみ決まるため、チャタリング期間が長いと本来の期待値とは大きく異なってしまい、サーボ制御は破綻する危険性が高い。
図９は、Ｄフリップフロップ主体回路において、チャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートであり、入力信号Ａにチャタリングが重畳した場合における立ち上がりエッジ、立ち下がりエッジ比較の両ケースを図９（ａ）、（ｂ）、（ｃ）、（ｄ）の波形図に示す。今度は先ほどとは逆にＵＰ出力側が位相誤差量とは無関係に入力信号Ａのチャタリング期間の長さによってのみ決まり、そのため大幅にプラスになる可能性があり、サーボ制御が破綻する危険性が高い。
このような位相差検出回路を用いたトラッキング誤差検出回路としては、光ビームが光ディスク上のトラックを正確にトレースするためのトラッキングサーボ技術についてのトラッキングエラー信号生成方法がある（例えば、特許文献１参照）。
【特許文献１】特開２００３−２２８８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
かかる従来の位相差検出回路では、以下の短所が付随している。前述したように位相差検出回路のいずれにおいても入力信号にチャタリングノイズなどの定常的なノイズが重畳した場合の対策は施されておらず、ディスク読取り速度の高速化や、次世代光ディスクなどでの高記録密度化により信号のＳ／Ｎが悪化し、品質の低下した信号が位相差検出回路に入力されると誤検出結果を出力する危険性が高いという課題がある。
【００１６】
本発明は、このような事情に鑑みてなされたものであり、入力信号に重畳したチャタリングノイズを含む定常的なノイズに対するノイズ耐性を向上できる位相差検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述の目的を達成するため、本発明にかかる位相差検出回路は、２値化された第１の入力信号と第２の入力信号との間の位相差を検出し、その検出結果に応じたＵＰ出力やＤＮ出力の誤差信号を出力する位相差検出回路であって、前記第１の入力信号、前記第２の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに、他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第１の入力信号と前記第２の入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち上がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第１の入力信号と第２の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第１の位相差検出回路と、前記第１の入力信号、前記第２の入力信号を反転した第１の反転入力信号、第２の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第１の反転入力信号と前記第２の反転入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち下がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第２の位相差検出回路と、次の第１の入力信号と第２の入力信号との比較が立ち上がりエッジ比較であるか、立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち上がり検出信号または次立ち下がり検出信号を出力する次エッジタイプ判定器と、
前記第１の入力信号と第２の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第１の入力信号先立ち上がり検出信号または第２の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、前記次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第１の位相差検出回路からのＵＰ出力やＤＮ出力を選択する第１のスイッチ回路と、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第２の位相差検出回路からのＵＰ出力やＤＮ出力を選択する第２のスイッチ回路と、前記先立ち上がり判定器が出力する第１の入力信号先立ち上がり検出信号をもとに、前記第１の位相差検出回路および前記第２の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第１の入力信号に先に発生した場合の前記ＵＰ出力やＤＮ出力の誤差信号を選択し、前記ＵＰ出力、ＤＮ出力ごとに共通出力する第３のスイッチ回路と、前記先立ち上がり判定器が出力する第２の入力信号先立ち上がり検出信号をもとに、前記第１の位相差検出回路および前記第２の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第２の入力信号に先に発生した場合の前記ＵＰ出力やＤＮ出力の誤差信号を選択し、前記ＵＰ出力、ＤＮ出力ごとに共通出力する第４のスイッチ回路とを備えたことを特徴とする。
【００１８】
上述の目的を達成するため、本発明にかかる位相差検出回路は、２値化された第１の入力信号と第２の入力信号との間の位相差を検出し、その検出結果に応じたＵＰ出力やＤＮ出力の誤差信号を出力する位相差検出回路であって、前記第１の入力信号、前記第２の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第１の入力信号と前記第２の入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち上がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力し、また、前記第１の入力信号、前記第２の入力信号を反転した第１の反転入力信号、第２の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第１の反転入力信号と前記第２の反転入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち下がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力する、次の第１の入力信号と第２の入力信号との比較が立ち上がりエッジ比較、立ち下がりエッジ比較いずれの場合でも共用される共用位相差検出回路と、次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較であるかを判定し、前記判定結果をもとに次立ち下がり検出信号を出力する次エッジタイプ判定器と、前記第１の入力信号と第２の入力信号との内で先に立ち上がった入力信号を判定し、前記判定結果をもとに第１の入力信号先立ち上がり検出信号または第２の入力信号先立ち上がり検出信号を出力する先立ち上がり判定器と、前記先立ち上がり判定器が出力する第１の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第１の入力信号に先に発生した場合に前記共用位相差検出回路が出力するＵＰ出力やＤＮ出力を選択する第１の共用スイッチ回路と、前記先立ち上がり判定器が出力する第２の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第２の入力信号に先に発生した場合に前記共用位相差検出回路が出力するＵＰ出力やＤＮ出力を選択する第２の共用スイッチ回路と、前記第１の入力信号と第２の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較である場合、前記第１の入力信号と第２の入力信号とを反転させる入力信号制御回路とを備えたことを特徴とする。
【００１９】
また、上述の目的を達成するため、本発明にかかる位相差検出回路は、２値化された第１の入力信号と第２の入力信号との間の位相差を検出し、その検出結果に応じたＵＰ出力やＤＮ出力の誤差信号を出力する位相差検出回路であって、前記第１の入力信号に対し所定の遅延時間を付与し第１の遅延入力信号を出力する第１の遅延回路と、前記第２の入力信号に対し所定の遅延時間を付与し第２の遅延入力信号を出力する第２の遅延回路と、前記第１の入力信号と前記第１の遅延入力信号、または前記第２の入力信号と前記第２の遅延入力信号をもとにリセット信号を生成するリセット回路と、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定する次エッジタイプ判定回路と、前記第１の遅延入力信号と前記第２の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのＵＰ出力やＤＮ出力を出力するフリップフロップを主体とした第１のＦ／Ｆ主体回路と、前記次エッジタイプ判定器の判定結果と前記第１の遅延入力信号と前記第２の遅延入力信号とをもとに、前記第１の入力信号と前記第２の入力信号との状態に応じ、前記第１のＦ／Ｆ主体回路が出力したＵＰ出力またはＤＮ出力の一部を、ＤＮ出力またはＵＰ出力へ切り替え出力する第１の出力切り替え回路とを有した立ち上がりエッジ比較用回路ブロックと、前記第１の遅延入力信号を反転した第１の遅延反転入力信号と前記第２の遅延入力信号を反転した第２の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのＵＰ出力やＤＮ出力を出力するフリップフロップを主体とした第２のＦ／Ｆ主体回路と、前記次エッジタイプ判定器の判定結果と前記第１の遅延反転入力信号と前記第２の遅延反転入力信号とをもとに、前記第１の入力信号と前記第２の入力信号との状態に応じ、前記第２のＦ／Ｆ主体回路が出力したＵＰ出力またはＤＮ出力の一部を、ＤＮ出力またはＵＰ出力へ切り替え出力する第２の出力切り替え回路とを有した立ち下がりエッジ比較用回路ブロックと、前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記ＵＰ出力両者を加算し出力するとともに、前記ＤＮ出力両者を加算し出力する出力回路とを備えたことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供できる効果がある。
【発明を実施するための最良の形態】
【００２１】
ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、第１の入力信号、第２の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第１の入力信号と前記第２の入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、次の第１の入力信号と第２の入力信号との比較が立ち上がりエッジ比較であるときに有効となる第１の位相差検出回路から、立ち上がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力させ、前記第１の入力信号、前記第２の入力信号を反転した第１の反転入力信号、第２の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第１の反転入力信号と前記第２の反転入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較であるときに有効となる第２の位相差検出回路から、立ち下がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ出力させ、次エッジタイプ判定器が出力する次立ち上がり検出信号をもとに、前記第１の位相差検出回路からのＵＰ出力やＤＮ出力を第１のスイッチ回路により選択し、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、前記第２の位相差検出回路からのＵＰ出力やＤＮ出力を第２のスイッチ回路により選択し、先立ち上がり判定器が出力する第１の入力信号先立ち上がり検出信号をもとに、前記第１の位相差検出回路および前記第２の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第１の入力信号に先に発生した場合の前記ＵＰ出力やＤＮ出力を選択し、前記ＵＰ出力、ＤＮ出力ごとに第３のスイッチ回路により共通出力させ、前記先立ち上がり判定器が出力する第２の入力信号先立ち上がり検出信号をもとに、前記第１の位相差検出回路および前記第２の位相差検出回路からの、立ち上がりエッジまたは立ち下がりエッジが前記第２の入力信号に先に発生した場合の前記ＵＰ出力やＤＮ出力を選択し、前記ＵＰ出力、ＤＮ出力ごとに第４のスイッチ回路により共通出力させることで実現した。
【００２２】
ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、前記第１の入力信号、前記第２の入力信号の内で立ち上がりエッジが先に発生した一方の入力信号をもとに他方の入力信号を読み込み、前記他方の入力信号を読み込んだときの状態と、前記第１の入力信号と前記第２の入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち上がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ共用位相差検出回路から出力させ、また、前記第１の入力信号、前記第２の入力信号を反転した第１の反転入力信号、第２の反転入力信号のうちで立ち上がりエッジが先に発生した一方の反転入力信号をもとに、他方の反転入力信号を読み込み、前記他方の反転入力信号を読み込んだときの状態と、前記第１の反転入力信号と前記第２の反転入力信号との比較結果とをもとに、前記第１の入力信号と前記第２の入力信号との間の位相差に応じたＵＰ出力やＤＮ出力の誤差信号を、立ち下がりエッジが前記第１の入力信号に先に発生した場合と、前記第２の入力信号に先に発生した場合とに応じてそれぞれ前記共用位相差検出回路から出力させ、次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較であるかを次エッジタイプ判定器により判定し、前記判定結果をもとに次立ち下がり検出信号を出力させ、前記第１の入力信号と第２の入力信号との内で先に立ち上がった入力信号を先立ち上がり判定器により判定し、前記判定結果をもとに第１の入力信号先立ち上がり検出信号または第２の入力信号先立ち上がり検出信号を出力させ、前記先立ち上がり判定器が出力する第１の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第１の入力信号に先に発生した場合に前記共用位相差検出回路が出力するＵＰ出力やＤＮ出力を第１の共用スイッチ回路により選択し、前記先立ち上がり判定器が出力する第２の入力信号先立ち上がり検出信号をもとに、立ち上がりエッジまたは立ち下がりエッジが前記第２の入力信号に先に発生した場合に前記共用位相差検出回路が出力するＵＰ出力やＤＮ出力を第２の共用スイッチ回路により選択し、前記第１の入力信号と第２の入力信号とを、前記次エッジタイプ判定器が出力する次立ち下がり検出信号をもとに、次の第１の入力信号と第２の入力信号との比較が立ち下がりエッジ比較である場合、前記第１の入力信号と第２の入力信号とを入力信号制御回路により反転させることで実現した。
【００２３】
また、ノイズ耐性、特に入力信号に重畳したチャタリングノイズを含む定常的なノイズに対する耐性を向上できる位相差検出回路を提供するという目的を、第１の遅延回路により第１の入力信号に対し所定の遅延時間を付与し第１の遅延入力信号を出力させ、第２の遅延回路により前記第２の入力信号に対し所定の遅延時間を付与し第２の遅延入力信号を出力させ、前記第１の入力信号と前記第１の遅延入力信号、または前記第２の入力信号と前記第２の遅延入力信号をもとにリセット回路によりリセット信号を生成させ、次エッジタイプ判定回路により次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定させ、前記第１の遅延入力信号と前記第２の遅延入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち上がりエッジ比較であるときのＵＰ出力やＤＮ出力を第１のＦ／Ｆ主体回路から出力させ、前記次エッジタイプ判定器の判定結果と前記第１の遅延入力信号と前記第２の遅延入力信号とをもとに、前記第１の入力信号と前記第２の入力信号との状態に応じ、前記第１のＦ／Ｆ主体回路が出力したＵＰ出力またはＤＮ出力の一部を、ＤＮ出力またはＵＰ出力へ第１の出力切り替え回路により切り替え出力させる立ち上がりエッジ比較用回路ブロックと、前記第１の遅延入力信号を反転した第１の遅延反転入力信号と前記第２の遅延入力信号を反転した第２の遅延反転入力信号と前記リセット信号とをもとに、前記次エッジタイプ判定回路の判定結果が次の比較が立ち下がりエッジ比較であるときのＵＰ出力やＤＮ出力を第２のＦ／Ｆ主体回路から出力させ、前記次エッジタイプ判定器の判定結果と前記第１の遅延反転入力信号と前記第２の遅延反転入力信号とをもとに、前記第１の入力信号と前記第２の入力信号との状態に応じ、前記第２のＦ／Ｆ主体回路が出力したＵＰ出力またはＤＮ出力の一部を、ＤＮ出力またはＵＰ出力へ第２の出力切り替え回路により切り替え出力させる立ち下がりエッジ比較用回路ブロックと、出力回路により、前記立ち上がりエッジ比較用回路ブロックおよび前記立ち下がりエッジ比較用回路ブロックから出力された前記ＵＰ出力両者を加算し出力するとともに、前記ＤＮ出力両者を加算し出力することで実現した。
【実施例１】
【００２４】
図１０は、この実施例１のＥｘＯＲ主体回路として構成された位相差検出回路のノイズ耐性向上機能を説明するための立ち下りエッジ比較時のタイミングチャートである。この図では、図６（ｃ）および（ｄ）で示した様な、前記第１の入力と第２の入力の立ち下がりエッジ間位相比較時に起こる、期待する出力と実際の出力極性が異なってしまう問題を解決するための一例として、これら２入力の立ち下がりエッジ比較時には、位相差検出回路出力ＵＰおよびＤＮを入れ替えて出力させて期待する出力と極性の整合性を取る例を示している。また、図１１は、この実施例１のノイズ耐性向上機能を備えたＥｘＯＲ主体回路として構成された位相差検出回路を示す論理回路図である。
また、この実施例１の位相差検出回路は、図１に示すトラッキング誤差検出回路に適用されるものであり、位相差検出回路９０６ａ，９０６ｂを除く図１の説明はこの実施例１の位相差検出回路にも適用する。すなわち、図１は、この実施例１の位相差検出回路が適用されるトラッキング誤差検出回路の基本的な構成を示すブロック図である。このトラッキング誤差検出回路は、ディスク面上から反射されたレーザ光を受光する四つの素子に分割されたフォトダイオードなどの受光素子９０１、前記受光素子９０１の各フォトダイオードから出力されたディスク面上に記録されたデータ波形を増幅するゲインコントロールアンプ９０２ａ，９０２ｂ，９０２ｃ，９０２ｄ、データ波形列に含まれる高周波信号成分を高域強調するイコライザー回路９０３ａ，９０３ｂ，９０３ｃ，９０３ｄ、前記高域強調された高周波信号から低域成分を除去するハイパスフィルタ９０４ａ，９０４ｂ，９０４ｃ，９０４ｄ、アナログ信号を２値化する２値化回路９０５ａ，９０５ｂ，９０５ｃ，９０５ｄ、２値化された信号間の位相差を検出し、検出した位相差に応じた信号を出力するこの実施例１の位相差検出回路、前記位相差検出回路により検出した位相差に応じた信号波形を加算する加算回路９０７、その加算結果を積分するローパスフィルタ９０８を備えている。
【００２５】
４分割された受光素子から出力される信号は、図１の場合、信号Ａと信号Ｃ、または信号Ｂと信号Ｄが同位相であり、よって信号Ａ−Ｂ間、信号Ｃ−Ｄ間において位相差を検出し、ローパスフィルタ９０８の手前でそれらを加算する方式と、予め各々の信号を信号Ａ＋Ｃ、信号Ｂ＋Ｄというように加算しておき、それらの間の位相差を検出する方式の２通りある。図１は前者の例であり、信号Ａと信号Ｂとの間の回路と、信号Ｃと信号Ｄとの間の回路は基本的に同一構成であるので、以下の説明では信号Ａと信号Ｂとの間の回路について説明する。なお、信号Ａと信号Ｂを信号Ｃと信号Ｄへ置き換えれば、信号Ａと信号Ｂとの間の回路についての説明は信号Ｃと信号Ｄとの間の回路の説明として流用可能である。
【００２６】
ＥｘＯＲ主体回路として構成された図２に示す従来の位相差検出回路においては、図６（ａ）、（ｂ）、（ｃ）、（ｄ）に示した入力信号Ｂにチャタリングノイズが重畳した場合だけを考察してみると、図６（ａ）、（ｂ）に示す立ち上がりエッジ比較時においては誤差検出絶対量、出力極性ともにほぼ問題はないと思われるが、図６（ｃ）、（ｄ）に示す立ち下がりエッジ比較時においては出力極性を反転させる必要があり、その概念を表したものが図１０である。
このことから、従来の図２に示すＥｘＯＲ主体回路として構成された位相差検出回路において入力信号Ｂにチャタリングノイズが重畳した場合のノイズ耐性向上機能としては、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定できる「次エッジタイプ判定器」を実現する。そして、この「次エッジタイプ判定器」の判定出力が、次の比較が立ち上がりエッジ比較を示しているときには、図２に示すＥｘＯＲ主体回路として構成された位相差検出回路のＤフリップフロップの出力をもとに生成されたＵＰ出力とＤＮ出力とをそのまま出力させる。
【００２７】
なお、これだけでは図７に示すような入力信号Ａにチャタリングノイズが重畳した場合のノイズ耐性向上機能は実現されていないので、さらに入力信号Ａをクロックとして、入力信号Ｂをデータ入力端子Ｄへ入力するＤフリップフロップをもう一つ追加し、「次エッジタイプ判定器」の判定出力が、次の比較が立ち上がりエッジ比較を示しているときには、この追加したＤフリップフロップの出力をもとに生成されるＵＰ出力とＤＮ出力とをそのまま出力させる。
【００２８】
そして、さらに入力信号Ａと入力信号Ｂのどちらが先に立ち上がるかを判定する「先立ち上がり判定器」を追加する。この「先立ち上がり判定器」の判定出力が、入力信号Ｂが先に立ち上がっていることを示しているときには、図２に示すＥｘＯＲ主体回路として構成された位相差検出回路のＤフリップフロップの出力をもとに生成されたＵＰ出力とＤＮ出力とを選択し、また前記判定出力が、入力信号Ａが先に立ち上がっていることを示しているときには、前記追加したＤフリップフロップの出力をもとに生成されるＵＰ出力とＤＮ出力とを選択する。
【００２９】
図１１に、このような前記「次エッジタイプ判定器」と前記「先立ち上がり判定器」とを備えた位相差検出回路を示す。
このＥｘＯＲ主体回路として構成された位相差検出回路は、ＥｘＯＲ回路１、Ｄフリップフロップ２，２１、２入力ＡＮＤ回路３，４，２２，２３、例えばアナログスイッチにより構成されたスイッチ回路５，６，７，８，９，１０，２４，２５，２６，２７，２８，２９、次エッジタイプ判定器３１および先立ち上がり判定器３２を備えている。
なお、Ｄフリップフロップ２，２１は、データ入力端子Ｄへ供給されている信号をクロック信号の立ち上がりエッジで読み込み、前記読み込んだ信号を出力端子Ｑへ、また前記読み込んだ信号を反転した信号を出力端子ＸＱへ出力し、次のクロック信号の立ち上がりエッジの直前まで、前記出力を保持するエッジトリガタイプのフリップフロップである。また、スイッチ回路５，６，７，８，９，１０，２４，２５，２６，２７，２８，２９は制御端子を有し、前記制御端子へ供給される次立ち上がり判定出力や次立ち下がり判定出力によりその接点の状態が切り替えられる。
【００３０】
入力信号Ａおよび入力信号ＢはＥｘＯＲ回路１の各入力端子と次エッジタイプ判定器３１と先立ち上がり判定器３２へ供給される構成である。入力信号Ａは、さらに、Ｄフリップフロップ２のデータ入力端子Ｄと、Ｄフリップフロップ２１のクロック入力端子ＣＫとへ供給される構成である。入力信号Ｂは、さらに、Ｄフリップフロップ２のクロック入力端子ＣＫと、Ｄフリップフロップ２１のデータ入力端子Ｄとへ供給される構成である。Ｄフリップフロップ２の出力端子Ｑは２入力ＡＮＤ回路４の一方の入力端子へ接続され、出力端子ＸＱは２入力ＡＮＤ回路３の一方の入力端子へ接続されている。２入力ＡＮＤ回路３，４の各他方の入力端子は共通接続され、前記ＥｘＯＲ回路１の出力端子と接続されている。
【００３１】
２入力ＡＮＤ回路３の出力端子はスイッチ回路５，６の一方の端子へ接続され、２入力ＡＮＤ回路４の出力端子はスイッチ回路８，９の一方の端子へ接続されている。スイッチ回路５およびスイッチ回路９の他方の端子はスイッチ回路７の一方の端子へ接続されている。また、スイッチ回路８およびスイッチ回路６の他方の端子はスイッチ回路１０の一方の端子へ接続されている。
【００３２】
Ｄフリップフロップ２１の出力端子Ｑは２入力ＡＮＤ回路２２の一方の入力端子へ接続され、出力端子ＸＱは２入力ＡＮＤ回路２３の一方の入力端子へ接続されている。２入力ＡＮＤ回路２２，２３の各他方の入力端子は共通接続され、前記ＥｘＯＲ回路１の出力端子と接続されている。
【００３３】
２入力ＡＮＤ回路２２の出力端子はスイッチ回路２４，２５の一方の端子へ接続され、２入力ＡＮＤ回路２３の出力端子はスイッチ回路２７，２８の一方の端子へ接続されている。スイッチ回路２４およびスイッチ回路２８の他方の端子はスイッチ回路２６の一方の端子へ接続されている。また、スイッチ回路２７およびスイッチ回路２５の他方の端子はスイッチ回路２９の一方の端子へ接続されている。
【００３４】
スイッチ回路７とスイッチ回路２６の他方の端子は共通接続され、ＤＮ出力が取り出される構成である。また、スイッチ回路１０とスイッチ回路２９の他方の端子は共通接続され、ＵＰ出力が取り出される構成である。
【００３５】
次エッジタイプ判定器３１からは、次の比較が立ち上がりエッジ比較であることを示す次立ち上がり判定出力と、次の比較が立ち下がりエッジ比較であることを示す次立ち下がり判定出力とが取り出され、次立ち上がり判定出力は、スイッチ回路５，８，２４，２７の制御端子へ供給される構成である。また、次立ち下がり判定出力は、スイッチ回路６，９，２５，２８の制御端子へ供給される構成である。
【００３６】
先立ち上がり判定器３２からは、入力信号Ａが入力信号Ｂより先に立ち上がったことを示す先Ａ立ち上がり信号判定出力と、入力信号Ｂが入力信号Ａより先に立ち上がったことを示す先Ｂ立ち上がり信号判定出力とが取り出され、先Ａ立ち上がり信号判定出力は、スイッチ回路２６，２９の制御端子へ供給される構成である。また、先Ｂ立ち上がり信号判定出力は、スイッチ回路７，１０の制御端子へ供給される構成である。
【００３７】
なお、図１１に示す構成では立ち上がりエッジをトリガとするＤフリップフロップの特性から、「次エッジタイプ判定器」の判定出力が、次の比較が立ち下がりエッジ比較を示しているときには対応できない。すなわち、図１１に示す位相差検出回路では、立ち下りエッジ比較時には正確な極性判定を行うことが出来ず、このため、入力信号Ａと入力信号Ｂの反転信号を入力とする、立ち下りエッジ比較時に対応する立ち下がりエッジ専用位相差検出回路および先立ち上がり判定器をもう一つ設け、これらの出力を前述の次エッジタイプ判定器３１を用いて切り替える構成にする。
【００３８】
図１２は、このような前記次エッジタイプ判定器３１と前記先立ち上がり判定器３２ａ
，３２ｂとを備え、立ち上がりエッジ比較時および立ち下がりエッジ比較時、共に対応可能なＥｘＯＲ主体回路として構成された位相差検出回路の構成を示す論理回路図である。この位相差検出回路は、立ち上がりエッジ専用位相差検出回路８０と立ち下がりエッジ専用位相差検出回路９０とを備え、基本的には先に立ち上がる信号を常に極性判定Ｄフリップフロップのクロックに用いる構成である。
【００３９】
ここで、図１２に示す位相差検出回路について説明する。
なお、図１２において図１１と同一または相当の部分については同一の符号を付し説明を省略する。この位相差検出回路の立ち上がりエッジ専用位相差検出回路８０は、ＥｘＯＲ回路（第１の比較回路）１、Ｄフリップフロップ（第２の極性判定回路）２，Ｄフリップフロップ（第１の極性判定回路）２１、２入力ＡＮＤ回路（第４のゲート回路）３，２入力ＡＮＤ回路（第３のゲート回路）４，２入力ＡＮＤ回路（第２のゲート回路）２２，２入力ＡＮＤ回路（第１のゲート回路）２３、例えばアナログスイッチにより構成されたスイッチ回路（第１のスイッチ回路）６１，スイッチ回路（第４のスイッチ回路）６２，スイッチ回路（第１のスイッチ回路）６３，スイッチ回路（第４のスイッチ回路）６４，スイッチ回路（第１のスイッチ回路）６５，スイッチ回路（第３のスイッチ回路）６６，スイッチ回路（第１のスイッチ回路）６７，スイッチ回路（第３のスイッチ回路）６８を備えている。
なお、ＥｘＯＲ回路（第１の比較回路）１、Ｄフリップフロップ（第２の極性判定回路）２，Ｄフリップフロップ（第１の極性判定回路）２１、２入力ＡＮＤ回路（第４のゲート回路）３，２入力ＡＮＤ回路（第３のゲート回路）４，２入力ＡＮＤ回路（第２のゲート回路）２２，２入力ＡＮＤ回路（第１のゲート回路）２３は請求項１の第１の位相差検出回路に相当する。
また、立ち下がりエッジ専用位相差検出回路９０は、インバータ回路４１，４２、ＥｘＯＲ回路（第２の比較回路）５１、Ｄフリップフロップ（第４の極性判定回路）５２，Ｄフリップフロップ（第３の極性判定回路）５５、２入力ＡＮＤ回路（第８のゲート回路）５３，２入力ＡＮＤ回路（第７のゲート回路）５４，２入力ＡＮＤ回路（第６のゲート回路）５６，２入力ＡＮＤ回路（第５のゲート回路）５７、例えばアナログスイッチにより構成されたスイッチ回路（第２のスイッチ回路）７１，スイッチ回路（第４のスイッチ回路）７２，スイッチ回路（第２のスイッチ回路）７３，スイッチ回路（第４のスイッチ回路）７４，スイッチ回路（第２のスイッチ回路）７５，スイッチ回路（第３のスイッチ回路）７６，スイッチ回路（第２のスイッチ回路）７７，スイッチ回路（第３のスイッチ回路）７８を備えている。
なお、ＥｘＯＲ回路（第２の比較回路）５１、Ｄフリップフロップ（第４の極性判定回路）５２，Ｄフリップフロップ（第３の極性判定回路）５５、２入力ＡＮＤ回路（第８のゲート回路）５３，２入力ＡＮＤ回路（第７のゲート回路）５４，２入力ＡＮＤ回路（第６のゲート回路）５６，２入力ＡＮＤ回路（第５のゲート回路）５７は、請求項１の第２の位相差検出回路に相当する。
【００４０】
立ち上がりエッジ専用位相差検出回路８０において、２入力ＡＮＤ回路３の出力端子はスイッチ回路６１の一方の端子へ接続されている。また、２入力ＡＮＤ回路４の出力端子はスイッチ回路６３の一方の端子へ接続されている。また、２入力ＡＮＤ回路２２の出力端子はスイッチ回路６５の一方の端子へ接続されている。また、２入力ＡＮＤ回路２３の出力端子はスイッチ回路６７の一方の端子へ接続されている。スイッチ回路６１にはスイッチ回路６２が直列接続され、スイッチ回路６２の一方の端子から、入力信号Ｂが先に立ち上がったときのＤＮ出力が取り出される構成である。また、スイッチ回路６３にはスイッチ回路６４が直列接続され、スイッチ回路６４の一方の端子から、入力信号Ｂが先に立ち上がったときのＵＰ出力が取り出される構成である。また、スイッチ回路６５にはスイッチ回路６６が直列接続され、スイッチ回路６６の一方の端子から、入力信号Ａが先に立ち上がったときのＤＮ出力が取り出される構成である。また、スイッチ回路６７にはスイッチ回路６８が直列接続され、スイッチ回路６８の一方の端子から、入力信号Ａが先に立ち上がったときのＵＰ出力が取り出される構成である。
そして、スイッチ回路６２の一方の端子とスイッチ回路６６の一方の端子とは共通接続されている。また、スイッチ回路６４の一方の端子とスイッチ回路６８の一方の端子とは共通接続されている。
【００４１】
また、次エッジタイプ判定器３１からの次立ち上がり判定出力が、スイッチ回路６１，６３，６５，６７の制御端子へ供給される構成である。また、先立ち上がり判定器３２ａからの先Ａ立ち上がり信号判定出力が、スイッチ回路６６，６８の制御端子へ供給される構成である。また、先Ｂ立ち上がり信号判定出力が、スイッチ回路６２，６４の制御端子へ供給される構成である。
【００４２】
立ち下がりエッジ専用位相差検出回路９０において、インバータ回路４１は入力信号Ｂを反転し出力する回路である。インバータ回路４２は入力信号Ａを反転し出力する回路である。そして、インバータ回路４１の出力端子はＥｘＯＲ回路５１の一方の入力端子とＤフリップフロップ５２のクロック入力端子ＣＫとＤフリップフロップ５５のデータ入力端子Ｄと先立ち上がり判定器３２ｂへ接続されている。また、インバータ回路４２の出力端子はＥｘＯＲ回路５１の他方の入力端子とＤフリップフロップ５２のデータ入力端子ＤとＤフリップフロップ５５のクロック入力端子ＣＫと先立ち上がり判定器３２ｂへ接続されている。
Ｄフリップフロップ５２，５５は、データ入力端子Ｄへ供給されている信号をクロック信号の立ち上がりエッジで読み込み、前記読み込んだ信号を出力端子Ｑへ、また前記読み込んだ信号を反転した信号を出力端子ＸＱへ出力し、次のクロック信号の立ち上がりエッジの直前まで、前記出力を保持するエッジトリガタイプのフリップフロップである。また、スイッチ回路７１，７２，７３，７４，７５，７６，７７，７８は制御端子を有し、前記制御端子へ供給される次立ち下がり判定出力、前記先立ち上がり判定器３２ｂから出力される先Ａ立ち上がり信号判定出力または先Ｂ立ち上がり信号判定出力によりその接点の状態が切り替えられる。
【００４３】
Ｄフリップフロップ５２の出力端子Ｑは２入力ＡＮＤ回路５４の一方の入力端子へ接続され、出力端子ＸＱは２入力ＡＮＤ回路５３の一方の入力端子へ接続されている。２入力ＡＮＤ回路５３，５４の各他方の入力端子は共通接続され、前記ＥｘＯＲ回路５１の出力端子と接続されている。
【００４４】
２入力ＡＮＤ回路５３の出力端子はスイッチ回路７１の一方の端子へ接続され、２入力ＡＮＤ回路５４の出力端子はスイッチ回路７３の一方の端子へ接続されている。スイッチ回路７１の他方の端子はスイッチ回路７２の一方の端子と接続され、スイッチ回路７３の他方の端子はスイッチ回路７４の一方の端子と接続されている。
【００４５】
Ｄフリップフロップ５５の出力端子Ｑは２入力ＡＮＤ回路５６の一方の入力端子へ接続され、出力端子ＸＱは２入力ＡＮＤ回路５７の一方の入力端子へ接続されている。２入力ＡＮＤ回路５６，５７の各他方の入力端子は共通接続され、前記ＥｘＯＲ回路５１の出力端子と接続されている。
【００４６】
２入力ＡＮＤ回路５６の出力端子はスイッチ回路７５の一方の端子へ接続され、２入力ＡＮＤ回路５７の出力端子はスイッチ回路７７の一方の端子へ接続されている。スイッチ回路７５の他方の端子はスイッチ回路７６の一方の端子と接続され、スイッチ回路７７の他方の端子はスイッチ回路７８の一方の端子と接続されている。
また、次エッジタイプ判定器３１からの次立ち下がり判定出力が、スイッチ回路７１，７３，７５，７７の制御端子へ供給される構成である。また、先立ち上がり判定器３２ｂからの先Ａ立ち上がり信号判定出力が、スイッチ回路７６，７８の制御端子へ供給される構成である。また、先Ｂ立ち上がり信号判定出力が、スイッチ回路７２，７４の制御端子へ供給される構成である。
【００４７】
そして、立ち下りエッジ比較時において、スイッチ回路７２の他方の端子から、入力信号Ｂが先に立ち下がったときのＤＮ出力が取り出される構成である。また、スイッチ回路７４の他方の端子から、入力信号Ｂが先に立ち下がったときのＵＰ出力が取り出される構成である。また、スイッチ回路７６の他方の端子から、入力信号Ａが先に立ち下がったときのＤＮ出力が取り出される構成である。また、また、スイッチ回路７８の他方の端子から、入力信号Ａが先に立ち下がったときのＵＰ出力が取り出される構成である。
そして、スイッチ回路７２の他方の端子とスイッチ回路７６の他方の端子とは共通接続され、さらに前記スイッチ回路６２，６６の一方の端子と共通接続されている。また、スイッチ回路７４の他方の端子とスイッチ回路７８の他方の端子とは共通接続され、さらに
前記スイッチ回路６４，６８の一方の端子と共通接続されている。
【００４８】
次に動作について説明する。
先ず、立ち上がりエッジ専用位相差検出回路８０の動作について説明する。この立ち上がりエッジ専用位相差検出回路８０は、次の比較が立ち上がりエッジ比較である場合に有効となる。入力信号Ａと入力信号Ｂとの立ち上がりのタイミングについては、入力信号Ａの立ち上がりのタイミングが入力信号Ｂの立ち上がりのタイミングより早い場合と、その逆の場合がある。
入力信号Ａの立ち上がりのタイミングが入力信号Ｂの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、先立ち上がり判定器３２は先Ａ立ち上がり判定出力をスイッチ回路６６，６８の制御端子へ出力し、Ｄフリップフロップ２１の出力をもとに生成されるＵＰ出力、ＤＮ出力を有効にする。また、入力信号Ｂの立ち上がりのタイミングが入力信号Ａの立ち上がりのタイミングより早い場合、先立ち上がり判定器３２ａは先Ｂ立ち上がり判定出力をスイッチ回路６２，６４の制御端子へ出力し、Ｄフリップフロップ２の出力をもとに生成されるＵＰ出力、ＤＮ出力を有効にする。
【００４９】
入力信号Ａの立ち上がりのタイミングが入力信号Ｂの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、Ｄフリップフロップ２１のクロック入力端子ＣＫへ入力信号Ａが供給されると、入力信号Ａの立ち上がりエッジのタイミングでデータ入力端子Ｄへの入力を読み込むが、入力信号Ａが立ち上がったときの入力信号Ｂは“Ｌｏｗ”レベルであるから、Ｄフリップフロップ２１のＱ出力はＬｏｗレベル、ＸＱ出力は“Ｈｉｇｈ”レベルとなり、入力信号Ａの立ち上がりエッジのタイミングが入力信号Ｂの立ち上がりエッジのタイミングに対し進んでいる位相量に応じたパルス幅を有したＵＰ出力が２入力ＡＮＤ回路２３から出力される。
図６（ａ）は入力信号Ｂにチャタリングノイズが重畳している場合を示しているが、このチャタリングノイズが重畳している状態では、入力信号Ｂに重畳しているチャタリングノイズの立ち上がりエッジにより、先立ち上がり判定器３２ａは、入力信号Ｂの立ち上がりのタイミングが入力信号Ａの立ち上がりのタイミングより早い旨のＢ先立ち上がり判定出力をスイッチ回路６２，６４へ出力する。この結果、入力信号Ｂにチャタリングノイズが重畳している場合にはＤフリップフロップ２の出力をもとに生成されるＵＰ出力、ＤＮ出力が有効になる。そして、図６（ａ）に示すように、入力信号Ｂに重畳しているチャタリングノイズの立ち上がりエッジが入力信号Ａの“Ｈｉｇｈ”レベルを読み込むタイミングＴ０を境にして、タイミングＴ０以前ではＥｘＯＲ回路１の出力が２入力ＡＮＤ回路３からＤＮ出力として出力され、また、タイミングＴ０以降ではＥｘＯＲ回路１の出力が２入力ＡＮＤ回路４からＵＰ出力として出力される。
【００５０】
入力信号Ｂの立ち上がりのタイミングが入力信号Ａの立ち上がりのタイミングより早い場合であってチャタリングノイズが重畳していない場合、先立ち上がり判定器３２ａは先Ｂ立ち上がり判定出力をスイッチ回路６２，６４へ出力する。
Ｄフリップフロップ２のクロック入力端子ＣＫへ入力信号Ｂが供給されると、入力信号Ｂの立ち上がりエッジのタイミングでデータ入力端子Ｄへの入力を読み込むが、入力信号Ｂが立ち上がったときの入力信号Ａは“Ｌｏｗ”レベルであるから、Ｄフリップフロップ２のＱ出力はＬｏｗレベル、ＸＱ出力は“Ｈｉｇｈ”レベルとなり、入力信号Ｂの立ち上がりエッジのタイミングが入力信号Ａの立ち上がりエッジのタイミングに対し進んでいる位相量に応じたパルス幅を有したＤＮ出力が２入力ＡＮＤ回路３から出力される。
図６（ｂ）は入力信号Ｂにチャタリングノイズが重畳している場合であり、このチャタリングノイズが重畳している状態では、入力信号Ｂに重畳しているチャタリングノイズの立ち上がりエッジが入力信号Ａの“Ｈｉｇｈ”レベルを読み込むタイミングＴ０を境にして、タイミングＴ０以前では２入力ＡＮＤ回路３からＥｘＯＲ回路１の出力がＤＮ出力として出力され、タイミングＴ０以降、２入力ＡＮＤ回路４からＥｘＯＲ回路１の出力がＵＰ出力として出力される。
【００５１】
次に、次の比較が立ち上がりエッジ比較であって、チャタリングノイズが入力信号Ａに重畳している場合について説明する。
チャタリングノイズが入力信号Ａに重畳しており、その状態遷移が入力信号Ｂよりも先に起こる場合では、入力信号Ａに重畳しているチャタリングノイズの立ち上がりエッジにより先立ち上がり判定器３２ａは先Ａ立ち上がり判定出力をスイッチ回路６６，６８の制御端子へ出力し、立ち上がりエッジ専用位相差検出回路８０のＤフリップフロップ２１の出力をもとに生成されるＵＰ出力、ＤＮ出力を有効にする。
【００５２】
チャタリングノイズが重畳している入力信号Ａにおいて、その本来の立ち上がりのタイミングが入力信号Ｂの立ち上がりのタイミングより早い場合、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより、Ｄフリップフロップ２１はデータ入力端子Ｄの状態を取り込むが、このとき前記データ入力端子Ｄは“Ｌｏｗ”レベルであるため、Ｑ出力は“Ｌｏｗ”レベル、ＸＱ出力は“Ｈｉｇｈ”レベルであり、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるまでＤフリップフロップ２１はこの状態を維持する。このため、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるまでは、ＥｘＯＲ回路１による入力信号Ａと入力信号ＢとのＥｘＯＲ演算出力がＵＰ出力として２入力ＡＮＤ回路２３から出力される。
入力信号Ｂが“Ｈｉｇｈ”レベルへ立ち上がり、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれると、このタイミングでＤフリップフロップ２１のＱ出力は“Ｈｉｇｈ”レベル、ＸＱ出力は“Ｌｏｗ”レベルへ切り替わる。そして、このタイミングから、ＥｘＯＲ回路１による入力信号Ａと入力信号ＢとのＥｘＯＲ演算出力がＤＮ出力として２入力ＡＮＤ回路２２から出力される。
入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるタイミングは、入力信号Ｂが“Ｈｉｇｈ”レベルへ立ち上がった後であり、入力信号Ｂの立ち上がりのタイミングは、入力信号Ａの本来のエッジが“Ｈｉｇｈ”レベルへ立ち上がった後であることから、２入力ＡＮＤ回路２２と２入力ＡＮＤ回路２３の出力の期間については、２入力ＡＮＤ回路２３の出力の方が２入力ＡＮＤ回路２２の出力よりも長い。すなわち、２入力ＡＮＤ回路２２と２入力ＡＮＤ回路２３の出力の積分値については、２入力ＡＮＤ回路２３の出力の方が２入力ＡＮＤ回路２２の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはＵＰ出力が供給されることになる。
【００５３】
次に、図７に示すように、入力信号Ｂの立ち上がりのタイミングが、チャタリングノイズが重畳している入力信号Ａの本来の立ち上がりのタイミングより早い場合について説明する。
この場合でも、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより、Ｄフリップフロップ２１はデータ入力端子Ｄの状態を取り込むが、このときデータ入力端子Ｄは“Ｌｏｗ”レベルであるため、Ｑ出力は“Ｌｏｗ”レベル、ＸＱ出力は“Ｈｉｇｈ”レベルであり、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるまでこの状態を維持する。このため、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるまでは、ＥｘＯＲ回路１による入力信号Ａと入力信号ＢとのＥｘＯＲ演算出力がＵＰ出力として２入力ＡＮＤ回路２３から出力される。
入力信号Ｂが“Ｈｉｇｈ”レベルへ立ち上がり、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれると、このタイミングでＱ出力は“Ｈｉｇｈ”レベル、ＸＱ出力は“Ｌｏｗ”レベルへ切り替わる。そして、このタイミングから、ＥｘＯＲ回路１による入力信号Ａと入力信号ＢとのＥｘＯＲ演算出力がＤＮ出力として２入力ＡＮＤ回路２２から出力される。
この場合、入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるタイミングは、入力信号Ａの本来のエッジが“Ｈｉｇｈ”レベルへ立ち上がる前であることから、２入力ＡＮＤ回路２２と２入力ＡＮＤ回路２３の出力期間については、２入力ＡＮＤ回路２２の出力の方が２入力ＡＮＤ回路２３の出力よりも長い。すなわち、２入力ＡＮＤ回路２２と２入力ＡＮＤ回路２３の出力の積分値については、２入力ＡＮＤ回路２２の出力の方が２入力ＡＮＤ回路２３の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはＤＮ出力が供給されることになる。
【００５４】
次に、次の比較が立ち下がりエッジ比較であって、チャタリングノイズが入力信号Ａに重畳している場合について説明する。入力信号Ｂの立ち下がりのタイミングが、チャタリングノイズが重畳している入力信号Ａの本来の立ち下がりのタイミングより早い場合、
入力信号Ａはインバータ回路４２により反転され、入力信号Ｂはインバータ回路Ｂにより反転され、反転入力信号Ａと反転入力信号Ｂとして立ち下がりエッジ専用位相差検出回路９０へ供給される。従って、反転入力信号Ａと反転入力信号Ｂとの関係は図７に示すタイミングチャートのようになる。このため、チャタリングノイズが入力信号Ａに重畳しており、入力信号Ｂの立ち下がりのタイミングが、チャタリングノイズが重畳している入力信号Ａの本来の立ち下がりのタイミングより早い場合、先立ち上がり判定器３２ｂは、スイッチ回路７６，７８を導通状態、スイッチ回路７２，７４を非導通状態に制御する。
そして、反転入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより、Ｄフリップフロップ５５はデータ入力端子Ｄの状態を取り込むが、このときデータ入力端子Ｄは“Ｌｏｗ”レベルであるため、Ｑ出力は“Ｌｏｗ”レベル、ＸＱ出力は“Ｈｉｇｈ”レベルであり、反転入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるまでこの状態を維持する。このため、反転入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるまでは、ＥｘＯＲ回路５１による反転入力信号Ａと反転入力信号ＢとのＥｘＯＲ演算出力がＵＰ出力として２入力ＡＮＤ回路５７から出力される。
反転入力信号Ｂが“Ｈｉｇｈ”レベルへ立ち上がり、反転入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれると、このタイミングでＱ出力は“Ｈｉｇｈ”レベル、ＸＱ出力は“Ｌｏｗ”レベルへ切り替わる。そして、このタイミングから、ＥｘＯＲ回路５１による反転入力信号Ａと反転入力信号ＢとのＥｘＯＲ演算出力がＤＮ出力として２入力ＡＮＤ回路５６から出力される。
この場合、反転入力信号Ａに重畳したチャタリングノイズの立ち上がりエッジにより反転入力信号Ｂの“Ｈｉｇｈ”レベルが読み込まれるタイミングは、反転入力信号Ａの本来のエッジが“Ｈｉｇｈ”レベルへ立ち上がる前であることから、２入力ＡＮＤ回路５６と２入力ＡＮＤ回路５７の出力期間については、２入力ＡＮＤ回路５６の出力の方が２入力ＡＮＤ回路５７の出力よりも長い。すなわち、２入力ＡＮＤ回路５６と２入力ＡＮＤ回路５７の出力の積分値については、２入力ＡＮＤ回路５６の出力の方が２入力ＡＮＤ回路５７の出力よりも重い。このため、この位相差検出回路からサーボ制御に対してはＤＮ出力が供給されることになる。
【００５５】
以上、説明した図１２に示す位相差検出回路の動作をまとめると、チャタリングノイズが重畳していないときであって、次の比較が立ち上がりエッジ比較、入力信号Ａが入力信号Ｂより進んでいる場合、立ち上がりエッジ専用位相差検出回路８０の２入力ＡＮＤ回路２２，２３の出力が有効となり、２入力ＮＡＮＤ回路２３からのＵＰ出力が選択される。
また、入力信号Ｂが入力信号Ａより進んでいる場合、立ち上がりエッジ専用位相差検出回路８０の２入力ＡＮＤ回路３，４の出力が有効となり、２入力ＮＡＮＤ回路３からのＤＮ出力が選択される。
【００５６】
次に、チャタリングノイズが重畳していないときであって、次の比較が立ち下がりエッジ比較、入力信号Ａが入力信号Ｂより進んでいる場合、立ち下がりエッジ専用位相差検出回路９０の２入力ＡＮＤ回路５６，５７の出力が有効となり、２入力ＮＡＮＤ回路５７からのＵＰ出力が選択される。
また、入力信号Ｂが入力信号Ａより進んでいる場合、立ち下がりエッジ専用位相差検出回路９０の２入力ＡＮＤ回路５３，５４の出力が有効となり、２入力ＮＡＮＤ回路５３からのＤＮ出力が選択される。
【００５７】
次に、チャタリングノイズが入力信号Ａに重畳しているときであって、次の比較が立ち上がりエッジ比較、入力信号Ａの本来のエッジが入力信号Ｂより進んでいる場合、立ち上がりエッジ専用位相差検出回路８０の２入力ＡＮＤ回路２２，２３の出力が有効となり、２入力ＮＡＮＤ回路２３からのＵＰ出力と２入力ＡＮＤ回路２２のＤＮ出力が選択され、２入力ＮＡＮＤ回路２３からのＵＰ出力期間、２入力ＡＮＤ回路２２のＤＮ出力期間の差から、結果としてＵＰ出力となる。
また、入力信号Ｂが入力信号Ａの本来のエッジより進んでいる場合、立ち上がりエッジ専用位相差検出回路８０の２入力ＡＮＤ回路２２，２３の出力が有効となり、２入力ＮＡＮＤ回路２３からのＵＰ出力と２入力ＡＮＤ回路２２のＤＮ出力が選択され、２入力ＮＡＮＤ回路２３からのＵＰ出力期間、２入力ＡＮＤ回路２２のＤＮ出力期間の差から、結果としてＤＮ出力となる。
【００５８】
次に、チャタリングノイズが入力信号Ａに重畳しているときであって、次の比較が立ち下がりエッジ比較、入力信号Ａの本来のエッジが入力信号Ｂより進んでいる場合、立ち下がりエッジ専用位相差検出回路９０の２入力ＡＮＤ回路５６，５７の出力が有効となり、２入力ＮＡＮＤ回路５７からのＵＰ出力と２入力ＡＮＤ回路５６のＤＮ出力が選択され、２入力ＮＡＮＤ回路５７からのＵＰ出力期間、２入力ＡＮＤ回路５６のＤＮ出力期間の差から、結果としてＵＰ出力となる。
また、入力信号Ｂが入力信号Ａの本来のエッジより進んでいる場合、立ち下がりエッジ専用位相差検出回路９０の２入力ＡＮＤ回路５６，５７の出力が有効となり、２入力ＮＡＮＤ回路５７からのＵＰ出力と２入力ＡＮＤ回路５６のＤＮ出力が選択され、２入力ＮＡＮＤ回路５７からのＵＰ出力期間、２入力ＡＮＤ回路５６のＤＮ出力期間の差から、結果としてＤＮ出力となる。
【００５９】
次に、チャタリングノイズが入力信号Ｂに重畳しているときであって、次の比較が立ち上がりエッジ比較、入力信号Ａが入力信号Ｂの本来のエッジより進んでいる場合、立ち上がりエッジ専用位相差検出回路８０の２入力ＡＮＤ回路３，４の出力が有効となり、２入力ＮＡＮＤ回路４からのＵＰ出力と２入力ＡＮＤ回路３のＤＮ出力が選択され、２入力ＮＡＮＤ回路４からのＵＰ出力期間、２入力ＡＮＤ回路３のＤＮ出力期間の差から、結果としてＵＰ出力となる。
また、入力信号Ｂの本来のエッジが入力信号Ａより進んでいる場合、立ち上がりエッジ専用位相差検出回路８０の２入力ＡＮＤ回路３，４の出力が有効となり、２入力ＮＡＮＤ回路４からのＵＰ出力と２入力ＡＮＤ回路３からのＤＮ出力が選択され、２入力ＮＡＮＤ回路４からのＵＰ出力期間、２入力ＡＮＤ回路３のＤＮ出力期間の差から、結果としてＤＮ出力となる。
【００６０】
次に、チャタリングノイズが入力信号Ｂに重畳しているときであって、次の比較が立ち下がりエッジ比較、入力信号Ａが入力信号Ｂの本来のエッジより進んでいる場合、立ち下がりエッジ専用位相差検出回路９０の２入力ＡＮＤ回路５３，５４の出力が有効となり、２入力ＮＡＮＤ回路５４からのＵＰ出力と２入力ＡＮＤ回路５３のＤＮ出力が選択され、２入力ＮＡＮＤ回路５４からのＵＰ出力期間、２入力ＡＮＤ回路５３のＤＮ出力期間の差から、結果としてＵＰ出力となる。
また、入力信号Ｂの本来のエッジが入力信号Ａより進んでいる場合、立ち下がりエッジ専用位相差検出回路９０の２入力ＡＮＤ回路５３，５４の出力が有効となり、２入力ＮＡＮＤ回路５４からのＵＰ出力と２入力ＡＮＤ回路５３のＤＮ出力が選択され、２入力ＮＡＮＤ回路５４からのＵＰ出力期間、２入力ＡＮＤ回路５３のＤＮ出力期間の差から、結果としてＤＮ出力となる。
【００６１】
なお、図１２に示すような立ち上がりエッジ用と立ち下がりエッジ用に同じ構成の立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を設けるのは無駄が多い。このため、入力信号Ａと入力信号ＢをＥｘＯＲ回路の２入力の一方の入力とし、もう一方の入力に前記次エッジタイプ判定器の“次立ち下がり判定”出力を与えることで、次エッジが立ち上がりの際は入力信号Ａと入力信号Ｂをスルーさせ、立ち下がりの際は反転させる機能を持たせることで、位相検出回路にとっては常に立ち上がりエッジ比較しか行なわないように見せることが可能である。この場合には立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路とを設ける必要はなく、立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路は１つの立ち上がり／立ち下がりエッジ共用位相差検出回路だけでよい。
【００６２】
図１３は、この立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を１つの立ち上がり／立ち下がりエッジ共用位相差検出回路で共用した位相差検出回路の構成を示す論理回路図である。
図１３において図１２と同一または相当の部分については同一の符号を付し説明を省略する。この図１３に示す位相差検出回路は、図１２の位相差検出回路の立ち上がりエッジ専用位相差検出回路８０と立ち下がりエッジ専用位相差検出回路９０とを立ち上がりエッジおよび立ち下がりエッジ共用の１つの共用位相差検出回路で構成するとともに、図１２に示す次エッジタイプ判定器３１と先立ち上がり判定器３２を設け、次エッジタイプ判定器３１が出力する次立ち下がり判定出力を用いてＥｘＯＲ回路（入力信号制御回路）１０１，１０２により次の比較が立ち下がりエッジ比較であるときには入力信号Ａ、入力信号Ｂを反転させ反転入力信号Ａ、反転入力信号Ｂを生成し、これらを共用位相差検出回路へ入力するようにしたものである。
【００６３】
なお、先立ち上がり判定器３２は、図１３に示すように、リセット機能を有したＤフリップフロップ１５１，１５２および２入力ＯＲ１５３，１５４で構成し、先に立ち上がる入力信号Ａまたは入力信号Ｂ、もしくは反転入力信号Ａまたは反転入力信号Ｂによりデータ入力端子Ｄへ与えられている電源電圧すなわち“Ｈｉｇｈ”レベルを先に読み込んだ一方のＤフリップフロップのＱ出力により他方のＤフリップフロップをリセット状態に固定するものである。なお、これらＤフリップフロップ１５１，１５２は別途入力されるリセット信号により初期状態としてリセットされる。
この先立ち上がり判定器３２へ別途与えられる前記リセット信号は、次エッジタイプ判定器３１から出力され、その信号は次の信号比較が立ち上がりエッジ比較もしくは立ち下がりエッジ比較かを判定した瞬間、即ち次立ち下がり信号が切り替わる瞬間にパルス状に出力される信号を想定している。
【００６４】
以上のように、この実施例１によれば、立ち上がり、立ち下がり両エッジ比較時ともに出力極性を信頼性の高いものとすることが可能であり、ノイズ耐性、特にチャタリングノイズに対する耐性を向上できる位相差検出回路を提供でき、光りディスク再生装置におけるＤＰＤ回路ノイズ耐性の向上が見込め、トラッキングの信頼性を向上できる効果がある。
また、次世代光ディスクなどにおいて、より高速化、高記録密度化が進んでも対応できる光りディスク再生装置の位相差検出回路を提供できる効果がある。
また、基本的に論理回路で構成されているため、プロセスの進歩に連れて面積縮小、スピードの向上が見込める光りディスク再生装置の位相差検出回路を提供できる効果がある。
【実施例２】
【００６５】
この実施例２では、Ｄフリップフロップ主体回路である位相差検出回路について説明する。
なお、この実施例２の位相差検出回路は、前記実施例１と同様に図１に示すトラッキング誤差検出回路に適用されるものであり、位相差検出回路９０６ａ，９０６ｂを除く図１の説明はこの実施例２の位相差検出回路にも適用する。
図４に示すＤフリップフロップ主体回路である従来の位相差検出回路においては、図８（ａ）に示す入力信号Ｂにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Ａが“Ｈｉｇｈ”レベルになったときにＵＰ出力とＤＮ出力を入れ替えることで、極性と誤差絶対量が期待値へ近づくことがわかる。また、図８（ｃ）に示す入力信号Ｂにチャタリングが重畳している場合の立ち下がりエッジ比較時においては、入力信号Ａが“Ｌｏｗ”レベルになったときにＵＰ出力とＤＮ出力を入れ替えることで、極性と誤差絶対量を期待値に近づけることが出来る。
【００６６】
次に、図９（ｂ）に示す入力信号Ａにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号ＢがＨｉｇｈレベルになったときにＵＰ出力とＤＮ出力を入れ替えることで、極性と誤差絶対量が期待値へ近づくことがわかる。図９（ｄ）に示す立ち下がりエッジ比較時においては、入力信号Ｂが“Ｌｏｗ”レベルになったときにＵＰ出力とＤＮ出力を入れ替えることで、極性と誤差絶対量を期待値に近づけることが出来る。
これらのことから、図４に示すＤフリップフロップ主体回路である位相差検出回路においては、前記実施例１で説明したＥｘＯＲ主体回路の位相差検出回路と同様に、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判断できれば、あとは入力信号Ａと入力信号Ｂの状態によってＵＰ出力とＤＮ出力を入れ替えるかどうかを判断することで、期待値に近い出力を得ることが出来る。
【００６７】
図１４は、この実施例２の位相差検出回路をＤフリップフロップ主体回路として構成したときのＵＰ出力、ＤＮ出力の入れ替え動作によるノイズ耐性向上機能を説明するためのタイミングチャートである。また、図１５は、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを予め判定するための次エッジタイプ判定器の構成を示す論理回路図である。図１６は、図１５に示した次エッジタイプ判定器の各部の信号波形を示すタイミングチャートである。図１７は、図１５に示した次エッジタイプ判定器の一致期間設定用遅延反転回路の構成を示す論理回路図である。図１８は、Ｄフリップフロップ主体回路であるこの実施例２の位相差検出回路の構成を示す論理回路図であり、ＵＰ出力、ＤＮ出力の入れ替え動作を実現する演算回路を追加した構成である。前記演算回路による演算式は図１８に示す通りである。
【００６８】
先ず、この実施例２の位相差検出回路における次エッジタイプ判定器について説明する。この次エッジタイプ判定器は、ある任意の遅延期間、入力信号Ａと入力信号Ｂが一致した状態が続けばチャタリング期間は終了したと見なし、その際に入力信号Ａと入力信号Ｂがともに“Ｈｉｇｈ”レベルならば次は立ち下がりエッジ比較、ともに“Ｌｏｗ”レベルならば次は立ち上がりエッジ比較であると判定する機能を有する。
図１５に示すように、２入力ＮＯＲ回路１００１、２入力ＡＮＤ回路１００２、Ｄフリップフロップ１００３，１００４、遅延回路ＤＬ１１，ＤＬ１２、２入力ＯＲ回路１００５、一致期間設定用遅延反転回路ＤＬ１００６、Ｄフリップフロップ１００７，１００８、遅延回路ＤＬ２１，ＤＬ２２およびＲ−Ｓフリップフロップ１００９を備えている。
２入力ＮＯＲ回路１００１には入力信号Ａおよび入力信号Ｂが入力される。２入力ＡＮＤ回路１００２にも入力信号Ａおよび入力信号Ｂが入力される。２入力ＮＯＲ回路１００１の出力は、Ｄフリップフロップ１００３のクロック端子ＣＫとＤフリップフロップ１００７のデータ入力端子Ｄへ接続されている。２入力ＡＮＤ回路１００２の出力は、Ｄフリップフロップ１００４のクロック端子ＣＫとＤフリップフロップ１００８のデータ入力端子Ｄへ接続されている。
Ｄフリップフロップ１００３，１００４は、データ入力端子Ｄが電源電圧ＶＤＤに接続され、入力としては“Ｈｉｇｈ”レベルに固定されている。
遅延回路ＤＬ１１は，前記Ｄフリップフロップ１００３のＱ出力端子とリセット端子との間へ接続されており、前記Ｑ出力端子から出力される信号へ所定の遅延時間を付与し、Ｄフリップフロップ１００３をリセットする信号としてリセット端子へ供給する回路である。
遅延回路ＤＬ１２は，前記Ｄフリップフロップ１００４のＱ出力端子とリセット端子との間へ接続されており、前記Ｑ出力端子から出力される信号へ所定の遅延時間を付与し、Ｄフリップフロップ１００４をリセットする信号として前記リセット端子へ供給する回路である。
２入力ＯＲ回路１００５は、その入力端子が前記Ｄフリップフロップ１００３，１００４のＱ出力端子へそれぞれ接続されている。２入力ＯＲ回路１００５の出力は、前記一致期間設定用遅延反転回路ＤＬ１００６へ接続される構成である。
【００６９】
一致期間設定用遅延反転回路ＤＬ１００６の一例として図１７に示す構成を挙げる。この例では五段構成の２入力ＮＡＮＤ回路と、一つの４入力ＡＮＤ回路とを備えている。図１５に示す前記２入力ＯＲ回路１００５は、図１７では２入力ＮＯＲ回路とインバータ回路とにより示されており、前記２入力ＮＯＲ回路の出力は前記インバータ回路と、２段目の２入力ＮＡＮＤ回路および４段目の２入力ＮＡＮＤ回路の一方の入力端子と、前記４入力ＡＮＤ回路の第１の入力端子へ接続される構成である。前記インバータ回路の出力は１段目の２入力ＮＡＮＤ回路の一方の入力端子へ接続されている。前記１段目の２入力ＮＡＮＤ回路の他方の入力端子へは一致期間設定信号ＤＬ１が供給される構成である。前記１段目の２入力ＮＡＮＤ回路の出力は、前記２段目の２入力ＮＡＮＤ回路の他方の入力端子と前記４入力ＡＮＤ回路の第２の入力端子とへ接続されている。前記２段目の２入力ＮＡＮＤ回路の出力は３段目の２入力ＮＡＮＤ回路の一方の入力端子と接続されている。前記３段目の２入力ＮＡＮＤ回路の他方の入力端子へは一致期間設定信号ＤＬ２が供給される構成である。前記３段目の２入力ＮＡＮＤ回路の出力は、前記４段目の２入力ＮＡＮＤ回路の他方の入力端子と、前記４入力ＡＮＤ回路の第３の入力端子と接続されている。前記４段目の２入力ＮＡＮＤ回路の出力は５段目の２入力ＮＡＮＤ回路の一方の入力端子と接続されている。前記５段目の２入力ＮＡＮＤ回路の他方の入力端子へは一致期間設定信号ＤＬ３が供給される構成である。前記５段目の２入力ＮＡＮＤ回路の出力は、前記４入力ＡＮＤ回路の第４の入力端子と接続されている。
【００７０】
図１５へ戻り、Ｄフリップフロップ１００７，１００８のクロック端子ＣＫは、一致期間設定用遅延反転回路ＤＬ１００６の出力と接続されている。Ｄフリップフロップ１００７のＱ出力端子は、遅延回路ＤＬ２１と、Ｒ−Ｓフリップフロップ１００９のセット端子Ｓへ接続されている。Ｄフリップフロップ１００８のＱ出力端子は、遅延回路ＤＬ２２と、Ｒ−Ｓフリップフロップのリセット端子Ｒへ接続されている。
遅延回路ＤＬ２１は，前記Ｄフリップフロップ１００７のＱ出力端子とリセット端子との間へ接続されており、前記Ｑ出力端子から出力される信号へ所定の遅延時間を付与し、Ｄフリップフロップ１００７をリセットする信号としてリセット端子へ供給する回路である。
遅延回路ＤＬ２２は，前記Ｄフリップフロップ１００８のＱ出力端子とリセット端子との間へ接続されており、前記Ｑ出力端子から出力される信号へ所定の遅延時間を付与し、Ｄフリップフロップ１００８をリセットする信号として前記リセット端子へ供給する回路である。
Ｒ−Ｓフリップフロップ１００９のＱ出力端子からは次の比較が立ち上がりエッジ比較であることを示す次エッジタイプ判定信号が出力される。Ｒ−Ｓフリップフロップ１００９のＸＱ出力端子からは次の比較が立ち下がりエッジ比較であることを示す次エッジタイプ判定信号が出力される。
【００７１】
次に、図１６に示したタイミングチャートを用いて次エッジタイプ判定器の詳細動作について説明する。
ＮＯＲ回路１００１は、図１６（ｃ）に示すように、入力信号Ａと入力信号Ｂがどちらも“Ｌｏｗ”レベルにある状態で、どちらかにチャタリングが発生した場合にそのチャタリングノイズをノードＮ１１へ反転し出力する。ＡＮＤ回路１００２は、同図（ｄ）に示すように、入力信号Ａと入力信号ＢがどちらもＨｉｇｈレベルにある状態で、どちらかにチャタリングが発生した場合にそれをノードＮ１２へ出力する。Ｄフリップフロップ１００３は、同図（ｅ）に示すように、ノードＮ１１にチャタリングが出力された場合にその立ち上がりエッジを使い、パルス幅が遅延回路ＤＬ１１で決まるパルスをＱ出力端子から出力させる。Ｄフリップフロップ１００４は、同図（ｆ）に示すように、ノードＮ１２にチャタリングが出力された場合にその立ち上がりエッジを使ってパルス幅が遅延回路ＤＬ１２で決まるパルスをＱ出力端子から出力させる。これらのパルスは、同図（ｇ）に示すように、ＯＲ回路１００５でまとめられて一致時間設定用遅延反転回路ＤＬ１００６へ入力される。
【００７２】
この一致時間設定用遅延反転回路ＤＬ１００６は、図１７に示すように構成されているため、立ち下がり信号が入力された場合は内部の遅延時間だけ遅れて出力が立ち上がるが、立ち上がり信号が入力された場合は即座に出力が立ち下がるような構成を用いる。すなわちＣＭＯＳにおいては、この機能は遅延段部分に能力の低いＰチャネルＭＯＳと能力の高いＮチャネルＭＯＳを用いることで実現できる。
【００７３】
ＯＲ回路１００５の出力のノードＮ３を見ると、図１６（ｈ）に示すように、チャタリングノイズが起こっている期間はノードＮ３にパルスが絶え間なく発生しており、このパルスが立ち下がるとノードＮ４は低能力ＰチャネルＭＯＳによって時間をかけて立ち上がってくるが、パルス立ち上がりが来るとノードＮ４は即座にリセットされ、またノードＮ３のパルス立ち下がりから時間をかけて立ち上がることをチャタリングノイズ発生期間内、繰り返す。やがてチャタリングノイズが収まりノードＮ３のパルスも起こらなくなると、ノードＮ４の電位は“Ｈｉｇｈ”レベルまで上昇し、Ｄフリップフロップ１００７とＤフリップフロップ１００８のクロック端子へ入力される。これらＤフリップフロップ１００７，１００８のデータ入力端子ＤはそれぞれノードＮ１１とノードＮ１２が接続されており、そのため入力信号Ａと入力信号Ｂがともに“Ｈｉｇｈ”レベルの場合はノードＮ１２が“Ｈｉｇｈ”レベルとなっており、同図（ｊ）に示すように、ノードＮ５２に遅延回路ＤＬ２２の遅延時間で決まるパルス幅ＤＬ２のパルスが出力される。
入力信号Ａと入力信号Ｂがともに“Ｌｏｗ”レベルの場合は、ノードＮ１１が“Ｈｉｇｈ”レベルとなっておりノードＮ５１に遅延回路２１の遅延時間で決まるパルス幅のパルスが出力される。
これらノードＮ５１とノードＮ５２はＲＳフリップフロップ１００９のセット−リセット信号として入力されており、入力信号Ａと入力信号ＢがともにＨｉｇｈレベルの場合はＲＳフリップフロップ１００９がリセットされるため、そのＱ出力が“Ｌｏｗ”レベル、ＸＱ出力が“Ｈｉｇｈ“レベルとなる。また、入力信号Ａと入力信号Ｂがともに“Ｌｏｗ”レベルの場合はＲＳフリップフロップ１００９がセットされるため、ＲＳフリップフロップ１００９のＱ出力が“Ｈｉｇｈ”レベル、ＸＱ出力が“Ｌｏｗ”レベルとなる。よってＲＳフリップフロップ１００９のＱ出力が“Ｈｉｇｈ”レベルの場合は次の比較が立ち上がりエッジ比較であり、また、ＲＳフリップフロップ１００９のＱ出力が“Ｌｏｗ”レベルあるいはＲＳフリップフロップ１００９のＸＱ出力が“Ｈｉｇｈ”レベルの場合は次の比較が立ち下がりエッジ比較である次エッジタイプ判定信号となる。
【００７４】
なお、この遅延時間はプロセスばらつきなどに大きく依存するため外部から切替信号を用いて遅延段数を制御できるようにしておくことで、実際のチップ動作状況を見ながら最適なものに設定可能であり、例えば図１７に示すような遅延段回路にしておけば、外部から遅延時間を切り替えることが可能である。
【００７５】
次に、図１８に示す、ＵＰ出力、ＤＮ出力の入れ替え動作を実現する演算回路を追加したこの実施例２の位相差検出回路について説明する。
この位相差検出回路は、図４に示す位相差検出回路に図１５に示す次エッジタイプ判定器１０００と前記演算回路を追加することでノイズ耐性向上機能を実現したものである。
図１８に示すように、遅延回路５０１，５１１，５２２，５４２と、２入力ＡＮＤ回路５０２，５１２，５２３，５４３と、２入力ＯＲ回路５０３，５１３，５３１，５７１，５７２と、２入力ＮＯＲ回路５４１と、インバータ回路５５１，５５２と、立ち上がりエッジ比較用回路ブロック５６１および立ち下がりエッジ比較用回路ブロック５６２を備えている。
【００７６】
立ち上がりエッジ比較用回路ブロック５６１および立ち下がりエッジ比較用回路ブロック５６２は同一構成の回路ブロックであり、ここでは立ち上がりエッジ比較用回路ブロック５６１の構成について説明する。
図１８に示すように、立ち上がりエッジ比較用回路ブロック５６１は、Ｄフリップフロップ（第１のＦ／Ｆ主体回路、第２のＦ／Ｆ主体回路）５８１，５８２と、例えば制御端子に供給される制御信号により制御されるアナログスイッチ５８５，５８６，５９１，５９２と、２入力ＯＲ回路５８７，５９３と、組み合わせ回路５８３，５８４を備えている。
【００７７】
なお、アナログスイッチ５８５，５８６，５９１，５９２と、２入力ＯＲ回路５８７，５９３と、組み合わせ回路５８３，５８４は請求項４の第１の出力切り替え回路、第２の出力切り替え回路に相当する。
【００７８】
Ｄフリップフロップ５８１，５８２はクロック入力端子ＣＫへ与えられるクロック信号の立ち上がりエッジにより、データ入力端子Ｄへ与えられている“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルの状態を読み込み、Ｑ出力端子へは前記データ入力端子Ｄへ与えられている“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルの状態を出力し、またＸＱ出力端子へは前記データ入力端子Ｄへ与えられている“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルの状態を反転した“Ｌｏｗ”レベルまたは“Ｈｉｇｈ”レベルを出力する。また、リセットについてはリセット端子へ“Ｈｉｇｈ”レベルが与えられている状態でリセット状態、すなわちＱ出力端子から“Ｌｏｗ”レベル、ＸＱ出力端子から“Ｈｉｇｈ”レベルを出力した状態になる。
組み合わせ回路５８３は、遅延回路５１１の出力とＤフリップフロップ５８２のＱ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路５１１の出力を反転した信号と前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を出力とする論理回路から構成されている。
また、組み合わせ回路５８４は、遅延回路５０１の出力を反転した信号とＤフリップフロップ５８１のＱ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路５０１の出力と前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を出力とする論理回路から構成されている。
【００７９】
アナログスイッチ５８５は、組み合わせ回路５８３の前記論理和演算結果を反転した出力を制御信号とする。アナログスイッチ５８６は、組み合わせ回路５８３の前記論理和演算結果をそのまま制御信号とする。アナログスイッチ５９１は、組み合わせ回路５８４の前記論理和演算結果を反転した出力を制御信号とする。アナログスイッチ５９２は、組み合わせ回路５８４の前記論理和演算結果をそのまま制御信号とする。
【００８０】
Ｄフリップフロップ５８１，５８２のデータ入力端子Ｄには電源電圧ＶＤＤが印加されており、“Ｈｉｇｈ”レベルに固定されている。Ｄフリップフロップ５８１のクロック入力端子ＣＫには遅延回路５０１の出力が接続され、さらにそのＱ出力端子は前記アナログスイッチ５８５，５８６の導通、非導通が制御される主回路の一方の端子と演算回路５８４へ接続されている。Ｄフリップフロップ５８２のクロック入力端子ＣＫには遅延回路５１１の出力が接続され、さらにそのＱ出力端子は前記アナログスイッチ５９１，５９２の導通、非導通が制御される主回路の一方の端子と演算回路５８３へ接続されている。２入力ＯＲ回路５８７の一方の入力端子は、前記アナログスイッチ５８５の導通、非導通が制御される前記主回路の他方の端子と接続されている。２入力ＯＲ回路５８７からはＵＰ出力Ｏ１が出力される。
また２入力ＯＲ回路５８７の他方の入力端子は、前記アナログスイッチ５９２の導通、非導通が制御される前記主回路の他方の端子と接続されている。２入力ＯＲ回路５９３の一方の入力端子は前記アナログスイッチ５８６の導通、非導通が制御される前記主回路の他方の端子と接続され、また２入力ＯＲ回路５９３の他方の入力端子は前記アナログスイッチ５９１の導通、非導通が制御される前記主回路の他方の端子と接続されている。２入力ＯＲ回路５９３からはＤＮ出力Ｏ２が出力される。
すなわち、立ち上がりエッジ比較用回路ブロック５６１は、次のエッジ比較が立ち上がりエッジ比較であることを示す次エッジタイプ判定信号ＮＥと、遅延回路５０１の出力である遅延入力信号Ａと、遅延回路５１１の出力である遅延入力信号ＢとをもとにＵＰ出力Ｏ１またはＤＮ出力Ｏ２を出力する。
また、立ち下がりエッジ比較用回路ブロック５６２は、次のエッジ比較が立ち下がりエッジ比較であることを示す次エッジタイプ判定信号ＮＥと、遅延回路５０１の出力を反転した遅延反転入力信号Ａと、遅延回路５１１の出力を反転した遅延反転入力信号ＢとをもとにＵＰ出力Ｏ１またはＤＮ出力Ｏ２を出力する。
【００８１】
遅延回路（第１の遅延回路）５０１は、入力信号Ａに所定の遅延時間を付与して出力する回路である。遅延回路５０１の出力は、２入力ＡＮＤ回路５０２および２入力ＯＲ回路５０３の一方の入力端子とインバータ回路５５１の入力端子へ接続され、また遅延回路５０１により遅延時間が付与された遅延入力信号Ａを立ち上がりエッジ比較用回路ブロック５６１へ供給する構成である。なお、インバータ回路５５１の出力は立ち下がりエッジ比較用回路ブロック５６２へ、遅延回路５０１により遅延時間が付与された遅延入力信号Ａを反転した遅延反転入力信号Ａを供給する構成である。２入力ＡＮＤ回路５０２は、その一方の入力端子が遅延回路５０１の出力と接続されるとともに、他方の入力端子が遅延回路５０１の入力と接続されている。２入力ＡＮＤ回路５０２の出力端子は、２入力ＡＮＤ回路５２１の一方の入力端子と接続されている。２入力ＡＮＤ回路５２１の他方の入力端子は、２入力ＡＮＤ回路５１２の出力端子と接続されている。２入力ＯＲ回路５０３は、その一方の入力端子が遅延回路５０１の出力と接続されるとともに、他方の入力端子が遅延回路５０１の入力と接続されている。２入力ＡＮＤ回路５２１の出力端子は遅延回路５２２の入力と接続されると共に２入力ＡＮＤ回路５２３の一方の入力端子と接続されている。２入力ＡＮＤ回路５２３の他方の入力端子は遅延回路５２２の出力と接続されている。２入力ＡＮＤ回路５２３の出力端子は、２入力ＯＲ回路５３１の一方の入力端子へ接続されている。
【００８２】
遅延回路（第２の遅延回路）５１１は、入力信号Ｂに所定の遅延時間を付与して出力する回路である。遅延回路５１１の出力は、２入力ＡＮＤ回路５１２および２入力ＯＲ回路５１３の一方の入力端子とインバータ回路５５２の入力端子へ接続され、また遅延回路５１１により遅延時間が付与された遅延入力信号Ｂを立ち上がりエッジ比較用回路ブロック５６１へ供給する構成である。なお、インバータ回路５５２の出力は立ち下がりエッジ比較用回路ブロック５６２へ、遅延回路５１１により遅延時間が付与された遅延入力信号Ｂを反転した遅延反転入力信号Ｂを供給する構成である。２入力ＡＮＤ回路５１２は、その一方の入力端子が遅延回路５１１の出力と接続されるとともに、他方の入力端子が遅延回路５１１の入力と接続されている。２入力ＯＲ回路５１３は、その一方の入力端子が遅延回路５１１の出力と接続されるとともに、他方の入力端子が遅延回路５１１の入力と接続されている。２入力ＯＲ回路５１３の出力端子は２入力ＮＯＲ回路５４１の一方の入力端子へ接続されている。２入力ＮＯＲ回路５４１の他方の入力端子は前記２入力ＯＲ回路５０３の出力端子と接続されている。２入力ＯＲ回路５４１の出力端子は遅延回路５４２の入力と接続されると共に２入力ＡＮＤ回路５４３の一方の入力端子と接続されている。２入力ＡＮＤ回路５４３の他方の入力端子は遅延回路５４２の出力と接続されている。２入力ＡＮＤ回路５４３の出力端子は、２入力ＯＲ回路５３１の他方の入力端子へ接続されている。
２入力ＯＲ回路５３１から立ち上がりエッジ比較用回路ブロック５６１および立ち下がりエッジ比較用回路ブロック５６２へリセット信号を供給する構成であり、２入力ＯＲ回路５３１の出力は、立ち上がりエッジ比較用回路ブロック５６１についてはそのＤフリップフロップ５８１，５８２のリセット信号入力端子と接続されている。
【００８３】
なお、２入力ＡＮＤ回路５０２，５１２，５２１，５２３，５４３と、２入力ＯＲ回路５０３，５１３，５３１と、遅延回路５２２，５４２と、２入力ＮＯＲ回路５３１は、請求項４のリセット回路に相当する。
【００８４】
２入力ＯＲ回路（出力回路）５７１の一方の入力端子は立ち上がりエッジ比較用回路ブロック５６１の２入力ＯＲ回路５８１の出力端子と接続され、他方の入力端子へは、立ち下がりエッジ比較用回路ブロック５６２のＵＰ出力が供給される構成である。
２入力ＯＲ回路（出力回路）５７２の一方の入力端子は立ち上がりエッジ比較用回路ブロック５６１の２入力ＯＲ回路５９３の出力端子と接続され、他方の入力端子へは、立ち下がりエッジ比較用回路ブロック５６２のＤＮ出力が供給される構成である。
【００８５】
次に動作について説明する。
図１９および図２０は、この実施例２の位相差検出回路においてチャタリングノイズが入力信号に重畳したときのＵＰ出力とＤＮ出力との入れ替え動作を説明するためのタイミングチャートである。
図１８に示す位相差検出回路では、図８（ａ）に示す入力信号Ｂにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Ａが“Ｈｉｇｈ”レベルになったときに図１４（ａ）に示すようにＵＰ出力とＤＮ出力を入れ替え、極性と誤差絶対量を期待値へ近づける。図８（ａ）に示す入力信号Ｂにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図１９（ａ）にそのタイミングチャートを示す。
また、図８（ｃ）に示す入力信号Ｂにチャタリングが重畳している場合の立ち下がりエッジ比較時においては、入力信号Ａが“Ｌｏｗ”レベルになったときに、図１４（ｂ）に示すようにＵＰ出力とＤＮ出力を入れ替え、極性と誤差絶対量を期待値に近づける。図８（ｃ）に示す入力信号Ｂにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図１９（ｂ）にそのタイミングチャートを示す。
また、図９（ｂ）に示す入力信号Ａにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号ＢがＨｉｇｈレベルになったときに、図１４（ｃ）に示すようにＵＰ出力とＤＮ出力を入れ替え、極性と誤差絶対量が期待値へ近づける。図９（ｂ）に示す入力信号Ａにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図２０（ａ）にそのタイミングチャートを示す。
また、図９（ｄ）に示す立ち下がりエッジ比較時においては、入力信号Ｂが“Ｌｏｗ”レベルになったときに、図１４（ｄ）に示すようにＵＰ出力とＤＮ出力を入れ替え、極性と誤差絶対量を期待値に近づける。図９（ｄ）に示す入力信号Ａにチャタリングが重畳している場合の立ち上がりエッジ比較時について、図２０（ｂ）にそのタイミングチャートを示す。
このため、次の比較が立ち上がりエッジ比較であるか立ち下がりエッジ比較であるかを図１５に示す次エッジタイプ判定器により判定し、その判定出力と入力信号Ａと入力信号Ｂとの状態によってＵＰ出力とＤＮ出力を入れ替える。
【００８６】
先ず、図１４（ａ）、（ｂ）の場合について、図１８と図１９（ａ）、（ｂ）のタイミングチャートとを参照し動作を説明する。最初に、図１８と図１９（ａ）のタイミングチャートとを参照し、図１４（ａ）の場合についての動作を説明する。
この場合、次エッジタイプ判定器は次立ち上がりエッジ比較であることを示す“Ｈｉｇｈ”レベルの判定出力ＮＥを立ち上がりエッジ比較用回路ブロック５６１へ出力するとともに、次立ち下がりエッジ比較でないことを示す“Ｌｏｗ”レベルの判定出力ＮＥを立ち下がりエッジ比較用回路ブロック５６２へ出力する。そして、入力信号Ａは遅延回路５０１により所定の遅延時間が付与されて遅延入力信号ＡＩＮ＿Ｒとして立ち上がりエッジ比較用回路ブロック５６１へ供給される。また、入力信号Ａはインバータ回路５５１により反転されて反転入力信号Ａとして立ち下がりエッジ比較用回路ブロック５６２へ供給される。
また、チャタリングノイズが重畳した入力信号Ｂは、遅延回路５１１により所定の遅延時間が付与されて遅延入力信号ＢＩＮ＿Ｒとして立ち上がりエッジ比較用回路ブロック５６１へ供給される。また、前記遅延入力信号ＢＩＮ＿Ｒはインバータ回路５５２により反転されて遅延反転入力信号Ｂとして立ち下がりエッジ比較用回路ブロック５６２へ供給される。
立ち上がりエッジ比較用回路ブロック５６１では、遅延入力信号ＢＩＮ＿Ｒに重畳したチャタリングノイズの最初の立ち上がりエッジのタイミングｔａでＤフリップフロップ５８２がデータ入力端子Ｄの“Ｈｉｇｈ”レベルを読み込み、Ｑ出力端子から図１９（ロ）に示すように“Ｈｉｇｈ”レベルの信号ＤＮ＿Ｐを出力する。
立ち上がりエッジ比較用回路ブロック５６１へのリセット信号については、入力信号Ａが立ち上がる前においては、２入力ＯＲ回路５１３の出力の最初の立ち下がりエッジが２入力ＮＯＲ回路５４１により立ち上がりエッジへ反転され出力される。この立ち上がりエッジのタイミングは、さらに遅延回路５４２と２入力ＡＮＤ回路５４３とにより、遅延回路５４２により付与される遅延時間だけ遅延され、“Ｈｉｇｈ”レベルの信号が２入力ＡＮＤ回路５４３からリセット信号として２入力ＯＲ回路５３１を介して立ち上がりエッジ比較用回路ブロック５６１へ供給され、前記セットされた状態のＤフリップフロップ５８２をタイミングｔ１１においてリセットする。
【００８７】
この状態でＤフリップフロップ５８２は、遅延入力信号Ｂに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングｔｂでデータ入力端子Ｄの“Ｈｉｇｈ”レベルを読み込んで、図１９（ロ）に示すようにＱ出力端子から “Ｈｉｇｈ”レベルを出力し、再度セット状態になる。
２入力ＯＲ回路５１３の出力の次の立ち下がりエッジも、２入力ＮＯＲ回路５４１により立ち上がりエッジへ反転され、この立ち上がりエッジのタイミングは、さらに遅延回路５４２と２入力ＡＮＤ回路５４３とにより、遅延回路５４２により付与される遅延時間だけ遅延され、“Ｈｉｇｈ”レベルの信号が２入力ＡＮＤ回路５４３からリセット信号として２入力ＯＲ回路５３１を介して立ち上がりエッジ比較用回路ブロック５６１へ供給され、前記タイミングｔｂでセットされた状態のＤフリップフロップ５８２をタイミングｔ１２においてリセットする。
【００８８】
この状態でＤフリップフロップ５８２は、遅延入力信号Ｂに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングｔｃでデータ入力端子Ｄの“Ｈｉｇｈ”レベルを読み込んで、Ｑ出力端子から“Ｈｉｇｈ”レベルを出力し、再度セット状態になる。
このとき、２入力ＡＮＤ回路５０２の出力は、入力信号Ａが立ち上がったタイミングに対し遅延回路５０１により付与される遅延時間遅れたタイミングで“Ｈｉｇｈ”レベルになっている。また、２入力ＡＮＤ回路５１２からは、入力信号Ｂに対し遅延回路５１１により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路５１１により付与された遅延時間だけ狭められた信号が出力されている。そして、この２入力ＡＮＤ回路５０２の出力と前記２入力ＡＮＤ回路５１２の出力との論理積演算結果が２入力ＡＮＤ回路５２１から出力される。この２入力ＡＮＤ回路５２１の出力の立ち上がりエッジのタイミングは、さらに遅延回路５２２と２入力ＡＮＤ回路５２３とにより、遅延回路５２２により付与される遅延時間だけ遅延され、“Ｈｉｇｈ”レベルの信号が２入力ＡＮＤ回路５２３からリセット信号として２入力ＯＲ回路５３１を介して立ち上がりエッジ比較用回路ブロック５６１へ供給され、前記タイミングｔｃでセットされた状態のＤフリップフロップ５８２をタイミングｔ１３においてリセットする。
【００８９】
この状態でＤフリップフロップ５８２は、今度は遅延入力信号Ｂに重畳したチャタリングノイズの次の立ち上がりエッジのタイミングｔｄでデータ入力端子Ｄの“Ｈｉｇｈ”レベルを読み込んで、Ｑ出力端子から“Ｈｉｇｈ”レベルを出力し、再度セット状態になる。
このとき、２入力ＡＮＤ回路５０２の出力は“Ｈｉｇｈ”レベルになっている。また、２入力ＡＮＤ回路５１２からは、入力信号Ｂに対し遅延回路５１１により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路５１１により付与された遅延時間だけ狭められた信号が出力されている。そして、この２入力ＡＮＤ回路５０２の出力と前記２入力ＡＮＤ回路５１２の出力との論理積演算結果が２入力ＡＮＤ回路５２１から出力される。この２入力ＡＮＤ回路５２１の出力の立ち上がりエッジのタイミングは、さらに遅延回路５２２と２入力ＡＮＤ回路５２３とにより、遅延回路５２２により付与される遅延時間だけ遅延され、“Ｈｉｇｈ”レベルの信号が２入力ＡＮＤ回路５２３からリセット信号として２入力ＯＲ回路５３１を介して立ち上がりエッジ比較用回路ブロック５６１へ供給され、前記タイミングｔｄでセットされた状態のＤフリップフロップ５８２をタイミングｔ１４においてリセットする。
【００９０】
Ｄフリップフロップ５８１については、入力信号Ａに対し遅延回路５０１により付与された遅延時間遅れて立ち上がる遅延入力信号Ａの立ち上がりエッジのタイミングでＱ出力が“Ｈｉｇｈ”レベルとなり、この直後に２入力ＡＮＤ回路５４３から出力されるリセット信号によりＤフリップフロップ５８１はリセットされる。この結果、遅延入力信号Ａの立ち上がりエッジのタイミングで“Ｈｉｇｈ”レベルへ立ち上がり、その直後に２入力ＡＮＤ回路５４３から出力されるリセット信号の“Ｈｉｇｈ”レベルの立ち上がりエッジのタイミングで“Ｌｏｗ”レベルへ立ち下がる、図１９（イ）に示す“Ｈｉｇｈ”レベルの信号ＵＰ＿ＰをＱ出力端子から出力する。
【００９１】
次に、組み合わせ回路５８３，５８４について説明する。
組み合わせ回路５８３，５８４については、その論理式を図１８中の組み合わせ回路５８３，５８４を示すブロック内に記載してある。すなわち、組み合わせ回路５８３は、遅延回路５１１の出力である遅延入力信号ＢとＤフリップフロップ５８２のＱ出力端子からの出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路５１１の出力を反転した信号である遅延反転入力信号Ｂと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図１９（ハ）に示すような信号ＣｔｒｌＵＰとしてスイッチ回路５８６へ出力するとともに、前記信号ＣｔｒｌＵＰを反転した信号ＸＣｔｒｌＵＰをスイッチ回路５８５へ出力する。
また、組み合わせ回路５８４は、遅延回路５０１の出力を反転した遅延反転入力信号ＡとＤフリップフロップ５８１のＱ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路５０１の出力である遅延入力信号Ａと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図１９（ニ）に示すような信号ＣｔｒｌＤＮとしてスイッチ回路５９２へ出力するとともに、前記信号ＣｔｒｌＤＮを反転した信号ＸＣｔｒｌＤＮをスイッチ回路５９１へ出力する。
【００９２】
この結果、図１９（ａ）に示す入力信号Ｂにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち上がりエッジ比較用回路ブロック５６１の組み合わせ回路５８３から出力される信号ＣｔｒｌＵＰによりスイッチ回路５８６が制御されるとともに、信号ＣｔｒｌＵＰを反転した信号によりスイッチ回路５８５が制御され、また、組み合わせ回路５８４から出力される信号ＣｔｒｌＤＮによりスイッチ回路５９２が制御されるとともに、信号ＣｔｒｌＤＮを反転した信号によりスイッチ回路５９１が制御され、図１９（イ）、（ロ）に示す信号波形が同図（ホ）、（へ）に示す信号波形に変換され、立ち上がりエッジ比較用回路ブロック５６１から同図（ホ）に示す信号波形がＵＰ出力、同図（へ）に示す信号波形がＤＮ出力として取り出される。
【００９３】
次に、立ち下がりエッジ比較用回路ブロック５６２の動作について説明するが、立ち下がりエッジ比較用回路ブロック５６２の各構成要素については立ち上がりエッジ比較用回路ブロック５６１の各構成要素と同一符号として説明する。
【００９４】
このとき立ち下がりエッジ比較用回路ブロック５６２についても、次エッジタイプ判定器から、次立ち下がりエッジ比較でないことを示す“Ｌｏｗ”レベルの判定出力ＮＥが出力されている。また、入力信号Ａはインバータ回路５５１により反転されて反転入力信号Ａとして供給される。また、チャタリングノイズが重畳した入力信号Ｂは、遅延回路５１１により所定の遅延時間が付与されて遅延入力信号ＢＩＮ＿Ｒとなり、さらにインバータ回路５５２により反転されて遅延反転入力信号Ｂとして供給される。
立ち下がりエッジ比較用回路ブロック５６２では、遅延入力信号ＢＩＮ＿Ｒに重畳したチャタリングノイズの最初の立ち下がりエッジのタイミングｔｆでＤフリップフロップ５８２がデータ入力端子Ｄの“Ｈｉｇｈ”レベルを読み込み、Ｑ出力端子から図１９（チ）に示すように“Ｈｉｇｈ”レベルの信号ＤＮ＿Ｐを出力する。
立ち下がりエッジ比較用回路ブロック５６２へのリセット信号については、入力信号Ａが立ち上がる前においては、２入力ＯＲ回路５１３の出力の最初の立ち下がりエッジが２入力ＮＯＲ回路５４１により立ち上がりエッジへ反転され出力され、この立ち上がりエッジのタイミングは、さらに遅延回路５４２と２入力ＡＮＤ回路５４３とにより、遅延回路５４２により付与される遅延時間だけ遅延され、“Ｈｉｇｈ”レベルの信号が２入力ＡＮＤ回路５４３からリセット信号として２入力ＯＲ回路５３１を介して立ち下がりエッジ比較用回路ブロック５６２へ供給され、前記セットされた状態のＤフリップフロップ５８２をタイミングｔ２１においてリセットする。
【００９５】
この状態でＤフリップフロップ５８２は、遅延入力信号Ｂに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングｔｇでデータ入力端子Ｄの“Ｈｉｇｈ”レベルを読み込み、図１９（チ）に示すようにＱ出力端子から “Ｈｉｇｈ”レベルを出力し、再度セット状態になる。
２入力ＯＲ回路５１３の出力の次の立ち下がりエッジは、２入力ＮＯＲ回路５４１の一方の入力端子へ供給されるが、入力信号Ａが“Ｈｉｇｈ”レベルへ立ち上がるため、２入力ＮＯＲ回路５４１の他方の入力端子は“Ｈｉｇｈ”レベルとなり、２入力ＮＯＲ回路５４１の出力は“Ｌｏｗ”レベルとなって２入力ＡＮＤ回路５４３からはリセット信号は出力されない。これに対し２入力ＡＮＤ回路５１２の出力と２入力ＡＮＤ回路５０２の出力とをもとに２入力ＡＮＤ回路５２３からリセット信号が立ち下がりエッジ比較用回路ブロック５６２へ出力され、前記タイミングｔｇでセットされた状態のＤフリップフロップ５８２をタイミングｔ２２においてリセットする。
【００９６】
この状態でＤフリップフロップ５８２は、遅延入力信号Ｂに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングｔｈでデータ入力端子Ｄの“Ｈｉｇｈ”レベルを読み込み、図１９（チ）に示すようにＱ出力端子から“Ｈｉｇｈ”レベルを出力し、再度セット状態になる。
このとき、２入力ＡＮＤ回路５０２の出力は、入力信号Ａにより“Ｈｉｇｈ”レベルになっている。また、２入力ＡＮＤ回路５１２からは、入力信号Ｂに対し遅延回路５１１により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路５１１により付与された遅延時間だけ狭められた信号が出力されている。そして、この２入力ＡＮＤ回路５０２の出力と前記２入力ＡＮＤ回路５１２の出力との論理積演算結果が２入力ＡＮＤ回路５２１から出力される。この２入力ＡＮＤ回路５２１の出力の立ち上がりエッジのタイミングは、さらに遅延回路５２２と２入力ＡＮＤ回路５２３とにより、遅延回路５２２により付与される遅延時間だけ遅延され、“Ｈｉｇｈ”レベルの信号が２入力ＡＮＤ回路５２３からリセット信号として２入力ＯＲ回路５３１を介して立ち下がりエッジ比較用回路ブロック５６２へ供給され、前記タイミングｔｈでセットされた状態のＤフリップフロップ５８２をタイミングｔ２３においてリセットする。
【００９７】
この状態でＤフリップフロップ５８２は、今度は遅延入力信号Ｂに重畳したチャタリングノイズの次の立ち下がりエッジのタイミングｔｉでデータ入力端子Ｄの“Ｈｉｇｈ”レベルを読み込み、図１９（チ）に示すようにＱ出力端子から“Ｈｉｇｈ”レベルを出力し、再度セット状態になる。
このとき、２入力ＡＮＤ回路５０２の出力は“Ｈｉｇｈ”レベルになっている。また、２入力ＡＮＤ回路５１２からは、入力信号Ｂに対し遅延回路５１１により付与された遅延時間だけ遅れて立ち上がるとともに、パルス幅が前記遅延回路５１１により付与された遅延時間だけ狭められた信号が出力されている。そして、この２入力ＡＮＤ回路５０２の出力と前記２入力ＡＮＤ回路５１２の出力との論理積演算結果が２入力ＡＮＤ回路５２１から出力される。この２入力ＡＮＤ回路５２１の出力の立ち上がりエッジのタイミングは、さらに遅延回路５２２と２入力ＡＮＤ回路５２３とにより、遅延回路５２２により付与される遅延時間だけ遅延され、“Ｈｉｇｈ”レベルの信号が２入力ＡＮＤ回路５２３からリセット信号として２入力ＯＲ回路５３１を介して立ち下がりエッジ比較用回路ブロック５６２へ供給され、前記タイミングｔｉでセットされた状態のＤフリップフロップ５８２をタイミングｔ２４においてリセットする。
【００９８】
Ｄフリップフロップ５８１については、入力信号Ａに対し遅延回路５０１により付与された遅延時間遅れて立ち上がる遅延入力信号Ａがインバータ回路５５１により反転された遅延反転入力信号Ａの立ち下がりエッジがクロック入力端子ＣＫへ供給されるが、Ｄフリップフロップ５８１は立ち上がりエッジによりデータ入力端子Ｄの状態を読み込むため、図１９（ト）に示すようにＤフリップフロップ５８１の出力状態は変化しない。
【００９９】
次に、立ち下がりエッジ比較用回路ブロック５６２の組み合わせ回路５８３，５８４について説明する。
立ち下がりエッジ比較用回路ブロック５６２の組み合わせ回路５８３，５８４についても立ち上がりエッジ比較用回路ブロック５６１の組み合わせ回路と同様に動作するが、立ち下がりエッジ比較用回路ブロック５６２の組み合わせ回路５８３は、遅延回路５１１の出力である遅延入力信号Ｂを反転した遅延反転入力信号ＢとＤフリップフロップ５８２のＱ出力端子からの出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路５１１の出力である遅延入力信号Ｂと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図１９（リ）に示すような信号ＣｔｒｌＵＰとしてスイッチ回路５８６へ出力するとともに、前記信号ＣｔｒｌＵＰを反転した信号ＸＣｔｒｌＵＰをスイッチ回路５８５へ出力する。
また、組み合わせ回路５８４は、遅延回路５０１の出力を反転した遅延反転入力信号ＡとＤフリップフロップ５８１のＱ出力を反転した信号と前記次エッジタイプ判定器から出力された次エッジタイプ判定信号との論理積演算結果を求め、さらに遅延回路５０１の出力である遅延入力信号Ａと前記次エッジタイプ判定信号を反転した信号との論理積演算結果を求め、これら論理積演算結果両者の論理和演算結果を図１９（ヌ）に示すような信号ＣｔｒｌＤＮとしてスイッチ回路５９２へ出力するとともに、前記信号ＣｔｒｌＤＮを反転した信号ＸＣｔｒｌＤＮをスイッチ回路５９１へ出力する。
【０１００】
この結果、図１９（ａ）に示す入力信号Ｂにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち下がりエッジ比較用回路ブロック５６２の組み合わせ回路５８３から出力される信号ＣｔｒｌＵＰによりスイッチ回路５８６が制御されるとともに、信号ＣｔｒｌＵＰを反転した信号によりスイッチ回路５８５が制御され、また、組み合わせ回路５８４から出力される信号ＣｔｒｌＤＮによりスイッチ回路５９２が制御されるとともに、信号ＣｔｒｌＤＮを反転した信号によりスイッチ回路５９１が制御され、図１９（ト）、（チ）に示す信号波形が同図（ル）、（ヲ）に示す信号波形に変換され、立ち下がりエッジ比較用回路ブロック５６２から同図（ル）に示す信号波形がＵＰ出力、同図（ヲ）に示す信号波形がＤＮ出力として取り出される。
【０１０１】
そして、図１９（ａ）に示す入力信号Ｂにチャタリングノイズが重畳している場合であって立ち上がりエッジ比較時においては、立ち上がりエッジ比較用回路ブロック５６１と立ち下がりエッジ比較用回路ブロック５６２からそれぞれ出力される図１９（ホ）、（ル）に示す前記各ＵＰ出力の論理和が２入力ＯＲ回路５７１により演算され、その論理和戦算結果が図１９（ワ）に示す最終ＵＰ出力として取り出される。また、立ち上がりエッジ比較用回路ブロック５６１と立ち下がりエッジ比較用回路ブロック５６２からそれぞれ出力される図１９（ヘ）、（ヲ）に示す前記各ＤＮ出力の論理和が２入力ＯＲ回路５７２により演算され、その論理和演算結果が図１９（カ）に示す最終ＤＮ出力として取り出される。
すなわち、図１８に示す位相差検出回路により、図８（ａ）、図１９（ａ）に示す入力信号Ｂにチャタリングが重畳している場合の立ち上がりエッジ比較時については、入力信号Ａが“Ｈｉｇｈ”レベルになったときに図１４（ａ）、具体的には図１９（ａ）の（ホ）、（へ）に示すように立ち上がりエッジ比較用回路ブロック５６１においてＵＰ出力とＤＮ出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック５６２において図１９（ａ）の（ル）、（ヲ）に示すようにＵＰ出力とＤＮ出力とが入れ替えられ、図１９（ａ）の（ワ）、（カ）に示す最終ＵＰ出力、最終ＤＮ出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【０１０２】
なお、図８（ｃ）、図１９（ｂ）に示す入力信号Ｂにチャタリングが重畳している場合の立ち下がりエッジ比較時における図１８に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Ａが“Ｌｏｗ”レベルになったときに図１４（ｂ）、具体的には図１９（ｂ）の（ホ）、（へ）に示すように立ち上がりエッジ比較用回路ブロック５６１においてＵＰ出力とＤＮ出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック５６２において図１９（ｂ）の（ル）、（ヲ）に示すようにＵＰ出力とＤＮ出力とが入れ替えられ、図１９（ｂ）の（ワ）、（カ）に示す最終ＵＰ出力、最終ＤＮ出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【０１０３】
また、図９（ｂ）、図２０（ａ）に示す入力信号Ａにチャタリングノイズが重畳している場合の立ち上がりエッジ比較時における図１８に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Ｂが“Ｈｉｇｈ”レベルになったときに図１４（ｃ）、具体的には図２０（ａ）の（ホ）、（へ）に示すように立ち上がりエッジ比較用回路ブロック５６１においてＵＰ出力とＤＮ出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック５６２において図２０（ａ）の（ル）、（ヲ）に示すようにＵＰ出力とＤＮ出力とが入れ替えられ、図２０（ａ）の（ワ）、（カ）に示す最終ＵＰ出力、最終ＤＮ出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【０１０４】
また、図９（ｄ）、図２０（ｂ）に示す入力信号Ａにチャタリングノイズが重畳している場合の立ち下がりエッジ比較時における図１８に示す位相差検出回路の動作については詳細説明を省略するが、入力信号Ｂが“Ｌｏｗ”レベルになったときに図１４（ｄ）、具体的には図２０（ｂ）の（ホ）、（へ）に示すように立ち上がりエッジ比較用回路ブロック５６１においてＵＰ出力とＤＮ出力とが入れ替えられ、また、立ち下がりエッジ比較用回路ブロック５６２において図２０（ｂ）の（ル）、（ヲ）に示すようにＵＰ出力とＤＮ出力とが入れ替えられ、図２０（ｂ）の（ワ）、（カ）に示す最終ＵＰ出力、最終ＤＮ出力から明らかなように極性と誤差絶対量を期待値へ近づけることが可能になる。
【０１０５】
以上のように、この実施例２によれば、立ち上がり、立ち下がり両エッジ比較時ともに出力極性を信頼性の高いものとすることが可能であり、ノイズ耐性、特にチャタリングノイズに対する耐性を向上できる位相差検出回路を提供でき、光ディスク再生装置におけるＤＰＤ回路ノイズ耐性の向上が見込め、トラッキングの信頼性を向上できる効果がある。
また、次世代光ディスクにおいて、より高速化、高記録密度化が進んでも対応できる光りディスク再生装置の位相差検出回路を提供できる効果がある。
また、基本的に論理回路で構成されているため、プロセスの進歩に連れて面積縮小、スピードの向上が見込める光りディスク再生装置の位相差検出回路を提供できる効果がある。
【図面の簡単な説明】
【０１０６】
【図１】従来のトラッキング誤差検出回路の基本的な構成を示すブロック図である。
【図２】従来の位相差検出回路の具体的な回路例を示す論理回路図である。
【図３】従来の位相差検出回路の動作を示すタイミングチャートである。
【図４】ＥｘＯＲ回路を主体にした位相差検出回路において発生するデッドゾーン問題について、改善を施した位相差検出回路の構成を示す論理回路図である。
【図５】チャタリングノイズの発生過程を示す説明図である。
【図６】入力信号にチャタリングが発生した場合のＵＰ出力、ＤＮ出力の波形図である。
【図７】入力信号にチャタリングが重畳した場合の立ち上がりエッジ比較時のＵＰ出力、ＤＮ出力の波形図である。
【図８】従来のＤフリップフロップ主体回路におけるチャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
【図９】従来のＤフリップフロップ主体回路におけるチャタリングノイズが出力に及ぼす影響について説明するためのタイミングチャートである。
【図１０】この実施例１のＥｘＯＲ主体回路として構成された位相差検出回路のノイズ耐性向上機能を説明するための立ち下りエッジ比較時のタイミングチャートである。
【図１１】この実施例１のノイズ耐性向上機能を備えたＥｘＯＲ主体回路として構成された位相差検出回路を示す論理回路図である。
【図１２】この実施例１の立ち上がりエッジ比較時および立ち下がりエッジ比較時、共に対応可能なＥｘＯＲ主体回路として構成された位相差検出回路の構成を示す論理回路図である。
【図１３】この実施例１の立ち上がりエッジ専用位相差検出回路と立ち下がりエッジ専用位相差検出回路を１つの立ち上がり／立ち下がりエッジ共用位相差検出回路で共用した位相差検出回路の構成を示す論理回路図である。
【図１４】この実施例２の位相差検出回路をＤフリップフロップ主体回路として構成したときのＵＰ出力、ＤＮ出力の入れ替え動作によるノイズ耐性向上機能を説明するためのタイミングチャートである。
【図１５】この実施例２の位相差検出回路における次エッジタイプ判定器の構成を示す論理回路図である。
【図１６】次エッジタイプ判定器の各部の信号波形を示すタイミングチャートである。
【図１７】次エッジタイプ判定器の一致期間設定用遅延反転回路の構成を示す論理回路図である。
【図１８】この実施例２のＤフリップフロップ主体回路である位相差検出回路の構成を示す論理回路図である。
【図１９】この実施例２の位相差検出回路においてＵＰ出力とＤＮ出力との入れ替え動作を説明するためのタイミングチャートである。
【図２０】この実施例２の位相差検出回路においてＵＰ出力とＤＮ出力との入れ替え動作を説明するためのタイミングチャートである。
【符号の説明】
【０１０７】
１……ＥｘＯＲ回路（第１の位相差検出回路、第１の比較回路）、２……Ｄフリップフロップ（第１の位相差検出回路、第２の極性判定回路）、２１……Ｄフリップフロップ（第１の位相差検出回路、第１の極性判定回路）、３……２入力ＡＮＤ回路（第１の位相差検出回路、第４のゲート回路）、４……２入力ＡＮＤ回路（第１の位相差検出回路、第３のゲート回路）、２２……２入力ＡＮＤ回路（第１の位相差検出回路、第２のゲート回路）、２３……２入力ＡＮＤ回路（第１の位相差検出回路、第１のゲート回路）、６１……スイッチ回路（第１のスイッチ回路）、６２……スイッチ回路（第４のスイッチ回路）、６３……スイッチ回路（第１のスイッチ回路）、６４……スイッチ回路（第４のスイッチ回路）、６５……スイッチ回路（第１のスイッチ回路）、６６……スイッチ回路（第３のスイッチ回路）、６７……スイッチ回路（第１のスイッチ回路）、６８……スイッチ回路（第３のスイッチ回路）、５１……ＥｘＯＲ回路（第２の位相差検出回路、第２の比較回路）、５２……Ｄフリップフロップ（第２の位相差検出回路、第４の極性判定回路）、５５……Ｄフリップフロップ（第２の位相差検出回路、第３の極性判定回路）、５３……２入力ＡＮＤ回路（第２の位相差検出回路、第８のゲート回路）、５４……２入力ＡＮＤ回路（第２の位相差検出回路、第７のゲート回路）、５６……２入力ＡＮＤ回路（第２の位相差検出回路、第６のゲート回路）、５７……２入力ＡＮＤ回路（第２の位相差検出回路、第５のゲート回路）、７１……スイッチ回路（第２のスイッチ回路）、７２……スイッチ回路（第４のスイッチ回路）、７３……スイッチ回路（第２のスイッチ回路）、７４……スイッチ回路（第４のスイッチ回路）、７５……スイッチ回路（第２のスイッチ回路）、７６……スイッチ回路（第３のスイッチ回路）、７７……スイッチ回路（第２のスイッチ回路）、７８……スイッチ回路（第３のスイッチ回路）、３１……次エッジタイプ判定器（次エッジタイプ判定回路）、３２ａ，３２ｂ……先立ち上がり判定器、１０１，１０２……ＥｘＯＲ回路（入力信号制御回路）、５６１……立ち上がりエッジ比較用回路ブロック、５６２……立ち下がりエッジ比較用回路ブロック、５８１，５８２……Ｄフリップフロップ（第１のＦ／Ｆ主体回路、第２のＦ／Ｆ主体回路）、５８５，５８６，５９１，５９２……アナログスイッチ（第１の出力切り替え回路、第２の出力切り替え回路）、５８７，５９３……２入力ＯＲ回路（第１の出力切り替え回路、第２の出力切り替え回路）、５８３，５８４……組み合わせ回路（第１の出力切り替え回路、第２の出力切り替え回路）、５０２，５１２，５２１，５２３，５４３……２入力ＡＮＤ回路（リセット回路）、５０３，５１３，５３１……２入力ＯＲ回路（リセット回路）、５２２，５４２……遅延回路（リセット回路）、５３１……２入力ＮＯＲ回路（リセット回路）、５７１……２入力ＯＲ回路（出力回路）、５７２……２入力ＯＲ回路（出力回路）、１０００……次エッジタイプ判定器（次エッジタイプ判定回路）。
【図１】
2006013687.tif 000003
【図２】
2006013687.tif 000004
【図３】
2006013687.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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