(57)【要約】【課題】アクセスパターンの各設定位置で、そのパターンに対応した複数の画素データの同時取得を容易とする。【解決手段】データ格納制御部１２０は、第Ｋ（Ｋ＝１〜３）の位相処理時に、画面の各画素列を、Ｋ番目の画素列を最初の画素列として第１〜第３の画素列の繰り返しであるとし、この第１〜第３の画素列の画素データを夫々上位メモリバンクＢＫ０〜ＢＫ２に格納する。データアクセス制御部１４０は、第Ｋの位相処理時に、アクセスパターンＡＣＰの各設定位置で、パターンＡＣＰで特定される１２個の画素の画素データを夫々１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23から同時に読み出し、またパターンＡＣＰの設定位置を移動した際に、それで特定される１２個の画素の画素データが夫々異なる下位メモリバンクに格納されているように、画素データの移動処理をする。【選択図】        図１
2006309602.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ、下位バンクアドレスで特定される下位メモリバンクからなり、上位バンクアドレスで特定される複数の上位メモリバンクを有するメモリ部と、
水平または垂直に伸びる画素列が垂直または水平の方向に順次配列された所定画面における各画素列の画素を順に注目画素とし、該注目画素の画素データを、上記所定画面上に設定される複数の画素のパターンであるアクセスパターンに基づき、上記複数の上位メモリバンクに振り分けて格納するための制御を行うデータ格納制御部と、
上記複数の上位メモリバンクから、上記アクセスパターンの設定位置を開始位置から画素列方向に移動した各設定位置で、上記アクセスパターンで特定される複数の画素の画素データを同時に取得するための制御を行うデータアクセス制御部とを備え、
上記データ格納制御部は、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記所定画面における各画素列を、Ｋ番目の画素列を最初の画素列として第１〜第Ｎの画素列の繰り返しであるとし、該第１〜第Ｎの画素列の画素データを、それぞれ第１〜第Ｎの上位メモリバンクに格納するものとし、
上記第Ｋの位相処理時に、第Ｍ（Ｍ＝１〜Ｎ）の画素列の画素データをそれぞれ上記第Ｍの上位メモリバンクに格納する際、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素に基づき、上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに最初に該当するとき、上記注目画素の画素データを上記第Ｍの上位メモリバンクの最初の下位メモリバンクに格納することを開始し、その後上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに該当するとき、上記注目画素の画素データを格納する上記第Ｍの上位メモリバンクの下位メモリバンクを順次切り替え、
上記データアクセス制御部は、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置を最初の設定位置とし、一列分の移動が終わる毎にＮ画素分ずれた列の先頭に移動し、上記画素列方向に順次移動した上記アクセスパターンの各設定位置で、該アクセスパターンで特定される複数の画素の画素データを、上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクから同時に読み出し、上記設定位置が上記画素列方向に移動した際に、上記設定位置における上記アクセスパターンで特定される複数の画素の画素データが異なる下位メモリバンクに格納されているように、上位メモリバンク毎に、所定の下位メモリバンクから読み出した画素データを該画素データが格納されていた下位メモリバンクの１つ前の下位メモリバンクに格納する
ことを特徴とするデータアクセス装置。
【請求項２】
上記複数の画素のパターンは、複数の中心画素および各中心画素の周辺に位置する周辺画素のパターンである
ことを特徴とする請求項１に記載のデータアクセス装置。
【請求項３】
上記中心画素と該中心画素の周辺に位置する周辺画素からなる画素群がＬ本の画素列に渡るとき、上記Ｎは上記Ｌと等しくされる
ことを特徴とする請求項２に記載のデータアクセス装置。
【請求項４】
上記データ格納制御部は、
上記第Ｋの位相処理時に、それぞれ、上記注目画素が、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素に一致する画素であるか否かを判定する一致判定部と、
上記注目画素が上記画素列の最初から何番目の画素であるかをカウントするカウント部と、
上記第Ｋの位相処理時に、上記一致判定部の判定出力およびカウント部のカウント値に基づいて、上記注目画素毎に、上記メモリ部に対する書き込みアドレスを生成するアドレス生成部とを有する
ことを特徴とする請求項１に記載のデータアクセス装置。
【請求項５】
上記データ格納制御部は、
上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクのそれぞれに対応した読み出し開始アドレスおよび書き込み開始アドレスを生成する開始アドレス生成部をさらに有し、
上記開始アドレス生成部は、それぞれのメモリバンクに対して、最初の画素データが格納されたアドレスを上記読み出し開始アドレスとし、最後の画素データが格納されたアドレスのつぎのアドレスを上記書き込み開始アドレスとする
ことを特徴とする請求項４に記載のデータアクセス装置。
【請求項６】
上記データアクセス制御部は、
上記第Ｋの位相処理時のそれぞれで上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクの読み出しアドレスを生成する読み出しアドレス生成部と、
上記第Ｋの位相処理時のそれぞれで上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクの書き込みアドレスを生成する書き込みアドレス生成部とを有し、
上記読み出しアドレス生成部は、
上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクのそれぞれに対し、最初の読み出しアドレスを、外部から与えられる読み出し開始アドレスにセットし、各設定位置で画素データの読み出しが行われるとき、上記読み出しアドレスをインクリメントして次の読み出しアドレスを生成し、
上記書き込みアドレス生成部は、
上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクのそれぞれに対し、最初の書き込みアドレスを、外部から与えられる書き込み開始アドレスにセットし、
各設定位置で画素データの書き込みが行われるとき、上記書き込みアドレスをインクリメントして次の書き込みアドレスを生成する
ことを特徴とする請求項１に記載のデータアクセス装置。
【請求項７】
上記外部から与えられる上記書き込み開始アドレスおよび上記読み出し開始アドレスは、上記データ格納制御部から与えられる
ことを特徴とする請求項６に記載のデータアクセス装置。
【請求項８】
水平または垂直の方向に伸びる画素列が垂直または水平の方向の順次配列された所定画面における各画素列の画素を順に注目画素とし、該注目画素の画素データを、上記所定画面上に設定される複数の画素のパターンであるアクセスパターンに基づき、それぞれ下位バンクアドレスで特定される下位メモリバンクからなり、上位バンクアドレスで特定される複数の上位メモリバンクに振り分けて格納するデータ格納工程と、
上記複数の上位メモリバンクから、上記アクセスパターンの設定位置を開始位置から画素列方向に移動した各設定位置で、上記アクセスパターンで特定される複数の画素の画素データを同時に取得するデータアクセス工程とを備え、
上記データ格納工程では、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記所定画面における各画素列をＫ番目の画素列を最初の画素列として第１〜第Ｎの画素列の繰り返しであるとし、該第１〜第Ｎの画素列の画素データをそれぞれ第１〜第Ｎの上位メモリバンクに格納するものとし、
上記第Ｋの位相処理時に、第Ｍ（Ｍ＝１〜Ｎ）の画素列の画素データをそれぞれ上記第Ｍの上位メモリバンクに格納する際、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素に基づき、上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに最初に該当するとき、上記注目画素の画素データを上記第Ｍの上位メモリバンクの最初の下位メモリバンクに格納することを開始し、その後上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに該当するとき、上記注目画素の画素データを格納する上記第Ｍの上位メモリバンクの下位メモリバンクを順次切り替え、
上記データアクセス工程では、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置を最初の設定位置とし、一列分の移動が終わる毎にＮ画素分ずれた列の先頭に移動し、上記画素列方向に順次移動した上記アクセスパターンの各設定位置で、該アクセスパターンで特定される複数の画素の画素データを、上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクから同時に読み出し、上記設定位置が上記画素列方向に移動した際に、上記設定位置における上記アクセスパターンで特定される複数の画素の画素データが異なる下位メモリバンクに格納されているように、上位メモリバンク毎に、所定の下位メモリバンクから読み出した画素データを該画素データが格納されていた下位メモリバンクの１つ前の下位メモリバンクに格納する
ことを特徴とするデータアクセス方法。
【請求項９】
水平または垂直の方向に伸びる画素列が垂直または水平の方向の順次配列された所定画面における各画素列の画素を順に注目画素とし、該注目画素の画素データを、上記所定画面上に設定される複数の画素のパターンであるアクセスパターンに基づき、それぞれ下位バンクアドレスで特定される下位メモリバンクからなり、上位バンクアドレスで特定される複数の上位メモリバンクに振り分けて格納するデータ格納工程と、
上記複数の上位メモリバンクから、上記アクセスパターンの設定位置を開始位置から画素列方向に移動した各設定位置で、上記アクセスパターンで特定される複数の画素の画素データを同時に取得するデータアクセス工程とを備え、
上記データ格納工程では、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記所定画面における各画素列をＫ番目の画素列を最初の画素列として第１〜第Ｎの画素列の繰り返しであるとし、該第１〜第Ｎの画素列の画素データをそれぞれ第１〜第Ｎの上位メモリバンクに格納するものとし、
上記第Ｋの位相処理時に、第Ｍ（Ｍ＝１〜Ｎ）の画素列の画素データをそれぞれ上記第Ｍの上位メモリバンクに格納する際、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素に基づき、上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに最初に該当するとき、上記注目画素の画素データを上記第Ｍの上位メモリバンクの最初の下位メモリバンクに格納することを開始し、その後上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに該当するとき、上記注目画素の画素データを格納する上記第Ｍの上位メモリバンクの下位メモリバンクを順次切り替え、
上記データアクセス工程では、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置を最初の設定位置とし、一列分の移動が終わる毎にＮ画素分ずれた列の先頭に移動し、上記画素列方向に順次移動した上記アクセスパターンの各設定位置で、該アクセスパターンで特定される複数の画素の画素データを、上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクから同時に読み出し、上記設定位置が上記画素列方向に移動した際に、上記設定位置における上記アクセスパターンで特定される複数の画素の画素データが異なる下位メモリバンクに格納されているように、上位メモリバンク毎に、所定の下位メモリバンクから読み出した画素データを該画素データが格納されていた下位メモリバンクの１つ前の下位メモリバンクに格納する
データアクセス方法をコンピュータに実行させるためのプログラム。
【請求項１０】
水平または垂直の方向に伸びる画素列が垂直または水平の方向の順次配列された所定画面における各画素列の画素を順に注目画素とし、該注目画素の画素データを、上記所定画面上に設定される複数の画素のパターンであるアクセスパターンに基づき、それぞれ下位バンクアドレスで特定される下位メモリバンクからなり、上位バンクアドレスで特定される複数の上位メモリバンクに振り分けて格納するデータ格納工程と、
上記複数の上位メモリバンクから、上記アクセスパターンの設定位置を開始位置から画素列方向に移動した各設定位置で、上記アクセスパターンで特定される複数の画素の画素データを同時に取得するデータアクセス工程とを備え、
上記データ格納工程では、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記所定画面における各画素列をＫ番目の画素列を最初の画素列として第１〜第Ｎの画素列の繰り返しであるとし、該第１〜第Ｎの画素列の画素データをそれぞれ第１〜第Ｎの上位メモリバンクに格納するものとし、
上記第Ｋの位相処理時に、第Ｍ（Ｍ＝１〜Ｎ）の画素列の画素データをそれぞれ上記第Ｍの上位メモリバンクに格納する際、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素に基づき、上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに最初に該当するとき、上記注目画素の画素データを上記第Ｍの上位メモリバンクの最初の下位メモリバンクに格納することを開始し、その後上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに該当するとき、上記注目画素の画素データを格納する上記第Ｍの上位メモリバンクの下位メモリバンクを順次切り替え、
上記データアクセス工程では、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置を最初の設定位置とし、一列分の移動が終わる毎にＮ画素分ずれた列の先頭に移動し、上記画素列方向に順次移動した上記アクセスパターンの各設定位置で、該アクセスパターンで特定される複数の画素の画素データを、上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクから同時に読み出し、上記設定位置が上記画素列方向に移動した際に、上記設定位置における上記アクセスパターンで特定される複数の画素の画素データが異なる下位メモリバンクに格納されているように、上位メモリバンク毎に、所定の下位メモリバンクから読み出した画素データを該画素データが格納されていた下位メモリバンクの１つ前の下位メモリバンクに格納する
データアクセス方法をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、所定画面上に設定される複数の画素のパターンをアクセスパターンとし、このアクセスパターンの設定位置を開始位置から画素列方向に順次移動した各設定位置で、このアクセスパターンで特定される複数の画素の画素データを同時に取得するデータアクセス装置、データアクセス方法、プログラムおよび記録媒体に関する。
【０００２】
詳しくは、この発明は、アクセスパターンの設定位置を開始位置から画素列方向に順次移動した各設定位置で、当該アクセスパターンで特定される複数の画素の画素データがそれぞれ異なるメモリバンクに格納された状態として、当該複数の画素データを同時にアクセスできるようにしたことによって、当該複数の画素データの同時取得を容易としたデータアクセス装置等に係るものである。
【背景技術】
【０００３】
従来、半導体メモリＭＹは、図２９に示すように、ワード線ＷＬとビット線ＢＬを指定してメモリセルＭＣをアクセスする構造となっており、指定されたワード線ＷＬとビット線ＢＬが交差する位置にあるメモリセルＭＣに格納されたデータが読み出される。このような構造の半導体メモリＭＹでは、複数のワード線ＷＬで同じビット線ＢＬを共有している。したがって、図３０に示すように、例えば２つのワード線ＷＬ１，ＷＬ２を指定すると、ビット線ＢＬにはこれらワード線ＷＬ１，ＷＬ２のデータが混じり合って出てくるため、異なるワード線ＷＬのデータには同時アクセスできない。
【０００４】
これに対して、図３１に示すように、メモリＭＹを複数のメモリバンクＢＫ０〜ＢＫｎ−１に分け、それぞれのメモリバンクＢＫ０〜ＢＫｎ−１に異なるアドレスを指定することで、複数のワード線ＷＬのデータに同時にアクセスできるが、メモリバンク内の異なるワード線ＷＬのデータには同時にアクセスできない。
【０００５】
一般に、同時に複数データにアクセスが可能なのは、その複数データが異なるメモリバンクに格納されているか、あるいはその複数データが同一ワード線上に格納されているかのいずれかである。
【０００６】
また従来、入力データに含まれる特定のデータ配列を認識することにより、パターン認識や動き検出等の処理が行われている。例えば、数ラインの画素データを蓄積でき画素単位で出力できるバッファメモリと、数ビット幅データを処理し得る複数のプロセッサエレメントを含み、この複数のプロセッサエレメントで同時並行してデータ処理ができるデータ処理器と、マッチング参照データと制御データを格納する制御情報メモリとを備え、データ処理器の各プロセッサエレメントが、バッファメモリが出力した画像データの中の、自己に宛てられた注目画素中心のマトリクスの画素データ群を、閾値を用いて２値化して該プロセッサエレメントが処理可能なシリアル配列のビット幅に区切った対象データに変換し、同形式で制御情報メモリにあった参照データと合致するか否かを判定することが行われている（例えば、特許文献１参照）。
【０００７】
また、動画像の処理の分野において、動き、すなわち、時間的に異なる画像中の物体の動き方向と大きさ（または速さ）が用いられており、例えば画像の高能率符号化における動き補償フレーム間符号化や、フレーム間時間領域フィルタによるテレビジョン雑音低減装置における動きによるパラメータ制御等に動きが用いられる。動きを求める動き検出方法としては、ブロックマッチング法が知られている。本件出願人は、画像信号中の動きを検出する動き検出方法において、（ａ）１画面全体または１画面を複数に分割した比較的大きなブロック毎に、マッチング法によって積算値テーブルを生成し、この積算値テーブルを用いて、１画面全体または１画面を複数に分割した比較的大きなブロック毎に、１または複数の候補ベクトルを抽出するステップと、（ｂ）この候補ベクトルのみを対象としてマッチングを行い、１画素または比較的小さいブロック毎に動きベクトルを検出するステップとからなる２ステップの動き検出方法を先に提案している。この２ステップの動き検出方法では、画像の動き検出を２ステップ方式の代表点マッチングにより行う代表点マッチング、ベクトル割り当ての２ステップの過程において、いずれも画面内における任意の複数の画素データを同時に読み出す必要がある（例えば、特許文献２参照）。
【０００８】
【特許文献１】特開２００３−２０３２３６号公報
【特許文献２】特開２００１−６１１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、水平または垂直の方向に伸びる画素列が垂直または水平の方向に順次配列された所定画面の上に複数の画素のパターンをアクセスパターンとして設定し、このアクセスパターンの設定位置を開始位置から画素列方向に１画素ずつ順に移動した各設定位置で、アクセスパターンで特定される複数の画素の画素データを同時に取得することを考える。
【００１０】
例えば、図３２に示すように、水平方向に伸びる画素列が垂直方向に順次配列された画面ＳＲＮの上に４個の画素ＩＭ１〜ＩＭ４のパターンをアクセスパターンＡＣＰとして設定し、このアクセスパターンＡＣＰの設定位置を開始位置から画素列方向に移動していく場合を考える。この場合、画素列方向は水平方向であり、アクセスパターンＡＣＰの設定位置はラスタスキャン順に移動していく。また、図３２の「□」は１画素を示しており、この図３２におけるアクセスパターンＡＣＰの設定位置は、その開始位置を示している。
【００１１】
この画面ＳＲＮの各画素列の画素のデータを、図３３に示すように、４個のメモリバンクＢＫ０〜ＢＫ３に、ラスタスキャン順に格納したとする。図３３の□内の数字はバンクアドレス０〜３を示している。この場合、アクセスパターンＡＣＰの設定位置が開始位置にあるとき、図３４に示すように、このアクセスパターンＡＣＰで特定される４個の画素ＩＭ１〜ＩＭ４の画素データは、メモリバンクＢＫ０〜ＢＫ３の○印で示すアドレス位置に格納されていることから、４個の画素データに同時にアクセスして読み出すことができる。
【００１２】
アクセスパターンＡＣＰの設定位置が開始位置から１画素ずつ移動して９画素の移動までは、上述した設定位置が開始位置にある場合と同様に、４個の画素データに同時にアクセスして読み出すことができる。しかし、図３５に示すように、アクセスパターンＡＣＰの設定位置が１０画素移動したとき、アクセスパターンＡＣＰで特定される４個の画素ＩＭ１〜ＩＭ４の画素データは、図３６に示すように、メモリバンクＢＫ０〜ＢＫ３の○印で示すアドレス位置に格納されており、メモリバンクＢＫ１で複数のワード線のデータにアクセスすることが必要になるので、４個の画素データに同時アクセスして読み出すことができなくなる。
【００１３】
なお、アクセスパターンに対応した複数の画素データに時分割でアクセスし、キャッシュやバッファに一時記憶し、見かけ上の同時アクセスを達成することが提案されているが（実開昭６３−３５１４６号公報、実開平８−８９６号公報参照）、時間的な遅れが発生するという問題点があった。
【００１４】
この発明の目的は、アクセスパターンの設定位置を開始位置から画素列方向に移動した各設定位置で、当該アクセスパターンで特定される複数の画素の画素データを同時に取得することを容易に行い得るようにすることにある。
【課題を解決するための手段】
【００１５】
この発明の概念は、
それぞれ、下位バンクアドレスで特定される下位メモリバンクからなり、上位バンクアドレスで特定される複数の上位メモリバンクを有するメモリ部と、
水平または垂直に伸びる画素列が垂直または水平の方向に順次配列された所定画面における各画素列の画素を順に注目画素とし、該注目画素の画素データを、上記所定画面上に設定される複数の画素のパターンであるアクセスパターンに基づき、上記複数の上位メモリバンクに振り分けて格納するための制御を行うデータ格納制御部と、
上記複数の上位メモリバンクから、上記アクセスパターンの設定位置を開始位置から画素列方向に移動した各設定位置で、上記アクセスパターンで特定される複数の画素の画素データを同時に取得するための制御を行うデータアクセス制御部とを備え、
上記データ格納制御部は、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、それぞれ、上記所定画面における各画素列を、Ｋ番目の画素列を最初の画素列として第１〜第Ｎの画素列の繰り返しであるとし、該第１〜第Ｎの画素列の画素データを、それぞれ第１〜第Ｎの上位メモリバンクに格納するものとし、
上記第Ｋの位相処理時に、第Ｍ（Ｍ＝１〜Ｎ）の画素列の画素データをそれぞれ上記第Ｍの上位メモリバンクに格納する際、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素に基づき、上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに最初に該当するとき、上記注目画素の画素データを上記第Ｍの上位メモリバンクの最初の下位メモリバンクに格納することを開始し、その後上記第Ｍの画素列の注目画素が上記複数の画素のいずれかに該当するとき、上記注目画素の画素データを格納する上記第Ｍの上位メモリバンクの下位メモリバンクを順次切り替え、
上記データアクセス制御部は、
第１〜第Ｎ（Ｎは２以上の整数）の位相処理を順次行うものとし、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時において、上記開始位置から上記画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置を最初の設定位置とし、一列分の移動が終わる毎にＮ画素分ずれた列の先頭に移動し、上記画素列方向に順次移動した上記アクセスパターンの各設定位置で、該アクセスパターンで特定される複数の画素の画素データを、上記第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクから同時に読み出し、上記設定位置が上記画素列方向に移動した際に、上記設定位置における上記アクセスパターンで特定される複数の画素の画素データが異なる下位メモリバンクに格納されているように、上位メモリバンク毎に、所定の下位メモリバンクから読み出した画素データを該画素データが格納されていた下位メモリバンクの１つ前の下位メモリバンクに格納する
ことを特徴とするデータアクセス装置にある。
【００１６】
この発明においては、水平または垂直の方向に伸びる画素列が垂直または水平の方向に順次配列された所定画面における各画素列の画素が順に注目画素とされ、この注目画素の画素データが複数の上位メモリバンクに振り分けて格納される。
【００１７】
例えば、データ格納制御部は、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時に、注目画素が、開始位置から画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素に一致する画素であるか否かを判定する一致判定部と、注目画素が画素列の最初から何番目の画素であるかをカウントするカウント部と、第Ｋの位相処理時に、一致判定部の判定出力およびカウント部のカウント値に基づいて、注目画素毎に、メモリ部に対する書き込みアドレスを生成するアドレス生成部とを有する。
【００１８】
この場合、第Ｋの位相処理時において、所定画面における各画素列を、Ｋ番目の画素列を最初の画素列として第１〜第Ｎの画素列の繰り返しであるとし、この第１〜第Ｎの画素列のデータを、それぞれ第１〜第Ｎの上位メモリバンクに格納するものとされる。
【００１９】
そして、第Ｋの位相処理時に、第Ｍ（Ｍ＝１〜Ｎ）の画素列の画素データをそれぞれ第Ｍの上位メモリバンクに格納する際、開始位置から画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素に基づき、第Ｍの画素列の注目画素が複数の画素のいずれかに最初に該当するとき、注目画素の画素データが第Ｍの上位メモリバンクの最初の下位メモリバンクに格納することが開始される。また、その後、第Ｍの画素列の注目画素が複数の画素のいずれかに該当するとき、注目画素の画素データを格納する第Ｍの上位メモリバンクの下位メモリバンクが切り替えられる。
【００２０】
また、この発明においては、アクセスパターンの設定位置が開始位置から画素列方向に移動した各設定位置で、アクセスパターンで特定される複数の画素（アクセス画素）の画素データが複数の上位メモリバンクから同時に取得される。
【００２１】
例えば、データアクセス制御部は、第Ｋの位相処理時に第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクの読み出しアドレスを生成する読み出しアドレス生成部と、第Ｋの位相処理時に第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクの書き込みアドレスを生成する書き込みアドレス生成部とを有する。
【００２２】
そして、読み出しアドレス生成部は、第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクのそれぞれに対し、最初の読み出しアドレスを、外部から与えられる読み出し開始アドレスにセットし、各設定位置で画素データの読み出しが行われるとき、読み出しアドレスをインクリメントして次の読み出しアドレスを生成する。また、書き込みアドレス生成部は、第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクのそれぞれに対し、最初の書き込みアドレスを、外部から与えられる書き込み開始アドレスにセットし、各設定位置で画素データの書き込みが行われるとき、書き込みアドレスをインクリメントして次の書き込みアドレスを生成する。
【００２３】
この場合、第Ｋの位相処理時において、開始位置から画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置を最初の設定位置とし、一列分の移動が終わる毎にＮ画素分ずれた列の先頭に移動し、画素列方向に順次移動したアクセスパターンの各設定位置で、このアクセスパターンで特定される複数の画素の画素データが、第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクから同時に読み出される。
【００２４】
そして、この設定位置が画素列方向に移動した際に、設定位置におけるアクセスパターンで特定される複数の画素の画素データがそれぞれ異なる下位メモリバンクに格納されているように、上位メモリバンク毎に、所定の下位メモリバンクから読み出された画素データを、この画素データが格納されていた下位メモリバンクの１つ前の下位メモリバンクに格納する画素データの移動処理が行われる。
【００２５】
このように、アクセスパターンの設定位置を開始位置から画素列方向に順次移動した各設定位置で、当該アクセスパターンで特定される複数の画素の画素データがそれぞれ異なる下位メモリバンクに格納された状態とし、当該複数の画素データを同時にアクセスできるようにしたものであり、当該複数の画素データの同時取得を容易に行うことができる。
【００２６】
また、初期格納時に第１〜第Ｎの画素列の画素データのそれぞれを第１〜第Ｎの上位メモリバンクに振り分けて格納し、データアクセス時に上位メモリバンク毎にデータの移動処理を行うものであり、データアクセス時における画素データの移動処理を少なくできる。
【００２７】
例えば、複数の画素のパターンは、複数の中心画素および各中心画素の周辺に位置する周辺画素のパターンである。この場合、アクセスパターンを構成する画素の数が多くなるが、上述したように第１〜第Ｎの画素列の画素データのそれぞれを第１〜第Ｎの上位メモリバンクに振り分けて格納することで、データアクセス時に画素データの移動処理を少なくできる。
【００２８】
また例えば、中心画素とこの中心画素の周辺に位置する周辺画素からなる画素群がＬ本の画素列に渡るとき、ＮはＬと等しくされる。この場合、第Ｋ（Ｋ＝１〜Ｎ）の位相処理時に、開始位置から画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンで特定される複数の画素が、第１〜第Ｎの画素列に分散されるので、各上位メモリバンクにおける下位メモリバンクの必要個数のバラツキを小さくできる。
【００２９】
また、例えば、データアクセス制御部に与えられる読み出し開始アドレスおよび書き込み開始アドレスは、データ格納制御部から与えられる。この場合、データ格納制御部は、第１〜第Ｎの上位メモリバンクを構成する下位メモリバンクのそれぞれに対応した読み出し開始アドレスおよび書き込み開始アドレスを生成する開始アドレス生成部をさらに有し、この開始アドレス生成部は、それぞれのメモリバンクに対して、最初の画素データが格納されたアドレスを読み出し開始アドレスとし、最後の画素データが格納されたアドレスのつぎのアドレスを書き込み開始アドレスとする。
【００３０】
このように、データ格納制御部からデータアクセス制御部に読み出し開始アドレスおよび書き込み開始アドレスを与えることで、例えばこれらデータ格納制御部およびデータアクセス制御部を制御する制御装置が、アクセスパターンに基づいて読み出し開始アドレスおよび書き込み開始アドレスを生成して、データアクセス制御部に与えることが必要でなくなる。
【発明の効果】
【００３１】
この発明によれば、アクセスパターンの設定位置を開始位置から画素列方向に順次移動した各設定位置で、当該アクセスパターンで特定される複数の画素の画素データがそれぞれ異なるメモリバンクに格納された状態として、当該複数の画素データを同時にアクセスできるようにしたものであり、当該複数の画素データの同時取得を容易に行うことができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照しながら、この発明の実施の形態について説明する。図１は、実施の形態としてのデータアクセス装置１００の構成を示している。
【００３３】
このデータアクセス装置１００は、メモリ部１１０と、データ格納制御部１２０と、データアクセス制御部１４０とを備えている。
【００３４】
メモリ部１１０は、それぞれ、上位バンクアドレスで特定される、３個の上位メモリバンクＢＫ０〜ＢＫ２を有している。上位メモリバンクＢＫ０は、それぞれ、下位バンクアドレスで特定される、４個の下位メモリバンクＢＫ00〜ＢＫ03からなっている。上位メモリバンクＢＫ１は、それぞれ、下位バンクアドレスで特定される、４個の下位メモリバンクＢＫ10〜ＢＫ13からなっている。上位メモリバンクＢＫ２は、それぞれ、下位バンクアドレスで特定される、４個の下位メモリバンクＢＫ20〜ＢＫ23からなっている。このメモリ部１１０は、図示しない制御装置から入力端子１５０を介して与えられる制御信号ＳＣＬに基づいて動作する。
【００３５】
このメモリ部１１０には、初期格納時に、入力端子１１１から、格納すべき所定画面の画素データＤｉが入力される。ここで、所定画面は、水平方向に伸びる画素列が垂直方向に順次配列された構成となっており、メモリ部１１０には各画素列の画素データが順に注目画素としてラスタスキャン順に入力されていく。この所定画面上に、複数の画素のパターンがアクセスパターンＡＣＰとして設定される。注目画素の画素データは、アクセスパターンＡＣＰに基づき、メモリ部１１０の３個の上位メモリバンクＢＫ０〜ＢＫ２に振り分けて格納される。
【００３６】
図２は、この実施の形態における、画面ＳＲＮ上に設定されるアクセスパターンＡＣＰを示している。このアクセスパターンＡＣＰは、４個の中心画素ＩＭ１〜ＩＭ４、および各中心画素の上下に位置する８個の周辺画素ＩＭ1U，ＩＭ1D，ＩＭ2U，ＩＭ2D，ＩＭ3U，ＩＭ3D，ＩＭ4U，ＩＭ4Dのパターンである。図２の「□」は画面ＳＲＮを構成する画素を示している。また、図２に示すアクセスパターンＡＣＰの設定位置は、その開始位置である。
【００３７】
また、データアクセス時に、アクセスパターンＡＣＰの設定位置が開始位置（図２参照）から画素列方向に１画素ずつ移動した各設定位置で、アクセスパターンＡＣＰで特定される１２個の画素（以下、適宜、「アクセス画素」という）の画素データＤo01〜Ｄ12が、上位メモリバンクＢＫ０〜ＢＫ２を構成する下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23から同時に読み出されて、出力端子１１２に出力される。なお、このように各設定位置で読み出される画素データＤo01〜Ｄo12は、他の下位メモリバンクへのデータ移動処理のために、メモリ部１１０に再入力される。
【００３８】
データ格納制御部１２０は、図示しない制御装置から入力端子１５０を介して供給される制御信号ＳＣＬに基づいて動作する。このデータ格納制御部１２０は、上述したように、各注目画素の画素データをメモリ部１１０の３個の上位メモリバンクＢＫ０〜ＢＫ２に振り分けて格納するための制御を行う。
【００３９】
データ格納制御部１２０は、第１〜第３の位相処理を順次行う。そして、データ格納制御部１２０は、第Ｋ（Ｋ＝１〜３）の位相処理時において、画面ＳＲＮにおける各画素列を、Ｋ番目の画素列を最初の画素列として第１〜第３の画素列の繰り返しであるとし、この第１〜第３の画素列のデータをそれぞれ上位メモリバンクＢＫ０〜ＢＫ２に格納する。
【００４０】
データ格納制御部１２０は、第Ｋの位相処理時に、第Ｍ（Ｍ＝１〜３）の画素列の画素データをそれぞれ第Ｍの上位メモリバンクに格納する際、開始位置から画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンＡＣＰで特定される１２個の画素（以下、適宜、「初期アクセス画素」という）に基づき、第Ｍの画素列の注目画素がこの１２個の初期アクセス画素のいずれかに最初に該当するとき、注目画素の画素データを第Ｍの上位メモリバンクの最初の下位メモリバンクに格納することを開始する。また、その後、第Ｍの画素列の注目画素が複数の画素のいずれかに該当するとき、注目画素の画素データを格納する第Ｍの上位メモリバンクの下位メモリバンクを切り替える。
【００４１】
データ格納制御部１２０についてさらに詳細に説明する。図３は、このデータ格納制御部１２０の構成を示している。このデータ格納制御部１２０は、カウンタ（カウンタＡ）１２１と、カウンタ（カウンタＢ）１２２と、一致判定部１２３と、上位バンクアドレスカウンタ１２４と、下位バンクアドレスカウンタ１２５と、ビット線アドレスカウンタ１２６と、ワード線アドレスカウンタ１２７と、アドレス生成部１２８とを有している。
【００４２】
カウンタ（カウンタＡ）１２１は、第Ｋ（Ｋ＝１〜３）の位相処理時に、上述したメモリ部１１０に順に入力される各注目画素の画素データの入力個数をカウントする。このカウンタ１２１には、メモリ部１１０に入力される各注目画素の画素データに同期したデータクロックＤＣＫが供給される。このデータクロックＤＣＫは、上述した制御信号ＳＣＬのひとつを構成しており、図示しない制御装置から供給される。このカウンタ１２１は、最初にそのカウント値が０とされ、その後はメモリ部１１０に各注目画素の画素データが入力される毎に、データクロックＤＣＫによってインクリメントされていく。
【００４３】
一致判定部１２３は、第Ｋの位相処理時に、上述したメモリ部１１０に所定の注目画素の画素データが入力される毎に、その注目画素が、開始位置から画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンＡＣＰで特定される１２個の初期アクセス画素に一致するか否かを判定する。そのため、この一致判定部１２３には、第１〜第３の位相処理時のそれぞれで、注目画素が当該１２個の初期アクセス画素となる際に上述したカウンタ１２１から出力されるカウント値ＣＮ１〜ＣＮ１２に対応した値が、アクセスパターン情報ＩＡＰとして供給される。このアクセスパターン情報ＩＡＰは、上述した制御信号ＳＣＬのひとつを構成しており、図示しない制御装置から供給される。この一致判定部１２３は、ある注目画素におけるカウンタ１２１のカウント値が、カウント値ＣＮ１〜ＣＮ１２と一致するとき、それぞれ、当該注目画素は１番目〜１２番目の初期アクセス画素であると判定する。
【００４４】
カウンタ（カウンタＢ）１２２は、注目画素が画素列の最初から何番目の画素であるかをカウントする。このカウンタ１２２には、メモリ部１１０に入力される各注目画素の画素データに同期したデータクロックＤＣＫが供給される。このカウンタ１２２は、最初はそのカウント値が０とされ、その後はメモリ部１１０に各注目画素の画素データが入力される毎に、データクロックＤＣＫによってインクリメントされていく。そして、カウント値が画素列の画素数ｍ（この実施の形態では２２）と等しくなる毎に、０にリセットされる。
【００４５】
上位バンクアドレスカウンタ１２４は、３個の上位メモリバンクＢＫ０〜ＢＫ２のうち、注目画素の画素データを格納すべき上位メモリバンクを示すカウント値、つまり上位バンクアドレスを出力する。このカウンタ１２４には、上述したカウンタ（カウンタＢ）１２２のカウント値が供給される。このカウンタ１２４は、最初はそのカウント値が０とされ、注目画素がＫ番目以降の画素列の画素となった後に、カウンタ１２２のカウント値が０にリセットされるとき、インクリメントされる。このカウンタ１２４は、カウント値２の次はカウント値０となり、３進カウンタの構成となっている。このカウンタ１２４のカウント値０〜２、つまり上位バンクアドレス０〜２は、それぞれ上位メモリバンクＢＫ０〜ＢＫ２を示している。
【００４６】
下位バンクアドレスカウンタ１２５は、上述した上位バンクアドレスカウンタ１２４のカウント値で示される上位メモリバンクを構成する下位メモリバンクのうち、実際に注目画素の画素データを格納すべき下位メモリバンクを示すカウント値、つまり下位バンクアドレスを出力する。このカウンタ１２５は、上位メモリバンクＢＫ０〜ＢＫ２にそれぞれ対応した３個のカウンタ１２５-0〜１２５-2からなっている。このカウンタ１２５には、上述した一致判定部１２３の判定出力が供給されると共に、上述したカウンタ１２４のカウント値（上位バンクアドレス）が供給される。
【００４７】
これらのカウンタ１２５-0〜１２５-2は、最初はそのカウント値、つまり下位バンクアドレスが０とされ、その後は、上位バンクアドレス（カウンタ１２４のカウント値）が０〜２のそれぞれにあるとき、注目画素が初期アクセス画素に該当し、かつ当該上位バンクアドレスでは最初の初期アクセス画素でない場合、当該上位バンクアドレスに対応したカウンタがインクリメントされる。
【００４８】
ビット線アドレスカウンタ１２６は、上位メモリバンクＢＫ０〜ＢＫ２を構成する１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23にそれぞれ対応した１２個のカウンタからなっている。このビット線アドレスカウンタ１２６には、メモリ部１１０に入力される各注目画素の画素データに同期したデータクロックＤＣＫが供給されると共に、カウンタ１２４，１２５のカウント値（バンクアドレス）が供給される。
【００４９】
１２個のカウンタは、最初はそのカウント値、つまりビット線アドレスが０とされ、その後はメモリ部１１０に各注目画素の画素データが入力されて格納される毎に、当該１２個のカウンタのうち、バンクアドレスに対応したカウンタがインクリメントされていく。この実施の形態では、各下位メモリバンクのワード線長は１０とされ、当該１２個のカウンタは、カウント値９の次はカウント値０となり、１０進カウンタの構成となっている。ここで、バンクアドレスは、カウンタ１２４のカウント値（上位バンクアドレス）と、この上位バンクアドレスに対応したカウンタ１２５内のカウンタのカウント値（下位バンクアドレス）からなる。
【００５０】
ワード線アドレスカウンタ１２７は、上位メモリバンクＢＫ０〜ＢＫ２を構成する１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23にそれぞれ対応した１２個のカウンタからなっている。当該１２個のカウンタには、それぞれ、上述したカウンタ１２６内の１２個のカウンタの桁上げ信号であるキャリーＣＡが供給される。当該１２個のカウンタは、それぞれ、キャリーＣＡが供給される毎に、インクリメントされていく。
【００５１】
アドレス生成部１２８は、メモリ部１１０に供給する書き込みアドレスＷを生成する。このアドレス生成部１２８には、カウンタ１２４〜１２７のカウント値が供給される。このアドレス生成部１２８は、上位バンクアドレス、下位バンクアドレス、ビット線アドレスおよびワード線アドレスを合成して、メモリ部１１０に供給する書き込みアドレスＷを生成する。
【００５２】
ここで、上位バンクアドレスは、カウンタ１２４のカウント値で与えられる。下位バンクアドレスは、カウンタ１２５を構成するカウンタ１２５-0〜１２５-2のうち上位バンクアドレスに対応したカウンタのカウント値で与えられる。ビット線アドレスは、カウンタ１２６を構成する１２個のカウンタのうちバンクアドレス（上位バンクアドレスおよび下位バンクアドレス）に対応したカウンタのカウント値で与えられる。そして、ワード線アドレスは、カウンタ１２７を構成する１２個のカウンタのうちバンクアドレス（上位バンクアドレスおよび下位バンクアドレス）に対応したカウンタのカウント値で与えられる。
【００５３】
また、アドレス生成部１２８は、データアクセス制御部１４０で用いられる、各下位メモリバンクに対する、読み出し開始アドレスＲＳおよび書き込み開始アドレスＷＳを生成する。この場合、アドレス生成部１２８は、各下位メモリバンクの、最初の書き込みアドレスＷ、つまり最初に画素データが格納されたアドレスを読み出し開始アドレスＲＳとし、また最後の画素データが格納されたアドレスの次のアドレスを書き込み開始アドレスＷＳとする。
【００５４】
次に、図３に示すデータ格納制御部１２０の制御による初期格納時（第Ｋの位相処理時）の動作を、図４のフローチャートを用いて説明する。なお、データ格納制御部１２０は、例えばマイクロプロセッサで構成され、図示しないプログラムメモリに格納されたデータ格納制御プログラムに従って制御動作をする。
【００５５】
ステップＳＴ１で、動作を開始し、ステップＳＴ２で、上位バンクアドレスカウンタ１２４のカウント値（上位バンクアドレス）、下位バンクアドレスカウンタ１２５を構成する３個のカウンタ１２５-0〜１２５-2のカウント値（下位バンクアドレス）、ビット線アドレスカウンタ１２６を構成する１２個のカウンタのカウント値（ビット線アドレス）、およびワード線アドレスカウンタ１２７を構成する１２個のカウンタのカウント値（ワード線アドレス）をそれぞれ０にし、カウンタ（カウンタＡ）１２１およびカウンタ（カウンタＢ）１２２のカウント値をそれぞれ０にする。
【００５６】
次に、ステップＳＴ３で、注目画素の画素データが入力されたか否かを判定する。この場合、データクロックＤＣＫが供給されるとき、注目画素の画素データが入力されたと判定する。注目画素の画素データが入力されたと判定するとき、ステップＳＴ４で、カウンタ（カウンタＡ）１２１をインクリメントし、さらにステップＳＴ５で、カウンタ（カウンタＢ）１２２をインクリメントする。
【００５７】
次に、ステップＳＴ６で、ステップＳＴ３で入力された注目画素が、開始位置から画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置に設定されたアクセスパターンＡＣＰで特定される１２個の初期アクセス画素のいずれかであるか否かを、一致判定部１２３で判定する。この場合、カウンタ（カウンタＡ）１２１のカウント値が、アクセスパターン情報ＩＡＰとしてのカウント値ＣＮ１〜ＣＮ１２のいずれかと一致するとき、注目画素が初期アクセス画素であると判定する。
【００５８】
注目画素が初期アクセス画素であると判定するとき、ステップＳＴ７で、その初期アクセス画素が現在の上位バンクアドレスで最初の初期アクセス画素であるか否かを判定する。現在の上位バンクアドレスは、上位バンクアドレスカウンタ１２４のカウント値で与えられる。
【００５９】
最初の初期アクセス画素であると判定するとき、直ちに、ステップＳＴ１０に進む。一方、最初の初期アクセス画素でないと判定するとき、ステップＳＴ８で、書き込みアドレスＷを、バンクアドレスに対応した下位メモリバンクの書き込み開始アドレスＷＳにする。
【００６０】
ここで、バンクアドレスは、上位バンクアドレスおよび下位バンクアドレスからなる。上位バンクアドレスは、カウンタ１２４のカウント値で与えられる。下位バンクアドレスは、上位バンクアドレスに対応したカウンタ１２５内のカウンタのカウント値で与えられる。書き込みアドレスＷは、アドレス生成部１２８で、上述したバンクアドレスの他に、ビット線アドレスおよびワード線アドレスを合成することで生成されている。ビット線アドレスは、バンクアドレスに対応したカウンタ１２６内のカウンタのカウント値で与えられる。ワード線アドレスは、バンクアドレスに対応したカウンタ１２７内のカウンタのカウント値で与えられる。
【００６１】
次に、ステップＳＴ９で、上位バンクアドレスに対応したカウンタ１２５内のカウンタのカウント値（下位バンクアドレス）をインクリメントする。その後に、ステップＳＴ１０に進む。ステップＳＴ１０では、書き込みアドレスＷを、バンクアドレスに対応した下位メモリバンクの読み出し開始アドレスＲＳにする。
【００６２】
次に、ステップＳＴ１１に進む。上述のステップＳＴ６で、注目画素が初期アクセス画素でないと判定されるとき、ステップＳＴ１２で、注目画素が現在の上位バンクアドレスで最初の初期アクセス画素の後の画素であるか否かを判定する。注目画素が最初の初期アクセス画素の後の画素であると判定するとき、直ちに、ステップＳＴ１１に進む。このステップＳＴ１１では、アドレス生成部１２８で生成されている書き込みアドレスＷに基づき、当該書き込みアドレスＷのバンクアドレスで指定される下位メモリバンクの、当該書き込みアドレスＷのビット線アドレスおよびワード線アドレスで指定されるアドレス位置に、注目画素の画素データを格納する。
【００６３】
次に、ステップＳＴ１３で、ビット線アドレスカウンタ１２６のバンクアドレスに対応したカウンタのカウント値（ビット線アドレス）をインクリメントする。そして、ステップＳＴ１４で、ステップＳＴ１３で、カウンタのカウント値が０となったとき、そのカウンタから出力されるキャリーＣＡにより、ワード線アドレスカウンタ１２７のバンクアドレスに対応したカウンタのカウント値（ワード線アドレス）をインクリメントする。その後に、ステップＳＴ１５に進む。
【００６４】
上述のステップＳＴ１２で、注目画素が最初の初期アクセス画素の後の画素でないと判定するとき、直ちに、ステップＳＴ１５に進む。このステップＳＴ１５では、カウンタ（カウンタＢ）１２２のカウント値が画素列の画素数ｍと等しいか否かを判定する。カウント値がｍと等しいとき、ステップＳＴ１６で、注目画素がＫ番目以降の画素列の画素であるか否かを判定する。
【００６５】
注目画素がＫ番目以降の画素列の画素であると判定するときは、ステップＳＴ１７で、上位バンクアドレスカウンタ１２４のカウント値（上位バンクアドレス）をインクリメントし、ステップＳＴ１８に進む。注目画素がＫ番目以降の画素列の画素でないと判定するときは、直ちに、ステップＳＴ１８に進む。このステップＳＴ１８では、カウンタ（カウンタＢ）１２２を０にリセットし、その後に、ステップＳＴ１９に進む。
【００６６】
上述のステップＳＴ１５で、カウント値がｍと等しくないとき、直ちに、ステップＳＴ１９に進む。このステップＳＴ１９では、画面ＳＲＮの全ての画素の画素データが入力されたか否かを判定する。この場合、カウンタ（カウンタＡ）１２１のカウント値が、画面ＳＲＮを構成する画素の個数に等しいとき、全ての画素の画素データが入力されたと判定する。全ての画素の画素データが入力されたと判定するとき、ステップＳＴ２０で、動作を終了する。一方、全ての画素の画素データが入力されていないと判定するとき、ステップＳＴ３に戻り、次の注目画素の画素データの入力を待つ。
【００６７】
上述した初期格納時の動作により、画面ＳＲＮの各画素のデータは、上位メモリバンクＢＫ０〜ＢＫ２に振り分けられて格納される。
【００６８】
図５は、第１の位相処理時におけるアクセスパターンＡＣＰの初期設定位置を示している。このアクセスパターンＡＣＰの初期設定位置は、アクセスパターンＡＣＰの設定位置の開始位置となっている。この図５の「□」は上述の図２と同様に１画素を示している。以下の同種の図においても同様である。この図５の□内の数字は、各画素列が０〜２のいずれの画素列であるかを示している。この場合、画面ＳＲＮにおける各画素列は、１番目の画素列が最初の画素列とされて、０〜２の画素列の繰り返しであるとされ、この０〜２の画素列の画素データがそれぞれ上位メモリバンクＢＫ０〜ＢＫ２に格納される。ここで、０〜２の画素列は、それぞれ、第１〜第３の画素列を構成する。
【００６９】
図６は、第１の位相処理時における、各画素の画素データの初期格納状態を示している。この図６の□内の数字は、その画素の画素データが格納される下位メモリバンクのバンクアドレスを示している。ここで、「００」〜「０３」は、それぞれ、上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ00〜ＢＫ03を示している。「１０」〜「１３」は、それぞれ、上位メモリバンクＢＫ１を構成する下位メモリバンクＢＫ10〜ＢＫ13を示している。「２０」〜「２３」は、それぞれ、上位メモリバンクＢＫ２を構成する下位メモリバンクＢＫ20〜ＢＫ23を示している。
【００７０】
図７は、上位メモリバンクＢＫ０に係る画面ＳＲＮ上のアクセスパターン、および下位メモリバンクＢＫ00〜ＢＫ03への画素振り分けを示している。そして、図８は、下位メモリバンクＢＫ00〜ＢＫ03のデータ格納状態を示している。ここで、「■」は画素データが格納されているメモリセルＭＣを示し、「□」は画素データが格納されていないメモリセルＭＣを示している。これは、以下の図においても同様である。
【００７１】
図９は、上位メモリバンクＢＫ１に係る画面ＳＲＮ上のアクセスパターン、および下位メモリバンクＢＫ10〜ＢＫ13への画素振り分けを示している。そして、図１０は、下位メモリバンクＢＫ10〜ＢＫ13のデータ格納状態を示している。さらに、図１１は、上位メモリバンクＢＫ２に係る画面ＳＲＮ上のアクセスパターン、および下位メモリバンクＢＫ20〜ＢＫ23への画素振り分けを示している。そして、図１２は、下位メモリバンクＢＫ20〜ＢＫ23のデータ格納状態を示している。
【００７２】
最初、上位バンクアドレスは「０」となっており、また各上位バンクアドレスに対応した下位バンクアドレスも「０」となっている。この状態で、第１列の先頭画素が注目画素となる。この注目画素は、アクセスパターンＡＣＰで特定される１２個の初期アクセス画素のいずれでもなく、また現在の上位バンクアドレス「０」で最初の初期アクセス画素ＩＭ1Uより後の画素でもない。そのため、この注目画素の画素データは上位バンクアドレスＢＫ０に格納されない。
【００７３】
その後、第１列の２番目の画素が注目画素となる。この注目画素は現在の上位バンクアドレス「０」で最初の初期アクセス画素ＩＭ1Uであり、この画素ＩＭ1Uから上位メモリバンクＢＫ０を構成する最初の下位メモリバンクＢＫ00への画素データの格納が開始される。この場合、この画素ＩＭ1Uの画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ00の読み出し開始アドレスＲＳとされる（図８のバンクＢＫ00参照）。
【００７４】
その後、この画素ＩＭ1Uに続く画素が順に注目画素となり、その画素データが下位メモリバンクＢＫ00に格納されていくが、第１列の９番目の画素は現在の上位バンクアドレス「０」で２番目の初期アクセス画素ＩＭ2Uであり、この画素ＩＭ2Uが注目画素となるとき、現在の上位バンクアドレス「０」に対応した下位バンクアドレスがインクリメントされて「１」となり、画素データを格納すべき下位メモリバンクはＢＫ01となる。
【００７５】
そのため、下位メモリバンクＢＫ00は、７画素の画素データが格納された状態となる（図８のバンクＢＫ00の最初の７個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ00の書き込み開始アドレスＷＳは、７画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図８のバンクＢＫ00参照）。
【００７６】
上述したように画素ＩＭ2Uが注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ01となり、この画素ＩＭ2Uから上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ01への画素データの格納が開始される。この場合、この画素ＩＭ2Uの画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ01の読み出し開始アドレスＲＳとされる（図８のバンクＢＫ01参照）。
【００７７】
その後、この画素ＩＭ2Uに続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ01に格納されていくが、第１列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて「１」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【００７８】
この状態で、第２列の先頭画素が注目画素となる。この注目画素は、アクセスパターンＡＣＰで特定される１２個の初期アクセス画素のいずれでもなく、また現在の上位バンクアドレス「１」で最初の初期アクセス画素ＩＭ１より後の画素でもない。そのため、この注目画素の画素データは上位バンクアドレスＢＫ１に格納されない。
【００７９】
その後、第２列の２番目の画素が注目画素となる。この注目画素は現在の上位バンクアドレス「１」で最初の初期アクセス画素ＩＭ１であり、この画素ＩＭ１から上位メモリバンクＢＫ１を構成する最初の下位メモリバンクＢＫ10への画素データの格納が開始される。この場合、この画素ＩＭ１の画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ10の読み出し開始アドレスＲＳとされる（図１０のバンクＢＫ10参照）。
【００８０】
その後、この画素ＩＭ１に続く画素が順に注目画素となり、その画素データが下位メモリバンクＢＫ10に格納されていくが、第２列の９番目の画素は現在の上位バンクアドレス「１」で２番目の初期アクセス画素ＩＭ２であり、この画素ＩＭ２が注目画素となるとき、現在の上位バンクアドレス「１」に対応した下位バンクアドレスがインクリメントされて「１」となり、画素データを格納すべき下位メモリバンクはＢＫ11となる。
【００８１】
そのため、下位メモリバンクＢＫ10は、７画素の画素データが格納された状態となる（図１０のバンクＢＫ10の最初の７個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ10の書き込み開始アドレスＷＳは、７画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図１０のバンクＢＫ10参照）。
【００８２】
上述したように画素ＩＭ２が注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ11となり、この画素ＩＭ２から上位メモリバンクＢＫ１を構成する下位メモリバンクＢＫ11への画素データの格納が開始される。この場合、この画素ＩＭ２の画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ11の読み出し開始アドレスＲＳとされる（図１０のバンクＢＫ11参照）。
【００８３】
その後、この画素ＩＭ２に続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ11に格納されていくが、第２列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて「２」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【００８４】
この状態で、第３列の先頭画素が注目画素となる。この注目画素は、アクセスパターンＡＣＰで特定される１２個の初期アクセス画素のいずれでもなく、また現在の上位バンクアドレス「２」で最初の初期アクセス画素ＩＭ1Dより後の画素でもない。そのため、この注目画素の画素データは上位バンクアドレスＢＫ２に格納されない。
【００８５】
その後、第３列の２番目の画素が注目画素となる。この注目画素は現在の上位バンクアドレス「２」で最初の初期アクセス画素ＩＭ1Dであり、この画素ＩＭ1Dから上位メモリバンクＢＫ２を構成する最初の下位メモリバンクＢＫ20への画素データの格納が開始される。この場合、この画素ＩＭ1Dの画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ20の読み出し開始アドレスＲＳとされる（図１２のバンクＢＫ20参照）。
【００８６】
その後、この画素ＩＭ1Dに続く画素が順に注目画素となり、その画素データが下位メモリバンクＢＫ20に格納されていくが、第３列の９番目の画素は現在の上位バンクアドレス「２」で２番目の初期アクセス画素ＩＭ2Dであり、この画素ＩＭ2Dが注目画素となるとき、現在の上位バンクアドレス「２」に対応した下位バンクアドレスがインクリメントされて「１」となり、画素データを格納すべき下位メモリバンクはＢＫ21となる。
【００８７】
そのため、下位メモリバンクＢＫ20は、７画素の画素データが格納された状態となる（図１２のバンクＢＫ20の最初の７個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ20の書き込み開始アドレスＷＳは、７画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図１２のバンクＢＫ10参照）。
【００８８】
上述したように画素ＩＭ2Dが注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ21となり、この画素ＩＭ2Dから上位メモリバンクＢＫ２を構成する下位メモリバンクＢＫ21への画素データの格納が開始される。この場合、この画素ＩＭ2Dの画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ21の読み出し開始アドレスＲＳとされる（図１２のバンクＢＫ21参照）。
【００８９】
その後、この画素ＩＭ2Dに続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ21に格納されていくが、第３列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて再び「０」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【００９０】
この状態で、第４列の先頭画素が注目画素となる。この注目画素は、現在の上位バンクアドレス「０」で最初の初期アクセス画素ＩＭ1Uより後の画素である。そのため、この画素から上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ01への画素データの格納が再度開始される。
【００９１】
その後、この画素に続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ01に格納されていくが、第４列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて「１」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【００９２】
この状態で、第５列の先頭画素が注目画素となる。この注目画素は、現在の上位バンクアドレス「１」で最初の初期アクセス画素ＩＭ１より後の画素である。そのため、この画素から上位メモリバンクＢＫ１を構成する下位メモリバンクＢＫ11への画素データの格納が再度開始される。
【００９３】
その後、この画素に続く画素が順に注目画素となり、その画素データが下位メモリバンクＢＫ11に格納されていくが、第５列の５番目の画素は現在の上位バンクアドレス「１」で３番目の初期アクセス画素ＩＭ3Uであり、この画素ＩＭ3Uが注目画素となるとき、現在の上位バンクアドレス「１」に対応した下位バンクアドレスがインクリメントされて「２」となり、画素データを格納すべき下位メモリバンクはＢＫ12となる。
【００９４】
そのため、下位メモリバンクＢＫ11は、１８画素の画素データが格納された状態となる（図１０のバンクＢＫ11の最初の１８個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ11の書き込み開始アドレスＷＳは、１８画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図１０のバンクＢＫ11参照）。
【００９５】
上述したように画素ＩＭ3Uが注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ12となり、画素ＩＭ3Uから上位メモリバンクＢＫ１を構成する下位メモリバンクＢＫ12への画素データの格納が開始される。この場合、この画素ＩＭ3Uの画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ12の読み出し開始アドレスＲＳとされる（図１０のバンクＢＫ12参照）。
【００９６】
その後、この画素ＩＭ3Uに続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ12に格納されていくが、第５列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて「２」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【００９７】
この状態で、第６列の先頭画素が注目画素となる。この注目画素は、現在の上位バンクアドレス「２」で最初の初期アクセス画素ＩＭ1Dより後の画素である。そのため、この画素から上位メモリバンクＢＫ２を構成する下位メモリバンクＢＫ21への画素データの格納が再度開始される。
【００９８】
その後、この画素に続く画素が順に注目画素となり、その画素データが下位メモリバンクＢＫ21に格納されていくが、第６列の５番目の画素は現在の上位バンクアドレス「２」で３番目の初期アクセス画素ＩＭ３であり、この画素ＩＭ３が注目画素となるとき、現在の上位バンクアドレス「２」に対応した下位バンクアドレスがインクリメントされて「２」となり、画素データを格納すべき下位メモリバンクはＢＫ22となる。
【００９９】
そのため、下位メモリバンクＢＫ21は、１８画素の画素データが格納された状態となる（図１２のバンクＢＫ21の最初の１８個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ21の書き込み開始アドレスＷＳは、１８画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図１２のバンクＢＫ21参照）。
【０１００】
上述したように画素ＩＭ３が注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ22となり、画素ＩＭ３から上位メモリバンクＢＫ２を構成する下位メモリバンクＢＫ22への画素データの格納が開始される。この場合、この画素ＩＭ３の画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ22の読み出し開始アドレスＲＳとされる（図１２のバンクＢＫ22参照）。
【０１０１】
その後、この画素ＩＭ３に続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ22に格納されていくが、第６列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて再び「０」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【０１０２】
この状態で、第７列の先頭画素が注目画素となる。この注目画素は、現在の上位バンクアドレス「０」で最初の初期アクセス画素ＩＭ1Uより後の画素である。そのため、この画素から上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ01への画素データの格納が再度開始される。
【０１０３】
その後、この画素に続く画素が順に注目画素となり、その画素データが下位メモリバンクＢＫ01に格納されていくが、第７列の５番目の画素は現在の上位バンクアドレス「０」で３番目の初期アクセス画素ＩＭ3Dであり、この画素ＩＭ3Dが注目画素となるとき、現在の上位バンクアドレス「０」に対応した下位バンクアドレスがインクリメントされて「２」となり、画素データを格納すべき下位メモリバンクはＢＫ02となる。
【０１０４】
そのため、下位メモリバンクＢＫ01は、４０画素の画素データが格納された状態となる（図８のバンクＢＫ01の最初の４０個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ01の書き込み開始アドレスＷＳは、４０画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図８のバンクＢＫ01参照）。
【０１０５】
上述したように画素ＩＭ3Dが注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ02となり、画素ＩＭ3Dから上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ02への画素データの格納が開始される。この場合、この画素ＩＭ3Dの画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ02の読み出し開始アドレスＲＳとされる（図８のバンクＢＫ02参照）。
【０１０６】
その後、この画素ＩＭ3Dに続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ02に格納されていくが、第７列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて「１」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【０１０７】
この状態で、第８列の先頭画素が注目画素となる。この注目画素は、現在の上位バンクアドレス「１」で４番目の初期アクセス画素ＩＭ4Uであり、現在の上位バンクアドレス「１」に対応した下位バンクアドレスがインクリメントされて「３」となり、画素データを格納すべき下位メモリバンクはＢＫ13となる。
【０１０８】
そのため、下位メモリバンクＢＫ12は、１８画素の画素データが格納された状態となる（図１０のバンクＢＫ12の最初の１８個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ12の書き込み開始アドレスＷＳは、１８画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図１０のバンクＢＫ12参照）。
【０１０９】
上述したように画素ＩＭ4Uが注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ13となり、画素ＩＭ4Uから上位メモリバンクＢＫ１を構成する下位メモリバンクＢＫ13への画素データの格納が開始される。この場合、この画素ＩＭ4Uの画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ13の読み出し開始アドレスＲＳとされる（図１０のバンクＢＫ13参照）。
【０１１０】
その後、この画素ＩＭ4Uに続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ13に格納されていくが、第８列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて「２」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【０１１１】
この状態で、第９列の先頭画素が注目画素となる。この注目画素は、現在の上位バンクアドレス「２」で４番目の初期アクセス画素ＩＭ４であり、現在の上位バンクアドレス「２」に対応した下位バンクアドレスがインクリメントされて「３」となり、画素データを格納すべき下位メモリバンクはＢＫ23となる。
【０１１２】
そのため、下位メモリバンクＢＫ22は、１８画素の画素データが格納された状態となる（図１２のバンクＢＫ22の最初の１８個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ22の書き込み開始アドレスＷＳは、１８画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図１２のバンクＢＫ22参照）。
【０１１３】
上述したように画素ＩＭ４が注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ23となり、画素ＩＭ４から上位メモリバンクＢＫ２を構成する下位メモリバンクＢＫ23への画素データの格納が開始される。この場合、この画素ＩＭ４の画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ23の読み出し開始アドレスＲＳとされる（図１２のバンクＢＫ23参照）。
【０１１４】
その後、この画素ＩＭ４に続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ23に格納されていくが、第９列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて再度「０」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【０１１５】
この状態で、第１０列の先頭画素が注目画素となる。この注目画素は、現在の上位バンクアドレス「０」で４番目の初期アクセス画素ＩＭ4Dであり、現在の上位バンクアドレス「０」に対応した下位バンクアドレスがインクリメントされて「３」となり、画素データを格納すべき下位メモリバンクはＢＫ03となる。
【０１１６】
そのため、下位メモリバンクＢＫ02は、１８画素の画素データが格納された状態となる（図８のバンクＢＫ02の最初の１８個のアドレス位置参照）。この場合、この下位メモリバンクＢＫ02の書き込み開始アドレスＷＳは、１８画素の画素データのうち最後の画素データが格納されたアドレス位置の次のアドレス位置を示すアドレスとされる（図８のバンクＢＫ02参照）。
【０１１７】
上述したように画素ＩＭ4Dが注目画素となるとき画素データを格納すべき下位メモリバンクはＢＫ03となり、画素ＩＭ4Dから上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ03への画素データの格納が開始される。この場合、この画素ＩＭ4Dの画素データを格納すべきアドレス位置を示す書き込みアドレスＷが、当該下位メモリバンクＢＫ03の読み出し開始アドレスＲＳとされる（図８のバンクＢＫ03参照）。
【０１１８】
その後、この画素ＩＭ4Dに続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ03に格納されていくが、第１０列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて「１」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【０１１９】
この状態で、第１１列の先頭画素が注目画素となる。この注目画素は、現在の上位バンクアドレス「１」で最初の初期アクセス画素ＩＭ１より後の画素である。そのため、この画素から上位メモリバンクＢＫ１を構成する下位メモリバンクＢＫ13への画素データの格納が再度開始される。
【０１２０】
その後、この画素に続く画素が順に注目画素となって、その画素データが下位メモリバンクＢＫ03に格納されていくが、第１１列の２２番目の画素の画素データまで格納されると、カウンタ１２２のカウント値Ｂが画素列の画素数ｍ（＝２２）と等しくなり、上位バンクアドレスがインクリメントされて「２」となり、またカウンタ１２２のカウント値Ｂも「０」にリセットされる。
【０１２１】
以下、同様にして、下位メモリバンクＢＫ23，ＢＫ03，ＢＫ13に順次１画素列ずつ画素データが格納されていくことが繰り返し行われ、全画素の画素データの格納が行われる（図１２のＢＫ23、図８のＢＫ03、図１０のＢＫ13参照）。
【０１２２】
上述の図５〜図１２を使用した説明は、第１の位相処理時における初期格納の動作を説明したものである。詳細説明は省略するが、第２の位相処理時および第３の位相処理時における初期格納の動作も同様にして行われる。
【０１２３】
なお、図１３は、第２の位相処理時におけるアクセスパターンＡＣＰの初期設定位置を示している。このアクセスパターンＡＣＰの初期設定位置は、開始位置から画素列方向に直交する方向に１画素分ずれた位置となっている。この場合、画面ＳＲＮにおける各画素列は、２番目の画素列が最初の画素列とされて、０〜２の画素列の繰り返しであるとされ、この０〜２の画素列の画素データがそれぞれ上位メモリバンクＢＫ０〜ＢＫ２に格納される。図１４は、第２の位相処理時における、各画素の画素データの、下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23への初期格納状態を示している。
【０１２４】
また、図１５は、第３の位相処理時におけるアクセスパターンＡＣＰの初期設定位置を示している。このアクセスパターンＡＣＰの初期設定位置は、開始位置から画素列方向に直交する方向に２画素分ずれた位置となっている。この場合、画面ＳＲＮにおける各画素列は、３番目の画素列が最初の画素列とされて、０〜２の画素列の繰り返しであるとされ、この０〜２の画素列の画素データがそれぞれ上位メモリバンクＢＫ０〜ＢＫ２に格納される。図１６は、第３の位相処理時における、各画素の画素データの、下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23への初期格納状態を示している。
【０１２５】
図１に戻って、データアクセス制御部１４０は、図示しない制御装置から入力端子１５０を介して供給される制御信号ＳＣＬに基づいて動作する。このデータアクセス制御部１４０は、アクセスパターンＡＣＰの設定位置を開始位置から画素列方向に移動した各設定位置で、このアクセスパターンＡＣＰで特定される１２個のアクセス画素ＩＭ１〜ＩＭ４，ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dの画素データを、３個の上位メモリバンクＢＫ０〜ＢＫ２から同時に読み出すための制御を行う。
【０１２６】
データアクセス制御部１４０は、第１〜第３の位相処理を順次行う。そして、データアクセス制御部１４０は、第Ｋ（Ｋ＝１〜３）の位相処理時において、開始位置から画素列方向に直交する方向に（Ｋ−１）画素分ずれた位置を最初の設定位置（初期設定位置）とし、一列分の移動が終わる毎に３画素分ずれた列の先頭に移動し、画素列方向に順次移動したアクセスパターンＡＣＰの各設定位置で、このアクセスパターンＡＣＰで特定される１２個のアクセス画素ＩＭ１〜ＩＭ４，ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dの画素データを、３個の上位メモリバンクＢＫ０〜ＢＫ２を構成する１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23から同時に読み出す。
【０１２７】
また、このデータアクセス制御部１４０は、アクセスパターンＡＣＰの設定位置が画素列方向に移動した際に、その設定位置におけるアクセスパターンＡＣＰで特定される１２個のアクセス画素ＩＭ１〜ＩＭ４，ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dの画素データがそれぞれ異なる下位メモリバンクに格納されているように、上位メモリバンク毎に、所定の下位メモリバンクから読み出した画素データを、その画素データが格納されていた下位メモリバンクの１つ前の下位メモリバンクに格納する。
【０１２８】
データアクセス制御部１４０についてさらに詳細に説明する。図１７は、このデータアクセス制御部１４０の構成を示している。このデータアクセス制御部１４０は、カウンタ１４１と、アドレスカウンタ制御部１４２と、読み出しアドレスカウンタ１４３と、書き込みアドレスカウンタ１４４と、読み出しアドレス生成部１４５と、書き込みアドレス生成部１４６とを有している。
【０１２９】
カウンタ１４１は、アクセスパターンＡＣＰの設定位置を示すカウント値を出力する。このカウンタ１４1には、アクセスパターンＡＣＰの設定位置を移動するための移動クロックＭＣＫが供給される。この移動クロックＭＣＫは、上述した制御信号ＳＣＬのひとつを構成しており、図示しない制御装置から供給される。このカウンタ１４1は、最初にそのカウント値が０とされ、その後アクセスパターンＡＣＰの設定位置を開始位置とするとき最初の移動クロックＭＣＫでインクリメントされてカウント値が１となり、その後はこの設定位置が画素列方向に１画素ずつ移動する毎に、移動クロックＭＣＫでインクリメントされていく。
【０１３０】
読み出しアドレスカウンタ１４３は、１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23にそれぞれ対応した１２個のカウンタからなっている。この１２個のカウンタのそれぞれは、ビット線アドレスを示すカウント値を得るためのビット線アドレスカウンタと、ワード線アドレスを示すカウント値を得るためのワード線アドレスカウンタとからなっている（図３のビット線アドレスカウンタ１２６およびワード線アドレスカウンタ１２７参照）。カウンタ１４３内の１２個のカウンタは、アドレスカウンタ制御部１４２の制御のもと、それぞれ、１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23に対する読み出しアドレス（ビット線アドレスおよびワード線アドレス）を示すカウント値を出力する。
【０１３１】
書き込みアドレスカウンタ１４４は、９個の下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22にそれぞれ対応した９個のカウンタからなっている。この９個のカウンタのそれぞれも、ビット線アドレスを示すカウント値を得るためのビット線アドレスカウンタと、ワード線アドレスを示すカウント値を得るためのワード線アドレスカウンタとからなっている。カウンタ１４４内の９個のカウンタは、アドレスカウンタ制御部１４２の制御のもと、それぞれ、９個の下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22に対する書き込みアドレス（ビット線アドレスおよびワード線アドレス）を示すカウント値を出力する。
【０１３２】
アドレスカウンタ制御部１４２は、上述した読み出しアドレスカウンタ１４３および書き込みアドレスカウンタ１４４の動作を制御する。このアドレスカウンタ制御部１４２には、アクセスパターンＡＣＰの設定位置を移動するための移動クロックＭＣＫと、さらに上述したデータ格納制御部１２０のアドレス生成部１２８で生成された、それぞれの下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23に対する読み出し開始アドレスＲＳおよび書き込み開始アドレスＷＳが供給される。
【０１３３】
このアドレスカウンタ制御部１４２は、最初に、１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23のそれぞれに対する読み出し開始アドレスＲＳをカウンタ１４３内の１２個のカウンタにセットし、９個の下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22のそれぞれに対する書き込み開始アドレスＷＳをカウンタ１４４内の９個のカウンタにセットする。
【０１３４】
また、アドレスカウンタ制御部１４２は、アクセスパターンＡＣＰの各設定位置で、画素データの読み出しが行われる毎にカウンタ１４３内の１２個のカウンタをインクリメントすると共に、画素データの書き込みが行われる毎にカウンタ１４４内の９個のカウンタをインクリメントする。
【０１３５】
読み出しアドレス生成部１４５は、１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23のそれぞれに対する読み出しアドレスＲを生成する。この読み出しアドレス生成部１４５には、読み出しアドレスカウンタ１４３を構成する各カウンタのカウント値（ビット線アドレスおよびワード線アドレス）が供給される。読み出しアドレス生成部１４５は、各カウンタのカウント値（ビット線アドレスおよびワード線アドレス）に、それぞれ、上位バンクアドレスおよび下位バンクアドレスを合成することで、それぞれの下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23に対する読み出しアドレスＲを生成する。
【０１３６】
書き込みアドレス生成部１４６は、９個の下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22のそれぞれに対する書き込みアドレスＷを生成する。この書き込みアドレス生成部１４６には、書き込み込みアドレスカウンタ１４４を構成する各カウンタのカウント値（ビット線アドレスおよびワード線アドレス）が供給される。書き込みアドレス生成部１４６は、各カウンタのカウント値（ビット線アドレスおよびワード線アドレス）に、それぞれ、上位バンクアドレスおよび下位バンクアドレスを合成することで、それぞれの下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22に対する書き込みアドレスＷを生成する。
【０１３７】
次に、図１７に示すデータアクセス制御部１４０の制御によるデータアクセス時（第Ｋの位相処理時）の動作を、図１８のフローチャートを用いて説明する。なお、データアクセス制御部１４０は、例えばマイクロプロセッサで構成され、図示しないプログラムメモリに格納されたデータアクセス制御プログラムに従って制御動作をする。
【０１３８】
ステップＳＴ３１で、動作を開始し、ステップＳＴ３２で、アドレスカウンタ制御部１４２は、読み出しアドレスＲおよび書き込みアドレスＷをセットする。この場合、読み出しアドレスカウンタ１４３内の１２個のカウンタのカウント値（読み出しアドレス）は、それぞれ、データ格納制御部１２０から供給された、第Ｋの位相処理時の読み出し開始アドレスＲＳと等しくなるようにセットされる。また、書き込みアドレスカウンタ１４４内の９個のカウント値（書き込みアドレス）は、それぞれ、データ格納制御部１２０から供給された、第Ｋの位相処理時の書き込み開始アドレスＷＳと等しくなるようにセットされる。
【０１３９】
次に、ステップＳＴ３３で、移動クロックＭＣＫにより、カウンタ１４１をインクリメントする。そして、ステップＳＴ３４で、１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23の、読み出しアドレス生成部１４５で生成された読み出しアドレスＲで示されるアドレス位置から、アクセスパターンＡＣＰで特定される１２個のアクセス画素ＩＭ１〜ＩＭ４，ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dの画素データＤo01〜Ｄo12を読み出して出力する。
【０１４０】
この場合、下位メモリバンクＢＫ00，ＢＫ01，ＢＫ02，ＢＫ03からはそれぞれアクセス画素ＩＭ1U，ＩＭ2U，ＩＭ3D，ＩＭ4Dの画素データが読み出され、下位メモリバンクＢＫ10，ＢＫ11，ＢＫ12，ＢＫ13からはそれぞれアクセス画素ＩＭ１，ＩＭ２，ＩＭ3U，ＩＭ4Uの画素データが読み出され、さらに下位メモリバンクＢＫ20，ＢＫ21，ＢＫ22，ＢＫ23からはそれぞれアクセス画素ＩＭ1D，ＩＭ2D，ＩＭ３，ＩＭ４の画素データが読み出される（図７、図９、図１１参照）。
【０１４１】
次に、ステップＳＴ３５で、上述のステップＳＴ３４で画素データの読み出しを行った１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23に対応する読み出しアドレスカウンタ１４３内の１２個のカウンタのカウント値（読み出しアドレス）を、インクリメントする。
【０１４２】
次に、ステップＳＴ３６で、上位メモリバンク毎に、所定の下位メモリバンクから読み出した画素データを、１つ前の下位メモリバンクに格納する。この場合、下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22の、書き込みアドレス生成部１４６で生成された書き込みアドレスＷで示されるアドレス位置に、それぞれ、下位メモリバンクＢＫ01〜ＢＫ03，ＢＫ11〜ＢＫ13，ＢＫ21〜ＢＫ23から読み出された画素データが書き込まれる。
【０１４３】
次に、ステップＳＴ３７で、上述のステップＳＴ３６で画素データの書き込みを行った９個の下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22に対応する書き込みアドレスカウンタ１４４内の９個のカウンタのカウント値（書き込みアドレス）を、インクリメントする。
【０１４４】
次に、ステップＳＴ３８で、全てアクセスしたか否か、つまりアクセスパターンＡＣＰが、第Ｋの位相処理時の初期設定位置から終了位置まで移動したか否かを判定する。この場合、カウンタ１４１のカウント値が終了位置を示す値となるとき、全てアクセスしたと判定する。全てアクセスしたと判定するときは、ステップＳＴ３９で、動作を終了する。全てアクセスしていないと判定するときは、ステップＳＴ３３に戻って、アクセスパターンＡＣＰの次の設定位置の処理に移る。
【０１４５】
ここで、第１の位相処理時のアクセスパターンＡＣＰの初期設定位置は開始位置である（図５参照）。第２の位相処理時のアクセスパターンＡＣＰの初期設定位置は、開始位置から画素列方向に直交する方向に１画素分ずれた位置である（図１３参照）。さらに、第３の位相処理時のアクセスパターンＡＣＰの初期設定位置は、開始位置から画素列方向に直交する方向に２画素分ずれた位置である（図１５参照）。
【０１４６】
上述したデータアクセス時の動作をさらに説明する。上述したように、初期格納時の動作により、画面ＳＲＮの各画素の画素データは、３個の上位メモリバンクＢＫ０〜ＢＫ２に振り分けて格納されている。図１９は、第１の位相処理時において、アクセスパターンＡＣＰが開始位置（第１の位相処理時の初期設定位置）にある状態を示している。図２０は、図１９のうち、例えば上位メモリバンクＢＫ０に係る部分のみを取り出したものである。
【０１４７】
第１の位相処理時の動作開始時に、下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23の読み出しアドレスＲおよび書き込み開始アドレスＷがセットされる。この場合、１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23の読み出しアドレスＲは、データ格納制御部１２０のアドレス生成部１２８で生成された、第１の位相処理時の読み出し開始アドレスＲＳと同じアドレスにセットされる。またこの場合、９個の下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22の書き込みアドレスＷは、データ格納制御部１２０のアドレス生成部１２８で生成された、第１の位相処理時の書き込み開始アドレスＷＳと同じアドレスにセットされる。
【０１４８】
図２１は、初期状態における、メモリバンクＢＫ00〜ＢＫ03のデータ格納状態および読み出しアドレスＲおよび書き込みアドレスＷのアドレス位置を示している。なお、メモリバンクＢＫ10〜ＢＫ13，ＢＫ20〜23のデータ格納状態および読み出しアドレスＲおよび書き込みアドレスＷのアドレス位置は、メモリバンクＢＫ00〜ＢＫ03の場合と同様であるので、その図示を省略する。以下の各状態においても同様である。
【０１４９】
カウンタ１４１のカウントが開始され、上述の図１９に示すように、アクセスパターンＡＣＰの設定位置が開始位置とされると、１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23の、読み出しアドレスＲで示されるアドレス位置から、開始位置のアクセスパターンＡＣＰで特定される１２個のアクセス画素ＩＭ１〜ＩＭ４，ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dの画素データＤo01〜Ｄo12が同時に読み出される。そして、１２個の下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23の読み出しアドレスＲはそれぞれインクリメントされる。
【０１５０】
下位メモリバンクＢＫ01〜ＢＫ03，ＢＫ11〜ＢＫ13，ＢＫ21〜ＢＫ23から読み出された画素データは、図２２に示すように、１つ前の下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22の、書き込み込みアドレスＷで示されるアドレス位置に書き込まれる（画素データの移動）。そして、下位メモリバンクＢＫ00〜ＢＫ02，ＢＫ10〜ＢＫ12，ＢＫ20〜ＢＫ22の書き込みアドレスＷはそれぞれインクリメントされる。
【０１５１】
その後、移動クロックＭＣＫの入力に伴ってアクセスパターンＡＣＰの設定位置が画素列方向（水平方向）に１画素移動する毎に、上述したと同様に、アクセスパターンＡＣＰで特定される１２個のアクセス画素ＩＭ１〜ＩＭ４，ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dの画素データＤo01〜Ｄo12が同時に読み出され、読み出しアドレスＲのインクリメント、画素データの移動、書き込みアドレスＷのインクリメントの処理が行われる。
【０１５２】
図２３は、第１の位相処理時において、アクセスパターンＡＣＰが１画素移動した状態を示している。図２４は、図２３のうち、例えば上位メモリバンクＢＫ０に係る部分のみを取り出したものである。さらに、図２５は、アクセスパターンＡＣＰが１画素移動した状態における、メモリバンクＢＫ00〜ＢＫ03のデータ格納状態および読み出しアドレスＲおよび書き込みアドレスＷのアドレス位置を示している。
【０１５３】
また、図２６は、第１の位相処理時において、アクセスパターンＡＣＰが２２画素移動した状態を示している。図２７は、図２６のうち、例えば上位メモリバンクＢＫ０に係る部分のみを取り出したものである。さらに、図２８は、アクセスパターンＡＣＰが２２画素移動した状態における、メモリバンクＢＫ00〜ＢＫ03のデータ格納状態および読み出しアドレスＲおよび書き込みアドレスＷのアドレス位置を示している。
【０１５４】
この場合、図２６に示すように、アクセスパターンＡＣＰの設定位置は、開始位置から画素列方向に直交する方向に３画素分ずれた列の先頭に移動する。なお、１画素分ずれた列についてのデータアクセス動作は第２の位相処理時に行われ、２画素分ずれた列についてのデータアクセス動作は第３の位相処理時に行われる。
【０１５５】
以下、アクセスパターンＡＣＰが２２画素移動する毎に、アクセスパターンＡＣＰの設定位置は、画素列方向に直交する方向に３画素分ずれた列の先頭に移動する。
【０１５６】
上述の図１９〜図２８を使用した説明は、第１の位相処理時におけるデータアクセスの動作を説明したものである。詳細説明は省略するが、第２の位相処理時および第３の位相処理時におけるデータアクセスの動作も同様にして行われる。これら第１〜第３の位相処理時におけるデータアクセスの動作が行われることで、アクセスパターンＡＣＰの設定位置を開始位置から画素列方向に移動した各設定位置で、このアクセスパターンＡＣＰで特定される１２個のアクセス画素ＩＭ１〜ＩＭ４，ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dの画素データＤｏ01〜Ｄｏ12を、３個の上位メモリバンクＢＫ０〜ＢＫ２から同時に取得できる。
【０１５７】
なお、データ格納制御部１２０の制御による初期格納の第１〜第３の位相処理と、データアクセス制御部１４０の制御によるデータアクセスの第１〜第３の位相処理との処理時間の関係については、初期格納とデータアクセスの各位相の処理を交互に行うか、あるいは初期格納の全ての位相の処理を行った後に、データアクセスの全ての位相の処理を行うようにする。ただし、初期格納の全ての位相の処理をまとめて行う場合には、上位メモリバンクＢＫ０〜ＢＫ２が３セット必要となる。
【０１５８】
図１に示すデータアクセス装置１００によれば、アクセスパターンＡＣＰの設定位置を開始位置から画素列方向に順次移動した各設定位置で、当該アクセスパターンＡＣＰで特定される１２個のアクセス画素ＩＭ１〜ＩＭ４，ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dの画素データがそれぞれ異なる下位メモリバンクＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23に格納された状態として、当該１２個の画素データを同時にアクセスできるようにしたものであり、当該１２個の画素データの同時取得を容易に行うことができる。
【０１５９】
また、図１に示すデータアクセス装置１００によれば、初期格納時に、第１〜第３の画素列の画素データのそれぞれが上位メモリバンクＢＫ０〜ＢＫ２に振り分けて格納され、データアクセス時に上位メモリバンク毎にデータの移動処理を行うものであり、データアクセス時における画素データの移動処理を少なくできる。
【０１６０】
例えば、アクセスパターンＡＣＰが上述実施の形態にように１２個の画素のパターンであるとき、初期格納時に、各画素列の画素データを、１２個のメモリバンクに、それぞれ、開始位置に設定されたアクセスパターンＡＣＰで特定される１２個の画素の画素データを先頭にして格納すると共に、データアクセス時に、アクセスパターンで特定される１２個の画素の画素データが１２個のメモリバンクに格納されているようにデータ移動処理を行うものにあっては、このデータ移動処理として１１個分の移動処理が必要となるが、図１に示すデータアクセス装置１１０では、１個の上位メモリバンクでは３個分の移動処理でよく（図２２参照）、３個の上位メモリバンクＢＫ０〜ＢＫ２では合計で９個分の移動処理で済む。
【０１６１】
また、図１に示すデータアクセス装置１００によれば、アクセスパターンＡＣＰは、４個の中心画素ＩＭ１〜ＩＭ４および各中心画素の上下に位置する周辺画素ＩＭ1U〜ＩＭ4U，ＩＭ1D〜ＩＭ4Dのパターンであって、アクセスパターンＡＣＰを構成する画素の数が１２個と多くなるが、上述したように第１〜第３の画素列の画素データのそれぞれを３個の上位メモリバンクＢＫ０〜ＢＫ２に振り分けて格納し、またデータアクセス時に上位メモリバンク毎にデータの移動処理を行うものであり、データアクセス時における画素データの移動処理を少なくできる。
【０１６２】
また、図１に示すデータアクセス装置１００によれば、中心画素とその上下に位置する周辺画素からなる画素群が３本の画素列に渡っており、上述したように第１〜第３の画素列の画素データのそれぞれを３個の上位メモリバンクＢＫ０〜ＢＫ２に振り分けて格納することで、各上位メモリバンクにおける下位メモリバンクの必要個数はそれぞれ４個であり、そのバラツキを抑えている。
【０１６３】
また、図１に示すデータアクセス装置１００によれば、データ格納制御部１２０からデータアクセス制御部１４０に各メモリバンクＢＫ０〜ＢＫ５の読み出し開始アドレスＲＳおよび書き込み開始アドレスＷＳを与えるものであり、例えばこれらデータ格納制御部１２０およびデータアクセス制御部１４０を制御する制御装置が、アクセスパターンＡＣＰの情報に基づいて各下位メモリバンクの読み出し開始アドレスＲＳおよび書き込み開始アドレスＷＳを生成して、データアクセス制御部１４０に与えることが必要でなくなる。
【０１６４】
なお、上述実施の形態においては、アクセスパターンＡＣＰは、図２に示すように、４個の中心画素ＩＭ１〜ＩＭ４、および各中心画素の上下に位置する８個の周辺画素ＩＭ1U，ＩＭ1D，ＩＭ2U，ＩＭ2D，ＩＭ3U，ＩＭ3D，ＩＭ4U，ＩＭ4Dからなる１２個の画素のパターンであるが、これに限定されるものではない。例えば、中心画素の個数は４個に限られるものではなく、また周辺画素は、中心画素の上下に位置する代わりに、左右、上下左右、または斜め方向に位置するものであってもよく、さらには中心画素に隣接していなくてもよい。
【０１６５】
また、上述実施の形態においては、アクセスパターンＡＣＰは、図２に示すように、中心画素と周辺画素とを組み合わせたパターンとして考えているが、必ずしも、中心画素と周辺画素とを組み合わせた画素パターンとして捉える必要はない。すなわち、この発明は、アクセスパターンＡＣＰが中心画素と周辺画素とを組み合わせた画素パターンであるか否かに拘わらず、当該アクセスパターンＡＣＰを構成する画素の数が大きい場合に有効なものとなる。
【０１６６】
また、上述実施の形態においては、画面ＳＲＮにおける各画素列を第１〜第３の画素列の繰り返しであるとして、この第１〜第３の画素列の画素データをそれぞれ上位メモリバンクＢＫ０〜ＢＫ２に振り分けて格納するものを示したが、上位メモリバンクの個数は３個に限定されない。一般にＮ個（Ｎは２以上の整数）の上位メモリバンクを使用する場合、画面ＳＲＮにおける各画素列は第１〜第Ｎの画素列の繰り返しであるとして、この第１〜第Ｎの画素列の画素データがそれぞれ第１〜第Ｎの上位メモリバンクに格納されることになる。このように第１〜第Ｎの上位メモリバンクを用いる場合、データ格納制御部１２０およびデータアクセス制御部１４０は、それぞれ、第１〜第Ｎの位相処理を行うことになる。
【０１６７】
また、上述実施の形態においては、画面ＳＲＮが水平方向に伸びる画素列が垂直方向に順次配列された構成であるとし、初期格納時には、各画素列の画素を順に注目画素とし、この注目画素の画素データを各上位メモリバンクＢＫ０〜ＢＫ２に振り分けて格納し、データアクセス時には、アクセスパターンＡＣＰの設定位置を画素列方向に移動した各設定位置で当該アクセスパターンＡＣＰで特定される１２個の画素の画素データＤo01〜Ｄo12を同時に得るものを示したが、画面ＳＲＮが垂直方向に伸びる画素列が水平方向に順次配列された構成であるとして、初期格納時およびデータアクセス時の動作を行うように構成することもできる。
【０１６８】
また、上述実施の形態においては、データ格納制御部１２０からデータアクセス制御部１４０に開始アドレスＲＳ，ＷＳを与えるものを示したが、これら開始アドレスＲＳ，ＷＳを、データ格納制御部１２０およびデータアクセス制御部１４０の動作を制御する制御装置から、データアクセス制御部１４０に与える構成とすることもできる。
【産業上の利用可能性】
【０１６９】
この発明は、アクセスパターンの設定位置を開始位置から画素列方向に順次移動した各設定位置で、当該アクセスパターンで特定される複数の画素の画素データの同時取得を容易に行い得るものであり、例えば特定のデータ配列を認識してパターン認識や動き検出等の処理を行う装置に適用できる。
【図面の簡単な説明】
【０１７０】
【図１】実施の形態としてのデータアクセス装置の構成を示すブロック図である。
【図２】実施の形態で、画面上に設定されるアクセスパターンを示す図である。
【図３】データアクセス装置を構成するデータ格納制御部の構成を示すブロック図である。
【図４】データ格納制御部の制御による初期格納時の動作を示すフローチャートである。
【図５】第１の位相処理時におけるアクセスパターンの設定位置を示す図である。
【図６】第１の位相処理時における画素データの初期格納状態を示す図である。
【図７】第１の位相処理時における、上位メモリバンクＢＫ０に係る画面上のアクセスパターン、および下位メモリバンクＢＫ00〜ＢＫ03への画素振り分けを示す図である。
【図８】第１の位相処理時における、下位メモリバンクＢＫ00〜ＢＫ03のデータ格納状態を示す図である。
【図９】第１の位相処理時における、上位メモリバンクＢＫ１に係る画面上のアクセスパターン、および下位メモリバンクＢＫ10〜ＢＫ13への画素振り分けを示す図である。
【図１０】第１の位相処理時における、下位メモリバンクＢＫ10〜ＢＫ13のデータ格納状態を示す図である。
【図１１】第１の位相処理時における、上位メモリバンクＢＫ２に係る画面上のアクセスパターン、および下位メモリバンクＢＫ20〜ＢＫ23への画素振り分けを示す図である。
【図１２】第１の位相処理時における、下位メモリバンクＢＫ20〜ＢＫ23のデータ格納状態を示す図である。
【図１３】第２の位相処理時におけるアクセスパターンの設定位置を示す図である。
【図１４】第２の位相処理時における画素データの初期格納状態を示す図である。
【図１５】第３の位相処理時におけるアクセスパターンの設定位置を示す図である。
【図１６】第３の位相処理時における画素データの初期格納状態を示す図である。
【図１７】データアクセス装置を構成するデータアクセス制御部の構成を示すブロック図である。
【図１８】データアクセス制御部の制御によるデータアクセス時の動作を示すフローチャートである。
【図１９】第１の位相処理時における、アクセスパターンが開始位置にある状態を示す図である。
【図２０】第１の位相処理時における、アクセスパターンが開始位置にある状態（上位メモリバンクＢＫ０に係る部分）を示す図である。
【図２１】第１の位相処理時における、上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ00〜ＢＫ03の初期状態を示す図である。
【図２２】画素データの読み出し後の移動処理を説明するための図である。
【図２３】第１の位相処理時における、画面上に設定されたアクセスパターンが開始位置から１画素移動した状態を示す図である。
【図２４】第１の位相処理時における、アクセスパターンが開始位置から１画素移動した状態（上位メモリバンクＢＫ０に係る部分）を示す図である。
【図２５】第１の位相処理時における、上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ00〜ＢＫ03の１画素移動後の状態を示す図である。
【図２６】第１の位相処理時における、画面上に設定されたアクセスパターンが開始位置から２２画素移動した状態を示す図である。
【図２７】第１の位相処理時における、アクセスパターンが開始位置から２２画素移動した状態（上位メモリバンクＢＫ０に係る部分）を示す図である。
【図２８】第１の位相処理時における、上位メモリバンクＢＫ０を構成する下位メモリバンクＢＫ00〜ＢＫ03の２２画素移動後の状態を示す図である。
【図２９】一般的な半導体メモリの構造を概略的に示す図である。
【図３０】同時アクセスできない状態を示す図である。
【図３１】複数メモリバンクのメモリ構成を示す図である。
【図３２】画面上に設定されたアクセスパターンの一例を示す図である。
【図３３】４個のメモリバンクへの画素データの格納例を示す図である。
【図３４】アクセスパターンが開始位置にあるときの各メモリバンクにおけるデータアクセス位置を示す図である。
【図３５】アクセスパターンが１０画素移動した状態を示す図である。
【図３６】アクセスパターンが１０画素移動した位置にあるときの各メモリバンクにおけるデータアクセス位置を示す図である。
【符号の説明】
【０１７１】
１００・・・データアクセス装置、１１０・・・メモリ部、１１１・・・入力端子、１１２・・・出力端子、ＢＫ０〜ＢＫ２・・・上位メモリバンク、ＢＫ00〜ＢＫ03，ＢＫ10〜ＢＫ13，ＢＫ20〜ＢＫ23・・・下位メモリバンク、１２０・・・データ格納制御部、１２１・・・カウンタ（カウンタＡ）、１２２・・・カウンタ（カウンタＢ）、１２３・・・一致判定部、１２４・・・上位バンクアドレスカウンタ、１２５・・・下位バンクアドレスカウンタ、１２６・・・ビット線アドレスカウンタ、１２７・・・ワードアドレス線カウンタ、１２８・・・アドレス生成部、１４０・・・データアクセス制御部、１４１・・・カウンタ、１４２・・・アドレスカウンタ制御部、１４３・・・読み出しアドレスカウンタ、１４４・・・書き込みアドレスカウンタ、１４５・・・読み出しアドレス生成部、１４６・・・書き込みアドレス生成部、１５０・・・入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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