(57)【要約】【課題】ゲート絶縁膜の信頼性低下、及び電流駆動能力低下の問題のない、ショットキーソース・ドレインを備える半導体装置を提供する。【解決手段】ゲート電極７を挟むように、ショットキーソース・ドレイン１２を形成する。ショットキーソース・ドレイン１２は、半導体基板１とショットキー接合を形成する。ショットキーソース・ドレイン１２からゲート絶縁膜４下端部まで不純物拡散によりエクステンション層２を形成する。ゲート絶縁膜４の下端部が不純物拡散層上に形成されているので、ゲート絶縁膜４の信頼性が低下することがない。また、ＰＮ接合を介してチャネルへキャリア注入が行われるので、電流駆動能力の低下を回避することができる。【選択図】図１
2006278818.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の上面内に前記ゲート絶縁膜を挟むように形成され、端部が前記ゲート絶縁膜下端部にかからないように形成され、前記半導体基板とショットキー接合を形成するショットキーソース・ドレインと、
前記半導体基板の上面内に前記ショットキーソース・ドレインの前記端部から前記ゲート絶縁膜下端部にかかるように形成された不純物拡散層よりなるエクステンション層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記エクステンション層は、前記ショットキーソース・ドレインとオーミック接合を形成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、Ｎ型ＭＩＳＦＥＴであり、
前記ショットキーソース・ドレインの材料は、エルビウムシリサイドであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体装置は、Ｐ型ＭＩＳＦＥＴであり、
前記ショットキーソース・ドレインの材料は、白金シリサイドであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ショットキーソース・ドレインのフェルミレベルは、前記半導体基板の伝導帯のエネルギーレベルより大きく、価電子帯のエネルギーレベルよりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
相補型の半導体装置であって、前記相補型の半導体装置を構成する一方及び他方の半導体装置が共に請求項５に記載の構成を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーソース・ドレインを備える半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置、特にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、半導体基板上にゲート絶縁膜、及びゲート電極が順に形成されたゲート構造を備えている。そして、ゲート電極を挟むように半導体基板中にソース・ドレインが形成されている。
【０００３】
また、ＭＩＳＦＥＴには、微細化のために、短チャネル効果を抑制する要望がある。そのため、ＭＩＳＦＥＴには、ソース・ドレインからゲート絶縁膜下端部まで延在し、不純物拡散により浅く形成されたエクステンションを備える、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が採用されている。
【０００４】
しかし、従来のＭＩＳＦＥＴは、ソース・ドレインが不純物拡散により形成されているため、抵抗が高く高速動作させるのが難しい。
【０００５】
そこで、特許文献１に記載の先行技術では、ソース・ドレインの表層部にシリサイドを形成し、低抵抗化を図っている。
【０００６】
しかし、高速・高性能化が進むにつれて半導体装置がより微細化されると、短チャネル効果抑制のためにエクステンションがより浅く形成されるようになる。エクステンションが浅く形成されると、そのシート抵抗は増大する。その結果、半導体装置の電流駆動能力は低下し、高速動作させることが困難になる。
【０００７】
また、エクステンション部分を薄くしても、ソース・ドレインからの空乏層の広がりによる短チャネル効果により、さらなる微細化を進めることが難しい。
【０００８】
そこで、エクステンション部分を含むソース・ドレイン全体を金属等の低抵抗材料とし、半導体からなるチャネル部とショットキー接合を形成するショットキーソース・ドレインＭＩＳＦＥＴが提案されている。
【０００９】
ショットキーソース・ドレインにすることで、ソースドレインの低抵抗化及び薄膜化により、半導体装置の高速化と微細化が可能になる。
【００１０】
ショットキーソース・ドレインＭＩＳＦＥＴは、ソース・チャネル間に形成されるショットキーバリアによって電流電圧特性が決定される。
【００１１】
そのため、ショットキーバリアを越えてソースからチャネルへのキャリア注入効率を向上させるために、ショットキーバリアを小さくするような金属材料を選択したり、チャネル部に歪みを導入してエネルギーバンドをシフトさせることが試みられている（非特許文献１参照）。
【００１２】
【特許文献１】特開２００１−６８６６９号公報
【非特許文献１】Ａ．Ｙａｇｉｓｈｉｔａ  ｅｔ  ａｌ．，「Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｈｅｉｇｈｔ  Ｒｅｄｕｃｔｉｏｎ  ａｎｄ  Ｄｒｉｖｅ  Ｃｕｒｒｅｎｔ  Ｉｍｐｒｏｖｅｍｅｎｔ  ｉｎ  Ｍｅｔａｌ  Ｓｏｕｒｃｅ／Ｄｒａｉｎ  ＭＯＳＦＥＴ  ｗｉｔｈ  Ｓｔｒａｉｎｅｄ−Ｓｉ  Ｃｈａｎｎｅｌ」，Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．４３，Ｎｏ．４Ｂ，２００４，ｐ．１７１３−１７１６
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、ショットキーソース・ドレインＭＩＳＦＥＴでは、チャネル抵抗の低減のためにソース・ドレインのゲートオーバーラップ部（ソース・ドレインとゲート絶縁膜とが重なる部分）も金属シリサイドで形成する必要がある。すなわち、ショットキーソース・ドレインをチャネルを挟んでゲート絶縁膜下端部まで形成する必要がある。
【００１４】
このようにショットキーソース・ドレインを形成することで、ゲート絶縁膜下部にチャネルが形成された際に、ショットキーソース・ドレインとチャネルとが連続し抵抗の上昇を低減することができる。
【００１５】
以上説明したように、ショットキーソース・ドレインＭＩＳＦＥＴでは、ショットキーソース・ドレインをゲート絶縁膜下端部にまで形成する必要があるため、ゲート絶縁膜エッジ部（ゲート絶縁膜のショットキーソース・ドレインと重なる部分）の信頼性を確保することが困難である。
【００１６】
さらに、ショットキーソース・ドレインＭＩＳＦＥＴは、ショットキーソース・ドレインとチャネルとの間にショットキーバリアが形成される。そのため、ソース・ドレインからチャネルへのキャリアの注入効率が低下する。
【００１７】
その結果、従来の半導体装置では、ゲート絶縁膜の信頼性、及び電流駆動能力の低下の問題なく、半導体装置の微細化をすることは困難であった。
【００１８】
そこで、本発明の目的は、ゲート絶縁膜の信頼性低下、及び電流駆動能力低下の問題のないショットキーソース・ドレインを備える半導体装置を提供することである。
【課題を解決するための手段】
【００１９】
請求項１に記載の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の上面内に前記ゲート絶縁膜を挟むように形成され、端部が前記ゲート絶縁膜下端部にかからないように形成され、前記半導体基板とショットキー接合を形成するショットキーソース・ドレインと、前記半導体基板の上面内に前記ショットキーソース・ドレインの前記端部から前記ゲート絶縁膜下端部にかかるように形成された不純物拡散層よりなるエクステンション層と、を備えることを特徴とする。
【発明の効果】
【００２０】
請求項１に記載の半導体装置は、ゲート絶縁膜下端部に接する部分が不純物拡散により形成されているので、ゲート絶縁膜の信頼性低下の問題を回避できる。さらに、エクステンション層と半導体基板との間にはショットキーバリアが形成されないので、電流駆動能力低下の問題も回避できる。
【発明を実施するための最良の形態】
【００２１】
＜実施の形態１＞
＜Ａ．構成＞
図１は、本実施の形態に係るＮ型ショットキーソース・ドレインＭＩＳＦＥＴ（Ｎ型ＭＩＳＦＥＴ）の構成を示す断面図である。
Ｐ型シリコン基板（半導体基板）１上にゲート絶縁膜４が形成されている。ゲート絶縁膜４上にはゲート電極７が形成されている。ゲート電極７は、ポリシリコンゲート電極５上に半導体金属間化合物層３が積層された構造を備えている。ゲート絶縁膜４及びゲート電極７の側壁には、サイドウォール６が形成されている。
【００２２】
Ｐ型シリコン基板１には、サイドウォール６に対して自己整合的に形成されたショットキーソース・ドレイン１２が形成されている。
【００２３】
より詳細に説明すると、ショットキーソースドレイン１２は、Ｐ型シリコン基板１の上面内に、ゲート絶縁膜４を挟むように形成され、端部がゲート絶縁膜４の下端部にかからないように形成されている。また、ショットキーソース・ドレイン１２は、Ｐ型シリコン基板１とショットキー接合を形成する。
【００２４】
そして、ゲート電圧印加時に、ゲート絶縁膜４下部に形成されるチャネルを挟むように、Ｎ型エクステンション層２が形成されている。Ｎ型エクステンション層２は、Ｐ型シリコン基板１の上面内にショットキーソース・ドレイン１２の端部からゲート絶縁膜４下端部まで延在して形成されている。つまり、Ｎ型エクステンション層２は、ゲート絶縁膜４に重なるように（ゲート絶縁膜４下端部にかかるように）形成されている。
【００２５】
ここで、ショットキーソース・ドレイン１２を構成する半導体金属間化合物は、Ｐ型シリコン基板１とショットキー接合になるように、そのフェルミレベルが、真空準位を基準として、Ｐ型シリコン基板１のミッドギャップのエネルギーレベルより小さくなるような材料が選択されている。この条件を満たす半導体金属間化合物には、エルビウムシリサイド（ＥｒＳｉ）等がある。
【００２６】
また、Ｐ型シリコン基板１とショットキーソース・ドレイン１２の間に形成されるショットキー接合深さは、Ｐ型シリコン基板１とＮ型エクステンション層２の間に形成されるＰＮ接合深さより深くなっている。つまり、ショットキーソースドレイン１２は、Ｎ型エクステンション層２よりも深く形成されている。
【００２７】
＜Ｂ．製造方法＞
次に、図２から４を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
図２から４は、Ｎ型ショットキーソース・ドレインＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
まず、図２に示すように、Ｐ型シリコン基板１上に絶縁膜としてシリコン酸化膜８を形成する。シリコン酸化膜８は、熱酸化法により０．７ｎｍ〜１．０ｎｍの膜厚で形成する。
【００２８】
ここで、シリコン酸化膜８を絶縁膜として選んだが、例えばシリコン酸化膜よりも高い比誘電率を有するＨｆＡｌＯｘ（ハフニウム・アルミネート）膜のような絶縁膜であってもよい。ＨｆＡｌＯｘ膜は、Ｐ型シリコン基板１上または該シリコン酸化膜８上に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、１．２ｎｍ〜２．５ｎｍの膜厚で形成することができる。
【００２９】
次に、シリコン酸化膜８上に、ゲート電極７の材料膜としてポリシリコン膜９を、例えば１５０ｎｍ程度の膜厚で形成する。その後、ポリシリコン膜９にゲートドーパントとしてリンまたはヒ素をイオン注入し拡散させる。
【００３０】
以上の工程により、図２に示すシリコン酸化膜８、ポリシリコン膜９の積層構造が形成される。
【００３１】
次に、リソグラフィ技術及びドライエッチング技術を用いて、シリコン酸化膜８とポリシリコン膜９を順次パターニングする。これにより、ゲート絶縁膜４介してポリシリコンゲート電極５が形成される（図３参照）。
【００３２】
続いて、ポリシリコンゲート電極５をマスクに、Ｎ型不純物としてヒ素を、例えば加速電圧２ｋｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2でイオン注入し、活性化のための熱処理を行う。これにより図３に示すように、Ｐ型シリコン基板１の表層部にＮ型エクステンション層２が形成される。
【００３３】
次に、Ｐ型シリコン基板１全面にシリコン窒化膜等の絶縁膜を、例えば１０ｎｍ〜２０ｎｍの膜厚で形成する（図示せず）。続いて、該シリコン窒化膜を異方性エッチングする。これにより、ゲート電極７の側壁を覆うサイドウォール６が自己整合的に形成される。
【００３４】
次に、Ｐ型シリコン基板１全面にエルビウム（Ｅｒ）等の、後に半導体金属間化合物を形成するための金属膜１１を、例えば５ｎｍ〜１０ｎｍの膜厚で形成する。その結果、図４に示すように、Ｐ型シリコン基板１のソース・ドレイン１２が形成される領域とゲート電極５の上部に直接エルビウムが接触して形成される。
【００３５】
次に、Ｐ型シリコン基板１全体を、例えば３００℃〜５００℃程度の温度で熱処理する。すると、Ｐ型シリコン基板１のソース・ドレイン領域にエルビウムシリサイドからなるショットキーソース・ドレイン１２が形成される。同時に、ポリシリコンゲート電極５の上部に、半導体金属間化合物層３が形成される。
【００３６】
続いて、エルビウムシリサイドの形成に関わらない未反応のエルビウムを除去する。Ｐ型シリコン基板１上のソース・ドレイン領域とゲート電極５の上部にのみ、エルビウムシリサイドが形成され、図１に示すＮ型ショットキーソース・ドレインＭＩＳＦＥＴを得ることがきる。
【００３７】
＜Ｃ．効果＞
本実施の形態に係る半導体装置は、Ｎ型エクステンション層２を不純物拡散により形成しており、ゲートオーバーラップ部にエルビウムシリサイドが存在しない。そのため、エルビウムシリサイド形成時のプロセスダメージがゲートオーバーラップ部に入らず、ゲート絶縁膜４の信頼性が高く保持できるようになる。
【００３８】
また、本実施の形態に係る半導体装置は、Ｎ型エクステンション層２からＰＮ接合を経てチャネルへのキャリア注入が行われる。そのため、高効率な注入が可能になり、さらにソース・ドレイン領域の大部分は低抵抗のエルビウムシリサイドからなるため、極めて寄生抵抗が小さい良好な電流電圧特性が得られるようになる。
【００３９】
以上から、本実施の形態に係る半導体装置は、ショットキーソース・ドレインを備えた場合であっても、ゲート絶縁膜の信頼性低下、及び電流駆動能力低下の問題を回避できる。
【００４０】
さらに、Ｎ型エクステンション層２を高濃度の例えばヒ素を不純物とした拡散層により形成すると、例えばエルビウムシリサイドからなるソース・ドレインとの間はオーミック接合となり、両者間の接触抵抗は極めて小さくなる。その結果、さらに寄生抵抗を低減し、電流駆動能力を向上することができる。
【００４１】
なお、本実施形態ではＰ型シリコン基板１に適用した場合について説明したが、シリコン基板である必要はなく、他の材料からなる半導体基板であってもよい。また、半導体金属間化合物にエルビウムシリサイドを適用した場合について説明したが、エルビウムシリサイドである必要はなく、半導体基板のミッドギャップのエネルギーレベルより小さなフェルミレベルを有する半導体金属間化合物であればよい。その場合も、上記と同様の効果が得られる。
【００４２】
＜実施の形態２＞
＜Ａ．構成＞
図５は、本実施の形態に係るＰ型ショットキーソース・ドレインＭＩＳＦＥＴ（Ｐ型ＭＩＳＦＥＴ）の構成を示す断面図である。
本実施の形態は、実施の形態１をＰ型ショットキーソース・ドレインＭＩＳＦＥＴに適用したものであり、実施の形態１と同一の構成には同一の符号を付し重複する説明は省略する。
【００４３】
Ｎ型シリコン基板（半導体基板）１３上にゲート絶縁膜４が形成されている。ゲート絶縁膜４上にはゲート電極７が形成されている。ゲート電極７は、ポリシリコンゲート電極５上に半導体金属間化合物層３が積層された構造を備えている。ゲート絶縁膜４及びゲート電極７の側壁には、サイドウォール６が形成されている。
【００４４】
ここで、ショットキーソース・ドレイン１２を構成する半導体金属間化合物は、Ｎ型シリコン基板１３とショットキー接合になるように、そのフェルミレベルが、真空準位を基準として、Ｎ型シリコン基板１２のミッドギャップのエネルギーレベルより大きくなるような材料が選択されている。この条件を満たす半導体金属間化合物は、白金シリサイド（ＰｔＳｉ）等がある。
【００４５】
また、Ｎ型シリコン基板１３とショットキーソース・ドレイン１２の間に形成されるショットキー接合深さは、Ｎ型シリコン基板１３とＰ型エクステンション層１４の間に形成されるＰＮ接合深さより深くなっている。つまり、ショットキーソースドレイン１２は、Ｐ型エクステンション層１４よりも深く形成されている。
【００４６】
＜Ｂ．製造方法＞
次に、図５から８を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
図５から８は、Ｐ型ショットキーソース・ドレインＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
まず、図５に示すように、Ｎ型シリコン基板１３上に絶縁膜としてシリコン酸化膜８を形成する。シリコン酸化膜８は、熱酸化法により０．７ｎｍ〜１．０ｎｍの膜厚で形成する。
【００４７】
ここで、シリコン酸化膜８を絶縁膜として選んだが、例えばシリコン酸化膜よりも高い比誘電率を有するＨｆＡｌＯｘ膜のような絶縁膜であってもよい。ＨｆＡｌＯｘ膜は、Ｎ型シリコン基板１３上または該シリコン酸化膜８上に、ＡＬＤ法やＭＯＣＶＤ法により、１．２ｎｍ〜２．５ｎｍの膜厚で形成することができる。
【００４８】
次に、シリコン酸化膜８上に、ゲート電極７の材料膜としてポリシリコン膜９を、例えば１５０ｎｍ程度の膜厚で形成する。その後、ポリシリコン膜９にゲートドーパントとしてボロンをイオン注入し拡散させる。
【００４９】
以上の工程により、図６に示すシリコン酸化膜８、ポリシリコン膜９の積層構造が形成される。
【００５０】
次に、リソグラフィ技術及びドライエッチング技術を用いて、シリコン酸化膜８とポリシリコン膜９を順次パターニングする。これにより、ゲート絶縁膜４介してポリシリコンゲート電極５が形成される（図６参照）。
【００５１】
続いて、ポリシリコンゲート電極５をマスクに、Ｐ型不純物としてボロンを、例えば加速電圧０．２ｋｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2でイオン注入し、活性化のための熱処理を行う。これにより図７に示すように、Ｎ型シリコン基板１３の表層部にＰ型エクステンション層１４が形成される。
【００５２】
次に、Ｎ型シリコン基板１３全面にシリコン窒化膜等の絶縁膜を、例えば１０ｎｍ〜２０ｎｍの膜厚で形成する（図示せず）。続いて、該シリコン窒化膜を異方性エッチングする。これにより、ポリシリコンゲート電極５及びゲート絶縁膜４の側壁を覆うサイドウォール６が自己整合的に形成される。
【００５３】
次に、Ｎ型シリコン基板１３全面に白金（Ｐｔ）等の、後に半導体金属間化合物を形成するための金属膜１１を、例えば５ｎｍ〜１０ｎｍの膜厚で形成する。その結果、図８に示すように、Ｎ型シリコン基板１３のソース・ドレインが形成される領域とポリシリコンゲート電極５の上部に直接白金が接触して形成される。
【００５４】
次に、Ｎ型シリコン基板１３全体を、例えば３００℃〜５００℃程度の温度で熱処理する。すると、Ｎ型シリコン基板１３のソース・ドレイン領域に白金シリサイド（ＰｔＳｉ）からなるショットキーソース・ドレイン１２が形成される。同時に、ポリシリコンゲート電極５の上部に、白金シリサイドからなる半導体金属間化合物層３が形成される。
【００５５】
続いて、白金シリサイドの形成に関わらない未反応の白金を除去する。これによりＮ型シリコン基板１３上のソース・ドレイン領域とポリシリコンゲート電極５の上部にのみ、白金シリサイドが形成され、図５に示すＰ型ショットキーソース・ドレインＭＩＳＦＥＴを得ることがきる。
【００５６】
＜Ｃ．効果＞
本実施の形態に係る半導体装置は、Ｐ型エクステンション層１４を不純物拡散により形成しており、ゲートオーバーラップ部に白金シリサイドが存在しない。そのため、白金シリサイド形成時のプロセスダメージがゲートオーバーラップ部に入らず、ゲート絶縁膜４の信頼性が高く保持できるようになる。
【００５７】
また、本実施の形態に係る半導体装置は、Ｐ型エクステンション層１４からＰＮ接合を経てチャネルへのキャリア注入が行われる。そのため、高効率な注入が可能になり、さらにソース・ドレイン領域の大部分は低抵抗の白金シリサイドからなるため、極めて寄生抵抗が小さい良好な電流電圧特性が得られるようになる。
【００５８】
以上から、本実施の形態に係る半導体装置は、ショットキーソース・ドレインを備えた場合であっても、ゲート絶縁膜４の信頼性低下、及び電流駆動能力低下の問題を回避できる。
【００５９】
さらに、Ｐ型エクステンション層１４を高濃度の例えばボロンを不純物とした拡散層により形成すると、白金シリサイドからなるソース・ドレインとの間はオーミック接合となり、両者間の接触抵抗は極めて小さくなる。その結果、さらに寄生抵抗を低減し、電流駆動能力を向上することができる。
【００６０】
なお、本実施形態ではシリコン基板を適用した場合について説明したが、シリコン基板である必要はなく、他の材料からなる半導体基板であってもよい。また、半導体金属間化合物に白金シリサイドを適用した場合について説明したが、白金シリサイドである必要はなく、真空準位を基準として、半導体基板のミッドギャップのエネルギーレベルより大きなフェルミレベルを有する半導体金属間化合物であればよい。その場合も、上記と同様の効果が得られる。
【００６１】
＜実施の形態３＞
＜Ａ．構成＞
図９は、本実施の形態に係るショットキーソース・ドレインＣ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ：相補型）ＭＩＳＦＥＴの構成を示す断面図である。実施の形態１または２と同一の構成には同一の符号を付している。
【００６２】
図９に示すように、シリコン基板（半導体基板）２０に、シリコン酸化膜等からなる素子分離２５が形成されている。そして、素子分離２５によってＮＭＩＳＦＥＴ形成領域、ＰＭＩＳＦＥＴ形成領域が分離して規定されている。ＮＭＩＳＦＥＴ形成領域にはＮ型ショットキーソース・ドレインＭＩＳＦＥＴが形成され、ＰＭＩＳＦＥＴ形成領域にはＰ型ショットキーソースドレインＭＩＳＦＥＴが形成される。
【００６３】
ＮＭＩＳＦＥＴ形成領域には、Ｐ型ウェル２４が形成されている。ＮＭＩＳＦＥＴ形成領域のシリコン基板２０上にゲート絶縁膜４が形成されている。ゲート絶縁膜４上にはゲート電極７が形成されている。ゲート電極７は、ポリシリコンゲート電極５上に半導体金属間化合物層３が積層された構造を備えている。ゲート絶縁膜４及びゲート電極７の側壁には、サイドウォール６が形成されている。
【００６４】
Ｐ型ウェル２４には、サイドウォール６に対して自己整合的に形成されたショットキーソース・ドレイン１２が形成されている。
【００６５】
より詳細に説明すると、シリコン基板２０の上面内に、ゲート絶縁膜４を挟むようにしかも端部がゲート絶縁膜４の下端部にかからないように形成されている。また、ショットキーソース・ドレイン１２は、シリコン基板２０とショットキー接合を形成する。
【００６６】
そして、ゲート電圧印加時にゲート絶縁膜４下部に形成されるチャネルを挟むように、Ｎ型エクステンション層２が形成されている。Ｎ型エクステンション層２は、シリコン基板２０の上面内に、ショットキーソース・ドレイン１２の端部からゲート絶縁膜４下端部まで延在して形成されている。
【００６７】
ＰＭＩＳＦＥＴ形成領域には、Ｎ型ウエル２３が形成されている。ＰＭＩＳＦＥＴ形成領域のシリコン基板２０上にゲート絶縁膜４が形成されている。ゲート絶縁膜４上にはゲート電極７が形成されている。ゲート電極７は、ポリシリコンゲート電極５上に半導体金属間化合物層３が積層された構造を備えている。ゲート絶縁膜４及びゲート電極７の側壁には、サイドウォール６が形成されている。
【００６８】
Ｎ型ウェル２３には、サイドウォール６に対して自己整合的に形成されたショットキーソース・ドレイン１２が形成されている。
【００６９】
より詳細に説明すると、シリコン基板２０の上面内に、ゲート絶縁膜４を挟むようにしかも端部がゲート絶縁膜４の下端部にかからないように形成されている。また、ショットキーソース・ドレイン１２は、シリコン基板２０とショットキー接合を形成する。
【００７０】
そして、ゲート絶縁膜４下部のチャネルを挟むように、Ｐ型エクステンション層１４が形成されている。Ｐ型エクステンション層１４は、シリコン基板２０の上面内に、ショットキーソース・ドレイン１２の端部からゲート絶縁膜４下端部まで延在して形成されている。
【００７１】
ここで、ショットキーソース・ドレイン１２を構成する半導体金属間化合物は、シリコン基板２０とショットキー接合になるように、そのフェルミレベルが、真空準位を基準として、シリコン基板２０の伝導帯のエネルギーレベルより大きく、価電子帯のエネルギーレベルより小さくなる材料が選択されている。このような条件を満たす半導体金属間化合物にはニッケルシリサイド等がある。
【００７２】
また、シリコン基板２０とショットキーソース・ドレイン１２の間に形成されるショットキー接合深さは、シリコン基板２０とＮ型エクステンション層２、及びＰ型エクステンションそう１４の間に形成されるＰＮ接合深さより深くなっている。つまり、ショットキーソースドレイン１２は、Ｎ型エクステンション層２、及びＰ型エクステンション層１４よりも深く形成されている。
【００７３】
以上から、本実施の形態では、相補型の半導体装置を構成するＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴ（一方及び他方の半導体装置）が共に、ショットキーソース・ドレイン１２を備え、そのショットキーソース・ドレイン１２のフェルミレベルは、シリコン基板２０の伝導帯のエネルギーレベルより大きく、価電子帯のエネルギーレベルより小さくなるように構成されている。
【００７４】
＜Ｂ．製造方法＞
次に、図１０から１２を参照して、本実施の形態に係る半導体装置の製造方法について説明する。
図１０から１２は、ショットキーソース・ドレインＣＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
まず、図１０に示すように、シリコン基板２０にＳＴＩ（ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて素子分離２５を形成する。そして、素子分離２５で囲まれたＮＭＩＳＦＥＴ形成領域の活性領域に、Ｐ型不純物をイオン注入し、熱処理を行うことでＰ型ウェル２４を形成する。また、ＰＭＩＳＦＥＴ形成領域の活性領域に、Ｎ型不純物をイオン注入し、熱処理を行うことでＮ型ウェル２３を形成する。
【００７５】
次に、シリコン基板２０上に絶縁膜としてシリコン酸化膜８を形成する。シリコン酸化膜８は、熱酸化法により０．７ｎｍ〜１．０ｎｍの膜厚で形成する。
【００７６】
ここで、シリコン酸化膜８を絶縁膜として選んだが、例えばシリコン酸化膜８よりも高い比誘電率を有するＨｆＡｌＯｘ膜のような絶縁膜であってもよい。
【００７７】
ＨｆＡｌＯｘ膜は、シリコン基板２０上または該シリコン酸化膜８上に、ＡＬＤ法やＭＯＣＶＤ法により、１．２ｎｍ〜２．５ｎｍの膜厚で形成することができる。
【００７８】
次に、シリコン酸化膜８上に、ゲート電極７の材料膜としてポリシリコン膜９を、例えば１５０ｎｍ程度の膜厚で形成する。その後、ポリシリコン膜９にゲートドーパントとしてリンまたはボロンをイオン注入し拡散させる。
【００７９】
以上の工程により、図１０に示すシリコン酸化膜８、ポリシリコン膜９の積層構造が形成される。
【００８０】
次に、リソグラフィ技術を用いてＰＭＩＳＦＥＴ形成領域を覆うレジストパターンを形成し、ＮＭＩＳＦＥＴ形成領域のポリシリコンゲート電極５をマスクに、Ｎ型不純物としてヒ素を、例えば加速電圧２ｋｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2でイオン注入し、活性化のための熱処理を行う。
【００８１】
これにより、ＮＭＩＳＦＥＴ形成領域のシリコン基板２０、すなわちＰ型ウェル２４の表層部にＮ型エクステンション層２が形成される。その後、レジストパターンを除去する。
【００８２】
続いて、リソグラフィ技術を用いてＮＭＩＳＦＥＴ領域を覆うレジストパターンを形成し、ＰＭＩＳＦＥＴ形成領域のポリシリコンゲート電極５をマスクに、Ｐ型不純物としてボロンを、例えば加速電圧０．２ｋｅＶ、ドーズ量１×１０15ａｔｏｍｓ／ｃｍ2でイオン注入し、活性化のための熱処理を行う。
【００８３】
これにより、ＰＭＩＳＦＥＴ形成領域のシリコン基板２０、すなわちＮ型ウェル２３の表層部にＰ型エクステンション層１４が形成される。その後、レジストパターンを除去する。
【００８４】
以上の工程により、図１１に示すように、Ｐ型ウェル２４の表層部にＮ型エクステンション層２、またＮ型ウェル２３の表層部にＰ型エクステンション層１４が形成される。
【００８５】
次に、シリコン基板２０全面にシリコン窒化膜等の絶縁膜を、例えば１０ｎｍ〜２０ｎｍの膜厚で形成する（図示せず）。続いて、該シリコン窒化膜を異方性エッチングする。これにより、ゲート絶縁膜４及びゲート電極７の側壁を覆うサイドウォール６が自己整合的に形成される。
【００８６】
次に、シリコン基板２０の全面にニッケル等の、後に半導体金属間化合物を形成するための金属膜１１を、例えば５ｎｍ〜１０ｎｍの膜厚で形成する。その結果、図１２に示すように、Ｐ型ウェル２４のソース・ドレイン領域と、Ｎ型ウェル２３のソース・ドレイン領域とポリシリコンゲート電極５の上部に直接ニッケルが接触して形成される。
【００８７】
次に、シリコン基板２０全体を、例えば３００℃〜５００℃程度の温度で熱処理する。すると、Ｐ型ウェル２４のソース・ドレイン領域と、Ｎ型ウェル２３のソース・ドレイン領域に、ニッケルシリサイドからなるショットキーソース・ドレイン１２が形成される。同時に、ポリシリコンゲート電極５の上部に、ニッケルシリサイドからなる半導体金属間化合物層３が形成される。続いて、ニッケルシリサイドの形成に関わらない未反応のニッケルを除去する。
【００８８】
これによりＰ型ウェル２４のソース・ドレイン領域、Ｎ型ウェル２３のソース・ドレイン領域、及びゲート電極５の上部に、ニッケルシリサイドが形成され、図９に示すショットキーソース・ドレインＣＭＩＳＦＥＴを得ることがきる。
【００８９】
＜Ｃ．効果＞
本実施の形態に係る半導体装置は、Ｎ型エクステンション層２、Ｐ型エクステンション層１４を不純物拡散により形成しており、ゲートオーバーラップ部にニッケルシリサイドが存在しない。そのため、ニッケルシリサイド形成時のプロセスダメージがゲートオーバーラップ部に入らず、ゲート絶縁膜４の信頼性が高く保持できるようになる。
【００９０】
また、本実施の形態に係る半導体装置は、Ｎ型エクステンション層２またはＰ型エクステンション層１４からＰＮ接合を経てチャネルへのキャリア注入が行われる。そのため、高効率な注入が可能になり、さらにソース・ドレイン領域の大部分は、低抵抗のニッケルシリサイドからなるため、極めて寄生抵抗が小さい良好な電流電圧特性が得られるようになる。
【００９１】
以上から、本実施の形態に係る半導体装置は、ショットキーソース・ドレインを備えた場合であっても、ゲート絶縁膜の信頼性低下、及び電流駆動能力低下の問題を回避することができる。
【００９２】
さらに、Ｎ型エクステンション層２を高濃度の例えばヒ素を不純物とした拡散層により形成し、Ｐ型エクステンション層１４を高濃度の例えばボロンを不純物とした拡散層で形成すると、ニッケルシリサイドからなるソース・ドレインとの間はオーミック接合となり、両者間の接触抵抗は極めて小さくなる。その結果、さらに寄生抵抗を低減し、電流駆動能力を向上することができる。
【００９３】
また、本実施の形態に係る半導体装置では、ニッケルシリサイドをショットキーソース・ドレインとして使用している。そして、ニッケルシリサイドのフェルミレベルは、半導体基板の伝導帯のエネルギーレベルより大きく、価電子帯のエネルギーレベルより小さくなっている。
【００９４】
そのため、ＰＭＩＳＦＥＴとＮＭＩＳＦＥＴとで同程度のショットキーバリアを形成することができる。相補型の半導体装置を形成する場合に、ショットキーバリアの高さをＰＭＩＳＦＥＴとＮＭＩＳＦＥＴとで揃えるために、ＰＭＩＳＦＥＴと、ＮＭＩＳＦＥＴとで金属膜を別々に形成する必要がないため、工程を簡略化することができる。
【００９５】
なお、本実施の形態ではシリコン基板を適用した場合について説明したが、シリコン基板である必要はなく、他の材料からなる半導体基板であってもよい。また、半導体金属間化合物にニッケルシリサイドを適用した場合について説明したが、ニッケルシリサイドである必要はなく、例えば、ＣｏＳｉ（コバルトシリサイド）、ＴｉＳｉ（チタンシリサイド）のように、半導体金属間化合物のフェルミレベルが、真空準位を基準として、半導体基板の伝導帯のエネルギーレベルより大きく、価電子帯のエネルギーレベルより小さければよい。その場合も、上記と同様の効果が得られる。
【図面の簡単な説明】
【００９６】
【図１】実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態２に係る半導体装置の構成を示す断面図である。
【図６】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態３に係る半導体装置の構成を示す断面図である。
【図１０】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１２】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【００９７】
１  Ｐ型シリコン基板、２  Ｎ型エクステンション層、３  半導体金属間化合物層、４  ゲート絶縁膜、５  ポリシリコンゲート電極、６  サイドウォール、７  ゲート電極、１１  金属膜、１２  ショットキーソース・ドレイン、２３  Ｎ型ウェル、２４  Ｐ型ウェル、２５  素子分離。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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