(57)【要約】【課題】  半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置についてソースオフセットの発生を防止し、併せて、ゲート絶縁膜の損傷を防止する。【解決手段】  半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置について、前記トレンチゲート導体層の上面を、前記半導体基板主面よりも高く形成し、前記溝内及び溝周縁の半導体基板主面上にトレンチゲート導体層及びゲート絶縁膜を形成する。また、その製造方法において、前記半導体基板主面に形成した絶縁膜をマスクとして半導体基板主面にトレンチゲートの形成される溝を形成し、前記絶縁膜の側面を、等方性のエッチングによって、前記溝の上端から後退させ、前記溝内及び溝周縁の半導体基板主面上にゲート絶縁膜及びトレンチゲートとなる導体層を形成する。【選択図】      図４
2006013556.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１領域内に形成されたＭＩＳＦＥＴと前記半導体基板上の第２領域内に形成されたゲート配線を有する半導体装置であって、
ｎ型の導伝型を有する前記半導体基板と、
前記半導体基板に形成された、前記ＭＩＳＦＥＴのドレイン領域となるｎ型の第１半導体層と、
前記第１半導体層上に形成された、前記ＭＩＳＦＥＴのチャネル形成領域となるｐ型の第２半導体層と、
前記第２半導体層上に形成された、前記ＭＩＳＦＥＴのソース領域となるｎ型の第３半導体層と、
前記第１領域内において、前記第３半導体層の上面から前記第１半導体層まで到達する第１トレンチと、
前記第１トレンチの内部に形成された、前記ＭＩＳＦＥＴのゲート絶縁膜と、
前記第２領域内に形成された第２トレンチと、
前記第２トレンチ内部、および前記第２領域内の前記第２トレンチの外に形成されたゲート配線を有し、
前記ゲート電極と前記ゲート配線は電気的に接続され、
前記ゲート絶縁膜の上部は前記第３半導体層上に位置し、
前記ゲート電極の上部は前記ゲート絶縁膜の上部上に位置し、
前記第２領域内に絶縁膜が形成され、
前記第２トレンチの外に形成されたゲート配線は前記絶縁膜上に位置していることを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置であって、さらに、
前記ゲート電極およびゲート配線上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１および第２導電膜を有し、
前記第１導電膜は前記第２および第３半導体層に電気的に接続され、
前記第２導電膜は前記ゲート配線に電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２の半導体装置であって、前記絶縁膜は前記第１領域内には形成されていないことを特徴とする半導体装置。
【請求項４】
請求項２の半導体装置であって、前記絶縁膜は熱酸化によって形成され、前記層間絶縁膜はＣＶＤによって形成することを特徴とする半導体装置。
【請求項５】
請求項２の半導体装置であって、前記ゲート電極およびゲート配線は同一の材料からなることを特徴とする半導体装置。
【請求項６】
請求項２の半導体装置であって、ドレイン電極は前記半導体基板の裏面に形成されていることを特徴とする半導体装置。
【請求項７】
請求項２の半導体装置であって、前記第２領域内にフィールド絶縁膜が形成され、前記ゲート配線の一部が前記フィールド絶縁膜上に位置していることを特徴とする半導体装置。
【請求項８】
請求項２の半導体装置であって、前記半導体基板はエピタキシャル層を含み、前記第１、第２、第３半導体層は前記エピタキシャル層内に形成されていることを特徴とする半導体装置。
【請求項９】
請求項８の半導体装置であって、前記ゲート絶縁膜の上部はエピタキシャル層の上面上に位置し、前記ゲート電極の上部は前記ゲート絶縁膜の上部上に位置することを特徴とする半導体装置。
【請求項１０】
請求項９の半導体装置であって、前記絶縁膜は前記第２領域内の前記エピタキシャル層の上面上に形成されていることを特徴とする半導体装置。
【請求項１１】
半導体基板上の第１領域内に形成されたＭＩＳＦＥＴと前記半導体基板上の第２領域内に形成されたゲート配線を有する半導体装置であって、
第１導伝型を有する前記半導体基板と、
前記半導体基板に形成された、前記第１導伝型を有する第１半導体層と、
前記第１半導体層上に形成された、前記第１導伝型と反対の第２導伝型を有する第２半導体層と、
前記第２半導体層上に形成された、前記第１導伝型を有する第３半導体層と、
前記第１領域内において、前記第３半導体層の上面から前記第１半導体層まで到達する第１トレンチと、
前記第１トレンチの内部に形成された、前記ＭＩＳＦＥＴのゲート絶縁膜と、
前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極と、
前記第２領域内に形成された第２トレンチと、
前記第２トレンチ内部、および前記第２領域内の前記第２トレンチの外に形成されたゲート配線を有し、
前記ゲート電極と前記ゲート配線は電気的に接続され、
前記ゲート絶縁膜の上部は前記第３半導体層の上面上に位置し、
前記ゲート電極の上部は前記ゲート絶縁膜の上部上に位置し、
前記第２領域内に絶縁膜が形成され、
前記第２トレンチの外に形成されたゲート配線は前記絶縁膜上に位置していることを特徴とする半導体装置。
【請求項１２】
請求項１１の半導体装置であって、さらに、
前記ゲート電極およびゲート配線上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１および第２導電膜を有し、
前記第１導電膜は前記第２および第３半導体層と電気的に接続され、
前記第２導電膜は前記ゲート配線と電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、トレンチゲート構造の半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電力増幅回路、電源回路、コンバータ或は電源保護回路等にはパワートランジスタが用いられているが、これらのパワートランジスタには大電力を扱うために高耐圧化及び大電流化が要求される。
【０００３】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の場合には、大電流化を達成する方法として、チャネル幅を増大させることによって容易に達成できる。そして、このようなチャネル幅の増大を行なうことによってチップ面積が増大するのを回避するために、例えばメッシュゲート構造が用いられている。
【０００４】
メッシュゲート構造では、ゲートが平面的に格子状に配置されており、このため単位チップ面積当りのチャネル幅を大きくすることができる。
従来、このようなパワーＦＥＴには、工程が簡単でありゲート絶縁膜となる酸化膜の形成が容易なことからプレーナ構造のものが用いられてきた。
【０００５】
しかしながら、ＦＥＴではゲート長によってチャネル長が決まるために、プレーナ構造のＦＥＴでは、ゲートを細くした場合にはチャネル長が短くなり短チャネル効果が生じる、或はゲートが同時に配線の機能をもっているために、ゲートを細くした場合には許容電流が減少してしまう等の問題があり、微細化には限界がある。このため、更にセルの集積度を向上させることが可能であり、加えてオン抵抗を低減させることができる等の理由からトレンチゲート構造のＦＥＴが考えられた。
【０００６】
トレンチゲート構造とは、半導体基板主面に延設した溝に絶縁膜を介してゲートとなる導体層を設け、前記主面の深層部をドレイン領域とし、前記主面の表層部をソース領域とし、前記ドレイン領域及びソース領域間の半導体層をチャネル形成領域とするものである。
メッシュゲート構造のＦＥＴについては下記非特許文献１に記載されている。トレンチゲート構造のＭＩＳＦＥＴは、例えば下記特許文献１に開示されている。
【０００７】
【非特許文献１】オーム社刊「半導体ハンドブック」第４２９頁乃至第４３０頁
【特許文献１】特開平８−２３０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
素子の微細化が進展することにより、ソース領域もよりシャロー化が進められる。シャロー化が進むことによって、ソース領域が薄くなり、この薄いソース領域に対して、トレンチゲートを正確に位置させることが困難となってくる。トレンチゲートの誤差によって、トレンチゲートがソース領域から外れてしまうソースオフセットが発生した場合には、このソースオフセットによってＦＥＴとして機能しなくなってしまう。
【０００９】
素子の微細化が進展することにより、ソース領域もよりシャロー化が進められる。シャロー化が進むことによって、ソース領域が薄くなり、この薄いソース領域に対して、トレンチゲートを正確に位置させることが困難となってくる。
【００１０】
また、ゲート絶縁膜の端部が、前記溝の角部に位置するために、トレンチゲート形成の過程にて損傷を受けることがあり、このようなゲート絶縁膜の不良によって、素子の動作不良が生じることがある。
【００１１】
本発明の課題は、このような問題を解決し、ソースオフセットの発生を防止することが可能な技術を提供することにある。  
本発明の課題は、このような問題を解決し、ゲート絶縁膜の損傷を防止することが可能な技術を提供することにある。
本発明の課題は、シャロー化を図ったトレンチゲート構造のＦＥＴを提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面に延設した溝にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置において、前記溝内及び溝周縁の半導体基板主面上にトレンチゲート導体層及びゲート絶縁膜を形成する。
【００１３】
また、その製造方法において、半導体層主面に絶縁膜を形成し、前記絶縁膜をトレンチゲートに対応したパターンにパターニングし、前記パターニングした絶縁膜をマスクとして半導体基板層にトレンチゲートの形成される溝を形成し、前記絶縁膜の側面を、等方性のエッチングによって、前記溝の上端から後退させ、前記溝内及び溝周縁の半導体基板主面上にゲート絶縁膜及びトレンチゲートとなる導体層を形成し、しかる後に前記溝内のゲート絶縁膜に接するチャネル領域及びソース領域を形成する。
【００１４】
（作用）
上述した手段によれば、トレンチゲート導体層の上面を、前記半導体基板主面よりも高く形成することにより、ソースオフセットを防止することが可能となる。また、前記溝周縁の半導体基板主面上にゲート絶縁膜及びトレンチゲートとなる導体層ゲート絶縁膜及びゲートの導体層が形成されているため、ゲート絶縁膜端部の損傷を防止することができる。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、トレンチゲート導体層の上面を、前記半導体基板主面よりも高く形成することによってソースオフセットを防止することができるという効果がある。
（２）本発明によれば、上記効果（１）により、ソースのシャロー化を進めることができるという効果がある。
（３）本発明によれば、上記効果（２）により、セルの微細化を進めることができるという効果がある。
（４）本発明によれば、トレンチゲートの形成される溝周縁の半導体基板主面上にトレンチゲート導体層及びゲート絶縁膜を形成することができるという効果がある。
（５）本発明によれば、上記効果（４）により、ゲート絶縁膜の損傷を防止することができるという効果がある。
（６）本発明によれば、チャネル形成領域及びソース領域は、トレンチゲート形成後に独立した熱処理制御により形成されるため、それらの領域のシャロー化が実現できるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本発明の一実施の形態の半導体装置の要部となるトレンチゲート構造のパワーＭＩＳＦＥＴを示す平面図であり、図２は、図１に示すＭＩＳＦＥＴの等価回路図である。図３は、図１中ａ部を拡大して示す要部平面図であり、図４は、図３中のａ−ａ線に沿った縦断面図である。
【００１８】
本実施の形態のＭＩＳＦＥＴは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってエピタキシャル層２を形成した半導体基板に形成される。このＭＩＳＦＥＴは、半導体基板の外周に沿って矩形環状に設けられ、角部内側に矩形部分を有するプレート状のフィールド絶縁膜３（図３中にても二重斜線を付す）によって囲まれた領域内に形成されている。
【００１９】
前記領域内には、平面形状が六角形或いは扁平八角形となっているトレンチゲート構造のセルを規則的に複数配置し、各ゲートが平面的に格子状に配置され各セルを並列接続したメッシュゲート構造で構成される。
【００２０】
各セルでは、半導体基体１上に形成されたｎ−型の第１半導体層２ａがドレイン領域となり、第１半導体層２ａ上に形成されたｐ型の第２半導体層２ｂがチャネルの形成されるベース領域となり、第２半導体層２ｂ上に形成されたｎ＋型の第３半導体層２ｃがソース領域となる縦型ＦＥＴとなっている。
【００２１】
トレンチゲート４は、半導体基板主面からドレイン領域となるｎ−型第２半導体層２ａに達する溝にゲート絶縁膜５を介して形成される。トレンチゲート４としては、例えば不純物が導入された多結晶珪素を用い、ゲート絶縁膜５としては、例えば、２７ｎｍ程度の熱酸化膜と、５０ｎｍ程度の堆積膜とを順次形成した多層膜で構成されている。
【００２２】
後述する図１９乃至図２１に示すように、本実施の形態のトレンチゲート４の上面は、ソース領域となる第３半導体層２ｃの表面即ち半導体基板主面よりも高く形成されている。この構成によって、ソース領域がシャロー化しても、トレンチゲート４がソース領域からはずれるソースオフセットを防止することができる。また、トレンチゲート４の上面は、略平坦或いは凸状に形成されていることが望ましい。
【００２３】
また、トレンチゲート４及びゲート絶縁膜５が、前記溝周縁の半導体基板主面上にも形成されている。この構成によって、ゲート絶縁膜５の不良を防止することができる。
【００２４】
前述の如く、隣接するセルのトレンチゲート４は互いに接続されており、外周に位置するセルの各トレンチゲート４は半導体チップの外周部近傍にて、例えば多結晶珪素を用いたゲート配線６と接続されている。
【００２５】
ゲート配線６は、層間絶縁膜７を介して上層に形成され、例えばシリコンを含有させたアルミニウムを用いたゲートガードリング８（図３中では破線にて部分的に示す）と電気的に接続されている。ゲートガードリング８は、フィールド絶縁膜３の矩形部分に設けられた矩形形状のゲート電極９（図３中では破線にて部分的に示す）と一体に形成され、ゲート電極９にゲート４の接続領域（図１中破線にて示す）が設けられている。
【００２６】
ソースとなる第３半導体層２ｃには、半導体基板主面上に層間絶縁膜７を介して上層に形成され、例えばシリコンを含有させたアルミニウムを用いたソース配線１０（図３中では破線にて部分的に示す）が電気的に接続されている。ソース配線１０は、ソース配線１０にソースとなる第３半導体層２ｃの接続領域（図１中破線にて示す）が設けられている。このソース配線１０は、ソースとなる第３半導体層２ｃの他に、ベース電位を一定とするために、第２半導体層２ｂに設けられたｐ＋型のコンタクト層１１にも電気的に接続されている。
【００２７】
また、図２，図３或いは図４に示されているように、ゲートとソースとの間には、ソースからのサージに対して、ゲート絶縁膜５の破壊を防止するバックトゥバック構成の保護ダイオード１２が設けられている。図５は保護ダイオード１２を拡大して示す縦断面図であり、保護ダイオード１２はｎ＋型半導体領域１２ａとｐ型半導体領域１２ｂとが交互に同心環状に形成されており、両端のｎ＋型半導体領域１２ａに夫々ゲート電極９及びソース配線１０が電気的に接続されている。
【００２８】
また、フィールド絶縁膜３の外周には半導体基板主面に設けたｎ＋型の半導体領域１３ａに、例えばシリコンを含有させたアルミニウムを用いた配線１３ｂ（図３中では破線にて部分的に示す）を接続したソースガードリング１３が設けられており、ソースガードリング１３の配線１３ｂも、ソース配線１０と同様に、保護ダイオード１２のｎ＋型半導体領域１２ａに接続されている。
【００２９】
なお、ゲート配線６及びゲートガードリング８は、矩形環状に設けられたフィールド絶縁膜３上に設けられ、ゲート電極９及び保護ダイオード１２は、フィールド絶縁膜３の角部に設けた矩形部分上に設けられている。
【００３０】
また、矩形環状のフィールド絶縁膜３に沿って、その下部にはｐ型ウエル１４が形成されており、このｐ型ウエル１４にゲート絶縁膜５を介してトレンチゲート４の終端部を接続することによって、フィールド絶縁膜３下に空乏層をなだらかに伸ばして空乏層の不連続を防止することができるので、トレンチゲート４終端部の電界を緩和する電界緩和部としてｐ型ウエル１４が機能する。
【００３１】
半導体基板主面の全面には、ゲートガードリング８，ゲート電極９，ソース配線１０，ソースガードリング１３を覆い、例えば、テトラエトキシシラン（ＴＥＯＳ）ガスをソースガスの主体とするプラズマＣＶＤ法による酸化珪素膜及びポリイミドを用いた保護絶縁膜１５が形成され、この保護絶縁膜１５に、ゲート電極９及びソース配線１０を部分的に露出させる開口を設け、この開口によって露出するゲート電極９及びソース配線１０が、ゲート及びソースの接続領域となり、この接続領域にワイヤボンディング等により電気的な接続が行なわれる。
【００３２】
ドレインの接続領域としては、半導体基板裏面の全面に、ｎ＋型半導体基板１と導通するドレイン電極１６が、例えばニッケル，チタン，ニッケル，銀を積層した積層膜として形成され、このドレイン電極１６を例えば導電性の接着材によってリードフレームに接続することによって電気的な接続が行なわれる。
【００３３】
続いて、前述した半導体装置の製造方法を図６乃至図２５を用いて説明する。
先ず、例えばヒ素（Ａｓ）が導入された単結晶珪素からなるｎ＋型半導体基体１上に、エピタキシャル成長によって半導体基体１よりも低濃度のｎ−型のエピタキシャル層２を５μｍ程度形成する。次に、この半導体基板の主面に６００ｎｍ程度の酸化珪素膜を、例えば熱酸化法で形成し、この酸化珪素膜上にホトリソグラフィによってマスクを形成し、このマスクを用いたエッチングによって、半導体基板の外周に沿って矩形環状に、角部内側に矩形部分を有するプレート状のフィールド絶縁膜３を形成する。この後、このフィールド絶縁膜３の内周に沿ってホトリソグラフィによってマスクを形成し、このマスクを用いた例えばボロン（Ｂ）のイオン打込みを行ない、導入した不純物を拡散させて、電界緩和部となるｐ型のウエル１４を形成する。この状態を図６に示す。なお、ｐ型のウエル１４の不純物濃度は、例えば第２半導体層２ｂと等しい又はそれより低く構成される。
【００３４】
次に、半導体基板主面に熱酸化により６００ｎｍ程度の比較的厚い絶縁膜１７を形成し、フィールド絶縁膜３によって囲まれたセル形成領域内の絶縁膜１７に、各ゲートが平面的に格子状に配置されたメッシュゲート構造のトレンチゲートのパターンのレジストマスク１８をホトリソグラフィによって形成し、このレジストマスク１８を用いたエッチングによって、前記パターンの半導体基板主面を露出させる開口を設ける。この状態のトレンチゲート部分を拡大して図７に示す。
【００３５】
次に、この絶縁膜１７をマスクとして、ドライエッチングによって、半導体基板主面に例えば深さ１．６μｍ程度の溝を形成する。この状態を図８に示す。
【００３６】
次に、前記ドライエッチングによって形成した溝に、等方性のウエットエッチング及びケミカルドライエッチングを行ない、前記溝の底面縁部の角部を緩和し、併せて、絶縁膜１７の側面を前記溝の上端から後退させる。この状態を図９に示す。
【００３７】
次に、２７ｎｍ程度の熱酸化膜に５０ｎｍ程度のＣＶＤ（Chemical Vapor Diposition）による酸化珪素膜を積層したゲート絶縁膜５を形成する。この状態を図１０及び図１１に示す。
【００３８】
次に、前記溝内を含む半導体基板主面全面にトレンチゲート４の導電膜となる多結晶珪素膜４´をＣＶＤにより形成する。この多結晶珪素膜４´には抵抗値を低減する不純物（例えばリン）がその堆積中又は堆積後に導入される。不純物濃度は１Ｅ１８／ｃｍ３ 乃至１Ｅ２１／ｃｍ３ 程度とする。この状態を図１２及び図１３に示す。
【００３９】
続いて、多結晶珪素膜４´をエッチング除去して、前記溝内にトレンチゲート４を形成する。このエッチング処理によって、同時に、フィールド絶縁膜３の矩形環状部分の上に、トレンチゲート４と接続されたゲート配線６及び矩形部分上にゲート電極９下地となる多結晶珪素膜９ａを形成する。この状態を図１４及び図１５に示す。
【００４０】
次に、半導体基板主面上に残存する余分の絶縁膜１７を除去し、半導体基板主面を露出させる。この状態を図１６及び図１７に示す。
【００４１】
この状態で、前述の等方性のエッチングによって絶縁膜１７が後退しているために、ゲート絶縁膜５及びトレンチゲート４の導体膜が、前記溝の周縁のソース領域となる第３半導体層２ｃの表面即ち半導体基板主面上にも形成されている。即ち、ゲート絶縁膜５及びトレンチゲート４の導体膜が前記溝の周縁を覆い、トレンチゲート４に恰もひさしが設けられたようになり、このひさしにより溝の角部にてゲート絶縁膜５が損傷を受けるのを防止することができる。また、絶縁膜１７の後退が自己整合的に行なわれるため、最小限の寸法にて溝の周縁を覆うことができる。
【００４２】
次に、酸化珪素からなる絶縁膜１２ｃを形成した後、絶縁膜１２ｃの上に多結晶珪素膜を堆積させ、この多結晶珪素膜にｐ型の不純物の導入を行ない、フィールド絶縁膜３の矩形部分上にゲート電極９の多結晶珪素膜９ａを囲む同心環状にパターニングする。絶縁膜１２ｃは、このパターニングの際、トレンチゲート４及びゲート配線６がパターニングされるのを防ぐエッチングストッパとして作用する。その後、ｎ＋型半導体領域１２ａを例えばイオン注入によって形成し、ｎ＋型半導体領域１２ａとｐ型半導体領域１２ｂとが交互に同心環状に形成された保護ダイオード１２を形成する。この状態を図１８に示す。
【００４３】
次に、エピタキシャル層２の全面にｐ型不純物（例えばボロン）のイオン打込みを行ない、１１００℃程度の１％Ｏ２を含む窒素ガス雰囲気中にて約１００分程度の拡散処理（第１の熱処理）を行い、チャネル形成領域となるｐ型の第２半導体層２ｂを形成する。続いて、ｎ型不純物（例えばヒ素）を選択的にイオン打込みして、９５０℃程度の１％Ｏ２を含む窒素ガス雰囲気中にて約３０分程度のアニール処理（第２の熱処理）を行ない、ソース領域となる第３半導体層２ｃを形成する。
【００４４】
ＦＥＴとして機能するためには、第２半導体層２ｂ及び第３半導体層２ｃがトレンチゲート４の前記ひさしの下に回り込み、前記溝内に設けられたゲート絶縁膜５に接することが重要である。本発明によればチャネルを制御するために、第１の熱処理と第２の熱処理とは、前述のように、夫々独立して行なう。
【００４５】
そして、これらの不純物導入が行なわれないエピタキシャル層２の深部、具体的には第２半導体層２ｂと半導体基体１との間に位置するエピタキシャル層２が、ドレイン領域として機能する第１半導体層２ａとなる。なお、ｎ＋型半導体領域１２ａは、第１半導体層２ａと同じイオン打込みのプロセスで行なうことにより、工程数を低減してもよい。この状態を図１９及び図２０に示す。
【００４６】
このように、トレンチゲート４の上面が半導体基板主面よりも上に位置した状態で、イオン打込みにより、チャネル形成領域となる第２半導体層２ｂとソース領域とになる第３半導体層２ｃとを形成しているので、半導体基板２内において深さ方向のプロファイル及び第２半導体層２ｂ，第３半導体層２ｃの深さを正確に制御できるので、第２半導体層２ｂ，第３半導体層２ｃを薄くするシャロー化を進めることができる。即ち、第２半導体層２ｂの深さを正確に制御できるので、チャネル長を正確に制御することができる。
【００４７】
次に、半導体基板主面上の全面に、例えばＢＰＳＧ膜を５００ｎｍ程度堆積させ、層間絶縁膜７を形成する。
次に、ＣＨＦ３ガスを用いた異方性ドライエッチング処理を施し、層間絶縁膜７に、ソース領域となる第３半導体層２ｃ，ゲート配線６，ソースガードリング半導体領域１３ａ，保護ダイオード１２の接続領域を露出させる開口ＣＨ（Contact Hole）を設け、この開口内を含む半導体基板主面上の全面に例えばシリコンを含むアルミニウムからなる導電膜（金属膜）を形成し、この金属膜をパターニングして、ゲートガードリング８，ゲート電極９，ソース配線１０，ソースガードリング１３を形成する。この状態を図２１に示す。
【００４８】
コンタクト層１１に関して、従来は、半導体基板主面表面から第２半導体層２ｂに達するコンタクト層１１を形成し、このコンタクト層１１及びその周囲の第３半導体層２ｃにソース配線１０を接続していた。これに対して本実施の形態では、先ず、図２２に示すように第２半導体層２ｂに達する開口ＣＨをエッチングによって形成し、図２３に示すようにこの開口ＣＨによって露出した第２半導体層２ｂに直接ボロン等のｐ型不純物を導入する。この構成によってｐ型のコンタクト層１１が深く形成されるため、アバランシェ耐量が向上する。ソース形成の際にコンタクト層１１を覆うマスクが不要となるため、ホトレジスト工程が削減される。一方、ＩＣ化により、他の開口ＣＨでコンタクト部にコンタクト層１１が不必要な場合には、そのコンタクトを覆う別マスクを用いることにより、容易にソース配線１０が電気的に接続される開口ＣＨにのみコンタクト層１１を有するデバイスを作成できる。
【００４９】
また、その後、図２４に示すように本実施の形態では、前記開口ＣＨからの不純物導入後に、層間絶縁膜７の酸化珪素を半導体基板主面の珪素に対して選択的に除去するエッチングを行ない、開口ＣＨに対して自己整合で第３半導体層２ｃ表面を露出させる。図２５に示すようにこの構成によって第３半導体層２ｃとソース配線１０との接触面積が拡大するため、接続抵抗を低減することができる。
【００５０】
次に、例えばソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、半導体基板主面の全面を覆う保護絶縁膜１５を形成し、この保護絶縁膜１５にゲート電極９及びソース配線１０の前記接続領域を露出させる開口を形成し、ｎ＋型半導体基体１の裏面に研削処理を施し、この裏面に例えば蒸着によりニッケル，チタン，ニッケル，銀を順次積層したドレイン電極１４を形成して、図４に示す状態となる。
【００５１】
なお、本実施の形態では電界緩和部としてｐ型ウエル１４を矩形環状に設けたが、電界緩和部としては、例えばフィールド絶縁膜３に開口を設けて、この開口から不純物を導入して、フィールド絶縁膜下にｐ型ウエル１４が環状に点在する構成としてもよい。この構成ではゲート配線６の形成後に電界緩和部を形成することができる。
【００５２】
（実施の形態２）
図２６に、本発明の他の実施の形態を示す。
本実施の形態では、前記実施の形態とは異なり、フィールド絶縁膜３を形成する工程によって、絶縁膜１７を併せて形成する。
以下、本実施の形態の半導体装置の製造方法を図２６を用いて説明する。
【００５３】
先ず、例えばヒ素（Ａｓ）が導入された単結晶珪素からなるｎ＋型半導体基体１上に、エピタキシャル成長によって半導体基体１よりも低濃度のｎ−型のエピタキシャル層２を５μｍ程度形成する。次に、この半導体基板の主面に６００ｎｍ程度の酸化珪素膜を、例えば熱酸化法で形成する。
【００５４】
次に、この酸化珪素膜上にホトリソグラフィによってマスクを形成し、このマスクを用いたエッチングによって、半導体基板の外周に沿って矩形環状に、角部内側に矩形部分を有するフィールド絶縁膜３を形成する。併せて、フィールド絶縁膜３によって囲まれたセル形成領域内の絶縁膜に、各ゲートが平面的に格子状に配置されたメッシュゲート構造のトレンチゲートのパターンのレジストマスクをホトリソグラフィによって形成し、このレジストマスクを用いたエッチングによって、前記パターンの半導体基板主面を露出させる開口を設けた絶縁膜１７を形成する。
以降の工程は、図７乃至図２５に示す、前記実施の形態と実質的に同様なのでその説明は省略する。
【００５５】
本実施の形態によれば、フィールド絶縁膜３と絶縁膜１７とを同一工程によって形成することにより、工程数を削減することができる。なお、本実施の形態では電界緩和部となるｐ型ウエルを省略したが、必要に応じて、例えばフィールド絶縁膜３に開口を設けて、この開口から不純物を導入して、フィールド絶縁膜下にｐ型ウエル１４が環状に点在する構成として電界緩和部を形成することができる。
【００５６】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば本発明は、パワーＭＩＳＦＥＴ以外にも、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等にも適用が可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施の形態である半導体装置を示す平面図である。
【図２】本発明の一実施の形態である半導体装置の等価回路図である。
【図３】本発明の一実施の形態である半導体装置の要部を示す平面図である。
【図４】図３中のａ−ａ線に沿った部分縦断面図である。
【図５】本発明の一実施の形態である半導体装置の保護ダイオードを示す部分縦断面図である。
【図６】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１２】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１３】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図１４】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１５】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図１６】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１７】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図１８】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１９】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図２０】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図２１】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図２２】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図２３】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図２４】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図２５】本発明の一実施の形態である半導体装置のトレンチゲートを製造工程毎に示す縦断面図である。
【図２６】本発明の他の実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【符号の説明】
【００５８】
１…半導体基体、２…エピタキシャル層、２ａ…第１半導体層（ドレイン領域）、２ｂ…第２半導体層（チャネル形成領域）、２ｃ…第３半導体層（ソース領域）、３…フィールド絶縁膜、４…トレンチゲート、５…ゲート絶縁膜、６…ゲート配線、７…層間絶縁膜、８…ゲートガードリング、９…ゲート電極、１０…ソース配線、１１…コンタクト層、１２…保護ダイオード、１３…ソースガードリング、１４…ウエル、１５…保護絶縁膜、１６…ドレイン電極、１７…絶縁膜、１８…レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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