(57)【要約】【課題】コンデンサを用いずにソフトスタート制御可能であり、過電流検出後の再起動時のソフトスタート制御が容易である。【解決手段】電源制御回路は、入力電圧が印加され、オンオフによって出力電圧を変化させるスイッチ回路と、出力電圧を検出する検出回路と、時間の経過とともに段階的に増加する第１の基準電圧を出力する基準電圧出力回路と、第１の基準電圧および所定の第２の基準電圧の何れか小さい方の電圧と、検出回路によって検出された出力電圧と、の誤差を出力する誤差出力回路と、誤差に基づいて、誤差を減少させるようにスイッチ回路のオンオフを制御する制御回路と、スイッチ回路に過電流が発生していることを検出すると、スイッチ回路をオフにするための信号を制御回路に出力するとともに、カウンタの値を初期値に戻すための信号をカウンタに出力する過電流検出回路とを備える。【選択図】  図１
2006325339.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が印加され、オンオフによって出力電圧を変化させるスイッチ回路と、
時間の経過とともに段階的に増加する第１の基準電圧を出力する基準電圧出力回路と、
前記基準電圧出力回路から出力される前記第１の基準電圧および所定の第２の基準電圧の何れか小さい方の電圧と、前記出力電圧と、の誤差を出力する誤差出力回路と、
前記誤差出力回路から出力される前記誤差に基づいて、前記誤差を減少させるように前記スイッチ回路のオンオフを制御する制御回路と、
を備えることを特徴とする電源制御回路。
【請求項２】
請求項１に記載の電源制御回路であって、
前記基準電圧出力回路は、
時間の経過とともに値が増加するカウンタと、
前記カウンタの値を前記第１の基準電圧に変換して出力する変換回路と、
を備えることを特徴とする電源制御回路。
【請求項３】
請求項２に記載の電源制御回路であって、
前記基準電圧出力回路は、
前記変換回路から出力される前記第１の基準電圧と、前記出力電圧と、の比較結果を出力する第１の比較回路を更に備え、
前記カウンタは、前記第１の比較回路から出力される前記比較結果に基づいて、前記値を増加させることを特徴とする電源制御回路。
【請求項４】
請求項２又は３に記載の電源制御回路であって、
過電流を検出すると、前記スイッチ回路をオフにするための信号を前記制御回路に出力するとともに、前記カウンタの前記値を初期値に戻すための信号を前記カウンタに出力する過電流検出回路を、
更に備えることを特徴とする電源制御回路。
【請求項５】
請求項４に記載の電源制御回路であって、
前記過電流検出回路は、
前記スイッチ回路の出力電極又は入力電極の電圧と、所定の電圧と、の比較結果を出力する第２の比較回路を備え、
前記スイッチ回路をオフにするための前記信号と、前記カウンタの前記値を初期値に戻すための前記信号は、前記第２の比較回路から出力される前記比較結果に基づいた信号であることを特徴とする電源制御回路。
【請求項６】
請求項１〜５に記載の電源制御回路であって、
前記制御回路は、
発振信号を出力する発振回路と、
前記発振回路から出力される前記発振信号と、前記誤差出力回路から出力される前記誤差と、の比較結果を出力する第３の比較回路と、
前記第３の比較回路から出力される前記比較結果に基づいて、前記スイッチ回路のオンオフを制御するオンオフ制御回路と、
を備えることを特徴とする電源制御回路。
【請求項７】
請求項１〜６に記載の電源制御回路であって、集積化されていることを特徴とする電源制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御回路に関する。
【背景技術】
【０００２】
負荷に対して所望の電圧値の出力電圧を供給するためのものとして、スイッチングレギュレータが用いられることが多い（例えば、特許文献１）。スイッチングレギュレータでは、その起動時に出力電圧を所望の電圧値まで急激に近づけようとすると、出力は大容量コンデンサで仮想接地されているため過電流が発生する可能性がある。そのため、スイッチングレギュレータは、出力電圧を徐々に上昇させることが可能なソフトスタート制御機能を備えていることが多い。
【０００３】
図１０は、ソフトスタート制御が可能なスイッチングレギュレータの一般的な構成を示す図である。スイッチングレギュレータ１００は、降圧型のスイッチングレギュレータであり、電源制御回路１１０、ダイオード１２０、コイル１２１、コンデンサ１２２、抵抗１２３，１２４，及びコンデンサ１３０により構成されている。電源制御回路１１０は、集積化されており、Ｎ型ＭＯＳＦＥＴ１４１、エラーアンプ１４２、内部電源１４３、電流源１４４、発振回路１４５、コンパレータ１４６、出力制御回路１４７、過電流検出回路１４８、及び端子１４９を含んで構成されている。
【０００４】
Ｎ型ＭＯＳＦＥＴ１４１のドレインには入力電圧Ｖｉｎが印加されており、ゲートに所定の電圧が印加されてオンになると、コイル１２１に電流が流れてコンデンサ１２２が充電され、負荷（不図示）に対する出力電圧Ｖｏｕｔが上昇する。そして、Ｎ型ＭＯＳＦＥＴ１４１がオフになると、コイル１２１が今まで流れていた電流を維持しようとするため負荷とダイオード１２０からなるループを介して電流を放出するとともに、コンデンサ１２２が放電されて出力電圧Ｖｏｕｔが低下する。
【０００５】
エラーアンプ１４２は、出力電圧Ｖｏｕｔを抵抗１２３，１２４により抵抗分割して得られる帰還電圧Ｖｆｂと、基準電圧である内部電源１４３の電圧との誤差を増幅して出力する回路である。コンパレータ１４６は、エラーアンプ１４２からの出力と、発振回路１４５から出力される三角波や鋸波等の発振信号とを比較し、Ｎ型ＭＯＳＦＥＴ１４１をＰＷＭ制御するためのＰＷＭ信号を出力する。出力制御回路１４７は、コンパレータ１４６から出力されるＰＷＭ信号に基づいて、Ｎ型ＭＯＳＦＥＴ１４１のオンオフを制御する。
【０００６】
このように、Ｖｆｂと基準電圧との誤差に応じてＮ型ＭＯＳＦＥＴ１４１のオンオフを制御することにより、帰還電圧Ｖｆｂと基準電圧との誤差を小さくし、出力電圧Ｖｏｕｔを所望の電圧値に近づけることができる。
【０００７】
ここで、スイッチングレギュレータ１００の動作開始時には、帰還電圧Ｖｆｂと内部電源１４３の電圧との誤差が大きく、この誤差に応じてＰＷＭ制御を行うとＮ型ＭＯＳＦＥＴ１４１がオンとなる時間が非常に長くなり、出力は大容量のコンデンサ１２２で仮想接地されているため過電流となる恐れがある。そこで、エラーアンプ１４２は、内部電源１４３の電圧及び端子１４９を介して接続されたコンデンサ１３０の電圧のうち何れか一方低い方の電圧を基準電圧として電圧Ｖｆｂと比較する。このコンデンサ１３０の電圧は、スイッチングレギュレータ１００の動作がはじまると、電流源１４４から供給される電流によって徐々に上昇する。このように、スイッチングレギュレータ１００においては、動作開始時の過電流の防止が図られている。
【０００８】
また、過電流検出回路１４８は、回路のショート等によりＮ型ＭＯＳＦＥＴ１４１に過電流が流れていることを検出すると、Ｎ型ＭＯＳＦＥＴ１４１をオフするための信号を出力制御回路１４７に出力し、過電流を回避する。
【特許文献１】特開２００４−１５８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述したように、スイッチングレギュレータ１００においては、ソフトスタート制御を行うために、コンデンサ１３０が用いられている。コンデンサ１３０を用いる場合、基準電圧はコンデンサに蓄えられた電荷の量に応じて決まるため、適切なソフトスタート制御を行うためにはコンデンサの容量をどの程度とするかが重要であり、コンデンサの選定が難しいという問題があった。また、過電流検出後の再起動時に再度ソフトスタート制御を行うためには、コンデンサに蓄えられた電荷を放電する制御が必要であり、回路が複雑になるという問題があった。
【００１０】
また、電源制御回路１１０を集積化する場合においては、電源制御回路１１０に端子１４９を設け、当該端子１４９にコンデンサ１３０を接続する必要があり、コストの増加を招いていた。
【００１１】
本発明は上記課題を鑑みてなされたものであり、コンデンサを用いずにソフトスタート制御が可能であり、過電流検出後の再起動時のソフトスタート制御が容易な電源制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の電源制御回路は、入力電圧が印加され、オンオフによって出力電圧を変化させるスイッチ回路と、時間の経過とともに段階的に増加する第１の基準電圧を出力する基準電圧出力回路と、前記基準電圧出力回路から出力される前記第１の基準電圧および所定の第２の基準電圧の何れか小さい方の電圧と、前記出力電圧と、の誤差を出力する誤差出力回路と、前記誤差出力回路から出力される前記誤差に基づいて、前記誤差を減少させるように前記スイッチ回路のオンオフを制御する制御回路と、を備えることとする。
【発明の効果】
【００１３】
コンデンサを用いずにソフトスタート制御が可能であり、過電流検出後の再起動時のソフトスタート制御が容易な電源制御回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
＝＝スイッチングレギュレータの構成＝＝
図１は、本発明の一実施形態である電源制御回路を含んで構成されるスイッチングレギュレータの構成を示す図である。スイッチングレギュレータ１は、降圧型のスイッチングレギュレータであり、電源制御回路１０は集積化されており、ダイオード２５、コイル２６、コンデンサ２７、及び抵抗２８，２９により構成されている。そして、電源制御回路１０は、Ｎ型ＭＯＳＦＥＴ（スイッチ回路）３０、カウンタ３１、ＤＡコンバータ（変換回路）３２、コンパレータ（第１の比較回路）３３、内部電源３４、エラーアンプ（誤差出力回路）３５、発振回路３６、コンパレータ（第３の比較回路）３７、出力制御回路（オンオフ制御回路）３８、及び過電流検出回路（第２の比較回路）３９を備えている。
【００１５】
なお、カウンタ３１、ＤＡコンバータ３２、及びコンパレータ３３によって本発明の基準電圧出力回路が構成され、発振回路３６、コンパレータ３７、及び出力制御回路３８によって本発明の制御回路が構成されている。
【００１６】
Ｎ型ＭＯＳＦＥＴ３０のドレインには入力電圧Ｖｉｎが印加されており、ゲートに所定の電圧が印加されてオンになると、コイル２６に電流が流れてコンデンサ２７が充電され、負荷（不図示）に対する出力電圧Ｖｏｕｔが上昇する。そして、Ｎ型ＭＯＳＦＥＴ３０がオフになると、コイル２６が今まで流れていた電流を維持しようとするため負荷とダイオード２５からなるループを介して電流を放出するとともに、コンデンサ２７が放電されて出力電圧Ｖｏｕｔが低下する。なお、本実施形態においては、スイッチ回路としてＮ型ＭＯＳＦＥＴ３０を用いることとしたが、スイッチ回路はこれに限られず、Ｐ型ＭＯＳＦＥＴやＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタ等、様々なスイッチ回路を用いることが可能である。
【００１７】
カウンタ３１は、コンパレータ３３から入力される信号ＣＭＰに従って出力する値が増加する回路である。ＤＡコンバータ３２は、カウンタ３１から出力される値を電圧Ｖｄａｃ（第１の基準電圧）に変換して出力する回路である。したがって、ＤＡコンバータ３２から出力される電圧Ｖｄａｃは、時間の経過とともに段階的に増加することとなる。
【００１８】
コンパレータ３３は、出力電圧Ｖｏｕｔを抵抗２８，２９によって抵抗分割して得られる電圧Ｖｆｂと、ＤＡコンバータ３２から出力される電圧Ｖｄａｃとを比較し、比較結果の信号ＣＭＰを出力する回路である。本実施形態においては、コンパレータ３３の非反転入力端子に電圧Ｖｆｂが入力され、反転入力端子に電圧Ｖｄａｃが入力されている。したがって、電圧Ｖｆｂが電圧Ｖｄａｃより小さい場合は信号ＣＭＰがＬレベルとなり、電圧Ｖｆｂが電圧Ｖｄａｃより大きい場合は信号ＣＭＰがＨレベルとなる。
【００１９】
内部電源３４は、出力電圧Ｖｏｕｔが目標値に達した場合の帰還電圧Ｖｆｂを示す電圧Ｖｒｅｆ（第２の基準電圧）を出力する電源であり、例えば、バンドギャップ回路等により構成される。なお、電源制御回路１０が内部電源３４を備えずに、電源制御回路１０の外部から電圧Ｖｒｅｆが入力されることとしてもよい。
【００２０】
エラーアンプ３５は、帰還電圧Ｖｆｂと、基準電圧との誤差を増幅して出力する回路である。なお、エラーアンプ３５は、ＤＡコンバータ３２から出力される電圧Ｖｄａｃ及び内部電源３４から出力される電圧Ｖｒｅｆのうち何れか低い方の電圧を基準電圧として電圧Ｖｆｂと比較する。
【００２１】
発振回路３６は、三角波や鋸波等の所定周期で変化する発振信号を出力する回路である。コンパレータ３７は、エラーアンプ３５からの出力と、発振回路３６から出力される発振信号との比較結果を出力する。図２は、コンパレータ３７から出力される信号の例を示す図である。図に示すように、エラーアンプ３５からの出力が大きい場合、つまり、エラーアンプ３５の基準電圧に対して電圧Ｖｆｂが低い場合には、コンパレータ３７の出力はＬレベルの割合が高く、基準電圧に対して電圧Ｖｆｂが高い場合には、Ｌレベルの割合が低くなっている。このように、コンパレータ３７の出力信号は、誤差に応じてＬレベルの割合が変化するため、Ｎ型ＭＯＳＦＥＴ３０をＰＷＭ制御するためのＰＷＭ信号とすることができる。
【００２２】
出力制御回路３８は、コンパレータ３７から出力される信号がＬレベルの場合にＮ型ＭＯＳＦＥＴ３０をオン、Ｈレベルの場合にＮ型ＭＯＳＦＥＴ３０をオフとする。これにより、Ｎ型ＭＯＳＦＥＴ３０は、エラーアンプ３５の基準電圧と電圧Ｖｆｂとの誤差に応じてＰＷＭ制御される。
【００２３】
過電流検出回路３９は、回路のショート等によりＮ型ＭＯＳＦＥＴ３０に過電流が流れていることを検出すると、Ｎ型ＭＯＳＦＥＴ３０をオフするための信号（Ｈレベルの信号）を出力制御回路３８に出力するとともに、カウンタ３１の値を０に戻すための信号ＲＥＳＥＴを出力する。
【００２４】
＝＝カウンタ及びＤＡコンバータ＝＝
図３は、カウンタ３１及びＤＡコンバータ３２の回路構成の一例を示す図である。カウンタ３１は、例えば３つのＤ型フリップフロップ（以後、「Ｄ−ＦＦ」と称する。）４１〜４３及びインバータ４４を用いて構成することができる。
【００２５】
Ｄ−ＦＦ４１のクロック入力端子には、コンパレータ３３からの信号ＣＭＰがインバータ４４を介して入力されている。そして、Ｄ−ＦＦ４１の反転出力端子がＤ−ＦＦ４１のデータ入力端子に接続されている。また、Ｄ−ＦＦ４２のクロック入力端子には、Ｄ−ＦＦ４１の反転出力端子が接続され、Ｄ−ＦＦ４２の反転出力端子がＤ−ＦＦ４２のデータ入力端子に接続されている。また、Ｄ−ＦＦ４３のクロック入力端子には、Ｄ−ＦＦ４２の反転出力端子が接続され、Ｄ−ＦＦ４３の反転出力端子がＤ−ＦＦ４３のデータ入力端子に接続されている。なお、Ｄ−ＦＦ４１〜４３は、クロック入力端子に入力される信号がＬレベルからＨレベルに変化するタイミングで、データ入力端子に入力されているデータを取り込む。
【００２６】
つまり、Ｄ−ＦＦ４１〜４３は、信号ＣＭＰがＨレベルからＬレベルに変化する度に１ずつカウントアップする３ビットのカウンタとなっている。なお、Ｄ−ＦＦ４１〜４３が保持する初期値は０であり、最下位ビットはＤ−ＦＦ４１であり、最上位ビットはＤ−ＦＦ４３であることとする。また、Ｄ−ＦＦ４１〜４３のリセット端子に入力される信号ＲＥＳＥＴがＬレベルからＨレベルに変化すると、Ｄ−ＦＦ４１〜４３が保持する値は０に初期化される。
【００２７】
ＤＡコンバータ３２は、例えば電流源５１〜５４、Ｎ型ＭＯＳＦＥＴ５５〜５７、及び抵抗５８を用いて構成することができる。
【００２８】
電流源５１〜５４は、夫々、所定の電流値の電流を出力する回路である。Ｎ型ＭＯＳＦＥＴ５５は、電流源５２の電流出力を制御するスイッチ回路であり、ドレインに電流源５２からの電流が供給され、ゲートがＤ−ＦＦ４１の出力端子と接続され、ソースが抵抗５８の一端と接続されている。したがって、Ｄ−ＦＦ４１の出力がＨレベル、つまり、カウンタ３１の最下位ビットが１の場合、電流源５２から供給される電流が抵抗５８に流れ込むこととなる。また、Ｎ型ＭＯＳＦＥＴ５６は、電流源５３の電流出力を制御するスイッチ回路であり、ドレインに電流源５３からの電流が供給され、ゲートがＤ−ＦＦ４２の出力端子と接続され、ソースが抵抗５８の一端と接続されている。同様に、Ｎ型ＭＯＳＦＥＴ５７は、電流源５４の電流出力を制御するスイッチ回路であり、ドレインに電流源５４からの電流が供給され、ゲートがＤ−ＦＦ４３の出力端子と接続され、ソースが抵抗５８の一端と接続されている。なお、電流源５１からの電流は、カウンタ３１の状態によらず常に抵抗５８に供給される。
【００２９】
ここで、例えば、電流源５１，５２の電流値を１０μＡ、電流源５３の電流値を２０μＡ、電流源５４の電流値を４０μＡ、抵抗５８の抵抗値を２０ｋΩとした場合の、カウンタ３１の値による抵抗５８の一端の電圧Ｖｄａｃの変化を説明する。  
例えば、カウンタ３１の３ビットの値が上位から順に０００である場合、抵抗５８には電流源５１からの１０μＡの電流のみが流れ込み、電圧Ｖｄａｃは０．２Ｖとなる。そして、カウンタ３１の値が１増加して００１になると、抵抗５８には電流源５１からの１０μＡの電流と電流源５２からの１０μＡの電流とを合わせた２０μＡの電流が流れ込み、電圧Ｖｄａｃは０．４Ｖとなる。さらに、カウンタ３１の値が１増加して０１０になると、抵抗５８には電流源５１からの１０μＡの電流と電流源５３からの２０μＡの電流とを合わせた３０μＡの電流が流れ込み、電圧Ｖｄａｃは０．６Ｖとなる。このように、カウンタ３１の値が１増加するごとに、抵抗５８に流れ込む電流が１０μＡ増加し、電圧Ｖｄａｃが０．２Ｖ増加する。
【００３０】
＝＝コンパレータ＝＝
図４は、コンパレータ３３の回路構成の一例を示す図である。コンパレータ３３は、電流源８０，８１、ＰＮＰ型トランジスタ８２，８３、ＮＰＮ型トランジスタ８４〜８６、及び抵抗８７を備えている。ＰＮＰ型トランジスタ８２，８３により差動対が構成されており、ＰＮＰ型トランジスタ８２のベースには、電圧Ｖｆｂが印加され、ＰＮＰ型トランジスタ８３のベースには、電圧Ｖｄａｃが印加されている。そして、抵抗８７がＰＮＰ型トランジスタ８２のエミッタ側に接続されている。なお、ＮＰＮ型トランジスタ８６のコレクタ電圧がコンパレータ３３の出力ＣＭＰとなっている。
【００３１】
ＰＮＰ型トランジスタ８２のベース側に抵抗８７が設けられているため、差動対の動作は、電圧Ｖｆｂにオフセット電圧Ｖαを加えた値と、電圧Ｖｄａｃとが等しくなる点を境に切り替わることとなる。なお、オフセット電圧Ｖαは、抵抗８７により定まる電圧値である。
【００３２】
ここで、電圧Ｖｆｂ＋Ｖαが電圧Ｖｄａｃより低い場合、ＰＮＰ型トランジスタ８２がオン、ＰＮＰ型トランジスタ８３がオフとなり、コンパレータ３３の出力がＨレベルとなる。そして、電圧Ｖｆｂ＋Ｖαが電圧Ｖｄａｃより高い場合、ＰＮＰ型トランジスタ８２がオフ、ＰＮＰ型トランジスタ８３がオンとなり、コンパレータ３３の出力がＬレベルとなる。
【００３３】
＝＝エラーアンプ＝＝
図５は、エラーアンプ３５の回路構成の一例を示す図である。エラーアンプ３５は、電流源６０、ＰＮＰ型トランジスタ６１〜６３、及びＮＰＮ型トランジスタ６４，６５を備えている。並列に接続されたＰＮＰ型トランジスタ６１，６２と、ＰＮＰ型トランジスタ６３とにより差動対が構成されている。そして、ＮＰＮ型トランジスタ６４，６５により、当該差動対に対する負荷となるカレントミラー回路が構成されている。
【００３４】
ＰＮＰ型トランジスタ６１のベースには電圧Ｖｒｅｆが印加され、ＰＮＰ型トランジスタ６２のベースには電圧Ｖｄａｃが印加されている。また、ＰＮＰ型トランジスタ６３のベースには電圧Ｖｆｂが印加されている。なお、ＰＮＰ型トランジスタ６１〜６３の相互コンダクタンスはＧｍとする。
【００３５】
ＰＮＰ型トランジスタ６１，６２は並列に接続されているため、電圧Ｖｄａｃが電圧Ｖｒｅｆより低い場合は、ＰＮＰ型トランジスタ６２がオン、ＰＮＰ型トランジスタ６１がオフとなり、電圧Ｖｄａｃが電圧Ｖｒｅｆより高い場合は、ＰＮＰ型トランジスタ６１がオン、ＰＮＰ型トランジスタ６２がオフとなる。
【００３６】
電圧Ｖｄａｃが電圧Ｖｒｅｆより低く、ＰＮＰ型トランジスタ６２がオンとなっている場合において、ＰＮＰ型トランジスタ６３の電圧がΔＶｆｂ減少すると、ＰＮＰ型トランジスタ６３のコレクタ電流はＧｍΔＶｆｂ増加する。そして、エラーアンプ３５の出力となるＰＮＰ型トランジスタ６３のコレクタ電圧Ｖｅｒｒは、ＧｍΔＶｆｂをカレントミラー回路の特性に応じて増幅した値となる。つまり、エラーアンプ３５の出力は、電圧Ｖｄａｃと電圧Ｖｆｂとの誤差を増幅した値となる。同様に、電圧Ｖｄａｃが電圧Ｖｒｅｆより高い場合は、エラーアンプ３５の出力は、電圧Ｖｒｅｆと電圧Ｖｆｂとの誤差を増幅した値となる。
【００３７】
＝＝過電流検出回路＝＝
図６は、過電流検出回路３９の回路構成の一例を示す図である。過電流検出回路３９は、電流源７０，７１，７２、ＰＮＰ型トランジスタ７３，７４、ＮＰＮ型トランジスタ７５〜７７、及び抵抗７８を備えている。ＰＮＰ型トランジスタ７３，７４により差動対が構成されており、ＰＮＰ型トランジスタ７３のベースには、Ｎ型ＭＯＳＦＥＴ３０のソース（出力電極）側の電圧Ｖｔｒが印加され、ＰＮＰ型トランジスタ７４のベースには、入力電圧ＶｉｎよりＲ×Ｉｃだけ低い電圧Ｖｓが印加されている。なお、Ｒは抵抗７８の抵抗値、Ｉｃは電流源７２を流れる一定の電流値である。そして、ＮＰＮ型トランジスタ７７のコレクタ電圧Ｖｒｅｓが過電流検出回路３９の出力となっている。
【００３８】
ここで、電圧Ｖｔｒが電圧Ｖｓより高い場合、ＰＮＰ型トランジスタ７３がオフ、ＰＮＰ型トランジスタ７４がオンとなり、過電流検出回路３９の出力がＬレベルとなる。そして、電圧Ｖｔｒが電圧Ｖｓより低い場合、ＰＮＰ型トランジスタ７３がオン、ＰＮＰ型トランジスタ７４がオフとなり、過電流検出回路３９の出力がＨレベルとなる。
【００３９】
したがって、Ｎ型ＭＯＳＦＥＴ３０のソース側がグランド側にショートすること等により過電流が発生し、電圧Ｖｔｒが電圧Ｖｓより低くなると、過電流検出回路３９の出力信号ＶｒｅｓがＬレベルからＨレベルに変化する。この出力信号Ｖｒｅｓは、ＲＥＳＥＴ信号としてカウンタ３１に入力されるとともに、出力制御回路３８に入力される。つまり、過電流の発生時には、出力信号がＬレベルからＨレベルに変化することによって、カウンタ３１がリセットされるとともに、Ｎ型ＭＯＳＦＥＴ３０がオフになる。
【００４０】
＝＝ソフトスタート制御＝＝
次に、電源制御回路１０におけるソフトスタート制御の動作について説明する。図７は、ＤＡコンバータ３２から出力される電圧Ｖｄａｃの変化を示すタイミングチャートである。時刻ｔ１では、電圧Ｖｆｂ＋Ｖαが電圧Ｖｄａｃより低いため、コンパレータ３３から出力される信号ＣＭＰはＨレベルとなっている。時間の経過につれて電圧Ｖｆｂが上昇し、時刻ｔ２に、電圧Ｖｆｂ＋Ｖαが電圧Ｖｄａｃより大きくなると、信号ＣＭＰはＬレベルとなる。そして、このように信号ＣＭＰがＨレベルからＬレベルに変化することによりカウンタ３１の値が１増加され、時刻ｔ３に、電圧Ｖｄａｃが電圧Ｖｆｂ＋Ｖαより大きくなると、信号ＣＭＰは再びＨレベルとなる。さらに時間が経過して、時刻ｔ４に、電圧Ｖｆｂ＋Ｖαが電圧Ｖｄａｃより大きくなると、信号ＣＭＰがＬレベルとなり、カウンタ３１の値が１増加される。そして、時刻ｔ５に、電圧Ｖｄａｃが電圧Ｖｆｂ＋Ｖαより大きくなると、信号ＣＭＰは再びＨレベルとなる。
【００４１】
このように、帰還電圧Ｖｆｂと電圧Ｖｄａｃとの比較結果に基づいてカウンタ３１の値が増加されることにより、電圧Ｖｄａｃが階段状に増加していくこととなる。なお、コンパレータ３３にオフセット電圧Ｖαを設けないこととすることもできるが、この場合、電圧Ｖｆｂが電圧Ｖｄａｃに到達した際に、電圧Ｖｆｂの微少な変化によってチャタリングが発生し、カウンタ３１の誤動作を引き起こす可能性がある。そこで、本実施形態に示すように、コンパレータ３３にオフセット電圧Ｖαを設けることにより、チャタリングの発生を防ぎ、カウンタ３１の誤動作を防ぐことができる。
【００４２】
図８は、スイッチングレギュレータ１の起動時からのエラーアンプ３５における基準電圧の推移を示す図である。なお、本図は、カウンタ３１における電流源５１，５２の電流値を１０μＡ、電流源５３の電流値を２０μＡ、電流源５４の電流値を４０μＡ、抵抗５８の抵抗値を２０ｋΩとし、内部電源１４の電圧Ｖｒｅｆを１．３Ｖとした場合の基準電圧の推移を示す図である。
【００４３】
前述したように、カウンタ３１の初期値は０であるため、スイッチングレギュレータ１の起動時は、電圧Ｖｄａｃが０．２Ｖとなっている。このとき、電圧Ｖｄａｃが電圧Ｖｒｅｆより低いため、電圧Ｖｄａｃがエラーアンプ３５における基準電圧として用いられる。そして、図５に示したように、電圧Ｖｄａｃは時間の経過とともに階段状に増加していき、時刻ｔ６に、カウンタ３１の値が６（１１０）になると、電圧Ｖｄａｃは１．４Ｖとなる。これにより、電圧Ｖｄａｃが電圧Ｖｒｅｆより大きくなるため、時刻ｔ６以降は、電圧Ｖｒｅｆがエラーアンプ３５における基準電圧として用いられる。
【００４４】
このように、スイッチングレギュレータ１の起動から時刻ｔ６までの間は、時間の経過とともに基準電圧が徐々に増加していくことにより、過電流を防止することができる。
【００４５】
そして、例えば、時刻ｔ７に、過電流検出回路３９が過電流を検出し、カウンタ３１の値を初期化する信号ＲＥＳＥＴを出力すると、カウンタ３１の値が０に初期化され、電圧Ｖｄａｃが０．２Ｖとなり、電圧Ｖｄａｃがエラーアンプ３５における基準電圧として用いられるようになる。そして、時刻ｔ７からスイッチングレギュレータ１の動作が再開されるが、過電流状態が解消していない間は、過電流検出回路３９の制御により、Ｎ型ＭＯＳＦＥＴ３０はすぐにオフとなり、カウンタ３１の値は初期化されるという動作が繰り返し行われることとなる。そして、過電流状態が解消すると、起動時と同様に、エラーアンプ３５の基準電圧が０．２Ｖから徐々に増加されることとなる。
【００４６】
以上、電源制御回路１０を含んで構成されるスイッチングレギュレータ１の構成及びソフトスタート制御の動作について説明した。前述したように、時間の経過とともに段階的に増加する電圧Ｖｄａｃ及び内部電源３４の電圧Ｖｒｅｆの何れか小さい方の電圧をエラーアンプ３５の基準電圧とすることにより、コンデンサを用いることなく、ソフトスタート制御を行うことができる。
【００４７】
そして、電源制御回路１０を集積回路とする場合においては、外部接続用の端子及び当該端子に接続されるコンデンサが不要であり、コストの増加を抑制することができる。
【００４８】
なお、時間の経過とともに段階的に増加する電圧Ｖｄａｃは、カウンタ３１及びＤＡコンバータ３２を用いて生成することができる。
【００４９】
また、電圧Ｖｄａｃと帰還電圧Ｖｆｂとの比較結果に基づいて、カウンタ３１の値を増加させることができる。つまり、帰還電圧Ｖｆｂの増加に応じて電圧Ｖｄａｃを増加させることができる。したがって、電圧Ｖｄａｃと帰還電圧Ｖｆｂとの誤差が大きくなりすぎることがなく、ソフトスタート制御を確実なものとすることができる。
【００５０】
なお、本実施形態においては、電圧Ｖｄａｃと帰還電圧Ｖｆｂとの比較結果に基づいて、カウンタ３１の値を増加させることとしたが、例えば、所定の周波数のクロック信号等に基づいて、カウンタ３１の値を増加させることとしてもよい。
【００５１】
また、過電流検出時にカウンタ３１の値を初期化するだけで、過電流検出後の再起動時のソフトスタート制御を容易に行うことができる。
【００５２】
以上、本発明の実施形態について説明したが、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００５３】
例えば、本実施形態においては、本発明を降圧型スイッチングレギュレータに適用する例について説明したが、昇圧型スイッチングレギュレータについても同様に本発明を適用することができる。
【００５４】
図９は、電源制御回路１０を用いて構成される昇圧型のスイッチングレギュレータ９０の構成の一例を示す図である。図８においては、コイル２６の一端に入力電圧Ｖｉｎが印加され、コイル２６の他端がＮ型ＭＯＳＦＥＴ３０のドレインに接続されている。そして、コイル２６の他端には、ダイオード２５を介してコンデンサ２７が接続されている。ここで、Ｎ型ＭＯＳＦＥＴ３０がオンになると、コイル２６に電流が流れてエネルギーが蓄えられる。そして、Ｎ型ＭＯＳＦＥＴ３０がオフになると、コイル２６は電流を流し続けようとし、この電流がダイオード２５を介してコンデンサ２７に流れ込むことにより、コンデンサ２７が充電され、出力電圧Ｖｏｕｔが上昇する。このように、Ｎ型ＭＯＳＦＥＴ３０のオンオフが繰り返されることにより、入力電圧Ｖｉｎより高い所望の電圧Ｖｏｕｔを得ることができる。
【００５５】
このような昇圧型スイッチングレギュレータ９０においても、前述と同様に、カウンタ３１、ＤＡコンバータ３２、及びコンパレータ３３を用いて電圧Ｖｄａｃを徐々に増加させることにより、コンデンサを用いることなく、ソフトスタート制御を行うことができる。そして、電源制御回路１０を集積化する場合においては、外部接続用の端子及び当該端子に接続されるコンデンサが不要であり、コストの増加を抑制することができる。また、過電流検出回路３９がＮ型ＭＯＳＦＥＴ３０のソース（入力電極）の電圧に基づいて過電流を検出した場合には、Ｎ型ＭＯＳＦＥＴ３０をオフにするとともに、カウンタ３１の値を初期化することにより、過電流検出後の再起動時のソフトスタート制御を容易に行うことができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態である電源制御回路を含んで構成されるスイッチングレギュレータの構成を示す図である。
【図２】コンパレータから出力される信号の例を示す図である。
【図３】カウンタ及びＤＡコンバータの回路構成の一例を示す図である。
【図４】コンパレータの回路構成の一例を示す図である。
【図５】エラーアンプの回路構成の一例を示す図である。
【図６】過電流検出回路の回路構成の一例を示す図である。
【図７】ＤＡコンバータから出力される電圧Ｖｄａｃの変化を示すタイミングチャートである。
【図８】スイッチングレギュレータの起動時からのエラーアンプにおける基準電圧の推移を示す図である。
【図９】昇圧型スイッチングレギュレータの構成の一例を示す図である。
【図１０】ソフトスタート制御が可能なスイッチングレギュレータの一般的な構成を示す図である。
【符号の説明】
【００５７】
１    スイッチングレギュレータ          １０  電源制御回路
２５  ダイオード                        ２６  コイル
２７  コンデンサ                        ２８，２９  抵抗
３０  Ｎ型ＭＯＳＦＥＴ                  ３１  カウンタ
３２  ＤＡコンバータ（ＤＡＣ）          ３３  コンパレータ
３４  内部電源                          ３５  エラーアンプ
３６  発振回路                          ３７  コンパレータ
３８  出力制御回路                      ３９  過電流検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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