(57)【要約】【課題】  半導体ウエハ表面側に形成されたスクライブライン上に沿ってダイシングマシンで該半導体ウエハを切断する際に生じるマイクロクラックが起因により発生するチッピングを防止する。【解決手段】  半導体Ｓｉウエハ１１のパターン形成側全面に、シート１６を貼り付けた後、半導体Ｓｉウエハ１１の非パターン形成側（裏面側）に対して、リアクティブイオンエッチングを行って形成した段差１５の底面までケミカルエッチングを行う。こうして、半導体Ｓｉウエハ１１の表面から約１００μのところまでエッチングを行うことにより、スクライブライン１４が除去されてチップ化が達成される。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体ウエハ表面に形成されたスクライブラインに対し、所定の基板厚まで異方性エッチングを施してスクラライブライン幅以下の幅の段差を形成する工程と、
半導体ウエハ裏面全体に対しスクライブライン段差まで等方性エッチングを施す工程とを有することを特徴する半導体ウエハのチップ化方法。
【請求項２】
段差パターンが形成した後、半導体ウエハの表面全体にＵＶ露光により粘着力を失うシートを張り付ける工程と、
等方性エッチングを施した後に、ＵＶ露光を行って前記シートを剥離する工程とを有することを特徴とする請求項１に記載の半導体ウエハのチップ化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異方性エッチングと等方性エッチング手法を用いて半導体ウエハをチップ化する半導体ウエハのチップ化方法に関する。
【背景技術】
【０００２】
現在の半導体製造においては、該半導体ウエハ表面側に機能層を形成して露光技術を駆使し、該半導体ウエハ機能層上に半導体パターン、電極配線を形成している。そして該半導体ウエハ上に形成完了した該半導体ウエハを、半導体パターン寸法に合わせて分割する事でチップ化を実現している。
【０００３】
従来、半導体ウエハのチップ化を実現する際には、まず半導体ウエハ裏面側より該半導体ウエハを薄型化する。薄型化方法としては、該半導体ウエハを薄型化装置作業台にセットし、該半導体ウエハ裏面の該研磨面と研磨用円盤を接触させた状態で研磨用円盤を回転させることにより薄型化を実現する方法と、該半導体ウエハを薄型化装置作業台にセットし、該半導体ウエハ裏面の該研磨面と研削装置の該研削用砥石を回転させながら接触させることにより薄型化を実現する方法がある。
【０００４】
また、半導体ウエハ上に機能層を積層して形成した後、上記とは別の手法もある。例えば、詳しくは後述する特許文献１の技術では、Ｓｉ基板上にＳｉＯ２膜とＳｉ薄膜とからなる機能層を積層して形成し、ポリイミドなどの絶縁性樹脂層で覆い、樹脂層側をパラフィンワックスなどによってサファイアなどからなる支持基板に接着した後、Ｓｉ基板をエッチング除去することにより、支持基板に剥離の生じない大面積の機能層の獲得を図って薄型化を実現していた。
【０００５】
また、特許文献２の技術は、張り合わせ法により形成したＳＯＩ構造の半導体に関するものであり、張り合わせたＳｉの支持基板に、絶縁膜および半導体活性層を形成した構造において、支持基板とエッチング溶液の間に電位差を与えて、絶縁膜／活性層界面から活性層側に均一な空乏層を形成し、溶液を用いたエッチングあるいは化学的もしくは電気化学的な表面反応と反応生成物のエッチングの組み合わせることで、エッチングの反応速度の制御して支持基板自体を薄膜化するものである。
【０００６】
つぎに、薄型化が終了した該半導体ウエハをチップ化する方法には次のようなものがある。
（１）薄型化が終了した該半導体ウエハをダイシング用シートに貼り付けて、該半導体ウエハ表面側に形成されたスクライブライン上に沿ってダイシングマシンで該半導体ウエハを切断し、該半導体ウエハのチップ化を実現する方法と、
（２）薄型化が終了した該半導体ウエハをダイシング用シートに貼り付け、チップスクライブ装置を用いて、該半導体ウエハ表面側に形成されたスクライブライン上に沿って数ｕｍの深さの亀裂を形成した後、ブレークマシンによる該半導体ウエハを劈開することで該半導体ウエハのチップ化を実現する方法などがある。
【０００７】
しかしながら、この半導体ウエハをその表面側に形成されたスクライブライン上に沿ってダイシングマシンで切断すると、マイクロクラックが起因によりチッピングが生じる為に、半導体ウエハマイクロクラック防止措置として様々な対策がとられている。
【０００８】
代表的な方法としては、詳しくは後述する特許文献に、次の（１）〜（６）に示すようなものが記載されている。
【０００９】
（１）特許文献３では、回路を形成した半導体基板のごく表面に溝を入れ、この溝幅より狭いブレード厚のブレードを用い前記溝内にその溝深さより深い溝を入れることにより、分割時のマイクロクラック等の発生を防ぐダイシング方法にてチップ化を図っていた。
【００１０】
（２）特許文献４では、回路を形成した半導体基板の裏面に接着シートを貼りつけ、この半導体基板をダイシングソーのステージにセットし、フルカットあるいはハーフカットを行う。その後接着シート２を表面に貼り、フルカットあるいはハーフカットされたチップを固定し、基板を裏がえしてダイシングソーのステージにセットする。次に第１工程で用いたブレードより幅の広いブレードで裏面より切断を行う。第２の工程の裏面からの切断で切り取るため、接続部のすき間の均一性が向上するばかりでなく、すき間の間隔が大幅に減少させる方法でチップ化を図っていた。
【００１１】
（３）特許文献５では、回路を形成した半導体基板の裏面に接着シートを貼り付ける。接着シートは基板を完全にフルカットするためのものであり、かつ、ダイシングソーのステージに傷をつけないように保護するためのものである。上記の準備後、接着シートを貼りつけた半導体基板をダイシングソーのステージにセットし、フルカットあるいはハーフカットを行う。その後選択エッチングする部分をスルホ−ルとすることでチップ化を図っていた。
【００１２】
（４）特許文献６では、回路を形成した半導体基板の表面から切断する第１工程と、裏面から研摩あるいはエッチングする第２工程とを用いることを特徴とするダイシング法でチップ化を図っていた。
【００１３】
（５）特許文献７では、ウエハプロセスを完了したウエハの背面ダメ−ジ層を、機械的に研削してから粘着シートに貼付けることで、チップ化時におけるウエハクラック発生の防止を図っていた。
【００１４】
（６）特許文献８では、ウエハの全面にレジストを塗布し、フォト工程でスクライブラインを形成し、レジストをマスクとして等方性エッチングを行い、レジストを除去し、ついでダイシングすることにより、チップ化時におけるウエハクラック発生の防止を図っていた。
【特許文献１】特開昭６０−９１６６５号公報
【特許文献２】特開平８−１５３８６４号公報
【特許文献３】特開昭６０−５４８１３号公報
【特許文献４】特開昭６０−１５７２３６号公報
【特許文献５】特開昭６１−６７２４３号公報
【特許文献６】特開平１−１８６６４６号公報
【特許文献７】特開平１−２３５３５０号公報
【特許文献８】特開平５−１３６２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記特許文献の技術では以下のような問題点がある。
【００１６】
（１）特許文献３では、チップパターンとチップスクライブラインとの表面側境界付近へのチッピングは回避できるものの、最終的なチップ化はダイシングブレードを使用したダイシングマシンを使用するものなので、該半導体チップの裏面側付近によりクラックが発生しうる可能性がある。
【００１７】
（２）特許文献４では、ダイシング工程そのものが半導体ウエハ１枚に対し２回行わなければならず、非効率的であると推察する。
【００１８】
（３）特許文献５では、チップへのクラックは防止できるものの、チップパターンとチップスクライブラインとの表面側境界付近へのチッピング防止には不充分であると推察する。
【００１９】
（４）特許文献６では、半導体基板裏面側への研磨処理によって発生した破砕層の進行はエッチングにより除去可能であるものの、該半導体基板のチップ化にダイシングソーを使用していることから、該半導体基板表面側からのチッピングが発生する可能性は否定できない。
【００２０】
（５）特許文献７では、特許文献５と同様に、半導体基板裏面側への研磨処理によって発生した破砕層の進行はエッチングにより除去可能であるものの、該半導体基板のチップ化にダイシングソーを使用していることから、該半導体基板表面側からのチッピングが発生する可能性は否定できない。
【００２１】
（６）特許文献８では、半導体パターン形成側に予め等方性エッチングでテーパー角を形成しているので、半導体パターン形成側へのクラック及びチッピングは回避できるものの、フルダイスによる該半導体パターン非形成側へのマイクロクラックの発生が懸念される。
【００２２】
本発明の目的は、半導体ウエハ表面側に形成されたスクライブライン上に沿ってダイシングマシンで該半導体ウエハを切断する際に生じるマイクロクラックが起因により発生するチッピングを防止することができる半導体ウエハのチップ化方法を提供することにある。
【課題を解決するための手段】
【００２３】
本発明は、半導体ウエハ表面に形成されたスクライブラインに対し、所定の基板厚まで異方性エッチングを施してスクラライブライン幅以下の幅の段差を形成する工程と、半導体ウエハ裏面全体に対しスクライブライン段差まで等方性エッチングを施す工程とを有することを特徴する半導体ウエハのチップ化方法である。
【００２４】
さらに、段差パターンが形成した後、半導体ウエハの表面全体にＵＶ露光により粘着力を失うシートを張り付ける工程と、等方性エッチングを施した後に、ＵＶ露光を行って前記シートを剥離する工程とを有することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、異方性のエッチング処理を行う事により、半導体ウエハのスクライブラインには該スクライブライン寸法幅と同等またはそれ以下の寸法幅で段差を形成し、この段差まで半導体ウエハの裏面より等方性エッチングを行うので、研磨、研削装置及びダイシング装置を使用せずにチップ化を行うことができ、マイクロクラックによるチッピングを防止することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について添付図面を参照して説明する。図１〜図６に本発明に係る半導体ウエハのチップ化工程を示す。
【００２７】
まず、図１に示すように、半導体Ｓｉウエハ１１上にパターン１２が形成され、さらにその上にレジスト１３が塗布されている。このレジスト１３は、パターン１２上に全面塗布され、フォト処理にてスクライブライン１４の上のレジストを除去して形成されたものである。
【００２８】
つぎに図２に示すように、レジスト１３を除去したスクライブライン１４に対し、半導体ウエハ１１の表面上から約１００ｕｍの厚みまでリアクティブイオンエッチングを行い、段差１５を形成する。この段差１５の幅は、スクライブライン１４の幅と同等か、それ以下である。その後、パターン１３上に塗布されているレジスト１３を剥離し、洗浄を行う。
【００２９】
図３に示すように、半導体Ｓｉウエハ１１のパターン形成側全面にシート１６を貼り付ける。このシート１６には、ＵＶ露光により剥離可能な粘着材１７が塗布されており、この粘着材１７を介してシート１６が半導体Ｓｉウエハ１１に張り付いている。
【００３０】
半導体Ｓｉウエハ１１のパターン形成側全面に、シート１６を貼り付けた後、図４に示すように、半導体Ｓｉウエハ１１の非パターン形成側（裏面側）に対して、リアクティブイオンエッチングを行って形成した段差１５の底面までケミカルエッチングを行う。こうして、半導体Ｓｉウエハ１１の表面から約１００μのところまでエッチングを行うことにより、スクライブライン１４が除去されてチップ化が達成される。
【００３１】
尚、この実施例では、スピンエッチャー装置によるケミカルエッチングで実施する為、シート１６を貼り付けた状態の該半導体Ｓｉウエハと石英基板を貼り付けて、石英基板による支持を行ってケミカルエッチングを実施しており、実施の際使用した該ＵＶシート１６は両面に粘着材が塗布されており、図示してはいないが、シート１６の上方に石英基板を張り付けている。
【００３２】
この後、ケミカルエッチングによりチップ化が達成された半導体Ｓｉウエハの洗浄および乾燥を行い、図５に示すように、この状態のままで該半導体Ｓｉウエハパターン非形成側全面（裏面側全面）にダイシングシート１８を貼り付ける。ダイシングシート１８には、粘着材１９が塗布されている。
【００３３】
ダイシングシート１８の貼り付けが完了した該半導体Ｓｉウエハ１１に対し、半導体Ｓｉウエハ１１の石英支持基板側（表面側）から、図５に示すように、ＵＶ照射器により該半導体Ｓｉウエハ全面へのＵＶ光照射を行う。こうして、図６に示すように、半導体Ｓｉウエハ１１のパターン形成側全面に対するＵＶシート粘着材１７の粘着力がなくなるので、ＵＶシート１６を剥離でき、チップ化処理が完了する。
【００３４】
こうして、研磨、研削装置及びダイシング装置を使用せずにチップ化を行うことができ、マイクロクラックによるチッピングを防止することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る半導体ウエハのチップ化工程を示す説明図である。
【図２】図１に続く半導体ウエハのチップ化工程を示す説明図である。
【図３】図２に続く半導体ウエハのチップ化工程を示す説明図である。
【図４】図３に続く半導体ウエハのチップ化工程を示す説明図である。
【図５】図４に続く半導体ウエハのチップ化工程を示す説明図である。
【図６】図５に続く半導体ウエハのチップ化工程を示す説明図である。
【符号の説明】
【００３６】
１１  半導体Ｓｉウエハ
１２  パターン
１３  レジスト
１４  スクライブライン
１５  段差
１６  シート
１７  粘着材
１８  ダイシングシート
１９  粘着材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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