(57)【要約】【課題】結晶欠陥を抑制して熱処理することが可能な熱処理装置を提供する。【解決手段】半導体基板１上に、半導体基板１より小さな屈折率の透光膜１４を形成し、半導体基板１を３００℃以上、且つ６００℃以下の温度に加熱し、透光膜１４を通して半導体基板１表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光を照射することを含み、透光膜１４の膜厚が、光のピーク波長と、透光膜１４の屈折率とで規定される。【選択図】図７
2006278532.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、前記半導体基板より小さな屈折率の透光膜を形成し、
前記半導体基板を３００℃〜６００℃の温度に加熱し、
前記透光膜を通して前記半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光を照射することを含み、
前記透光膜の膜厚ｄが、前記光のピーク波長λと、前記透光膜の屈折率ｎとで規定されることを特徴とする熱処理方法。
【請求項２】
前記膜厚ｄが、任意の正整数をｊとして、
(2j-1)・λ/(4n) - λ/(8n) < d < (2j-1)・λ/(4n) + λ/(8n)
の条件を満たすことを特徴とする請求項１に記載の熱処理方法。
【請求項３】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上にゲート電極を形成し、
前記ゲート電極をマスクとして、前記半導体基板に第１の不純物イオンを注入し、
前記ゲート電極及び前記半導体基板の表面に、前記半導体基板より小さな屈折率の透光膜を堆積し、
前記半導体基板を３００℃以上、且つ６００℃以下の温度に加熱し、
前記透光膜を通して前記ゲート電極及び前記半導体基板の表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、前記第１の不純物イオンを活性化することを含み、
前記透光膜の膜厚ｄが、前記光のピーク波長λと、前記透光膜の屈折率ｎとで規定されることを特徴とする半導体装置の製造方法。
【請求項４】
前記膜厚ｄが、任意の正整数をｊとして、
(2j-1)・λ/(4n) - λ/(8n) < d < (2j-1)・λ/(4n) + λ/(8n)
の条件を満たすことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記透光膜が、半導体基板上に設けられた膜厚ｄ1、屈折率ｎ1の第１の絶縁膜と、前記第１の絶縁膜上に設けられ、膜厚ｄ2で、前記第１の絶縁膜より大きく前記半導体基板より小さな屈折率ｎ2の第２の絶縁膜とを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第１の不純物イオンを注入する前に、
前記ゲート電極の側壁に側壁スペーサを形成するステップと、
前記ゲート電極及び前記側壁スペーサをマスクとして、第２の不純物イオンを前記半導体基板に注入するステップと、
前記半導体基板を加熱するステップ
とにより、前記第２の不純物イオンを活性化して前記第２の不純物を含むソース・ドレイン領域を形成することを、更に含むことを特徴とする請求項３〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の不純物を活性化後に、前記透光膜を選択的に除去して前記ゲート電極の側壁に他の側壁スペーサを形成することを、更に含むことを特徴とする請求項３〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の熱処理方法に関し、特に高輝度光源を用いる熱処理方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）等の半導体装置の性能向上は、集積度を高めること、即ち半導体装置を構成する素子の微細化により実現できる。このため、ＬＳＩはますます大規模化し、金属・酸化膜・半導体（ＭＯＳ）トランジスタ等の素子の微細化もさらに勢いを増して進んできている。素子が微細化されるに伴い、ＭＯＳトランジスタ等の寄生抵抗及びショートチャネル効果は大きくなる。そのため、低抵抗層及び浅いｐｎ接合の形成はその重要性を増してきている。
【０００３】
例えば、２０ｎｍ以下の浅いｐｎ接合を形成するためには、まず、浅い不純物添加領域を形成する。浅い不純物添加領域の形成には、低加速エネルギーで不純物を半導体基板にイオン注入する方法がある。半導体基板に添加された不純物を熱処理により活性化して、浅い不純物拡散領域が形成される。不純物拡散領域の拡散層抵抗を下げるためには、不純物の活性化熱処理を高温で行うことが必要である。
【０００４】
しかし、不純物としてイオン注入されたボロン（Ｂ）等のｐ型不純物、及びリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物は、半導体基板のシリコン（Ｓｉ）結晶中での拡散係数が大きい。現行のハロゲンランプを用いた急速熱処理（ＲＴＡ）で要する処理時間では、不純物が半導体基板の内方及び外方へ拡散してしまう。その結果、高濃度の不純物を有する浅い不純物拡散領域を半導体基板に形成することができない。また、不純物の拡散を抑制するために、ＲＴＡの熱処理温度を下げると、高濃度の不純物の活性化は望めない。このように、高濃度の不純物が活性化した低抵抗の浅い不純物拡散領域を半導体基板に形成することは困難である。
【０００５】
近年、ＲＴＡの問題を解決するために、不純物の活性化に必要な熱エネルギーを瞬時に供給することができる、フラッシュランプやヤグ（ＹＡＧ）レーザ等のパルス光源を用いたパルス光アニール法が検討されている。キセノン（Ｘｅ）フラッシュランプは、Ｘｅガスを封入した石英管を有し、コンデンサ等に蓄えられた電荷を管内で瞬時に放電させる。その結果、例えば数１００μｓ〜数１００ｍｓの時間の範囲で高輝度の白色光を発光させることが可能である。フラッシュランプ光を吸収した半導体基板は瞬時に発熱し、不純物の活性化に必要な熱エネルギーを瞬時に得ることができる。したがって、フラッシュランプアニール法では、半導体基板に注入された不純物の濃度プロファイルをほとんど変化させずに、高濃度の不純物を活性化することができる。
【０００６】
しかし、半導体基板上には、多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）、窒化シリコン（Ｓｉ3Ｎ4）、酸化シリコン（ＳｉＯ2）等の異種材料の微細パターンが異なるパターン密度で形成されている。微細パターンのパターン密度に依存してフラッシュランプ光の反射率が異なる。例えば、パターン密度が増加するほど、反射率が低下してフラッシュランプ光の加熱効率が増加する。イオン注入された不純物を活性化するため、半導体基板にフラッシュランプ光を照射して十分に熱を加えようとすると、パターン密度の高い領域では加熱温度が高くなり半導体基板に溶融、クラック、転位、積層欠陥、スリップ等のダメージや結晶欠陥が発生する。
【０００７】
例えば、フラッシュランプ光の照射エネルギー密度を下げて発光時間を長くすることによって、微細パターンを有する半導体基板に発生するダメージを低減することは可能である。しかし、パターン密度に依存した反射率は変わらないため、フラッシュランプ光の加熱効率の違いによる加熱温度のパターン密度依存性は依然として残る。その結果、イオン注入不純物の活性化率のばらつきが生じる。このように、現状のフラッシュランプアニールでは、素子特性のばらつきを誘発し、半導体装置の製造工程におけるプロセスウィンドウが狭くなる等の問題がある。
【０００８】
また、半導体装置の製造方法において、絶縁膜の表面に光吸収膜を形成する技術が開示されている（例えば、特許文献１参照。）。しかし、絶縁膜の表面に形成された光吸収膜が発熱し、半導体基板自体が発熱するわけではない。したがって、半導体基板の効率的な瞬時の昇温を行うことは困難である。
【特許文献１】特開２０００−１３８１７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、半導体基板に発生する結晶欠陥を抑制して、低抵抗で浅いｐｎ接合の形成が可能な熱処理方法及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様によれば、（イ）半導体基板上に、半導体基板より小さな屈折率の透光膜を形成し、（ロ）半導体基板を３００℃以上、且つ６００℃以下の温度に加熱し、（ハ）透光膜を通して半導体基板表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光を照射することを含み、透光膜の膜厚が、光のピーク波長と、透光膜の屈折率とで規定されることを特徴とする熱処理方法が提供される。
【００１１】
本発明の第２の態様によれば、（イ）半導体基板上にゲート絶縁膜を形成し、（ロ）ゲート絶縁膜の上にゲート電極を形成し、（ハ）ゲート電極をマスクとして、半導体基板に第１の不純物イオンを注入し、（ニ）ゲート電極及び半導体基板の表面に、半導体基板より小さな屈折率の透光膜を堆積し、（ホ）半導体基板を３００℃以上、且つ６００℃以下の温度に加熱し、（ヘ）透光膜を通してゲート電極及び半導体基板の表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光で加熱して、第１の不純物のイオンを活性化することを含み、透光膜の膜厚が、光のピーク波長と、透光膜の屈折率とで規定されることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、半導体基板に発生する結晶欠陥を抑制して、低抵抗で浅いｐｎ接合の形成が可能な熱処理方法及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１４】
また、本発明の実施の形態では、イオン注入された不純物の活性化熱処理工程を用いて説明する。注入する不純物は、例えばｎ型不純物としてはＰあるいはＡｓ等が、ｐ型不純物としてはＢ等が用いられる。しかし、本発明の実施の形態に係る熱処理工程は、不純物活性化熱処理工程に限定されない。例えば、酸化膜、窒化膜等の絶縁膜形成や損傷層等の再結晶化等の熱処理工程に適用できることは勿論である。
【００１５】
本発明の実施の形態に係る半導体装置の製造方法に用いる処理装置は、図１に示すように、Ｓｉ等の半導体基板１に注入された不純物を活性化するための熱処理を行う処理室３０と、処理室３０内に配置され、半導体基板１を載置するサセプタ３１と、処理室３０に雰囲気ガスを供給する導入配管３５と、処理室３０から雰囲気ガスを排気する排気配管３６と、処理室３０の上部にサセプタ３１に対向して配置される透明窓３７と、透明窓３７から半導体基板１表面をパルス状に光照射する光源３８とを備えている。
【００１６】
処理室３０は、例えばステンレススチール等の金属製である。半導体基板１を載置するサセプタ３１は、処理室３０の底部に配置されている。サセプタ３１には、アルミニウムナイトライド（ＡｌＮ）、セラミックスあるいは石英等が用いられ、サセプタ３１の内部に半導体基板１を加熱する加熱源３２が備えられている。サセプタ３１としては、ＡｌＮ、セラミックスあるいはステンレススチール等の表面を石英で保護したものでもよい。加熱源３２としては、ホットプレート、ニクロム線等の埋め込み金属ヒータ、あるいは、ハロゲンランプ等の加熱ランプ等が用いられ、処理室３０の外部に設置されている制御システム（図示省略）により温度制御が行われる。導入配管３５には、半導体基板１の熱処理時に供給する不活性ガス等のガス源を備えるガス供給系３４が接続されている。
【００１７】
フラッシュランプ等の光源３８は、合成石英等の透明窓３７を介して、半導体基板１表面をパルス状に光照射して加熱する。パルス電源等の電源３９は、光源３８を半値幅が約０．１ｍ秒〜約１００ｍ秒の極短パルス幅で駆動する。電源３９は、光源３８の出射光のパルス幅及び照射エネルギーを制御する。光源３８の照射エネルギー密度は、例えば約５Ｊ／ｃｍ2から約１００Ｊ／ｃｍ2の範囲である。なお、透明窓３７は、半導体基板１を照射する光源３８の出射光を透過させると共に、処理室３０を光源３８から隔離して気密保持の働きもする。
【００１８】
イオン注入された不純物の活性化熱処理において、光源３８の出射光の半値幅が０．１ｍ秒以下では、活性加熱処理温度に加熱するための出射光の照射エネルギー密度が高くなり、半導体基板１に発生する熱応力が増大する。また、出射光の半値幅が１００ｍ秒を越えると、注入された不純物が拡散してしまう。
【００１９】
また、活性化熱処理では、サセプタ３１に載置された半導体基板１は、加熱源３２により、例えば３００〜６００℃、望ましくは４００〜５００℃の範囲で補助加熱されている。補助加熱は、半導体基板１にダメージが誘起されない温度に設定されている。補助加熱温度が３００℃より低いと、活性加熱処理温度に加熱するための光源３８の照射エネルギー密度が高くなる。その結果、半導体基板１内部に発生する熱応力が増大し、スリップや転位等の結晶欠陥が誘発される。また、補助加熱温度が６００℃を越えると、補助加熱中に注入した不純物が拡散してしまう。また、補助加熱の昇温速度は、例えば、約２０℃／秒以下が望ましい。２０℃／秒以上の昇温速度では、半導体基板１が反り、変形する。半導体基板１が反った状態でフラッシュランプ光を照射すると、半導体基板１が破損しやすくなる。
【００２０】
また、活性化熱処理では、光源３８を１回発光させ、１パルス出射光を半導体基板１に照射する。１パルス出射光の半値幅が約２ｍ秒の場合、照射エネルギー密度は、例えば、補助加熱温度が３００℃及び６００℃に対し、それぞれ約２８Ｊ／ｃｍ2から約３６Ｊ／ｃｍ2の範囲、及び約１８Ｊ／ｃｍ2から約２６Ｊ／ｃｍ2の範囲である。また、補助加熱温度が約４５０℃では、照射エネルギー密度は約２０Ｊ／ｃｍ2から約３３Ｊ／ｃｍ2の範囲である。実施の形態の説明では、補助加熱温度が約４５０℃、照射エネルギー密度が約２５Ｊ／ｃｍ2の条件で活性化熱処理が実施される。
【００２１】
光源３８に用いられるＸｅフラッシュランプによる加熱では、図２に示すように、例えば最高到達温度が約１３００℃で、半値幅が約２ｍ秒の温度プロファイルが得られる。Ｘｅフラッシュランプでは、ＲＴＡで使用されるハロゲンランプ等の赤外線ランプに比べて急峻な温度上昇と温度降下が実現できる。例えば、ハロゲンランプ光では、４５０℃〜１３００℃間の昇降温時間は１０秒以上、例えば約１５秒である。その上、９００℃〜１３００℃の４００℃間の昇／降温時間が２〜３秒必要である。一方、フラッシュランプ光では、４５０℃〜１３００℃間の昇降温時間は、約０．１ｍ秒〜約３００ｍ秒の間、例えば約６ｍ秒である。また、９００℃〜１３００℃の間の昇／降温時間は、例えば約２ｍ秒である。なお、半導体基板１の表面温度は、高速パイロメータにより測定している。
【００２２】
実施の形態では、半導体基板１に注入された不純物の活性化熱処理を、例えば９００℃以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散長を５ｎｍ以下に抑制して、浅いｐｎ接合の形成が可能になる。
【００２３】
光源３８のＸｅフラッシュランプの発光スペクトルは白色光に近く、図３に示すように、主な強度ピーク波長は、４００ｎｍ〜５００ｎｍである。フラッシュランプ光の強度ピークを含む波長の範囲、例えば１μｍ以下の範囲の光は、半導体基板１表面から約０．１μｍの深さの範囲の領域で吸収される。半導体基板１表面から数１０μｍの深さの範囲の領域では局所的に急激な温度上昇が生じる。その結果、半導体基板１の表面側と裏面側との間に約３００℃から１０００℃の温度差が発生し、半導体基板１内部では熱応力が増加する。例えば、半導体基板１の表面上には、素子パターンのパターン密度が異なる複数の領域が形成される。フラッシュランプ光の反射率はパターン密度に依存するため、半導体基板１の加熱が不均一になる。特に、素子パターンが密に配置された領域ではフラッシュランプ光の反射率が小さくなり、より高温に加熱される。このように、光源３８により、パターン密度が均一でない半導体基板１を活性化熱処理すると、注入された不純物の活性化が不均一になり、素子特性がばらついてしまう。また、半導体基板１内部での熱応力に起因する結晶欠陥により半導体基板１にダメージが発生し易くなる。
【００２４】
次に、実施の形態に係る熱処理方法を、ｐＭＯＳトランジスタの製造工程を例にして説明する。なお、半導体装置としては、ｐＭＯＳトランジスタに限定されない。例えば、ｎＭＯＳトランジスタや相補型ＭＯＳ（ＣＭＯＳ）トランジスタ等であってもよい。また、酸化（ＳｉＯ2）膜に代えて、酸窒化シリコン（ＳｉＯＮ）膜、窒化シリコン（Ｓｉ3Ｎ4）膜等の絶縁膜や、ＳｉＯ2膜と、ＳｉＯＮ膜、Ｓｉ3Ｎ4膜、及び各種の金属酸化膜等との複合絶縁膜を用いた金属・絶縁膜・半導体（ＭＩＳ）トランジスタであってもよいことは勿論である。
【００２５】
（イ）まず、図４に示すように、ｐ型Ｓｉ等の半導体基板１にｎ型不純物のＶ族原子、例えばＰをイオン注入し、ｎウェル層３が形成される。ｎウェル層３の周囲に、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）等によりトレンチが形成される。設けられたトレンチに、例えば減圧気相成長（ＬＰＣＶＤ）法等によりＳｉＯ2等の絶縁膜が堆積して埋め込まれる。その後、化学機械研磨（ＣＭＰ）等により半導体基板１のｎウェル層３表面に堆積した絶縁膜を除去し、素子分離領域（ＳＴＩ）４が形成される。ＳＴＩ４の間に素子領域が形成される。
【００２６】
（ロ）半導体基板１の素子領域表面に、例えば熱酸化膜等の絶縁膜が形成される。絶縁膜上に、例えばＬＰＣＶＤ等によりｐｏｌｙ−Ｓｉ膜が堆積される。フォトリソグラフィ及びＲＩＥ法によりｐｏｌｙ−Ｓｉ膜及び絶縁膜の一部を選択的に除去し、図５に示すように、ゲート電極６及びゲート絶縁膜５が形成される。
【００２７】
（ハ）ゲート電極６をマスクとして、拡散層イオン注入工程が実施される。半導体基板１が露出した表面にイオン注入法により、ｐ型不純物となるIII族元素、例えばＢが注入される。Ｂのイオン注入の条件は、例えば、加速エネルギーが約０．５ｋｅＶで、ドーズ量が約１×１０15ｃｍ-2である。その結果、ゲート絶縁膜５の両端及びＳＴＩ４の間に、図６に示すように、半導体基板１の表面から約１５ｎｍの深さの不純物注入層１１が形成される。
【００２８】
（ニ）図７に示すように、ＬＰＣＶＤ等により、ＳＴＩ４及びゲート電極６が形成された半導体基板１の表面に、ＳｉＯ2等の透光膜１４が成膜される。透光膜１４は、例えば６００℃以下の成膜温度で堆積される。透光膜１４が成膜された半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１の裏面側から、例えば約４５０℃で補助加熱される。半導体基板１を約４５０℃の補助加熱温度で維持しながら、光源３８のフラッシュランプ光が半導体基板１の表面側から、例えばパルス幅が２ｍ秒、及び照射エネルギー密度が約２５Ｊ／ｃｍ2の条件で照射される。活性化熱処理により、不純物注入層１１に注入されたＢが拡散しながら格子位置に置換して取り込まれ、活性化する。その結果、ゲート絶縁膜５の両端及び素子分離領域４の間にｐ型の拡散層１３が形成される。
【００２９】
実施の形態に係る熱処理方法では、半導体基板１の表面の上方から照射された光源３８のフラッシュランプ光は、処理室３０の雰囲気から透光膜１４を透過し、ゲート電極６及び不純物注入層１１で吸収される。透光膜１４に用いるＳｉＯ2の光透過率は９０％以上である。したがって、透光膜１４を透過して半導体基板１に到達する光エネルギーの損失を抑制することができる。また、処理室３０の雰囲気及び半導体基板１のＳｉの屈折率は、それぞれ約１及び４〜５であり、屈折率の差が大きい。例えば、雰囲気から直接半導体基板１にフラッシュランプ光を照射する場合、屈折率の差に応じて半導体基板１表面における反射率は大きい。透光膜１４に用いるＳｉＯ2の屈折率は、雰囲気及びＳｉの屈折率の中間の約１．４である。したがって、雰囲気と半導体基板１の中間の屈折率を有する透光膜１４を介して半導体基板１にフラッシュランプ光を照射する場合、透光膜１４及び半導体基板１の表面での反射率が低減される。
【００３０】
また、フラッシュランプ光は、ゲート電極６及び不純物注入層１１を覆う透光膜１４に照射される。そのため、半導体基板１上の表面全体の反射率が均一化されるために、パターン密度依存性が緩和されて局所加熱を抑制することが可能となる。このように、フラッシュランプ光を均一に吸収したゲート電極６及び不純物注入層１１は均一に昇温される。ゲート電極６及び不純物注入層１１の温度は、瞬間的に１１００℃を超えてゲート電極６及び不純物注入層１１に注入された不純物は電気的に活性化される。不純物の活性化によりゲート電極６及び拡散層１３が均一性よく低抵抗化される。このように、実施の形態によれば、半導体基板１に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能となる。その結果、活性化熱処理を均一性よく高歩留りで行うことが可能となる。
【００３１】
また、透光膜１４の膜厚を調整することによって、透光膜１４と半導体基板１との界面での反射率を低減することが可能になる。例えば、入射光のピーク波長をλとし、透光膜１４の屈折率をｎとする。反射率は、図８に示すように、膜厚に対してλ／（２×ｎ）の周期で変動する。反射率が最小となる膜厚ｄminは、ピーク波長λと、透光膜１４の屈折率の逆数とを含む式で表される。
【００３２】
dmin = ( 2j - 1 )・λ / (4n)    （１）
ここで、ｊは正整数である。
【００３３】
図３に示したように光源３８のフラッシュランプ光は連続スペクトルであるが、約４５０ｎｍをピークとして可視光領域に主要な発光強度を有する。例えば、ＳｉＯ2の屈性率ｎは約１．４である。反射率が最小となる膜厚ｄminは、ｊが１の場合、約８０ｎｍとなる。したがって、透光膜１４の膜厚を（１）式に従って設定することによって、透光膜１４に入射したフラッシュランプ光は、半導体基板１で最も効率良く熱エネルギーに変換される。その結果、半導体基板１の加熱効率を上げることが可能になる。
【００３４】
透光膜１４の膜厚ｄを、ピーク波長λと、透光膜１４の屈折率ｎとで規定される次式の条件を満たすように設定するのが望ましい。
【００３５】
(2j-1)・λ/(4n) - λ/(8n) < d < (2j-1)・λ/(4n) + λ/(8n)    （２）
透光膜１４の膜厚ｄが、（２）式に示す範囲内であれば、半導体基板１のパターン密度依存性が緩和され均一性よく加熱することが可能となる。
【００３６】
上述の説明では、透光膜１４として、ＳｉＯ2膜を用いている。しかし、透光膜１４としては、雰囲気及び半導体基板１の間の屈折率を有する透明膜であればよい。例えば、屈折率が約２のＳｉ3Ｎ4膜、屈折率がＳｉＯ2膜と同程度の炭素添加シリコン酸化（ＳｉＯＣ）膜等が使用可能である。
【００３７】
また、透光膜として、ＳｉＯ2膜、Ｓｉ3Ｎ4膜、及びＳｉＯＣ膜等の複数の絶縁膜を含んでもよい。例えば、図９に示すように、透光膜１４ａが第１の絶縁膜１５及び第２の絶縁膜１６を有する場合、第１及び第２の絶縁膜１５、１６の屈折率ｎ1、ｎ2は、次の不等式を満足することが望ましい。
【００３８】
natm < n1 < n2 < nSi    （３）
ここで、ｎatm及びｎSiは、それぞれ雰囲気及びＳｉの屈折率である。雰囲気、第１及び第２の絶縁膜１５，１６、並びに半導体基板１のそれぞれの間の屈折率の差を小さくすることができるために、半導体基板１界面での反射率を低減することが可能になる。
【００３９】
また、第１及び第２の絶縁膜１５，１６それぞれの膜厚ｄ1、ｄ2は、次式の条件を満たすように設定するのが望ましい。
【００４０】
(2j-1)・λ/(4n1) - λ/(8n1) < d1 < (2j-1)・λ/(4n1) + λ/(8n1)    （４）
(2k-1)・λ/(4n2) - λ/(8n2) < d2 < (2k-1)・λ/(4n2) + λ/(8n2)    （５）
ここで、ｊ、ｋは正整数である。
【００４１】
例えば、図９に示すように、ゲート電極６及び不純物注入層１１の表面に第１の絶縁膜１５及び第２の絶縁膜１６を有する透光膜１４ａを成膜する。第１及び第２の絶縁膜１５、１６は、それぞれ厚さが６０ｎｍのＳｉ3Ｎ4膜及び厚さが８０ｎｍのＳｉＯ2膜である。透光膜１４ａの影響を調べるため、パターン密度の異なる素子パターンを、それぞれの半導体基板上に形成して透光膜１４ａを成膜した試料に活性化熱処理が実施される。素子パターンとして、図１０に示すように、複数のゲート電極６ｘ、６ｙが周期Ｐで配列されたラインアンドスペース状のパターンが用いられる。例えば、周期Ｐが２００ｎｍ及び１１０ｎｍのパターンＡ及びパターンＢがそれぞれ、Ｓｉ基板上に形成される。パターンＢのパターン密度は、パターンＡよりも大きい。また、パターンなしのＳｉ基板も用いられる。また、比較例として、パターンＡ、パターンＢ及びパターンなしの各試料について、透光膜１４ａ成膜前に活性化熱処理が実施される。活性化熱処理後に、不純物注入層１１に対応する拡散層の評価が実施される。なお、活性化熱処理は、補助加熱温度が約４５０℃、照射エネルギー密度が約２５Ｊ／ｃｍ2の条件で実施されている。
【００４２】
活性化熱処理後に、拡散層の不純物の活性化を確認するため、シート抵抗が測定されている。図１０に示すように、実施の形態による試料のいずれも、Ｓｉ基板に形成された複数の素子の拡散層のシート抵抗は約８５０Ω／ｓｑ．と十分低い。また、複数の素子のシート抵抗の面内ばらつきσも１％未満に抑えられている。一方、比較例においては、シート抵抗が、８６０Ω／ｓｑ．〜１１５０Ω／ｓｑ．と高く、面内ばらつきσは約６％と大きい。このように、実施の形態によれば、効率よく活性化ができ、拡散層の電気的特性のばらつきを抑制することができる。
【００４３】
実施の形態例及び比較例による各試料の拡散層に対して、不純物濃度分布が二次イオン質量分析法（ＳＩＭＳ）により測定されている。実施の形態では、図１２に示すように、パターンＡ、パターンＢ、及びパターンなしのそれぞれの試料の拡散層の深さには有意差が認められず、パターン依存性はほとんどない。比較例では、図１３に示すように、パターン密度により拡散層の深さが異なる。パターン密度が最も高いパターンＢの試料の拡散層の深さが最も深く、パターンなしの試料で拡散深さが最も浅い。このように、実施の形態のよれば、拡散層の深さのパターン密度依存性を抑制することができる。
【００４４】
活性化熱処理した試料について、透過型電子顕微鏡（ＴＥＭ）により、転位等の結晶欠陥の観察が実施されている。実施の形態による試料の断面ＴＥＭ像には、図１４に示すように、透光膜下の半導体基板に結晶欠陥はなく十分に結晶回復がなされていることが確認されている。
【００４５】
また、透光膜を形成した半導体基板を、補助加熱温度及び照射エネルギー密度を変化させて熱処理して、結晶欠陥の観測が実施されている。観測結果に基づいて、図１５に示すように、補助加熱温度及び照射エネルギー密度に対して結晶欠陥のない熱処理条件領域が確認されている。照射エネルギー密度が熱処理条件領域より低いと、イオン注入により誘起された結晶欠陥の回復が不十分で、活性化効率も低い。また、照射エネルギー密度が熱処理条件領域高いと、熱応力によりスリップや転位等の結晶欠陥が発生する。また、補助加熱温度が高いほど、熱処理条件領域の照射エネルギー密度は低くなる。図１５中に黒点で示した実施の形態に係る活性化熱処理条件が、熱処理条件領域に含まれることが確認される。
【００４６】
一方、比較例による試料の断面ＴＥＭ像には、図１６に示すように、透光膜下の半導体基板にイオン注入起因による転位等の欠陥がクラスタ化したエンドオブレンジ（ＥＯＲ）欠陥が観測される。また、透光膜を用いずに熱処理すると、図１７に示すように、熱処理条件領域は、実施の形態に比べて狭くなる。図１７中に黒点で示した比較例による熱処理条件は、熱処理条件領域の外にあることが確認される。
【００４７】
比較例では、透光膜を通さずに半導体基板にフラッシュランプ光を照射する。図３に示したように、フラッシュランプ光は、近紫外から近赤外に亘る連続スペクトルになっている。例えば、図１８に示すように、雰囲気から半導体基板表面に入射するフラッシュランプ光の反射率は、半導体基板表面でのパターン密度に依存して近紫外から近赤外に亘り変化する。図１９に示すように、２５０〜１０００ｎｍの波長範囲で反射率を積分して規格化した積分反射率は、図１０に示した周期Ｐに対応するパターンサイズが小さいパターンＢの方が、パターンＡより小さい。このように、フラッシュランプ光の照射エネルギーによる加熱効率は、パターンサイズによって変化する。即ち、密なパターンでは高温になりやすく、疎なパターンでは温度が上昇しにくくなる。その結果、フラッシュランプ光による熱処理方法では、パターン密度依存性が発生する。また、パターンなしのＳｉ基板では、屈折率ｎが１である雰囲気から屈折率ｎが４〜５の高屈折率を有するＳｉ基板へ向かって光が入射されるため、Ｓｉ基板表面で大きな反射を受ける。その結果、パターンなしのＳｉ基板の加熱効率は大きく低下する。
【００４８】
次に、実施の形態に係る半導体装置の製造方法を、ＣＭＯＳトランジスタの製造工程を例にして説明する。なお、半導体装置としては、ＣＭＯＳトランジスタに限定されない。例えば、ｐＭＯＳトランジスタやｎＭＯＳトランジスタ等であってもよい。また、ＳｉＯ2膜に代えて、ＳｉＯＮ膜、Ｓｉ3Ｎ4膜等の絶縁膜や、ＳｉＯ2膜と、ＳｉＯＮ膜、Ｓｉ3Ｎ4膜、及び各種の金属酸化膜等との複合絶縁膜を用いたＭＩＳトランジスタであってもよいことは勿論である。
【００４９】
（イ）図２０に示すように、例えばｐ型Ｓｉ等の半導体基板１のｎＭＯＳ領域内にｐウェル層２を形成し、ｐＭＯＳ領域内にｎウェル層３を形成する。ｐウェル層２の周囲とｎウェル層３の周囲に素子分離領域４を形成する。素子領域として、ｎＭＯＳ領域及びｐＭＯＳ領域が素子分離領域４により分離される。そして、半導体基板１の表面に、例えば熱酸化膜等の絶縁膜５５を形成する。
【００５０】
（ロ）絶縁膜５５上に、例えばＬＰＣＶＤ等によりｐｏｌｙ−Ｓｉ膜を堆積する。フォトリソグラフィ及びＲＩＥ等により、図２１に示すように、ｐｏｌｙ−Ｓｉ膜及び絶縁膜５５を選択的に除去し、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれに、ゲート電極６ａ及び６ｂ、ゲート絶縁膜５ａ及び５ｂを形成する。
【００５１】
（ハ）半導体基板１上にＬＰＣＶＤ等により、Ｓｉ3Ｎ4膜等の絶縁膜を堆積する。ＲＩＥ等の指向性エッチングにより、堆積した絶縁膜をエッチバックして、ゲート電極６ａ、６ｂ、及びゲート絶縁膜５ａ、５ｂそれぞれの側面に、絶縁膜の側壁スペーサ７ａ、７ｂを選択的に形成する。
【００５２】
（ニ）フォトリソグラフィ等により、ｐＭＯＳ領域をレジスト膜で覆う。ゲート電極６ａ及び側壁スペーサ７ａをマスクとして、ｎ型のソース・ドレイン不純物となるＶ族元素、例えばＰイオン（第２の不純物イオン)を選択的に注入する。イオン注入の条件は、加速エネルギー１０ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。ｐＭＯＳ領域のレジスト膜を除去する。フォトリソグラフィにより、ｎＭＯＳ領域をレジスト膜で覆う。ゲート電極６ｂ及び側壁スペーサ７ｂをマスクとして、ｐ型のソース・ドレイン不純物となるIII族元素、例えばＢイオン（第２の不純物イオン)を選択的に注入する。イオン注入の条件は、加速エネルギー４ｋｅＶ、ドーズ量３×１０15ｃｍ-2である。ｎＭＯＳ領域のレジスト膜を除去する。スパイク急速熱処理（ＲＴＡ）等により、約１０００℃で半導体基板１及びゲート電極６ａ、６ｂに注入されたソース・ドレイン不純物を活性化する。なお、「スパイクＲＴＡ」とは、最高到達温度での保持時間を０とするＲＴＡである。その結果、図２３に示すように、側壁スペーサ７ａ、７ｂの端部及び素子分離領域４の間に、例えば約１００ｎｍの深さでソース・ドレイン領域８、９が形成される。
【００５３】
（ホ）図２４に示すように、熱燐酸を用いるウェットエッチング等により、側壁スペーサ７ａ、７ｂを除去する。フォトリソグラフィ等により、ｐＭＯＳ領域をレジスト膜で覆う。ゲート電極６ａをマスクとして、ｎ型の不純物となるＶ族元素、例えばＰイオン（第１の不純物イオン)を選択的に注入する。イオン注入の条件は、加速エネルギー１．５ｋｅＶ、ドーズ量１×１０15ｃｍ-2である。ｐＭＯＳ領域のレジスト膜を除去する。フォトリソグラフィにより、ｎＭＯＳ領域をレジスト膜で覆う。ゲート電極６ｂをマスクとして、ｐ型のソース・ドレイン不純物となるIII族元素、例えばＢイオン（第１の不純物イオン)を選択的に注入する。イオン注入の条件は、加速エネルギー０．５ｋｅＶ、ドーズ量１×１０15ｃｍ-2である。ｎＭＯＳ領域のレジスト膜を除去する。その結果、図２５に示すように、ゲート電極６ａ、６ｂの両端及び素子分離領域４の間に、半導体基板１の表面から約１５ｎｍの深さの不純物注入層１０、１１が形成される。
【００５４】
（ヘ）図２６に示すように、ＬＰＣＶＤ等により、ＳＴＩ４、不純物注入層１０、１１及びゲート電極６ａ、６ｂ等の表面に、第１の絶縁膜１５及び第２の絶縁膜１６を有する透光膜１４ａを成膜する。第１及び第２の絶縁膜１５、１６は、それぞれ厚さが６０ｎｍのＳｉ3Ｎ4膜及び厚さが８０ｎｍのＳｉＯ2膜で、例えば６００℃以下の成膜温度で堆積される。透光膜１４が成膜された半導体基板１を、図１に示した熱処理装置のサセプタ３１に載置する。活性化熱処理では、サセプタ３１の加熱源３２により半導体基板１の裏面側から、例えば約４５０℃で補助加熱される。半導体基板１を約４５０℃の補助加熱温度で維持しながら、光源３８のフラッシュランプ光が半導体基板１の表面側から、例えばパルス幅が２ｍ秒、及び照射エネルギー密度が約２５Ｊ／ｃｍ2の条件で照射される。活性化熱処理により、不純物注入層１０、１１に注入されたＰ及びＢがそれぞれ拡散しながら格子位置に置換して取り込まれ、活性化する。その結果、ゲート絶縁膜５ａ、５ｂの両端及びソース・ドレイン領域８、９の間にｎ型及びｐ型のエクステンション領域（拡散層）１２、１３が形成される。
【００５５】
（ト）ＲＩＥ等の指向性エッチングにより、第１及び第２の絶縁膜１５、１６をエッチバックする。その結果、図２７に示すように、第１及び第２の絶縁膜１５、１６が、ゲート電極６ａ、６ｂとゲート絶縁膜５ａ、５ｂの側面にそれぞれ選択的に残り、Ｓｉ3Ｎ4膜及びＳｉＯ2膜の多層構造の側壁スペーサ１７ａ及び１７ｂがそれぞれ形成される。なお、第２の絶縁膜１６のＳｉＯ2を、フッ酸（ＨＦ）を用いたウェットエッチングにより除去して、第１の絶縁膜１５のＳｉ3Ｎ4により側壁スペーサ１７ａ、１７ｂを形成してもよい。
【００５６】
（チ）引き続き、スパッタ等により、半導体基板１の表面にニッケル（Ｎｉ）等の金属を堆積する。ＲＴＡ等により、ＳＴＩ４、及び側壁スペーサ１７ａ、１７ｂの間に露出したゲート電極６ａ、６ｂ、及びソース・ドレイン領域８、９のそれぞれの表面をシリサイド化する。ウェットエッチング等により、未反応のＮｉを除去する。半導体基板１の表面に、例えばＳｉＯ2膜等の層間絶縁膜を堆積する。そして、ゲート電極６ａ、６ｂ、ｎ+型及びｐ+型のソース・ドレイン領域８、９の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介してゲート電極６ａ、６ｂ、ｎ+型及びｐ+型のソース・ドレイン領域８、９に配線が接続される。このようにして、約２０ｎｍ以下の浅いエクステンション領域１２、１３を有する半導体装置が製造される。
【００５７】
実施の形態に係る半導体装置の製造方法によれば、エクステンション領域１２、１３は、光源３８のスラッシュランプ光を透光膜１４ａを通して照射して活性化される。透光膜１４ａの第１及び第２の絶縁膜１５、１６の屈折率は、雰囲気より大きく、且つ半導体基板１より小さい。また、雰囲気側の第２の絶縁膜１６の屈折率は、第１の絶縁膜１５より小さい。このように、雰囲気、第１及び第２の絶縁膜１５，１６、並びに半導体基板１のそれぞれの間の屈折率の差を小さくすることができるために、半導体基板１界面での反射率を低減することが可能になる。また、フラッシュランプ光は、ゲート電極６ａ、６ｂ及び不純物注入層１１を覆う透光膜１４ａに照射される。そのため、半導体基板１上の表面全体の反射率が均一化されるために、パターン密度依存性が緩和されて局所加熱を抑制することが可能となる。このように、実施の形態によれば、半導体基板１に発生する結晶欠陥を抑制して、浅いｐｎ接合を形成することが可能となる。その結果、半導体装置の製造を均一性よく高歩留りで行うことが可能となる。
【００５８】
また、不純物のイオン注入深さが深いソース・ドレイン領域８、９では、フラッシュランプアニール等の超高速熱処理では、イオン注入により誘起された結晶欠陥が回復しにくい。特に、ｐｎ接合付近に転位や、積層欠陥が残りやすい。超高速熱処理では、熱が深いところまで到達しにくいことが原因である。フラッシュランプ光の照射エネルギー密度を増加すれば、結晶欠陥の回復は可能であるが、熱応力起因により半導体基板１にスリップ、転位等のダメージが発生し、生産歩留まりを低下させる。このため、ソース・ドレイン領域８、９の活性化はスパイクＲＴＡにより実施して、イオン注入起因の結晶欠陥を十分に回復させておく。深いソース・ドレイン領域８、９では、熱拡散は深刻な問題にはならないために、フラッシュランプアニールに比べ長時間を要するスパイクＲＴＡが使用できる。深いソース・ドレイン領域８、９を形成した後、浅いエクステンション領域１２、１３を形成する。浅いエクステンション領域１２、１３では、熱拡散が深刻な問題になるために、スパイクＲＴＡは使用できず、超高速熱処理技術が必須となる。不純物注入層１０、１１が浅いために、超高速熱処理法でも不純物注入層１０、１１全体に熱が伝わる。その結果、不純物注入層１０、１１の近傍に誘起された結晶欠陥も回復しやすい。このように、ソース・ドレイン領域８、９、及びエクステンション領域１２、１３が結晶欠陥を低減して、不純物を高濃度に活性化させることができるため、トランジスタ性能の向上が可能となる。
【００５９】
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６０】
本発明の実施の形態においては、図１の光源３８としてＸｅフラッシュランプをもちいている。しかし、光源３８はＸｅフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、及び水素等を用いたフラッシュランプ、エキシマレーザ、ＹＡＧレーザ、アルゴン（Ａｒ）ガスレーザ、窒素（Ｎ2）ガスレーザ、一酸化炭素ガス（ＣＯ）レーザ、及び二酸化炭素（ＣＯ2）レーザ等のレーザ、あるいはＸｅアーク放電ランプ等のような近紫外領域から近赤外領域に亘る範囲内で高輝度発光が可能な光源であってもよいことは勿論である。
【００６１】
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態に係る熱処理装置の一例を示す概略図である。
【図２】本発明の実施の形態に係る熱処理装置の光源の加熱特性の一例を示す図である。
【図３】本発明の実施の形態に係る熱処理装置の光源の発光スペクトルの一例を示す図である。
【図４】本発明の実施の形態に係る熱処理方法の説明に用いる半導体装置の製造工程の一例を示す工程断面図（その１）である。
【図５】本発明の実施の形態に係る熱処理方法の説明に用いる半導体装置の製造工程の一例を示す工程断面図（その２）である。
【図６】本発明の実施の形態に係る熱処理方法の説明に用いる半導体装置の製造工程の一例を示す工程断面図（その３）である。
【図７】本発明の実施の形態に係る熱処理方法の説明に用いる半導体装置の製造工程の一例を示す工程断面図（その４）である。
【図８】本発明の実施の形態に係る透光膜を通してに入射した光の反射率の一例を示す図である。
【図９】本発明の実施の形態に係る透光膜の他の例を示す図である。
【図１０】本発明の実施の形態に係る半導体装置のパターンの一例を示す概略図である。
【図１１】本発明の実施の形態に係る拡散層のシート抵抗の累積確立分布の一例を示す図である。
【図１２】本発明の実施の形態に係る熱処理方法により形成された拡散層の活性化熱処理後のボロン濃度分布の一例を示す図である。
【図１３】比較例による熱処理方法により形成された拡散層の活性化熱処理後のボロン濃度分布の一例を示す図である。
【図１４】本発明の実施の形態に係る熱処理方法により形成された拡散層の断面ＴＥＭ像の一例を示す図である。
【図１５】本発明の実施の形態に係る熱処理方法の照射エネルギー密度の熱処理条件領域の一例を示す図である。
【図１６】実施例による熱処理方法により形成された拡散層の断面ＴＥＭ像の一例を示す図である。
【図１７】実施例による熱処理方法の照射エネルギー密度の熱処理条件領域の一例を示す図である。
【図１８】雰囲気から半導体基板表面に入射するフラッシュランプ光の反射率のパターン密度依存性の一例を示す図である。
【図１９】パターンサイズと積分反射率の関係の一例を示す図である。
【図２０】本発明の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その１）である。
【図２１】本発明の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その２）である。
【図２２】本発明の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その３）である。
【図２３】本発明の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その４）である。
【図２４】本発明の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その５）である。
【図２５】本発明の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その６）である。
【図２６】本発明の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その７）である。
【図２７】本発明の実施の形態に係る半導体装置の製造方法の製造工程の一例を示す工程断面図（その８）である。
【符号の説明】
【００６３】
１  半導体基板
２  ｐウェル層
３  ｎウェル層
４  素子分離領域（ＳＴＩ）
５、５ａ、５ｂ  ゲート絶縁膜
６、６ａ、６ｂ、６ｘ、６ｙ  ゲート電極
７ａ、７ｂ、１７ａ、１７ｂ  側壁スペーサ
８、９  ソース・ドレイン領域
１０、１１  不純物注入層
１２、１３  エクステンション領域（拡散層）
１４、１４ａ  透光膜
１５  第１の絶縁膜
１６  第２の絶縁膜
３０  処理室
３１  サセプタ
３２  加熱源
３４  ガス供給系
３５  導入配管
３６  排気配管
３７  透明窓
３８  光源
３９  電源
【図１】
2006278532.tif 000003
【図２】
2006278532.tif 000004
【図３】
2006278532.tif 000005
【図４】
2006278532.tif 000006
【図５】
2006278532.tif 000007
【図６】
2006278532.tif 000008
【図７】
2006278532.tif 000009
【図８】
2006278532.tif 000010
【図９】
2006278532.tif 000011
【図１０】
2006278532.tif 000012
【図１１】
2006278532.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2006278532.tif 000017
【図１６】
2006278532.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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