(57)【要約】【課題】  耐圧特性に優れ且つ製造が容易な半導体装置およびその製造方法、ならびにその半導体装置を有する出力回路および電子機器を提供する。【解決手段】  半導体装置１は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の底面と半導体基板１１表面からの距離が第１の底面と異なる第２の底面とをゲート幅方向に沿って交互に持つゲート電極１５と、半導体基板１１にゲート電極１５下を挟んで形成された一対の拡散領域（１７ｓ、１７ｄ）とを有する。また、半導体装置１は、半導体基板１１よりも高い第１面を持つ１つ以上の絶縁膜１４をさらに有し、ゲート電極１５における第１の底面は絶縁膜１４の上方に位置する。【選択図】          図６
2006278716.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の底面と前記半導体基板表面からの距離が前記第１の底面と異なる第２の底面とをゲート幅方向に沿って交互に持つゲート電極と、
前記半導体基板に前記ゲート電極下を挟んで形成された一対の拡散領域と
を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板よりも高い第１面を持つ１つ以上の絶縁膜をさらに有し、
前記ゲート電極における前記第１の底面は前記絶縁膜の上方に位置することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板表面に形成された素子分離絶縁膜をさらに有し、
前記絶縁膜のエッジ部分と前記素子分離絶縁膜のエッジ部分とが同じ形状であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体基板はシリコン基板であり、
前記１つ以上の絶縁膜はシリコン酸化膜であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記１つ以上の絶縁膜はＬＯＣＯＳ（LocalOxidation of Silicon）膜またはＣＶＤ（Chemical Vapor Deposition）膜であることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記絶縁膜は所定間隔ごとに配列されていることを特徴とする請求項２記載の半導体装置。
【請求項７】
半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
第１の底面と前記半導体基板表面からの距離が前記第１の底面と異なる第２の底面とをゲート幅方向に沿って交互に持つゲート電極を前記ゲート絶縁膜上に形成する工程と、
前記半導体基板に前記ゲート電極下を挟む一対の拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体基板に当該半導体基板よりも高い第１面を持つ１つ以上の絶縁膜を形成する工程をさらに有し、
前記ゲート電極における前記第１の底面は前記絶縁膜の上方に位置することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記半導体基板に素子分離絶縁膜を形成する工程をさらに有し、
前記素子分離絶縁膜と前記１つ以上の絶縁膜とは同一の工程で形成されることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記素子形分離絶縁膜および前記１つ以上の絶縁膜は前記半導体基板表面を熱酸化することで形成されることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記素子分離絶縁膜および前記１つ以上の絶縁膜はＬＯＣＯＳ法を用いた同一の工程で形成されることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記１つ上の絶縁膜は、前記半導体基板上に第１絶縁膜を堆積させ、当該第１絶縁膜をエッチングによりパターニングすることで形成されることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
前記第１絶縁膜はＣＶＤ法にて形成されることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板はシリコン基板であり、
前記１つ以上の絶縁膜はシリコン酸化膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１５】
前記絶縁膜は所定間隔ごとに配列されていることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１６】
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１の底面と前記半導体基板表面からの距離が前記第１の底面と異なる第２の底面とをゲート幅方向に沿って交互に持つゲート電極と、前記半導体基板における前記ゲート電極下の領域以外に形成された一対の拡散領域とを備えるトランジスタを出力段に有することを特徴とする出力回路。
【請求項１７】
半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１の底面と前記半導体基板表面からの距離が前記第１の底面と異なる第２の底面とをゲート幅方向に沿って交互に持つゲート電極と、前記半導体基板における前記ゲート電極下の領域以外に形成された一対の拡散領域とを備えるなるトランジスタを出力段に有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法、出力回路および電子機器に関し、特に比較的高い耐圧特性が要求される出力トランジスタに適用して好適な半導体装置およびその製造方法、ならびにその半導体装置を有する出力回路および電子機器に関する。
【背景技術】
【０００２】
従来、電子機器などには、出力線の電位を駆動するための出力回路が設けられている。この出力回路は、出力段に設けられたトランジスタを含んで構成されることが一般的である。以下、出力段に設けられたトランジスタを出力トランジスタと言う。
【０００３】
通常、出力トランジスタには、例えば内部回路などに組み込まれる通常のトランジスタと比較して、高い耐圧特性を持つ構造が適用される。このようなトランジスタを、以下、高耐圧トランジスタと言う。従来技術による高耐圧トランジスタの構成は、例えば以下に示す特許文献１および２に開示されている。
【０００４】
ここで、図１および図２を用いて、高耐圧トランジスタ９００の構成を説明する。図１は、高耐圧トランジスタ９００の構成を示す上視図である。また、図２は、図１におけるｉ−ｉ’断面の構造を示す図である。
【０００５】
図１および図２に示すように、従来技術による高耐圧トランジスタ９００は、素子分離絶縁膜９１２によりアクティブ領域（素子形成領域とも言う）ＡＲとフィールド領域（素子分離領域とも言う）ＦＲとが定義された半導体基板９１１を有する。半導体基板９１１におけるアクティブ領域ＡＲには、所定の不純物が拡散されることで、一対のソース領域９１７ｓおよびドレイン領域９１７ｄが形成されている。ソース領域９１７ｓおよびドレイン領域９１７ｄに挟まれた領域上には、ゲート絶縁膜９１３が形成され、さらにゲート絶縁膜９１３の上にはゲート電極９１５が形成されている。したがって、ソース領域９１７ｓおよびドレイン領域９１７ｄで挟まれた領域は、チャネルが形成される領域（以下、チャネル形成領域９１６と言う）として機能する。
【０００６】
また、ソース領域９１７ｓおよびドレイン領域９１７ｄは、それぞれゲート電極９１５と重畳する領域を持つ。本説明では、この重畳する領域をオーバラップ領域という。このようなオーバラップ領域を持つことで、駆動時に出力トランジスタ９００を確実にオンまたはオフさせることができる。
【０００７】
また、以上のような構成が作り込まれた半導体基板９１１上には、層間絶縁膜９２１が形成される。層間絶縁膜９２１は、ソース領域９１７ｓおよびドレイン領域９１７ｄ上面の一部をそれぞれ露出するコンタクト孔を有する。また、層間絶縁膜９２１上には、他の素子との電気的な接続を構成する配線層であるソース電極９２３ｓおよびドレイン電極９２３ｄがそれぞれ形成される。ソース電極９２３ｓおよびドレイン電極９２３ｄは、コンタクト孔内に充電されたコンタクト内配線９２２ｓおよび９２２ｄを介してソース領域９１７ｓおよびドレイン領域９１７ｄにそれぞれ電気的に接続される。
【特許文献１】特開２００３−１００７７１号公報
【特許文献２】特開２００３−２０４０６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のような構成では、ドレイン・ソース間に流れ込んだ電流が、図１および図２中、丸線で囲んだ領域、すなわちゲート電極９１５下におけるアクティブ領域ＡＲとフィールド領域ＦＲとの境界部分ａに集中して流れる。このため、例えばＥＳＤ（Electro Static Discharge）などにより非常に大きな電流がドレイン・ソース間に流れ込んだ場合、境界部分ａに非常に大きな電界が発生し、これにより、境界部分ａにおける劣化や破損などの不具合が生じ易い。
【０００９】
このように、従来技術による高耐圧トランジスタは、ＥＳＤなどに対する耐圧特性が不十分であるという問題が存在する。
【００１０】
そこで本発明は、上記の問題に鑑みてなされたものであり、耐圧特性に優れ且つ製造が容易な半導体装置およびその製造方法、ならびにその半導体装置を有する出力回路および電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
かかる目的を達成するために、本発明による半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１の底面と半導体基板表面からの距離が第１の底面と異なる第２の底面とをゲート幅方向に沿って交互に持つゲート電極と、半導体基板にゲート電極下を挟んで形成された一対の拡散領域とを有する。
【００１２】
本発明のように、半導体基板に対して近い部分（例えば第１の底面とする）と遠い部分（例えば第２の底面とする）とを有するようにゲート電極を形成することで、ゲート電極下におけるアクティブ領域とフィールド領域との境界部分の他に、近い部分から遠い部分へ切り替わる境界部分にも、ソース・ドレイン間に流れ込んだ電流が流れる経路を形成させることができる。すなわち、電流パスを従来から比べて多くすることができる。これにより、耐圧特性に優れた半導体装置を実現することができる。また、本発明では絶縁膜を例えば素子分離絶縁膜と共にＬＯＣＯＳ法にて形成することが可能であるため、一般的な半導体装置の製造方法を、素子形成領域を形成する際のマスクの一部を変形するのみで利用することが可能であると共に、製造方法における工程数を増やす必要がない。すなわち、本発明による半導体装置は、容易且つ安価に製造することができる。さらに、このような効果を奏する半導体装置を出力回路や電子機器などに適用することで、これらのＥＳＤなどに対する耐性を向上させることができる。
【発明の効果】
【００１３】
本発明によれば、耐圧特性に優れ且つ製造が容易な半導体装置およびその製造方法、ならびにその半導体装置を有する出力回路および電子機器を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００１５】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、以下の説明では、比較的高い耐圧を要求される出力トランジスタとして好適な半導体装置１を例に挙げる。
【００１６】
〔構成〕
図３は、本実施例による半導体装置１の構成を示す上視図である。また、図４は図３におけるＩ−Ｉ’断面の構造を示す図であり、図５は図３におけるＩＩ−ＩＩ’断面の構造を示す図であり、図６は図３におけるＩＩＩ−ＩＩＩ’断面の構造を示す図であり、図７は図３におけるＩＶ−ＩＶ’断面の構造を示す図である。
【００１７】
図３から図７に示すように、半導体装置１は、半導体基板１１と、半導体基板１１に形成された素子分離絶縁膜１２と、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１５と、半導体基板１１におけるゲート電極１５下の領域を挟む一対の低濃度拡散領域１７ｓおよび１７ｄと、低濃度拡散領域１７ｓおよび１７ｄの表面にそれぞれ形成された高濃度拡散領域１８ｓおよび１８ｄとを有する。低濃度拡散領域１７ｓおよび１７ｄで挟まれた領域、すなわち半導体基板１１におけるゲート電極１５下の領域は、チャネルが形成される領域（チャネル形成領域１６）として機能する。また、半導体装置１は、半導体基板１１に形成された１つ以上の絶縁膜１４を有する。
【００１８】
さらに、上記のような構成が作り込まれた半導体基板１１上には、高濃度拡散領域１８ｓおよび１８ｄ表面を露出させるコンタクト孔を有する層間絶縁膜２１と、コンタクト孔内部にそれぞれ充填されたコンタクト内配線２２ｓおよび２２ｄと、層間絶縁膜２１上に形成されたソース電極２３ｓおよびドレイン電極２３ｄとを有する。ただし、図３では、半導体装置１の構成を明確にするため、層間絶縁膜２１とコンタクト内配線２２ｓおよび２２ｄとソース電極２３ｓおよびドレイン電極２３ｄとの構成を省略する。
【００１９】
上記構成において、半導体基板１１には、例えばｎ型の不純物がドープされたシリコン基板（以下、ｎ型シリコン基板と言う）を使用する。ただし、これに限らず、ｐ型の不純物がドープされたシリコン基板（ｐ型シリコン基板）など、必要に応じて種々変形することができる。
【００２０】
素子分離絶縁膜１２は、例えばＬＯＣＯＳ（LocalOxidation of Silicon）法により形成された膜（ＬＯＣＯＳ膜）である。これは、例えばシリコン酸化膜（ＳｉＯ2）とすることができる。ただし、これに限定されず、例えばＳＴＩ（Shallow Trench Isolation）法など、他の方法により形成された絶縁膜であってもよい。素子分離絶縁膜１２は、半導体基板１１におけるアクティブ領域ＡＲとフィールド領域ＦＲとを規定する。
【００２１】
ゲート絶縁膜１３は、図３から図７に示すように、半導体基板１１におけるアクティブ領域ＡＲを２つに分割する領域上に形成され、後述するゲート電極１５を半導体基板１１に対して電気的に浮遊させる。このゲート絶縁膜１３は、例えば半導体基板１１表面を熱酸化することでアクティブ領域ＡＲ上に形成されたシリコン酸化膜（ＳｉＯ2）である。その膜厚は、例えば１００Å（オングストローム）とすることができる。
【００２２】
ゲート絶縁膜１３上に形成されたゲート電極１５は、例えば所定の不純物を含むポリシリコン（poly-silicon）膜である。その膜厚は、例えば５０００Åとすることができる。
【００２３】
低濃度拡散領域１７ｓおよび１７ｄは、図３から図７および上述に示すように、半導体基板１１におけるゲート電極１５下の領域を挟む一対の領域に形成された不純物拡散領域である。この低濃度拡散領域１７ｓおよび１７ｄは、それぞれソース（１７ｓ）およびドレイン（１７ｄ）として機能する。例えば、半導体装置１がｐ型のチャネルを形成するトランジスタである場合、低濃度拡散領域１７ｓおよび１７ｄは、ｐ型の不純物、例えばボロン（Ｂ）イオンを注入することで形成することができる。そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。また、半導体装置１がｎ型のチャネルを形成するトランジスタである場合、低濃度拡散領域１７ｓおよび１７ｄは、ｎ型の不純物、例えばリン（Ｐ）イオンを注入することで形成することができる。そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。
【００２４】
また、ソース・ドレイン領域として機能する低濃度拡散領域１７ｓおよび１７ｄは、図３から図７に示すように、それぞれゲート電極１５と重畳する領域、すなわちオーバラップ領域を持つ。これにより、駆動時に半導体装置１が確実にオンまたはオフする構造とされている。
【００２５】
低濃度拡散領域１７ｓおよび１７ｄに挟まれた領域、すなわちアクティブ領域ＡＲにおけるゲート電極１５下の領域は、図３から図５および上述に示すようにチャネル形成領域１６として機能する。なお、例えば半導体基板１１がウェル構造を有する場合、この領域には所定の不純物がドープされている。
【００２６】
図３から図５に示すように低濃度拡散領域１７ｓおよび１７ｄ表面を含む領域に形成された高濃度拡散領域１８ｓおよび１８ｄは、後述するコンタクト内配線２２ｓおよび２２ｄそれぞれとオーミック接触するための導電領域である。例えば、半導体装置１がｐ型のチャネルを形成するトランジスタである場合、高濃度拡散領域１８ｓおよび１８ｄは、ｐ型の不純物、例えばボロン（Ｂ）イオンを注入することで形成することができる。そのドーズ量は例えば１×１０15／ｃｍ2程度とすることができる。また、半導体装置１がｎ型のチャネルを形成するトランジスタである場合、高濃度拡散領域１８ｓおよび１８ｄは、ｎ型の不純物、例えばリン（Ｐ）イオンを注入することで形成することができる。そのドーズ量は例えば１×１０15／ｃｍ2程度とすることができる。
【００２７】
また、本実施例による半導体装置１は、図３から図７および上述に示すように、半導体基板１１に形成された１つ以上の絶縁膜１４を有する。絶縁膜１４は、アクティブ領域ＡＲにおけるゲート電極１５下の領域に、チャネル幅方向に沿って周期的に配置されている（図３、図６および図７参照）。この絶縁膜１４は、ゲート電極１５を半導体基板１１から部分的に遠ざけるための構成である。すなわち、絶縁膜１４が形成された領域では、上記のゲート絶縁膜１３とゲート電極１５とが絶縁膜１４上に形成されるため、図６および図７に示すように、絶縁膜１４上面の半導体基板１１表面からの高さ分、ゲート電極１５が半導体基板１１から遠ざけられる。これにより、ゲート電極１５が、第１の底面と、半導体基板１１表面からの距離が第１の底面と異なる第２の底面とが、ゲート幅方向に沿って交互に配列された構造を持つように形成される。
【００２８】
このように、半導体基板１１の特にオーバラップ領域における低濃度拡散領域１７ｓおよび１７ｄに対して近い部分と遠い部分とを有するようにゲート電極１５を形成することで、ゲート電極１５下におけるアクティブ領域ＡＲとフィールド領域ＦＲとの境界部分ａ（図３および図６参照）の他に、近い部分から遠い部分へ切り替わる部分、すなわち図３、図４および図６中、丸線で囲まれた境界部分Ａにも、ソース・ドレイン間に流れ込んだ電流が流れる経路を形成することができる。すなわち、電流パスを従来から比べて多くすることができる。
【００２９】
また、上述および図３、図６および図７に示すように、絶縁膜１４をチャネル幅方向に沿って所定間隔ごとに周期的に配置させることで、絶縁膜１４を形成する際のマスク形状を簡略化することが可能となると共に、チャネル幅に応じて電流パスの数を多くすることができる。これにより、半導体装置１にチャネル幅に依存した耐圧特性を持たせることが可能となる。換言すれば、半導体装置１の耐圧特性にＷ依存性を持たせることが可能となる。なお、Ｗとは、チャネル幅のことである。
【００３０】
さらに、本実施例では、絶縁膜１４を、ＬＯＣＯＳ法にて形成された膜（ＬＯＣＯＳ膜）とする。これは、例えばシリコン酸化膜とすることができる。これにより、素子分離絶縁膜１２と同じ工程で絶縁膜１４を形成することが可能となると共に、境界部分ａ（図３および図６参照）における構造と境界部分Ａ（同じく図３および図６参照）における構造とを同一とすることが可能となる。このように境界部分ａにおける構造と境界部分Ａにおける構造とを同一とすることで、境界部分ａと境界部分Ａとで均等に電流を流すことが可能となり、より耐圧特性を向上させることができる。
【００３１】
この他、以上のような構成が作り込まれた半導体基板１１上には、層間絶縁膜２１が形成される。層間絶縁膜２１は、高濃度拡散領域１８ｓおよび１８ｄ上面の一部をそれぞれ露出するコンタクト孔を有する。また、層間絶縁膜２１上には、他の素子との電気的な接続を構成する配線層であるソース電極２３ｓおよびドレイン電極２３ｄがそれぞれ形成される。ソース電極２３ｓおよびドレイン電極２３ｄは、コンタクト孔内に充電されたコンタクト内配線２２ｓおよび２２ｄを介して高濃度拡散領域１８ｓおよび１８ｄにそれぞれ電気的に接続される。
【００３２】
〔製造方法〕
次に、本実施例による半導体装置１の製造方法を図面と共に説明する。図８から図１１は、半導体装置１の製造方法を示すプロセス図である。なお、図８（ａ）および図９（ａ）では、半導体基板１１の上視図を示し、図８（ｂ）、図９（ｂ）および図１０（ａ）から図１１（ｂ）では、図３におけるＩＩ−ＩＩ’断面に相当する断面構造を示す。
【００３３】
半導体装置１の製造方法では、まず、例えば熱酸化にて、半導体基板１１上にバッファ膜であるシリコン酸化膜１２ａを形成し、次に、例えばＣＶＤ（Chemical Vapor Deposition）法にて、シリコン酸化膜１２ａ上に熱酸化に対する保護膜であるシリコン窒化膜１２ｂを形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、シリコン窒化膜１２ｂをパターニングする。この際、フォトリソグラフィにおいて使用されるマスクは、フィールド領域（すなわち素子分離絶縁膜１２）のパターンと共に絶縁膜１４のパターンを含む形状のマスクが使用される。このようにシリコン窒化膜１２ｂをパターニングすると、このパターニングされたシリコン窒化膜１２ｂをマスクとして半導体基板１１表面を熱酸化することで、図８（ａ）および（ｂ）に示すように、ＬＯＣＯＳ膜である素子分離絶縁膜１２と絶縁膜１４とを半導体基板１１に同時に形成する。なお、この際の熱酸化の条件は、例えばオーブン内雰囲気を酸素／水素雰囲気とし、加熱温度を１０００℃とし、加熱時間を１００分とすることができる。これにより、例えば膜厚５０００Åの素子分離絶縁膜１２および絶縁膜１４を形成することができる。また、素子分離絶縁膜１２および絶縁膜１４を形成後、シリコン窒化膜１２ｂは所定のエッチング条件にて除去される。
【００３４】
次に、既存のフォトリソグラフィ法を用いることで、後工程において形成されるゲート電極１５下に対応する領域上にレジストＲ１を形成する。続いて、半導体基板１１におけるアクティブ領域ＡＲに、レジストＲ１および素子分離絶縁膜１２をマスクとして所定の不純物を注入する。その後、注入した所定の不純物を熱拡散させることで、図９（ａ）および（ｂ）に示すように、低濃度拡散領域１７ｓおよび１７ｄを形成する。この際の条件としては、例えば半導体装置１がｐ型のチャネルが形成される半導体装置１を製造する場合、所定の不純物として例えばボロン（Ｂ）イオンを用い、その加速度を例えば５００ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０12〜１×１０13／ｃｍ2程度とし、熱拡散時の加熱温度を１０００℃とすることができる。また、例えばｎ型のチャネルが形成される半導体装置１を製造する場合、所定の不純物として例えばリン（Ｐ）イオンを用い、その加速度を例えば５００ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。また、低濃度拡散領域１７ｓおよび１７ｄを形成後、レジストＲ１は除去される。
【００３５】
次に、例えば熱酸化にて、低濃度拡散領域１７ｓおよび１７ｄが形成された半導体基板１１表面および絶縁膜１４上に、例えば膜厚が１００Åのシリコン酸化膜１３Ａを、図１０（ａ）に示すように形成する。この際の熱酸化の条件は、例えばオーブン内雰囲気を酸素／水素雰囲気とし、加熱温度を８５０℃とし、加熱時間を２０分とすることができる。
【００３６】
次に、例えばＣＶＤ法またはスパッタリング法にて、シリコン酸化膜１３Ａ上に、所定の不純物を含み、膜厚が５０００Åのポリシリコン膜１５Ａを形成する。これにより、図１０（ｂ）に示すような断面構造を得る。
【００３７】
次に、既存のフォトリソグラフィ法を用いることで、ポリシリコン膜１５Ａ上にゲート電極１５のパターンを有するレジストＲ２を形成する。続いて、既存のエッチング法にて、レジストＲ２をマスクとしてポリシリコン膜１５Ａおよびシリコン酸化膜１３Ａをエッチング加工することで、図１１（ａ）に示すように、半導体基板１１および絶縁膜１４上にゲート電極１５およびゲート絶縁膜１３を順次形成する。この際のエッチングは、ドライエッチングでもウェットエッチングでもよい。例えばポリシリコン膜１５Ａのエッチングにドライエッチングを用いた場合、その条件は、エッチングガスに混合比がＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４程度の混合ガスを用いることとすることができる。また、例えばシリコン酸化膜１３Ａのエッチングにドライエッチングを用いた場合、その条件は、例えばエッチングガスに混合比がＣＦ4／ＣＨＦ3＝１：１０程度の混合ガスを用いることとすることができる。
【００３８】
次に、既存のフォトリソグラフィ方を用いることで、低濃度拡散領域１７ｓおよび１７ｄ表面の一部を露出する開口を有するレジストＲ３を形成し、これをマスクとして所定の不純物を注入することで、図１１（ｂ）に示すように、低濃度拡散領域１７ｓおよび１７ｄの少なくとも上部に高濃度拡散領域１８ｓおよび１８ｄを形成する。この際の条件としては、例えば半導体装置１がｐ型のチャネルが形成される半導体装置１を製造する場合、所定の不純物として例えばボロン（Ｂ）イオンを用い、その加速度を例えば５０ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０15／ｃｍ2程度とすることができる。また、例えばｎ型のチャネルが形成される半導体装置１を製造する場合、所定の不純物として例えばリン（Ｐ）イオンを用い、その加速度を例えば５０ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。また、高濃度拡散領域１８ｓおよび１８ｄを形成後、レジストＲ３は除去される。
【００３９】
その後、以上のような構成が作り込まれた半導体基板１１上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜２１を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜２１に高濃度拡散領域１８ｓおよび１８ｄ上面を露出させる開口を形成し、これにタングステン（Ｗ）などの導電体を充填することで、コンタクト内配線２２ｓおよび２２ｄを形成する。次に、層間絶縁膜２１上に導電体を堆積し、これをパターニングすることで、ソース電極２３ｓおよびドレイン電極２３ｄを形成する。これにより、図３から図７に示すような断面構造を有する半導体装置１が製造される。
【００４０】
〔作用効果〕
以上のように、本実施例による半導体装置１は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の底面と半導体基板１１表面からの距離が第１の底面と異なる第２の底面とをゲート幅方向に沿って交互に持つゲート電極１５と、半導体基板１１におけるゲート電極１５下の領域以外に形成された一対の拡散領域１７ｓおよび１７ｄとを有する。
【００４１】
このように、半導体基板１１に対して近い部分（例えば第１の底面とする）と遠い部分（例えば第２の底面とする）とを有するゲート電極１５を形成することで、ゲート電極１５下におけるアクティブ領域ＡＲとフィールド領域ＦＲとの境界部分ａの他に、近い部分から遠い部分へ切り替わる境界部分Ａにも、ソース・ドレイン間に流れ込んだ電流が流れる経路を形成させることができる。すなわち、電流パスを従来から比べて多くすることができる。これにより、耐圧特性に優れた半導体装置１を実現することができる。また、本実施例では絶縁膜を例えば素子分離絶縁膜と共にＬＯＣＯＳ法にて形成することが可能であるため、一般的な半導体装置の製造方法を、素子形成領域１２を形成する際のマスクの一部を変形するのみで利用することが可能であると共に、製造方法における工程数を増やす必要がない。すなわち、本実施例による半導体装置１は、容易且つ安価に製造することができる。
【００４２】
〔応用形態〕
また、本実施例による半導体装置１を用いて構成した電子回路１００の構成を図１に示す。図１２に示すように、電子回路１００は、出力回路１０１と内部回路１０２とからなる。出力回路１０１は、出力用の電源電圧が印加される端子（出力用ＶＤＤ）と出力端子との間に接続されたｐ型の出力トランジスタＰ１と、出力端子と接地された端子（出力用ＧＮＤ）との間に設けられたｎ型の出力トランジスタＮ１とを有する。出力トランジスタＰ１およびＮ１はそれぞれ本実施例による半導体装置１の構造を用いて、所定の半導体基板上に形成されている。
【００４３】
以上のような構成を有することでさらに、ＥＳＤなどに対する耐性が向上された出力回路およびこれを有する電子機器を実現することができる。
【実施例２】
【００４４】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００４５】
〔構成〕
図１３は、本実施例による半導体装置２の構成を示す上視図である。また、図１４は図１３におけるＶ−Ｖ’断面の構造を示す図であり、図１５は図１３におけるＶＩ−ＶＩ’断面の構造を示す図であり、図１６は図１３におけるＶＩＩ−ＶＩＩ’断面の構造を示す図である。なお、実施例１におけるＩ−Ｉ’断面に対応する半導体装置２の断面構造は、図４に示す構造と同様であるため、以下では、これを引用して説明する。
【００４６】
図１３から図１７および図４に示すように、半導体装置２は、実施例１による半導体装置１の構成と同様の構成において、絶縁膜１４が絶縁膜２４に置き換えられた構成を有する。
【００４７】
絶縁膜２４は、例えばＣＶＤ法にて形成されたシリコン酸化膜とすることができる。ただし、この他にもシリコン窒化膜など、材質および製造工程などの点から鑑みて他の構成に悪影響を及ぼさない絶縁膜であれば如何なるものも適用することができる。
【００４８】
このような絶縁膜２４を、上述および図１３、図１５および図１６に示すように、チャネル幅方向に沿って所定間隔ごとに周期的に配置させることで、実施例１と同様に、ゲート電極１５を半導体基板１１から部分的に遠ざけることが可能となる。すなわち、絶縁膜２４が形成された領域では、上記のゲート絶縁膜１３とゲート電極１５とが絶縁膜２４上に形成されるため、図１５および図１６に示すように、絶縁膜２４上面の半導体基板１１表面からの高さ分、ゲート電極１５が半導体基板１１から遠ざけられる。すなわち、実施例１と同様に、ゲート電極１５が、第１の底面と、半導体基板１１表面からの距離が第１の底面と異なる第２の底面とが、ゲート幅方向に沿って交互に配列された構造を持つように形成される。これにより、ゲート電極１５下におけるアクティブ領域ＡＲとフィールド領域ＦＲとの境界部分ａ（図１３および図１５参照）の他に、近い部分から遠い部分へ切り替わる部分、すなわち図１３、図１５および図４中、丸線で囲まれた境界部分Ａにも、ソース・ドレイン間に流れ込んだ電流が流れる経路を形成することができる。すなわち、電流パスを従来から比べて多くすることができる。
【００４９】
また、上述および図１３、図１５および図１６に示すように、絶縁膜２４をチャネル幅方向に沿って所定間隔ごとに周期的に配置させることで、チャネル幅に応じて電流パスの数を多くすることができる。これにより、半導体装置２にチャネル幅に依存した耐圧特性を持たせることが可能となる。換言すれば、半導体装置２の耐圧特性にＷ依存性を持たせることが可能となる。
【００５０】
この他の構成は、上述したように実施例１による半導体装置１と同様であるため、ここでは詳細な説明を省略する。
【００５１】
〔製造方法〕
次に、本実施例による半導体装置２の製造方法を図面と共に説明する。図１７から図１９は、半導体装置２の製造方法を示すプロセス図である。なお、図１７（ａ）から図１９（ｂ）では、図１３におけるＶ−Ｖ’断面に相当する断面構造を示す。
【００５２】
半導体装置２の製造方法では、まず、例えば既知のＬＯＣＯＳ法にて、図１７（ａ）に示すように、半導体基板１１に素子分離絶縁膜１２を形成する。なお、この際の熱酸化の条件は、例えばオーブン内雰囲気を酸素／水素雰囲気とし、加熱温度を１０００℃とし、加熱時間を１００分とすることができる。これにより、例えば膜厚５０００Åの素子分離絶縁膜１２を形成することができる。
【００５３】
次に、既存のフォトリソグラフィ法を用いることで、後工程において形成されるゲート電極１５下に対応する領域上にレジストＲ４を形成する。続いて、半導体基板１１におけるアクティブ領域ＡＲに、レジストＲ４および素子分離絶縁膜１２をマスクとして所定の不純物を注入する。その後、注入した所定の不純物を熱拡散させることで、図１７（ｂ）に示すように、低濃度拡散領域１７ｓおよび１７ｄを形成する。この際の条件としては、例えば半導体装置２がｐ型のチャネルが形成される半導体装置２を製造する場合、所定の不純物として例えばボロン（Ｂ）イオンを用い、その加速度を例えば５００ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０12〜１×１０13／ｃｍ2程度とし、熱拡散時の加熱温度を１０００℃とすることができる。また、例えばｎ型のチャネルが形成される半導体装置２を製造する場合、所定の不純物として例えばリン（Ｐ）イオンを用い、その加速度を例えば５００ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。また、低濃度拡散領域１７ｓおよび１７ｄを形成後、レジストＲ４は除去される。
【００５４】
次に、例えばＣＶＤ法にて、低濃度拡散領域１７ｓおよび１７ｄが形成された半導体基板１１上にシリコン酸化膜２４Ａを、図１７（ｃ）に示すように形成する。このシリコン酸化膜２４Ａは後工程において絶縁膜２４に加工される膜であり、いわゆるＣＶＤ膜である。このシリコン酸化膜２４Ａの膜厚は、素子分離絶縁膜１２の同じ膜厚、例えば５０００Åとすることができる。このように、素子分離絶縁膜１２と絶縁膜１４との膜厚を揃えることで、境界部分Ａにおける構造（図１３および図１５参照）を境界部分ａにおける構造（図１３および図１５参照）と同じような構造にすることができるため、静電気などの比較的大きな電流がソース・ドレイン間に流れ込んだ際に境界部分ａに流れる電流と境界部分Ａに流れる電流とを同程度とすることが可能となる。すなわち、各境界部分ａおよびＡでの電気特性を同程度とすることができる。これにより、半導体装置２の耐圧特性を向上させることができる。
【００５５】
次に、既存のフォトリソグラフィ法を用いることで、シリコン酸化膜２４Ａ上に絶縁膜２４のパターンを有するレジストＲ５を形成する。続いて、既存のエッチング法にて、レジストＲ５をマスクとしてシリコン酸化膜２４Ａをエッチング加工することで、図１８（ａ）に示すように、半導体基板１１上に絶縁膜２４を形成する。この際のエッチングは、ドライエッチングでもウェットエッチングでもよい。例えばドライエッチングを用いた場合、その条件は、例えばエッチングガスに混合比がＣＦ4／ＣＨＦ3＝１：１０程度の混合ガスを用いることとすることができる。なお、ＣＶＤ膜であるシリコン酸化膜２４Ａをエッチングすることで形成された絶縁膜２４もＣＶＤ膜である。また、絶縁膜２４を形成後、レジストＲ５は除去される。
【００５６】
次に、例えば熱酸化にて、半導体基板１１表面および絶縁膜１４上に、例えば膜厚が１００Åのシリコン酸化膜１３Ａを、図１８（ｂ）に示すように形成する。この際の熱酸化の条件は、例えばオーブン内雰囲気を酸素／水素雰囲気とし、加熱温度を８５０℃とし、加熱時間を２０分とすることができる。
【００５７】
次に、例えばＣＶＤ法またはスパッタリング法にて、シリコン酸化膜１３Ａ上に、所定の不純物を含み、膜厚が５０００Åのポリシリコン膜１５Ａを形成する。これにより、図１８（ｃ）に示すような断面構造を得る。
【００５８】
次に、既存のフォトリソグラフィ法を用いることで、ポリシリコン膜１５Ａ上にゲート電極１５のパターンを有するレジストＲ６を形成する。続いて、既存のエッチング法にて、レジストＲ６をマスクとしてポリシリコン膜１５Ａおよびシリコン酸化膜１３Ａをエッチング加工することで、図１９（ａ）に示すように、半導体基板１１および絶縁膜２４上にゲート電極１５およびゲート絶縁膜１３を順次形成する。この際のエッチングは、ドライエッチングでもウェットエッチングでもよい。例えばポリシリコン膜１５Ａのエッチングにドライエッチングを用いた場合、その条件は、エッチングガスに混合比がＣｌ2：ＨＢｒ3：Ｏ2＝１００：１００：２〜４程度の混合ガスを用いることとすることができる。また、例えばシリコン酸化膜１３Ａのエッチングにドライエッチングを用いた場合、その条件は、例えばエッチングガスに混合比がＣＦ4／ＣＨＦ3＝１：１０程度の混合ガスを用いることとすることができる。
【００５９】
次に、既存のフォトリソグラフィ方を用いることで、低濃度拡散領域１７ｓおよび１７ｄ表面の一部を露出する開口を有するレジストＲ７を形成し、これをマスクとして所定の不純物を注入することで、図１９（ｂ）に示すように、低濃度拡散領域１７ｓおよび１７ｄの少なくとも上部に高濃度拡散領域１８ｓおよび１８ｄを形成する。この際の条件としては、例えば半導体装置２がｐ型のチャネルが形成される半導体装置２を製造する場合、所定の不純物として例えばボロン（Ｂ）イオンを用い、その加速度を例えば５０ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０15／ｃｍ2程度とすることができる。また、例えばｎ型のチャネルが形成される半導体装置２を製造する場合、所定の不純物として例えばリン（Ｐ）イオンを用い、その加速度を例えば５０ｋｅＶ（キロエレクトロンボルト）程度とし、そのドーズ量を例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。また、高濃度拡散領域１８ｓおよび１８ｄを形成後、レジストＲ３は除去される。
【００６０】
その後、実施例１と同様に、以上のような構成が作り込まれた半導体基板１１上に、これを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜２１を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜２１に高濃度拡散領域１８ｓおよび１８ｄ上面を露出させる開口を形成し、これにタングステン（Ｗ）などの導電体を充填することで、コンタクト内配線２２ｓおよび２２ｄを形成する。次に、層間絶縁膜２１上に導電体を堆積し、これをパターニングすることで、ソース電極２３ｓおよびドレイン電極２３ｄを形成する。これにより、図１３から図１６に示すような断面構造を有する半導体装置２が製造される。
【００６１】
〔作用効果〕
以上のように、本実施例による半導体装置２は、半導体基板１１と、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の底面と半導体基板１１表面からの距離が第１の底面と異なる第２の底面とをゲート幅方向に沿って交互に持つゲート電極１５と、半導体基板１１におけるゲート電極１５下の領域以外に形成された一対の拡散領域１７ｓおよび１７ｄとを有する。
【００６２】
このように、半導体基板１１に対して近い部分（例えば第１の底面とする）と遠い部分（例えば第２の底面とする）とを有するゲート電極１５を形成することで、ゲート電極１５下におけるアクティブ領域ＡＲとフィールド領域ＦＲとの境界部分ａの他に、近い部分から遠い部分へ切り替わる境界部分Ａにも、ソース・ドレイン間に流れ込んだ電流が流れる経路を形成させることができる。すなわち、電流パスを従来から比べて多くすることができる。これにより、耐圧特性に優れた半導体装置２を実現することができる。
【００６３】
なお、本実施例では、半導体基板１１上であってゲート絶縁膜１３下に絶縁膜２４を設けた構成としたが、本発明はこれに限定されず、例えば図２０に示す半導体装置２’ように、ゲート絶縁膜１３上に絶縁膜２４が形成された構成であってもよい。さらに、例えば図２１に示す半導体装置２”ように、絶縁膜２４を用いる代わりに、ゲート絶縁膜１３’を部分的に厚膜化した構成としてもよい。このように、本発明は、ゲート電極１５を部分的に半導体基板１１から遠ざけた構成であれば如何なる構成も適用することができる。なお、図２０は、上記における図１４に対応する図面である。また、図２１は、上述における図１５に対応する構成である。
【００６４】
〔応用形態〕
また、本実施例による半導体装置２を用いて構成した電子回路の構成は、実施例１において図１２を用いて説明したものと同様であるため、ここでは詳細な説明を省略する。
【００６５】
また、上記実施例１および実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００６６】
【図１】従来技術による高耐圧トランジスタ９００の構成を示す上視図である。
【図２】図１におけるｉ−ｉ’断面の構造を示す図である。
【図３】本発明の実施例１による半導体装置１の構成を示す上視図である。
【図４】図３におけるＩ−Ｉ’断面の構造を示す図である。
【図５】図３におけるＩＩ−ＩＩ’断面の構造を示す図である。
【図６】図３におけるＩＩＩ−ＩＩＩ’断面の構造を示す図である。
【図７】図３におけるＩＶ−ＩＶ’断面の構造を示す図である。
【図８】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。
【図９】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。
【図１０】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（３）。
【図１１】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（４）。
【図１２】本発明の実施例１による半導体装置１の構造を用いて作製した出力トランジスタＰ１およびＮ１を有する電子回路の回路構成を示す図である。
【図１３】本発明の実施例２による半導体装置２の構成を示す上視図である。
【図１４】図１３におけるＶ−Ｖ’断面の構造を示す図である。
【図１５】図１３におけるＶＩ−ＶＩ’断面の構造を示す図である。
【図１６】図１３におけるＶＩＩ−ＶＩＩ’断面の構造を示す図である。
【図１７】本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（１）。
【図１８】本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（２）。
【図１９】本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（３）。
【図２０】本発明の実施例２による他の半導体装置２’の構成を示す上視図である。
【図２１】本発明の実施例２による他の半導体装置２”の構成を示す上視図である。
【符号の説明】
【００６７】
１、２、２’、２”  半導体装置
１１  半導体基板
１２  素子分離絶縁膜
１２ａ  シリコン酸化膜
１２ｂ  シリコン窒化膜
１３、１３”  ゲート絶縁膜
１３Ａ、２４Ａ  シリコン酸化膜
１４、２４  絶縁膜
１５  ゲート電極
１５Ａ  ポリシリコン膜
１６  チャネル形成領域
１７ｓ、１７ｄ  低濃度拡散領域
１８ｓ、１８ｄ  高濃度拡散領域
２１  層間絶縁膜
２２ｓ、２２ｄ  コンタクト内配線
２３ｓ  ソース電極
２３ｄ  ドレイン電極
１００  電子回路
１０１  出力回路
１０２  内部回路
Ａ、ａ  境界部分
ＡＲ  アクティブ領域
ＦＲ  フィールド領域
Ｐ１、Ｎ１  出力トランジスタ
Ｒ１〜Ｒ７  レジスト
【図１】
2006278716.tif 000003
【図２】
2006278716.tif 000004
【図３】
2006278716.tif 000005
【図４】
2006278716.tif 000006
【図５】
2006278716.tif 000007
【図６】
2006278716.tif 000008
【図７】
2006278716.tif 000009
【図８】
2006278716.tif 000010
【図９】
2006278716.tif 000011
【図１０】
2006278716.tif 000012
【図１１】
2006278716.tif 000013
【図１２】
2006278716.tif 000014
【図１３】
2006278716.tif 000015
【図１４】
2006278716.tif 000016
【図１５】
2006278716.tif 000017
【図１６】
2006278716.tif 000018
【図１７】
2006278716.tif 000019
【図１８】
2006278716.tif 000020
【図１９】
2006278716.tif 000021
【図２０】
2006278716.tif 000022
【図２１】
2006278716.tif 000023