(57)【要約】【課題】ＣＯＧ端子の接続を効果的に行う。【解決手段】接続配線１０上の保護膜１２を除去し、そこにデータラインＤＬと同じ材料で形成された接続配線１０を露出し、その上にＩＴＯからなる透明導電体層１１０を形成する。そして、この透明電極層１１０とバンプ２６ａをＡＦＣ２４を介し接続する。【選択図】図１
2006309028.tif 000002
【特許請求の範囲】
【請求項１】
周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置であって、
前記ＣＯＧ端子部は、
周辺部に配置されたアルミニウムまたはアルミニウム合金の層を含む導電体で形成された接続配線と、
この接続配線を覆う配線保護膜と、
この配線保護膜の端子部に該当する箇所に形成された開口部と、
この開口部の前記接続配線の表面を覆う透明導電体層と、
を有することを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記ＣＯＧ端子部は、前記別の半導体集積回路からの信号を受け入れる信号受け入れ用ＣＯＧ端子部と、前記別の半導体集積回路へ信号を供給する信号供給用ＣＯＧ端子部の２つを含み、
前記２つのＣＯＧ端子部は、それぞれが前記接続配線と、前記配線保護膜と、前記開口部と、前記透明導電体層と、を有し、
前記信号受け入れ用ＣＯＧ端子における前記接続配線は、その下方の配線を介し、表示装置内部における画素へ接続される内部配線と接続され、前記信号供給用ＣＯＧ端子における前記接続配線は、その下方の配線を介し、外部からの信号受け入れ用に別に設けられたＯＬＢ端子に接続されることを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置において、
前記ＯＬＢ端子も、
アルミニウムまたはアルミニウム合金の層を含む導電体で形成された接続配線と、
この接続配線を覆う配線保護膜と、
この配線保護膜の端子部に該当する箇所に形成された開口部と、
この開口部の前記接続配線の表面を覆う透明導電体層と、
を有することを特徴とする表示装置。
【請求項４】
請求項３に記載の表示装置において、
前記表示装置の表示部の各画素には、その表示を制御するための薄膜トランジスタが設けられ、
この薄膜トランジスタは、半導体層と、この半導体層を覆うゲート絶縁膜と、半導体層のチャネル領域の上方に当たるゲート絶縁膜上に設けられたゲート電極と、ゲート電極およびゲート絶縁膜を覆う層間絶縁膜と、を有し、
前記信号受け入れ用ＣＯＧ端子部の接続配線と前記内部配線を接続する別の配線および前記信号供給用ＣＯＧ端子の接続配線と前記ＯＬＢ端子を接続する別の配線は、前記ゲート電極と同一のプロセスで形成されたものであることを特徴とする表示装置。
【請求項５】
請求項２または３に記載の表示装置において、
前記接続配線と内部配線を接続する接続配線の下方の配線および前記接続配線とＯＬＢ端子に接続される接続配線の下方の配線は、モリブデン配線であることを特徴とする表示装置。
【請求項６】
請求項１〜５のいずれか１つに記載の表示装置において、
前記表示装置の表示部の各画素には、透明導電体を電極として利用する表示素子がそれぞれ設けられており、
前記信号受け入れ用ＣＯＧ端子部または信号供給用ＣＯＧ端子部またはＯＬＢ端子部における前記透明導電体層と、各画素の透明導電体の電極は、同一のプロセスで形成されたものであることを特徴とする表示装置。
【請求項７】
請求項１〜６のいずれか１つに記載の表示装置において、
前記信号受け入れ用ＣＯＧ端子部または信号供給用ＣＯＧ端子部またはＯＬＢ端子部における前記透明導電体層は、前記開口周辺の配線保護膜も覆うように形成されていることを特徴とする表示装置。
【請求項８】
請求項１〜７のいずれか１つに記載の表示装置において、
前記信号受け入れ用ＣＯＧ端子部または信号供給用ＣＯＧ端子部またはＯＬＢ端子部における透明導電体層は、ＩＴＯで形成されることを特徴とする表示装置。
【請求項９】
請求項１〜８のいずれか１つに記載の表示装置において、
前記内部配線は、表示装置内部の各画素へデータ信号を供給するデータラインであり、
各画素は、
一端が前記データラインに接続された薄膜トランジスタと、
この薄膜トランジスタを覆うトランジスタ保護膜と、
を含み、
前記信号受け入れ用ＣＯＧ端子部または信号供給用ＣＯＧ端子部またはＯＬＢ端子部における配線保護膜と、前記トランジスタ保護膜は同一のプロセスで形成されたものであることを特徴とする表示装置。
【請求項１０】
請求項１〜９のいずれか１つに記載の表示装置において、
前記配線保護膜は、窒化シリコン膜であることを特徴とする表示装置。
【請求項１１】
周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置の製造方法であって、
パネル周辺部に配置される接続配線を、アルミニウムまたはアルミニウム合金の層を含む導電体で形成するステップと、
この接続配線を覆う配線保護膜を形成するステップと、
この配線保護膜の端子部に該当する箇所に開口部を形成するステップと、
この開口部の前記接続配線の表面を覆う透明導電体層を形成するステップと、
を有することを特徴とする表示装置の製造方法。
【請求項１２】
請求項１１に記載の表示装置の製造方法において、
前記ＣＯＧ端子部は、前記別の半導体集積回路からの信号を受け入れる信号受け入れ用ＣＯＧ端子部と、前記別の半導体集積回路へ信号を供給する信号供給用ＣＯＧ端子部の２つを含み、
前記２つのＣＯＧ端子部は、それぞれが前記接続配線と、前記配線保護膜と、前記開口部と、前記透明導電体層と、を有し、同一のプロセスで形成されることを特徴とする表示装置の製造方法。
【請求項１３】
請求項１１に記載の表示装置の製造方法において、
前記信号受け入れ用ＣＯＧ端子における前記接続配線は、接続配線の形成に先立って形成された下方の配線を介し、表示装置内部における画素へ接続される内部配線と接続され、前記信号供給用ＣＯＧ端子における前記接続配線は、接続配線の形成に先立って形成された下方の配線を介し下方の配線を介し、外部からの信号受け入れ用ＯＬＢ端子に接続されることを特徴とする表示装置の製造方法。
【請求項１４】
請求項１３に記載の表示装置の製造方法において、
前記ＯＬＢ端子も、
アルミニウムまたはアルミニウム合金の層を含む導電体で形成された接続配線と、
この接続配線を覆う配線保護膜と、
この配線保護膜の端子部に該当する箇所に形成された開口部と、
この開口部の前記接続配線の表面を覆う透明導電体層と、
を有し、
このＯＬＢ端子も前記２つのＣＯＧ端子と同一プロセスで形成されることを特徴とする表示装置の製造方法。
【請求項１５】
請求項１４に記載の表示装置の製造方法において、
前記表示装置の表示部の各画素には、その表示を制御するための薄膜トランジスタが設けられ、
この薄膜トランジスタは、半導体層と、この半導体層を覆うゲート絶縁膜と、半導体層のチャネル領域の上方に当たるゲート絶縁膜上に設けられたゲート電極と、ゲート電極およびゲート絶縁膜を覆う層間絶縁膜と、を有し、
前記信号受け入れ用ＣＯＧ端子部の接続配線と前記内部配線を接続する別の配線および前記信号供給用ＣＯＧ端子の接続配線と前記ＯＬＢ端子を接続する別の配線は、前記ゲート電極と同一のプロセスで形成されることを特徴とする表示装置の製造方法。
【請求項１６】
請求項１１〜１５のいずれか１つに記載の表示装置の製造方法において、
前記表示装置の表示部の各画素には、透明導電体を電極として利用する表示素子がそれぞれ設けられており、
前記透明導電体層と、各画素の透明導電体の電極は、同一のプロセスで形成されることを特徴とする表示装置の製造方法。
【請求項１７】
請求項１１〜１６のいずれか１つに記載の表示装置の製造方法において、
前記透明導電体層は、前記開口周辺の配線保護膜も覆うように形成されることを特徴とする表示装置の製造方法。
【請求項１８】
請求項１１〜１７のいずれか１つに記載の表示装置の製造方法において、
前記透明導電体層は、ＩＴＯで形成されることを特徴とする表示装置の製造方法。
【請求項１９】
請求項１１〜１８のいずれか１つに記載の表示装置の製造方法において、
前記内部配線は、表示装置内部の各画素へデータ信号を供給するデータラインであり、
各画素は、
一端が前記データラインに接続された薄膜トランジスタと、
この薄膜トランジスタを覆うトランジスタ保護膜と、
を含み、
前記配線保護膜と、前記トランジスタ保護膜とを同一のプロセスで形成することを特徴とする表示装置の製造方法。
【請求項２０】
請求項１１〜１９のいずれか１つに記載の表示装置の製造方法において、
前記配線保護膜は、窒化シリコン膜であることを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、液晶パネルなどの表示装置において、各画素に表示制御用の薄膜トランジスタを配置したアクティブマトリクス型のものが広く普及している。
【０００３】
このような表示装置においては、外部からのデータ信号（映像信号）などをパネル内に受け入れ、これを各画素に供給する。このために、垂直方向のデータライン、水平方向の選択（ゲート）ラインを設け、データラインにデータ信号を供給しつつ対応するゲートラインによって該当する画素を選択して、各画素へのデータ信号の供給を制御する。従って、データラインへのデータ供給、ゲートラインの選択を制御しなけれならず、垂直ドライバおよび水平ドライバが必要となる。
【０００４】
これら垂直、水平ドライバを表示パネルに内蔵する場合も多いが、水平ドライバは１水平期間内においてデータ信号を各列のデータラインに供給する動作を制御しなければならず、比較的高速の処理が要求される。そこで、水平ドライバを、別の半導体集積回路（水平ドライバＩＣ）内に設け、その水平ドライバＩＣから各データラインに直接データ信号を供給するという構成をとる場合も多い。この場合、パネルの周辺部まで、各データラインを伸ばしておき、ここに水平ドライバＩＣの端子をＡＣＦを介して接続する、ＣＯＧ（チップ・オン・グラス）構造をとることが好適と考えられる。
【０００５】
このＣＯＧ構造を採った場合の構成例を図１８に示す。データラインＤＬに接続された接続配線１０は、絶縁膜である保護膜１２で覆われている。そして、この保護膜１２の一部を除去し、コンタクトホールを形成し、このコンタクトホールを含めて透明導電膜１４を形成する。従って、この透明導電膜１４は、除去部において、接続配線１０と接続される。そして、接続配線１０の保護膜１２の上に位置する部分がＣＯＧ構造の端子部として利用される。なお、このＣＯＧ構造の端子部は、上述した各画素の薄膜トランジスタ（ＴＦＴ）が形成されるＴＦＴ基板１６上に形成されている。
【０００６】
ここで、保護膜１２は、各画素に設けられた薄膜トランジスタを覆う平坦化膜である。また、各画素ではこの平坦化膜の上に透明導電体、例えばＩＺＯからなる画素電極が形成される。そこで、透明導電膜１４はこの画素電極と同一の膜である。
【０００７】
このように、画素エリアにおいて形成される平坦化膜および透明導電膜１４を利用することで、余分なプロセスを追加することなく、ＣＯＧ構造の端子部を形成することができる。また、端子部に透明導電膜を利用することは、特許文献１等に示されている。
【０００８】
【特許文献１】特開平０６−１８０４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、上述のような端子部においては、平坦化膜が比較的柔らかいために、ＡＣＦに圧力を掛けての接続が十分に行えないという問題があった。
【課題を解決するための手段】
【００１０】
本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置であって、前記ＣＯＧ端子部は、周辺部に配置されたアルミニウムまたはアルミニウム合金の層を含む導電体で形成された接続配線と、この接続配線を覆う配線保護膜と、この配線保護膜の端子部に該当する箇所に形成された開口部と、この開口部の前記接続配線の表面を覆う透明導電体層と、を有することを特徴とする。
【００１１】
また、前記ＣＯＧ端子部は、前記別の半導体集積回路からの信号を受け入れる信号受け入れ用ＣＯＧ端子部と、前記別の半導体集積回路へ信号を供給する信号供給用ＣＯＧ端子部の２つを含み、前記２つのＣＯＧ端子部は、それぞれが前記接続配線と、前記配線保護膜と、前記開口部と、前記透明導電体層と、を有し、前記信号受け入れ用ＣＯＧ端子における前記接続配線は、その下方の配線を介し、表示装置内部における画素へ接続される内部配線と接続され、前記信号供給用ＣＯＧ端子における前記接続配線は、その下方の配線を介し、外部からの信号受け入れ用に別に設けられたＯＬＢ端子に接続されることが好適である。
【００１２】
また、前記ＯＬＢ端子も、アルミニウムまたはアルミニウム合金の層を含む導電体で形成された接続配線と、この接続配線を覆う配線保護膜と、この配線保護膜の端子部に該当する箇所に形成された開口部と、この開口部の前記接続配線の表面を覆う透明導電体層と、を有することが好適である。
【００１３】
また、前記表示装置の表示部の各画素には、その表示を制御するための薄膜トランジスタが設けられ、この薄膜トランジスタは、半導体層と、この半導体層を覆うゲート絶縁膜と、半導体層のチャネル領域の上方に当たるゲート絶縁膜上に設けられたゲート電極と、ゲート電極およびゲート絶縁膜を覆う層間絶縁膜と、を有し、前記信号受け入れ用ＣＯＧ端子部の接続配線と前記内部配線を接続する別の配線および前記信号供給用ＣＯＧ端子の接続配線と前記ＯＬＢ端子を接続する別の配線は、前記ゲート電極と同一のプロセスで形成されたものであることが好適である。
【００１４】
また、前記接続配線と内部配線を接続する接続配線の下方の配線および前記接続配線とＯＬＢ端子に接続される接続配線の下方の配線は、モリブデン配線であることが好適である。
【００１５】
また、前記表示装置の表示部の各画素には、透明導電体を電極として利用する表示素子がそれぞれ設けられており、前記信号受け入れ用ＣＯＧ端子部または信号供給用ＣＯＧ端子部またはＯＬＢ端子部における前記透明導電体層と、各画素の透明導電体の電極は、同一のプロセスで形成されたものであることが好適である。
【００１６】
また、前記信号受け入れ用ＣＯＧ端子部または信号供給用ＣＯＧ端子部またはＯＬＢ端子部における前記透明導電体層は、前記開口周辺の配線保護膜も覆うように形成されていることが好適である。
【００１７】
また、前記信号受け入れ用ＣＯＧ端子部または信号供給用ＣＯＧ端子部またはＯＬＢ端子部における透明導電体層は、ＩＴＯで形成されることが好適である。
【００１８】
また、前記内部配線は、表示装置内部の各画素へデータ信号を供給するデータラインであり、各画素は、一端が前記データラインに接続された薄膜トランジスタと、この薄膜トランジスタを覆うトランジスタ保護膜と、を含み、前記信号受け入れ用ＣＯＧ端子部または信号供給用ＣＯＧ端子部またはＯＬＢ端子部における配線保護膜と、前記トランジスタ保護膜は同一のプロセスで形成されたものであることが好適である。
【００１９】
また、前記配線保護膜は、窒化シリコン膜であることが好適である。
【００２０】
また、本発明は、周辺部に別の半導体集積回路を直接接続するＣＯＧ端子部を有するアクティブマトリクス型の表示装置の製造方法であって、パネル周辺部に配置される接続配線を、アルミニウムまたはアルミニウム合金の層を含む導電体で形成するステップと、この接続配線を覆う配線保護膜を形成するステップと、この配線保護膜の端子部に該当する箇所に開口部を形成するステップと、この開口部の前記接続配線の表面を覆う透明導電体層を形成するステップと、を有することを特徴とする。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、端子部において、アルミニウムまたはアルミニウム系合金（好ましくはＡｌ−Ｎｄ）の層を含む導電体の接続配線上に形成した透明導電体層が用いられる。従って、ＣＯＧ構造を利用した接続において、端子部が十分な剛性を持つことが可能になる。また、透明導電体層によってアルミニウムまたはアルミニウム系合金の接続配線を覆っているため、酸化皮膜などの形成を抑制して端子部におけるコンタクト抵抗が上昇をして効果的な接続が行える。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２３】
図１は、本実施形態のＣＯＧ端子部の断面構造を示す図である。
【００２４】
データラインＤＬは、層間絶縁膜６０上に形成されており、周辺部分まで伸び、ＣＯＧ端子部の手前で終端している。このデータラインＤＬの終端部の層間絶縁膜６０には、コンタクトホールが形成されており、下方のモリブデン配線８０に接続されている。そして、このモリブデン配線８０が、ＣＯＧ端子部に伸びており、そこにおいてモリブデン配線８０上に接続配線１０が形成されている。なお、モリブデン配線８０は、後述するゲート電極（ゲートライン）と同一プロセスで形成されたものである。
【００２５】
接続配線１０と、データラインＤＬと、接続配線１０とデータラインＤＬの間に位置する層間絶縁膜６０上には、保護膜１２が形成されている。
【００２６】
ここで、層間絶縁膜６０は、ＳｉＯ2／ＳｉＮの積層膜、データラインＤＬは、モリブデン（Ｍｏ）、アルミニウム・ネオジウム（Ａｌ／Ｎｄ）、モリブデン（Ｍｏ）の三層構造の導電体であり、接続配線１０も同一である。なお、データラインＤＬおよび接続配線１０をチタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）の三層構造の導電体等で構成することも好適であり、さらに単層、二層、四層以上としたり、他の金属を利用した構造でもよい。また、保護膜１２は、ＳｉＮｘで表される窒化シリコン膜で形成されている。
【００２７】
この保護膜１２の一部を除去して接続配線１０が露出する除去部１８が形成されている。そして、この除去部１８の接続配線１０を覆って透明導電体層１１０が形成されている。この例では、この透明導電体層１１０は、ＩＴＯで形成されており、除去部１８周辺の保護膜１２上にも形成されている。すなわち、接続配線１０より、透明導電体層１１０の方が若干大きめに形成されている。
【００２８】
ここで、除去部１８は比較的大きくしてある。すなわち、この除去部１８内の透明導電体層１１０から形成されるＣＯＧ端子部２２の底部は、ある程度の面積を有している。そこで、この除去部１８の底部に対応するＣＯＧ端子部２２の透明導電体層１１０の底部上にＡＣＦ（異方性導電フィルム）２４をおき、これを水平ドライバＩＣ２６の下面に設けたバンプ２６ａで押圧する。ＡＣＦ２４は、例えば、導電粒子（金属コートしたプラスチックボール等）２４ａを熱硬化樹脂中に混合したものであり、押圧された部分において導電粒子２４ａがバンプ２６ａおよび透明導電体層１１０に直接接触したり、導電性粒子２４ａ同士が接触することで、バンプ２６ａと透明導電体層１１０を接続する。ＡＣＦ２４は、押圧されない部分は導電性がないため、接続を行う部分（水平ドライバＩＣの複数の端子（バンプ）と対応する複数のＣＯＧ端子部）全体を覆って配置すればよく、バンプ２６ａによって押圧される部分のみが導通される。なお、バンプ２６ａにも金などが利用される。また、図においては、ＡＣＦ２４を厚み方向１段だけ利用したが、これを２段以上積み重ねてもよい。この場合には、導電粒子２４ａ同士が接触して、バンプ２６ａと、除去部１８における透明導電体層１１０との電気的接続を達成する。
【００２９】
さらに、この例では、接続配線１０をデータラインＤＬに接続したが、画素部から伸び、別の半導体集積回路にＣＯＧ接続する配線であれば、電源ラインなど他の配線と接続することもできる。また、データラインＤＬについては、途中にデータ信号をオンオフするスイッチが設置されてもよい。
【００３０】
また、周辺部を除く保護膜１２の上には、平坦化膜６２が形成されており、データラインＤＬを覆う保護膜１２上には平坦化膜６２が存在する。
【００３１】
図２は、画素回路の構成を示す図である。データラインＤＬは、液晶パネルのカラム（列：垂直）方向に伸び、１列に１本設けられている。ゲートラインＧＬは、液晶パネルのロー（行：水平）方向に伸び、１行に１本設けられている。さらに、ロー方向には、ＳＣラインが１行に１本設けられている。
【００３２】
データラインＤＬには、ｎチャネルＴＦＴである選択トランジスタＱ１のドレインが接続されている。選択トランジスタＱ１のソースは、画素電極３０および保持容量Ｃの一方の電極に接続されている。また、保持容量Ｃの他方の電極はＳＣラインＳＣに接続されている。そして、画素電極３０に対向して、全画素にまたがる共通電極３２が設けれられ、画素電極３０と共通電極３２の間に液晶ＬＣが配置される。
【００３３】
複数のゲートラインＧＬは、１水平期間ずつ順次選択され、Ｈレベルに設定される。このため、そのゲートラインＧＬにゲートが接続されている該当行の選択トランジスタＱ１がオンする。一方、データラインＤＬには、選択トランジスタＱ１がオンしている行の画素についてのデータ電圧が供給される。従って、選択された行の各画素の保持容量Ｃには、その画素のデータ電圧がそれぞれ充電される。これによって、保持容量Ｃに充電されたデータ電圧がその画素の液晶ＬＣに印加され、表示が行われる。ゲートラインＧＬは、順次選択を変更していくが、１つの画素については次のフレームにおいて、データ書き込みが行われるまで、書き込まれたデータ電圧による表示が継続される。
【００３４】
図３、図４には、画素部分の断面および平面構成を示す。ガラス基板５０上には、ＳｉＯ2／ＳｉＮの２層積層膜からなるバッファ層５２が配置され、その上の所定箇所には半導体層７２が形成されている。この例では、半導体層７２はポリシリコンで形成されている。半導体層７２およびバッファ層５２の上には、ＳｉＮ／ＳｉＯ2の２層積層膜からなるゲート絶縁膜５４が形成される。また、このゲート絶縁膜５４上であって、半導体層７２の中央部分の上方にはゲート電極５６が形成されている。この例は、選択トランジスタＱ１としてシングルゲートタイプのＴＦＴを採用しており、ゲート電極５６が１つ形成されているが、ダブルゲートタイプとして、ゲート電極５６を２つ形成することも好適である。なお、この例において、ゲート電極５６は、ゲートラインＧＬの所定部分を水平方向に突出形成したものである。半導体層７２のゲート電極５６の下方部分は、チャネル領域７２ｃ、その両側がドレイン領域７２ｄ、ソース領域７２ｓになっており、これによって選択トランジスタＱ１が形成される。
【００３５】
ゲート電極５６およびゲート絶縁膜５４上にはＳｉＯ2／ＳｉＮの積層膜からなる層間絶縁膜６０が形成されている。この層間絶縁膜６０上であってドレイン領域（またはソース領域）７２ｄの上方に該当する位置には、ドレイン電極（またはソース電極）７４が形成されている。このドレイン電極７４は、層間絶縁膜６０、ゲート絶縁膜５４を貫通するコンタクトによりドレイン領域７２ｄに直接接続されている。また、ソース領域７２ｓは、コンタクトを介しデータラインＤＬに接続されており、このデータラインＤＬがソース電極として機能している。
【００３６】
また、半導体層７２は、ドレイン領域７２ｄからそのまま水平方向に延長されており、この延長部分には、ＳＣラインＳＣがゲート絶縁膜５４を介して対向配置されている。従って、半導体層７２の延長部分と、ＳＣラインＳＣと、それらに挟まれたゲート絶縁膜５４によって、保持容量Ｃが形成される。
【００３７】
ドレイン電極７４、層間絶縁膜６０およびデータラインＤＬを覆ってＳｉＮｘ（窒化シリコン）からなる保護膜１２と、アクリル樹脂などからなる平坦化膜６２が形成されている。そして、ドレイン電極７４上の保護膜１２および平坦化膜６２内にコンタクトホールが形成され、ここをコンタクトとして、ＩＴＯからなる画素電極６４が形成される。
【００３８】
なお、この例は半透過型のパネルであり、平坦化膜６２上であって画素電極６４の下側に反射膜６８が設けられている。この反射膜６８が設けられているスペースは、画素の約３分の１程度である。なお、反射型のパネルの場合、反射膜６８は、画素電極６４の下の全面に設けられる。
【００３９】
また、平坦化膜６２の反射膜６８が設けられる部分については、凹凸が形成され、反射膜６８によって反射される光の広角化が図られている。
【００４０】
これがＴＦＴ基板１００の構成であり、このＴＦＴ基板１００に液晶ＬＣを挟んで対向して、対向基板２００が配置されている。
【００４１】
この対向基板２００は、ガラス基板９０を有し、このガラス基板９０上（内側）に、画素の境部分にブラックマトリクスＢＭを有するカラーフィルタ９２とが配置されている。このカラーフィルタ９２は、通常ＲＧＢの３種類で、画素によっていずれかの色のものが採用される。
【００４２】
そして、カラーフィルタ９２上（内側）には、対向電極９４が全画素共通に形成されている。この対向電極９４は、画素電極６４と同様にＩＴＯで構成される。さらに、反射膜６８に対向する部分は、光路長を合わせるために、液晶ＬＣの厚さが半分になるように、厚み調整層９８が、カラーフィルタ９２と、対向電極９４との間に設けられている。また、厚み調整層９８は、ＶＡ（垂直配向）タイプの液晶の場合、配向制御用突起として使用できるが、この配向制御のために、各画素における対向電極９４上の所定位置に、配向制御用突起を別途形成してもよい。
【００４３】
なお、ガラス基板５０、９０の外側には、偏光板、位相差板が設けられ、画素電極６４および対向電極９４と液晶ＬＣの間には、配向膜が設けられている。
【００４４】
このような構成においては、半導体層７２を含むＴＦＴ（選択トランジスタＱ１）がオンすると、データラインＤＬからのデータ電圧が画素電極６４に印加される。従って、この電圧が画素電極６４と、対向電極９４間の空間に存在する液晶ＬＣ印加され、データ電圧に応じた表示が行われる。
【００４５】
なお、図４に示すように、選択トランジスタＱ１、保持容量Ｃの上方を覆って反射膜６８が形成され、この部分が反射型のＬＣＤとして機能する。従って、画素領域全体を液晶表示部として利用することができる。
【００４６】
次に、製造工程について、図５〜図１５に基づいて説明する。まず、ＴＦＴ形成工程が実施される。
【００４７】
このＴＦＴ形成工程では、ガラス基板上５０上にバッファ層５２が基板全面に形成され（Ｓ１１）、その上にアモルファスシリコン（ａ−Ｓｉ）膜が成膜される（Ｓ１２）。ここで、バッファ層５２は、ＳｉＯ2／ＳｉＮの積層膜で、厚みは１００〜２００ｎｍ、ａ−Ｓｉ膜は、厚み３０〜５０ｎｍ程度とする。また、これら膜は、プラズマＣＶＤで形成される。これによって、ガラス基板５０上には、ａ−Ｓｉ／ＳｉＯ2／ＳｉＮ／ｇｌａｓｓ（ガラス基板）という膜が積層される。
【００４８】
次に、レーザを照射（レーザアニール）して、アモルファスシリコン膜について低温での結晶化が行われる（Ｓ１３）。これによって、アモルファスシリコンが結晶化してポリシリコン層が形成される。次に、得られたポリシリコン層がパターニングされて、所要部分にポリシリコンのアイランド（半導体層７２）が形成される（Ｓ１４）。その後、フォトリソグラフィーによりレジストパターンを形成して、ｎチャネルＴＦＴのソース・ドレイン領域などに不純物（例えばリン）がドープされる（Ｓ１５）。
【００４９】
次に、この半導体層７２を含め基板全面にＳｉＮｘ／ＳｉＯ2の積層膜からなるゲート絶縁膜５４が形成される（Ｓ１６）。
【００５０】
これによって、画素部においては図７（Ａ）に示すように、ＴＦＴや容量を形成する領域などに形成されたポリシリコンからなる半導体７２を覆ってゲート絶縁膜５４が形成される。一方、ＣＯＧ端子部では、図７（Ｂ）に示すように、バッファ層５２上にゲート絶縁膜５４が形成される。
【００５１】
次に、図８（Ａ）に示すようにゲート絶縁膜５４上の、半導体層７２のチャネル領域７２ｃの上方に当たる位置にゲート電極５６がスパッタリングにより形成される（Ｓ１７）。ここで、ゲート電極５６は、上述のようにモリブデンＭｏであり、２００〜３００ｎｍの厚みで成膜される。また、このゲート電極５６は、ゲートラインＧＬの一部として形成される。また、ＳＣラインＳＣもゲートラインＧＬと同一プロセスで形成され、保持容量Ｃは、保持容量用に形成された半導体層７２がゲート絶縁膜５４を介し、ＳＣラインＳＬと対向配置されることで形成される。さらに、画素部においてゲート電極５６が形成される際に、ＣＯＧ端子部においては、図８（Ｂ）に示すように、モリブデン配線８０が同一プロセスで形成される。
【００５２】
ゲートラインＧＬ等の形成の後、周辺回路におけるｐチャネルＴＦＴのソース・ドレイン領域に不純物（例えば、ボロン）がドープされる（Ｓ１８）。これは、フォトリソグラフィーにより、ドープが必要な領域以外に形成したレジストなどをマスクとしたボロンのイオンドープによって行われる。このとき、ＣＯＧ部においては、何ら処理はなされない（不純物ドープもなされない）。
【００５３】
次に、基板全面にＳｉＯ2／ＳｉＮｘからなる層間絶縁膜６０をプラズマＣＶＤによって成膜する（Ｓ１９）。厚みは、例えば４００〜７００ｎｍ程度とする。この層間絶縁膜６０を形成した場合には、熱処理による活性化アニールによって不純物をドープした領域について活性化し（Ｓ２０）、これら領域におけるキャリアの移動度を十分なものにする。
【００５４】
この処理では、図９（Ａ）、（Ｂ）に示すように、画素部において層間絶縁膜６０が形成され、ＣＯＧ端子部において層間絶縁膜６０が形成される。なお、ＣＯＧ部においては不純物ドープがなされていないため、活性化の処理は行われない。
【００５５】
さらに、層間絶縁膜６０およびゲート絶縁膜５４の、半導体層７２のソース領域、ドレイン領域に対し、フォトリソグラフィーおよびウェットエッチングによりコンタクトホールを形成する（Ｓ２１）。この際に、ＣＯＧ端子部のモリブデン配線８０の上方の層間絶縁膜６０についても、内側端部上にコンタクトホールが形成されるとともに、端子部分において、除去部１８が形成される。次に、データラインＤＬ（ソース電極）、ドレイン電極７４を形成する（Ｓ２２）。ここで、データラインＤＬ、ドレイン電極７４は、コンタクトホールを覆って形成される。さらに、各列のデータラインＤＬは、周辺部にまで延長され、その端部がコンタクトホール上に至る。従って、このコンタクトを介しデータラインＤＬがモリブデン配線８０に接続される。さらに、ＣＯＧ端子部の除去部１８を覆って、データラインＤＬなどと一緒に接続配線１０が形成される。
【００５６】
すなわち、この処理では、図１０（Ａ）、（Ｂ）に示すように、画素部において、ソース（データラインＤＬ）・ドレイン電極が形成され、ＣＯＧ端子部においては、データラインＤＬが層間絶縁膜６０を貫通するコンタクトを介しモリブデン配線８０に接続され、かつ除去部１８のモリブデン配線８０上に接続配線１０が形成される。これらは、スパッタリングによるＭｏ／Ａｌ−Ｎｄ／Ｍｏの積層膜（厚み４００〜８００ｎｍ）の成膜の後、フォトリソグラフィーおよびウェットエッチングによって形成される。
【００５７】
なお、データラインＤＬは、表示部分の幅（水平）方向全体に広がっているが、接続配線１０は透明導電体層１１０を介し水平ドライバＩＣに接続されるため、データラインＤＬよりその間隔が狭められている。図６にその一部の状態を模式的に示してある。また、図１におけるＴＦＴ基板１００は、ガラス基板５０、バッファ層５２、ゲート絶縁膜５４から構成されている。
【００５８】
次に、ＳｉＮｘからなる保護膜１２が基板全面に形成される（Ｓ２３）。従って、図１１（Ａ）、（Ｂ）に示すように、表面が保護膜１２によって覆われる。
【００５９】
次に、アクリル樹脂の平坦化膜６２が基板全面に形成され（Ｓ２４）、フォトリソグラフィーで必要部分が除去される。各画素においては、ドレイン電極７４の上方の平坦化膜６２が除去される。また、ＣＯＧ端子部では、データラインＤＬの終端部より外側の平坦化膜６２が除去され、保護膜１２が露出される。すなわち、図１２（Ａ）、（Ｂ）に示すように、画素部において、平坦化膜６２にコンタクトホールを形成する際に、接続配線１０上の平坦化膜６２が除去される。また、コンタクトホール形成の際に、平坦化膜６２の反射膜６８を形成する領域について、不均一な露光を利用して凹凸を形成する。
【００６０】
次に、図１３（Ａ）に示すように、画素部において、Ａｌ−Ｎｄからなる反射膜６８が平坦化膜６２上にスパッタリング成膜の後、フォトリソグラフィーおよびウェットエッチングにより形成される（Ｓ２５）。このとき、図１３（Ｂ）に示すように、ＣＯＧ端子部には、何も形成されない。
【００６１】
次に、フォトリソグラフィーおよびウェットエッチングにより、ドレイン電極７４の上の保護膜１２およびＣＯＧ端子部における除去部１８上の保護膜１２を除去し、コンタクトホールを形成する（Ｓ２６）。これによって、図１４（Ａ）、（Ｂ）に示すように、ドレイン電極７４の上面および除去部１８の接続配線１０が露出される。
【００６２】
そして、図１５（Ａ）に示すように、画素部分において、ＩＴＯからなる画素電極６４が形成される（Ｓ２７）。このときＣＯＧ端子部では、図１５（Ｂ）に示すように、開口部１８およびその周辺の保護膜１２を覆ってＩＴＯからなる透明導電体層１１０が形成される。実際には、ＩＴＯをスパッタリング成膜した後、フォトリソグラフィーおよびウェットエッチングで画素電極６４や透明導電体層１１０をパターニングする。このとき、ＣＯＧ端子部において、表面に反射膜６８と同様にＡｌ−ＮｄからなるＣＯＧ端子部２２が配置されていると、ＩＴＯ膜のウェットエッチングには、このＡｌ−Ｎｄ膜が侵されないようなエッチング、例えばエッチャントとしてシュウ酸（（ＣＯＯＨ2）・２Ｈ2Ｏ）を用いることが好ましいが、本実施形態ではＣＯＧ端子部２２は、ＩＴＯからなる透明導電体層１１０で覆われているため、各種のエッチャントを利用することができる。
【００６３】
なお、透過型のパネルであれば、反射膜６８は、形成せず、平坦化層６２に凸凹の表面を形成する必要もない。
【００６４】
このようにして、図１に示したＣＯＧ端子部の構成は、画素部におけるプロセスをそのまま利用して形成される。そして、凹状のＣＯＧ端子部の透明導電体層１１０上に適当数のバンプ２６ａを配置して、水平ドライバＩＣが接続される。
【００６５】
なお、上述した構成は、水平ドライバＩＣにおける出力側の端子部である。水平ドライバＩＣの入力端子側においても、同様のＣＯＧ端子が基板側に設けられ、同様にＣＯＧ構造による接続が行われる。
【００６６】
さらに、このＣＯＧ端子の周辺に、外部からの信号線（ＦＰＣなど）が接続されるＯＬＢ端子部が形成される。このＯＬＢ端子部も、ＣＯＧ端子部と基本的に同一の構成である。
【００６７】
図１６は、端子部の全体構成を示す図である。ＴＦＴ基板１００に対向して共通電極が形成された対向基板２００が配置され、この対向基板２００の周辺部分とそれに対向するＴＦＴ基板１００の平坦化膜６２の周辺部分がシール１２２によってシールされ、その内部に液晶が封入されている。
【００６８】
そして、このシール１２２より外側に図１に示したＣＯＧ端子部２２が形成されている。ＣＯＧ端子部２２は、水平ドライバＩＣ２６と接続するためのものであり、水平ドライバＩＣからの信号出力用のＣＯＧ端子部２２ａと、水平ドライバＩＣへの信号入力用の端子部２２ｂを有する。これらＣＯＧ端子部２２ａ、２２ｂは基本的に同じ構造を有しており、両者は層間絶縁膜６０によって分離されたモリブデン配線８０上に、接続配線２０、透明導電体層１１０が積層された構成を有している。また、ＣＯＧ端子２２ｂのモリブデン配線８０は、そのまま外側に延長され、ＯＬＢ端子部１３０に至っている。このＯＬＢ端子部１３０は、外部からの各種信号をＴＦＴ基板１００に入力するためのフレキシブルケーブルなどが接続される端子部分であり、このＯＬＢ端子部１３０もＣＯＧ端子２２と同様に、モリブデン配線８０上に接続配線１０、透明導電体層１１０が積層された構成を有している。
【００６９】
このように、本実施形態においては、ＯＬＢ端子部１３０と、ＣＯＧ端子部２２ｂをモリブデン配線８０によって接続している。このモリブデン配線８０は、画素部におけるゲート電極と同一のプロセスで形成されたものである。従って、ＣＯＧ端子部２２ａを形成するモリブデン配線８０と、ＣＯＧ端子部２２ｂのモリブデン配線８０とは、層間絶縁膜６０によって、分離形成することができ、特別なプロセスを追加することなく、ＣＯＧ端子部２２と同時にＯＬＢ端子部１３０を形成することができる。
【００７０】
そして、外部から入力されてくる表示用の映像信号は、ＯＬＢ端子部１３０、ＣＯＧ端子部２２ｂを介し、水平ドライバＩＣ２６に入力され、この水平ドライバＩＣ２６からの信号がＣＯＧ端子２２ａを介し、内部の各画素に供給される。
【００７１】
また、本実施形態において、シール１２２の外側の対向基板２００のない領域における配線の引き回し自体は、モリブデン配線８０を用いて行われ、アルミニウムまたはアルミニウム合金の層を含む導体は、接続配線１０のみに用いられる。すなわち、シール１２２の外側の領域においては、ＣＯＧ端子部、ＯＬＢ端子部分において接続配線１０としてアルミニウムまたはアルミニウム合金の層を含む導体が用いられるが、その他の引き回し配線には、モリブデン配線が用いられる。
【００７２】
シール１２２より外側の領域は、外気にさらされる領域であり、腐食等に比較的弱いアルミニウムまたはアルミニウム合金を用いないことで、耐久性を向上することができる。
【００７３】
図１７には、透過型液晶表示装置における画素部の構造が示されている。図３の半透過型の場合に比べ、反射膜６８がなく、画素電極６４は平坦であり、また対向電極９４も平坦に形成されている。
【００７４】
このように、本実施形態によれば、水平ドライバＩＣを接続するＣＯＧ端子において、データラインＤＬに用いられる金属（アルミニウム（Ａｌ）またはアルミニウム合金（ＡｌＮｄの層を含む導電体）の上に形成したＩＴＯからなる透明導電体層１１０が利用される。従って、ＣＯＧ端子部における酸化膜の形成を防止して、コンタクト抵抗を小さくすることができる。また、ＣＯＧ端子部は、平坦化膜を除去して形成されているため、剛性が十分あり、確実な接続が行える。また、除去部１８以外のデータラインＤＬおよび接続配線１０は、平坦化膜が覆っているため、十分な保護が行える。さらに、ＣＯＧ端子部２２は、接続配線１０上に平坦化膜６２を介さずに設けられるため、水平ドライバＩＣをバンプ２６ａを介し押しつけ固定する際に十分な圧力をバンプ２６ａに印加して接続が行える。
【００７５】
なお、本実施形態の構成は、透過型、半透過型、全反射型のいずれのパネルにも適用することができる。
【図面の簡単な説明】
【００７６】
【図１】実施形態に係る端子部分の構成を示す図である。
【図２】画素回路を示す図である。
【図３】画素部の構成を示す断面図である。
【図４】画素部の構成を示す平面図である。
【図５】プロセスの手順を示す図である。
【図６】データラインと、接続配線の関係を示す図である。
【図７】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図８】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図９】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１０】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１１】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１２】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１３】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１４】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１５】プロセス手順を示す画素部およびＣＯＧ端子部の断面図である。
【図１６】端子部分の全体構成を示す図である。
【図１７】透過型の画素部分の構造を示す図である。
【図１８】従来の端子部分の構成を示す図である。
【符号の説明】
【００７７】
１０  接続配線、１２  保護膜、１４  透明導電膜、１６  ＴＦＴ基板、１８  除去部、２０  端子下地層、２２  ＣＯＧ端子部、２４  ＡＣＦ、２６  水平ドライバＩＣ、２６ａ  バンプ、３０  画素電極、３２  共通電極、５０  ガラス基板、５２  バッファ層、５４  ゲート絶縁膜、５６  ゲート電極、６０  層間絶縁膜、６２  平坦化膜、６４  画素電極、６６  コンタクトパッド、６８  反射膜、７２  半導体層、７２ｃ  チャネル領域、７２ｄ  ドレイン領域、７２ｓ  ソース領域、７４  ドレイン電極、８０  モリブデン配線、１１０  透明導電体層、Ｃ  保持容量、ＤＬ  データライン、ＧＬ  ゲートライン、ＬＣ  液晶、Ｑ１  選択トランジスタ、ＳＣ  ライン。
【図１】
2006309028.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006309028.tif 000009
【図８】
2006309028.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2006309028.tif 000014
【図１３】
2006309028.tif 000015
【図１４】
2006309028.tif 000016
【図１５】
2006309028.tif 000017
【図１６】
2006309028.tif 000018
【図１７】
2006309028.tif 000019
【図１８】
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