(57)【要約】【課題】  パワートランジスタを有する半導体装置の外部端子を覆ってしまうことなく、半導体チップを樹脂封止する。【解決手段】  パワートランジスタを有する半導体チップ３は金属キャップ２の凹部２ａ内に半導体チップ３の第１面のドレイン電極ＤＥが接続材５ａを介して凹部２ａの底面に接合された状態で収容されている。この半導体チップ３の第１面の反対面である第２面にはゲート電極ＧＥおよびソース電極が形成されており、そのゲート電極ＧＥおよびソース電極ＳＥには接続材５ｂ，５ｃを介して金属板端子６Ｇ，６Ｓが接合されている。また、半導体チップ３は金属板端子６Ｇ，６Ｓの実装面が露出された状態で樹脂封止体４により封止されている。金属板端子６Ｇ，６Ｓおよび金属キャップ２の第３部分２ｄの実装面は接続材５ｅ，５ｆ，５ｇを介して実装基板１０の電極１０Ｅに接合される。【選択図】  図７
2006222298.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、前記半導体チップに接続された導電性キャップと、前記半導体チップを封止する封止樹脂体とを有し、実装基板に実装可能な半導体装置であって、
前記導電性キャップは、上部、側部および脚部からなり、
前記半導体チップは、前記導電性キャップの上部および側部によって囲われた領域に配置され、
前記半導体チップは上面に上部電極、下面に第１および第２下部電極をそれぞれ有し、
前記半導体チップの上部電極は、導電性を有するキャップ接続用接続材を介して前記導電性キャップの上部と接合され、
前記半導体チップの第１下部電極は、導電性を有する第１接続材を介して第１外部接続用端子と接合され、
前記半導体チップの第２下部電極は、導電性を有する第２接続材を介して第２外部接続用端子と接合され、
前記封止樹脂体は、前記半導体チップを覆い、かつ、前記第１および第２外部接続用端子が露出されるように前記導電性キャップ内部に充填され、
前記導電性キャップの脚部、前記第１および第２外部接続用端子は、それぞれ前記実装基板の電極に電気的に接続可能であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記半導体チップにはＭＩＳ・ＦＥＴが形成され、前記半導体チップの上部電極、第１下部電極および第２下部電極は、それぞれ前記ＭＩＳ・ＦＥＴのドレイン領域、ゲート電極、ソース領域と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記ＭＩＳ・ＦＥＴは半導体基板に形成されたトレンチ内に前記ゲート電極を有するトレンチ型ゲート構造を有していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１および第２接続材は銀ペーストからなることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第１および前記第２外部接続用端子は、前記樹脂封止体の面位の制御を緩和する機能を有することを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第１および前記第２外部接続用端子は、前記半導体装置の外部端子を汎用化させる機能を有することを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記第１外部接続用端子、前記第２外部接続用端子、前記第１接続材、前記第２接続材は、前記半導体チップと、前記実装基板との熱膨張率差により生じる熱応力を緩衝する機能を有することを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記第１および前記第２外部接続用端子の材料は、前記半導体チップの熱膨張率と前記実装基板の熱膨張率との間の熱膨張率を有する金属材料からなることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記第１および前記第２外部接続用端子の材料が銅を主材料とすることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記導電性キャップの前記側部には、前記第１および前記第２外部接続用端子の一部が前記導電性キャップの側面から露出されるような凹みが形成されていることを特徴とする半導体装置。
【請求項１１】
（ａ）導電性キャップを用意する工程、
（ｂ）前記導電性キャップの上部および側部で囲まれた領域内に半導体チップを収容する工程、
（ｃ）前記半導体チップを樹脂封止体により封止する工程を有し、
前記導電性キャップは、前記上部、前記側部および脚部を一体的に有し、
前記半導体チップは、互いに反対側に位置する第１面および第２面と、前記第１面に形成された上部電極と、前記第２面に形成された第１および第２下部電極とを有し、
前記（ｂ）工程は、
（ｂ１）前記半導体チップを、前記半導体チップの前記上部電極と前記導電性キャップの上部との間に導電性を有するキャップ接続用接続材を介して前記導電性キャップの上部および側部で囲まれた領域内に搭載する工程、
（ｂ２）前記半導体チップの前記第１および前記第２下部電極上に、それぞれ第１および第２接続材を介して第１および第２外部接続用端子を搭載する工程、
（ｂ３）前記（ｂ１）および（ｂ２）工程後、前記キャップ接続用接続材、第１接続材および前記第２接続材を加熱溶融させることにより、前記半導体チップの前記上部電極を前記キャップ接続用接続材を介して前記導電性キャップの上部に接合し、前記半導体チップの前記第１下部電極を前記第１接続材を介して前記第１外部接続用端子に接合し、前記半導体チップの前記第２下部電極を前記第２接続材を介して前記第２外部接続用端子に接合する工程を有し、
前記（ｃ）工程は、
（ｃ１）前記半導体チップを覆い、かつ、前記第１および前記第２外部接続用端子が露出されるように前記樹脂封止体を前記導電性キャップの前記上部および側部で囲まれた領域内に充填する工程、
（ｃ２）前記樹脂封止体を加熱硬化する工程を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記（ｂ３）工程に際して、前記導電性キャップの脚部の実装基板対向面と、前記第１および前記第２外部接続用端子の実装基板対向面とが同一平面内に配置されるようにすることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記第１および前記第２外部接続用端子は、前記（ｃ１）工程の前記樹脂封止体の充填時における前記樹脂封止体の面位の制御を緩和する機能を有することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、前記第１および前記第２外部接続用端子は、前記半導体装置の外部端子を汎用化させる機能を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、前記第１外部接続用端子、前記第２外部接続用端子、前記第１接続材および前記第２接続材は、前記半導体チップと、前記実装基板との熱膨張率差により生じる熱応力を緩衝する機能を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、前記第１および前記第２外部接続用端子の材料は、前記半導体チップの熱膨張率と前記実装基板の熱膨張率との間の熱膨張率を有する金属材料からなることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、前記第１および前記第２外部接続用端子の材料が銅を主材料とすることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、前記半導体チップにはＭＩＳ・ＦＥＴが形成され、前記半導体チップの上部電極、第１下部電極および第２下部電極は、それぞれ前記ＭＩＳ・ＦＥＴのドレイン領域、ゲート電極、ソース領域と電気的に接続されていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、前記ＭＩＳ・ＦＥＴは半導体基板に形成されたトレンチ内に前記ゲート電極を有するトレンチ型ゲート構造を有していることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置の製造方法において、前記第１および第２接続材は銀ペーストからなることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１１記載の半導体装置の製造方法において、前記（ａ）工程で用意される前記導電性キャップの前記側部には、前記第１および前記第２外部接続用端子の一部が前記導電性キャップの側面から露出されるような凹みが形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、パワートランジスタを有する半導体装置のパッケージング技術に関するものである。
【背景技術】
【０００２】
高出力半導体装置として、例えばパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）、バイポーラパワートランジスタ等のようなパワートランジスタが形成された半導体チップを有する半導体装置がある。
【０００３】
このようなパワートランジスタを有する半導体装置については、例えば特開２００４−５００７２０号公報（特許文献１）に記載があり、この特許文献１には、パワーＭＯＳ・ＦＥＴを有する半導体装置の構造が開示されている。この特許文献１の段落００２４および図２１には、クリップ内の内部ウェブの表面に、ダイ（半導体チップ）のドレイン電極を銀を含むエポキシによって接続するとともに、最適には、ダイの縁の周囲に低応力、高接着力のエポキシをリング状に塗布し、パッケージを密封し、かつパッケージに構造強さを追加する構成が開示されている。
【０００４】
また、例えば特開２００３−５１５１３号公報（特許文献２）には、パワーＭＯＳ・ＦＥＴを有する半導体チップの電極に金属片を接続する構成が開示されている。この特許文献２の段落００４１および図５には、半導体装置（半導体チップ）の電極パッド上に超音波エネルギーを用いて金属片を直接接合し、さらに、電極パッドと金属片との接合部分の周囲を、可撓性、耐湿性および耐熱性を有する耐湿性樹脂により封止する構成が開示されている。
【特許文献１】特表２００４−５００７２０号公報（段落００２４、図２０）
【特許文献２】特開２００３−５１５１３号公報（段落００１２，００４１、図５等）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、パワートランジスタを有する半導体装置においては、以下の課題があることを本発明者は見出した。
【０００６】
すなわち、第１は、半導体チップを封止する樹脂の充填制御が難しいという問題である。半導体チップの表面が露出されているとリーク不良（特に半導体チップの外周部でのエリアショート）や腐食等のような環境ストレス耐性の問題が生じる。このため、半導体チップを樹脂で封止することが好ましいが、半導体チップの全体を樹脂で覆うようにすると、樹脂が半導体チップのソース電極やゲート電極の表面を覆ってしまったり、汚してしまったりする虞があり、半導体チップを封止する樹脂の充填制御、すなわち、樹脂面位の制御が難しく、実際には、半導体チップの側面程度しか樹脂で覆うことができない。今後もパッケージの薄型化が進められる傾向にあるので、このような問題は益々顕著になる。
【０００７】
第２は、半導体装置のゲート用の外部端子およびソース用の外部端子が、半導体チップのチップサイズや半導体チップのゲート電極およびソース電極の位置またはサイズによって変動する、という問題である。すなわち、半導体チップのゲート電極およびソース電極がそのまま半導体装置のゲート用の外部端子およびソース用の外部端子となる場合、同じ半導体装置であっても、半導体チップが変われば半導体装置のゲート用の外部端子およびソース用の外部端子の位置やサイズも変わってしまう場合がある。
【０００８】
第３は、半導体チップが、半導体チップよりも熱膨張率の大きい実装基板に直に接続されるので、半導体チップのソース電極およびゲート電極と、実装基板の電極とを接続する接続部に熱膨張率差に起因する大きな熱応力が加わり、その接続部の熱疲労が早く、その接続部で破壊が生じる問題がある。
【０００９】
本発明の目的は、パワートランジスタを有する半導体装置の外部端子を覆ってしまうことなく、半導体チップを樹脂封止することのできる技術を提供することにある。
【００１０】
また、本発明の他の目的は、パワートランジスタを有する半導体装置の電極構成に汎用性を持たせることのできる技術を提供することにある。
【００１１】
また、本発明の他の目的は、パワートランジスタを有する半導体装置と実装基板との接続部における熱疲労寿命を向上させることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明は、金属キャップの凹部内に収容された半導体チップの実装基板対向面の電極に接続材を介して金属板端子を設け、前記金属板端子が露出されるように前記半導体チップを樹脂封止体によって封止したものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
すなわち、金属キャップの凹部内に収容された半導体チップの実装基板対向面の電極に接続材を介して金属板端子を設け、前記金属板端子が露出されるように前記半導体チップを樹脂封止体によって封止したことにより、パワートランジスタを有する半導体装置において半導体装置の電極を覆ってしまうことなく、半導体チップを樹脂封止することができる。
【００１７】
また、金属キャップの凹部内に収容された半導体チップの実装基板対向面の電極に接続材を介して金属板端子を設けたことにより、パワートランジスタを有する半導体装置の電極構成に汎用性を持たせることができる。
【００１８】
また、金属キャップの凹部内に収容された半導体チップの実装基板対向面の電極に接続材を介して金属板端子を設けたことにより、パワートランジスタを有する半導体装置と実装基板との接続部における熱疲労寿命を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
図１は本実施の形態１の半導体装置の上面の平面図、図２は図１の半導体装置の側面図、図３は図１の半導体装置の下面の平面図、図４は図１の半導体装置のＸ１−Ｘ１線の断面図である。
【００２１】
本実施の形態１の半導体装置１Ａは、金属キャップ（導電性キャップ）２と、金属キャップ２の凹部２ａ内に収容された半導体チップ３と、金属キャップ２の凹部２ａ内に充填され半導体チップ３を封止する樹脂封止体４とを備えている。
【００２２】
金属キャップ２は、例えば銅または銅合金のような電気導電性、熱伝導性および加工性に優れた金属からなり、その露出表面には、例えばパラジウム（Ｐｄ）、鉛（Ｐｂ）−錫（Ｓｎ）メッキ、錫−銀（Ａｇ）−銅メッキまたは錫メッキ等のような金属メッキが施されている。この金属キャップ２は、第１部分（上部）２ｂ、第２部分（側部）２ｃおよび第３部分（脚部）２ｄを一体的に有している。
【００２３】
金属キャップ２の第１部分２ｂは、金属キャップ２の頭部および凹部２ａの底部を形成する部分である。また、金属キャップ２の第２部分２ｃは、金属キャップ２の側部および凹部２ａの内側部を形成する部分である。この第２部分２ｃは、上記第１部分２ｂの外周から金属キャップ２の上面に対して交差（ほぼ直交）する方向に延在した状態で形成されている。これら第１部分２ｂと第２部分２ｃとで囲まれる空間（領域）に上記凹部２ａが形成されている。さらに、金属キャップ２の第３部分２ｄは、金属キャップ２の脚部を形成する部分である。すなわち、第３部分２ｄは、半導体装置１Ａのドレイン用の外部端子を形成する部分であり、後述の実装基板の電極が接続される部分である。この第３部分２ｄは、上記第２部分２ｃの上記第１部分２ｂから遠ざかる側の終端に形成されている。
【００２４】
上記半導体チップ３は、例えばパワーＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等のようなパワートランジスタが形成されたデバイス本体部分であり、その厚さ方向において互いに反対側に位置する第１面（上面）および第２面（下面）を有している。半導体チップ３の第１面は、上記金属キャップ２の頭部（凹部２ａの底面）側に位置している。一方、半導体チップ３の第２面は、上記金属キャップ２の脚部（半導体装置１Ａの実装面）側に位置している。この半導体チップ３の第１面には、ドレイン電極（上部電極）ＤＥが配置され、半導体チップ３の第２面には、ゲート電極（第１下部電極）ＧＥおよびソース電極（第２下部電極）ＳＥが配置されている。すなわち、半導体チップ３は、半導体チップ３の動作時に生じた熱を互いに反対に位置する第１面および第２面の両方から放散することが可能な構成となっている。半導体チップ３の熱膨張率は、例えば３．０〜３．５ｐｐｍ／℃程度である。
【００２５】
上記半導体チップ３のドレイン電極ＤＥは、上記パワーＭＩＳ・ＦＥＴのドレイン電極であり、接続材（キャップ接続用接続材）５ａを介して上記金属キャップ２の凹部２ａの底面（第１部分２ｂ）と接合され電気的に接続されている。
【００２６】
上記半導体チップ３のゲート電極ＧＥは、上記パワーＭＩＳ・ＦＥＴのゲート電極である。このゲート電極ＧＥの実装基板に対向する面は、上記金属キャップ２の第３部分２ｄの実装基板に対向する面とは異なる平面内に配置されており、第３部分２ｄの実装基板に対向する面の位置よりも凹部２ａの底部に近づく方向にずれて配置されている。このゲート電極ＧＥは、接続材（第１接続材）５ｂを介してゲート用の金属板端子（第１外部接続用端子）６Ｇと接合され電気的に接続されている。
【００２７】
また、上記半導体チップ３のソース電極ＳＥは、上記パワーＭＩＳ・ＦＥＴのソース電極である。このソース電極ＳＥの実装基板に対向する面は、上記金属キャップ２の第３部分２ｄの実装基板に対向する面とは異なる平面内に配置されており、第３部分２ｄの実装基板に対向する面の位置よりも凹部２ａの底部に近づく方向にずれて配置されている。このソース電極ＳＥは、接続材（第２接続材）５ｃを介してソース用の金属板端子（第２外部接続用端子）６Ｓと接合され電気的に接続されている。
【００２８】
上記金属板端子６Ｇ，６Ｓは、例えば銅または銅合金等のような電気導電性、熱伝導性および加工性に優れた金属からなり、その露出表面には、上記金属キャップ２の表面に施されているのと同様の金属メッキが施されている。金属端子６Ｇ，６Ｓの厚さは、例えば０．１〜０．５ｍｍ程度である。金属端子６Ｇ，６Ｓの熱膨張率は、例えば１６〜１７ｐｐｍ／℃程度である。ゲート用の金属板端子６Ｇは半導体装置１Ａのゲート用の外部端子であり、上記ソース用の金属板端子６Ｓは半導体装置１Ａのソース用の外部端子であり、これら金属板端子６Ｇ，６Ｓの実装基板に対向する面は、上記金属キャップ２の第３部分２ｄの実装基板に対向する面と同一平面内に配置されている。すなわち、本実施の形態１の半導体装置１Ａは、ドレイン端子用の第３部分２ｄと、ゲート端子用の金属板端子６Ｇと、ソース端子用の金属板端子６Ｓとを半導体装置１の裏面に持つ面実装型構造になっている。なお、金属板端子６Ｓの平面寸法の方が、金属板端子６Ｇの平面寸法よりも大きい。
【００２９】
ここで、前記特許文献１のように金属板端子６Ｇ，６Ｓを設けず、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥをそのまま外部端子（外部接続用端子）として用いるパッケージ構成の場合、半導体装置のゲート用の外部端子およびソース用の外部端子が、半導体チップのチップサイズや半導体チップのゲート電極およびソース電極の位置またはサイズによって変動する、という問題である。すなわち、半導体チップのゲート電極およびソース電極がそのまま半導体装置のゲート用の外部端子およびソース用の外部端子となる場合、同じ半導体装置であっても、半導体チップが変われば半導体装置のゲート用の外部端子およびソース用の外部端子の位置やサイズも変わってしまう場合がある。
【００３０】
これに対して、本実施の形態１では、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥに接続材５ｂ，５ｃを介してゲート用の金属板端子６Ｇおよびソース用の金属板端子６Ｓを設け、これを半導体装置１の外部端子とし、金属板端子６Ｇ，６Ｓの位置、形状およびサイズを規定（汎用化）することにより、半導体チップ３のチップサイズや半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥの位置またはサイズ等が変わったとしても、半導体装置１Ａの外部端子の位置、形状およびサイズは変わらず一定のものにすることができる。すなわち、半導体装置１Ａの外部端子に汎用性を持たせることができる。
【００３１】
また、半導体チップの電極に金属片を超音波接続する方法では、金属片を加熱状態で超音波振動させて金属間接続するため半導体チップに大きな力が加わる結果、脆弱な半導体で形成される半導体チップにクラックが発生したり、あるいは割れたりし、パワーＭＩＳ・ＦＥＴが破損してしまう虞もある。これに対して、本実施の形態１では、金属板端子６Ｇ，６Ｓを接続材５ｂ，５ｃを介して接合するので、金属板端子６Ｇ，６Ｓの接合時に半導体チップ３に対して大きな力が加わることもない。したがって、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥに金属板端子６Ｇ，６Ｓを接合する時に半導体チップ３にクラックや割れが生じることもないし、パワーＭＩＳ・ＦＥＴが破損してしまうこともない。
【００３２】
上記接続材５ａ〜５ｃは、例えば銀（Ａｇ）ペースト等のような接着材により形成されている。接続材５ａ〜５ｃの他の材料としては、例えば融点が２６０℃以上の高鉛（Ｐｂ）−錫（Ｓｎ）半田または金（Ａｕ）等のようなロウ材を用いても良い。なお、接続材５ａ〜５ｃの融点は同じである。また、接続材５ｂ，５ｃは後述のように同工程で塗布されたもので材料および厚さが同じである。また、接続材５ａの厚さは、接続材５ｂ，５ｃよりも厚い。
【００３３】
上記樹脂封止体４は、例えばフェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたエポキシ系の熱硬化性樹脂からなり、半導体チップ３の露出部のほぼ全体（半導体チップ３の側面、接続材５ａ、半導体チップ３の第２面側、接続材５ｂ，５ｃ等）を覆うが、上記ゲート用およびドレイン用の外部端子を形成する金属板端子６Ｇ，６Ｓの下面（実装面）は覆わないように、上記金属キャップ２の凹部２ａ内に充填されている。
【００３４】
ここで、半導体チップ３を樹脂で封止せず剥き出しのままにする構成の場合、リーク不良や腐食等の環境ストレス耐性の問題が生じる。リーク不良の一例として、特に半導体チップ３の外周角部にはｎ型またはｐ型の半導体領域が露出されていることがあるので、その半導体領域が導電性の異物等を通じて金属キャップ２や電極部分と接触し短絡不良（エリアショート）が生じる等の不良がある。したがって、半導体チップ３を樹脂で封止することが好ましいが、前記特許文献１のように金属板端子６Ｇ，６Ｓを設けず、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥをそのまま外部端子として用いるパッケージ構成の場合、半導体チップ３の全体を封止しようとするとゲート電極ＧＥおよびソース電極ＳＥの表面まで樹脂で覆ってしまったり、ゲート電極ＧＥおよびソース電極ＳＥの表面を樹脂で汚してしまったりする虞があり、樹脂の充填制御、すなわち、樹脂面位の制御が難しい。このため、実際に樹脂で覆うことができるのは半導体チップ３の側面程度であり、封止上の効果を充分に得ることができない。
【００３５】
これに対して、本実施の形態１では、上記のようにゲート電極ＧＥおよびソース電極ＳＥに接続材５ｂ，５ｃを介して、半導体装置１Ａのゲート用およびソース用の外部端子を形成する金属板端子６Ｇ，６Ｓを設け、その金属端子６Ｇ，６Ｓの実装面の位置を、接続材５ｂ，５ｃおよび金属端子６Ｇ，６Ｓの厚さ分だけ半導体チップ３の第２面（表面保護層７の表面）よりも突出させた構成になっている。これにより、半導体チップ３の全体を樹脂封止体４で覆う場合に、接続材５ｂ，５ｃおよび金属端子６Ｇ，６Ｓの厚さ分だけ樹脂封止体４の面位（上面の高さ位置）の制御に余裕が生じるので、樹脂封止体４の充填制御の精度を緩和することができる。このため、半導体装置１Ａのゲート用およびソース用の外部端子を形成する金属端子６Ｇ，６Ｓの実装面を樹脂封止体４で覆ってしまったり、汚してしまったりすることなく、半導体チップ３の全体を樹脂封止体４で覆うことができる。したがって、上記リーク不良や腐食等のような環境ストレス耐性の問題を回避することができるので、半導体チップ３を樹脂封止しない構造に比較して半導体装置１Ａの信頼性を向上させることができる。
【００３６】
次に、図５は図１の半導体装置の実装例を示す側面図、図６は図５の半導体装置の上面の平面図、図７は図６の半導体装置のＸ２−Ｘ２線の断面図である。
【００３７】
実装基板１０は、例えばガラスエポキシ樹脂を配線層間の絶縁材とするプリント配線基板で形成されている。実装基板１０の主面上には、複数の電極１０Ｅが配置されている。この電極１０Ｅは、実装基板１０内の配線を通じて適宜電気的に接続されている。電極１０Ｅおよび配線は、例えば銅または銅合金からなる。実装基板１０の熱膨張率は、例えば１５〜８０ｐｐｍ／℃程度である。
【００３８】
図５には、上記実装基板１０の主面上に、本実施の形態１の半導体装置１Ａと、その他に別の種類の半導体装置１１とが実装されている場合が例示されている。半導体装置１１は、例えばＱＦＮ（Quad Flat Non leaded Package）型のプラスチックパッケージ構造を持つもので、その四側面下部からは複数の電極１１Ｅが露出されている。この電極１１Ｅは、接続材５ｄを介して実装基板１０上の電極１０Ｅと接合され電気的に接続されている。この電極１１Ｅの隣接ピッチは、例えば１．２７ｍｍの他、０．６５ｍｍまたは０．５ｍｍとされている。
【００３９】
本実施の形態１の半導体装置１Ａのゲート用の金属板端子６Ｇは、接続材（第４接続材）５ｅを介して実装基板上の電極１０Ｅと接合され電気的に接続されている。半導体装置１Ａのソース用の金属板端子６Ｓは、接続材（第５接続材）５ｆを介して実装基板上の電極１０Ｅと接合され電気的に接続されている。さらに、半導体装置１Ａのドレイン用の第３部分２ｄは、接続材（第６接続材）５ｇを介して実装基板上の電極１０Ｅと接合され電気的に接続されている。すなわち、本実施の形態１Ａの半導体装置１Ａは、実装基板１０の主面上に面実装されている。
【００４０】
上記接続材５ｅ，５ｆ，５ｇは、例えば鉛フリー組成の半田材からなり、上記接続材５ｄと同一工程で塗布されている。鉛フリー組成の半田材としては、錫−銀−銅（例えばSn-3Ag-0.5Cu：融点２１７℃程度）、錫−亜鉛（例えばSn-9Zn：融点１９９℃程度）、錫−亜鉛−ビスマス（例えばSn-8Zn-3Bi：融点１９０℃程度）、錫−銀−ビスマス−インジウム（Sn-3.5Ag-0.5Bi-8In：融点２０６℃程度）、錫−銀−銅−インジウム（Sn-3Ag-0.5Cu-7In：融点２０６℃程度）等を例示できる。
【００４１】
ここで、前記特許文献１のように、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥを接続材を介して実装基板１０の電極１０Ｅに接合する構成の場合、半導体チップ３が半導体チップ３よりも熱膨張率の大きい実装基板１０に直に接続されるので、半導体チップ３のソース電極ＳＥおよびゲート電極ＧＥと、実装基板１０の電極１０Ｅとを接続する接続部に熱膨張率差に起因する大きな熱応力が加わり、その接続部の熱疲労が早く、その接続部で破壊が生じる問題がある。あるいは半導体チップ３にクラックが入ることもある。
【００４２】
これに対して、本実施の形態１では、半導体チップ３のゲート電極ＧＥと、実装基板１０の電極１０Ｅとの接続部を、接続材５ｂ、金属板端子６Ｇおよび接続材５ｅの積層構成とし、また、半導体チップ３のソース電極ＳＥと、実装基板１０の電極１０Ｅとの接続部を、接続材５ｃ、金属板端子６Ｓおよび接続材５ｆの積層構成とした。すなわち、金属板端子６Ｇの上下に接続材５ｂ，５ｅが設けられ、金属板端子６Ｓの上下に接続材５ｃ，５ｆが設けられている。これにより、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥと実装基板１０の電極１０Ｅとの間の距離を長くすることができるので、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥと、実装基板１０の電極１０Ｅとを接続する接続部に加わる熱応力を低減することができる。また、金属板端子６Ｇ，６Ｓの材料を、半導体チップ３の熱膨張率と実装基板１０の熱膨張率との間の熱膨張率を有する金属材料とすることにより、部材間の熱膨張率差を小さくすることができるので、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥと、実装基板１０の電極１０Ｅとを接続する接続部に加わる熱応力を低減することができる。したがって、半導体装置１Ａと実装基板１０との接続部の破壊を抑制または防止でき、その接続部の熱疲労寿命を向上させることができる。また、上記熱応力に起因する半導体チップ３のクラックを抑制または防止することができる。すなわち、本実施の形態１では、半導体チップ３のゲート電極ＧＥと実装基板１０の電極１０Ｅとの接続部（接続材５ｂ、金属板端子６Ｇおよび接続材５ｅ）および半導体チップ３のソース電極ＳＥと実装基板１０の電極１０Ｅとの接続部（接続材５ｃ、金属板端子６Ｓおよび接続材５ｆ）が、半導体チップ３と実装基板１０との熱膨張率差により生じる熱応力を緩衝する機能を有している。
【００４３】
ここで、半導体チップ３と実装基板１０との熱膨張率差に起因する熱応力の問題を回避すべく、上記半導体チップ３の電極（ゲート電極ＧＥおよびソース電極ＳＥ）と実装基板１０の電極との間の距離を長くする方法として、接続材５ｅ，５ｆ，５ｇを厚くすることが考えられる。しかし、実装基板１０の主面上に半導体装置１Ａのみが実装される場合であれば、それも容易であるが、実際には、上記のように実装基板１０の主面上には他の半導体装置１１も実装されており、接続材５ｄ，５ｅ，５ｆ，５ｇを厚くすると、半導体装置１１の狭ピッチで配置されている電極１１Ｅに多量の接続材５ｄが塗布することになり、互いに隣接する電極１１Ｅ間で接続材５ｄによる短絡不良が生じてしまう虞が高い。そこで、接続材５ｄと接続材５ｅ，５ｆ，５ｇとを別工程で塗布すること等も考えられるが、そのようにすると工程が多くなり、製造時間の増大や異物発生による歩留まり低減の懸念もある。
【００４４】
これに対して、本実施の形態１では、金属板端子６Ｇ，６Ｓを設けることにより、接続材５ｄ，５ｅ，５ｆ，５ｇを厚くすることなく、上記半導体チップ３の電極（ゲート電極ＧＥおよびソース電極ＳＥ）と実装基板１０の電極との間の距離を長くすることができる。したがって、半導体装置１１の電極１１Ｅの隣接間で短絡不良が生じることなく、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥと、実装基板１０の電極１０Ｅとを接続する接続部に加わる熱応力を低減することができる。また、接続材５ｄ，５ｅ，５ｆ，５ｇを同一工程で塗布することができるので、工程増大に起因する製造時間の増大や異物発生による歩留まり低減も回避できる。
【００４５】
次に、上記半導体チップ３の構成例について図８〜図１０により説明する。図８は本実施の形態１の半導体装置を構成する半導体チップの平面図、図９は図８の半導体チップのＸ３−Ｘ３線の断面図、図１０は図８の半導体チップのパワートランジスタセルの拡大断面図である。なお、図８の符号Ｙは第１方向を示し、符号Ｘは第１方向に直交する第２方向を示している。ここで、第１方向Ｙは、半導体チップの短方向であり、パワーＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極の長手（延在）方向でもある。また、第２方向Ｘは、半導体チップの長手方向であり、パワーＭＩＳ・ＦＥＴのゲート電極の短方向でもある。また、図１０の符号のＧはパワーＭＩＳ・ＦＥＴのゲート、符号のＳはパワーＭＩＳ・ＦＥＴのソース、符号のＤはパワーＭＩＳ・ＦＥＴのドレインを示している。
【００４６】
半導体チップ３は、例えば平面長方形状に形成されている。半導体チップ３を構成する半導体基板（以下、単に基板という）３Ａは、基板部３Ｓと、その主面上に形成されたエピタキシャル層３ＥＰとを有している。基板部３Ｓは、例えばｎ＋型のシリコン（Ｓｉ）単結晶からなり、エピタキシャル層３ＥＰは、基板部３Ｓよりも比抵抗の高いｎ型のシリコン単結晶からなる。
【００４７】
この基板３Ａは、その厚さ方向において互いに反対面となる上記第１面および第２面を有している。基板３Ａの第１面は、上記基板部３Ｓの下面であり、基板３Ａの第１面の全面には、例えば金（Ａｕ）等を主電極材料とするドレイン電極ＤＥが配置されている。このドレイン電極ＤＥは、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）及び金が基板部３Ｓの第１面に順に積層することで形成されている。一方、基板３Ａの第２面は、上記エピタキシャル層３ＥＰの上面であり、基板３Ａの第２面の最上の配線層には、例えばアルミニウム（Ａｌ）またはアルミニウム合金等を主電極材料とするゲート電極ＧＥ、ゲートフィンガＧＦ１，ＧＦ２、ソース電極ＳＥおよびガードリングＧＲが配置されている。
【００４８】
上記ゲート電極ＧＥは、パワーＭＩＳ・ＦＥＴのゲート用の引き出し電極であり、半導体チップ３の第２方向Ｘの一端側近傍であって第１方向Ｙのほぼ中央に配置されている。このゲート電極ＧＥは、上記ゲートフィンガＧＦ１，ＧＦ２と一体的に形成されている。一方のゲートフィンガＧＦ１は、半導体チップ３を上下に２分するように第１方向Ｙの中央に、半導体チップ３の第２方向Ｘの一端側近傍のゲート電極ＧＥから半導体チップ３の第２方向Ｘの他端側に向かって延在している。また、他方のゲートフィンガＧＦ２は、半導体チップ３の第２方向Ｘの一端側近傍のゲート電極ＧＥから半導体チップ３の外周近傍にその外周に沿って延在し、半導体チップ３の第２方向Ｘの他端側で終端している。
【００４９】
上記ソース電極ＳＥは、パワーＭＩＳ・ＦＥＴのソース用の引き出し電極であり、上記中央のゲートフィンガＧＦ１の上下に１つずつ配置されている。各ソース電極ＳＥは、ゲート電極ＧＥおよびゲートフィンガＧＦ１，ＧＦ２とは絶縁されている。各ソース電極ＳＥの平面形状および寸法は同一となっており、ゲートフィンガＧＦ１を境として対称になるように配置されている。また、各ソース電極ＳＥは、第２方向Ｘに長い矩形状のパターンとされており、その平面寸法はゲート電極ＧＥの平面寸法よりも大きくなるように形成されている。
【００５０】
なお、半導体チップ３の主面の最上の絶縁層には、上記ゲート電極ＧＥ、ゲートフィンガＧＦ１，ＧＦ２、ソース電極ＳＥおよびガードリングＧＲを覆うように上記表面保護層７が形成されている。この表面保護層７の一部には開口部１３が形成されており、その開口部１３からゲート電極ＧＥおよびソース電極ＳＥの一部が露出されている。この開口部１３から露出されるゲート電極ＧＥおよびソース電極ＳＥに上記接続材５ｂ，５ｃが接続されるようになっている。
【００５１】
半導体チップ３の主面において上記ゲートフィンガＧＦ１，ＧＦ２に囲まれる素子形成領域には、大電力を得るため複数の微細なセルＱｃが並列に接続された状態で配置されている。セルＱｃは、例えばトレンチゲート構成（縦型）のパワーＭＩＳ・ＦＥＴが例示されている。このトレンチゲート構成のパワーＭＩＳ・ＦＥＴのセルＱｃの構成を説明する。
【００５２】
このセルＱｃは、ｎチャネル型の電界効果トランジスタで形成されており、基板３Ａの主面のエピタキシャル層３ＥＰに設けられたソース用のｎ＋型の半導体領域１５と、基板３Ａの裏面側のｎ＋型の基板部３Ｓおよびｎ型のエピタキシャル層３ＥＰで形成されるドレイン用の半導体領域と、それらの領域の間のエピタキシャル層３ＥＰに設けられたチャネル形成用のｐ型の半導体領域１６とを有している。半導体領域１５には、例えばリン（Ｐ）またはヒ素（Ａｓ）が含有され、半導体領域１６には、例えばホウ素（Ｂ）が含有されている。
【００５３】
この基板３Ａの主面（第２面）には、基板３Ａの主面に対して直交する方向に延在する複数の溝（第１溝）１７ａが形成されている。各溝１７ａは、基板３Ａの主面からソース用の半導体領域１５およびチャネル形成用の半導体領域１６を貫通し、ドレイン用の半導体領域（ここではエピタキシャル層３ＥＰ）で終端するように形成されている。
【００５４】
この溝１７ａの内部には、ゲート絶縁膜１８を介してゲート電極１９Ｅが設けられている。ゲート絶縁膜１８は、例えば酸化シリコン（ＳｉＯ２等）からなり、その厚さは、例えば５０ｎｍ程度である。ゲート電極１９Ｅは、パワーＭＩＳ・ＦＥＴＱの動作制御用の電圧が印加される制御電極であり、例えば低抵抗な多結晶シリコンからなる。パワーＭＩＳ・ＦＥＴＱのセルＱｃのチャネルは、溝１７ａ内のゲート電極１９Ｅの側面に対向するチャネル形成用の半導体領域１６に形成される。すなわち、パワーＭＩＳ・ＦＥＴのセルＱｃのチャネル電流は、溝１７ａの側面に沿って基板３Ａの主面に直交する基板３Ａの厚さ方向に向かって流れるようになっている。なお、図１０の符号ＤＰは寄生ダイオードを示している。
【００５５】
このゲート電極１９Ｅ上には、層間絶縁層２０が形成されている。層間絶縁層２０は、例えば酸化シリコンからなり、その外周の一部はソース用の半導体領域１５の上面に覆い被さっている。この層間絶縁層２０上には、上記ソース電極ＳＥが形成されている。このソース電極ＳＥは、相対的に薄いバリアメタル層と、その上に堆積された相対的に厚いメタル層との積層構成とされている。バリアメタル層は、例えばチタンタングステン（ＴｉＷ）からなり、その上の厚いメタル層は、例えばアルミニウムまたはアルミニウム合金からなる。
【００５６】
このソース電極ＳＥは、層間絶縁層２０に穿孔されたコンタクトホール２１ａを通じて、そこから露出するパワーＭＩＳ・ＦＥＴのソース用の半導体領域１５の上面と接触され電気的に接続されている。また、このコンタクトホール２１ａの底部の基板３Ａには、基板３Ａの主面（第２面）に対して直交する方向に延在し、ソース用の半導体領域１５を貫通してチャネル形成用の半導体領域１６で終端する溝（第２溝）２２が形成されている。ソース電極ＳＥは、その溝２２の側面を通じて上記ソース用の半導体領域１５と接触され電気的に接続されているとともに、溝２２の底部のｐ＋型の半導体領域２３と接触され、これを通じてチャネル形成用の半導体領域１６と電気的に接続されている。ｐ＋型の半導体領域２３には、例えばホウ素が含有されている。
【００５７】
上記ゲート電極１９Ｅの配置は、例えばストライプタイプとされている。すなわち、半導体チップ３の主面には、第１方向Ｙに延在するゲート電極１９Ｅが第２方向Ｘに沿って複数並んで配置されている。また、上記ゲート電極１９Ｅは、ゲート配線１９Ｌと一体的に形成されて電気的に接続されている。ゲート配線１９Ｌは、例えば低抵抗な多結晶シリコンからなり、セルＱｃの一群の外周の分離用の絶縁層２４上に引き出されている。この分離用の絶縁層２４は、例えば酸化シリコン（ＳｉＯ２等）からなる。また、このゲート配線１９Ｌは、分離領域の層間絶縁層２０により覆われているが、層間絶縁層２０に穿孔されたコンタクトホール２１ｂを通じて上記ゲートフィンガＧＦ１，ＧＦ２と電気的に接続され、これを通じてゲート電極ＧＥと電気的に接続されている。すなわち、ゲート電極ＧＥは、ゲートフィンガＧＦ１，ＧＦ２およびゲート配線１９Ｌを通じてゲート電極１９Ｅに電気的に接続されている。
【００５８】
また、図９に示すように、半導体チップ３の外周角部（半導体チップ３の側面と第２面との交差部に形成される角部）は剥き出しになっている場合がある。このため、この角部を樹脂封止体４で覆わないと上記リーク不良の問題が生じ易い。これに対して、本実施の形態１では、上記したように半導体チップ３の外周角部も樹脂封止体４で覆われている。これにより、上記リーク不良や腐食等のような環境ストレス耐性の問題を回避することができるので、半導体チップ３を樹脂封止しない構造に比較して半導体装置１Ａの信頼性を向上させることができる。
【００５９】
次に、本実施の形態１の半導体装置１Ａを用いて構成した回路の一例を説明する。図１１は、本実施の形態１の半導体装置１Ａを用いて構成した非絶縁型ＤＣ−ＤＣコンバータ２５の一例を示している。この非絶縁型ＤＣ−ＤＣコンバータ２５は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられる電源変換回路であり、制御回路２６、パワーＭＩＳ・ＦＥＴ（第１、第２電界効果トランジスタ）Ｑ１，Ｑ２、ＳＢＤ（Schottky Barrier Diode）Ｄ１、コイルＬ１およびコンデンサＣ１等のような素子を有している。
【００６０】
制御回路２６は、例えばパルス幅変調（Pulse Width Modulation：ＰＷＭ）回路等のようなパワーＭＩＳ・ＦＥＴＱ１，Ｑ２の電圧スイッチオンの幅（オン時間）を制御する信号を供給する回路である。この制御回路２６は、の出力（制御信号用の端子）は、ドライバ回路を介してパワーＭＩＳ・ＦＥＴＱ１，Ｑ２のゲートに電気的に接続されている。ドライバ回路は、制御回路２６から供給された制御信号によって、それぞれパワーＭＩＳ・ＦＥＴＱ１，Ｑ２のゲートの電位を制御し、パワーＭＩＳ・ＦＥＴＱ１，Ｑ２の動作を制御する回路である。ドライバ回路は、例えばＣＭＯＳインバータ回路によって形成されている。
【００６１】
上記パワーＭＩＳ・ＦＥＴＱ１，Ｑ２は、入力用電源電位（第１電源電位）Ｖｉｎ供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２電源電位）ＧＮＤ供給用の端子（第２電源端子）との間に直列に接続されている。すなわち、パワーＭＩＳ・ＦＥＴＱ１は、そのソース・ドレイン経路が、端子ＥＴ１と出力ノード（出力端子）Ｎ１との間に直列に接続されるように設けられ、パワーＭＩＳ・ＦＥＴＱ２は、そのソース・ドレイン経路が出力ノードＮ１と接地電位ＧＮＤ供給用の端子との間に直列に接続されるように設けられている。これらのパワーＭＩＳ・ＦＥＴＱ１，Ｑ２の構成は、本実施の形態１の半導体装置１Ａの構成とされている。入力電源電位Ｖｉｎは、例えば５〜１２Ｖ程度である。また、基準電位ＧＮＤは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で０（零）Ｖである。また、非絶縁型ＤＣ−ＤＣコンバータ２５の動作周波数（パワーＭＩＳＱ１，Ｑ２をオン、オフするときの周期）は、例えば１ＭＨｚ程度である。
【００６２】
パワーＭＩＳ・ＦＥＴＱ１は、ハイサイドスイッチ（高電位側：第１動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ２５の出力（負荷回路２７の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。このパワーＭＩＳ・ＦＥＴＱ１は、そのチャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１では、それに付加される寄生容量により、非絶縁型ＤＣ−ＤＣコンバータ２５の動作周波数が高くなるにつれスイッチング損失（ターンオン損失およびターンオフ損失）が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルがチップの主面（チップの厚さ方向に対して交差する面）に沿って形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレインと間に付加される寄生容量（ゲート寄生容量）を低減できるからである。しかし、横型の電界効果トランジスタの動作時において生じる抵抗（オン抵抗）を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約２．５倍以上と大きくしなければならなくなるため、素子の小型化に不利である。これに対して縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。
【００６３】
一方、パワーＭＩＳ・ＦＥＴＱ２は、ローサイドスイッチ（低電位側：第２動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ２５の整流用のトランジスタであって、制御回路２６からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーＭＩＳ・ＦＥＴＱ２は、パワーＭＩＳ・ＦＥＴＱ１と同様にチャネルがチップの厚さ方向に沿って形成される縦型のパワーＭＩＳ・ＦＥＴにより形成されている。これは、例えば次の理由からである。図１２は、非絶縁型ＤＣ−ＤＣコンバータ２５の信号のタイミングチャートの一例を示している。Ｔｏｎはハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１のオン時のパルス幅、Ｔはパルス周期を示している。この図１２に示すように、ローサイド用のパワーＭＩＳ・ＦＥＴＱ２は、そのオン時間（電圧をかけている間の時間）が、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１のオン時間よりも長い。このため、パワーＭＩＳ・ＦＥＴＱ２では、スイッチング損失についてよりもオン抵抗による損失が大きく見えてくるので、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増加できる縦型の電界効果トランジスタを適用することが有利だからである。すなわち、ローサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ２を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ２５に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図１２のＶＧＳ１は、パワーＭＩＳ・ＦＥＴＱ１のゲート−ソース間電圧、Ｉｄ１はパワーＭＩＳ・ＦＥＴＱ１のドレイン電流（チャネル電流）、ＶＤＳ１はパワーＭＩＳ・ＦＥＴＱ１のソース−ドレイン間電圧、ＶＧＳ２は、パワーＭＩＳ・ＦＥＴＱ２のゲート−ソース間電圧、Ｉｄ２はパワーＭＩＳ・ＦＥＴＱ２のドレイン電流（チャネル電流）、ＶＤＳ２はパワーＭＩＳ・ＦＥＴＱ２のソース−ドレイン間電圧を示している。
【００６４】
また、図１１の非絶縁型ＤＣ−ＤＣコンバータ２５のパワーＭＩＳ・ＦＥＴＱ１のソースと、パワーＭＩＳ・ＦＥＴＱ２のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する上記出力ノードＮ１が設けられている。出力ノードＮ１は、出力配線を介してコイルＬ１と電気的に接続され、さらに出力配線を介して負荷回路２７と電気的に接続されている。
【００６５】
この出力ノードＮ１とコイルＬ１とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間には、上記ＳＢＤＤ１がパワーＭＩＳ・ＦＥＴＱ２と並列になるように電気的に接続されている。このＳＢＤＤ１は、パワーＭＩＳ・ＦＥＴＱ２の寄生ダイオードＤＰよりも順方向電圧Ｖｆが低いダイオードである。ＳＢＤＤ１のアノードは基準電位ＧＮＤ供給用の端子と電気的に接続され、カソードは上記コイルＬ１と出力ノードＮ１とを結ぶ出力配線に電気的に接続されている。このようにＳＢＤＤ１を接続することにより、パワーＭＩＳ・ＦＥＴＱ２をオフにした時のデットタイム（図１２参照）の電圧降下を小さくし、ダイオードの導通損失の低減ができ、また、逆回復時間（ｔｒｒ）の高速化によりダイオードリカバリー損失の低減ができるようになっている。
【００６６】
上記コイルＬ１と負荷回路２７とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間には、上記コンデンサＣ１が電気的に接続されている。負荷回路２７は、上記電子機器のＣＰＵ（Central Processing Unit）またはＤＳＰ(Digital Signal Processor)等を例示できる。
【００６７】
このような非絶縁型ＤＣ−ＤＣコンバータ２５では、パワーＭＩＳ・ＦＥＴＱ１，Ｑ２で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１がオンの時、パワーＭＩＳ・ＦＥＴＱ１のドレインに電気的に接続された端子ＥＴ１からパワーＭＩＳ・ＦＥＴＱ１を通じて出力ノードＮ１にドレイン電流（第１電流）Ｉｄ１が流れ、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１がオフの時、コイルＬ１の逆起電圧によりドレイン電流Ｉｄ２が流れる。このドレイン電流Ｉｄ２が流れている時にローサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ２をオンすることで、電圧降下を少なくすることができる。上記ドレイン電流Ｉｄ１は、例えば２０Ａ程度の大電流である。なお、このような非絶縁型ＤＣ−ＤＣコンバータ２５の損失は、オン抵抗損失が最も大きく、次いでスイッチング損失、ドライブ損失、デットタイムダイオード損失、その他の順になっており、オン抵抗を低減することが高効率化に非常に寄与する。
【００６８】
次に、本実施の形態１の半導体装置１Ａの製造方法の一例を図１３〜図１９により説明する。なお、図１３〜図１９の上段は製造工程中の半導体装置１Ａの下面（脚部）側の平面図、下段は各上段のＸ４−Ｘ４線の断面図を示している。
【００６９】
まず、図１３に示すように、金属キャップ２の凹部２ａの底面に接続材５ａをノズル３０ａを通じて塗布する（キャップ接続用接続材塗布工程）。接続材５ａは、例えば銀ペースト等のような接着材や高鉛−錫半田等のようなロウ材を用いている。ここでは、接続材５ａをノズル３０ａを用いて塗布する方法を例示しているが、これに限定されるものではなく、例えば接続材５ａを印刷法によって塗布しても良い。
【００７０】
続いて、図１４に示すように、半導体チップ３を金属キャップ２の凹部２ａの底面に接続材５ａを介して搭載する（半導体チップ搭載工程）。この時、半導体チップ３のドレイン電極ＤＥが形成された第１面を、金属キャップ２の凹部２ａの底面に向け、半導体チップ３のドレイン電極ＤＥを、接続材５ａを介して金属キャップ２の凹部２ａの底面に軽く押し付ける。
【００７１】
その後、図１５に示すように、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥの上面に接続材５ｂ，５ｃをノズル３０ｂを通じて塗布する（第１、第２接続材塗布工程）。接続材５ｂ，５ｃは、例えば銀ペースト等のような接着材や高鉛−錫半田等のようなロウ材を用いている。
【００７２】
次いで、図１６に示すように、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥの上面に、それぞれ金属板端子６Ｇ，６Ｓを接続材５ｂ，５ｃを介して搭載する（外部接続用端子搭載工程）。金属板端子６Ｇ，６Ｓは、例えば銅または銅合金を主材料としてなり、ここでは、図１６の下段に示すように、金属板端子６Ｇ，６Ｓの実装面が、金属キャップ２の第３部分２ｄの実装面よりも上方に突出されている場合が例示されている。
【００７３】
続いて、図１７に示すように、接続材５ａ〜５ｃを加熱し、各部材間を接合する（接続材加熱形成工程）。この時、接続材５ａ〜５ｃが銀ペーストの場合は、加熱温度を、例えば１８０℃〜２００℃程度として銀ペーストを熱硬化させる。また、接続材５ａ〜５ｃが上記ロウ材の場合は、加熱温度を、例えば３２０℃〜３６０℃程度としてロウ材を溶着させる。また、この時、図１７の下段に示すように、金属キャップ２の第３部分２ｄおよび金属板端子６Ｇ，６Ｓの双方の実装面に、平坦な押さえ板３１を載せて金属板端子６Ｇ，６Ｓを下方に押し付けることで、金属キャップ２の第３部分２ｄおよび金属板端子６Ｇ，６Ｓの双方の実装面が同一平面内になるようにする。
【００７４】
次いで、図１８に示すように、金属キャップ２の凹部２ａ内に液状の樹脂材４Ｌをノズル３０ｃを通じて滴下する（封止材滴下工程）。この時、例えば金属板端子６Ｇ，６Ｓと金属キャップ２の凹部２ａの内周との間の隙間に樹脂材４Ｌを滴下する。また、少なくとも凹部２ａ内の半導体チップ３の外周角部が樹脂材４Ｌにより覆われるように樹脂材４Ｌを凹部２ａ内に注入する。本実施の形態１では、上記のように金属板端子６Ｇ，６Ｓが半導体チップ３の第２面より突出されているので、金属板端子６Ｇ，６Ｓを樹脂材４Ｌで覆ってしまったり、汚してしまったりすることなく、容易に樹脂材４Ｌを凹部２ａ内に注入することができる。
【００７５】
続いて、半導体チップ３の側面、第２面および側面と第２面との交差部に形成される角部を含む全面を覆うように凹部２ａ内に樹脂材４Ｌを注入した後、図１９に示すように、全体を加熱し封止材４Ｌを硬化して樹脂封止体４を形成する（封止材硬化工程）。これにより、半導体チップ３の側面、第２面および側面と第２面との交差部に形成される角部を含む全面を樹脂封止体４により覆う。この時の加熱温度は、接続材５ａ〜５ｃの種類にかかわらず、例えば１８０℃程度である。
【００７６】
その後、金属キャップ２および金属板端子６Ｇ，６Ｓの露出表面に対して、例えば上記したメッキ処理を施す（表面処理工程）。このようにして半導体装置１Ａを製造する。なお、接続材５ａ〜５ｃが銀ペーストの場合は、予め表面に下層から順にパラジウムおよび金が施された金属キャップ２および金属板端子６Ｇ，６Ｓを使用する。また、接続材５ａ〜５ｃが上記ロウ材の場合は、上記表面処理工程において、例えば鉛−錫メッキ、錫−銀−銅メッキまたは錫メッキ等のような金属メッキを施す。
【００７７】
（実施の形態２）
図２０は本実施の形態２の半導体装置の上面の平面図、図２１は図２０の半導体装置の側面図、図２２は図２０の半導体装置の下面の平面図、図２３は図２０の半導体装置のＸ５−Ｘ５線の断面図、図２４は図２０の半導体装置のＹ１−Ｙ１線の断面図である。
【００７８】
本実施の形態２の半導体装置１Ｂにおいては、金属キャップ２の両長辺の側面下部に第１部分（頭部、上部）方向に浅く延びる凹み２ｅが形成されているとともに、金属板端子６Ｇ，６Ｓが前記実施の形態１の場合よりも金属キャップ２の短方向に沿って長く延び、その延在方向の両端部の各々が上記金属キャップ２の両長辺の側面下部の各々の凹み２ｅを通じて金属キャップ２の外部に突出（露出）されている。金属板端子６Ｇ，６Ｓは、平面長方形状に形成されており、それぞれ本体部分６Ｇ１，６Ｓ１と、リード部分６Ｇ２，６Ｓ２とを一体的に有している。本体部分６Ｇ１，６Ｓ１の厚さは、前記実施の形態１の金属板端子６Ｇ，６Ｓよりも厚い。リード部分６Ｇ２，６Ｓ２は、金属板端子母材の一部をエッチングすることで形成されており、リード部分６Ｇ２，６Ｓ２の厚さは本体部分６Ｇ１，６Ｓ１よりも薄く形成されている。このリード部分６Ｇ２，６Ｓ２の端部が金属キャップ２から露出されている。これ以外の構成は、前記実施の形態１と同じなので説明を省略する。
【００７９】
また、図２５は図２０の半導体装置の実装例を示す平面図、図２６は図２５の半導体装置の側面図である。なお、ここでは実装基板１０上の半導体装置１Ｂが実装されている部分のみを示しているが、実装基板１０上には前記実施の形態１と同様に他の半導体装置（電子部品）も実装されている。
【００８０】
本実施の形態２では、半導体装置１Ｂの金属板端子６Ｇ，６Ｓのリード部分６Ｇ２，６Ｓ２が金属キャップ２の側面の凹み２ｅを通じて外部に露出されており、その露出されているリード部分６Ｇ２，６Ｓ２に接続される接続材５ｅ，５ｆの様子を目視等で確認することができる。例えば接続材５ｅ，５ｆが半田等のようなロウ材の場合、接続の信頼性向上に必要な半田フィレットが形成されているか否か等を目視で確認できる。すなわち、金属キャップ２の側面の凹み２ｅを通じて露出されている接続材５ｅ，５ｆの様子により金属板端子６Ｇ，６Ｓと実装基板１０の電極１０Ｅとの接続状況の良否を容易に判断することができる。
【００８１】
また、半導体装置１Ｂの金属板端子６Ｇ，６Ｓのリード部分６Ｇ２，６Ｓ２が金属キャップ２の側面の凹み２ｅを通じて外部に露出されていることにより、半導体装置１Ｂの実装向きを外部から容易に確認することができる。このため、半導体装置１Ｂの実装向き間違えを防止できる。金属キャップ２の上面に実装向き等を示すマークを付すこともできるが、金属キャップ２の上面に放熱フィンを取り付ける場合もあり、むやみにマークを付けると放熱性の低下を招くので、あまりマークを付けたくない。本実施の形態１では、上記のように金属キャップ２の外部に露出した金属板端子６Ｇ，６Ｓのリード部分６Ｇ２，６Ｓ２により半導体装置１Ｂの実装向きを確認できるので、金属キャップ２の上面にマークを付ける必要もなくなり、放熱性を低下させることなく金属キャップ２の上面に放熱フィンを取り付けることができる。
【００８２】
さらに、金属板端子６Ｇ，６Ｓの表面積および体積を前記実施の形態１の場合よりも大きくすることができるので、半導体装置１Ｂの動作時に生じた熱の放散性を前記実施の形態１よりも向上させることができる。また、同様の理由から半導体装置１Ｂのオン抵抗を前記実施の形態１よりも低減することができる。
【００８３】
次に、本実施の形態２の半導体装置１Ｂの製造方法の一例を図２７〜図３０により説明する。なお、図２７〜図３０の上段は製造工程中の半導体装置１Ｂの下面（脚部）側の平面図、下段は各上段のＸ６−Ｘ６線の断面図を示している。
【００８４】
まず、上記凹み２ｅを有する本実施の形態２の金属キャップ２を用いて前記実施の形態１の図１３〜図１５で説明したのと同様の工程を経た後、図２７に示すように、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥの上面に、それぞれ金属板端子６Ｇ，６Ｓを接続材５ｂ，５ｃを介して搭載する（外部接続用端子搭載工程）。ここでは、金属板端子６Ｇ，６Ｓの本体部分６Ｇ１，６Ｓ１の突状面をゲート電極ＧＥおよびソース電極ＳＥ側に向ける。また、ここでも、図２７の下段に示すように、金属板端子６Ｇ，６Ｓの実装面が、金属キャップ２の第３部分２ｄの実装面よりも上方に突出されている場合が例示されている。
【００８５】
続いて、図２８に示すように、接続材５ａ〜５ｃを加熱し、各部材間を接合する（接続材加熱形成工程）。この時の加熱温度は前記実施の形態１の図１７で説明したのと同じである。また、この時も、図２８の下段に示すように、金属キャップ２の第３部分２ｄおよび金属板端子６Ｇ，６Ｓの双方の実装面に、平坦な押さえ板３１を載せて金属板端子６Ｇ，６Ｓを下方に押し付けることで、金属キャップ２の第３部分２ｄおよび金属板端子６Ｇ，６Ｓの双方の実装面が同一平面内になるようにする。
【００８６】
次いで、図２９に示すように、金属キャップ２の凹部２ａ内に液状の樹脂材４Ｌを前記実施の形態１の図１８で説明したのと同様にノズル３０ｃを通じて滴下する（封止材滴下工程）。本実施の形態２でも、上記のように金属板端子６Ｇ，６Ｓが半導体チップ３の第２面より突出されているので、金属板端子６Ｇ，６Ｓを樹脂材４Ｌで覆ってしまったり、汚してしまったりすることなく、容易に樹脂材４Ｌを凹部２ａ内に注入できる。
【００８７】
続いて、半導体チップ３の側面、第２面および側面と第２面との交差部に形成される角部を含む全面を覆うように凹部２ａ内に樹脂材４Ｌを注入した後、図３０に示すように、全体を加熱し封止材４Ｌを硬化して樹脂封止体４を形成する（封止材硬化工程）。これにより、半導体チップ３の側面、第２面および側面と第２面との交差部に形成される角部を含む全面を樹脂封止体４により覆う。この時の加熱温度は、前記実施の形態１の図１９で説明したのと同じである。
【００８８】
その後、金属キャップ２および金属板端子６Ｇ，６Ｓの露出表面に対して、前記実施の形態１で説明したのと同様にメッキ処理を施し（表面処理工程）、半導体装置１Ｂを製造する。
【００８９】
（実施の形態３）
図３１は本実施の形態３の半導体装置の上面の平面図、図３２は図３１の半導体装置の側面図、図３３は図３１の半導体装置の下面の平面図である。なお、図３１のＸ５−Ｘ５線の断面図は前記図２３と同じであり、図３１のＹ１−Ｙ１線の断面図は前記図２４と同じである。
【００９０】
本実施の形態３の半導体装置１Ｃにおいては、前記実施の形態２とほぼ同じである。異なるのは、金属板端子６Ｇ，６Ｓのリード部分６Ｇ２，６Ｓ２が本体部分６Ｇ１，６Ｓ１よりも幅が狭くなっていることである。金属板端子６Ｓでは、１つの本体部分６Ｓ１から複数のリード部分６Ｓ２が延びており全体的に櫛歯状になっている。なお、半導体装置１Ｃの実装状態はリード部分６Ｇ２，６Ｓ２の幅が狭くなっているだけで他は前記実施の形態２で説明したのと変わらないので図示および説明を省略する。
【００９１】
次に、本実施の形態３の半導体装置１Ｃの製造方法の一例を図３４〜図３８により説明する。なお、図３４〜図３８の上段は製造工程中の半導体装置１Ｃの下面（脚部）側の平面図、下段は各上段のＸ７−Ｘ７線の断面図を示している。
【００９２】
まず、上記凹み２ｅを有する本実施の形態２の金属キャップ２を用いて前記実施の形態１の図１３〜図１５で説明したのと同様の工程を経た後、図３４に示すように、前記実施の形態２と同様に、半導体チップ３のゲート電極ＧＥおよびソース電極ＳＥの上面に、それぞれ金属板端子６Ｇ，６Ｓを接続材５ｂ，５ｃを介して搭載する（外部接続用端子搭載工程）。ここでは、金属板端子６Ｇ，６Ｓがリード部分６Ｇ２，６Ｓ２を通じてフレーム６Ｆと一体的になっている。
【００９３】
続いて、図３５に示すように、接続材５ａ〜５ｃを加熱し、各部材間を接合する（接続材加熱形成工程）。この時の加熱温度は前記実施の形態１の図１７で説明したのと同じである。また、この時も、図２８の下段に示すように、金属キャップ２の第３部分２ｄおよび金属板端子６Ｇ，６Ｓの双方の実装面に、平坦な押さえ板３１を載せることで、第３部分２ｄおよび金属板端子６Ｇ，６Ｓの双方の実装面が同一平面内になるようにする。
【００９４】
次いで、図３６に示すように、金属キャップ２の凹部２ａ内に液状の樹脂材４Ｌを前記実施の形態１の図１８で説明したのと同様にノズル３０ｃを通じて滴下する（封止材滴下工程）。本実施の形態３でも、前記実施の形態１，２で説明したのと同様に、金属板端子６Ｇ，６Ｓを樹脂材４Ｌで覆ってしまったり、汚してしまったりすることなく、容易に樹脂材４Ｌを凹部２ａ内に注入できる。
【００９５】
続いて、半導体チップ３の側面、第２面および側面と第２面との交差部に形成される角部を含む全面を覆うように凹部２ａ内に樹脂材４Ｌを注入した後、図３７に示すように、全体を加熱し封止材４Ｌを硬化して樹脂封止体４を形成する（封止材硬化工程）。これにより、半導体チップ３の側面、第２面および側面と第２面との交差部に形成される角部を含む全面を樹脂封止体４により覆う。この時の加熱温度は、前記実施の形態１の図１９で説明したのと同じである。
【００９６】
その後、金属キャップ２、金属板端子６Ｇ，６Ｓおよびフレーム６Ｆの露出表面に対して、前記実施の形態１で説明したのと同様にメッキ処理を施した後（表面処理工程）、図３８に示すように、リード部分６Ｇ２，６Ｓ２を切断することにより、フレーム６Ｆから金属端子６Ｇ，６Ｓを切り離し（リード切断工程）、半導体装置１Ｃを製造する。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【００９８】
例えば前記実施の形態１〜３では、ゲート電極の配置をストライプタイプとした場合ついて説明したが、これに限定されるものではなく、例えばゲート電極を格子状または網目状に配置する、いわゆるメッシュタイプとしても良い。メッシュタイプとすることにより、ゲート密度を向上できるので、オン抵抗をさらに低減できる。また、ゲート抵抗を低減できるので、スイッチング損失も低減できる。
【００９９】
また、前記実施の形態１〜３では、金属板端子（外部接続用端子）の主材料が銅である場合について説明したが、これに限定されるものではなく、例えば４２アロイ（Ｆｅ−４２Ｎｉ：線膨張率は、例えば４ｐｐｍ／℃程度)やＣＩＣ（銅／インバー合金(Ｆｅ−３６Ｎｉ)／銅：線膨張率は、例えば１.５ｐｐｍ／℃程度）を用いても良い。このように線膨張率がよりシリコンの線膨張率（３ｐｐｍ／℃程度）に近い材料を使用することにより、半導体装置と実装基板との接続部に加わる熱応力を低減できるので、その接続部の寿命を向上させることができる。
【０１００】
また、前記実施の形態１〜３では、パワートランジスタがパワーＭＩＳ・ＦＥＴの場合について説明したが、これに限定されるものではなく、パワートランジスタは種々変更可能であり、例えばパワートランジスタがバイポーラトランジスタやＩＧＢＴ（Insulated Gate Bipolor Transistor)でも良い。この場合、前記パワーＭＩＳ・ＦＥＴのソース電極ＳＥおよびソース用の金属板端子６Ｓが、バイポーラトランジスタまたはＩＧＢＴのエミッタ電極およびエミッタ用の金属板端子（外部接続用端子）に対応し、前記パワーＭＩＳ・ＦＥＴのゲート電極ＧＥおよびゲート用の金属板端子６Ｇが、バイポーラトランジスタのベース電極およびベース用の金属板端子（外部接続用端子）に、また、ＩＧＢＴのゲート電極およびゲート用の金属板端子（外部接続用端子）にそれぞれ対応し、さらに、前記パワーＭＩＳ・ＦＥＴのドレイン電極ＤＥおよびドレイン用の外部端子（第３部分２ｄ）が、バイポーラトランジスタまたはＩＧＢＴのコレクタ電極およびコレクタ用の外部接続用端子に対応する。
【０１０１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵやＤＳＰの駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の駆動用の電源回路にも適用できる。
【産業上の利用可能性】
【０１０２】
本発明は、パワートランジスタを有する半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の一実施の形態である半導体装置の上面の平面図である。
【図２】図１の半導体装置の側面図である。
【図３】図１の半導体装置の下面の平面図である。
【図４】図１の半導体装置のＸ１−Ｘ１線の断面図である。
【図５】図１の半導体装置の実装例を示す側面図である。
【図６】図５の半導体装置の実装時の上面の平面図である。
【図７】図６の半導体装置のＸ２−Ｘ２線の断面図である。
【図８】図１の半導体装置を構成する半導体チップの平面図である。
【図９】図８の半導体チップのＸ３−Ｘ３線の断面図である。
【図１０】図８の半導体チップのパワートランジスタセルの拡大断面図である。
【図１１】図１の半導体装置を用いて構成した非絶縁型ＤＣ−ＤＣコンバータの一例の回路図である。
【図１２】図１１の非絶縁型ＤＣ−ＤＣコンバータの信号の一例のタイミングチャートである。
【図１３】上段は図１の半導体装置の製造工程中の平面図、下段は上段のＸ４−Ｘ４線の断面図である。
【図１４】図１３に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ４−Ｘ４線の断面図である。
【図１５】図１４に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ４−Ｘ４線の断面図である。
【図１６】図１５に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ４−Ｘ４線の断面図である。
【図１７】図１６に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ４−Ｘ４線の断面図である。
【図１８】図１７に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ４−Ｘ４線の断面図である。
【図１９】図１８に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ４−Ｘ４線の断面図である。
【図２０】本発明の他の実施の形態である半導体装置の上面の平面図である。
【図２１】図２０の半導体装置の側面図である。
【図２２】図２０の半導体装置の下面の平面図である。
【図２３】図２０の半導体装置のＸ５−Ｘ５線の断面図である。
【図２４】図２０の半導体装置のＹ１−Ｙ１線の断面図である。
【図２５】図２０の半導体装置の実装例を示す平面図である。
【図２６】図２５の半導体装置の実装時の側面図である。
【図２７】上段は図２０の半導体装置の製造工程中の平面図、下段は上段のＸ６−Ｘ６線の断面図である。
【図２８】図２７に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ６−Ｘ６線の断面図である。
【図２９】図２８に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ６−Ｘ６線の断面図である。
【図３０】図２９に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ６−Ｘ６線の断面図である。
【図３１】本発明のさらに他の実施の形態である半導体装置の上面の平面図である。
【図３２】図３１の半導体装置の側面図である。
【図３３】図３１の半導体装置の下面の平面図である。
【図３４】上段は図３１の半導体装置の製造工程中の平面図、下段は上段のＸ７−Ｘ７線の断面図である。
【図３５】図３４に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ７−Ｘ７線の断面図である。
【図３６】図３５に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ７−Ｘ７線の断面図である。
【図３７】図３６に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ７−Ｘ７線の断面図である。
【図３８】図３７に続く半導体装置の製造工程であって、上段は半導体装置の製造工程中の平面図、下段は上段のＸ７−Ｘ７線の断面図である。
【符号の説明】
【０１０４】
１Ａ，１Ｂ，１Ｃ  半導体装置
２  金属キャップ（導電性キャップ）
２ａ  凹部
２ｂ  第１部分
２ｃ  第２部分
２ｄ  第３部分
２ｅ  凹み
３  半導体チップ
３Ａ  半導体基板
３Ｓ  半導体基板部
３ＥＰ  エピタキシャル層
４  樹脂封止体
４Ｌ  樹脂材
５ａ  接続材（キャップ接続用接続材）
５ｂ  接続材（第１接続材）
５ｃ  接続材（第２接続材）
５ｄ  接続材
５ｅ  接続材（第４接続材）
５ｆ  接続材（第５接続材）
５ｇ  接続材（第６接続材）
６Ｇ  金属板端子（第１外部接続用端子）
６Ｇ１  本体部分
６Ｇ２  リード部分
６Ｓ  金属板端子（第２外部接続用端子）
６Ｓ１  本体部分
６Ｓ２  リード部分
６Ｆ  フレーム
７  表面保護層
１０  実装基板
１０Ｅ  電極
１１  半導体装置
１１Ｅ  電極
１３  開口部
１５  半導体領域
１６  半導体領域
１７ａ  溝
１８  ゲート絶縁膜
１９Ｅ  ゲート電極
１９Ｌ  ゲート配線
２０  層間絶縁層
２１ａ，２１ｂ  コンタクトホール
２２  溝
２３  半導体領域
２５  非絶縁型ＤＣ−ＤＣコンバータ
２６  制御回路
２７  負荷回路
３０ａ〜３０ｃ  ノズル
３１  押さえ板
ＤＥ  ドレイン電極（上部電極）
ＧＥ  ゲート電極（第１下部電極）
ＳＥ  ソース電極（第２下部電極）
ＧＦ１，ＧＦ２  ゲートフィンガ
ＧＲ  ガードリング
Ｑｃ  セル
ＤＰ  寄生ダイオード
Ｑ１，Ｑ２  パワーＭＩＳ・ＦＥＴ
Ｎ１  出力ノード（出力端子）
Ｄ１  ＳＢＤ
Ｌ１  コイル
Ｃ１  コンデンサ
【図１】
2006222298.tif 000003
【図２】
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【図３】
2006222298.tif 000005
【図４】
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【図５】
2006222298.tif 000007
【図６】
2006222298.tif 000008
【図７】
2006222298.tif 000009
【図８】
2006222298.tif 000010
【図９】
2006222298.tif 000011
【図１０】
2006222298.tif 000012
【図１１】
2006222298.tif 000013
【図１２】
2006222298.tif 000014
【図１３】
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【図１４】
2006222298.tif 000016
【図１５】
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【図１６】
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【図１７】
2006222298.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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