(57)【要約】【課題】読み出し動作及び書き込み動作のためのアドレスを生成する過程に係る不必要な電流消耗を減少させることができる半導体メモリ素子を提供すること。【解決手段】コマンドデコーディング部と、前記部のＣＡＳ信号のアクティブ時点から偶数番目の内部クロックに同期された複数の駆動信号を生成する駆動信号生成部と、前記ＣＡＳ信号に応答し取得した内部アドレスを前記複数の駆動信号に同期させて遅延出力するアドレス遅延部と、前記内部アドレスと遅延アドレスの１つを選択的に内部読出アドレスに出力するＲＤ選択部と、読出レイテンシ情報信号を生成する読出レイテンシ情報信号生成部と、前記遅延アドレスのいずれかを選択して内部の書込アドレスに出力するＷＴ選択部と、前記内部読出または書込アドレスをラッチして内部カラムアドレスに出力するラッチ部とを備える半導体メモリ素子を提供する。【選択図】図６
2006309915.tif 000002
【特許請求の範囲】
【請求項１】
複数のコマンドをデコーディングするためのコマンドデコーディング部と、
該コマンドデコーディング部のＣＡＳ信号のアクティブ時点から偶数番目の内部のクロックに同期された複数の駆動信号を生成するための駆動信号生成部と、
前記ＣＡＳ信号に応答して、内部アドレスを印加され、これを前記複数の駆動信号に同期させて遅延して出力するためのアドレス遅延部と、
ＡＬ情報信号及び読み出しＣＡＳ信号に応答して、前記アドレス遅延部の前記内部アドレスと前記遅延アドレスのうち、いずれか１つを選択的に内部読み出しアドレスに出力するためのＲＤ選択部と、
前記ＡＬ情報信号とＣＬ情報信号とを印加されて、読み出しレイテンシ情報信号を生成するための読み出しレイテンシ情報信号生成部と、
該読み出しレイテンシ情報信号及び書き込みＣＡＳ信号に応答して、前記遅延アドレスのうち、いずれか１つを選択して内部の書き込みアドレスに出力するためのＷＴ選択部と、
前記内部読み出しアドレスまたは前記内部の書き込みアドレスをラッチして、内部カラムアドレスに出力するためのラッチ部と
を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記駆動信号生成部は、
前記ＣＡＳ信号のアクティブ時点から前記偶数番目の内部のクロックに前記ＣＡＳ信号を同期させ、複数の第１ないし第４プレ駆動信号に出力するための遅延部と、
前記第１ないし第４プレ駆動信号を前記内部のクロックに同期させ、偶数番目の内部のクロックに同期された信号を前記第１ないし第４駆動信号として出力するための出力部と
を備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記遅延部は、
前記ＣＡＳ信号を前記内部のクロックに同期させて出力するための信号入力部と、
前記内部のクロックに同期されて駆動される複数のフリップフロップを備えて、前記信号入力部の出力信号をそれぞれ前記内部のクロックに同期させ、前記第１ないし第４プレ駆動信号に出力するためのフリップフロップ部と
を備えることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記出力部は、
前記第１ないし第４プレ駆動信号を前記内部のクロックに同期させて、出力するための第１ないし第４出力部をそれぞれ前記第１ないし第４プレ駆動信号の単位で備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記第１ないし第４出力部は、
前記第１ないし第４プレ駆動信号を遅延させるための遅延素子と、
該遅延素子の出力信号と前記内部のクロックとを入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を反転させ、前記第１ないし第４駆動信号に出力するための第１インバータと
を備えることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記アドレス遅延部は、
前記ＣＡＳ信号に応答して、前記内部アドレスを伝達するための第１トランスファーゲートと、
該第１トランスファーゲートの出力アドレスをラッチするためのラッチ部と、
前記駆動信号に応答して駆動される複数のフリップフロップを備え、前記ラッチ部の出力信号をそれぞれの前記該当駆動信号に同期させて遅延し、第１ないし第４遅延アドレスに出力するためのフリップフロップ部と
を備えることを特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体メモリ素子。
【請求項７】
前記フリップフロップ部は、
前記第１駆動信号に同期させ、前記ラッチ部の出力信号を前記第１遅延アドレスに出力するための第１フリップフロップと、
前記第２駆動信号に同期させ、前記第１フリップフロップの出力信号を前記第２遅延アドレスに出力するための第２フリップフロップと、
前記第３駆動信号に同期させ、前記第２フリップフロップの出力信号を前記第３遅延アドレスに出力するための第３フリップフロップと、
前記第４駆動信号に同期させ、前記第３フリップフロップの出力信号を前記第４遅延アドレスに出力するための第４フリップフロップと
を備えることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記ＲＤ選択部は、
第１及び第２ＡＬ情報信号を印加されるための第１信号入力部と、
第３及び第４ＡＬ情報信号を印加されるための第２信号入力部と、
前記第１信号入力部の出力信号に応答して、前記内部アドレスを第１出力ノードに伝達するための第２トランスファーゲートと、
前記第２信号入力部の出力信号に応答して、前記第１遅延アドレスを前記第１出力ノードに伝達するための第３トランスファーゲートと、
前記第１出力ノードに掛かった電圧を反転させるための第２インバータと、
前記読み出しＣＡＳ信号に応答して、前記第２インバータの出力信号を伝達し、前記内部読み出しアドレスに出力するための第４トランスファーゲートと
を備えることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記ＷＴ選択部は、
第１及び第２読み出しレイテンシ情報信号を印加されるための第３信号入力部と、
第３及び第４読み出しレイテンシ情報信号を印加されるための第４信号入力部と、
第５及び第６読み出しレイテンシ情報信号を印加されるための第５信号入力部と、
前記第３信号入力部の出力信号に応答して、前記第２遅延アドレスを第２出力ノードに伝達するための第５トランスファーゲートと、
前記第４信号入力部の出力信号に応答して、前記第３遅延アドレスを前記第２出力ノードに伝達するための第６トランスファーゲートと、
前記第３信号入力部の出力信号に応答して、前記第４遅延アドレスを前記第２出力ノードに伝達するための第７トランスファーゲートと、
前記第２出力ノードに掛かった電圧を反転させるための第３インバータと、
前記書き込みＣＡＳ信号に応答して、前記第３インバータの出力信号を伝達し、前記内部の書き込みアドレスに出力するための第７トランスファーゲートと
を備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記コマンドデコーディング部は、
内部ＲＡＳコマンドをゲート入力として、第１内部電圧の供給端に自身のソース端が接続された第１ＰＭＯＳトランジスタと、内部ＣＡＳコマンドをゲート入力として、前記第１ＰＭＯＳトランジスタのドレイン端に自身のソース端が接続された第１ＮＭＯＳトランジスタと、前記内部ＲＡＳコマンドゲート入力として、前記第１ＮＭＯＳトランジスタのソース端に自身のドレイン端が接続された第２ＮＭＯＳトランジスタと、内部チップ選択コマンドをゲート入力として、前記第２ＮＭＯＳトランジスタのソース端と第２内部電圧の供給端との間に、ドレインソース経路を有する第３ＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタの接続ノードに掛かった電圧を反転させ、前記ＣＡＳ信号に出力するための第４インバータと、前記内部ＣＡＳ信号をゲート入力として、前記第１内部電圧の供給端と前記第１ＰＭＯＳトランジスタのドレイン端との間にソースドレイン経路を有する第２ＰＭＯＳトランジスタと
を備えることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記コマンドデコーディング部は、
内部ＲＡＳコマンドをゲート入力として、第１内部電圧の供給端に自身のソース端が接続された第１ＰＭＯＳトランジスタと、内部ＣＡＳコマンドをゲート入力として、前記第１ＰＭＯＳトランジスタのドレイン端に自身のドレイン端が接続された第１ＮＭＯＳトランジスタと、前記内部ＲＡＳコマンドゲート入力として、前記第１ＮＭＯＳトランジスタのソース端に自身のドレイン端が接続された第２ＮＭＯＳトランジスタと、内部チップ選択コマンドをゲート入力として、前記第２ＮＭＯＳトランジスタのソース端と第２内部電圧の供給端との間に、ドレインソース経路を有する第３ＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタの接続ノードに掛かった電圧を反転させ、前記ＣＡＳ信号に出力するための第４インバータと、前記内部ＣＡＳ信号をゲート入力として、前記第１内部電圧の供給端と前記第１ＰＭＯＳトランジスタのドレイン端との間にソースドレイン経路を有する第２ＰＭＯＳトランジスタと
を備えることを特徴とする請求項９に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、電流消耗の減少のための半導体メモリ素子に関する。
【背景技術】
【０００２】
一般に、半導体メモリ素子内の特定セルをアクセスするためには、特定セルが接続されたワードラインとビットラインとを選択する過程が必要である。このような、ワードライン及びビットラインを選択するためには、それぞれに伴うコマンドとアドレスとの印加が要求される。そして、コマンド及びアドレスを印加された素子は、該当動作を行うために所定の時間が必要となる。
【０００３】
実際に、ワードラインをアクティブにするためのローアクティブコマンド及びローアドレスを印加し、ｔＲＣＤ（RAS To CAS Delay）という所定時間が経過した以後に、ビットラインを選択するためのカラムアドレスを読み出しコマンドまたは書き込みコマンドと共に印加することができる。
【０００４】
一方、ＤＤＲ ＩＩ ＳＤＲＡＭでは、ユーザがＥＭＲＳ(Extended Mode Register Set)内のアディティブレイテンシを設定することによって、読み出しコマンド及び書き込みコマンドの印加時点を調節することができるようにする。
【０００５】
すなわち、ＤＤＲ ＩＩ ＳＤＲＡＭでユーザは、ローアクティブコマンドを印加し、設計時に定められたｔＲＣＤ遅延時間が経過する以前でも、アディティブレイテンシを設定することによって、読み出しコマンド及び書き込みコマンドを印加することができる。
【０００６】
例えば、半導体メモリ素子のｔＲＣＤが３クロックに設定された場合、ユーザは、アディティブレイテンシを２クロックに設定すると、ローアクティブコマンドを印加して、１クロック後に読み出しコマンド及び書き込みコマンドを印加することができる。反面、アディティブレイテンシを０クロックに設定するようになると、これは、従来のように、ローアクティブコマンドを印加して、ｔＲＣＤである３クロックが経過した後、読み出しコマンド及び書き込みコマンドを印加することができる。
【０００７】
このように、ユーザがコマンドの印加時点を選択できるということは、ＤＤＲ ＩＩ  ＳＤＲＡＭが印加された読み出しコマンド及び書き込みコマンドを直に用いるのではなく、実際に素子駆動を発生させる内部信号を再び生成するためである。
【０００８】
すなわち、読み出しコマンド及び書き込みコマンドは、それぞれ内部的に読み出しＣＡＳ信号及び書き込みＣＡＳ信号から生成される。アクティブ時点を説明すると、読み出しＣＡＳ信号は、読み出しコマンドの印加からアディティブレイテンシＡＬに該当する遅延以後に内部的にアクティブにされる。
【０００９】
そして、書き込みＣＡＳ信号は、書き込みコマンドの印加から書き込みレイテンシＡＬ＋ＣＬ＋１に該当する遅延以後に内部的にアクティブにされる。
【００１０】
一方、読み出しコマンド及び書き込みコマンドと共に入力されたカラムアドレスも前記と同じ遅延時間を有するようになる。
【００１１】
次に、上述したような遅延時間を有し、内部カラムアドレスが生成される過程を具体的に図面を参照して説明する。
【００１２】
図１は、一般的な半導体メモリ素子内のカラムアドレスシフティング装置のブロック図である。
【００１３】
図１を示されているように、一般的に半導体メモリ素子は、アドレスシフティング部１０、１２、１４、１６をアドレスビット単位で備え、内部アドレスＢＵＦ＿ＯＵＴ<０：３>がアディティブレイテンシ、またはＣＡＳレイテンシに対応する遅延を有して読み出しＣＡＳ信号ＣＡＳＰ６_ＲＤ、または、書き込みＣＡＳ信号ＣＡＳＰ６_ＷＴに同期され、内部カラムアドレスＡＴ＿ＣＯＬ<０：３>に出力されるようにする。
【００１４】
ここで、内部アドレスＢＵＦ＿ＯＵＴは、図面には、示されていないが、アドレスバッファの出力信号であって、外部アドレスが内部電圧のレベルに変換されて内部クロックに同期された信号である。
【００１５】
図２は、従来の技術に係る半導体メモリ素子内のアドレスシフティング部の内部回路図である。
【００１６】
図２に示されているように、従来の技術に係る半導体メモリ素子内のアドレスシフティング部は、ＣＡＳ信号ＣＡＳＰ６に応答して印加された内部アドレスＢＵＦ＿ＯＵＴをアディティブレイテンシに対応する時間の間、遅延させてＡＬアドレスＲＡ＿ＯＵＴに出力して、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに同期させ、読み出しアドレスに出力するための読み出しアドレス生成部２０と、内部書き込み信号ＷＴＰ６に応答して、書き込み区間クロックＣＬＫを供給し、これを新しい内部読み出し信号ＲＤＰ６の印加時まで持続する書き込み区間クロック供給部５０と、書き込み区間クロックＣＬＫに応答してＡＬアドレスＲＡ＿ＯＵＴをＣＡＳレイテンシに対応する時間の間、遅延させた後、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに同期させて書き込みアドレスに出力するための書き込みアドレス生成部３０と、読み出しアドレスまたは書き込みアドレスをラッチし、内部カラムアドレスＡＴ＿ＣＯＬに出力するための出力部４０を備える。
【００１７】
そして、書き込み区間クロック供給部５０は、内部書き込み信号ＷＴＰ６と内部読み出し信号ＲＤＰ６とを印加されて書き込み区間信号ＷＴ＿ＡＤＤＥＮを生成するための書き込み区間感知部５２と、書き込み区間信号ＷＴ＿ＡＤＤＥＮのアクティブ間だけ、内部のクロックＣＬＫＰ４を書き込み区間クロックＣＬＫに出力するためのクロック出力部５４を備える。
【００１８】
クロック出力部５４は、書き込み区間信号ＷＴ＿ＡＤＤＥＮと内部のクロックＣＬＫＰ４とを入力として、ＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させて書き込み区間クロックＣＬＫに出力するためのインバータＩ１を備える。
【００１９】
読み出しアドレス生成部２０は、ＣＡＳ信号ＣＡＳＰ６に応答して、内部アドレスＢＵＦ＿ＯＵＴを伝達するためのトランスファーゲートＴＧ１と、トランスファーゲートＴＧ１の出力信号をラッチして出力するためのラッチ部２２と、ラッチ部２２の出力信号を遅延させて、第１及び第２プレＡＬアドレスＡＬ１＿ＡＤＤ、ＡＬ２＿ＡＤＤを生成するための遅延部２４と、ＡＬ情報信号ＡＬ<０：２>に応答して、内部アドレスＢＵＦ＿ＯＵＴ、第１プレＡＬアドレスＡＬ１＿ＡＤＤ、または第２プレＡＬアドレスＡＬ２＿ＡＤＤのうちいずれか１つを選択して、アドレスＲＡ＿ＯＵＴに出力するためのＡＬ選択部２６と、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに応答して、ＡＬアドレスＲＡ＿ＯＵＴを読み出しアドレスに出力するためのトランスファーゲートＴＧ２を備える。
【００２０】
読み出しアドレス生成部２０内の遅延部２４は、ラッチ部２２の出力信号を内部クロックＣＬＫＰ４に同期させて出力するための第１及び第２フリップフロップ２４ａ、２４ｂを直列に接続して備える。したがって、第１フリップフロップ２４ａは、ラッチ部２２の出力信号を内部のクロックＣＬＫＰ４に同期させて第１プレＡＬアドレスＡＬ１＿ＡＤＤに出力して、第２フリップフロップ２４ｂは、第１フリップフロップ２４ａの出力信号を内部のクロックＣＬＫＰ４に同期させて、第１プレＡＬアドレスＡＬ１＿ＡＤＤに比べて１クロック遅延された第２プレＡＬアドレスＡＬ２＿ＡＤＤを出力する。
【００２１】
書き込みアドレス生成部３０は、書き込み区間クロックＣＬＫに応答して、ＡＬアドレスＲＡ＿ＯＵＴをＣＡＳレイテンシに対応する遅延時間を有する第１及び第２プレＣＬアドレスＣＬ３＿ＡＤＤ、ＣＬ４＿ＡＤＤに出力するための遅延部３２と、ＣＬ情報信号ＣＬ<３：４>に応答して、第１及び第２プレＣＬアドレスＣＬ３＿ＡＤＤ、ＣＬ４＿ＡＤＤのうち、１つを選択してＣＬアドレスＷＡ＿ＯＵＴに出力するためのＣＬ選択部３４と、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに応答して、ＣＬアドレスＷＡ＿ＯＵＴを書き込みアドレスに出力するためのトランスファーゲートＴＧ３を備える。
【００２２】
書き込みアドレス生成部３０内の遅延部３２は、入力信号ＲＡ＿ＯＵＴを書き込み区間クロックＣＬＫに同期させて、出力するための第３ないし第７フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅを直列に接続して、備える。したがって、第６フリップフロップ３２ｄは、ＡＬアドレスＲＡ＿ＯＵＴを３クロック遅延させて第１プレＣＬアドレスＣＬ３＿ＡＤＤに出力して、第７フリップフロップ３２ｅは、第６フリップフロップ３２ｄの出力信号を１クロック遅延させた第２プレＣＬアドレスＣＬ４＿ＡＤＤを出力する。
【００２３】
参考的に、ＣＡＳ信号ＣＡＳＰ６は、半導体メモリ素子内のカラム系の動作を発生させる読み出しコマンドＲＤまたは書き込みコマンドＷＴの印加時、内部的に発生される信号である。そして、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤは、ＣＡＳ信号ＣＡＳＰ６をアディティブレイテンシに対応する時間の間、遅延させて生成された信号であり、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴは、ＣＡＳ信号ＣＡＳＰ６を書き込みレイテンシに対応する時間の間、遅延させて生成された信号である。
【００２４】
また、ＡＬ情報信号ＡＬ<０：２>は、ＥＭＲＳに設定されたアディティブレイテンシに対する情報を有し、ＣＬ情報信号ＣＬ<３：４>は、ＣＡＳレイテンシ＋１に対した情報を有する。
【００２５】
図３は、図２の書き込み区間感知部５２の内部回路図である。
【００２６】
図３に示されているように、書き込み区間感知部５２は、内部読み出し信号ＲＤＰ６をゲート入力として、内部電圧ＶＤＤの供給端に自身のソース端が接続されたＰＭＯＳトランジスタＰＭ１と、内部書き込み信号ＷＴＰ６をゲート入力として、ＰＭＯＳトランジスタＰＭ１のドレイン端に自身のドレイン端が接続されて、内部電圧ＶＳＳの供給端に自身のソース端が接続されたＮＭＯＳトランジスタＮＭ１と、パワーアップ信号ＰＷＲＵＰをゲート入力として内部電圧ＶＤＤの供給端とＰＭＯＳトランジスタＰＭ１とのドレイン端間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ２と、ＰＭＯＳトランジスタＰＭ２のドレイン端に掛かった信号をラッチして書き込み区間信号ＷＴ＿ＡＤＤＥＮを出力するためのラッチ５２Ａを備える。
【００２７】
書き込み区間感知部５２は、内部書き込み信号ＷＴＰ６に応答して書き込み区間信号ＷＴ＿ＡＤＤＥＮを論理レベル「Ｈ」にアクティブにして、内部読み出し信号ＲＤＰ６に応答して書き込み区間信号ＷＴ＿ＡＤＤＥＮを論理レベル「Ｌ」にローアクティブさせる。すなわち、内部書き込み信号ＷＲＴＰ６のアクティブ時に書き込み区間信号ＷＴ＿ＡＤＤＥＮがアクティブされて、このアクティブ区間は、新しい内部の読み出し信号ＲＤＰ６が印加されるまで維持される。
【００２８】
そして、書き込み区間感知部５２は、半導体メモリ素子の初期駆動時、内部電圧のレベルが安定的に維持されない場合、論理レベル「Ｌ」にローアクティブされるパワーアップ信号ＰＷＲＵＰに応答して書き込み区間信号ＷＴ＿ＡＤＤＥＮを論理レベル「Ｌ」に初期化させる。
【００２９】
図２及び図３に示す半導体メモリ素子が外部に印加されたアドレスをアディティブレイテンシまたはＣＡＳレイテンシに対応する遅延を有する内部カラムアドレスＡＴ＿ＣＯＬに生成する過程を次の動作タイミングチャートを参照して説明する。
【００３０】
図４は、従来の技術に係る半導体メモリ素子が読み出し動作時、内部カラムアドレスＡＴ＿ＣＯＬの生成過程を示す図面である。参考的に、アディティブレイテンシは、２である。
【００３１】
まず、読み出しコマンドＲＤと共に外部アドレスが印加される。したがって、読み出しコマンドＲＤによりＣＡＳ信号ＣＡＳＰ６がアクティブされて、内部アドレスＢＵＦ＿ＯＵＴが有効なアドレス情報を有する。
【００３２】
読み出しアドレス生成部２０はＣＡＳ信号ＣＡＳＰ６のアクティブに応答してアクティブにされるトランスファーゲートＴＧ１を通して内部アドレスＢＵＦ＿ＯＵＴを印加される。
【００３３】
続いて、トランスファーゲートＴＧ１の出力信号は、ラッチ部２２にラッチされた後、遅延部２４内の第１フリップフロップ２４ａにより読み出しコマンドＲＤの印加以後、最初の内部のクロックＣＬＫＰ４に同期されて、第１プレＡＬアドレスＡＬ１＿ＡＤＤに出力されて、第２フリップフロップ２４ｂにより２番目の内部のクロックＣＬＫＰ４に同期されて第２プレＡＬアドレスＡＬ２＿ＡＤＤに出力される。
【００３４】
続いて、ＡＬ選択部２６は、ＡＬ情報信号ＡＬ<０：２>によって、アディティブレイテンシ２クロックを有する第２プレＡＬアドレスＡＬ２＿ＡＤＤをＡＬアドレスＲＡ＿ＯＵＴに出力して、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤにより読み出しアドレスに出力される。
【００３５】
出力部４０は、読み出しアドレスをラッチして内部カラムアドレスＡＴ＿ＣＯＬで最終出力する。
【００３６】
図面に示されているように、読み出しコマンドＲＤと共に印加されたアドレスは、アディティブレイテンシ２クロックを満足させる「ａ」時点に内部カラムアドレスＡＴ＿ＣＯＬに出力するということがわかる。内部カラムアドレスＡＴ＿ＣＯＬは、新しい読み出しコマンドまたは書き込みコマンドが印加される時まで維持される。
【００３７】
図５は、従来の技術に係る半導体メモリ素子が書き込み動作時、内部カラムアドレスＡＴ＿ＣＯＬの生成過程を示す図面である。参考的に、アディティブレイテンシは、「２」であり、ＣＡＳレイテンシは、「３」である。
【００３８】
まず、書き込みコマンドＷＴと共に外部アドレスが印加される。したがって、書き込みコマンドによりＣＡＳ信号ＣＡＳＰ６がアクティブされて、内部アドレスＢＵＦ＿ＯＵＴが有効なアドレス情報を有する。
【００３９】
読み出しアドレス生成部２０はＣＡＳ信号ＣＡＳＰ６のアクティブに応答して内部アドレスＢＵＦ＿ＯＵＴを印加されて、これをアディティブレイテンシ「２」クロックに対応する遅延を有するＡＬアドレスＲＡ＿ＯＵＴに出力する。
【００４０】
続いて、書き込みアドレス生成部３０内の第１ないし第５フリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅは、書き込み区間クロックＣＬＫに同期させて入力信号を出力させるため、ＡＬアドレスＲＡ＿ＯＵＴの印加以後３番目の書き込み区間クロックＣＬＫに同期された第１プレＣＬ−アドレスＣＬ３＿ＡＤＤと、４番目の書き込み区間クロックＣＬＫに同期された第２プレＣＬアドレスＣＬ４＿ＡＤＤを出力する。そして、ＣＬ選択部３４は、ＣＬ情報信号ＣＬ<３:４>によってＣＡＳレイテンシ＋１の４クロックを有する第２プレＣＬアドレスＣＬ４＿ＡＤＤを選択して出力し、これは、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴにアクティブされるトランスファーゲートＴＧ３により書き込みアドレスに出力される。
【００４１】
ここで、書き込み区間クロックＣＬＫは、書き込みコマンドＷＴの印加時、アクティブにされる内部書き込み信号ＷＴＰ６に応答して書き込み区間クロック供給部５０が生成するものであって、これは、新しい読み出しコマンドＲＤが印加されて内部読み出し信号ＲＤＰ６がアクティブにされる時まで持続される。
【００４２】
最後に、書き込みアドレスは、出力部４０にラッチされて内部カラムアドレスＡＴ＿ＣＯＬに出力される。
【００４３】
一方、上述したように、従来の技術に係る半導体メモリ素子は内部カラムアドレスの生成過程により、バンクのアクティブの状態で不必要な電流消耗を発生する問題点を有する。
【００４４】
これは、外部アドレスをアディティブレイテンシに対応する時間の間、遅延させるための読み出しアドレス生成部内の複数のフリップフロップ、及びＡＬアドレスをＣＡＳレイテンシに対応する時間の間、遅延させるための書き込みアドレス生成部内の複数のフリップフロップにより発生される。
【００４５】
詳細に説明すると、読み出しアドレス生成部内の複数のフリップフロップは、有効なアドレスの印加如何に関係なく内部のクロックにより持続的に駆動されて、書き込みアドレス生成部内の複数のフリップフロップは、一度の書き込みコマンドの印加時、新しい読み出しコマンドが印加されるまで持続的に駆動される。
【００４６】
実例として、４００?で駆動される半導体メモリ素子で１つのビットのカラムアドレスを生成するための読み出しアドレス生成部及び書き込みアドレス生成部内のフリップフロップにより消耗されるバンクアクティブ状態での電流は、４００?である。半導体メモリ素子は、１６ビットのアドレスを印加されるため、バンクアクティブの状態で、概略６．４?の不必要な電流消耗が発生するものである。
【特許文献１】特開２００４−３１１００２号
【発明の開示】
【発明が解決しようとする課題】
【００４７】
本発明の目的は、読み出し動作及び書き込み動作のためのアドレスを生成する過程にともなう不必要な電流消耗を減少させることができる半導体メモリ素子を提供する。
【課題を解決するための手段】
【００４８】
上記目的を達成するために、本発明の一側面に係る半導体メモリ素子は、 複数のコマンドをデコーディングするためのコマンドデコーディング部と、該コマンドデコーディング部のＣＡＳ信号のアクティブ時点から偶数番目の内部のクロックに同期された複数の駆動信号を生成するための駆動信号生成部と、前記ＣＡＳ信号に応答して、内部アドレスを印加され、これを前記複数の駆動信号に同期させて遅延して出力するためのアドレス遅延部と、ＡＬ情報信号及び読み出しＣＡＳ信号に応答して、前記アドレス遅延部の内部アドレスと遅延アドレスとのうち、いずれか１つを選択的に内部読み出しアドレスに出力するためのＲＤ選択部と、前記ＡＬ情報信号とＣＬ情報信号とを印加され、読み出しレイテンシ情報信号を生成するための読み出しレイテンシ情報信号生成部と、該読み出しレイテンシ情報信号及び書き込みＣＡＳ信号に応答して、前記遅延アドレスのうち、いずれか１つを選択して内部の書き込みアドレスに出力するためのＷＴ選択部と、前記内部読み出しアドレスまたは前記内部の書き込みアドレスをラッチして、内部カラムアドレスに出力するためのラッチ部とを備えることを特徴とする半導体メモリ素子である。
【００４９】
また、本発明の第２の側面は、第１の半導体メモリ装置を基本として、前記駆動信号生成部は、前記ＣＡＳ信号のアクティブ時点から前記偶数番目の内部のクロックに前記ＣＡＳ信号を同期させ、複数の第１ないし第４プレ駆動信号に出力するための遅延部と、前記第１ないし第４プレ駆動信号を前記内部のクロックに同期させて出力し、偶数番目の内部のクロックに同期された信号を前記第１ないし第４駆動信号に出力するための出力部とを備えることを特徴とする半導体メモリ素子である。
【００５０】
また、本発明の第３の側面は、第２の半導体メモリ装置を基本として、前記遅延部は、前記ＣＡＳ信号を前記内部のクロックに同期させて出力するための信号入力部と、前記内部のクロックに同期されて駆動される複数のフリップフロップを備えて、前記信号入力部の出力信号をそれぞれ前記内部のクロックに同期させ、前記第１ないし第４プレ駆動信号に出力するためのフリップフロップ部とを備えることを特徴とする半導体メモリ素子である。
【００５１】
また、本発明の第４の側面は、第３の半導体メモリ装置を基本として、前記出力部は、前記第１ないし第４プレ駆動信号を前記内部のクロックに同期させて、出力するための第１ないし第４出力部をそれぞれ前記第１ないし第４プレ駆動信号の単位で備えることを特徴とする半導体メモリ素子である。
【００５２】
また、本発明の第５の側面は、第４の半導体メモリ装置を基本として、前記第１出力部は、前記第１プレ駆動信号を遅延させるための遅延素子と、該遅延素子の出力信号と前記内部のクロックとを入力とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号を反転させ、前記第１駆動信号に出力するための第１インバータとを備えることを特徴とする請求項４に記載の半導体メモリ素子である。
【００５３】
また、本発明の第６の側面は、第１から３のいずれかの半導体メモリ装置を基本として、前記アドレス遅延部は、前記ＣＡＳ信号に応答して、前記内部アドレスを伝達するための第１トランスファーゲートと、該第１トランスファーゲートの出力アドレスをラッチするためのラッチ部と、前記駆動信号に応答して駆動される複数のフリップフロップを備え、前記ラッチ部の出力信号をそれぞれの前記該当駆動信号に同期させて遅延し、第１ないし第４遅延アドレスに出力するためのフリップフロップ部とを備えることを特徴とする半導体メモリ素子である。
【００５４】
また、本発明の第７の側面は、第６の半導体メモリ装置を基本として、前記フリップフロップ部は、前記第１駆動信号に同期させ、前記ラッチ部の出力信号を前記第１遅延アドレスに出力するための第１フリップフロップと、前記第２駆動信号に同期させ、前記第１フリップフロップの出力信号を前記第２遅延アドレスに出力するための第２フリップフロップと、前記第３駆動信号に同期させ、前記第２フリップフロップの出力信号を前記第３遅延アドレスに出力するための第３フリップフロップと、前記第４駆動信号に同期させ、前記第３フリップフロップの出力信号を前記第４遅延アドレスに出力するための第４フリップフロップとを備えることを特徴とする半導体メモリ素子である。
【００５５】
また、本発明の第８の側面は、第７の半導体メモリ装置を基本として、前記ＲＤ選択部は、第１及び第２ＡＬ情報信号を印加されるための第１信号入力部と、第３及び第４ＡＬ情報信号を印加されるための第２信号入力部と、前記第１信号入力部の出力信号に応答して、前記内部アドレスを第１出力ノードに伝達するための第２トランスファーゲートと、前記第２信号入力部の出力信号に応答して、前記第１遅延アドレスを前記第１出力ノードに伝達するための第３トランスファーゲートと、前記第１出力ノードに掛かった電圧を反転させるための第２インバータと、前記読み出しＣＡＳ信号に応答して、前記第２インバータの出力信号を伝達し、前記内部読み出しアドレスに出力するための第４トランスファーゲートとを備えることを特徴とする半導体メモリ素子である。
【００５６】
また、本発明の第９の側面は、第８の半導体メモリ装置を基本として、前記ＷＴ選択部は、第１及び第２読み出しレイテンシ情報信号を印加されるための第３信号入力部と、第３及び第４読み出しレイテンシ情報信号を印加されるための第４信号入力部と、第５及び第６読み出しレイテンシ情報信号を印加されるための第５信号入力部と、前記第３信号入力部の出力信号に応答して、前記第２遅延アドレスを第２出力ノードに伝達するための第５トランスファーゲートと、前記第４信号入力部の出力信号に応答して、前記第３遅延アドレスを前記第２出力ノードに伝達するための第６トランスファーゲートと、前記第３信号入力部の出力信号に応答して、前記第４遅延アドレスを前記第２出力ノードに伝達するための第７トランスファーゲートと、前記第２出力ノードに掛かった電圧を反転させるための第３インバータと、前記書き込みＣＡＳ信号に応答して、前記第３インバータの出力信号を伝達し、前記内部の書き込みアドレスに出力するための第７トランスファーゲートとを備えることを特徴とする半導体メモリ素子である。
【００５７】
また、本発明の第１０の側面は、第９の半導体メモリ装置を基本として、前記コマンドデコーディング部は、内部ＲＡＳコマンドをゲート入力として、第１内部電圧の供給端に自身のソース端が接続された第１ＰＭＯＳトランジスタと、内部ＣＡＳコマンドをゲート入力として、前記第１ＰＭＯＳトランジスタのドレイン端に自身のソース端が接続された第１ＮＭＯＳトランジスタと、前記内部ＲＡＳコマンドゲート入力として、前記第１ＮＭＯＳトランジスタのソース端に自身のドレイン端が接続された第２ＮＭＯＳトランジスタと、内部チップ選択コマンドをゲート入力として、前記第２ＮＭＯＳトランジスタのソース端と第２内部電圧の供給端との間に、ドレインソース経路を有する第３ＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタの接続ノードに掛かった電圧を反転させ、前記ＣＡＳ信号に出力するための第４インバータと、前記内部ＣＡＳ信号をゲート入力として、前記第１内部電圧の供給端と前記第１ＰＭＯＳトランジスタのドレイン端との間にソースドレイン経路を有する第２ＰＭＯＳトランジスタとを備えることを特徴とする半導体メモリ素子である。
また、本発明の第１１の側面は、第９の半導体メモリ装置を基本として、前記コマンドデコーディング部は、内部ＲＡＳコマンドをゲート入力として、第１内部電圧の供給端に自身のソース端が接続された第１ＰＭＯＳトランジスタと、内部ＣＡＳコマンドをゲート入力として、前記第１ＰＭＯＳトランジスタのドレイン端に自身のドレイン端が接続された第１ＮＭＯＳトランジスタと、前記内部ＲＡＳコマンドゲート入力として、前記第１ＮＭＯＳトランジスタのソース端に自身のドレイン端が接続された第２ＮＭＯＳトランジスタと、内部チップ選択コマンドをゲート入力として、前記第２ＮＭＯＳトランジスタのソース端と第２内部電圧の供給端との間に、ドレインソース経路を有する第３ＮＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタの接続ノードに掛かった電圧を反転させ、前記ＣＡＳ信号に出力するための第４インバータと、前記内部ＣＡＳ信号をゲート入力として、前記第１内部電圧の供給端と前記第１ＰＭＯＳトランジスタのドレイン端との間にソースドレイン経路を有する第２ＰＭＯＳトランジスタとを備えることを特徴とする半導体メモリ素子である。
【発明の効果】
【００５８】
上述した本発明は、読み出し動作及び書き込み動作がなされてカラムアドレスが必要な動作区間だけ、アドレスを遅延するための内部のクロックの偶数番目だけプレップフロップを駆動して不必要な電流消耗を減らす。
【発明を実施するための最良の形態】
【００５９】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００６０】
図６は、本発明の実施の形態に係る半導体メモリ素子のブロック構成図である。
【００６１】
図６に示されているように、本発明の実施の形態に係る半導体メモリ素子は、複数のコマンドＣＡＳ４ｂ、ＲＡＳ４ｂ、ＣＳ４ｂをデコーディングするためのコマンドデコーディング部１００と、コマンドデコーディング部１００のＣＡＳ信号ＣＡＳＰ６のアクティブ時点から偶数番目の内部のクロックＣＬＫＰ４に同期される複数の駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫを生成するための駆動信号生成部２００と、ＣＡＳ信号ＣＡＳＰ６に応答して、内部アドレスＢＵＦ＿ＯＵＴを印加されて、これを複数の駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫに同期させて遅延して出力するためのアドレス遅延部３００と、ＡＬ情報信号ＡＬ<０:３>及び読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに応答して、内部アドレスＢＵＦ＿ＯＵＴとアドレス遅延部３００の出力アドレスＯＵＴ＿２ＣＫのうち、いずれか１つを選択的に内部読み出しアドレスに出力するためのＲＤ選択部４００と、ＡＬ情報信号ＡＬ<０:３>とＣＬ情報信号ＣＬ<３:５>とを印加されて読み出しレイテンシ情報信号ＲＬ<３:８>を生成するための読み出しレイテンシ情報信号生成部５００と、読み出しレイテンシ情報信号ＲＬ<３:８>及び書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに応答してアドレス遅延部３００の出力アドレスのうち、１つを選択して内部の書き込みアドレスに出力するためのＷＴ選択部６００と、内部読み出しアドレスまたは内部の書き込みアドレスをラッチして内部カラムアドレスＡＴ＿ＣＯＬに出力するためのラッチ部７００を備える。
【００６２】
このように、ラッチ部７００は、ＲＤ選択部４００及びＷＴ選択部６００の共通された出力ノードに掛かった信号をラッチするようになるが、これは、特定時点でＲＤ選択部４００及びＷＴ選択部６００は、いずれか１つだけが出力信号を出力するためである。
【００６３】
上述したように、本発明に係る半導体メモリ素子は読み出しまたは書き込みコマンドの印加時、内部的に生成するＣＡＳ信号ＣＡＳＰ６のアクティブ時点から偶数番目内部クロックＣＬＫＰ４に同期された複数の駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫを生成することによって、素子に有効なアドレスが印加される間だけ内部カラムアドレスＡＴ＿ＣＯＬを生成するためのブロックが駆動され、電流消耗を減らす。特に、駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫは、読み出し動作または書き込み動作間内部のクロックＣＬＫＰ４に比べて１／２倍のアクティブ回数を有するため、従来の内部のクロックＣＬＫＰ４に同期される場合に比べ、さらに電流消耗を減らすことができる。
【００６４】
図７は、図６のコマンドデコーディング部１００の内部回路図である。
【００６５】
図７に示されているように、コマンドデコーディング部１００は、内部ＲＡＳコマンドＲＡＳ４をゲート入力として、内部電圧ＶＤＤの供給端に自身のソース端が接続されたＰＭＯＳトランジスタＰＭ２と、内部ＣＡＳコマンドＣＡＳ４ｂをゲート入力として、ＰＭＯＳトランジスタＰＭ２のドレイン端に自身のソース端が接続されたＮＭＯＳトランジスタＮＭ２と、内部ＲＡＳコマンドＲＡＳ４をゲート入力としてＮＭＯＳトランジスタＮＭ２のソース端に自身のドレイン端が接続されたＮＭＯＳトランジスタＮＭ３と、内部チップ選択コマンドＣＳ４ｂをゲート入力として、ＮＭＯＳトランジスタＮＭ３のソース端と内部電圧ＶＳＳの供給端の間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ４と、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２の接続ノードに掛かった電圧を反転させてＣＡＳ信号ＣＡＳＰ６に出力するためのインバータＩ２と、内部ＣＡＳ信号ＣＡＳ４ｂをゲート入力として内部電圧ＶＤＤの供給端とＰＭＯＳトランジスタＰＭ２のドレイン端との間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ３を備える。
あるいはコマンドデコーディング部１００は、内部ＲＡＳコマンドＲＡＳ４をゲート入力として、内部電圧ＶＤＤの供給端に自身のソース端が接続されたＰＭＯＳトランジスタＰＭ２と、内部ＣＡＳコマンドＣＡＳ４ｂをゲート入力として、ＰＭＯＳトランジスタＰＭ２のドレイン端に自身のドレイン端が接続されたＮＭＯＳトランジスタＮＭ２と、内部ＲＡＳコマンドＲＡＳ４をゲート入力としてＮＭＯＳトランジスタＮＭ２のソース端に自身のドレイン端が接続されたＮＭＯＳトランジスタＮＭ３と、内部チップ選択コマンドＣＳ４ｂをゲート入力として、ＮＭＯＳトランジスタＮＭ３のソース端と内部電圧ＶＳＳの供給端の間にドレインソース経路を有するＮＭＯＳトランジスタＮＭ４と、ＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ２の接続ノードに掛かった電圧を反転させてＣＡＳ信号ＣＡＳＰ６に出力するためのインバータＩ２と、内部ＣＡＳ信号ＣＡＳ４ｂをゲート入力として内部電圧ＶＤＤの供給端とＰＭＯＳトランジスタＰＭ２のドレイン端との間にソースドレイン経路を有するＰＭＯＳトランジスタＰＭ３を備える。
【００６６】
参考的に、内部チップ選択コマンドＣＳ４ｂ、内部ＲＡＳコマンドＲＡＳ４、及び内部ＣＡＳコマンド４ｂは、コマンド入力部(図示せず)を通して、外部から印加される信号を内部電圧レベルに変換させて、内部のクロックＣＬＫＰ４に同期させて生成された信号である。そして、内部チップ選択コマンドＣＳ４ｂは、外部から印加されるチップ選択コマンドが論理レベル「Ｌ」を有する時、論理レベル「Ｈ」にアクティブされて、内部ＲＡＳコマンドＲＡＳ４は、外部から印加されたＲＡＳコマンドが論理レベル「Ｈ」を有する時、論理レベル「Ｈ」にアクティブされて、内部ＣＡＳコマンドＣＡＳ４ｂは、外部から印加されるＣＡＳコマンドが論理レベル「Ｌ」を有する時、論理レベル「Ｈ」にアクティブされる。
【００６７】
動作を簡略に説明すると、コマンド生成部１００は、読み出し動作及び書き込み動作要請時、論理レベル「Ｈ」にアクティブされる内部チップ選択信号ＣＳ４ｂ、内部ＲＡＳコマンドＲＡＳ４、及び内部ＣＡＳコマンドＣＡＳ４に応答して、ＣＡＳ信号ＣＡＳＰ６をアクティブにする。図８は、図６の駆動信号生成部２００の内部回路図である。
【００６８】
図８に示されているように、駆動信号生成部２００は、ＣＡＳ信号ＣＡＳＰ６のアクティブ時点から偶数番目の内部のクロックＣＬＫＰ４にＣＡＳ信号ＣＡＳＰ６を同期させて複数の第１ないし第４駆動信号ＰＲＥ＿２ＣＬＫ、ＰＲＥ＿４ＣＬＫ、ＰＲＥ＿６ＣＬＫ、ＰＲＥ＿８ＣＬＫに出力するための遅延部２２０と、第１ないし第４プレ駆動信号ＰＲＥ＿２ＣＬＫ、ＰＲＥ＿４ＣＬＫ、ＰＲＥ＿６ＣＬＫ、ＰＲＥ＿８ＣＬＫを内部のクロックＣＬＫＰ４に同期させて第１ないし第４駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫに出力するための出力部２４０を備える。
【００６９】
そして、遅延部２２０は、ＣＡＳ信号ＣＡＳＰ６を内部のクロックＣＬＫＰ４に同期させて出力するための信号入力部２２２と、内部のクロックＣＬＫＰ４に同期されて駆動される複数のフリップフロップ備えて、信号入力部２２２の出力信号をそれぞれ内部のクロックＣＬＫＰ４に同期させ、第１ないし第４プレ駆動信号ＰＲＥ＿２ＣＬＫ、ＰＲＥ＿４ＣＬＫ、ＰＲＥ＿６ＣＬＫ、ＰＲＥ＿８ＣＬＫに出力するためのフリップフロップ部２２４を備える。
【００７０】
出力部２４０は、第１ないし第４プレ駆動信号ＰＲＥ＿２ＣＬＫ、ＰＲＥ＿４ＣＬＫ、ＰＲＥ＿６ＣＬＫ、ＰＲＥ＿８ＣＬＫを内部のクロックＣＬＫＰ４に同期させて出力するための第１ないし第４出力部２４２、２４４、２４６、２４８をそれぞれ備える。これらは、同じ回路的具現を有するため、第１出力部２４２だけを例として説明すると、第１出力部２４２は、第１プレ駆動信号ＰＲＥ＿２ＣＬＫを遅延させるための遅延素子２４２Ａと、遅延素子２４２Ａの出力信号と内部のクロックＣＬＫＰ４を入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させて第１駆動信号２ＣＬＫに出力するためのインバータＩ３を有する。
【００７１】
上述した駆動信号生成部２００は、遅延部２２０を通してＣＡＳ信号ＣＡＳＰ６のアクティブ時点から偶数番目の内部のクロックＣＬＫＰ４に同期させてＣＡＳ信号ＣＡＳＰ６を第１ないし第４プレ駆動信号ＰＲＥ＿２ＣＬＫ、ＰＲＥ＿４ＣＬＫ、ＰＲＥ＿６ＣＬＫ、ＰＲＥ＿８ＣＬＫに出力して、出力部２４０を通して、第１ないし第４プレ駆動信号ＰＲＥ＿２ＣＬＫ、ＰＲＥ＿４ＣＬＫ、ＰＲＥ＿６ＣＬＫ、ＰＲＥ＿８ＣＬＫを内部のクロックＣＬＫＰ４に同期させて、第１ないし第４駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫに出力する。
【００７２】
参考的に、駆動信号生成部２００により生成される駆動信号の数は、素子が支援する最大書き込みレイテンシの１／２である。
【００７３】
図９は、図６のアドレス遅延部３００の内部回路図である。
【００７４】
図９に示されているように、アドレス遅延部３００は、ＣＡＳ信号ＣＡＳＰ６に応答して、内部アドレスＢＵＦ＿ＯＵＴを伝達するためのトランスファーゲートＴＧ４と、トランスファーゲートＴＧ４の出力アドレスをラッチするためのラッチ部３２０と、該当駆動信号ＣＬＫＰ４に応答して、駆動される複数のフリップフロップ３４２、３４４、３４６、３４８を備えて、ラッチ部３２０の信号をそれぞれの該当駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫに同期させて遅延して、第１ないし第４遅延アドレスＯＵＴ＿２ＣＬＫ、ＯＵＴ＿４ＣＬＫ、ＯＵＴ＿６ＣＬＫ、ＯＵＴ＿８ＣＬＫに出力するためのフリップフロップ部３４０を備える。
【００７５】
そして、フリップフロップ部３４０は、第１駆動信号２ＣＬＫに同期させてラッチ部３２０の出力信号を第１遅延アドレスＯＵＴ＿２ＣＫに出力するための第１フリップフロップ３４２と、第２駆動信号４ＣＬＫに同期させて第１フリップフロップ３４２の出力信号ＯＵＴ＿２ＣＫを第２遅延アドレスＯＵＴ＿４ＣＫに出力するための第２フリップフロップ３４４と、第３駆動信号６ＣＬＫに同期させ、第２フリップフロップ３４４の出力信号ＯＵＴ＿４ＣＫを第３遅延アドレスＯＵＴ＿６ＣＫで出力するための第３フリップフロップ３４６と、第４駆動信号８ＣＬＫに同期させて第３フリップフロップ３４６の出力信号ＯＵＴ＿６ＣＫを第４遅延アドレスＯＵＴ＿８ＣＫに出力するための第４フリップフロップ３４８を備える。
【００７６】
アドレス遅延部３００は、内部アドレスＢＵＦ＿ＯＵＴをそれぞれの駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫに同期させて第１ないし第４遅延アドレスＯＵＴ＿２ＣＫ、ＯＵＴ＿４ＣＫ、ＯＵＴ＿６ＣＫ、ＯＵＴ＿８ＣＫに出力する。上述したように、第１ないし第４駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫがＣＡＳ信号ＣＡＳＰ６のアクティブ時点から所定時間遅延を有する信号であるため、これに同期されて出力される第１ないし第４遅延アドレスＯＵＴ＿２ＣＫ、ＯＵＴ＿４ＣＫ、ＯＵＴ＿６ＣＫ、ＯＵＴ＿８ＣＫもまた、ＣＡＳ信号ＣＡＳＰ６のアクティブ時点から偶数番目の内部のクロックＣＬＫＰ４に同期されて出力される。
【００７７】
図１０は、図６のＲＤ選択部４００の内部回路図であって、ＲＤ選択部４００はＡＬ情報信号ＡＬ<０>とＡＬ<１>とを印加するための第１信号入力部４２０と、ＡＬ情報信号ＡＬ<２>とＡＬ<３>とを印加するための第２信号入力部４４０と、第１信号入力部４２０の出力信号に応答して、内部アドレスＢＵＦ＿ＯＵＴを出力ノードに伝達するためのトランスファーゲートＴＧ５と、第２信号入力部４４０の出力信号に応答して第１遅延アドレスＯＵＴ＿２ＣＬＫを出力ノードに伝達するためのトランスファーゲートＴＧ６と、トランスファーゲートＴＧ５及びＴＧ６の共通された出力ノードに掛かった電圧を反転させるためのインバータＩ４と、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに応答してインバータＩ４の出力信号を伝達して、内部読み出しアドレスに出力するためのトランスファーゲートＴＧ７を備える。
【００７８】
ＲＤ選択部４００は、第１及び第２信号入力部４２０、４４０を通して連続する２つのＡＬ情報信号ＡＬ<０>及びＡＬ<１>、ＡＬ<２>及びＡＬ<３>のうち、いずれか１つの印加時に、共通された信号入力部４２０、４４０の出力された信号を通して内部アドレスＢＵＦ＿ＯＵＴと遅延アドレスＯＵＴ＿２ＣＬＫのうち、１つを選択する。続いて、トランスファーゲートＴＧ７は、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに応答して、共通された出力ノードに掛かった信号を内部読み出しアドレスに出力する。
【００７９】
また、ＡＬ情報信号ＡＬ<０>がアクティブにされる場合と、ＡＬ情報信号ＡＬ<１>がアクティブにされる場合、第１信号入力部４２０の出力信号がアクティブにされるため、トランスファーゲートＴＧ５を通して内部アドレスＢＵＦ＿ＯＵＴを同様に選択する。しかし、アディティブレイテンシによってアクティブにされる時点で他の読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに同期させ、トランスファーゲートＴＧ５の出力信号を最終的に読み出しアドレスに出力するため、アディティブレイテンシに対応するアドレスが生成される。
【００８０】
なお、ＡＬ情報信号ＡＬ<０:３>それぞれに応じたアディティブレイテンシに対応するアドレスを選択せず、２個のＡＬ情報信号の組ＡＬ<０>及びＡＬ<１>、ＡＬ<２>及びＡＬ<３>を想定したのは、アドレス遅延部３００により多様な遅延値を有する第１遅延アドレスＯＵＴ＿２ＣＬＫがそれぞれ偶数の遅延値を有するためである。
【００８１】
図１１は、図６の読み出しレイテンシ情報信号生成部５００の内部回路図である。
【００８２】
図１１に示されているように、読み出しレイテンシ情報信号生成部５００は印加されるＡＬ情報信号ＡＬ<０:３>に対応するアディティブレイテンシとＣＬ情報信号ＣＬ<３:５>に対応するＣＡＳレイテンシを論理和して、可能な全ての場合の読み出しレイテンシ情報信号ＲＬ<３:８>を生成する。
【００８３】
読み出しレイテンシ情報信号生成部５００は、ＡＬ情報信号ＡＬ<０:３>とＣＬ情報信号ＣＬ<３:５>とを受け取る複数の論理和ゲートに具現される。
【００８４】
図１２は、図６のＷＴ選択部６００の内部回路図であって、ＷＴ選択部６００は、読み出しレイテンシ情報信号ＲＬ<３>とＲＬ<４>とを印加されるための第１信号入力部６２０と、読み出しレイテンシ情報信号ＲＬ<５>とＲＬ<６>を印加されるための第２信号入力部６４０と、読み出しレイテンシ情報信号ＲＬ<７>とＲＬ<８>とを印加されるための第３信号入力部６６０と、第１信号入力部６２０の出力信号に応答して第２遅延アドレスＯＵＴ＿４ＣＫを出力ノードに伝達するためのトランスファーゲートＴＧ８と、第２信号入力部６４０の出力信号に応答し、第３遅延アドレスＯＵＴ＿６ＣＫを出力ノードに伝達するためのトランスファーゲートＴＧ９と、第３信号入力部６６０の出力信号に応答して第４遅延アドレスＯＵＴ＿８ＣＫを出力ノードに伝達するためのトランスファーゲートＴＧ１０と、トランスファーゲートＴＧ８ないしＴＧ１０の共通された出力ノードに掛かった電圧を反転させるためのインバータＩ５と、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに応答してインバータＩ５の出力信号を伝達して内部書き込みアドレスに出力するためのトランスファーゲートＴＧ１１を備える。
【００８５】
ＷＴ選択部は６００は、第１ないし第６信号入力部６２０、６４０を通して連続する２個の読み出しレイテンシ情報信号ＲＬ<３>及びＲＬ<４>、ＲＬ<５>及びＲＬ<６>のうち、いずれか１つの印加時に、共通された信号入力部６２０、６４０、６６０の出力された信号を通して、第２ないし第４遅延アドレスＯＵＴ＿４ＣＫ、ＯＵＴ＿６ＣＬＫ、ＯＵＴ＿８ＣＬＫのうち、１つを選択する。続いて、トランスファーゲートＴＧ１１は、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに応答して共通された出力ノードに掛かった信号を内部の書き込みアドレスに出力する。
【００８６】
参考的に、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴは、ＣＡＳ信号ＣＡＳＰ６のアクティブ時点から書き込みレイテンシに対応する遅延以後にアクティブにされるため、具体的には読み出しレイテンシ＋１クロックの遅延値を有する。
【００８７】
次に、図６ないし図１２に示される本発明に係る半導体メモリ素子の書き込み動作及び書き込み動作にともなう内部カラムアドレスの生成過程を説明する。
【００８８】
まず、読み出し動作または書き込み動作が要請されるコマンドＣＡＳ４ｂ、ＲＡＳ４ｂ、ＣＳ４ｂが印加される場合、コマンド生成部１００は、これに応答してＣＡＳ信号ＣＡＳＰ６をアクティブにする。
【００８９】
続いて、駆動信号生成部２００は、ＣＡＳ信号ＣＡＳＰ６のアクティブ時点から偶数番目のアクティブされる内部のクロックＣＬＫＰ４に同期させた第１ないし第４駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫを生成する。
【００９０】
そして、アドレス遅延部３００は、各第１ないし第４駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫに同期された第１ないし第４遅延アドレスＯＵＴ＿２ＣＫ、ＯＵＴ＿４ＣＫ、ＯＵＴ＿６ＣＫ、ＯＵＴ＿８ＣＫを生成する。ここで、第１ないし第４駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫは、偶数番目の内部のクロックＣＬＫＰ４にアクティブされるため、これにより、同期されて出力される第１ないし第４遅延アドレスＯＵＴ＿２ＣＫ、ＯＵＴ＿４ＣＫ、ＯＵＴ＿６ＣＫ、ＯＵＴ＿８ＣＫは、ＣＡＳ信号ＣＡＳＰ６のアクティブ時点からそれぞれ「２」、「４」、「６」、及び「８」内部のクロックＣＬＫＰ４の遅延値を有する。
【００９１】
また、読み出しレイテンシ情報信号生成部５００は、ＡＬ情報信号ＡＬ<０:３>及びＣＬ情報信号ＣＬ<３:５>の論理和を通して半導体メモリ素子に設定された読み出しレイテンシに対応する読み出しレイテンシ情報信号ＲＬ<３:８>を生成する。
【００９２】
続いて、読み出し動作が行われる場合には、ＲＤ選択部４００がＡＬ情報信号ＡＬ<０:３>に対応するアドレスを選択し、ＣＡＳ信号ＣＡＳＰ６のアクティブ時点からアディティブレイテンシに対応する遅延時間以後にアクティブにされる読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに同期させて選択されたアドレスを内部読み出しアドレスに出力する。
【００９３】
また、書き込み動作が行われる場合には、ＷＴ選択部６００が読み出しレイテンシ情報信号ＲＬ<３:８>に対応するアドレスを選択して、読み出しレイテンシ＋１クロックの遅延を有し、アクティブにされる書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに同期させて選択されたアドレスを内部書き込みアドレスに出力する。
【００９４】
続いて、ラッチ部７００は、内部読み出しアドレスまたは内部の書き込みアドレスをラッチして、内部カラムアドレスＡＴ＿ＣＯＬに出力する。
【００９５】
図１３は、読み出し動作を行う過程による動作タイミングチャートであって、各アディティブレイテンシが２である「α」の場合と、アディティブレイテンシが３である「β」の場合を示す。
【００９６】
図１３に示されているように、外部コマンドの組合として２つの読み出しコマンドＲＤが２クロック間隔に印加されると、コマンドデコーディング部１００によりそれぞれの読み出しコマンドＲＤに該当するＣＡＳ信号ＣＡＳＰ６がアクティブにされる。
【００９７】
続いて、駆動信号生成部２００は、ＣＡＳ信号ＣＡＳＰ６のアクティブ時点から偶数番目のアクティブされる内部のクロックＣＬＫＰ４に同期させた第１ないし第４駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫを生成する。そして、アドレス遅延部３００は、各第１ないし第４駆動信号２ＣＬＫ、４ＣＬＫ、６ＣＬＫ、８ＣＬＫに同期された第１ないし第４遅延アドレスＯＵＴ＿２ＣＫ、ＯＵＴ＿４ＣＫ、ＯＵＴ＿６ＣＫ、ＯＵＴ＿８ＣＫを生成する。ここでは読み出しコマンドＲＤのアディティブレイテンシに対応する第１駆動信号２ＣＬＫ及び第１遅延アドレスＯＵＴ＿２ＣＫを示す。
【００９８】
続いて、「α」に示されているように、それぞれの読み出しコマンドＲＤから２クロックのアディティブレイテンシを満足する時点に読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤがアクティブにされると、ＲＤ選択部４００が第１遅延アドレスＯＵＴ＿２ＣＫを内部カラムアドレスＡＴ＿ＣＯＬに出力する。
【００９９】
また、「β」に示されているように、それぞれの読み出しコマンドＲＤから３クロックのアディティブレイテンシを満足する時点に読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤがアクティブにされると、これによりアクティブにされるＲＤ選択部４００が内部カラムアドレスＡＴ＿ＣＯＬを出力する。
【０１００】
このように、アドレス遅延部３００により出力される遅延アドレスＯＵＴ＿２ＣＫ、ＯＵＴ＿４ＣＫ、ＯＵＴ＿６ＣＫ、ＯＵＴ＿８ＣＫは内部のクロックＣＬＫＰ４の２クロック間、有効であるため、アディティブレイテンシ２及び３の場合、同様に第１遅延アドレスＯＵＴ＿２ＣＫを出力する。
【０１０１】
したがって、本発明に係る半導体メモリ素子は、読み出し動作または書き込み動作が行われる区間だけ、アドレスを遅延するためのフリップフロップを駆動して、内部カラムアドレスの生成過程に係る不必要な電流消耗を除去できる。さらに、内部クロックの偶数番目だけフリップフロップを駆動させるため、電流消耗の減少効果は、さらに大きい。
【０１０２】
尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１０３】
【図１】一般的な半導体メモリ素子内のカラムアドレスシフティング装置のブロック構成図
【図２】従来の技術に係る半導体メモリ素子内のアドレスシフティング部の内部回路図
【図３】図２の書き込み区間の感知部の内部回路図
【図４】従来の技術に係る半導体メモリ素子が読み出し動作時、内部カラムアドレス生成過程を示す図
【図５】従来の技術に係る半導体メモリ素子が書き込み動作時、内部カラムアドレス生成過程を示す図
【図６】本発明の実施の形態に係る半導体メモリ素子のブロック構成図
【図７】図６のコマンドデコーディング部の内部回路図
【図８】図６の駆動信号生成部の内部回路図
【図９】図６のアドレス遅延部の内部回路図
【図１０】図６のＲＤ選択部の内部回路図
【図１１】図６の読み出しレイテンシ情報信号生成部の内部回路図
【図１２】図６のＷＴ選択部の内部回路図
【符号の説明】
【０１０４】
１００      コマンドデコーディング部
２００      駆動信号生成部
３００      アドレス遅延部
４００      ＲＤ選択部
５００      読み出しレイテンシ情報信号生成部
６００      ＷＴ選択部
７００      ラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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