(57)【要約】      （修正有）【課題】複数の単独半導体装置に必要な外部端子を１パッケージ化半導体装置で共用端子として使用する際に、単独半導体装置の外部電源電圧に依存せずに共用化を実現する。【解決手段】第１の半導体装置１０１と、第２の半導体装置１０２と、第１の半導体装置１０１と第２の半導体装置１０２の共用外部端子に接続された出力装置とで１パッケージ化半導体装置を構成するときに、前記出力装置は、第１の半導体装置１０１の出力信号の振幅レベルを変換する機能を有する第１のバッファ１０３と、第２の半導体装置１０２の出力信号の振幅レベルを変換する機能を有する第２のバッファ１０４と、第１のバッファ１０３の出力信号と第２のバッファ１０４の出力信号を入力とする選択回路１０５と、選択回路１０５の出力と共用外部端子の間の導通／非導通を制御する回路１０７とを備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１の半導体装置と、第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置の共用外部端子に接続された出力装置を搭載する１パッケージ化された半導体装置であって、前記出力装置は前記第１の半導体装置の出力信号の振幅レベルを変換する機能を有する第１のバッファと、前記第２の半導体装置の出力信号の振幅レベルを変換する機能を有する第２のバッファと、前記第１のバッファの出力信号と前記第２のバッファの出力信号を入力とする選択回路とを有し、前記選択回路の出力信号を共用外部端子に接続する構成である半導体装置。
【請求項２】
前記選択回路の出力と前記共用外部端子の間の導通／非導通を制御する制御回路を有する請求項１記載の半導体装置。
【請求項３】
前記選択回路及び前記制御回路は、外部から入力される信号に基づいて動作する請求項２記載の半導体装置。
【請求項４】
前記選択回路及び前記制御回路は、前記第1の半導体装置からの選択により、前記第１の半導体装置が出力する信号又は外部から入力される信号により動作する請求項２記載の半導体装置。
【請求項５】
入力が前記共用外部端子に接続され、出力が前記第１の半導体装置の入力に接続された第１のトライステートバッファと、入力が前記共用外部端子に接続され、出力が前記第２の半導体装置の入力に接続された第２のトライステートバッファと、を有する請求項２記載の半導体装置。
【請求項６】
前記第１のバッファの出力信号と前記第２のバッファの出力信号の一致を検出し、検出結果を前記選択回路の入力とする一致検出回路を有する請求項１記載の半導体装置。
【請求項７】
前記一致検出回路と前記選択回路の間に設けられ、前記一致検出回路の不一致出力を保持する不一致検出保持回路を有する請求項６記載の半導体装置。
【請求項８】
前記第１のバッファの出力信号および前記第２のバッファの出力信号の圧縮出力を前記選択回路の入力とする圧縮処理回路を有する請求項１記載の半導体装置。
【請求項９】
複数の前記出力装置あるいは複数に分割した前記出力装置を、それぞれの接続関係に従い前記第１の半導体装置と前記第２の半導体装置の入出力部に近接して配置させた請求項１記載の半導体装置。
【請求項１０】
前記複数の出力装置あるいは前記複数に分割された出力装置を、前記第１の半導体装置の入出力部に内蔵させた請求項９記載の半導体装置。
【請求項１１】
前記複数の出力装置あるいは前記複数に分割された出力装置を、パッケージ化するための基板上に素子形成した請求項９記載の半導体装置。
【請求項１２】
請求項１から１１のいずれかに記載の半導体装置の設計方法であって、前記第１の半導体装置および前記第２の半導体装置の端子仕様から前記出力装置の機能を選択する工程と、前記第１の半導体装置の入力に接続され、かつ外部端子に接続されない前記第２の半導体装置の出力信号線に対して、前記第１の半導体装置又は前記第２の半導体装置の単独で外部端子に接続される信号線を組み合わせて前記出力装置を配置する工程と、前記出力装置を複数のグループに分割する工程と、前記第１の半導体装置および前記第２の半導体装置の端子配置に従い前記複数に分割された出力装置のそれぞれで端子順番を決定する工程と、を有する半導体装置の設計方法。
【請求項１３】
請求項１２記載の半導体装置の設計方法における各工程を自動的に処理する半導体装置の設計ツール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は複数の半導体装置を１パッケージに集積する１パッケージ化された半導体装置に関し、特に、それぞれの単独半導体装置に必要な外部端子を共用端子として使用する技術に関する。
【背景技術】
【０００２】
小型の携帯機器等に搭載される半導体装置は、システムを構成するＣＰＵと各種の周辺コントローラやインターフェース機能等の複数の半導体装置を１パッケージに集積し、機器の小型化とコスト低減を図ったものが主流となっている。
【０００３】
１パッケージ化半導体装置に集積される半導体装置は異なるメーカーで開発されたものが使用されることも多く、その中身まで考慮したテストを実施するのは一般に困難である。テストのために半導体装置間の分離回路を挿入すると、その分離回路をテストすることが必要になるという問題が生じる。
【０００４】
この問題の対策として、分離回路を挿入せずに、半導体装置と外部端子を結ぶ信号線上のバッファのイネーブル信号を制御することにより半導体装置間を分離してテストを実施する方法がある（例えば、特許文献１参照）。
【０００５】
図１２は、このような従来の複数の単独半導体装置を集積した１パッケージ化半導体装置における共用端子の接続方法を示す図である。図１２において、２０１は第１の半導体装置、２０２は第２の半導体装置、２０３はトライステートバッファ、２０４はバッファ、２０５はイネーブル生成回路である。
【０００６】
第１の半導体装置２０１の出力はトライステートバッファ２０３がイネーブル状態のときに導通し、１パッケージ化半導体装置の外部出力となる。トライステートバッファ２０３がディセーブル状態のときに、１パッケージ化された半導体装置の外部端子からの入力信号が第２の半導体装置２０２の入力となる。
【特許文献１】特開２００１−５６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
１パッケージ化半導体装置に集積される半導体装置は、異なるメーカーで開発されたものや様々なインターフェース機能を有するものがあり、外部電源の電圧が異なるものが使用される場合もある。
【０００８】
しかしながら、従来の１パッケージ化半導体装置の共用端子の構成においては、搭載される単独半導体装置の外部電源電圧は同じでなければならないという制約があり、さらに、単独半導体装置の出力信号の変化タイミングよっては信号衝突が発生する可能性がある。
【０００９】
本発明は、複数の単独半導体装置を搭載して構成される１パッケージ化された半導体装置において、複数の単独半導体装置に必要な外部端子を１パッケージ化された半導体装置で共用端子として使用する際に、単独半導体装置の外部電源電圧に依存しない共用化を実現することを目的とする。また、単独半導体装置が個別に出力状態になったときの信号衝突を防止することを目的とする。すなわち、単独半導体装置の動作仕様に依存しない１パッケージ化された半導体装置を実現することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１の半導体装置と、第２の半導体装置と、前記第１の半導体装置と前記第２の半導体装置の共用外部端子に接続された出力装置を搭載する１パッケージ化された半導体装置であって、前記出力装置は前記第１の半導体装置の出力信号の振幅レベルを変換する機能を有する第１のバッファと、前記第２の半導体装置の出力信号の振幅レベルを変換する機能を有する第２のバッファと、前記第１のバッファの出力信号と前記第２のバッファの出力信号を入力とする選択回路とを有し、前記選択回路の出力信号を共用外部端子に接続する構成である。
【００１１】
上記構成によれば、第１の半導体装置と前記第２の半導体装置の出力信号が、それぞれ振幅レベルを変換するバッファを介し、されに選択回路により選択されて共用外部端子に接続されるため、外部電源電圧値に依存しない１パッケージ化半導体装置を構成することができ、第１の半導体装置と第２の半導体装置の出力信号の変化タイミングによらず信号衝突を防止することができる。
【００１２】
本発明において、前記選択回路の出力と前記共用外部端子の間の導通／非導通を制御する回路を有する。上記構成によれば、共用外部端子の間の導通／非導通を制御することができるため、通常は外部への出力端子として使用する共用外部端子を必要に応じて外部からの入力端子として使用することができ、半導体装置のテスト等においても有益な使用法が可能になる。
【００１３】
本発明において、前記選択回路及び前記制御回路は、外部から入力される信号に基づいて動作する。
【００１４】
本発明において、前記選択回路及び前記制御回路は、前記第１の半導体装置からの選択により、前記第1の半導体装置が出力する信号又は外部から入力される信号により動作する。
【００１５】
本発明において、入力が前記共用外部端子に接続され、出力が前記第１の半導体装置の入力に接続された第１のトライステートバッファと、入力が前記共用外部端子に接続され、出力が前記第２の半導体装置の入力に接続された第２のトライステートバッファとを有する。
【００１６】
本発明において、前記第１のバッファの出力信号と前記第２のバッファの出力信号の一致を検出し、検出結果を前記選択回路の入力とする一致検出回路を有する。上記構成によれば、第１の半導体装置と第２の半導体装置が同一の仕様である場合に、一致検出回路の出力を半導体装置の良否判定信号とする検査方法が可能になる。
【００１７】
本発明において、前記一致検出回路と前記選択回路の間に設けられ、前記一致検出回路の不一致出力を保持する不一致検出保持回路を有する。上記構成によれば、半導体装置の検査において、一致検出回路が１テストサイクルでも不一致を検出したことを不一致検出保持回路が保持することができるため、テスト終了時にこの外部出力を観測することで良品、不良品の判定が可能となり、期待値を観測するテストサイクルが大幅に短縮され、テストベクタ長の削減も可能となる。
【００１８】
本発明において、前記第１のバッファの出力信号および前記第２のバッファの出力信号の圧縮出力を前記選択回路の入力とする圧縮処理回路を有する。上記構成によれば、半導体装置のスキャンテストにおいて、シフトアウト信号を圧縮処理回路で圧縮処理した結果をスキャンテストの被検査信号とすることができるため、シフトアウト出力をシフト動作時に逐次出力する必要がなくなり、かつ少なくとも２つのスキャンシフト出力を１つの外部端子に集約することが可能となり、スキャンテストの効率を向上させることができる。
【００１９】
本発明において、複数の前記出力装置あるいは複数に分割した前記出力装置を、それぞれの接続関係に従い前記第１の半導体装置と前記第２の半導体装置の入出力部に近接して配置させたものである。上記構成によれば、出力装置を分割して第１の半導体装置と第２の半導体装置の端子に近接して設置するため、単独半導体装置間のワイヤー配線の混雑を防止し、さらにワイヤー配線を短くすることが可能となる。
【００２０】
本発明において、前記複数の出力装置あるいは前記複数に分割された出力装置を、前記第１の半導体装置の入出力部に内蔵させたものである。上記構成によれば、第１の半導体装置に出力装置を内蔵することにより、１パッケージ化するための基板の面積を小さくすることが可能となり、また、第１の半導体装置と第２の半導体装置と出力装置を積層することで１パッケージ化半導体装置の高さを抑えることが可能となる。
【００２１】
本発明において、前記複数の出力装置あるいは前記複数に分割された出力装置をパッケージ化するための基板上に素子形成したものである。
【００２２】
本発明の半導体装置の設計方法は、本発明の半導体装置の設計方法であって、前記第１の半導体装置および前記第２の半導体装置の端子仕様から前記出力装置の機能を選択する工程と、前記第１の半導体装置の入力に接続され、かつ外部端子に接続されない前記第２の半導体装置の出力信号線に対して、前記第１の半導体装置又は前記第２の半導体装置の単独で外部端子に接続される信号線を組み合わせて前記出力装置を配置する工程と、前記出力装置を複数のグループに分割する工程と、前記第１の半導体装置および前記第２の半導体装置の端子配置に従い前記複数に分割された出力装置のそれぞれで端子順番を決定する工程と、を有するものである。
【００２３】
上記構成によれば、１パッケージ化半導体装置の設計において、単独半導体装置の外部端子の共用化を適切に選択し実現することができる。また、設計上は外部端子に接続されない信号線について、第１の半導体装置又は第２の半導体装置の単独で外部端子に接続される信号線と外部端子を共用することができるため、その信号が半導体装置の外部から観測可能となる。さらに、出力装置の分割配置により、ワイヤー配線の混雑を防止することができる。
【発明の効果】
【００２４】
本発明によれば、１パッケージ化半導体装置に搭載される各半導体装置の出力信号が、それぞれ振幅レベルを変換するバッファを介し、されに選択回路により選択されて共用外部端子に接続されるため、外部電源電圧値に依存しない１パッケージ化半導体装置を構成することができ、各半導体装置の出力信号の変化タイミングによらず信号衝突を防止することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態ついて図面を参照しながら説明する。図１は本発明の実施形態１に係る１パッケージ化半導体装置の構成を示すブロック図であり、複数の単独半導体装置を１パッケージ化した際の外部端子部の接続方法を示している。
【００２６】
図１において、１０１は第１の半導体装置、１０２は第２の半導体装置、１０３は出力信号の振幅レベルを変換する機能を有する第１のバッファ、１０４は出力信号の振幅レベルを変換する機能を有する第２のバッファ、１０５は選択回路である。ここで、第１のバッファ１０３と第２のバッファ１０４と選択回路１０５で構成される回路を出力装置とする。
【００２７】
第１の半導体装置１０１より出力された信号は、第１のバッファ１０３により１パッケージ化半導体装置の外部端子の信号振幅レベルへと変換される。また、第２の半導体装置１０２より出力された信号は、第２のバッファ１０４により１パッケージ化半導体装置の外部端子の信号振幅レベルへと変換される。
【００２８】
ここで、第１の半導体装置１０１の出力信号の振幅レベルと第２の半導体装置１０２の出力信号の振幅レベルは同一である必要は無く、第１のバッファ１０３と第２のバッファ１０４により、おのおの１パッケージ化半導体装置の外部出力信号の振幅レベルへと変換される。これにより、第１の半導体装置１０１の外部電源電圧値と第２の半導体装置１０２の外部電源電圧値に依存しない１パッケージ化半導体装置を構成することができる。
【００２９】
第１のバッファ１０３の出力と第２のバッファ１０４の出力は選択回路１０５に入力され、選択制御信号により１パッケージ化半導体装置の外部出力信号として選択出力される。選択回路１０５は、第１の半導体装置１０１と第２の半導体装置１０２の出力信号の変化タイミングに依存せず、信号衝突を防止することができる。
【００３０】
さらに、出力装置の電源電圧を第１の半導体装置１０１の外部電源電圧や第２の半導体装置１０２の外部電源電圧より下げることで、１パッケージ化半導体装置の消費電流の低減を図ることが可能となる。
【００３１】
また、本発明の出力装置を設置することで、第１の半導体装置１０１の外部端子及び第２の半導体装置１０２の外部端子は大きな負荷を持つ装置の入力端子を駆動させるための出力電流が不要になり、第１の半導体装置１０１の外部電源電圧又は第２の半導体装置１０２の外部電源電圧を下げることが可能となる。
【００３２】
図２は本発明の実施形態２に係る１パッケージ化半導体装置の構成例を示すブロック図であり、複数の単独半導体装置を１パッケージ化した際の出力装置の構成を示している。図２において、１０１〜１０５は図１と同じものであり、１０６は一致検出回路、１０７は導通／非導通制御回路である。
【００３３】
第１の半導体装置１０１から出力され第１のバッファ１０３で振幅レベルを変換した信号と、第２の半導体装置１０２から出力され第２のバッファ１０４で振幅レベルを変換した信号が一致検出回路１０６へ入力され、論理が一致すれば“Ｈ”レベルが出力され、不一致ならば“Ｌ”レベルが出力される。
【００３４】
第１のバッファ１０３の出力、第２のバッファ１０４の出力、一致検出回路１０６の出力は選択回路１０５に入力され、選択制御信号により、通常動作モードでは第１のバッファ１０３の出力又は第２のバッファ１０４の出力が選択され、テストモードでは一致検出回路１０６の出力が選択される。さらに、選択回路１０５で選択された信号を１パッケージ化された半導体装置に出力するか否かを導通／非導通制御回路１０７により決定する。
【００３５】
テストモード時は、第１の半導体装置１０１の出力と第２の半導体装置１０２の出力は逐次変化し、合わせて一致検出回路１０６の出力も逐次変化する。テストの際は、開始から終了まで１パッケージ化半導体装置から外部出力された信号を観測することにより、良品、不良品の判定を行う。
【００３６】
具体例として、第１の半導体装置１０１をロジック集積装置、第２の半導体装置１０２をメモリ装置とした場合、ロジック集積装置の出力が期待値になり、メモリ装置の出力がテスト対象になる。ロジック集積装置の出力とメモリ装置の出力が一致したテストサイクルでは一致検出回路１０６は“Ｈ”レベルを出力し、不一致が発生したテストサイクルでは一致検出回路１０６は“Ｌ”レベルを出力する。
【００３７】
さらに、第１の半導体装置１０１をメモリ装置Ａ、第２の半導体装置１０２をメモリ装置Ａと同一な物理構成のメモリ装置Ｂとした場合のテストでは、期待値を必要とせずに良品、不良品の判定が可能である。すなわち、メモリ装置Ａの出力とメモリ装置Ｂの出力が一致しないテストサイクルが発生した場合は、メモリ装置Ａ又はメモリ装置Ｂのいずれかが不良品であることを意味するからである。
【００３８】
図２において、選択制御信号及び導通／非導通制御信号は１パッケージ化半導体装置の外部端子から入力する構成となっている。また本発明では、選択制御信号及び導通／非導通制御信号は第１の半導体装置１０１の出力信号を用いることも想定している。
【００３９】
さらに、１パッケージ化半導体装置の外部から入力した選択制御信号及び導通／非導通制御信号と、第１の半導体装置１０１で生成され出力された選択制御信号及び導通／非導通制御信号とを本発明の出力装置で選択できる構成をも想定している。
【００４０】
図３は本発明の実施形態３に係る１パッケージ化半導体装置の構成を示すブロック図であり、複数の単独半導体装置を１パッケージ化した際の出力装置の構成を示している。図３において、１０１〜１０７は図２と同じであり、１０８は入力信号の振幅レベルを変換する機能を有する第１のトライステートバッファ、１０９は入力信号の振幅レベルを変換する機能を有する第２のトライステートバッファである。
【００４１】
例えば、第１の半導体装置１０１の出力が１パッケージ化半導体装置の外部出力になるとき、第１の半導体装置１０１の出力は第１のバッファ１０３で１パッケージ化半導体装置の外部端子の信号振幅レベルへと変換される。選択回路１０５の２ビット選択制御信号が“００”となることで、第１のバッファ１０３の出力が選択回路１０５の出力として選択され、導通／非導通制御信号が“１”レベルになることで導通／非導通制御回路１０７から外部へ出力される。
【００４２】
このとき、第１のトライステートバッファ１０８のイネーブル信号は“１”レベルとなっており、第１のトライステートバッファ１０８の出力はハイインピーダンスとなり、第１の半導体装置１０１の出力と選択回路１０５の出力が衝突することを防ぐことができる。
【００４３】
この一連の動作中で、第２の半導体装置１０２の出力状態は１パッケージ化半導体装置の動作には影響を及ぼさない。しかし、第２の半導体装置１０２が出力状態のときは、第２のトライステートバッファ１０９のイネーブル信号は“１”レベルである必要があり、第２の半導体装置１０２が入力状態のときは、第２のトライステートバッファ１０９のイネーブル信号は“０”レベルである必要がある。
【００４４】
この第２の半導体装置１０２に１パッケージ化半導体装置の外部から信号を入力する動作を説明する。導通／非導通制御信号が“０”レベルになることで導通／非導通制御回路１０７は非導通状態になり、１パッケージ化半導体装置の外部から入力された信号が第２のトライステートバッファ１０９に入力される。
【００４５】
そして、第２のトライステートバッファ１０９のイネーブル信号が“０”レベルとなることで、第２のトライステートバッファ１０９は導通状態になり、信号が第２の半導体装置１０２に入力される。このとき、選択回路１０５の選択制御信号への入力信号及び選択回路１０５の出力は１パッケージ化半導体装置の外部から信号を入力する動作に影響を及ぼさない。
【００４６】
また、１パッケージ化半導体装置の外部から入力された信号を第１の半導体装置１０１及び第２の半導体装置１０２の入力とする場合には、導通／非導通制御信号を“０”レベルにすることで導通／非導通制御回路１０７は非導通状態になり、第１のトライステートバッファ１０８のイネーブル信号を“０”レベルとし、第２のトライステートバッファ１０９のイネーブル信号を“０”レベルとすることで、第１のトライステートバッファ１０８及び第２のトライステートバッファ１０９は導通状態になり、１パッケージ化半導体装置の外部から入力された信号が第１の半導体装置１０１及び第２の半導体装置１０２に入力される。
【００４７】
さらに、第２の半導体装置１０２の出力を第１の半導体装置１０１の入力とする場合は、第２の半導体装置１０２の出力が第２のバッファ１０４を介して選択回路１０５に入力し、２ビットの選択制御信号が“０１”となることで選択回路１０５の出力となる。そして、導通／非導通制御信号が“１”レベルになることで導通／非導通制御回路１０７を経由して第１のトライステートバッファ１０８に入力し、第１のトライステートバッファ１０８のイネーブル信号が“０”レベルになることで導通し、第１の半導体装置１０１に入力される。
【００４８】
テストモード状態においては、第１のトライステートバッファ１０８のイネーブル信号が“１”で第１のトライステートバッファ１０８は非導通状態、第２のトライステートバッファ１０９のイネーブル信号が“１”で第２のトライステートバッファ１０９も非導通状態となる。一致検出回路１０６の出力は、選択回路１０５の選択制御信号が“１０”となることで選択回路１０５の選択出力となる。導通／非導通制御信号が“１”レベルとなることで、導通／非導通制御回路１０７が導通状態になり、１パッケージ化半導体装置の外部出力となる。
【００４９】
一致検出回路１０６は、第１の半導体装置１０１の出力と第２の半導体装置１０２の出力が一致した時に“Ｈ”レベルを出力し、不一致のときに“Ｌ”レベルを出力する。これにより、テストの開始から終了まで１パッケージ化半導体装置の外部出力を逐次観測することで良品、不良品の判定をすることができる。
【００５０】
図４は、図３で説明した本実施形態３の１パッケージ化半導体装置において、一致検出回路の出力を保持する機能を追加したものである。図４において、テストモード時に第１の半導体装置１０１の出力と第２の半導体装置１０２の出力が不一致になったテストサイクル時に、一致検出回路１０６が“Ｌ”レベルを出力する。
【００５１】
不一致検出保持回路１１０は一致検出回路１０６が１テストサイクルでも“Ｌ”レベルを出力すると“Ｌ”レベルを保持する。選択制御信号が“１０”となると、選択回路１０５は不一致検出保持回路１１０の出力を選択出力する。そして、導通／非導通制御信号が“１”レベルとなることで導通／非導通制御回路１０７が導通状態になり、１パッケージ化半導体装置の外部出力となる。
【００５２】
不一致検出保持回路１１０は一致検出回路１０６が１テストサイクルでも“Ｌ”レベルを出力すると、それ以外のサイクルが全て“Ｈ”レベルであっても、“Ｌ”レベルを保持することができる。実際のテストでは、テスト終了時にこの外部出力を少なくとも１テストサイクル観測することで良品、不良品の判定が可能となる。これにより、期待値を観測するテストサイクルが大幅に短縮することで、テストベクタ長の削減が可能となる。
【００５３】
図５は、図３で説明した本実施形態３の１パッケージ化半導体装置において、一致検出回路の出力を保持する機能及び複数の単独半導体装置の出力信号を圧縮処理する機能を追加したものである。
【００５４】
図５において、スキャンテスト時に第１の半導体装置１０１のシフト出力と第２の半導体装置１０２のシフト出力が圧縮処理回路１１１にクロックサイクル毎に入力され圧縮処理される。そして、圧縮処理後の信号は選択制御信号が“１１”となると選択回路１０５で選択され、導通／非導通制御回路１０７を経て１パッケージ化半導体装置の外部に出力される。
【００５５】
一連の動作において、第１の半導体装置１０１のシフトアウト出力と第２の半導体装置１０２のシフトアウト出力をシフト動作時に逐次出力する必要がなくなり、かつ少なくとも２つのスキャンシフト出力を１つの外部端子に集約することが可能となる。
【００５６】
また、第１の半導体装置１０１をロジック集積装置、第２の半導体装置１０２をメモリ装置としたときはスキャンテストの対象となるのはロジック集積装置のみとなるが、スキャンテスト中のメモリ装置の出力を固定値とし、ロジック集積装置のスキャンシフト出力を圧縮処理した信号を外部端子へ出力することでテストが可能となる。
【００５７】
図６は、本発明の実施形態において、複数の単独半導体装置を１パッケージ化した際に外部端子として割り当てられない単独半導体装置の端子のテストを容易にするための構成図である。図６において、第２の半導体装置１０２の出力１０２ａは第１の半導体装置１０１の入力１０１ａに接続されている。
【００５８】
１パッケージ化半導体装置の仕様では、これらの端子を１パッケージ化半導体装置の外部端子として出力させる必要はない。しかし、第２の半導体装置１０２の出力１０２ａの検査を容易化するために、第２の半導体装置１０２の出力１０２ａに出力信号の振幅レベルを変換する機能を有する第２のバッファ１０４を配置し、さらに選択回路１０５を配置することで、通常動作時は第１のバッファ１０３の出力を選択し、テスト動作時は第２のバッファ１０４の出力を選択する。これにより、テスト動作時に出力１０２ａを外部から観測することが可能となる。
【００５９】
図７は、本発明の実施形態において、複数の単独半導体装置と出力装置の基板上への物理配置の第１例を示す図である。図７において、１０１は第１の半導体装置、１０２は第２の半導体装置、１２１は第１の出力装置、１２２は第２の出力装置、１２３は第３の出力装置、１２４は第４の出力装置、１３０は１パッケージ化するための基板である。
【００６０】
第１の半導体装置１０１と第２の半導体装置１０２はそれぞれ入力端子、出力端子、及び入出力端子を持つ。一連の端子は第１の半導体装置１０１と第２の半導体装置１０２の四辺に配置されており、一連の端子配置に近接させるように出力装置を第１の出力装置１２１から第４の出力装置１２４へ分割し、１パッケージ化するための基板１３０上に配置する。
【００６１】
このように、出力装置を４分割し、第１の半導体装置１０１と第２の半導体装置１０２の端子に近接して設置することにより、単独半導体装置間のワイヤー配線の混雑を防止し、さらにワイヤー配線を短くすることが可能となる。
【００６２】
図８は、本発明の実施形態において、複数の単独半導体装置と出力装置の基板上への物理配置の第２例を示す図である。図８において、４分割された出力装置は１パッケージ化するための基板１３０上に配置するのではなく、第１の半導体装置１０１の出力装置又は入出力装置の一部として、第１の半導体装置１０１の内部に配置される。
【００６３】
これにより、第１の半導体装置１０１と第２の半導体装置１０２と出力装置を積層することで１パッケージ化半導体装置の高さを抑えることが可能となる、さらに、第１の半導体装置１０１に出力装置を内蔵することにより、１パッケージ化するための基板１３０の面積を小さくすることが可能となる。
【００６４】
図９は、本発明の実施形態において、複数の単独半導体装置と出力装置の基板上への物理配置の第３例を示す図である。図９において、４分割された出力装置１２１〜１２４は１パッケージ化するための基板１３０に内蔵されており、第１の半導体装置１０１と第２の半導体装置１０２との接続は１パッケージ化するための基板１３０内の配線にて行われる。
【００６５】
これにより、１パッケージ化するための第１の半導体装置１０１、第２の半導体装置１０２、及び４分割された出力装置２２１〜２２４間でのワイヤー配線を少なくすることが可能となる。
【００６６】
図１０は、本発明の実施形態における１パッケージ化半導体装置の出力装置の制御信号と外部端子の状態を示す真理値表である。図５に示す複数の単独半導体装置を１パッケージ化した際の出力装置は、導通／非導通制御回路１０７を制御する１ビットのイネーブル信号と、第１のトライステートバッファ１０８を制御する１ビットのイネーブル信号と、第２のトライステートバッファ１０９を制御する１ビットのイネーブル信号と、選択回路１０５の２ビットの選択制御信号の合計５ビットの制御信号を必要とする。
【００６７】
導通／非導通制御信号に“０”を入力すると、他の制御信号の状態に関わらず、出力装置の出力はハイインピーダンスとなる。この機能を用いることで１パッケージ化半導体装置の接続テストや端子リーク電流テストを行うことが可能となる。
【００６８】
次に、導通／非導通制御信号に“０”、第１のトライステートバッファ１０８のイネーブル信号に“０”を入力すると、出力装置は“外部端子から第１の半導体装置１０１への入力”状態になる。このとき、第２の半導体装置１０２の出力が外部端子からの入力信号と衝突することはなく、第２の半導体装置１０２の出力状態は１パッケージ化半導体装置の動作に影響を及ぼすことはない。
【００６９】
また、導通／非導通制御信号に“０”、第２のトライステートバッファ１０９のイネーブル信号に“０”を入力すると、出力装置は“外部端子から第２の半導体装置１０２への入力”状態になる。このとき、第１の半導体装置１０１の出力が外部端子からの入力信号と衝突することはなく、第１の半導体装置１０１の出力状態は１パッケージ化半導体装置の動作に影響を及ぼすことはない。
【００７０】
さらに、導通／非導通制御信号に“０”、第１のトライステートバッファ１０８のイネーブル信号に“０”、第２のトライステートバッファ１０９のイネーブル信号に“０”を入力すると、出力装置は“外部端子から第１の半導体装置１０１及び第２の半導体装置１０２への入力”状態になる。
【００７１】
導通／非導通制御信号に“１”、第１のトライステートバッファ１０８のイネーブル信号に“０”、第２のトライステートバッファ１０９のイネーブル信号に“１”、２ビットの選択制御信号に“０１”を入力すると、出力装置は“第２の半導体装置１０２の出力から第１の半導体装置１０１への入力”状態になる。
【００７２】
同様に、導通／非導通制御信号に“１”、第１のトライステートバッファ１０８のイネーブル信号に“１”、第２のトライステートバッファ１０９のイネーブル信号に“０”、２ビットの選択制御信号に“００”を入力すると、出力装置は“第１の半導体装置１０１の出力から第２の半導体装置１０２への入力”状態になる。この機能を用いることで、第１の半導体装置１０１と第２の半導体装置１０２間の動作テスト時の端子状態を逐次観測することが可能となる。
【００７３】
導通／非導通制御信号に“１”、第２のトライステートバッファ１０９のイネーブル信号に“１”、２ビットの選択制御信号に“０１”を入力すると、出力装置は“第２の半導体装置１０２の出力から外部端子への出力”状態になる。
【００７４】
また、導通／非導通制御信号に“１”、第１のトライステートバッファ１０８のイネーブル信号に“１”、２ビットの選択制御信号に“００”を入力すると、出力装置は“第１の半導体装置１０１の出力から外部端子への出力”状態になる。この機能を用いることで、１パッケージ化半導体装置の出力電流テストを行うことが可能となる。
【００７５】
導通／非導通制御信号に“１”、第１のトライステートバッファ１０８のイネーブル信号に“１”、第２のトライステートバッファ１０９のイネーブル信号に“１”、２ビットの選択制御信号に“１０”を入力すると、出力装置は“一致検出回路の出力から外部端子への出力”状態になる。
【００７６】
この機能を利用することにより、第１の半導体装置１０１の出力を期待値、第２の半導体装置１０２の出力をテスト対象として外部端子を観測することにより、１パッケージ化半導体装置のファンクションテストを行うことができ、良品、不良品の判定が可能となる。
【００７７】
導通／非導通制御信号に“１”、第１のトライステートバッファ１０８のイネーブル信号に“１”、第２のトライステートバッファ１０９のイネーブル信号に“１”、２ビットの選択制御信号に“１１”を入力すると、出力装置は“圧縮処理回路の出力から外部端子への出力”状態になる。
【００７８】
この機能を用いることにより、スキャンテスト時に第１の半導体装置１０１のシフト出力と第２の半導体装置１０２のシフト出力が圧縮処理回路１１１で圧縮処理され、その出力を外部端子で観測することにより、良品、不良品の判定が可能となる。
【００７９】
図１１は、本発明の１パッケージ化半導体装置に内蔵する出力装置の設計手順を示すフロー図である。
【００８０】
複数の単独半導体装置を１パッケージ化するために、第１のステップとして、第１の半導体装置１０１及び第２の半導体装置１０２の端子仕様と１パッケージ化半導体装置に要求される端子仕様から、共用機能を持つ端子（Ａグループ）の仕様と、単独で使用する端子（Ｂグループ）と、第１の半導体装置１０１の端子又は第２の半導体装置１０２の端子で１パッケージ化半導体装置の外部端子として割り当てない端子（Ｃグループ）を決定する。具体的には、第１の半導体装置１０１及び第２の半導体装置１０２の端子機能がそれぞれ入力専用、出力専用、入出力共用のいずれかであるかから１パッケージ化半導体装置の端子仕様を決定する。
【００８１】
第２のステップとして、第１のステップで決定したＣグループの端子をＢグループの端子と組み合わせ入出力対応の共用端子として本発明で定義した出力装置に割り当てる。次に第３のステップとして、第１の半導体装置１０１及び第２の半導体装置１０２の端子配置から第１のステップと第２のステップで割り当てた出力装置を４分割する。最後に第４のステップとして、４分割された出力装置のそれぞれの出力装置内の端子順番を決定する。
【産業上の利用可能性】
【００８２】
本発明の半導体装置は、１パッケージ化半導体装置に搭載される各半導体装置の出力信号が、それぞれ振幅レベルを変換するバッファを介し、されに選択回路により選択されて共用外部端子に接続されるため、外部電源電圧値に依存しない１パッケージ化半導体装置を構成することができ、各半導体装置の出力信号の変化タイミングによらず信号衝突を防止することができるという効果を有し、複数の半導体装置を１パッケージに集積する１パッケージ化半導体装置等として有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態１に係る１パッケージ化半導体装置における外部端子部の接続方法を示すブロック図。
【図２】本発明の実施形態２に係る１パッケージ化半導体装置における出力装置の構成例を示すブロック図。
【図３】本発明の実施形態３に係る１パッケージ化半導体装置における出力装置の構成例を示すブロック図。
【図４】本発明の実施形態３に係る１パッケージ化半導体装置における出力装置に一致検出回路の出力を保持する機能を追加した構成を示すブロック図。
【図５】本発明の実施形態３に係る１パッケージ化半導体装置における出力装置に一致検出回路の出力を保持する機能及び複数の単独半導体装置の出力信号を圧縮処理する機能を追加した構成を示すブロック図。
【図６】本発明の１パッケージ化半導体装置において外部端子として割り当てられない単独半導体装置の端子のテストを容易化するための構成例を示すブロック図。
【図７】本発明の１パッケージ化半導体装置における複数の単独半導体装置と出力装置の基板上への物理配置の第１例を示す図。
【図８】本発明の１パッケージ化半導体装置における複数の単独半導体装置と出力装置の基板上への物理配置の第２例を示す図。
【図９】本発明の１パッケージ化半導体装置における複数の単独半導体装置と出力装置の基板上への物理配置の第３例を示す図。
【図１０】本発明の実施形態における１パッケージ化半導体装置の出力装置の制御信号と外部端子の状態を示す真理値表。
【図１１】本発明の１パッケージ化半導体装置に内蔵する出力装置の設計手順を示すフロー図。
【図１２】従来の複数の単独半導体装置を集積した１パッケージ化半導体装置における共用端子の接続方法を示す図。
【符号の説明】
【００８４】
１０１、２０１  第１の半導体装置
１０２、２０２  第２の半導体装置
１０３  第１のバッファ
１０４  第２のバッファ
１０５  選択回路
１０６  一致検出回路
１０７  導通／非導通制御回路
１０８  第１のトライステートバッファ
１０９  第２のトライステートバッファ
１１０  不一致検出保持回路
１１１  圧縮処理回路
１２１  第１の出力装置
１２２  第２の出力装置
１２３  第３の出力装置
１２４  第４の出力装置
１３０  １パッケージ化するための基板
２０３  トライステートバッファ
２０４  バッファ
２０５  イネーブル生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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