(57)【要約】【課題】メモリセルのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供すること【解決手段】不揮発性半導体記憶装置１は、第１方向Ｘに沿って形成されたトレンチ２０を有する基板１０と、そのトレンチ２０外の基板１０表面上に第１ゲート絶縁膜１１を介して形成された浮遊ゲート４０と、そのトレンチ２０内の基板１０表面上に第２ゲート絶縁膜２１を介して形成された埋設ゲート３０と、第３ゲート絶縁膜３１を介して浮遊ゲート４０を覆うように形成された制御ゲート５０と、浮遊ゲート４０下方の基板１０中に形成されたソース領域６１及びドレイン領域６２とを備える。【選択図】      図４Ａ
2006032489.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って形成されたトレンチを有する基板と、
前記トレンチ外の前記基板表面上に第１ゲート絶縁膜を介して形成された浮遊ゲートと、
前記トレンチ内の前記基板表面上に第２ゲート絶縁膜を介して形成された埋設ゲートと、
第３ゲート絶縁膜を介して前記浮遊ゲートを覆うように形成された制御ゲートと、
前記浮遊ゲート下方の前記基板中に形成されたソース領域／ドレイン領域と
を具備する
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記埋設ゲートは、前記第１ゲート絶縁膜の下方に形成された
不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置であって、
前記埋設ゲートと前記第１ゲート絶縁膜との間の前記トレンチの深さ方向に沿った距離は、１０ｎｍ以上である
不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置であって、
前記埋設ゲートには負電圧が印加される
不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置であって、
前記埋設ゲートは、ポリシリコン膜から形成される
不揮発性半導体記憶装置。
【請求項６】
請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置であって、
層間絶縁膜を貫通し前記ドレイン領域に接続するように形成されたコンタクトプラグと、
前記層間絶縁膜上に前記コンタクトプラグに接続するように形成された上部配線と、
前記ソース領域に接続された第１中間配線と
を更に具備し、
前記第１中間配線は、前記上部配線と前記基板との間に形成された
不揮発性半導体記憶装置。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置であって、
前記埋設ゲートに接続された第２中間配線を更に具備し、
前記第２中間配線は、前記第１中間配線と同じ層に形成された
不揮発性半導体記憶装置。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置であって、
前記第１中間配線及び前記第２中間配線は、前記第１方向に直角な第２方向に沿って形成された
不揮発性半導体記憶装置。
【請求項９】
（Ａ）基板上に第１ゲート絶縁膜を形成する工程と、
（Ｂ）前記第１ゲート絶縁膜上に第１ポリシリコン膜を形成する工程と、
（Ｃ）前記第１ポリシリコン膜及び前記第１ゲート絶縁膜を貫通し、前記基板に到達するトレンチ領域を第１方向に沿って形成する工程と、
（Ｄ）前記トレンチ領域内に第２ゲート絶縁膜を形成する工程と、
（Ｅ）前記第２ゲート絶縁膜上に第２ポリシリコン膜を形成する工程と、
（Ｆ）前記第２ポリシリコン膜をエッチングすることによって、前記第２ポリシリコン膜からなる埋設ゲートを形成する工程と、
（Ｇ）全面に第３ゲート絶縁膜を形成する工程と、
（Ｈ）前記第３ゲート絶縁膜上に第３ポリシリコン膜を形成する工程と、
（Ｉ）前記第１方向に交差する第２方向に沿った所定の領域における前記第３ポリシリコン膜、前記第３ゲート絶縁膜、及び前記第１ポリシリコン膜を除去することによって、前記第１ポリシリコン膜からなる浮遊ゲートと、前記第３ポリシリコン膜からなる制御ゲートとを形成する工程と、
（Ｊ）前記浮遊ゲートの前記第１方向に沿った両側の前記基板中に、それぞれソース領域及びドレイン領域を形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項１０】
請求項９に記載の不揮発性半導体記憶装置の製造方法であって、
前記（Ｆ）形成する工程において、前記埋設ゲートが前記第１ゲート絶縁膜の下方に形成されるように、前記第２ポリシリコン膜がエッチングされる
不揮発性半導体記憶装置の製造方法。
【請求項１１】
請求項９又は１０に記載の不揮発性半導体記憶装置の製造方法であって、
（Ｋ）全面に絶縁膜を形成する工程と、
（Ｌ）前記絶縁膜を貫通し前記ソース領域に接続するように、第１中間配線を前記第２方向に沿って形成する工程と、
（Ｍ）前記絶縁膜を貫通し前記埋設ゲートに接続するように、第２中間配線を前記第２方向に沿って形成する工程と
を更に具備する
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
図１は、従来技術に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。また、図２Ａ〜図２Ｃは、その不揮発性半導体記憶装置の線ａ−ａ’、線ｂ−ｂ’、線ｃ−ｃ’のそれぞれに沿った断面図である。
【０００３】
この不揮発性半導体記憶装置１００は、トレンチ１２０を有する基板１１０と、トンネル酸化膜１１１を介して基板１１０上に形成された浮遊ゲート１４０と、ＯＮＯ（酸化物−窒化物−酸化物）膜１３１を介して浮遊ゲート１４０を覆うように形成された制御ゲート１５０と、ソース領域１６１と、ドレイン領域１６２とを備えている。素子分離に用いられるトレンチ１２０内には、酸化膜１２３が埋め込まれ、そのトレンチ１２０の底部には不純物層１３０が形成されている。制御ゲート１５０には、ワード線１３３が接続されている。図２Ｂに示されるように、ドレイン領域１６２には、層間絶縁膜１７１を貫通するように形成されたコンタクトプラグ１９１が接続し、そのコンタクトプラグ１９１にはビット線１９２が接続されている。また、図２Ｃに示されるように、ソース領域１６１は、トレンチ１２０の形状に沿って基板１１０上に形成されている。つまり、このソース領域１６１は、ソース線を形成している。
【０００４】
このような不揮発性半導体記憶装置１００において、メモリセルのサイズを縮小するためには、トレンチ１２０の深さを増し、素子分離性を向上させる必要がある。しかしながら、トレンチ１２０が深くなるにつれて、そのトレンチ１２０の側壁に不純物を導入し、ソース領域１６１を形成することが困難になる（図２Ｃ参照）。また、トレンチ１２０の形状に沿って形成されるソース線の抵抗（ソース抵抗）が高くなるという問題がある。更に、トレンチ１２０が深くなるにつれて、そのトレンチ１２０に酸化膜を埋め込むことが困難になり、このことは空洞の形成や動作不良の原因となる。近年、不揮発性半導体記憶装置は大容量化の一途を辿っており、メモリセルサイズの更なる縮小、集積密度の更なる向上が望まれている。
【０００５】
特許文献１は、他の不揮発性半導体記憶装置を開示している。この不揮発性半導体記憶装置は、一方向に形成された溝を有する第１導電型半導体基板と、溝内全面に形成された第１ゲート絶縁膜と、浮遊ゲートと、第２導電型不純物拡散層と、制御ゲートとを備えている。この浮遊ゲートは、上記溝内に埋設され、その上部は半導体基板表面から突出している。第２導電型不純物拡散層は、浮遊ゲートに第１ゲート絶縁膜を介して対向するように、溝の両側壁に形成されている。制御ゲートは、半導体基板上から浮遊ゲート上に延設されている。
【０００６】
【特許文献１】特開２００１−１１８９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、メモリセルのサイズを縮小することができる不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明に係る不揮発性半導体記憶装置（１）は、第１方向（Ｘ）に沿って形成されたトレンチ（２０）を有する基板（１０）と、そのトレンチ（２０）外の基板（１０）表面上に第１ゲート絶縁膜（１１）を介して形成された浮遊ゲート（４０）と、そのトレンチ（２０）内の基板（１０）表面上に第２ゲート絶縁膜（２１）を介して形成された埋設ゲート（３０）と、第３ゲート絶縁膜（３１）を介して浮遊ゲート（４０）を覆うように形成された制御ゲート（５０）と、浮遊ゲート（４０）下方の基板（１０）中に形成されたソース領域（６１）及びドレイン領域（６２）とを備える。
【００１０】
このような不揮発性半導体記憶装置（１）において、基板（１０）がＰ型の基板である場合、埋設ゲート（３０）には負電圧が印加される。これにより、素子分離が能動的に制御され、ドレイン領域（６２）間のパンチスルーが防止される。素子分離性が向上するので、ドレイン領域（６２）間の距離を縮小することが可能である。すなわち、メモリセルのサイズが縮小され、集積密度が増大する。
【００１１】
また、素子分離性を向上させるために、トレンチ（２０）の深さを増す必要がない。従って、トレンチ（２０）に対する「埋め込み性」が向上する。これにより、埋め込み不良の発生が抑制され、素子の動作不良が抑制される。よって、歩留まりが向上する。この埋め込み性の観点から、埋設ゲート（３０）は、ポリシリコン膜（２２）から形成されることが好適である。
【００１２】
本発明に係る不揮発性半導体記憶装置（１）において、埋設ゲート（３０）は、第１ゲート絶縁膜（１１）の下方に形成される。特に、埋設ゲート（３０）と第１ゲート絶縁膜（１１）との間のトレンチ（２０）の深さ方向（Ｚ）に沿った距離（ｄ）が、１０ｎｍ以上であると好ましい。これにより、埋設ゲート（３０）と浮遊ゲート（４０）との間に十分な耐圧が得られる。
【００１３】
本発明に係る不揮発性半導体記憶装置（１）は、層間絶縁膜（７１）を貫通しドレイン領域（６２）に接続するように形成されたコンタクトプラグ（９１）と、層間絶縁膜（７１）上にコンタクトプラグ（９１）に接続するように形成された上部配線（９２）と、ソース領域（６１）に接続された第１中間配線（８１）とを更に備える。ここで、第１中間配線（８１）は、上部配線（９２）と基板（１０）との間の中間層に形成される。また、この不揮発性半導体記憶装置（１）は、埋設ゲート（３０）に接続された第２中間配線（８２）を更に備える。この、第２中間配線（８２）も、第１中間配線（８１）と同じ中間層に形成される。これら、第１中間配線（８１）及び第２中間配線（８２）は、第１方向（Ｘ）に直角な第２方向（Ｙ）に沿って形成される。
【００１４】
このように、ソース配線となる第１中間配線（８１）をトレンチ（２０）の形状に沿って形成する必要がないので、ソース抵抗が低減される。よって、メモリセルの動作電流が確保され、動作マージンが広がる。また、トレンチ（２０）の深さに依存せずに、第１中間配線（８１）を容易に形成することが可能である。更に、複数の埋設ゲート（３０）に所定の電圧を印加するための第２中間配線（８２）は、この第１中間配線（８１）と同じ中間層に容易に形成することが可能である。
【００１５】
本発明に係る不揮発性半導体記憶装置（１）の製造方法は、（Ａ）基板（１０）上に第１ゲート絶縁膜（１１）を形成する工程と、（Ｂ）第１ゲート絶縁膜（１１）上に第１ポリシリコン膜（１２）を形成する工程と、（Ｃ）第１ポリシリコン膜（１２）及び第１ゲート絶縁膜（１１）を貫通し、基板（１０）に到達するトレンチ領域（２０）を第１方向（Ｘ）に沿って形成する工程と、（Ｄ）トレンチ領域（２０）内に第２ゲート絶縁膜（２１）を形成する工程と、（Ｅ）第２ゲート絶縁膜（２１）上に第２ポリシリコン膜（２２）を形成する工程と、（Ｆ）第２ポリシリコン膜（２２）をエッチングすることによって、第２ポリシリコン膜（２２）からなる埋設ゲート（３０）を形成する工程と、（Ｇ）全面に第３ゲート絶縁膜（３１）を形成する工程と、（Ｈ）第３ゲート絶縁膜（３１）上に第３ポリシリコン膜（３２）を形成する工程と、（Ｉ）第１方向（Ｘ）に交差する第２方向（Ｙ）に沿った所定の領域における第３ポリシリコン膜（３２）、第３ゲート絶縁膜（３１）、及び第１ポリシリコン膜（１２）を除去することによって、第１ポリシリコン膜（１２）からなる浮遊ゲート（４０）と、第３ポリシリコン膜（３２）からなる制御ゲート（５０）とを形成する工程と、（Ｊ）浮遊ゲート（４０）の第１方向（Ｘ）に沿った両側の基板（１０）中に、それぞれソース領域（６１）及びドレイン領域（６２）を形成する工程とを備える。上記（Ｆ）形成する工程において、埋設ゲート（３０）が第１ゲート絶縁膜（１１）の下方に形成されるように、第２ポリシリコン膜（２２）がエッチングされると好ましい。
【００１６】
また、本発明に係る不揮発性半導体記憶装置（１）の製造方法は、（Ｋ）全面に絶縁膜（７１）を形成する工程と、（Ｌ）その絶縁膜（７１）を貫通しソース領域（６１）に接続するように、第１中間配線（８１）を第２方向（Ｙ）に沿って形成する工程と、（Ｍ）その絶縁膜（７１）を貫通し埋設ゲート（３０）に接続するように、第２中間配線（８２）を第２方向（Ｙ）に沿って形成する工程とを更に備える。
【発明の効果】
【００１７】
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、メモリセルのサイズが縮小され、集積密度が増大する。
【００１８】
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、ソース抵抗が低減され、動作マージンが広がる。
【００１９】
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、素子の動作不良が抑制され、歩留まりが向上する。
【発明を実施するための最良の形態】
【００２０】
添付図面を参照して、本発明による不揮発性半導体記憶装置及びその製造方法を説明する。
【００２１】
（構成）
図３は、本発明に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。また、図４Ａ〜図４Ｆは、図３における線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’、線Ｄ−Ｄ’、線Ｅ−Ｅ’及び折れ線Ｆ−Ｆ’のそれぞれに沿った断面図である。
【００２２】
図３に示されるように、この不揮発性半導体記憶装置１において、ビット線（ドレイン配線９２）はＸ方向（第１方向）に沿って形成されており、ワード線（制御ゲート５０、金属膜３３）はＹ方向（第２方向）に沿って形成されている。また、Ｚ方向（第３方向）は、基板の法線方向とする。これらＸ方向、Ｙ方向、Ｚ方向は、互いに直交している。ビット線とワード線が交差する領域にメモリセルが形成され、複数のメモリセルからメモリセルアレイ領域２が構成されている。
【００２３】
本発明に係る不揮発性半導体記憶装置１は、基板１０、浮遊ゲート４０、制御ゲート５０、ソース領域６１、ドレイン領域６２、及び埋設ゲート３０を備えている。この基板１０は、例えばＰ型シリコン基板である。また、この基板１０には、素子分離用の複数のトレンチ２０が形成されている。図３に示されるように、この複数のトレンチ２０は、Ｘ方向に沿って略平行に形成されている。また、上述のＺ方向は、このトレンチ２０の深さ方向としても定義され得る。
【００２４】
図４Ａに示されるように、浮遊ゲート４０は、トレンチ２０外部の基板１０の表面上に、第１ゲート絶縁膜１１を介して形成されている。この浮遊ゲート４０は、例えばＮ型不純物がドープされたポリシリコンにより形成されている。また、この第１ゲート絶縁膜１１は、例えば９ｎｍの膜厚を有するＳｉＯ２膜であり、「トンネル酸化膜」の役割を果たす。
【００２５】
また、埋設ゲート３０は、トレンチ２０内部の基板１０の表面上に、第２ゲート絶縁膜２１を介して形成されており、Ｘ方向に延びている。この第２ゲート絶縁膜２１は、例えば１０ｎｍの膜厚を有するＳｉＯ２膜である。また、この埋設ゲート３０は、例えばＮ型不純物がドープされたポリシリコンにより形成されている。この場合、アスペクト比が比較的高いトレンチ２０内に、酸化膜の代わりにポリシリコンが埋め込まれるので、埋め込み性が向上し好ましい。更に、図４Ａに示されるように、この埋設ゲート３０は、トレンチ２０内部に埋め込まれている、すなわち、上述の第１ゲート絶縁膜１１より下に形成されている。この場合、この埋設ゲート３０と上述の浮遊ゲート４０との間に十分な耐圧が得られ、好ましい。埋設ゲート３０の上面と第１ゲート絶縁膜１１との間のＺ方向に沿った距離ｄは、１０ｎｍ以上であるとより好ましい。
【００２６】
埋設ゲート３０上には、酸化膜２３が形成されている。そして、この酸化膜２３及び上述の浮遊ゲート４０を覆うように第３ゲート絶縁膜３１が形成されている。この第３ゲート絶縁膜３１として、ＯＮＯ（酸化物−窒化物−酸化物）膜が例示される。また、この第３ゲート絶縁膜３１上には、浮遊ゲート４０を覆うように制御ゲート５０が形成されている。この制御ゲート５０は、例えばＮ型不純物がドープされたポリシリコンにより形成されている。図３及び図４Ａに示されるように、制御ゲート５０は、Ｙ方向に延びるように形成されている。また、図４Ａに示されるように、この制御ゲート５０が、浮遊ゲート４０の上面及び側面の一部を覆うように形成されていると、容量結合の観点から好ましい。制御ゲート５０上には、例えばＷＳｉからなる金属膜３３が形成され、その金属膜３３上には層間絶縁膜７１が形成されている。
【００２７】
図４Ｂに示されるように、基板１０中には、例えばＮ型不純物を導入することによりドレイン領域６２が形成されている。このドレイン領域６２は、トレンチ２０により分離された素子領域に、すなわち、浮遊ゲート４０の下方の基板１０中に形成されている。このドレイン領域６２には、層間絶縁膜７１を貫通するように形成されたコンタクトプラグ９１が接続されている。このコンタクトプラグ９１は、タングステンにより形成されている。また、層間絶縁膜７１上には、Ａｌからなるドレイン配線（上部配線）９２が形成されており、このコンタクトプラグ９１に接続している。図３に示されるように、このドレイン配線９２は、Ｘ方向に延びるように形成されており、「ビット線」の役割を果たす。
【００２８】
また、図４Ｃに示されるように、基板１０中には、例えばＮ型不純物を導入することによりソース領域６１が形成されている。このソース領域６１は、トレンチ２０により分離された素子領域に、すなわち、浮遊ゲート４０の下方の基板１０中に形成されている。このソース領域６１には、Ｙ方向に延びるように形成されたソース配線（第１中間配線）８１が接続されている。このソース配線８１は、タングステンにより形成されている。図４Ｃに示されるように、このソース配線８１は、層間絶縁膜７１内部に、すなわち、上述のドレイン配線９２と基板１０との間の“中間層”に形成されている。
【００２９】
図４Ｄに示されるように、浮遊ゲート４０は、第１ゲート絶縁膜１１を介して基板１０上に形成されている。また、制御ゲート５０は、第３ゲート絶縁膜３１を介して浮遊ゲート４０上に形成されている。これら浮遊ゲート４０及び制御ゲート５０は、Ｘ方向に沿って分離されており、その側面にはゲート側壁７０が形成されている。このようにして、各メモリセルが形成されている。また、浮遊ゲート４０の下方の基板１０中には、ソース領域６１及びドレイン領域６２が形成されている。これらソース領域６１及びドレイン領域６２は、浮遊ゲート４０の両側に対向するように形成されている。層間絶縁膜７１上にＸ方向に沿って形成されたドレイン配線９２は、コンタクトプラグ９１を介してドレイン領域６２に接続されている。また、ソース領域６１に接続するソース配線８１は、ドレイン配線９２と基板１０との間の中間層にＹ方向に沿って形成されている。
【００３０】
図４Ｅに示されるように、トレンチ２０内の基板１０上には、第２ゲート絶縁膜２１が形成され、その第２ゲート絶縁膜２１上には、埋設ゲート３０が形成されている。この埋設ゲート３０は、Ｘ方向に沿って形成されている。
【００３１】
上述の通り、基板１０には、複数のトレンチ２０がＸ方向に沿って略平行に形成されている。これら複数のトレンチ２０には、複数の埋設ゲート３０がそれぞれ埋め込まれている。つまり、これら複数の埋設ゲート３０もＸ方向に沿って略平行に形成されている。但し、図３に示されるように、メモリセルアレイの端部３においては、これら複数の埋設ゲート３０は、Ｙ方向に沿って互いに接続されるように形成されている。そして、このメモリセルアレイの端部３において、埋設ゲート配線８２が、複数の埋設ゲート３０に接続するように形成されている。つまり、この埋設ゲート配線８２も、Ｙ方向に延びるように形成されている。この埋設ゲート配線８２によって、複数の埋設ゲート３０に所定の電位が印加される。
【００３２】
図４Ｆに示されるように、Ｙ方向に延びる埋設ゲート配線８２は、埋設ゲート３０に接続するように形成されている。そして、この埋設ゲート配線（第２中間配線）８２は、上述のソース配線（第１中間配線）８１と同様に、ドレイン配線９２と基板１０との間の“中間層”に形成されている。また、この埋設ゲート配線８２は、ソース配線８１と同様にタングステンにより形成されている。この場合、ソース配線８１と同じ工程によって、埋設ゲート配線８２を容易に形成することが可能であり、好ましい。
【００３３】
以上のような構造を有する不揮発性半導体記憶装置１における埋設ゲート３０の役割は次の通りである。すなわち、基板１０が例えばＰ型半導体基板である場合、データ書き込み時／読み出し時に、埋設ゲート３０には埋設ゲート配線８２を通して「負電圧」が印加される。その負電圧の大きさは、例えば−２Ｖ〜−３Ｖである。これにより、ドレイン領域６２間のパンチスルーが防止される。つまり、トレンチ２０内部に埋め込まれた埋設ゲート３０に負電圧を印加することによって、素子分離が能動的に制御される。このように、本発明に係る不揮発性半導体記憶装置１によれば、素子分離性が向上するので、ドレイン領域６２間の距離を縮小することが可能である。すなわち、メモリセルのサイズが縮小され、集積密度が増大する。
【００３４】
また、素子分離性を向上させるために、トレンチ２０の深さを増す必要がない。従って、トレンチ２０に酸化膜等を容易に埋め込むことが可能となる。つまり、アスペクト比が比較的高いトレンチ２０に対する「埋め込み性」が向上する。これにより、埋め込み不良の発生が抑制され、素子の動作不良が抑制される。よって、歩留まりが向上する。この埋め込み性の観点から、埋設ゲート３０の材料としてはポリシリコンが好適である。
【００３５】
また、埋設ゲート３０と浮遊ゲート４０との間の耐圧の観点から、この埋設ゲート３０は、第１ゲート絶縁膜１１より下方に形成されていると好ましい。特に、埋設ゲート３０の上面と第１ゲート絶縁膜１１との間のＺ方向に沿った距離ｄが１０ｎｍ以上である場合、十分な耐圧が得られ好適である。また、埋設ゲート３０が第１ゲート絶縁膜１１より下に形成されている場合、図４Ａに示されたように、制御ゲート５０を、浮遊ゲート４０の上面だけでなく側面をも十分覆うように形成することが可能となる。この時、制御ゲート５０と浮遊ゲート４０との容量結合が向上し、更に好ましい。
【００３６】
更に、本発明によれば、トレンチ２０内には埋設ゲート３０が形成されるので、ソース配線８１は、図４Ｄに示されるように、ドレイン配線９２と基板１０との間の“中間層”に形成される。これによる追加的な効果は次の通りである。すなわち、ソース配線をトレンチの形状に沿って形成する（従来技術：図２Ｃ参照）必要がないので、ソース抵抗が低減される。また、トレンチ２０の深さに依存せずに、ソース配線８１を容易に形成することが可能となる。このように、本発明に係る不揮発性半導体記憶装置１によれば、ソース抵抗が低減されるので、メモリセルの動作電流が確保され、動作マージンが広がる。また、複数の埋設ゲート３０に所定の電圧を印加するための埋設ゲート配線（第２中間配線）８２は、このソース配線（第１中間配線）８１と同じ“中間層”に形成されればよい。
【００３７】
（製造方法）
次に、以上のような構造を有する不揮発性半導体記憶装置１を製造する方法を説明する。図５〜図１１は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ａ−Ａ’に沿った断面図である。図１２〜図１７、及び図１９は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｄ−Ｄ’に沿った断面図である。図１８は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｆ−Ｆ’に沿った断面図である。
【００３８】
図５に示されるように、まず、基板１０上に第１ゲート絶縁膜１１が形成される。基板１０は、例えばＰ型シリコン基板であり、第１ゲート絶縁膜１１は、約９ｎｍの膜厚を有するＳｉＯ２膜である。続いて、第１ゲート絶縁膜１１上に、約１５０ｎｍの膜厚を有する第１ポリシリコン膜１２が形成される。この時、第１ポリシリコン膜１２には、Ｎ型不純物がドープされている。続いて、第１ポリシリコン膜１２上に、約１０ｎｍの膜厚を有する酸化膜１３が形成され、その酸化膜１３上に約１００ｎｍの膜厚を有する窒化膜１４が形成される。
【００３９】
次に、Ｘ方向に沿った所定のパターンを有するマスクを用い、窒化膜１４、酸化膜１３、第１ポリシリコン膜１２、第１ゲート絶縁膜１１、及び基板１０が順次エッチングされる。これにより、図６に示されるように、トレンチ領域２０がＸ方向に沿って形成される。このトレンチ領域２０は、窒化膜１４、酸化膜１３、第１ポリシリコン膜１２、第１ゲート絶縁膜１１を貫通し、基板１０内部に達している。
【００４０】
次に、図７に示されるように、全面に第２ゲート絶縁膜２１が形成され、その第２ゲート絶縁膜２１上に第２ポリシリコン膜２２が形成される。この第２ゲート絶縁膜２１は、約１０ｎｍの膜厚を有するＳｉＯ２膜である。また、第２ポリシリコン膜２２には、Ｎ型不純物がドープされている。このようにして、トレンチ領域２０内部には、第２ゲート絶縁膜２１を介して、第２ポリシリコン膜２２が埋め込まれる。
【００４１】
次に、トレンチ領域２０内に一部の第２ポリシリコン膜２２が残るように、第２ポリシリコン膜２２がエッチングされる。これにより、図８に示されるように、この第２ポリシリコン膜２２からなる埋設ゲート３０が、トレンチ領域２０内に形成される。ここで、形成される埋設ゲート３０の上面が第１ゲート絶縁膜１１の下方に位置するように、第２ポリシリコン膜２２はエッチングされる。具体的には、埋設ゲート３０の上面と第１ゲート絶縁膜１１との間のＺ方向に沿った距離ｄが１０ｎｍ以上になるまで、エッチングが行われると好適である。
【００４２】
次に、酸化膜（ＳｉＯ２膜）２３が、プラズマＣＶＤ法等によって全面に形成され、ＣＭＰ（化学的機械研磨）等によって平坦化が行われる。これにより、図９に示されるように、トレンチ領域２０内に酸化膜２３が埋め込まれる。
【００４３】
次に、図１０に示されるように、窒化膜１４及び酸化膜１３がエッチングにより除去される。また、トレンチ領域２０内の酸化膜２３の一部がエッチングにより除去される。ここで、酸化膜２３が基板１０の上面から５０ｎｍ以上残存するように、エッチングが行われる。
【００４４】
次に、図１１に示されるように、全面に第３ゲート絶縁膜３１が形成される。この第３ゲート絶縁膜３１は、例えば、約１２ｎｍの膜厚を有するＯＮＯ（酸化物−窒化物−酸化物）膜である。続いて、この第３ゲート絶縁膜３１上に、約１５０ｎｍの膜厚を有する第３ポリシリコン膜３２が形成される。この時、第３ポリシリコン膜３２には、Ｎ型不純物がドープされている。続いて、第３ポリシリコン膜３２上に、約１００ｎｍの膜厚を有する金属膜（ＷＳｉ膜）３３が形成され、その金属膜３３上に約１００ｎｍの膜厚を有する窒化膜３４が形成される。
【００４５】
この時点での線Ｄ−Ｄ’に沿った断面が、図１２に示されている。つまり、基板１０上に第１ゲート絶縁膜１１が形成され、第１ゲート絶縁膜１１上に第１ポリシリコン膜１２が形成されている。また、第１ポリシリコン膜１２上に第３ゲート絶縁膜３１が形成され、第３ゲート絶縁膜３１上に第３ポリシリコン膜３２が形成されている。更に、第３ポリシリコン膜３２上に金属膜３３が形成され、金属膜３３上に窒化膜３４が形成されている。
【００４６】
次に、Ｙ方向に沿った所定のパターンを有するマスクを用いて、エッチングが行われる。これにより、窒化膜３４、金属膜３３、第３ポリシリコン膜３２、第３ゲート絶縁膜３１、及び第１ポリシリコン膜１２が順次除去され、図１３に示された構造が得られる。このようにして、第１ポリシリコン膜１２からなる浮遊ゲート４０、及び第３ポリシリコン膜３２からなる制御ゲート５０が形成される。
【００４７】
次に、窒化膜３４をマスクとして、Ｎ型の不純物イオンが、Ｐ型の基板１０中に注入される。これにより、図１４に示されるように、ソース領域６１及びドレイン領域６２が、基板１０中に形成される。これらソース領域６１及びドレイン領域６２は、浮遊ゲート４０のＸ方向に沿った両側の基板１０中に、対向するように形成される。
【００４８】
次に、窒化膜が全面に形成され、その後、その窒化膜に対して異方性エッチングが行われる。これにより、図１５に示されるように、制御ゲート５０に隣接するゲート側壁７０が形成される。
【００４９】
次に、ＳｉＯ２からなる層間絶縁膜７１が全面に形成される。続いて、図１６に示されるように、ソース領域６１が露出するように、層間絶縁膜７１に開口部が形成される。同時に、メモリセルアレイの端部３（図３参照）においても、埋設ゲート３０が露出するように、層間絶縁膜７１に開口部が形成される。ここで、これら開口部は、Ｙ方向に延びるように形成される。
【００５０】
次に、全面にタングステン膜が形成され、異方性エッチングが行われる。これにより、図１７に示されるように、層間絶縁膜７１を貫通しソース領域６１に接続するソース配線（第１中間配線）８１が形成される。このソース配線８１は、Ｙ方向に沿って形成されている。
【００５１】
同時に、図１８に示されるように、メモリセルアレイの端部３においては、層間絶縁膜７１を貫通し埋設ゲート３０に接続する埋設ゲート配線（第２中間配線）８２が形成される。この埋設ゲート配線８２も、Ｙ方向に沿って形成される。このように、複数の埋設ゲート３０に所定の電位を印加するための埋設ゲート配線８２は、ソース配線８１を形成する工程と同一の工程により、容易に形成される。
【００５２】
次に、ＳｉＯ２からなる層間絶縁膜７１が全面に更に形成される。続いて、ドレイン領域６２が露出するように、層間絶縁膜７１に開口部が形成される。そして、その開口部内にタングステンが埋め込まれる。これにより、図１９に示されるように、層間絶縁膜７１を貫通しドレイン領域６２に接続するコンタクトプラグ９１が形成される。続いて、Ａｌからなるドレイン配線（上部配線）９２が、所定のパターニングによって、層間絶縁膜７１上に形成される。具体的には、このドレイン配線９２は、コンタクトプラグ９１に接続するようにＸ方向に沿って形成される。
【００５３】
このようにして、図３、図４Ａ〜図４Ｆに示された本発明に係る不揮発性半導体記憶装置１が製造される。
【００５４】
以上に説明されたように、本発明に係る不揮発性半導体記憶装置１及びその製造方法によれば、メモリセルのサイズが縮小され、集積密度が増大する。また、ソース抵抗が低減され、動作マージンが広がる。更に、素子の動作不良が抑制され、歩留まりが向上する。
【図面の簡単な説明】
【００５５】
【図１】図１は、従来技術に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。
【図２Ａ】図２Ａは、従来技術に係る不揮発性半導体記憶装置の構造を示す線ａ−ａ’に沿った断面図である。
【図２Ｂ】図２Ｂは、従来技術に係る不揮発性半導体記憶装置の構造を示す線ｂ−ｂ’に沿った断面図である。
【図２Ｃ】図２Ｃは、従来技術に係る不揮発性半導体記憶装置の構造を示す線ｃ−ｃ’に沿った断面図である。
【図３】図３は、本発明に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。
【図４Ａ】図４Ａは、本発明に係る不揮発性半導体記憶装置の構造を示す線Ａ−Ａ’に沿った断面図である。
【図４Ｂ】図４Ｂは、本発明に係る不揮発性半導体記憶装置の構造を示す線Ｂ−Ｂ’に沿った断面図である。
【図４Ｃ】図４Ｃは、本発明に係る不揮発性半導体記憶装置の構造を示す線Ｃ−Ｃ’に沿った断面図である。
【図４Ｄ】図４Ｄは、本発明に係る不揮発性半導体記憶装置の構造を示す線Ｄ−Ｄ’に沿った断面図である。
【図４Ｅ】図４Ｅは、本発明に係る不揮発性半導体記憶装置の構造を示す線Ｅ−Ｅ’に沿った断面図である。
【図４Ｆ】図４Ｆは、本発明に係る不揮発性半導体記憶装置の構造を示す線Ｆ−Ｆ’に沿った断面図である。
【図５】図５は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ａ−Ａ’に沿った断面図である。
【図６】図６は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ａ−Ａ’に沿った断面図である。
【図７】図７は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ａ−Ａ’に沿った断面図である。
【図８】図８は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ａ−Ａ’に沿った断面図である。
【図９】図９は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ａ−Ａ’に沿った断面図である。
【図１０】図１０は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ａ−Ａ’に沿った断面図である。
【図１１】図１１は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ａ−Ａ’に沿った断面図である。
【図１２】図１２は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｄ−Ｄ’に沿った断面図である。
【図１３】図１３は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｄ−Ｄ’に沿った断面図である。
【図１４】図１４は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｄ−Ｄ’に沿った断面図である。
【図１５】図１５は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｄ−Ｄ’に沿った断面図である。
【図１６】図１６は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｄ−Ｄ’に沿った断面図である。
【図１７】図１７は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｄ−Ｄ’に沿った断面図である。
【図１８】図１８は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｆ−Ｆ’に沿った断面図である。
【図１９】図１９は、本発明に係る不揮発性半導体記憶装置を製造するプロセスを示す線Ｄ−Ｄ’に沿った断面図である。
【符号の説明】
【００５６】
１    不揮発性半導体記憶装置
２    メモリセルアレイ領域
３    端部
１０    基板
１１    第１ゲート絶縁膜
１２    第１ポリシリコン膜
１３    酸化膜
１４    窒化膜
２０    トレンチ領域
２１    第２ゲート絶縁膜
２２    第２ポリシリコン膜
２３    酸化膜
３０    埋設ゲート
３１    第３ゲート絶縁膜
３２    第３ポリシリコン膜
３３    金属膜（ワード線）
３４    窒化膜
４０    浮遊ゲート
５０    制御ゲート
６１    ソース領域
６２    ドレイン領域
７０    ゲート側壁
７１    層間絶縁膜
８１    ソース配線
８２    埋設ゲート配線
９１    コンタクトプラグ
９２    ドレイン配線（ビット線）
【図１】
2006032489.tif 000003
【図２Ａ】
2006032489.tif 000004
【図２Ｂ】
2006032489.tif 000005
【図２Ｃ】
2006032489.tif 000006
【図３】
2006032489.tif 000007
【図４Ａ】
2006032489.tif 000008
【図４Ｂ】
2006032489.tif 000009
【図４Ｃ】
2006032489.tif 000010
【図４Ｄ】
2006032489.tif 000011
【図４Ｅ】
2006032489.tif 000012
【図４Ｆ】
2006032489.tif 000013
【図５】
2006032489.tif 000014
【図６】
2006032489.tif 000015
【図７】
2006032489.tif 000016
【図８】
2006032489.tif 000017
【図９】
2006032489.tif 000018
【図１０】
2006032489.tif 000019
【図１１】
2006032489.tif 000020
【図１２】
2006032489.tif 000021
【図１３】
2006032489.tif 000022
【図１４】
2006032489.tif 000023
【図１５】
2006032489.tif 000024
【図１６】
2006032489.tif 000025
【図１７】
2006032489.tif 000026
【図１８】
2006032489.tif 000027
【図１９】
2006032489.tif 000028