(57)【要約】【課題】光を照射して実際に撮像を行う検査では、光源の制御が必要であったり、実使用時の蓄積時間だけ待たなければならなかったりするため検査に時間がかかり過ぎり、また通常のロジックテスタでなく、検査用の高精度の光源が搭載された特殊なシステムを導入する必要があるため設備投資が大きくなる。【解決手段】ＣＭＯＳイメージセンサ１０の非撮像状態において、フォトダイオード１１１に画素単位で電荷の注入を行うことで、ストライプパターンやチェッカパターンを実現し、電荷が注入された画素と電荷が注入されない画素の各出力信号に基づいて検査を行うようにする。【選択図】図７
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【特許請求の範囲】
【請求項１】
画素が行列状に配置されてなり、前記画素の光電変換素子で光電変換された電荷を電気信号に変換して信号線に出力する固体撮像装置の検査方法であって、
前記固体撮像装置の非撮像状態において、前記光電変換素子に画素単位で電荷を注入する第１ステップと、
前記電荷が注入された画素と前記電荷が注入されない画素の各出力信号に基づいて画素の検査を行う第２ステップと
を有することを特徴とする固体撮像装置の検査方法。
【請求項２】
前記第１ステップでは、前記画素を行単位で選択するとともに、電荷を注入する画素を列ごとに変える
ことを特徴とする請求項１記載の固体撮像装置の検査方法。
【請求項３】
前記第１ステップでは、電荷を注入する画素を１画素おきとする
ことを特徴とする請求項２記載の固体撮像装置の検査方法。
【請求項４】
前記画素は、前記光電変換素子とフローティングディフュージョン領域との間に設けられた転送ゲートを有し、
前記第１ステップでは、前記転送ゲートを奇数列の制御線と偶数列の制御線とによって別々に制御することにより、電源から前記転送ゲートを介して前記光電変換素子に電荷を注入する
ことを特徴とする請求項３記載の固体撮像装置の検査方法。
【請求項５】
光電変換素子とフローティングディフュージョン領域との間に設けられた転送ゲートを有する画素が行列状に配置されてなり、前記光電変換素子で光電変換された電荷を電気信号に変換して出力する画素アレイ部と、
前記画素アレイ部の垂直画素列ごとに配線され、前記画素から電気信号が出力される信号線群と、
前記画素アレイ部の各画素を垂直走査しつつ、行ごとに配線された制御線を通して前記転送ゲートを列ごとに駆動する垂直選択回路と
を備えたことを特徴とする固体撮像装置。
【請求項６】
前記制御線として、前記転送ゲートを駆動する信号を当該転送ゲートに奇数列ごとに伝送する第１の制御線と、前記転送ゲートを駆動する信号を当該転送ゲートに偶数列ごとに伝送する第２の制御線とが行ごとに配線されている
ことを特徴とする請求項５記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の検査方法及び固体撮像装置に関し、特にＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置の検査方法およびＸ−Ｙアドレス型固体撮像装置に関する。
【背景技術】
【０００２】
従来、固体撮像装置の検査、特に量産選別検査では、固体撮像装置に対して光を照射して実際に撮像を行い、そのときの撮像信号を用いて行うようにしている（例えば、特許文献１参照）。この検査方法によれば、実使用条件に近い状態で検査が行われるとともに、実際に撮像された画情報に基づいてデバイスの良否判定が行われるため、量産選別に当たっての選別基準を設定し易くなる。
【０００３】
【特許文献１】特開２００１−２５８０５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の検査方法では、光源の制御が必要であったり、実使用時の蓄積時間だけ待たなければならなかったりするため検査に時間がかかり過ぎる。また、通常のロジックテスタでなく、検査用の高精度の光源が搭載された特殊なシステムを導入する必要があるため、設備投資が大きくなる。これらの理由により、固体撮像装置の検査には多大なコストが必要となる。
【０００５】
特に、画素の情報を行単位で読み出すＣＣＤ(Charge Coupled Device)イメージセンサや列並列型ＣＭＯＳイメージセンサでは、水平方向の隣接画素間の混色等の検査を行うために、撮像により、水平方向の隣接画素の光電変換素子に異なる蓄積状態を作り出そうすると、光軸の少しのずれも許されず、また、反射や透過や回折により高いコントラストが期待できない。したがって、撮像検査では、一様な画像が用いられることになるため、隣接画素のリークに起因した欠陥は検出しにくい。
【０００６】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、固体撮像装置に光を照射して実際に撮像を行わなくても検査が可能であるとともに、隣接画素間の混色やリーク等に起因する欠陥の有無の検査を行うことが可能な固体撮像装置の検査方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明による固体撮像装置の検査方法は、画素が行列状に配置されてなり、前記画素の光電変換素子で光電変換された電荷を電気信号に変換して信号線に出力する固体撮像装置の検査方法であって、前記固体撮像装置の非撮像状態において、前記光電変換素子に画素単位で電荷を注入し、前記電荷が注入された画素と前記電荷が注入されない画素の各出力信号に基づいて画素の検査を行うようにする。
【０００８】
上記構成の固体撮像装置の検査方法において、固体撮像装置の非撮像状態において、光電変換素子に画素単位で電荷の注入が行えることで、固体撮像装置に光を照射して実際に撮像を行わなくても、注入した電荷に基づいて検査を行うことが可能になる。しかも、例えば隣接する画素間において異なる電荷蓄積状態を意図的に作り出せるため、従来の一様画像を用いる方法では困難であった検査、即ち隣接画素間の混色やリーク等に起因する欠陥の有無の検査が可能になる。
【発明の効果】
【０００９】
本発明によれば、固体撮像装置に対して光を照射して実際に撮像を行わなくても、画素単位で注入した電荷に基づいて検査を行うことが可能なことにより、検査（テスト）時間を短縮できるためコストを低減でき、また検査用光源が必要なく、通常のロジックテスタでも検査が可能であるため設備投資も小さくて済む。
【００１０】
しかも、隣接画素間の混色やリーク等に起因する欠陥の有無の検査が可能であるとともに、電荷の注入によって隣接画素間にコントラストが高い蓄積状態を作り出すことができることから、余計な画像処理を行わなくても不良品の選別が可能であるため、良品／不良品を容易に判別でき、不良品の流出率を低下できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１２】
図1は、本発明に係る検査システムの構成の一例を示すブロック図である。図1に示すように、本例に係る検査システムでは、検査対象となるＸ−Ｙアドレス型固体撮像装置、例えばＣＭＯＳイメージセンサ１０の検査を、通常のロジックテスタ２０を用いて行うものとする。
【００１３】
ロジックテスタ２０は、ＣＭＯＳイメージセンサ１０がセットされるＩ／Ｆ（インターフェース）ボード２１と、テストベクタ発生器２２と、出力判定部２３とを有する構成となっている。テストベクタ発生器２２は、ＣＭＯＳイメージセンサ１０に対してＩ／Ｆボード２１を介してテストベクタ情報（制御信号や書き込み情報等）を与える。出力判定部２３は、良品／不良品の判定基準となる基準パターンを持っており、ＣＭＯＳイメージセンサ１０から出力される画素情報についての実際の検査パターンを上記基準パターンと比較することによって良否の判定を行う。
【００１４】
図２は、ＣＭＯＳイメージセンサの構成の一例を示すブロック図である。図２に示すように、本例に係るＣＭＯＳイメージセンサ１０は、光電変換素子である例えばフォトダイオード（ＰＤ）を含む画素１１、当該画素１１が行列状に２次元配置されてなる画素アレイ部１２、垂直選択回路１３、信号処理回路であるカラム回路１４、水平選択回路１５、水平信号線１６、出力回路１７、タイミングジェネレータ（ＴＧ）１８および通信部１９等を有する構成となっている。画素アレイ部１２には、行列状の画素配列に対して列ごとに垂直信号線１２１が配線されている。
【００１５】
図３は、画素１１の構成の一例を示す回路図である。図３から明らかなように、本例に係る画素１１Ａは、光電変換素子、例えばフォトダイオード（ＰＤ）１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１４として、例えばＮｃｈＭＯＳトランジスタを用いている。
【００１６】
転送トランジスタ１１２は、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ（フローティングディフュージョン）部１１６に転送する。リセットトランジスタ１１３は、ＦＤ部１１６と選択電源ＳＥＬＶＤＤとの間に接続され、フォトダイオード１１１からの信号電荷の転送に先立って、ゲートにφリセットパルスＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。
【００１７】
増幅トランジスタ１１４は、選択電源ＳＥＬＶＤＤが高レベル（ＶＤＤ）になることによって画素の選択をなし、リセットトランジスタ１１３によるリセット後のＦＤ部１１６の電位をリセットレベルとして、さらに転送トランジスタ１１２による電荷転送後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【００１８】
図４は、画素１１の構成の一例を示す回路図である。図４から明らかなように、本例に係る画素１１Ｂは、光電変換素子、例えばフォトダイオード（ＰＤ）１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１５として、例えばＮｃｈＭＯＳトランジスタを用いている。
【００１９】
転送トランジスタ１１２は、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。リセットトランジスタ１１３は、ＦＤ部１１６と電源ＶＤＤとの間に接続され、フォトダイオード１１１からの信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。
【００２０】
増幅トランジスタ１１４は、リセットトランジスタ１１３によるリセット後のＦＤ部１１６の電位をリセットレベルとして、さらに転送トランジスタ１１２による電荷転送後のＦＤ部１１６の電位を信号レベルとして出力する。選択トランジスタ１１５は、ゲートに選択パルスφＳＥＬが与えられることによって画素１１を選択し、増幅トランジスタ１１４から順に供給されるリセットレベルおよび信号レベルを垂直信号線１２１に出力する。選択トランジスタ１１５については、増幅トランジスタ１１４のドレインと電源ＶＤＤとの間に接続した構成を採ることも可能である。
【００２１】
再び図２において、垂直選択回路１３は、シフトレジスタなどによって構成され、画素１１の転送トランジスタ１１２を駆動する転送信号や、リセットトランジスタ１１３を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。カラム回路１４は、画素アレイ部１２の水平方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。
【００２２】
水平選択回路１５は、シフトレジスタなどによって構成され、カラム回路１４を通して出力される各画素１１の信号を順次選択して水平信号線１６に出力させる。なお、図２では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１５によって列単位で順次オン／オフ駆動される。
【００２３】
水平選択回路１５による選択駆動により、カラム回路１４が列ごとに順次出力される画素１１の信号は、水平信号線１６を通して出力回路１７に供給され、当該出力回路１７で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１３、カラム回路１４および水平選択回路１５などの駆動制御を行う。通信部１９は、ロジックテスタ２０のテストベクタ発生器２２との間で通信を行い、当該テストベクタ発生器２２からのテストベクタ情報をタイミングジェネレータ１８に伝達する。
【００２４】
次に、上記構成のＣＭＯＳイメージセンサ１０における通常駆動時の動作について、３トランジスタ構成（図３）の画素１１Ａを用いた場合を例に挙げて図５および図６を用いて説明する。図５は、通常駆動時の駆動波形を示すタイミングチャートである。図６は、画素各部のポテンシャルの一例を示すポテンシャル図である。
【００２５】
３トランジスタ構成の画素１１Ａの場合には、選択電源ＳＥＬＶＤＤの電源電圧が可変であり、選択電源ＳＥＬＶＤＤが“Ｈ”レベル（ＶＤＤ）のときに画素１１Ａが選択状態となり、選択電源ＳＥＬＶＤＤが“Ｌ”レベル（ＧＮＤ）のときに画素１１Ａが非選択状態となる。
【００２６】
先ず、電子シャッタ時には、選択電源ＳＥＬＶＤＤが“Ｈ”レベルの状態でリセットパルスφＲＳＴおよび転送パルスφＴＲＧが共に“Ｈ”レベルになることで、転送トランジスタ１１２およびリセットトランジスタ１１３がオン状態となるため、フォトダイオード（ＰＤ）１１１に溜まった電荷が全て転送トランジスタ１１２、ＦＤ部１１６およびリセットトランジスタ１１３を通して選択電源ＳＥＬＶＤＤへ逃げる。その結果、フォトダイオード１１１が空になる。
【００２７】
その後、蓄積期間に入る。蓄積期間に入ると、フォトダイオード１１１では、光が照射されることで光電変換が行われ、入射光量に応じた電荷量の信号電荷がフォトダイオード１１１に蓄積される。そして、ある蓄積時間が経過した後読出し期間に入る。
【００２８】
読出し時には、先ず、選択電源ＳＥＬＶＤＤが“Ｈ”レベルになることで、画素１１Ａが行単位で選択される。次に、リセットパルスφＲＳＴが“Ｈ”レベルになることで、リセットトランジスタ１１３がオン状態となり、ＦＤ部１１６の電荷がリセットトランジスタ１１３を通して選択電源ＳＥＬＶＤＤへ逃げるため、ＦＤ部１１６がリセットされる。このリセット時のＦＤ部１１６の電位がＰ（プリセット）相の電圧として増幅トランジスタ１１４を介して垂直信号線１２１に出力される。
【００２９】
次に、リセットパルスφＲＳＴが“Ｌ”レベルに遷移し、しかる後転送パルスφＴＲＧが“Ｈ”レベルになることで、転送トランジスタ１１２がオン状態となり、フォトダイオード１１１に溜まった電荷（電子）が全てＦＤ部１１６に転送される。この転送時（読出し時）のＦＤ部１１６の電位がＤ（データ）相の電圧として増幅トランジスタ１１４を介して垂直信号線１２１に出力される。
【００３０】
このとき、Ｄ相の電圧はフォトダイオード１１１に溜まっていた電荷に対応した電位分だけＰ相の電圧から変化する。したがって、Ｐ相の電圧からＤ相の電圧を差し引いた差分が、フォトダイオード１１１で光電変換された本来の信号成分となる。このＰ相の電圧からＤ相の電圧を差し引く処理は、先述したカラム回路１４で行われる。
【００３１】
以上がＣＭＯＳイメージセンサ１０の基本的な構成および動作であり、このままでは、当該ＣＭＯＳイメージセンサ１０の量産選別検査を行うには、従来技術で述べたように、ＣＭＯＳイメージセンサ１０に対して光を照射して実際に撮像を行い、そのときの撮像信号を用いて行わなければならない。
【００３２】
これに対して、本発明に係る検査方法では、非撮像状態でも量産選別検査を実現できるようにするために、ＣＭＯＳイメージセンサ１０の非撮像状態において、フォトダイオード１１１に画素単位で電荷を注入できるようにし、電荷が注入された画素と電荷が注入されない画素の各出力信号に基づいて画素の検査を行うようにしている。
【００３３】
この検査方法を実現するために、本発明では、画素１１Ａの駆動パルスに工夫を凝らすことで、画素１１Ａに対して光を照射しなくてもフォトダイオード１１１に電荷（本例では、電子）を注入できるようにしている。
【００３４】
具体的には、選択電源ＳＥＬＶＤＤを“Ｌ”レベルにした状態で、リセットパルスφＲＳＴおよび転送パルスφＴＲＧが共に“Ｈ”レベルにし、転送トランジスタ１１２およびリセットトランジスタ１１３をオン状態にする。これにより、選択電源ＳＥＬＶＤＤからリセットトランジスタ１１３、ＦＤ部１１６および転送トランジスタ１１２を通してフォトダイオード１１１に電荷（ここでは、電子）が流入するため、フォトダイオード１１１が電荷で満たされる。
【００３５】
ただし、先述した動作説明から明らかなように、通常のＣＭＯＳイメージセンサ１０では、画素１１Ａの選択が行単位で行われる構成となっていることから、上述した電荷注入動作によって、同じ行の画素に対して一様に同じ量の電荷が注入されることになる。そこで、本発明では、電荷の注入を各列独立に行えるようにしている。
【００３６】
具体的には、転送トランジスタ１１２およびリセットトランジスタ１１３を共にオン状態にすることで、選択電源ＳＥＬＶＤＤからのフォトダイオード１１１への電荷（電子）の注入を可能にしている訳であるから、転送トランジスタ１１２のオフ／オフ制御を列ごとに行うことで、電荷の注入を各列独立に行えるようにしている。
【００３７】
このように、画素１１Ａに対して光を照射しなくてもフォトダイオード１１１に電荷を注入できるようにするとともに、電荷の注入を各列独立に行えるようにすることで、水平方向において画素単位で異なった電荷注入状態を作成でき、垂直方向については元々独立に制御できることから、画素単位での電荷注入状態として、ＤＲＡＭ試験等でなじみのあるストライプパターンやチェッカパターンの作成が可能となる。
【００３８】
一例として、チェッカパターンを用いた場合の不良検出の概念を図７に示す。先ずは、先に述べたように、画素単位での電荷注入によりチェッカパターンを作成する（Ａ）。そして、ＣＭＯＳイメージセンサ１０から画素の情報を読み出したとき、書き込んだとおりのチェッカパターンとなっていれば良品である。もし、白のはずの画素が黒やグレーであった場合（Ｂ）には画素間リーク（混色）のある疑いが大きい。これは一様な画像からでは検出は不可能な場合がある。また、画素間リークに起因する横筋不良（Ｃ）・縦筋不良（Ｄ）も容易に検出できる。
【００３９】
上述したように、ＣＭＯＳイメージセンサ１０の非撮像状態において、フォトダイオード１１１に画素単位で電荷の注入が行えることで、ＣＭＯＳイメージセンサ１０に光を照射して実際に撮像を行わなくても、電荷が注入された画素と電荷が注入されない画素の各出力信号に基づいて検査を行うことが可能になるため、検査（テスト）時間を短縮できるためコストを低減でき、また検査用光源が必要なく、通常のロジックテスタでも検査が可能であるため設備投資も小さくて済む。
【００４０】
しかも、例えば隣接する画素間において異なる電荷蓄積状態を意図的に作り出すことができるため、従来の一様画像を用いる方法では困難であった検査、即ち隣接画素間の混色やリーク等に起因する欠陥の有無の検査を行えるとともに、電荷の注入によって隣接画素間にコントラストが高い蓄積状態を作り出すことができることから、余計な画像処理を行わなくても不良品の選別が可能であるため、良品／不良品を容易に判別でき、不良品の流出率を低下できる。
【００４１】
［応用例］
ところで、転送ゲートである転送トランジスタ１１２の駆動（オフ／オフ制御）を列ごとに行うには、垂直走査回路１３から出力される転送パルスφＴＲＧを各画素１１に伝送する制御線を各列独立に配線する必要がある。当該制御線を各列独立に配線すると、配線数が増えることにつながり、配線数が増えると、画素１１の開口率低下を招くため、感度の低下をきたすことになる。
【００４２】
そこで、隣接画素間のリークに特化して、ストライプパターンやチェッカパターンを実現できる最低限の応用例として、転送パルスφＴＲＧを伝送する制御線として、行ごとに２本の制御線を配線し、これら２本の制御線によって奇数列の転送トランジスタ１１２と偶数列の転送トランジスタ１１２とを別々に駆動（オン／オフ制御）するようにする。
【００４３】
換言すれば、ＣＭＯＳイメージセンサ１０を、転送パルスφＴＲＧを転送トランジスタ１１２に奇数列ごとに伝送する第１の制御線と、転送パルスφＴＲＧを転送トランジスタ１１２に偶数列ごとに伝送する第２の制御線とを行ごとに配線した構成とすることで、画素１１の開口率低下を最低限に抑えつつ、画素単位での電荷注入によってストライプパターンやチェッカパターンを実現できるようにする。
【００４４】
具体的には、図８に示すように、行列状の画素配列のｍ行目の場合を例に挙げて説明すると、ｍ行目の画素行に対して転送パルスφＴＲＧを転送トランジスタ１１２に制御線として、２本の制御線３１ｏ，３１ｅを配線する。一方の制御線３１ｏには奇数列の転送トランジスタ１１２の各ゲートを接続し、他方の制御線３１ｅには偶数列の転送トランジスタ１１２の各ゲートを接続する。
【００４５】
一方、垂直選択回路１３からは、選択電源ＳＥＬＶＤＤが“Ｌ”レベルとなる電荷注入の期間において、電荷の注入を行うか否かによって“Ｈ”レベルまたは“Ｌ”レベルとなる転送パルスφＴＲＧｍ−ｏ，φＴＲＧｍ−ｅが出力される。これら転送パルスφＴＲＧｍ−ｏ，φＴＲＧｍ−ｅは、制御線３１ｏ，３１ｅによって奇数列または偶数列の転送トランジスタ１１２に伝送される。
【００４６】
ここで、フォトダイオード１１１に電荷の注入を行う場合には、図９に示すように、選択電源ＳＥＬＶＤＤが“Ｌ”レベルとなる電荷注入の期間において、リセットパルスφＲＳＴを“Ｈ”レベルするとともに、転送パルスφＴＲＧを“Ｌ”レベルのまま、即ち転送パルスφＴＲＧを立てない。すると、転送パルスφＴＲＧを立てない列の画素では、リセットトランジスタ１１３がオン状態となっても、転送トランジスタ１１２がオフ状態のままであるために、選択電源ＳＥＬＶＤＤからの電荷の注入が行われず、フォトダイオード（ＰＤ）１１１が空のままとなる。このときのフォトダイオード１１１の出力信号は、黒レベルの信号となる。
【００４７】
一方、フォトダイオード１１１に電荷の注入を行う場合には、図１０に示すように、電荷注入の期間においてリセットパルスφＲＳＴを“Ｈ”レベルするとともに、転送パルスφＴＲＧを“Ｈ”レベルとする、即ち転送パルスφＴＲＧを立てる。すると、転送パルスφＴＲＧを立てた列の画素では、転送トランジスタ１１２およびリセットトランジスタ１１３が共にオン状態になるため、選択電源ＳＥＬＶＤＤからＦＤ部１１６を通してフォトダイオード１１１に対して電荷の注入が行われ、フォトダイオード１１１が電荷で満杯になる。このときのフォトダイオード１１１の出力信号は、白レベルの信号となる。
【００４８】
このようにして、２本の制御線３１ｏ，３１ｅによって奇数列の転送トランジスタ１１２と偶数列の転送トランジスタ１１２とを別々に駆動することにより、画素１１の開口率低下を最低限に抑えつつ、画素単位での電荷注入によってストライプパターンやチェッカパターンを実現できるため、これらパターンに基づいて画素間リークに起因する縦筋不良や横筋不良を容易に検出できる。
【００４９】
なお、画素単位での電荷注入によってストライプパターンを実現するには、電荷を注入する列と注入しない列を各行ごとに固定とすれば良く、またチェッカパターンを実現するには、電荷を注入する列と注入しない列を行ごとに交互に入れ換えるようにすれば良い。
【００５０】
なお、上記実施形態では、３トランジスタ構成の画素１１Ａを用いた場合を例に挙げて説明したが、４トランジスタ構成の画素１１Ｂ（図４）を用いた場合にも、同様のことが言える。ただし、４トランジスタ構成の画素１１Ｂの場合には、本来画素の電源ＶＤＤが固定である。したがって、電源ＶＤＤの電圧値をＶＤＤとＧＮＤ（０Ｖ）で切り替え可能な構成とし、電荷の注入期間で当該電源ＶＤＤをＧＮＤに切り替えるようにすれば良い。
【００５１】
また、上記実施形態では、ＣＭＯＳイメージセンサ１０を検査対象の固体撮像装置としたが、検査対象としてはＣＭＯＳイメージセンサに限られるものではなく、画素が行列状に配置されてなり、当該画素の光電変換素子で光電変換された電荷を電気信号に変換して信号線に出力するＸ−Ｙアドレス型固体撮像装置全般が本発明の検査対象となる。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る検査システムの構成の概略を示すブロック図である。
【図２】本発明の検査対象となるＣＭＯＳイメージセンサの構成の一例を示すブロック図である。
【図３】画素の構成の一例を示す回路図であり、３トランジスタ構成の場合を示している。
【図４】画素の構成の他の例を示す回路図であり、４トランジスタ構成の場合を示している。
【図５】通常駆動時の駆動波形を示すタイミングチャートである。
【図６】画素各部のポテンシャルの一例を示すポテンシャル図である。
【図７】チェッカパターンを用いた場合の不良検出の概念を示す図である。
【図８】本発明の応用例に係る構成を示す回路図である。
【図９】電荷の注入を行わない場合のタイミングチャートである。
【図１０】電荷の注入を行う場合のタイミングチャートである。
【符号の説明】
【００５３】
１０…ＣＭＯＳイメージセンサ、１１…画素、１２…画素アレイ部、１３…垂直選択回路、１４…カラム回路（信号処理回路）、１５…水平選択回路、１６…水平信号線、１８…タイミングジェネレータ（ＴＧ）、２０…ロジックテスタ、２１…Ｉ／Ｆ（インターフェース）ボード、２２…テストベクタ発生器、２３…出力判定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006128244.tif 000011
【図１０】
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