(57)【要約】      （修正有）【課題】  不揮発性メモリに用いる有機双安定素子を提供する。【解決手段】  有機双安定素子１０は、金属ナノクラスタ層１３が第１、第２の有機層１２，１５の間に配置された状態で前記第１、第２の有機層１２，１５を間に挟んだ第１、第２の金属電極１１，１６を備える。前記素子は、前記金属ナノクラスタ層１３と前記金属電極の１つ１６との間に配置された第１の電子ブロック層１４を更に備える。このような構造により、改善された電荷保持特性を有する有機双安定素子が得られる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
金属ナノクラスタ層が第１、第２の有機層の間に配置された状態で前記第１、第２の有機層を間に挟んだ第１、第２の金属電極と、
前記金属ナノクラスタ層と前記金属電極の１つとの間に配置された電子ブロック層と、
を備えることを特徴とする有機双安定素子。
【請求項２】
前記第１、第２の金属電極は、任意の適当な金属又は金属をベースにした化合物で形成されることを特徴とする請求項１に記載の有機双安定素子。
【請求項３】
前記第１、第２の金属電極は、Ａｌ、Ｃｕ、Ａｇ、ＩＴＯ、ＡｌＳｉ及びＡｌＳｉＣｕで構成される適当な金属又は金属をベースにした化合物のグループから選択されることを特徴とする請求項２に記載の有機双安定素子。
【請求項４】
前記第１、第２の金属電極は、異なる材料から形成されることを特徴とする請求項３に記載の有機双安定素子。
【請求項５】
前記第１、第２の有機層は、任意のＰ形半導体材料又はＮ形半導体材料で形成されることを特徴とする請求項１に記載の有機双安定素子。
【請求項６】
前記第１、第２の有機層は、ＣｕＰｃ、ＡＩＤＣＮ及びＡｌｑ３で構成されるＰ形半導体材料又はＮ形半導体材料のグループから選択されることを特徴とする請求項５に記載の有機双安定素子。
【請求項７】
前記第１、第２の有機層は、異なる材料から形成されることを特徴とする請求項６に記載の有機双安定素子。
【請求項８】
前記金属ナノクラスタ層は、ＡＩＤＣＮ中のＡｌナノ粒子で構成されることを特徴とする請求項１に記載の有機双安定素子。
【請求項９】
前記電子ブロック層は、電子ブロック特性を持つ材料で形成されることを特徴とする請求項１に記載の有機双安定素子。
【請求項１０】
前記電子ブロック層は、電子ブロック特性を有し、ＮＰＢ、ＮＰＤ、ＴＰＤ及びＰＶＫで構成される材料のグループから選択され、
前記選択される材料は、前記第１、第２の有機層に対して選択される材料よりも大きなエネルギーギャップを有することを特徴とする請求項９に記載の有機双安定素子。
【請求項１１】
前記金属ナノクラスタ層と前記金属電極の他の１つとの間に各々配置された第１、第２の電子ブロック層を備えることを特徴とする請求項１に記載の有機双安定素子。
【請求項１２】
前記第１の電子ブロック層は、前記第２の電子ブロック層よりも大きなエネルギーギャップを有することを特徴とする請求項１１に記載の有機双安定素子。
【請求項１３】
前記第１、第２の電子ブロック層は、電子ブロック特性を持つ材料からそれぞれ形成されることを特徴とする請求項１２に記載の有機双安定素子。
【請求項１４】
前記第１、第２の電子ブロック層は、電子ブロック特性を有し、ＮＰＢ、ＮＰＤ、ＴＰＤ及びＰＶＫで構成される材料のグループから選択され、
前記選択される材料は、前記第１、第２の有機層のいずれよりも大きなエネルギーギャップを有することを特徴とする請求項１３に記載の有機双安定素子。
【請求項１５】
前記電子ブロック層と前記有機層の１つとの間に配置された電子注入層を更に備えることを特徴とする請求項１に記載の有機双安定素子。
【請求項１６】
前記電子注入層は、Ａｌｑ３で構成されることを特徴とする請求項１５に記載の有機双安定素子。
【請求項１７】
請求項１乃至請求項１６のいずれか１項に記載の切り換え可能にトランジスタと結合された有機双安定素子を備えることを特徴とする不揮発性メモリ素子。
【請求項１８】
ゲート線及び垂直線によって規定されるグリッドと、
ゲート線によって切り換えられるトランジスタと、
参照電圧線と、
請求項１、１０、１５及び１６のいずれか１項に記載の有機双安定素子で構成されるメモリユニットと、
を備え、
前記第１の金属電極は、前記トランジスタによって前記垂直線に切り換え可能に接続され、前記第２の金属電極は、前記参照電圧線に接続されることを特徴とする不揮発性メモリ。
【請求項１９】
前記第１の金属電極は、前記トランジスタが前記ゲート線によってスイッチが切られる場合にフローティング状態であることを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２０】
前記参照電圧線はグラウンド電位にあり、前記電子ブロック層は前記金属ナノクラスタ層と前記第１の有機層との間に配置されることを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２１】
前記参照電圧線はグラウンド電位にあり、前記電子ブロック層は前記第１の有機層と前記第１の金属電極との間に配置されることを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２２】
前記参照電圧線は電位ＶＨにあり、前記電子ブロック層は前記金属ナノクラスタ層と前記第２の有機層との間に配置されることを特徴とする請求項１８に記載の不揮発性メモリ。
【請求項２３】
前記参照電圧線は電位ＶＨにあり、前記電子ブロック層は前記第２の有機層と前記第２の金属電極との間に配置されることを特徴とする請求項１８の不揮発性メモリ。
【請求項２４】
ゲート線及び垂直線によって規定されるグリッドと、
ゲート線によって切り換えられるトランジスタと、
参照電圧線と、
請求項１１乃至請求項１４のいずれか１項に記載の有機双安定素子で構成されるメモリユニットと、
を備え、
前記第１の金属電極は、前記トランジスタによって前記垂直線に切り換え可能に接続され、前記第２の金属電極は、前記参照電圧線に接続されることを特徴とする不揮発性メモリ。
【請求項２５】
前記第１の金属電極は、前記トランジスタが前記ゲート線によってスイッチが切られる場合にフローティング状態であることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項２６】
前記参照電圧線はグラウンド電位にあり、前記第１の電子ブロック層は前記金属ナノクラスタ層と前記第１の有機層との間に配置され、前記第２の電子ブロック層は前記金属ナノクラスタ層と前記第２の有機層との間に配置されることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項２７】
前記参照電圧線はグラウンド電位にあり、前記第１の電子ブロック層は前記金属ナノクラスタ層と前記第１の有機層との間に配置され、前記第２の電子ブロック層は前記第２の有機層と前記第２の金属電極との間に配置されることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項２８】
前記参照電圧線はグラウンド電位にあり、前記第１の電子ブロック層は前記第１の有機層と前記第１の金属電極との間に配置され、前記第２の電子ブロック層は前記金属ナノクラスタ層と前記第２の有機層との間に配置されることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項２９】
前記参照電圧線はグラウンド電位にあり、前記第１の電子ブロック層は前記第１の有機層と前記第１の金属電極との間に配置され、前記第２の電子ブロック層は前記第２の有機層と前記第２の金属電極との間に配置されることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項３０】
前記参照電圧線は電位ＶＨにあり、前記第１の電子ブロック層は前記金属ナノクラスタ層と前記第２の有機層との間に配置され、前記第２の電子ブロック層は前記金属ナノクラスタ層と前記第１の有機層との間に配置されることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項３１】
前記参照電圧線は電位ＶＨにあり、前記第１の電子ブロック層は前記第２の有機層と前記第２の金属電極との間に配置され、前記第２の電子ブロック層は前記金属ナノクラスタ層と前記第１の有機層との間に配置されることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項３２】
前記参照電圧線は電位ＶＨにあり、前記第１の電子ブロック層は前記金属ナノクラスタ層と前記第２の有機層との間に配置され、前記第２の電子ブロック層は前記第１の有機層と前記第１の金属電極との間に配置されることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項３３】
前記参照電圧線は電位ＶＨにあり、前記第１の電子ブロック層は前記第２の有機層と前記第２の金属電極との間に配置され、前記第２の電子ブロック層は前記第１の有機層と前記第１の金属電極との間に配置されることを特徴とする請求項２４に記載の不揮発性メモリ。
【請求項３４】
請求項１８に記載の不揮発性メモリの動作方法であって、前記メモリユニットをリセットする方法において、
前記ゲート線に電圧を加えて前記トランジスタをターンオンすることによってメモリユニットの線を選択状態にする工程と、
前記垂直線に電位Ｖｅｒａｓｅを印加する工程と、
前記ゲート線に電圧を加えて前記トランジスタをターンオフすることによってメモリユニットの前記線を非選択状態にする工程と、
前記電位ＶＬを印加することによって前記垂直線をノーマライズする工程と、
を含むことを特徴とする方法。
【請求項３５】
請求項１８に記載の不揮発性メモリの動作方法であって、前記有機双安定素子に書き込みを行う方法において、
前記ゲート線に電圧を加えて前記トランジスタをターンオンすることによってメモリユニットの線を選択状態にする工程と、
メモリユニットの前記線がターンオンされる場合に前記垂直線に電圧ＶＨを印加し、メモリユニットの前記線がターンオフされる場合に前記垂直線に電圧ＶＬを印加する工程と、
前記ゲート線に電圧を加えて前記トランジスタをターンオフすることによってメモリユニットの前記線を非選択状態にする工程と、
前記電位ＶＬを印加することによって前記垂直線をノーマライズする工程と、
を含むことを特徴とする方法。
【請求項３６】
請求項１８に記載の不揮発性メモリの動作方法であって、前記メモリユニットの読み出しを行い、前記参照電圧線がグラウンド電位に接続される方法において、
電位ＶＬを印加することによって前記垂直線をノーマライズする工程と、
フローティング状態になるように前記垂直線から電位ＶＬを取り除く工程と、
前記ゲート線に電圧をかけて前記トランジスタをターンオンさせてメモリユニットの線を選択する工程と、
所定時間待機する工程と、
１つのメモリユニットの前記垂直線をセンスアンプに接続する工程と、
前記接続される垂直線の前記電圧を読み出す工程と、
を含み、
読み出し参照電圧を上回る読み出しはオフ状態を示し、読み出し参照電圧を下回る読み出しはオン状態を示すことを特徴とする方法。
【請求項３７】
前記読み出し参照電圧は、グラウンドとＶＬとの間の中間電圧であることを特徴とする請求項３６に記載の方法。
【請求項３８】
請求項１８に記載の不揮発性メモリの動作方法であって、前記メモリユニットの読み出しを行い、前記参照電圧線が電位ＶＨに接続される方法において、
前記電位ＶＬを印加することによって前記垂直線をノーマライズする工程と、
フローティング状態になるように前記垂直線から前記電位ＶＬを取り除く工程と、
前記ゲート線に電圧をかけて前記トランジスタをターンオンさせてメモリユニットの線を選択する工程と、
所定時間待機する工程と、
１つのメモリユニットの前記垂直線をセンスアンプに接続する工程と、
前記接続される垂直線の前記電圧を読み出す工程と、
を含み、
読み出し参照電圧を下回る読み出しはオフ状態を示し、読み出し参照電圧を上回る読み出しはオン状態を示すことを特徴とする方法。
【請求項３９】
前記読み出し参照電圧は、ＶＨとＶＬとの間の中間電圧であることを特徴とする請求項３８に記載の方法。
【請求項４０】
請求項２４に記載の不揮発性メモリの動作方法であって、前記メモリユニットのリセットを行う方法において、
前記ゲート線に電圧を加えて前記トランジスタをターンオンすることによってメモリユニットの線を選択状態にする工程と、
前記垂直線に電圧Ｖｅｒａｓｅを印加する工程と、
前記ゲート線に電圧を加えて前記トランジスタをターンオフすることによってメモリユニットの前記線を非選択状態にする工程と、
前記電位ＶＬを印加することによって前記垂直線をノーマライズする工程と、
を含むことを特徴とする方法。
【請求項４１】
請求項２４に記載の不揮発性メモリの動作方法であって、前記有機双安定素子の書き込みを行う方法において、
前記ゲート線に電圧を加えて前記トランジスタをターンオンすることによってメモリユニットの線を選択状態にする工程と、
メモリユニットの前記線がターンオンされる場合に前記垂直線に電圧ＶＨを印加し、メモリユニットの前記線がターンオフされる場合に前記垂直線に電圧ＶＬを印加する工程と、
前記ゲート線に電圧を加えて前記トランジスタをターンオフすることによってメモリユニットの前記線を非選択状態にする工程と、
前記電位ＶＬを印加することによって前記垂直線をノーマライズする工程と、
を含むことを特徴とする方法。
【請求項４２】
請求項２４に記載の不揮発性メモリの動作方法であって、前記メモリユニットの読み出しを行い、前記参照電圧線がグラウンド電位に接続される方法において、
電位ＶＬを印加することによって前記垂直線をノーマライズする工程と、
フローティング状態になるように前記垂直線から前記電位ＶＬを取り除く工程と、
前記ゲート線に電圧をかけて前記トランジスタをターンオンさせてメモリユニットの線を選択する工程と、
所定時間待機する工程と、
１つのメモリユニットの前記垂直線をセンスアンプに接続する工程と、
前記接続される垂直線の前記電圧を読み出す工程と、
を含み、
読み出し参照電圧を上回る読み出しはオフ状態を示し、読み出し参照電圧を下回る読み出しはオン状態を示すことを特徴とする方法。
【請求項４３】
前記読み出し参照電圧は、グラウンドとＶＬとの間の中間電圧であることを特徴とする請求項４２に記載の方法。
【請求項４４】
請求項２４に記載の不揮発性メモリの動作方法であって、前記メモリユニットの読み出しを行い、前記参照電圧線が電位ＶＨに接続される方法において、
電位ＶＬを印加することによって前記垂直線をノーマライズする工程と、
フローティング状態になるように前記垂直線から前記電位ＶＬを取り除く工程と、
前記ゲート線に電圧をかけて前記トランジスタをターンオンさせてメモリユニットの線を選択する工程と、
所定時間待機する工程と、
１つのメモリユニットの前記垂直線をセンスアンプに接続する工程と、
前記接続される垂直線の前記電圧を読み出す工程と、
を含み、
読み出し参照電圧を下回る読み出しはオフ状態を示し、読み出し参照電圧を上回る読み出しはオン状態を示すことを特徴とする方法。
【請求項４５】
前記参照電圧がＶＨとＶＬとの間の中間電圧であることを特徴とする請求項４４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機双安定素子、特に、これらの素子の不揮発性メモリにおける利用に関する。
【背景技術】
【０００２】
典型的には、不揮発性メモリ素子は、無機双安定素子で作られる。近年では、揮発性メモリ及び不揮発性メモリの両方において有機双安定素子を利用する試みがなされている。例えば、参照により本願に組み込まれた、Ｙａｎｇ他による米国特許出願公開第２００４／００２７８４９号は、メモリセルで用いられる有機双安定素子について説明している。
【特許文献１】米国特許出願公開第２００４／００２７８４９号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
Ｙａｎｇにより検討された双安定素子は、有望ではあるけれども、短い電荷保持時間を示しているため、実用的でかつ商業上での使用には適していない。
【０００４】
本発明は、電子ブロック層を含む有機双安定素子を提供することによって、上記の課題に対処するものである。
【課題を解決するための手段】
【０００５】
本発明の第１の側面によれば、有機双安定素子は、金属ナノクラスタ層が第１、第２の有機層の間に配置された状態で前記第１、第２の有機層を間に挟んだ第１、第２の金属電極を備える。前記有機双安定素子は、前記金属ナノクラスタ層と前記金属電極の１つとの間に配置される電子ブロック層を更に備える。
【０００６】
本発明の更に別の側面によれば、前記有機双安定素子は、第１、第２の電子ブロック層を含む。好適には、前記第１の電子ブロック層は、前記第２の電子ブロック層のエネルギーギャップよりも大きなエネルギーギャップを有する。本側面では、前記金属ナノクラスタ層とより高い電位に設定される金属電極との間にあるように、前記第１の電子ブロック層を配置することが望ましい。 
前記第１、第２の金属電極は、Ａｌ、Ｃｕ、Ａｇ、ＩＴＯ、ＡｌＳｉ及びＡｌＳｉＣｕ等の任意の適当な金属又は金属をベースにした化合物から作られる。
【０００７】
前記第１、第２の有機層は、ＣｕＰｃ、ＡＩＤＣＮ及びＡｌｑ３等の任意のＰ形半導体材料又はＮ形半導体材料から作られる。
【０００８】
金属ナノクラスタ層は、上述した米国特許出願公開第２００４／００２７８４９号に記載された材料で作られることが望ましく、ＡＩＤＣＮ中のＡｌナノ粒子で作られるのが望ましい。
【０００９】
前記第１、第２の電子ブロック層は、前記第１、第２の有機層に対して選択される材料のエネルギーギャップよりも大きなエネルギーギャップを有する電子ブロック材料で作られる。有機層がＣｕＰｃで作られる場合には、例えば、電子ブロック層に適した材料はＮＰＢ、ＮＰＤ、ＴＰＤ及びＰＶＫである。
【００１０】
本発明の別の側面に係る有機双安定素子は、前記第１の電子ブロック層と前記有機層の１つとの間に配置された電子注入層を更に含む。
【００１１】
本発明のより好適な側面によれば、有機双安定素子はまた、ゲート線と垂直線によって規定されるグリッドと、ゲート線の１つによって切り換えられるトランジスタと、参照電圧線と、を含む不揮発性メモリ素子のアレイの一部である。前記有機双安定素子の前記第１の金属電極は、前記トランジスタによって切り換え可能に前記垂直線に接続され、前記有機双安定素子の前記第２の金属電極は、前記参照電圧線に接続される。前記有機双安定素子及び前記トランジスタの組合せは、メモリユニットである。
【００１２】
好適には、前記電子ブロック層は、金属ナノクラスタ層とより高い電位を持つ金属電極との間に配置される。
【００１３】
本発明の別の側面によれば、リセット動作、書き込み動作及び読み出し動作は、前記不揮発性メモリのメモリユニット上で実行される。前記リセット動作は、前記ゲート線の前記トランジスタに電圧をかけてターンオンさせてメモリユニットの線を選択し、電位Ｖｅｒａｓｅを前記垂直線へ印加し、前記ゲート線の前記トランジスタに電圧をかけてターンオフさせることによりメモリユニットの前記線を非選択状態にし、前記電位ＶＬを印加することにより前記垂直線をノーマライズする（normalizing）ことにより実現される。
【００１４】
前記書き込み動作は、前記ゲート線の前記トランジスタに電圧をかけてターンオンさせてメモリユニットの線を選択し、メモリユニットの前記線がターンオンしている場合に電位ＶＨを前記垂直線へ印加し、メモリユニットの前記線がターンオフしている場合に前記垂直線に電位ＶＬを印加し、前記ゲート線の前記トランジスタに電圧をかけてターンオフさせることによりメモリユニットの前記線を非選択状態にし、前記電位ＶＬを与えることにより前記垂直線をノーマライズすることにより実現される。
【００１５】
「ノーマリオフ」メモリユニットに対する前記読み出し動作は、電位ＶＬを印加することにより前記垂直線をノーマライズし、フローティング状態になるように前記垂直線から前記電位ＶＬを取り除き、前記ゲート線の前記トランジスタに電圧をかけてターンオンさせてメモリユニットの線を選択し、所定時間待機し、１つのメモリユニットの前記垂直線をセンスアンプに接続し、前記接続される垂直線の電圧を読み出することによって実現される。参照電圧を上回る読み出しはオフ状態を示し、参照電圧を下回る読み出しはオン状態を示す。「ノーマリオフ」メモリユニットのアレイに対し、読み出し参照電圧は、グラウンドとＶＬとの間の中間電圧である。
【００１６】
「ノーマリオフ」メモリユニットに対する読み出し動作は、電位ＶＬを印加することにより前記垂直線をノーマライズし（normalizing）、フローティング状態になるように前記垂直線から電位ＶＬを取り除き、前記ゲート線の前記トランジスタに電圧をかけてターンオンさせてメモリユニットの線を選択し、所定時間待機し、１つのメモリユニットの前記垂直線をセンスアンプに接続し、前記接続される垂直線の電圧を読み出することによって実現される。参照電圧を下回る読み出しはオフ状態を示し、参照電圧を上回る読み出しはオン状態を示す。「ノーマリオン」メモリユニットのアレイに対し、読み出し参照電圧は、ＶＨとＶＬとの間の中間電圧である。
【００１７】
この概要は、本発明の本質を速やかに理解できるように提供される。本発明のより完全な理解は、添付図面についてその好適な実施の形態における以下の詳細な説明を参照することによって得られるであろう。
【発明の効果】
【００１８】
本発明によれば、改善された電荷保持特性を有する有機双安定素子を得ることができる。
【発明を実施するための最良の形態】
【００１９】
図１は、本発明に係る有機双安定素子（“ＯＢＤ”）の一構成を示す図である。ＯＢＤ１０は、金属電極１１と金属電極１６との間に挟まれる有機層１２と有機層１５とを含む。金属ナノクラスタ層（metal-nanoclusterlayer）１３は、有機層１２と有機層１５との間に配置される。更に、本発明に係るＯＢＤは、金属ナノクラスタ層と電極の１つとの間に配置される電子ブロック層を含む。図１に示される構成は、金属ナノクラスタ層１３と有機層１５との間に配置される電子ブロック層１４を示す。本発明のＯＢＤは、電子ブロック層を用いることによって、従来の有機双安定素子よりも長い電荷保持時間を示す。
【００２０】
第１、第２の金属電極は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、インジウム酸化スズ（ＩＴＯ）、アルミニウムシリコン（ＡｌＳｉ）及びアルミニウムシリコン銅（ＡｌＳｉＣｕ）等の任意の適当な金属又は金属をベースにした化合物から作られる。両方の金属電極に同じ材料を用いてもよいし、各電極に異なる材料を用いてもよい。
【００２１】
有機層は、銅フタロシアニン（copper phthalocyanine（ＣｕＰｃ））、トリス（８−ヒドロキノリノラト）アルミニウム錯体（Ａｌｑ３）、２−アミノ−４，５イミダゾールジカルボニトリル（ＡＩＤＣＮ）又は任意の他のＰ形半導体材料若しくはＮ形半導体材料から形成されることが望ましい。両方の有機層に同じ材料が用いられてもよいし、各層に異なる材料が用いられてもよい。
【００２２】
金属ナノクラスタ層は、上述の米国特許出願公開第２００４／００２７８４９号に開示されたような金属ナノクラスタ層であることが望ましく、ＡＩＤＣＮ中のＡｌナノ粒子で作られることが望ましい。金属ナノクラスタ層中でナノ粒子として用いられる他の適切な材料としては、銅、銀、金、ニッケル、マグネシウム、インジウム、カルシウム及びリチウムが含まれる。更なる適切な材料としては、上述した金属の金属合金、導電性酸化物（conductive oxides）、３，４−ポリエチレンジオキシ−チオフェンポリスチレン−スルホナート（ＰＥＤＯＴ）等の導電性高分子（conductingpolymers）、ドープポリアニリン及びＣ６０構造（buckminster fullerene）等の有機導電体（organic conductors）が含まれる。
【００２３】
電子ブロック層に適した材料は、電子ブロック機能を有する材料であり、４,４−ビス（１−ナフチルフェニルアミノ）ビフェニル（ＮＰＢ）、４,４−ビス（−１−ナフチル−Ｎ−フェニル−アミノ）ビフェニル（ＮＰＤ）、１−ビフェニル−４,４ジアミン（ＴＰＤ）及びポリ（９−ビニルカルバゾール）（ＰＶＫ）が含まれる。電子ブロック機能を有する材料の特性としては、最高被占軌道（ＨＯＭＯ）における低いエネルギー、最低空軌道（ＬＵＭＯ）における高いエネルギー、高いホール移動度、電子リッチなグループ（electronrich groups）及び電子非局在化が容易であること（facile charge delocation）が含まれる。
【００２４】
電子ブロック層として選択される材料は、有機層として選択される材料よりも大きなエネルギーギャップを持つ材料が望ましい。エネルギーギャップは、ＬＵＭＯエネルギーとＨＯＭＯエネルギーとの差で定義される。いくつか材料のエネルギー準位のチャートが図９に示される。一例として、有機層１２及び有機層１５がＣｕＰｃから作られるときは、電子ブロック層に適した材料は、ＮＰＤ、ＮＰＤ、ＴＰＤ及びＰＶＫである。別の例としては、有機層１２及び有機層１５がＡｌｑ３から作られるときは、電子ブロック層に適した材料は、ＮＰＤ、ＮＰＤ、ＴＰＤ及びＰＶＫである。
【００２５】
有機層よりも大きなエネルギーギャップを持つ電子ブロック層を利用することによって、順バイアス電圧で有機層に電子を注入するのに必要とされるエネルギー量が増大する。これによって、ＯＢＤのしきい値電圧が更に増大するであろう。大きな順バイアスがかけられなければ、ＯＢＤ中の電子は放出されないか又はデトラップされないであろう。電子が放出されたりデトラップされたりするには、電子ブロック層によって発生した、より高い接触エネルギー障壁を超える必要があるからである。その結果、電子が金属ナノクラスタ層中に保持され、ＯＢＤが長時間、高導電率状態に保たれることによって、電子ブロック層を用いないＯＢＤと比べて、改善された保持特性が得られるであろう。
【００２６】
改善された保持特性は、図１に示す構成以外でも実現されうる。本発明に係るＯＢＤの別の適当な層の構成は、図２に示される。図２は、有機層２２及び有機層２５を間に挟んだ金属電極２１及び金属電極２６を有するＯＢＤ２０を示す図である。金属ナノクラスタ層２３は、有機層２２と有機層２５との間に配置される。電子ブロック層２４は、有機層２５と金属電極２６との間に配置される。図２で使用に適した材料は、図１と同様である。
【００２７】
また、１つの電子ブロック層を含む上述したＯＢＤ層の構成の他、２つの電子ブロック層が用いられてもよい。上述のように、電子ブロック層のエネルギーギャップは共に、有機層のエネルギーギャップよりも大きくあるべきである。図３〜６は、２つの電子ブロック層を備えるＯＢＤの例示的な構成を示す図であり、以下、更に詳細に説明する。
【００２８】
図３は、有機層３２及び有機層３５を間に挟んだ金属電極３１及び金属電極３６を備えるＯＢＤ３０について示す図である。金属ナノクラスタ層３３は、有機層３２と有機層３５との間に配置される。電子ブロック層３４は、有機層３５と金属ナノクラスタ層３３との間に配置される一方、電子ブロック層３７は、有機層３２と金属ナノクラスタ層３３との間に配置される。電子ブロック層３４のエネルギーギャップは、電子ブロック層３７のエネルギーギャップよりも大きくあるべきである。その結果、２つの電子層を備えるＯＢＤは、各層に異なる材料を用いるべきである。図３で使用に適した材料は、図１と同様である。
【００２９】
図４は、有機層４２及び有機層４５を間に挟んだ金属電極４１及び金属電極４６を備えるＯＢＤ４０を示す図である。金属ナノクラスタ層４３は、有機層４２と有機層４５との間に配置される。電子ブロック層４４は、有機層４５と金属ナノクラスタ層４３との間に配置される一方、電子ブロック層４７は、有機層４２と金属電極４１との間に配置される。電子ブロック層４４のエネルギーギャップは、電子ブロック層４７のエネルギーギャップよりも大きくあるべきである。図４で使用に適した材料は、図１と同様である。
【００３０】
図５は、有機層５２及び有機層５５を間に挟んだ金属電極５１及び金属電極５６を備えるＯＢＤ５０について示す図である。金属ナノクラスタ層５３は、有機層５２と有機層５５との間に配置される。電子ブロック層５４は、有機層５２と金属電極５１との間に配置される一方、電子ブロック層５７は、有機層５５と金属ナノクラスタ層５３との間に配置される。電子ブロック層５４のエネルギーギャップは、電子ブロック層５７のエネルギーギャップよりも大きくあるべきである。図５で使用に適した材料は、図１と同様である。
【００３１】
図６は、有機層６２及び有機層６５を間に挟んだ金属電極６１及び金属電極６６を備えるＯＢＤ６０について示す図である。金属ナノクラスタ層６３は、有機層６２と有機層６５との間に配置される。電子ブロック層６４は、有機層６２と金属電極６１との間に配置される一方、電子ブロック層６７は、有機層６５と金属電極６６との間に配置される。電子ブロック層６４のエネルギーギャップは、電子ブロック層６７のエネルギーギャップよりも大きくあるべきである。図６で使用に適した材料は、図１と同様である。
【００３２】
上述の構成に加えて、本発明に係る任意のＯＢＤは、電子ブロック層の１つに隣接した電子注入層を含んでもよい。好適には、電子注入層はＡｌｑ３で作られる。
【００３３】
これらの製造技術は、よく知られているように、上述のＯＢＤが薄層又は薄膜中に形成される。金属電極層は、蒸着（thermal evaporation）又は電子ビーム蒸着（e-beam evaporation）若しくはスパッタリング等の他の方法によって堆積される。典型的には、金属電極は、厚さ４０ｎｍである。有機層は、典型的には蒸着によって形成され、厚さ２０ｎｍ〜８０ｎｍである。電子ブロック層は、典型的には蒸着によって堆積され、厚さ１０ｎｍ〜３０ｎｍである。金属ナノクラスタ層は、Ａｌ及びＡＩＤＣＮの共蒸着（thermalco-evaporation）によって形成され、典型的には厚さ２０ｎｍ〜４０ｎｍである。
【００３４】
実施の一例は以下の通りである。
【実施例１】
【００３５】
有機双安定素子は、図１に示すようにして製造される。製造工程の第１のステップは、シリコン基板上へのアルミニウム（Ａｌ）層（４０ｎｍ）の蒸着に関する。このＡｌ層は、ＯＢＤ１０の金属電極１６である。次いで、金属電極１６の上にＣｕＰｃ層（３０ｎｍ）を蒸着によって堆積することにより、有機層１５が形成される。次いで、有機層１５の上にＴＰＤ層（１０ｎｍ）を蒸着することにより、電子ブロック層１４が形成される。次いで、電子ブロック層１４の上にＡｌ及びＡＩＤＣＮの層（２０ｎｍ）を共蒸着することにより、金属ナノクラスタ層１３が形成される。次いで、金属ナノクラスタ１３の上にＣｕＰｃ層（３０ｎｍ）を蒸着することにより、有機層１２が形成される。最後に、有機層１２の上にアルミニウム層（４０ｎｍ）を蒸着することにより、金属電極１１が形成される。
【実施例２】
【００３６】
有機双安定素子は、図３に示されるように製造される。製造工程の第１のステップは、シリコン基板上に銅（Ｃｕ）層（４０ｎｍ）を電子ビーム蒸着する工程を含む。このＣｕ層は、ＯＢＤ３０の金属電極３６である。次いで、金属電極３６の上にＡｌｑ３層（５０ｎｍ）を蒸着により堆積することによって、有機層３５が形成される。次いで、有機層３５の上にＰＶＫを蒸着することにより、電子ブロック層３４が形成される。次いで、電子ブロック層３４の上にＡｌ及びＡＩＤＣＮ層（２０ｎｍ）を共蒸着することにより、金属ナノクラスタ層３３が形成される。次いで、金属ナノクラスタ層３３の上にＴＰＤを蒸着することにより、電子ブロック層３７が形成される。次いで、金属ナノクラスタ３３の上にＡｌｑ３層（３０ｎｍ）を蒸着することにより、有機層３２が形成される。最後に、有機層３２の上にＣｕ層（４０ｎｍ）を電子ビーム蒸着することにより、金属電極３１が形成される。
【００３７】
これらの双安定かつ長電荷保持の特性を考えると、ＯＢＤをトランジスタと組み合わせることによって、上述のＯＢＤが不揮発性メモリ素子中に形成されうる。不揮発性メモリ素子のアレイは、図７に示される。メモリユニット７３は、図１〜６で示される任意のＯＢＤによって実施されうる。不揮発性メモリ素子７４は、メモリユニット７３及びトランジスタ７７を含む。トランジスタ７７は、有機薄膜トランジスタ（ＴＦＴ）又はシリコンＭＯＳＦＥＴのいずれかとして実施されうる。
【００３８】
各メモリユニット７３の１つの電極は、トランジスタ７７によってゲート線７１及び垂直線７２のマトリクスに切り換え可能に接続される。ゲートシフトレジスタ７０は、ゲート線７１に電圧をかけてトランジスタ７７をターンオンすることによって、不揮発性メモリ素子７４の線を選択する。この方法によって、水平シフトレジスタ７９は、対応するトランジスタ７７を通して、メモリユニット７３の１つの電極に選択的に電位を与えることができる。各メモリユニット７３の他方の電極は、グラウンドに結ばれる参照電圧線７６に接続される。
【００３９】
図７に示すように、水平シフトレジスタ７９は、垂直線７２をＶＨ、ＶＬ又はＶｅｒａｓｅの電圧レベルに設定することができる。ＶＨ（通常は５Ｖ）は、メモリユニット７３が「オン」メモリ状態にある電圧である。ＶＬ（通常は１Ｖ）は、メモリユニット７３が「オフ」メモリ状態にある電圧である。Ｖｅｒａｓｅ（通常は−１Ｖと−１．５Ｖとの間）は、メモリユニット７３がリセットされる電圧である。
【００４０】
参照電圧線７６は、グラウンドに結ばれるので、図７に示されるメモリユニットのアレイは「ノーマリオフ」のメモリユニットである。長い電荷保持時間を実現するために、最大のエネルギーギャップを持つ電子ブロック層がより高い電位を持つ金属電極の最も近くにあるように、図１〜６のＯＢＤが接続される。例えば、図１のＯＢＤ１０がメモリユニット７３として用いられる場合には、ＶＨとＶＬ（書き込み電圧）の両方がグラウンドよりも高い電位を持つように、金属電極１６がトランジスタ７７に接続され、金属電極１１が参照電圧線７６に接続される。
【００４１】
同様に、金属電極２６、３６、４６、５１又は６１は、トランジスタ７７に接続され、金属電極２１、３１、４１、５６又は６６は、ＯＢＤ２０、３０、４０、５０及び６０のための参照電圧線７６にそれぞれ接続される。
【００４２】
図７の不揮発性メモリに対するリセット動作、書き込み動作及び読み出し動作は、以下に示される。
【００４３】
不揮発性メモリ素子アレイ内のメモリユニット７３の線をリセットする第１のステップでは、ゲート線７１に電圧をかけることによって、ゲートシフトレジスタ７０を用いてメモリユニット７３の線を選択し、それによってトランジスタ７７をターンオンする。次いで、水平シフトレジスタ７９は、垂直線７２にＶｅｒａｓｅを生じさせる。これによって、トランジスタ７７に接続されるメモリユニット７３の電極に負電位を生じさせ、結果として、ＯＢＤを負にバイアスして低抵抗状態を生じさせる。その結果、メモリユニット７３はリセットされる。最後に、ゲート線７１に電圧をかけてトランジスタ７７をターンオフにすることによって、メモリユニット７３の線が非選択状態にされ、水平シフトレジスタ７９が垂直線７２上にＶＬを生じさせる。
【００４４】
メモリユニットへの書き込みは、これらをリセットする工程と同様である。まず、メモリユニット７３の線は、ゲートシフトレジスタ７０を用いてゲート線７２のトランジスタ７７をターンオンすることによって選択される。次いで、メモリユニット７３がこれから「オン」状態に入るのであれば、水平シフトレジスタ７９が垂直線７１にＶＨを生じさせる。同様に、メモリユニット７３がこれから「オフ」状態に入るのであれば、水平シフトレジスタ７９が垂直線７２にＶＬを生じさせる。一方、メモリユニットの線は、ゲートシフトレジスタ７０を用いてゲート線７１のトランジスタ７７をターンオフにすることによって非選択状態にされ、水平シフトレジスタ７９が垂直線７２にＶＬを生じさせる。
【００４５】
書き込みステップの後、メモリユニット７３は保持期間となる。ＶＬがメモリユニット７３に書き込まれたのであれば、メモリユニット７３のトランジスタ側の電極における電圧は電位ＶＬとなる。同様に、ＶＨがメモリユニット７３に書き込まれたのであれば、メモリユニット７３のトランジスタ側の電極における電圧は電位ＶＨとなる。いずれにおいても、メモリユニット７３のトランジスタ側の電極の電位は、グラウンドに結ばれた参照電圧線７６に接続された電極よりも高い。したがって、電子ブロック層によって、メモリユニット７３に用いられるＯＢＤ中に電子が捕獲され、電界が発生する。
【００４６】
保持期間の間、トランジスタ７７がターンオフ状態で高抵抗であるとすると、メモリユニット７３のトランジスタ側の電極は、実質的にフローティングとなる。しかしながら、トランジスタ側の電極の電位は、徐々にＶＬにある垂直線の電位に収束するであろう。それにもかかわらず、電子ブロック層によって作り出される内部電界のため、メモリユニット７３は「オン」状態のままであろう。その結果、長い電荷保持時間が実現される。
【００４７】
メモリユニット７３の線を読み出す第１のステップは、水平シフトレジスタ７９を用いて垂直線７２上にＶＬを生じさせる工程を含む。次いで、垂直線７２がフローティング状態にあるように、水平シフトレジスタ７９がＶＬ電圧源をターンオフする。そして、ゲートシフトレジスタ７０は、ゲート線７１に電圧をかけてトランジスタ７７をターンオンすることによって読み出されるメモリユニット７３の線を選択する。図１０に示すように、垂直線７２の電圧は、メモリユニット７３のトランジスタ側の電極における電圧と同等であり、読み出し開始時間１１０でグラウンドに収束し始める。読み出し開始時間１１０は、ゲートシフトレジスタ７０がメモリユニット７３の線を選択する時間に対応する。図１０に示すように、メモリユニット７３が「オン」状態に入ると、「オフ」状態に入ったときよりも、垂直線７２の電圧が急速に減少する。これは、メモリユニット７３は、「オフ」状態よりも「オン」状態の方が遥かに低い抵抗を持つからである。「オフ」状態におけるメモリユニットは、「オン」状態におけるメモリユニットよりも１０４〜１０６倍も大きな抵抗を持つ。
【００４８】
これらの特性を考えると、「オン」状態の電位と「オフ」状態の電位とが分かれるように、メモリユニットの読み出しがある時間だけ遅れる。遅延時間の適当な長さは、メモリユニット７３に用いられるＯＢＤの時定数を計算することによって決定されうる。時定数は、ＯＢＤの抵抗とそのキャパシタンスとの積に等しい。典型的には、遅延時間は、０.１〜１.０ミリ秒であろう。この遅延は、読み出し時間１２０として図１０に示される。
【００４９】
読み出し時間１２０では、トランジスタ７７をオフにすることによって、ゲートシフトレジスタ７０がメモリユニット７３の選択線を非選択状態にし、特定のメモリユニット７３のための垂直線７２がセンスアンプ７８に接続されるように、読み出しレジスタ７５が選択的にトランジスタをターンオンする。センスアンプ７８で感知された電圧が読み出し参照電圧より上であれば、メモリユニット７３は「オフ」状態にあると決定され、センスアンプで感知された電圧が読み出し参照電圧より下であれば、メモリユニット７３は「オン」状態にあると決定される。図７の「ノーマリオフ」不揮発性メモリアレイに対し、読み出し参照電圧は、グラウンドとＶＬとの間の中間電圧レベルにある。好適な実施形態では、読み出し参照電圧は、ＶＬとグラウンドとの差の間にある電位であり、通常は０.５Ｖである。
【００５０】
上述の構成及び動作の説明は、図７に示される「ノーマリオフ」不揮発性メモリに適用されるが、本発明のＯＢＤは、「ノーマリオン」不揮発性メモリ構成にも使用されうる。図８は、「ノーマリオン」不揮発性メモリを示す図である。このメモリは、参照電圧線８６がＶＨに保たれる点を除けば、図７に示されるものと同様である。また、図８の不揮発性メモリは、ゲートシフトレジスタ８０、ゲート線８１、水平シフトレジスタ８９、垂直線８２、不揮発性メモリ素子８４、メモリユニット８３、トランジスタ８７、読み出しレジスタ８５及びセンスアンプ８８を含む。図７のマトリクスのように、長い電荷保持時間を実現するために、最大のエネルギーギャップを持つ電子ブロック層がより高い電位を持つ金属電極の最も近くにあるように、図１〜６のＯＢＤは図８のマトリクスに接続される。しかしながら、参照電圧線８６は、今では垂直線８２によって供給される電位よりも高い電位を持つため、各ＯＢＤ１０〜６０の接続が入れ替わらなければならない。
【００５１】
図８の「ノーマリオン」メモリに対するリセット動作は、電位ＶｅｒａｓｅがＶＨ（すなわち、５Ｖよりも大きい）よりも大きい点を除けば、上述したものと同様である。「ノーマリ」オンメモリの書き込み動作及び保持動作は、図７を参照した上述のものと同様である。
【００５２】
しかしながら、「ノーマリオン」素子の読み出し動作は僅かに相違する。図７の「ノーマリオフ」素子と同様に、垂直線８２がＶＬに誘導されると、水平シフトレジスタ８９によってフローティング状態に切り換わる。ゲートシフトレジスタ８０がトランジスタ８７をターンオンすることによってメモリユニット８３の列を選択すると、垂直線８２の電位は、その状態でメモリユニットの抵抗が低いとすれば、「オン」状態にあったメモリユニット８３に対し、ＶＬからＶＨに急激に上昇するであろう。同様に、垂直線８２の電位は、その状態でメモリユニットの抵抗が高いとすれば、「オフ」状態にあったメモリユニット８３に対し、ＶＬからＶＨに緩やかに上昇するであろう。その結果、適切な読み出し時間だけ遅れた後、センスアンプ８８で感知された読み出し参照電圧よりも大きい電圧が以前の「オン」メモリユニット８３から決定され、読み出し参照電圧よりも小さい感知電圧が以前の「オフ」メモリユニット８３から決定されるであろう。図８の「ノーマリオン」不揮発性メモリアレイに対し、読み出し参照電圧は、ＶＨとＶＬとの間の中間電圧レベルにある。好適な実施形態では、読み出し参照電圧は、ＶＬとＶＨとの差の間にある電位であり、通常は３Ｖである。
【００５３】
本発明は、特定の例示的な実施の形態について上述のように説明した。本発明は、上述した実施の形態に限定されることなく、本発明の思想及び範囲から逸脱しない限り、当業者により様々な変形及び修正がなされうることが理解されよう。
【図面の簡単な説明】
【００５４】
【図１】図１は１つの電子ブロック層を含む有機双安定素子の断面図である。
【図２】図２は１つの電子ブロック層を含む有機双安定素子の断面図である。
【図３】図３は２つの電子ブロック層を含む有機双安定素子の断面図である。
【図４】図４は２つの電子ブロック層を含む有機双安定素子の断面図である。
【図５】図５は２つの電子ブロック層を含む有機双安定素子の断面図である。
【図６】図６は２つの電子ブロック層を含む有機双安定素子の断面図である。
【図７】図７は本発明に係る「ノーマリオフ」不揮発性メモリを示す図である。
【図８】図８は本発明に係る「ノーマリオン」不揮発性メモリを示す図である。
【図９】図９は各材料のエネルギー図を示す図である。
【図１０】図１０は垂直線の電圧を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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