(57)【要約】【課題】本発明は、表示装置用薄膜トランジスタ基板とその製造方法に関し、開口率が高く、残像ないし焼き付きを抑えた表示装置用薄膜トランジスタ、同基板及び表示装置並びにその製造方法を提供する。【解決手段】本発明による薄膜トランジスタ基板は、ゲート電極を含むゲート配線と、データ線に接続される第１電極と、画素電極に接続される第２電極と、前記第１電極及び前記第２電極からなる層と前記ゲート配線の層との間の層に形成され、前記第２電極の側では前記ゲート電極の領域内に形成され、前記第１電極の側では前記ゲート電極の領域の外部に延長される半導体層とを含む。【選択図】  図１
2006222431.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極を含むゲート配線と、
データ線に接続される第１電極と、
画素電極に接続される第２電極と、
前記第１電極及び前記第２電極からなる層と前記ゲート配線の層との間の層に形成され、前記第２電極の側では前記ゲート電極の領域内に形成され、前記第１電極の側では前記ゲート電極の領域の外部に延長される半導体層とを含むことを特徴とする表示装置用薄膜トランジスタ。
【請求項２】
前記半導体層は、非晶質シリコンで構成されることを特徴とする請求項１に記載の表示装置用薄膜トランジスタ。
【請求項３】
前記半導体層と前記第１電極及び前記第２電極との間に形成され、前記半導体層と同一なパターンを有する抵抗性接触層をさらに含むことを特徴とする請求項１に記載の表示装置用薄膜トランジスタ。
【請求項４】
前記第１電極の少なくとも一部は、前記ゲート電極と重ならないことを特徴とする請求項１に記載の表示装置用薄膜トランジスタ。
【請求項５】
ゲート電極を含むゲート配線と、
データ線に接続される第１電極と、
画素電極に接続される第２電極と、
前記第１電極及び前記第２電極からなる層と前記ゲート配線の層との間の層に形成され、前記第１電極と前記第２電極との間にチャネル部を形成する半導体層とを含み、
前記第２電極と重なる前記半導体層は、前記ゲート電極領域上にだけ形成され、前記第１電極と重なる前記半導体層は、前記ゲート電極領域の外に延長されることを特徴とする表示装置用薄膜トランジスタ。
【請求項６】
前記第１電極の少なくとも一部は、前記ゲート電極と重ならないことを特徴とする請求項５に記載の表示装置用薄膜トランジスタ。
【請求項７】
請求項１ないし請求項６のいずれか一に記載の表示装置用薄膜トランジスタを含むことを特徴とする基板。
【請求項８】
請求項１ないし請求項６のいずれか一に記載の表示装置用薄膜トランジスタを含むことを特徴とする表示装置。
【請求項９】
ゲート配線材料を形成し、これをパターニングしてゲート電極を含むゲート配線を形成し、
前記ゲート配線上に前記ゲート電極と部分的に重なっている半導体層を形成し、
データ配線材料を形成して、これをパターニングすることにより、下部に形成される前記半導体層が、前記ゲート電極領域の外に延長される第１電極と、下部に形成される前記半導体層が前記ゲート電極領域内にある第２電極とを形成することを特徴とする表示装置用薄膜トランジスタの製造方法。
【請求項１０】
前記第１電極は、少なくとも一部が前記ゲート電極領域の外に延長されるように形成されることを特徴とする請求項９に記載の表示装置用薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用薄膜トランジスタ、同トランジスタを用いた基板及び表示装置とその製造方法に関する。
【背景技術】
【０００２】
平面表示装置（ｆｌａｔ  ｐａｎｅｌ  ｄｉｓｐｌａｙ）として広く使われる液晶表示装置（ＬＣＤ；Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）は、ＣＲＴに比べて薄くかつ軽く、また消費電力が小さいという長所を有する。
【０００３】
一般的に液晶表示装置は、共通電極及びカラーフィルターなどが形成される上部基板、画素電極と薄膜トランジスタなどが形成される下部基板及び両基板の間に注入される液晶を含む。
【０００４】
薄膜トランジスタは、駆動回路によって各画素別に駆動され、基板の間に注入される液晶分子の配向を変化させる。
【０００５】
液晶分子の配向変化によって、バックライトからの光が各画素毎に形成されるカラーフィルターに伝達される量が調節される。
【０００６】
薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極及びチャネル部を形成する半導体層を含む。
【０００７】
半導体層では非晶質シリコン（アモルファスシリコン）またはポリシリコンが使われて、この中の非晶質シリコンはオフ電流特性が優秀であるという長所がある。
【０００８】
しかし、非晶質シリコンは、光が照射されると、光誘導によるリーク電流が発生する問題がある。
【０００９】
リーク電流が生じると、蓄積容量（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）に次の信号が印加されるまで、一定の電位を維持することができないため、画面にフリッカリング（ｆｌｉｃｋｅｒｉｎｇ）や残像ないし焼き付き（ｉｍａｇｅ  ｓｔｉｃｋｉｎｇ）が発生する。
【００１０】
非晶質シリコンがバックライトからの光にさらされないようにするため、非晶質シリコンをゲート電極領域内にだけに形成する構造（フルアイルランド構造、ｆｕｌｌ  ｉｓｌａｎｄ  ｓｔｒｕｃｔｕｒｅ）が提案された。
【００１１】
この構造は、ゲート電極の大きさが大きくなって開口率が低下し、データ配線とゲート電極の重なる面積が増加してＲＣ遅延を誘発するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、開口率が高く、残像ないし焼き付きを抑えた表示装置用薄膜トランジスタおよびその基板並びに表示装置を提供することである。
【００１３】
また、本発明の他の目的は、開口率が高く、残像ないし焼き付きを抑えた表示装置用薄膜トランジスタおよびその基板の製造方法を提供ことである。
【課題を解決するための手段】
【００１４】
前記の目的は、ゲート電極を含むゲート配線と、データ線に接続される第１電極と、
画素電極に接続される第２電極と、前記第１電極及び前記第２電極からなる層と前記ゲート配線の層との間の層に形成され、前記第２電極の側では前記ゲート電極の領域内に形成され、前記第１電極の側では前記ゲート電極の領域の外部に延長される半導体層とを含むことを特徴とする表示装置用薄膜トランジスタによって達成されることができる。
【００１５】
前記半導体層は、非晶質シリコンで構成されることが望ましい。
【００１６】
前記半導体層と前記第１電極及び前記第２電極との間に形成され、前記半導体層と同一なパターンを有する抵抗性接触層をさらに含むことが望ましい。
【００１７】
前記第１電極の少なくとも一部は、前記ゲート電極と重ならないことが望ましい。
【００１８】
前記本発明の目的は、ゲート電極を含むゲート配線と、データ線に接続される第１電極と、画素電極に接続される第２電極と、前記第１電極及び前記第２電極からなる層と前記ゲート配線の層との間の層に形成され、前記第１電極と前記第２電極との間にチャネル部を形成する半導体層とを含み、前記第２電極と重なる前記半導体層は、前記ゲート電極領域上にだけ形成され、前記第１電極と重なる前記半導体層は、前記ゲート電極領域の外に延長されることを特徴とする表示装置用薄膜トランジスタによっても達成される。
【００１９】
前記第１電極の少なくとも一部は、前記ゲート電極と重ならないことが望ましい。
前記本発明は、上記表示装置用薄膜トランジスタを含む基板又は表示装置によっても達成される。
【００２０】
前記本発明の他の目的は、ゲート配線材料を形成し、これをパターニングしてゲート電極を含むゲート配線を形成し、前記ゲート配線上に前記ゲート電極と部分的に重なっている半導体層を形成し、データ配線材料を形成して、これをパターニングすることにより、下部に形成される前記半導体層が、前記ゲート電極領域の外に延長される第１電極と、下部に形成される前記半導体層が前記ゲート電極領域内にある第２電極とを形成することを特徴とする表示装置用薄膜トランジスタの製造方法によって達成される。
【００２１】
前記第１電極は、少なくとも一部が前記ゲート電極領域の外に延長されるように形成されるのが望ましい。
【発明の効果】
【００２２】
本発明により、開口率が高く、残像ないし焼き付きを控えた表示装置用薄膜トランジスタ、同トランジスタを備えた基板及び表示装置が提供される。
【００２３】
また開口率が高く、残像ないし焼き付きを控えた表示装置用薄膜トランジスタの製造方法が提供される。
【発明を実施するための最良の形態】
【００２４】
（実施例１）
以下添付図面を参照して本発明を説明する。
【００２５】
図１は、本発明の実施例１による薄膜トランジスタ基板１の平面図であり、図２は図１のＩＩ-ＩＩに沿った断面図である。
【００２６】
図３は、ゲート配線と半導体層の平面図、図４は半導体層とデータ配線の平面図であり、図５はゲート配線とデータ配線の平面図である。
【００２７】
絶縁基板１１上にゲート配線２１、２２が形成される。
【００２８】
ゲート配線２１、２２は、横方向に伸びるゲート線２１及びゲート線２１に接続される薄膜トランジスタのゲート電極２２を含む。
【００２９】
絶縁基板１１上には、窒化シリコン（ＳｉＮｘ）などで構成されたゲート絶縁膜３１がゲート配線２１、２２を覆っている。
【００３０】
ゲート電極２２のゲート絶縁膜３１上部には、非晶質シリコンで構成された半導体層３２が形成されて、半導体層３２の上部にはシリサイドまたはn型不純物が高濃度にドーピングされているｎ+水素化非晶質シリコンなどの材料で構成された抵抗性接触層３３が形成される。
【００３１】
抵抗性接触層３３及びゲート絶縁膜３１上には、データ配線４１、４２、４３が形成される。
【００３２】
データ配線４１、４２、４３は、モリブデン単一層やモリブデン層／アルミニウム層／モリブデン層の３重層で構成されることができる。
【００３３】
データ配線４１、４２、４３は、縦方向に形成されてゲート線２１と交差して画素を定義するデータ線４１、データ線４１の分枝で抵抗性接触層３３の上部まで延長されるソース電極（第１電極）４２、ソース電極４２と分離されてゲート電極２２を中心としてソース電極４２の反対側抵抗性接触層３３の上部に形成されるドレイン電極（第２電極）４３を含む。
【００３４】
ソース電極４２は、Ｕ字形状に形成される。
【００３５】
データ配線４１、４２、４３及びこれらが覆わない半導体層３２の上部には、窒化シリコン（ＳｉＮｘ）、ＰＥＣＶＤ（ｐｌａｓｍａ  ｅｎｃｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）方法によって形成されたa-Ｓｉ:Ｃ:Ｏ膜、またはa-Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）、及びアクリル系有機絶縁膜などで構成された保護膜５１が形成される。これら膜は蒸着により形成しても良い。
【００３６】
ＰＥＣＶＤ方法によって形成されたa-Ｓｉ:Ｃ:Ｏ膜と、a-Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）は、比誘電率が４以下（比誘電率は２乃至４の間の値）を有し、誘電率が非常に低い。従って厚さが薄くても寄生容量による問題は発生しない。
【００３７】
また、他の膜との接着性及びステップカバレージ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）が良好である。
【００３８】
また、無機質ＣＶＤ膜であるため、耐熱性が有機絶縁膜に比べて良好である。
【００３９】
同時にＰＥＣＶＤ方法によって形成されたa-Ｓｉ:Ｃ:Ｏ膜とa-Ｓｉ:Ｏ:Ｆ膜（低誘電率ＣＶＤ膜）は、形成速度やエッチング速度が窒化珪素膜に比べて４乃至１０倍早いため、工程時間面でも非常に有利である。
【００４０】
保護膜５１には、ドレイン電極４３を現わすコンタクトホール７１が形成される。
【００４１】
保護膜５１上には、コンタクトホール７１を通してドレイン電極４３と電気的に接続され、画素領域に形成される画素電極６１が形成される。
【００４２】
画素電極６１は、ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）などの透明電導膜で構成される。
【００４３】
ここで、画素電極６１は、ゲート線２１と重畳されて、蓄積容量を形成し、蓄積容量が不足する場合には、ゲート配線２１、２２と同一な層に蓄積容量配線を追加することもできる。
【００４４】
前記のような薄膜トランジスタ基板１で、ゲート配線２１、２２、半導体層３２、及びデータ配線４１、４２、４３の間の配置関係は次のとおりである。
【００４５】
図３を参照してゲート配線２１、２２と半導体層３２の配置を説明する。
【００４６】
大部分の半導体層３２は、ゲート電極２２と重なっているが、半導体層３２の一部A、Bは、ゲート電極２２と重なっていない。
【００４７】
このような構造のゲート電極の２２は、半導体層３２を全て覆う必要がないため、面積を減らして形成することができる。
【００４８】
半導体層３２がゲート電極２２領域内に形成される上部には、ドレイン電極４２が形成され、半導体層３２がゲート電極２２の領域外部に延長される下部にはソース電極４１が形成される。
【００４９】
図４に半導体層３２とデータ配線４１、４２、４３の配置を図示した。
【００５０】
ソース電極４２は、全体が半導体層４２と重なっていて、ドレイン電極４３は、一部だけが半導体層３２と重なっている。
【００５１】
半導体層３２中データ配線４１、４２、４３によって覆われていない部分Ｃ、Ｄが存在するが、この部分の中において、その一部はゲート配線２１、２２によっても覆われない。
【００５２】
ゲート配線２１、２２及びデータ配線４１、４２、４３によって覆われない部分（図１のＥ、Ｆ参照）は、バックライトからの光に露出される。
【００５３】
ゲート配線２１、２２とデータ配線４１、４２、４３の配置を、図５を参照して説明する。
【００５４】
ドレイン電極４３は、一部だけがゲート電極２２と重なっていて、ソース電極４２もゲート電極２２と重なっていない部分Ｇを有する。
【００５５】
このような実施例１による薄膜トランジスタ基板１は、次のような特徴を有する。
第１に、フルアイランド構造に比べて、ゲート電極２２の大きさが小さく開口率が高い。
【００５６】
ゲート電極２２は、ドレイン電極４３側では、半導体層２２を全て覆っているが、ソース電極２２側では半導体層２２に全て覆っていないため、ゲート電極２２の大きさをフルアイランド構造に比べて小さく形成することができる。
【００５７】
第２に、フルアイランド構造に比べて配線の間のＲＣ遅延が減少する。
【００５８】
図５のようにソース電極４２の一部Ｃが、ゲート電極２２の外部に延長されているため、ソース電極４２とゲート電極２２の重なる面積が減って、ＲＣ遅延が減少する。
【００５９】
第３に、前記のように開口率が高く配線間のＲＣ遅延が減少しつつも、リーク電流による残像や焼き付きの発生が減少される。
【００６０】
ドレイン電極４３側の半導体層３２は、全てゲート電極２２によって覆われているので（図２のＨ部分参照）、ドレイン電極４３側からソース電極４２側にはリーク電流が発生しない。
【００６１】
一方、ゲート電極２２またはソース電極４２によって覆われていない部分Ｅ、Ｆは、バックライトユニットの光に露出される。
【００６２】
従って、ソース電極４２側からドレイン電極４３側にはリーク電流が発生する。
【００６３】
半導体層４２中バックライトユニットの光に露出している部分Ｅ、Ｆでホール電流（ｈｏｌｅ  ｃｕｒｒｅｎｔ）が生じるためである。
しかし、残像を誘発するのは、ドレイン電極４３側からソース電極４２側に発生するリーク電流であって、ソース電極４２側からドレイン電極４３側に発生するリーク電流ではない。
【００６４】
従って、たとえソース電極４２からドレイン電極４３側にリーク電流が発生しても残像が誘発されない。
【００６５】
以上の実施例は多様に変形されることができる。
【００６６】
例えば、ゲート線２１とデータ線４１の交差地点近所Ｅでバックライトユニットの光に露出されている半導体層３２は、ゲート線２１またはゲート線４１と重なって、バックライトユニットに露出されないこともある。
【００６７】
実施例１による薄膜トランジスタ基板の製造方法に対しては、図６ａ乃至図８ｂを参照する。
【００６８】
図６ｂ、図７ｂ、図８ｂは、各々の図６ａ、図７ａ、図８ａの断面図である。
【００６９】
図６ａ及び図６ｂに示したように、絶縁基板１１上にゲート配線材料を形成した後、マスクを利用したフォトエッチング工程でパターニングして、ゲート線２１及びゲート電極２２を含むゲート配線２１、２２を形成する。
【００７０】
この時ゲート電極２２は、従来のフルアイランド構造に比べて小さく形成されて、これによって開口率が向上する。
【００７１】
図７ａ及び図７ｂに示すように、窒化シリコンで構成されたゲート絶縁膜３１、非晶質シリコンで構成された半導体層３２、ドーピングされた非晶質シリコン層３３の３層膜を連続積層して、半導体層３２とドーピングされた非晶質シリコン層３３をフォトエッチングして、ゲート電極２２上部のゲート絶縁膜３１の上に島形態の半導体層３２と抵抗性接触層３３を形成する。
【００７２】
半導体層３２は、ドレイン電極４３が形成される位置ではゲート電極２２の領域の内に形成され、ソース電極４２が形成される位置ではゲート電極２２の領域の外に形成される。
【００７３】
即ち、半導体層３２は、ゲート電極２２と部分的に重なるように形成される。
【００７４】
図８ａ及び図８ｂに示したように、データ配線材料を形成した後、マスクを利用したフォトエッチング工程でパターニングして、ゲート線２１と交差するデータ線４１、データ線４１と接続されゲート電極２２上部まで延長されているソース電極４２及びソース電極４２と分離されていて、ゲート電極２２を中心にソース電極４２と対向するドレイン電極４３を含むデータ配線を形成する。
【００７５】
データ配線４１、４２、４３で覆われていないドーピングされた非晶質シリコン層パターン３３をエッチングして、ゲート電極２２を中心に両方に分離させる一方、両方のドーピングされた非晶質シリコン層３３の間の半導体層３２を露出させる。
【００７６】
露出された半導体層３２の表面を安定化させるため、酸素プラズマ処理を行うのが望ましい。
【００７７】
ここでデータ配線４１、４２、４３は、モリブデン単一層またはモリブデン層／アルミニウム層／モリブデン層の３重層に形成されることができる。
【００７８】
ソース電極４２は、Ｕ字形態で形成されるが、ゲート電極２２と重ならない領域を有する。
【００７９】
ドレイン電極４３は、ゲート電極２２に一部重なって、ドレイン電極４３の下部に形成される半導体層３２は全てゲート電極２２の領域上に位置する。
【００８０】
次に、窒化珪素膜、a-Ｓｉ:Ｃ:Ｏ膜、またはa-Ｓｉ:Ｏ:Ｆ膜を化学気相形成（ＣＶＤ）法によって成長させるか、または有機絶縁膜を塗布して保護膜５１を形成する。
【００８１】
フォトエッチング工程でドレイン電極３３を出すコンタクトホール７１を形成する。
【００８２】
ＩＴＯまたはＩＺＯ膜を形成してフォトエッチングして、コンタクトホール７１を通してドレイン電極３３と接続される画素電極６１を形成すると、図１及び図２の薄膜トランジスタ基板１が完成する。
（実施例２）
【００８３】
以下、本発明の実施例２による薄膜トランジスタ基板を図９と図１０を参照して説明する。
【００８４】
実施例１と異なる点は、ソース電極４３が全てゲート電極２２と重なっている点である。
【００８５】
ドレイン電極４３下部の半導体層３２は、全て皆ゲート電極２２と重なっていて、ソース電極４２下部の半導体層３２は、ゲート電極２２の外部に延長されている点は同一である。
【００８６】
実施例２によると、ソース電極４３とゲート電極２２の重なった面積が広くなって、ＲＣ遅延は多少増加する。
【００８７】
一方、従来フルアイランド構造に比べて、ゲート電極２２が小くなり、開口率は多少増加し、ドレイン電極４３からソース電極４２に向けるリーク電流がないため、残像ないし焼き付きの発生も減少される。
（実施例３）
【００８８】
以下、本発明の実施例３による薄膜トランジスタ基板１を図１１と図１２を参照して説明する。
【００８９】
実施例３では、実施例１と異なるチャネル部が一字型に形成される。
【００９０】
ドレイン電極４３下部の半導体層３２は、全てゲート電極２２と重なっていて、ソース電極４２下部の半導体層３２は、ゲート電極２２の外部に延長される点は同一である。
【００９１】
実施例３による薄膜トランジスタ基板１もゲート電極２２の面積が減って、開口率が向上され、ドレイン電極４３からソース電極４２に向けるリーク電流がないため、残像の発生も減少される。
【００９２】
本発明による薄膜トランジスタ基板は、液晶表示装置または有機電気発光装置（ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ）などの表示装置に用いられてもよい。
【００９３】
有機電気発光装置は、電気的な信号を受信して発光する有機材料を利用した自発光型素子である。
【００９４】
有機電気発光装置には、陰極層（画素電極）、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層、両極層（対向電極）が積層される。
【００９５】
本発明による薄膜トランジスタ基板のドレイン電極は、陰極層と電気的に接続されてデータ信号を印加することができる。
【産業上の利用可能性】
【００９６】
本発明によれば、開口率が高く、残像ないし焼き付きを抑えた表示装置用薄膜トランジスタおよびその基板並びに表示装置を提供することができ、高画質のモニタ・ディスプレイ等の表示装置に適用可能である。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施例１による薄膜トランジスタ基板の平面図である。
【図２】本発明の図１のＩＩ-ＩＩに沿った断面図である。
【図３】本発明の実施例１によるゲート配線と半導体層の平面図である。
【図４】本発明の実施例１による半導体層とデータ配線の平面図である。
【図５】本発明の実施例１によるゲート配線とデータ配線の平面図である。
【図６ａ】本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する平面図である。
【図６ｂ】本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する断面図である。
【図７ａ】本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する平面図である。
【図７ｂ】本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する断面図である。
【図８ａ】本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する平面図である。
【図８ｂ】本発明の実施例１による薄膜トランジスタ基板の製造方法を説明する断面図である。
【図９】本発明の実施例２による薄膜トランジスタ基板の平面図である。
【図１０】図９のＸ-Ｘに沿った断面図である。
【図１１】本発明の実施例３による薄膜トランジスタ基板の平面図である。
【図１２】図１１のＸＩＩ-ＸＩＩに沿った断面図である。
【符号の説明】
【００９８】
２１      ゲート線
２２      ゲート電極
３１      ゲート絶縁膜
３２      半導体層
３３      抵抗接触層
４１      データ線
４２      ソース電極
４３      ドレイン電極
５１      保護膜
６１      画素電極
７１      コンタクトホール
【図１】
2006222431.tif 000003
【図２】
2006222431.tif 000004
【図３】
2006222431.tif 000005
【図４】
2006222431.tif 000006
【図５】
2006222431.tif 000007
【図６ａ】
2006222431.tif 000008
【図６ｂ】
2006222431.tif 000009
【図７ａ】
2006222431.tif 000010
【図７ｂ】
2006222431.tif 000011
【図８ａ】
2006222431.tif 000012
【図８ｂ】
2006222431.tif 000013
【図９】
2006222431.tif 000014
【図１０】
2006222431.tif 000015
【図１１】
2006222431.tif 000016
【図１２】
2006222431.tif 000017