(57)【要約】【課題】  低消費電流でかつ小チップレイアウト面積の不揮発性半導体記憶装置を提供する。【解決手段】  不揮発性メモリセル（ＭＣ；ＭＣ０，ＭＣ１）において、メモリセルトランジスタ（ＭＴ）と直列に選択トランジスタ（ＳＴ）を接続する。この選択トランジスタは、２層ゲート構造とし、各ゲート（Ｇ１，Ｇ２）の電圧を個々に駆動する。これらの選択トランジスタの積層ゲート電極層間の容量結合を用いて、選択トランジスタのゲート電位を所定の電圧レベルに設定する。選択トランジスタゲート電圧発生部の発生電圧レベルの絶対値を小さくすることができ、消費電流を低減でき、また電圧発生部のレイアウト面積を低減することができる。【選択図】        図２
2006309890.tif 000002
【特許請求の範囲】
【請求項１】
情報を不揮発的に記憶するメモリセルトランジスタ、
前記メモリセルトランジスタと直列に接続され、かつ互いに整列して配置されかつ個々に電圧レベルを設定することのできる第１および第２の導電層を備え、導通時前記メモリセルトランジスタの記憶データを読出可能とする選択トランジスタ、
前記選択トランジスタの第１の導電層の電圧を設定する第１の電圧設定回路、および
前記選択トランジスタの第２の導電層の電圧を設定する第２の電圧設定回路を備える、不揮発性半導体記憶装置。
【請求項２】
前記メモリセルトランジスタは、情報を電荷の形態で記憶するフローティングゲートと、前記フローティングゲートに対する電荷の注入および抽出を制御するとともに、前記メモリセルトランジスタの記憶データの読出を行なうための電圧が印加される、前記フローティングゲート上に配置される制御電極層とを備え、
前記第１の導電層は、前記フローティングゲートと同一配線層の配線で形成され、かつ前記第２の導電層は、前記制御電極層と同一配線層の配線で構成される、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
情報を電荷の形態で格納する電荷蓄積領域と、前記電荷蓄積領域上に形成される第１の導電層と、前記第１の導電層に整列して前記第１の導電層上層に形成される第２の導電層とを備えるメモリセル、
前記第１の導電層の電圧を設定する第１の電圧設定回路、および
前記第２の導電層の電圧を前記第１の導電層と個別に設定する第２の電圧設定回路を備える、不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積領域は、電気的にフローティング状態とされる導電層で構成される、請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積領域は、絶縁膜で構成される、請求項３記載の不揮発性半導体記憶装置。
【請求項６】
第１導電型の基板領域に形成され、情報を不揮発的に記憶するメモリセルを備え、前記メモリセルは、前記基板領域上に形成されて、前記情報を電荷の形態で格納する電荷蓄積領域と、前記メモリセルの記憶情報の書込および読出のための電圧が印加される前記電荷蓄積領域上に形成される制御電極層とを備え、
前記基板領域の底部および側部を取囲むように形成される第２導電型のボトムウェル領域、
前記基板領域の電圧を設定する第１の電圧制御回路、および
前記第１の電圧制御回路の電圧設定と個別的に動作して前記ボトムウェル領域の電圧を動作モードに応じて設定して前記基板領域の電圧レベルを調整する第２の電圧制御回路を備える、不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、プロセッサなどのロジック回路と同一半導体基板（チップ）上に集積化される不揮発性半導体記憶装置に関する。より特定的には、この発明は、不揮発性半導体記憶装置の消費電力および占有面積を低減するとともに高速でデータの読出を行なうための構成に関する。
【背景技術】
【０００２】
情報を不揮発的に記憶する半導体記憶装置の１つに、フラッシュメモリがある。このフラッシュメモリは、メモリセルが、フローティングゲートを有する１つの積層ゲート型電界効果トランジスタ（メモリセルトランジスタ）で構成される。フローティングゲートに電界を印加することにより、Ｆ−Ｎ（ファウラ−ノルドハイム）トンネリング現象またはチャネルホットエレクトロン現象を用いて電荷（電子）のフローティングゲートに対する注入／引抜きを行なって、メモリセルトランジスタのしきい値を変更する。メモリセルトランジスタのしきい値電圧の違いにより、メモリセル選択時、メモリセルを流れる電流量に違いが生じ、それにより、データを記憶する。メモリセルトランジスタとしてｎチャネルトランジスタを用いる場合、フローティングゲートに電子が注入された状態が、しきい値電圧が高い状態となり、フローティングゲートから電子が引抜かれた状態が、しきい値電圧が低い状態になる。このフローティングゲートの蓄積電荷量（蓄積電子量）に応じて、ゲート電圧をたとえば６．５Ｖ以上に設定した場合に電流が流れる状態と、ゲート電圧が４．０Ｖの場合でも電流が流れる状態とを実現することができる。したがって、データ読出時に、ゲート電圧として、たとえば５．０Ｖの中間電圧を設定することにより、メモリセルトランジスタを介して電流が流れる状態と殆ど電流が流れない状態とが弁別される。メモリセルトランジスタを流れる電流量を検知することにより、メモリセルデータの状態を識別して、記憶データを読出すことができる。
【０００３】
フローティングゲートに対して電子の注入／引抜きを行なうことにより、データを記憶する場合、「過消去」の問題を考慮する必要がある。「過消去」とは、フローティングゲートから過剰に電子が引抜かれ（メモリセルトランジスタがＮチャネルトランジスタの場合）、そのしきい値電圧が、０．０Ｖ以下となり、メモリセルが非選択状態でも電流が流れる状態、いわゆるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のデプレッション状態に類似する状態である。通常、データ読出時においては、選択メモリセルトランジスタのゲート電位は、中間電位に設定され、非選択メモリセルのゲート電位は、０．０Ｖに維持され、非選択メモリセルには、正常状態では電流が流れない状態に設定される。データ読出時には、選択メモリセルを流れる電流をセンスアンプで検知する。しかしながら、非選択メモリセルが過消去状態の場合、この非選択メモリセルを介して電流が流れ、センスアンプでは、選択メモリセルおよび過消去状態の非選択メモリセルの合成電流に基づいてデータの判定が行なわれ、誤読出が生じるという問題が生じる。
【０００４】
メモリセルトランジスタにおいては、製造工程時のパラメータのばらつきにより、膜厚および膜質などの物理的特性にばらつきがあり、応じて電気的特性にもばらつきが生じ、フローティングゲートに対する電子の引抜き／注入速度にもある範囲内でばらつきがある。したがって、しきい値電圧を低い状態に設定するためにフローティングゲートから電子を引抜く場合、同一電圧印加条件でも過剰に電子が引抜かれるメモリセルトランジスタが生じ、過消去状態のメモリセルトランジスタが生じる可能性がある。これを防止するために、メモリセルトランジスタのしきい値電圧は十分に低くすることができず、低電源電圧下でデータの読出を行なうことができないという問題がある。
【０００５】
この過消去を避けるためには、データ書込時に消去ベリファイを行って正確にしきい値電圧の分布を制御する必要がある。しかしながら、この消去ベリファイ動作を各ビット毎に行ってしきい値電圧分布を制御する場合、その処理に長時間を要しまた処理シーケンスが煩雑となり、高速のデータ書込／消去を行うことができなくなるという問題が生じる。また、消去ベリファイシーケンスの複雑さがコスト上昇を招き、安価なメモリ装置を実現する上での１つの障害となる。
【０００６】
このような過消去の問題を解消するために、ＥＥＰＲＯＭ（電気的に書込／消去可能な読出専用メモリ）のセル構造を利用する構成が、特許文献１（特開２００１−１５６１７号公報）に示される。この特許文献１に示される構成においては、メモリセルトランジスタが積層ゲート型電界効果トランジスタで構成され、このメモリセルトランジスタと直列に、選択トランジスタが接続される。メモリセルトランジスタのソースノードはソース線に結合される。データ読出時においては、選択トランジスタを導通状態として、メモリセルトランジスタをビット線に結合し、ビット線とソース線との間に電流が流れる経路を形成する。非選択メモリセルにおいては、選択トランジスタが非導通状態であり、メモリセルトランジスタが過消去状態であっても、ビット線と分離され、ビット線とソース線との間の電流経路は遮断される。従って、非選択メモリセルが、過消去状態であっても、選択メモリセルの読出電流に影響を及ぼすのを防止することが可能である。この特許文献１においては、メモリセルトランジスタのフローティングゲートおよびコントロールゲートと同一製造工程で形成される積層ゲート層を制御電極（選択ゲート）として利用し、このコントロールゲートに対応する電極層およびフローティングゲートに対応する電極層を電気的に短絡して、等価的にシングルゲートＭＯＳトランジスタを実現する。
【特許文献１】特開２００１−１５６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
フラッシュメモリセル構造を利用する場合、過消去の問題を避けるためにしきい値電圧を十分に低くすることができない。従って、メモリセル選択時、コントロールゲートに印加される電圧レベルを、内部で正または負の方向に昇圧する必要があり、外部からの電源電圧（非昇圧）をそのままで利用することができず、消費電力が増大するという問題が生じる。また、この昇圧用のチャージポンプ回路を内部に配置する必要があり、チップ面積が大きくなるという問題が生じる。
【０００８】
また、昇圧ポンプを用いて選択メモリセルのゲート電位を設定する場合、昇圧電圧が安定化するまでデータの読出を行うことができず、高速のデータ読出を実現することができなくなる。また、昇圧ポンプの容量が不十分であれば、メモリセル選択時消費される電流量を十分に補償することができず、応じて、安定に昇圧電圧を生成して供給することができず、連続してメモリセルを選択してデータの読出を行うことができなくなるという問題が生じる。
【０００９】
特許文献１に示されるように、メモリセル構造を、積層ゲート型電界効果トランジスタおよび選択トランジスタの直列体で構成する場合、積層ゲート型電界効果トランジスタのしきい値電圧を低くしても、過消去の問題を回避することは可能である。特許文献１に示されるメモリセル構造においては、選択トランジスタが、等価的にシングルゲートのＭＯＳトランジスタで構成される。したがって、選択トランジスタのしきい値電圧の影響を受けることなく、確実に、積層ゲート型電界効果トランジスタで構成されるメモリセルトランジスタを対応のビット線に結合して、ビット線にメモリセルの記憶データに応じた電流の変化を生じさせるためには、選択トランジスタのゲート電圧を高くして、しきい値電圧損失を生じさせることなくまたそのチャネル抵抗による電圧降下を生じさせることなくメモリセルトランジスタにビット線に供給される読出電圧を伝達する必要がある。
【００１０】
特許文献１は、単に、メモリセルが、ロジック回路と同一半導体チップの上に集積化される場合の平坦化を実現するために、選択トランジスタをフローティングゲートと同層のゲート電極層で実現して、選択ゲートトランジスタのゲート電極の膜厚を薄くした場合に電極配線のアルミニウムの突き抜けが生じるのを防止するために、積層ゲート型電界効果トランジスタのコントロールゲート層およびフローティングゲート層と同層の配線を用い、これらの配線を短絡する。この特許文献１においては、選択トランジスタのゲート電位の問題については何ら考慮しておらず、また消費電流などの電気的特性の問題については何ら考慮していない。
【００１１】
それゆえ、この発明の目的は、低消費電流で、高速にデータの読出を行なうことのできる小占有面積の不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明の第１の観点に係る不揮発性半導体記憶装置は、情報を不揮発的に記憶するメモリセルトランジスタと、このメモリセルトランジスタと直列に接続され、導通時、メモリセルトランジスタの記憶データの読出を可能とする選択トランジスタを含む。この選択トランジスタは、互いに整列して配置されかつ個々に電圧レベルが設定することのできる第１および第２の導電層を備える。
【００１３】
この発明の第１の観点に係る不揮発性半導体記憶装置は、さらに、選択トランジスタの第１の導電層の電圧を設定する第１の電圧設定回路と、選択トランジスタの第２の導電層の電圧を設定する第２の電圧設定回路を備える。
【００１４】
この発明の第２に観点に係る不揮発性半導体記憶装置は、情報を電荷の形態で格納する電荷蓄積領域と、この電荷蓄積領域上に形成される第１の導電層と、第１の導電層に整列して第１の導電層上層に形成される第２の導電層とを備えるメモリセルと、第１の導電層の電圧を設定する第１の電圧設定回路と、第２の導電層の電圧を第１の導電層と個別的に設定する第２の電圧設定回路を備える。
【００１５】
この発明の第３の観点に係る不揮発性半導体記憶装置は、第１導電型の基板領域に形成され、情報を不揮発的に記憶するメモリセルを備える。このメモリセルは、基板領域上に形成されて、情報を電荷の形態で格納する電荷蓄積領域と、この電荷蓄積領域上に形成され、メモリセルの記憶情報の書込および読出のための電圧が印加される制御電極層とを備える。
【００１６】
この発明の第３の観点に係る不揮発性半導体記憶装置は、さらに、基板領域を取囲むように形成される第２導電型のボトムウェル領域と、基板領域の電圧を設定する第１の電圧制御回路と、この第１の電圧制御回路の電圧設定と個別的に動作して、ボトムウェル領域の電圧を動作モードに応じて設定して基板領域の電圧レベルを調整する第２の電圧制御回路を備える。
【発明の効果】
【００１７】
この発明の第１の観点に係る不揮発性半導体記憶装置においては、メモリセルが、積層ゲート型トランジスタと積層ゲート型選択トランジスタとの直列体で構成される。選択トランジスタの積層ゲートをそれぞれ個別に電圧レベルを設定することにより、この選択トランジスタのゲート電極間容量を利用して、容量結合により昇圧動作を行なうことができ、選択トランジスタのゲート電圧を正または負の方向に昇圧させることができる。これにより、選択トランジスタのゲート電圧を昇圧させるためのチャージポンプ回路の発生電圧レベルを低減することができ、応じてチャージポンプ回路の規模を低減することができ、チップ面積が低減されるとともに消費電流を低減することができる。また、第１および第２の導電層の電圧振幅を電源電圧レベルとすると昇圧用のチャージポンプ回路が不要となり、さらに消費電流およびチップレイアウト面積を低減することができる。
【００１８】
この発明の第２の観点に係る不揮発性半導体記憶装置においては、電荷蓄積領域上層に第１および第２の導電層を積層し、これらの第１および第２の導電層の電圧を個々に設定している。したがって、第１および第２の導電層の容量結合により電荷蓄積層に印加される電界を増大させることができる。これにより、メモリセルが、電荷蓄積領域、第１および第２の導電層で形成される１トランジスタ型セル構造の場合において、しきい値電圧の絶対値が比較的高い値に設定される場合においても、チャージポンプ回路の発生電圧レベルを低いレベルに設定しても、十分なレベルの電圧をメモリセルトランジスタの制御電極へゲート電圧として印加することができ、低消費電流で高速かつ安定なデータ読出を実現することができる。また、電源電圧振幅の信号を第１および第２の導電層に供給する場合には、昇圧電圧発生用のチャージポンプ回路が不要となり、消費電流およびチップレイアウト面積を十分に低減することができる。
【００１９】
これにより、昇圧電圧生成用のチャージポンプ回路が不要またはその規模を低減することができ、チップ面積および消費電流を低減することができる。
【００２０】
この発明の第３の観点に係る不揮発性半導体記憶装置においては、基板領域を取囲むボトムウェル領域の電圧レベルを、基板領域電圧と個別的に設定している。したがって、導電型の異なる基板領域およびボトムウェル領域間の接合容量を利用して、基板領域の電圧レベルを変化させることができる。応じて、電荷蓄積領域と基板領域との間に高電界を印加することが可能となり、電荷蓄積領域に対する電荷の注入または引抜きを行なうことができる。この場合においても、電荷引抜き／注入のための電圧を生成するためのチャージポンプ回路が不要となるかまたはその規模を低減することが可能となり、チップ面積および消費電流を低減することができる。
【発明を実施するための最良の形態】
【００２１】
［実施の形態１］
図１は、この発明の実施の形態１に従うメモリセルの電気的等価回路を示す図である。図１においては、２ビットのメモリセルＭＣ０およびＭＣ１を代表的に示す。メモリセルＭＣ０およびＭＣ１は、同一構成を有するため、図１においては、メモリセルＭＣ０の構成要素に参照番号を付す。メモリセルＭＣ０は、ビット線ＢＬとソース線ＳＬの間に直列に接続されるメモリトランジスタＭＴおよび選択トランジスタＳＴを含む。メモリトランジスタＭＴは、情報を電荷の形態で格納するフローティングゲートＦＧと、フローティングゲートＦＧ上層に形成され、ワード線ＷＬ０と接続されるコントロールゲートＣＧとを含む。コントロールゲートＣＧは、個々のメモリセルに対して配置されるゲート電極を参照し、ワード線ＷＬ（ＷＬ０、ＷＬ１）は、１行のメモリセルに対して配置され対応の行のメモリセルトランジスタのコントロールゲートが接続される連続的に行方向に延在する配線を参照する。
【００２２】
選択トランジスタＳＴは、メモリセルトランジスタＭＴと同一構造を有し、フローティングゲートＦＧと同層の導電層（以下、下層ゲート電極と称す）Ｇ２と、コントロールゲートＣＧと同層の導電層（以下、上層ゲート電極と称す）Ｇ１を含む。上層ゲート電極Ｇ１は、第１の選択ゲート線ＳＧＣに結合され、下層ゲート電極Ｇ２は、第２の選択ゲート線ＳＧＦに接続される。これらの選択ゲート線ＳＧＣおよびＳＧＦは、整列して配置され、１つの多層構造の選択制御線ＳＧ０を構成する。
【００２３】
ゲート電極Ｇ１およびＧ２は、個々のメモリセルの選択トランジスタのゲートを参照し、選択ゲート線ＳＧＣおよびＳＧＦは、１行のメモリセルに対して配置され、それぞれ上層および下層ゲート電極Ｇ１およびＧ２に結合される配線を参照する。
【００２４】
選択ゲート線ＳＧＣおよびＳＧＦを別々に設けることにより、選択トランジスタＳＴにおいて、ゲート電極Ｇ１およびＧ２の間（選択ゲート線ＳＧＣおよびＳＧＦの間）の容量結合を利用して、選択トランジスタＳＴのゲート電位を所望の電位レベルに設定する。
【００２５】
メモリセルＭＣ１に対しては、選択ゲート線ＳＧ１が選択トランジスタに対して設けられ、ワード線ＷＬ１がメモリセルトランジスタに対して設けられる。メモリセルＭＣ０およびＭＣ１の選択トランジスタＳＴは、共通のソース拡散層ＳＤを介してソース線ＳＬに接続される。メモリセルＭＣ０およびＭＣ１のメモリトランジスタＭＴは、それぞれ、ビット線ＢＬに結合される。
【００２６】
メモリセルＭＣ０およびＭＣ１各々において、メモリトランジスタＭＴおよび選択トランジスタＳＴをビット線とソース線との間に直列に接続し、選択トランジスタＳＴを導通状態とすることにより、対応のメモリセルにおいてビット線ＢＬおよびソース線ＳＬの間に電流を流す経路を形成する。
【００２７】
図２は、図１に示すメモリセルＭＣ０およびＭＣ１の断面構造を概略的に示す図である。図２において、メモリセルＭＣ０およびＭＣ１は、ｐ型半導体基板領域１上に形成される。ｐ型基板１表面に互いに間を置いて不純物領域２ａ、２ｂ、２ｃ、２ｄおよび２ｅが形成される。不純物領域２ａおよび２ｂの間の基板領域表面上に、フローティングゲートＦＧおよびコントロールゲートＣＧが整列して形成され、不純物領域２ｂおよび２ｃ間の基板領域表面上に、ゲート電極Ｇ２およびＧ１が順次形成される。不純物領域２ａ−２ｃの間の領域によりメモリセルＭＣ０が形成され、コントロールゲートＣＧがワード線ＷＬ０に接続される。ゲート電極Ｇ１およびＧ２が、それぞれ選択ゲート線ＳＧＣおよびＳＧＦに接続される。
【００２８】
不純物領域２ａおよび２ｃは、それぞれビット線ＢＬおよびソース線ＳＬに結合される。この不純物領域２ｃが、図１に示すソース拡散層ＳＤに対応する。
【００２９】
メモリセルＭＣ１が、不純物拡散層２ｃ−２ｅの間の領域により形成される。不純物領域２ｃおよび２ｄ間のｐ型半導体基板領域１表面上に、ゲート電極Ｇ２およびＧ１が順次形成される。不純物領域２ｄおよび２ｅ間の基板領域表面上に、フローティングゲートＦＧおよびコントロールゲートＣＧが順次形成される。メモリセルＭＣ１のコントロールゲートＣＧ１がワード線ＷＬ１に接続される。メモリセルＭＣ１の選択トランジスタの下層および上層ゲート電極Ｇ２およびＧ１が、それぞれ、選択ゲート線ＳＧＣおよびＳＧＦに結合される。メモリセルＭＣ０およびＭＣ１それぞれにおいて、選択ゲート線ＳＧＣおよびＳＧＦの２層配線構造が、対応の選択制御線ＳＧ０およびＳＧ１を構成する。
【００３０】
ゲート電極Ｇ１およびＧ２は、それぞれ、フローティングゲートＦＧおよびコントロールゲートＣＧと同一配線製造工程で作成され、選択トランジスタＳＴを作成するための余分の工程は要求されない。下層ゲート電極Ｇ２は、行方向に連続的に延在して配置され、一方、フローティングゲートＦＧが個々のメモリセルに対応してメモリセルごとに分離して配置されるだけである。１つのメモリセル内においては、メモリトランジスタＭＴおよび選択トランジスタＳＴは、同一構造を有する積層ゲート型ＭＯＳトランジスタで構成される。
【００３１】
ゲート電極Ｇ１およびＧ２は、選択時、選択ゲート線ＳＧＣおよびＳＧＦを介して個々にその電圧レベルが設定される。
【００３２】
メモリセルＭＣ０およびＭＣ１において、フローティングゲートＦＧの蓄積電荷量（電子蓄積量）に従ってメモリトランジスタＭＴのしきい値電圧が決定される。一方、メモリセルＭＣ０およびＭＣ１において、選択トランジスタＳＴの導通／非導通は、下層ゲート電極Ｇ２の電位により設定される。この下層ゲート電極Ｇ２の電位は、選択制御線ＳＧ（ＳＧ０、ＳＧ１）を介して図示しない電圧設定回路により設定される。したがって、選択トランジスタＳＴがオフ状態（非導通状態）の場合、非選択メモリセルのメモリトランジスタＭＴが、過消去状態であっても、ビット線ＢＬとソース線ＳＬとは選択トランジスタＳＴにより分離されており、過消去状態のメモリセルを介して電流が流れる経路は遮断され、選択メモリセルを流れる電流に対して過消去状態のメモリセルが悪影響を及ぼすのを防止することができる。
【００３３】
図３は、メモリセルトランジスタのしきい値電圧Ｖｔｈの分布を概略的に示す図である。図３において、横軸に電圧Ｖを示し、縦軸に、ビット数を示す。低いしきい値電圧の状態（以下、消去状態と称す）のメモリセルが、しきい値電圧Ｖ０およびＶ１の間に分布する。一方、しきい値電圧が高い状態（以下、書込状態と称す）のメモリセルトランジスタのしきい値電圧は、電圧Ｖ２よりも高い電圧レベルにある。なお、メモリセルトランジスタの書込状態および消去状態としきい値電圧の関係は逆であってもよい。
【００３４】
メモリセルデータ読出時においては、ワード線ＷＬに読出電位Ｖｒが印加される。メモリセルトランジスタのしきい値電圧Ｖ１およびＶ２の間のレベルに、読出電位Ｖｒが設定される。書込状態のメモリセルトランジスタのしきい値電圧の下限値Ｖ２は、たとえば４．５Ｖ以上であり、消去状態のメモリセルトランジスタのしきい値電圧の上限値Ｖ１が、たとえば２Ｖ以下であれば、読出電位Ｖｒとして、電源電圧Ｖｄｄ（＝３、３Ｖ）を供給して、消去状態および書込状態のメモリセルを選択的に導通／非導通状態に設定することができる。したがって、ワード線ＷＬ０またはＷＬ１選択時、その電圧レベルを外部から供給される電源電圧を用いて設定することができ、昇圧動作が不要となる。
【００３５】
従来、しきい値電圧は、過消去状態を避けるために、消去状態のメモリセルトランジスタのしきい値電圧の上限値が４．２Ｖ以上、また、書込状態のメモリセルトランジスタのしきい値電圧の下限値が６．５Ｖに設定され、読出電位Ｖｒとして、５．５Ｖが印加される構成に比べて、昇圧動作が不要となり、消費電流を低減することができる。また、この昇圧を行なうための回路構成が不要となり、チップ面積を低減することができる。
【００３６】
１ビットのメモリセルが、２つのトランジスタで構成されるため、１ビットのメモリセルが１個のトランジスタで構成されるのに比べて、同一記憶容量を実現する場合、メモリセルアレイのレイアウト面積が増大する。しかしながら、チャージポンプ回路のレイアウト面積低減効果は、メモリセルのサイズ増大よりも大きく、十分にチップ面積を低減することができる。
【００３７】
また、消去状態のメモリセルトランジスタＭＴのしきい値電圧は、接地電圧Ｖｓｓ以上であることは特に要求されない。過消去状態が許容されるため、消去状態のメモリセルトランジスタＭＴの下側しきい値電圧Ｖ０は接地電圧Ｖｓｓ以下に設定されてもよい。したがって、消去動作時において消去ベリファイ動作時にしきい値電圧を接地電圧以上に設定するための書き戻し処理が不要となり、消去シーケンスが簡略化される。
【００３８】
また、過消去メモリセルの影響を受けることなく正確にデータを読出すことができるかを判定するためのベリファイ動作も不要となり、書込シーケンスを簡略化することができ、書込／消去の制御を実行するシーケンサの構成を簡略化することができ、応じてその占有面積を低減することができる。
【００３９】
図４は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示すブロック図である。図４において、不揮発性半導体記憶装置は、各々が行列状に配列される複数の不揮発性メモリセルを有するメモリアレイブロック♯１−♯ｎと、これらのメモリアレイブロック♯１−♯ｎそれぞれに対応して設けられるロウデコーダＸＤ１−ＸＤｎおよび選択制御線（ＳＧ）デコーダ／ドライバＳＤＤ１−ＳＤＤｎを含む。
【００４０】
ロウデコーダＸＤ１−ＸＤｎは、各々、対応のメモリアレイブロック♯１−♯ｎのワード線（ＷＬ）に対応して配置される出力部を有し、選択行のワード線に動作モードに応じたレベルの電圧を供給する。データ読出モード時においては、ロウデコーダＸＤ１−ＸＤｎは、選択行のワード線へ電源電圧（Ｖｄｄ）を供給する。この電源電圧Ｖｄｄは、外部から供給される電源電圧である。
【００４１】
ＳＧデコーダ／ドライバＳＤＤ１−ＳＤＤｎは、メモリアレイブロック♯１−♯ｎの選択制御線ＳＧ（選択ゲート線ＳＧＣ，ＳＧＦ）それぞれに対応する出力部を有し、動作モードに応じて選択行のメモリセルの選択ゲート線へ所定の電圧レベルを供給する。このＳＧデコーダ／ドライバＳＤＤ１‐ＳＤＤｎは、各々、選択ゲート線ＳＧＣおよびＳＧＦそれぞれに対するドライブ回路を含み、選択行の選択ゲート線ＳＧＣおよびＳＧＦの電位を個別的に設定して、最終的に選択メモリセルの選択トランジスタの下層ゲート電極Ｇ２の電位を目標電圧レベルにまで昇圧する。
【００４２】
この不揮発性半導体記憶装置は、さらに、メモリアレイブロック♯１−♯ｎの列を選択する列選択信号を生成するコラムデコーダＹＤと、メモリアレイブロック♯１−♯ｎに共通に設けられ、コラムデコーダＹＤからの列選択信号に従って選択列のビット線を選択する列選択回路ＹＳと、列選択回路ＹＳにより選択された列に対応するビット線に対する内部データの書込／読出を行なうセンスアンプ／書込回路ＡＷを含む。
【００４３】
センスアンプ／書込回路ＡＷは、データ読出時、列選択回路ＹＳにより選択された列のビット線を流れる電流を検知するセンスアンプと、書込モード時、書込データを選択列のビット線へ供給する書込回路を含む。この書込回路は、例えばデータラッチ回路を含み、書込データをラッチし、そのラッチデータに応じた電圧を対応の選択列のビット線へ供給する。
【００４４】
この不揮発性半導体記憶装置は、外部データの書込／読出および内部での必要な電圧を生成する周辺回路ＰＨと、チャージポンプ動作を行なって所定のレベルの内部電圧を生成するポンプ回路ＰＵＫと、各種動作モードに応じて、書込、消去、ベリファイ動作およびデータ読出動作を制御する制御回路（シーケンサ）ＳＱを含む。
【００４５】
周辺回路ＰＨは、動作モードに応じて各種レベルの電圧を生成する電源系回路と、外部とのデータ／信号の入出力（ＩＮ，ＯＵＴ）を行なう入出力回路と、ポンプ回路ＰＵＫが生成する内部電圧のレベルを検出し、その検出結果に基づいてポンプ動作を制御するポンプ制御回路などを含む。
【００４６】
ポンプ回路ＰＵＫは、容量素子のチャージポンプ動作を利用して所望のレベルの電圧を生成するチャージポンプ回路を含み、周辺回路ＰＨに含まれる発振回路からのクロック信号に従ってポンプ動作を行なって、各種動作モードに必要な正電圧および負電圧を含む内部電圧を生成する。これらの生成された電圧が、メモリアレイブロック♯１−♯ｎで消費される。
【００４７】
制御回路（シーケンサ）ＳＱは、動作モードに応じて周辺回路ＰＨを制御し、また、電源回路から生成される電圧のうち必要なレベルの電圧を選択してロウデコーダＸＤ１−ＸＤｎおよびＳＤデコーダ／ドライバＳＤＤ１−ＳＤＤｎに与える。この制御回路ＳＱは、動作モードに応じて対応の電圧を生成するチャージポンプ回路のみを活性化するように構成されてもよい。
【００４８】
図５は、図４に示すポンプ回路ＰＵＫに含まれる高電圧Ｖｐｐを発生する部分の構成の一例を示す図である。図５において、高電圧用チャージポンプは、電源ノードとノードＮＤ１の間に接続されるダイオードＤ１と、ノードＮＤ１およびＮＤ２の間に接続されるダイオード素子Ｄ２と、ノードＮＤ２およびＮＤ３の間に接続されるダイオード素子Ｄ３と、ノードＮＤ３およびＮＤ４の間に接続されるダイオード素子Ｄ４と、ノードＮＤ１、ＮＤ２およびＮＤ３にそれぞれ一方電極が接続される容量素子Ｃ１、Ｃ２およびＣ３と、クロック信号φ１に同期して容量素子Ｃ１およびＣ３へと他方電極へそれぞれ反転クロック信号を伝達するインバータＩＶ１およびＩＶ３と、クロック信号φ２を反転して容量素子Ｃ２の他方電極へ伝達するインバータＩＶ２と、ノードＮＤ４の電荷を蓄積するタンク容量ＣＴを含む。
【００４９】
ノードＮＤ４から高電圧Ｖｐｐが出力される。クロック信号φ１およびφ２は、互いに重なり合わない２相のクロック信号であり、図４に示す周辺回路ＰＨから供給される。ダイオード素子Ｄ１−Ｄ４は、それぞれ、たとえば一例として、ゲートとドレインが相互接続されるｐチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。
【００５０】
図６は、図５に示す高電圧用チャージポンプの定常状態時の動作を示すタイミング図である。以下、簡単に、図６を参照して、図５に示す高電圧用チャージポンプの動作について説明する。クロック信号φ１およびφ２は、各々その振幅は電源電圧Ｖｄｄである。
【００５１】
クロック信号φ１がＨレベルからＬレベルに立下がると、インバータＩＶ１およびＩＶ３の出力信号がＨレベルに立上がる。このとき、クロック信号φ２がＬレベルからＨレベルへ立上がり、インバータＩＶ２の出力信号がＬレベルとなる。ノードＮＤ１は、ダイオード素子Ｄ１により、電圧Ｖｄｄ−Ｖｔｈにプリチャージされている。クロック信号φ１の立下がりに応答してインバータＩＶ１のクロック信号がＨレベルに立上がると、容量素子Ｃ１のチャージポンプ動作により、ノードＮＤ１の電圧レベルがＶｄｄ上昇し、電圧２・Ｖｄｄ−Ｖｔｈレベルとなる。ここで、Ｖｔｈは、ダイオード素子Ｄ１−Ｄ４の順方向降下電圧（しきい値電圧の絶対値）を示す。
【００５２】
同様、インバータＩＶ３の出力信号がＨレベルに立上がり、容量素子Ｃ３のチャージポンプ動作により、ノードＮＤ３の電圧レベルがＶｄｄ上昇する。
【００５３】
このとき、インバータＩＶ２の出力信号がＬレベルとなるため、ノードＮＤ２の電圧レベルは低下する。ノードＮＤ２の電位降下により、ダイオード素子Ｄ２がオン状態となり、ノードＮＤ２の電圧レベルが、ノードＮＤ１からの充電動作により、電圧２・Ｖｄｄ−２・Ｖｔｈとなる（電荷の移動によりノードＮＤ１およびＮＤ２の電位差がＶｔｈとなるとダイオードＤ２はオフ状態となるが、ここでは、定常状態時の動作を考える）。ノードＮＤ２の電圧レベルは、ノードＮＤ３の電圧レベル以下であり、ダイオード素子Ｄ３はオフ状態を維持し、ノードＮＤ２のプリチャージが行なわれる。
【００５４】
クロック信号φ１がＨレベルに立上がり、クロック信号φ２がＬレベルに立下がると、インバータＩＶ１およびＩＶ３の出力信号がＬレベルとなり、インバータＩＶ２の出力信号がＨレベルとなる。応じて、ノードＮＤ１の電圧レベルが降下するものの、ダイオード素子Ｄ１により、ノードＮＤ１の電圧レベルがＶｄｄ−Ｖｔｈレベルにクランプされる。一方、ノードＮＤ２は、容量素子Ｃ２のチャージポンプ動作により、プリチャージ電圧レベルから電圧Ｖｄｄレベル上昇し、３・Ｖｄｄ−２・Ｖｔｈの電圧レベルとなる。一方、ノードＮＤ３の電圧レベルが低下すると、ノードＮＤ３は、ダイオード素子Ｄ３を介してノードＮＤ２から電荷が充電され、その電圧レベルが上昇する。すなわち、ノードＮＤ３の電圧レベルは、ノードＮＤ２の電圧よりＶｔｈ低い電圧レベル、すなわち３・Ｖｄｄ−３・Ｖｔｈレベルとなる。したがって、ノードＮＤ３は、クロック信号φ１に従って、電圧４・Ｖｄｄ−３・Ｖｔｈと３・Ｖｄｄ−３・Ｖｔｈの間で変化する。
【００５５】
ノードＮＤ４には、電圧安定化および充電電荷供給用のタンク容量ＣＴが接続されているだけであり、ダイオード素子Ｄ４を介して充電が行なわれる。したがって、このタンク容量ＣＴには、電圧４・Ｖｄｄ−４・Ｖｔｈの電圧レベルに対応する電荷が、タンク容量ＣＴの容量値に応じて格納される。これにより、電圧４・Ｖｄｄ−４・Ｖｔｈレベルの高電圧Ｖｐｐを生成することができる。例えば、電源電圧Ｖｄｄが３．３Ｖであり、順方向降下電圧Ｖｔｈが０．８Ｖの場合、高電圧Ｖｐｐは、（３．３−０．８）×４＝１０．０Ｖとなる。
【００５６】
したがって、たとえば書込または消去時に必要とされる高電圧Ｖｐｐは、図５に示すようなチャージポンプを用いて生成して、タンク容量ＣＴに電荷を格納する。メモリセル読出時に、メモリセル選択のために非昇圧の電源電圧を利用することが可能であれば、読出時において、このようなチャージポンプ回路（読出電圧が５．０Ｖの場合、ノードＮＤ２の電圧を選択ゲート線へ供給される読出電圧として利用される）が不要となり、ポンプ回路ＰＵＫの専有面積を低減することができる。
【００５７】
特に、メモリアレイブロック♯１−♯ｎに対してポンプ回路ＰＵＫが設けられており、これらのメモリアレイブロック♯１−♯ｎに共通に内部電圧を生成する場合、ポンプ回路のポンプ容量が大きくなり、また、実際の回路では、ポンプ効率は１ではないため、さらに多くの段数がチャージポンプ動作のために必要とされ、レイアウト面積が増大する。
【００５８】
したがって、選択トランジスタを用いることにより、メモリセルのメモリトランジスタのしきい値電圧を低くすることができ、メモリセルのコントロールゲートへ供給される読出電圧（ワード線読出電圧）として電源電圧Ｖｄｄを利用することができ、ポンプ回路ＰＵＫにポンプ段数を低減することができ、レイアウト面積を低減することができ、またポンプ動作に必要な消費電流も低減することができる。
【００５９】
また、ポンプ電圧が安定化するまで、メモリセル選択動作を待つ必要があり、動作開始までの待ち時間が必要となる。特に、データ読出に、このポンプ回路ＰＵＫのポンプ昇圧電圧を利用する構成において、連続的にデータの読出を行なう場合、消費電流によりポンプ昇圧電圧の電圧レベルが低下する場合、間欠的にデータ読出を行なう必要がある（チャージポンプ動作が、選択ワード線の昇圧動作により消費される電荷量を補償することができなくなる）ため、高速読出が行なえない。しかしながら、電源電圧をワード線読出電圧として利用することにより、このような読出の間欠動作化および待ち時間が不必要となり、高速読出を実現することができる。
【００６０】
さらに、メモリセルにおいて、メモリトランジスタと直列に選択トランジスタを接続する場合、高速読出のためには、できるだけ大きなメモリセル電流を駆動することが必要となる。その場合、選択トランジスタのチャネル抵抗を小さくしかつ電流駆動力を大きくする必要がある。選択トランジスタの電流駆動力を大きくするためにはサイズ（チャネル幅）を大きくすることが考えられる。しかしながら、選択トランジスタのサイズ（チャネル幅）を大きくした場合、メモリセルのレイアウト面積が増大し、面積削減の効果が損なわれる。そこで、選択制御線ＳＧとして選択ゲート線ＳＧＣおよびＳＧＦを用いて、チャージポンプ（ポンプ回路ＰＵＫ）のポンプ電圧を用いることなく選択トランジスタのゲート電極Ｇ１およびＧ２個々に電圧レベルを設定して、選択トランジスタのゲート電位をゲート電極間の容量結合を利用して昇圧して、そのコンダクタンスを大きくする。以下、この手法について説明する。
【００６１】
図７は、この発明の実施の形態１に従うメモリセルアレイブロックの平面レイアウトを概略的に示す図である。図７においては、８ビットのメモリセルＭＣのレイアウトを概略的に示す。この図７においては、ワード線ＷＬが、Ｘ方向に延在して配置され、これらのワード線ＷＬの間に、選択制御線ＳＧがＸ方向に延在して配置される。図７に示すワード線ＷＬおよび選択制御線ＳＧは、最上層が第２層メタル配線層で形成され、図７においてはメタルワード線ＭＷＬおよびメタル選択制御線ＭＳＧを示す。ワード線ＷＬは、メモリトランジスタのコントロールゲートに結合されるポリシリコン配線層と、このメタルワード線ＭＷＬとで構成され、ポリシリコン配線層とメタルワード線ワード線ＭＷＬとを所定の間隔で電気的に短絡する。このような杭打ち構造とすることにより、ワード線ＷＬの電気抵抗を等価的に低減して高速でワード線電圧を伝達する。
【００６２】
メタル選択制御線ＭＳＧは、ワード線ポリシリコン配線層と同層の第１の選択ゲート線ＳＧＣと所定の間隔で電気的に短絡して、ワード線と同様、選択ゲート線ＳＧＣの電気抵抗を低減する。第２の選択ゲート線ＳＧＦは、上層のメタル配線は配置されず、杭打ち構造は適用されない。
【００６３】
Ｙ方向に、第１層メタル配線で形成されるビット線ＢＬが、メモリセルＭＣの各列に対応して配置される。ビット線ＢＬと平行に、Ｙ方向に連続的に延在してソース線ＳＬが配置される。選択制御線ＳＧ（選択ゲート線ＳＧＣおよびＳＧＦ）の間の基板領域表面には、ソース不純物拡散層ＳＤが連続的に形成されており、このソース不純物拡散層ＳＤが、ソースコンタクトＳＣＮを介して、ソース線ＳＬに結合される。
【００６４】
ビット線ＢＬの間の領域に、ワード線ＷＬと交差するように、Ｘ方向に延びる矩形形状のフローティングゲートＦＧが配設される。フローティングゲートＦＧの一端に近接して、各ビット線ＢＬに、ビット線コンタクトＢＣＬが形成され、このフローティングゲート近傍の不純物拡散領域（ドレイン不純物領域）は、ビット線コンタクトＢＣＮを介して対応のビット線ＢＬに接続される。
【００６５】
メタルワード線ＭＷＬおよびメタル選択制御線ＭＳＧが、第２層メタル配線であり、第１層メタル配線で構成されるビット線ＢＬおよびソース線ＳＬと交差する方向に配設される。ワード線ＷＬ（ＭＷＬ）および選択制御線ＳＧ（ＭＳＧ）は、ソースコンタクトＳＣＮの領域を確保するために、ソース線ＳＬと交差する領域において、そのレイアウトが凸形状を形成するように、配線レイアウト位置がシフトされる。
【００６６】
選択制御線ＳＧに関して平行に、ミラー対称に、メモリセルＭＣが配設される。メモリセルＭＣが、したがって、ビット線コンタクトＢＣＮ、フローティングゲートＦＧ、ソース不純物拡散層ＳＴを囲む領域により形成される。
【００６７】
メモリセルアレイブロックにおいて、図７に示すレイアウトをＸ方向に繰返しかつＹ方向においてミラー対称に反転して繰り返すことにより、メモリセルアレイブロック内のメモリセルのレイアウトが得られる。
【００６８】
図８は、図７に示す線８Ａ−８Ａに沿った断面構造を概略的に示す図である。図８において、ｐ型基板領域１表面に、不純物領域２ｇおよび２ｈが間をおいて形成される。不純物領域２ｇは、ビット線コンタクトＢＣＮを介してビット線ＢＬに結合される。ビット線ＢＬ下層において不純物領域２ｇおよび２ｈの間の領域に、メモリトランジスタのコントロールゲート電極ＣＧが形成され、また選択トランジスタの選択ゲート電極Ｇ１およびＧ２がそれぞれ形成される。このコントロールゲート電極ＣＧと上層ゲート電極Ｇ１は、同層のの配線で形成される。下層ゲート電極Ｇ２は、上層ゲート電極Ｇ１下部にこれと整列して形成され、図８において示されないフローティングゲートと同一の配線層の配線で形成される。
【００６９】
ｐ型半導体基板領域１表面の、不純物領域２ｇおよび２ｈの間の領域は、たとえばフィールド絶縁膜（図示せず）などが形成され、このビット線ＢＬの延在方向に沿ったｐ型基板領域１表面においては、不純物領域２ｇおよび２ｈは分離される。
【００７０】
ビット線ＢＬ上層に、コントロールゲート電極ＣＧと整列して、メタルワード線ＭＷＬが配設され、また、メタルワード線ＭＷＬと同一配線層の配線で、ゲート電極層Ｇ１およびＧ２と整列して、メタル選択制御線ＭＳＧが形成される。メタルワード線ＭＷＬは、図示しない領域において所定の間隔で、コントロールゲート電極ＣＧと電気的に接続される。また、メタル選択制御線ＭＳＧは、メタルワード線ＭＷＬと同様、上層ゲート電極Ｇ１と、図示しない領域において、電気的に接続される。下層ゲート電極Ｇ２は、図示しない領域において、別の導電層と電気的に接続され、これらのゲート電極層Ｇ１およびＧ２に対しては互いに異なる電圧制御が行なわれる。
【００７１】
図９は、図７に示す線９Ａ−９Ａに沿った断面構造を概略的に示す図である。図９において、ｐ型半導体基板領域１表面に、不純物領域２ｇ、２ｉおよび２ｈがそれぞれ間をおいて形成される。不純物領域２ｇおよび２ｉの間の領域上層に、フローティングゲートＦＧが形成される。フローティングゲートＦＧは、不純物領域２ｇおよび２ｉと重なり合うように領域を有するように形成される。フローティングゲートＦＧ上層に、コントロールゲート電極ＣＧが形成される。コントロールゲート電極ＣＧ上層に、メタルワード線ＭＷＬがコントロールゲート電極ＣＧと整列して形成される。
【００７２】
不純物領域２ｉおよび２ｈの間の領域上層に、ゲート電極Ｇ２およびＧ１が形成され、また、これらのゲート電極Ｇ１およびＧ２上層に、ゲート電極Ｇ１およびＧ２と整列して、メタル選択制御線ＭＳＧが配設される。
【００７３】
図７から図９に示すように、メモリセルトランジスタと同一の製造工程で、選択トランジスタを形成することができる。図８および図９において、不純物領域２ｈが、図２に示すソース不純物拡散層２ｃに対応し、かつ図７に示すソース不純物拡散層ＳＤに対応する。
【００７４】
このフローティングゲートＦＧが、その下部に形成される不純物領域２ｇおよび２ｉと重なり合うように形成される。この場合、フローティングゲートＦＧは、アンドープのポリシリコンで形成し、コントロールゲート電極ＣＧと重なり合う領域にのみ、高濃度の不純物を注入して、低抵抗領域とする構成が用いられてもよい。この構成においては、不純物領域２ｇおよび２ｉと重なり合う領域は、高抵抗状態であり、不純物領域２ｇおよび２ｉとフローティングゲートＦＧとの重なり領域における寄生容量を低減する。フローティングゲートＦＧが、ドープトポリシリコンで構成されてもよい。この構成では、下層ゲート電極Ｇ２と接続する選択ゲート線ＳＧＦを低抵抗とすることができ、選択ゲート線ＳＧＦの電圧を高速で変化させることができる。いずれの構成においても、下層ゲート電極Ｇ２および選択ゲート線ＳＧＦは、フローティングゲートＦＧ形成工程と同一工程で形成される。
【００７５】
図１０は、図７から図９に示すゲート電極Ｇ１およびＧ２を結合する選択ゲート線ＳＧＦおよびＳＧＣの終端部のレイアウトを概略的に示す図である。制御ゲート線ＳＧＦにより、Ｘ方向に沿って１行に整列されるメモリセルの下層ゲート電極Ｇ２が共通に接続される（下層ゲート電極Ｇ２および選択ゲート線ＳＧＦは同一配線である）。選択ゲート線ＳＧＦ上層に、上層ゲート電極Ｇ１を結合する第２の選択ゲート線ＳＧＣが形成される（上層ゲート電極Ｇ１は選択ゲート線ＳＧＣと同一配線である）。選択ゲート線ＳＧＣに対してＸ方向に沿って整列する１行のメモリセルの上層ゲート電極Ｇ２が接続される。
【００７６】
終端部において、選択ゲート線ＳＧＦは、コンタクト１０ａを介して上層メタル配線１２に結合される。一方、選択ゲート線ＳＧＣは、コンタクト１０ｂを介して、メタル選択制御線ＭＳＧに結合される。このメタル配線１２には、図１に示すＳＧデコーダ／ドライバに含まれるＳＧＦドライバの出力が結合され、メタル選択制御線ＭＳＧは、同様、ＳＧデコーダ／ドライバに含まれるＳＧＣドライバに結合される。
【００７７】
ＳＧＣドライバおよびＳＧＦドライバは、Ｘ方向に整列するメモリセルの行各々に対応して配置される。これにより、制御ゲート線ＳＧＣおよびＳＧＦの電位を各行単位で個々に制御する。
【００７８】
メタル選択制御線ＭＳＧは、また、図においては示していないが、選択ゲート線ＳＧＣと所定の間隔で、電気的にコンタクトがとられ、制御ゲート線ＳＧＣの電気的抵抗が等価的に低減され、高速で、その電位を変化させる。一方、制御ゲート線ＳＧＦは、終端部においてメタル配線１２に結合される。第２の制御ゲート線ＳＧＦは、高速の電圧駆動は特に要求されないため、また、制御ゲート線ＳＧＦは、杭打ち構造とされない場合でも、フローティングゲートＦＧの低抵抗化のための不純物注入と同一工程において不純物注入が行われてその抵抗値が小さくされており、比較的高速で電位を変化させることができる。
【００７９】
図１１は、メタルワード線ＭＷＬおよびワード線ＷＬ（コントロールゲート電極ＣＧ）の終端部のレイアウトを概略的に示す図である。メタルワード線ＭＷＬは、終端部において、コンタクト１５を介してＸデコーダ出力を伝達する導電層１４に結合される。メタルワード線ＭＷＬは、下層に形成されるワード線ＷＬとコンタクト１６ａ、１６ｂを介して電気的に接続される。ワード線ＷＬにはメモリトランジスタのコントロールゲート電極ＣＧが結合される（同一の配線で構成される）。
【００８０】
なお、図１１においては、コントロールゲート電極ＣＧを結合するワード線ＷＬの終端部は、Ｘデコーダ出力を受けないように示される。しかしながら、ワード線ＷＬが、終端部において、同様コンタクト（またはワイヤ）を介して導電層１４に結合され、Ｘデコーダ出力を受けて、メタルワード線ＭＷＬおよびワード線ＷＬが共に終端部からＸデコーダの出力により駆動されてもよい。
【００８１】
図１２は、データ読出時のメモリセルＭＣ０およびＭＣ１の印加電圧の一例を示す図である。図１２においては、メモリセルＭＣ０が選択され、メモリセルＭＣ１が非選択状態とされる。このメモリセルＭＣ０およびＭＣ１は、ビット線を共有しており、データ読出時、ビット線に接続される不純物領域２ａおよび２ｅには、１．０Ｖのビット線読出電圧が供給される。メモリセルＭＣ０およびＭＣ１のコントロールゲート電極ＣＧへは、データ読出時、電源電圧Ｖｄｄがワード線読出電圧として供給される。
【００８２】
不純物領域２ｃへは、ソース線を介して接地電圧０．０Ｖが印加される。選択メモリセルＭＣ０において、選択制御線ＳＧ０において、上層ゲート電極Ｇ１および下層ゲート電極Ｇ２へは、それぞれ異なるタイミングで電源電圧Ｖｄｄが供給され、選択トランジスタＳＴが導通状態となる。一方、メモリセルＭＣ１においては、ゲート電極Ｇ１およびＧ２が共に接地電圧０．０Ｖに設定され、選択トランジスタＳＴは非導通状態に維持される。
【００８３】
したがって、不純物領域２ｃが共通のソース拡散層を介して接続され、また、不純物領域２ａおよび２ｅが共通のビット線に接続されてビット線読出電圧（１．０Ｖ）が供給されても、メモリセルＭＣ０の選択トランジスタＳＴがオン状態、メモリセルＭＣ１の選択トランジスタＳＴがオフ状態であり、選択メモリセルＭＣ０のメモリセルトランジスタＭＴの記憶情報に応じた電流が、不純物領域２ａから不純物領域２ｃへ流れる。
【００８４】
データ読出時においては、単に、すべてのワード線に対し電源電圧Ｖｄｄを供給する。フローティングゲートＦＧの蓄積電荷に従ってメモリセルＭＣ０およびＭＣ１のしきい値電圧が設定される。しきい値電圧分布は、電源電圧Ｖｄｄを状態判別基準電圧として利用しており、メモリセルトランジスタＭＴのしきい値電圧は、書込状態および消去状態いずれも低い電圧レベルである。また、非選択メモリセルＭＣ１のメモリトランジスタＭＴが過消去状態であっても、非選択メモリセルＭＣ１の選択トランジスタＳＴが非導通状態であり、確実に、不純物領域２ｃおよび２ｅの間の電流が流れる経路は遮断され、この過消去状態のメモリセルトランジスタＭＴのリーク電流の影響を排除して、正確なデータ読出を行なうことができる。
【００８５】
また、コントロールゲート電極ＣＧへは、電源電圧Ｖｄｄが供給されるだけであり、昇圧電圧は用いられておらず、データ読出時の消費電流を低減することができる。また、メモリセルの選択／非選択にかかわらすワード線読出電圧を全てのメモリセルに共通に印加することにより、データ読出時、メモリセル選択ごとにワード線の充放電を行う必要がなく、選択メモリセルの選択トランジスタのゲート電位の充放電だけであり、消費電流の増大を抑制することができる。
【００８６】
一方、選択トランジスタＳＴに関して、メモリセルＭＣ０においては、上層ゲート電極Ｇ１へは、電源電圧Ｖｄｄが供給される。一方、下層ゲート電極Ｇ２へは、電源電圧Ｖｄｄを供給した後フローティング状態とする。ゲート電極Ｇ１およびＧ２間の容量結合により、昇圧動作を行なって高電圧Ｖｐをゲート電極Ｇ２の電位を昇圧する。これにより、メモリセルＭＣ０において、選択トランジスタＳＴの制御電極電位を高くして、そのチャネルコンダクタンスを大きくすることができ、電流駆動力を大きくできる。これにより、高速で、不純物領域２ａおよび２ｃ間に電流を流すことができ、ビット線−ソース線間においてビット線読出電流を高速で放電でき、高速のデータ読出が実現される。
【００８７】
なお、データ読出時のセンス回路は、ビット線電位変化を検出する電圧センスアンプおよびビット線の電流変化を検出する電流センス方センスアンプのいずれが用いられてもよい。
【００８８】
図１３は、図１２に示す選択メモリセルの選択制御線ＳＧ０のゲート電極Ｇ１およびＧ２の経時的な電圧変化を概略的に示す図である。横軸の方向の時間を示す。
【００８９】
データ読出時、ワード線ＷＬが、電源電圧Ｖｄｄレベルに維持される。データ読出時、アドレス信号に従ってシーケンサの制御の下に、また、選択メモリセルの選択トランジスタの下層ゲート電極Ｇ２の電圧レベルが、電源電圧Ｖｄｄレベルに充電される（図１０のＳＧＦドライバ出力に従って）。この下層ゲート電極Ｇ２が、図１０に示す選択ゲート線ＳＧＦにより電源電圧Ｖｄｄレベルに設定されて安定化されると、次いで、図１０に示す選択ゲート線ＳＧＦがフローティング状態（ハイインピーダンス状態Ｈｉ−Ｚ）に維持される。
【００９０】
次いで、上層ゲート電極Ｇ１が、図１０に示すＳＧＣドライバの出力信号に従って、選択ゲート線ＳＧＣを介して電源電圧Ｖｄｄレベルに駆動される。ゲート電極Ｇ１およびＧ２は、ゲート線ＳＧＣおよびＳＧＦによりそれぞれ連続的に一体的に形成されており、それらの間の容量結合により、フローティング状態のゲート電極Ｇ２の電圧レベルが、電圧Ｖｄｄだけ上昇し、電圧２・Ｖｄｄレベルに上昇する。したがって、メモリセルＭＣ０において選択トランジスタＳＴのゲート電圧が、高電圧Ｖｐレベルとなる。この場合、単に、ゲート電極Ｇ１およびＧ２（選択ゲート線ＳＧＣおよびＳＧＦ）の間の容量結合を用いているだけであり、使用される電圧は、電源電圧Ｖｄｄだけである。したがって、昇圧用のチャージポンプは何ら利用されていないため、低消費電流で、選択メモリセルの選択トランジスタのゲート電位を昇圧することができる。これにより、高速で選択メモリセルの記憶データに応じたビット線電流変化を生成することができる。
【００９１】
ゲート電圧の昇圧構成により、選択トランジスタＳＴのサイズ（チャネル幅）を増大する必要がなく、メモリセルサイズの増大を抑制することができる。
【００９２】
また、電源電圧Ｖｄｄを利用しているだけであり、データ読出用のチャージポンプによる昇圧電圧発生までに要する時間を持つ必要がなく、高速の読出が可能となる。
【００９３】
図１４は、データ書込時（フローティングゲートへの電子の注入）におけるメモリセルＭＣ０およびＭＣ１に対する印加電圧を示す図である。図１４において、メモリセルＭＣ０が選択メモリセルの場合、不純物領域２ａにビット線を介して４．０Ｖのビット線書込電圧が供給される。コントロールゲート電極ＣＧには、ワード線を介して９．５Ｖの高電圧が供給される。メモリセルＭＣ０の選択トランジスタＳＴにおいては、下層ゲート電極Ｇ２が最終的に、９．５Ｖ程度の高電圧Ｖｐｐレベルに昇圧される。この場合においても、上層ゲート電極Ｇ１に与えられるワード線書込電圧Ｖｐｗに従って、下層ゲート電極Ｇ２の電圧レベルを電圧Ｖｄｄなどの低い電圧レベルから昇圧する。不純物領域２ｃは、ソース線を介して接地電圧レベルに維持される。
【００９４】
メモリセルＭＣ１は非選択メモリセルであり、ゲート電極Ｇ１およびＧ２には、接地電圧（０．０Ｖ）が供給される。コントロールゲート電極ＣＧには、９．５Ｖの高電圧が供給され、また不純物領域２ｅには、ビット線を介して同様、ビット線書込高電圧（４．０Ｖ）が供給される。
【００９５】
基板領域１は、接地電圧レベルに維持される。メモリセルＭＣ０において、メモリトランジスタＭＴはコントロールゲート電極ＣＧの電圧が９．５Ｖの高電圧であり、チャネルは形成されている。メモリセルＭＣ０において選択トランジスタＳＴが導通し、ビット線書込電圧４．０Ｖに従って、不純物領域２ａから不純物領域２ｃに電流が流れる。このメモリセルトランジスタＭＴおよび選択トランジスタＳＴを流れる電流において、チャネルホットエレクトロンｅが発生し、このチャネルホットエレクトロンがコントロールゲート電極ＣＧに供給される高電圧により加速されて、フローティングゲートＦＧに注入される。
【００９６】
非選択のメモリセルＭＣ１においては、選択トランジスタＳＴが非導通状態であり、メモリセルトランジスタＭＴがオン状態であっても、不純物領域２ｄを介して電流が流れる経路は遮断されており、チャネルホットエレクトロンは生成されず、フローティングゲートＦＧへの電子の注入は行なわれない。これにより、選択メモリセルＭＣ０に対し、データの書込を行ない、非選択メモリセルＭＣ１においては、フローティングゲートＦＧへの電子の注入は禁止することができる。
【００９７】
図１５は、図１４に示す選択されたメモリセルＭＣ０の選択トランジスタＳＴのゲート電極Ｇ１およびＧ２の電圧印加シーケンスを概略的に示す図である。
【００９８】
まず、データ書込時、下層ゲート電極Ｇ２に対し、電源電圧Ｖｄｄが供給される。その電圧レベルが電源電圧Ｖｄｄレベルで安定化すると、下層ゲート電極Ｇ２は、フローティング状態（ハイインピーダンス状態Ｈｉ−Ｚ）に維持される。その後、上層ゲート電極Ｇ１の電圧レベルが、高電圧Ｖｐｗレベルに駆動される。このゲート電極Ｇ１の電圧上昇により、ゲート電極Ｇ１およびＧ２間の容量結合により、フローティング状態のゲート電極Ｇ２の電圧レベルが。Ｖｐｗ上昇し、高電圧Ｖｐｐレベルに上昇する。この高電圧Ｖｐｐは、Ｖｄｄ＋Ｖｐｗである。書込が完了すると、上層ゲート電極Ｇ１の電圧降下とともに、ゲート電極Ｇ２が接地電圧レベルに駆動される。ゲート電極Ｇ１およびＧ２の電圧駆動は、図１０に示すように、ＳＧＣドライバおよびＳＧＦドライバにより行なわれる。
【００９９】
図１５に示すように、昇圧回路は、上層ゲート電極Ｇ１に対する高電圧Ｖｐｗを生成することが要求される。しかしながら、電圧Ｖｐｗは、最終の高電圧Ｖｐｐよりも低い電圧レベルである。したがって、チャージポンプを用いて、高電圧Ｖｐｐ（たとえば９．５Ｖ程度）の電圧を生成する状態に比べて、高電圧Ｖｐｗが、たとえば、６．０Ｖ（電源電圧Ｖｄｄが３．５Ｖ程度の場合）の電圧をチャージポンプ動作により生成することが要求されるだけであり、チャージポンプ回路の段数を低減でき、また占有面積および消費電流を低減することができる。
【０１００】
なお、選択メモリセルＭＣ０において選択トランジスタＳＴの下層ゲート電極Ｇ２は、電圧Ｖｐｐ／２の電圧レベルにプリチャージされた後に上層ゲート電極Ｇ１を電圧Ｖｐｐ／２の電圧レベルに駆動して、最終的に下層ゲート電極Ｇ２の電圧レベルを高電圧Ｖｐｐに設定してもよい。電源電圧Ｖｄｄが電圧Ｖｐｐ／２より低いときには、選択トランジスタのゲート駆動に使用される電圧レベルを低くすることができ（Ｖｐｗ＞Ｖｐｐ／２となるため）、応じて、昇圧回路の消費電流およびレイアウト面積を低減することができる。
【０１０１】
基板領域１との間のＦ−Ｎ（ファウラ−ノルドハイム）トンネリング電流を用いて書込を行なう場合には、非選択メモリセルにおいて、コントロールゲート電極ＣＧの電圧を、電源電圧ノードかまたは接地電圧レベルに維持する。ビット線に結合される不純物領域２ａおよび２ｅには、−９．５Ｖ程度の負電圧が供給され、また基板領域１に対しても、−９．５Ｖ程度の負電圧が供給される。これにより、フローティングゲートＦＧにより高電界が印加され、ファウラ−ノルドハイムトンネリング電流により、基板領域１から、選択メモリセルＭＣ０のフローティングゲートＦＧへ電子を注入することができる。非選択メモリセルにおいては、コントロールゲート電極ＣＧの電圧が、電源電圧Ｖｄｄまたは接地電圧レベルであり、フローティングゲートＦＧに印加される電界は、トンネリング現象を生じさせる強度よりも低いため、トンネリング電流は生じず書込は行なわれない。基板領域からのＦＮトンネル電流を利用する場合、選択トランジスタがソース線側に接続されており、選択トランジスタＳＴは、非導通状態に維持することができ、選択トランジスタ駆動のための電流消費がなく、消費電流を低減することができる。
【０１０２】
図１６は、消去動作時のメモリセルＭＣ０およびＭＣ１の印加電圧を示す図である。この消去動作時においては、メモリセルＭＣ０およびＭＣ１に対し同時に消去動作が行なわれる。すなわち、ｐ型半導体基板領域１上に形成されるメモリセル（セクタ）に対し一括消去が実行される。この消去時においては、ビット線に接続される不純物領域２ａおよび２ｅは開放状態（オープン状態）に維持される。不純物領域２ｃには、ソース線を介して−９．５Ｖの負電圧が供給される。メモリセルＭＣ０およびＭＣ１両者において、コントロールゲート電極ＣＧには、−９．５Ｖの負電圧が供給される。下層ゲート電極Ｇ２は、高電圧Ｖｐｐレベルに設定される。ｐ型基板領域１は、高電圧９．５Ｖ（Ｖｐｐレベル）に維持される。
【０１０３】
ｐ型基板領域１が、９．５Ｖの正の高電圧レベルに維持されても、ソース線に接続される不純物領域２ｃは、９．５Ｖの電圧レベルに維持されており、不純物領域２ａおよび２ｅはオープン状態であり、基板領域１から不純物領域２ａ−２ｅを介して電流が流れる経路は存在しない。
【０１０４】
不純物領域２ｃへ印加される９．５Ｖの高電圧は、メモリセルＭＣ０およびＭＣ１の選択トランジスタＳＴを介して、それぞれ、不純物領域２ｂおよび２ｄに供給される。メモリセルＭＣ０およびＭＣ１においてコントロールゲート電極ＣＧと基板領域１の間に高電界が形成され、フローティングゲートＦＧに蓄積される電子ｅが、ＦＮトンネリング電流により基板領域１へ放出され、また、不純物領域２ｂおよび２ｄを介して、選択トランジスタＳＴ下のチャネル領域を介してソース線へ電子が放出される。
【０１０５】
消去時においても、選択トランジスタＳＴの下層ゲート電極Ｇ２の電位を２段階で駆動して、電源電圧Ｖｄｄから高電圧Ｖｐｐレベルへまたは電圧Ｖｐｐ／２から高電圧Ｖｐｐへ駆動することにより、高電圧Ｖｐｐをチャージポンプ回路で発生してメモリセルに伝達する必要がなく、消去動作時に用いられる昇圧電圧生成のための消費電流を低減することができる。
【０１０６】
図１７は、ワード線ＷＬ（ＭＷＬ，ＣＧ）を駆動する部分の構成を概略的に示す図である。ワード線ＷＬは、ロウアドレス信号ＲＡＤを受けるＸデコーダ２０により駆動される。このＸデコーダ２０は、図４に示すロウデコーダＸＤ１−ＸＤｎに含まれ、各ワード線毎に設けられる。Ｘデコーダ２０は、ロウデコーダイネーブル信号ＸＤＥの活性化に応答して活性化され、ハイ側電源ノードＶＨおよびロー側電源ノードＶＬに与えられる電圧に従って対応のワード線ＷＬを駆動する。
【０１０７】
図１８は、図１７に示すＸデコーダ２０へ与えられる電圧を供給する部分の構成の一例を示す図である。図１８において、ワード線電圧供給部は、たとえば９．５Ｖの正の高電圧を発生する正の高電圧発生回路２２と、たとえば−９．５Ｖの負の高電圧を発生する負の高電圧発生回路２４と、動作モード指示信号ＭＯＤＥに従って、電源電圧Ｖｄｄ、正の高電圧発生回路２２の出力電圧および接地電圧のいずれかを選択してＸデコーダハイ側電源ノードＶＨを供給するハイ側電源切換回路２６と、動作モード指示信号ＭＯＤＥに従って負の高電圧発生回路２４の出力電圧および接地電圧の一方を選択してＸデコーダロー側電源ノードＶＬへ供給するロー側電源切換回路２８を含む。
【０１０８】
動作モード指示信号ＭＯＤＥは、複数ビットの信号であり、書込、消去および読出モードを指定する。図４に示す制御回路（シーケンサ）から生成され、外部からの動作モードを指定するコマンドに基づいて生成される。ロウアドレス信号ＲＡＤは、外部からのアドレス信号に従って生成される。
【０１０９】
ハイ側電源切換回路２６は、データ読出モード時には、電源電圧Ｖｄｄを選択して、ハイ側電源ノードＶＨへ供給する。書込モード時においては、ハイ側電源切換回路２２は、正の高電圧発生回路の生成するたとえば９．５Ｖの正の高電圧を選択してハイ側電源ノードＶＨへ供給する。消去モード時においては、ハイ側電源切換回路２６は、接地電圧を選択してハイ側電源ノードＶＨへ供給する。消去モード時、選択ワード線へは負の高電圧（たとえば−９．５Ｖ）が供給される。この場合、ロー側電源切換回路２８により、負の高電圧発生回路２４の発生する負の高電圧が選択されて、ロー側電源ノードＶＬへ供給される。書込および読出モード時には、ロー側電源切換回路２８は接地電圧を選択する。したがって、Ｘデコーダ２０においては、消去モード時、ハイ側電源ノードＶＨが接地電圧レベル、ロー側電源ノードＶＬが負の高電圧レベルに設定される。
【０１１０】
なお、この図１８に示す正の高電圧発生回路２２および負の高電圧発生回路２４は、図４に示すポンプ回路ＰＵＫに含まれる正電圧および負電圧生成用のチャージポンプをそれぞれ含み、ハイ側電源切換回路２６およびロー側電源切換回路２８は、図４に示す周辺回路ＰＨに含まれる。正の高電圧および負の高電圧は、ともに、チャージポンプ回路の昇圧動作により生成される。
【０１１１】
図１９は、選択ゲート線ＳＧＣおよびＳＧＦを駆動する回路の構成の一例を概略的に示す図である。図２０において、選択ゲート線駆動部は、ロウアドレス信号ＲＡＤに従って選択ゲート線ＳＧＣを駆動するＳＧＣドライバ３０と、ロウアドレス信号ＲＡＤに従って選択ゲート線ＳＧＦを駆動するＳＧＦドライバ３２を含む。これらのＳＧＣドライバ３０およびＳＧＦドライバ３２は、図４に示すＳＧデコーダ／ドライバＳＤＤ１−ＳＤＤｎに含まれ、各選択制御線ＳＧ（選択ゲート線ＳＧＣ、ＳＧＦ）に対応して設けられる。
【０１１２】
ＳＧＣドライバ３０は、イネーブル信号ＥＮＣの活性化に応答して活性化され、選択ゲート電圧Ｖｃｇを、対応の選択ゲート線ＳＧＣへ伝達する。ＳＧＦドライバ３２は、２つの活性化信号ＥＮＦＡおよびＥＮＦＢに従って、電源電圧Ｖｄｄを対応の選択ゲート線ＳＧＦへ伝達する。ＳＧＦドライバ３２は、活性化信号ＥＮＦＡの活性化に応答して活性化されて、電源電圧Ｖｄｄを選択ゲート線ＳＧＦへ供給し、活性化信号ＥＮＦＢが活性化されると、出力ハイインピーダンス状態となる。
【０１１３】
図２０は、ＳＧＣドライバ３０へ与えられる選択ゲート電圧Ｖｃｇを発生する部分の構成の一例を概略的に示す図である。図２０において、選択ゲート電圧発生部は、ゲート高電圧Ｖｐｗを発生するゲート高電圧発生回路３４と、動作モード指示信号ＭＯＤＥに従って電源電圧Ｖｄｄおよびゲート高電圧Ｖｐｗの一方を選択して、選択ゲート電圧Ｖｃｇとして出力するゲート電圧切換回路３６を含む。
【０１１４】
ゲート高電圧発生回路３４は、図４に示すポンプ回路ＰＵＫに含まれるチャージポンプを含み、さらに、チャージポンプの電圧レベルを検出する電圧検出回路等の構成も併せて含む。ゲート電圧切換回路３６は、図４に示す周辺回路ＰＨに含まれ、動作モード指示信号ＭＯＤＥに従って、この選択ゲート電圧Ｖｃｇの電圧レベルを切換える。
【０１１５】
図２１は、、図１７および図２０に示す制御信号ＭＯＤＥ、ＸＤＥ、ＥＮＣ、ＥＮＦＡおよびＥＮＦＢを発生する行系駆動部の構成の一例を概略的に示す図である。図２１において、行系駆動部は、動作モードを外部からのコマンドに従って検出するモード検出回路４０と、モード検出回路４０からのメインイネーブル信号ＭＥＮに従って、ロウデコーダイネーブル信号ＸＤＥを生成する行選択制御回路４２と、メインイネーブル信号ＭＥＮに従って、選択ゲートイネーブル信号ＥＮＣを生成するゲート昇圧制御回路４４と、メインイネーブル信号ＭＥＮに従って、活性化信号ＥＮＦＡおよびＥＮＦＢを生成するゲート選択制御回路４６を含む。
【０１１６】
モード検出回路４０から、また、動作モード指示信号ＭＯＤＥが出力される。モード検出回路４０は、図４に示す制御回路（シーケンサ）ＳＱに含まれ、行選択制御回路４２、ゲート昇圧制御回路４４およびゲート選択制御回路４６は、図４に示す周辺回路ＰＨに含まれる。
【０１１７】
図２２は、図２１に示す行駆動部の動作を示すタイミング図である。図２２においては、また、選択ゲート線ＳＧＦおよびＳＧＣの電圧変化を示す。図２２において、各制御信号は、正論理の信号でありＨレベルのときに活性状態となる場合が一例として示される。
【０１１８】
検出回路４０が、外部からのコマンドに従って動作モードを検出し、動作モード指示信号ＭＯＤＥを指定された動作モードを指定する状態に設定しかつメインイネーブル信号ＭＥＮを活性化する。メインイネーブル信号ＭＥＮの活性化に応答して、行選択制御回路４２が活性化され、ロウデコーダイネーブル信号ＸＤＥを活性状態（Ｈレベル）へ駆動する。ゲート選択制御回路４６は、このメインイネーブル信号ＭＥＮの活性化に従って、選択ゲート活性化信号ＥＮＦＡを活性化する。この選択ゲート活性化信号ＥＮＦＡの活性化に応答して、図１９に示すＳＧＦドライバが活性化され、選択ゲート線ＳＧＦに、電源電圧Ｖｄｄを伝達する。選択ゲート線ＳＧＦの電圧レベルが確定状態となると、次いで、ゲート選択制御回路４６が、選択ゲート活性化信号ＥＮＦＢを活性化する（Ｈレベルに駆動する）。この選択ゲート活性化信号ＥＮＦＡおよびＥＮＦＢがともにＨレベルの活性状態となると、図１９に示すＳＧＦドライバ３２が、出力ハイインピーダンス状態となり、選択ゲート線ＳＧＦがフローティング状態となる。
【０１１９】
選択ゲート活性化信号ＥＮＦＢが活性化されて選択ゲート線ＳＧＦファがフローティング状態となると、ゲート選択制御回路４６の出力信号に従って、ゲート昇圧制御回路４４が、選択ゲートイネーブル信号ＥＮＣを活性状態へ駆動する。この選択ゲートイネーブル信号ＥＮＣの活性化に従って、ＳＧＣドライバが活性化され、選択ゲート線ＳＧＣへ電圧Ｖｃｇを伝達する。この選択ゲート線ＳＧＣの電圧レベルの上昇に応じて、また、選択ゲート線ＳＧＦの電圧レベルがＶｄｄ＋Ｖｃｇのレベルにまで上昇する。この期間、選択ゲート活性化信号ＥＮＦＡおよびＥＮＦＢがＨレベルの活性状態であり、選択ゲート線ＳＧＦはフローティング状態にある。
【０１２０】
所定の動作（読出、書込、消去動作）が完了すると、メインイネーブル信号ＭＥＮが非活性化され、応じて、制御回路４２、４４および４６が非活性化され、制御信号ＸＤＥ、ＥＮＣ、ＥＮＦＡおよびＥＮＦＢがＬレベルの非活性状態へ駆動される。応じて、図２４に示すＳＧＣドライバ３０およびＳＧＦドライバ３２が非活性化され、選択ゲート線ＳＧＣおよびＳＧＦが、それぞれ、接地電圧レベルの非活性状態へ駆動される。
【０１２１】
したがって、選択ゲート線ＳＧＦへは、電源電圧Ｖｄｄが供給されるだけであり、選択ゲート線を昇圧するための昇圧電圧発生部は不要となる。また、選択ゲート線ＳＧＣを駆動する回路の生成する電圧レベルも低く設定することができる。
【０１２２】
［変更例］
図２３は、この発明の実施の形態１に従う不揮発性半導体記憶装置の変更例の構成を概略的に示す図である。図２３においては、２ビットのメモリセルＭＣ０およびＭＣ１の断面構造を概略的に示す。この図２４に示すメモリセルＭＣ０およびＭＣ１の構成においては、メモリセルトランジスタＭＴが、情報を電荷の形態で記憶する電荷トラップ膜ＴＲＰをフローティングゲートに代えて有する。電荷トラップ膜ＴＲＰ上には、コントロールゲート電極ＣＧが形成され、ワード線ＷＬ（ＷＬ１，ＷＬ０）に接続される。電荷トラップ膜ＴＲＰは、たとえば酸化膜−窒化膜−酸化膜の多層構造のＯＮＯ膜で構成され、図において斜線で示す窒化膜に、電荷が蓄積される。
【０１２３】
図２３に示すメモリセルＭＣ０およびＭＣ１の他の構成要素は、図２に示すメモリセルＭＣ０およびＭＣ１の断面構造に示す要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２４】
このＯＮＯ膜で構成される電荷トラップ膜ＴＲＰを利用する場合、選択トランジスタＳＴの下層ゲート電極Ｇ２がコントロールゲート電極ＣＧと同一製造工程で形成される。この下層ゲート電極層Ｇ２の上部に、上層ゲート電極Ｇ１が形成される。したがって、選択トランジスタＳＴにおいて、ゲートを２層構造とするために、配線工程が１つ増加される。しかしながら、不揮発性半導体記憶装置内の動作制御用のシーケンサまたはこの不揮発性半導体記憶装置と同一チップ上に集積化されるプロセッサ（マイクロプロセッサ）に含まれるトランジスタ（ロジックトランジスタ）の製造工程時において、ロジックトランジスタのゲート電極層の形成時に、上層ゲート電極Ｇ１を並行して作製することができ、製造工程の増加を抑制することができる（ロジック回路のＭＯＳトランジスタが、２層ポリシリコンゲートプロセスを利用する場合）。
【０１２５】
図２４に示すメモリセルＭＣ０およびＭＣ１の平面レイアウトは、図７に示すメモリセルのレイアウトと同じである。フローティングゲートに代えて、電荷トラップ膜ＴＲＰが配設される。データの書込／読出／消去動作は、先のフローティングゲートを用いる場合と同様にして行なわれる（印加電圧レベルが異なる）。この場合においても、選択トランジスタＳＴを２層ゲート構造とし、選択ゲートＧ１およびＧ２を個々にその電圧レベルを設定することにより、正および負の昇圧電圧を生成する回路の規模を低減することができ、チップレイアウト面積および消費電流を低減することができる。
【０１２６】
図２４は、ソース線および基板領域への印加電圧を発生する部分の構成を概略的に示す図である。図２４において、ソース／基板電圧供給部は、正の高電圧を発生する高電圧発生回路５０と、動作モード指示信号ＭＯＤＥに従って、高電圧発生回路５０および接地電圧のいずれかを選択して、ソース線電圧Ｖｓｌおよび基板電圧Ｖｓｕｂを生成する電源切換回路５２を含む。
【０１２７】
ソース線電圧Ｖｓｌは、ソース線ＳＬへ供給され、基板電圧Ｖｓｕｂが、ｐ型基板領域１へ供給される。
【０１２８】
高電圧発生回路５０は、チャージポンプ回路および電圧レベル検出回路および検出結果によるポンプ動作制御回路を含み、図４に示すポンプ回路ＰＵＫおよび周辺回路ＰＨに配置される。
【０１２９】
この電源切換回路５２は、データ読出モード時、ソース線電圧Ｖｓｌおよび基板電圧Ｖｓｕｂとして、接地電圧（０．０Ｖ）を選択する。データ書込時においては、電源切換回路５２は、同様、電源切換回路５４は接地電圧を選択してソース線電圧Ｖｓｌおよび基板電圧Ｖｓｕｂを生成する。消去モード時には、電源切換回路５２は、高電圧発生回路５０からの高電圧（たとえば９．５Ｖ）を選択してソース線電圧Ｖｓｌおよび基板電圧Ｖｓｕｂを生成する。
【０１３０】
この電源切換回路５２は、ソース線電圧Ｖｓｌおよび基板電圧Ｖｓｕｂを、高電圧発生回路５０の出力電圧または接地電圧レベルに設定する。データ書込がチャネルホットエレクトロンを生成してフローティングゲートＦＧへ注入することにより行われ、消去が、Ｆ−Ｎトンネリング電流を利用してフローティングゲートＦＧから基板領域へ電子を放出することにより行われる。
【０１３１】
なお、ビット線ＢＬに供給されるビット線書込電圧およびビット線読出電圧を発生する部分も、同様、電源切換回路の構成を用いて生成される。
【０１３２】
この図２４に示す電源系回路は、フローティングゲートおよび電荷トラップ膜を利用するメモリセルのいずれにおいても利用することができ、また、電荷トラップ膜を利用するメモリセル構造に対しても図１７から図１９に示す構成を利用して必要電圧の生成および選択メモリセルの駆動を行うことができる。
【０１３３】
以上のようにこの発明の実施の形態１に従えば、メモリセルを選択トランジスタおよびメモリセルトランジスタの直列体で構成し、かつ選択トランジスタをそれぞれの電圧レベルが個々に設定される２層ゲート構造としており、選択トランジスタのゲート電位を昇圧するための昇圧用チャージポンプ回路が不要となるかまたはその規模を軽減することができ、消費電流を低減することができ、また、チップレイアウト面積を低減することができる。
【０１３４】
また、選択トランジスタを利用しており、メモリトランジスタＭＴのしきい値電圧を低くすることができ、また過消去状態も許容することができる。したがって、データの書込時、過消去状態を防止するためにしきい値電圧を所定値以上に上昇させるための書き戻し処理が不要となり、また過消去状態のメモリセルによるデータの正確な読出が行なわれるか否かを検証するベリファイ動作が不要となり、データのプログラム動作（書込および消去動作）シーケンスが簡略化され、制御回路（シーケンサ）の規模を軽減することができ、応じてチップ面積を低減することができる。
【０１３５】
また、この選択トランジスタのしきい値電圧は、比較的高く設定することができ（ゲート電位を上昇させることができるため）、メモリトランジスタのしきい値電圧が低い状態であり、また微細化される場合においても、メモリセルトランジスタのサブスレッショルドリーク電流（オフリーク電流）を、選択トランジスタＳＴによりその経路を遮断することができ、スタンバイ時における消費電流を低減することができる。
【０１３６】
［実施の形態２］
図２５は、この発明の実施の形態２に従う不揮発性メモリセルアレイの構成を概略的に示す図である。図２５においては、１列に整列して配置される４ビットのメモリセルＭＣ０−ＭＣ３を代表的に示す。これらのメモリセルＭＣ０−ＭＣ３は、共通にビット線ＢＬに接続され、かつそれぞれソース線ＳＬに共通に接続される。したがって、これらのメモリセルＭＣ０−ＭＣ３は、ビット線ＢＬとソース線ＳＬの間に互いに並列に接続される。
【０１３７】
メモリセルＭＣ０−ＭＣ３は、３層ゲート構造を有し、フローティングゲートＦＧと、第１および第２のコントロールゲート電極ＣＧ１およびＣＧ２を含む。これらのメモリセルＭＣ０−ＭＣ３には、それぞれ、ワード線ＷＬ０−ＷＬ３が配設される。ワード線ＷＬ０−ＷＬ３それぞれには、１行に整列した配置されるメモリセルが共通に接続される。
【０１３８】
ワード線ＷＬ０−ＷＬ３の各々は、第１および第２のコントロールゲート電極ＣＧ１およびＣＧ２にそれぞれ結合されるワード制御線ＷＣＬおよびワード選択線ＷＳＬを含む。ワード選択線ＷＳＬおよびワード制御線ＷＣＬは、その電圧レベルが個々に設定される。
【０１３９】
図２６は、図２５に示すメモリセルＭＣ０−ＭＣ３の断面構造を概略的に示す図である。これらのメモリセルＭＣ０−ＭＣ３は同一構造を有するため、図２６においては、メモリセルＭＣにより、これらのメモリセルＭＣ０−ＭＣ３を代表的に示す。メモリセルＭＣは、ｐ型半導体基板領域６０表面に、互いに間をおいて形成される不純物領域６２ａおよび６２ｂと、これらの不純物領域６２ａおよび６２ｂの間の基板領域表面上に形成されるフローティングゲートＦＧと、フローティングゲートＦＧ上に形成される第２および第１のコントロールゲート電極ＣＧ２およびＣＧ１を含む。フローティングゲートＦＧは、メモリセルごとに分離され、一方、コントロールゲート電極ＣＧ２およびＣＧ１は、行方向に整列して配置されるメモリセルにおいてワード選択線ＷＳＬおよびワード制御線ＷＣＬにより共通に結合される。コントロールゲート電極ＣＧ１が、ワード制御線ＷＣＬに結合され、コントロールゲート電極ＣＧ２がワード選択線ＷＳＬに結合される。なお、コントロールゲート電極ＣＧ１およびＣＧ２は、各メモリセルの電極領域を示し、ワード選択線ＷＳＬおよびワード制御線ＷＣＬは、コントロールゲート電極ＣＧ１およびＣＧ２と同一配線層の配線で直線的に行方向に延在して配置されるポリシリコン層により形成される。
【０１４０】
不純物領域６２ａは、ビット線ＢＬに結合され、不純物領域６２ｂがソース線ＳＬに結合される。不純物領域６２ｂが、隣接メモリセルと共有される。また、不純物領域６２ａも隣接メモリセルと共有される。
【０１４１】
図２７は、図２６に示すメモリセルＭＣの記憶データ読出時のコントロールゲート電極ＣＧ１およびＣＧ２の電位変化を概略的に示す図である。以下、図２７を参照して、図２６に示すメモリセルＭＣのデータ読出時の動作について簡単に説明する。
【０１４２】
データ読出時においては、ビット線ＢＬには、読出電圧（たとえば１．０Ｖ）が供給され、ソース線ＳＬは、接地電圧レベルに維持される。基板領域６０は、接地電圧レベルである。フローティングゲートＦＧには、記憶データに応じた電荷量が蓄積される。
【０１４３】
まず、ワード選択線ＷＳＬを、電源電圧Ｖｄｄレベルに駆動し、その電圧レベルが安定化するとフローティング状態（ハイインピーダンス状態Ｈｉ−Ｚ）に設定する。このとき、ワード制御線ＷＣＬの電圧レベルは、まだ接地電圧レベルである。コントロールゲート電極ＣＧ２の電圧レベルが、電源電圧Ｖｄｄレベルに維持される。
【０１４４】
次いで、このワード選択線ＷＳＬがフローティング状態となると、ワード制御線ＷＣＬの電圧レベルを、電源電圧Ｖｄｄレベルに駆動する。応じて、ワード選択線ＷＳＬおよびワード制御線ＷＣＬの間、すなわちコントロールゲート電極ＣＧ１およびＣＧ２の間の容量結合により、ワード選択線ＷＳＬの電圧レベルが２・Ｖｄｄレベルまで上昇し、第２のコントロールゲート電極ＣＧ２の電圧レベルが、同様、電圧２・Ｖｄｄレベルまで上昇する。
【０１４５】
したがって、メモリセルＭＣのしきい値電圧を、記憶情報に応じて、２・Ｖｄｄ以下および２・Ｖｄｄ以上の電圧レベルに設定することができ、しきい値電圧を過消去状態を防止するために高い状態に設定し、かつ電源電圧Ｖｄｄが低い場合においても、正確に、メモリセルＭＣの記憶データに応じた読出電流を、ビット線ＢＬ−ソース線ＳＬ間に流すことができる。この場合、電源電圧が利用されるだけであり、内部でチャージポンプを利用して電圧２・Ｖｄｄを生成する必要はなく、消費電流を低減することができかつ内部電圧生成部の占有面積を低減することができる。
【０１４６】
また、電源電圧を利用するだけであり、実施の形態１と同様、チャージポンプ動作により内部電圧が安定化するまでワード線選択動作開始を待つ必要がなく、高速読出を実現することができる。
【０１４７】
なお、データ読出時において、過消去の問題を生じさせることなく、電源電圧Ｖｄｄの読出電圧レベルで十分にメモリセルＭＣの記憶データに応じたしきい値電圧に対応する読出電流が、ビット線ＢＬおよびソース線ＳＬの間に流すことが可能な場合には、ワード選択線ＷＳＬおよびワード制御線ＷＣＬは、同じタイミングで、電源電圧Ｖｄｄレベルへ駆動する。この場合、ワード選択線ＷＳＬおよびワード制御線ＷＣＬの間の層間絶縁膜を介する寄生容量が大きい場合でも、この寄生容量の影響を受けることなく、コントロールゲートＣＧ２を高速で、電源電圧Ｖｄｄレベルへ駆動することができる。
【０１４８】
図２８は、図２６に示すメモリセルのデータ書込時のコントロールゲートの電圧変化を概略的に示す図である。データ書込時においては、フローティングゲートＦＧへ電子が注入される。この場合、基板領域６０は、負電圧（たとえば−９．５Ｖ）に設定され、ビット線ＢＬも負電圧−９．５Ｖに設定される。ソース線ＳＬは、オープン状態（フローティング状態）である。この状態で、まず、ワード選択線ＷＳＬを最終目標電圧の１／２倍、すなわちＶｐｐ／２の電圧レベルに駆動し、その後、フローティング状態に維持する。このときワード制御線ＷＣＬは接地電圧レベルである。ワード選択線ＷＳＬの電圧レベルが、電圧Ｖｐｐ／２のレベルで安定化すると、次いで、ワード制御線ＷＣＬを電圧Ｖｐｐ／２の電圧レベルにまで駆動する。ワード制御線ＷＣＬの電圧上昇に従って、層間絶縁膜を介しての容量結合により、ワード選択線ＷＳＬの電圧レベルが目標電圧Ｖｐｐ（たとえば９．５Ｖ）のレベルに上昇し、応じて、コントロールゲート電極ＣＧ２の電圧レベルが、高電圧Ｖｐｐレベルに維持される。この高電圧Ｖｐｐが、たとえば９．５Ｖであれば、コントロールゲート電極ＣＧ２と基板領域６０の間に、１９Ｖ程度の高電圧が印加され、この高電界により、フローティングゲートＦＧへ、基板領域６０からＦ−Ｎトンネル電流により電子が注入される。
【０１４９】
データ書込が完了すると、ワード選択線ＷＳＬおよびワード制御線ＷＣＬはともに接地電圧レベルへ駆動される。
【０１５０】
この書込時において、高電圧Ｖｐｐが必要な場合においても、周辺部におけるポンプ回路においては、高電圧の１／２倍、すなわちＶｐｐ／２のレベルの電圧を発生することが必要とされるだけである。したがって、高電圧Ｖｐｐを発生するチャージポンプの段数を低減することができ、応じてレイアウト面積および消費電流を低減することができる。特に、高電圧Ｖｐｐを、チャージポンプ動作により電源電圧Ｖｄｄから昇圧して生成する場合、電源電圧Ｖｄｄが低電圧（たとえば２．０Ｖ）の場合、大幅に、そのチャージポンプの段数を低減することができ、面積削減効果および消費電流低減効果が大きくなる。
【０１５１】
図２９は、図２６に示すメモリセルの消去時のコントロールゲートの電圧変化を概略的に示す図である。消去モード時においては、基板領域６０に形成されるメモリセルに対する一括消去が実行される。ビット線ＢＬおよび基板領域６０に高電圧Ｖｐｐが供給され、ソース線ＳＬはフローティング状態に設定される。この状態で、まずワード選択線ＷＳＬを、目標負電圧Ｖｂｂの１／２倍のレベル、すなわちＶｂｂ／２のレベルにまで駆動し、次いで、フローティング状態に維持する。このとき、ワード制御線ＷＣＬは、接地電圧レベルである。
【０１５２】
ワード選択線ＷＳＬの電圧レベルが電圧Ｖｂｂ／２のレベルで安定化すると、次いで、ワード制御線ＷＣＬを、電圧Ｖｂｂ／２のレベルにまで駆動する。応じて、ワード選択線ＷＳＬの電圧レベルが、層間絶縁膜を介しての容量結合により電圧Ｖｂｂ／２だけ低下し、その電圧レベルが目標負電圧Ｖｂｂのレベルとなる。したがって、負電圧Ｖｂｂが、−９．５Ｖの場合、基板領域６０が、たとえば９．５Ｖの高電圧であり、フローティングゲートＦＧから基板領域６０へ電子がＦ−Ｎトンネル電流により流出する。
【０１５３】
したがって、消去動作時においても、この消去動作のために必要な負電圧のレベルを半減することができ、高電圧生成時と同様、そのチャージポンプの段数および消費電力を低減することができる。
【０１５４】
なお、ビット線ＢＬの電圧は、それぞれ、ビット線電圧発生部により、高電圧Ｖｐｐおよび負電圧Ｖｂｂが生成されて与えられる。しかしながら、ワード線駆動用の電圧発生部において、各動作モードにおいて必要とされる電圧レベルを低くすることができ、ワード線駆動用電圧発生部の消費電力およびメモリチップレイアウト面積を低減することができる。
【０１５５】
図３０、この発明の実施の形態２におけるワード線駆動部の構成を概略的に示す図である。図３０において、ワード線駆動部は、ロウアドレス信号ＲＡＤをデコードするＸデコード回路６５と、Ｘデコード回路６５の出力信号に従って選択／非選択状態が決定され、ワード制御線ＷＣＬを、選択／非選択状態へ駆動するワード制御線ドライバ６７と、Ｘデコード回路６５からのデコード信号に従って、選択的にワード選択線ＷＳＬを選択状態へ駆動するワード選択線ドライバ６９を含む。
【０１５６】
ワード制御線ドライバ６７は、活性化信号ＥＮＣに従って、選択時、その電源ノードＶＨおよびＶＬに与えられた電圧に従って、ワード制御線ＷＣＬを電源電圧、高電圧、および負電圧のいずれかの電圧レベルに駆動する。
【０１５７】
ワード選択線ドライバ６９は、活性化信号ＥＮＦＡおよびＥＮＦＢに従って動作タイミング信号が決定され、ワード選択線ＷＳＬを、その電源ノードＶＨおよびＶＬに与えられる電圧レベルへ駆動する。
【０１５８】
Ｘデコード回路６５、ワード制御線ドライバ６７およびワード選択線ドライバ６９は、図４に示すロウデコーダＸＤ１−ＸＤｎのブロックに含まれ、それぞれワード制御線ＷＣＬおよびワード選択線ＷＳＬに対応して配置される。
【０１５９】
この発明の実施の形態２に従う不揮発性半導体記憶装置においては、選択トランジスタは設けられていないため、ＳＧデコーダ／ドライバＳＤＤ１−ＳＤＤｎのブロックは設けられない。これを除いて、図４に示すメモリ回路の配置を、本実施の形態２においても適用することができる。
【０１６０】
活性化信号ＸＤＥ、ＥＮＣ、ＥＮＦＡおよびＥＮＦＢは、図１７から図１９において示す活性化信号と同様のタイミングで活性化される。
【０１６１】
図３１は、図３０に示すドライバ６７および６９の電源ノードＶＨおよびＶＬへ印加される電圧を発生するロウ系電源部の構成を概略的に示す図である。ロウ系電源部からの電圧が共通にドライバ６７および６９の電源ノードＶＨおよびＶＬに供給される。
【０１６２】
図３１において、ロウ系電源部は、電圧Ｖｐｐ／２を生成するハーフＶｐｐ発生回路７０と、電圧Ｖｂｂ／２を発生するハーフＶｂｂ発生回路７２と、動作モード指示信号ＭＯＤＥに従って、電源電圧Ｖｄｄ、高電圧Ｖｐｐ／２、および負電圧Ｖｂｂ／２のいずれかを選択して、ハイ側電源ノードＶＨおよびロー側電源ノードＶＬへ伝達するワード電源切換回路７４を含む。
【０１６３】
ワード電源切換回路７４は、読出モード時には、電源電圧Ｖｄｄおよび接地電圧を選択して、それぞれ、ハイ側電源ノードＶＨおよびロー側電源ノードＶＬへ供給する。書込モード時においては、ワード電源切換回路７４は、ハーフＶｐｐ発生回路７０からの電圧Ｖｐｐ／２を選択してハイ側電源ノードＶＨへ供給し、かつ接地電圧を選択してロー側電源ノードＶＬへ伝達する。
【０１６４】
消去モード時においては、ワード電源切換回路７４は、ハーフＶｂｂ発生回路７２からの負電圧Ｖｂｂ／２を選択してロー側電源ノードＶＬへ伝達し、一方、接地電圧を、ハイ側電源ノードＶＨへ伝達する。
【０１６５】
ドライバ６７および６９の電源ノードＶＨおよびＶＬの電圧レベルは互いに同一とされる。ドライバ６７および６９個々に電源回路を配置する必要がなく、電源回路の構成が簡略化されまたレイアウト面積が低減される。
【０１６６】
図３０に示すドライバ６７および６９へ与えられる活性化信号ＥＮＣ、ＥＮＦＡおよびＥＮＦＢは、図２１に示す制御部の構成を用いて生成される。実施の形態１における選択トランジスタの制御ゲート（Ｇ１，Ｇ２）に代えて、コントロールゲート電極ＣＧ１およびＣＧ２が、ワード制御線ＷＣＬおよびワード選択線ＷＳＬを介して駆動される。したがって、実施の形態１における選択ゲート線ＳＧＣおよびＳＧＦと同じタイミングで、ワード制御線ＷＣＬおよびワード選択線ＷＳＬを駆動することができる。
【０１６７】
なお、負電圧および高電圧が発生される場合、各ドライバ６７および６９およびワード電源切換回路７４において、内部で、制御信号のレベル変換が適宜実行され、正確な電圧切換が実行される。
【０１６８】
［変更例］
図３２は、この発明の実施の形態２の変更例のメモリセルＭＣの構成を概略的に示す図である。図３２において、メモリセルＭＣは、基板領域６０表面に形成される不純物領域６２ａおよび６２ｂの間に形成される電荷トラップ膜（蓄積膜）８０を含む。この電荷トラップ膜８０は、酸化膜−窒化膜−酸化膜のＯＮＯ膜で構成され、斜線で示す窒化膜に、記憶情報に応じて電荷（電子）を蓄積する。
【０１６９】
この電荷トラップ膜８０上部に、ポリシリコンゲートＰＧ２およびＰＧ１が整列して形成される。ポリシリコンゲートＰＧ１およびＰＧ２の間に層間絶縁膜８２が形成され、ポリシリコンゲートＰＧ１およびＰＧ２の間に寄生容量が形成される。これらのポリシリコンゲートＰＧ１およびＰＧ２が、前述のコントロールゲート電極ＣＧ１およびＣＧ２二それぞれ対応する。ポリシリコンゲートＰＧ２が、ワード選択線ＷＳＬに結合され、ポリシリコンゲートＰＧ１が、ワード制御線ＷＣＬに結合される。
【０１７０】
この図３２に示すメモリセルＭＣを用いる場合、フローティングゲートに代えてＯＮＯ膜で構成される電荷トラップ膜８０が用いられる。この構成の場合、フローティングゲートを用いる場合よりもその高さを低くすることができ、メモリセルＭＣを多層ポリシリコンゲート構造としても、メモリ装置内部の周辺部または同一チップ上のプロセッサなどのの回路のシングルゲートのトランジスタとの段差を緩和することができる。
【０１７１】
電荷トラップ膜８０を用いる場合、蓄積電荷の移動は少なく、ポリシリコンゲートＰＧ２下部にのみ電荷が蓄積される。したがって、電荷トラップ膜８０を、直線的に行線方向に連続的に延在して配置しても、正確なデータの記憶を行なうことができる。したがって、図７に示す平面レイアウトにおいて、フローティングゲートＦＧに代えて、電荷トラップ膜をビット線ＢＬに沿って直線的に延在してメモリセルを形成することができる（図７のレイアウトにおいて選択ゲートは、ワード線（ＷＣＬ，ＷＳＬ）として用いられる）。フローティングゲートを分離するための領域が不要となり、メモリセルサイズを低減することができる。
【０１７２】
また、ワード制御線ＷＣＬおよびワード選択線ＷＳＬのレイアウトとしては、選択ゲートＧ１およびＧ２に対する配線ＳＧＣおよびＳＧＦ（図１０参照）と同様のレイアウトを利用することができ、ワード選択線ＷＳＬおよびワード制御線ＷＣＬは、終端部において、それぞれ、ワード制御線ドライバおよびワード選択線ドライバに結合される。また、この場合、ワード選択線ＷＳＬおよびワード制御線ＷＣＬは、互いに対向する端部においてそれぞれワード選択線ドライバおよびワード制御線ドライバに結合されてもよい。１つのワード線（ＷＣＬ，ＷＳＬ）に対して両端にワード制御線ドライバおよびワード選択線ドライバが対向して配置されるため（一端にワード制御線ドライバ、他端にワード選択線ドライバが配置される）、Ｘデコード回路と同一ピッチで、ワード制御線ドライバおよびワード選択線ドライバを配置することができる。
【０１７３】
以上のように、この発明の実施の形態２に従えば、電荷蓄積領域（電荷トラップ膜またはフローティングゲート）上部の導電層にさらに、上層に導電層を形成し、これらの導電層を個々に電圧レベルを設定している。したがって、これらのメモリセルの導電層間の容量結合を用いて昇圧動作を行なうことができ、ワード線駆動用電圧発生部の発生電圧レベルを低減することができ、チャージポンプを用いる場合のポンプ段数を低減でき、消費電力およびレイアウト面積を低減することができる。また、電源電圧が低い場合においても、読出時、このメモリセルのゲート電位を高くすることができ、しきい値電圧が高い電圧レベルで分布する状態で、メモリセルデータの正確な読出を行なうことができ、オフリーク電流および過消去の問題を回避することができる。
【０１７４】
［実施の形態３］
図３３は、この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図３３において、ｐ型ウェル９０の外周に、ボトムＮウェル９２が設置される。このｐ型ウェル９０には、メモリセルＭＣが形成され、メモリセルに対応してワード線、ビット線、およびソース線が配置される。すなわち、ｐがタウェル９０がメモリセルの利用される。
【０１７５】
メモリセルＭＣは、フローティングゲート（ＦＧ）を有する積層ゲート型トランジスタであってもよく、また電荷トラップ膜（ＯＮＯ膜）を有する構成のいずれであってもよい。フローティングゲートおよび電荷トラップ膜を総称して電荷蓄積領域と称す。
【０１７６】
ボトムＮウェル９２には、ボトム電圧発生回路９４からのウェル電圧Ｖｎｗが供給され、ｐ型ウェル９０へは、ウェル電圧発生回路９６からのウェル電圧（基板電圧）Ｖｐｗが供給される。
【０１７７】
図３４は、図３３に示すボトムＮウェルおよびｐ型ウェル９０の断面構造を概略的に示す図である。ボトムＮウェル９２は、ｐ型ウェル９０を、その側部および底部を取囲むように形成される。ボトムＮウェル９２は、ｐ型基板領域９９表面に形成される。このｐ型ウェル９０は、先の図４に示す不揮発性半導体記憶装置において、各メモリアレイブロックに対応して個々に分割され、ボトムＮウェル９２により他のメモリアレイブロックの基板領域と分離される。これにより、基板ノイズの伝搬を防止し、かつ各メモリアレイブロック単位での基板電圧の設定によるブロック単位での消去を実現する。
【０１７８】
各ｐ型ウェル９０ごとに、ボトムＮウェル９２が形成され、図３４においては、隣接ｐ型ウェル９０および対応のボトムＮウェル９２の一部を示す。
【０１７９】
ｐ型ウェル９０表面には、各メモリセルＭＣに応じて活性領域が形成され、各活性領域にメモリセルが形成される。メモリセルの構造は、実施の形態１および２に示すメモリセル構造が用いられてもよくまた、従来と同様のメモリセル構造が用いられても良く、メモリセル構造は任意であり、図３４においては、メモリセル構造は、単に斜線ブロックＭＣで示し、具体的構造は明確には示さない。
【０１８０】
ｐ型ウェル９０については、各ｐ型ウェル９０ごとに、その基板電圧Ｖｐｗが設定され、またボトムＮウェル９２も、ボトムＮウェルごとに、その電圧レベルが設定される。
【０１８１】
図３５は、図３３および図３４に示すｐ型ウェル９０およびボトムＮウェル９２の書込時の電圧変化を示す図である。以下、図３５を参照して、データ書込時のウェル電圧印加について説明する。
【０１８２】
図３５に示すように、データ書込時においては、まず、ウェル電圧発生回路９６からのウェル電圧Ｖｐｗが、接地電圧レベルから、負電圧Ｖｂｂ／２の電圧レベルに低下される。このとき、またボトム電圧発生回路９４からのボトムウェル電圧Ｖｎｗは接地電圧レベルに維持される。ウェル電圧Ｖｐｗが電圧Ｖｂｂ／２のレベルで安定化すると、ウェル電圧発生回路９６が出力ハイインピーダンス状態となり、ｐ型ウェル９０がフローティング状態（Ｈｉ−Ｚ）となる。次いで、ボトム電圧発生回路９４からのボトムウェル電圧Ｖｎｗが、接地電圧から電圧Ｖｂｂ／２だけ低下する。このとき、ｐ型ウェル９０とボトムＮウェルの間のｐｎ接合容量を介しての容量結合により、ｐ型ウェル９０の電位が低下し、電圧Ｖｂｂレベルとなる。一方、メモリセルにおいては、書込が行なわれるメモリセルについては、そのゲート電位が正の高電圧レベルに維持され、ｐ型ウェル９０から選択メモリセルの電荷蓄積領域（フローティングゲートまたは電荷トラップ膜（ＯＮＯ膜））へ電子が注入される。
【０１８３】
書込動作が完了すると、これらのウェル電圧ＶｎｗおよびＶｐｗがともに接地電圧レベルに復帰する。
【０１８４】
したがって、書込動作時において内部電源回路が生成することが要求される電圧は、目標電圧Ｖｂｂの１／２倍の電圧Ｖｂｂ／２であり、書込に必要とされる負電圧の電圧レベルの絶対値を小さくすることができ、負電圧発生のためのチャージポンプの段数を低減でき、応じてレイアウト面積および消費電流を低減することができる。
【０１８５】
図３６は、図３３および図３４に示す電圧Ｖｐｗおよびウェル電圧Ｖｎｗの消去動作時の変化を示す図である。
【０１８６】
消去動作モードにおいては、ｐ型ウェル９０内に形成されるメモリセルＭＣに対し一括的に消去動作が行なわれる。この場合、まず、ウェル電圧発生回路９６からのウェル電圧Ｖｐｗが、接地電圧から電圧Ｖｐｐ／２の電圧レベルに上昇される。また、ボトム電圧Ｖｎｗは、接地電圧レベルである。ｐ型ウェル９０の電圧Ｖｐｗが電圧Ｖｐｐ／２のレベルで安定化すると、ウェル電圧発生回路９６は、出力ハイインピーダンス状態となり、ｐ型ウェル９０が、電圧Ｖｐｐ／２のレベルでフローティング状態となる。次いで、ボトム電圧発生回路９４が、そのボトムウェル電圧Ｖｎｗを、電圧Ｖｐｐ／２のレベルに上昇させる。応じて、ｐ型ウェル９０とボトムＮウェル９２の間のｐｎ接合容量を介しての容量結合により、ｐ型ウェル９０の電圧レベルがＶｐｐ／２だけ上昇し、電圧Ｖｐｐレベルとなる。このとき、ｐ型ウェル９０に形成されるメモリセルＭＣにおいては、ゲート電位が、負電圧レベルに設定されており、ｐ型ウェル９０へ電荷蓄積領域（フローティングゲートまたは電荷トラップ膜（ＯＮＯ膜））から電子が、ｐ型ウェル９０へ流出する。消去動作が完了すると、これらの電圧ＶｐｗおよびＶｎｗがともに接地電圧レベルに駆動される。
【０１８７】
なお、書込モード時においては、ボトムＮウェル２９が負電圧Ｖｂｂ／２の電圧レベルに維持される。この場合、ｐ型基板領域９９の電圧は、負電圧Ｖｂｂ／２の電圧レベルに維持され、ボトムＮウェル９２とｐ型基板領域９９の間のｐｎ接合は、非導通状態に維持される。この場合、ｐ型基板領域９９の電圧レベルは、常時負電圧Ｖｂｂ／２の電圧レベルに維持されてもよく、また、動作モードに応じて、その電圧レベルが負電圧Ｖｂｂ／２または接地電圧レベルに設定されてもよい。ｐ型基板領域９９は、ウェル領域であり、メモリセルアレイ（メモリアレイブロックすべて）に共通に設けられており、しかしながら、周辺回路領域と分離される。これにより、周辺回路の動作時にその周辺回路トランジスタの基板電位に悪影響を及ぼすことなく、メモリセルアレイにおいて基板領域およびウェル領域の電圧レベルを設定することができる。
【０１８８】
図３７は、電圧ＶｎｗおよびＶｐｗを発生する部分の構成の一例を概略的に示す図である。図３７において、基板／ウェル電圧発生部は、ウェル用高電圧Ｖｐｐ／２を発生するハーフＶｐｐ発生回路１００と、基板用負電圧Ｖｂｂ／２を発生するハーフＶｂｂ発生回路１０２と、動作モード指示信号ＭＯＤＥに従って電圧Ｖｐｐ／２およびＶｂｂ／２の一方を選択してバイアス電圧Ｖｂｉａｓを生成するバイアス電源切換回路１０４を含む。このハーフＶｐｐ発生回路１００およびハーフＶｂｂ発生回路１０２は、図４に示すポンプ回路ＰＵＫをチャージポンプおよび周辺回路ＰＨに含まれる電圧レベル制御回路を含む。バイアス電源切換回路１０４は、この図４に示す周辺回路ＰＨに含まれる。
【０１８９】
バイアス電源切換回路１０４は、消去モード時においては、正の高電圧Ｖｐｐ／２を選択し、書込モード時には、負の高電圧Ｖｂｂ／２を選択し、それぞれ選択電圧をバイアス電圧Ｖｂｉａｓとして出力する。
【０１９０】
バイアス電源切換回路１０４は、動作モード指示信号ＭＯＤＥが、読出モードまたはスタンバイモードを示すときには、バイアス電圧Ｖｂｉａｓを接地電圧レベルに維持する。
【０１９１】
図３８は、図３３に示すボトム電圧発生回路９４およびウェル電圧発生回路９６の構成を概略的に示す図である。ボトム電圧発生回路９４およびウェル電圧発生回路９６の動作を制御するために、コマンドに従って動作モードを検出するモード検出回路１０６と、モード検出回路１０６からの動作モード指示信号に従って活性化され、活性化時ブロックアドレスＢＡＤをデコードしてブロック選択信号ＢＳを生成するブロックデコーダ１０８が設けられる。このブロックデコーダ１０８からのブロック選択信号ＢＳにより、図４に示すメモリアレイブロック♯１−♯ｎの１つが指定される。モード検出回路１０６からの動作モード指示信号ＭＯＤＥが、図３７に示すバイアス電源切換回路１０４へ与えられる。
【０１９２】
ボトム電圧発生回路９４は、モード検出回路１０６からの活性化信号ＭＥＮとブロックデコーダ１０８からのブロック選択信号ＢＳとに従って、電圧切換制御信号ＥＮＶＢを生成するボトム電圧制御回路９４ａと、ボトム電圧制御回路９４ａからの電圧切換制御信号ＥＮＶＢに従ってバイアス電圧Ｖｂｉａｓおよび接地電圧Ｖｓｓ（０．０Ｖ）の一方を選択してボトムウェル電圧Ｖｎｗを生成する電圧選択回路９６ｂを含む。
【０１９３】
ウェル電圧発生回路９６は、モード検出回路１０６からの活性化信号ＭＥＮに従って、電圧選択制御信号ＥＮＷ１およびＥＮＷ２を生成するウェル電圧制御回路９６ａと、このウェル電圧制御回路９６ａからの電圧選択制御信号ＥＮＷ１およびＥＮＷ２の活性化時、バイアス電圧Ｖｂｉａｓおよび接地電圧Ｖｓｓの一方を選択してウェル電圧Ｖｐｗを生成する電圧選択回路９４ｂを含む。
【０１９４】
ブロック選択信号ＢＳは、選択メモリアレイブロックに対してのみ活性化される。ブロック選択信号ＢＳが非活性状態のときには、ウェル電圧制御回路９６ａおよびボトム電圧制御回路９４ａからの制御信号ＥＮＷ１，ＥＮＷ２およびＥＮＶＢが非活性状態にある。この状態においては、電圧選択回路９６ｂおよび９４ｂは、それぞれ接地電圧Ｖｓｓ（０．０Ｖ）を選択して、それぞれボトムＮウェル電圧Ｖｎｗおよびウェル電圧Ｖｐｗを生成する。
【０１９５】
一方、ブロック選択信号ＢＳの活性化時には、モード検出回路１０６からの活性制御信号ＭＥＮに従って、ウェル電圧制御回路９６ａおよびボトム電圧制御回路９４ａが、それぞれ所定のタイミングで、電圧選択制御信号ＥＮＷ１，ＥＮＷ２および電圧切換制御信号ＥＮＶＢを生成する。これらの制御信号ＥＮＶＢおよびＥＮＷ１，ＥＮＷ２に従って電圧選択回路９６ｂおよび９４ｂが、バイアス電圧Ｖｂｉａｓを選択しかつ所定のタイミングで、選択電圧を出力して電圧ＶｎｗおよびＶｐｗを生成する。電圧選択回路９６ｂは、接地電圧をまず選択する。電圧選択回路９４ｂは、バイアス電圧Ｖｂｉａｓを選択してウェル電圧Ｖｐｗを生成する。
【０１９６】
次いで、電圧選択制御信号ＥＮＷ２が活性状態となると、電圧選択回路９４ｂは、出力ハイインピーダンス状態となる。この電圧選択回路９４ｂの出力ハイインピーダンス状態のタイミングに応じて、電圧切換制御信号ＥＮＶＢが活性化され、電圧選択回路９６ｂが電圧Ｖｎｗをバイアス電圧Ｖｂｉａｓに従って生成する。これにより、図３５および図３６に示す電圧波形を有する電圧ＶｐｗおよびＶｎｗを生成することができる。
【０１９７】
なお、電圧選択回路９６ｂおよび９４ｂは、選択機能を有するマルチプレクサで構成されればよい。また、電圧選択回路９４ｂおよび９６ｂは、それぞれ生成する電圧レベルに応じて、選択経路を確実に導通・遮断状態に設定して電圧線たクを行うために、経路切換制御信号のレベル変換機能を内部に有する。
【０１９８】
これにより、選択メモリアレイブロックに対してのみ、バイアス電圧Ｖｂｉａｓに従って、ウェル電圧Ｖｐｗおよびボトムウェル電圧Ｖｎｗを生成することができ、残りの非選択メモリアレイブロックにおいては、電圧ＶｎｗおよびＶｐｗを接地電圧Ｖｓｓレベルに維持することができる。
【０１９９】
この場合、メモリアレイブロックに共通に設けられる基板領域（９９）の電圧レベルは、書込動作モード時には負電圧Ｖｂｂ／２の電圧レベルに設定され、消去および読出モード時には接地電圧レベルに設定される。
【０２００】
図３９は、この発明の実施の形態３に従う不揮発性半導体記憶装置が形成されるシステムＬＳＩの半導体チップ上のレイアウトを概略的に示す図である。図３９において、不揮発性半導体記憶装置１２０が、半導体チップ１１０上に形成される。半導体チップ１１０上には、またプロセッサおよびＲＯＭまたはＲＡＭ等のブートメモリおよび作業用メモリを含むロジック回路１３０が形成される。すなわち、不揮発性半導体記憶装置１２０は、少なくともロジック回路１３０が必要とするデータ／プログラムの格納を行なう。コのっ場合、不揮発性半導体記憶装置１２０は、ロジック回路１３０のブートプログラムを格納するメモリとして利用されてもよい。この半導体チップ１１０において、メモリ内蔵マイクロプロセッサが実現される。
【０２０１】
不揮発性半導体記憶装置１２０は、メモリアレイが形成されるｐ型基板領域９９Ａと、このメモリアレイ以外の周辺回路（シーケンサを含む）および電源回路等が形成されるｐ型基板領域９９Ｂを含む。これらのｐ型基板領域９９Ａおよび９９Ｂは互いに分離される。ｐ型基板領域９９Ａ上には、各メモリアレイブロックに対応して、ｐ型ウェル９０Ａ−９０Ｍと、これらのｐ型ウェル９０Ａ−９０Ｍそれぞれに対応して設けられるボトムＮウェル９２Ａ−９２Ｍが設けられる。ｐ型ウェル９０Ａ−９０ＭおよびボトムＮウェル９２Ａ−９２Ｍのブロックそれぞれに対応して、ウェル／基板電圧発生回路１２２Ａ−１２２Ｍが設けられる。これらのウェル／基板電圧発生回路１２２Ａ−１２２Ｍは、それぞれ、図３３に示すボトム電圧発生回路９４およびウェル電圧発生回路９６を含み、それぞれ対応のｐ型ウェルおよびボトムＮウェルに、電圧ＶｐｗおよびＶｎｗを供給する。
【０２０２】
ウェル／基板電圧発生回路１２２Ａ−１２２Ｍには、ｐ型基板９９Ｂに設けられる電圧発生部１２４からのバイアス電圧Ｖｂｉａｓが共通に与えられる。電圧発生部１２４には、また、他の高電圧Ｖｐｐ、Ｖｐｐ／２、Ｖｂｂ、Ｖｂｂ／２などの、ワード線およびビット線、ソース線に供給される電圧を発生する回路が含まれる。したがって、このｐ型基板９９Ｂには、図４に示すレイアウトの周辺回路および電源回路およびシーケンサが配置される。
【０２０３】
ｐ型基板領域９９Ａおよび９９Ｂは、ウェル領域として半導体チップ１１０上に互いに分離して配置することにより、ロジック回路１３０が形成される基板領域に対し何らメモリアレイ部が使用するバイアス電圧（ウェル電圧および基板電圧）および周辺回路の電圧発生部の生成するバイアス電圧の影響を及ぼすことなく、不揮発性半導体記憶装置１２０を低消費電力で安定に動作させることができる。
【０２０４】
なお、実施の形態１または２の構成が実施の形態３において適宜適用されてもよい。
以上のように、この発明の実施の形態３に従えば、メモリセルが行列状に配列されるウェル領域を取囲むようにボトムウェル領域を形成し、このボトム領域とウェル領域の間の接合容量を用いてウェル領域の電圧を設定している。したがって、このウェル電圧設定のための電圧発生部の発生する電圧のレベルの絶対値を小さくすることができ、電圧発生部の消費電流およびレイアウト面積を低減することができる。
【産業上の利用可能性】
【０２０５】
この発明は、不揮発性半導体記憶装置一般に適用することができ、特に、プロセッサなどのロジック回路と同一半導体チップ上に集積化される不揮発性半導体記憶装置に適用した場合、少消費電流でかつチップ面積を低減することのできるシステムＬＳＩ（大規模集積回路）を実現することができる。
【図面の簡単な説明】
【０２０６】
【図１】この発明の実施の形態１に従うメモリセルの電気的等価回路を示す図である。
【図２】この発明の実施の形態１に従うメモリセルの断面構造を概略的に示す図である。
【図３】この発明の実施の形態１におけるメモリセルのしきい値電圧分布を示す図である。
【図４】この発明の実施の形態１における不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図５】図４に示すポンプ回路に含まれるポンプの一例を示す図である。
【図６】図５に示すポンプの動作を示す信号タイミング図である。
【図７】この発明の実施の形態１に従うメモリセルの平面レイアウトを概略的に示す図である。
【図８】図７に示す線８Ａ−８Ａに沿った断面構造を概略的に示す図である。
【図９】図７に示す線９Ａ−９Ａに沿った断面構造を概略的に示す図である。
【図１０】図７に示す選択ゲート線の終端部のレイアウトを概略的に示す図である。
【図１１】図７に示すワード線の平面レイアウトを概略的に示す図である。
【図１２】この発明の実施の形態１におけるメモリセルのデータ読出時の印加電圧を示す図である。
【図１３】図１２に示す電圧印加時のメモリセルの選択ゲートの電位変化を示す図である。
【図１４】この発明の実施の形態１に従うメモリセルのデータ書込時の印加電圧を示す図である。
【図１５】図１４に示す電圧印加状態時における選択メモリセルの電極電位の変化を示す図である。
【図１６】この発明の実施の形態１におけるメモリセルの消去時の印加電圧の一例を示す図である。
【図１７】この発明に従う不揮発性半導体記憶装置において用いられるワード線駆動用Ｘデコーダの構成を概略的に示す図である。
【図１８】図１７に示すワード線駆動用電圧を発生する部分の構成を概略的に示す図である。
【図１９】この発明の実施の形態１における選択ゲート線駆動部の構成を概略的に示す図である。
【図２０】図１９に示す選択ゲート電圧を発生する部分の構成を概略的に示す図である。
【図２１】図１９および図２０に示す制御信号を発生する部分の構成の一例を示す図である。
【図２２】図１９−図２１に示す回路の動作を示すタイミング図である。
【図２３】この発明の実施の形態１の変更例のメモリセルの断面構造を概略的に示す図である。
【図２４】この発明の実施の形態１におけるソース線電圧および基板電圧を発生する部分の構成の一例を示す図である。
【図２５】この発明の実施の形態２に従うメモリセルの電気的等価回路を示す図である。
【図２６】図２５に示すメモリセルの断面構造を概略的に示す図である。
【図２７】図２６に示すメモリセルのデータ読出時のゲート電圧変化を示す図である。
【図２８】図２６に示すメモリセルのデータ書込時のゲート電位の変化を示す図である。
【図２９】図２６に示すメモリセルの消去モード時のゲート電圧の変化を示す図である。
【図３０】図２７から図２９に示す電圧変化を生成するワード線制御部の構成の一例を概略的に示す図である。
【図３１】図３０に示すワード線用ハイ側電圧およびロー側電圧を発生する部分の構成を概略的に示す図である。
【図３２】この発明の実施の形態２の変更例のメモリセルの構造を概略的に示す図である。
【図３３】この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図３４】図３３に示すウェル／基板領域の断面構造を概略的に示す図である。
【図３５】図３３および図３４に示す構成のデータ書込時の電圧変化を概略的に示す図である。
【図３６】図３３および図３４に示す構造のデータ消去時の電圧変化を示すタイミング図である。
【図３７】図３３および図３４に示す電圧を発生するウェル／基板電圧発生部の構成の一例を示す図である。
【図３８】図３３に示すボトム電圧発生回路およびウェル電圧発生回路の構成を概略的に示す図である。
【図３９】この発明の実施の形態３に従う不揮発性半導体記憶装置を含むシステムＬＳＩのチップレイアウトを概略的に示す図である。
【符号の説明】
【０２０７】
ＢＬ  ビット線、ＳＬ  ソース線、Ｇ１，Ｇ２  ゲート電極層、ＳＧ１，ＳＧ０，ＳＧ  選択制御線、ＷＬ，ＷＬ０，ＷＬ１  ワード線、ＸＤ１−ＸＤｎ  ロウデコーダ、♯１−♯ｎ  メモリアレイブロック、ＳＤＤ１−ＳＤＤｎ  ＳＧデコーダ／ドライバ、ＰＵＫ  ポンプ回路、ＰＨ  周辺回路、ＳＱ  制御回路（シーケンサ）、１  ｐ型基板領域、２ａ−２ｅ  不純物領域、ＦＧ  フローティングゲート、ＣＧ  コントロールゲート、２０  Ｘデコーダ、３０  ＳＧＣドライバ、３２  ＳＧＦドライバ、３４  ゲート高電圧発生回路、３６  ゲート電圧切換回路、４０  モード検出回路、４２  行選択制御回路、４４  ゲート昇圧制御回路、４６  ゲート選択制御回路、ＴＲＰ  蓄積膜（ＯＮＯ膜）、５０  高電圧発生回路、５２  電源切換回路、ＣＧ１，ＣＧ２  第１，第２の制御電極層、６５  Ｘデコード回路、６７  ワード制御線ドライバ、６９  ワード選択線ドライバ、７０  ハーフＶｐｐ発生回路、７２  ハーフＶｂｂ発生回路、７４  ワード電源切換回路、９０，９０Ａ，９０Ｍ  ｐ型ウェル、９２，９２Ａ，９２Ｍ  ボトムＮウェル、９４  ボトム電圧発生回路、９６  ウェル電圧発生回路、９９  ｐ型基板領域、１００  ハーフＶｐｐ発生回路、１０２  ハーフＶｂｂ発生回路、１０４  バイアス電源切換回路、９４ａ  ボトム電圧制御回路、９４ｂ  電圧選択回路、９６ａ  ウェル電圧制御回路、９６ｂ  電圧選択回路、１１０  半導体チップ、１２０  不揮発性半導体記憶装置、１３０  ロジック回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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