(57)【要約】  【課題】  大型インダクタンス素子やキャパシタンス素子やデジタル信号処理装置や周波数変換手段を用いずに、通常部品のみの簡単な回路構成で位相が連続した低周波帯域のＦＳＫ信号を発生するＦＳＫ信号発生回路をを提供する。  【解決手段】  周波数ｎ・ｆ１の第１クロックパルスを発生する第１クロック発生器１、周波数ｎ・ｆ２の第２クロックパルスを発生する第２クロック発生器２、入力データ符号により第１または第２クロックパルスを出力するスイッチ３、出力クロックパルスのカウントでアドレス符号を出力するカウンタ４、１周期以内の信号波形の各標本化点の符号化値がアドレス順に書き込まれ、カウンタ４のアドレス符号により各標本化点の符号化値が読み出されるリードオンリメモリ５、読み出した符号化値をアナログ信号に変換するデジタル／アナログ変換器６、アナログ信号を平滑化してＦＳＫ信号を形成するローパスフィルタ７を備える。  【選択図】  図１
2006222754.tif 000002
【特許請求の範囲】
【請求項１】
入力データ符号に対応して第１周波数ｆ１と第２周波数ｆ２に周波数シフトした低周波帯域のＦＳＫ信号を発生するＦＳＫ信号発生回路であって、前記第１周波数ｆ１の整数ｎ倍の周波数ｎ・ｆ１の第１クロックパルスを発生する第１クロック発生器と、前記第２周波数ｆ２の前記整数ｎ倍の周波数ｎ・ｆ２の第２クロックパルスを発生する第２クロック発生器と、前記入力データ符号によって切替られ、前記第１クロック発生器が発生した第１クロックパルスと前記第２クロック発生器が発生した第２クロックパルスとを選択出力する切替スイッチと、前記選択出力されたクロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、１周期以内の正弦波波形または余弦波波形をｎ倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、前記アドレス用カウンタのアドレス符号によって前記各標本化点の符号化値が読み出されるリードオンリメモリと、前記リードオンリメモリから読み出した符号化値をデジタル／アナログ変換してアナログ信号を出力するデジタル／アナログ変換器と、このアナログ信号を平滑化してＦＳＫ信号を形成するローパスフィルタとを備えていることを特徴とするＦＳＫ信号発生回路。
【請求項２】
入力データ符号に対応して第１周波数ｆ１と第２周波数ｆ２に周波数シフトした低周波帯域のＦＳＫ信号を発生するＦＳＫ信号発生回路であって、前記第１周波数ｆ１の各整数ｎ、ｍ倍の周波数ｎ・ｍ・ｆ１の第１クロックパルスを発生する第１クロック発生器と、前記第２周波数ｆ２の前記各整数ｎ、ｍ倍の周波数ｎ・ｍ・ｆ２の第２クロックパルスを発生する第２クロック発生器と、前記入力データ符号によって切替られ、前記第１クロック発生器が発生した第１クロックパルスと前記第２クロック発生器が発生した第２クロックパルスとを選択出力する切替スイッチと、前記選択出力されたクロックパルスのｍ分周クロックパルスを出力するデジタル分周器と、前記ｍ分周クロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、１周期以内の正弦波波形または余弦波波形をｎ倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、前記アドレス用カウンタのアドレス符号によって前記各標本化点の符号化値が読み出されるリードオンリメモリと、前記リードオンリメモリから読み出した符号化値をデジタル／アナログ変換してアナログ信号を出力するデジタル／アナログ変換器と、このアナログ信号を平滑化してＦＳＫ信号を形成するローパスフィルタとを備えていることを特徴とするＦＳＫ信号発生回路。
【請求項３】
入力データ符号に対応して第１周波数ｆ１と第２周波数ｆ２に周波数シフトした低周波帯域のＦＳＫ信号を発生するＦＳＫ信号発生回路であって、前記第１周波数ｆ１の整数ｎ倍の周波数ｎ・ｆ１の第１クロックパルスを発生する第１クロック発生器と、前記第２周波数ｆ２の前記整数ｎ倍の周波数ｎ・ｆ２の第２クロックパルスを発生する第２クロック発生器と、前記入力データ符号によって切替られ、第１クロック発生器が発生した第１クロックパルスと第２クロック発生器が発生した第２クロックパルスとを選択出力する切替スイッチと、前記選択出力されたクロックパルスの位相変動を平均化する第１ローパスフィルタと、前記第１ローパスフィルタの出力クロックパルスを波形整形するシュミットトリガと、波形整形したクロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、１周期以内の正弦波波形または余弦波波形をｎ倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、前記アドレス用カウンタのアドレス符号によって前記各標本化点の符号化値が読み出されるリードオンリメモリと、前記リードオンリメモリから読み出した符号化値をデジタル／アナログ変換してアナログ信号を出力するデジタル／アナログ変換器と、このアナログ信号を平滑化してＦＳＫ信号を形成する第２ローパスフィルタとを備えていることを特徴とするＦＳＫ信号発生回路。
【請求項４】
前記リードオンリメモリは、前記正弦波波形または余弦波波形の１周期分が書き込まれていることを特徴とする請求項１乃至３のいずれかに記載のＦＳＫ信号発生回路。
【請求項５】
前記リードオンリメモリは、前記正弦波波形または余弦波波形の１／２周期分が書き込まれていることを特徴とする請求項１乃至３のいずれかに記載のＦＳＫ信号発生回路。
【請求項６】
前記リードオンリメモリは、前記正弦波波形または余弦波波形の１／４周期分が書き込まれていることを特徴とする請求項１乃至３のいずれかに記載のＦＳＫ信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＳＫ信号発生回路に係り、特に、音声周波数帯域のような低周波数帯域において周波数シフト時に位相が連続したＦＳＫ（周波数シフトキーイング）信号を発生させるＦＳＫ信号発生回路に関する。
【背景技術】
【０００２】
一般に、ＦＳＫ信号は、入力される２値データ信号の符号０及び符号１に対応してそれぞれ異なった第１の周波数Ｆ１及び第２周波数Ｆ２になるように設定し、２値データ信号の符号変化に対応して第１及び第２の周波数Ｆ１、Ｆ２間で周波数シフトするように設定した周波数変調信号である。このＦＳＫ信号は、第１の周波数Ｆ１から第２の周波数Ｆ２に周波数シフトされたり、第２の周波数Ｆ２から第１の周波数Ｆ１に周波数シフトされたりする際に、得られるＦＳＫ信号の位相が連続した状態になっていないと、その周波数シフト時にＦＳＫ信号の信号波形が一時的に不規則状態になり、それによりＦＳＫ信号の占有帯域幅が本来の占有帯域幅よりも拡がってしまう。このため、ＦＳＫ信号を発生する際は、通常、電圧制御発振器（ＶＣＯ）を用い、その電圧制御発振器の発振信号を２値データ信号によって周波数変調し、ＦＳＫ信号を得るようにしている。
【０００３】
また、ＦＳＫ信号は、シフト幅とデータ速度との比（シフト幅／データ速度）で表される変調指数が小さい程、占有帯域幅を狭くすることができるもので、変調指数が０．５であるときに、ＦＳＫ信号の占有帯域幅が最も狭くなっている。このような変調指数になるように選択して周波数変調した際のＦＳＫ方式を特にＭＳＫ（ミニマムシフトキーイング）方式と呼んでいる。
【０００４】
通常、ＦＳＫ信号は、その周波数帯域が音声周波数帯域よりもかなり高い周波数帯域のものが多く用いられているが、用途によっては、音声周波数帯域のような低周波数帯域におけるＦＳＫ信号も用いられることがある。
【０００５】
このような低周波数帯域のＦＳＫ信号を電圧制御発振器を用いて発生させる場合は、発振周波数が低くなっていることから、電圧制御発振器に使用される共振回路のインダクタンス素子Ｌ及びキャパシタンス素子Ｃとしてそれぞれ高いリアクタンス値を持ったものになり、高いリアクタンス値を持ったインダクタンス素子Ｌ及びキャパシタンス素子Ｃを用いると、それらの素子Ｌ、Ｃの占有容積がかなり大きくなり、電圧制御発振器の実装時に不利になる。
【０００６】
このような電圧制御発振器の実装上の不利を避けるために、従来においては次のような２つの手段を用いている。その第１の手段は、電圧制御発振器として、得ようとする低周波帯域のＦＳＫ信号よりもかなり高い周波数帯域のＦＳＫ信号を発生する電圧制御発振器を用い、得られた高い周波数帯域のＦＳＫ信号を周波数変換によって得ようとする低周波帯域まで低下させ、所要のＦＳＫ信号を得るようにした手段であり、その第２の手段は、デジタル信号処理装置（ＤＳＰ）を用いて数式によるデジタル演算処理を行ってデジタル信号を形成し、得られたデジタル信号をデジタル−アナログ変換を行うことによって所要のＦＳＫ信号を得るようにした手段である。
【０００７】
ところで、音声周波数帯域である低周波数帯域のＦＳＫ信号の特性の具体例としては、データが１２００ｂｐｓで、周波数シフトする第１の周波数Ｆ１が１２００Ｈｚ、第２の周波数Ｆ２が１８００ＨｚであるＭＳＫ方式がある。このＭＳＫ方式においては、データの１ビットの期間中に第１の周波数Ｆ１が丁度１サイクル分入り、第２の周波数Ｆ２が１．５サイクル分入るので、第１及び第２の周波数Ｆ１、Ｆ２を位相同期させておけば、第１の周波数Ｆ１から第２の周波数Ｆ２に、または、第２の周波数Ｆ２から第２の周波数Ｆ１に切替わる時、丁度、第１の周波数Ｆ１と第２の周波数Ｆ２とが同位相の点において切替わえることができるので、位相の不連続によって周波数スペクトルが拡がるのを防ぐことができる。
【０００８】
このようなＭＳＫ方式を実現する手段として、本件出願人は、データのボー（ｂａｕｄ）数の１／２の速度に該当する６００ｐｐｓのインパルス状の鋭敏な波形のクロックパルスを形成し、このクロックパルスにより周波数１２００Ｈｚを中心通過周波数とする第１バンドパスフィルタと周波数１８００Ｈｚを中心通過周波数とする第２バンドパスフィルタを駆動することにより、このクロックパルスの発生時刻毎に、第１バンドパスフィルタ及び第２バンドパスフィルタから位相同期した第１の搬送波信号及び第２の搬送波信号をそれぞれ発生させ、さらに第１の搬送波信号及び第２の搬送波信号をそれぞれ位相反転させ、第１の搬送波信号及び第２の搬送波信号とともに、位相反転した第１の搬送波信号及び位相反転した第２の搬送波信号を形成し、これら４つの搬送波信号を４つの可制御スイッチからなる搬送波信号選択回路に加え、入力データの符号０、１、直前の送信搬送波信号の終了時の状態１（＋１）、０（−１）、送信タイミングが６００ｐｐｓクロックパルスの前後の状態１、０の３つの状態の組み合わせによって搬送波信号選択回路における１つの可制御スイッチを選択し、それにより出力ＦＳＫ信号の位相が連続するように４つの搬送波信号の各一部の波形を切り出し、切り出した一部の波形を順次合成することにより、位相が連続したＦＳＫ信号を形成させるＦＳＫ信号発生回路を、特願２００５−０２２５８７号として先に特許出願している。
【０００９】
しかしながら、前記先に特許出願したＦＳＫ信号発生回路は、第１の搬送波信号Ｆ１と第２の搬送波信号Ｆ２との各周波数がデータの速度の１．０倍と１．５倍という簡単な倍数関係を有しているために構成することができるもので、第１の搬送波信号Ｆ１と第２の搬送波信号Ｆ２との各周波数がこのような簡単な倍数関係を有していない場合、例えば、第１の搬送波信号の周波数が１、３００Ｈｚで、第２の搬送波信号の周波数が１９００Ｈｚである場合には、同じＭＳＫ方式を用いているものであっても、データの速度１２００ｂｐｓとの間に簡単な倍数関係が成り立たないので、この先に特許出願したＦＳＫ信号発生回路を利用することができず、前記のような従来の第１の手段または第２の手段を用いる他に有効な手段がないものである。
【特許文献１】採用する特許文献なし
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、高いリアクタンス値を持つ大型のインダクタンス素子やキャパシタンス素子やデジタル信号処理装置や周波数変換手段を用いたりすることなく、ＭＳＫ方式であるか否かに係わりなく、通常部品のみによる簡単な回路構成で位相が連続した低周波帯域のＦＳＫ信号を発生できるＦＳＫ信号発生回路を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明によるＦＳＫ信号発生回路は、入力データ符号に対応して第１周波数ｆ１と第２周波数ｆ２に周波数シフトした低周波帯域のＦＳＫ信号を発生するものであって、第１周波数ｆ１の整数ｎ倍の周波数ｎ・ｆ１の第１クロックパルスを発生する第１クロック発生器と、第２周波数ｆ２の前記整数ｎ倍の周波数ｎ・ｆ２の第２クロックパルスを発生する第２クロック発生器と、入力データ符号によって切替られ、第１クロック発生器が発生した第１クロックパルスと第２クロック発生器が発生した第２クロックパルスとを選択出力する切替スイッチと、選択出力されたクロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、１周期以内の正弦波波形または余弦波波形をｎ倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、アドレス用カウンタのアドレス符号によって各標本化点の符号化値が読み出されるリードオンリメモリと、リードオンリメモリから読み出した符号化値をデジタル／アナログ変換してアナログ信号を出力するデジタル／アナログ変換器と、このアナログ信号を平滑化してＦＳＫ信号を形成するローパスフィルタとを有する第１の構成を具備する。
【００１２】
また、前記目的を達成するために、本発明によるＦＳＫ信号発生回路は、入力データ符号に対応して第１周波数ｆ１と第２周波数ｆ２に周波数シフトした低周波帯域のＦＳＫ信号を発生するものであって、第１周波数ｆ１の各整数ｎ、ｍ倍の周波数ｎ・ｍ・ｆ１の第１クロックパルスを発生する第１クロック発生器と、第２周波数ｆ２の前記各整数ｎ、ｍ倍の周波数ｎ・ｍ・ｆ２の第２クロックパルスを発生する第２クロック発生器と、入力データ符号によって切替られ、第１クロック発生器が発生した第１クロックパルスと第２クロック発生器が発生した第２クロックパルスとを選択出力する切替スイッチと、選択出力されたクロックパルスのｍ分周クロックパルスを出力するデジタル分周器と、ｍ分周クロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、１周期以内の正弦波波形または余弦波波形をｎ倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、アドレス用カウンタのアドレス符号によって各標本化点の符号化値が読み出されるリードオンリメモリと、リードオンリメモリから読み出した符号化値をデジタル／アナログ変換してアナログ信号を出力するデジタル／アナログ変換器と、このアナログ信号を平滑化してＦＳＫ信号を形成するローパスフィルタとを有する第２の構成を具備する。
【００１３】
さらに、前記目的を達成するために、本発明によるＦＳＫ信号発生回路は、入力データ符号に対応して第１周波数ｆ１と第２周波数ｆ２に周波数シフトした低周波帯域のＦＳＫ信号を発生するものであって、第１周波数ｆ１の整数ｎ倍の周波数ｎ・ｆ１の第１クロックパルスを発生する第１クロック発生器と、第２周波数ｆ２の前記整数ｎ倍の周波数ｎ・ｆ２の第２クロックパルスを発生する第２クロック発生器と、入力データ符号によって切替られ、第１クロック発生器が発生した第１クロックパルスと第２クロック発生器が発生した第２クロックパルスとを選択出力する切替スイッチと、選択出力されたクロックパルスの位相変動を平均化する第１ローパスフィルタと、第１ローパスフィルタの出力クロックパルスを波形整形するシュミットトリガと、波形整形したクロックパルスのカウントによりアドレス符号を出力するアドレス用カウンタと、１周期以内の正弦波波形または余弦波波形をｎ倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれており、アドレス用カウンタのアドレス符号によって各標本化点の符号化値が読み出されるリードオンリメモリと、リードオンリメモリから読み出した符号化値をデジタル／アナログ変換してアナログ信号を出力するデジタル／アナログ変換器と、このアナログ信号を平滑化してＦＳＫ信号を形成する第２ローパスフィルタとを有する第３の構成を具備する。
【００１４】
前記第１乃至第３の構成において、リードオンリメモリは、正弦波波形または余弦波波形の１周期分を書き込んだ構成にすることができる。
【００１５】
また、前記第１乃至第３の構成において、リードオンリメモリは、正弦波波形または余弦波波形の１／２周期分を書き込んだ構成にすることができる。
【００１６】
さらに、前記第１乃至第３の構成において、リードオンリメモリは、正弦波波形または余弦波波形の１／４周期分を書き込んだ構成にすることができる。
【発明の効果】
【００１７】
以上のように、前記第１乃至第３の各構成によれば、入力データ符号に対応した周波数シフトを行って低周波帯域のＦＳＫ信号を発生させる際に、入力データ符号に対応して第１クロック発生器または第２クロック発生器が選択され、選択されたクロック発生器から出力されたクロックパルスがアドレス用カウンタに加えられ、そのアドレス用カウンタから出力されたアドレス符号によって、１周期以内の正弦波波形または余弦波波形をｎ倍の速度で標本化した各標本化点の符号化値がアドレス順に書き込まれたリードオンリメモリにおける各標本化点の符号化値が読み出され、読み出された符号化値をアナログ信号に変換して連続した位相を持つ出力ＦＳＫ信号を発生させることができるもので、全体的に通常の構成部品からなる簡単な回路構成のものを用いるだけで、ＭＳＫ方式であるか否かに係わりなく安定なＦＳＫ信号を発生させることができ、しかも、全体的な周波数変換を行ったり、デジタル信号処理装置を用いたデジタル処理を行ったりすることがないので、局部搬送波発生回路やバンドパスフィルタ等の種々の付属回路やデジタル信号処理装置等の高価な装置を使用せずに安価で小型のＦＳＫ信号発生回路を得ることができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。
【００１９】
図１は、本発明によるＦＳＫ信号発生回路の第１の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。
【００２０】
図１に示されるように、この第１の実施の形態に係るＦＳＫ信号発生回路は、第１クロックパルス発生器（ＣＰＧ１）１と、第２クロックパルス発生器（ＣＰＧ２）２と、切替スイッチ（ＳＷ）３と、アドレス用カウンタ（ＣＯＵＮＴ）４と、リードオンリメモリ（ＲＯＭ）５と、デジタル／アナログ変換器（Ｄ／Ａ）６と、ローパスフィルタ（ＬＦ）７と、データ入力端子（ＩＮ）８と、ＦＳＫ信号出力端子（ＯＵＴ）９とを有している。なお、以下の説明においては、例えばｎ進カウンタのように、ｎ、ｍからなる記号が各所に出てくるが、これらの記号ｎ、ｍは、それぞれ０、１を除いた任意の整数値で、適宜その値を選択設定することができるものである。
【００２１】
この場合、切替スイッチ３は、第１入力端と第２入力端と出力端と制御端とを備え、制御端がデータ入力端子８に接続され、第１入力端が第１クロックパルス発生器１の出力端に接続され、第２入力端が第２クロックパルス発生器２の出力端に接続され、出力端がアドレス用カウンタ４の入力端に接続される。アドレス用カウンタ４は、例えば２進カウンタデ、複数個の出力端を備えており、それら複数個の出力端がリードオンリメモリ５の対応する複数個の入力端に並列的に接続される。リードオンリメモリ５は、複数個の入力端とともに複数個個の出力端を備えており、複数個の出力端がデジタル／アナログ変換器６の対応する複数個の入力端にそれぞれ並列的に接続される。デジタル／アナログ変換器６は、出力端がローパスフィルタ７の入力端に接続される。ローパスフィルタ７は、出力端がＦＳＫ信号出力端子９に接続される。
【００２２】
前記構成によるＦＳＫ信号発生回路の動作は、次のとおりである。
【００２３】
第１クロックパルス発生器１は、第１周波数ｆ１のｎ倍の周波数ｎ・ｆ１のインパルス状の第１クロックパルスを発生するものであり、第２クロックパルス発生器２は、第２周波数ｆ２のｎ倍の周波数ｎ・ｆ２のインパルス状の第２クロックパルスを発生する。切替スイッチ３は、データ入力端子８に供給される入力データ符号０、１に対応して切替えられるもので、入力データ符号０のときに第１クロックパルスを選択出力するように切替えられ、入力データ符号１のときに第２クロックパルスを選択出力するように切替えられる。アドレス用カウンタ４は、切替スイッチ３によって選択された出力クロックパルスが入力され、そのクロックパルスをカウントしてその出力をリードオンリメモリ５の対応するアドレスにアドレス入力として並列的に供給する。
【００２４】
リードオンリメモリ５は、予め１周期分の正弦波波形または余弦波波形の標本化点を選択形成したとき、各標本化点の当該波形の振幅値をデジタル符号値によってアドレス順に書き込まれているもので、所定速度のクロックパルスが供給されるアドレス用カウンタ４のカウント値によって各標本化点をアドレスすると、これらのデジタル符号化値が繰り返し読み出される。デジタル／アナログ変換器６は、リードオンリメモリ５から読み出されたデジタル符号化値をデジタル／アナログ変換し、連続した信号波形を持つアナログ信号が出力される。このアナログ信号の周波数は、リードオンリメモリ５のデジタル符号化値の読み出し速度に依存して変化するもので、ＦＳＫ信号を得る際には、アナログ信号の周波数が第１周波数ｆ１または第２周波数ｆ２にシフトされるように、入力データ符号によってリードオンリメモリ５のデジタル符号化値の読み出し速度、すなわちリードオンリメモリ５をアドレスするクロックパルスを第１クロックパルスまたは第２クロックパルスに切替えるようにすればよい。
【００２５】
リードオンリメモリ５の読み出し速度が切替えられた時点においては、出力されるＦＳＫ信号の角速度がステップ状に変化するので、そのＦＳＫ信号の周波数スペクトルは通常のものよりも当然拡がっていることになる。このため、リードオンリメモリ５から読み出されたデジタル符号化値は、デジタル／アナログ変換器６によってアナログ信号に変換した後で、ローパスフィルタ７を通して平滑化している。このようなローパスフィルタ７を使用すれば、標本値間の内挿処理を行うことができるとともに、拡大した周波数スペクトル成分が抑圧され、波形が連続したＦＳＫ信号にすることができ、必然的にＦＳＫ信号の周波数スペクトルの拡がりをなくすことができる。
【００２６】
この場合、リードオンリメモリ５に書き込まれる正弦波波形または余弦波波形は、その１周期分を書き込むように選択してもよいが、必ずしも当該波形の１周期分の書き込みを行う必要はなく、その１／２周期分を選択してもよく、また、その１／４周期分を選択してもよい。そして、リードオンリメモリ５に１／２周期分または１／４周期分の書き込みを行った場合は、リードオンリメモリ５からデジタル符号化値を読み出す際に、当該波形を書き込んであるアドレスの０番地から最大番地までの間を往復しながら読み出しを行い、現在当該波形の第何象限の読み出しであるかによって、出力した信号の極性を反転するか否かを決める必要が生じる。このため、リードオンリメモリ５に当該波形を書き込む際には、当該波形の１周期分を書き込むか、その１／２周期分を書き込むかまたはその１／４周期分を書き込むかのいずれかを選択する必要があるが、以下に述べる理由によって、１周期分を書き込むのが最も有利である。
【００２７】
すなわち、リードオンリメモリ５に当該波形を１周期分を書き込むことを選択した場合は、必要とする回路構成としては、アドレス用カウンタ４とリードオンリメモリ５だけを用いれば足りるが、その１／２周期分あるいは１／４周期分を書き込むことを選択した場合は、アドレス用カウンタ４とリードオンリメモリ５を用いる他に、象限決定回路と極性制御回路の２つの付加回路が必要になる。したがって、リードオンリメモリ５に当該波形を１周期分を書き込むことを選択しても、必要とするアドレス用カウンタ４とリードオンリメモリ５の回路規模がさほど大きくならなければ、その１／２周期分あるいは１／４周期分を書き込むことを選択したときに必要となる象限決定回路と極性制御回路を用いる必要でないので、その分構成上有利になる。
【００２８】
ところで、このＦＳＫ信号発生回路に用いられるアドレス用カウンタ４とリードオンリメモリ５とは、その回路規模をどの程度にすればよいかを決める必要がある。すなわち、リードオンリメモリ５から読み出したデジタル符号化値をアナログ信号に変換した場合、リードオンリメモリ５の標本化点の数を少なくし、標本化周波数を低いものとしたときには、データ符号０から１への変換点あるいは同符号１から０への変換点を時間的に正確に表現することが出来ないので、変換点ジッタが発生するようになる。
【００２９】
このため、リードオンリメモリ５の標本化点の数を比較的多く選択して標本化周波数を高くする必要がある。このとき、変換点ジッタとして、例えば、ビット長の６％程度を許容できるとすれば、１周期内に１６の標本化点を有するもの、すなわち３６０度／１６＝２２．５度毎のデジタル符号化値を使用して表現する必要がある。このことは、リードオンリメモリ５が１６のアドレスを持てばよいことになり、アドレス用カウンタ４は、４ビットカウンタを用いればよいことを意味する。これに対して、実際に市販されているリードオンリメモリ（ＲＯＭ）は、１６のアドレスに比べて遙かに大きな数のアドレスを持っているのが普通であり、それよりも容量の小さいリードオンリメモリ（ＲＯＭ）は極めて安価であって、容易に入手可能であるだけでなく、４ビットカウンタを得る場合にも、１個の論理ＩＣを用いれば足りることになる。これらの点を勘案すれば、リードオンリメモリ５に当該波形の１周期分を書き込むようにした方が、他に象限決定回路や極性制御回路等の余分な回路を使用しない分だけ有利である。
【００３０】
いま、リードオンリメモリ５に余弦波波形の１周期分の標本化点のそれぞれに対応するデジタル符号化値が書き込まれており、余弦波波形の１周期内に１６個のアドレスが選択設定されているものとすると、アドレスの０番地から１５番地にわたり、ｃｏｓ０°、ｃｏｓ２２．５°、ｃｏｓ４５°、ｃｏｓ６７．５°・・・・というように２２．５°置きに１６個のアドレスに余弦波波形の振幅値がデジタル符号化値で書き込まれているもので、これらのデジタル符号化値はアドレス用アドレス用カウンタ４を通して供給されるクロックパルスによって順次読み出される。
【００３１】
ここで、このＦＳＫ信号発生回路の具体的動作を、下記の具体的数値を用いて説明する。この説明においては、入力データの速度が１２００ｂｐｓであり、第１周波数Ｆ１が１３００Ｈｚで、第２周波数Ｆ２が１９００Ｈｚであり、整数ｎが１６であるものとする。
【００３２】
データ信号入力端子８から加えられた入力データは、切替スイッチ３に供給される。このとき、入力データの符号が０であると、切替スイッチ３が第１クロックパルス発生器１側に切替えられ、それにより第１クロックパルス発生器１が発生する２０．８（＝１．３ｋＨｚ×１６）ｋｐｐｓの第１クロックパルスが選択出力され、入力データ信号が符号が１であるとき、切替スイッチ３が第２クロックパルス発生器２側に切替えられ、第２クロックパルス発生器２が発生する３０．４（＝１．９ｋＨｚ×１６）ｋｐｐｓの第２クロックパルスが選択出力され、選択出力されたクロックパルスはアドレス用カウンタ４に供給される。この場合、アドレス用カウンタ４は、２進４ビットカウンタで構成され、その４ビット出力が最大値「１１１１」になった後、次に「００００」になるので、自動的にリングカウンタとして動作し、この４ビット出力によってリードオンリメモリ５の読み出しアドレスが決められる。このとき、リードオンリメモリ５は、それぞれのアドレスに書き込まれている余弦波波形のデジタル符号化値が読み出され、読み出されたデジタル符号化値はデジタル／アナログ変換器６に加えられてデジタル／アナログ変換され、アナログ信号として出力される。
【００３３】
この時点でアナログ信号は、第１クロックパルスである周波数２０．８ｋＨｚまたは第２クロックパルスである周波数３０．４ｋＨｚに周波数シフトされているものであるため、そのアナログ信号の中から周波数１．３ｋＨｚまたは周波数１．９ｋＨｚのＦＳＫ信号成分を抽出する必要がある。このため、デジタル／アナログ変換器６の後段にローパスフィルタ７が接続され、このローパスフィルタ７によって当該アナログ信号中の第１周波数１．３ｋＨｚまたは第２周波数１．９ｋＨｚのＦＳＫ周波数成分をそれぞれ抽出している。また、このローパスフィルタ７は、前述のように、変換点ジッタを抑圧する機能を有しており、それによってＦＳＫ信号出力端子９から所定のＦＳＫ信号を得ることができる。
【００３４】
ところで、第１の実施の形態によるＦＳＫ信号発生回路は、入力データ速度、第１クロックパルス発生器１から出力される第１クロックパルス周波数、第２クロックパルス発生器２から出力される第２クロックパルス周波数の３者について、それらの間に時間的に何らの制約がないので、切替スイッチ３が切替られ、第１クロックパルスから第２クロックパルスに、または、第２クロックパルスから第１クロックパルスに切替られたとき、切替スイッチ３から鋭い波形を持ったパルスが発生することがある。この鋭い波形を持ったパルスは、アドレス用カウンタ４、リードオンリメモリ５、デジタル／アナログ変換器６を通してＦＳＫ信号が形成されたとき、ローパスフィルタ７を接続しているにも係わらず、入力データ符号が変換したときにＦＳＫ信号に変換点ジッタを生じ、ＦＳＫ信号の周波数スペクトルが必要以上に拡がるようになるが、このようなＦＳＫ信号の周波数スペクトルの拡がりは、以下に述べる第２乃至第４の実施の形態によるＦＳＫ信号発生回路によって抑圧することができる。
【００３５】
次に、図２は、本発明によるＦＳＫ信号発生回路の第２の実施の形態に係わるもので、その要部の回路構成を示すブロック図であって、入力データ符号の変換時に生じる変換点ジッタに基づいた周波数スペクトルの拡がりを抑圧する一つの手段を含むものである。
【００３６】
図２に図示された第２の実施の形態によるＦＳＫ信号発生回路（以下、これを第２例の回路という）は、図１に図示された第１の実施の形態によるＦＳＫ信号発生回路（以下、これを第１例の回路という）と比べたとき、第２例の回路は、第１クロックパルス発生器１が周波数Ｆ１・ｎよりも高い周波数Ｆ１・ｎ・ｍの第１クロックパルスを発生し、第２クロックパルス発生器２が周波数Ｆ２・ｎよりも高い周波数Ｆ２・ｎ・ｍの第２クロックパルスを発生しているのに対して、第１例の回路は、第１クロックパルス発生器１が周波数Ｆ１・ｎの第１クロックパルスを発生し、第２クロックパルス発生器２が周波数Ｆ２・ｎの第２クロックパルスを発生している点、及び、第２例の回路は、切替スイッチ３の出力端とカウンタ４の入力端との間にクロックパルスをｍ分周するデジタル分周器（ＦＤ）１０が接続されているのに対し、第１例の回路は、切替スイッチ３の出力端とカウンタ４の入力端とが直接接続されている点においてその構成が異なっているが、それ以外の構成についてはおいては、第２例の回路と第１例の回路との間に違いはない。
【００３７】
この第２の実施の形態によるＦＳＫ信号発生回路においては、第１クロックパルス発生器１から発生する第１クロックパルスの周波数Ｆ１・ｎ・ｍ及び第２クロックパルス発生器２から発生する第２クロックパルスの周波数Ｆ２・ｎ・ｍというように、第１の実施の形態によるＦＳＫ信号発生回路における第１クロックパルス発生器１から発生する第１クロックパルスの周波数Ｆ１・ｎ及び第２クロックパルス発生器２から発生する第２クロックパルスの周波数Ｆ２・ｎよりもそれぞれｍ倍だけ高くなっており、これらの高い周波数Ｆ１・ｎ・ｍの第１クロックパルスまたは周波数Ｆ２・ｎ・ｍの第２クロックパルスが入力データ符号により切替動作する切替スイッチ３によって選択出力される。ところが、切替スイッチ３によって選択出力された第１クロックパルス及び第２クロックパルスは、デジタル分周器１０でｍ分周され、ｍ分周後の第１クロックパルスは周波数Ｆ１・ｎに、第２クロックパルスは周波数Ｆ２・ｎに周波数変換されるので、その後の動作は、第２の実施の形態によるＦＳＫ信号発生回路の動作と全く同じである。このため、第２の実施の形態によるＦＳＫ信号発生回路の動作については、これ以上の説明は、省略する。
【００３８】
この場合、第２の実施の形態によるＦＳＫ信号発生回路には、具体的動作として、下記の具体的数値を用いることが可能である。入力データの速度が１２００ｂｐｓであり、第１周波数Ｆ１が１３００Ｈｚで、第２周波数Ｆ２が１９００Ｈｚであり、整数ｎが１６である点は第１の実施の形態によるＦＳＫ信号発生回路と同じであるが、その他に、整数ｍとして４を用いている。すなわち、第１クロックパルス発生器１が発生する第１クロックパルスは８３．２ｋｐｐｓ（＝２０．８ｋｐｐｓ×４）であり、第２クロックパルス発生器２が発生する第２クロックパルスは１２１．６ｋｐｐｓ（＝３０．４ｋｐｐｓ×４）に選択され、切替スイッチ３によって選択出力されたクロックパルスを４分周デジタル分周器１０によってそのクロックパルスの周波数を１／４にしている。この場合、デジタル分周器１０によるデジタル分周は、クロックパルスを間引きくことにより１／４分周しているので、この１／４分周過程において鋭い波形のパルス成分がなくなり、パル数の低減の影響は、時間的にその前後に分散されるので、分周比を大きくする程、残留するクロックパルスの周波数スペクトルの変化が緩やかになる。
【００３９】
このように、、第２の実施の形態によるＦＳＫ信号発生回路においては、周波数スペクトルの変化が緩やかなクロックパルスを用いてリードオンリメモリ５からデジタル符号化値が読み出されるから、読み出されたデジタル符号化値をデジタル／アナログ変換して得られたＦＳＫ信号の周波数シフトも緩やかになり、周波数スペクトルの不要な拡がりを抑圧することができる。
【００４０】
次いで、図３は、本発明によるＦＳＫ信号発生回路の第３の実施の形態に係わるもので、その要部の回路構成を示すブロック図であって、入力データ符号の変換地に生じる変換点ジッタに基づいた周波数スペクトルの拡がりを抑圧する他の手段を含んでいるものである。
【００４１】
図３に図示された第３の実施の形態によるＦＳＫ信号発生回路（以下、これを第３例の回路という）は、図２に図示された第２の実施の形態によるＦＳＫ信号発生回路（以下、これを再び第２例の回路という）と比べたとき、第３例の回路は、デジタル分周器とカウンタが一体となったデジタル分周器一体型アドレス用カウンタ１１を用いているのに対して、第２例の回路は、別体構成のデジタル分周器１０とアドレス用カウンタ４とを用いている点においてその構成が異なっているが、それ以外の構成についてはおいては、第３例の回路と第２例の回路との間に違いはない。
【００４２】
この第３の実施の形態によるＦＳＫ信号発生回路に用いられるデジタル分周器一体型アドレス用カウンタ１１は、第２の実施の形態によるＦＳＫ信号発生回路によるデジタル分周器１０及びアドレス用カウンタ４と内部構造が全く同じものであって、その使用状態を異にしているだけであり、回路規模の点から見て有利なものである。
【００４３】
すなわち、図３に示されるように、このデジタル分周器一体型アドレス用カウンタ１１は、アドレス用カウンタ部分とデジタル分周器部分とが一体的に構成されているもので、アドレス用カウンタ部分とデジタル分周器部分の双方が１／２デジタル分周器を縦続接続することによって構成されている。そして、アドレス用カウンタ部分は、使用時に、縦続接続された全桁（この場合４ビット）の出力が取り出されるものであるのに対し、デジタル分周器部分は特定桁の出力だけが取り出されるものであって、アドレス用カウンタ部分とデジタル分周器部分は、出力が取り出される際の使用状態が異なっているだけである。そして、このデジタル分周器一体型アドレス用カウンタ１１は、図３に図示された点線より下の領域が１／２デジタル分周器を２段構成にした１／４デジタル分周器部分であり、点線より上の領域が１／２デジタル分周器を４段構成にしたアドレス用１６進カウンタ部分である。
【００４４】
この第３の実施の形態によるＦＳＫ信号発生回路の動作は、基本的に第２の実施の形態によるＦＳＫ信号発生回路の動作と同じであるので、第３の実施の形態によるＦＳＫ信号発生回路の動作についてのこれ以上の説明は、省略する。
【００４５】
続いて、図４は、本発明によるＦＳＫ信号発生回路の第４の実施の形態を示すブロック構成図であって、入力データ符号の変換時に生じる変換点ジッタに基づいた周波数スペクトルの拡がりを抑圧するさらに他の手段を含むものである。
【００４６】
この第４の実施の形態によるＦＳＫ信号発生回路（以下、これを第４例の回路という）は、第１の実施の形態によるＦＳＫ信号発生回路（以下、これを再び第１例の回路という）とを比べれば、第４例の回路は、切替スイッチ３の出力端とアドレス用カウンタ４の入力端との間にバンドパスフィルタ（ＢＦ）１３とシュミットトリガ（ＳＭＴ）１４との従属接続回路を接続するようにしているのに対して、第１例の回路は、切替スイッチ３の出力端とアドレス用カウンタ４の入力端とを直接接続するようにしている点においてその構成が異なっているが、それ以外の構成については第４例の回路と第１例の回路との間に違いはない。
【００４７】
この第４の実施の形態によるＦＳＫ信号発生回路において、切替スイッチ３の出力端に接続されたバンドパスフィルタ１３は、切替スイッチ３の切替え時に、切替スイッチ３から出力されるクロックパルス中の必要な周波数スペクトル成分だけを選択抽出し、それ以外の余分の周波数スペクトル成分を抑圧する。このバンドパスフィルタ１３を接続することによって、バンドパスフィルタ１３の通過帯域幅に見合った周波数スペクトルを持つパルスが抽出され、通過帯域幅以外の周波数スペクトルを持つ鋭いクロックパルスの振幅を抑圧することができるが、鋭いクロックパルスの周波数スペクトルが一部通過帯域幅内に入るときは、鋭いクロックパルスの振幅の全部を抑圧できない場合がある。
【００４８】
そこで、第４の実施の形態によるＦＳＫ信号発生回路においては、バンドパスフィルタ１３の出力側にシュミットトリガ１４を接続し、このシュミットトリガ１４のヒステリシス幅をある程度広いものにしておけば、振幅が比較的小さい鋭いクロックパルスの周波数スペクトルを阻止することができる。
【００４９】
このような構成にすれば、バンドパスフィルタ１３の帯域幅に応じた周波数変化速度を持ったクロックパルスを選択抽出することができ、この選択抽出したクロックパルスを用いてリードオンリメモリ５のデジタル符号化値を読み出すようにすれば、クロックパルスの周波数シフト時のリードオンリメモリ５の読み出し速度を緩やかにすることができる。
【００５０】
また、第４の実施の形態によるＦＳＫ信号発生回路の動作は、前述の説明部分以外の動作は、第１の実施の形態によるＦＳＫ信号発生回路の動作と同じであるので、第４の実施の形態によるＦＳＫ信号発生回路の動作についてのこれ以上の説明は、省略する。
【００５１】
さらに、本発明によるＦＳＫ信号発生回路においては、第２の実施の形態に係わる手段または第３の実施の形態に係わる手段と第４の実施の形態に係わる手段とを併用したものを使用することも可能である。具体的には、第２の実施の形態に係わるデジタル分周器１０から出力される分周クロックパルスを第４の実施の形態に係わるバンドパスフィルタ１３に供給するようにしてもよく、第４の実施の形態に係わるシュミットトリガ１４から出力されたクロックパルスを第３の実施の形態におけるデジタル分周器１０に供給することが可能である。そして、このような構成を採用すれば、所定の周波数帯域外の周波数スペクトルをより一層抑圧することが可能になる。
【００５２】
以上のように、第１乃至第４の実施の形態においては、具体的数値例として、入力データの速度が１２００ｂｐｓで、ＦＳＫ信号の一方のシフト周波数Ｆ１が１３００Ｈｚ、他方のシフト周波数Ｆ２が１９００Ｈｚであり、また、１周期の余弦波波形をリードオンリメモリ５に書き込む際に、その１周期の波形に対して１６個の標本値を設定した場合を例に挙げて説明したが、本発明によるＦＳＫ信号発生回路は、これらの数値例を用いたものは単なる一例を示すに過ぎないもので、前述の数値例を用いたものに限られず、それ以外の数値例を用いたものであっても、同様に適用可能であることは勿論である。
【図面の簡単な説明】
【００５３】
【図１】本発明によるＦＳＫ信号発生回路の第１の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。
【図２】本発明によるＦＳＫ信号発生回路の第２の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。
【図３】本発明によるＦＳＫ信号発生回路の第３の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。
【図４】本発明によるＦＳＫ信号発生回路の第４の実施の形態に係わるもので、その要部の回路構成を示すブロック図である。
【符号の説明】
【００５４】
１  第１クロックパルス発生器（ＣＰＧ１）
２  第２クロックパルス発生器（ＣＰＧ２）
３  切替スイッチ（ＳＷ）
４  アドレス用カウンタ（ＣＯＵＮＴ）
５  リードオンリメモリ（ＲＯＭ）
６  デジタル／アナログ変換器（Ｄ／Ａ）
７  ローパスフィルタ（ＬＦ）
８  データ入力端子（ＩＮ）
９  ＦＳＫ信号出力端子（ＯＵＴ）
１０  デジタル分周器（ＦＤ）
１１  デジタル分周器一体型アドレス用カウンタ（ＣＯＵＮＴ）
１２  バンドパスフィルタ（ＢＦ）
１３  シュミットトリガ（ＳＭＴ）
【図１】
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【図２】
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【図３】
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【図４】
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