(57)【要約】【課題】  ＨＢＴは、ＨＥＭＴより低オン抵抗を得ることができる。しかし各単位素子において動作上の微小なアンバランスから二次降伏による破壊を起こすため、信頼性が低い問題があった。【解決手段】  単位ＨＢＴのベース電極に、ベース層に連続した抵抗層により形成されたバラスト抵抗を接続する。そしてＨＢＴとバラスト抵抗が接続された単位素子を複数並列接続し、スイッチング素子を構成する。これにより各単位素子において単位ＨＢＴの発熱が直接バラスト抵抗に伝わる。抵抗は負の温度係数を持つため、単位ＨＢＴが発熱するとそれに接続するバラスト抵抗の抵抗値が大きくなりバラストとしての機能が増す。従って、ＨＢＴによるスイッチ回路装置において二次降伏による破壊を回避し、信頼性を大幅に向上させることができる。【選択図】    図２
2006278542.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板に複数積層され、少なくとも１つのヘテロ接合を形成する半導体層と、
前記基板に設けられ、前記半導体層をコレクタ層、ベース層、エミッタ層としコレクタ電極、ベース電極、エミッタ電極を有するトランジスタと、
前記基板に設けられ、前記ベース層に連続する抵抗層と、
前記トランジスタの前記ベース電極に前記抵抗層を接続した単位素子と、
前記単位素子を並列に接続したスイッチング素子と、
前記スイッチング素子のコレクタ電極またはエミッタ電極に接続する第１ＲＦポートと、
前記スイッチング素子のエミッタ電極またはコレクタ電極に接続する複数の第２ＲＦポートと、を具備し、
前記スイッチング素子のベース電極に印加される制御信号により前記第１および第２ＲＦポート間に信号経路を形成することを特徴とするスイッチ回路装置。
【請求項２】
前記抵抗層に接続する第１配線層を設け、該配線層により前記単位素子のベース電極と他の単位素子のベース電極を共通接続することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項３】
前記エミッタ電極およびコレクタ電極にそれぞれ接続する第２配線層および第３配線層を設け、前記第２および第３配線層により前記単位素子と他の単位素子を共通接続することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項４】
前記トランジスタは、前記エミッタ層および前記ベース層間と前記ベース層および前記コレクタ層間にヘテロ接合を有し、順トランジスタ動作時のオン抵抗値と逆トランジスタ動作時のオン抵抗値が、一つのベース電流値においてほぼ等しいことを特徴とする請求項１に記載のスイッチ回路装置。
【請求項５】
複数の前記スイッチング素子と、少なくとも１つの制御端子に接続するロジック回路を有し、該１つの制御端子から前記ベース電極にそれぞれ制御信号を印加することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項６】
前記ベース層はｐ＋ＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項７】
前記エミッタ層はＩｎＧａＰ層またはＡｌＧａＡｓ層であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項８】
前記トランジスタのコレクタ電流が負の温度係数を有することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項９】
前記エミッタ電極およびコレクタ電極に等しいバイアス電位を与えるバイアスポイントをそれぞれ接続することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項１０】
前記エミッタ電極と前記バイアスポイント間、および前記コレクタ電極と前記バイアスポイント間にそれぞれ高周波信号の分離素子を接続することを特徴とする請求項９に記載のスイッチ回路装置。
【請求項１１】
前記抵抗層の下層の前記コレクタ層は不純物のイオン注入により絶縁化されることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項１２】
化合物半導体基板に少なくとも１つのヘテロ接合を形成する複数の半導体層を積層する工程と、
前記各半導体層をメサエッチングし、コレクタ層、ベース層、エミッタ層を形成する工程と、
前記ベース層に連続する抵抗層を形成する工程と、
オーミック金属層により、前記コレクタ層、ベース層、エミッタ層とそれぞれ接続するコレクタ電極、ベース電極、エミッタ電極を形成してトランジスタを形成する工程と、
配線金属層により、前記抵抗層と他の前記抵抗層を接続し、前記トランジスタと他の前記トランジスタを接続する配線を形成する工程と、を具備することを特徴とするスイッチ回路装置の製造方法。
【請求項１３】
前記抵抗層の形成以前に、前記抵抗層の下方の前記コレクタ層を絶縁化することを特徴とする請求項１２に記載のスイッチ回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合型バイポーラトランジスタを用いたスイッチ回路装置およびその製造方法に係り、特に温度補償型のスイッチ回路装置及びその製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合型バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下ＨＢＴ）は、通常のホモ接合型バイポーラトランジスタに比べエミッタ効率が高く電流増幅率ｈＦＥが高いためベース濃度を大幅に上げることができ、ベース全体に渡ってトランジスタ動作を均一にできる。その結果、ＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と比較して電流密度が高く低オン抵抗のため、効率性、利得性、歪特性が優れている。
【０００３】
携帯電話等の移動体用通信機器では、高効率、小型の高周波スイッチング素子が不可欠となる。そこで、図１３のごとく、双方向のヘテロ接合型バイポーラトランジスタをスイッチング素子としてスイッチ回路を構成したものが知られている。
【０００４】
図１３は、ＨＢＴをスイッチング素子として使用した、スイッチ回路の一例を示している。図１３（Ａ）が回路図であり図１３（Ｂ）がＨＢＴの構造を示す断面図である。
【０００５】
図１３（Ａ）の如く、この回路はエミッタがアンテナＡＮＴに接続される第１のＨＢＴ３２０と、コレクタがアンテナＡＮＴに接続される第２のＨＢＴ３２１とを具備し、第１のＨＢＴ３２０のコレクタが発信用側回路Ｔｘに接続される。また第２のＨＢＴ３２１のエミッタが受信側回路Ｒｘに接続され、ＨＢＴ３２０、３２１の各ベースが抵抗１２２を介して発信用制御端子ＣｔｒｌＴｘと受信用制御端子ＣｔｒｌＲｘに各々接続される。
【０００６】
図１３（Ｂ）の如く、半絶縁性のＧａＡｓ基板３１０上にｎ型ＧａＡｓサブコレクタ層３１１が形成され、サブコレクタ層３１１上にｎ型ＡｌＧａＡｓコレクタ層３１２、ｐ型ＧａＡｓベース層３１３、ｎ型ＡｌＧａＡｓエミッタ層３１４、ｎ型ＧａＡｓエミッタコンタクト層３１５等がメサ型に積層されて構成されている。
【０００７】
サブコレクタ層３１１の表面には、コレクタ層３１２を挟む位置に、コレクタ電極３１６が配置される。ベース層３１３の表面には、エミッタ層３１４を挟む位置に、ベース電極３１７が配置される。エミッタコンタクト層３１５の上部にはエミッタ電極３１８が配置される。
【特許文献１】特開２０００−２６０７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＨＢＴのエミッタ電極３１８、ベース電極３１７、コレクタ電極３１６は櫛状に形成される。そして図１３（Ｂ）に示した構造を１つの単位素子とし、複数の単位素子を並列に接続してスイッチング素子などの能動素子が構成される。
【０００９】
ＨＢＴは、ベース−エミッタ間電流が正の温度係数を持つため、コレクタ電流も正の温度係数を持つ。従って、ベース電流を増加させて電流密度の向上を図ると、複数並列接続されたＨＢＴの単位素子のうち、１つの単位素子に電流が集中して二次降伏を起し、破壊に至りやすくなる。
【００１０】
従来ではこのような信頼性上の問題を回避するため、電流密度を十分向上させることができない問題があった。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、第１に、化合物半導体基板に複数積層され、少なくとも１つのヘテロ接合を形成する半導体層と、前記基板に設けられ、前記半導体層をコレクタ層、ベース層、エミッタ層としコレクタ電極、ベース電極、エミッタ電極を有するトランジスタと、前記基板に設けられ、前記ベース層に連続する抵抗層と、前記トランジスタの前記ベース電極に前記抵抗層を接続した単位素子と、前記単位素子を並列に接続したスイッチング素子と、前記スイッチング素子のコレクタ電極またはエミッタ電極に接続する第１ＲＦポートと、前記スイッチング素子のエミッタ電極またはコレクタ電極に接続する複数の第２ＲＦポートと、を具備し、前記スイッチング素子のベース電極に印加される制御信号により前記第１および第２ＲＦポート間に信号経路を形成することにより解決するものである。
【００１２】
第２に、化合物半導体基板に少なくとも１つのヘテロ接合を形成する複数の半導体層を積層する工程と、前記各半導体層をメサエッチングし、コレクタ層、ベース層、エミッタ層を形成する工程と、前記ベース層に連続する抵抗層を形成する工程と、オーミック金属層により、前記コレクタ層、ベース層、エミッタ層とそれぞれ接続するコレクタ電極、ベース電極、エミッタ電極を形成してトランジスタを形成する工程と、配線金属層により、前記抵抗層と他の前記抵抗層を接続し、前記トランジスタと他の前記トランジスタを接続する配線を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１３】
本実施形態によれば、単位ＨＢＴのベース層に連続する抵抗層により形成されたバラスト抵抗を単位ＨＢＴのベース電極に接続した素子を単位素子とし、単位素子を複数並列接続してスイッチング素子を構成する。これにより各単位素子において単位ＨＢＴの発熱が直接バラスト抵抗に伝わる。抵抗は負の温度係数を持つため、ある単位ＨＢＴが発熱するとそれに接続するバラスト抵抗の抵抗値が大きくなり、バラストとしての機能がより向上する。従って、ＨＢＴによるスイッチ回路装置において二次降伏による破壊を回避し、信頼性を大幅に向上させることができる。またベース電極に高周波信号が入力されることはないためベースにバラスト抵抗を接続しても、直接的にはスイッチ回路装置の高周波特性には影響しない。
【発明を実施するための最良の形態】
【００１４】
以下に図１から図１２を用いて、本発明の実施の形態を詳細に説明する。
【００１５】
まず、図１から図６を用いて第１の実施形態を説明する。
【００１６】
図１は本実施形態のスイッチング回路装置の回路図を示す。スイッチング回路装置は、例えば、ＳＰＤＴ(Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ)スイッチＭＭＩＣである。
【００１７】
第１スイッチング素子ＳＷ１は、複数の単位素子１００が並列接続する。各単位素子１００は、最小の要素で構成されるＨＢＴ（以下単位ＨＢＴと称する。）１０１のベースにバラスト抵抗１０２を接続したものである。バラスト抵抗１０２の抵抗値は数百〜数ＫΩ程度である。また、第２スイッチング素子ＳＷ２も複数の単位素子１００が並列接続して構成される。単位ＨＢＴ１０１については後述する。
【００１８】
第１スイッチング素子ＳＷ１、第２スイッチング素子ＳＷ２を構成する各単位素子１００のコレクタが共通で、第１ＲＦポートに接続する。第１ＲＦポートは、例えば共通入力端子ＩＮである。
【００１９】
また、第１スイッチング素子ＳＷ１を構成する各単位素子１００のエミッタ電極、および第２スイッチング素子ＳＷ２を構成する各単位素子１００のエミッタ電極がそれぞれ第２ＲＦポートに接続される。第２ＲＦポートは例えば第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２である。
【００２０】
第１および第２スイッチング素子ＳＷ１、ＳＷ２を構成する各単位素子１００のベース電極は、それぞれ分離素子３０を介して制御端子に接続する。つまり、第１スイッチング素子ＳＷ１を構成する単位素子１００のベース電極が第１制御端子Ｃｔｌ１に接続し、第２スイッチング素子ＳＷ２を構成する単位素子１００のベース電極が第２制御端子Ｃｔｌ２に接続する。分離素子３０は抵抗であり、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対して、ベース電極を介して高周波信号が漏出することを防止する目的で配置されている。分離素子３０の抵抗値は５ＫΩ〜１０ＫΩ程度である。
【００２１】
第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号の場合を説明する。その場合、第１制御端子Ｃｔｌ１の信号がＨレベル（例えば３Ｖ）の時は第２制御端子Ｃｔｌ２の信号がＬレベル（例えば、０Ｖ）になる。そして、Ｈレベルが印加された側のスイッチング素子が導通し、第１ＲＦポートおよび第２ＲＦポート間に信号経路を形成する。
【００２２】
例えば、第１制御端子Ｃｔｌ１にＨレベルの信号が印加されると、第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１のベース−エミッタ間電圧が単位ＨＢＴ１０１のオン電圧ＶＢＥを上まわり、単位ＨＢＴ１０１がオンする。
【００２３】
このとき、第２制御端子Ｃｔｌ２はＬレベルの信号が印可されるので、第２スイッチング素子ＳＷ２は動作しない。これにより、共通入力端子ＩＮ−第１出力端子ＯＵＴ１間に１つの信号経路が形成され、例えば共通入力端子ＩＮに入力された高周波アナログ信号が第１出力端子ＯＵＴ１より出力される。
【００２４】
一方第２制御端子Ｃｔｌ２にＨレベルの信号が印可されると、共通入力端子ＩＮ−第２出力端子ＯＵＴ２間に１つの信号経路が形成される。
【００２５】
第１および第２スイッチング素子ＳＷ１、ＳＷ２のエミッタ電極およびコレクタ電極にはバイアスポイントＢＰをそれぞれ接続する。バイアスポイントＢＰは、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のエミッタ電極およびコレクタ電極に等しいバイアス電位（例えばＧＮＤ電位）を印加する。
【００２６】
そして、第１および第２スイッチング素子ＳＷ１、ＳＷ２のエミッタ電極とバイアスポイントＢＰ間、および第１および第２スイッチング素子ＳＷ１、ＳＷ２のコレクタ電極とバイアスポイントＢＰ間にそれぞれ高周波信号の分離素子３０を接続する。分離素子３０は、例えば抵抗値５ＫΩから１０ＫΩの抵抗であり、バイアス電位（ＧＮＤ電位）に対して高周波信号が漏れることを防止する。
【００２７】
以下、図１の回路動作について、説明する。単位ＨＢＴ１０１のオン電圧（ベース−エミッタ間電圧）ＶＢＥは例えば１．６Ｖとする。単位ＨＢＴ１０１は、ベース電極の電位がエミッタ電極およびコレクタ電極の電位より、１．６Ｖ以上高くなった時点でオンする。ここでは単位ＨＢＴ１０１のエミッタ電極およびコレクタ電極の電位はＧＮＤ電位（０Ｖ）としている。
【００２８】
例えば第１制御端子Ｃｔｌ１に３Ｖが印加されると、オン側のスイッチング素子（第１スイッチング素子ＳＷ１）では、第１制御端子Ｃｔｌ１と、単位ＨＢＴ１０１のエミッタ電極およびコレクタ電極の電位との電位差は３Ｖ（＝３Ｖ−０Ｖ）となる。これは、第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１がオンする電位（１．６Ｖ）より十分高い。
【００２９】
バイアスポイントＢＰに接続する分離素子３０である抵抗の抵抗値は５〜１０ＫΩ程度である。この抵抗を流れるベース電流によって電圧ドロップが発生するが、それを考慮しても第１制御端子Ｃｔｌ１より印加される電位によって第１スイッチング素子ＳＷ１の単位ＨＢＴ１０１は十分オンし、エミッタ−コレクタ間が導通する。
【００３０】
一方オフ側（第２スイッチング素子ＳＷ２）は単位ＨＢＴ１０１のエミッタ電極およびコレクタ電極の電位０Ｖ（ＧＮＤ）に対して、ベース電極の電位は０Ｖである。制御端子Ｃｔｌの電位が単位ＨＢＴ１０１のエミッタ電極およびコレクタ電極の電位より１．６Ｖ以上高くなった時点で第２スイッチング素子ＳＷ２の単位ＨＢＴ１０１がオンするため、オフ側の単位ＨＢＴ１０１は１．６Ｖの振幅のパワーに耐えることができる。１．６Ｖの振幅は２０．１ｄＢｍのパワーに対応し、無線ＬＡＮやＢｌｕｅｔｏｏｔｈに用途に十分使用できる。
【００３１】
以上、第１の実施形態のスイッチング回路装置の動作として、第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が相補信号であって、第１スイッチング素子ＳＷ１および第２スイッチング素子ＳＷ２のどちらかが導通する場合を示した。
【００３２】
しかし第１制御端子Ｃｔｌ１および第２制御端子Ｃｔｌ２に印加される制御信号が両方Ｌレベルの場合もある。両方ＬレベルのときはＳＷ１およびＳＷ２が両方遮断する。
【００３３】
またここではＲＦポートである共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２をＧＮＤ電位としている。ＦＥＴをスイッチング素子とするスイッチ回路装置はＲＦポートがＧＮＤ電位にできないため、ＲＦポートに外付けで容量を接続する必要がある。しかし、本実施形態ではその必要がなく、ＦＥＴをスイッチング素子とするスイッチ回路装置に比べ実装面積を減らすことができる。
【００３４】
図２は、図１の回路を化合物半導体基板に集積化したスイッチＭＭＩＣのパターン例を示す。
【００３５】
ＧａＡｓ基板にスイッチを行う第１および第２スイッチング素子ＳＷ１、ＳＷ２を配置する。また共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、接地端子ＧＮＤとなる各パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇが基板の周辺に設けられている。
【００３６】
第１スイッチング素子ＳＷ１側と第２スイッチング素子ＳＷ２および各パッドは、チップの中心に対して対称に配置されている。従って、以下第１スイッチング素子ＳＷ１側について説明するが第２スイッチング素子ＳＷ２側も同様である。
【００３７】
第１スイッチング素子ＳＷ１は、単位素子１００を複数並列接続して構成され、各単位素子１００は単位ＨＢＴ１０１およびバラスト抵抗１０２からなる。単位ＨＢＴ１０１およびバラスト抵抗１０２は、基板に複数の半導体層を積層し、各半導体層を所定のメサ構造にして形成される。また、半導体層よりなる不純物領域によって抵抗などのスイッチＭＭＩＣを構成する素子が形成される。尚、後述するが本実施形態の不純物領域は、基板に達する分離領域２０を設けることにより形成される。
【００３８】
単位ＨＢＴ１０１の１層目のエミッタ電極９、ベース電極８、コレクタ電極７は、オーミック金属層により櫛状に形成される。２層目のエミッタ電極１５およびコレクタ電極１３は配線金属層により形成され、エミッタ電極１５は１層目のエミッタ電極９と同様の櫛状に形成される。２層目のコレクタ電極１３は、コレクタ配線１３０により他の単位ＨＢＴ１０１のコレクタ電極１３と接続し、共通入力端子パッドＩに接続する。２層目のエミッタ電極１５上には金メッキ層によるエミッタ配線１５０が形成され、他の単位ＨＢＴ１０１のエミッタ電極１５と接続し、第１出力端子パッドＯ１に接続する。またコレクタ配線１３０上にも金メッキ層が重畳されている。
【００３９】
単位ＨＢＴ１０１はベース電流を引き込むため、エミッタ電極９、１５およびコレクタ電極７、１３をバイアスポイントＢＰとなるＧＮＤパッドＧに接続する。エミッタ電極１５はエミッタ配線１５０により第１出力端子パッドＯ１に共通接続されている。従って出力端子パッドＯ１とＧＮＤパッドＧを接続することによりエミッタ電極９、１５をバイアスポイントＢＰに接続できる。またコレクタ電極１３はコレクタ配線１３０により共通接続されている。従ってコレクタ配線１３０とＧＮＤパッドＧを分離素子３０の抵抗を介して接続することによりコレクタ電極７、１３をバイアスポイントＢＰに接続できる。バイアスポイントＢＰ（ＧＮＤパッドＧ）は、図２の如く第１出力端子パッドＯ１と第２出力端子パッドＯ２の間で、共通入力端子パッドＩと反対側に配置する。この配置により、特に新たなスペースを確保することなく単位ＨＢＴ１０１のエミッタ電極およびコレクタ電極にバイアス電位を与えることができる。
【００４０】
バラスト抵抗１０２は、単位ＨＢＴ１０１のベース電極８がコンタクトするベース層を所定の長さで延在したものである。ベース層は後述するが不純物濃度の高い半導体層であり、これを所定の長さでパターンニングして数百〜数ＫΩ程度の抵抗値を有するバラスト抵抗１０２とする。単位ＨＢＴ１０１とそのベース電極８に接続するバラスト抵抗１０２により、本実施形態の単位素子１００が構成される。
【００４１】
バラスト抵抗１０２は、ベース配線１２０に接続し、分離素子３０である抵抗を介して第１制御端子Ｃｔｌ１に接続する。
【００４２】
第１出力端子パッドＯ１と、接地端子パッドＧ間には分離素子３０となる抵抗が接続される。さらに共通入力端子パッドＩ−接地端子パッドＧ間にも分離素子３０となる抵抗が接続される。分離素子は高周波信号の漏出を防止する。
【００４３】
分離素子３０の抵抗は、分離領域２０により分離された不純物領域２３である。また、各パッドの周辺およびベース配線１２０の周辺にはそれぞれ、アイソレーション向上のため、周辺不純物領域１７０が設けられる。
【００４４】
図３を参照して単位素子１００について説明する。図３（Ａ）は単位素子の拡大平面図であり、図３（Ｂ）は、図３（Ａ）のａ−ａ線断面図である。
【００４５】
単位ＨＢＴ１０１は、後述するが、所望のパターンで各半導体層をメサエッチングし、エミッタ層、ベース層となる各半導体層をメサ状に形成する。
【００４６】
オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）により、エミッタ層、コレクタ層とそれぞれ接続する１層目のエミッタ電極９、コレクタ電極７が設けられ、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）によりベース層と接続するベース電極８が形成される。エミッタ電極９、およびコレクタ電極７は櫛状に設けられる。エミッタ電極９を中央としてその周囲にハッチングの如くベース電極８が配置される。そして、ベース電極８の外側のサブコレクタ層上に２本のコレクタ電極７が配置される。
【００４７】
１層目のエミッタ電極９、コレクタ電極７の上にはそれらと重畳する配線金属層（Ｔｉ／Ｐｔ／Ａｕ）により２層目のエミッタ電極１５、コレクタ電極１３が設けられる。２層目のエミッタ電極１５は１層目と同様の櫛状である。２層目のコレクタ電極１３はコレクタ配線１３０と連続する。ベース電極８は、オーミック金属層のみで１層構造である。また２層目のエミッタ電極１５上には、金メッキ層によりエミッタ配線１５０が設けられる。
【００４８】
バラスト抵抗１０２は単位ＨＢＴ１０１と同じ基板および半導体層上に設けられる。ベース層４のメサエッチングにより形成され、ベース層４と連続して一端にハッチングの如くベース電極８がコンタクトする。そして、他端にはハッチングの如く、抵抗オーミック電極１２がコンタクトする。
【００４９】
抵抗オーミック電極１２は、ベース電極８と同じオーミック金属層により島状に形成される。バラスト抵抗１０２は、抵抗オーミック電極１２と、単位ＨＢＴ１０１のベース電極８とを両端の電極とする。本実施形態では、バラスト抵抗１０２の抵抗オーミック電極１２を単位素子１００のベース電極１２とする。
【００５０】
ベース電極１２上には配線金属層（Ｔｉ／Ｐｔ／Ａｕ）によるベース配線１２０が形成される。ベース配線１２０は他の単位素子１００のベース電極１２と共通接続する。ベース配線１２０は、櫛状の単位ＨＢＴ１０１の各電極の延在方向と直交する方向に延在する。
【００５１】
一般に、ＨＢＴは増幅回路や局部発振回路に使用される場合がほとんどである。ＨＢＴを使用した増幅回路や局部発振回路においてはベースに高周波信号が入力されるため、ベースにバラスト抵抗を接続すると高周波特性が劣化する。しかしスイッチ回路にＨＢＴを使用する場合においては、ベースに高周波信号が入力されることがないため、ベースにバラスト抵抗を接続しても、直接的にはスイッチ回路装置の高周波特性には影響しない。
【００５２】
バラスト抵抗１０２は単位素子１００毎に機能させて単位素子１００の二次降伏を防ぐ必要がある。このため、単位ＨＢＴ１０１を並列接続してスイッチング素子を形成する場合、単位ＨＢＴ１０１のベース電極８は共通接続せず、単位素子１００のベース電極１２（バラスト抵抗１０２の抵抗オーミック電極１２）を共通接続する。
【００５３】
単位素子１００のコレクタ電極およびエミッタ電極はそれぞれ単位ＨＢＴ１０１のコレクタ電極７およびエミッタ電極９である。
【００５４】
また、スイッチング素子のコレクタ電極、ベース電極およびエミッタ電極はそれぞれ単位素子１００のコレクタ電極７、ベース電極８およびエミッタ電極９を共通接続したものである。つまり、つまりコレクタ配線１３０によって各単位ＨＢＴ１０１のコレクタ電極１３、７が互いに共通接続され、またエミッタ配線１５０によって各単位ＨＢＴ１０１のエミッタ電極１５、９が互いに共通接続される。尚、コレクタ電極７、１３は隣り合う単位素子１００で共用している。更に、ベース配線１２０によって、各単位素子のベース電極１２が互いに共通接続される。
【００５５】
各単位ＨＢＴ１０１のエミッタ電極９およびコレクタ電極７には等しい電位のバイアスポイントが接続され、所定のベース−エミッタ間電圧バイアスおよびベース−コレクタ間電圧バイアスを与えると共に、ベース電流の引き込みを行っている。
【００５６】
ベース配線１２０の周辺不純物領域１７０は、半導体層を分離領域２０で分離した不純物領域２３である。分離領域２０はＢ＋等のイオン注入による絶縁化領域であるので、本実施形態では分離領域２０以外の領域は不純物領域２３となる。
【００５７】
本実施形態の単位素子１００は、破線の如くエミッタ電極９、ベース電極８、コレクタ電極７を有する最小単位のメサ構造の単位ＨＢＴ１０１と、単位ＨＢＴ１０１のベース層４を延在したバラスト抵抗１０２よりなる。
【００５８】
図３（Ｂ）を参照して、半絶縁性のＧａＡｓ基板１上に、複数の半導体層、すなわちｎ＋型ＧａＡｓ層のサブコレクタ層２、ｎ型ＩｎＧａＰ層のコレクタ層３、ｐ＋型ＧａＡｓ層のベース層４、ｎ型ＩｎＧａＰ層のエミッタ層５、ｎ＋型ＧａＡｓ層のエミッタコンタクト層６が積層される。半導体層の一部はエッチングにより除去され、メサ構造の単位ＨＢＴ１０１およびバラスト抵抗１０２が形成される。
【００５９】
エミッタコンタクト層６上には、１層目のエミッタ電極９、２層目のエミッタ電極１５、３層目のエミッタ配線１５０が設けられる。
【００６０】
バラスト抵抗１０２は、単位ＨＢＴ１０１のベース層およびコレクタ層となるｐ＋型ＧａＡｓ層４およびｎ型ＩｎＧａＰ層３を、所望の抵抗値を有するパターンにメサエッチングして形成する。つまり単位ＨＢＴ１０１と同一基板に設けられ、ベース層４およびそれより下層の半導体層と連続する。抵抗層として機能するのは、ｐ＋型ＧａＡｓ層である。
【００６１】
ベース層４にはベース電極８がコンタクトし、バラスト抵抗１０２の一端には抵抗オーミック電極１２がコンタクトする。抵抗オーミック電極（単位素子１００のベース電極）１２はベース配線１２０に更に接続する。ベース配線１２０は絶縁膜５０を介してサブコレクタ層２上に延在し、各単位素子１００のベース電極１２と共通接続する。ベース配線１２０下方には、基板１に達する絶縁化領域２０によって不純物領域２３が分離される。
【００６２】
尚、エミッタ層５およびコレクタ層３となる半導体層はＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよく、いずれの場合もベース層４ａのＧａＡｓ層と格子整合している。
【００６３】
ここで、メサ形状と配線の方向について説明する。
【００６４】
ＧａＡｓのメサエッチングにウエットエッチングを採用した場合、メサ形状に結晶面が影響する。結晶方向とメサ形状の関係として、［０１バー１バー］（以下［０１−１−］と記載する）の方向と平行方向にエッチング段差表面をトレースする場合のメサ形状は順メサ形状（台形の形状）となる。また、［０１−１−］の方向と垂直方向にエッチング段差表面をトレースする場合のメサ形状は逆メサ形状（オーバーハング形状）になる。
【００６５】
つまり、例えば配線金属層がメサ段差を昇降する場合、メサ形状あるいは配線金属層の延在方向によってはステップカバレッジの問題が発生する。
【００６６】
金属層が［０１−１−］の方向と平行方向に延在してメサ段差を昇降する場合、順メサ形状であるのでステップカバレッジの問題は発生しない。ところが、配線が［０１−１−］の方向と垂直方向に延在してメサ段差を昇り降りするときは、逆メサ形状となるため、ステップカバレッジの問題が発生する。
【００６７】
本実施形態では、単位ＨＢＴ１０１のエミッタコンタクト層６およびエミッタ層５を形成するメサエッチング（エミッタメサエッチング）により、図３（Ａ）のエミッタメサＥＭが形成される。
【００６８】
また、単位ＨＢＴ１０１のベース層４およびコレクタ層３を形成するメサエッチング（ベースメサエッチング）により、同時にバラスト抵抗１０２の領域にもメサが形成される。つまり、図３（Ａ）においてベースメサＢＭが同時に形成されるメサである。従って、バラスト抵抗１０２同士を接続するベース配線１２０がベースメサＢＭを昇降する。
【００６９】
そこで、本実施形態ではベース配線１２０がメサを昇降する方向を揃えて、共に［０１−１−］の方向と平行方向（図の矢印の方向）に延在させている。
【００７０】
図４を参照して、本実施形態の単位ＨＢＴについて説明する。図４（Ａ）は単位ＨＢＴの一例を示す断面図であり、図３（Ａ）のｂ−ｂ線断面図である。尚２層目以上の電極は省略している。また、図４（Ｂ）（Ｃ）は、単位ＨＢＴの特性図である。
【００７１】
図４（Ａ）を参照して、半絶縁性のＧａＡｓ基板１上にサブコレクタ層２が形成され、サブコレクタ層２上にコレクタ層３、ベース層４、エミッタ層５、エミッタコンタクト層６がメサ型に積層されて構成されている。
【００７２】
単位ＨＢＴ１０１のサブコレクタ層２は、基板１上にエピタキシャル成長法によって形成され、３〜６Ｅ１８ｃｍ−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ＋型ＧａＡｓ層である。その膜厚は数千Åである。コレクタ層３は、サブコレクタ層２の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型ＩｎＧａＰ層である。その膜厚は１０００〜５０００Åである。ベース層４は、コレクタ層３の上に形成され、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｐ＋型ＧａＡｓ層である。膜厚は数百〜２０００Åである。エミッタ層５は、ベース層４の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。エミッタ層５は、上層および下層のＧａＡｓ層と格子整合させる。エミッタコンタクト層６は、エミッタ層５の上に形成され、シリコンドープによって３〜６Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｎ＋型ＧａＡｓ層で、膜厚は数千Åである。
【００７３】
サブコレクタ層２の表面には、コレクタ層３を挟む位置に、ＡｕＧｅ／Ｎｉ／Ａｕ層からなるコレクタ電極７が配置される。ベース層４の表面には、エミッタ層５を挟む位置に、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ層からなるベース電極８が配置される。エミッタコンタクト層６の上部にはＡｕＧｅ／Ｎｉ／Ａｕ層からなるエミッタ電極９が配置される。本実施形態では、図の如く、最小単位で構成されるＨＢＴを単位ＨＢＴ１０１とする。
【００７４】
単位ＨＢＴ１０１は、エミッタ層５とベース層４とで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成しているのに加え、コレクタ層３とベース層４とでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。そして、エミッタ層５をエミッタとして動作する順方向のトランジスタ動作時（以下順トランジスタ動作時）と、エミッタ層５をコレクタとして動作する逆方向のトランジスタ動作時（以下逆トランジスタ動作時）とで、トランジスタ特性がほぼ同じ特性となるように構造上の各パラメータを制御し、コレクターエミッタ間電圧を０Ｖ、コレクターエミッタ間電流を０Ａ付近のバイアスで動作させる。
【００７５】
図４（Ｂ）（Ｃ）は、単位ＨＢＴ１０１の特性図である。図は、所定のベース電流ＩＢにおけるコレクタ−エミッタ電圧ＶＣＥとコレクタ電流ＩｃのＶ−Ｉカーブを示す。
【００７６】
ある所定のベース電流ＩＢにおいてコレクタ−エミッタ電圧ＶＣＥおよびコレクタ電流Ｉｃが正（＋）値を示すトランジスタを順トランジスタといい、負(−)の値を示すトランジスタを逆トランジスタという。
【００７７】
図４（Ｂ）のごとく、本実施形態の単位ＨＢＴ１０１は、順トランジスタ動作時のオン抵抗Ｒｏｎ（＝ΔＶＣＥ／ΔＩＣ）と逆トランジスタ動作時のオン抵抗Ｒｏｎ’（＝ΔＶＣＥ’／ΔＩＣ’）がほぼ等しくなるように構成したＨＢＴである。これを実現するために、エミッタ層５とコレクタ層３は基本的に同じ構造とする。例えば、エミッタ層５にＩｎＧａＰ層を使用する場合はコレクタ層３にもＩｎＧａＰ層を使用する。そして、エミッタ層５とコレクタ層３にＩｎＧａＰ層を使用する場合はＧａＡｓ層（サブコレクタ層２およびエミッタコンタクト層６）とそれぞれ格子整合させる。また、エミッタ層５とコレクタ層３にＡｌＧａＡｓ層を使用する場合はＡｌのモル比率を同じにする。
【００７８】
そして、エミッタ層５の不純物濃度とコレクタ層３の不純物濃度をほぼ同等の値に設定する。これにより、通常のＨＢＴに比べベース−コレクタ耐圧が低下するが、スイッチ回路装置ではベース−コレクタ耐圧は７〜８Ｖあれば十分である。
【００７９】
このように、単位ＨＢＴ１０１には、ベースを基準としてエミッタとコレクタが対称なＨＢＴ（以下対称型ＨＢＴ）を採用する。対称型ＨＢＴはコレクタ−エミッタ間電圧を０Ｖのバイアスで動作させることにより、基本的にコレクタ−エミッタ間の消費電流を０Ａにすることができる。
【００８０】
尚、順トランジスタの立ち上がり電圧（逆トランジスタの立ち上がり電圧と同じ）は図４（Ｂ）の如く０Ｖが望ましい。しかし、図４（Ｃ）の如く順トランジスタの立ち上がり電圧が０Ｖでなく、オフセット電圧ＶＯＦＦを持つ場合がある。この場合、コレクターエミッタ間電圧ＶＣＥを０Ｖにバイアスしたとき、コレクタ−エミッタ間において若干の消費電流が発生してしまう。
【００８１】
エミッタとコレクタが対称でないＨＢＴにおいてオフセット電圧が発生する原因のひとつにエミッタとコレクタの非対称性がある。しかし、対称型ＨＢＴは、エミッタとコレクタを基本的にほぼ同じ構造とする場合が多い。従って対称型ＨＢＴは対称型でないＨＢＴに比べオフセット電圧は非常に小さい。しかし、小さいながらもオフセット電圧が有る場合がある。原因のひとつはベース−エミッタ間、ベース−コレクタ間のヘテロ接合の伝導帯底におけるバンドスパイクである。従ってこのような場合には、バンドスパイクをなくす構造にするとよい。
【００８２】
図５は、単位ＨＢＴ１０１の他の構造を説明する断面図である。
【００８３】
図５（Ａ）は、バンドスパイクを無くすためＧｒａｄｉｎｇ層を有する構造である。
【００８４】
例えばエミッタ層５およびコレクタ層３にＡｌ０．３Ｇａ０．７Ａｓ層を採用する。そして、ベース−エミッタ間、ベース−コレクタ間にＧｒａｄｉｎｇ層３２を配置する。すなわちベース−エミッタ間においてはＧａＡｓからＡｌ０．３Ｇａ０．７Ａｓに徐々に変化するｎ型のＡｌＸＧａ１−ＸＡｓ（Ｘ＝０→０．３）層を配置し、ベース−コレクタ間においては例えばＡｌ０．３Ｇａ０．７ＡｓからＧａＡｓに徐々に変化するｎ型のＡｌＸＧａ１−ＸＡｓ（Ｘ＝０．３→０）層を配置する。これにより、オフセット電圧をさらに極めて小さくすることができる。
【００８５】
図５（Ｂ）は、ヘテロ接合をエミッタ−ベース間のｐｎ接合からずらす場合であり、エミッタ層５はｎ型ＡｌＧａＡｓ層とする。
【００８６】
一般的なＨＢＴの構造として、エミッタ層５のｎ型ＡｌＧａＡｓ層とベース層４のｐ型ＧａＡｓ層の間のエミッタ−ベース間ｐｎ接合が、ヘテロ接合に一致している。この場合において伝導帯の底にバンドスパイクが存在しており、このバンドスパイクがオフセット電圧発生の原因の１つとなっている。バンドスパイクによるオフセット電圧の発生を防ぐため、ベース層４（ｐ型ＧａＡｓ層）とエミッタ層５（ｎ型ＡｌＧａＡｓ層）の間にｎ型ＧａＡｓ層５’を追加することにより、ヘテロ接合位置をベースーエミッタ間のｐｎ接合位置からずらすとよい。また、対称型ＨＢＴであるため、さらにベース層４（ｐ型ＧａＡｓ層）とコレクタ層３（ｎ型ＡｌＧａＡｓ層）の間ｎ型ＧａＡｓ層３’を追加することによりヘテロ接合位置をベースーコレクタ間のｐｎ接合位置からずらすとよい。この場合ヘテロ接合位置がエミッタ−ベース間のｐｎ接合およびコレクタ−ベース間のｐｎ接合と一致していないためオフセット電圧を非常に小さくすることができる。
【００８７】
ＨＢＴの原理として、ベースのホールをエミッタ側に注入させないために、ベース層４であるＧａＡｓ層よりバンドギャップの大きいＡｌＧａＡｓ層をエミッタ層５として配置する。同様に逆トランジスタ動作時はコレクタがエミッタとして働くため、ベース層４であるＧａＡｓ層よりバンドギャップの大きいＡｌＧａＡｓ層をコレクタ層３として配置する。
【００８８】
この構造の場合、追加したｎ型ＧａＡｓ層５’とその上に位置するエミッタ層のｎ型ＡｌＧａＡｓ層５の接合がヘテロ接合となる。同様に追加したｎ型ＧａＡｓ層３’とその下に位置するコレクタ層のｎ型ＡｌＧａＡｓ層３の接合がヘテロ接合になる。
【００８９】
また、オフセット電圧以外の非対称性としてオン抵抗ＲｏｎとＲｏｎ’が多少異なる場合がある。原因は構造上のエミッタ寄生抵抗、コレクタ寄生抵抗の違いである。その場合はエミッタ層５やコレクタ層３さらにはエミッタコンタクト層６やサブコレクタ層２の不純物濃度や厚みを、オン抵抗ＲｏｎとＲｏｎ’が等しくなるように調整するとよい。
【００９０】
本実施形態では上記の対称型ＨＢＴを単位ＨＢＴ１０１とし、各単位ＨＢＴ１０１にバラスト抵抗１０２を接続して、スイッチ回路装置を構成する。これによりコレクタ−エミッタ間の消費電流が０Ａのスイッチ回路が実現する。さらに対称型ＨＢＴは順トランジスタ動作時のオン抵抗Ｒｏｎと逆トランジスタ動作時のオン抵抗Ｒｏｎ’がほぼ等しいため、高周波信号の振幅においてコレクタ−エミッタ電圧ＶＣＥが正の部分と、コレクタ−エミッタ電圧ＶＣＥが負の部分の切り替え部分において線型性が良いスイッチ回路を得られる。
【００９１】
ＧａＡｓＭＥＳＦＥＴやＨＥＭＴによるスイッチ回路は、ドレイン−ソース間のバイアスが０Ｖのためドレイン−ソース間の消費電流が０Ａで、高周波信号の振幅においてドレイン−ソース電圧ＶＤＳが正の部分と、ドレイン−ソース電圧ＶＤＳが負の部分の切り替え部分において線型性が良い。つまり本実施形態のスイッチ回路は、ＧａＡｓＭＥＳＦＥＴやＨＥＭＴのスイッチ回路と同様の長所を有している。さらに、ユニポーラデバイスのＦＥＴよりもバイポーラデバイスのＨＢＴの方が圧倒的にオン抵抗が低く、スイッチ回路を形成する場合、高周波特性が大幅に向上し、チップサイズを大幅に小型化できる。
【００９２】
一般に、ＨＢＴはＨＥＭＴに比べ潜在的に非常に高い電流密度を得られ、非常に低いオン抵抗Ｒｏｎを得ることができる。しかしＨＢＴは温度による正帰還作用により電流が１つの単位ＨＢＴに集中して二次降伏により破壊するという問題をはらんでいる。すなわちＨＢＴのベース−エミッタ間電圧−ベース電流の特性は温度に対して正の係数を持つ。このため、何らかの設計上の不均一要因により、ある単位ＨＢＴ１０１素子が他の単位ＨＢＴ１０１に対してベース−エミッタ間電圧バイアスが少し大きく印加される場合がある。その結果ベース電流、コレクタ電流が多く流れ、温度が上がってより多くのベース電流、コレクタ電流が流れ、最後に破壊に至る。これが通常の二次降伏のプロセスである。このため、実際のところ十分に電流密度を上げることができない。
【００９３】
しかし、本実施形態の単位素子１００は二次降伏のプロセスが実際に開始されることはない。単位素子１００は、単位ＨＢＴ１０１のベース層４に連続し、抵抗層により形成されたバラスト抵抗１０２を、単位ＨＢＴ１０１のベース電極８に接続した構成である。つまり、単位ＨＢＴ１０１の動作による発熱をバラスト抵抗１０２に直接伝えることが可能となる。バラスト抵抗１０２は負の温度係数を有するため、単位ＨＢＴ１０１が発熱するとバラスト抵抗１０２の抵抗値が大きくなる。本来のバラスト抵抗１０２の働きは、ベース電流の増加に伴いバラスト抵抗１０２の両端の電圧ドロップを大きくすることにある。これによりベース−エミッタ間電圧が減少するのでベース電流、コレクタ電流を減少させ、二次破壊を防ぐことができる。
【００９４】
従って、本実施形態の構造にすることにより単位ＨＢＴ１０１の発熱によりさらにバラスト抵抗１０２の抵抗値を大きくできるため、よりバラストとしての機能を増加させることができる。単位ＨＢＴ１０１の発熱は単位ＨＢＴ１０１のベース電流、コレクタ電流を大幅に低減させ、十分単位ＨＢＴ１０１を冷却することができる。つまり、結果として二次降伏の発生を効果的に防ぐことができる。またベース電極８に高周波信号が入力されることはないためベースにバラスト抵抗１０２を接続しても、直接的にはスイッチ回路装置の高周波特性には影響しない。
【００９５】
つまり、本実施形態によればＨＢＴにより構成されるスイッチ回路装置であっても二次降伏の発生を防ぐことができるため、従来よりＨＢＴの電流密度を大幅に上げることができる。その結果、第１および第２スイッチング素子ＳＷ１、ＳＷ２のオン抵抗Ｒｏｎを非常に小さくすることができ、スイッチＭＭＩＣのインサーションロスを非常に小さくできる。
【００９６】
スイッチＭＭＩＣに一般的に使用されているＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため、圧倒的に電流密度を上げることができ、オン抵抗Ｒｏｎを非常に小さくできる。また単位ＨＢＴ１０１は対称型ＨＢＴであるため、コレクタ−エミッタ間消費電流を０とするため省エネルギー動作が可能となる。理由はＨＥＭＴでドレイン−ソース間電圧を０Ｖにバイアスするのと同様に対称型ＨＢＴ１０１でコレクタ−エミッタ間電圧を０Ｖにバイアスできるからである。
【００９７】
図６には、パッドおよび配線の断面図を示す。図６（Ａ）および図６（Ｂ）が図２のｃ−ｃ線断面図であり、図６（Ｃ）が図２のｄ−ｄ線断面図である。
【００９８】
共通入力端子パッドＩ、第１出力端子パッドＯ１、第１制御端子パッドＣ１（第２スイッチング素子ＳＷ２側も同様）、接地端子パッドＧとなるパッドＰおよびベース配線１２０は、図の如くサブコレクタ層（ｎ＋型ＧａＡｓ）層上に設けられている。パッドＰおよびベース配線１２０は窒化膜５１を介してサブコレクタ層２上に設けられる（図６（Ｂ））か、サブコレクタ層２上に直接設けられ、サブコレクタ層２表面とショットキー接合を形成する（図６（Ａ）、（Ｃ））。  
【００９９】
そこで、パッドＰおよびベース配線１２０周辺のアイソレーション対策として、パッドＰおよびベース配線１２０の周囲に周辺不純物領域１７０（不純物領域２３）を配置する。本実施形態の不純物領域２３は、前述の如く絶縁化領域２０で分離することにより、形成する。
【０１００】
図７は、第２の実施形態を示す。第２の実施形態は単位素子１００の構成が第１の実施形態のスイッチＭＭＩＣと異なっており、それ以外は第１の実施形態と同様である。また、図は、図３（Ａ）のａ−ａ線断面図である。
【０１０１】
第２の実施形態の単位素子１００は、第１の実施形態の単位素子１００の寄生容量を低減した構造である。図３（Ｂ）の構造は、単位ＨＢＴ１０１のベースメサエッチングのパターンを伸長することによりバラスト抵抗１０２を形成している。
【０１０２】
しかし、ベースメサエッチングのパターンを伸長すると、ベース層４下層のコレクタ層２も伸長することになる。つまりバラスト抵抗１０２部分のベース−コレクタ間に寄生容量が付加される。寄生容量の付加は、スイッチ回路装置のインサーションロスが増大する要因となる。そこで、バラスト抵抗１０２部分の寄生容量を低減するため、イオン注入によるコレクタ絶縁化領域２１を設けるとよい。
【０１０３】
このイオン注入によりベースメサを伸長した領域においてコレクタ層２が絶縁化されるため、寄生容量はほとんど付加されない構造が実現する。
【０１０４】
ここで、コレクタ絶縁化領域２１は、不純物領域２３を分離するための絶縁化領域２０と同様、不純物（Ｂ＋）のイオン注入により絶縁化した領域であり、電気的に完全に絶縁化した領域ではない。また、全ての層が絶縁化するほど高いドーズ量のイオン注入ではない。すなわち、コレクタ層（ｎ型ＩｎＧａＰ層）２のみ絶縁化する程度のドーズ量（例えば０．５〜５×１０１２ｃｍ−２程度）のボロン注入で形成する。他の構成要素は、第１の実施形態（図３（Ｂ）と同様である）。
【０１０５】
ｐ＋型ＧａＡｓ層であるベース層４は、不純物濃度が非常に高いためコレクタ絶縁化領域２１を形成するためのイオン注入の影響をほとんど受けない。従ってバラスト抵抗１０２や、抵抗オーミック電極１２は第１の実施形態（図３（Ｂ））と同一構成でよく、バラスト抵抗１０２の抵抗値も変化することはない。
【０１０６】
コレクタ絶縁化領域２１は、ＧａＡｓ基板１に達して設けられサブコレクタ層２にもボロンが注入されている。しかし、ｎ＋型ＧａＡｓ層のサブコレクタ層２は、不純物濃度が高いため、コレクタ絶縁化領域２１を形成するためのイオン注入では絶縁化されない。
【０１０７】
つまり、コレクタ絶縁化領域２１は、バラスト抵抗１０２の下層のコレクタ層３のみを絶縁化する。図３（Ｂ）の構造の場合、数百Ω〜数ＫΩ程度の抵抗値のバラスト抵抗１０２であれば０．３ｐＦ〜数ｐＦ程度の寄生容量が付加される。一方、図７の構造にすることにより付加される寄生容量を大幅に低減できる。
【０１０８】
尚、コレクタ絶縁化領域２１を形成するためのイオン注入をベース電極８の下にも行っても良い。これによりベース−コレクタ間の寄生容量をさらに低減することができる。
【０１０９】
図８から図１０を参照して、本実施形態のスイッチ回路装置の製造方法について、単位素子を中心に説明する。また以下の説明では第２の実施形態の単位素子を例に説明するが、第１の実施形態の単位素子の製造方法は、以下の製造方法においてコレクタ絶縁化領域の形成工程を除いたものと同様であるので、説明は省略する。また、尚各図の左に図３のａ−ａ線断面図を示し、右にｂ−ｂ線断面図を示す。
【０１１０】
第１工程：化合物半導体基板に少なくとも１つのヘテロ接合を形成する複数の半導体層を積層する工程。
【０１１１】
ＧａＡｓ基板１上に、ｎ＋型ＧａＡｓ層２、ｎ型ＩｎＧａＰ層３、ｐ＋型ＧａＡｓ層４、ｎ型ＩｎＧａＰ層５、ｎ＋型ＧａＡｓ層６を順次形成する。ｎ型ＩｎＧａＰ層５は上層および下層のＧａＡｓ層と格子整合する（図８（Ａ））。
【０１１２】
第２および第３工程：各半導体層をメサエッチングし、コレクタ層、ベース層、エミッタ層を形成し、ベース層に連続する抵抗層を形成する工程。
【０１１３】
単位ＨＢＴのエミッタ層を形成するためのフォトエッチングプロセスを行う。まず、ｎ＋型ＧａＡｓ層６をメサエッチングし、引き続きｎ型ＩｎＧａＰ層５の途中までをメサエッチングする。その後新たなフォトエッチングプロセスにより残りのｎ型ＩｎＧａＰ層５をメサエッチングし、レジストを除去する。これにより、右図の如くエミッタコンタクト層６とエミッタ層５がメサ状に形成され（エミッタメサＥＭ）、エミッタ層５の下方にレッジ（棚）Ｌが形成される。
【０１１４】
次に、コレクタ絶縁化領域形成のため、レジスト（不図示）を設けてフォトリソグラフィープロセスを行う。バラスト抵抗の形成領域を露出して例えばドーズ量０．５〜５×１０１２ｃｍ−２程度の不純物をイオン注入する。その後レジストを除去する（図８（Ｂ））。
【０１１５】
次に、ベース層を形成するためのフォトエッチングプロセスを行う。ｐ＋型ＧａＡｓ層４とｎ型ＩｎＧａＰ層３とをメサエッチングし、レジストを除去する。
【０１１６】
これにより、ベース層４およびコレクタ層３がメサ状に形成される（ベースメサＢＭ）。最上層にエミッタコンタクト層６が露出し、エミッタ層５の外側にはベース層４が露出する。ベース層４の外側にはサブコレクタ層２が露出する。
【０１１７】
また、同時に、ベースメサのパターンを櫛の延在方向に数μｍ〜十数μｍ程度伸長することにより、数百〜数ＫΩ程度の抵抗値のバラスト抵抗１０２がメサ状に形成される。
【０１１８】
更に、ＨＢＴにより構成されたスイッチング素子、ベース配線１２０の周辺不純物領域１７０等の不純物領域２３を分離する絶縁化領域を形成する。すなわち新たなレジスト（不図示）を設けてフォトリソグラフィープロセスを行う。絶縁化領域の形成領域を露出してボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより基板１に達するコレクタ絶縁化領域形成２１と絶縁化領域２０を同時に形成する（図９（Ａ））。バラスト抵抗１０２の下層のコレクタ層３は、コレクタ絶縁化領域２１により絶縁化されている。すなわちバラスト抵抗１０２の領域においてベース−コレクタ間の寄生容量を大幅に低減できる。
【０１１９】
尚、スイッチ回路装置を構成する分離素子（抵抗）などの不純物領域も、同時に形成される。
【０１２０】
第４工程：オーミック金属層により、コレクタ層、ベース層、エミッタ層とそれぞれ接続するコレクタ電極、ベース電極、エミッタ電極を形成してトランジスタを形成する工程。
【０１２１】
次に、１層目のエミッタ電極、コレクタ電極を形成するためのフォトリソグラフィープロセスを行う。オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着後、リフトオフおよびアロイを行い、単位ＨＢＴ１０１の１層目のエミッタ電極９、コレクタ電極７を形成する。エミッタ電極９とコレクタ電極７は櫛状に形成される。その後、ベース電極を形成するためのフォトリソグラフィープロセスを行う。オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）を蒸着後、リフトオフおよびアロイを行い、単位ＨＢＴ１０１のベース電極８を形成する。また、同時にバラスト抵抗１０２の抵抗オーミック電極１２を形成する。ベース電極８はエミッタ電極９を囲むパターンで、抵抗オーミック電極１２は島状のパターンで、それぞれ図３（Ａ）のハッチングの如く形成される（図９（Ｂ））。
【０１２２】
全面にパッシベーション膜となる窒化膜５１を全面にデポジションする。窒化膜５１をエッチングしてコンタクトホールＣＨを形成し、レジストを除去する（図１０（Ａ））。
【０１２３】
第５工程：配線金属層により、抵抗層と他の抵抗層を接続し、トランジスタと他のトランジスタを接続する配線を形成する工程。
【０１２４】
新たなフォトリソグラフィープロセスを行い、全面に、２層目の電極および配線となる配線金属層（Ｔｉ／Ｐｔ／Ａｕ）を蒸着する。すなわち、１層目のコレクタ電極７、エミッタ電極９とそれぞれコンタクトする２層目のコレクタ電極１３、エミッタ電極１５を形成する。また、抵抗オーミック電極１２とコンタクトするベース配線１２０を形成する。
【０１２５】
その後、全面にポリイミド６０を塗布する。フォトリソグラフィープロセスを行い、２層目のエミッタ電極１５上のポリイミド６０をエッチングする。その後レジストを除去しポリイミド６０をキュアする。
【０１２６】
次に、全面に下地金属層（Ｔｉ／Ｐｔ／Ａｕ）（不図示）を蒸着する。フォトリソグラフィープロセスを行い、エミッタ配線１５０パターンを露出して金メッキを施す。レジストを除去した後、不要な下地金属層をイオンミリングにより除去する。これにより各ＨＢＴ１０１のエミッタ電極１５、９を配線するエミッタ配線１５０を形成する。また、コレクタ配線１３０に重畳する金メッキ層および各パッドも形成される。
【０１２７】
次に、図１１および図１２を参照して、本発明の第３の実施形態を示す。
【０１２８】
第３の実施形態は、ロジック回路を設けることにより、１つの制御端子で動作可能なスイッチ回路装置である。
【０１２９】
図１１は回路図であり、図１１（Ａ）は、ロジック回路として抵抗負荷のインバータ回路４１を接続した場合である。
【０１３０】
図１１（Ａ）では、抵抗負荷４１１と、ＧａＡｓ  ＭＥＳＦＥＴ４１２（ピンチオフ電圧Ｖｐ＝０Ｖ：エンハンスメント型）を接続点ＣＰにて直列接続し、接続点ＣＰと、例えば第２スイッチング素子ＳＷ２のベースとを、分離素子３０を介して接続する。また、ＭＥＳＦＥＴ４１２のゲートは、１つの制御端子Ｃｔｌに接続する。
【０１３１】
図１１（Ｂ）は、ロジック回路としてエンハンスメント型／ディプレッション型ＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）のインバータ回路４１を接続した場合である。すなわち、ディプレッション型ＭＥＳＦＥＴ４１３（ピンチオフ電圧Ｖｐ＝−１Ｖ）のソースおよびゲートと、エンハンスメント型ＭＥＳＦＥＴ４１４（ピンチオフ電圧Ｖｐ＝０Ｖ）のドレインを接続点ＣＰにより直列接続し、接続点ＣＰと、例えば第２スイッチング素子ＳＷ２のベースを分離素子３０を介して接続する。また、エンハンスメント型ＭＥＳＦＥＴ４１４のゲートを、１つの制御端子Ｃｔｌに接続する。図１１の何れも、他の構成要素は第１実施形態と同様であるので、説明は省略する。
【０１３２】
このようにインバータ回路４１を接続することにより、制御端子Ｃｔｌに印加された制御信号が第１スイッチング素子ＳＷ１のベースに印加され、制御信号の相補信号が第２スイッチング素子ＳＷ２のベースに印加される。すなわちＳＰＤＴスイッチＭＭＩＣで制御端子を１つにできる。
【０１３３】
ロジック回路４１も、抵抗及び／又はＭＥＳＦＥＴで形成できる。つまりロジック回路を内蔵したスイッチＭＭＩＣを、ＧａＡｓ基板の１チップに全て集積化することができる。
【０１３４】
図１２は、図１１（Ｂ）に示したエンハンスメント型／ディプレッション型ＤＣＦＬのインバータ回路４１を示す。図１２（Ａ）は平面パターン図であり、図１２（Ｂ）は図１２（Ａ）のｅ−ｅ線断面図である。
【０１３５】
Ｄ型ＦＥＴ４１３は配線金属層よりなる２層目のソース電極１３５ｄとドレイン電極１３６ｄ間に第１ゲート電極１２７が配置される。ソース電極１３５ｄおよびドレイン電極１３６ｄの下方にはオーミック金属層よりなる１層目のソース電極１１５ｄ及びドレイン電極１１６ｄが配置され、二点鎖線で示す分離領域２０により動作領域が分離される。ソース電極１１５ｄおよびドレイン電極１１６ｄは、コンタクト層６ｓｄ、６ｄｄとそれぞれ接続する。
【０１３６】
第１ゲート電極１２７はソース電極およびドレイン電極間に配置され、動作領域外で２層目のソース電極１３５ｄに接続する。
【０１３７】
Ｅ型ＦＥＴ４１４は配線金属層よりなる２層目のソース電極１３５ｅとドレイン電極１３６ｅが交互に配置され、その間に第２ゲート電極１２８が配置される。
ソース電極１３５ｅおよびドレイン電極１３６ｅの下方にはオーミック金属層よりなる１層目のソース電極１１５ｅ及びドレイン電極１１６ｅが配置される。ソース電極１１５ｅおよびドレイン電極１１６ｅは、コンタクト層６ｓｅ、６ｄｅとそれぞれ接続する。
【０１３８】
Ｅ型ＦＥＴ４１４の端部の２層目のドレイン電極１３６ｅ（１層目のドレイン電極１１６ｅも同様）はＤ型ＦＥＴ４１３の２層目のソース電極１３５ｄ（１層目のソース電極１１５ｄも同様）と共用している。同様にＥ型ＦＥＴ４１４の端部のコンタクト層６ｄｅはＤ型ＦＥＴ４１３のコンタクト層６ｓｄと共用している。
【０１３９】
第１ゲート電極１２７および第２ゲート電極１２８は、ゲート金属層（Ｐｔ／Ｍｏ）のＰｔの蒸着膜厚を異ならせ、チャネル層５ａへの埋め込み深さを適宜選択し、所定のピンチオフ電圧Ｖｐを実現している。
【０１４０】
尚、図の各半導体層は単位ＨＢＴ１０１の半導体層と同層を利用できる。すなわち単位ＨＢＴ１０１のエミッタコンタクト層６、エミッタ層５、ベース層４を，それぞれＤ型ＦＥＴ４１３およびＥ型ＦＥＴ４１４のコンタクト層６ｓｄ、６ｓｅ、６ｄｄ、６ｄｅ、チャネル層５ａ、ｐ型バッファ層４ａと共用できる。
【０１４１】
尚、本発明の実施形態のＨＢＴ１０１はすべて対称型のため、第１、第２、第３の実施の形態において、ＨＢＴ１０１のエミッタとコレクタを入れ替えても良い。
【図面の簡単な説明】
【０１４２】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明を説明するための（Ａ）断面図、（Ｂ）特性図、（Ｃ）特性図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明の製造方法を説明するための断面図である。
【図９】本発明の製造方法を説明するための断面図である。
【図１０】本発明の製造方法を説明するための断面図である。
【図１１】本発明を説明するための回路図である。
【図１２】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図１３】従来の技術を説明するための（Ａ）回路図、（Ｂ）断面図である。
【符号の説明】
【０１４３】
１      ＧａＡｓ基板
２      サブコレクタ層
３      コレクタ層
４      ベース層
５      エミッタ層
６      エミッタコンタクト層
７、１３      コレクタ電極
８      ベース電極
９、１５      エミッタ電極
４ａ    ｐ型バッファ層
５ａ      チャネル層
６ｓｄ、６ｓｅ、６ｄｄ、６ｄｅ    コンタクト層
１２    抵抗オーミック電極
２０    絶縁化領域
２１    コレクタ絶縁化領域
２３      不純物領域
３０    分離素子
３２    Ｇｒａｄｉｎｇ層
４１    インバータ回路
５１    窒化膜
６０    ポリイミド
１００    単位素子
１０１    単位ＨＢＴ
１０２    バラスト抵抗
１１５ｅ、１１５ｄ、１３５ｅ、１３５ｄ    ソース電極
１１６ｅ、１１６ｄ、１３６ｅ、１３６ｄ    ドレイン電極
１２０    ベース配線
１２７    第１ゲート電極
１２８    第２ゲート電極
１３０    コレクタ配線
１５０    エミッタ配線
１７０    周辺不純物領域
４１１    抵抗
４１２    ＭＥＳＦＥＴ
４１３    Ｄ型ＦＥＴ    
４１４    Ｅ型ＦＥＴ
ＣＰ    接続点
ＩＮ      共通入力端子
ＯＵＴ１  第１出力端子
ＯＵＴ２  第２出力端子
Ｃｔｌ    制御端子
Ｃｔｌ１  第１制御端子
Ｃｒｌ２  第２制御端子
Ｉ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇ    パッド
Ｐ        パッド    
３２０    第１のＨＢＴ
３２１    第２のＨＢＴ
１２２    抵抗
３１１    サブコレクタ層
３１２    コレクタ層
３１３    ベース層
３１４    エミッタ層
３１５    エミッタコンタクト層
３１６    コレクタ電極
３１７    ベース電極
３１８    エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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