(57)【要約】【課題】  半導体素子及びその製造方法を提供すること。【解決手段】  セル領域と周辺回路領域とを備え、セル領域及び周辺回路領域は、素子分離膜により画定された活性領域を備える半導体基板、素子分離膜の表面上に突出され、少なくとも二つの活性チャンネルを画定する活性領域の一部分、少なくとも二つの突出活性チャンネルを有する半導体基板の活性領域上に形成されたゲート酸化膜、ゲート酸化膜及び半導体基板の素子分離膜上に形成されたゲート電極、及び各ゲート電極の両側の半導体基板の活性領域内に形成されたソース及びドレインを備える半導体素子が提供される。【選択図】  図１０
2006013521.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と周辺回路領域とを備え、前記セル領域及び周辺回路領域は、素子分離膜により画定された活性領域を備える半導体基板と、
前記素子分離膜の表面上に突出され、少なくとも二つの活性チャンネルを形成する前記活性領域の一部分と、
前記少なくとも二つの突出活性チャンネルを有する前記半導体基板の前記活性領域上に形成されたゲート酸化膜と、
前記ゲート酸化膜及び前記半導体基板の前記素子分離膜上に形成されたゲート電極と、
前記各ゲート電極の両側の前記半導体基板の前記活性領域内に形成されたソース及びドレインと、を備えることを特徴とする半導体素子。
【請求項２】
前記半導体基板は、シリコンウェーハ、ＳＯＩ基板、ＳＧＯＩ基板またはＳｉＧｅウェーハであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記少なくとも二つの突出活性チャンネルは、互いに平行であることを特徴とする、請求項１に記載の半導体素子。
【請求項４】
前記少なくとも二つの突出活性チャンネルそれぞれは、約３０ｎｍ以下の幅を有することを特徴とする、請求項１に記載の半導体素子。
【請求項５】
前記少なくとも二つの突出活性チャンネル間の前記活性領域の上面は、前記半導体基板内の前記素子分離膜の上面の高さと同一であることを特徴とする、請求項１に記載の半導体素子。
【請求項６】
前記少なくとも二つの突出活性チャンネル間の前記活性領域の上面はリセスされ、
前記少なくとも二つの突出活性チャンネル間の前記活性領域の上面は、前記半導体基板内の前記素子分離膜の上面より低いことを特徴とする、請求項１に記載の半導体素子。
【請求項７】
前記少なくとも二つの突出活性チャンネル間の前記活性領域の上面は、前記半導体基板内の前記素子分離膜の上面より高いことを特徴とする、請求項１に記載の半導体素子。
【請求項８】
前記少なくとも二つの突出活性チャンネルは、前記半導体基板の前記セル領域に形成されたセル領域活性チャンネルであることを特徴とする、請求項１に記載の半導体素子。
【請求項９】
前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出され、複数個の周辺回路領域の活性チャンネルを画定する前記活性領域の一部分をさらに備えることを特徴とする、請求項８に記載の半導体素子。
【請求項１０】
前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出され、複数個の周辺回路領域の活性チャンネルを画定する前記活性領域の一部分をさらに備えることを特徴とする、請求項１に記載の半導体素子。
【請求項１１】
前記複数個の周辺回路領域の活性チャンネル下の前記活性領域は、前記素子分離膜により分離されていることを特徴とする、請求項１０に記載の半導体素子。
【請求項１２】
前記少なくとも二つの突出活性チャンネルは、前記半導体基板の前記周辺回路領域に形成された周辺回路領域の活性チャンネルであることを特徴とする、請求項１に記載の半導体素子。
【請求項１３】
前記複数個の周辺回路領域の活性チャンネル下の前記活性領域は、前記素子分離膜により分離されていることを特徴とする、請求項１２に記載の半導体素子。
【請求項１４】
前記半導体基板の前記セル領域の前記素子分離膜の表面上に突出され、セル領域活性チャンネルを定義する前記活性領域の一部分をさらに備えることを特徴とする、請求項１２に記載の半導体素子。
【請求項１５】
前記少なくとも二つの突出活性チャンネルの第１部分は、前記半導体基板の前記セル領域に形成されたセル領域活性チャンネルであり、前記少なくとも二つの突出活性チャンネルの第２部分は、前記半導体基板の前記周辺回路領域に形成された周辺回路領域の活性チャンネルであることを特徴とする、請求項１に記載の半導体素子。
【請求項１６】
前記半導体基板の前記セル領域の前記素子分離膜の表面上に突出され、セル領域活性チャンネルを形成する前記活性領域の一部分をさらに備えることを特徴とする、請求項１に記載の半導体素子。
【請求項１７】
前記少なくとも二つの突出活性チャンネルは、前記半導体基板の前記セル領域に形成されたセル領域活性チャンネルであり、前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出され、複数個の周辺回路領域の活性チャンネルを形成する前記活性領域の一部分をさらに備えることを特徴とする、請求項１に記載の半導体素子。
【請求項１８】
前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出された前記複数個の周辺回路領域の活性チャンネルのうち少なくとも二つは、前記素子分離膜に隣接したことを特徴とする、請求項１７に記載の半導体素子。
【請求項１９】
前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出された前記複数個の周辺回路領域の活性チャンネルは、所定間隔に前記素子分離膜から分離されていることを特徴とする、請求項１７に記載の半導体素子。
【請求項２０】
セル領域と周辺回路領域とを備え、前記セル領域及び周辺回路領域は、素子分離膜により形成された活性領域を備える半導体基板を提供する工程と、
前記素子分離膜の表面上に突出され、その間に前記活性領域の一部を有する少なくとも二つの活性チャンネルを形成する工程と、
前記少なくとも二つの突出活性チャンネルを有する前記半導体基板の前記活性領域上に、ゲート酸化膜を形成する工程と、
前記ゲート酸化膜及び前記半導体基板の前記素子分離膜上に、ゲート電極を形成する工程と、
前記各ゲート電極の両側の前記半導体基板の前記活性領域内に、ソース及びドレインを形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチャンネルＦｉｎ電界効果トランジスタ（ＦｉｎＦＥＴ）を備える半導体素子及びその製造方法に係り、特に、半導体基板のセル領域及び／又は周辺回路領域内にマルチチャンネルＦｉｎＦＥＴを備える半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子性能を向上させて製造コストを低減するために、半導体素子の密度を持続的に高めている。素子密度を上昇させるために、半導体素子の形状寸法（フィーチャサイズ）を減少させることが可能な技術が必要である。
【０００３】
従来の半導体素子の製造工程では、半導体素子の速度及び集積度を向上させるために、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のチャンネル長を短くした。しかし、このような場合、素子のソースとドレインとの間隔が非常に短くなることによる短チャンネル効果により、ソース電位及びチャンネル電位がドレイン電位の影響を受けることを効率的に抑制し難くなるなど、素子の能動スイッチとしての特性劣化を引き起こす。しかし、半導体表面に平行にチャンネルが形成される従来のＭＯＳＦＥＴは、平面チャンネル素子であるので、構造的に素子サイズの縮小化に不利であるだけでなく、短チャンネル効果の発生を抑制し難い。
【０００４】
ＦｉｎＦＥＴは、フィン状の立体的な活性領域の形成後、ゲートがフィンの両側面と上面とを取り囲むことによって、平面ではない三次元構造のチャンネルを利用するものである。このような構造は、平面ＭＯＳＦＥＴとは異なり、基板表面に垂直のチャンネルを備えて、素子サイズの縮小化に有利であるだけでなく、ドレインの接合静電容量を極めて減らし、短チャンネル効果を減少できるという長所がある。そして、ＦｉｎＦＥＴは、高い駆動電流及び低い漏れ電流のような優秀な電気的特性を提供するが、これは、改善されたサブスレッショルド電流及び減少したＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）によるものである。したがって、ＦｉｎＦＥＴのこのような長所を利用するために、既存のＭＯＳＦＥＴをＦｉｎＦＥＴに代替しようとする努力が行われている。例えば、特許文献１及び２がある。
【０００５】
ＦｉｎＦＥＴはこのような優秀な特性を提供するが、非常に短くて均一なチャンネル幅、例えば３０ｎｍ以下のトランジスタを有するＦｉｎＦＥＴを製造し難いが、これは、フォトリソグラフィ工程の限界のためである。このような限界により、他の問題が発生することもある。例えば、フィンの幅を均一に形成できなければ、電流散布特性に問題を起こすことがある。しかし、フォトリソグラフィ工程で具現できる線幅のサイズには制限がある。したがって、フォトリソグラフィ工程限界以下の微細な線幅を有する三次元構造のチャンネルを形成するためには、改善された方法が必要である。
【０００６】
また、セル領域にＦｉｎＦＥＴを形成することにより増えた電流を適切に制御するためには、周辺回路領域のトランジスタも変更させる必要がある。しかし、周辺回路領域でＦｉｎＦＥＴを形成するためには、既存の活性領域のレイアウトを新たなフィン構造に合うように修正せねばならず、狭い線幅を具現するためには、フォトレジストトリミングを利用せねばならない。このようなパターニング上の問題により、ソース／ドレインコンタクト領域の確保には制限がある。
【０００７】
フィンタイプであり、かつ比較的短チャンネルであるマルチチャンネルトランジスタを形成すれば、トランジスタの駆動電流レベルを高めることができる。したがって、均一かつ比較的短チャンネル幅のマルチチャンネルＦｉｎＦＥＴを備える新たな半導体素子及びその製造方法が必要である。
【特許文献１】米国特許第６，３９１，７８２号明細書
【特許文献２】米国特許第６，６６４，５８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、従来技術の問題点を解決できるマルチチャンネルＦｉｎＦＥＴを備える半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、マルチチャンネルＦｉｎＦＥＴを備える半導体素子及びその製造方法を提供するが、ここで、マルチチャンネルＦｉｎＦＥＴは、均一な微細線幅を有し、セル領域及び／又は周辺回路領域に配置されている。
【００１０】
本発明は、また、マルチチャンネルＦｉｎＦＥＴを備える半導体素子及びその製造方法を提供するが、ここで、マルチチャンネルＦｉｎＦＥＴは、短くて均一なチャンネル幅を有する。
【００１１】
本発明は、また、トランジスタの有効チャンネル長を増加させたマルチチャンネルＦｉｎＦＥＴを備える半導体素子及びその製造方法を提供する。
【００１２】
本発明は、また、トランジスタ内に複数個のフィンタイプの活性チャンネルを形成することによって、トランジスタの電流レベルを上昇させて、半導体素子の動作速度を速めることができるマルチチャンネルＦｉｎＦＥＴを備える半導体素子及びその製造方法を提供する。
【００１３】
本発明は、また、単純化された製造工程を利用して、複数個のフィンタイプの活性チャンネルを有したＦｉｎＦＥＴゲートを低コストで生産できるマルチチャンネルＦｉｎＦＥＴを備える半導体素子及びその製造方法を提供する。
【００１４】
本発明は、また、半導体素子のセル領域及び／または周辺回路領域内に均一な微細線幅を有したフィンを形成することにより、単一活性領域内に一つ以上の三次元チャンネルを有したトランジスタの製造方法を提供する。
【００１５】
前述したあらゆる特徴または少なくとも一つは、次のような半導体素子により提供されうる。該半導体素子は、セル領域と周辺回路領域とを備え、前記セル領域及び周辺回路領域は、素子分離膜により定義された活性領域を備える半導体基板、前記素子分離膜の表面上に突出され、少なくとも二つの活性チャンネルを定義する前記活性領域の一部分、前記少なくとも二つの突出活性チャンネルを有する前記半導体基板の前記活性領域上に形成されたゲート酸化膜、前記ゲート酸化膜及び前記半導体基板の前記素子分離膜上に形成されたゲート電極、及び前記各ゲート電極の両側の前記半導体基板の前記活性領域内に形成されたソースとドレインとを備える。
【００１６】
前記半導体基板は、シリコンウェーハ、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板またはシリコンゲルマニウム（ＳｉＧｅ）ウェーハのうちから選択されうる。
【００１７】
前記少なくとも二つの突出活性チャンネルは、互いに平行である。前記少なくとも二つの突出活性チャンネルそれぞれは、約３０ｎｍ以下の幅を有することができる。
【００１８】
前記少なくとも二つの突出活性チャンネル間の前記活性領域の上面は、前記半導体基板内の前記素子分離膜の上面の高さと同一である。代りに、前記少なくとも二つの突出活性チャンネル間の前記活性領域の上面はリセスされて、前記少なくとも二つの突出活性チャンネル間の前記活性領域の上面は、前記半導体基板内の前記素子分離膜の上面より低い。または、前記少なくとも二つの突出活性チャンネル間の前記活性領域の上面は、前記半導体基板内の前記素子分離膜の上面より高い。
【００１９】
前記少なくとも二つの突出活性チャンネルは、前記半導体基板の前記セル領域に形成されたセル領域活性チャンネルである。
【００２０】
前記半導体素子は、前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出され、複数個の周辺回路領域の活性チャンネルを定義する前記活性領域の一部分をさらに含むことができる。
【００２１】
前記少なくとも二つの突出活性チャンネルは、前記半導体基板の前記周辺回路領域に形成された周辺回路領域の活性チャンネルである。
【００２２】
前記少なくとも二つの突出活性チャンネルの第１部分は、前記半導体基板の前記セル領域に形成されたセル領域活性チャンネルであり、前記少なくとも二つの突出活性チャンネルの第２部分は、前記半導体基板の前記周辺回路領域に形成された周辺回路領域の活性チャンネルである。
【００２３】
前記複数個の周辺回路領域の活性チャンネル下の前記活性領域は、前記素子分離膜により分離されている。
【００２４】
前記半導体素子は、前記半導体基板の前記セル領域の前記素子分離膜の表面上に突出され、セル領域活性チャンネルを定義する前記活性領域の一部分をさらに含むことができる。
【００２５】
前記少なくとも二つの突出活性チャンネルは、前記半導体基板の前記セル領域に形成されたセル領域活性チャンネルであり、前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出され、複数個の周辺回路領域の活性チャンネルを定義する前記活性領域の一部分をさらに含むことができる。
【００２６】
前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出された前記複数個の周辺回路領域の活性チャンネルのうち少なくとも二つは、前記素子分離膜に隣接する。代りに、前記半導体基板の前記周辺回路領域の前記素子分離膜の表面上に突出された前記複数個の周辺回路領域の活性チャンネルは、前記素子分離膜から所定間隔だけ分離されている。
【００２７】
前述したあらゆる特徴または少なくとも一つは、次のような半導体素子の製造方法により提供されうる。該製造方法は、セル領域と周辺回路領域とを備え、前記セル領域及び周辺回路領域は、素子分離膜により定義された活性領域を備える半導体基板を提供する工程、前記素子分離膜の表面上に突出され、その間に前記活性領域の一部を有する少なくとも二つの活性チャンネルを形成する工程、前記少なくとも二つの突出活性チャンネルを有する前記半導体基板の前記活性領域上に、ゲート酸化膜を形成する工程、前記ゲート酸化膜及び前記半導体基板の前記素子分離膜上に、ゲート電極を形成する工程、及び前記各ゲート電極の両側の前記半導体基板の前記活性領域内に、ソース及びドレインを形成する工程を含む。
【発明の効果】
【００２８】
本発明は、活性領域内に中心トレンチを形成して、三次元構造のチャンネルを形成する。これにより、ソース／ドレインコンタクト面積の減少を防止できる。すなわち、素子分離領域の形成時に定義された活性領域の面積減少なしに、立体構造のチャンネル領域を形成できる。
【００２９】
本発明は、活性領域ハードマスクを等方性エッチングして、チャンネル領域を定義するパターンに利用する。したがって、チャンネル領域定義パターンの形成のための別途の物質を塗布または蒸着する工程を省略して、工程を単純化させることができ、製造コストを低減できる。
【００３０】
既存のＦｉｎＦＥＴ構造の活性領域エッジ形状をレイアウト上の修正なしに変えて、同一な幅のフィンを形成可能にする。したがって、トランジスタに必須的な電流特性を安定的に維持できる。
【００３１】
一方、バルクシリコン基板を使用することにより、ＳＯＩを使用する場合に比べて製造コストが低く、ＳＯＩ ＭＯＳＦＥＴ素子で可能なフローティングボディ効果やドレイン／ソース間の降伏電圧降下、オフ電流の増加の問題がない。
【発明を実施するための最良の形態】
【００３２】
本発明は、セル領域及び周辺回路領域に均一な微細線幅を有するフィンを形成して、一つの活性領域内に一つあるいは複数個の三次元的チャンネルを有するトランジスタの構造、レイアウト及び製造方法を提供する。以下の実施形態において、本発明の半導体素子の具体的な構造及び製造方法を例示すれば、次の通りである。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態に具現されるものであり、本実施形態は、本発明の開示を完全にし、当業者に本発明の範囲を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲によってのみ定義されるものである。明細書及び図面全体にわたって、同一な参照符号は同一な構成要素を指す。
【００３３】
図１は、本発明の第１ないし第４実施形態による半導体素子の製造方法で製造する半導体素子のレイアウトである。
【００３４】
図１に示すように、半導体素子は、セル領域と周辺回路領域とに分けられる。セル領域には、Ｘ方向に長い活性領域２０が定義されている。活性領域２０上には、Ｙ方向に伸張するゲート電極６５が形成される。ゲート電極６５の両側の活性領域２０内には、ソースＳ及びドレインＤが形成される。
【００３５】
周辺回路領域の活性領域２０´の上には、Ｙ方向に伸張するゲート電極６５´が形成される。活性領域２０´は、Ｘ方向に伸張する一方、Ｙ方向にさらに伸張して、セル領域の活性領域２０に比べてＹ方向にさらに長い。したがって、Ｘ方向に伸張する程度が互いに同一であれば、周辺回路領域の活性領域２０´の面積がセル領域の活性領域２０の面積より広い。ゲート電極６５´の両側の活性領域２０´内には、ソースＳ´及びドレインＤ´が形成される。
【００３６】
周辺回路領域のゲート電極６５´の下には、Ｙ方向に沿って所定間隔をおいて、その所定間隔ほどのＹ方向線幅を有する四角形の開口部２１により、活性領域が空いているので、周辺回路領域の活性領域２０´のＹ方向断面を見れば、島のように一定な線幅を有した一定間隔の溝であるラインアンドスペースのように、活性領域２０´の上部同士が互いに分離されているように見られる。
【００３７】
この際、図１に示すように、周辺回路領域の活性領域２０´に必ずしも二つの四角形の開口部２１を含まねばならないものではなく、四角形の開口部２１の個数は加減されうる。かかる場合、活性領域２０´のＹ方向線幅も増減できるということが分かる。四角形の開口部２１は、少なくとも一つ以上であればよい。
【００３８】
図１に示すように、ゲート電極６５、６５´の幅（Ｘ方向の断面長）より、ソースＳ、Ｓ´及びドレインＤ、Ｄ´に形成されるコンタクト領域の幅が広い。本発明では、このようにレイアウトを構成できることによって、従来のパターニング上の問題により、ソース／ドレインコンタクト領域の確保に制限があるという問題を解決できる。
【００３９】
第１実施形態
図２ないし図９は、このようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図である。各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【００４０】
まず、図２に示すように、図１のような活性領域２０、２０´を定義可能に、バルクシリコンウェーハのような半導体基板１０上に活性領域ハードマスク１５、１５´を形成する。半導体基板１０としては、シリコンウェーハ以外にＳＯＩ基板、ＳＧＯＩ基板またはＳｉＧｅウェーハを利用してもよい。活性領域ハードマスク１５、１５´は、セル領域と周辺回路領域とに同時に形成するものであって、シリコン窒化膜のような絶縁膜をＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−ＣＶＤ）のような方法で、基板１０上に８００Åないし２０００Å厚さに蒸着した後、セル領域及び周辺回路領域により所定形状にパターニングして形成する。図２に示すように、セル領域の活性領域ハードマスク１５は、Ｘ方向に伸張するライン形態にパターニングし、周辺回路領域の活性領域ハードマスク１５´は、Ｙ方向に伸張する四角形内にＹ方向に沿って離隔された四角形の開口部１７を含むようにパターニングする。
【００４１】
活性領域ハードマスク１５、１５´と基板１０との間の応力発生が憂慮される場合、活性領域ハードマスク１５、１５´と基板１０との間に、熱酸化方式で形成した酸化膜をさらに形成することもある。
【００４２】
次いで、活性領域ハードマスク１５、１５´をエッチングマスクとして基板１０をエッチングすることにより、セル領域及び周辺回路領域に基板１０の表面より突出された活性領域２０、２０´をそれぞれ定義し、活性領域２０、２０´を取り囲むトレンチ１８、１８´を形成する。この際、周辺回路領域の活性領域ハードマスク１５´内の四角形の開口部１７の下にも、トレンチが形成される。トレンチ１８、１８´の深さは、１０００Åないし３０００Å程度とする。基板１０のエッチングには、例えばＨＢｒまたはＣｌ２のようなハロゲンガスと酸素とを混合して使用するドライエッチングを利用できる。
【００４３】
図３に示すように、活性領域ハードマスク１５、１５´を等方性エッチングして、活性領域２０、２０´の縁部を露出させるハードマスクパターン１５ａ、１５ａ´を形成する。ここで、等方性エッチングは、エッチングマスクを利用しない全面エッチングで活性領域ハードマスク１５、１５´をエッチングするものであって、プルバックともいう。活性領域ハードマスク１５、１５´がシリコン窒化膜からなる場合には、リン酸（Ｈ３ＰＯ４）を利用したウェットエッチングで実施するか、またはプラズマを利用したドライエッチングで実施できる。これにより、セル領域には、活性領域ハードマスク１５よりＸ及びＹ方向線幅が縮少されたハードマスクパターン１５ａを形成し、周辺回路領域にも、活性領域ハードマスク１５´よりＸ及びＹ方向線幅が縮少され、開口部１７ａは拡張されたハードマスクパターン１５ａ´を形成する。
【００４４】
活性領域ハードマスク１５、１５´を等方性エッチングするので、活性領域ハードマスク１５、１５´は縮少され、開口部１７のサイズは増大する。等方性エッチング（プルバック）時間を適切に調節することにより、フィンの幅を調節する。
【００４５】
図４に示すように、トレンチ１８、１８´内に絶縁物質、例えばギャップフィル酸化膜のような第１誘電膜３０、３０´を充填し、ハードマスクパターン１５ａ、１５ａ´を平坦化終了点として平坦化させる。第１誘電膜３０、３０´の蒸着には、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤを利用できる。第１誘電膜３０、３０´の平坦化には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または全面エッチングを利用できる。
【００４６】
図５に示すように、図１のようなＹ方向に伸張するセル領域及び周辺回路領域のゲート電極６５、６５´の位置にダミーゲートパターン３５、３５´が形成されるように、第１誘電膜３０、３０´とハードマスクパターン１５ａ、１５ａ´とをパターニングする。ダミーゲートパターン３５、３５´の形成により、ハードマスクパターン１５ａ、１５ａ´のほとんどが除去され、セル領域の中心には、一つのチャンネル領域定義パターン１５ｂが、周辺回路領域には、Ｙ方向に沿って離隔された複数個のチャンネル領域定義パターン１５ｂ´が形成され、セル領域及び周辺回路領域には、ダミーゲートパターン３５、３５´の下に各活性領域２０、２０´が一部露出される。
【００４７】
図６に示すように、ダミーゲートパターン３５、３５´上にシリコン酸化膜のような第２誘電膜４０、４０´、すなわち遮断膜を蒸着し、チャンネル領域定義パターン１５ｂ、１５ｂ´を平坦化終了点として平坦化させる。第２誘電膜４０、４０´の蒸着には、第１誘電膜３０、３０´の蒸着に利用されたＨＤＰ−ＣＶＤを利用できる。そして、第２誘電膜４０、４０´の平坦化には、ＣＭＰまたは全面エッチングを利用できる。第２誘電膜４０、４０´及び第１誘電膜３０、３０´は、類似または同一な種類の酸化膜であるので、二つの間の界面は実際に存在しない。単に理解を助けるために、仮想の界面位置を点線で示した。
【００４８】
図７に示すように、図６の平坦化段階により露出されているチャンネル領域定義パターン１５ｂ、１５ｂ´を、ウェットまたはドライエッチングの方法で第２誘電膜４０、４０´、第１誘電膜３０、３０´及び基板１０に対して選択的に除去する。シリコン窒化膜からなるチャンネル領域定義パターン１５ｂ、１５ｂ´をウェットで除去する時には、リン酸ストリップを利用できる。これにより、チャンネル領域定義パターン１５ｂ、１５ｂ´があった位置には、開口部４５、４５´が形成され、その下の基板１０の表面、すなわち活性領域２０、２０´の表面が一部露出される。次いで、第２誘電膜４０、４０´及び第１誘電膜３０、３０´をエッチングマスクとして、開口部４５、４５´下にある活性領域２０、２０´をエッチングして、フィンチャンネルとして使われる部位を形成する。
【００４９】
セル領域のフィンの幅は、活性領域２０のＹ方向線幅とハードマスクパターン１５ａのＹ方向線幅との差、すなわち活性領域ハードマスク１５のＹ方向線幅とチャンネル領域定義パターン１５ｂのＹ方向線幅との差程度に決定される。周辺回路領域のフィンの幅も同様に決定される。
【００５０】
ここで、露出された活性領域２０、２０´内にチャンネルイオン注入を実施できるが、望ましくは、フィンチャンネル内にチャンネルイオンが均一に分布可能に、相異なるエネルギーで複数回にわたって注入する。例えば、３０ｋｅＶで第１のホウ素注入を実施した後、１５ｋｅｖで第２のホウ素注入を実施する。イオン注入は、傾斜角なしに基板１０に対して垂直に実施できる。
【００５１】
図８に示すように、第２誘電膜４０、４０´及び第１誘電膜３０、３０´をチャンネル深さと同一にリセスさせる。第２誘電膜４０、４０´及び第１誘電膜３０、３０´をウェットでリセスさせる時には、ＨＦ希釈液やＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）溶液を利用できる。これにより、露出された活性領域２０、２０´周囲に素子分離膜３０ａ、３０ａ´が形成される。周辺回路領域の活性領域２０´は、図１のように四角形の開口部２１を備える。そして、活性領域２０、２０´には、図７に示す段階で開口部４５、４５´を通じたエッチングにより、フィンチャンネル部位に中心トレンチ２２、２２´が掘られる。
【００５２】
これにより、活性領域２０、２０´それぞれは、中心トレンチ２２、２２´と素子分離膜３０ａ、３０ａ´との間に、基板１０表面からなる第１突出部２３、２３´及び第２突出部２４、２４´が露出される。第１突出部２３、２３´及び第２突出部２４、２４´の上面及び側面は、三次元構造チャンネル領域を提供する。セル領域内の第１突出部２３及び第２突出部２４は、セル領域活性チャンネルを形成する。周辺回路領域内の第１突出部２３´及び第２突出部２４´は、周辺回路領域の活性チャンネルを形成する。第１突出部２３、２３´及び第２突出部２４、２４´は、中心トレンチ２２、２２´によりそれぞれ分離されている。第１突出部２３、２３´及び第２突出部２４、２４´は、互いに平行にできる。また、第１突出部２３、２３´及び第２突出部２４、２４´は、約３０ｎｍ以下の幅を有することができる。本明細書では、このように、中心トレンチ２２、２２´をはさんで二つの突出部を有するフィンをマルチチャンネルフィンともいう。そして、マルチチャンネルフィンを利用して製造したＦｉｎＦＥＴをマルチチャンネルＦｉｎＦＥＴともいう。特に、本発明によれば、周辺回路領域には、中心トレンチ２２´が複数個一列にＹ方向に沿って形成されて、一つの活性領域２０´内に複数個のフィンを利用できる。
一方、図７に示す段階でのチャンネルイオン注入を実施しない場合には、図８の段階でフィンを露出させた後で実施することもある。このときにも望ましくは、フィンチャンネル内にチャンネルイオンが均一に分布可能に、それぞれ異なるエネルギーで複数回にわたって注入する。そして、イオン注入は、傾斜イオン注入で実施する。
【００５３】
図９に示すように、活性領域２０、２０´上にゲート酸化膜５０、５０´を形成する。ゲート酸化膜５０、５０´は、熱酸化方法でシリコン酸化膜を成長させて形成できる。代りに、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ、ＰＥ−ＡＬＤまたはＰＥ−ＣＶＤ方法で絶縁物質、例えばシリコン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、アルミニウム酸化膜、またはシリコン窒化膜を蒸着するか、またはコーティング方法で形成できる。次いで、ゲート酸化膜５０、５０´上にゲート導電層を形成する。ゲート導電層は、アンドープトポリシリコン膜で形成した後、後続工程で適切にドーピングして使用することもあり、インシチュドープトポリシリコン膜で形成することもある。金属も可能である。次いで、ゲート導電層をパターニングして、Ｙ方向に伸張するゲート電極６５、６５´をセル領域と周辺回路領域にそれぞれ形成する。ここで、ゲート電極６５、６５´は、中心トレンチ２２、２２´と同一な幅を有し、かつチャンネル領域、すなわち第１突出部２３、２３´及び第２突出部２４、２４´の上面及び側面を覆いつつチャンネル領域を横切るように形成する。次いで、ソース／ドレインのイオン注入後に熱処理まで進めば、セル領域のゲート電極６５の両側の活性領域２０にソースＳ及びドレインＤが形成され、周辺回路領域のゲート電極６５´の両側の活性領域２０´にソースＳ´及びドレインＤ´が形成される。この際、レイアウト構成上のゲート電極６５、６５´の幅より、ソースＳ、Ｓ´及びドレインＤ、Ｄ´に形成されるコンタクト領域（図示せず）の幅が広い。したがって、従来と異なり、ソース及びドレインのコンタクト面積が制限されない。
【００５４】
セル領域のソースＳ、ドレインＤ及び周辺回路領域のソースＳ´、ドレインＤ´は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）タイプに形成することもあり、かかる場合、高濃度（Ｅ１５／cm2レベル）イオン注入と低濃度（Ｅ１２／cm2〜Ｅ１３／cm2レベル）イオン注入との間に、ゲート電極６５、６５´の側壁にスペーサを形成する工程を追加する必要がある。
【００５５】
中心トレンチ２２、２２´のサイズは、開口部４５、４５´のサイズにより決定され、開口部４５、４５´のサイズは、チャンネル領域定義パターン１５ｂ、１５ｂ´のサイズにより決定される。したがって、ソースＳ、Ｓ´及びドレインＤ、Ｄ´の各面積を大きくするためには、チャンネル領域定義パターン１５ｂ、１５ｂ´のサイズができるだけ小さくなければならない。本実施形態では、チャンネル領域定義パターン１５ｂ、１５ｂ´の幅とゲート電極６５、６５´の幅とを同一に形成する。
【００５６】
図１０は、図９のＹ方向の断面図である。図１０において、左側はセル領域、右側は周辺回路領域を表す。図１０に示すように、セル領域及び周辺回路領域にそれぞれマルチチャンネルフィンが形成されている。そして、図８の段階で、第２誘電膜４０、４０´及び第１誘電膜３０、３０´をチャンネル深さと同一にリセスさせるので、中心トレンチ２２、２２´の底面は、素子分離膜３０ａ、３０ａ´の表面と同一な高さとなる。また、周辺回路領域の活性領域２０´を図１のような形状に形成するので、一つの活性領域２０´内に複数個（本実施形態では、３個）のマルチチャンネルフィンによる複数個のチャンネル領域が形成される。周辺回路領域の活性領域２０´内のマルチチャンネルフィンの個数は、活性領域２０´内の四角形の開口部２１の個数により変わることが本明細書の記載から十分に分かる。セル領域に立体構造のマルチチャンネルフィンを形成することにより増えた電流を制御するためには、本実施形態のように、周辺回路領域にもマルチチャンネルフィンを形成することが望ましい。
【００５７】
図１ないし図１０に示すように、本実施形態による半導体素子は、セル領域と周辺回路領域とを備える半導体基板１０と、セル領域に形成され、基板１０の表面より突出されたセル領域の活性領域２０と、周辺回路領域に形成され、基板１０の表面より突出された周辺回路領域の活性領域２０´とを備える。セル領域の活性領域２０は、Ｘ方向に伸張するラインタイプであり、周辺回路領域の活性領域２０´は、Ｙ方向に伸張する四角形であって、セル領域の活性領域２０より広い。そして、周辺回路領域の活性領域２０´は、その内にＹ方向に沿って所定間隔をおいて、その所定間隔程度のＹ方向線幅を有する四角形の開口部２１の少なくとも一つを備える。
【００５８】
各活性領域２０、２０´は、その中心部に形成された中心トレンチ２２、２２´をはさんで、活性領域２０、２０´の表面からなる互いに平行な第１突出部２３、２３´及び第２突出部２４、２４´を有し、その上面及び側面をチャンネル領域として利用するフィンを備える。第１突出部２３、２３´及び第２突出部２４、２４´の上面及び側面は、三次元構造のチャンネル領域を提供する。第１突出部２３、２３´及び第２突出部２４、２４´は、中心トレンチ２２、２２´によりそれぞれ分離されている。第１突出部２３、２３´及び第２突出部２４、２４´は、互いに平行できる。周辺回路領域の活性領域２０´内に複数個の中心トレンチ２２´が一列に形成されているので、複数個のフィンを形成する。第１実施形態において、第１突出部２３、２３´と第２突出部２４、２４´との間の活性領域２０、２０´の上面は、素子分離膜３０ａ、３０ａ´の上面と並ぶ。セル領域内の第１突出部２３及び第２突出部２４は、セル領域活性チャンネルを形成する。周辺回路領域内の第１突出部２３´及び第２突出部２４´は、周辺回路領域の活性チャンネルを形成する。
周辺回路領域の活性領域２０´には、中心トレンチ２２´が一列に複数個形成されているので、フィンも複数個形成されている。周辺回路領域の中心トレンチ２２´は、四角形の開口部２１のＹ方向側に形成されている。
【００５９】
各活性領域２０、２０´上には、ゲート酸化膜５０、５０´及びそれぞれのゲート電極６５、６５´が備えられる。各ゲート電極６５、６５´は、中心トレンチ２２、２２´と同一な幅を有し、第１突出部２３、２３´及び第２突出部２４、２４´の上面及び側面を覆いつつＹ方向に伸張する。特に、周辺回路領域のゲート電極６５´は、複数個の中心トレンチ２２´を経て伸張する。
【００６０】
各ゲート電極６５、６５´の両側の活性領域２０、２０´には、ソースＳ、Ｓ´及びドレインＤ、Ｄ´が形成されている。各ゲート電極６５、６５´の幅より、ソースＳ、Ｓ´及びドレインＤ、Ｄ´に形成されるコンタクト領域の幅が広い。各活性領域２０、２０´の周囲及び四角形の開口部２１下には、中心トレンチ２２、２２´の底面と同一な表面高さを有する素子分離膜３０ａ、３０ａ´を備える。
【００６１】
このように、本実施形態による半導体素子は、チャンネル幅より広いソース及びドレインコンタクト領域を有し、セル領域及び周辺回路領域の活性領域に、それぞれ中心トレンチをはさんで二つの突出部を有するマルチチャンネルフィンを備える。フィンの幅には、制限がない。二つの突出部を有したフィンの形成によるチャンネル面積の増大により、素子動作速度を速めることができる。一方、バルクシリコン基板を使用する場合には、ＳＯＩやＳＧＯＩ基板を使用する場合に比べて製造コストが低いが、ＳＯＩやＳＧＯＩ ＭＯＳＦＥＴ素子で可能なフローティングボディ効果やドレイン／ソース間の降伏電圧降下、オフ電流の増加問題がない。一方、ＳＯＩやＳＧＯＩ基板を使用する場合には、底チャンネルのターンオンを防止する効果がある。また、ＳＧＯＩやＳｉＧｅ基板を使用する場合には、基板物質の速い移動度を利用できるという長所がある。
【００６２】
第２実施形態
図１１Ａ及び図１１Ｂは、本発明の第２実施形態による半導体素子のＹ方向の断面図であって、左側はセル領域、右側は周辺回路領域を表す。図１１において、図２ないし図１０に示すものと同一な要素に対しては、同一な参照番号を付与し、説明の繰り返しを省略する。
【００６３】
本実施形態は、第１実施形態の変形例である。
【００６４】
まず、図２ないし図６に示す段階までは、第１実施形態と同一に進める。次いで、図７に示す段階を行うときに、開口部４５、４５´下にある基板１０を第１実施形態より深くエッチングして、フィンチャンネルとして使われる部位を形成する。次いで、図８に示すような程度に第２誘電膜４０、４０´及び第１誘電膜３０、３０´をリセスさせる。ただし、チャンネルより浅く第１誘電膜３０、３０´をリセスさせる。次いで、図９のような段階まで第１実施形態と同一に進めば、図１１Ａのような断面図を得ることができる。
図１１Ａに示すように、中心トレンチ２５、２５´を第１実施形態より深く形成し、第２誘電膜４０、４０´及び第１誘電膜３０、３０´をチャンネルより浅くリセスさせる。結果的に、第１突出部２３、２３´と第２突出部２４、２４´との間の活性領域２０、２０´の表面は、素子分離膜３０ａ、３０ａ´の表面及び半導体基板１０より低い。このように構成することにより、有効チャンネル幅を極大化させることができるという特有の効果がある。
【００６５】
代りに、図１１Ｂに示すように、中心トレンチ２７、２７´を第１実施形態より浅く形成し、第２誘電膜４０、４０´及び第１誘電膜３０、３０´をチャンネルより深くリセスさせる。結果的に、第１突出部２３、２３´と第２突出部２４、２４´との間の活性領域２０、２０´の表面は、素子分離膜３０ａ、３０ａ´の表面及び半導体基板１０より高くなる。
【００６６】
第３実施形態
図１２ないし図１４は、本発明の第３実施形態による半導体素子の製造方法を示す斜視図である。そして、図１５は、図１４のＹ方向の断面図である。各図面において、左側はセル領域、右側は周辺回路領域を表す。また、図１２ないし図１５において、図２ないし図１０に示すものと同一な要素に対しては、同一な参照番号を付与し、説明の繰り返しを省略する。
【００６７】
本実施形態も、第１実施形態の変形例である。本実施形態による半導体素子は、セル領域には、単一チャンネルＦｉｎＦＥＴを、周辺回路領域には、第１実施形態のようなマルチチャンネルＦｉｎＦＥＴを備える。
【００６８】
まず、図２ないし図６に示す段階までは、第１実施形態と同一に進める。
【００６９】
次いで、図１２のように、セル領域にフォトレジストのような物質でマスク７０を形成して保護し、周辺回路領域は露出させて、チャンネル領域定義パターン１５ｂ´を露出させる。次いで、図７に示すように、露出されているチャンネル領域定義パターン１５ｂ´を、ウェットまたはドライエッチングの方法で第２誘電膜４０´、第１誘電膜３０´及び基板１０に対して選択的に除去する。これにより、チャンネル領域定義パターン１５ｂ´があった位置に、開口部４５´を形成する。すなわち、第１実施形態とは異なり、周辺回路領域のみに開口部４５´を形成する。次いで、第２誘電膜４０´及び第１誘電膜３０´をエッチングマスクとして、開口部４５´下にある基板１０をエッチングして、フィンチャンネルとして使われる部位を形成する。次いで、マスク７０を除去する。マスク７０の除去段階前後にチャンネルイオン注入を実施でき、望ましくは、フィンチャンネル内にチャンネルイオンが均一に分布可能に、それぞれ異なるエネルギーで複数回にわたって注入する。そして、イオン注入は、傾斜角なしに基板１０に対して垂直に実施する。
【００７０】
図１３に示すように、第２誘電膜４０、４０´及び第１誘電膜３０、３０´をチャンネル深さと同一にリセスさせる。これにより、露出された活性領域２０、２０´の周囲に素子分離膜３０ａ、３０ａ´が形成される。周辺回路領域の活性領域２０´のみに、フィンチャンネル部位に中心トレンチ２２´が形成されたことが分かる。
【００７１】
中心トレンチ２２´と素子分離膜３０ａ、３０ａ´との間に、基板１０の表面からなる第１突出部２３´及び第２突出部２４´が露出される。第１突出部２３´及び第２突出部２４´の上面及び側面は、三次元構造のチャンネル領域を提供する。第１突出部２３´及び第２突出部２４´は、中心トレンチ２２´により分離されている。第１突出部２３´及び第２突出部２４´は、互いに平行である。また、第１突出部２３´及び第２突出部２４´は、約３０ｎｍ以下の幅を有することができる。
【００７２】
図１２の段階でチャンネルイオン注入を実施しない場合には、この際、チャンネルイオン注入を実施でき、望ましくは、フィンチャンネル内にチャンネルイオンが均一に分布可能に、それぞれ異なるエネルギーで複数回にわたって傾斜イオン注入する。
【００７３】
図１４に示すように、活性領域２０、２０´上にゲート酸化膜５０、５０´を形成する。次いで、Ｙ方向のゲート電極６５、６５´をセル領域と周辺回路領域とにそれぞれ形成する。
【００７４】
図１５に示すように、本実施形態によれば、セル領域には、単一チャンネルＦｉｎＦＥＴが、周辺回路領域には、一つの活性領域２０´に３個のマルチチャンネルフィンを有するマルチチャンネルＦｉｎＦＥＴが形成される。
【００７５】
一方、第２実施形態のように、チャンネル部位の中心トレンチ２２´を素子分離膜３０ａ、３０ａ´より深くしてチャンネル有効幅を極大化させる変形例も、当業者であれば本明細書の記載から容易に分かる。
【００７６】
第４実施形態
図１６ないし図１８は、本発明の第４実施形態による半導体素子の製造方法を示す斜視図である。そして、図１９は、図１８のＹ方向の断面図である。各図面において、左側はセル領域、右側は周辺回路領域を表す。また、図１６ないし図１９において、図２ないし図１０に示すものと同一な要素に対しては、同一な参照番号を付与し、説明の繰り返しを省略する。
【００７７】
本実施形態も、第１実施形態の変形例であり、本実施形態による半導体素子は、セル領域には、第１実施形態のようなマルチチャンネルＦｉｎＦＥＴを、周辺回路領域には、単一チャンネルＦｉｎＦＥＴを備える。
【００７８】
まず、図２ないし図６に示す段階までは、第１実施形態と同一に進める。
【００７９】
次いで、図１６のように、周辺回路領域にフォトレジストのような物質でマスク７０´を形成して保護し、セル領域は露出させて、チャンネル領域定義パターン１５ｂを露出させる。次いで、図７に示すように、露出されているチャンネル領域定義パターン１５ｂを、ウェットまたはドライエッチングの方法で第２誘電膜４０、第１誘電膜３０及び基板１０に対して選択的に除去する。これにより、チャンネル領域定義パターン１５ｂがあった位置に、開口部４５を形成する。すなわち、第１及び第３実施形態とは異なり、セル領域のみに開口部４５を形成する。次いで、第２誘電膜４０及び第１誘電膜３０をエッチングマスクとして、開口部４５下にある基板１０をエッチングして、フィンチャンネルとして使われる部位を形成する。使われたマスク７０´は除去する。前記実施形態と同様に、ここでチャンネルイオン注入を実施でき、望ましくは、フィンチャンネル内にチャンネルイオンが均一に分布可能に、それぞれ異なるエネルギーで複数回にわたって基板１０に注入する。例えば、３０ｋｅＶで第１のホウ素注入を実施した後、１５ｋｅｖで第２のホウ素注入を実施する。イオン注入は、傾斜角なしに基板１０に対して垂直に実施できる。
図１７に示すように、第２誘電膜４０、４０´及び第１誘電膜３０、３０´をチャンネル深さと同一にリセスさせる。これにより、露出された活性領域２０、２０´の周囲に素子分離膜３０ａ、３０ａ´が形成される。セル領域の活性領域２０のみに、フィンチャンネル部位に中心トレンチ２２が形成されたことが分かる。
【００８０】
そして、中心トレンチ２２´と素子分離膜３０ａ、３０ａ´との間に、基板１０の表面からなる第１突出部２３及び第２突出部２４が露出される。第１突出部２３及び第２突出部２４の上面及び側面は、三次元構造のチャンネル領域を提供する。第１突出部２３及び第２突出部２４は、中心トレンチ２２によりそれぞれ分離されている。第１突出部２３及び第２突出部２４は、互いに平行にできる。
【００８１】
図１６の段階でチャンネルイオン注入を実施しない場合には、この際、チャンネルイオン注入を実施でき、望ましくは、フィンチャンネル内にチャンネルイオンが均一に分布可能に、それぞれ異なるエネルギーで複数回にわたって傾斜イオン注入する。
【００８２】
図１８に示すように、活性領域２０、２０´上にゲート酸化膜５０、５０´を形成する。次いで、ゲート電極６５、６５´をセル領域と周辺回路領域とにそれぞれ形成する。
図１９に示すように、セル領域には、マルチチャンネルＦｉｎＦＥＴが、周辺回路領域には、一つの活性領域２０´に３個のフィンを含む単一チャンネルＦｉｎＦＥＴが形成される。
【００８３】
また、第２実施形態のように、チャンネル部位の中心トレンチ２２を素子分離膜３０ａ、３０ａ´より深くしてチャンネル有効幅を極大化させる変形例も、当業者であれば本明細書の記載から容易に分かる。
【００８４】
図２０は、本発明の第５及び第６実施形態による半導体素子の製造方法で製造する半導体素子のレイアウトである。
【００８５】
図２０に示すように、半導体素子は、セル領域と周辺回路領域とに分けられる。セル領域には、Ｘ方向に伸張する活性領域１２０が形成されている。活性領域１２０上には、Ｙ方向に伸張するセル領域のゲート電極１６５が形成されている。ゲート電極１６５の両側の活性領域１２０内には、セル領域のソースＳ及びドレインＤが形成される。
【００８６】
周辺回路領域の活性領域１２０´上には、Ｙ方向に伸張するゲート電極１６５´が形成される。活性領域１２０´は、Ｘ方向に伸張する一方、Ｙ方向にも伸張して、セル領域の活性領域１２０に比べてＹ方向にさらに長い。例えば、周辺回路領域の活性領域１２０´のＹ方向線幅は、セル領域の活性領域１２０に比べて５倍長い。したがって、Ｘ方向に伸張する程度が互いに同一であれば、周辺回路領域の活性領域１２０´の面積がセル領域の活性領域１２０の面積より広い。ゲート電極１６５´の両側の活性領域１２０´内には、ソースＳ´及びドレインＤ´が形成される。
【００８７】
図２０に示すように、ゲート電極１６５、１６５´の幅より、ソースＳ、Ｓ´及びドレインＤ、Ｄ´に形成されるコンタクト領域の幅が広くなる。したがって、従来のパターニング上の問題により、ソース／ドレインコンタクト領域の確保に制限があるという問題を解決できる。
【００８８】
第５実施形態
図２１ないし図３０は、第５実施形態により、このようなレイアウトを有する半導体素子の製造方法を説明するための斜視図である。各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【００８９】
まず、図２１に示すように、図２０のような活性領域１２０、１２０´を形成可能に、バルクシリコンウェーハのような半導体基板１１０上に、シリコン窒化膜などを利用して、活性領域ハードマスク１１５、１１５´を形成する。次いで、活性領域ハードマスク１１５、１１５´をエッチングマスクとして基板１１０をエッチングすることによって、セル領域及び周辺回路領域に活性領域１２０、１２０´をそれぞれ定義する。
【００９０】
活性領域１２０、１２０´を取り囲むように絶縁物質を充填し、活性領域ハードマスク１１５、１１５´を平坦化終了点としてＣＭＰなどを利用して平坦化させて、１次的な素子分離膜（図示せず）を形成する。素子分離工程まで完了することが、第１ないし第４実施形態と異なる。
【００９１】
次いで、活性領域フォトオプションマスクＰＲ、ＰＲ´を形成する。セル領域の活性領域フォトオプションマスクＰＲは、セル領域を全体的に覆って保護する一方、周辺回路領域の活性領域フォトオプションマスクＰＲ´は、活性領域１２０´上にラインアンドスペースタイプに形成される。ラインアンドスペースタイプのＹ方向線幅は、フィンの幅を考慮して適切に決定できる。
【００９２】
次いで、図２２のように、活性領域フォトオプションマスクＰＲ´をエッチングマスクとして、周辺回路領域の活性領域ハードマスク１１５´をエッチングして、周辺回路領域にラインアンドスペースタイプの活性領域ハードマスクパターン１１５"を形成する。活性領域ハードマスク１１５´をエッチングする時には、素子分離膜（図示せず）及び基板１１０に対して選択的にエッチングする。活性領域フォトオプションマスクＰＲ、ＰＲ´を除去した状態は、図２３のようである。
【００９３】
以後の段階は、第１実施形態と同様に進める。
【００９４】
まず、図２４に示す段階で、活性領域ハードマスク１１５及びラインアンドスペースタイプの活性領域ハードマスクパターン１１５"を等方性エッチングして、活性領域ハードマスク１１５、１１５"よりＸ及びＹ方向線幅が縮少されたハードマスクパターン１１５ａ、１１５ａ´を形成する。第１実施形態で説明したように、ハードマスクパターン１１５ａ、１１５ａ´のＹ方向線幅が小さいほど、後にフィンの幅が広くなるので、等方性エッチング時間を適切に調節することによって、フィンの幅を調節する。
【００９５】
図２５に示すように、ハードマスクパターン１１５ａ、１１５ａ´上に絶縁物質、例えば酸化膜を覆い、ハードマスクパターン１１５ａ、１１５ａ´を平坦化終了点として、ＣＭＰなどを利用して平坦化させる。以下の図面からは、図２１の段階で１次的に形成した素子分離膜とここでの酸化膜とを合わせて、第１誘電膜１３０、１３０´で示して指称する。
【００９６】
図２６に示すように、図２０のようなＹ方向のセル領域及び周辺回路領域のゲート電極１６５、１６５´位置にダミーゲートパターン１３５、１３５´が形成されるように、第１誘電膜１３０、１３０´及びハードマスクパターン１１５ａ、１１５ａ´をパターニングする。ダミーゲートパターン１３５、１３５´の形成により、ハードマスクパターン１１５ａ、１１５ａ´のほとんどが除去され、セル領域の中間に一つのチャンネル領域定義パターン１１５ｂが、周辺回路領域には、Ｙ方向に沿って離隔された複数個のチャンネル領域定義パターン１１５ｂ´が形成され、セル領域及び周辺回路領域には、ダミーゲートパターン１３５、１３５´下に各活性領域１２０、１２０´が露出される。
【００９７】
図２７に示すように、ダミーゲートパターン１３５、１３５´上に酸化膜のような第２誘電膜１４０、１４０´を蒸着し、チャンネル領域定義パターン１１５ｂ、１１５ｂ´を平坦化終了点として平坦化させる。第２誘電膜１４０、１４０´及び第１誘電膜１３０、１３０´は、類似または同一な種類の酸化膜であるので、二つの間の界面は実際に存在しない。ただし、理解を助けるために、仮想の界面位置を点線で示した。
【００９８】
図２８に示すように、図２７の平坦化段階により、露出されていたチャンネル領域定義パターン１１５ｂ、１１５ｂ´をウェットまたはドライエッチングの方法で第２誘電膜１４０、１４０´、第１誘電膜１３０、１３０´及び基板１１０に対して選択的に除去する。これにより、チャンネル領域定義パターン１１５ｂ、１１５ｂ´があった位置には、開口部１４５、１４５´が形成される。次いで、第２誘電膜１４０、１４０´及び第１誘電膜１３０、１３０´をエッチングマスクとして、開口部１４５、１４５´下にある基板１１０をエッチングして、フィンチャンネルとして使われる部位を形成する。前述したように、フィンの幅は、活性領域１２０、１２０´のＹ方向線幅（すなわち、活性領域ハードマスク１１５のＹ方向線幅）、ラインアンドスペースタイプの活性領域ハードマスクパターン１１５"のＹ方向線幅、及びハードマスクパターン１１５ａ、１１５ａ´のＹ方向線幅（すなわち、チャンネル領域定義パターン１１５ｂ、１１５ｂ´のＹ方向線幅）間の差程度に決定されるので、フィンの幅は、図２４に示す段階での等方性エッチング時間により決定される。また、前記実施形態と同様に、ここで、活性領域１２０、１２０´内にチャンネルイオン注入を実施でき、望ましくは、フィンチャンネル内にチャンネルイオンが均一に分布可能に、それぞれ異なるエネルギーで複数回にわたって注入する。例えば、３０ｋｅＶで第１のホウ素注入を実施した後、１５ｋｅｖで第２のホウ素注入を実施する。イオン注入は、傾斜角なしに基板１１０に対して垂直に実施できる。
【００９９】
図２９に示すように、第２誘電膜１４０、１４０´及び第１誘電膜１３０、１３０´をチャンネル深さと同一にリセスさせる。これにより、露出された活性領域１２０、１２０´周囲に２次素子分離膜１３０ａ、１３０ａ´が形成される。そして、活性領域１２０、１２０´には、図２８に示す段階で開口部１４５、１４５´を通じたエッチングにより、フィンチャンネル部位に中心トレンチ１２２、１２２´が掘られる。これにより、セル領域の活性領域１２０、１２０´それぞれは、中心トレンチ１２２、１２２´と２次素子分離膜１３０ａ、１３０ａ´との間に、基板１１０表面からなる第１突出部１２３、１２３´及び第２突出部１２４が露出される。第１突出部１２３、１２３´及び第２突出部１２４の上面及び側面は、チャンネル領域を提供し、中心トレンチ１２２をはさんで互いに平行にする。このように、セル領域には、マルチチャンネルフィンが形成される。そして、周辺回路領域の活性領域１２０´には、中心トレンチ１２２´をはさんで、Ｙ方向に複数個のフィン１２３´が形成される。一方、図２８の段階でチャンネルイオン注入を実施しない場合には、この段階で実施することが望ましく、フィンチャンネル内にチャンネルイオンが均一に分布可能に、それぞれ異なるエネルギーで複数回にわたって注入する。そして、イオン注入は、傾斜イオン注入とする。
【０１００】
このように、本実施形態によれば、簡単なラインアンドスペースタイプの活性領域ハードマスクパターン１１５"を周辺回路領域に形成して利用することにより、複数個の均一な幅のフィン１２３´を形成でき、フィン幅の調節も容易である。活性領域パターニング問題によるフィン幅の不均一問題を解決できるので、電流散布特性を向上させ、周辺回路領域に必須的なスレッショルド電圧の制御を円滑に行える。単純なラインアンドスペースタイプのフォトレジストパターンを形成できれば、このような工程が可能であるので、フォトリソグラフィマージンを向上させることができる。このような製造方法は、メモリ素子だけでなく、ロジック素子にも適用できる。
【０１０１】
次に、図３０に示すように、活性領域１２０、１２０´上にゲート酸化膜１５０、１５０´を形成する。次いで、ゲート導電層を形成し、それをパターニングして、ゲート電極１６５、１６５´をセル領域と周辺回路領域とにそれぞれ形成する。ここで、ゲート電極１６５、１６５´は、中心トレンチ１２２、１２２´と同一な幅を有し、かつチャンネル領域の上面及び側面を覆いつつチャンネル領域を横切るように形成する。次いで、ソース／ドレインのイオン注入後に熱処理まで進めば、セル領域の活性領域１２０にソースＳ及びドレインＤが形成され、周辺回路領域の活性領域１２０´にソースＳ´及びドレインＤ´が形成される。
【０１０２】
図３１は、図３０のＹ方向の断面図である。図３１において、左側はセル領域、右側は周辺回路領域を表す。図３１に示すように、セル領域の活性領域１２０には、第１実施形態のようなマルチチャンネルＦｉｎＦＥＴが、周辺回路領域の活性領域１２０´に、単一チャンネルＦｉｎＦＥＴが連続的に連結されたＦｉｎＦＥＴが形成される。図１９の周辺回路領域に形成され、単一チャンネル間に素子分離膜が介在されて連結されるＦｉｎＦＥＴとは異なり、本実施形態の周辺回路領域に形成される単一チャンネル間には、素子分離膜が介在されない。活性領域フォトオプションマスクＰＲのライン及びスペースのＹ方向線幅をよく調節すれば、各フィン１２３´の幅を均一にすることができる。
【０１０３】
図２１ないし図３１に示すように、本実施形態による半導体素子は、セル領域と周辺回路領域とを備える半導体基板１１０と；セル領域に形成され、Ｘ方向に伸張するラインタイプであり、基板１１０の表面より突出されたセル領域の活性領域１２０と；周辺回路領域に形成され、Ｙ方向に伸張する四角形タイプであり、基板１１０の表面より突出された周辺回路領域の活性領域１２０´と、を備える。セル領域の活性領域１２０には、その中心部に形成された中心トレンチ１２２をはさんで、セル領域の活性領域１２０の表面からなる互いに平行な第１突出部１２３及び第２突出部１２４を有し、それらの上面及び側面をチャンネル領域として利用するフィンを備える。そして、周辺回路領域の活性領域１２０´には、その中心部に形成された複数個の他の中心トレンチ１２２´により分離された複数個の他のフィン１２３´を備える。各活性領域１２０、１２０´上には、ゲート酸化膜１５０、１５０´及びそれぞれのゲート電極１６５、１６５´が形成されている。各ゲート電極１６５、１６５´の両側の活性領域１２０、１２０´には、ソースＳ、Ｓ´及びドレインＤ、Ｄ´が形成されている。
【０１０４】
ゲート電極１６５、１６５´は、中心トレンチ１２２、１２２´と同一な幅を有し、かつチャンネル領域の上面及び側面を覆いつつチャンネル領域を横切るように形成される。各活性領域１２０、１２０´の周囲に、中心トレンチ１２２、１２２´の底面と同一な表面高さを有する素子分離膜１３０ａを備える。
【０１０５】
以上、説明した第５実施形態では、既存のトランジスタ工程と簡単な活性領域フォトオプションマスクとを利用して、セル領域に二つのフィンチャンネルを有したマルチチャンネルＦｉｎＦＥＴを形成すると共に、周辺回路領域に単一チャンネルＦｉｎＦＥＴを形成する。これを利用すれば、トランジスタチャンネル面積の増大により、素子速度を速めることができ、四角形状の均一な幅のフィンをセル領域と周辺回路領域とに同時に形成できるので、電流特性にすぐれる素子をＤＲＡＭのようなメモリ素子だけでなくロジック素子でも具現できる。
【０１０６】
そして、本発明の第５実施形態では、周辺回路領域の活性領域をセル領域と同一に一つのライン形態の活性領域に構成する場合、周辺回路領域のトランジスタもマルチチャンネルＦｉｎＦＥＴから構成でき、この時には、活性領域オプションフォトマスクは必要ではない。ただし、ＤＲＡＭの場合、このような活性領域とビットラインコンタクトとの間のオーバーラップマージンを考慮せねばならない。
【０１０７】
第６実施形態
図３２ないし図４０は、第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。図３２ないし図４０において、図２１ないし図３１に示すものと同一な要素に対しては、同一な参照番号を付与し、説明の繰り返しを省略する。
【０１０８】
本実施形態は、第５実施形態の変形例であって、周辺回路領域についての工程のみが異なり、セル領域についての工程は、第５実施形態と同一に進める。
【０１０９】
まず、図３２に示すように、図２０のような活性領域１２０、１２０´を形成可能に、バルクシリコンウェーハのような半導体基板１１０上に活性領域ハードマスク１１５、１１５´を形成する。次いで、活性領域ハードマスク１１５、１１５´をエッチングマスクとして基板１１０をエッチングすることにより、セル領域及び周辺回路領域に活性領域（図示せず）をそれぞれ形成し、活性領域を取り囲むトレンチを形成する。トレンチ内に絶縁物質を充填し、活性領域ハードマスク１１５、１１５´を平坦化終了点としてＣＭＰなどを利用して平坦化させて、活性領域ハードマスク１１５、１１５´と同一な表面高さを有する１次素子分離膜１１６、１１６´を形成する。１次素子分離膜１１６、１１６´により、活性領域ハードマスク１１５、１１５´の側壁が露出されない。平坦化工程を目標値より進めて、１次素子分離膜１１６、１１６´の表面高さが活性領域ハードマスク１１５、１１５´より低くなる場合には、活性領域ハードマスク１１５、１１５´の側壁にスペーサをさらに形成することにより、活性領域ハードマスク１１５、１１５´の側壁が露出されないようにする。
【０１１０】
図３３に示すように、セル領域及び周辺回路領域に、活性領域フォトオプションマスクＰＲ、ＰＲ´を形成する。セル領域の活性領域フォトオプションマスクＰＲは、セル領域を全体的に覆って保護する一方、周辺回路領域の活性領域フォトオプションマスクＰＲ´は、活性領域上にラインアンドスペースタイプに形成する。特に、周辺回路領域の活性領域上に形成されるラインアンドスペースタイプのフォトオプションマスクＰＲ´は、活性領域ハードマスク１１５´とその周辺の１次素子分離膜１１６、１１６´の一部とが十分に覆われるように構成する。
【０１１１】
次いで、図３４のように、活性領域フォトオプションマスクＰＲ´をエッチングマスクとして、周辺回路領域の活性領域ハードマスク１１５´をエッチングして、ラインアンドスペースタイプの活性領域ハードマスクパターン１１５"を形成する。次いで、活性領域フォトオプションマスクＰＲ´を除去する。
【０１１２】
図３５に示すように、活性領域ハードマスク１１５及びラインアンドスペースタイプの活性領域ハードマスクパターン１１５"を等方性エッチングして、活性領域ハードマスク１１５、１１５"よりＸ及びＹ方向線幅が縮少されたハードマスクパターン１１５ａ、１１５ａ´を形成する。この際、第５実施形態とは異なり、１次素子分離膜１１６´と接続する最後の部分の活性領域ハードマスクパターン１１５"はエッチングされない。
【０１１３】
次いで、ハードマスクパターン１１５ａ、１１５ａ´上に絶縁物質、例えば酸化膜を覆い、ハードマスクパターン１１５ａ、１１５ａ´を平坦化終了点としてＣＭＰなどを利用して平坦化させる。以下の図面からは、図３２の段階の１次素子分離膜１１６、１１６´とこの酸化膜とを合わせて、第１誘電膜１３０、１３０´とする。
【０１１４】
以後の工程は、第５実施形態と類似している。
【０１１５】
図３６に示すように、図２０のようなＹ方向のセル領域及び周辺回路領域のゲート電極１６５、１６５´の位置にダミーゲートパターン１３５、１３５´が形成されるように、第１誘電膜１３０、１３０´及びハードマスクパターン１１５ａ、１１５ａ´をパターニングする。ダミーゲートパターン１３５、１３５´の形成により、ハードマスクパターン１１５ａ、１１５ａ´のほとんどが除去され、セル領域中間に一つのチャンネル領域形成パターン１１５ｂが、周辺回路領域には、Ｙ方向に沿って離隔された複数個のチャンネル領域定義パターン１１５ｂ´が形成され、セル領域及び周辺回路領域には、ダミーゲートパターン１３５、１３５´の下に各活性領域１２０、１２０´が一部露出される。
【０１１６】
図３７に示すように、ダミーゲートパターン１３５、１３５´上に第２誘電膜１４０、１４０´を蒸着し、チャンネル領域定義パターン１１５ｂ、１１５ｂ´を平坦化終了点として平坦化させる。第２誘電膜１４０、１４０´及び第１誘電膜１３０、１３０´は、類似または同一な種類の酸化膜であるので、二つの間の界面は実際に存在しない。ただし、理解を助けるために、仮想の界面位置を点線で示した。
【０１１７】
図３８に示すように、図３７の平坦化段階により露出されていたチャンネル領域定義パターン１１５ｂ、１１５ｂ´を、ウェットまたはドライエッチングの方法で第２誘電膜１４０、１４０´、第１誘電膜１３０、１３０´及び基板１１０に対して選択的に除去する。これにより、チャンネル領域定義パターン１１５ｂ、１１５ｂ´があった位置には、開口部１４５、１４５´が形成される。次いで、第２誘電膜１４０、１４０´及び第１誘電膜１３０、１３０´をエッチングマスクとして、開口部１４５、１４５´の下にある基板１１０をエッチングして、フィンチャンネルとして使われる部位を形成する。前述したように、フィンの幅は、活性領域１２０、１２０´のＹ方向線幅、すなわち、活性領域ハードマスク１１５とラインアンドスペースタイプの活性領域ハードマスクパターン１１５"のＹ方向線幅、及びハードマスクパターン１１５ａ、１１５ａ´のＹ方向線幅、すなわち、チャンネル領域定義パターン１１５ｂ、１１５ｂ´のＹ方向線幅間の差ほどに決定されるので、フィンの幅は、図３５に示す段階での等方性エッチング時間により決定される。前記実施形態と同様に、基板１１０に垂直にチャンネルイオン注入を実施する段階をさらに行える。
【０１１８】
図３９に示すように、第２誘電膜１４０、１４０´及び第１誘電膜１３０、１３０´をチャンネル深さと同一にリセスさせる。これにより、露出された活性領域１２０、１２０´の周囲に２次素子分離膜１３０ａ、１３０ａ´が形成される。そして、活性領域１２０、１２０´には、図３８に示す段階で開口部１４５、１４５´を通じたエッチングにより、フィンチャンネル部位に中心トレンチ１２２、１２２´が掘られる。これにより、セル領域の活性領域１２０、１２０´は、中心トレンチ１２２、１２２´と２次素子分離膜１３０ａ、１３０ａ´との間に、基板１１０の表面からなる第１突出部１２３、１２３´及び第２突出部１２４が露出される。第１突出部１２３、１２３´及び第２突出部１２４の上面及び側面は、チャンネル領域を提供し、中心トレンチ１２２をはさんで互いに平行にする。そして、周辺回路領域の活性領域１２０´には、中心トレンチ１２２´をはさんで、かつ複数個のフィン１２３´が形成される。特に、図３５に示す段階のように、１次素子分離膜１１６´と接続する最後の部分の活性領域ハードマスクパターン１１５"はエッチングされないので、第５実施形態とは異なり、縁部Ｅに形成されるフィンを削除できる。前述したように、第５実施形態で均一な幅のフィンを形成するためには、活性領域フォトオプションマスクＰＲのラインとスペースのＹ方向線幅をよく調節する必要がある。したがって、本実施形態による場合には、ラインとスペースのＹ方向線幅を別途に調節しなくても、一つの活性領域に均一な複数個のフィンを形成できるという長所がある。一方、前記実施形態と同様に、チャンネルイオン注入を基板１１０に対して傾斜イオン注入で実施する段階をさらに含んでもよい。
【０１１９】
図４０に示すように、活性領域１２０、１２０´上にゲート酸化膜１５０、１５０´を形成する。次いで、ゲート導電層を形成し、それをパターニングして、ゲート電極１６５、１６５´をセル領域と周辺回路領域とにそれぞれ形成する。次いで、ソース／ドレインのイオン注入後に熱処理まで進めば、セル領域の活性領域１２０にソースＳ及びドレインＤが形成され、周辺回路領域の活性領域１２０´にソースＳ´及びドレインＤ´が形成される。
【０１２０】
図４１は、図４０のＹ方向の断面図である。図４１において、左側はセル領域、右側は周辺回路領域を表す。図４１に示すように、セル領域には、第１実施形態のようなマルチチャンネルＦｉｎＦＥＴが、周辺回路領域には、図３１の周辺回路領域と比較して、縁部にフィンが除去されたＦｉｎＦＥＴが形成される。本実施形態において、周辺回路領域の単一チャンネルＦｉｎＦＥＴは、素子分離膜１３０ａ´と活性領域１２０´の縁部と接続しない。代わりに、素子分離膜１３０ａ´から所定距離ｄだけ離隔されているので、周辺回路領域内に形成されたあらゆる突出部に対して均一な幅を提供する。すなわち、外側の周辺回路領域の活性チャンネルの外部側壁は、素子分離膜から所定距離だけ離隔されている。
【０１２１】
図４２は、従来の平面ＭＯＳＦＥＴと本発明によるＦｉｎＦＥＴとを備える半導体素子のチャンネル長を比較したテーブルである。
【０１２２】
まず、セル領域の平面ＭＯＳＦＥＴのチャンネル長が１００ｎｍである場合を基準とし、ＦｉｎＦＥＴやマルチチャンネルＦｉｎＦＥＴでのフィン高を１００ｎｍとすれば、第３実施形態によるＦｉｎＦＥＴ（図１５参照）の場合、有効チャンネル長が３００ｎｍとなる。そして、第１、第４、第５及び第６実施形態によるマルチチャンネルＦｉｎＦＥＴ（それぞれ図１０、図１９、図３１及び図４１参照）の場合、有効チャンネル長が５００ｎｍとなる。
【０１２３】
次に、周辺回路領域の平面ＭＯＳＦＥＴのチャンネル長が５００ｎｍである場合を基準とし、マルチＦｉｎＦＥＴやマルチチャンネルＦｉｎＦＥＴでのフィン高を１００ｎｍとすれば、第５実施形態によるマルチＦｉｎＦＥＴ（図３１参照）の場合、有効チャンネル長が１３００ｎｍとなり、第６実施形態によるマルチＦｉｎＦＥＴ（図４１参照）の場合、有効チャンネル長が９００ｎｍとなる。そして、第１及び第２実施形態によるマルチチャンネルＦｉｎＦＥＴ（それぞれ図１０及び図１５参照）の場合、有効チャンネル長が１５００ｎｍとなる。
【０１２４】
このように、従来の平面ＭＯＳＦＥＴに比べて、本発明によるＦｉｎＦＥＴ、マルチＦｉｎＦＥＴあるいはマルチチャンネルＦｉｎＦＥＴを具現する場合、有効チャンネル長を非常に増加させることができ、電流は、この有効チャンネル長の増加に比例して増加するので、素子の駆動速度も速める。
【０１２５】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者により多様な修正及び変形が可能であるということは明白である。本発明の範囲は、特許請求の範囲及びその等価物により限定される。
【産業上の利用可能性】
【０１２６】
本発明は、既存のＭＯＳＦＥＴをＦｉｎＦＥＴに代替するのに利用できる。駆動速度が速い半導体素子の製造に関連の技術分野に適用可能である。
【図面の簡単な説明】
【０１２７】
【図１】本発明の第１ないし第４実施形態による半導体素子の製造方法で製造する半導体素子のレイアウトである。
【図２】図１のようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３】図１のようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図４】図１のようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図５】図１のようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図６】図１のようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図７】図１のようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図８】図１のようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図９】図１のようなレイアウトを有する半導体素子の製造方法の第１実施形態を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図１０】図９のＹ方向の断面図である。
【図１１Ａ】本発明の第２実施形態による半導体素子の断面図である。
【図１１Ｂ】本発明の第２実施形態による半導体素子の断面図である。
【図１２】本発明の第３実施形態による半導体素子の製造方法を示す斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図１３】本発明の第３実施形態による半導体素子の製造方法を示す斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図１４】本発明の第３実施形態による半導体素子の製造方法を示す斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図１５】図１４のＹ方向の断面図である。
【図１６】本発明の第４実施形態による半導体素子の製造方法を示す斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図１７】本発明の第４実施形態による半導体素子の製造方法を示す斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図１８】本発明の第４実施形態による半導体素子の製造方法を示す斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図１９】図１８のＹ方向の断面図である。
【図２０】本発明の第５及び第６実施形態による半導体素子の製造方法で製造する半導体素子のレイアウトである。
【図２１】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図２２】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図２３】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図２４】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図２５】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図２６】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図２７】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図２８】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図２９】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３０】第５実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３１】図３０のＹ方向の断面図である。
【図３２】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３３】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３４】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３５】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３６】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３７】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３８】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図３９】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図４０】第６実施形態により、図２０のレイアウトを有する半導体素子の製造方法を説明するための斜視図であって、各図面において、左側はセル領域、右側は周辺回路領域の工程段階別の中間構造物を示す。
【図４１】図４０のＹ方向の断面図である。
【図４２】従来の平面ＭＯＳＦＥＴと本発明による半導体素子のチャンネル長を比較したテーブルである。
【符号の説明】
【０１２８】
１０  半導体基板
２０，２０´  活性領域
２１  四角形の開口部
２２，２２´  中心トレンチ
２３，２３´  第１突出部
２４，２４´  第２突出部
３０ａ，３０ａ´  素子分離膜
５０，５０´  ゲート酸化膜
６５，６５´  ゲート電極
【図１】
2006013521.tif 000003
【図２】
2006013521.tif 000004
【図３】
2006013521.tif 000005
【図４】
2006013521.tif 000006
【図５】
2006013521.tif 000007
【図６】
2006013521.tif 000008
【図７】
2006013521.tif 000009
【図８】
2006013521.tif 000010
【図９】
2006013521.tif 000011
【図１０】
2006013521.tif 000012
【図１１Ａ】
2006013521.tif 000013
【図１１Ｂ】
2006013521.tif 000014
【図１２】
2006013521.tif 000015
【図１３】
2006013521.tif 000016
【図１４】
2006013521.tif 000017
【図１５】
2006013521.tif 000018
【図１６】
2006013521.tif 000019
【図１７】
2006013521.tif 000020
【図１８】
2006013521.tif 000021
【図１９】
2006013521.tif 000022
【図２０】
2006013521.tif 000023
【図２１】
2006013521.tif 000024
【図２２】
2006013521.tif 000025
【図２３】
2006013521.tif 000026
【図２４】
2006013521.tif 000027
【図２５】
2006013521.tif 000028
【図２６】
2006013521.tif 000029
【図２７】
2006013521.tif 000030
【図２８】
2006013521.tif 000031
【図２９】
2006013521.tif 000032
【図３０】
2006013521.tif 000033
【図３１】
2006013521.tif 000034
【図３２】
2006013521.tif 000035
【図３３】
2006013521.tif 000036
【図３４】
2006013521.tif 000037
【図３５】
2006013521.tif 000038
【図３６】
2006013521.tif 000039
【図３７】
2006013521.tif 000040
【図３８】
2006013521.tif 000041
【図３９】
2006013521.tif 000042
【図４０】
2006013521.tif 000043
【図４１】
2006013521.tif 000044
【図４２】
2006013521.tif 000045