(57)【要約】【目的】  記録媒体からの再生信号をデジタル回路で構成された波形等価手段で波形等化する際、アナログ回路を用いた波形等価回路や多値ＡＤ変換回路を用いなくても符号間干渉の影響を減じることができるようにして、装置を低コストで小型化できるようにする。【構成】  ２値化回路２が再生信号を２値化し、エッジ発生時刻メモリ６に２値化信号の変化点が発生した発生時刻を順次記憶し、パターン長演算回路１２で記憶順が連続する３つの発生時刻の１番目と２番目の発生時刻に基づいて２番目の発生時刻の発生点に対する前のパターン長を計測し、パターン長演算回路１３で２番目と３番目の発生時刻に基づいて２番目の発生時刻の発生点に対する後のパターン長を計測して、エッジ位置補正回路１４で上記前のパターン長と後のパターン長の組み合わせに応じた補正時間を算出し、その補正時間から補正時刻を算出し、その各補正時刻に等化信号を出力する。【選択図】        図１
2006221752.tif 000002
【特許請求の範囲】
【請求項１】
記録媒体から再生された再生信号を２値化する２値化手段と、該２値化手段によって２値化された２値化信号の変化点が発生した発生時刻を順次記憶する変化点発生時刻記憶手段と、該変化点発生時刻記憶手段に記憶された記憶順が連続する３つの発生時刻の１番目と２番目の発生時刻に基づいて２番目の発生時刻の発生点に対する前のパターン長を計測し、２番目と３番目の発生時刻に基づいて２番目の発生時刻の発生点に対する後のパターン長を計測するパターン長計測手段と、該パターン長計測手段によって計測された前のパターン長と後のパターン長の組み合わせに応じた補正時間を算出する補正時間算出手段と、該補正時間算出手段によって算出した補正時間を前記変化点発生時刻記憶手段に記憶された各発生時刻にそれぞれ加えた補正時刻を算出する補正時刻算出手段と、該補正時刻算出手段によって算出した各補正時刻に等化信号を出力する等化信号出力手段とを備えたことを特徴とする再生信号処理装置。
【請求項２】
請求項１記載の再生信号処理装置において、前記パターン長計測手段は、所定時間内に前記変化点発生時刻記憶手段から前記３番目の発生時刻が得られないときは、予め記憶された所定値を前記後ろのパターン長とすることを特徴とする再生信号処理装置。
【請求項３】
請求項１記載の再生信号処理装置において、前記記録媒体は光記録媒体であり、前記補正時間は、前記前のパターン長が前記後ろのパターン長よりも大きい値の場合は負の値であり、前記前のパターン長が前記後ろのパターン長よりも小さい値の場合は正の値であることを特徴とする再生信号処理装置。
【請求項４】
請求項１記載の再生信号処理装置において、前記記録媒体は磁気記録媒体であり、前記補正時間は、前記前のパターン長が前記後ろのパターン長よりも大きい値の場合は正の値であり、前記前のパターン長が前記後ろのパターン長よりも小さい値の場合は負の値であることを特徴とする再生信号処理装置。
【請求項５】
記録媒体から再生された再生信号を２値化する２値化手段と、該２値化手段によって２値化された２値化信号の変化点が発生した発生時刻を順次記憶する変化点発生時刻記憶手段と、該変化点発生時刻記憶手段に記憶された記憶順が連続する複数個の発生時刻について、記憶順が隣同士の２個の発生時刻に基づいてパターン長を計測するパターン長計測手段と、該パターン長計測手段によって計測された複数個のパターン長の組み合わせに応じた補正時間を算出する補正時間算出手段と、該補正時間算出手段によって算出した補正時間を前記変化点発生時刻記憶手段に記憶された各発生時刻にそれぞれ加えた補正時刻を算出する補正時刻算出手段と、該補正時刻算出手段によって算出した各補正時刻に等化信号を出力する等化信号出力手段とを備えたことを特徴とするを有する再生信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＤ、ＤＶＤ、ＭＯを含む記録媒体からの再生信号を処理する再生信号処理装置に関する。
【背景技術】
【０００２】
光ディスク、磁気ディスクなどの記録媒体に情報が高密度に記録されている場合、その再生信号はいわゆる符号間干渉の影響を受けてひずみを生じる。
例えば、光ディスクにマーク長で記録された情報を再生する場合、各マーク長のエッジ位置が本来の位置に対し、符号間干渉の影響によってシフトしてしまい、情報の読み誤りを生じてしまう。
このような符号間干渉の影響を補正するために、従来の記録媒体からの再生信号処理装置では波形等価器を使用していた。
その波形等価器は、一般に高域を強調するフィルタ処理を行って再生信号の符号間干渉の影響を減じている。
【０００３】
近年、回路の集積化が進み、再生信号処理装置も１つの集積回路に集約されつつある。
従来、図１５に示すように、ヘッド１００から光ディスクの再生信号を、アナログ回路で構成されたイコライザ（「波形等価回路」に相当する）１０１で等価処理を行い、ＡＧＣ回路１０２を介して２値化回路１０３へ出力し、その２値化回路１０３で２値化してデジタル信号に変換し、復号回路１０４で復号処理を行う再生信号回路（例えば、特許文献１参照）があった。
また、図１６に示すように、ヘッド１１０から光ディスクの再生信号を入力し、ＶＧＡ回路１１１，ＬＰＦ１１２を通過させた後、ＡＤ変換回路１１３によって多値レベルのデジタルデータに変換する。そのデジタルデータを、デジタル回路で構成されたＰＲイコライザ（「波形等価回路」に相当する）１１４とＣＯＳイコライザ１１５（「波形等価回路」に相当する）で等価処理し、その出力信号を用いてビタビ復号回路１１６で復号処理を行う再生信号回路（例えば、特許文献２参照）があった。
【特許文献１】特開平０６−００５０１３号公報
【特許文献２】特開平０９−００７３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、図１５に示した構成の従来の再生信号処理装置では、イコライザ１０１がアナログ回路で構成されており、後段のデジタル回路で構成された復号回路１０４と同一集積回路に搭載しようとした場合、アナログ回路部分の回路面積が大型化し、回路の小型化、低コスト化が困難であるという問題があった。
また、図１６に示した構成の従来の再生信号処理装置では、ＰＲイコライザ１１４とＣＯＳイコライザ１１５がデジタル回路で構成されており、後段のデジタル回路で構成されたビタビ復号回路１１６と同一集積回路に集積しやすいが、再生信号を多値レベルのデジタルデータに変換するＡＤ変換回路１１３が必要であり、そのＡＤ変換回路１１３を搭載することによって回路面積が大型化し、回路の小型化、低コスト化が困難であるという問題があった。
【０００５】
この発明は上記の点に鑑みてなされたものであり、記録媒体からの再生信号をデジタル回路で構成された波形等価手段で波形等化する際に、アナログ回路を使用した波形等価回路や多値ＡＤ変換回路を用いなくても符号間干渉の影響を減じることができるようにして、装置を低コストで小型化できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
この発明は上記の目的を達成するため、次の再生信号処理装置を提供する。
（１）記録媒体から再生された再生信号を２値化する２値化手段と、その２値化手段によって２値化された２値化信号の変化点が発生した発生時刻を順次記憶する変化点発生時刻記憶手段と、その変化点発生時刻記憶手段に記憶された記憶順が連続する３つの発生時刻の１番目と２番目の発生時刻に基づいて２番目の発生時刻の発生点に対する前のパターン長を計測し、２番目と３番目の発生時刻に基づいて２番目の発生時刻の発生点に対する後のパターン長を計測するパターン長計測手段と、そのパターン長計測手段によって計測された前のパターン長と後のパターン長の組み合わせに応じた補正時間を算出する補正時間算出手段と、その補正時間算出手段によって算出した補正時間を上記変化点発生時刻記憶手段に記憶された各発生時刻にそれぞれ加えた補正時刻を算出する補正時刻算出手段と、その補正時刻算出手段によって算出した各補正時刻に等化信号を出力する等化信号出力手段を備えた再生信号処理装置。
【０００７】
（２）上記（１）の再生信号処理装置において、上記パターン長計測手段は、所定時間内に上記変化点発生時刻記憶手段から上記３番目の発生時刻が得られないときは、予め記憶された所定値を前記後ろのパターン長とする再生信号処理装置。
（３）上記（１）の再生信号処理装置において、上記記録媒体は光記録媒体であり、上記補正時間は、上記前のパターン長が上記後ろのパターン長よりも大きい値の場合は負の値であり、上記前のパターン長が上記後ろのパターン長よりも小さい値の場合は正の値である再生信号処理装置。
（４）上記（１）の再生信号処理装置において、上記記録媒体は磁気記録媒体であり、上記補正時間は、上記前のパターン長が上記後ろのパターン長よりも大きい値の場合は正の値であり、上記前のパターン長が上記後ろのパターン長よりも小さい値の場合は負の値である再生信号処理装置。
【０００８】
（５）記録媒体から再生された再生信号を２値化する２値化手段と、その２値化手段によって２値化された２値化信号の変化点が発生した発生時刻を順次記憶する変化点発生時刻記憶手段と、その変化点発生時刻記憶手段に記憶された記憶順が連続する複数個の発生時刻について、記憶順が隣同士の２個の発生時刻に基づいてパターン長を計測するパターン長計測手段と、そのパターン長計測手段によって計測された複数個のパターン長の組み合わせに応じた補正時間を算出する補正時間算出手段と、その補正時間算出手段によって算出した補正時間を上記変化点発生時刻記憶手段に記憶された各発生時刻にそれぞれ加えた補正時刻を算出する補正時刻算出手段と、その補正時刻算出手段によって算出した各補正時刻に等化信号を出力する等化信号出力手段を備えた再生信号処理装置。
【発明の効果】
【０００９】
この発明による再生信号処理装置は、記録媒体からの再生信号をデジタル回路で構成された波形等価手段で波形等化する際に、アナログ回路を使用した波形等価回路や多値ＡＤ変換回路を用いなくても符号間干渉の影響を減じることができ、装置を低コストで小型化することができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明を実施するための最良の形態を図面に基づいて具体的に説明する。
〔実施例１〕
図１は、この発明の実施例１の再生信号処理回路の構成を示すブロック図である。
図２は、図１に示す再生信号処理回路の動作波形図である。
図１に示すように、この再生信号処理回路は、ヘッド１が、光ディスク、磁気ディスク等の記録媒体から信号を再生する。その再生された信号は、２値化回路２により２値化され、デジタル信号に変換される。
ＰＬＬ回路３は、２値化信号のエッジに同期した再生クロックを発生する。また、ＰＬＬ回路３は、再生クロックと同じ周波数で所定位相ずつ位相のずれたＮ相の多相クロックを発生する。
【００１１】
図３は、図１に示すＰＬＬ回路３の内部構成の一例を示すブロック図である。
図３に示すように、Ｎ段に接続された差動バッファ３３−１〜３３−Ｎ（Ｎは正の整数）が多相クロック源となる。
各差動バッファ３３−１〜３３−Ｎは、最終段の差動バッファ３３−Ｎの出力が、反転されるように初段の差動バッファ３３−１にフィードバックされており、いわゆるリングオシレータを構成している。
各差動バッファ差動バッファ３３−１〜３３−Ｎの出力は、各出力バッファ３４−１〜３４−Ｎを介してＮ相の出力クロックＣｌｋ１、Ｃｌｋ２、Ｃｌｋ３、…、ＣｌｋＮとして出力される。
【００１２】
Ｎ相の出力クロックＣｌｋ１、Ｃｌｋ２、Ｃｌｋ３、…、ＣｌｋＮは、いずれも同じ周波数を有し、互いに所定の位相差を有している。
図４は、Ｎ相の出力クロックＣｌｋ１、Ｃｌｋ２、Ｃｌｋ３、…、ＣｌｋＮの関係を示す波形図である。
各差動バッファ３３−１〜３３−Ｎの動作電流は、共通の制御端子により可変可能になっており、その制御端子の電圧を変化させることで、多相クロック源の発振周波数を変化させることができる。
ＰＬＬ回路３の入力信号（２値化信号）と、出力クロックのひとつであるＣｌｋＮとの位相差が位相比較部３０により比較され、チャージポンプ３１、フィルタ３２によって、位相差に応じた電圧が上記制御端子に与えられる。
【００１３】
その結果、位相同期ループが構成され、出力クロックＣｌｋＮは２値化信号に同期したクロック信号となる。
ビット番号カウンタ５は、出力クロックＣｌｋＮの１周期ごとにインクリメントし、現在のビット番号Ｔｂを出力する。
図２では、Ｔｂ＝０，１，…，１５の範囲を示している。
エッジ位置検出回路４は、多相クロックと２値化信号との位相関係から、２値化信号の位相に対応した値を有するエッジ位置信号Ｔｅを出力する。
図５は、図１に示すエッジ位置検出回路４の内部構成の一例を示すブロック図である。
図６は、図５に示すエッジ位置検出回路の動作波形図である。
【００１４】
エッジ位置検出回路４は、２値化信号をＤ入力とし、Ｎ相のクロックＣｌｋ１、Ｃｌｋ２、Ｃｌｋ３、…、ＣｌｋＮをそれぞれＣＫ入力とするＮ（Ｎは正の整数）個のＤＦＦ４０−１〜４０−Ｎと、パターン判定回路４１とから構成される。
Ｎ個のＤＦＦ４０−１〜４０−Ｎの出力の組み合わせパターンはＮ相のクロックＣｌｋ１、Ｃｌｋ２、Ｃｌｋ３、…、ＣｌｋＮと２値化信号との位相関係によって変化する。
パターン判定回路４１は、Ｎ個のＤＦＦ４０−１〜４０−Ｎの出力の組み合わせパターンから２値化信号のエッジ位置を検出し、そのエッジ位置信号Ｔｅを出力する。
図６は、Ｎ＝８とした場合の動作波形図である。
【００１５】
クロックＣｌｋＮの１周期を８分割し、前から順に１から８までの番号を割り当てている。クロックＣｌｋＮの１周期目で、２値化信号は８分割番号の“３”の位置に変化エッジを持つ。この場合、エッジ位置検出回路４は、次のクロックＣｌｋ１の１周期中、Ｔｅを“３”とする。
同様にして、クロックＣｌｋＮの２，３周期目で、２値化信号の変化エッジ位置は、それぞれ８分割番号の“５”“７”の位置なので、クロックＣｌｋＮの３，４周期目で、Ｔｅはそれぞれ“５”“７”となる。
また、２値化信号の変化エッジ存在しない場合、Ｔｅは“０”となる。
【００１６】
図２には、Ｔｂ＝“０”“２”“６”“８”の位置で２値化信号のエッジが生じている例を示しており、クロックＣｌｋＮの１クロック分遅れた位置で、Ｔｅ＝“７”“４”“７”“２”がそれぞれ出力されている。
それ以外のＴｂでは、Ｔｅ＝“０”であるが、図示を省略している。
デコード回路７は、Ｔｅが“０”でない、すなわち、２値化信号の変化エッジが存在する場合に、ロード信号Ｌｄを“１”とする。
図２には、Ｔｂ＝“１”“３”“７”“９”の位置でＬｄ＝“１”となる場合を示している。
エッジ発生時刻メモリ６は、ロード信号Ｌｄが“１”となるたびに、現在のビット番号Ｔｂとエッジ位置信号Ｔｅを取り込んで記憶する。
【００１７】
すなわち、エッジ発生時刻メモリ６には、２値化信号の変化エッジが生じるたびに、それが発生した時点でのビット番号Ｔｂとエッジ位置信号Ｔｅとの組み合わせにより、２値化信号の変化エッジ発生時刻が順次記憶されていく。
上記ビット番号Ｔｂとエッジ位置信号Ｔｅとは、例えば、ＴｂをＴｅの上位ビットとして付け加え、Ｔｂ＊Ｎ＋Ｔｅに相当する１つのデータとして合成して処理される。すなわち、１つに合成された時刻データは、クロックＣｌｋＮの１周期をＮ分割した単位でカウントした値となる。
図２中では、１つに合成されたデータを（Ｔｂ，Ｔｅ）のように示している。
図７は、図１に示すエッジ発生時刻メモリ６の内部構成の一例を示すブロック図である。
【００１８】
エッジ発生時刻メモリ６には、Ｍ（Ｍは正の整数）段のレジスタ（ＲＥＧ）６０−１〜６０−Ｍが存在する。エッジ位置発生時刻（Ｔｂ，Ｔｅ）は、ロード信号Ｌｄが“１”となるたびに、１段目のレジスタ６０−１に記憶されるとともに、すでに各レジスタに記憶されていた値は、それぞれ次段のレジスタにシフトされていく。
３つのマルチプレクサ（ＭＵＸ）６１〜６３により、Ｍ段のレジスタ６０−１〜６０−Ｍの出力のうち、それぞれ１つが選択されて出力される。
図７中、中央のマルチプレクサ６２は、エッジ位置の補正対象となるエッジ発生時刻（Ｔｂ０，Ｔｅ０）を選択するレジスタであり、そのレジスタ番号を選択信号Ａ０で指定する。
【００１９】
図７中、上のマルチプレクサ６１及び下のマルチプレクサ６３が、エッジ位置の補正対象となるエッジの、それぞれ前及び後のエッジ発生時刻（Ｔｂ−，Ｔｅ−）、（Ｔｂ＋，Ｔｅ＋）を選択するレジスタであり、そのレジスタ番号を、それぞれ選択信号Ａ−、Ａ＋で指定する。
図２には、Ｔｂ＝“１”でＬｄ＝“１”となる例を示している。
そのため、Ｔｂ＝“１”の時点の、Ｔｂ，Ｔｅの値“１”“７”の組み合わせがＲＥＧ１に記憶される。
図２の（ｈ）に示すＲＥＧ１（レジスタ６０−１）にすでに記憶されていたＴｂ，Ｔｅの値“−１”“４”は、同図の（ｉ）に示すＲＥＧ２（レジスタ６０−２）にシフトされる。
【００２０】
次に、Ｔｂ＝“３”でＬｄ＝“１”となる。
このため、Ｔｂ＝“３”の時点の、Ｔｂ，Ｔｅの値“３”“４”の組み合わせが、図２の（ｈ）に示すＲＥＧ１（レジスタ６０−１）に記憶される。
ＲＥＧ１（レジスタ６０−１）にすでに記憶されていたＴｂ，Ｔｅの値“１”“７”は、同図の（ｉ）に示すＲＥＧ２（レジスタ６０−２）にシフトされ、ＲＥＧ２（レジスタ６０−２）にすでに記憶されていたＴｂ，Ｔｅの値“−１”“４”は、同図の（ｊ）に示すＲＥＧ３（レジスタ６０−３）にシフトされる。
遅延回路８は、ロード信号Ｌｄを遅延させて、遅延信号ＤＬｄを出力する。
ここで、所定の遅延量Ｄｌｙ１は、例えば、２値化信号の最大反転長よりやや長い量とする。
【００２１】
図２には、所定の遅延量Ｄｌｙ１はクロックＣｌｋＮの５クロック分としている例を示しており、Ｔｂ＝“６”“８”“１２”“１４”の位置でＤＬｄ＝“１”となっている。
アップダウンカウンタ（図中には「Ｕ／Ｄカウンタ」と記載する）９は、ロード信号Ｌｄでアップカウント、遅延信号ＤＬｄでダウンカウントする。
Ｕ／Ｄカウンタ９のカウント値は、選択信号Ａ０となり、エッジ位置の補正対象となるエッジ発生時刻が記憶されたレジスタ番号を示す。
このようにして、選択信号Ａ０を発生させることで、選択されたエッジ位置補正対象のエッジ発生時刻（Ｔｂ０，Ｔｅ０）は、エッジ発生時刻メモリ６に入力されるエッジ位置発生時刻（Ｔｂ，Ｔｅ）を、遅延回路８の遅延量＋１相当（Ｄｌｙ１＋１）だけ遅延させたものとなる。
【００２２】
図２に示す例では、Ｔｂ＝“０”“１”ではＡ０＝“１”である。
ここで選択されるレジスタは、図２の（ｈ）に示すＲＥＧ１（レジスタ６０−１）であり、Ｔｂ，Ｔｅ＝“−１”“４”が読み出される。
また、Ｔｂ＝“２”“３”では、Ａ０＝“２”である。
ここで選択されるレジスタは、図２の（ｉ）に示すＲＥＧ２（レジスタ６０−２）であるが、読み出される値はＴｂ，Ｔｅ＝“−１”“４”で、同じである。
さらに、Ｔｂ＝“４”“５”“６”では、Ａ０＝“３”である。
ここで選択されるレジスタは、図２の（ｊ）に示すＲＥＧ３（レジスタ６０−３）であるが、読み出される値はＴｂ，Ｔｅ＝“−１”“４”で、やはり同じである。
【００２３】
また、Ｔｂ＝“７”で、Ａ０＝“２”である。
ここで選択されるレジスタは、図２の（ｉ）に示すＲＥＧ２（レジスタ６０−２）であり、この時点で、読み出される値が、Ｔｂ，Ｔｅ＝“１”“７”に変化する。
以降の説明は省略するが、Ａ０で選択され、エッジ発生時刻メモリ６から読み出される値のエッジ発生時刻（Ｔｂ０，Ｔｅ０）は、エッジ発生時刻メモリ６に入力されるエッジ位置発生時刻（Ｔｂ，Ｔｅ）を、クロックＣｌｋＮの６クロック分遅延させたものとなる。
インクリメント回路１０は、選択信号Ａ０に１を加え、エッジ位置補正対象エッジの前のエッジ発生時刻（Ｔｂ−，Ｔｅ−）が記憶されたレジスタ番号を示す選択信号Ａ−を出力する。
【００２４】
デクリメント回路１１は、選択信号Ａ０から１を引き、エッジ位置補正対象エッジの後ろのエッジ発生時刻（Ｔｂ＋，Ｔｅ＋）が記憶されたレジスタ番号を示す選択信号Ａ＋を出力する。
このようにして、エッジ発生時刻メモリ６からは、エッジ位置補正対象のエッジ発生時刻（Ｔｂ０，Ｔｅ０）、および、その前後のエッジ発生時刻（Ｔｂ−，Ｔｅ−）、（Ｔｂ＋，Ｔｅ＋）が出力される。
パターン長演算回路１２で、エッジ位置補正対象のエッジ発生時刻（Ｔｂ０，Ｔｅ０）と、その前のエッジ発生時刻（Ｔｂ−，Ｔｅ−）との差Ｌ−が演算される。その演算された値は、エッジ位置補正対象エッジの前のパターン長である。
【００２５】
パターン長演算回路１３で、エッジ位置補正対象のエッジ発生時刻（Ｔｂ０，Ｔｅ０）と、その後のエッジ発生時刻（Ｔｂ＋，Ｔｅ＋）との差Ｌ＋が演算される。その演算された値は、エッジ位置補正対象エッジの後ろのパターン長である。
図２では、Ｔｂ＝“７”の位置でエッジ位置補正対象のエッジ発生時刻（Ｔｂ０，Ｔｅ０）は“１”“７”であり、その前のエッジ発生時刻（Ｔｂ−，Ｔｅ−）は、“−１”“４”である。
その結果、エッジ位置補正対象エッジの前のパターン長Ｌ−として、（Ｔｂ０−（Ｔｂ−））＊８＋（Ｔｅ０−（Ｔｅ−））＝（１−（−１））＊８＋（７−４）＝１９が算出される。
【００２６】
このパターン長は、クロックＣｌｋＮの１周期をＮ分割（ここでは８分割）した時間を基準にカウントした値である。
同様にして、Ｔｂ＝“７”の位置で、エッジ位置補正対象エッジの後ろのエッジ発生時刻（Ｔｂ＋，Ｔｅ＋）は、“３”“４”である。
その結果、エッジ位置補正対象エッジの後ろのパターン長Ｌ＋として、（（Ｔｂ＋）−Ｔｂ０）＊８＋（（Ｔｅ＋）−Ｔｅ０）＝（３−１）＊８＋（４−７）＝１３が算出される。
エッジ位置補正回路１４は、エッジ位置補正対象エッジの前後のパターン長（Ｌ−，Ｌ＋）の組み合わせに応じて、エッジ位置補正量ｄＴｅを出力する。
【００２７】
すでに、光ディスクに、マーク長記録された情報を再生する場合、各マークのエッジ位置が本来の位置に対し、符号間干渉の影響によりシフトしてしまい、情報の読み誤りを生じてしまうことを述べたが、マーク長記録における符号間干渉は、各マークのエッジ位置が、前後のパターン長に依存して変化してしまうことによって生じる。
したがって、各マークのエッジ位置をその前後のパターン長（Ｌ−，Ｌ＋）の組み合わせに応じて補正することにより、符号間干渉の影響を減じることが可能になる。
ここでは、説明を簡単にするために、エッジ位置補正量ｄＴｅは、Ｌ−＞Ｌ＋であれば“−１”、Ｌ−＜Ｌ＋であれば“＋１”とする。
図２には、Ｔｂ＝“７”の位置ではＬ−＞Ｌ＋なので、エッジ位置補正量ｄＴｅ＝“−１”としている例を示している。
【００２８】
また、Ｔｂ＝“９”の位置ではＬ−＜Ｌ＋なので、エッジ位置補正量ｄＴｅ＝“＋１”としている。
加算回路１５は、エッジ位置補正対象のエッジ発生時刻（Ｔｂ０，Ｔｅ０）に、エッジ位置補正量ｄＴｅ、および所定の遅延量Ｄｌｙ２を加算し、エッジ位置補正後のエッジ発生時刻（Ｔｂ０Ｅｑ，Ｔｅ０Ｅｑ）を出力する。ここで、遅延量Ｄｌｙ２は遅延量Ｄｌｙ１より大きい値とする。
図２で、Ｔｂ＝“７”の位置では、エッジ発生時刻（Ｔｂ０，Ｔｅ０）＝“１”“７”であり、エッジ位置補正量ｄＴｅ＝“−１”である。また、遅延量Ｄｌｙ２は、ここではクロックＣｌｋＮの８クロック分とする。
【００２９】
そのため、エッジ位置補正後のエッジ発生時刻（Ｔｂ０Ｅｑ，Ｔｅ０Ｅｑ）＝“Ｔｂ０＋Ｄｌｙ２”“Ｔｅ０＋ｄＴｅ”＝“９”“６”となる。
Ｔｂ＝“９”の位置では、エッジ発生時刻（Ｔｂ０，Ｔｅ０）＝“３”“４”で、エッジ位置補正量ｄＴｅ＝“＋１”なので、エッジ位置補正後のエッジ発生時刻（Ｔｂ０Ｅｑ，Ｔｅ０Ｅｑ）＝“１１”“５”となる。
タイミング回路１９は、遅延信号ＤＬｄを受け、その次のクロックタイミングで、エッジ位置補正後のエッジ発生時刻（Ｔｂ０Ｅｑ，Ｔｅ０Ｅｑ）を、２つのレジスタ（ＲＥＧａ）１６と（ＲＥＧｂ）１７に交互に格納していく。
その格納された値は、マルチプレクサ（ＭＵＸ）１８によって、１方が選択されて出力される。
【００３０】
商演算回路２０と剰余演算回路２１は、それぞれ入力データをＮで除算したときの商（整数値）と剰余を算出する。
エッジ位置補正後のエッジ発生時刻（Ｔｂ０Ｅｑ，Ｔｅ０Ｅｑ）は、クロックＣｌｋＮの１周期をＮ分割した単位でカウントした値なので、商は、エッジ位置補正後のエッジ発生時刻のビット番号を、また、剰余は、該当するビット番号内のエッジ位置を、それぞれ示すことになる。
図２で、Ｔｂ＝“８”以降、レジスタ（ＲＥＧａ）１６には、エッジ位置補正後のエッジ発生時刻（Ｔｂ０Ｅｑ，Ｔｅ０Ｅｑ）＝“９”“６”が保持されているが、前に述べたように、実際にはこれらの１つのデータとして合成して処理されており、Ｔｂ０Ｅｑ＊Ｎ＋Ｔｅ０Ｅｑ＝“７８”という値として保持されている。
【００３１】
商演算回路２０と剰余演算回路２１は、この１つのデータから、それぞれ、エッジ位置補正後のエッジ発生時刻Ｔｂ０ＥｑとＴｅ０Ｅｑを分離し、Ｔｂ＝“８”では、エッジ位置補正後のエッジ発生時刻Ｔｂ０Ｅｑ“９”とＴｅ０Ｅｑ＝“６”を出力する。
コンパレータ２２は、エッジ位置補正後のエッジ発生時刻のビット番号Ｔｂ０Ｅｑを、ビット番号カウンタの出力値Ｔｂと比較し、一致した場合、ゲート回路２３の出力をイネーブルとし、ゲート回路２３から補正後のエッジ位置信号ＴｅＥｑが出力される。
図２には、Ｔｂ＝“８”以降、エッジ位置補正後のエッジ発生時刻Ｔｂ０Ｅｑ“９”とＴｅ０Ｅｑ＝“６”を示している。
そのため、Ｔｂ＝“９”で、コンパレータ２２がゲート回路２３の出力をイネーブルとし、補正後のエッジ位置信号ＴｅＥｑ＝“６”が出力される。
【００３２】
同様にして、Ｔｂ＝“１１”では、ＴｅＥｑ＝“５”が、Ｔｂ＝“１５”では、ＴｅＥｑ＝“６”が、出力される。それ以外のＴｂでは、ＴｅＥｑ＝“０”であるが、図示を省略している。
このようにして出力された補正後のエッジ位置信号ＴｅＥｑは、図２の一点鎖線の矢印で示すように、エッジ位置検出回路４で検出された、エッジ位置信号Ｔｅを所定量遅延させた上で、エッジ位置を補正したものとなる。
補正後のエッジ位置信号ＴｅＥｑは、復号回路２４に入力され、記録媒体から読み出された信号が、もとのデジタルデータに復号される。
【００３３】
以上のように、図１に示す、実施例１の記録媒体からの再生信号処理回路では、各マークのエッジ位置をその前後のパターン長の組み合わせに応じて補正することにより、符号間干渉の影響を減じることが可能になる。
また、本再生信号処理回路は、アナログ回路を使用した波形等価器や多値ＡＤ変換器を使用せず、デジタル回路で構成されているため、回路の小型化と低コスト化が可能になる。
【００３４】
〔実施例２〕
次に、この発明の実施例２の再生信号処理回路について説明する。
図８は、この発明の実施例２の再生信号処理回路の構成を示すブロック図であり、図１と共通する部分には同一符号を付してその説明を省略する。
図９は、図８に示す再生信号処理回路の動作波形図である。
デコード回路２５は、Ｕ／Ｄカウンタ９から出力され、エッジ位置の補正対象となるエッジ発生時刻（Ｔｂ０，Ｔｅ０）を選択する選択信号Ａ０を入力し、その値が“１”の場合にアンダーフロー（ＵＦ）信号を出力する。
ＵＦ信号＝“１”と言う状態は、選択信号Ａ０＝“１”という状態をさすので、この場合、デクリメント回路１１が出力する選択信号Ａ＋は“０”となる。
【００３５】
しかし、これら選択信号が“０”の時に選択されるエッジ発生時刻メモリ６内のレジスタは存在しない。
つまり、ＵＦ信号＝“１”という状態では、パターン長測定のために、所定遅延量Ｄｌｙ１を置いて、エッジ発生時刻メモリ６から、エッジ位置補正対象のエッジ発生時刻（Ｔｂ０，Ｔｅ０）が読み出されたものの、その時点では、まだその次のエッジ発生時刻（Ｔｂ＋，Ｔｅ＋）が発生しておらず、読み出しが不可能な状態を示す。
図８に示すパターン長演算回路１３′は、ＵＦ信号＝“０”（選択信号Ａ０≠“０”）の場合には、図１のそれと同様にエッジ位置補正対象エッジの後ろのパターン長Ｌ＋を演算するが、ＵＦ信号＝“１”（選択信号Ａ０＝“０”）の場合には、エッジ位置補正対象エッジの後ろのパターン長Ｌ＋として、所定量の値を出力する。
【００３６】
その所定量は、遅延時間Ｄｌｙ１よりもやや大きい値に設定するのが適当である。
図９において、Ｔｂ＝“６”以前の動作波形は、図２と同じである。
図９に示す動作波形例では、Ｔｂ＝“３”で、２値化信号のエッジが検出された後、Ｔｂ＝“１０”になるまで、次のエッジが検出されない。
そのため、Ｔｂ＝“９”“１０”“１１”で、選択信号Ａ０＝“０”という状態が発生し、アンダーフロー信号（ＵＦ）が“１”となっている。
Ｔｂ＝“９”のタイミングで、所定遅延量Ｄｌｙ１を置いて、エッジ発生時刻メモリ６から、エッジ位置補正対象のエッジ発生時刻（Ｔｂ０，Ｔｅ０＝“３”“４”）が読み出されたものの、まだその次のエッジ発生時刻（Ｔｂ＋，Ｔｅ＋）が発生しておらず、Ｔｂ＋，Ｔｅ＋は不定である（図中“Ｘ”で示す）。
【００３７】
パターン長演算回路１３′は、ＵＦ信号＝“１”（Ａ０＝“０”）なので、エッジ位置補正対象エッジの後ろのパターン長Ｌ＋として、所定量の値を出力する。
この例では、パターン長Ｌ＋＝“４８”としている。
これは、Ｄｌｙ１＋１の６クロック分の遅延量を、クロックＣｌｋＮの１周期をＮ分割（ここでは８分割）した時間を基準にカウントした値である（６＊８＝４８）。
一般に、符号間干渉量は、前後一方のパターン長が、ある値以上になると、パターン長変化による波形干渉量の変化が量が小さくなる傾向を持つ。
これは、例えば、記録媒体が光ディスクの場合、パターン長が、光スポット系よりも大きくなると、それ以上パターン長が伸びても、反射光量に変化がなくなってくるためである。
【００３８】
このため、あるパターン長以上では、本実施例に示すように、パターン長を所定値におきかえても、十分に正確な符号間干渉の補正が可能である。
また、図１の例では、扱うパターン長に応じて、遅延量Ｄｌｙ１を大きくし、その時間内に発生し得るエッジの数に応じて、エッジ発生時刻メモリ６の記憶容量を増やす必要があった。
図８に示す再生信号処理回路では、扱うパターン長を所定量で打ちるため、エッジ発生時刻メモリ６の記憶容量を小型化することができ、一層、回路の小型化と低コスト化が可能になる。
【００３９】
〔実施例３〕
次に、この発明の実施例３の再生信号処理回路について説明する。
この再生信号処理回路の構成は、図１又は図８に示す再生信号処理回路と同じである。
図１０は、この発明の実施例３の再生信号処理回路のエッジ位置補正回路１４における入力パターン長（Ｌ−，Ｌ＋）の組み合わせとエッジ位置補正量ｄＴｅとの関係を示す波形図である。
図１１は、光ディスク等の光記録媒体における符号間干渉の様子の説明に供する波形図である。
【００４０】
図１１では、マーク長記録の場合を示す。同図の（ａ）中の実線は、あるエッジの前後のパターン長Ｌ−、Ｌ＋の関係がＬ−＜Ｌ＋の関係にある場合の元の記録データと再生信号の波形を示している。また、同図の（ｂ）の点線は、あるエッジの前後のパターン長（Ｌ−、Ｌ＋）の関係がＬ−＝Ｌ＋の関係にある場合の元の記録データと再生信号波形を示している。
光記録媒体においては、図１１に示すように、符号間干渉は、本来のエッジ位置における信号レベルが、エッジ前後のパターン長の長い方の信号レベルの方向にシフトしてしまい、結果的に再生信号のゼロクロス点位置が、エッジ前後のパターン長の短い方にシフトするように生じる。
【００４１】
図示はしていないが、マーク位置記録の場合も、符号間干渉の方向は同様である。
そのため、光記録媒体を使用する場合、図１１の（ａ）のＬ−＜Ｌ＋のケースでは、２値化信号の位置を後ろにシフトする、すなわち、エッジ位置補正量ｄＴｅを正の方向とする補正が、符号間干渉の補正方向として適している。
また、図示はしていないが、Ｌ−＞Ｌ＋のケースでは、エッジ位置補正量ｄＴｅを負の方向とする補正が適当である。
図１０に示すように、エッジ位置補正回路１４の入出力特性は、３次元グラフ状に示される。エッジ位置補正回路１４の特性は、まさに上述した、光記録媒体に適した特性となっている。
このようにして、この再生信号処理回路では、記録媒体が光ディスクなどの光記録媒体である場合に適した符号間干渉の補正が可能である。
【００４２】
〔実施例４〕
次に、この発明の実施例４の再生信号処理回路について説明する。
この再生信号処理回路の構成は、図１又は図８に示す再生信号処理回路と同じである。
図１２は、この発明の実施例４の再生信号処理回路のエッジ位置補正回路１４における入力パターン長（Ｌ−，Ｌ＋）の組み合わせとエッジ位置補正量ｄＴｅとの関係を示す波形図である。
図１３は、磁気ディスク等の磁気記録媒体における符号間干渉の様子の説明に供する波形図である。
磁気記録においては、光ディスクのマーク長記録の再生信号ゼロクロス点検出に相当するものとして、再生信号のピーク位置を検出する。
【００４３】
図１３の（ａ）中の実線は、あるエッジの前後のパターン長（Ｌ−、Ｌ＋）の関係が、Ｌ−＜Ｌ＋の関係にある場合の元の記録データと再生信号の波形を示している。
また、同図の（ｂ）の点線は、あるエッジの前後のパターン長（Ｌ−、Ｌ＋）の関係がＬ−＝Ｌ＋の関係にある場合の元の記録データと再生信号波形を示している。
磁気記録媒体においては、図１３に示すように、符号間干渉は、再生信号のピーク位置が、エッジ前後のパターン長の長い方にシフトするように生じる。
そのため、磁気記録媒体を使用する場合、図１３の（ａ）のＬ−＜Ｌ＋のケースでは、２値化信号の位置を前にシフトする。すなわち、エッジ位置補正量ｄＴｅを負の方向とする補正が、符号間干渉の補正方向として適している。
【００４４】
また、図示はしていないが、Ｌ−＞Ｌ＋のケースでは、エッジ位置補正量ｄＴｅを正の方向とする補正が適当である。
図１２に示すように、エッジ位置補正回路１４の入出力特性は、３次元グラフ状に示されている。エッジ位置補正回路１４の特性は、まさに上述した、磁気記録媒体に適した特性となっている。
このようにして、この再生信号処理回路では、記録媒体が磁気ディスクなどの磁気記録媒体である場合に適した符号間干渉の補正が可能である。
【００４５】
〔実施例５〕
次に、この発明の実施例５の再生信号処理回路について説明する。
図１４は、この発明の実施例５の再生信号処理回路の構成を示すブロック図であり、図１と共通する部分には同一符号を付してその説明を省略する。
エッジ発生時刻メモリ６′は、図１に示すエッジ発生時刻メモリ６の出力であるエッジ発生時刻（Ｔｂ０，Ｔｅ０）（Ｔｂ−，Ｔｅ−）（Ｔｂ＋，Ｔｅ＋）の他、さらにエッジ位置補正対象エッジの２つ前、２つ後のエッジ発生時刻（Ｔｂ−−，Ｔｅ−−）（Ｔｂ＋＋，Ｔｅ＋＋）を出力する。それぞれ、出力レジスタは選択信号Ａ−−とＡ＋＋で指定される。
【００４６】
インクリメント回路２６は、選択信号Ａ０に２を加え、エッジ位置補正対象エッジの２つ前のエッジ発生時刻（Ｔｂ−−，Ｔｅ−−）が記憶されたレジスタ番号を示す選択信号Ａ−−を出力する。
デクリメント回路２７は、選択信号Ａ０から２を引き、エッジ位置補正対象エッジの２つ後ろのエッジ発生時刻（Ｔｂ＋＋，Ｔｅ＋＋）が記憶されたレジスタ番号を示す選択信号Ａ＋＋を出力する。
パターン長演算回路２８で、エッジ位置補正対象エッジの前のエッジ発生時刻（Ｔｂ−，Ｔｅ−）と、さらにその前のエッジ発生時刻（Ｔｂ−−，Ｔｅ−−）との差Ｌ−−が演算される。
【００４７】
パターン長演算回路２９で、エッジ位置補正対象エッジの後ろのエッジ発生時刻（Ｔｂ＋，Ｔｅ＋）と、さらにその後のエッジ発生時刻（Ｔｂ＋＋，Ｔｅ＋＋）との差Ｌ＋＋が演算される。
エッジ位置補正回路１４′は、エッジ位置補正対象エッジの前後の４つのパターン長（Ｌ−−，Ｌ−，Ｌ＋，Ｌ＋＋）の組み合わせに応じて、エッジ位置補正量ｄＴｅを出力する。
【００４８】
以上のようにして、この再生信号処理回路では、各マークのエッジ位置をその前後の４つ以上のパターン長の組み合わせに応じて補正するため、実施例１の再生信号処理回路に比べて、より正確に符号間干渉の影響を減じることが可能になる。
また、実施例１の再生信号処理回路と同様に、この実施例５の再生信号処理回路は、アナログ回路を使用した波形等価器や多値ＡＤ変換器を使用せず、デジタル回路で構成されているため、回路の小型化と低コスト化が可能になる。
【産業上の利用可能性】
【００４９】
この発明による再生信号処理装置は、記録媒体を再生する装置全般においても適用することができる。
【図面の簡単な説明】
【００５０】
【図１】この発明の実施例１の再生信号処理回路の構成を示すブロック図である。
【図２】図１に示す再生信号処理回路の動作波形図である。
【図３】図１に示すＰＬＬ回路３の内部構成の一例を示すブロック図である。
【図４】Ｎ相の出力クロックＣｌｋ１、Ｃｌｋ２、Ｃｌｋ３、…、ＣｌｋＮの関係を示す波形図である。
【００５１】
【図５】図１に示すエッジ位置検出回路４の内部構成の一例を示すブロック図である。
【図６】図５に示すエッジ位置検出回路の動作波形図である。
【図７】図１に示すエッジ発生時刻メモリ６の内部構成の一例を示すブロック図である。
【図８】この発明の実施例２の再生信号処理回路の構成を示すブロック図である。
【図９】図８に示す再生信号処理回路の動作波形図である。
【００５２】
【図１０】この発明の実施例３の再生信号処理回路のエッジ位置補正回路１４における入力パターン長（Ｌ−，Ｌ＋）の組み合わせとエッジ位置補正量ｄＴｅとの関係を示す波形図である。
【図１１】光ディスク等の光記録媒体における符号間干渉の様子の説明に供する波形図である。
【図１２】この発明の実施例４の再生信号処理回路のエッジ位置補正回路１４における入力パターン長（Ｌ−，Ｌ＋）の組み合わせとエッジ位置補正量ｄＴｅとの関係を示す波形図である。
【図１３】磁気ディスク等の磁気記録媒体における符号間干渉の様子の説明に供する波形図である。
【００５３】
【図１４】この発明の実施例５の再生信号処理回路の構成を示すブロック図であり、図１と共通する部分には同一符号を付してその説明を省略する。
【図１５】従来の再生信号処理装置の構成を示すブロック図である。
【図１６】同じく従来の再生信号処理装置の他の構成例を示すブロック図である。
【符号の説明】
【００５４】
１，１００，１１０：ヘッド    ２，１０３：２値化回路    ３：ＰＬＬ回路    ４：エッジ位置検出回路    ５：ビット番号カウンタ    ６，６′：エッジ発生時刻メモリ    ７：デコード回路    ８：遅延回路    ９：Ｕ／Ｄカウンタ    １０，２６：インクリメント回路    １１，２７：デクリメント回路    １２，１３，２８，２９：パターン長演算回路    １４，１４′：エッジ位置補正回路    １５：加算回路    １６，１７：レジスタ    １８，６１〜６３：マルチプレクサ    １９：タイミング回路    ２０：商演算回路    ２１：剰余演算回路    ２２：コンパレータ    ２３：ゲート回路    ２４，１０４：復号回路    ２５：デコード回路    ３０：位相比較部    ３１：チャージポンプ    ３２：フィルタ    ３３−１〜３３−Ｎ：差動バッファ    ３４−１〜３４−Ｎ：出力バッファ    ４０−１〜４０−Ｎ：ＤＦＦ    ４１：パターン判定回路    ６０−１〜６０−Ｍ：レジスタ    １０１：イコライザ    １０２：ＡＧＣ回路    １１１：ＶＧＡ回路    １１２：ＬＰＦ    １１３：ＡＤ変換回路    １１４：ＰＲイコライザ    １１５：ＣＯＳイコライザ    １１６：ビタビ復号回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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