(57)【要約】【課題】  素子分離領域の絶縁膜高さが実質的に一様であり、膜厚の異なる複数の単結晶半導体層を有し、微細な配線加工が容易な構造を有する半導体装置及びその製造方法を提供する。【解決手段】  複数のＳＯＩ−Ｓｉ層厚さを有する半導体素子を集積する半導体装置において、その素子分離領域１３の半導体基板表面からの高さが実質的に揃っている。また、半導体基板に一様な高さの素子分離領域１３を形成してから複数の適宜に高さの異なるＳＯＩ−Ｓｉ層１４、１５を形成する。半導体基板１１からの高さが実質的に一様な素子分離領域１３が得られると共にＳＯＩ−Ｓｉ層厚さの異なる所望の素子領域が形成される。また、第１のＳＯＩ−Ｓｉ層に形成されたゲート電極の半導体基板からの表面の高さと第２のＳＯＩ−Ｓｉ層に形成されたゲート電極の半導体基板からの表面の高さは等しくしている。【選択図】  図１
2006222447.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、表面が平坦な埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成され、半導体素子が形成された複数の単結晶半導体層と、
前記複数の単結晶半導体層間に形成され、且つ前記埋め込み絶縁膜上に形成された素子分離領域とを備え、
前記素子分離領域の素子分離絶縁膜は、前記半導体基板からの高さが全ての領域で同じであり、前記半導体素子が形成された複数の単結晶半導体層の内、少なくとも１つの単結晶半導体層は、他の単結晶半導体層とは膜厚が異なり、前記第１の単結晶半導体層に形成されたゲート電極の前記半導体基板からの表面の高さと前記第２の単結晶半導体層に形成されたゲート電極の前記半導体基板からの表面の高さは等しいことを特徴とする半導体装置。
【請求項２】
前記第１の単結晶半導体層にはＭＯＳトランジスタが形成され、前記第２の単結晶半導体層とバイポーラトランジスタが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の単結晶半導体層には完全空乏(FD:Full Deplete）素子及び部分空乏(PD:Partially Deplete)素子が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
第１の領域と第２の領域とを有する半導体基板と、
前記半導体基板の前記第１の領域に形成され、表面が平坦な埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成され、半導体素子が形成された少なくとも１つの第１の単結晶半導体層と、前記第２の領域に前記半導体基板上に接して形成された少なくとも１つの第２の単結晶半導体層と、前記各単結晶半導体層間を分離する素子分離領域とを備え、
前記素子分離領域の素子分離絶縁膜は、前記埋め込み絶縁膜上に形成され、前記半導体基板からの高さが全ての領域で同じであり、前記第１の領域に形成された第１の単結晶半導体層は、複数の膜厚を有する複数の単結晶半導体層からなることを特徴とする半導体装置。
【請求項５】
前記第１の領域にはＣＭＯＳ素子が形成され、前記第２の領域にはバイポーラ素子が形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の領域に形成された所定の第１の単結晶半導体層にはＭＯＳトランジスタが形成され、前記第２の領域の所定の第２の単結晶半導体層にはバイポーラトランジスタが形成され、前記所定の第１及び第２の単結晶半導体層表面の前記半導体基板表面からの高さは同じであり、且つ前記ＭＯＳトランジスタのゲート電極より下の半導体層厚は、前記所定の第２の単結晶半導体層の膜厚と同じあることを特徴とする請求項４又は請求項５に記載の半導体装置。
【請求項７】
表面が平坦な埋め込み絶縁膜、単結晶半導体層、第１の絶縁膜を順次積層配置させた半導体基板を形成する工程と、
前記第１の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第１の絶縁膜の積層体からなる複数の領域を前記埋め込み絶縁膜上に形成する工程と、
前記複数の積層体を被覆するように前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の前記半導体基板からの高さを前記第１の絶縁膜と同じになるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、
少なくとも１つの前記積層体を構成する第１の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、
前記露出された単結晶半導体層上に単結晶半導体を所定の厚さだけ堆積させる工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項８】
表面が平坦な埋め込み絶縁膜、単結晶半導体素子、第１の絶縁膜を順次積層配置させた半導体基板を形成する工程と、
前記第１の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第１の絶縁膜からなる積層体の複数の領域を前記埋め込み絶縁膜上に形成する工程と、
前記複数の積層体を被覆するように前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の前記半導体基板からの高さを前記第１の絶縁膜と同じになるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、
前記積層体の内少なくとも１つをエッチング除去すると共にこの除去された積層体下の部分の埋め込み絶縁膜をエッチング除去して前記半導体基板表面を露出させる工程と、
前記除去された積層体以外の積層体の少なくとも１つを構成する第１の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、
前記露出された単結晶半導体層上に単結晶半導体を堆積させてこの単結晶半導体層を厚膜にすると共に前記露出された半導体基板表面上に前記埋め込み絶縁膜上の前記単結晶半導体層より厚膜の単結晶半導体層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に表面が平坦な埋め込み絶縁膜、単結晶半導体層、第１の絶縁膜を順次積層配置させた半導体基板を形成する工程と、
前記第１の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第１の絶縁膜の積層体からなる複数の領域を前記埋め込み絶縁膜上に形成する工程と、
前記複数の積層体を被覆するように前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の前記半導体基板からの高さを前記第１の絶縁膜と同じなるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、
少なくとも１つの前記積層体を構成する第１の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、
前記表面を露出させた単結晶半導体層に、ＭＯＳトランジスタを形成する工程と、
前記第１の絶縁膜に被覆されている他の単結晶半導体層の内の所定の単結晶半導体層上の前記第１の絶縁膜をエッチング除去してその下の前記所定の単結晶半導体層表面を露出させる工程と、
前記ＭＯＳトランジスタが形成された単結晶半導体層上及び前記表面が露出された所定の単結晶半導体層上に単結晶半導体を所定の厚さだけ堆積させる工程と、
前記表面が露出された所定の単結晶半導体層にバイポーラトランジスタを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
表面が平坦な埋め込み絶縁膜、単結晶半導体素子、第１の絶縁膜を順次積層配置させた半導体基板を形成する工程と、
前記第１の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第１の絶縁膜からなる積層体の複数の領域を前記埋め込み絶縁膜上に形成する工程と、
前記複数の積層体を被覆するように前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の前記半導体基板からの高さを前記第１の絶縁膜と同じになるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、
前記積層体の内少なくとも１つをエッチング除去すると共にこの除去された積層体下の部分の埋め込み絶縁膜をエッチング除去して前記半導体基板表面を露出させる工程と、
前記露出された半導体基板上にその表面に接して単結晶半導体層を堆積させる工程と、
前記除去された積層体以外の積層体の少なくとも１つを構成する第１の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、
前記露出された単結晶半導体層にＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタが形成された単結晶半導体層上に単結晶半導体を堆積させると共に前記表面が露出された半導体基板上に形成された単結晶半導体層に単結晶半導体を堆積させて、前記ＭＯＳトランジスタが形成された単結晶半導体層の前記半導体基板からの表面高さと前記表面が露出された半導体基板上に形成された単結晶半導体層の前記半導体基板からの表面高さとを同じにする工程と、
前記単結晶半導体層が堆積され、表面が露出された半導体基板上に形成された単結晶半導体層にバイポーラトランジスタを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＳＯＩ(Silicon On Insulator)−Ｓｉ層厚さを有する半導体素子を集積した半導体装置及びその製造方法に係り、とくにその素子分離領域の構造に関するものである。
【背景技術】
【０００２】
従来、半導体装置は、ＣＭＯＳ素子とバイポーラ素子を同一のＳＯＩ基板上に集積させるものが知られている（特許文献１参照）。この半導体装置は、図２２に示されているように、ＣＭＯＳ領域１０のＣＭＯＳ素子７、８が埋め込み酸化膜（ＢOX）２上の薄膜シリコン単結晶層３に形成され、バイポーラ領域９のバイポーラ素子が埋め込み酸化膜（ＢOX）２を途中までエッチングして残りの埋め込み酸化膜（ＢOX）２上にエピタキシャル成長法を用いてシリコン単結晶層４を形成し、この単結晶層に半導体素子（バイポーラ素子）を形成している。ＳＯＩ基板は、シリコン半導体基板（Ｓｉ−ｓｕｂ）１及びこの半導体基板上に形成された埋め込み酸化膜（ＢOX）２から構成されている。埋め込み酸化膜２は、半導体基板内部への酸素のイオン注入により形成される。上記のように、ＳＯＩ基板は、バイポーラ領域９とＣＭＯＳ領域１０とを備え、バイポーラ領域９には埋め込み酸化膜（ＢOX）を途中までエッチングして薄くなった部分の上に厚いシリコン単結晶層４が形成されている。バイポーラ領域９、ＣＭＯＳ領域１０ともに素子毎に素子分離領域のシリコン酸化膜によって区画されている。バイポーラ領域９の素子分離領域６は、ＣＭＯＳ領域１０の素子分離領域５より高い位置に配置形成され、その厚みも厚くなっている。バイポーラトランジスタは、素子分離領域６に囲まれたバイポーラ領域９のシリコン単結晶層４に形成され、エミッタ、ベース、コレクタ及びこれらの引き出し電極を有している。ＣＭＯＳトランジスタは、素子分離領域５に囲まれたＣＭＯＳ領域１０のシリコン単結晶層３に形成され、ＰＭＯＳトランジスタがＰ＋ソース／ドレイン領域、ゲート酸化膜及びゲート電極７、ＮＭＯＳトランジスタがＮ＋ソース／ドレイン領域、ゲート酸化膜、ゲート電極８からなる。
このように、素子分離のための絶縁膜は、例えば、ＣＭＯＳ領域とバイポーラ領域とではシリコン単結晶層の高さが異なるので、この上に形成される配線層の加工が困難であった。つまり、１つのＳＯＩ基板上に厚さが異なる複数のＳＯＩ−Ｓｉ層を有する半導体素子を集積する半導体装置においては、膜厚の異なるＳＯＩ−Ｓｉ層を複数形成してから素子分離処理を行う結果、その素子分離領域としての絶縁膜の高さが異なっており、配線工程における加工が困難である。また、膜厚の異なる複数のシリコン層を有するために各層の高さが異なり、その結果、リソグラフィ工程におけるフォーカスがずれるので、微細なゲート加工が困難であるという問題もあった。前記公知例以外にも埋め込み絶縁膜上に厚さのことなる複数の単結晶半導体層を１つのチップに用いることが知られている（特許文献２）が、素子分離領域の半導体基板表面からの高さが異なり、前記公知例と同じように配線を形成する上での問題が残っている。
【特許文献１】米国特許第５２１２３９７号明細書
【特許文献２】米国特許第５２９４８２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、このような事情によりなされたものであり、素子分離領域の絶縁膜高さが実質的に一様であり、微細な配線加工が容易な構造を有する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００４】
本発明は、複数のＳＯＩ−Ｓｉ層厚さを有する半導体素子を集積する半導体装置において、その素子分離領域の半導体基板表面からの高さが実質的に揃っていることを特徴としている。そして、半導体基板に一様な高さの素子分離領域を形成してから複数の適宜に高さの異なるＳＯＩ−Ｓｉ層（単結晶シリコン半導体層）を形成することを特徴としている。次に、図１９乃至図２１を参照してシリコン半導体基板上に上記ＳＯＩ−Ｓｉ層を形成する本発明の方法を説明する。主面上にシリコン酸化膜などからなる埋め込み酸化膜（ＢOX）１２と単結晶シリコン膜１４を形成させたシリコン半導体基板（以下、ＳＯＩ基板という）１１に、シリコン酸化物やシリコン窒化物などの第１の絶縁膜２０を順次堆積させる（図１９（ａ））。次に、第１の絶縁膜２０上にフォトレジスト２１を堆積させ、その後素子形成領域を残しその他の領域を除去するように、リソグラフィによりフォトレジスト２１をパターニングする（図１９（ｂ））。このパターニングされたフォトレジスト２１をマスクにして、例えば、ＲＩＥ(Reactive Ion Etching)などの異方性エッチング法によりエッチングを行って素子分離形成領域の前記第１の絶縁膜２０及び単結晶シリコン膜１４を除去する（図１９（ｃ））。
【０００５】
次に、フォトレジスト２１を除去して、シリコン酸化物などからなる第２の絶縁膜２２を前記第１の絶縁膜２０及び素子分離形成領域上に堆積させる（図２０２０（ａ））。そして第２の絶縁膜２２をＣＭＰ(Chemical Mechanical Polishing) により研磨して第２の絶縁膜２２と同じ平面になるようにその表面を研磨する。このようにして、素子分離形成領域には第２の絶縁膜２２が埋め込まれ、この部分は、素子分離領域の素子分離絶縁膜１３となる。ＣＭＰ処理を施しているので、素子分離絶縁膜１３表面と素子形成領域に形成された第１の絶縁膜２０表面とは、同一平面を成している（図２０（ｂ））。次に、この同一平面上にフォトレジスト２３を塗布し、これをパターニングして単結晶シリコン膜（ＳＯＩ−Ｓｉ層）１４を厚くしたい素子領域上に窓２４を開け（図２０（ｃ））、エッチングすることによりこの領域上の第１の絶縁膜２０を剥離して、前記単結晶シリコン膜１４の表面を露出させ、フォトレジストを除去する（図２１（ａ））。この際素子分離絶縁膜１３がエッチングされないような材料又はエッチング方法を選ぶと良い。その後、フォトレジスト開口部２４内に露出された単結晶シリコン膜１４表面に単結晶シリコンを選択エピタキシャル成長法により堆積させて第１の絶縁膜２０でマスクされている素子領域に形成されている単結晶シリコン膜１４より厚い単結晶シリコン膜１５をこの領域に形成する。その後、第１の絶縁膜２０がエッチング除去されてから、単結晶シリコン膜１４、１５にトランジスタを形成する次工程に移行する（図２１（ｂ））。
【０００６】
このように本発明の方法により、半導体基板１１からの高さが実質的に一様な素子分離領域１３が得られると共にＳＯＩ−Ｓｉ層厚さの異なる所望の素子領域が形成される。単結晶シリコン膜（ＳＯＩ−Ｓｉ層）の膜厚を適宜変化させるには、このほかアモルファスシリコン膜を堆積させ、熱処理によりエピタキシャル成長させた後、不要部分をＣＭＰ工程により除去することにより得ることができる。また、フォトレジストの窓を開ける領域を逆にして、単結晶シリコン膜（ＳＯＩ−Ｓｉ層）を薄くしたい領域の単結晶シリコン膜を露出させ、この領域を酸化させて単結晶シリコン膜を薄くする方法によることも可能である。また、この方法を適用して、前記単結晶シリコン膜（ＳＯＩ−Ｓｉ層）を厚くしたい素子領域上にフォトレジスト窓を形成する時に、バルク形成領域にもフォトレジスト窓を形成し、この領域は、埋め込み酸化膜（ＢOX）をエッチング除去する。そして、この部分にはバイポーラトランジスタなどのバルク素子を形成することにより、ＳＯＩ素子とバルク素子とを併せて集積させることができる。
【０００７】
本発明によれば、素子分離絶縁膜の半導体基板からの高さが一様に揃うことができるので、その後の配線工程が実施し易くなる。また、本発明によれば、工程数を格別増やすことなく複数の厚さの異なるＳＯＩ−Ｓｉ層を有する半導体素子を集積する半導体装置を製造することができる。
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板上に形成され、表面が平坦な埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成され、半導体素子が形成された複数の単結晶半導体層と、前記複数の単結晶半導体層間に形成され、且つ前記埋め込み絶縁膜上に形成された素子分離領域とを備え、前記素子分離領域の素子分離絶縁膜は、前記半導体基板からの高さが全ての領域で同じであり、前記半導体素子が形成された複数の単結晶半導体層の内、少なくとも１つの単結晶半導体層は、他の単結晶半導体層とは膜厚が異なり、前記第１の単結晶半導体層に形成されたゲート電極の前記半導体基板からの表面の高さと前記第２の単結晶半導体層に形成されたゲート電極の前記半導体基板からの表面の高さは等しいことを第１の特徴としている。前記第１の単結晶半導体層にはＭＯＳトランジスタが形成され、前記第２の単結晶半導体層とバイポーラトランジスタが形成されているようにしても良い。前記複数の単結晶半導体層には完全空乏(FD:Full Deplete）素子及び部分空乏(PD:Partially Deplete)素子が形成されているようにしても良い。
【０００８】
また、本発明の半導体装置は、第１の領域と第２の領域とを有する半導体基板と前記半導体基板の前記第１の領域に形成され、表面が平坦な埋め込み絶縁膜と、、前記埋め込み絶縁膜上に形成され、半導体素子が形成された少なくとも１つの第１の単結晶半導体層と、前記第２の領域に前記半導体基板上に接して形成された少なくとも１つの第２の単結晶半導体層と、前記各単結晶半導体層間を分離する素子分離領域とを備え、前記素子分離領域の素子分離絶縁膜は、前記埋め込み絶縁膜上に形成され、前記半導体基板からの高さが全ての領域で同じであり、前記第１の領域に形成された第１の単結晶半導体層は、複数の膜厚を有する複数の単結晶半導体層からなることを第２の特徴としている。前記第１の領域にはＣＭＯＳ素子が形成され、前記第２の領域にはバイポーラ素子が形成されているようにしても良い。前記第１の領域に形成された所定の第１の単結晶半導体層にはＭＯＳトランジスタが形成され、前記第２の領域の所定の第２の単結晶半導体層にはバイポーラトランジスタが形成され、前記所定の第１及び第２の単結晶半導体層表面の前記半導体基板表面からの高さは同じであり、且つ前記ＭＯＳトランジスタのゲート電極より下の半導体層厚は、前記所定の第２の単結晶半導体層の膜厚と同じあるようにしても良い。
【０００９】
本発明の半導体装置の製造方法は、表面が平坦な埋め込み絶縁膜、単結晶半導体層、第１の絶縁膜を順次積層配置させた半導体基板を形成する工程と、前記第１の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第１の絶縁膜の積層体からなる複数の領域を前記埋め込み絶縁膜上に形成する工程と、前記複数の積層体を被覆するように前記半導体基板上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の前記半導体基板からの高さを前記第１の絶縁膜と同じになるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、少なくとも１つの前記積層体を構成する第１の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、前記露出された単結晶半導体層上に単結晶半導体を所定の厚さだけ堆積させる工程とを備えたことを第１の特徴としている。
【００１０】
また、本発明の半導体装置の製造方法は、表面が平坦な埋め込み絶縁膜、単結晶半導体素子、第１の絶縁膜を順次積層配置させた半導体基板を形成する工程と前記第１の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第１の絶縁膜からなる積層体の複数の領域を前記埋め込み絶縁膜上に形成する工程と、前記複数の積層体を被覆するように前記半導体基板上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の前記半導体基板からの高さを前記第１の絶縁膜と同じになるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、前記積層体の内少なくとも１つをエッチング除去すると共にこの除去された積層体下の部分の埋め込み絶縁膜をエッチング除去して前記半導体基板表面を露出させる工程と、前記除去された積層体以外の積層体の少なくとも１つを構成する第１の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、前記露出された単結晶半導体層上に単結晶半導体を堆積させてこの単結晶半導体層を厚膜にすると共に前記露出された半導体基板表面上に前記埋め込み絶縁膜上の前記単結晶半導体層より厚膜の単結晶半導体層を形成する工程とを備えたことを第２の特徴としている。
【００１１】
また、本発明の半導体装置の製造方法は、半導体基板上に表面が平坦な埋め込み絶縁膜、単結晶半導体層、第１の絶縁膜を順次積層配置させた半導体基板を形成する工程と、前記第１の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第１の絶縁膜の積層体からなる複数の領域を前記埋め込み絶縁膜上に形成する工程と、前記複数の積層体を被覆するように前記半導体基板上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の前記半導体基板からの高さを前記第１の絶縁膜と同じなるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、少なくとも１つの前記積層体を構成する第１の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、前記表面を露出させた単結晶半導体層に、ＭＯＳトランジスタを形成する工程と、前記第１の絶縁膜に被覆されている他の単結晶半導体層の内の所定の単結晶半導体層上の前記第１の絶縁膜をエッチング除去してその下の前記所定の単結晶半導体層表面を露出させる工程と、前記ＭＯＳトランジスタが形成された単結晶半導体層上及び前記表面が露出された所定の単結晶半導体層上に単結晶半導体を所定の厚さだけ堆積させる工程と、前記表面が露出された所定の単結晶半導体層にバイポーラトランジスタを形成する工程とを備えたことを第３の特徴としている。
【００１２】
また、本発明の半導体装置の製造方法は、表面が平坦な埋め込み絶縁膜、単結晶半導体素子、第１の絶縁膜を順次積層配置させた半導体基板を形成する工程と前記第１の絶縁膜及び前記単結晶半導体層をエッチングして前記単結晶半導体層及び前記第１の絶縁膜からなる積層体の複数の領域を前記埋め込み絶縁膜上に形成する工程と、前記複数の積層体を被覆するように前記半導体基板上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の前記半導体基板からの高さを前記第１の絶縁膜と同じになるように平坦化させて前記埋め込み絶縁膜上に素子分離領域を形成する工程と、前記積層体の内少なくとも１つをエッチング除去すると共にこの除去された積層体下の部分の埋め込み絶縁膜をエッチング除去して前記半導体基板表面を露出させる工程と、前記露出された半導体基板上にその表面に接して単結晶半導体層を堆積させる工程と、前記除去された積層体以外の積層体の少なくとも１つを構成する第１の絶縁膜をエッチング除去してその下の前記単結晶半導体層表面を露出させる工程と、前記露出された単結晶半導体層にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタが形成された単結晶半導体層上に単結晶半導体を堆積させると共に前記表面が露出された半導体基板上に形成された単結晶半導体層に単結晶半導体を堆積させて、前記ＭＯＳトランジスタが形成された単結晶半導体層の前記半導体基板からの表面高さと前記表面が露出された半導体基板上に形成された単結晶半導体層の前記半導体基板からの表面高さとを同じにする工程と、前記単結晶半導体層が堆積され、表面が露出された半導体基板上に形成された単結晶半導体層にバイポーラトランジスタを形成する工程とを備えたことを第４の特徴としている。
【発明の効果】
【００１３】
素子分離絶縁膜の高さが、概略揃っているので、配線加工が容易であり、歩留まりや信頼性が向上する。また、素子分離絶縁膜上のフォトリソグラフィにおけるフォーカスマージンが大きくとれるので微細加工が容易になる。さらに、単結晶シリコン層の表面高さを一様にするのでコンタクト孔を形成することが容易である。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら発明の実施の形態を説明する。
【実施例１】
【００１５】
まず、図１及び図２を参照して実施例１を説明する。図１及び図２は、厚さの異なる複数の単結晶半導体層を有する半導体装置の断面図である。シリコン半導体基板１１上に、例えば、シリコン酸化膜からなる厚さ５００ｎｍの埋め込み絶縁膜１２が堆積されている。この上に単結晶シリコン層１４、１５が形成されている。単結晶シリコン層１４の膜厚は、例えば、５０ｎｍであり、単結晶シリコン層１５の膜厚は、例えば、１００ｎｍである。これらの単結晶シリコン層１４、１５は、例えば、膜厚１２０ｎｍ程度のシリコン酸化膜などからなる素子分離絶縁膜１３で構成された素子分離領域によって分離されている。この単結晶シリコン層１４、１５上には、例えば、厚さ６ｎｍのシリコン酸化膜などのゲート絶縁膜１６を介して、不純物がドープされたポリシリコンのゲート電極１７が形成されている。また、単結晶シリコン層１４、１５中にはソース／ドレイン領域となる不純物拡散領域１８、１９が形成されている。図１では単結晶シリコン層１４、１５上のゲート絶縁膜の厚さは両者とも６ｎｍであるが、両者が異なる厚さを有していても良い。この方がそれぞれに最適な素子設計が可能である。
図１はトランジスタ構造のみが示されているので、その配線構造は省略されている。また、微細なＭＯＳトランジスタでは通常ＬＤＤ構造を用いているが、図１ではゲート側壁絶縁膜や不純物拡散領域の詳細な構造が省略されている。また、ゲート電極構造もポリシリコン／メタル（シリサイド）、更に絶縁膜を堆積したもの、又はメタルからなるゲート電極等種々の構造も考えられるが、これも省略してある。また、ウェル構造等シリコン半導体基板中の不純物構造なども省略してある。以上の図１に対する説明は以下の図についても同様である。本発明の特徴は、単結晶シリコン層の厚さが異なる半導体素子を同一半導体基板上に形成しながら、素子分離領域の絶縁膜の厚さがほぼ等しく、したがって、高さが揃っているので後の配線層形成時の加工がし易い。
【００１６】
半導体装置としては、例えば、薄い方の単結晶シリコン層１４には、ＦＤ（完全空乏）素子を形成し、厚い方の単結晶シリコン層１５には、ＰＤ（部分空乏）素子を形成することにより、しきい値の異なるトランジスタを同一ＳＯＩ基板上に形成することができる。すなわち、例えば、しきい値電圧が０．２Ｖの半導体素子を単結晶シリコン層１４に、しきい値電圧が０．４Ｖの素子を単結晶シリコン層１５に形成できるので、電源電圧を、例えば、１．２Ｖ程度に下げて低消費電力動作を必要とする回路は、単結晶シリコン層１４に形成し、電源電圧を、例えば、３．３Ｖ程度に上げて高速動作させたい回路は、単結晶シリコン層１５に形成することにより、従来より低消費電力でしかも高速の半導体装置を製造することができる。これは、しきい値電圧が低く、しかもカットオフ特性に優れる、つまりリーク電流の小さいＦＤ素子と、電源耐圧に優れるＰＤ素子を同一ＳＯＩ基板上に集積することの効果である。
本発明を用いれば、ゲート長０．２５μｍ、ＳＯＩ膜厚８０ｎｍ、不純物濃度７×１０17ｃｍ-3のポリシリコンゲートのＰＤ素子で設計された回路１と、ＳＯＩ膜厚３０ｎｍ、不純物濃度１×１０17ｃｍ-3のメタルゲートのＦＤ素子で設計された回路２を回路設計の変更をすることなく同一半導体基板上に集積することが容易にできる。さらに、次の段階で不純物濃度を５×１０17ｃｍ-3として、ＳＯＩ膜厚を１００μｍと５０μｍの２種を用意することでＰＤ／ＦＤ素子をポリシリコンゲートで構成すると、不純物濃度を変える工程を省略させることができる。本発明を用いることにより、異なる設計資産を容易に集積すること、最適化することが可能になる。また、薄い単結晶シリコン層１４には、ＮＭＯＳ素子を形成し、厚い単結晶シリコン層１５にはＰＭＯＳ素子を形成することにより、ＮＭＯＳ素子のキンク特性を抑制したＣＭＯＳ回路が実現できる。この場合、ＮＭＯＳ、ＰＭＯＳともＰＤ素子で形成しても良い。更に、ＭＯＳトランジスタとバイポーラ・トランジスタを同一ＳＯＩ基板上に集積することもできる。
【００１７】
次に、図２に示す半導体装置を説明する。シリコン半導体基板１１上に、例えば、厚さ５００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜１２が形成されている。この上に、厚さが、例えば、１２０ｎｍの素子分離絶縁物１３で分離された単結晶シリコン層１４、１５が形成されている。それぞれの単結晶シリコン層の膜厚は、例えば、５０ｎｍ、１００ｎｍである。この単結晶シリコン層１４上に形成された厚さが、例えば、６ｎｍのゲート絶縁膜１６を介して不純物がドープされたポリシリコンのゲート電極１７が形成されている。また、単結晶シリコン層１４中にはソース／ドレイン領域となる不純物拡散領域１８が形成されている。一方、単結晶シリコン層１５上に不純物がドープされたポリシリコンからなるベース電極１１０が形成されている。このベース電極１１０の側部には側壁絶縁膜１１１が形成されており、その両側には、エミッタ、コレクタ領域となる不純物拡散領域１１２、１１３が形成されている。図１R>１と同じ様に配線層等が省略されている。図２の場合もシリコン層の厚さが異なる素子を同一基板上に形成しておりながら、素子分離領域の絶縁膜厚さがほぼ等しい、したがって高さが揃っているので、後の配線層形成時の加工がし易い。
【００１８】
半導体装置の応用としては、薄い方の単結晶シリコン層１４には、ＦＤ（完全空乏）素子又はＰＤ（部分空乏）素子であるＭＯＳトランジスタが形成され、厚い方の単結晶シリコン層１５には横形バイポーラ素子が形成されている。低消費電力動作を必要とする回路は、単結晶シリコン層１４に形成し、高周波特性が必要なバイポーラ素子は、単結晶シリコン層１５に形成することにより、従来より低消費電力でしかも高速の半導体装置を製造することができる。これは、薄い単結晶シリコン層（ＳＯＩ−Ｓｉ層）にＭＯＳＦＥＴを形成すると、しきい値電圧が低く、しかもカットオフ特性に優れる半導体素子になり、厚い単結晶シリコン層（ＳＯＩ−Ｓｉ層）にバイポーラ素子を形成すると、高周波特性が優れたバイポーラ素子が得られるからである。
【実施例２】
【００１９】
次に、図３及び図４を参照して参照して実施例２を説明する。図３及び図４は、厚さの異なる複数の単結晶半導体層を有する半導体装置の断面図である。シリコン半導体基板３１上には、例えば、膜厚５００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜３２が形成されている。この上に、例えば、膜厚が１２０ｎｍの素子分離絶縁膜３３で分離された単結晶シリコン層３４、３５が形成されている。それぞれの単結晶シリコン層の膜厚は、例えば、５０ｎｍ、１００ｎｍである。この単結晶シリコン層３４、３５上に形成された、例えば、厚さ６ｎｍのゲート絶縁膜３６を介して、不純物がドープされたポリシリコンの積層ゲート電極３７、３８及びゲート電極３９が形成されている。ここで単結晶シリコン層３４上には、例えば、膜厚が５０ｎｍのポリシリコン電極層３７と、例えば、膜厚が２００ｎｍのポリシリコン電極層３８が積層されて形成されている。単結晶シリコン層３５上には、例えば、膜厚が２００ｎｍのポリシリコン電極３９が形成されている。
【００２０】
なお、ポリシリコンの積層ゲート電極３７、３８は、必ずしも積層されている必要はなく、膜厚が約２５０ｎｍのポリシリコン単層からなっていても良い。また、単結晶シリコン層３４、３５中にはソース／ドレイン領域となる不純物拡散領域３１０、３１１が形成されている。図３ではトランジスタ構造のみを示し、配線構造などを省略してあるのは先の図と同様である。以上のように、この実施例では、単結晶シリコン層の厚さが異なる半導体素子を同一ＳＯＩ基板上に形成しながら、素子分離領域の絶縁膜厚さがほぼ等しい、したがって、高さが揃っているので、後の配線層形成時の加工がし易いことの他に、さらにポリシリコンゲート電極の高さが揃っていることに特徴がある。ポリシリコン電極の高さを揃うようにすることによって、最も微細な加工を必要とするゲート電極のリソグラフィ工程において、露光のためのフォーカスが薄い単結晶シリコン薄膜３４上においても厚い単結晶シリコン層３５上においても同一の値となる。従って、より微細なゲートの精密な加工がし易くなる。薄い単結晶シリコン層３４上及び厚い単結晶シリコン層３５上にどんな半導体素子を配置すれば良いかは、実施例１と同様である。
【００２１】
図４に示す半導体装置は、図３と同様に、膜厚の異なる複数の単結晶シリコン層を有する構造を備えている。この半導体装置は、単結晶シリコン層３４上に絶縁膜を介して２層のゲート電極を備えていることに特徴がある。単結晶シリコン層３４上には膜厚８ｎｍのチッ素を含むシリコン酸化膜からなるトンネル酸化膜３１２が形成されている。トンネル酸化膜３１２上には第１のゲート電極であるポリシリコンのフローティングゲート電極３７、膜厚１２ｎｍのシリコン酸化膜の層間絶縁膜３１３、さらに第２のゲート電極であるポリシリコンのコントロールゲート電極３８が積層されている。また、単結晶シリコン層３５上にはシリコン酸化膜などのゲート絶縁膜３１４、ポリシリコンなどのゲート電極３９が形成されている。シリコン酸化膜からなる層間絶縁膜３１３とゲート絶縁膜３１４は、同時形成された膜であり、同様に、第２のゲート電極３８とゲート電極３９とは同時形成された膜である。以上のように、この実施例では、例えば、薄い単結晶シリコン層３４上には不揮発性メモリセルを形成し、厚い単結晶シリコン層３５上にはロジック回路を集積することができる。そして、この場合も図３と同様の効果が得られる。
【実施例３】
【００２２】
次に、図５を参照して実施例３を説明する。図５は、厚さの異なる複数の単結晶半導体層を有する半導体装置の断面図である。図５は、半導体素子の構造を示すゲート電極や不純物拡散領域の形状を省略し、本発明の特徴である埋め込み絶縁膜、素子分離絶縁膜（素子分離領域）、半導体素子が形成されるべき単結晶シリコン層表面の構造について示している。図５において、シリコン半導体基板５１上に膜厚が、例えば、５００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜５２が形成されている。この上には、例えば、膜厚が１２０ｎｍの素子分離絶縁膜５３で分離された単結晶シリコン層５４、５５が形成されている。それぞれの単結晶シリコン層５４、５５の膜厚は、例えば、５０ｎｍ、１００ｎｍである。また、埋め込み絶縁膜５２の一部は、素子分離絶縁膜５３をマスクにしてエッチング除去され、この部分でシリコン半導体基板５１表面は露出されている。そしてシリコン半導体基板５１と単結晶シリコン層５６とは接合され、この部分でシリコンの結晶は連続している。
【００２３】
素子分離絶縁膜５３は、半導体基板全面に渡ってほぼ同一の高さが保たれている。単結晶シリコン層５４、５５、５６の高さも概略揃っている。このような構造においては、素子分離やゲート加工の際のリソグラフィ工程において、フォーカスずれによる加工ばらつきが減少するため微細加工が容易である。また、後の配線工程の段差も減少させることができるので配線工程の微細化が容易であり、配線の段切れやショートによる不良の発生も抑えられるので半導体装置の歩留まりを向上させることができる。この実施例では、３種類の半導体素子を集積することができる。即ち、薄いＳＯＩ薄膜素子、やや厚いＳＯＩ薄膜素子、そしてバルク素子を１つのＳＯＩ基板に搭載される。図１乃至図４の半導体装置とは、バルク素子が集積できる点が異なっている。薄いＳＯＩ薄膜素子及びやや厚いＳＯＩ薄膜素子を集積することは図１乃至図４と同様である。ＳＯＩ素子と同一のＳＯＩ基板にバルグ素子を集積する作用効果は、次の通りである。即ち、基板電圧の変動が少ないことが望ましく、比較的しきい値電圧の高い半導体素子が望ましいＤＲＡＭ等のメモリ素子、電流がシリコン半導体基板の比較的奥まで流れる縦形バイポーラ素子、ＳＯＩ素子ではキンクなど比較的インパクトイオン化による特性劣化が生じ易いｎＭＯＳトランジスタ、比較的電源電圧が高い領域で使われる高耐圧半導体素子、素子特性の線形性が必要なアナログ素子等がバルグシリコン中に形成され、高速や低消費電力素子がＳＯＩ基板上に形成され、しかもこれらの半導体素子を同一ＳＯＩ基板上に集積させることができる。
【実施例４】
【００２４】
次に、図６及び図７を参照して実施例４を説明する。図６及び図７は、図１に示す厚さの異なる複数の単結晶半導体層を有する半導体装置の製造工程断面図である。まず、シリコン半導体基板６１上に膜厚５００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜６２、膜厚５０ｎｍの単結晶シリコン層６３を順次積層してＳＯＩ基板を準備する（図６（ａ））。次に、半導体基板６１を９００℃、酸素雰囲気で熱処理することにより単結晶シリコン層６３の表面を酸化し、膜厚６ｎｍのシリコン酸化膜からなるゲート絶縁膜６４を形成する。次に、ＬＰＣＶＤ(Low Pressure Chemical Vapour Deposition) 法などによりシリコン窒化膜（ＳｉＮ）６５を膜厚１５０ｎｍ程度堆積させる。続いて、ＣＶＤ法などにより膜厚１００ｎｍ程度のシリコン酸化膜（ＳｉＯ2 ）６６を堆積させる。必要に応じて熱処理を加えてシリコン酸化膜６６をデンシファイし、硬化させることができる。その後フォトリソグラフィ手法により素子形成領域にのみフォトレジストを残しこのフォトレジストをマスクにしてＲＩＥ法によりシリコン酸化膜６６、シリコン窒化膜６５、ゲート絶縁膜の積層体をパターニングする。この積層体をパターニングしてからフォトレジストを除去する。次に、シリコン酸化膜６６をマスクにしてＲＩＥ法により単結晶シリコン層６３をエッチングする（図６（ｂ））。この後、半導体基板表面に酸化処理を施すが図示は省略する。
【００２５】
次に、ＬＰＣＶＤ法により、厚さ５００ｎｍのシリコン酸化膜６７を堆積させる（図６（ｃ））。この後、ＣＭＰ法によりシリコン酸化膜６６、６７を研磨してシリコン酸化膜６６を除去し、シリコン酸化膜６７の表面をシリコン窒化膜６５の表面と同じ平面になるようにする。この時若干はシリコン窒化膜６５の表面も除去される。このＣＭＰ処理によって、素子分離領域にはシリコン酸化膜が素子分離絶縁膜６７として膜厚約１２０ｎｍでシリコンウエーハ全面にほぼ均一に形成される。その後、フォトリソグラフィ工程により、単結晶シリコン層６３を厚くしたい領域のみ開口部が形成されるようにパターニングされたフォトレジストを形成し、このフォトレジストをマスクにしてシリコン窒化膜６５を熱いリン酸でエッチングし、シリコン酸化膜（ゲート絶縁膜）６４を希フッ酸でエッチング除去する。その後、フォトレジストを剥離し、単結晶シリコン層６３の表面を部分的に露出させる（図７（ａ））。次に、ＬＰＣＶＤ法により単結晶シリコン層６３の露出している表面にのみ選択的に単結晶シリコン層６８を厚さ５０ｎｍ程度堆積させる。次に、シリコン窒化膜６５を熱リン酸でエッチング除去し、続いてシリコン酸化膜からなる絶縁膜６４を希フッ酸でエッチング除去する（図７（ｂ））。
【００２６】
この実施例では、図７（ｂ）に示すように、厚さが異なる単結晶シリコン層をＳＯＩ同一基板上に形成していること、素子分離領域の絶縁膜厚さがほぼ等しいという本発明の半導体装置を実現することができる。図７（ｂ）ようにＳＯＩ基板を加工した後、通常のＣＭＯＳ製造工程を経ることにより図１に示す半導体装置が形成され、ＣＭＯＳ工程と横形バイポーラ工程を施すことにより図２に示す半導体装置が実現できる。なお、異なる厚さの単結晶シリコン層を形成する方法には、幾つかのバリエーションが可能である。上記の製造方法では、選択シリコン・エピタキシャル成長技術を用いて所望の厚さの単結晶シリコン層を得たが、シリコンのエピタキシャル成長を素子分離絶縁膜６７の高さより高く行い、シリコンをオーバーフィルしてからＣＭＰ技術を用いて不要な部分の単結晶シリコンを除去しても、同じ様な構造が得られる。この場合には、シリコン層の厚さの制御が容易な点とエピタキシャル成長で発生しがちなファセットの問題を回避できる点に効果が認められる。
【００２７】
この方法とほぼ同様の効果がある方法としては、アモルファスシリコンを全面堆積し、これをアニールして単結晶シリコン層と接している部分をシードとして固相成長させ、不要な部分のシリコンをＣＭＰ法にて除去してもよい。逆に単結晶シリコン層を薄くする方法としては、図７（ａ）に示す工程の後、単結晶シリコン層表面を熱酸化することでその露出している部分のみを酸化させて、その部分の単結晶シリコン層を薄くする方法がある。この方法より簡便な方法としては、図７（ａ）に示す工程の後、ＣＤＥ(Chemical Dry Etching)法あるいはＲＩＥ(Reactive Ion Etching)法により露出している単結晶シリコン層のみを薄くする方法がある。必要があれば、その後酸化してエッチングダメージを除去する。
【実施例５】
【００２８】
次に、図８を参照して実施例５を説明する。図８は、厚さの異なる複数の単結晶半導体層を有する半導体装置の製造工程断面図である。この実施例は単結晶シリコン層の厚さが異なり、さらにそれぞれのゲート酸化膜厚が異なる半導体装置に特徴がある。この半導体装置の製造方法は、図７（ａ）に示す工程までは実施例４と同じである。次に、ＬＰＣＶＤ法により単結晶シリコン層表面にのみ選択的に単結晶シリコン層６８を厚さ５０ｎｍ程度堆積させる。続いて、シリコン窒化膜６５を熱リン酸でエッチング除去する（図８（ａ））。この後、熱酸化法により単結晶シリコン層６３の表面及び単結晶シリコン層６８の表面を厚さ４ｎｍ程度酸化させる。この時、厚い単結晶シリコン層６３に単結晶シリコン層６８が堆積した厚い単結晶シリコン層の上には、４ｎｍのシリコン酸化膜からなるゲート絶縁膜６９が形成されるが、単結晶シリコン層６３のみからなる薄い単結晶シリコン層６３の上には酸化前にすでに６ｎｍ厚のシリコン酸化膜が存在している（図８（ａ）参照）ので膜厚が約８ｎｍのシリコン酸化膜からなるゲート絶縁膜６１０が形成される（図８（ｂ））。この後、ゲート電極となるポリシリコン層を堆積させることにより、同一ＳＯＩ基板上に単結晶シリコン層膜厚とゲート絶縁膜膜厚のそれぞれが相違する半導体素子を集積することができる。しかも、素子分離領域における素子分離絶縁膜の高さは略一様である。
【実施例６】
【００２９】
次に、図９乃至図１１を参照しながら実施例６を説明する。図９及び至図１０は、図３に示す単結晶シリコン層の厚さが異なる半導体素子を同一ＳＯＩ基板上に形成しながら素子分離領域の絶縁膜厚さがほぼ等しい構造の半導体装置の製造工程を説明する断面図であり、素子分離絶縁膜の高さが揃っているので後の配線層形成時の加工がし易いことの他にゲート電極の高さが揃っていることに特徴がある。まず、シリコン半導体基板８１上に膜厚５００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜８２、膜厚５０ｎｍの単結晶シリコン層８３が積層されたＳＯＩ基板を準備するまでは図６（ａ）と同じである。次に、単結晶シリコン層８３を９００℃、酸素雰囲気の熱処理によりその表面を酸化させて膜厚６ｎｍのシリコン酸化膜からなるゲート絶縁膜８４を形成し、続いて、ＬＰＣＶＤにより膜厚５０ｎｍのポリシリコン膜８５、膜厚１００ｎｍのシリコン窒化膜（ＳｉＮ）８６を順次堆積させる。さらに、ＣＶＤ法により膜厚１００ｎｍのシリコン酸化膜（ＳｉＯ2 ）８７を堆積させる。必要に応じて、熱処理を加えてシリコン酸化膜８７をデンシファイし、硬化させておくことができる。
【００３０】
次に、フォトリソグラフィ手法により素子形成領域にのみフォトレジストを残すようにパターニングされたフォトレジスト（図示せず）をシリコン酸化膜８７上に形成し、このフォトレジストをマスクにしてＲＩＥ法によりシリコン酸化膜８７、シリコン窒化膜８６、ポリシリコン膜８５、シリコン酸化膜８４をエッチング除去する。その後、フォトレジストを除去する（図９R>９（ａ））。次に、シリコン酸化膜８７をマスクとしてＲＩＥ法により単結晶シリコン層８３をエッチング除去する。この後、酸化を施すが、図示は省略する。続いて、ＬＰＣＶＤ法により、埋め込み絶縁膜８２上に形成されているシリコン酸化膜８７、シリコン窒化膜８６、ポリシリコン膜８５、シリコン酸化膜８４からなる積層体を被覆するように、膜厚５００ｎｍのシリコン酸化膜８８を堆積させる（図９（ｂ））。次に、ＣＭＰ法によりシリコン酸化膜８８の表面をシリコン窒化膜８６表面が露出するまで研磨し、シリコン酸化膜８７を除去する。この時若干シリコン窒化膜８６の表面も除去される。この研磨処理によって、素子分離領域には素子分離絶縁膜として膜厚約１２０μｍのシリコン酸化膜８８がシリコンウエーハ全面にほぼ均一に形成される。
【００３１】
その後、フォトリソグラフィ工程により、単結晶シリコン層を厚くしたい領域のみ開口部を有するフォトレジスト（図示しない）をシリコン窒化膜８６及びシリコン酸化膜８８上に形成する。このフォトレジストをマスクにして開口部内のシリコン窒化膜８６を熱リン酸でエッチング除去し、ポリシリコン膜８５をＣＤＥ法でエッチング除去し、シリコン酸化膜８４を希フッ酸でエッチング除去し、さらにフォトレジストを除去して前記フォトレジストの開口部が形成されていた単結晶シリコン層８３の表面を露出させる。次に、ＬＰＣＶＤ法により露出された単結晶シリコン層８３表面にのみ選択的に単結晶シリコン層８９を厚さ５０ｎｍ程度堆積させる。この時点でポリシリコン膜８５の高さと、単結晶シリコン層８９の高さは概略等しくなっている。ここでは、この他、実施例４で説明した種々の方法を用いることもできる。次に、熱酸化工程により、膜厚４ｎｍのシリコン酸化膜からなる絶縁膜８１０を形成する。続いて、ポリシリコン膜８５を被覆していたシリコン窒化膜８６を熱リン酸でエッチング除去する（図１０（ａ））。次に、膜厚１００ｎｍのポリシリコン膜ゲート電極８１１をＬＰＣＶＤ法により堆積させ、さらにこれをゲート加工処理を施すことにより図１０（ｂ）に示すゲート構造が得られる。
【００３２】
図１０（ｂ）のＡ−Ａ′線に沿う部分の断面図及びＢ−Ｂ′線に沿う部分の断面図を図１１に示す。細かい説明は省略するが、Ａ−Ａ′線部分のゲート電極は、第１のゲート電極８５とその上に直接載っている第２のゲート電極８１１からなり、Ｂ−Ｂ′線部分のゲート電極は、第２のゲート電極８１１のみから構成されている。しかし、いずれのゲート電極も半導体基板８１表面からの高さはどの部分でも略同じである。図１０（ｂ）で示したように、厚さが異なる単結晶シリコン層を同一ＳＯＩ基板上に形成していること、それぞれのゲート電極の高さが揃っていること、それぞれの単結晶シリコン層毎にゲート酸化膜厚が変えられること、素子分離領域の素子分離絶縁膜厚がほぼ等しいということが可能な第２の実施例の半導体装置を実現することができる。
【００３３】
また、単にゲート電極の高さを揃えて、フォトリソグラフィ工程のフォーカスずれを防止し、上層に形成される配線工程の歩留まりと信頼性を向上させる目的であればより簡便な方法をとることもできる。即ち、図６（ａ）の構造を実現した後、ゲート酸化工程を行い、ポリシリコン膜を堆積した後に、その単結晶シリコン層の高さの違いがポリシリコン膜表面の高さの違いに現われているので、これをＣＭＰ法によって平滑にすれば良い。図１０（ｂ）の構造では、一部のゲート電極は、ポリシリコンの多層構造になるがこの方法ではすべて一層である。このようにＣＭＰ工程を行うことでポリシリコン膜の高さを揃えることができるのは、単結晶シリコン層の厚さが異なるにも関わらず、素子分離領域の絶縁膜高さが揃っているからである。高さが揃っていないと、この方法は、一部の素子分離領域を削ってしまうのでうまく行かない。
【実施例７】
【００３４】
次に、図１２乃至図１４を参照して実施例７を説明する。図１２及び図１３は、図４に示す膜厚の異なる複数の単結晶シリコン層を有する構造を備え、単結晶シリコン層上に絶縁膜を介して２層のゲート電極を備えている半導体装置の製造工程断面図である。まず、シリコン半導体基板９１上に膜厚５００ｎｍのシリコン酸化膜からなる埋め込み絶縁膜９２、膜厚５０ｎｍの単結晶シリコン層９３が積層されたＳＯＩ基板を準備する。次に、９００℃で熱処理を行い、単結晶シリコン層９３の表面を酸化して膜厚８ｎｍのシリコン酸化膜９４を形成しチッ化処理を施す。次に、ＬＰＣＶＤ法により膜厚５０ｎｍのポリシリコン膜９５、膜厚１００ｎｍのシリコン窒化膜９６を順次堆積させる。さらに、ＣＶＤ法により膜厚１００ｎｍのシリコン酸化膜９７を堆積させる。必要に応じて、熱処理を行ってシリコン酸化膜９７をデンシファイし、硬化させておく。次に、フォトリソグラフィ手法により素子形成領域に開口部を有するフォトレジスト（図示せず）を形成する。このフォトレジストをマスクにＲＩＥ法によりシリコン酸化膜９７、シリコン窒化膜９６、ポリシリコン膜９５、シリコン酸化膜９４をエッチング除去する。その後、フォトレジストを除去する（図１２（ａ））。
【００３５】
次に、シリコン酸化膜９７をマスクにＲＩＥ法により単結晶シリコン層９３をエッチング除去する。この後、実際は酸化を行うが図示は省略する。続いて、ＬＰＣＶＤ法により、膜厚５００ｎｍのシリコン酸化膜９８を堆積させる（図１２（ｂ））。この後、ＣＭＰ法によりシリコン酸化膜９７、９８の表面を研磨する。この時若干シリコン窒化膜９６の表面も除去される。この時、素子分離領域には、シリコン酸化膜からなる素子分離絶縁膜９８が厚さ約１２０ｎｍでシリコンウエーハ全面にほぼ均一に形成される。その後、フォトリソグラフィ工程により、単結晶シリコン層を厚くしたい領域のみを含むように開口部を形成したフォトレジストを形成し、このフォトレジストをマスクにシリコン窒化膜９６を熱リン酸で、ポリシリコン膜９５をＣＤＥ法で、シリコン酸化膜９４を希フッ酸でエッチング除去してフォトレジストを剥離し、一部の単結晶シリコン層９３の表面を露出させる。次に、ＬＰＣＶＤ法により単結晶シリコン層表面にのみ選択的にポリシリコン層９９を５０ｎｍ厚程度堆積させる（図１２（ｃ））。この時点でポリシリコン膜９５の表面高さと、ポリシリコン層９９の表面高さが概略等しくなっている。なお、実施例４で説明した種々の方法を用いることもできる。
【００３６】
次に、シリコン窒化膜９６を熱リン酸でエッチング除去する。続いて熱酸化工程により、膜厚１２ｎｍの酸化膜９１０をシリコン酸化膜９８の上に形成する。その時、ポリシリコン膜９５上にもシリコン酸化膜９１１が形成される（図１３（ａ））。次に、膜厚１００ｎｍのポリシリコン膜９１２をＬＰＣＶＤ法により堆積、ゲート加工工程を施すことで、図１３（ｂ）の構造を得る。図１３（ｂ）の別の断面（Ａ−Ａ′断面とＢ−Ｂ′断面）を示したのだが、図１４（ａ）と図１４（ｂ）である。図１４（ａ）では、単結晶シリコン層９３上にトンネル酸化膜９４、フローティングゲート９５、ゲート絶縁膜９１１、コントロールゲート９１２が積層されており、不揮発性メモリを構成している。さらに、図１４（ｂ）では単結晶シリコン層９９上にゲート酸化膜９１０、ゲート電極９１２が積層されており、通常の論理回路を構成できるようになっている。即ち第２の実施例で示した半導体装置の構造を示している。図１０R>０（ｂ）では、厚さが異なる単結晶シリコン層を同一ＳＯＩ基板上に形成していること、それぞれのゲート電極の表面高さが揃っていること、それぞれの単結晶シリコン層の膜厚毎にゲート酸化膜厚が変えられること、素子分離領域の絶縁膜厚さが実質的に等しいという点は実施例６と同様である。
【実施例８】
【００３７】
次に、図１５乃至図１７を参照して実施例８を説明する。図１５乃至図１７は、図５に示す厚さの異なる複数の単結晶半導体層を有する半導体装置の製造工程断面図である。図５は、半導体素子の構造を示すゲート電極や不純物拡散領域の形状を省略し、本発明の特徴である埋め込み絶縁膜、素子分離絶縁膜（素子分離領域）、半導体素子が形成されるべき単結晶シリコン層表面の構造について示している。まず、シリコン半導体基板１２１上に膜厚５００ｎｍのシリコン酸化膜などからなる埋め込み絶縁膜１２２、膜厚５０ｎｍの単結晶シリコン層１２３が積層されたＳＯＩ基板を準備する。次に、半導体基板を９００℃で熱処理して単結晶シリコン層１２３表面を酸化させて膜厚６ｎｍのシリコン酸化膜１２４を形成する。引き続いてＬＰＣＶＤ法によりシリコン窒化膜１２５を２２０ｎｍ厚程度堆積させる。さらに、ＣＶＤ法により膜厚１００ｎｍのシリコン酸化膜１２６を堆積させる。必要に応じて熱処理を加えてシリコン酸化膜１２６をデンシファイし、硬化させておくこともできる。次に、フォトリソグラフィ手法により素子形成領域に相当する位置に開口部を有するフォトレジストを形成する。
【００３８】
このフォトレジストをマスクにしてＲＩＥ法によりシリコン酸化膜１２６、シリコン窒化膜１２５、シリコン酸化膜１２４をエッチング除去する。その後、フォトレジストを除去し、次に、シリコン酸化膜１２６をマスクにしてＲＩＥ法により単結晶シリコン層１２３をエッチング除去する。この後、酸化処理を行うが図示は省略する。次に、ＬＰＣＶＤ法により、膜厚５００ｎｍのシリコン酸化膜１２７を、シリコン酸化膜１２６、シリコン窒化膜１２５、シリコン酸化膜１２４などを被覆するように、堆積させる（図１５（ａ））。この後、ＣＭＰ法によりシリコン酸化膜１２６、１２７の表面を除去する。この時若干シリコン窒化膜１２５の表面も除去される。この時、素子分離領域には、膜厚約１９０ｎｍのシリコン酸化膜からなる素子分離絶縁膜１２７がシリコンウエーハ全面に略均一に形成される（図１５（ｂ））。その後、ＲＩＥ法によりシリコン酸化膜１２７のみを約７０ｎｍエッチングし、溝部を形成する。次にポリシリコン膜１２８をＬＰＣＶＤ法により厚さ１００ｎｍ程度堆積させ、溝部以外のポリシリコンをＣＭＰ法により除去する。なお、このポリシリコン膜に代えてシリコン窒化膜とポリシリコン膜の積層体を使用することも可能である。
【００３９】
その後、フォトリソグラフィ工程により、バルク半導体素子を形成したい領域のみを囲むように開口部を有するフォトレジスト１２９を形成する（図１６（ａ））。このフォトレジスト１２９とポリシリコン膜１２８をマスクにして、窒化シリコン膜１２５を熱リン酸で、シリコン酸化膜１２４を希フッ酸で、単結晶シリコン層１２３をＲＩＥ法で、埋め込み絶縁膜１２２をＲＩＥ法で、それぞれエッチング除去する。次に、フォトレジスト１２９を剥離し、一部のシリコン半導体基板１２１の表面を露出させる（図１６（ｂ））。なお、単結晶シリコン層１２３をエッチングする際に、このポリシリコン膜１２８がエッチングされきらないよう注意する必要がある。その後、フォトリソグラフィ工程により、単結晶シリコン層を厚くしたい領域のみを含むように開口部を有するフォトレジスト（図示せず）を形成し、このフォトレジストをマスクにして、シリコン窒化膜１２５を熱リン酸で、シリコン酸化膜１２４を希フッ酸でエッチング除去し、フォトレジストを剥離し、一部の単結晶シリコン層１２３の表面を露出させる。続いて、ＬＰＣＶＤ法により厚さ１μｍのアモルファスシリコン膜１２１１を堆積させる（図１７（ａ））。
【００４０】
ここで、図１６（ａ）のポリシリコン膜１２８の窪み１２１０は、後工程においてほとんど悪い影響は及ぼさない。かえって、アモルファスシリコン膜１２１１を堆積するときに間口が広がり被覆特性が良好になる等の効果も認められる。この窪み１２１０の形状も後に示すように殆ど残らない。ここで熱処理を施すことにより、単結晶シリコンと接している部分を種にアモルファスシリコン膜１２１１を単結晶化させることができる。シリコン窒化膜１２５上やポリシリコン膜１２８上ではアモルファスシリコン膜は、単結晶になり難く、通常ポリシリコン化する。ポリシリコン化した部分及び薄膜ポリシリコン等のエッチングのマスクに用いたポリシリコン膜１２８を同時にＣＭＰ法により、除去し、単結晶化した部分１２１３、１２１４の平滑化を行った後、残りの窒化シリコン膜１２５を熱リン酸で、シリコン酸化膜１２４を希フッ酸でエッチング除去することにより図１７（ｂ）に示すＳＯＩ基板の構造が得られる。これは図５と同じ構造である。
【００４１】
この実施例では、アモルファスシリコン堆積、単結晶化、ＣＭＰによるバルク半導体素子のシリコン表面をほぼ素子分離絶縁膜の高さまで持ち上げたが、選択エピタキシャル成長技術を用いてもこれに近い効果が得られる。ただし、この場合はバルク半導体素子領域のシリコン層の高さは、素子分離絶縁膜高さより低くなるが、それでも、シリコン層表面を持ち上げない場合より、フォトリソグラフィ工程のフォーカスずれを防止し、上層の配線工程の歩留まりと信頼性を向上させる効果は大である。また工程が簡便になるメリットもある。また、単結晶シリコン半導体層の膜厚が１種類しか必要で無い場合には、図１６（ｂ）の状態の次にアモルファスシリコンを堆積させ、さらに、これを単結晶化させれば良いことは明らかである。以上の実施例は、膜厚の異なる複数の単結晶半導体層（ＳＯＩ−Ｓｉ層）を有する半導体素子を集積する半導体装置において、その素子分離絶縁膜の高さが実質的に同じである半導体装置について説明したが、以下の実施例では、ＭＯＳトランジスタが形成された単結晶半導体層及びバイポーラトランジスタの単結晶半導体層の半導体基板からの表面高さが実質的に同じであるという特徴をさらに有する半導体装置及びその製造方法を説明する。
【実施例９】
【００４２】
次に、図１８を参照して実施例９を説明する。図１８は、ＭＯＳトランジスタが形成された領域及びバイポーラトランジスタが形成された領域を有するシリコン半導体基板の断面図である。シリコン半導体基板（ＳＯＩ基板）１３１上にシリコン酸化膜からなる埋め込み絶縁膜１３２が、例えば、５００ｎｍ厚程度堆積されている。この上に、例えば、２００ｎｍ厚の素子分離絶縁膜１３３で分離された複数の素子領域がある。素子領域には単結晶シリコン層１３４、１３１１が形成されている。単結晶シリコン層１３４、１３１１の膜厚は、１００ｎｍである。この単結晶シリコン層１３４上には、厚さが６ｎｍのゲート酸化膜１３５を介して、不純物がドープされたポリシリコンからなるゲート電極１３６が形成されている。ゲート電極１３６は、シリコンナイトライド（ＳｉＮ）膜１３７で被覆されている。ゲート電極１３６及びシリコンナイトライド膜１３７の側部には、シリコン酸化膜あるいはシリコンナイトライド膜あるいはこの両者の積層膜からなるゲート側壁１３８が形成されている。ゲート側壁１３８の両側には不純物が高濃度にドープされ、ゲート酸化膜１３５よりも高く、例えば、厚さ１００ｎｍ程度堆積された単結晶シリコン半導体層１３９が単結晶シリコン層１３４上に形成されている。この単結晶シリコン半導体層１３９は、ＭＯＳトランジスタのソース・ドレイン領域を形成している。このソース・ドレイン領域は、単結晶シリコン層１３４にも形成されている。
【００４３】
一方、膜厚が、例えば、１００ｎｍの単結晶シリコン層１３１１にはｎ型不純物が高濃度にドープされたバイポーラトランジスタのコレクタ領域が形成されている。この単結晶シリコン層１３１１上には、例えば、厚さ１００ｎｍ程度堆積された単結晶シリコン半導体層１３１２が単結晶シリコン半導体層１３１１上に形成されており、ここにはｐ型不純物がドープされていてバイポーラトランジスタのベース領域を構成している。また、堆積された単結晶シリコン半導体層１３１２の最表面にはｎ型不純物がドープされたバイポーラトランジスタのエミッタ領域１３１３が形成されている。エミッタ電極は省略してある。また、堆積された単結晶シリコン半導体層１３１２上にはポリシリコンのベース電極１３１４とポリシリコンのエミッタ電極１３１６及び両者を電気的に絶縁分離するシリコン酸化物などの絶縁膜１３１５が形成されている。ＭＯＳトランジスタ及びバイポーラトランジスタは、シリコン酸化膜などの絶縁膜１３１７に被覆されており、絶縁膜１３１７上には、所定のパターンの金属配線１３１８が形成されている。金属配線１３１８は、絶縁膜１３１７に形成したコンタクト孔１３１９を介してソース又はドレイン領域及びベース電極に接続されている。
【００４４】
図１８は、微細なＭＯＳトランジスタにおいては通常ＬＤＤ構造を用いているが、図１８はゲート側壁絶縁物や不純物拡散領域の詳細な構造を省略している。また、ゲート電極構造もポリシリコン／メタル（シリサイド）更に絶縁膜を堆積したもの又はメタルからなるゲート電極等種々の構造も採用し得るが、記載を省略する。また、ウェル構造等シリコン基板中の不純物構造なども省略してある。以上の説明は以下の図についても同様である。本発明の特徴は、単結晶シリコン半導体層の厚さが異なる半導体素子を同一ＳＯＩ基板上に形成しておりながら素子分離領域の絶縁膜厚さがほぼ等しく、さらに、ＭＯＳトランジスタとバイポーラトランジスタという種類の異なる素子をそれぞれ有する各単結晶シリコン半導体層の半導体基板からの表面高さを揃えたので、後工程の配線層形成時の加工が一層し易くなる。
【００４５】
次に、図２４を参照して第１０の実施例を説明する。図２４は、半導体装置の製造工程断面図であり、図１８に示された半導体装置の製造方法に関するものである。まず、ウェーハ状態のシリコン半導体基板１４１上にシリコン酸化膜などの膜厚５００ｎｍの埋め込み絶縁膜１４２、膜厚１００ｎｍの単結晶シリコン層が積層されたＳＯＩ基板を準備する。そして、９００℃の酸化処理により膜厚６ｎｍのシリコン酸化膜を形成し、引き続いてＬＰＣＶＤ法によりシリコン窒化膜（ＳｉＮ）を２５０ｎｍ程度堆積させる。さらに、ＣＶＤ法により厚さ１００ｎｍのシリコン酸化膜を堆積させる。必要に応じて、熱処理を加えてシリコン酸化膜をデンシファイし硬化させておく。フォトリソグラフィ手法により素子形成領域にのみフォトレジストを残す。このフォトレジストをマスクにＲＩＥ法によりシリコン酸化膜、ＳｉＮ膜、シリコン酸化膜をエッチング除去する。その後、フォトレジストを除去する。次に、シリコン酸化膜をマスクにＲＩＥ法により単結晶シリコン層をエッチング除去する。この後、表面酸化処理を行う。続いて、ＬＰＣＶＤ法により、厚さ５００ｎｍのシリコン酸化膜を堆積する。
【００４６】
この後、ＣＭＰ法によりシリコン酸化膜の表面を除去する。この時若干ＳｉＮ膜の表面も除去される。この時素子分離領域には、シリコン酸化膜の素子分離絶縁膜１４３が膜厚約２２０ｎｍで半導体基板１４１の埋め込み絶縁膜の全面にほぼ均一に形成される。この後、ＳｉＮ膜を熱リン酸で、シリコン酸化膜を希フッ酸でエッチング除去し、単結晶シリコン層１４４、１４５の表面を露出させる。単結晶シリコン層１４４上には、ＭＯＳトランジスタが形成され、単結晶シリコン層１４５上にはバイポーラトランジスタが形成される。その後、ゲート絶縁膜１４６を厚さ６ｎｍで形成し、ポリシリコンを厚さ６０ｎｍ堆積し、更にシリコンナイトライド膜を厚さ６０ｎｍ堆積する。フォトリソグラフィ工程により、ＭＯＳトランジスタのゲート電極を形成したい部分のみフォトレジストを形成し、ＲＩＥ法によりシリコンナイドライド（ＳｉＮ）膜１４８、ポリシリコン膜からなるゲート電極１４７をゲートパターンとして残す。この時バイポーラトランジスタが形成される単結晶シリコン層１４５にはゲートパターンは形成されない。次に、ＣＶＤ法によりシリコン酸化膜あるいはシリコンナイドライド膜を厚さ２０ｎｍ程度堆積させて全面にＲＩＥ工程を施すことによりゲート側壁部のみに側壁絶縁膜１４９を残すことができる。
【００４７】
この時、単結晶シリコン半導体層１４４上のゲート部以外と単結晶シリコン半導体層１４５上には膜厚が約４ｎｍ程度の熱酸化膜が残っている。続いてフォトリソグラフィ工程とイオン注入工程により、単結晶シリコン半導体層１４５の領域にのみｎ型不純物を導入しフォトレジストを剥離後、活性化の熱処理を行い、約４ｎｍ残った熱酸化膜を除去する（図２４（ａ））。次に、ＬＰＣＶＤ法によりシリコン表面にのみ選択的に単結晶シリコン層１４１０、１４１１を厚さ１００ｎｍ程度堆積させる（図２４（ｂ））。ここで、異なる厚さの単結晶シリコン層を形成する方法には、いくつかのバリエーションが可能である。上述の例では、選択シリコン・エピタキシャル成長技術を用いて所望の単結晶シリコン層の厚さを得たが、シリコン・エピタキシャル成長を素子分離シリコン酸化膜１４３高さより高く行い、シリコンをオーバーフィルしてからＣＭＰ技術を用いて不要な部分のシリコンを除去しても、ほぼ同等の構造が得られる。この場合には、シリコン厚さの制御が容易な点とエピタキシャル成長で発生しがちなファセットの問題を回避できる点にメリットがある。また、ゲート電極上部と素子分離領域上部の高さを揃えられるというメリットもある。
【００４８】
この方法とほぼ同等のメリットがある方法としては、アモルファスシリコンを全面堆積してアニールにより単結晶シリコン層と接している部分をシードとして固相成長させ、不要な部分のシリコンをＣＭＰ法にて除去してもよい。その後、単結晶シリコン層１４１０の領域にｎ型不純物拡散領域を形成し、単結晶シリコン層１４１１にｐ型不純物拡散領域を形成してポリシリコンからなるベース電極を形成し、続いて絶縁分離したｎ型不純物を含むエミッタを形成し、そこからエミッタ電極をシリコン半導体基板１４１１上に形成する。その後、配線工程を行って配線を形成する（図１８参照）。図２４（ａ）では、厚さが異なる単結晶シリコン層を同一ＳＯＩ基板上に形成していること、素子分離領域の絶縁膜厚さがほぼ等しいという点で本発明の半導体装置を実現することができる。さらに単結晶シリコン層の表面高さを適宜揃うように構成する処理を施すのでコンタクト孔加工が容易になるメリットがある。また、配線構造を形成する工程において、図２２に示す従来の半導体装置は、ＭＯＳトランジスタの領域１０とバイポーラトランジスタの領域９とでは配線層間の段差ｄが大きい。
【００４９】
この段差ｄは、バイポーラトランジスタの引き出し電極の高さｈ１及びバイポ−ラトランジスタの領域９の素子分離絶縁膜６とＭＯＳトランジスタの領域１０の素子分離絶縁膜５との高さの差ｈ２により生じるものである（ｄ＝ｈ１＋ｈ２）。このように段差が大きいと、リソグラフィが正確におこなわれず、絶縁膜被覆性も十分ではない。一方、従来の半導体装置の断面図を示す図２３ではこのような段差はなく、表面は平坦である。しかし、配線及びＭＯＳトランジスタのソース／ドレイン領域間を電気的に接続する接続配線が埋め込まれたコンタクト孔と配線及びバイポーラトランジスタのベース電極間を電気的に接続する接続配線が埋め込まれたコンタクト孔との深さの差（Ｔ２−Ｔ１）が大きく、コンタクト孔を形成するエッチングが難しく、且つメタル被覆性も大きくない。そして、深いコンタクト孔には接続配線が十分堆積されず、断線になる可能性が高い。これに対し、本発明では、図１８に示すように、多少の段差ｄは、あるものの高々ベース電極の厚さｔ程度に過ぎない。従って、リソグラフィ工程のフォーカスずれが少なく、エッチングによるコンタクト孔形成も容易であるので、微細加工が困難性を伴わずに行うことが可能になる。
【００５０】
本発明は、以上ような構成を有しているので、次のような作用効果が認められる。
１．  素子分離絶縁膜の高さが概略揃っているので配線加工が容易であり、歩留まりや信頼性が向上する。また、素子分離絶縁膜上のフォトリソグラフィにおけるフォーカスマージンが大きくとれるので微細加工が容易になる。
２．  異なる設計起源の回路をそれぞれに最適な素子構造で実現できる。異なるＩＰを同一ＳＯＩ基板上に集積させて半導体装置の性能を向上させることができる。
３．  ２種類以上の電源電圧で動作する回路を同一ＳＯＩ基板中に集積する時の回路設計が容易になる。
４．  しきい値やカットオフ特性の異なる回路をプロセスステップをあまり増やさずに実現できる。
５．  複数の種類の最適な半導体素子を容易に同一ＳＯＩ基板中に集積させることが可能である。
６．  プロセスステップを少なくすることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置の断面図。
【図２】本発明の半導体装置の断面図。
【図３】本発明の半導体装置の断面図。
【図４】本発明の半導体装置の断面図。
【図５】本発明の半導体装置の断面図。
【図６】本発明の半導体装置の製造工程断面図。
【図７】本発明の半導体装置の製造工程断面図。
【図８】本発明の半導体装置の製造工程断面図。
【図９】本発明の半導体装置の製造工程断面図。
【図１０】本発明の半導体装置の製造工程断面図。
【図１１】図１０のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図。
【図１２】本発明の半導体装置の製造工程断面図。
【図１３】本発明の半導体装置の製造工程断面図。
【図１４】図１３のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図。
【図１５】本発明の半導体装置の製造工程断面図。
【図１６】本発明の半導体装置の製造工程断面図。
【図１７】本発明の半導体装置の製造工程断面図。
【図１８】本発明の半導体装置の断面図。
【図１９】本発明の半導体装置の製造工程断面図。
【図２０】本発明の半導体装置の製造工程断面図。
【図２１】本発明の半導体装置の製造工程断面図。
【図２２】従来の半導体装置の製造工程断面図。
【図２３】従来の半導体装置の製造工程断面図。
【図２４】本発明の半導体装置の製造工程断面図。
【符号の説明】
【００５２】
１１、３１、５１、６１、８１、９１、１２１、１３１、１４１・・・半導体基板、１２、３２、５２、６２、８２、９２、１２２、１３２、１４２・・・埋め込み絶縁膜（埋め込み酸化膜）、１３、３３、５３、６７、８８、９８、１２７、１３３、１４３・・・素子分離絶縁膜、１４、１５、３４、３５、５４、５５、５６、６３、６８、８３、８９、９３、９９、１２３、１３４、１３９、１４４、１４５、１２１３、１２１４、１３１１、１３１２、１４１０、１４１１・・・単結晶シリコン半導体層（ＳＯＩ−Ｓｉ層）、１６、３６、６４、８４、９４、１２４、１３５、１４６、３１２、３１４、８１０、９１０、９１１・・・ゲート絶縁膜（ゲート酸化膜）、１７、３７、３８、３９、８５、９５、１１０、１３６、１４７、８１１、９１２・・・ゲート電極、６５、８６、９６、１２５・・・シリコン窒化膜（ＳｉＮ膜）、６６、６９、６１０、８７、９７、１２６・・・シリコン酸化膜、１２８・・・ポリシリコン膜、１２９・・・フォトレジスト、１２１０・・・マスクのくびれ、１２１１・・・アモルファスシリコン膜、１８、１９、３１０、３１１・・・ソース／ドレイン不純物領域、１１０、１３１４・・・ベース電極、１１２、１３１３・・・エミッタ、１１１・・・ベース電極の側壁絶縁膜、１１３・・・コレクタ、１３８、１４９・・・ゲート電極の側壁絶縁膜、１３１５、１３１７・・・絶縁膜、１３１６・・・エミッタ電極、１３１８・・・金属配線、１３１９・・・コンタクト孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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