(57)【要約】【課題】  本発明は、歩留まりを向上させることができる半導体記憶装置を提供することを目的とする。【解決手段】  メモリセルアレイにおけるロウ方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーワード線と、外部から与えられたロウアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシーロウデコーダを活性化すると共に、ロウアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、リダンダンシー判定回路から与えられたロウアドレスに基づいて、所望のリダンダンシーワード線を選択するリダンダンシーロウデコーダとを備えることを特徴とする。【選択図】  図２
2006139856.tif 000002
【特許請求の範囲】
【請求項１】
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記ビット線群の中から所望の前記ビット線を選択するビット線選択部と、
前記メモリセルアレイにおけるロウ方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーワード線と、
外部から与えられた前記ロウアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシーロウデコーダを活性化すると共に、前記ロウアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、
前記リダンダンシー判定回路から与えられた前記ロウアドレスに基づいて、所望の前記リダンダンシーワード線を選択する前記リダンダンシーロウデコーダと
を備えることを特徴とする半導体記憶装置。
【請求項２】
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各ロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおける各カラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
複数の前記ビット線毎に設けられ、前記複数のビット線の中から所望の前記ビット線を選択するビット線選択スイッチ群と、
前記ビット線選択スイッチに対応して設けられ、指定されたメモリセルに対してデータの書き込み及び読み出しを行うセンスアンプ群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記各ビット線選択スイッチに、前記複数のビット線の中から所望の前記ビット線を選択させ、これを対応する前記センスアンプに接続させるビット線選択スイッチデコーダと、
前記カラムアドレスに基づいて、前記センスアンプ群の中から、所望の前記センスアンプを選択し、これをデータ入出力パッドに接続するカラムデコーダと、
前記メモリセルアレイにおけるカラム方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる複数のリダンダンシービット線を有する少なくとも１つのリダンダンシーメモリセルアレイユニットと、
外部から与えられた前記カラムアドレスと、内部に予め格納されている不良メモリセルのカラムアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシーカラムデコーダを活性化すると共に、前記カラムアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、
前記リダンダンシー判定回路から与えられたカラムアドレスに基づいて、所望の前記リダンダンシーメモリセルアレイユニットに対応して設けられている前記センスアンプを選択する前記リダンダンシーカラムデコーダと
を備えることを特徴とする半導体記憶装置。
【請求項３】
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各ロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおける各カラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記ビット線群の中から所望の前記ビット線を選択するビット線選択部とを有する、複数のバンクと、
外部から与えられたバンクアドレスに基づいて、前記複数のバンクの中から所望の前記バンクを選択するバンクデコーダと、
不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーバンクと、
外部から与えられた前記バンクアドレス及び前記ロウアドレスと、内部に予め格納されている不良メモリセルアドレスのバンクアドレス及びロウアドレスとをそれぞれ比較し、前記バンクアドレス及び前記ロウアドレスがいずれも一致すると判定した場合には、リダンダンシーバンクデコーダを活性化すると共に、前記バンクアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、
前記リダンダンシー判定回路から与えられた前記バンクアドレスに基づいて、所望の前記リダンダンシーバンクを選択する前記リダンダンシーバンクデコーダと
を備えることを特徴とする半導体記憶装置。
【請求項４】
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各ロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおける各カラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
複数の前記ビット線毎に設けられ、前記複数のビット線の中から所望の前記ビット線を選択するビット線選択スイッチ群と、
前記ビット線選択スイッチに対応して設けられ、指定されたメモリセルに対してデータの書き込み及び読み出しを行うセンスアンプ群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記各ビット線選択スイッチに、前記複数のビット線の中から所望の前記ビット線を選択させ、これを対応する前記センスアンプに接続させるビット線選択スイッチデコーダと、
前記カラムアドレスに基づいて、前記センスアンプ群の中から、所望の前記センスアンプを選択し、これをデータ入出力パッドに接続させるカラムデコーダと、
前記各ビット線選択スイッチに設けられた、不良メモリセルを救済するためのリダンダンシーメモリセルからなるリダンダンシービット線と、
外部から与えられた前記カラムアドレスと、内部に予め格納されている不良メモリセルアドレスのカラムアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシービット線選択スイッチデコーダを活性化すると共に、前記カラムアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、
前記リダンダンシー判定回路から与えられた前記カラムアドレスに基づいて、前記各ビット線選択スイッチ毎に前記リダンダンシービット線を選択する前記リダンダンシービット線選択スイッチデコーダと
を備えることを特徴とする半導体記憶装置。
【請求項５】
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各ロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおける各カラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記ビット線群の中から所望の前記ビット線を選択するビット線選択部と、
前記メモリセルアレイにおけるロウ方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーワード線と、
同一の前記ワード線に接続されている所定数の前記メモリセルからなるセグメントのうち、外部から与えられたロウアドレス及びカラムアドレスによって指定されたメモリセルが属する前記セグメントに、不良メモリセルが存在するか否かを判定するリダンダンシー判定回路と、
前記セグメントに不良メモリセルが存在すると判定された場合には、前記リダンダンシーワード線を選択して活性化するワード線ドライバと
を備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わる半導体メモリとして、ＦＢＣ（Floating Body Cell）メモリが開発されている。このＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）基板上にトランジスタを形成し、当該形成されたトランジスタのフローティングボディにホールを蓄積することにより、データ“１”を記憶し、フローティングボディからホールを放出することにより、データ“０”を記憶する。またこのＦＢＣメモリは、揮発性メモリであり、高集積性、微細化が可能という利点を有する。
【０００３】
ところで、半導体メモリの製造工程では、一般に、ゴミがウエーハ内に混入し易く、このようなゴミの混入は、半導体メモリのメモリセルの不良の原因となる。そこで、メモリテスタを用いて半導体メモリをテストして不良メモリセル（不良ビット）を検出し、当該検出した不良メモリセルを救済することにより、正常な半導体メモリとして機能させるための種々の技術が開発されている。
【０００４】
しかしながら、ＭＯＳトランジスタ１個とコンデンサ１個から構成されるメモリセルを有する、従来のＤＲＡＭでは、不良メモリセルを救済するための種々の手段が開発されているものの、ＦＢＣメモリでは、不良メモリセルが存在した場合に、その不良メモリセルを救済するための手段が開発されておらず、歩留まりが低下するという問題があった。
【０００５】
以下、不良メモリセルの救済に関する文献名を記載する。
【特許文献１】特開平８−１８０６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、歩留まりを向上させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体記憶装置は、
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記ビット線群の中から所望の前記ビット線を選択するビット線選択部と、
前記メモリセルアレイにおけるロウ方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーワード線と、
外部から与えられた前記ロウアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシーロウデコーダを活性化すると共に、前記ロウアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、
前記リダンダンシー判定回路から与えられた前記ロウアドレスに基づいて、所望の前記リダンダンシーワード線を選択する前記リダンダンシーロウデコーダと
を備えることを特徴とする。
【０００８】
また本発明の一態様による半導体記憶装置は、
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各ロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおける各カラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
複数の前記ビット線毎に設けられ、前記複数のビット線の中から所望の前記ビット線を選択するビット線選択スイッチ群と、
前記ビット線選択スイッチに対応して設けられ、指定されたメモリセルに対してデータの書き込み及び読み出しを行うセンスアンプ群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記各ビット線選択スイッチに、前記複数のビット線の中から所望の前記ビット線を選択させ、これを対応する前記センスアンプに接続させるビット線選択スイッチデコーダと、
前記カラムアドレスに基づいて、前記センスアンプ群の中から、所望の前記センスアンプを選択し、これをデータ入出力パッドに接続するカラムデコーダと、
前記メモリセルアレイにおけるカラム方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる複数のリダンダンシービット線を有する少なくとも１つのリダンダンシーメモリセルアレイユニットと、
外部から与えられた前記カラムアドレスと、内部に予め格納されている不良メモリセルのカラムアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシーカラムデコーダを活性化すると共に、前記カラムアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、
前記リダンダンシー判定回路から与えられたカラムアドレスに基づいて、所望の前記リダンダンシーメモリセルアレイユニットに対応して設けられている前記センスアンプを選択する前記リダンダンシーカラムデコーダと
を備えることを特徴とする。
【０００９】
また本発明の一態様による半導体記憶装置は、
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各ロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおける各カラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記ビット線群の中から所望の前記ビット線を選択するビット線選択部とを有する、複数のバンクと、
外部から与えられたバンクアドレスに基づいて、前記複数のバンクの中から所望の前記バンクを選択するバンクデコーダと、
不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーバンクと、
外部から与えられた前記バンクアドレス及び前記ロウアドレスと、内部に予め格納されている不良メモリセルアドレスのバンクアドレス及びロウアドレスとをそれぞれ比較し、前記バンクアドレス及び前記ロウアドレスがいずれも一致すると判定した場合には、リダンダンシーバンクデコーダを活性化すると共に、前記バンクアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、
前記リダンダンシー判定回路から与えられた前記バンクアドレスに基づいて、所望の前記リダンダンシーバンクを選択する前記リダンダンシーバンクデコーダと
を備えることを特徴とする。
【００１０】
また本発明の一態様による半導体記憶装置は、
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各ロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおける各カラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
複数の前記ビット線毎に設けられ、前記複数のビット線の中から所望の前記ビット線を選択するビット線選択スイッチ群と、
前記ビット線選択スイッチに対応して設けられ、指定されたメモリセルに対してデータの書き込み及び読み出しを行うセンスアンプ群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記各ビット線選択スイッチに、前記複数のビット線の中から所望の前記ビット線を選択させ、これを対応する前記センスアンプに接続させるビット線選択スイッチデコーダと、
前記カラムアドレスに基づいて、前記センスアンプ群の中から、所望の前記センスアンプを選択し、これをデータ入出力パッドに接続させるカラムデコーダと、
前記各ビット線選択スイッチに設けられた、不良メモリセルを救済するためのリダンダンシーメモリセルからなるリダンダンシービット線と、
外部から与えられた前記カラムアドレスと、内部に予め格納されている不良メモリセルアドレスのカラムアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシービット線選択スイッチデコーダを活性化すると共に、前記カラムアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、
前記リダンダンシー判定回路から与えられた前記カラムアドレスに基づいて、前記各ビット線選択スイッチ毎に前記リダンダンシービット線を選択する前記リダンダンシービット線選択スイッチデコーダと
を備えることを特徴とする。
【００１１】
また本発明の一態様による半導体装置は、
電気的に浮遊状態にあるフローティングボディを有し、当該フローティングボディにホールが蓄積されているか否かによってデータを記憶するメモリセルが、マトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイにおける各ロウ方向に沿って配置され、前記各メモリセルのゲート電極に接続されたワード線群と、
前記メモリセルアレイにおける各カラム方向に沿って配置され、前記各メモリセルのドレイン領域に接続されたビット線群と、
外部から与えられたロウアドレスに基づいて、前記ワード線群から所望の前記ワード線を選択するロウデコーダと、
外部から与えられたカラムアドレスに基づいて、前記ビット線群の中から所望の前記ビット線を選択するビット線選択部と、
前記メモリセルアレイにおけるロウ方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーワード線と、
同一の前記ワード線に接続されている所定数の前記メモリセルからなるセグメントのうち、外部から与えられたロウアドレス及びカラムアドレスによって指定されたメモリセルが属する前記セグメントに、不良メモリセルが存在するか否かを判定するリダンダンシー判定回路と、
前記セグメントに不良メモリセルが存在すると判定された場合には、前記リダンダンシーワード線を選択して活性化するワード線ドライバと
を備えることを特徴とする半導体記憶装置。
【発明の効果】
【００１２】
本発明の半導体記憶装置によれば、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるＦＢＣメモリで用いられるメモリセルとしてのＦＢＣの構成を示す。このＦＢＣ１０では、半導体基板２０上に埋め込み絶縁膜３０を介して、電気的に浮遊状態にあるフローティングボディ４０が形成され、さらにこのフローティングボディ４０上には、ゲート絶縁膜５０を介してゲート電極６０が形成されている。
【００１５】
またこのＦＢＣ１０では、フローティングボディ４０の表面部分にチャネル領域（図示せず）が形成されると共に、当該フローティングボディ４０の両側には、ソース領域７０及びドレイン領域８０が形成されている。
【００１６】
そして、このＦＢＣ１０のソース領域７０をグランドＧＮＤに接続し、さらにゲート電極６０をワード線ＷＬに接続すると共に、ドレイン領域８０をビット線ＢＬに接続し、当該ＦＢＣ１０をマトリクス状に配置することにより、メモリセルアレイを形成する。
【００１７】
ところで、このＦＢＣ１０は、フローティングボディ４０にホールを蓄積することにより、データ“１”を記憶し、フローティングボディ４０からホールを放出することにより、データ“０”を記憶する。
【００１８】
具体的には、ＦＢＣ１０にデータ“１”を書き込む場合には、例えばワード線ＷＬの電位を１.５Ｖにすると共に、ビット線ＢＬの電位を１.５Ｖにして、ＦＢＣ１０をいわゆる５極管動作させることにより、インパクトイオン化によって発生したホールをフローティングボディ４０に蓄積する。
【００１９】
これに対して、ＦＢＣ１０にデータ“０”を書き込む場合には、例えばワード線ＷＬの電位を１.５Ｖにすると共に、ビット線ＢＬの電位を−１Ｖにして、フローティングボディ４０とドレイン領域８０との間のＰＮ接合を順方向にバイアスすることにより、フローティングボディ４０に蓄積されているホールをビット線ＢＬに放出する。
【００２０】
よって、ＦＢＣ１０にデータ“１”が書き込まれ、フローティングボディ４０にホールが蓄積されている場合には、フローティングボディ４０の電位が高いため、ゲート閾値電圧が低くなる。一方、ＦＢＣ１０にデータ“０”が書き込まれ、フローティングボディ４０にホールが蓄積されていない場合には、フローティングボディ４０の電位が低いため、ゲート閾値電圧が高くなる。
【００２１】
そこで、ＦＢＣ１０からデータを読み出す場合には、データが破壊されないように、例えばワード線ＷＬの電位を１.５Ｖにすると共に、ビット線ＢＬの電位を０.２Ｖにして、いわゆる３極管動作させる。
【００２２】
この場合、ＦＢＣ１０にデータ“１”が書き込まれ、フローティングボディ４０にホールが蓄積されている場合には、ゲート閾値電圧が低いため、ドレイン電流（セル電流）は大きい。これに対して、ＦＢＣ１０にデータ“０”が書き込まれ、フローティングボディ４０にホールが蓄積されていない場合には、ゲート閾値電圧が高いため、ドレイン電流（セル電流）は小さい。
【００２３】
従って、ＦＢＣ１０から読み出されるデータは、ゲート閾値電圧の差によるセル電流の大小を判定することにより、ＦＢＣ１０にデータ“１”又はデータ“０”のいずれが書き込まれているかを判定する。
【００２４】
以下、かかるＦＢＣ１０をマトリクス状に配置したメモリセルアレイの中に、不良メモリセルが存在する場合に、当該不良メモリセルをリダンダンシー（冗長）メモリセルに置き換えることにより、当該不良メモリセルを救済する手段について説明する。図２に、第１の実施の形態によるＦＢＣメモリ１００の構成を示し、図３に、ＦＢＣメモリ１００のメモリセルアレイ１１０の詳細な構成を示す。
【００２５】
図３に示すように、メモリセルアレイ１１０は、ＦＢＣ１０をマトリクス状に配置し、ＦＢＣ１０のソース領域をグランドＧＮＤに接続し、ゲート電極をワード線ＷＬ０〜ＷＬ７に接続し、ドレイン領域をビット線ＢＬに接続することにより形成される。
【００２６】
このＦＢＣメモリ１００は、不良メモリセルを救済するためのリダンダンシーメモリセルとして、リダンダンシーワード線ＲＷＬ０〜ＲＷＬ２を設け、不良メモリセルが存在した場合には、不良メモリセルが存在するワード線ＷＬを、リダンダンシーワード線ＲＷＬに置き換えて読み書きを行うことにより、不良メモリセルの救済を実行する。
【００２７】
なお、ＦＢＣメモリ１００は、メモリセルアレイ１１０を、バンクと呼ばれる複数のブロックに分割して管理しているが、本実施の形態の場合、これら複数のバンクのうちの１つのバンクに注目して説明する。
【００２８】
まず予め、ＦＢＣ１０をマトリクス状に配置したメモリセルアレイを、メモリテスタ（図示せず）を用いてテストすることにより、不良メモリセル（不良ビット）を検出し、当該検出した不良メモリセルのアドレス（以下、これを不良メモリセルアドレスと呼ぶ）をメモリテスタに記憶しておく。そして、この不良メモリセルアドレスをメモリテスタからＦＢＣ１００のリダンダンシー判定回路１２０に転送し、当該リダンダンシー判定回路１２０に格納する。
【００２９】
図２に示すように、ＦＢＣメモリ１００は、外部からアドレスバッファ１３０を介して与えられたロウアドレスを、ロウデコーダ１４０及びリダンダンシー判定回路１２０に入力する。
【００３０】
リダンダンシー判定回路１２０は、アドレスバッファ１３０から与えられたロウアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレスとを比較する。
【００３１】
その結果、リダンダンシー判定回路１２０は、両者が一致しないと判定した場合には、ロウデコーダ１４０に活性化信号を出力することによりロウデコーダ１４０を活性化すると共に、リダンダンシーロウデコーダ１５０に非活性化信号を出力することによりリダンダンシーロウデコーダ１５０を非活性化する。
【００３２】
ロウデコーダ１４０は、与えられたロウアドレスに基づいて所望のワード線ＷＬを選択する。そしてワード線ドライバ１６０は、この選択されたワード線ＷＬの電位を“Ｈ”レベルにして活性化する。
【００３３】
ところで、ＦＢＣメモリ１００は、外部からアドレスバッファ１３０を介して与えられたカラムアドレスを、ＢＳ（ビット線選択スイッチ）デコーダ１７０及びカラムデコーダ１８０に入力する。ＢＳデコーダ１７０は、このカラムアドレスに基づいてビット線選択信号を生成し、これをビット線選択スイッチ群１９０を形成する各ビット線選択スイッチ１９０Ａ〜１９０Ｎにそれぞれ出力する。
【００３４】
ビット線選択スイッチ１９０Ａ〜１９０Ｎは、与えられたビット線選択信号に基づいて、複数のビット線ＢＬの中から所望の１本のビット線ＢＬをそれぞれ選択し、当該選択したビット線ＢＬを、対応するセンスアンプ２００Ａ〜２００Ｎにそれぞれ接続する。
【００３５】
カラムデコーダ１８０は、与えられたカラムアドレスに基づいて、センスアンプ（Ｓ／Ａ）２００群を形成する複数のセンスアンプ２００Ａ〜２００Ｎの中から、所望のセンスアンプ２００Ａ〜２００Ｎを選択し、これをデータ入力パッドＤin及びデータ出力パッドＤoutに接続する。
【００３６】
これにより、データ入力パッドＤinから入力された書き込みデータは、選択されたセンスアンプ２００Ａ〜２００Ｎ及びビット線選択スイッチ１９０Ａ〜１９０Ｎを順次介して、選択された所望のＦＢＣ１０に書き込まれる。
【００３７】
一方、選択されたＦＢＣ１０から読み出された読み出しデータは、選択されたビット線選択スイッチ１９０Ａ〜１９０Ｎ及びセンスアンプ２００Ａ〜２００Ｎを順次介して、データ出力パッドＤoutから外部に出力される。
【００３８】
これに対して、リダンダンシー判定回路１２０は、アドレスバッファ１３０から与えられたロウアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレスが一致すると判定した場合には、ロウデコーダ１４０に非活性化信号を出力することによりロウデコーダ１４０を非活性化すると共に、リダンダンシーロウデコーダ１５０に活性化信号を出力することによりリダンダンシーロウデコーダ１５０を活性化する。
【００３９】
その際、リダンダンシー判定回路１２０は、与えられたロウアドレスを、選択対象のリダンダンシーワード線ＲＷＬが配置されているロウアドレスに変換し、これをリダンダンシーロウデコーダ１５０に出力する。
【００４０】
リダンダンシーロウデコーダ１５０は、与えられたロウアドレスに基づいて、所望のリダンダンシーワード線ＲＷＬを選択する。そしてリダンダンシーワード線ドライバ２１０は、この選択されたリダンダンシーワード線ＲＷＬの電位を“Ｈ”レベルにして活性化する。
【００４１】
そしてＦＢＣメモリ１００は、アドレスバッファ１３０から与えられたロウアドレスと、不良メモリセルアドレスのロウアドレスが一致しない場合と同様に、所望のビット線ＢＬ及びセンスアンプ２００Ａ〜２００Ｎを選択することにより、所望のＦＢＣ１０に対してデータの書き込み及び読み出しを行う。
【００４２】
例えば図４に示すように、ＦＢＣメモリ１００は、ワード線ＷＬ０上に不良メモリセルが存在するため、当該ワード線ＷＬ０をリダンダンシーワード線ＲＷＬ０に置き換えて読み書きを行い、またワード線ＷＬ１上に不良メモリセルが存在するため、当該ワード線ＷＬ１をリダンダンシーワード線ＲＷＬ１に置き換えて読み書きを行う。なお、ワード線ＷＬを置き換える置き換えの単位は、必ずしも１本のワード線ＷＬである必要はなく、例えば４本のワード線ＷＬなど、複数のワード線ＷＬを置き換えの単位としても良い。
【００４３】
このように、メモリセルとしてＦＢＣ１０を使用するＦＢＣメモリ１００において、不良メモリセルが存在する場合には、不良メモリセルが存在するワード線ＷＬを、リダンダンシーワード線ＲＷＬに置き換えて読み書きを行うことにより、ＦＢＣメモリ１００における不良メモリセルを救済することができ、従って高集積性かつ高速に読み書き可能なＦＢＣメモリ１００の歩留まりを向上することができる。
【００４４】
（２）第２の実施の形態     
図５に、第２の実施の形態によるＦＢＣメモリ２２０の構成を示す。このＦＢＣメモリ２２０は、メモリセルアレイ２３０の中にマトリクス状に配置されているＦＢＣ１０のうち、１つのビット線選択スイッチ２４０Ａ〜２４０Ｄに接続される複数のビット線ＢＬに接続されているＦＢＣ１０群を、メモリセルアレイユニット２３０Ａ〜２３０Ｄと定義する。
【００４５】
本実施の形態の場合、ＦＢＣメモリ２２０は、不良メモリセルを救済するためのリダンダンシーメモリセルとして、複数のリダンダンシービット線ＢＬ（図示せず）を含むリダンダンシーメモリセルアレイユニット２３０Ｒを設けると共に、当該リダンダンシーメモリセルアレイユニット２３０Ｒに対応するビット線選択スイッチ２４０Ｒ及びセンスアンプ２５０Ｒを設けている。
【００４６】
これにより、不良メモリセルが存在した場合には、不良メモリセルが存在するメモリセルアレイユニット２３０Ａ〜２３０Ｄを、リダンダンシーメモリセルアレイユニット２３０Ｒに置き換えて読み書きを行うことにより、不良メモリセルの救済を実行する。
【００４７】
なお、ＦＢＣメモリ２２０は、メモリセルアレイ２３０を、バンクと呼ばれる複数のブロックに分割して管理しているが、本実施の形態の場合、これら複数のバンクのうちの１つのバンクに注目して説明する。
【００４８】
具体的には、ＦＢＣメモリ２２０は、外部からアドレスバッファ２６０を介して与えられたロウアドレスを、ロウデコーダ２７０に入力する。ロウデコーダ２７０は、与えられたロウアドレスに基づいて所望のワード線ＷＬを選択する。そしてワード線ドライバ２８０は、この選択されたワード線ＷＬの電位を“Ｈ”レベルにして活性化する。
【００４９】
ＦＢＣメモリ２２０は、外部からアドレスバッファ２６０を介して与えられたカラムアドレスを、ＢＳ（ビット線選択スイッチ）デコーダ２９０、カラムデコーダ３００及びリダンダンシー判定回路３２０に入力する。
【００５０】
ＢＳデコーダ２９０は、このカラムアドレスの所定の下位ビットに基づいてビット線選択信号を生成し、これをビット線選択スイッチ群２４０を形成する各ビット線選択スイッチ２４０Ａ〜２４０Ｒそれぞれ出力する。
【００５１】
ビット線選択スイッチ２４０Ａ〜２４０Ｒは、与えられたビット線選択信号に基づいて、複数のビット線ＢＬの中から所望の１本のビット線ＢＬをそれぞれ選択し、当該選択したビット線ＢＬを、対応するセンスアンプ２５０Ａ〜２５０Ｒにそれぞれ接続する。
【００５２】
リダンダンシー判定回路３２０は、アドレスバッファ２６０から与えられたカラムアドレスの所定の上位ビットと、内部に予め格納されている不良メモリセルアドレスのカラムアドレスの所定の上位ビットとを比較する。
【００５３】
その結果、リダンダンシー判定回路３２０は、両者が一致しないと判定した場合には、カラムデコーダ３００に活性化信号を出力することによりカラムデコーダ３００を活性化すると共に、リダンダンシーカラムデコーダ３１０に非活性化信号を出力することによりリダンダンシーカラムデコーダ３１０を非活性化する。
【００５４】
カラムデコーダ３００は、与えられたカラムアドレスの所定の上位ビットに基づいて、例えばＭＯＳトランジスタからなるスイッチ３３０Ａ〜３３０Ｄの中から所望のスイッチ３３０を選択してオン状態にし、当該選択されたスイッチ３３０に接続されているセンスアンプ２５０Ａ〜２５０Ｄをデータ入力パッドＤin及びデータ出力パッドＤoutに接続する。これによりＦＢＣメモリ２２０は、ロウアドレス及びカラムアドレスによって指定されたＦＢＣ１０に対して、データの書き込み及び読み出しを行う。
【００５５】
これに対して、リダンダンシー判定回路３２０は、アドレスバッファ２６０から与えられたカラムアドレスの所定の上位ビットと、内部に予め格納されている不良メモリセルアドレスのカラムアドレスの所定の上位ビットが一致すると判定した場合には、カラムデコーダ３００に非活性化信号を出力することによりカラムデコーダ３００を非活性化すると共に、リダンダンシーカラムデコーダ３１０に活性化信号を出力することによりリダンダンシーカラムデコーダ３１０を活性化する。
【００５６】
その際、リダンダンシー判定回路３２０は、与えられたカラムアドレスを、選択対象のセンスアンプ２５０Ｒに割り当てられているカラムアドレスに変換し、これをリダンダンシーカラムデコーダ３１０に出力する。
【００５７】
リダンダンシーカラムデコーダ３１０は、与えられたカラムアドレスの所定の上位ビットに基づいて、スイッチ３３０Ｒをオン状態にし、当該オン状態にされたスイッチ３３０Ｒに接続されているセンスアンプ２５０Ｒをデータ入力パッドＤin及びデータ出力パッドＤoutに接続する。
【００５８】
これによりＦＢＣメモリ２２０は、カラムアドレスによって指定されたメモリセルアレイユニット２３０Ａ〜２３０Ｄ内に、不良メモリセルが存在する場合には、当該不良メモリセルが存在するメモリセルアレイユニット２３０Ａ〜２３０Ｄを、リダンダンシーメモリセルアレイユニット２３０Ｒに置き換えて読み書きを行う。
【００５９】
このように、メモリセルとしてＦＢＣ１０を使用するＦＢＣメモリ２２０において、不良メモリセルが存在する場合には、不良メモリセルが存在するメモリセルアレイユニット２３０Ａ〜２３０Ｄを、リダンダンシーメモリセルアレイユニット２３０Ｒに置き換えて読み書きを行うことにより、ＦＢＣメモリ２２０における不良メモリセルを救済することができ、従って高集積性かつ高速に読み書き可能なＦＢＣメモリ２２０の歩留まりを向上することができる。
【００６０】
（３）第３の実施の形態
図６に、第３の実施の形態によるＦＢＣメモリ３４０の構成を示す。ＦＢＣメモリ３４０は、メモリセルアレイを、バンクと呼ばれる複数のブロックに分割して管理し、当該バンク単位で読み書きを実行する。本実施の形態の場合、ＦＢＣメモリ３４０は、通常のメモリセルアレイとして、４つのバンクＢＫ０〜ＢＫ３を設けると共に、不良メモリセルを救済するためのリダンダンシーメモリセルアレイとして、リダンダンシーバンクＢＫＲを設けている。
【００６１】
これら各バンクＢＫ０〜ＢＫ３のメモリセルアレイ３５０Ａ〜３５０Ｄと、リダンダンシーバンクＢＫＲのリダンダンシーメモリセルアレイ３５０Ｒには、第１及び第２の実施の形態と同様に、ロウデコーダ３６０Ａ〜３６０Ｒ、ワード線ドライバ３７０Ａ〜３７０Ｒ、ＢＳ（ビット線選択スイッチ）デコーダ３８０Ａ〜３８０Ｒ、ビット線選択スイッチ（ＢＬＳ）３９０Ａ〜３９０Ｒ、センスアンプ（Ｓ／Ａ）４００Ａ〜４００Ｒ、カラムデコーダ４１０Ａ〜４１０Ｒがそれぞれ所定位置に配置されている。
【００６２】
このＦＢＣメモリ３４０では、バンクＢＫ０〜ＢＫ３のメモリセルアレイ３５０Ａ〜３５０Ｄの中に不良メモリセルが存在する場合には、当該不良メモリセルが存在するワード線ＷＬを、リダンダンシーバンクＢＫＲのリダンダンシーメモリセルアレイ３５０Ｒに含まれる所望のワード線ＷＬに置き換えて読み書きを行うことにより、不良メモリセルの救済を実行する。
【００６３】
すなわち、リダンダンシーバンクＢＫＲのリダンダンシーメモリセルアレイ３５０Ｒは、バンクＢＫ０〜ＢＫ３のうちの、不良メモリセルが存在するワード線ＷＬを置き換えるためのリダンダンシーワード線ＲＷＬからなる。
【００６４】
具体的には、ＦＢＣメモリ３４０は、外部からアドレスバッファ４２０を介して与えられたバンクアドレスを、バンクデコーダ４３０及びリダンダンシー判定回路４５０に入力する。
【００６５】
これと共にＦＢＣメモリ３４０は、外部からアドレスバッファ４２０を介して与えられたロウアドレスを、リダンダンシー判定回路４５０に入力する。
【００６６】
リダンダンシー判定回路４５０は、アドレスバッファ４２０から与えられたバンクアドレスと、内部に予め格納されている不良メモリセルアドレスのバンクアドレスとを比較すると共に、アドレスバッファ４２０から与えられたロウアドレスと、不良メモリセルアドレスのロウアドレスとを比較する。
【００６７】
その結果、リダンダンシー判定回路４５０は、バンクアドレス又はロウアドレスが一致しない、若しくはバンクアドレス及びロウアドレスのいずれも一致しないと判定した場合には、バンクデコーダ４３０に活性化信号を出力することによりバンクデコーダ４３０を活性化すると共に、リダンダンシーバンクデコーダ４４０に非活性化信号を出力することによりリダンダンシーバンクデコーダ４４０を非活性化する。
【００６８】
バンクデコーダ４３０は、与えられたバンクアドレスに基づいて所望のバンクＢＫ０〜ＢＫ３を選択して活性化する。そして、この活性化されたバンクＢＫ０〜ＢＫ３は、外部からアドレスバッファ４２０を介して与えられたロウアドレス及びカラムアドレスに基づいて、所望のＦＢＣ１０に対してデータの書き込み及び読み出しを行う。
【００６９】
これに対して、リダンダンシー判定回路４５０は、アドレスバッファ４２０から与えられたバンクアドレスと、内部に予め格納されている不良メモリセルアドレスのバンクアドレスとが一致すると共に、アドレスバッファ４２０から与えられたロウアドレスと、不良メモリセルアドレスのロウアドレスが一致すると判定した場合には、バンクデコーダ４３０に非活性化信号を出力してバンクデコーダ４３０を非活性化する一方、リダンダンシーバンクデコーダ４４０に活性化信号を出力してリダンダンシーバンクデコーダ４４０を活性化する。
【００７０】
その際、リダンダンシー判定回路４５０は、与えられたバンクアドレスを、選択対象のリダンダンシーバンクに割り当てられているバンクアドレスに変換し、これをリダンダンシーバンクデコーダ４４０に出力する。
【００７１】
この場合、リダンダンシーバンクデコーダ４４０は、リダンダンシーバンクＢＫＲを選択して活性化する。そして、この活性化されたリダンダンシーバンクＢＫＲは、外部からアドレスバッファ４２０を介して与えられたロウアドレス及びカラムアドレスに基づいて、所望のＦＢＣ１０に対してデータの書き込み及び読み出しを行う。
【００７２】
これにより、例えば図７に示すように、ＦＢＣメモリ３４０は、バンクＢＫ０のワード線ＷＬ１上に不良メモリセルが存在する場合には、当該ワード線ＷＬ１をリダンダンシーバンクＢＫＲのリダンダンシーワード線ＲＷＬ１に置き換えて読み書きを行い、バンクＢＫ１のワード線ＷＬ３及びバンクＢＫ３のワード線ＷＬ６上に不良メモリセルが存在する場合も、同様にして、リダンダンシーバンクＢＫＲのリダンダンシーワード線ＲＷＬ３及びＲＷＬ６にそれぞれ置き換えて読み書きを行う。
【００７３】
このように、メモリセルとしてＦＢＣ１０を使用するＦＢＣメモリ３４０において、不良メモリセルが存在する場合には、不良メモリセルが存在するバンクＢＫのワード線ＷＬを、リダンダンシーバンクＢＫＲのリダンダンシーワード線ＲＷＬに置き換えて読み書きを行うことにより、ＦＢＣメモリ３４０における不良メモリセルを救済することができ、従って高集積性かつ高速に読み書き可能なＦＢＣメモリ３４０の歩留まりを向上することができる。
【００７４】
（４）第４の実施の形態
図８に、第４の実施の形態によるＦＢＣメモリ４００の構成を示し、図９に、ＦＢＣメモリ４００のメモリセルアレイ４１０、ビット線選択スイッチ群４２０及びセンスアンプ群４３０の詳細な構成を示す。
【００７５】
図９に示すように、このＦＢＣメモリ４００は、各ビット線選択スイッチ（ＢＬＳ）４２０Ａ〜４２０Ｎに、例えば４本のビット線ＢＬをそれぞれ接続し、さらに不良メモリセルを救済するためのリダンダンシーメモリセルとして、リダンダンシービット線ＲＢＬを接続している。
【００７６】
これにより、不良メモリセルが存在した場合には、不良メモリセルが存在するビット線ＢＬを、当該ビット線ＢＬが接続されているビット線選択スイッチ４２０Ａ〜４２０Ｎのリダンダンシービット線ＲＢＬに置き換えて読み書きを行うことにより、不良メモリセルの救済を実行する。
【００７７】
ところで、メモリセルアレイ４１０には、データを読み出したときに、当該読み出されたデータが“１”又は“０”のいずれであるかを判別する際の基準となるリファレンス電流を発生させるためのダミーセルＤＭＣが配置されている。
【００７８】
このダミーセルＤＭＣとしては、データ“０”が書き込まれたダミーセルＤＭＣ０と、データ“１”が書き込まれたダミーセルＤＭＣ１とがある。これらダミーセルＤＭＣ０群が接続されたダミービット線ＤＢＬ０と、ダミーセルＤＭＣ１群が接続されたダミービット線ＤＢＬ１とは、ダミービット線選択スイッチ４２０ＡＢに接続されている。
【００７９】
ダミービット線選択スイッチ４２０ＡＢは、ビット線選択スイッチ４２０Ａ及び４２０Ｂ間に配置され、読み出し対象のＦＢＣ１０と同一のワード線ＷＬに配置されているダミーセルＤＭＣ０及びＤＭＣ１から流れる電流すなわちセル電流の和をとり、その結果得たリファレンス電流をリファレンス電位生成回路４３０ＡＢに出力する。
【００８０】
リファレンス電位生成回路４３０ＡＢは、センスアンプ４３０Ａ及び４３０Ｂ間に配置され、リファレンス電流に応じたリファレンス電位を生成し、これをセンスアンプ４３０Ａ及び４３０Ｂに出力する。
【００８１】
センスアンプ４３０Ａは、読み出し対象のＦＢＣ１０からビット線選択スイッチ４２０Ａを介して流れてくるセル電流を２倍する。センスアンプ４２０Ａは、２倍されたセル電流の電流値に応じた電位と、リファレンス電位生成回路４３０ＡＢから出力されるリファレンス電位とを比較することにより、読み出されたデータが“１”又は“０”のいずれであるかを判定する。
【００８２】
本実施の形態の場合、ビット線選択スイッチ４２０Ａ〜４２０Ｎと同様に、ダミービット線選択スイッチ４２０ＡＢにおいても、不良メモリセルを救済するためのリダンダンシーメモリセルとして、リダンダンシーダミービット線ＲＤＢＬが接続されている。
【００８３】
これにより、ダミービット線ＤＢＬ０又はダミービット線ＤＢＬ１に不良メモリセルが存在した場合には、不良メモリセルが存在するダミービット線ＤＢＬを、当該ダミービット線ＤＢＬが接続されているダミービット線選択スイッチ４２０ＡＢのリダンダンシーダミービット線ＲＤＢＬに置き換えて読み書きを行うことにより、不良メモリセルの救済を実行する。
【００８４】
以下、ＦＢＣメモリ４００の回路動作について説明する。図８に示すように、ＦＢＣメモリ４００は、外部からアドレスバッファ４４０を介して与えられたロウアドレスを、ロウデコーダ４５０に入力する。ロウデコーダ４５０は、与えられたロウアドレスに基づいて所望のワード線ＷＬを選択する。そしてワード線ドライバ４６０は、この選択されたワード線ＷＬの電位を“Ｈ”レベルにして活性化する。
【００８５】
ＦＢＣメモリ４００は、外部からアドレスバッファ４４０を介して与えられたカラムアドレスを、ＢＳ（ビット線選択スイッチ）デコーダ４７０、リダンダンシー判定回路４９０及びカラムデコーダ５００に入力する。
【００８６】
リダンダンシー判定回路４９０は、アドレスバッファ４４０から与えられたカラムアドレスの所定の下位ビットと、内部に予め格納されている不良メモリセルアドレスのカラムアドレスの所定の下位ビットとを比較する。
【００８７】
その結果、リダンダンシー判定回路４９０は、両者が一致しないと判定した場合には、ＢＳデコーダ４７０に活性化信号を出力することによりＢＳデコーダ４７０を活性化すると共に、リダンダンシーＢＳデコーダ４８０に非活性化信号を出力することによりリダンダンシーＢＳデコーダ４８０を非活性化する。
【００８８】
これに対して、リダンダンシー判定回路４９０は、両者が一致すると判定した場合には、ＢＳデコーダ４７０に非活性化信号を出力することによりＢＳデコーダ４７０を非活性化すると共に、リダンダンシーＢＳデコーダ４８０に活性化信号を出力することによりリダンダンシーＢＳデコーダ４８０を活性化する。
【００８９】
その際、リダンダンシー判定回路４９０は、与えられたカラムアドレスのうち、所定の下位ビットを、選択対象のリダンダンシービット線ＢＬに割り当てられているカラムアドレスに変換し、これをリダンダンシーＢＳデコーダ４８０に出力する。
【００９０】
リダンダンシーＢＳデコーダ４８０は、与えられたカラムアドレスの所定の下位ビットに基づいてビット線選択信号を生成し、これをビット線選択スイッチ４２０Ａ〜４２０Ｎ及びダミービット線選択スイッチ４２０ＡＢ〜４２０ＭＮ（図示せず）にそれぞれ出力する。
【００９１】
ビット線選択スイッチ４２０Ａ〜４２０Ｎ及びダミービット線選択スイッチ４２０ＡＢ〜４２０ＭＮは、与えられたビット線選択信号に基づいて、リダンダンシービット線ＲＢＬ及びリダンダンシーダミービット線ＲＤＢＬを、対応するセンスアンプ４３０Ａ〜４３０Ｎ及びリファレンス生成回路４３０ＡＢ〜４３０ＭＮ（図示せず）にそれぞれ接続する。
【００９２】
カラムデコーダ５００は、与えられたカラムアドレスの所定の上位ビットに基づいて、複数のセンスアンプ（Ｓ／Ａ）４３０Ａ〜４３０Ｎの中から、所望のセンスアンプ４３０Ａ〜４３０Ｎを選択し、これをデータ入力パッドＤin及びデータ出力パッドＤoutに接続する。
【００９３】
これによりＦＢＣメモリ４００は、カラムアドレスによって指定されたビット線ＢＬ又はダミービット線ＤＢＬに、不良メモリセルが存在する場合には、当該不良メモリセルが存在するビット線ＢＬ又はダミービット線ＤＢＬを、リダンダンシービット線ＲＢＬ又はリダンダンシーダミービット線ＲＤＢＬに置き換えて読み書きを行う。
【００９４】
このように、メモリセルとしてＦＢＣ１０を使用するＦＢＣメモリ４００において、不良メモリセルが存在する場合には、不良メモリセルが存在するビット線ＢＬを、当該ビット線ＢＬが接続されているビット線選択スイッチ４２０Ａ〜４２０Ｎのリダンダンシービット線ＲＢＬに置き換えて読み書きを行うことにより、ＦＢＣメモリ４００における不良メモリセルを救済することができ、従って高集積性かつ高速に読み書き可能なＦＢＣメモリ４００の歩留まりを向上することができる。
【００９５】
（５）第５の実施の形態
図１０に、第５の実施の形態によるＦＢＣメモリ６００の構成を示し、図１１に、ＦＢＣメモリ６００のメモリセルアレイ６１０、ビット線選択スイッチ群６２０及びセンスアンプ群６３０の詳細な構成を示す。さらに図１２に、ＦＢＣメモリ６００のサブワード線ドライバ６９０及び７００の具体的な構成を示す。
【００９６】
図１１に示すように、このＦＢＣメモリ６００は、各ビット線選択スイッチ（ＢＬＳ）６２０Ａ〜６２０Ｎに、例えば４本のビット線ＢＬをそれぞれ接続すると共に、ダミービット線選択スイッチ６２０ＡＢ〜６２０ＭＮに、例えば２本のダミービット線ＤＢＬをそれぞれ接続している。
【００９７】
ＦＢＣメモリ６００では、不良メモリセルが存在した場合に、当該不良メモリセルを救済するための置き換えの単位として、同一のワード線ＷＬに接続されている複数のメモリセルＭＣからなるセグメントＳＥＧと呼ばれる単位を採用する。
【００９８】
このセグメントＳＥＧは、例えば８個のメモリセルＭＣと、データ“０”が書き込まれた１個のダミーセルＤＭＣ０と、データ“１”が書き込まれた１個のダミーセルＤＭＣ１とからなるが、メモリセルＭＣの数は必ずしも８個である必要はなく、またダミーセルＤＭＣ０及びＤＭＣ１も、必ずしも１個である必要はなく、同一の数であれば良い。
【００９９】
このＦＢＣメモリ６００は、不良メモリセルを救済するためのリダンダンシーメモリセルとして、複数のリダンダンシーセグメントＲＳＥＧからなるリダンダンシーワード線ＲＷＬを設け、不良メモリセルが存在した場合には、不良メモリセルが存在するセグメントＳＥＧを、リダンダンシーワード線ＲＷＬの対応するリダンダンシーセグメントＲＳＥＧに置き換えて読み書きを行うことにより、不良メモリセルの救済を実行する。
【０１００】
以下、ＦＢＣメモリ６００の回路動作について説明する。図１１及び図１２に示すように、このＦＢＣメモリ６００では、４本のワード線ＷＬ毎にリダンダンシーワード線ＲＷＬが設けられ、さらにこれら４本のワード線ＷＬ及び１本のリダンダンシーワード線ＲＷＬからなるユニットを選択するためのグローバルワード線ＧＷＬが設けられている。
【０１０１】
メインロウデコーダ６５０は、外部からアドレスバッファ６４０を介して与えられたロウアドレスの所定の上位ビットに基づいて、所望のグローバルワード線ＧＷＬを選択する。そしてグローバルワード線ドライバ６８０は、この選択されたグローバルワード線ＧＷＬの電位を“Ｌ”レベルにすると共に、他のグローバルワード線ＧＷＬの電位を“Ｈ”レベルにする。
【０１０２】
ところで、ＦＢＣメモリ６００は、外部からアドレスバッファ６４０を介して与えられたロウアドレス及びカラムアドレスのうち、ロウアドレスをセグメントロウデコーダ６６０Ａ〜６６０Ｎに入力すると共に、ロウアドレス及びカラムアドレスをリダンダンシー判定回路６７０Ａ〜６７０Ｎに入力する。
【０１０３】
リダンダンシー判定回路６７０Ａは、アドレスバッファ６４０から与えられたロウアドレス及びカラムアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレス及びカラムアドレスとを比較する。因みに、本実施の形態では、判定の際、ロウアドレスとカラムアドレスの両方が必要であるが、アドレスノンマルチプレクス方式を採用することにより、読み出し速度が遅くなることを回避することができる。
【０１０４】
その結果、リダンダンシー判定回路６７０Ａは、与えられたロウアドレス及びカラムアドレスによって指定されたメモリセルＭＣが属するセグメントＳＥＧに、不良メモリセルが存在しないと判定した場合には、サブワード線ドライバ６９０Ａのインバータ６９０ＡＡ及びＡＮＤ回路６９０ＡＢ〜６９０ＡＥに“Ｈ”レベルを出力する。
【０１０５】
リダンダンシー判定回路６７０Ｂ〜６９０Ｎについても、リダンダンシー判定回路６７０Ａと同様に、アドレスバッファ６４０から与えられたロウアドレス及びカラムアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレス及びカラムアドレスとを比較し、その結果、指定されたメモリセルＭＣが属するセグメントＳＥＧに、不良メモリセルが存在しないと判定した場合には、サブワード線ドライバ６９０Ｂ〜６９０Ｎにそれぞれ“Ｈ”レベルを出力する。
【０１０６】
この場合、セグメントロウデコーダ６６０Ａは、与えられたロウアドレスの下位ビットに基づいて、サブワード線ドライバ６９０Ａの各ＡＮＤ回路６９０ＡＢ〜６９０ＡＥに接続されている４本の信号線の中から所望の信号線を選択し、当該選択した信号線の電位を“Ｈ”レベルにすると共に、他の信号線の電位を“Ｌ”レベルにする。
【０１０７】
セグメントロウデコーダ６６０Ｂ〜６６０Ｎも、セグメントロウデコーダ６６０Ａと同様に、与えられたロウアドレスの下位ビットに基づいて、サブワード線ドライバ６９０Ｂ〜６９０Ｎに接続されている４本の信号線の中から、セグメントロウデコーダ６６０Ａによって選択された信号線と対応する所望の信号線を選択し、当該選択した信号線の電位を“Ｈ”レベルにすると共に、他の信号線の電位を“Ｌ”レベルにする。
【０１０８】
インバータ６９０ＡＡは、リダンダンシー判定回路６７０Ａから与えられた“Ｈ”レベルを反転することにより、信号線ＲＷＬＤＶの電位を“Ｌ”レベルにする。ＡＮＤ回路６９０ＡＢ〜６９０ＡＥは、リダンダンシー判定回路６７０Ａから与えられた“Ｈ”レベルと、セグメントロウデコーダ６６０Ａから与えられた論理レベルの論理積を演算することにより、信号線ＷＬＤＶ０〜ＷＬＤＶ３の電位を、演算結果に応じた論理レベルにする。
【０１０９】
これによりサブワード線ドライバ６９０Ａは、信号線ＷＬＤＶ０〜ＷＬＤＶ３のうち、セグメントロウデコーダ６６０Ａによって選択されたＡＮＤ回路６９０ＡＢ〜６９０ＡＥに接続されている信号線ＷＬＤＶの電位を“Ｈ”レベルにすると共に、信号線ＷＬＤＶ０〜ＷＬＤＶ３のうちの他の信号線ＷＬＤＶと信号線ＲＷＬＤＶの電位を“Ｌ”レベルにする。
【０１１０】
サブワード線ドライバ７００Ａは、ワード線ＷＬのうち所望のセグメントＳＥＧを活性化するためのインバータＩＮＶと、リダンダンシーワード線ＲＷＬのうち所望のリダンダンシーセグメントＲＳＥＧを活性化するためのインバータＲＩＮＶとを有し、サブワード線ドライバ７００Ｂ〜７００Ｎについても同様である。
【０１１１】
インバータＩＮＶは、ＮＭＯＳとＰＭＯＳを直列接続したＣＭＯＳインバータからなり、その電源端子は信号線ＷＬＤＶに接続され、入力端子はグローバルワード線ＧＷＬに接続され、出力端子はサブワード線ＳＷＬを介してワード線ＷＬの所望のセグメントＳＥＧに接続されている。
【０１１２】
インバータＲＩＮＶは、インバータＩＮＶと同様に、ＣＭＯＳインバータからなり、その電源端子は信号線ＲＷＬＤＶに接続され、入力端子はグローバルワード線ＧＷＬに接続され、出力端子はサブワード線ＳＷＬを介してリダンダンシーワード線ＲＷＬの所望のリダンダンシーセグメントＲＳＥＧに接続されている。
【０１１３】
これにより、インバータＩＮＶは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＷＬＤＶの電位が“Ｈ”レベルにされた場合、出力端子に接続されるサブワード線ＳＷＬの電位を“Ｈ”レベルにすることにより、当該サブワード線ＳＷＬに接続されているセグメントＳＥＧの電位を“Ｈ”レベルにして活性化する。
【０１１４】
これに対して、インバータＩＮＶは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＷＬＤＶの電位が“Ｌ”レベルにされた場合、出力端子に接続されるサブワード線ＳＷＬの電位を“Ｌ”レベルにすることにより、当該サブワード線ＳＷＬに接続されているセグメントＳＥＧの電位を“Ｌ”レベルにして非活性化する。
【０１１５】
なお、この場合、インバータＲＩＮＶでは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＷＬＤＶの電位が“Ｌ”レベルにされているため、出力端子に接続されるサブワード線ＳＷＬの電位が“Ｌ”レベルになり、当該サブワード線ＳＷＬに接続されているリダンダンシーセグメントＲＳＥＧの電位を“Ｌ”レベルにして非活性化する。
【０１１６】
このようにして、同一のワード線ＷＬ上に位置するセグメントＳＥＧをそれぞれ選択して活性化することにより、４本のワード線ＷＬ及び１本のリダンダンシーワード線ＲＷＬからなるユニットの中から、所望の１本のワード線ＷＬを選択して活性化する。
【０１１７】
ところで、リダンダンシー判定回路６７０Ａは、与えられたロウアドレス及びカラムアドレスによって指定されたメモリセルＭＣが属するセグメントＳＥＧに、不良メモリセルが存在すると判定した場合には、サブワード線ドライバ６９０Ａのインバータ６９０ＡＡ及びＡＮＤ回路６９０ＡＢ〜６９０ＡＥに“Ｌ”レベルを出力する。
【０１１８】
リダンダンシー判定回路６７０Ｂ〜６９０Ｎについても、リダンダンシー判定回路６７０Ａと同様に、アドレスバッファ６４０から与えられたロウアドレス及びカラムアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレス及びカラムアドレスとを比較し、その結果、指定されたメモリセルＭＣが属するセグメントＳＥＧに、不良メモリセルが存在すると判定した場合には、サブワード線ドライバ６９０Ｂ〜６９０Ｎにそれぞれ“Ｌ”レベルを出力する。
【０１１９】
この場合、セグメントロウデコーダ６６０Ａは、与えられたロウアドレスの下位ビットに基づいて、サブワード線ドライバ６９０Ａの各ＡＮＤ回路６９０ＡＢ〜６９０ＡＥに接続されている４本の信号線の中から所望の信号線を選択し、当該選択した信号線の電位を“Ｈ”レベルにすると共に、他の信号線の電位を“Ｌ”レベルにする。
【０１２０】
セグメントロウデコーダ６６０Ｂ〜６６０Ｎも、セグメントロウデコーダ６６０Ａと同様に、与えられたロウアドレスの下位ビットに基づいて、サブワード線ドライバ６９０Ｂ〜６９０Ｎに接続されている４本の信号線の中から、セグメントロウデコーダ６６０Ａによって選択された信号線と対応する所望の信号線を選択し、当該選択した信号線の電位を“Ｈ”レベルにすると共に、他の信号線の電位を“Ｌ”レベルにする。
【０１２１】
インバータ６９０ＡＡは、リダンダンシー判定回路６７０Ａから与えられた“Ｌ”レベルを反転することにより、信号線ＲＷＬＤＶの電位を“Ｈ”レベルにする。ＡＮＤ回路６９０ＡＢ〜６９０ＡＥは、リダンダンシー判定回路６７０Ａから与えられた“Ｌ”レベルと、セグメントロウデコーダ６６０Ａから与えられた論理レベルの論理積を演算することにより、信号線ＷＬＤＶ０〜ＷＬＤＶ３の電位を“Ｌ”レベルにする。
【０１２２】
これにより、インバータＲＩＮＶでは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＲＷＬＤＶの電位が“Ｈ”レベルにされているため、出力端子に接続されるサブワード線ＳＷＬの電位が“Ｈ”レベルになり、当該サブワード線ＳＷＬに接続されているリダンダンシーセグメントＲＳＥＧの電位を“Ｈ”レベルにして活性化する。
【０１２３】
これに対して、インバータＩＮＶは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＷＬＤＶの電位が“Ｌ”レベルになるため、出力端子に接続されるサブワード線ＳＷＬの電位がＬ”レベルになり、当該サブワード線ＳＷＬに接続されている３つのセグメントＳＥＧの電位を“Ｌ”レベルにして非活性化する。
【０１２４】
このようにして、リダンダンシーワード線ＲＷＬ上に位置するリダンダンシーセグメントＲＳＥＧを選択して活性化することにより、４本のワード線ＷＬ及び１本のリダンダンシーワード線ＲＷＬからなるユニットの中から、１本のリダンダンシーワード線ＲＷＬを選択して活性化する。
【０１２５】
なお、ＦＢＣメモリ６００は、カラムアドレスをＢＳデコーダ７１０及びカラムデコーダ７２０に入力し、当該ＢＳデコーダ７１０及びカラムデコーダ７２０によって、所望のビット線ＢＬ及びセンスアンプ６３０Ａ〜６３０Ｎを選択することにより、所望のメモリセルＭＣに対して読み書きを行う。
【０１２６】
ここで、例えばワード線ＷＬ０のセグメントＳＥＧ６とワード線ＷＬ１のセグメントＳＥＧ３に、不良メモリセルが存在する場合の不良メモリセル救済方法について図１３を用いて説明する。
【０１２７】
この場合、ＦＢＣメモリ６００は、ワード線ＷＬ０のセグメントＳＥＧ６に含まれるメモリセルＭＣに対して読み書きを行う場合には、当該ワード線ＷＬ０をリダンダンシーワード線ＲＷＬ０に置き換えることにより、ワード線ＷＬ０のセグメントＳＥＧ６を、リダンダンシーワード線ＲＷＬ０のリダンダンシーセグメントＳＥＧ６に置き換えて読み書きを行う。
【０１２８】
これに対して、ＦＢＣメモリ６００は、ワード線ＷＬ０のうち、不良メモリセルが存在しないセグメントＳＥＧ３のメモリセルＭＣに対して読み書きを行う場合には、置き換えを実行することなく読み書きを行うことにより、ワード線ＷＬ０上に位置する正常なメモリセルＭＣの有効利用を図ることができ、第１の実施の形態と比較して、効率良く置き換えを行うことができる。
【０１２９】
またＦＢＣメモリ６００は、ワード線ＷＬ１のセグメントＳＥＧ３に含まれるメモリセルＭＣに対して読み書きを行う場合には、当該ワード線ＷＬ１のセグメントＳＥＧ３を、ワード線ＷＬ０のセグメントＳＥＧ６を置き換えたときと同一のリダンダンシーワード線ＲＷＬ０上に位置するリダンダンシーセグメントＳＥＧ３に置き換えて読み書きを行う。
【０１３０】
このように、メモリセルＭＣとしてＦＢＣ１０を使用するＦＢＣメモリ６００において、指定されたメモリセルＭＣが属するセグメントＳＥＧに、不良メモリセルが存在する場合には、当該セグメントＳＥＧを、リダンダンシーワード線ＲＷＬのリダンダンシーセグメントＲＳＥＧに置き換えて読み書きを行い、不良メモリセルが存在しない場合には、置き換えを実行することなく読み書きを行うことにより、第１の実施の形態と比較して効率良く、不良メモリセルを救済することができ、従って高集積性かつ高速に読み書き可能なＦＢＣメモリ６００の歩留まりを向上することができる。
【０１３１】
（６）第６の実施の形態
図１４に、第６の実施の形態によるＦＢＣメモリ８００の構成を示し、図１５に、ＦＢＣメモリ８００のサブワード線ドライバ（ＳＷＬＤＶ）８８０Ａ〜８８０Ｎの具体的な構成を示す。さらに図１６に、メモリセルアレイ８９０におけるリダンダンシーワード線ＲＷＬの配置位置と不良メモリ救済方法の具体例を示す。
【０１３２】
このＦＢＣメモリ８００では、４本のワード線ＷＬに対して４本のリダンダンシーワード線ＷＬが設けられると共に、これら４本のワード線ＷＬからなるユニットを選択するためのグローバルワード線ＧＷＬと、４本のリダンダンシーワード線ＷＬからなるユニットを選択するためのリダンダンシーグローバルワード線ＲＧＷＬとが順次交互に配置されている。
【０１３３】
本実施の形態の場合、ＦＢＣメモリ８００は、不良メモリセルが存在した場合に、当該不良メモリセルを救済するための置き換えの単位として、１本のグローバルワード線ＲＷＬに設けられている４本のワード線ＷＬにカラム方向に沿って位置する４個のセグメントＳＥＧを採用する。以下、この４個のセグメントＳＥＧをセグメントユニットＳＥＧＵと定義する。
【０１３４】
これによりＦＢＣメモリ８００は、このセグメントユニットＳＥＧＵの中に、不良メモリセルが存在する場合には、当該セグメントユニットＳＥＧＵを、予め用意されている４個のリダンダンシーセグメントＲＳＥＧからなるリダンダンシーセグメントユニットＲＳＥＧＵに置き換えて読み書きを行うことにより、不良メモリセルの救済を実行する。
【０１３５】
以下、ＦＢＣメモリ８００の回路動作について説明する。図１４及び図１５に示すように、ＦＢＣメモリ８００は、外部からアドレスバッファ８１０を介して与えられたロウアドレス及びカラムアドレスをリダンダンシー判定回路８２０に入力すると共に、ロウアドレスをメインロウデコーダ８３０、リダンダンシーメインロウデコーダ８４０及びセグメントロウデコーダ８５０Ａ〜８５０Ｎに入力する。
【０１３６】
リダンダンシー判定回路８２０は、アドレスバッファ８１０から与えられたロウアドレス及びカラムアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレス及びカラムアドレスとを比較する。
【０１３７】
その結果、リダンダンシー判定回路８２０は、与えられたロウアドレス及びカラムアドレスによって指定されたメモリセルＭＣが属するセグメントユニットＳＥＧＵに、不良メモリセルが存在しないと判定した場合には、メインロウデコーダ８３０に活性化信号を出力することによりメインロウデコーダ８３０を活性化すると共に、リダンダンシーメインロウデコーダ８４０に非活性化信号を出力することによりリダンダンシーメインロウデコーダ８４０を非活性化する。
【０１３８】
メインロウデコーダ８３０は、与えられたロウアドレスの所定の上位ビットに基づいて所望のグローバルワード線ＧＷＬを選択する。そしてグローバルワード線ドライバ（ＧＷＬＤＶ）８６０は、この選択されたグローバルワード線ＧＷＬの電位を“Ｌ”レベルにすると共に、他のグローバルワード線ＧＷＬの電位を“Ｈ”レベルにする。またリダンダンシーグローバルワード線ドライバ（ＲＧＷＤＶ）８７０は、リダンダンシーグローバルワード線ＲＧＷＬの電位を“Ｈ”レベルにする。
【０１３９】
セグメントロウデコーダ８５０Ａ〜８５０Ｎは、与えられたロウアドレスの所定の下位ビットに基づいて、信号線ＷＬＤＶ０〜ＷＬＤＶ３のうち所望の信号線ＷＬＤＶを選択し、当該選択した信号線ＷＬＤＶの電位を“Ｈ”レベルにすると共に、他の信号線ＷＬＤＶの電位を“Ｌ”レベルにする。
【０１４０】
サブワード線ドライバ８８０Ａは、ワード線ＷＬの所望のセグメントＳＥＧを活性化するためのインバータＩＮＶと、リダンダンシーワード線ＲＷＬの所望のリダンダンシーセグメントＲＳＥＧを活性化するためのインバータＲＩＮＶとを有し、サブワード線ドライバ８８０Ｂ〜８８０Ｎについても同様である。
【０１４１】
インバータＩＮＶは、ＮＭＯＳとＰＭＯＳを直列接続したＣＭＯＳインバータからなり、その電源端子は信号線ＷＬＤＶに接続され、入力端子はグローバルワード線ＧＷＬに接続され、出力端子はサブワード線ＳＷＬを介してワード線ＷＬの所望のセグメントＳＥＧに接続されている。
【０１４２】
インバータＲＩＮＶは、インバータＩＮＶと同様に、ＣＭＯＳインバータからなり、その電源端子は信号線ＷＬＤＶに接続され、入力端子はリダンダンシーグローバルワード線ＲＧＷＬに接続され、出力端子はサブワード線ＳＷＬを介してリダンダンシーワード線ＲＷＬの所望のリダンダンシーセグメントＲＳＥＧに接続されている。
【０１４３】
これにより、インバータＩＮＶは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＷＬＤＶの電位が“Ｈ”レベルにされた場合、出力端子に接続されるサブワード線ＳＷＬの電位を“Ｈ”レベルにすることにより、当該サブワード線ＳＷＬに接続されているセグメントＳＥＧの電位を“Ｈ”レベルにして活性化する。
【０１４４】
これに対して、インバータＩＮＶは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＷＬＤＶの電位が“Ｌ”レベルにされた場合、出力端子に接続されるサブワード線ＳＷＬの電位を“Ｌ”レベルにすることにより、当該サブワード線ＳＷＬに接続されているセグメントＳＥＧの電位を“Ｌ”レベルにして非活性化する。
【０１４５】
なお、この場合、インバータＲＩＮＶでは、入力端子に接続されたリダンダンシーグローバルワード線ＲＧＷＬの電位が“Ｈ”レベルにされているため、電源端子に接続された信号線ＷＬＤＶの電位が“Ｈ”レベル又は“Ｌ”レベルのいずれであっても、出力端子に接続されるサブワード線ＳＷＬの電位が“Ｌ”レベルになり、当該サブワード線ＳＷＬに接続されているリダンダンシーセグメントＲＳＥＧの電位を“Ｌ”レベルにして非活性化する。
【０１４６】
このようにして、同一のワード線ＷＬ上に位置するセグメントＳＥＧをそれぞれ選択して活性化することにより、４本のワード線ＷＬの中から、所望の１本のワード線ＷＬを選択して活性化する。
【０１４７】
これに対して、リダンダンシー判定回路８２０は、与えられたロウアドレス及びカラムアドレスによって指定されたメモリセルＭＣが属するセグメントユニットＳＥＧＵに、不良メモリセルが存在すると判定した場合には、メインロウデコーダ８３０に非活性化信号を出力することによりメインロウデコーダ８３０を非活性化すると共に、リダンダンシーメインロウデコーダ８４０に活性化信号を出力することによりリダンダンシーメインロウデコーダ８４０を活性化する
リダンダンシーメインロウデコーダ８４０は、与えられたロウアドレスの所定の上位ビットに基づいて所望のリダンダンシーグローバルワード線ＲＧＷＬを選択する。そしてリダンダンシーグローバルワード線ドライバ（ＲＧＷＬＤＶ）８７０は、この選択されたリダンダンシーグローバルワード線ＲＧＷＬの電位を“Ｌ”レベルにすると共に、他のリダンダンシーグローバルワード線ＲＧＷＬの電位を“Ｈ”レベルにする。またグローバルワード線ドライバ（ＧＷＤＶ）８６０は、グローバルワード線ＧＷＬの電位を“Ｈ”レベルにする。
【０１４８】
セグメントロウデコーダ８５０Ａ〜８５０Ｎは、与えられたロウアドレスの所定の下位ビットに基づいて、信号線ＷＬＤＶ０〜ＷＬＤＶ３のうち所望の信号線ＷＬＤＶを選択し、当該選択した信号線ＷＬＤＶの電位を“Ｈ”レベルにすると共に、他の信号線ＷＬＤＶの電位を“Ｌ”レベルにする。
【０１４９】
この場合、インバータＩＮＶでは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｈ”レベルにされているため、電源端子に接続された信号線ＷＬＤＶの電位が“Ｈ”レベル又は“Ｌ”レベルのいずれであっても、出力端子に接続されるサブワード線ＳＷＬの電位が“Ｌ”レベルになり、当該サブワード線ＳＷＬに接続されているセグメントＳＥＧの電位を“Ｌ”レベルにして非活性化する。
【０１５０】
インバータＲＩＮＶは、入力端子に接続されたリダンダンシーグローバルワード線ＲＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＷＬＤＶの電位が“Ｈ”レベルにされた場合、出力端子に接続されるサブワード線ＳＷＬの電位を“Ｈ”レベルにすることにより、当該サブワード線ＳＷＬに接続されているリダンダンシーセグメントＲＳＥＧの電位を“Ｈ”レベルにして活性化する。
【０１５１】
またインバータＲＩＮＶは、入力端子に接続されたグローバルワード線ＧＷＬの電位が“Ｌ”レベルにされると共に、電源端子に接続された信号線ＷＬＤＶの電位が“Ｌ”レベルにされた場合、出力端子に接続されるサブワード線ＳＷＬの電位を“Ｌ”レベルにすることにより、当該サブワード線ＳＷＬに接続されているリダンダンシーセグメントＲＳＥＧの電位を“Ｌ”レベルにして非活性化する。
【０１５２】
このようにして、同一のリダンダンシーワード線ＲＷＬ上に位置するリダンダンシーセグメントＲＳＥＧをそれぞれ選択して活性化することにより、４本のリダンダンシーワード線ＲＷＬの中から、所望の１本のリダンダンシーワード線ＲＷＬを選択して活性化する。
【０１５３】
なお、ＦＢＣメモリ８００は、カラムアドレスをＢＳデコーダ９２０及びカラムデコーダ９３０に入力し、当該ＢＳデコーダ９２０及びカラムデコーダ９３０によって、所望のビット線ＢＬ及びセンスアンプ９１０Ａ〜９１０Ｎを選択することにより、所望のメモリセルＭＣに対して読み書きを行う。
【０１５４】
例えば図１６に示すように、ＦＢＣメモリ８００は、ワード線ＷＬ０〜ＷＬ３のセグメントＳＥＧ０からなるセグメントユニットＳＥＧＵに含まれるメモリセルＭＣに対して読み書きを行う場合には、当該ワード線ＷＬ０〜ＷＬ３をリダンダンシーワード線ＲＷＬ０〜ＲＷＬ３に置き換えることにより、ワード線ＷＬ０〜ＷＬ３のセグメントＳＥＧ０からなるセグメントユニットＳＥＧを、リダンダンシーワード線ＲＷＬ０〜ＲＷＬ３のセグメントＳＥＧ０からなるリダンダンシーセグメントユニットＲＳＥＧＵに置き換えて読み書きを行う。
【０１５５】
このように、メモリセルＭＣとしてＦＢＣ１０を使用するＦＢＣメモリ８００において、指定されたメモリセルＭＣが属するセグメントユニットＳＥＧＵに、不良メモリセルが存在する場合には、当該セグメントユニットＳＥＧＵをリダンダンシーセグメントユニットＲＳＥＧＵに置き換えて読み書きを行い、不良メモリセルが存在しない場合には、置き換えを実行することなく読み書きを行うことにより、グローバルワード線ＧＷＬ単位で置き換える場合と比較して、効率良く不良メモリセルを救済することができ、従って高集積性かつ高速に読み書き可能なＦＢＣメモリ８００の歩留まりを向上することができる。
【０１５６】
（７）他の実施の形態
なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えばメモリセルは、ＦＢＣに限らず、磁気によってデータを記憶するＭＲＡＭ（Magnetic Random Access Memory）を使用することも可能である。またこのメモリセルとしては、図１７に示すように、ゲート電極６０と対向するように、フローティングボディ４０にゲート絶縁膜１０１０を介して、固定の電位が供給されるバックゲート電極１０２０を形成したＦＢＣ１０００を使用することも可能である。なお、図１に示した要素と同一のものには同一の符号を付して説明を省略する。
【図面の簡単な説明】
【０１５７】
【図１】本発明の実施の形態によるＦＢＣの断面構造を示す縦断面図である。
【図２】本発明の第１の実施の形態によるＦＢＣメモリの構成を示すブロック図である。
【図３】同ＦＢＣメモリのメモリセルアレイの構成を示す回路図である。
【図４】同ＦＢＣメモリによる不良メモリセル救済の説明図である。
【図５】本発明の第２の実施の形態によるＦＢＣメモリの構成を示すブロック図である。
【図６】本発明の第３の実施の形態によるＦＢＣメモリの構成を示すブロック図である。
【図７】同ＦＢＣメモリによる不良メモリセル救済の説明図である。
【図８】本発明の第４の実施の形態によるＦＢＣメモリの構成を示すブロック図である。
【図９】同ＦＢＣメモリのメモリセルアレイ、ビット線選択スイッチ群及びセンスアンプ群の詳細な構成を示すブロック図である。
【図１０】本発明の第５の実施の形態によるＦＢＣメモリの構成を示すブロック図である。
【図１１】同ＦＢＣメモリのメモリセルアレイ、ビット線選択スイッチ群及びセンスアンプ群の詳細な構成を示すブロック図である。
【図１２】同ＦＢＣメモリのサブワード線ドライバの具体的な構成を示す回路図である。
【図１３】同ＦＢＣメモリによる不良メモリセル救済の説明図である。
【図１４】本発明の第６の実施の形態によるＦＢＣメモリの構成を示すブロック図である。
【図１５】同ＦＢＣメモリのサブワード線ドライバの具体的な構成を示す回路図である。
【図１６】同ＦＢＣメモリによる不良メモリセル救済の説明図である。
【図１７】他の実施の形態によるＦＢＣの断面構造を示す縦断面図である。
【符号の説明】
【０１５８】
１０  ＦＢＣ
１００、２２０、３４０、４００、６００、８００  ＦＢＣメモリ
１１０、２３０、３５０、４１０、６１０、８９０  メモリセルアレイ
１２０、３２０、４５０、４９０、６７０、８２０  リダンダンシー判定回路
１４０、２７０、３６０、４５０  ロウデコーダ
１５０  リダンダンシーロウデコーダ
１６０、２８０、３７０、４６０  ワード線ドライバ
１７０、２９０、３８０、４７０、７１０、９２０  ＢＳデコーダ
１８０、３００、４１０、５００、７２０、９３０  カラムデコーダ
１９０、２４０、３９０、４２０、６２０、９００  ビット線選択スイッチ群
２００、２５０、４００、４３０、６３０、９１０  センスアンプ群
２１０  リダンダンシーワード線ドライバ
３１０  リダンダンシーカラムデコーダ
４３０  バンクデコーダ
４４０  リダンダンシーバンクデコーダ
４８０  リダンダンシーＢＳデコーダ
６５０、８３０  メインロウデコーダ
６６０、８５０  セグメントロウデコーダ
６８０、８６０  グローバルワード線ドライバ
６９０、７００、８８０  サブワード線ドライバ
８４０  リダンダンシーメインロウデコーダ
８７０  リダンダンシーグローバルワード線ドライバ
【図１】
2006139856.tif 000003
【図２】
2006139856.tif 000004
【図３】
2006139856.tif 000005
【図４】
2006139856.tif 000006
【図５】
2006139856.tif 000007
【図６】
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【図７】
2006139856.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2006139856.tif 000013
【図１２】
2006139856.tif 000014
【図１３】
2006139856.tif 000015
【図１４】
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【図１５】
2006139856.tif 000017
【図１６】
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【図１７】
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