(57)【要約】【課題】  リーク電流を効果的に低減し、電気特性の向上を図ることである。【解決手段】  半導体装置は、半導体層４０と、半導体層４０の上方に設けられたゲート絶縁層５０と、ゲート絶縁層５０の上方に設けられたゲート電極６０と、半導体層４０におけるゲート電極６０から露出する領域に形成され、ソース領域又はドレイン領域を構成する第１の不純物領域７０，７２と、半導体層４０におけるゲート電極６０から露出する領域に形成され、第１の不純物領域７０，７２とは異なる導電型からなる第２の不純物領域８０，８２と、を含む。ゲート電極６０の少なくとも一方の端部６２は、半導体層４０の第１及び第２の端面４２，４４を被覆している。半導体層４０の第１の端面４２の一方に隣接して第１の不純物領域７０が配置され、半導体層４０の第１の端面４２の他方に隣接して第２の不純物領域８０が配置されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層における前記ゲート電極から露出する領域に形成され、ソース領域又はドレイン領域を構成する第１の不純物領域と、
前記半導体層における前記ゲート電極から露出する領域に形成され、前記第１の不純物領域とは異なる導電型からなる第２の不純物領域と、
を含み、
前記ゲート電極の少なくとも一方の端部は、前記半導体層の端面を被覆してなり、
前記半導体層の前記端面の一方に隣接して前記第１の不純物領域が配置され、前記半導体層の前記端面の他方に隣接して前記第２の不純物領域が配置されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極の少なくとも一方の端部は、前記半導体層の第１及び第２の端面を被覆してなり、
前記第２の不純物領域は、前記半導体層の前記第１及び第２の端面の間に配置され、
前記半導体層の前記第１の端面には、前記第２の不純物領域とは反対側に隣接して前記ソース領域を構成する前記第１の不純物領域が配置され、
前記半導体層の前記第２の端面には、前記第２の不純物領域とは反対側に隣接して前記ドレイン領域を構成する前記第１の不純物領域が配置されている、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ゲート電極の少なくとも一方の端部は、前記半導体層の前記第１の端面を被覆する第１の分岐部と、前記半導体層の前記第２の端面を被覆する第２の分岐部と、を有する、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第２の不純物領域は、前記第１の不純物領域が形成された矩形部分から、前記矩形部分よりも短い幅で延出された凸部の少なくとも先端を含む領域に形成され、
前記ゲート電極の少なくとも一方の端部は、前記凸部の先端を避けて、前記凸部の先端の幅よりも大きい幅で延出されている、半導体装置。
【請求項５】
請求項１から請求項４のいずれかに記載の半導体装置において、
前記半導体層は、ＳＯＩ（Silicon on Insulator）層である、半導体装置。
【請求項６】
（ａ）半導体層の上方にゲート絶縁層を形成すること、
（ｂ）前記ゲート絶縁層の上方であって、少なくとも一方の端部が前記半導体層の端面を被覆するゲート電極を形成すること、
（ｃ）前記半導体層における前記ゲート電極から露出する領域に、ソース領域又はドレイン領域を構成する第１の不純物領域、及び前記第１の不純物領域とは異なる導電型からなる第２の不純物領域を形成すること、
を含み、
前記（ｃ）工程で、前記半導体層の前記端面の一方に隣接する位置に前記第１の不純物領域を形成し、前記半導体層の前記端面の他方に隣接する位置に前記第２の不純物領域を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置として、低消費電力かつ高速動作が可能である、ＳＯＩ（Silicon on Insulator）構造を有する電界効果型トランジスタが知られている。従来のＳＯＩ型半導体装置によれば、半導体層の端面に電界が集中することなどに起因して、設計のしきい値よりも低いしきい値を有する寄生ＭＯＳトランジスタが形成されることがある。かかる寄生ＭＯＳトランジスタが形成されると、半導体装置のリーク電流が増大し、優れた電気特性を得ることが難しくなる。改善策として、不純物のドーピングやゲート絶縁層を厚く形成することにより、半導体層の端面への電界の集中を抑制することが知られているが、プロセスが煩雑になるだけでなく、リーク電流の効果的な低減が図れないことがある。
【特許文献１】特開２００１−５３２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、リーク電流を効果的に低減し、電気特性の向上が図れる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明に係る半導体装置は、半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層における前記ゲート電極から露出する領域に形成され、ソース領域又はドレイン領域を構成する第１の不純物領域と、
前記半導体層における前記ゲート電極から露出する領域に形成され、前記第１の不純物領域とは異なる導電型からなる第２の不純物領域と、
を含み、
前記ゲート電極の少なくとも一方の端部は、前記半導体層の端面を被覆してなり、
前記半導体層の前記端面の一方に隣接して前記第１の不純物領域が配置され、前記半導体層の前記端面の他方に隣接して前記第２の不純物領域が配置されている。
【０００５】
本発明によれば、ゲート電極により被覆された半導体層の端面に隣接する第１及び第２の不純物領域は、それぞれ、導電型が異なっている。これにより、電界が集中して半導体層の端面に寄生チャネルが生成された場合であっても、半導体層の端面を経由した電流を遮断することができ、リーク電流を効果的に低減することができる。
【０００６】
なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
【０００７】
（２）この半導体装置において、
前記ゲート電極の少なくとも一方の端部は、前記半導体層の第１及び第２の端面を被覆してなり、
前記第２の不純物領域は、前記半導体層の前記第１及び第２の端面の間に配置され、
前記半導体層の前記第１の端面には、前記第２の不純物領域とは反対側に隣接して前記ソース領域を構成する前記第１の不純物領域が配置され、
前記半導体層の前記第２の端面には、前記第２の不純物領域とは反対側に隣接して前記ドレイン領域を構成する前記第１の不純物領域が配置されていてもよい。
【０００８】
これによれば、ソース領域及びドレイン領域の間には、ゲート電極により被覆された半導体層の第１の端面、第２の不純物領域、及びゲート電極により被覆された半導体層の第２の端面が順に配置されている。そのため、ソース・ドレイン間に流れる電流のうち、半導体層の端面を経由した電流を遮断することができ、リーク電流の効果的な低減を図ることができる。
【０００９】
（３）この半導体装置において、
前記ゲート電極の少なくとも一方の端部は、前記半導体層の前記第１の端面を被覆する第１の分岐部と、前記半導体層の前記第２の端面を被覆する第２の分岐部と、を有していてもよい。
【００１０】
（４）この半導体装置において、
前記第２の不純物領域は、前記第１の不純物領域が形成された矩形部分から、前記矩形部分よりも短い幅で延出された凸部の少なくとも先端を含む領域に形成され、
前記ゲート電極の少なくとも一方の端部は、前記凸部の先端を避けて、前記凸部の先端の幅よりも大きい幅で延出されていてもよい。
【００１１】
（５）この半導体装置において、
前記半導体層は、ＳＯＩ（Silicon on Insulator）層であってもよい。
【００１２】
（６）本発明に係る半導体装置の製造方法は、
（ａ）半導体層の上方にゲート絶縁層を形成すること、
（ｂ）前記ゲート絶縁層の上方であって、少なくとも一方の端部が前記半導体層の端面を被覆するゲート電極を形成すること、
（ｃ）前記半導体層における前記ゲート電極から露出する領域に、ソース領域又はドレイン領域を構成する第１の不純物領域、及び前記第１の不純物領域とは異なる導電型からなる第２の不純物領域を形成すること、
を含み、
前記（ｃ）工程で、前記半導体層の前記端面の一方に隣接する位置に前記第１の不純物領域を形成し、前記半導体層の前記端面の他方に隣接する位置に前記第２の不純物領域を形成する。
【００１３】
本発明によれば、ゲート電極により被覆された半導体層の端面に隣接する第１及び第２の不純物領域は、それぞれ、導電型が異なっている。これにより、電界が集中して半導体層の端面に寄生チャネルが生成された場合であっても、半導体層の端面を経由した電流を遮断することができ、リーク電流を効果的に低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
（第１の実施の形態）
図１は、本発明を適用した第１の実施の形態に係る半導体装置の平面図である。図２は図１のII−II線断面図であり、図３は図１のIII−III線断面図であり、図４は図１のIV−IV線断面図であり、図５は図１のＶ−Ｖ線断面図である。本実施の形態に係る半導体装置１００は、半導体層４０と、ゲート絶縁層５０と、ゲート電極６０と、を含む。
【００１６】
図２に示すように、半導体層４０は、ＳＯＩ（Silicon on Insulator）層である。詳しくは、半導体装置１００は、支持基板２０、絶縁層３０及び半導体層４０が順に積層されたＳＯＩ型半導体基板１０を有する。ＳＯＩ型半導体基板１０の場合、絶縁層３０上に、複数の半導体層４０が島状にパターニングされている。また、半導体層４０同士の間は、素子分離領域となっている。素子分離領域の形態は、メサ型分離であってもよいし、ＳＴＩ（Shallow Trench Isolation）型分離又はＬＯＣＯＳ（Local Oxidation of Silicon）型分離であってもよい。半導体層４０としては、単結晶シリコン層、アモルファスシリコン層、多結晶シリコン層、又はシリコンゲルマニウム層などを例示することができる。
【００１７】
半導体層４０上にはゲート絶縁層５０が設けられ、ゲート絶縁層５０上にはゲート電極６０が設けられている。半導体層４０には、ゲート電極６０（ゲート絶縁層５０）の下方にチャネル領域が形成されている。
【００１８】
半導体層４０には、ソース領域を構成する第１の不純物領域７０、及びドレイン領域を構成する第１の不純物領域７２が形成されている（図４参照）。第１の不純物領域７０，７２は、ゲート電極６０から露出している。第１の不純物領域７０，７２は、ゲート電極６０を挟むそれぞれの領域に形成され、相互に対向して配置されている。詳しくは、ゲート長（チャネル長）に沿った方向において、第１の不純物領域７０、ゲート電極６０、及び第１の不純物領域７２が順に設けられている。なお、第１の不純物領域７０，７２は、第１の導電型（例えばｎ型）からなる。
【００１９】
半導体層４０には、ゲート電極６０から露出する領域に第２の不純物領域８０，８２が形成されている（図２参照）。図１に示す例では、第２の不純物領域８０，８２は、ソース・ドレイン領域の配列方向と直交方向において、ゲート電極６０を挟むそれぞれの領域に形成されている。詳しくは、ゲート幅（チャネル幅）に沿った方向において、第２の不純物領域８０、ゲート電極６０、及び第２の不純物領域８２が順に設けられている。第２の不純物領域８０，８２は、第１の不純物領域７０，７２とは異なる第２の導電型（例えばｐ型）からなる。第２の不純物領域８０，８２は、半導体装置のリーク電流の低減を図るものである。
【００２０】
ゲート電極６０の端部６２，６４の少なくとも一方は、半導体層４０の端面を被覆して形成されている。ゲート電極６０のうち、ソース・ドレイン領域の配列方向と直交方向に沿った両方の端部６２，６４が、それぞれ、半導体層４０の端面を被覆していてもよい。ここで、半導体層４０の端面とは、半導体層４０のうちゲート電極６０の大部分と接する面を上面とした場合の側面を意味し、垂直な面に限らず、斜めに傾斜する面であってもよいし、上面と側面との境界は明確であってもなくてもよい。また、半導体層４０の端面とは、平らな面に限らず、滑らかな曲面であってもよい。
【００２１】
例えば、ゲート電極６０の一方の端部６２は、半導体層４０の第１及び第２の端面４２，４４を被覆していてもよい。第１及び第２の端部４２，４４の間には、第２の不純物領域８０が配置されている。そして、第１の端面４２には、第２の不純物領域８０とは反対側に隣接してソース領域を構成する第１の不純物領域７０が配置されている。また、第２の端面４４には、第２の不純物領域８０とは反対側に隣接してドレイン領域を構成する第１の不純物領域７２が配置されている。すなわち、いずれの端面も、一方には第１の不純物領域７０（又は第１の不純物領域７２）が隣接し、他方には第２の不純物領域８０が隣接している。
【００２２】
また、ゲート電極６０の他方の端部６４も、半導体層４０の第１及び第２の端面４６，４８を被覆していてもよい。第１及び第２の端部４６，４８の間には、第２の不純物領域８２が配置されている。その他の構成は、上述の端部６２について説明した事項が該当する。
【００２３】
図１に示す例では、半導体層４０は第１の不純物領域７０，７２が形成された矩形部分を有し、当該矩形部分からそれよりも短い幅で延出された凸部の少なくとも先端４１（先端４３）を含む領域に、第２の不純物領域８０（第２の不純物領域８２）が形成されている。そして、ゲート電極６０の端部６２（端部６４）は、半導体層４０の平面視における凸部の先端４１（先端４３）を避けて、当該凸部の先端４１（先端４３）よりも大きい幅で延出されている。これによれば、ゲート電極６０の端部６２（端部６４）の幅が大きいので、上方の配線に接続するためのコンタクト部（図示しない）が形成しやすい。なお、第１及び第２の端面４２，４４（又は第１及び第２の端面４６，４８）は、それぞれ、角部を構成する隣接する２つの側面であってもよい（図１、図３及び図５参照）。
【００２４】
本実施の形態によれば、ゲート電極６０により被覆された半導体層４０の端面（例えば第１の端面４２）に隣接する第１及び第２の不純物領域７０，８０は、それぞれ、導電型が異なっている。これにより、電界が集中して半導体層４０の端面（例えば第１の端面４２）に寄生チャネルが生成された場合であっても、半導体層４０の端面（例えば第１の端面４２）を経由した電流を遮断することができ、リーク電流を効果的に低減することができる。例えば、図１に示す例では、ソース領域（第１の不純物領域７０）及びドレイン領域（第１の不純物領域７２）の間には、ゲート電極６０により被覆された半導体層４０の第１の端面４２及び第２の端面４４が順に配置されている。そのため、ソース・ドレイン間に流れる電流のうち、半導体層４０の端面を経由した電流を遮断することができ、リーク電流の効果的な低減を図ることができる。
【００２５】
次に、本実施の形態に係る半導体装置の製造方法について説明する。図６（Ａ）〜図６（Ｃ）は、本実施の形態に係る半導体装置の製造方法を説明する図である。図６（Ａ）〜図６（Ｃ）は、上述の図２と同一方向の断面視のものである。
【００２６】
（１）まず、図６（Ａ）に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、支持基板２０、絶縁層３０及び半導体層４０が順に積層して構成されている。
【００２７】
（２）次に、図６（Ｂ）に示すように、素子分離領域を形成する。図６（Ｂ）に示す例では、素子分離領域の形態は、メサ型分離であるが、これに限定されず、公知のＳＴＩ型分離又はＬＯＣＯＳ型分離であってもよい。メサ型分離の場合、半導体層４１をパターニングすることによって、複数の島状の半導体層４０を得ることができる。半導体層４０同士の間は、素子分離領域となっている。
【００２８】
（３）その後、半導体層４０の表面を例えば熱酸化することによりゲート絶縁層５０を形成し、ゲート絶縁層５０上に例えばポリシリコン層などのゲート電極６０を形成する。ゲート電極６０は、その少なくとも一方の端部（図１では両方の端部６２，６４）が半導体層４０の端面（図１では第１の端部４２，４６及び第２の端部４４，４８）を被覆するように形成する。ゲート電極６０は、必要に応じて、フォトリソグラフィ技術及びエッチング技術を用いてパターニングすることができる。
【００２９】
（４）図６（Ｃ）に示すように、イオン注入によって、半導体層４０に特定の導電型の不純物を打ち込む。詳しくは、第１の導電型（例えばｎ型）の不純物を打ち込むことにより、ソース領域を構成する第１の不純物領域７０、及びドレイン領域を構成する第１の不純物領域７２を形成し、第２の導電型（例えばｐ型）の不純物を打ち込むことにより、第２の不純物領域８０，８２を形成する。第２の不純物領域８０，８２の形成工程は、第２の導電型からなる他（例えばｐ型）のソース・ドレイン領域の形成工程と同時に行うことができる。こうすることで、不純物の打ち込み工程を改めて設けなくて済むので、プロセスの簡略化を図ることができる。また、第２の不純物領域８０，８２は、第１の不純物領域７０，７２とは異なる導電型の不純物を打ち込むことにより形成されるため、不純物濃度をより高くして、リーク電流を可能な限り低減させることができる。
【００３０】
あるいは、第２の不純物領域８０，８２は、不純物が打ち込まれる前の半導体層４０と同程度の濃度（例えばチャネル領域と同程度の濃度）を有していてもよい。すなわち、第２の導電型（例えばｐ型）の半導体層４０に、第１の導電型（例えばｎ型）の不純物領域７０，７２を形成することにより、第２の不純物領域８０，８２を間接的に形成してもよい。この場合であっても、リーク電流の効果的な低減が図れる。
【００３１】
なお、第１の不純物領域７０，７２、第２の不純物領域８０，８２、ゲート電極６０により被覆された半導体層４０の端面のその他の詳細及びそれらの位置関係は、上述した通りである。
【００３２】
（第２の実施の形態）
図７は、本発明を適用した第２の実施の形態に係る半導体装置の平面図である。図８は図７のVIII−VIII線断面図であり、図９は図７のIX−IX線断面図である。本実施の形態に係る半導体装置２００では、半導体層１４０及びゲート電極１６０の構成が上述の実施の形態と異なる。
【００３３】
図１に示すように、半導体層１４０の平面形状は限定されず、例えば矩形をなしていてもよい。半導体層１４０は、ＳＯＩ層であってもよい。半導体装置２００は、支持基板１２０、絶縁層１３０及び半導体層１４０が順に積層されたＳＯＩ型半導体基板を有する。半導体層１４０上にはゲート絶縁層１５０が設けられ、ゲート絶縁層１５０上にはゲート電極１６０が設けられている。また、半導体層１４０には、ソース・ドレイン領域を構成するための第１の導電型（例えばｎ型）からなる第１の不純物領域１７０，１７２がそれぞれ形成されている。
【００３４】
本実施の形態では、ゲート電極１６０の一方の端部１６２は、半導体層１４０の第１及び第２の端面１４２，１４４を被覆して形成されている（図９参照）。図７に示す例では、ゲート電極１６０の端部１６２は、第１及び第２の分岐部１６２ａ，１６２ｂを有する。第１及び第２の分岐部１６２ａ，１６２ｂは、いずれも、半導体層１４０よりも外側に至るまで延出され、半導体層１４０の第１及び第２の端面１４２，１４４をそれぞれ被覆している。図７に示すように、ゲート電極１６０の端部１６２の平面形状は、Ｕ字型形状をなしていてもよい。そして、第１及び第２の端面１４２，１４４の間には、第２の不純物領域１８０が配置されている。図８に示すように、第２の不純物領域１８０は、第２の導電型（例えばｐ型）からなり、その詳細は第１の実施の形態で説明した通りである。
【００３５】
また、ゲート電極１６０の他方の端部１６４も、半導体層１４０の第１及び第２の端面１４６，１４８を被覆していてもよい。詳しくは、ゲート電極１６０の端部１６４は、第１及び第２の分岐部１６４ａ，１６４ｂを有し、これにより、半導体層１４０の第１及び第２の端面１４６，１４８はそれぞれ被覆されている。そして、第１及び第２の端面１４６，１４８の間には、第２の不純物領域１８２が配置されている。その他の構成は、ゲート電極１６０の端部１６２について説明した事項が該当する。
【００３６】
本実施の形態においても、上述の実施の形態と同様の効果を奏することができる。なお、本実施の形態に係る半導体装置の製造方法は、半導体層１４０及びゲート電極１６０のパターニング工程が異なることを除き、上述の実施の形態で説明した内容を適用することができる。
【００３７】
なお、上述の例では、ＳＯＩ型半導体基板を用いたが、本発明はバルク型半導体基板（半導体層を含む）を用いた半導体装置にも適用できる。その場合、ゲート電極により被覆される半導体層の端面は、素子分離領域との境界面であってもよい。
【００３８】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の平面図である。
【図２】図２は、図１のII−II線断面図である。
【図３】図３は、図１のIII−III線断面図である。
【図４】図４は、図１のIV−IV線断面図である。
【図５】図５は、図１のV−V線断面図である。
【図６】図６（Ａ）〜図６（Ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図７】図７は、本発明の第２の実施の形態に係る半導体装置の平面図である。
【図８】図８は、図７のVIII−VIII線断面図である。
【図９】図９は、図７のIX−IX線断面図である。
【符号の説明】
【００４０】
４０…半導体層  ４２，４６…第１の端面  ４２，４８…第２の端面
５０…ゲート絶縁層  ６０…ゲート電極  ６２，６４…端部
７０，７２…第１の不純物領域  ８０，８２…第２の不純物領域  １４０…半導体層
１５０…ゲート絶縁層  １６０…ゲート電極  １６２，１６４…端部
１６２ａ，１６４ａ…第１の分岐  １６２ｂ，１６４ｂ…第２の分岐部
１８０，１８２…第２の不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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