(57)【要約】【課題】 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージを提供する。【解決手段】 集積回路マルチチップパッケージ／集積回路装置では、第１チップのロジック回路に必要な入力信号が第２チップのロジック回路にも必要な場合に、同期化器を経由して、第１チップと第２チップそれぞれのロジック回路に同時に入力信号を伝達する。３つ以上のさらに多くのチップを一つのパッケージ内にパッケージングする場合にも、同期化器を経由した該当入力信号を他のチップにも選択的に伝達できる。【選択図】 図３
2006013495.tif 000002
【特許請求の範囲】
【請求項１】
パッドを通じて入力信号を受けて動作する第１チップと、
前記第１チップと同じパッケージ内で、前記第１チップを経由して入力される前記入力信号を、パッドを通じて入力されて動作する第２チップと、を備えることを特徴とする集積回路装置。
【請求項２】
前記第１チップにおいて、
前記入力信号を受けるパッドに接続される静電気対備回路が備えられ、前記第１チップを経由した前記入力信号を受ける前記第２チップのパッドに接続される静電気対備回路はないことを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記第１チップは、
パッドを通じて入力される前記入力信号を受けて、所定コントロール信号によって前記第１チップ及び前記第２チップのうち少なくともいずれか一つを選択し、選択されたチップに前記入力信号として伝達する同期化器を備えることを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記同期化器は、
前記入力信号を所定クロック信号に同期させて出力することを特徴とする請求項３に記載の集積回路装置。
【請求項５】
前記同期化器の出力は、
前記第１チップのパッドを経由して、前記第２チップのパッドに入力されることを特徴とする請求項３に記載の集積回路装置。
【請求項６】
前記第１チップにおいて、
前記入力信号を受けるパッドに接続される静電気対備回路が備えられ、前記同期化器の出力を受ける前記第２チップのパッドに接続される静電気対備回路はないことを特徴とする請求項５に記載の集積回路装置。
【請求項７】
前記同期化器の出力を受ける前記第１チップのパッドは、
外部ピンと連結される場合を含むことを特徴とする請求項６に記載の集積回路装置。
【請求項８】
前記集積回路装置は、
前記第１チップを経由して入力される前記入力信号を、パッドを通じて入力されて動作する複数のチップをさらに備えることを特徴とする請求項１に記載の集積回路装置。
【請求項９】
前記第１チップは、
パッドを通じて入力される前記入力信号を受けて、所定コントロール信号によって前記第１チップ、前記第２チップ、及び前記複数のチップのうちいずれか一つ以上のチップを選択し、選択されたチップに前記入力信号として伝達する同期化器を備えることを特徴とする請求項８に記載の集積回路装置。
【請求項１０】
前記同期化器は、
前記入力信号を所定クロック信号に同期させて出力することを特徴とする請求項９に記載の集積回路装置。
【請求項１１】
第１チップに備えられた第１ボンディングパッドと、
第２チップに備えられた第２ボンディングパッドと、
それぞれが外部ピンと電気的に連結されたボンディングフィンガーと、
前記第１パッドそれぞれと該当ボンディングフィンガーとを電気的に連結させる第１ボンディングワイヤと、
第２パッドそれぞれと該当ボンディングフィンガーとを電気的に連結させる第２ボンディングワイヤと、
前記第１パッドのうち一つ以上のパッドを通じて入力される入力信号が、前記第１チップ内の回路を経由して前記第１パッドのうち他のパッドに伝えられる時、前記第１チップ内の回路を経由して前記入力信号を伝達する前記第１パッドのうち該当パッドそれぞれと、前記第２パッドのうち該当パッドとを電気的に連結させる少なくとも一つの第３ボンディングワイヤと、を備えることを特徴とする集積回路パッケージ。
【請求項１２】
前記第１チップには、
入力信号を受けるパッドに接続される静電気対備回路が備えられ、前記少なくとも一つの第３ボンディングワイヤを通じて、前記第１チップを経由した前記入力信号を受ける前記第２チップのパッドのうち少なくとも一つに接続される静電気対備回路はないことを特徴とする請求項１１に記載の集積回路パッケージ。
【請求項１３】
前記第１チップは、
パッドを通じて入力される入力信号を受けて、所定コントロール信号によって前記第１チップ及び前記第２チップのうち少なくともいずれか一つを選択し、選択されたチップのうち少なくとも一つに前記入力信号を伝達する同期化器を備えることを特徴とする請求項１１に記載の集積回路パッケージ。
【請求項１４】
前記同期化器は、
前記入力信号を所定クロック信号に同期させて出力することを特徴とする請求項１３に記載の集積回路パッケージ。
【請求項１５】
前記同期化器の出力は、
前記第１チップのパッドのうち少なくとも一つを経由して、前記第２チップのパッドのうち少なくとも一つに入力されることを特徴とする請求項１３に記載の集積回路パッケージ。
【請求項１６】
前記第１チップにおいて、
前記入力信号を受けるパッドに接続される静電気対備回路が備えられ、前記少なくとも一つの第３ボンディングワイヤを通じて、前記同期化器の出力を受ける前記第２チップのパッドのうち少なくとも一つに接続される静電気対備回路はないことを特徴とする請求項１５に記載の集積回路パッケージ。
【請求項１７】
前記同期化器の出力を受ける前記第１チップのパッドは、
外部ピンと連結される場合を含むことを特徴とする請求項１６に記載の集積回路パッケージ。
【請求項１８】
前記集積回路パッケージは、
前記第１チップを経由して入力される前記入力信号を、パッドを通じて入力されて動作する複数のチップをさらに備えることを特徴とする請求項１１に記載の集積回路パッケージ。
【請求項１９】
前記第１チップは、
パッドを通じて入力される前記入力信号を受けて、所定コントロール信号によって前記第１チップ、前記第２チップ、及び前記複数のチップのうちいずれか一つ以上のチップを選択し、選択されたチップに前記入力信号を伝達する同期化器を備えることを特徴とする請求項１８に記載の集積回路パッケージ。
【請求項２０】
前記同期化器は、
前記入力信号を所定クロック信号に同期させて出力することを特徴とする請求項１９に記載の集積回路パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路マルチチップパッケージに係り、特に他のチップを経由して入力信号を伝達する集積回路マルチチップパッケージまたは集積回路装置に関する。
【背景技術】
【０００２】
現在、半導体メモリ回路のような集積回路は益々高速化、高容量化になりつつある。このような集積回路の性能にパッケージ構造がおよぶ影響も益々重要になっている。特に、パッドを効果的に配置してルーティングする技術は、集積回路の性能に大きく影響を及ぼす。一般的に集積回路チップを高容量化するために、二つ以上のチップを一つのパッケージに積み上げるマルチチップパッケージング方式を利用する。
【０００３】
図１は、一般的な集積回路マルチチップパッケージ１０の断面図である。図２は、図１の集積回路マルチチップパッケージ１０の平面図である。図１及び図２を参照すれば、二つ以上のチップ１１、１２を一つのパッケージ１０に積み上げてマルチチップパッケージングする場合に、パッド及びＰＣＢ基板１６にあるボンディングフィンガー１３が、ボンディングワイヤ１４によって電気的に互いに連結された形態になっている。ボンディングフィンガー１３は、ＰＣＢ基板１６内の導電物質によって外部ピン１５と電気的に連結される。
【０００４】
このような一般的なパッケージ１０は、個別チップごとに別途の入力信号が印加される“Ｄｉｒｅｃｔ Ａｃｃｅｓｓ”構造を持つ。すなわち、第１チップ１１のパッドは、ボンディングワイヤ及びボンディングフィンガーを通じて外部ピンと電気的に連結されて、外部ピンから入力される信号を受けるか、または外部ピンに出力信号を伝達する。第２チップ１２のパッドも、他のボンディングワイヤ及びボンディングフィンガーを通じて外部ピンと電気的に連結されて、外部ピンから入力される信号を受けるか、外部ピンに出力信号を伝達する。図２のＡに示すように、場合によっては、一般的なパッケージ１０構造で、第１チップ１１のパッドは、直接外部ピン１５から入力信号を伝達され、第１チップ１１のパッドと第２チップ１２のパッドとを連結させるボンディングワイヤによって、第１チップ１１のパッドを経て直ちに第２チップ１２に入力信号が伝えられる方法を使用することもできる。この時、外部ピン１５を通じて入力される信号を受ける場合には、該当パッドに連結された内部回路を静電気から保護するために、パッドに接続される静電気対備回路（図示せず）が備えられている。図２のＡと同じ構造でも、同じく、該当パッドが外部ピン１５を通じて直接入力信号を受け、外部環境に露出されているので、第１チップ１１及び第２チップ１２いずれも該当パッドに接続される静電気対備回路（図示せず）を備えねばならない。このようなマルチチップパッケージ構造については、特許文献１にもよく現れている。
【０００５】
このように、“Ｄｉｒｅｃｔ Ａｃｃｅｓｓ”構造を持つ一般的なマルチチップパッケージ１０では、テスト段階で、個別ピンごとにタイミングやストレス電圧レベルを自在に調節できる長所はあるが、１パッケージ１０内のチップ間の信号同期が難しく、チップそれぞれに入力信号を伝達するための多くの外部ピン１５が備えられねばならず、ＥＳＤ／ＥＯＳ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｅｆｅｃｔ／Ｅｌｅｃｔｉｃ Ｏｖｅｒ Ｓｔｒｅｓｓ）テストをパッケージ１０内の個別チップ単位で取り扱わねばならないという問題点がある。
【特許文献１】韓国公開特許ＫＲ１９９９−００８５１１０明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明が解決しようとする技術的課題は、外部ピン数を減らしてチップ間の信号同期を容易にし、チップサイズを低減するために、他のチップを経由して入力信号を伝達する集積回路マルチチップパッケージまたは集積回路装置を提供するところにある。
【課題を解決するための手段】
【０００７】
前記の技術的課題を達成するための本発明による集積回路装置は、第１チップ及び第２チップを備えることを特徴とする。前記第１チップは、パッドを通じて入力信号を受けて動作する。前記第２チップは、前記第１チップを経由して入力される前記入力信号を、パッドを通じて入力されて動作する。前記第１チップで、前記入力信号を受けるパッドに接続される静電気対備回路が備えられ、前記第１チップを経由した前記入力信号を受ける前記第２チップのパッドに接続される静電気対備回路はないことを特徴とする。
【０００８】
前記他の技術的課題を達成するための本発明による集積回路マルチチップパッケージは、第１パッド、第２パッド、ボンディングフィンガー、第１ボンディングワイヤ、第２ボンディングワイヤ、及び第３ボンディングワイヤを備えることを特徴とする。前記第１パッドは、第１チップに備えられる。前記第２パッドは、第２チップに備えられる。前記ボンディングフィンガーは、それぞれが外部ピンと電気的に連結される。第１ボンディングワイヤは、前記第１パッドそれぞれと該当ボンディングフィンガーとを電気的に連結させる。第２ボンディングワイヤは、第２パッドそれぞれと該当ボンディングフィンガーとを電気的に連結させる。第３ボンディングワイヤは、前記第１パッドのうち一つ以上のパッドを通じて入力される入力信号が、前記第１チップ内の回路を経由して前記第１パッドのうち他のパッドに伝えられる時、前記第１チップ内の回路を経由して前記入力信号を伝達する前記第１パッドのうち該当パッドそれぞれと、前記第２パッドのうち該当パッドとを電気的に連結させる。前記第１チップには、入力信号を受けるパッドに接続される静電気対備回路が備えられ、前記第１チップを経由した前記入力信号を受ける前記第２チップのパッドに接続される静電気対備回路はないことを特徴とする。
【０００９】
前記第１チップは、パッドを通じて入力される入力信号を受けて、所定コントロール信号によって前記第１チップ及び前記第２チップのうち少なくともいずれか一つを選択し、選択されたチップのうち少なくとも一つに前記入力信号を伝達する同期化器を備えることを特徴とする。前記同期化器は、前記入力信号を所定クロック信号に同期させて出力することを特徴とする。前記同期化器の出力は、前記第１チップのパッドのうち少なくとも一つを経由して、前記第２チップのパッドに入力されることを特徴とする。前記第１チップで、前記入力信号を受けるパッドに接続される静電気対備回路が備えられ、前記同期化器の出力を受ける前記第２チップのパッドに接続される静電気対備回路はないことを特徴とする。前記同期化器の出力を受ける前記第１チップのパッドは、外部ピンと連結される場合を含むことを特徴とする。
【００１０】
前記集積回路パッケージは、前記第１チップを経由して入力される前記入力信号を、パッドを通じて入力されて動作する複数のチップをさらに備えることを特徴とする。前記第１チップは、パッドを通じて入力される前記入力信号を受けて、所定コントロール信号によって前記第１チップ、前記第２チップ、及び前記複数のチップのうちいずれか一つ以上のチップを選択し、選択されたチップに前記入力信号を伝達する同期化器を備えることを特徴とする。前記同期化器は、前記入力信号を所定クロック信号に同期させて出力することを特徴とする。
【発明の効果】
【００１１】
本発明による集積回路マルチチップパッケージ／集積回路装置２０では、同期化ロジックを備えたチップから他のチップに入力信号が伝達される構造になっているので、チップ間の信号同期が容易であり、他のチップから入力信号を伝達されるチップのパッドには、静電気対備回路が要求されず、これにより、チップサイズを小さくできる。また、第１チップ２１の同期化ロジックの出力から入力信号を伝達される第２チップ２２のパッドと、ボンディングフィンガーとを連結するボンディングワイヤは除去されるので、外部ピン数を減らし、これによりピン間のピッチを増やすことができて、高精細のサブストレート（ｆｉｎｅ−ｐｉｔｃｈ ｓｕｂｓｔｒａｔｅ）に有利である。このような方法で信号が入力される場合には、ボンディングワイヤの数が減るので、信号線によるパワーノイズ及びカップリングノイズも減少させて、入力信号の安定化にも寄与できる。
【発明を実施するための最良の形態】
【００１２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１３】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。
【００１４】
図３は、本発明の一実施形態による集積回路マルチチップパッケージ／集積回路装置２０の平面図である。前記集積回路マルチチップパッケージ／集積回路装置２０は、第１チップ２１及び第２チップ２２を備える。前記第１チップ２１には第１パッド３３が備えられ、前記第２チップ２２には第２パッド４２が備えられる。それ以外にも、前記集積回路マルチチップパッケージ／集積回路装置２０には、ボンディングフィンガー（図示せず）（図１の１３参照）、第１ボンディングワイヤ５１、第２ボンディングワイヤ５２、及び第３ボンディングワイヤ５３が備えられている。
【００１５】
前記第１チップ２１は、第１パッド３３を通じて入力信号ＩＮＳを受ける。第１パッド３３それぞれは、第１ボンディングワイヤ５１によって該当ボンディングフィンガーと電気的に連結されるために、外部ピン５４から入力信号を受けて第１チップ２１の内部回路に伝達する。図１に示すように、ボンディングフィンガーは、ＰＣＢ基板内の導電物質によって外部ピンと電気的に連結される。前記第１チップ２１を構成する第１ロジック回路３１は、入力信号ＩＮＳを受けて動作する。図３には、便宜上、一つのパッドを通じて一つの入力信号ＩＮＳが伝えられると図示したが、前記第１ロジック回路３１は、複数のパッドを通じて入力される複数の入力信号ＩＮＳを受けて動作することもできる。当然に、前記第１ロジック回路３１の動作結果によって、必要な出力は、第１パッド３３のうちいずれか一つ以上を通じて外部ピン５４に出力されうる。外部ピン５４は、ボールグリッドアレイ形態であることが望ましいが、これに限定されるものではない。前記第１チップ２１を構成する同期化器３２は、第１パッド３３を通じて入力される入力信号ＩＮＳを、第１チップ２１の第１ロジック回路３１及び第２チップ２２の第２ロジック回路４１、または図示されていないが、さらに多くの他のチップすべてに同時に伝達することもでき、選択的に必要なチップにのみ伝達することもできる。前記同期化器３２については、図４でさらに詳細に説明する。
【００１６】
前記第２チップ２２の第２パッド４２のうちいずれか一つ以上は、前記第１チップ２１の同期化器３２を経由して入力される入力信号ＩＮＳを入力される。すなわち、前記第２チップ２２に備えられた第２パッド４２のうちいずれか一つ以上は、前記第３ボンディングワイヤ５３によって、前記第１チップ２１の第１パッド３３のうち該当パッドから入力信号ＩＮＳを受ける。第１パッド３３のうち一つ以上のパッドを通じて入力される入力信号ＩＮＳは、前記第１チップ２１内の同期化器３２を経由して、前記第１パッド３３のうち他のパッドに伝えられることができ、この時、第３ボンディングワイヤ５３は、前記第１チップ２１内の同期化器３２を経由して、前記入力信号ＩＮＳを伝達する前記第１パッド３３のうち該当パッドそれぞれと、前記第２パッド４２のうち該当パッドとを電気的に連結させる。図３に示すように、前記同期化器３２の出力を受ける前記第１チップ２１のパッドは、外部ピンと連結されることもできる。
【００１７】
第２チップ２２に備えられる第２パッド４２のうち一部パッドは、第２ボンディングワイヤ５２によって該当ボンディングフィンガーと電気的に連結されて、外部ピン５４から直接入力信号を伝達することもできる。前記第２チップ２２を構成する第２ロジック回路４１は、第３ボンディングワイヤ５３または第２ボンディングワイヤ５２を通じて入力される信号を受けて動作する。前記第２ロジック回路４１の動作結果によって、必要な出力は、第２パッド４２のうちいずれか一つ以上を通じて外部ピン５４に出力されることができる。
【００１８】
一般的に、第１ボンディングワイヤ５１及び第２ボンディングワイヤ５２に連結された該当パッドを通じて信号を入力される場合に、該当パッドには、ＥＳＤに対備した静電気対備回路が備えられる。静電気対備回路は、該当パッドに連結された内部回路が、外部環境で発生する静電気高電圧によって破壊されることを防止する。したがって、前記第１チップ２１には、入力信号を受けるパッドに接続される静電気対備回路が備えられるが、前記第１チップ２１を経由し、かつ第３ボンディングワイヤ５３を通じて、入力信号を受ける第２チップ２２のパッドに接続される静電気対備回路は不要である。
【００１９】
図４は、図３の同期化器３２の一例を示すブロック図である。前記同期化器３２は、デマルチプレクサ６２を備え、第１パッド３３を通じて入力される入力信号ＩＮＳを、前記集積回路マルチチップパッケージ／集積回路装置２０に備えられるチップのうち必要なチップに選択的に伝達できる。例えば、前記集積回路マルチチップパッケージ／集積回路装置２０に４つのチップが備えられる場合に、前記同期化器３２は、チップ選択をコントロールするＮビットの信号ＤＭＵＸＣの制御を受けて、４つのチップのうち入力信号ＩＮＳを必要とするいずれか一つ以上の該当チップを選択して、入力信号ＩＮＳを伝達できる。前記同期化器３２が、前記集積回路マルチチップパッケージ／集積回路装置２０に備えられるすべてのチップに、常に同時に入力信号ＩＮＳを伝達する場合には、前記デマルチプレクサ６２は要求されず、ただし、第１パッド３３のうち一つ以上のパッドを通じて入力される入力信号ＩＮＳが、前記第１チップ２１内の配線を通じて、前記第１パッド３３のうち他のパッドに伝えられるように設計できる。この時、第３ボンディングワイヤ５３が、前記第１チップ２１内の配線を経由して前記入力信号ＩＮＳを伝達する前記第１パッド３３のうち該当パッドそれぞれと、前記第２パッド４２のうち該当パッドとを電気的に連結させる。これにより、前記同期化器３２の出力は、前記第１チップ２１のパッドを経由して前記第２チップ２２のパッドに入力される。
【００２０】
第１ボンディングワイヤ５１及び第２ボンディングワイヤ５２に連結された該当パッドを通じて、外部から信号を入力される場合に、該当パッドには、ＥＳＤに対備した静電気対備回路が備えられる。図４に示すように、前記同期化器３２が入力される信号ＩＮＳ、ＳＣＬＫ、ＤＭＵＸＣを伝達する該当パッドそれぞれにも、静電気対備回路６１が備えられる。前記所定クロック信号ＳＣＬＫは、前記同期化器３２が他のチップに伝達しようとする入力信号ＩＮＳを、前記所定クロック信号ＳＣＬＫに同期させて出力するためのものである。すなわち、前記集積回路マルチチップパッケージ／集積回路装置２０のテスト目的や実際動作時に、前記所定クロック信号ＳＣＬＫを基準信号とし、それと前記入力信号ＩＮＳとを比較して動作の検証を容易にするか、実際入力信号ＩＮＳを前記クロック信号ＳＣＬＫに同期化させるために使われる。
【００２１】
前記第１チップ２１で、前記同期化器３２が信号ＩＮＳ、ＳＣＬＫ、ＤＭＵＸＣを受けるパッドには、静電気対備回路６１が接続されるが、前記同期化器３２を経由して第３ボンディングワイヤ５３を通じて入力信号を受ける第２チップ２２の該当パッドに接続のための静電気に対備した回路は必要ない。第３ボンディングワイヤ５３を通じて入力信号を受ける第２チップ２２の該当パッドは、外部環境に露出されていないからである。前記で説明したように、前記同期化器３２の出力を受ける前記第１チップ２１のパッドは、外部ピンと連結されることもできる。この場合には、該当パッドが、第３ボンディングワイヤ５３を通じて第２チップ２２のパッドと連結される場合に、第２チップ２２のパッドも外部環境に露出されるので、このような第２チップ２２のパッドには、静電気対備回路６１が要求される。
【００２２】
前述したように、本発明による集積回路マルチチップパッケージ／集積回路装置２０では、第１チップ２１の第１ロジック回路３１に必要な入力信号ＩＮＳが、第２チップ２２の第２ロジック回路４１にも必要な場合に、同期化器３２を経由して、第１チップ２１と第２チップ２２それぞれのロジック回路３１、４１に同時に入力信号ＩＮＳを伝達する。３つ以上のさらに多くのチップを一つのパッケージ内にパッケージングする場合にも、同期化器３２を経由した該当入力信号ＩＮＳを、他のチップにも選択的に伝達できる。
【００２３】
以上のように、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００２４】
本発明による集積回路装置及び集積回路チップパッケージは、多重（マルチ）集積回路チップのパッケージに利用できる。
【図面の簡単な説明】
【００２５】
【図１】一般的な集積回路マルチチップパッケージの断面図である。
【図２】図１の集積回路マルチチップパッケージの平面図である。
【図３】本発明の一実施形態による集積回路マルチチップパッケージ／集積回路装置の平面図である。
【図４】図３の同期化器の一例を示すブロック図である。
【符号の説明】
【００２６】
２０  集積回路マルチチップパッケージ／集積回路装置
２１  第１チップ
２２  第２チップ
３１  第１ロジック回路
３２  同期化器
３３  第１パッド
４１  第２ロジック回路
４２  第２パッド
５１  第１ボンディングワイヤ
５２  第２ボンディングワイヤ
５３  第３ボンディングワイヤ
５４  外部ピン
【図１】
2006013495.tif 000003
【図２】
2006013495.tif 000004
【図３】
2006013495.tif 000005
【図４】
2006013495.tif 000006