(57)【要約】【課題】アナログ・ディジタル・コンバータ集積回路におけるパワーアップ遅延回路を用いてパワーアップから遅延信号を生成し、遅延信号の検出と同時にコンバータの校正を開始する。【解決手段】集積回路の校正入力ピンにおける信号に応答して校正を開始することもでき、遅延の持続時間は、(例えば、外部コンデンサを基準により充電することにより)基準から、あるいは校正動作の持続時間から得ることができる。集積回路が変換中または校正中でない時この集積回路を遮断モードに保持するパワーアップと同時に回路を動作モードに自動的にいれる回路を提供することができる。【選択図】  図１
2006325251.tif 000002
【特許請求の範囲】
【請求項１】
アナログ・ディジタル・コンバータ集積回路において、
校正開始制御入力を有し、該アナログ・ディジタル・コンバータ回路に結合された校正回路と、
該校正回路の開始制御入力と結合された出力を有し、該出力で校正開始制御信号を、該集積回路のパワーアップに応答する校正回路の開始制御入力に供給するパワーアップ遅延回路と、
パワーアップの時に前記集積回路を自動的に動作モードにし、前記集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持する電力制御回路と、
を備える該アナログ・ディジタル・コンバータ集積回路。
【請求項２】
前記校正回路が、前記パワーアップ遅延回路に接続された状態出力を含む請求項１に記載のアナログ・ディジタル・コンバータ集積回路。
【請求項３】
前記パワーアップ遅延回路が、前記状態出力に接続された１対のラッチを備える請求項２に記載のアナログ・ディジタル・コンバータ集積回路。
【請求項４】
前記パワーアップ遅延回路が、前記集積回路上の外部校正ピン無しに動作するように構成されている請求項２または３に記載のアナログ・ディジタル・コンバータ集積回路。
【請求項５】
前記パワーアップ遅延回路が、前記集積回路に対して外部のコンデンサを充電する手段と、該充電する手段からの遅延された信号の遅延の期間を獲得する手段とを備える請求項２または３に記載のアナログ・ディジタル・コンバータ集積回路。
【請求項６】
アナログ・ディジタル・コンバータ集積回路を校正する方法において、
校正開始制御入力を有して、該アナログ・ディジタル・コンバータ回路に接続された校正回路を備えるステップと、
該集積回路のパワーアップに応答して、該校正回路の開始制御入力に結合された出力を有するパワーアップ遅延回路により、校正開示制御信号を該校正回路の開始制御入力に供給するステップと、
該集積回路を、パワーアップ時に自動的に動作モードにし、該集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持するステップと、
を備える該アナログ・ディジタル・コンバータ集積回路を校正する方法。
【請求項７】
前記校正回路が、パワーアップ遅延回路に対して状態入力を与えるステップを更に備える請求項６に記載のアナログ・ディジタル・コンバータ集積回路を校正する方法。
【請求項８】
前記パワーアップ遅延回路が、前記集積回路上の外部校正ピン無しで動作する請求項６または７に記載のアナログ・ディジタル・コンバータ集積回路を校正する方法。
【請求項９】
前記集積回路に対して外部コンデンサを充電し、該コンデンサの充電状態からの遅延された信号の遅延の期間を獲得するステップを含む校正開始制御を与える請求項６または７に記載のアナログ・ディジタル・コンバータ集積回路を校正する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ/ディジタル・コンバータの校正に関し、特に、いったんその正常動作条件に達すると、始動時に電荷再分布型アナログ/ディジタル・コンバータ(charge  redistribution  analog-to-digital  converter)の校正を自動的に開始する回路に関する。
【背景技術】
【０００２】
集積回路技術を用いて、電荷有分布型アナログ/ディジタル・コンバータ(ADC)を構成することは公知である。これらの集積型ADCは、測定されるアナログ値に比例する電荷をトラップ(trap)し、次いでアレイ中の種々のサイズのコンデンサに対してテストすることにより電荷量を計測する。これらADCは、集積回路技術を用いて行われるコンデンサのキャパシタンスが通常は温度変化に応答して大きく変動しないので、前記コンバータの動作温度範囲にわたって線形性を維持する傾向がある。更に、コンデンサが並列状態であるので、それらの温度係数の差のみが線形性に影響を及ぼすことになり、アレイを高密度に集積することによってそれらの差を著しく低減することができる。
【０００３】
これらの性能特性は、通常は、その部分に給電した直後には得られない。典型的には、この部分は、デバイスが精度、線形性あるいはオフセット範囲の如き性能パラメータのある範囲内で一貫して動作する状態として規定することができる正常な動作条件に達する前に整定させられねばならない。当部分がこの条件に達する前に、その性能は、コンデンサの充電、あるいはおそらくは回路構成要素の温度上昇の如き当部分内の過渡的効果により影響を受ける。
【０００４】
製造公差、ドリフトなどを補償するこれらコンバータに対する校正回路を提供することは公知である。例えば、この校正回路は、可変コンデンサのように働くコンデンサの切換えアレイを含むことができる。このタイプのアレイは、所望の値に達するまでコンデンサの総キャパシタンスの調整を可能にするためADCにおけるコンデンサと並列に接続することができる。典型的には、校正動作を開始することは、校正制御ピンに信号を表明するか、あるいは当部分内の制御レジスタに対して当部分のバス・インターフェースを介して校正指令を提供することを含み、校正は通常は、コンバータをその正常動作条件に達させるため当部分がある時間間隔(interval)だけパワーアップされるまでは開始されない。
【０００５】
アナログ/ディジタル・コンバータはまた、電力消費を最小に低減する「作動停止」回路をも含み得る。コンバータが停止モードにある時、コンバータにおけるアナログ回路は非常に小さな漏洩電流のみを受取る。停止モードから正常動作に戻ると同時に、ADC回路は、一般に、正確な結果を保証するように、転換に依存する前に正常動作条件に再び達することを許容されるべきである。
【０００６】
当該コンバータは、通常、システム設計者がパワーアップ校正を開始する回路および(または)ソフトウエアを提供することを要求する。更に、ユーザがパワーアップ後直ちに当部分を停止モードに入れようとするならば、ユーザは、典型的には当部分の校正を最初に開始した後に、当部分に対して停止指令を与えねばならない。
【発明の概要】
【０００７】
一般に、本発明は、アナログ/ディジタル・コンバータ集積回路(即ち、アナログ/ディジタル・コンバータまたはディジタル/アナログ・コンバータ)におけるパワーアップ遅延回路を用いて、パワーアップから遅れた信号を生成すること、および遅延信号を検知すると同時にコンバータの校正を開始することを特徴とする。望ましい実施形態において、校正はまた、集積回路の校正入力ピンにおける信号に応答して開始することもでき、この遅延の期間は、基準値(例えば、この基準値で外部コンデンサを充電することにより)から、あるいは校正動作の期間から得ることができる。パワーアップと同時に前記回路を自動的に動作モードにして、変換中あるいは校正中でない時集積回路を停止モードに保持する回路を提供することができる。
【０００８】
本発明による回路は、内蔵するシステムがパワーアップ校正指令を与える必要がないという点において有利である。更に、ユーザは、システム要件を更に減じるパワーアップ・モード時の自動停止から利益を得る。従って、当回路は、校正問題に対して他の方法では要求される如き多くの設計時間またはシステム資源の割付けの必要なしに、ユーザが校正された電荷再分布型ADCの利点を獲得することを可能にする。必要に応じて、ユーザは、校正問題をすっかり無視し、出力にディジタル電圧値を単に供給する低電力で高精度のブラック・ボックスとしてこのように校正されるADCを見なすことさえできる。
【０００９】
オンチップのパワーアップ校正型制御回路を提供することにより、パワーアップ遅延は、コンバータ自体と同じ要因の影響を受ける回路によって決定することができる。従って、パワーアップ遅延は、コンバータが正常動作条件に達するために要求される時間に密接に整合させることができる。このため、精度を犠牲にすることなく、回路ができるだけ迅速に動作可能にさせる。
【００１０】
本発明の一実施形態においては、外部校正ピンを全く必要とせず、これがコンバータ回路コストおよびシステム・コストを共に低減することができる。
【詳細な説明】
【００１１】
図1において、アナログ/ディジタル・コンバータ集積回路(IC)10は、電荷再分布型ADC回路12と、校正回路14と、バス・インターフェース15と、パワーアップ校正制御回路16と、電力管理回路(power  management  circuit)18とを含んでいる。ADC回路と校正回路とは、1994年4月29日出願の同じ譲受人に譲渡された係属中の米国特許出願第08/235,557号「低電圧CMOSコンパレータ(LOW  VOLTAGE  CMOS  COMPARATOR)」、同第08/236,509号「低電圧CMOSアナログ/ディジタル・コンバータ(LOW VOLTATE CMOS ANALOG-TO-DIGITAL CONVERTER)」および同第08/235,087号「システム校正を持つ電荷再分布型アナログ/ディジタル・コンバータ（CHARGE  REDISTRIBUTION  ANALOG-TO-DIGITAL  CONVERTER  WITH  SYSTEM  CALIBRATION）」に従って設計することができる。
【００１２】
ADC回路12は、アナログ入力ピン24、ならびに1つ以上の両方向ディジタル・バス線が一連のディジタル・バス線22に接続されたバス・インターフェース15に動作的に接続されている。周知のように、ADC回路は、バス・インターフェースのバス出力線におけるアナログ入力ピンで測定されるアナログ電圧のディジタル表示を提供する。また周知のように、バス線は、バス・インターフェースにおけるIC指令レジスタ11に接続され、当部分が状態および制御情報を読出し/書込み線29の制御下でマイクロプロセッサ(図示せず)と交換することを可能にする。2つの単方向性データ線を持つ直列インターフェースの如き他のタイプのインターフェースも無論使用することができる。
【００１３】
校正回路14は、可変コンデンサとして働くコンデンサの幾つかの切換えアレイを含むことができる。これら可変コンデンサは、全キャパシタンスを調整するためADC回路12における異なるコンデンサと並列に接続することができる。
この校正回路は、コンバータの利得、オフセットおよび(または)線形性を校正するために用いることができる。調整可能な抵抗または利得の如き他のタイプの校正回路もまた使用することができる。電荷再分布型アナログ/ディジタル・コンバータの校正について更に詳細な情報については、前掲の係属中の米国特許出願を参照することができる。
【００１４】
電力管理回路18は、ICの正のアナログ電圧供給ピン(positive  analog  voltage  supply  pin)23から受取る電力使用を管理する。この管理回路は、基準回路26、ならびに遮断回路(shout  down  circuit)17とスタンバイ回路(standby  circuit)19との制御入力に動作的に接続される電力管理制御回路150を含む。この遮断回路は、電圧源からの小さな漏洩電流のみを残して、IC10上のほとんど全てのアナログ回路に対する電力の流れを止めることができるスイッチング回路を含む。スタンバイ回路は、同様に、IC上のアナログ回路の大半を遮断するが基準回路26をパワーアップ状態に保持するスイッチング回路を含む。
【００１５】
基準回路26は、幾つかの関連する電流供給出力を持つバンドギャップ基準回路である。この回路は、ADC回路12へ基準電圧ならびに種々のバイアス電流を供給する。この基準電圧は、高インピーダンスの内部バンドギャップ基準回路13により供給することができ、あるいはこの基準電圧はIC10の基準入力ピン21における外部基準電圧により過剰励起(overdrive)され得る。
【００１６】
本発明の代替的実施形態においては、基準電圧出力ピンと基準電圧入力ピンがあり、その結果外部基準電圧が内部基準電圧を過剰励起する必要がない。
パワーアップ制御回路16は、望ましくは、第1のリード線が基準回路26における電流源の1つと、保持トランジスタ27のドレーンと、TTL互換入力バッファ30の入力とに動作的に接続された抵抗28を含む。この抵抗の第2のリード線は、保護ダイオード(図示せず)と、外部校正コンデンサ34に接続されるための接続入力ピン32とに接続される。保持トランジスタのソースは正のアナログ電圧供給ピン23に動作的に接続されるが、そのゲートは遮断回路の制御出力に動作的に接続されている。TTL互換入力バッファ30は、第1の出力38および第2の出力40が校正回路14の制御入力に動作的に接続されるワン・ショット36に動作的に接続されている。
【００１７】
図2において、ワン・ショット36に対する入力31が、NANDゲート42の第1の入力と第1のインバータ44の入力とに動作的に接続されている。第1のインバータの出力は、第2のインバータ46の入力に動作的に接続され、第2のインバータの出力は、第3のインバータ48の入力に動作的に接続され、ならびに第1のコンデンサ54を介して接地される。第3のインバータの出力は、NANDゲート42の第2の入力と第4のインバータ50の入力とに動作的に接続されている。第4のインバータの出力は、第5のインバータ52の入力に動作的に接続され、かつ第2のコンデンサ56を介して接地されている。NANDゲートの出力は、ワン・ショットの第1の出力38として働く。第5のインバータの出力は、ワン・ショットの第2の出力40として働く。
【００１８】
動作において、図1ないし図4を参照すれば、ユーザは、外部校正コンデンサ34を接続入力ピン32と接地との間に接続することができる。この接続により、ユーザは、IC10のパワーアップと校正の開始間の遅延の公称長さを規定する。
例えば、10ナノファラッドのコンデンサが、約60ミリ秒の最小公称遅延を生じる。
【００１９】
コンバータIC10へ給電すると同時に、基準回路26における電流源が電流を抵抗28を介して供給して外部校正コンデンサ34を充電する。このことは、基準電流源の電流出力の時定数およびコンデンサのキャパシタンスにより決定される速度でバッファ30の入力に電圧60を増加させることになる。この電圧は、電源電圧62によって制限される。
【００２０】
上昇する電圧60が入力バッファ30の低から高への閾値電圧に達すると、その出力電圧64が論理値ローから論理値ハイヘの遷移66を生じる。この遷移は、ワン・ショット36をして第1の出力線38におけるその出力信号70にパルス68を生じさせる。このパルス後に、ワン・ショットの第2の出力における出力信号72が、論理値ハイから論理値ローへの遷移を生じる。ワン・ショットの第1の出力におけるパルスは、校正開始パルスとして働き、校正回路14によりアナログ/ディジタル・コンバータ集積回路10の校正を開始する。
【００２１】
該第2の出力の状態は、校正開始パルスが依然として校正回路に与えられているか否かを表示する。
ワン・ショット36は、下記のように信号70、72をその第1の出力38と第2の出力40に生じる。低から高の遷移66がバッファ30の出力31における出力電圧65に生じると、この遷移は直ちにNANDゲート42の第1の入力に達するが、NANDゲートの第2の入力に達する前に、第1のインバータ44、第2のインバータ46、第3のインバータ48により反転されて遅延させられる。この伝播中、NANDゲートはワン・ショットの第1の出力における電圧に出力パルス68を生じる。第3のインバータ48の出力における反転された遷移は、ワン・ショットの第2の出力40における出力信号に高から低への遷移74を結果として生じる前に、第4のインバータ50および第5のインバータ52によって更に遅延させられる。
【００２２】
要約すれば、ユーザが電力をコンバータ集積回路10に供給する時、遅延間隔が開始し、この間隔の終りに校正回路14が付勢(activate)される。外部校正コンデンサ34に対する適正な値を選択することにより、基準回路26がその正常な動作条件に達することを許容するのに充分に長くなるようにこの間隔を規定することができる。電荷再分布型集積回路における回路が温度に比較的感応しないように設計することができ、かつ基準回路が通常はこの形式の集積回路における比較的大きなキャパシタンスを駆動するので、当該部分がその正常な動作条件に達する前に基準電圧の整定が主なエラー源となるようにさせられる。
【００２３】
基準回路26が整定する速度は、この基準回路に流れる電流の大きさと関連している。外部校正コンデンサ34を充電するため用いられる電流が基準回路から得られるので、このコンデンサの充電速度が、前記基準回路が正常な動作条件に達する速度を追跡することになる。電源電圧の不均一な傾斜の如き動作条件に達する基準を遅延させる条件もまた、外部コンデンサの充電を遅れさせて正常よりも長い遅延を結果として生じることになる。この整合効果が、基準が校正前に正常な動作条件にあることを依然として保証しながら集積回路が変換を行う用意がある時間を最小化するコンデンサを使用することを可能にする。
【００２４】
外部基準電圧が用いられるならば、その出力電圧および(または)出力インピーダンスが内部基準電圧のそれらとは異なり、外部校正コンデンサ34をこれらの特性に整合させることが可能である。例えば、比較的低い出力インピーダンスを伴う基準電圧はIC10におけるコンデンサをより迅速に充電することができ、これにより正常な動作条件により早く達することができる。このことは、ユーザがパワーアップ校正制御回路に対する比較的小さな外部コンデンサを提供することを可能にする。外部コンデンサに対する充電電流が外部基準電圧から得られるので、コンデンサの充電もまた先に述べたように、パワーアップ中基準電圧における条件の一部の追跡を呈し得る。
【００２５】
集積回路10の自動的なパワーアップ特徴を用いることを欲さないユーザは、外部校正コンデンサ34を省いて、TTL互換入力信号を校正ピン32に与えることができる。このような構成により、ユーザは、校正がいつ生じるかを決定するためハードウエア信号を用いることができる。必要ならば、代わりに、ユーザは、外部校正コンデンサ34をそのままにすると共に、外部コンデンサの存在時に動作が可能であるTTL互換出力を校正ピン32に与えることにより当手法を組合わせることができる。このような試みを用いて、ユーザは、集積回路がその校正動作をハードウエア制御下で行わせる能力を維持しながら、自動パワーアップ校正の利点を取得することになる。
【００２６】
保持トランジスタ27は、IC10が遮断モードに入る時、外部校正コンデンサ34が放電することを阻止するために設けられる。このトランジスタは、遮断回路17をバイパスして正のアナログ電圧供給ピン23との動作的な接続状態に外部コンデンサを保持する。バス・インターフェースが電力を別の正の供給ピン25を介して受取ることが可能であることが観察され、従ってICが遮断モードにある時、マイクロプロセッサが依然としてICと通信できる。
【００２７】
図5および図6において、第1の実施形態10の自動パワーアップ校正制御回路16に代わる制御回路80が示される。この代替的なパワーアップ回路は外部校正ピンを必要とせず、従って専用化される外部コンデンサに依存することがない。しかし通常は、この回路は、周期的な変換開始信号130を利用可能にし、ユーザは校正動作中はコンバータディジタル出力を無視することができる。電力がICへ印加された直後にパワーアップ・リセット線96に表明されるパワーアップ・リセット信号もまた利用可能である。
【００２８】
代替的なパワーアップ制御回路80は、任意の校正ピン84に動作的に接続された第1のインバータ82を含む。このインバータの出力は、第1のNORゲート86の3つの入力の1つに動作的に接続され、残りの2つの入力は校正回路14および書込み制御レジスタ信号線90からの校正信号88の末端に用いられる。第1のNORゲート86の出力は、第1のNANDゲート92と第2のNANDゲート94からなる第1のR-Sラッチのリセット入力に動作的に接続され、パワーアップ・リセット線96がこのラッチのセット入力に対して提供される。このラッチのリセット出力98は、第3のNANDゲート100の第1の入力に動作的に接続される。この第3のNANDゲートの第2の入力は、校正回路からの始動校正線における校正信号の短時間の開始を受取る。
【００２９】
第3のNANDゲート100の出力は、第5のNANDゲート104と第6のNANDゲート106からなる第2のR-Sラッチの2つのリセット入力の1つに動作的に接続される。このラッチに対する他のリセット入力は、第2のNORゲート108の出力からのものである。この第2のNORゲート108は、入力が第1のインバータ82の出力と書込み制御レジスタ信号線90とに動作的に接続されている。パワーアップ・リセット線96は、第2のR-Sラッチのセット入力に動作的に接続される。第1のR-Sラッチのセット出力(図6Fの信号140参照)および第2のR-Sラッチのセット出力(図6Gの信号142参照)は、それぞれ第3のNORゲート110の入力に動作的に接続される。この第3のNORゲートの出力は、第4のNORゲート112に動作的に接続され、このゲートもまた変換開始線116および進行線114における校正を受取る。
【００３０】
第4のNORゲート112の出力は、第2のインバータ118に動作的に接続され、その出力は、これもまた任意の校正ピン入力線84に動作的に接続される第6のNANDゲート120の第1の入力に動作的に接続される。第6のNANDゲートの出力は、第3のインバータ122に動作的に接続され、この第3のインバータの出力は第1の校正指令信号140を校正回路14へ与える。図1および図2におけるワン・ショット30の第2の出力40に類似する第2の信号出力は示さないが、当業者はそれを提供する回路を容易に考えることができることに注目されたい。
【００３１】
動作において、ICが電力を受取った直後(即ち、数マイクロ秒後)、パワーアップ・リセット線96におけるパワーアップ・リセット信号124が低から高の遷移126を生じる。これは、両方のラッチをセットする。変換開始線116における第1の変換開始パルス128が、第3のインバータ122の出力へ伝搬し、ここでこのパルスは最初の校正を開始する校正開始パルス138として働く。この校正は約32ミリ秒を要し、これが基準電圧の整定に充分な時間を提供する。この校正の終りに、校正回路が校正線88の終端に校正信号134の終りのパルス136を与える。このパルスは、第1のラッチ(エッジ144)をリセットする。
【００３２】
この時、次の変換開始パルス129が2番目の校正を開始する。基準電圧がこの時整定したため、これが、第1の校正から格納された結果を重ね書きして正確な結果を提供する。校正回路がこの2番目の校正を開始すると、校正線102の初めにおける校正信号の開始を生じ、これが第2のラッチ(エッジ148)をリセットする。
【００３３】
パワーアップ制御回路80の動作中に書込み制御レジスタ信号が書込み制御レジスタ信号線90に与えられると、パワーアップ校正シーケンスを停止することになる。これは、回路のパワーアップの直後にユーザが例え不正確であっても変換を行うことを許容する。この書込みレジスタ信号は、制御レジスタに対するいかなる書込みをも反映し、読出し/書込み線29から得ることができる。
【００３４】
校正回路14は、代替的なパワーアップ制御回路80に対する4つの状態信号を生成する必要がある。これら信号は、校正信号の初めと、校正信号134の終りと、進行信号132における校正とを含む。これらの信号を得るために用いられる回路は、その設計が当業者にとって簡明であるので、本発明を不鮮明にしないように示されない。パワーアップ・リセット信号126は、小さなオンチップ遅延回路によって生成することができる。パワーアップ制御回路の動作中あるいはその後に校正を開始するために、任意の校正ピン84を用いることができる。
【００３５】
先に述べたものの代わりに、他のパワーアップ回路を用いることもできる。例えば、パワーアップ遅延は、オンチップ・カウンタまたは他のオンチップ回路によって決定することができる。このような回路は、基準電圧の整定特性を整合させるように設計することができる。
【００３６】
図1および図7において、図1の自動パワーアップ回路と関連して使用される電力管理回路150が示される。この電力管理制御回路は、IC10の校正ピン32における信号の反転バージョンを受取る線151と、校正回路14からの校正開始信号線152と、ADC回路12からのADC使用中信号線154とに動作的に接続された第1のNORゲート156を含む。第2のNORゲート158もまた、ADC使用中信号線ならびに制御レジスタ11からの変換開始信号160を受取る。
【００３７】
第1のNANDゲート162は、入力がスリープ・ピン(sleep  Pin)20に動作的に接続された第1のインバータ164の出力に動作的に接続される。この第1のNANDゲートはまた、制御レジスタ11における9番目の制御ビット168に入力が動作的に接続された第2のインバータ166の出力に動作的に接続される。第1のNANDゲートは更に、入力が制御レジスタにおける8番目の制御ビット172に動作的に接続された第3のインバータ170の出力に動作的に接続される。第1のNANDゲート162の出力は、第2のNANDゲート174の入力に動作的に接続される。第3のNANDゲート176は、入力が第3のインバータ170の出力ならびに9番目の制御ビット168に動作的に接続されている。その出力は、第2のNANDゲートに動作的に接続されている。
【００３８】
第4のNANDゲート178は、第2のNANDゲート158の出力、8番目の制御ビット172、および9番目の制御ビット168に動作的に接続されている。その出力は、スタンバイ制御線180として働き、これがスタンバイ回路19にスタンバイ・モードに入るように指令する。第2のNANDゲート174の出力は第4のインバータ182に動作的に接続され、第4のインバータ182の出力は、スタンバイ回路に遮断モードに入るように指令する反転された遮断出力184として与えられる。反転遮断出力に動作的に接続された第5のインバータ186は、出力として非反転遮断制御線188を与える。
【００３９】
動作において、電力管理論理150は、下記のモードを実現する。
【００４０】
【表１】
2006325251.tif 000003
【００４１】
表1の最初の2行は、IC10に対するデフォルト・モードを示す。集積回路は、パワーアップと同時か、あるいは制御レジスタの8番目のビットCR8および9番目のビットCR9が共にゼロにセットされる時に、この状態に入る。スリープ・ピンがこの状態でハイに保持されるならば、回路は正常に動作することになる。
しかし、スリープ・ピンがローに固定されるならば、集積回路は、校正中か変換中でなければ、遮断モードに入ることになる。
【００４２】
このモードは、電力消費が重要な配慮である場合と、変換が常に行われない場合に、特に有効である。これがデフォルト・モードであるので、ユーザはスリープ・ピンをローに放置することができ、8番目と9番目の制御レジスタ・ビットをパワーアップにプログラムする必要がない。このため、単にディジタル値を提供するだけであるが校正回路と遮断回路の全利点を持つ低電力のブラック・ボックスのようにユーザが集積回路を取扱うことを可能にする。
【００４３】
CR9をゼロに、かつCR8を1にセットすることにより、ICは、スリープ・ピンの状態(表1の3行目)とは独立的に正常動作をとることになる。CR9を1に、かつCR8をゼロにセットすると、更に別の制御指令が受取られるまで完全に遮断するように(表1の4行目)ICに指令することになる。この状態では、小さな漏洩電流のみが費やされる。
【００４４】
ユーザがCR9とCR8の両方を1にセットするならば、装置は、変換の実施中でなければ、スタンバイ・モード(stand-by)に入る。スタンバイ・モードにおいては、基準電圧はオンのままであるが、残るアナログ回路の大半は電流が存在しない。このスタンバイ・モードは、遮断モード以上の電力は消費しないが、基準電圧が生じたままであるので、該当部分が正常動作のままであった場合より迅速ではないが、変換は遮断モードで可能であるより更に迅速に再び始動することができる。
【００４５】
図7に示された回路と同様の電力管理回路を図5のパワーアップ回路と共に用いることができると考えられる。また、本発明の原理を他の形式のアナログ/ディジタル・コンバータ、ディジタル/アナログ・コンバータ(DAC)に適用できるとも考えられる。更にまた、本発明の原理は、はしご型抵抗コンバータの如き他の変換技術を用いる校正型アナログ/ディジタル・コンバータにおいても使用できる。
現在考えられる望ましい本発明の実施の形態について示し記述したが、これらの実施形態は、単に例示として示したに過ぎない。当業者には、種々の変更および修正が請求の範囲に記載される如き本発明の範囲から逸脱することなく可能であることは明らかであろう。
【００４６】
特に、以下のことが好ましい。
１．アナログ・ディジタル・コンバータ集積回路において、電源供給ポートと、アナログ信号ポートと、ディジタル・データ・ポートとを有するアナログ・ディジタル・コンバータ回路と、校正開始制御入力を持ち、前記アナログ・ディジタル・コンバータ回路に動作的に接続された校正回路と、前記校正回路の開始制御入力に動作的に接続されたパワーアップ遅延回路とを備えたアナログ・ディジタル・コンバータ集積回路。
２．外部パワーアップ・コンデンサ・ピンを更に含み、前記パワーアップ遅延回路が外部パワーアップ・コンデンサ・ピンに動作的に接続される１記載のアナログ・ディジタル・コンバータ集積回路。
３．基準回路を更に含み、基準回路に動作的に接続された基準入力を更に備え、前記パワーアップ遅延回路が基準回路に動作的に接続される１記載のアナログ・ディジタル・コンバータ集積回路。
４．前記アナログ・ディジタル・コンバータ回路が電荷再分布型アナログ・ディジタル・コンバータであり、前記アナログ信号ポートがアナログ入力ポートであり、前記ディジタル・データ・ポートがディジタル・データ出力ポートである３記載のアナログ・ディジタル・コンバータ集積回路。
５．前記集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持するパワーアップと同時に、前記集積回路を動作モードに自動的にする電力制御回路を更に備える４記載のアナログ・ディジタル・コンバータ集積回路。
６．前記基準回路がオンチップ電圧基準とオンチップ・バイアス電流源とを含み、前記パワーアップ遅延回路が前記オンチップ・バイアス電流源に動作的に接続される３記載のアナログ・ディジタル・コンバータ集積回路。
７．前記パワーアップ遅延回路が前記オンチップ・バイアス電流源に動作的に接続され、前記アナログ・ディジタル・コンバータ回路が電荷再分布型アナログ・ディジタル・コンパータであり、前記アナログ信号ポートがアナログ入力ピンであり、前記ディジタル・データ・ポートがディジタル・データ出力ポートである６記載のアナログ・ディジタル・コンバータ集積回路。
８．前記集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持するパワーアップと同時に、前記回路を動作モードに自動的に置く電力制御回路を更に備える７記載のアナログ・ディジタル・コンバータ集積回路。
９．前記基準回路が外部基準ピンを含む３記載のアナログ・ディジタル・コンバータ集積回路。
１０．前記アナログ・ディジタル・コンバータ回路が電荷再分布型アナログ・ディジタル・コンバータであり、前記アナログ信号ポートがアナログ入力ピンであり、ディジタル・データ・ポートがディジタル・データ出力ポートである１記載のアナログ・ディジタル・コンバータ集積回路。
１１，前記校正回路が、前記パワーアップ遅延回路に動作的に接続された状態出力を含む１記載のアナログ・ディジタル・コンバータ集積回路。
１２．前記パワーアップ遅延回路が、前記状態出力に動作的に接続された１対のラッチを含む７記載のアナログ・ディジタル・コンバータ集積回路。
１３．前記パワーアップ遅延回路が、前記集積回路における外部校正ピンなしで動作するように構成される８記載のアナログ・ディジタル・コンバータ集積回路。
１４．前記集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持するパワーアップと同時に、前記回路を動作モードに自動的にする電力制御回路を更に備える１３記載のアナログ・ディジタル・コンバータ集積回路。
１５．前記パワーアップ遅延回路が、前記集積回路における外部校正ピンなしで動作するように構成される１記載のアナログ・ディジタル・コンバータ集積回路。
１６．前記集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持するパワーアップと同時に、前記集積回路を動作モードに自動的にする電力制御回路を更に備える１記載のアナログ・ディジタル・コンバータ集積回路。
１７，アナログ・ディジタル・コンバータ集積回路を校正する方法において、電力を前記アナログ・ディジタル・コンバータ集積回路に供給するステップと、集積回路におけるパワーアップ遅延回路により電力を供給する前記ステップの発生から遅延される遅延信号を生成するステップと、前記生成ステップにおいて生成された遅延信号を検知すると同時に、前記アナログ・ディジタル・コンバータの校正を開始するステップとを含む方法。
１８．集積回路における基準を獲得するステップを更に含み、遅延信号を生成するステップが、前記獲得ステップで得られた基準からの遅延の持続時間を獲得するステップを含む１７記載の方法。
１９．遅延を生じる前記ステップが、長さが約３０ミリ秒より見かけ上短い遅延を生じる１７記載の方法。
２０．外部の信号に応答して、前記集積回路の校正ピンにおける該集積回路に対する校正を開始するステップを更に含む１７記載の方法。
２１．前記集積回路に動作モードに入るように命令する外部指令を受取ることなく、変換または校正中を除いて、前記集積回路を遮断モードに保持するパワーアップと同時に、前記集積回路を動作モードに置くステップを更に含む１７記載の方法。
２２．遅延を生じる前記ステップが校正動作の持続時間からの遅延期間を獲得する２１記載の方法。
２３．前記コンバータを校正する前記ステップが、切換え・コンデンサ・アレイを用いてコンバータにおけるコンデンサのキャパシタンスを調整するステップを含む２２記載の方法。
２４．遅延を生じる前記ステップが、校正動作の持続時間からの遅延の期間を獲得する１７記載の方法。
２５．遅延を生じる前記ステップが、前記集積回路に対して外部のコンデンサを充電するステップを含み、前記遅延を生じる前記ステップが、充電ステップからの遅延の期間を獲得する１７記載の方法。
２６．前記集積回路における基準を獲得する前記ステップを更に含み、遅延信号を生成する前記ステップが、前記獲得ステップで獲得される基準からの遅延の期間を獲得するステップを含み、更に、前記集積回路の校正入力ピンにおける集積回路に対して外部の信号に応答して校正を開始するステップを含む２５記載の方法。
２７．前記集積回路に動作モードに入るように命令する外部指令を受取ることなく、変換または校正中を除いて、前記集積回路を遮断モードに保持するパワーアップと同時に、該集積回路を動作モードに置くステップを更に含む２６記載の方法。
２８．前記コンバータを校正する前記ステップが、切換え・コンデンサ・アレイを用いてコンバータにおけるコンデンサのキャパシタンスを調整するステップを含む２７記載の方法。
２９．前記コンバータを校正する前記ステップが、スイッチド・コンデンサ・アレイを用いてコンバータにおけるコンデンサのキャパシタンスを調整するステップを含む１１記載の方法。
３０．アナログ・ディジタル・コンバータ集積回路を校正する回路において、前記アナログ・ディジタル・コンバータ集積回路に電力を供給する手段と、前記集積回路のパワーアップから遅れた信号を生成する、該集積回路におけるパワーアップ遅延手段と、前記パワーアップ遅延手段に応答して、遅延信号の検出と同時に前記アナログ．ディジタル・コンバータの校正を開始する手段とを備える回路。
３１．集積回路における基準を獲得する手段を更に備え、パワーアップ遅延手段が、基準を獲得する前記手段からの遅延の持続時間を獲得する手段を含む３０記載の回路。
３２．校正を開始する前記手段が更に、前記集積回路の校正入力ピンにおける集積回路に対して外部信号に応答して校正を開始する手段を含む３０記載の回路。
３３．前記集積回路に動作モードに入るように命令する外部指令を受取ることなく、該集積回路が変換あるいは校正中である時を除いて、集積回路を遮断モードに保持するパワーアップと同時に，集積回路を動作モードに置く手段を更に備える３０記載の回路。
３４．前記パワーアップ遅延手段が校正動作の持続時間から遅延の持続時間を獲得する手段を含む３３記載の回路。
３５．前記パワーアップ遅延手段に応答して前記コンバータを校正する手段を更に備え、該校正手段が、切換え・コンデンサ・アレイ手段を用いて、前記コンバータにおけるコンデンサのキャパシタンスを調整する手段を含む３４記載の回路。
３６．前記パワーアップ遅延手段が、校正動作の持続時間から遅延の持続時間を獲得する手段を含む３０記載の回路。
３７．前記パワーアップ遅延手段が前記集積回路に対して外部のコンデンサを充電する手段を含み、該パワーアップ遅延手段が、前記充電手段から遅延の持続時間を獲得する手段を含む３０記載の回路。
３８．前記集積回路における基準を獲得する手段を更に備え、前記パワーアップ遅延手段が、基準を獲得する前記手段からの遅延の持続時間を獲得する手段を含み、前記校正開始手段が更に、前記集積回路の校正入力ピンにおける集積回路に対して外部の信号に応答して校正を開始する手段を含む３７記載の回路。
３９．前記集積回路に動作モードに入るように命令する外部指令を受取ることなく、該集積回路が変換あるいは校正中である時を除いて、集積回路を遮断モードに保持するパワーアップと同時に、集積回路を動作モードに置く手段を更に備える３８記載の回路。
４０．前記パワーアップ遅延手段に対して応答して前記コンバータを校正する手段を更に備え，該校正手段が、切換え・コンデンサ・アレイ手段を用いて、前記コンバータにおけるコンデンサのキャパシタンスを調整する手段を含む３９記載の回路。
４１．前記パワーアップ遅延手段に応答して前記コンバータを校正する手段を更に備え、該校正手段が、切換え・コンデンサ・アレイ手段を用いて、前記コンバータにおけるコンデンサのキャパシタンスを調整する手段を含む３０記載の回路。
【図面の簡単な説明】
【００４７】
【図１】図1は、本発明の一実施形態による電力管理およびパワーアップ制御回路を含む電荷再分布型アナログ/ディジタル・コンバータ集積回路を示す概略図。
【図２】図2は、図1のパワーアップ制御回路において用いられるワン・ショット回路の概略図。
【図３Ａ】図3Aは、パワーアップ中の図1のパワーアップ回路におけるバッファ入力の電圧を表わす波形図。
【図３Ｂ】図3Bは、パワーアップ中の図1のパワーアップ回路におけるバッファ出力の電圧を表わす波形図。
【図３Ｃ】図3Cは、パワーアップ中の図1のパワーアップ回路における第1のワン・ショット出力の電圧を表わす波形図。
【図３Ｄ】図3Dは、パワーアップ中の図1のパワーアップ回路における第2のワン・ショット出力の電圧を表わす波形図。
【図４Ａ】図4Aは、短期間における図3Aの電圧の更に詳細な図。
【図４Ｂ】図4Bは、短期間における図3Bの電圧の更に詳紳な図。
【図４Ｃ】図4Cは、短期間における図3Cの電圧の更に詳細な図。
【図４Ｄ】図4Dは、短期間における図3Dの電圧の更に詳細な図。
【図５】図5は、図1の集積回路において用いられる本発明による代替的なパワーアップ制御回路の概略図。
【図６Ａ】図6Aは、パワーアップ中の図5の回路に対して生成されたパワーアップ・リセット信号を示すタイミング図。
【図６Ｂ】図6Bは、パワーアップ中の図5の回路に対して生成された変換開始信号を示すタイミング図。
【図６Ｃ】図6Cは、パワーアップ中の図5の回路に対して生成された進行信号における校正を示すタイミング図。
【図６Ｄ】図6Dは、パワーアップ中の図5の回路に対して生成された校正信号の終りを示すタイミング図。
【図６Ｅ】図6Eは、パワーアップ中の図5の回路により生成された校正制御信号を示すタイミング図。
【図６Ｆ】図6Fは、パワーアップ中の図5の第1のラッチ回路により生成された信号を示すタイミング図。
【図６Ｇ】図6Gは、パワーアップ中の図5の第2のラッチ回路により生成された信号を示すタイミング図。
【図７】図7は、図1の集積回路の電力管理制御回路の概略図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７】
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【手続補正書】
【提出日】平成18年8月25日(2006.8.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路におけるアナログ・ディジタル・コンバータを校正する回路において、
該アナログ・ディジタル・コンバータを含む該集積回路に電力を供給する手段と、
該集積回路のパワーアップから遅延した信号を発生するための、該集積回路上のパワーアップ遅延手段と、
該遅延した信号を検出したときに、該アナログ・ディジタル・コンバータの校正を開始する、該パワーアップ遅延手段に応答する手段と、
該集積回路上の基準を得る手段であって、該パワーアップ遅延手段が、該遅延した信号の該基準を得る手段から遅延の期間を得る手段を含む、該基準を得る手段と、
を備える該アナログ・ディジタル・コンバータを校正する回路。
【請求項２】
前記アナログ・ディジタル・コンバータが、アナログ入力ピンとディジタルデータ出力ピンを有する電荷再分布型アナログ・ディジタル・コンバータである請求項１に記載のアナログ・ディジタル・コンバータを校正する回路。
【請求項３】
パワーアップの時に前記集積回路を自動的に動作モードにし、前記集積回路が変換あるいは校正中でない時に該集積回路を遮断モードに保持する電力制御回路を更に備える請求項１乃至２のいずれかに記載のアナログ・ディジタル・コンバータを校正する回路。
【請求項４】
前記基準を得る手段が、オン・チップ電圧基準と、オン・チップバイアス電流源とを備え、前記パワーアップ遅延手段が、該オン・チップ電流源に結合され、そこから遅延の期間を得る請求項１乃至３のいずれかに記載のアナログ・ディジタル・コンバータを校正する回路。
【請求項５】
前記パワーアップ遅延手段が、前記集積回路上の外部校正ピン無しに動作するように構成されている請求項１乃至４のいずれかに記載のアナログ・ディジタル・コンバータを校正する回路。
【請求項６】
前記パワーアップ遅延手段が、前記集積回路に対して外部のコンデンサから前記遅延の期間を得て、該コンデンサが前記基準を得る手段により充電される請求項１乃至５のいずれかに記載のアナログ・ディジタル・コンバータを校正する回路。
【請求項７】
校正入力ピン上の集積回路に外部的に供給された信号に応答して、アナログ・ディジタル・コンバータの校正を開始する手段を更に備える請求項１乃至６のいずれかに記載のアナログ・ディジタル・コンバータを校正する回路。
【請求項８】
集積回路におけるアナログ・ディジタル・コンバータを校正する方法において、
該集積回路上の電力ピンへの外部電源から該集積回路に電力を供給するステップと、
遅延信号を発生するステップであって、該遅延信号は該集積回路上のパワーアップ遅延回路によって、該集積回路上の電力ピンへの外部電源から該集積回路に電力を供給するステップのから遅延される、該遅延信号を発生するステップと、
該発生するステップにおいて発生された遅延信号が検出されたときに、該集積回路上の校正回路により、該集積回路上のアナログ・ディジタル・コンバータの校正を開始するステップと、
該電力の供給から、該集積回路上の基準を得るステップと、
該基準から該遅延の期間を得るステップと、
を備える該方法。