(57)【要約】【課題】  １ビット当たりの配置面積を小さくして高集積化に適した相変化メモリ装置を提供する。【解決手段】  本発明の相変化メモリ装置は、半導体基板１０上にマトリクス状に配列された複数のワード線と複数のビット線の各交点にＭＯＳトランジスタを設け、カルコゲナイド膜２４においてＭＯＳトランジスタの拡散層の上部に対向する領域に所定数のビット情報を記憶保持する所定数の相変化メモリ素子を形成し、その所定数の相変化メモリ素子の各々を電気的に接続するための下部電極構造としてプラグ２８ａ、下部電極プレート２８ｂ、下部電極プラグ３３ａを形成し、素子選択線としての上部電極膜３５からＭＯＳトランジスタを経由した電流を相変化メモリ素子に流してビット情報の書込みを行う。【選択図】  図１７
2006222215.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に相変化材料を用いて形成された相変化メモリ装置であって、
マトリクス状に配列された複数のワード線と複数のビット線の各交点にそれぞれ設けられた一のＭＯＳトランジスタと、
前記相変化材料を堆積した相変化層において前記一のＭＯＳトランジスタの拡散層の上部に対向する領域に形成され、所定数のビット情報を記憶保持する所定数の相変化メモリ素子と、
前記一のＭＯＳトランジスタの拡散層に前記所定数の相変化メモリ素子の各々を電気的に接続するための下部電極構造と、
を備えることを特徴とする相変化メモリ装置。
【請求項２】
前記下部電極構造は、前記所定数の相変化メモリ素子に対向配置される一の共通プレートと、前記一のＭＯＳトランジスタの拡散層と前記一の共通プレートを接続する一以上の第１のプラグと、前記一の共通プレートと前記所定数の相変化メモリ素子の各々を接続する少なくとも所定数の第２のプラグを含むことを特徴とする請求項１に記載の相変化メモリ装置。
【請求項３】
前記相変化メモリ素子は、それぞれ対応する前記第２のプラグにおける電流供給時の発熱により、低抵抗の結晶状態と高抵抗のアモルファス状態の間を遷移してビット情報を書き換え可能であることを特徴とする請求項２に記載の相変化メモリ装置。
【請求項４】
前記少なくとも所定数の第２のプラグは、前記一のＭＯＳトランジスタのゲート幅方向に沿って配置されることを特徴とする請求項２又は３に記載の相変化メモリ装置。
【請求項５】
前記少なくとも所定数の第２のプラグは、前記ゲート幅方向で隣接する相変化メモリ同士が互いにゲート長方向のオフセットを持つように配置されることを特徴とする請求項４に記載の相変化メモリ装置。
【請求項６】
前記所定数の相変化メモリ素子の各々に対して個別に電流を供給するための所定数の素子選択線を含む上部電極構造を備えることを特徴とする請求項１から５のいずれかに記載の相変化メモリ装置。
【請求項７】
前記素子選択線の延伸方向は、前記半導体基板上において前記ビット線の延伸方向と平行に配置されることを特徴とする請求項６に記載の相変化メモリ装置。
【請求項８】
前記上部電極構造が多階層に積層されることを特徴とする請求項１から７のいずれかに記載の相変化メモリ装置。
【請求項９】
前記上部電極構造に加えて、前記下部電極構造が多階層に積層されることを特徴とする請求項８に記載の相変化メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に相変化材料を用いて形成され所望のビット情報を記憶保持する不揮発性の相変化メモリ装置に関するものである。
【背景技術】
【０００２】
近年、携帯機器等の情報を記憶保持するために不揮発性メモリが広く用いられている。そして、次世代の不揮発性メモリとして、相変化材料の構造変化を利用した相変化メモリが注目されている。この相変化メモリは、例えばカルコゲナイド系の相変化材料を用いて半導体基板上に相変化層を堆積し、その所定領域に電極を介して電流を供給する構造を有している。このような構造により、相変化層の所定領域を加熱して高抵抗のアモルファス状態と低抵抗の結晶状態との間で自在に遷移させ、両者の抵抗値の変化を利用して所望のビット情報を書き換え可能に保持することができる（例えば、特許文献１、２参照）。この場合、電流供給のための１つのＭＯＳトランジスタと１つの相変化メモリ素子を単位セルとして集積し、多ビットの相変化メモリを構築することが可能となる。
【特許文献１】US6590807B2
【特許文献２】US6567296B1
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記の従来の相変化メモリにおいては、ビット情報の書き換えの際の電流は十分大きくなるため、ＭＯＳトラジスタのゲート幅を大きく構成する必要がある。相変化メモリにおける単位セルの面積はＭＯＳトランジスタのゲート幅によって規定されるので、単位セルの面積が大きくなることは避けられない。この場合、相変化メモリの記憶容量を大きく確保するほど、全体のチップ面積が増大していくので、高集積化を図る上で障害となる。
【０００４】
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体基板上で一のＭＯＳトランジスタに所定数の相変化メモリ素子を接続する構造とし、１ビット当たりの配置面積を小さくして高集積化に適した相変化メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の相変化メモリ装置は、半導体基板上に相変化材料を用いて形成された相変化メモリ装置であって、マトリクス状に配列された複数のワード線と複数のビット線の各交点にそれぞれ設けられた一のＭＯＳトランジスタと、前記相変化材料を堆積した相変化層において前記一のＭＯＳトランジスタの拡散層の上部に対向する領域に形成され、所定数のビット情報を記憶保持する所定数の相変化メモリ素子と、前記一のＭＯＳトランジスタの拡散層に前記所定数の相変化メモリ素子の各々を電気的に接続するための下部電極構造を備えることを特徴とする。
【０００６】
本発明によれば、一のＭＯＳトランジスタと所定数の相変化メモリ素子を構成単位とし、それぞれの構成単位が所定数のビット情報を担うことにより全体の相変化メモリ装置が構成される。このように所定数の相変化メモリ素子が一のＭＯＳトランジスタを共有するので、下部電極構造を介して十分な書き換え電流を確保するためにＭＯＳトランジスタのゲート長を大きくした場合であっても個々の相変化メモリ素子当たりの配置面積を小さくすることができ、高集積化に適した相変化メモリ装置を実現することができる。
【０００７】
また、本発明の相変化メモリ装置において、前記下部電極構造は、前記所定数の相変化メモリ素子に対向配置される一の共通プレートと、前記一のＭＯＳトランジスタの拡散層と前記一の共通プレートを接続する一以上の第１のプラグと、前記一の共通プレートと前記所定数の相変化メモリ素子の各々を接続する少なくとも所定数の第２のプラグを含むことを特徴とする。
【０００８】
また、本発明の相変化メモリ装置において、前記相変化メモリ素子は、それぞれ対応する前記第２のプラグにおける電流供給時の発熱により、低抵抗の結晶状態と高抵抗のアモルファス状態の間を遷移してビット情報を書き換え可能であることを特徴とする。
【０００９】
また、本発明の相変化メモリ装置において、前記少なくとも所定数の第２のプラグは、前記一のＭＯＳトランジスタのゲート幅方向に沿って配置されることを特徴とする。
【００１０】
また、本発明の相変化メモリ装置において、前記少なくとも所定数の第２のプラグは、前記ゲート幅方向で隣接する相変化メモリ同士が互いにゲート長方向のオフセットを持つように配置されることを特徴とする。
【００１１】
また、本発明の相変化メモリ装置において、前記所定数の相変化メモリ素子の各々に対して個別に電流を供給するための所定数の素子選択線を含む上部電極構造を備えることを特徴とする。
【００１２】
また、本発明の相変化メモリ装置において、前記素子選択線の延伸方向は、前記半導体基板上において前記ビット線の延伸方向と平行に配置されることを特徴とする。
【００１３】
また、本発明の相変化メモリ装置において、前記上部電極構造が多階層に積層されることを特徴とする。
【００１４】
また、本発明の相変化メモリ装置において、前記上部電極構造に加えて、前記下部電極構造が多階層に積層されることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、半導体基板上に相変化層を堆積し、一のＭＯＳトランジスタと所定数の相変化メモリ素子を構成単位として下部電極構造を介して電流を供給可能に構成したので、一のＭＯＳトランジスタのゲート長を大きくして所定数の相変化メモリ素子に十分な書き換え電流を供給可能に構成した場合であっても、情報ビット当たりの配置面積を小さく保つことができるので、その分だけ相変化メモリ装置の集積度向上を図ることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を適用した実施形態について図面を参照しながら説明する。本実施形態においては、相変化材料を用いた不揮発性の半導体記憶装置である相変化メモリ装置（以下、単に相変化メモリと呼ぶ）に対して本発明を適用する場合を説明する。
【００１７】
まず、図１を参照して、本実施形態の相変化メモリの構成単位となる基本的な回路構成について説明する。図１に示す回路においては、ＭＯＳトランジスタＴとそれに共通に接続された４つの相変化メモリ素子Ｍにより１つの単位回路Ｕが構成されている。４つの相変化メモリ素子Ｍには、それぞれ異なる素子選択線ＳＬが接続され、個別に電流を供給できるようになっている。相変化メモリの全体回路は、同一の構成を備えた多数の単位回路Ｕを規則的に配置することにより構成される。なお、図１では、相変化メモリの全体回路のうち、２つの単位回路Ｕを含む回路部分を図示している。
【００１８】
ＭＯＳトランジスタＴは、ゲートにワード線ＷＬが接続されるとともに、ソース・ドレイン拡散層の一方にビット線ＢＬが接続され、ソース・ドレイン拡散層の他方に素子選択線ＳＬ及び素子選択線ＳＬを介して相変化メモリ素子Ｍが接続されるように構成されている。ワード線ＷＬとビット線ＢＬはそれぞれ所定の本数が設けられ、全体がマトリクス状に構成されている。各々のワード線ＷＬとビット線ＢＬの交点には、１つのＭＯＳトランジスタＴと４つの相変化メモリ素子Ｍからなる単位回路Ｕが配置されている。
【００１９】
相変化メモリ素子Ｍは、例えば、カルコゲナイド系の相変化材料であるＧｅ、Ｓｂ、Ｔｅを用いて形成され、高抵抗と低抵抗の状態に応じた１ビットの情報を書き換え可能に記憶するメモリ素子（抵抗素子）として機能する。よって、１つのＭＯＳトランジスタＴに接続された４つの相変化メモリ素子Ｍは、４ビットの情報を担うことになる。相変化メモリ素子Ｍに保持される情報を書き換える場合は、高抵抗のアモルファス状態と低抵抗の結晶状態とを遷移させるための所定のパルスを印加する必要があり、そのための制御回路を半導体上に構成する必要がある。
【００２０】
なお、４つの相変化メモリ素子Ｍに接続された４つの素子選択線ＳＬの電位を別々に制御することにより、４つの相変化メモリ素子Ｍから共通のＭＯＳトランジスタＴとビット線ＢＬを経由して電流が流れる。これにより、４つの相変化メモリ素子Ｍに対し、個別に書込み動作と読出し動作を制御することができる。
【００２１】
以上のような構成において、ＭＯＳトランジスタＴのゲート幅は各々の相変化メモリ素子Ｍの書き換え時に十分な電流を供給できる程度に大きくする必要があり、その分だけ半導体上の配置面積が大きくなる。しかし、本実施形態においては、１つのＭＯＳトランジスタＴのゲート幅を大きく構成したとしても、これを４つの相変化メモリ素子Ｍで共有するので、相変化メモリ全体では１ビット当たりの配置面積は小さくなり、高集積化に有利な構成となる。
【００２２】
次に、図２〜図１９を参照して、本実施形態の相変化メモリの製造方法を説明し、併せて詳細なデバイス構造について説明する。
【００２３】
まず、図２に示すように、例えばＰ型シリコン単結晶からなる半導体基板１０の主面に浅溝１４を形成する。そして、浅溝１４にシリコン酸化膜を埋設することにより素子分離領域１５を形成する。例えば、この浅溝１４は０.３μｍの深さを有し、内壁には熱酸化法によりシリコン酸化膜を形成してもよい。素子分離領域１５の形成の際、さらにシリコン酸化膜を堆積し、これをＣＭＰ（Chemical Mechanical Polishing）法により研磨して浅溝１４内にのみシリコン酸化膜を残した状態にする。次いで、フォトレジストをマスクにしてリン（Ｐ）イオンをイオン注入し、ｎ形ウエル１１を形成する。さらに、フォトレジストをマスクにしてボロン（Ｂ）イオンをイオン注入し、ｐ形ウエル１２、１３を形成する。
【００２４】
ここで、図２に示すように、相変化メモリの断面構造には、相変化メモリ素子領域と周辺回路領域の双方が含まれる。周辺回路領域は一般的なＤＲＡＭの製造工程と共通するため、以下の図３〜図１９においては、周辺回路領域の構造の図示は省略して主に相変化メモリ素子領域の構造を図示するものとする。
【００２５】
次に、図３に示すように、活性化領域となるｐ形ウエル１３に、熱酸化法によりゲート絶縁膜１６を形成する。そして、半導体基板１０の主面に、多結晶シリコン膜１７を、例えばＣＶＤ（Chemical Vapor Deposition）法により５０ｎｍの膜厚で堆積した後、続いてタングステン膜１８を、例えばスパッタ法により１００ｎｍの膜厚で堆積する。なお、多結晶シリコン膜１７は、例えば、不純物としてリン（Ｐ）を導入して堆積すればよい。このとき、多結晶シリコン膜１７とタングステン膜１８との間には両者の反応を防止する目的で、例えば、スパッタ法により形成した窒化タングステン（ＷＮ）膜を挿入することが望ましい。
【００２６】
その後、シリコン窒化膜を、例えば２００ｎｍ堆積する。さらに、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、多結晶シリコン膜１７及びタングステン膜１８からなるゲート電極１９を形成し、その上部にキャップ絶縁膜２０を形成する。
【００２７】
次いで、キャップ絶縁膜２０及びゲート電極１９とフォトレジスト（不図示）をマスクとして、例えば、ヒ素（Ａｓ）又はリン（Ｐ）を不純物としてイオン注入し、不純物領域２１を形成する。この不純物領域２１は、ｎチャネルＭＯＳトランジスタのソース・ドレインとして機能する。また、併せて図示しない周辺回路領域において、例えばボロン（Ｂ）を不純物としてイオン注入し、ＰチャネルＭＯＳトランジスタとして機能する不純物領域を形成する。
【００２８】
次に、図４に示すように、半導体基板１０の全面にシリコン窒化膜を例えば３０ｎｍ堆積する(成膜直後の状態は不図示)。その後、そのシリコン窒化膜に異方性ドライエッチングを施し、キャップ絶縁膜２０及びゲート電極１９の側壁に残る状態とし、これによりゲート電極１９にシリコン窒化膜側壁２２を形成する。
【００２９】
次いで、例えば５００ｎｍの膜厚のシリコン酸化膜をＣＶＤ法により形成し、その表面をＣＭＰ法により研磨して平坦化し、層間絶縁膜２３を形成する。このとき、シリコン酸化膜としては、例えばＴＥＯＳ（Tetra Methoxy Silane）を原料ガスとしてＣＶＤ法により形成されたＴＥＯＳ酸化膜を用いてもよい。また、所定量のボロン（Ｂ）及びリン（Ｐ）をシリコン酸化膜中に導入した後、熱処理を加えることでシリコン酸化膜をリフローさせることも可能である。その後、ＣＭＰ法を併用して平坦性を向上させ、層間絶縁膜２３を形成することができる。
【００３０】
次に、図５に示すように、フォトリソグラフィ技術とドライエッチング技術とを用いて、ビット線コンタクト２４を開口する。このときのドライエッチングに際し、シリコン絶縁膜とシリコン窒化膜とのエッチング速度差を利用することにより、シリコン窒化膜側壁２２及びキャップ絶縁膜２０がエッチングされ難い条件下でゲート電極１９に対して自己整合的に形成される。
【００３１】
ここで、図６には、ゲート電極１９とビット線コンタクト２４が開口された状態の相変化メモリの平面レイアウトを示している。図６に示すように、素子分離領域１５により隔てられた長方形パターンの活性化領域ＲＡが規則的に配置されている。そして、ワード線ＷＬとなるゲート電極１９が各々の活性化領域に２本ずつ配置され、その中間部に一つのビット線コンタクト２４が配置される。このビット線コンタクト２４は、下方のＭＯＳトランジスタの拡散層とビット線ＢＬを接続するために設けられ（製造方法については後述する）、これにより活性化領域ＲＡの２本のワード線ＷＬは共通のビット線ＢＬに接続されることになる。
【００３２】
このとき、図６に示すように、活性化領域ＲＡの２本のワード線ＷＬは、ビット線コンタクト２４を迂回するようなパターンで配置されている。よって、ビット線コンタクト２４に近接する部分では、ワード線ＷＬ同志の間隔をある程度広くする一方、ビット線コンタクト２４に近接しない部分では、２本のワード線ＷＬを最小加工寸法で配置可能となり、配置面積を縮小するのに有効である。なお、ワード線ＷＬのパターンは、主要な部分において直線状にパターニングされ、その加工限界においてもフォトリソグラフィを容易に行うことができる。
【００３３】
一方、図５において、ビット線コンタクト２４の開口後、半導体基板１０の主面に、例えばタングステン膜２５を成膜する。このとき、不純物領域２１においてビット線コンタクト２４が接触するソース、ドレインの領域との間で良好な電気的導通を確保するため、予めコバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等の高融点金属のシリサイド膜を形成しておくことが望ましい。
【００３４】
なお、ビット線コンタクト２４の開口以降の工程での半導体基板１０の主面の平坦性を向上させる必要がある。そのため、例えば、堆積したタングステン膜２５をＣＭＰ法により研磨してメタルプラグを形成し、その上部に改めてタングステン膜を堆積し、リソグラフィ技術とドライエッチング技術とにより所望のビット線を加工してもよい。
【００３５】
図７には、タングステン膜２５によるビット線ＢＬが形成された状態の相変化メモリの平面レイアウトを示している。図７に示すように、隣接する活性化領域ＲＡ（Ｐ形ウエル１３）内において各ビット線コンタクト２４を結ぶ方向にビット線ＢＬが配置されている。よって、ワード線ＷＬ（ゲート電極１９）とビット線ＢＬ（タングステン膜２５）は、互いに直交する方向に配置されることになる。これにより、ビット線ＢＬに関連する回路部分と、ワード線ＷＬに関連する回路部分は、半導体基板１０における別々の一端に集積させることができ、効率的な平面レイアウトを構成可能となる。
【００３６】
次に、図８に示すように、半導体基板１０の主面に層間絶縁膜２６を形成する。この層間絶縁膜２６としては、上述したＴＥＯＳ酸化膜を用いればよい。このとき、平坦性を向上させるため、上述のＣＭＰ法により研磨する工程を追加してもよい。
【００３７】
次に、図９に示すように、フォトリソグラフィ技術とドライエッチング技術とを用いて、下部電極プレートコンタクト２７を開口する。このときのドライエッチングに際し、シリコン絶縁膜とシリコン窒化膜とのエッチング速度差を利用することにより、ゲート電極１９の側面に形成されているシリコン窒化膜側壁２２及びキャップ絶縁膜２０がエッチングされ難い条件下でゲート電極１９に対して自己整合的に形成される。
【００３８】
ここで、図１０には、下部電極プレートコンタクト２７が開口された状態の相変化メモリの平面レイアウトを示している。下部電極プレートコンタクト２７は、平行する２本のワード線ＷＬの外側に露出する活性化領域ＲＡ上に形成される。なお、図１０においては、各々の活性化領域ＲＡ内には、４つの下部電極プレートコンタクト２７が４隅に配置される例を示している。下部電極プレートコンタクト２７は、相変化メモリ素子とＭＯＳトランジスタのソース・ドレイン拡散層との配線構造に必要であるため、その個数を多く配置するのが配線の抵抗成分を低減する上で望ましい。ただし、各々の活性化領域ＲＡ内に少なくとも１つの下部電極プレートコンタクト２７を形成すれば、本実施形態の相変化メモリを構築することができる。
【００３９】
そして、図９に示すように、開口された下部電極プレートコンタクト２７の中に、プラグ２８ａ（本発明の第１のプラグに相当）を形成する。このプラグ２８ａは、例えば、ＣＶＤ法によりタングステン膜を形成した後に、ＣＭＰ法により研磨して形成すればよい。その後、さらに例えばタングステン膜を堆積して、フォトリソグラフィ技術とドライエッチング技術とを用いることにより下部電極プレート２８ｂ（本発明の共通プレートに相当）を形成する。なお、プラグ２８ａが接触する各下地との良好な電気的導通を確保するため、予めコバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）等のシリサイド膜を形成しておくことが望ましい。
【００４０】
ここで、図１１には、下部電極プレート２８ｂが形成された状態の相変化メモリの平面レイアウトを示している。各々の活性化領域ＲＡには、下部電極プレート２８ｂが２個ずつ配置され、それぞれ上述の４つの下部電極プレートコンタクト２７のうちの２個に接続される構造となっている。これにより、後続の工程で形成される相変化メモリ素子を、同一のＭＯＳトランジスタのソース・ドレイン拡散層に接続することができる。ただし、下部電極プレート２８ｂを、少なくとも１つの下部電極プレートコンタクト２７に接続すれば、本実施形態の相変化メモリを構築することができる。
【００４１】
次に、図１２に示すように、フォトリソグラフィ技術とドライエッチング技術とを用いて、下部電極コンタクト３２を開口する。まず、半導体基板１０の主面に絶縁膜２９を形成し、その上部にさらにハードマスク３０を形成する。そして、ハードマスク３０に下部電極コンタクト３２ａを開口し、続いて半導体基板１０の主面に同様の膜を形成する。この膜に異方性ドライエッチングを施して下部電極コンタクト３２ａの開口部分の側壁にサイドウォールスペーサ３１を形成する。このように形成することで、相変化メモリ素子の下部電極を小さく構築できるため、発熱効率を高めるのに有用である。最終的に、ハードマスク３０とサイドウォールスペーサ３１をマスクにして、ドライエッチング技術を用いて下部電極コンタクト３２が開口される。これにより、下部電極コンタクト３２ａの開口径より小さいな下部電極コンタクト３２を形成可能となる。
【００４２】
ここで、図１３には、下部電極コンタクト３２が開口された状態の相変化メモリの平面レイアウトを示している。各々の下部電極プレート２８ｂについて、４つの下部電極コンタクト３２が接続される。図１３に示されるように、１つの下部電極プレート２８ｂにおける４つの下部電極コンタクト３２の配置は、一直線上の配列ではなく、交互に横方向のオフセットを持たせた配列になっている。隣接する下部電極コンタクト３２間の距離を最小加工寸法にして配置することを前提にすると、一直線上の配列に比べて、交互にオフセットを持たせた配列の場合、４つの下部電極コンタクト３２が占める全体の長さを短縮可能となり、配置面積を縮小する効果がある。
【００４３】
次に、図１４に示すように、下部電極となる導電性膜として、例えばタングステン膜３３を半導体基板１の全面に堆積する。タングステン膜３３の堆積には、例えばＣＶＤ法を用いればよい。
【００４４】
次に、図１５に示すように、堆積されたタングステン膜３３を、例えばＣＭＰ法により研磨することで、下部電極プラグ３３ａ（本発明の第２のプラグに相当）を形成する。この下部電極プラグ３３ａは、電流供給時に発熱して相変化メモリ素子の温度を上昇させて構造変化を生じさせる役割を担っている。下部電極プラグ３３ａの材料としては発熱の点で高抵抗の材料がより好ましく、例えば、タングステンを用いるほか、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）等の高融点金属及びその窒化物、あるいはシリサイド窒化膜（例えば、ＴｉＳｉＮ）を用いることが好ましい。
【００４５】
次いで、相変化材料であるカルコゲナイド膜３４と上部電極膜３５を例えばスパッタ法により半導体基板１０の全面に堆積する。カルコゲナイド膜３４は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５を膜厚５０ｎｍから２００ｎｍの範囲で堆積し、上部電極膜３５としては、例えば、タングステン膜を膜厚５０ｎｍで堆積すればよい。その後、フォトリソグラフィ技術とドライエッチング技術とを用いて、カルコゲナイド膜３４及び上部電極膜３５を一括して加工することにより、所望の相変化メモリ素子に電流を供給するための素子選択線ＳＬをパターニングする。
【００４６】
なお、カルコゲナイド膜３４としては、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、セレン（Ｓｅ）、のいずれか２つ以上を含む材料を用いることができる。また、上部電極膜３５の材料としては発熱の点で高抵抗の材料がより好ましく、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミ（ＴｉＡｌＮ）等の高融点金属およびその窒化物、あるいはシリサイド窒化膜（例えば、ＴｉＳｉＮ）を用いることが好ましい。
【００４７】
ここで、図１６には、一体的に形成されたカルコゲナイド膜３４と上部電極膜３５に対応する素子選択線ＳＬがパターンニングされた状態の相変化メモリの平面レイアウトを示している。素子選択線ＳＬは、その延伸方向がビット線ＢＬと同一の方向になるように配置され、ワード線ＷＬとは直交方向に配置される、本実施形態においては、互いにＭＯＳトランジスタを共有する４つの相変化メモリ素子は、それぞれ異なる独立した素子選択線ＳＬに接続される。これにより、素子選択線ＳＬに接続される制御回路の部分は、回路規模が大きいワード線ＷＬに関連する回路部分と別々の一端に集積させることができ、より効率的な平面レイアウトを構成可能となる。
【００４８】
次に、図１７に示すように、半導体基板１０の全面に層間絶縁膜３６を堆積する。この層間絶縁膜３６としては、例えば、プラズマ成膜によるシリコン酸化膜を用いればよい。このとき、素子選択線ＳＬに起因する段差を解消するため、例えば、ＣＭＰ法により研磨することで表面を平坦化することが望ましい。
【００４９】
さらに、第２層配線３８を形成し、この第２層配線３８と素子選択線ＳＬあるいはビット線ＢＬ等が形成されるタングステン膜２５との間は、接続孔３７を介して接続される。第２層配線３８は、例えば、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）及び窒化チタンの積層で形成することができる。また、接続孔３７は、チタン（Ｔｉ）、窒化チタン及びタングステンの積層で形成することができる。なお、第２層配線３８の上部に、さらに層間絶縁膜を介して第３層配線あるいはそれ以上の配線層（不図示）を設けてもよい。
【００５０】
以上の各工程により、本実施形態の相変化メモリのデバイス構造が完成する。ここで、完成した状態の相変化メモリに関する詳細な断面構造を示す。図１６におけるワード線ＷＬに直交する２断面（Ａ−Ａ’断面、Ｂ−Ｂ’断面）に対応して、図１８（ａ）にＡ−Ａ’断面構造図を示すとともに、図１８（ｂ）にＢ−Ｂ’断面構造図を示す。また、図１６におけるワード線ＷＬに平行なＣ−Ｃ断面に対応して、図１９にＣ−Ｃ’断面構造図を示す。なお、図２〜図１７に含まれる各断面構造図は、Ａ−Ａ’断面とＢ−Ｂ’断面とを混在させて表現した図である。
【００５１】
本実施形態の相変化メモリにおいては、上記の構造に限られることなく多様な変形例がある。図２０は、本実施形態の第１の変形例の断面構造図であり、本実施形態における図１９のＣ−Ｃ‘断面構造図に対応する図である。第１の変形例においては、下部電極プラグ４０ａに接続されるカルコゲナイド膜４１ａと上部電極膜４２ａからなる第１層と、下部電極プラグ４０ｂに接続されるカルコゲナイド膜４１ｂと上部電極膜４２ｂからなる第２層とを含む２階層に積層形成されている。このような構造により、素子選択線ＳＬを配置するために必要な面積を小さくすることができ、その結果、相変化メモリにおいて情報ビット単位の面積の縮小に応じて、全体の配置面積を縮小可能となる。
【００５２】
図２１は、本実施形態の第２の変形例の断面構造図であり、第１の変形例と同様に図１９のＣ−Ｃ’断面構造図に対応する図である。第２の変形例においては、下部電極プラグ５０ａに接続されるカルコゲナイド膜５１ａと上部電極膜５２ａからなる第１層については第１の変形例と同様であるが、第２層の構造が異なっている。すなわち、下部電極プレート２８ｂの上部にプラグ５３を介して第２層の下部電極プレート５４を構成して層間絶縁膜５５を堆積する。そして、第２層において下部電極プラグ５０ｂに接続されるカルコゲナイド膜５１ｂと上部電極膜５２ｂからなる第２層を形成している。このように下部電極プレート２８ｂ、５４を含めて２階層に積層形成し、相変化メモリにおいて情報ビット単位の面積の縮小に応じて、全体の配置面積を縮小可能となる。
【００５３】
なお、第１の変形例及び第２の変形例においては、いずれも２階層の構造を示しているが、より積層数を増やして多階層で構成してもよい。
【００５４】
以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態においては、相変化メモリ素子としてカルコゲナイド系の相変化材料を用いる場合を説明したが、同様の機能を実現できる他の相変化材料を用いた場合であっても広く本発明を適用することができる。また、本実施形態の相変化メモリにおける電極構造やＭＯＳトランジスタの構造は、本実施形態に構造に限定されず、多様な形態を採用することができる。
【図面の簡単な説明】
【００５５】
【図１】本実施形態の相変化メモリの構成単位となる基本的な回路構成を示す図である。
【図２】本実施形態の相変化メモリの製造方法において初期段階の工程を示す断面構造図である。
【図３】本実施形態の相変化メモリの製造方法においてゲート電極１９を形成する工程を示す断面構造図である。
【図４】本実施形態の相変化メモリの製造方法においてシリコン窒化膜側壁２２と層間絶縁膜２３を形成する工程を示す断面構造図である。
【図５】本実施形態の相変化メモリの製造方法においてビット線コンタクト２４を開口してタングステン膜２５を成膜する工程を示す断面構造図である。
【図６】本実施形態の相変化メモリの製造方法において活性化領域の２本のワード線ＷＬが配置された状態の平面レイアウト図である。
【図７】本実施形態の相変化メモリの製造方法においてビット線ＢＬが形成された状態の平面レイアウト図である。
【図８】本実施形態の相変化メモリの製造方法において層間絶縁膜２６を形成する工程を示す断面構造図である。
【図９】本実施形態の相変化メモリの製造方法において下部電極プレートコンタクト２７を開口してプラグ２８ａと下部電極プレート２８ｂを形成する工程を示す断面構造図である。
【図１０】本実施形態の相変化メモリの製造方法において下部電極プレートコンタクト２７が開口された状態の平面レイアウト図である。
【図１１】本実施形態の相変化メモリの製造方法において下部電極プレート２８ｂが形成された状態の平面レイアウト図である。
【図１２】本実施形態の相変化メモリの製造方法において下部電極コンタクト３２を開口する工程を示す断面構造図である。
【図１３】本実施形態の相変化メモリの製造方法において下部電極コンタクト３２が開口された状態の平面レイアウト図である。
【図１４】本実施形態の相変化メモリの製造方法においてタングステン膜３３を堆積する工程を示す断面構造図である。
【図１５】本実施形態の相変化メモリの製造方法において下部電極プラグ３３ａを形成してカルコゲナイド膜３４と上部電極膜３５を堆積する工程を示す断面構造図である。
【図１６】本実施形態の相変化メモリの製造方法において素子選択線ＳＬがパターニングされた状態の平面レイアウト図である。
【図１７】本実施形態の相変化メモリの製造方法において層間絶縁膜３６を堆積し、接続孔３７と第２層配線３８を形成する工程を示す断面構造図である。
【図１８】本実施形態の相変化メモリに関し、図１６におけるワード線ＷＬに直行する２断面に対応して、Ａ−Ａ’断面構造図とＢ−Ｂ’断面構造図を示す図である。
【図１９】本実施形態の相変化メモリに関し、図１６におけるワード線ＷＬに平行な断面に対応して、Ｃ−Ｃ’断面構造図を示す図である。
【図２０】本実施形態の相変化メモリにおいて第１の変形例の断面構造図である。
【図２１】本実施形態の相変化メモリにおいて第２の変形例の断面構造図である。
【符号の説明】
【００５６】
１０…半導体基板
１１…ｎ型ウエル
１２、１３…ｐ型ウエル
１４…浅溝
１５…素子分離領域
１６…ゲート絶縁膜
１７…多結晶シリコン膜
１８…タングステン膜
１９…ゲート電極
２０…キャップ絶縁膜
２１…不純物領域
２２…シリコン窒化膜側壁
２３…層間絶縁膜
２４…ビット線コンタクト
２５…タングステン膜
２６…層間絶縁膜
２７…下部電極プレートコンタクト
２８ａ…プラグ
２８ｂ…下部電極プレート
２９…層間絶縁膜
３０…ハードマスク
３１…サイドウォールスペーサ
３２、３２ａ…下部電極コンタクト
３３…タングステン膜
３３ａ…下部電極プラグ
３４…カルコゲナイド膜
３５…上部電極膜
３６…層間絶縁膜
３７…接続孔
３８…第２層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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