(57)【要約】【課題】  高速な動作を行う入出力バッファ近辺において、クロックの配線長に差があることによる遅延を低減する。【解決手段】  本発明の半導体集積回路１は、チップ周辺部に設けられ、複数の第１の入出力バッファ３０を有する第１の入出力バッファ部３と、チップ周辺部に設けられ、複数の第２の入出力バッファ４０を有する第２の入出力バッファ部４と、第２の入出力バッファ部４の略中央に対応する位置に配置された位相同期回路９とを有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チップ周辺部に設けられ、複数の第１の入出力バッファを有する第１の入出力バッファ部と、
チップ周辺部に設けられ、チップ外周に沿った第１の方向に、複数の第２の入出力バッファを配置した第２の入出力バッファ部と、
前記第２の入出力バッファ部の前記第１の方向の略中央に対応する位置に配置された位相同期回路とを有する半導体集積回路。
【請求項２】
前記第２の入出力バッファは前記第１の入出力バッファよりも高さが大きいことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２の入出力バッファ部の略中央には複数の第３の入出力バッファが形成されていることを特徴とする請求項１あるいは２に記載の半導体集積回路。
【請求項４】
前記複数の第３の入出力バッファの少なくとも１つには、前記第２の入出力バッファを介して入出力が行われる信号の基準クロックが入力されていることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記複数の第３の入出力バッファの少なくとも１つには、前記位相同期回路の電源電圧が入力されていることを特徴とする請求項３あるいは４に記載の半導体集積回路。
【請求項６】
前記第２の入出力バッファは、ＡＧＰ規格に基づいた信号を入出力するバッファであることを特徴とする請求項１乃至５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関わり、特に、外部からのクロックを内部へ分配する半導体集積回路に関するものである。
【背景技術】
【０００２】
近年の集積回路の高速化に伴い、半導体集積回路に外部から供給されるクロックの周波数も高くなってきている。クロック周波数の上昇により、許容されるクロックスキューはより小さくなってきている。特に、ＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ  Ｇｒａｐｈｉｃｓ  Ｐｏｒｔ）などの高速インターフェイス規格に基づいた回路では使用される周波数も高く許容されるクロックスキューの値はきわめて小さいものとなっている。
【０００３】
特許文献１には、クロックスキューを低減するために、クロック供給源からクロックが与えられる回路までの間にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を介することが示されている。
【０００４】
ここで、例えばＡＧＰ規格に基づいたチップなどでは、ＡＧＰ規格に基づいた入出力バッファ（以後、ＩＯバッファと称す）の面積が、通常のＩＯバッファの面積よりも大きくなる。そこで、図２に示すように、面積の大きなＩＯバッファ１４０をチップ１００上の１辺に並んで配置し、大きなＩＯバッファ部１０４に隣接した位置にＰＬＬ１０９（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を配置している。通常のＩＯバッファ１３０はこのＩＯバッファ部１０４とは異なるバッファ部１０３に配置されている。このＰＬＬ１０９が、ＡＧＰ規格に基づいた動作をする回路のクロックスキューを低減させている。
【特許文献１】特開２００４−１５０３２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、スキュー低減のためのＰＬＬは、ＡＧＰＩＯバッファに隣接した位置に配置されるため、ＰＬＬからの配線距離の差によるスキューが無視できない状態となっていた。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明の半導体集積回路は、チップ周辺部に設けられ、複数の第１の入出力バッファを有する第１の入出力バッファ部と、チップ周辺部に設けられ、複数の第２の入出力バッファを有する第２の入出力バッファ部と、前記第２の入出力バッファ部の略中央に対応する位置に配置された位相同期回路とを有している。このような構成により、ＰＬＬからの配線距離の差によるクロックの遅延が低減される。
【０００７】
本発明では、前記第２の入出力バッファは前記第１の入出力バッファよりも高さが大きいものであってもよい。
【０００８】
また、前記第２の入出力バッファ部の略中央には複数の第３の入出力バッファが形成される構成としてもよい。この場合、前記複数の第３の入出力バッファの少なくとも１つに、前記第２の入出力バッファを介して入出力が行われる信号の基準クロックを入力することが可能である。さらに、前記複数の第３の入出力バッファの１つに、前記位相同期回路の電源電圧を入力することも可能である。
【０００９】
具体的には、前記第２の入出力バッファは、ＡＧＰ規格に基づいた信号を入出力するバッファであるとすることが可能である。
【発明の効果】
【００１０】
本発明により、クロックを供給する配線の長さのばらつきが低減され、配線遅延が低減される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明について詳細に説明する。図１は本発明の実施の形態の半導体集積回路のチップ１上の配置を模式的に示した図である。図１に示すチップ１は、ＡＧＰ規格に基づいて動作するチップである。この実施の形態の半導体集積回路は、複数の入出力パッド２、第１のＩＯバッファ部３、第２のＩＯバッファ部（以下、ＡＧＰＩＯバッファ部と称す）４、コア部５を有している。
【００１２】
入出力パッド２は外部回路と信号の入出力を行うための電極である。一般的に、この入出力パッドにはワイアボンディングなどにより外部端子が接続される。
【００１３】
第1、第２のＩＯバッファ部３、４は外部と信号の入出力を行うバッファが形成される部分である。この第１のＩＯバッファ部３は、同じ高さの複数の第１のＩＯバッファ３０から構成されている。第２のＩＯバッファ部４は、複数の第２のＩＯバッファ（ＡＧＰＩＯバッファ）４０および複数の第３のＩＯバッファ３２から構成されている。これらのＩＯバッファ３０、３２、４０は入出力パッド２に入力された信号をコア部５に与え、コア部５で処理された信号を外部端子へ出力する回路である。ここでＡＧＰＩＯバッファ部４の第３のＩＯバッファ３２は、第１のＩＯバッファ３０と同じ高さに構成されている。ここでＡＧＰＩＯバッファ部４の第３のＩＯバッファ３２は、第１のＩＯバッファ部３に設けられた第１のＩＯバッファ３０と配置された場所を区別するために、以後の説明では第３のＩＯバッファ３２として説明する。
【００１４】
コア部５は論理回路などにより構成されており、所定の論理処理を行う部分である。図示していないがこのコア部５には、第１のＩＯバッファ３０を介して信号の入出力を行う部分と、ＡＧＰＩＯバッファ４０を介して信号の入出力を行う部分を有している。
【００１５】
ここでＡＧＰＩＯバッファ４０を介して信号の入出力を行う部分には、ＡＧＰ規格に基づいた基準クロックを供給する必要が生じる。そのため、図１に示すように、この実施の形態の半導体集積回路は、第１のクロックツリー７、ＰＬＬ回路９、第２のクロックツリー１１を有している。第１および第２のクロックツリー７、１１はクロック配線をツリー状に構成したものでる。第１のクロックツリー７は、例えば外部からクロックが入力される入出力パッドに接続された第１の配線６と、それを枝状に分岐させた第２の配線８とを有している。同様に第２のクロックツリーも第３の配線１０および第４の配線１２を有している。
【００１６】
図１に示すように本発明の実施の形態では、半導体チップ周辺部に複数の入出力パッドが配置されている。コア部５はチップ中心に形成されている。第１および第２のＩＯバッファ部３、４はコア部５を囲うようにチップ周辺に沿って配置されている。
【００１７】
ここでＡＧＰＩＯバッファ４０は、その高さが第１のＩＯバッファ３０よりも大きくなっている。これはＡＧＰ規格では、動作時の温度に基づいてバッファの駆動能力を切り替えることが定められており、ＩＯバッファの構成が複雑になるためである。
【００１８】
この実施の形態ではＡＧＰＩＯバッファ４０は、その幅方向（図１中のｗ参照）では、第１のＩＯバッファ３０と等しく、その高さ（図１中のｄ参照）で、第１のＩＯバッファ３０よりも高い形状とすることでＡＧＰＩＯバッファ４０を形成している。つまり、第２のＩＯバッファ４０はチップ端部からチップ中心に向かう部分の長さが第１のＩＯバッファ３０よりも長い形状となっている。このように第１および第２のＩＯバッファ３０、４０の幅を統一することで、それぞれのＩＯバッファに接続される入出力パッド２の間隔を変更することなく、２種類のＩＯバッファを実現している。
【００１９】
また、図１に示すように、この実施の形態ではＡＧＰＩＯバッファ部４は、チップの１辺（図１では下辺）に沿って配置されている。このように集中して配置することで、ＡＧＰ規格に基づいた信号を入出力する外部回路の配線を集中させることが可能となる。
【００２０】
このＡＧＰＩＯバッファ部４は、所定の方向（図１では左右方向）に、複数のＩＯバッファを配置することで形成されている。そして、このＡＧＰＩＯバッファ部４の図１の左右方向の幅に対して、略中央に対応する位置にＰＬＬ回路（位相同期回路）９が形成されている。
このＰＬＬ回路９が形成された部分のＡＧＰＩＯバッファ部４には、第３のＩＯバッファ３２が形成されている。つまり、本発明の実施形態では、ＡＧＰＩＯバッファ４０が、複数の第３のＩＯバッファ３２とＰＬＬ回路９を挟み込んだ構造となっている。
【００２１】
ここで、この実施形態の回路におけるクロック分配について説明する。ＡＧＰ規格に基づいて動作する回路に対しての基準クロックは外部端子から与えられ、第３のＩＯバッファ部３２を介してコア部５に分配される。つまり、基準クロックは、ＡＧＰＩＯバッファ部４の略中央に設けられた第３のＩＯバッファ３２に入力される。
【００２２】
第３のＩＯバッファ３２に供給されたクロックは、第１のクロックツリー７を介してコア部５の各回路に供給される。ここで、外部から入力されたクロックが第１の配線、第１のクロックツリーから直接分配される回路はＰＬＬ回路９によるジッタの影響を受けることを避ける回路である。ＡＧＰ規格に基づいた回路であれば、例えばデータをコントロールする制御回路などが、ここでクロック分配される回路に相当する。クロック供給を受けた回路は、クロックに基づいて動作し、所定の論理処理を施した信号をＡＧＰＩＯバッファ部４のＡＧＰＩＯバッファ４０を介して出力する。
【００２３】
第２の配線８は、第１のクロックツリー７を構成する配線の一部に相当する。入力された基準クロックは、第２の配線８を介してＰＬＬ回路９に供給される。ＰＬＬ回路９では外部から入力されたクロックとクロックツリー７を介して供給されたクロックの位相調整が行われる。位相調整されたクロックが、ＰＬＬ回路９から出力される。ＡＧＰ規格に基づく回路では、位相調整と共にクロックを逓倍し、より高い周波数のクロックがＰＬＬ回路９から出力される場合もある。
【００２４】
ＰＬＬ回路９から出力されたクロックは第２のクロックツリー１１を介して各回路に供給される。また、第２のクロックツリー１１の一部である第４の配線１２を介してＰＬＬ回路９にフィードバッククロックとして供給される。クロック供給を受けた回路は、クロックに基づいて動作し、所定の論理処理を施した信号をＡＧＰＩＯバッファ部４のＡＧＰＩＯバッファ４０を介して出力する。
【００２５】
本発明の実施の形態では、ＰＬＬ回路９および外部からクロックが供給されるＩＯバッファ３２がＡＧＰＩＯバッファ部４の略中央に配置されている。ここで、ＡＧＰ規格に基づいて動作する回路はＡＧＰＩＯバッファ４０を介して信号の入出力を行うため、ＡＧＰＩＯバッファ部４に隣接して形成されている。図２に示す従来のようにＡＧＰＩＯバッファを一箇所に配置した場合、ＰＬＬ回路は、そこに隣接したＩＯバッファ近辺に配置される。このような配置ではＰＬＬ回路側のＡＧＰＩＯバッファに接続される回路とＰＬＬ回路から離れたＡＧＰＩＯバッファに接続される回路とで、クロックを供給する配線の差が大きくなってしまう。本発明ではＡＧＰＩＯバッファ部４の中央に第３のＩＯバッファ３２を配置し、第３のＩＯバッファ３２を介して外部からのクロック入力やＰＬＬ回路９の電源電位が入力されている。そのため、クロックが入力されるＩＯバッファ３２からＡＧＰＩＯバッファ部４の端部まで形成される第１のクロックツリー７および第２のクロックツリー１１の配線長が短縮される。その結果、ＡＧＰ規格に基づいて動作する回路に供給されるクロックの配線遅延は低減される。
【００２６】
なお、上述したようにＡＧＰＩＯバッファ４０では、その温度に応じて駆動能力を切り替えるため、ＡＧＰＩＯバッファ部にその駆動能力を調整するための回路が設けられている。この回路は温度依存の極めて低い外部抵抗に接続され、その電圧降下を測定することにより逐次ＡＧＰＩＯバッファ４０の駆動能力を切り替えるものである。このＡＧＰＩＯバッファ４０の駆動能力を切り替える信号は、本実施の形態ではコア部５内に設けられた配線によって各ＡＧＰＩＯバッファ４０に与えられている。
【００２７】
つまり、本実施の形態では、ＡＧＰＩＯバッファの駆動能力を切り替える配線をＡＧＰＩＯバッファ部４内ではなく、コア部５内に形成している。よって、ＡＧＰＩＯバッファ部４内に第３のＩＯバッファ３２の形成が可能となる。第３のＩＯバッファ３２を複数形成することにより、ＰＬＬ回路の電源用ＩＯバッファ、クロック入力用のＩＯバッファなどもＡＧＰＩＯバッファ部の略中央に形成することが可能となる。その結果、ＰＬＬ回路９がＡＧＰＩＯバッファ部４の略中央に配置され、第１および第２のクロックツリー７、１１における配線長のばらつきが抑えられ、クロックの遅延も低減する。
【００２８】
なお、実施の形態ではＡＧＰ規格に基づいて動作する回路について説明したが、本発明はＡＧＰ規格に基づいた回路以外にも適宜応用可能である。例えば、所定の構成のＩＯバッファが一辺に集中して設けられる場合、そのバッファ部のバッファが配置された方向に関して略中央に対応する位置にクロック入力のＩＯバッファ、ＰＬＬ回路のためのＩＯバッファを形成することでＩＯバッファ部の中央にＰＬＬ回路を配置することが可能であり、配線によるクロックの遅延を抑制できる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態に基づく配置を示す図である。
【図２】従来の半導体集積回路の配置を示す図である。
【符号の説明】
【００３０】
１    半導体チップ
２    入出力パッド
３    第１のＩＯバッファ部
４    第２のＩＯバッファ部
５    コア部
６    第１の配線
７    第１のクロックツリー
８    第２の配線
９    ＰＬＬ回路
１０    第３の配線
１１    第２のクロックツリー
１２    第４の配線
３０    第１のＩＯバッファ
３２    第３のＩＯバッファ
４０    第２のＩＯバッファ
【図１】
2006128349.tif 000003
【図２】
2006128349.tif 000004