(57)【要約】  【課題】ｐチャネルＭＯＮＯＳメモリセルにおいて、データ書込時のデータ転送レートの高速化を実現する。  【解決手段】ビットラインをＧＮＤ〜ＶＣＣで動作させるために、プログラム時にセルウェルに４Ｖのバックゲート電圧を印加する。プログラムモードとベリファイモードとの切り換えを高速化するために、ベリファイも４Ｖのバックゲート電圧が印加されたままの状態で行う。このため、ベリファイ時にはワードライン（ゲート）に−５Ｖの読出モード時よりも大きい（絶対値）電圧を印加する。【選択図】  図７
2006128594.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎ型ウェルと、
前記ｎ型ウェル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、
前記第１、第２のｐ＋領域間に形成されたチャネル領域と、
前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、
前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、
を有する不揮発性半導体記憶装置であって、
前記チャネル領域のうち、前記第１のｐ＋領域および第２のｐ＋領域の中間の領域の不純物濃度を、前記第１のｐ＋領域および／または第２のｐ＋領域の近傍の領域の不純物濃度よりも低くしたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電荷蓄積層の前記第１のｐ＋領域側の一部領域である第１のプログラム領域、および、前記電荷蓄積層の前記第２のｐ＋領域側の一部領域である第２のプログラム領域に、それぞれ独立して電荷を蓄積することにより、２ビットのデータを書き込むことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
請求項１または請求項２に記載の不揮発性半導体記憶装置をメモリセルとして用い、
複数のメモリセルを、ＸＹマトリクスに配列し、仮想接地方式で接続したことを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１、第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、
ｎ型ウェルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第１のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第２のｐ＋領域を接地電位としたときに第１，第２のｐ＋領域間が導通するか否かにより前記第１のプログラム領域のビットデータを読み出し、
ｎ型ウェルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第２のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第１のｐ＋領域を接地電位としたときに第１，第２のｐ＋領域間が導通するか否かにより前記第２のプログラム領域のビットデータを読み出す
ことを特徴とする不揮発性半導体記憶装置の読出方法。
【請求項５】
半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１、第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
ｎ型ウェルに読出バックゲート電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、第１のｐ＋領域を接地電位にすることにより、第１のｐ＋領域付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層の第１のプログラム領域に注入して第１ビットの書き込みを行い、
ｎ型ウェルに読出バックゲート電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、第２のｐ＋領域を接地電位にすることにより、第２のｐ＋領域付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層の第２のプログラム領域に注入して第２ビットの書き込みを行う
ことを特徴とする不揮発性半導体記憶装置の書込方法。
【請求項６】
前記第１ビットの書き込み時に、ｎ型ウェルに前記書込バックゲート電圧を印加した状態で、ゲート電極に通常の読み出し電圧よりも絶対値の大きい負のベリファイ読出電圧を印加し、第１のｐ＋領域に正電圧を印加し、第２のｐ＋領域を接地電位としたときに第１，第２のｐ＋領域間が導通するか否かにより前記第１ビットが書き込まれているかをベリファイし、
前記第２ビットの書き込み時に、ｎ型ウェルに前記書込バックゲート電圧を印加した状態で、ゲート電極に前記ベリファイ読出電圧を印加し、第２のｐ＋領域に正電圧を印加し、第１のｐ＋領域を接地電位としたときに第１，第２のｐ＋領域間が導通するか否かにより前記第２ビットが書き込まれているかをベリファイする
ことを特徴とする請求項５に記載の不揮発性半導体記憶装置の書込方法。
【請求項７】
半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、
ｎ型ウェルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、ソースに前記読出バックゲート電圧と同じ電圧を印加し、ドレインを接地電位としたときにソース・ドレイン間が導通するか否かによりビットデータを読み出すことを特徴とする不揮発性半導体記憶装置の読出方法。
【請求項８】
半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
ｎ型ウェルに読出バックゲート電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、ドレインを接地電位にすることにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行うことを特徴とする不揮発性半導体記憶装置の書込方法。
【請求項９】
前記ビットデータの書き込み時に、ｎ型ウェルに前記書込バックゲート電圧を印加した状態で、ゲート電極に通常の読み出し電圧よりも絶対値の大きい負のベリファイ読出電圧を印加し、ソースを接地電位とし、ドレインに正電圧を印加したとき、または、ソースに正電圧を印加し、ドレインを接地電位としたときにソース・ドレイン間が導通するか否かにより前記ビットデータが書き込まれているかをベリファイすることを特徴とする請求項８に記載の不揮発性半導体記憶装置の書込方法。
【請求項１０】
半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを消去する方法であって、
ｎ型ウェルに負のバックゲート電圧を印加し、ゲート電極およびソースに負の高電圧を印加し、ドレインを開放することにより、基板から電荷蓄積層にホットホールを注入し、これによって前記電荷蓄積層の電荷を消去することを特徴とする不揮発性半導体記憶装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐチャネル型の不揮発性半導体記憶装置およびその書込・読出・消去方法に関する。
【背景技術】
【０００２】
近年、従来のフラッシュメモリのフローティングゲートに代えて電導性の低い窒化膜等の電荷トラップ層を形成し、この電荷トラップ層のソース側およびドレイン側にそれぞれ別々に電荷を注入することによって、１つのメモリセルに２ビットの情報を記録可能にした不揮発性半導体メモリが提案されている（特許文献１参照）。
【０００３】
この文献の不揮発性半導体メモリは、ｎチャネルＭＯＳトランジスタ構造において、ソース／ドレイン間に電圧を印加したときにこれが導通するか否かに影響を与えるのは、チャネル領域のうち電子放出（ソース）側の一部領域の電位状態であること、および、ＭＯＳトランジスタ構造は、基本的に対称構造であり、ソース・ドレインを逆に接続すれば、ソースがドレインとして機能し、ドレインがソースとして機能することに着目して提案されたものである。
【０００４】
すなわち、電荷トラップ層のソース側領域に電子を注入／引き抜き（プログラム／イレーズ）して、読み出し時のソースからドレインに向けての電子の流れをオン／オフすることによって１ビットを記憶するとともに、電極を逆に接続すればドレインが電子放出側になるため、電荷トラップ層のドレイン側領域に電荷を注入／引き抜きしてドレインからソースに向けての電子の流れをオン／オフすることによってさらに１ビットを記憶する。
【０００５】
ソース側ビットの読み出しは、ソースを接地してドレインに正電圧（Ｖｄｒ）を印加しておこなう。ドレイン側ビットの読み出しは、ドレインを接地してソースに正電圧（Ｖｄｒ）を印加する逆向きの接続で行う。プログラム領域に電子が注入されていれば、読み出し時のしきい値が上がってソース／ドレイン間に電流が流れないため、このとき非導通（オフ）であればビットはプログラム状態（０）であり、導通（オン）すればビットは非プログラム状態（１）である。
【０００６】
このように、この不揮発性半導体メモリでは、電荷トラップ層の両側の一部領域に別々に電荷を注入／引き抜きし、読出時には、印加する電圧の方向を逆転させて、各方向の導通／非導通を検出することにより、２ビットの情報の記録・読み出しを可能としている。
【０００７】
図２１を参照しながら、この不揮発性半導体メモリの構成及びデータの書き込み／読み出しの動作についてさらに説明する。この不揮発性半導体メモリ（メモリセル）１００は、ｐ型シリコン半導体基板１０１の表面領域に形成された一対のｎ＋領域１０２，１０３と、当該ｎ＋領域１０２，１０３間のチャネル領域と、このチャネル領域上に形成されたトンネル酸化膜１０４、電荷トラップ層１０５、シリコン酸化膜１０６およびゲート電極１０７を有している。ここで、電荷トラップ層１０５はシリコン窒化膜で構成されている。一対のｎ＋領域１０２，１０３は、それぞれソースまたはドレインとして機能する。
【０００８】
この構造において、電荷トラップ層１０５の両端部である左右のプログラム領域１０８、１０９にそれぞれに独立して電子が注入／引き抜きされる。電荷トラップ層１０５への電荷の注入（プログラム）は、チャネルホットエレクトロン（ＣＨＥ）注入によって行われる。
【０００９】
以下、右のプログラム領域１０９へ電荷をチャネルホットエレクトロン注入する場合について説明する。ソースを０Ｖ、ドレインを５Ｖ程度としてソース／ドレイン間に電位差を生じさせ、ゲート１０７に高電圧（１０Ｖ程度）を印加する。ドレイン１０３，ゲート１０７の高電圧により、ソース／ドレイン間に電流が流れるが、ドレイン１０３の高電圧のため、チャネル１１０はチャネル領域の途中（Ｉ１の範囲）で消滅している。形成されたチャネル１１０の範囲ｌ1 は導通しており電界は生じないが、チャネル１１０が形成されていない範囲ｌ２では、ソース／ドレイン間の電位差により電界加速されて電子が通過し、その一部がチャネルホットエレクトロン（ＣＨＥ）となる。このチャネルホットエレクトロンがゲート１０７の高電圧によってトンネル酸化膜１０４を通過して電荷トラップ層１０５の右のプログラム領域１０９に注入され、右のプログラム領域１０９は電子がトラップされた状態（プログラム状態）になる。
【００１０】
右のプログラム領域１０９のビットデータを読み出す場合には、ゲート１０７に読出電圧Ｖｇreadを印加するとともに、ソース／ドレイン間の読み出し電圧Ｖｄreadをプログラムの場合と逆方向に印加する。すなわち、右のｎ＋領域１０３を接地して左のｎ＋領域１０２にＶｄreadを印加する。なお、このときの電圧絶対値はプログラム時に比べて低く、Ｖｄread＝１．５Ｖ，Ｖｇread＝３Ｖ程度である。このとき、右のプログラム領域１０９に電子がトラップされている場合には、この電荷によるしきい値の上昇によりプログラム領域１０９の下層でチャネルが形成されず、ソース／ドレイン間がオンしない。一方、プログラム領域１０９に電子がトラップされていない場合にはソース／ドレイン間にチャネルが形成されてオンする。このように、プログラム領域１０９側のｎ＋領域をソースとし、対向するｎ＋領域をドレインとして用いることにより、プログラム領域１０９のビットデータを読み出すことができる。
【００１１】
なお、右のプログラム領域１０９に電子がトラップされていても、プログラム時と同じ方向に電圧を印加した場合、すなわち、左のｎ＋領域１０２を接地して右のｎ＋領域１０３にＶｄreadを印加した場合には、ドレイン（ｎ＋領域１０３）の正電位により、プログラム領域１０９下のチャネル領域が空乏化して電子が通過するため、プログラム領域１０９に電荷がトラップされていても、この方向の読み出し動作に影響を与えない。
左のプログラム領域１０８への電子の注入およびビットデータの読み出しも上記と逆の手法で同様に行うことができる。
【００１２】
このように、左右のプログラム領域への電子の注入はそれぞれ独立して行うことができ、且つ、左右いずれか一方のプログラム領域に対する読み出し動作時に他方のプログラム領域にトラップされている電子が影響を与えないため、この１つのメモリセル内の左右のプログラム領域にそれぞれ１ビットずつのデータを記録・読み出しすることができる。
【００１３】
この種の不揮発性半導体メモリにおけるイレーズ（データ消去）処理は、チップ全体またはブロック（一般的には５１２ｋビット）単位で行うようになっている。この不揮発性半導体メモリのイレーズ処理は、電荷トラップ層にトラップされている電子を引き抜くことで行う。電荷トラップ層から電子が引き抜かれると、しきい値が下がって各ビットは非プログラム状態にもどる。
【特許文献１】米国特許第５７６８１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このように特許文献１に記載された不揮発性半導体記憶装置は、チャネルホットエレクトロン注入を用いて電荷トラップ層に電子を注入するものであり、これにより、しきい値を高くすることによってビットを反転している。
【００１５】
しかしながら、チャネルホットエレクトロンによる電荷の注入は、ソース−ドレイン間をオンさせて、すなわちソース−ドレイン間に電流を流しつつその一部の電子を電荷トラップ層に注入するものであるため、注入効率が１０-6程度と低効率であり、内蔵の電源回路の負担が大きく高速書き込みができないという問題点があった。
【００１６】
また、イレーズ処理における電子の引き抜きは、各メモリセルにおいて電子が完全に引き抜かれる程度に行われるが、各メモリセルには特性バラツキがあるため、全メモリセルで引き抜きが完了する程度のイレーズ処理を行った場合、一部のメモリセルでは、電子の消去引き抜きが行き過ぎて正電荷がチャージされてしまう（オーバーイレーズ）場合があった。正電荷がチャージされたメモリセルは、しきい値が負になってデプレッション化してしまい、メモリセルが導通したままになってしまい、ビットデータの読み出しに支障をきたすという問題点があった。
【００１７】
このような課題を解決するために、不揮発性半導体メモリをｐチャネルＭＯＮＯＳで構成することが考えられる。ｐチャネルＭＯＮＯＳ構造とすることで、高効率のバンド間トンネリング（ＢＴＢＴ）で発生した電子による電子注入（ＢＢＨＥ注入）を行うことができるとともに、プログラム状態がマイナス電位の低しきい値であり、イレーズ処理（電子の引き抜き）によってしきい値の絶対値が上昇するため、チップ全体またはブロック単位で行ってもオーバーイレーズのおそれがなくなるという利点がある。
【００１８】
しかし、出願人は、実験の結果、ｐチャネルＭＯＮＯＳ構造とした場合、チャネル領域の端部に電子を注入してしきい値を絶対値で低下させることによってプログラムを行う構造となることから、今度は、ｎチャネルＭＯＮＯＳ構造にはない以下の問題点が発生することを発見した。（なお、本明細書でしきい値の高低（上昇／低下）は、全て絶対値についての表現とする。）
第１の問題点は、ソース近傍の電荷トラップ層（プログラム領域）に電子を注入しても、電荷トラップ層の中央部へ電子が移動しないため、チャネル領域中央部の（局所的な）しきい値が下がらず、メモリセルとしてのしきい値の低下がわずかであることである。このため、ビットデータを長期間保持するための信頼性を確保することが困難になっている。
【００１９】
この状態を図２２に示す。イニシャル状態（同図（Ａ））では、チャネル領域全体でほぼ同じ程度の局所的しきい値を有する。プログラム状態（同図（Ｂ））では、電荷（電子）がｐ＋領域近傍にしか注入されないため、チャネル中央部の局所的しきい値が低下せず、全体としてのしきい値の低下がわずかである。
【００２０】
第２の問題点は、ｐチャネルＭＯＳの場合、ビット線（ドレイン）に負電圧を印加する必要があり、また書き込み・消去時にビット線に高電圧を印加する必要があるが、負電圧や高電圧を扱う回路を高速動作させることが困難なことである。
【００２１】
この発明は、書き込み効率を向上させるとともに、オーバーイレーズが発生しない不揮発性半導体記憶装置であって、なおかつ、データ書込時のデータ転送レートの高速化を実現できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
（１）  半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１，第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有するメモリセルであって、
前記チャネル領域のうち、前記第１のｐ＋領域および第２のｐ＋領域の中間の領域の不純物濃度を、前記第１のｐ＋領域および／または第２のｐ＋領域の近傍の領域の不純物濃度よりも低くしたことを特徴とする（図２（Ａ）参照）。
【００２３】
この発明では、チャネル領域の不純物濃度が、中間付近で低くなったグレーデッド構造になっている。ｐチャネルＭＯＳトランジスタにおいて、不純物濃度が低いと、その領域の局所的なしきい値が低下する。ｐチャネルＭＯＮＯＳ型のメモリセルにおいて、書き込みは、電荷蓄積層の端部へ電子を注入してオン／オフのしきい値を低下させることで行われる。ナノクリスタル層に蓄積された電荷、不導体電荷トラップ層にトラップされた電荷は、ともに移動しない。この場合に、電荷蓄積層の端部のみに電荷が注入されても元々チャネル領域の中間部のしきい値が低いため、端部の局所的しきい値が低下すれば、全体のしきい値が十分に低下する（図２（Ｂ）参照）。このように十分にしきい値が低下することにより、長期間のデータ保持が可能になる。
【００２４】
なお、チャネル領域の中間部の不純物濃度を低下させるためには、ｎ型ウェルの形成プロセス時にチャネル領域の不純物濃度を通常よりも低く形成しておき、ＯＮＯ膜，ゲート電極形成ののち、斜め打ち込み（ハローインプラ）によってｐ＋領域近傍の不純物濃度を通常程度に高くすればよい。
【００２５】
（２）  前記電荷蓄積層の前記第１のｐ＋領域側の一部領域である第１のプログラム領域、および、前記電荷蓄積層の前記第２のｐ＋領域側の一部領域である第２のプログラム領域に、それぞれ独立して電荷を蓄積することにより、２ビットのデータを書き込むことを特徴とする。
【００２６】
（３）  （１）または（２）の構造のメモリセルを用い、複数のメモリセルを、ＸＹマトリクスに配列し、仮想接地方式で接続したことを特徴とする。
【００２７】
本発明のメモリセルは、１トランジスタで構成されるため、上に開示した仮想接地方式の接続、ＮＯＲ接続きほか、コンタクトレス接続など種々の接続形態を簡略な構成で実現することができる。
【００２８】
（４）  半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１、第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極とを有する不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、
ｎ型ウェルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第１のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第２のｐ＋領域を接地電位としたときに第１，第２のｐ＋領域間が導通するか否かにより前記第１のプログラム領域のビットデータを読み出し、
ｎ型ウェルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、第２のｐ＋領域に前記読出バックゲート電圧と同じ電圧を印加し、第１のｐ＋領域を接地電位としたときに第１，第２のｐ＋領域間が導通するか否かにより前記第２のプログラム領域のビットデータを読み出すことを特徴とする。
【００２９】
ｎ型ウェルに正の読出バックゲート電圧を印加することにより、第１，第２のｐ＋領域が正方向にバイアスされる。したがって、読出時にドレインとして機能するｐ＋領域を接地電位とすることで相対的に負電位となる。これにより、ｐ＋領域（ドレイン）を制御する周辺回路として負電圧を扱う回路を設ける必要がなくなり、回路構成の簡略化・高速化を実現することができる。
【００３０】
（５）  半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成された第１のｐ＋領域および第２のｐ＋領域と、前記第１、第２のｐ＋領域間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極とを有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
ｎ型ウェルに読出バックゲート電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、第１のｐ＋領域を接地電位にすることにより、第１のｐ＋領域付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層の第１のプログラム領域に注入して第１ビットの書き込みを行い、
ｎ型ウェルに読出バックゲート電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、第２のｐ＋領域を接地電位にすることにより、第２のｐ＋領域付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層の第２のプログラム領域に注入して第２ビットの書き込みを行うことを特徴とする。
【００３１】
ｎ型ウェルに比較的高電圧の書込バックゲート電圧を印加することにより、第１，第２のｐ＋領域が比較的大きく正方向にバイアスされる。したがって、ゲート電極に正の高電圧を印加し、ドレインとして機能するｐ＋領域を接地電位とすることでこのｐ＋領域にバンド間トンネリングによるホットエレクトロンが発生する。これにより、ｐ＋領域（ドレイン）を制御する周辺回路として負電圧を扱う回路を設ける必要がなくなり、回路構成の簡略化・高速化を実現することができる。
【００３２】
（６）  前記第１ビットの書き込み時に、ｎ型ウェルに前記書込バックゲート電圧を印加した状態で、ゲート電極に通常の読み出し電圧よりも絶対値の大きい負のベリファイ読出電圧を印加し、第１のｐ＋領域に正電圧を印加し、第２のｐ＋領域を接地電位としたときに第１，第２のｐ＋領域間が導通するか否かにより前記第１ビットが書き込まれているかをベリファイし、
前記第２ビットの書き込み時に、ｎ型ウェルに前記書込バックゲート電圧を印加した状態で、ゲート電極に前記ベリファイ読出電圧を印加し、第２のｐ＋領域に正電圧を印加し、第１のｐ＋領域を接地電位としたときに第１，第２のｐ＋領域間が導通するか否かにより前記第２ビットが書き込まれているかをベリファイすることを特徴とする。
【００３３】
ｎ型ウェルに書込バックゲート電圧が印加された状態のままで、ゲート電極に通常の読み出し電圧よりも絶対値が大きいベリファイ読出電圧を印加することで、プログラムとベリファイとを切り換えるときにｎ型ウェルの電圧を変化させなくてもよくなる。ｎ型ウェルは他の構成部位に比べて電荷の容量が極めて大きいため、このｎ型ウェルの電位を変化させないことで高速の切り換え、すなわち高速の書き込みが可能になる。
【００３４】
以上説明した本願発明の基本的な動作は以下のとおりである。電荷蓄積層に電荷（負電荷）を蓄積すると、ゲート電極から見たしきい値電圧が変化する。このしきい値の変化がビットデータとして記憶される。ｐチャネルであるため、しきい値電圧は負電圧に設定され、ゲート電極にしきい値よりも絶対値が大きい負電圧が印加されると第１、第２のｐ＋領域間にチャネルが形成されて導通する。なお、第１、第２のｐ＋領域は、いずれか一方がソースとして機能し、他方がドレインとして機能するが、その機能が固定されておらず、印加される電圧条件によってその機能が交代する。電荷蓄積層に負電荷が蓄積されると、その負電荷によって生じる負の電位により、ゲート電極に低い負電圧を印加しても第１、第２のｐ型領域間が導通し、見かけ上しきい値電圧（絶対値）が低下する。
【００３５】
書き込みは、消去と異なり、１ビットずつ行われるため、セルの特性にバラツキがあっても電荷の蓄積の程度をベリファイしながらしきい値が一定の電位になるまで電荷を注入することができる。このため、各ビットセルのしきい値のバラツキを少なくすることができ、電荷を蓄積しすぎてメモリセルのしきい値が正になってデプレッション化することがない。そして、逆にチップ全体またはブロック単位で行われる消去で見かけのしきい値が負方向に上昇するため、ｎチャネルフラッシュメモリのように、過消去によってメモリセルがデプレッション化してしまうことがない。
【００３６】
本発明では、電荷蓄積層として蓄積した電荷が移動しないナノクリスタル層または不導体の電荷トラップ層を用いる。電荷トラップ層としては、比較的誘電率の高いシリコン窒化膜を用が一般的に用いられる。電荷の注入は、ソースやドレイン近傍から行われる。たとえばＢＢＨＥ注入（バンド間トンネリングで発生した電子（Ｂａｎｄ  ｔｏ  Ｂａｎｄ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）による電荷注入）によって電荷蓄積層の両端部の第１、第２のプログラム領域に電荷が蓄積される。
【００３７】
第１、第２の電荷蓄積層への電荷の蓄積は、独立して行うことができ、その読み出しも読み出し方向を反転して独立して行うことができるため、これによって、１セルで２ビットのデータの記憶が可能となる。
【００３８】
また、ＢＢＨＥ注入は、ゲート／ドレイン間に電流を流さずｐ型領域（ゲートまたはドレイン）に高い負電圧を印加することによって電子を生じさせ、これを高電界によってホットエレクトロン化させ、これをゲート電極の正電圧によって電荷蓄積層へ注入するものである。このように、ソース／ドレイン間にチャネル電流が流れないため、チャネルホットエレクトロン注入にくらべて３桁程度効率がよく、同じ能力の内部電源の高電圧発生回路を用いて３桁多いセルを同時にプログラムすることができ、等価的に３桁高速の書き込みを実現することができる。
【００３９】
（７）  半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを読み出す方法であって、
ｎ型ウェルに正の読出バックゲート電圧を印加し、ゲート電極に負の読み出し電圧を印加し、ソースに前記読出バックゲート電圧と同じ電圧を印加し、ドレインを接地電位としたときにソース・ドレイン間が導通するか否かによりビットデータを読み出すことを特徴とする。
【００４０】
（８）  半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置にビットデータを書き込む方法であって、
ｎ型ウェルに読出バックゲート電圧よりも高電圧の書込バックゲート電圧を印加し、ゲート電極に正の高電圧を印加し、ドレインを接地電位にすることにより、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してビットデータの書き込みを行うことを特徴とする。
【００４１】
（９）  前記ビットデータの書き込み時に、ｎ型ウェルに前記書込バックゲート電圧を印加した状態で、ゲート電極に通常の読み出し電圧よりも絶対値の大きい負のベリファイ読出電圧を印加し、ソースを接地電位とし、ドレインに正電圧を印加したとき、または、ソースに正電圧を印加し、ドレインを接地電位としたときにソース・ドレイン間が導通するか否かにより前記ビットデータが書き込まれているかをベリファイすることを特徴とする。
【００４２】
（１０）  半導体基板に形成されたｎ型ウェルと、前記ｎ型ウェル表面に所定間隔を開けて形成されたｐ＋領域であるソースおよびドレインと、前記ソース、ドレイン間に形成されたチャネル領域と、前記チャネル領域の上方にトンネル酸化膜を介して形成されたフローティングゲート、ナノクリスタル層、不導体電荷トラップ層等の電荷蓄積層と、前記電荷蓄積層の上方に絶縁膜を介して形成されたゲート電極と、を有する不揮発性半導体記憶装置に書き込まれたビットデータを消去する方法であって、
ｎ型ウェルに負のバックゲート電圧を印加し、ゲート電極およびソースに負の高電圧を印加し、ドレインを開放することにより、基板から電荷蓄積層にホットホールを注入し、これによって前記電荷蓄積層の電荷を消去することを特徴とする。
【発明の効果】
【００４３】
以上のようにこの発明によれば、ｐチャネル構造としたことにより、ＢＴＨＥ注入による書き込みができ、書き込み効率を向上させることができるとともに、しきい値が低下するのはビット単位で制御できる書き込み時であるため、オーバーイレーズが発生しない。さらに、チャネル領域の中央部の局所的しきい値が低く制御されているため、プログラム時と消去時のしきい値の差が大きく、長期間安定してデータを保持することができる。
【００４４】
また、この発明によれば、ｎ型ウェル（セルウェル）に適切なバックゲート電圧を印加することにより、ｐ＋領域（ドレイン，ビット線）をＧＮＤ−正のＶＣＣで動作させればよくなり、Ｙ系の周辺回路を高速のＶＣＣ回路とすることができるため、高速の書込動作をさせることが可能になる。
【発明を実施するための最良の形態】
【００４５】
≪第１の実施形態≫
図面を参照して本発明の実施形態について説明する。
図１は本発明の第１の実施形態であるｐチャンネルＭＯＮＯＳメモリセルの構造図を示す図である。このメモリセルは、ｐ型半導体基板１１上に形成されたｎ型ウェル（セルウェル）１２、このｎ型ウェル１２の表面付近に所定の間隔を開けて形成されたｐ＋領域（ソース）１３およびｐ＋領域（ドレイン）１４、これら２つのｐ型領域１３、１４の間に形成されたチャネル領域２０、および、このチャネル領域２０の上方にチャネル領域２０を覆うように形成されたＯＮＯ膜およびゲート電極１８を有している。
【００４６】
ＯＮＯ膜は、酸化シリコンからなるトンネル酸化膜１５、窒化シリコンからなり注入された電荷（電子）を蓄積する電荷トラップ層１６、および、酸化シリコンからなる絶縁膜１７からなっている。これら３層の膜厚は、トンネル酸化膜１５が約２．５〜５ｎｍ程度、電荷トラップ層１６が約１０ｎｍ程度、絶縁膜１７が約５ｎｍ程度である（図３参照）。また、ゲート電極１８は、ポリシリコンで構成されている。
【００４７】
このメモリセルは、１ビット／セルまたは２ビット／セルのメモリセルとして用いることができる。２ビット／セルのメモリセルとして使用する場合には、仮想接地アレイ（ＶＧＡ：バーチャル・グラウンド・アレイ）型構成として、電荷トラップ層１６の右側領域、左側領域にそれぞれ１ビットずつを記憶する。読み出し時、左側領域のビットデータ、右側領域のビットデータのどちらを読み出すかにより、ｐ＋領域１３、１４のどちらをソース、ドレインとして用いるかが決定される。
なお、１ビット／セルのメモリセルとして用いる場合には、ＮＯＲ接続とし、ｐ＋領域１３がソース、ｐ＋領域１４がドレインに固定される。
【００４８】
ここで、図２を参照してチャネル領域２０の不純物濃度の制御について説明する。セルウェル１２の形成プロセスにおいて、基板最表面の領域をチャネル領域２０とするために深い領域よりも不純物濃度を高く制御するが、このメモリセルの場合には、通常のｐチャネルＭＯＳトランジスタの場合よりもその濃度が若干低くなるように、すなわち、しきい値が低くなるように制御する。そして、ＯＮＯ膜およびゲート電極１８を形成し、セルフアラインでｐ＋領域１３，１４（ソース，ドレイン）を形成したのち、斜め方向から不純物（Ｐリンなど）を打ち込むことにより、チャネル領域２０のうちｐ＋領域１３，１４付近の領域（２０Ｌ，２０Ｒ）の不純物濃度が、チャネル領域の中央部（２０Ｃ）の不純物濃度よりも高くなるように制御する。これにより、チャネル領域中央部の局所的なしきい値が、ｐ＋領域１３，１４付近の局所的なしきい値よりも低く制御される（図２（Ａ）参照）。
【００４９】
このように不純物濃度制御されたメモリセルに、ＢＢＨＥ注入でｐ＋領域１３，１４近傍に電子を注入した場合、この電子注入によってｐ＋領域１３，１４付近の局所的しきい値のみ低下し、チャネル領域２０中央部のしきい値は影響を受けない。しかし、チャネル領域２０中央部のしきい値は図２（Ａ）示すように元々低く制御されているため、このｐ＋領域１３，１４付近の局所的しきい値の低下によって、チャネル領域２０全体としてのしきい値が十分に低下してプログラム時と非プログラム時のしきい値の差を大きくすることができる（図２（Ｂ）参照）。これにより、長期間のデータ保持が可能となる。
なお、図２（Ｂ）は、左右両方のプログラム領域に電子が注入されている状態を示しているが、一方のプログラム領域のみであっても同様である。
【００５０】
データを消去した場合、チャネル領域２０のなかでオン／オフに対して最も影響力のあるｐ＋領域１３，１４近傍の局所的しきい値が再度上昇するため、イニシャル状態とほぼ同様の状態にもどる。
【００５１】
図４，図５を参照して、図１のメモリセルを複数ＸＹ配列して仮想接地方式で接続したメモリアレイの一例について説明する。この仮想接地アレイを用いることにより、上記２ビット／セルの書き込み，読み出しが可能である。
図４（Ａ）はメモリセルアレイの断面斜視図、同図（Ｂ）はそのうちの１つのメモリセルの構成を示す図、図５はその等価回路である。図４（Ａ）において、破線は各メモリセルの境界を示す仮想的な線である。また、図５の等価回路には、書き込み時の各ワード線（ゲート）、カラム線（ソース，ドレイン）への印加電圧を示している。
【００５２】
ｎ型ウェル１２の表面に所定間隔を開けてＹ方向の複数のｐ＋線状領域３０がストライプ状に形成されている。このｐ＋線状領域３０はメモリセルの境界をまたいで形成されており、１本のｐ＋線状領域３０がＸ方向に隣接する２つのメモリセルのｐ型領域１３、１４（ソース、ドレイン）を兼ねるとともにカラム線を兼ねている。このカラム線は、Ｙゲートとの接続に応じてビット線としても、ソース線としても機能する。
【００５３】
ワード線３１は、上記ｐ＋線状領域３０と直交するようにＸ方向にストライプ状に形成されていて、各メモリセルのチャネル領域２０の上方でゲート電極１８を兼ねている。また、このワード線３１と半導体基板（ｐ＋領域１３、１４、チャネル領域２０）との間にＯＮＯ膜３２が形成されている。このＯＮＯ膜３２もワード線３１と同様に、Ｘ方向に連続的に形成されている。このＯＮＯ膜３２のうち、チャネル領域２０上方の区間はトンネル酸化膜１５、電荷トラップ層１６および絶縁膜１７として機能し、ｐ型領域１３、１４上方の区間は層間絶縁膜として機能する。
【００５４】
なお、この実施形態では、ＯＮＯ膜３２をワード線３１と同様にＸ方向にストライプ状に形成しているが、ＯＮＯ膜３２は導電膜でないため、メモリセルアレイ全体に形成してもよい。このようにすることにより、ＯＮＯ膜３２をストライプ状にエッチングする処理プロセスを省略することができる。
【００５５】
このようにこのメモリセルアレイでは、１本のｐ＋線状領域（カラム線）３０が、Ｘ方向に隣接する２つのメモリセルのｐ型領域１３，１４を兼ねるため、メモリの構成が簡略化され、高集積化が可能である。
【００５６】
≪第２の実施形態≫
次に、図６以下を参照して本発明の第２の実施形態について説明する。この実施形態は、プログラム時，ベリファイ時，読出時，消去時のメモリの電位配置に関するものであり、ＮＯＲ接続アレイ，バーチャルグラウンドアレイに適用することができる。
【００５７】
まず、図６を参照してＮＯＲ接続アレイ構造の不揮発性半導体記憶装置のアーキテクチャについて説明する。このＮＯＲ接続アレイは、図１のメモリセルを用いて構成すればよいが、これ以外にも、チャネルをグレーデッド構造としていないＭＯＮＯＳ構造の不揮発性半導体メモリ、フローティングゲート型の不揮発性半導体メモリ、ナノクリスタル層に電荷を保持する不揮発性半導体メモリ等に適用することができる。
【００５８】
この不揮発性半導体記憶装置では、２つのセルウェル１２がペアになっている。各セルウェル１２には、Ｘ方向１ｋＢ＝８ｋ（８１９２）個×Ｙ方向６４個＝５１２ｋ（５２４２８８）個のメモリセルが形成されている。メインビットライン２１は８ｋ本であり、セレクトゲート２４を介して２つのセルウェル１２のうちの一方のサブビットライン２５に接続される。８ｋ本のメインビットライン２１には、それぞれラッチが接続されている。このラッチは書き込み動作のベリファイ等に用いる。セレクトゲート２４は、セルウェル１２とは別のセレクトゲートウェル（ｎ型ウェル）２０内に形成されており、ｐチャネルＭＯＳトランジスタで構成されている。セレクトゲートウェル２０の電位はＶＣＣに固定されている。セレクトゲート２４のゲート電極は、非選択時にＶＣＣが印加され、選択時に−２．２Ｖが印加される。−２．２Ｖが印加されると、ゲートが導通し、メインビットライン２１を各メモリセルのドレインにつながるサブビットライン２５に接続する。ワード線は、各メモリセルのゲート電極をＸ方向に接続しており、各セルウェル１２毎に６４本設けられている。ソースラインは、各セルウェル１２内の５１２ｋ個のメモリセルに共通である。
【００５９】
図６のＮＯＲ接続の不揮発性半導体記憶装置において、書き込み（プログラム・ベリファイ）、読み出し、消去を行う動作を図７〜図１８を参照して説明する。図７〜図１８は、書き込み（プログラム・ベリファイ）、読み出し、消去動作時の電位配置および動作原理を示す図である。
【００６０】
この不揮発性半導体記憶装置では、セルウェルに適切なバックゲート電圧を印加することにより、書き込みおよび読み出し時に最も高速な動作が要求されるビットラインをＧＮＤ−ＶＣＣで動作させることができるようにしている。これにより、ビットラインの制御回路を高速で標準的な正のＶＣＣ回路で構成することができ、高速化かつ構成の簡略化を可能にしている。
【００６１】
まず書き込み動作のうちのプログラム動作について説明する。先に説明したようにＭＯＮＯＳメモリセルでは、電荷トラップ層１６として電気電導性が低い窒化膜を用いているため、トラップされた電子が膜内で移動せず、トラップされた位置に留まる。
メモリセルへの書き込み（プログラム）は、電荷トラップ層１６へ電子を注入することによって行う。電子の注入は、ゲート電極１８とドレイン（一方のｐ＋領域）１４の間に正負の高電圧を印加することによるＢＢＨＥ注入で行い、電子は電荷トラップ層１６に注入される。
【００６２】
電荷トラップ層１６への電荷の注入は、正電位のゲート電極１８と負電位のドレイン１３の高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによるホットエレクトロン（BBHE:Band-to-Band tunneling induced Hot Electron）注入で行う。ただし、ドレイン（＝ビット線）を正電位の範囲で制御できるようにするため、セルウェル１２に正のバックゲート電圧を印加する。これにより、ドレインの接地電位は相対的に負電位となる。
【００６３】
具体的には、図７，図８，図９に示すように、セルウェル１２にバックゲート電圧Ｖｂｇｗとして＋４Ｖを印加し、ドレイン１３（ビット線）を接地電位とする（Ｖｄｗ＝０）。そして、ゲート１８（ワード線）にゲート電圧Ｖｇｗとして１０Ｖを印加する。このときソース１４（ソース線）には、ＶＣＣ（＝１．８Ｖ）を印加しておく。
【００６４】
この電位配置にすることにより、図１０に示すようにドレイン１３とセルウェル１２との接合面に空乏層の領域２１が発生するとともに、ドレイン１３内でバンド間トンネリング（ＢＴＢＴ）によるエレクトロン（電子）／ホールペアが生成される。この電子が、空乏層領域２１の強電界によって加速され高エネルギを持ったホットエレクトロンとなる。その一部がゲート電極１８に印加された正電圧に吸引されて、トンネル酸化膜１５を乗り越えて電荷トラップ層１６に注入される。
【００６５】
この電荷の注入は、ソース１３・ドレイン１４間がオフしている状態で行われるため、１０-2程度の注入効率を確保することができ、従来のチャネルホットエレクトロン注入方式に比べて×１０3 程度の高効率を得ることができる。
【００６６】
このように、プログラム時にセルウェル１２に適当な正のバックゲート電圧を印加することにより、ドレイン（ビット線）を０Ｖ〜ＶＣＣ（正電位）の範囲で制御すればよくなり、書き込み時に高速な動作を要求されるＹ系（ビット線）の周辺回路を高性能のＶＣＣトランジスタを用いた正電圧回路で形成することができ高速書き込みおよび回路構成の簡略化を実現することができる。
【００６７】
ここで、ビットの書き込み（電子の注入）は、しきい値Ｖｔｈが所定の電圧になるまでベリファイしながら少しずつ繰り返し行うため、書き込みが行われたビットのしきい値はほぼ同一であり、電子を注入しすぎて、セルがデプレッション化してしまうことはない。
【００６８】
次に、図７、図１１、図１２を参照して、書き込み動作のうちのベリファイ時の動作について説明する。ベリファイは、ビットの書き込み時に、しきい値Ｖｔｈが所定電位になっているかを確認するため、プログラムと交互に繰り返し実行される動作である。
【００６９】
高速書き込みを実現するためには、上記プログラムとベリファイの動作切り換えを高速に行う必要がある。上記プログラム時の動作では、セルウェル１２にバックゲート電圧を印加しており、プログラム／ベリファイの切り換え時に寄生容量の大きいセルウェルの電圧をＶＣＣ〜４Ｖに高速に変化させることは困難である。そこで、この実施形態では、セルウェル１２にバックゲート電圧（４Ｖ）を印加したままベリファイを行うようにしている。
ベリファイ動作では、セルウェル１２の電圧が４Ｖのままであるため、ワード線２２（ゲート電極１８）は、通常の読み出し時の電圧（−２．２Ｖ；後述）よりも高い−５Ｖに設定される。この状態で、ソースライン２３とビットライン２１，２５をＶＣＣに充電したのち、ソースライン２３をＧＮＤに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットライン２１，２５は放電されＧＮＤになる。プログラムが完了していない場合にはビットライン２１，２５はＶＣＣのままである。このビットラインの電位をラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットライン電圧を決定する。すなわち、ラッチされた電位がＶＣＣのビットラインのみ次のプログラムパルス時に再度電子の注入を行うようにする。
【００７０】
このように、セルウェル１２にバックゲート電圧（４Ｖ）が印加された状態でベリファイを行うようにしたことにより、プログラム／ベリファイの切り換えが高速に行われ、ビットの高速書き込みを実現することができる。
【００７１】
一方、読み出し（リード）動作は、書き込み動作に比べて高速の動作が要求され、ビット線のみならずワード線の高速切り換えも必要であるため、セルウェル１２に印加されるバックゲート電圧を通常の電圧（ＶＣＣ＝１．８Ｖ）とし、ワード線に印加する読み出し電圧を−２．２Ｖとしている。
【００７２】
次に、図７，図１３，図１４を参照して、読み出し動作について説明する。読み出し時には、セルウェル１２にバックゲート電圧としてＶＣＣを印加し、ソース線２３（ソース１３）にＶＣＣ（＝１．８Ｖ）を印加する。読み出し対象のビットライン２１，２５（ドレイン１４）をＧＮＤにしたのち、読み出し対象のワード線２２（ゲート１８）をＶＣＣから読み出し電圧Ｖｇｒ＝−２．２Ｖに変化させる。これにより、等価的にソース１４が接地されドレインが−１．８Ｖの電位となり、ゲート電圧が−４Ｖとなる。この電位配置でセルがプログラム状態であればビットライン２１，２５はＶＣＣに上昇し、非プログラム状態であればＧＮＤのままである。
【００７３】
次に消去動作について説明する。消去の方法は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルによる引き抜きと、基板ホットホール注入による消去方法とがある。
【００７４】
まず、図７，図１５，図１６を参照してＦＮトンネルによる引き抜きについて説明する。消去は、セルウェル１２単位で行われる。セルウェル１２およびソース線２３はＶＣＣのままワードライン２２（ゲート１８）に−１３Ｖの高電圧を印加し、ビットライン２１，２５（ドレイン１４）をＧＮＤにする。これにより、ゲート１８とドレイン１４との間に大きな電位差が生じ、電荷トラップ層１６にトラップされている電子がＦＮトンネル効果によってトンネル酸化膜１５を通過してドレイン１４に飛び移ることにより引き抜かれる。
【００７５】
次に、図７，図１７，図１８を参照して、基板ホットホール注入による消去方法を説明する。セルウェル１２は−１Ｖ、セレクトゲートを閉じてサブビットライン２５（ドレイン１４）をオープンにする。ワードライン２２（ゲート１８）に−１３Ｖを印加し、ソース線２３（ソース１３）に−４Ｖを印加する。このように電圧を印加することにより、ｐ型基板１１、ｎウェル１２およびソース１３がｐｎｐバイポーラトランジスタとして機能し、ｐ型半導体基板１１からソース１３に向けてホールが放出される。一方、ゲート電極１８には負の高電圧が印加されているため、ホールの一部はゲート電極方向に引き寄せられトンネル酸化膜１５を通過して電荷トラップ層１６に突入する。このホールの正電荷により電子の負電荷がキャンセルされ、その結果電荷トラップ層１６の電荷はイレーズされる。
【００７６】
以上の電位配置および動作により、Ｙ系の回路をＧＮＤ−ＶＣＣで動作する高速の回路で構成することができる。
【００７７】
なお仮想接地アレイ（ＶＧＡ）の場合には、図１９に示すような電位配置でプログラム、ベリファイ、読み出し、消去を行えばよい。この図においてドレイン（Ｄｒａｉｎ）、ソース（Ｓｏｕｒｃｅ）は、ｐ＋領域１３，１４を固定的に示すものではなく、ビットデータを書き込む（電子を注入する）側またはビットデータを読み出す側がドレインとなり、その反対側がソースとなるように、ｐ＋領域１３，１４に割り当てられる機能を示したものである。
【００７８】
この仮想接地アレイは、図４，図５に示したものでもよく、チャネルをグレーデッド構造としていないＭＯＮＯＳ構造の不揮発性半導体メモリ、フローティングゲート型の不揮発性半導体メモリ、ナノクリスタル層に電荷を保持する不揮発性半導体メモリ等で構成した仮想接地アレイにも適用することができる。
【００７９】
さらに、トラップした電荷が移動しない構造を有するメモリセル、たとえば、図４，図５に示したＭＯＮＯＳ構造の不揮発性半導体メモリや、通常の（チャネルをグレーデッド構造としていない）ＭＯＮＯＳ構造の不揮発性半導体メモリや、ナノクリスタル層に電荷を保持する不揮発性半導体メモリなどを用いた場合には、ゲート長の両端を用いることにより２ビット／セルの記憶を行うことができる。この場合には、上記ゲート電極１８と左側のｐ＋領域１４の間に正負の高電圧を印加して右側プログラム領域１６Ｒに電子を注入することに加えて、セルを左右反転して、左側のｐ＋領域１３をドレインとして用い、ゲート電極１８とｐ＋領域１３の間に正負の高電圧を印加して左側プログラム領域１６Ｌにも電子を注入する。
【００８０】
こうすることにより、左側プログラム領域１６Ｌまたは右側プログラム領域１６Ｒに注入された電子は、反対側に移動しないため、左右のプログラム領域１６Ｌ，Ｒに独立して書き込みを行うことができる。読み出し時には、ｐ＋領域１３、１４のどちらをドレイン／ソースとして機能させるか、すなわち、どちらに読み出し電圧を印加してどちらを接地するかによって、左右どちらのプログラム領域１６Ｌ，Ｒを読み出すかを選択することができる。
【００８１】
以上説明したように、第２の実施形態では、高速の書き込みを実現するために次の２点を実現している。
（１）セルウェル１２に適切なバックゲート電圧を印加することで、ビット線へ印加される電圧を０Ｖ〜ＶＣＣ（１．８Ｖ）の間で全ての動作を行うことがてきる。これにより、高速書き込みに対して重要な役割を担うＹ系の回路を高性能のＶＣＣトランジスタで形成でき、負電圧も扱わないので特別な回路構成も必要とならないようにする。
【００８２】
（２）さらに、書き込み時には４Ｖ程度のバックゲート電圧を印加するが、ベリファイをこのバックゲート電圧印加状態で行うようにした。これにより、プログラムとベリファイとの切り換えを容量の大きい電源回路を用いずに高速に行うことが可能になった。
【００８３】
≪その他の実施形態≫
また、この実施形態のようにセルウェルにバックゲート電圧を印加することによって、ゲート長のスケーラビリティ（短ゲート化）を大幅に改善することが可能になり、ＮＯＲ型の構造において、０．１μｍ以下のゲート長を実現することも困難でなくなった。これは、バックゲート電圧を印加することにより、ドレイン−ソース間に掛かる電圧が下がることと、バックゲート効果により等価的にＶｔｈ（絶対値）が高くなるためにパンチスルーしにくくなることによっている。
【００８４】
先に説明しているように、ＭＯＮＯＳ構造のメモリセルでは、２ビット／セルの記憶が可能であるが、２ビット／セルのメモリセルを製作するためには、左右の独立したプログラム領域を確保できるだけのゲート長が必要である。その一方、上記のようにセルウェルにバックゲート電圧を適当なバックゲート電圧を印加することでゲート長を大幅に短くすることが可能であるため、短ゲート長で１ビット／セルのメモリセルを製作しても、２ビット／セルに近い記憶密度を実現することができる。
【００８５】
さらに、この場合であっても、通常のシングルビット構成のフローティングゲート型フラッシュメモリ（たとえば特開平９−８１５３号公報記載のもの）に比べて以下のような、優れた効果を奏することができる。
【００８６】
（１）フローティングゲート型に比べてＭＯＮＯＳ型は欠陥性の不良に強い。すなわち、フローティングゲート型では、トンネル酸化膜（ボトム酸化膜）に極微小なリークを生じるような欠陥があった場合でも、このリークによってフローティングゲート内の電荷が全て流れだしてしまい、記憶内容が失われてしまう。１０年間の記憶保持を必要とする不揮発性メモリにおいては、他のデバイスに比べて許容されるリークレベルが非常に小さく（例えばＤＲＡＭに比べて８桁小さいリークレベルが要求される）、極微小な欠陥を発生させないプロセスを実現することが非常に困難となっている。
【００８７】
これに対して、ＭＯＮＯＳ型では窒化膜という絶縁膜中に電荷をトラップしているので、上層あるいは下層の酸化膜に小さな欠陥が存在しても、欠陥近傍の電荷が流れだす可能性があるにしても、全ての電荷が流れだしてしまうことはない。したがって、ＭＯＮＯＳ構造はフローティングゲート型に比べて欠陥に対する耐性が非常に大きい。
【００８８】
（２）フローティングゲート型に比べてＭＯＮＯＳ構造の方がスケーラビリティに優れている。
フローティングゲート型では、フローティングゲートが、ソース，ドレイン，基板，コントロールゲートの４つの電極と容量結合しているため、書き込み時には、書き込まれるメモリセルと同一ビット線に接続されている非選択セル（ドレインに書き込み電圧（＝比較的高い電圧）が印加され、ゲートに０Ｖが印加されているセル）において、ドレインとフローティングゲートとの容量結合によってフローティングゲートの電位が上昇する。したがって、スケーリング（ゲート長を短くすること）に従い、相対的にドレインとの容量結合の割合が増え、チャネルを介した基板との容量結合に占める割合が減少するために非選択セルのフローティングゲートの電位上昇が無視できなくなり、非選択セルが書き込み時弱いＯＮ状態になってしまう。そうなると、書き込み時の非選択セルのチャネルに流れるリーク電流が増加し、最終的には書き込み動作が正常に行えなくなってしまう。
【００８９】
これに対してＭＯＮＯＳ構造では容量結合の原因となる導電膜であるフローティングゲートが存在しないため、このような問題が存在しないので、スケーリング（ゲート長を短くしても）、このようなリーク電流の増加という問題は発生しない。
【００９０】
なお、本明細書では、ｐチャネルＭＯＮＯＳ構造のメモリセルについて説明しているが、上記グレーデッドなチャネル構造はｎチャネルＭＯＮＯＳメモリセルにも同様に適用することができ、また、図７の電位配置等は極性を反転してｎチャネルＭＯＮＯＳメモリセルに適用することも可能である。さらに、図２０に示すｔｗｉｎ  ＭＯＮＯＳメモリセルにこれらを適用することも可能である。
【００９１】
ここで、図２０は、Ｐチャネルｔｗｉｎ  ＭＯＮＯＳメモリセルの構造を示す図である。ｔｗｉｎ  ＭＯＮＯＳメモリセルは、通常のＭＯＳトランジスタのゲート（ワードゲート）２０７の両側にサイドウォール技術によって、サイドウォールコントロールゲート２０５Ｌ，Ｒおよび窒化膜２０６Ｌ，Ｒを形成したもので、窒化膜２０６Ｌ，Ｒのそれぞれに電荷をトラップすることによって、２ビット／セルの記憶を実現しつつ、チャネル長の短縮化を実現したものである。
【図面の簡単な説明】
【００９２】
【図１】この発明の実施形態であるグレーディングチャネル構造のｐチャネルＭＯＮＯＳメモリセルの構造を示す図
【図２】同ｐチャネルＭＯＮＯＳメモリセルのしきい値電圧を説明する図
【図３】同ｐチャネルＭＯＮＯＳメモリセルのトンネル酸化膜と上部絶縁層の厚さの関係を説明する図
【図４】同ｐチャネルＭＯＮＯＳメモリセルをＸＹに配列してバーチャルグラウンドアレイを構成した場合の構造図
【図５】同バーチャルグラウンドアレイの等価回路図
【図６】同ｐチャネルＭＯＮＯＳメモリセルをＸＹに配列してＮＯＲ接続アレイを構成した場合のアーキテクチャを示す等価回路図
【図７】同ＮＯＲ接続アレイにおける書込（プログラム）時，ベリファイ時，消去時，読出時の電位配置を示す図
【図８】プログラム時の等価回路における電位配置を示す図
【図９】プログラム時の断面構造における電位配置を示す図
【図１０】ＢＴＨＥ注入によるプログラムの原理を説明する図
【図１１】ベリファイ時の等価回路における電位配置を示す図
【図１２】ベリファイ時の断面構造における電位配置を示す図
【図１３】読出時の等価回路における電位配置を示す図
【図１４】読出時の断面構造における電位配置を示す図
【図１５】ＦＮトンネルによる消去時の等価回路における電位配置を示す図
【図１６】ＦＮトンネルによる消去時の断面構造における電位配置を示す図
【図１７】基板ホットエレクトロン注入による消去時の等価回路における電位配置を示す図
【図１８】基板ホットエレクトロン注入による消去時の断面構造における電位配置を示す図
【図１９】前記バーチャルグラウンドアレイにおいて２ビット／セルの記憶を行う場合の書込（プログラム）時，ベリファイ時，消去時，読出時の電位配置を示す図
【図２０】Ｐチャネルｔｗｉｎ  ＭＯＮＯＳメモリセルの構造を示す図
【図２１】従来のＮチャネルＭＯＮＯＳメモリセルの構造を示す図
【図２２】グレーデッドチャネル構造を有しないｐチャネルＭＯＮＯＳメモリセルのしきい値電圧を説明する図
【符号の説明】
【００９３】
１１…ｐ型半導体基板
１２…ｎ型ウェル（セルウェル）
１３，１４…ｐ＋領域（ソース，ドレイン）
１５…トンネル酸化膜
１６…電荷トラップ層（窒化膜）
１７…上部絶縁層
１８…ゲート
２０…セレクトゲートウェル（ｎ型ウェル）
２１…メインビット線
２２…ワード線
２３…ソース線
２４…セレクトゲート
２５…サブビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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