(57)【要約】【課題】磁気検出部における抵抗成分の対称性を高めてオフセット電圧ずれの発生を抑制し、同磁気検出部へ印加される磁気（磁界）強度についてもこれをより高い精度にて検出することのできる縦型ホール素子およびその製造方法を提供する。【解決手段】ホール電圧を検出するための配線の組たる導体膜Ｗ１ａおよびＷ１ｂと磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂを、半導体基板内の磁気検出部ＨＰの中央部に対向するかたちの配置とする。ここで、磁気検出部ＨＰは、絶縁膜ＩＬ２ａおよびＩＬ２ｂによって電気的に区画され、コンタクトＣＴａおよびＣＴｂは、それら絶縁膜ＩＬ２ａおよびＩＬ２ｂの選択的に除去された一部に配線材料が埋設されるかたちで形成される。【選択図】        図１
2006059877.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に垂直な成分を含む電流が同基板内の磁気検出部に供給された状態で、同基板の表面に水平な磁界成分が前記磁気検出部に印加されたとき、その磁界成分に対応したホール電圧を発生させる縦型ホール素子であって、
前記ホール電圧を検出するための配線の組が、前記半導体基板の内部で前記磁気検出部とのコンタクトをとる態様で形成されてなる
ことを特徴とする縦型ホール素子。
【請求項２】
前記ホール電圧を検出するための配線の組と磁気検出部とのコンタクトは、前記磁気検出部における抵抗成分がその等価回路としてホイットストーンブリッジをなすような配置とされてなる
請求項１に記載の縦型ホール素子。
【請求項３】
前記ホール電圧を検出するための配線の組と磁気検出部とのコンタクトは、前記磁気検出部の中央部に対向するかたちの配置とされてなる
請求項２に記載の縦型ホール素子。
【請求項４】
前記磁気検出部と該磁気検出部に前記電流を供給するための配線の組とのコンタクトが、前記半導体基板の表面側および裏面側に対向するかたちで配置されてなる
請求項２または３に記載の縦型ホール素子。
【請求項５】
前記磁気検出部は、前記半導体基板内に絶縁膜によって電気的に区画されてなり、前記ホール電圧を検出するための配線の組と磁気検出部とのコンタクトは、該磁気検出部を区画する絶縁膜の選択的に除去された一部に配線材料が埋設されるかたちで形成されてなる
請求項１〜４のいずれか一項に記載の縦型ホール素子。
【請求項６】
前記ホール電圧を検出するための配線の組が、前記半導体基板の表面から前記磁気検出部とのコンタクトへ向かって斜めに延設されてなる
請求項１〜５のいずれか一項に記載の縦型ホール素子。
【請求項７】
前記半導体基板の内部には、前記ホール電圧を検出するための配線の組の各配線を前記磁気検出部とのコンタクトへと導くかたちで前記半導体基板よりも高いエッチング耐性を有するエッチストッパ膜が残存してなる
請求項１〜５のいずれか一項に記載の縦型ホール素子。
【請求項８】
前記半導体基板はシリコンからなり、前記エッチストッパ膜は酸化シリコンからなる
請求項７に記載の縦型ホール素子。
【請求項９】
半導体基板の表面に垂直な電流成分を含む電流が同基板内の磁気検出部に供給された状態で、同基板の表面に水平な磁界成分が前記磁気検出部に印加されたとき、その磁界成分に対応したホール電圧を発生させる縦型ホール素子を製造する方法であって、
前記半導体基板内の一部の領域を電気的に区画してその領域を前記磁気検出部とする絶縁膜を形成する工程と、前記半導体基板の表面からのエッチングにより前記絶縁膜の一部を選択的にエッチング除去する工程と、該半導体基板の表面からのエッチングにより形成されるトレンチに配線材料を埋設して前記ホール電圧を検出するための配線の組を形成する工程とを備える
ことを特徴とする縦型ホール素子の製造方法。
【請求項１０】
前記半導体基板の表面からのエッチングは、異方性エッチングによる斜め方向へのエッチングとして行われる
請求項９に記載の縦型ホール素子の製造方法。
【請求項１１】
前記半導体基板の表面からのエッチングによる絶縁膜の一部を除去する工程に先立ち、前記半導体基板内に該半導体基板よりも高いエッチング耐性を有するエッチストッパ膜を形成する工程をさらに備え、該形成されたエッチストッパ膜にエッチング経路を案内させるかたちで、前記半導体基板の表面からのエッチングによる絶縁膜の除去を行う
請求項９に記載の縦型ホール素子の製造方法。
【請求項１２】
前記エッチストッパ膜の形成は、前記半導体基板内へのイオン注入を通じて行われる
請求項１１に記載の縦型ホール素子の製造方法。
【請求項１３】
前記半導体基板はシリコンからなり、前記エッチストッパ膜の形成は、前記半導体基板内への酸素のイオン注入によって行われる
請求項１２に記載の縦型ホール素子の製造方法。
【請求項１４】
前記エッチストッパ膜を形成する工程は、前記半導体基板内にトレンチを形成して該トレンチの内壁面に前記エッチストッパ膜を成膜した後、再びそのトレンチに半導体膜を埋設するかたちで行われる
請求項１１に記載の縦型ホール素子の製造方法。
【請求項１５】
前記半導体基板の表面からのエッチングにより選択的にエッチング除去される前記絶縁膜の一部は、前記磁気検出部の中央部に対向するかたちで形成される
請求項９〜１４のいずれか一項に記載の縦型ホール素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ホール素子およびその製造方法に関し、詳しくは、半導体基板（ウェハ）の表面に垂直な成分を含む電流が同基板内の磁気検出部に供給された状態で、同基板の表面に水平な磁界成分が磁気検出部に印加されたとき、その磁界成分に対応したホール電圧を発生させる縦型ホール素子およびその製造方法に関する。
【背景技術】
【０００２】
周知のように、ホール素子は、非接触での角度検出が可能であることから、例えば磁気検出素子として車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。現在、こうしたホール素子として実用化されているものの多くは、基板（ウェハ）表面に対して垂直な磁界成分を検出する横型ホール素子であるが、近年、これに加え、基板（ウェハ）表面に対して水平な磁界成分を検出する縦型ホール素子も研究されている。この縦型ホール素子は、異なる位相（角度）を検出する２つの素子を１チップに集積化できるという特長をもつため、２つの縦型ホール素子を「９０°」の角度をなすように配置することで、「０°〜３６０°」の角度範囲でリニアな出力が得られる回転センサ等も実現可能になる。こうした縦型ホール素子としては、例えば非特許文献１に記載のホール素子がある。以下、図２７を参照して、このホール素子（縦型ホール素子）について説明する。なお、図２７（ａ）はこのホール素子の平面図、図２７（ｂ）は図２７（ａ）のＬ１−Ｌ１線に沿った断面図である。
【０００３】
同図２７（ａ）および（ｂ）に示すように、このホール素子は、半導体基板内に、例えばＰ型のシリコンからなる半導体層２１と、この上に絶縁層２２を介してエピタキシャル成長にて形成されるＮ型の半導体領域２３とを有して構成されている。このうち、半導体領域２３には、当該ホール素子を他の素子と素子分離する態様で、上記絶縁層２２に接続されるようなトレンチＴ２２が形成されており、このトレンチＴ２２には絶縁膜ＩＬ２２が埋設されている。
【０００４】
また、半導体領域２３の表面には、同領域の不純物濃度（Ｎ型）が選択的に高められるかたちでＮ+拡散層２４ａ〜２４ｄが形成され、これらＮ+拡散層２４ａ〜２４ｄとそこに配設される電極（配線）との間にオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成する各電極（配線）を介して、それらＮ+拡散層２４ａ〜２４ｄと端子ＳおよびＧおよびＶ１およびＶ２とがそれぞれ電気的に接続されている。
【０００５】
また、上記絶縁膜ＩＬ２２により囲繞される領域にあって、上記Ｎ+拡散層２４ａおよび２４ｃおよび２４ｄの形成される領域と上記Ｎ+拡散層２４ｂの形成される領域との間にはトレンチＴ２１が形成され、このトレンチＴ２１には絶縁膜ＩＬ２１が埋設されている。これにより、それら領域は、互いに上記絶縁膜ＩＬ２１を隔てた位置関係になる。さらに、絶縁膜ＩＬ２１によって上記半導体領域２３の底面近傍が選択的に狭められ、そこに電流通路が形成されることとなる。
【０００６】
そして、このホール素子においては、上記Ｎ+拡散層２４ａおよび２４ｃおよび２４ｄの形成される領域にあって、すなわち絶縁膜ＩＬ２１およびＩＬ２２により電気的に区画される領域にあって、Ｎ+拡散層２４ｃおよび２４ｄにて挟まれる領域が、いわば磁気検出部（ホールプレート）ＨＰとなる。また、ホール電圧を検出するための配線の組（端子Ｖ１およびＶ２）とそれぞれ電気的に接続されるＮ+拡散層２４ｃおよび２４ｄは、上記磁気検出部ＨＰ内をＮ+拡散層２４ａからその下方へ、あるいは逆にその下方からＮ+拡散層２４ａへと流れる電流に対して発生するホール電圧を検出し得るように、Ｎ+拡散層２４ａを挟むかたちで形成されている。
【０００７】
このようなホール素子において、例えば上記端子Ｓと端子Ｇとの間に一定の駆動電流を流すと、その電流は、例えば半導体基板の表面に形成された上記Ｎ+拡散層２４ａから、上記絶縁膜ＩＬ２１により選択的に狭められるかたちで半導体領域２３の底面近傍に形成された電流通路を通じて上記Ｎ+拡散層２４ｂへと、もしくはその逆に流れることとなる。すなわち、その駆動電流は、少なくとも上記磁気検出部ＨＰにおいては、半導体基板（ウェハ）の表面に垂直な成分を主に含む電流となる。このため、上記駆動電流を流した状態において、半導体基板（ウェハ）の表面に水平な成分を含む磁界が当該ホール素子の磁気検出部ＨＰに印加されたとすると、ホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧が発生することとなる。そして、このホール素子においては、こうして発生したホール電圧をそれら端子Ｖ１およびＶ２を通じて検出し、周知の計算式「ＶH＝（ＲHＩＢ／ｄ）ｃｏｓθ」を用いて、検出の対象とする磁界成分を、すなわち当該ホール素子に用いられる半導体基板（ウェハ）の表面に水平な磁界成分を算出することとしている。なお、上記計算式において、ＶHはホール電圧、ＲHはホール係数、Ｉは駆動電流、Ｂは磁気検出部に印加される磁束密度、ｄは磁気検出部の幅、θはホール素子と磁界とのなす角度、ｑは電荷、ｎはキャリア濃度にそれぞれ相当する。この計算式からも分かるように、ホール素子と磁界とのなす角度θに応じてホール電圧ＶHが変化することとなるため、これを利用することで角度検出が可能となる。
【非特許文献１】前中一介、外３名，「集積化三次元磁気センサ」，電気学会論文誌  Ｃ，平成元年，第１０９巻，第７号，ｐ４８３−４９０
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、図２７に例示したような縦型ホール素子によれば、当該ホール素子に用いられる半導体基板（ウェハ）の表面に水平な磁界成分を検出することは確かに可能である。しかし、このホール素子においては、ホール電圧を検出するための配線の組と磁気検出部ＨＰとのコンタクトが、半導体基板の表面にて、より詳しくはＮ+拡散層２４ｃおよび２４ｄの表面にて形成されることとなる。このため、磁気検出部ＨＰにおける抵抗成分の等価回路は、図２８に示すように、抵抗Ｒ１〜Ｒ４が逆三角形の各辺を構成するかたちで接続された回路となる。この回路においては、電流の流れる方向（角度）が抵抗Ｒ１およびＲ２と抵抗Ｒ３およびＲ４とで異なるため、それら各抵抗成分を流れる電流に対して発生するホール電圧の方向にもばらつきが生じることとなり、このホール電圧に基づく磁気（磁界）強度の特定も困難である。このように、上記従来の縦型ホール素子の場合、オフセット電圧のずれが発生しやすく、磁気検出部ＨＰへ印加される磁気（磁界）強度の特定が困難な構造となっており、磁気検出素子としての感度低下が避けられないものとなっている。
【０００９】
この発明は、こうした実情に鑑みてなされたものであり、磁気検出部における抵抗成分の対称性を高めてオフセット電圧ずれの発生を抑制し、同磁気検出部へ印加される磁気（磁界）強度についてもこれをより高い精度にて検出することのできる縦型ホール素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
こうした目的を達成すべく、請求項１に記載の発明では、半導体基板の表面に垂直な成分を含む電流が同基板内の磁気検出部に供給された状態で、同基板の表面に水平な磁界成分が前記磁気検出部に印加されたとき、その磁界成分に対応したホール電圧を発生させる縦型ホール素子として、前記ホール電圧を検出するための配線の組が、前記半導体基板の内部で前記磁気検出部とのコンタクトをとる態様で形成される構造とする。
【００１１】
こうした構造によれば、ホール電圧を検出するための配線の組と磁気検出部とのコンタクトが、半導体基板の内部にて形成されることとなる。これにより、磁気検出部における抵抗成分の対称性はより高められて、オフセット電圧ずれの発生は抑制されることとなり、ひいては同磁気検出部へ印加される磁気（磁界）強度についてもこれをより高い精度にて検出することができるようになる。
【００１２】
さらに、請求項２に記載のように、前記ホール電圧を検出するための配線の組と磁気検出部とのコンタクトを、前記磁気検出部における抵抗成分がその等価回路としてホイットストーンブリッジをなすように配置することで、前記磁気検出部における抵抗成分の対称性は極めて優れたものとなる。そして、ここに流れる電流の方向（角度）についてもこれが、各抵抗で等しい方向となるため、前述したホール電圧の発生する方向のばらつきも抑制され、オフセット電圧のずれが発生しにくくなり、ひいては磁気検出素子としてさらなる高感度化が図られるようになる。
【００１３】
そして、通常の縦型ホール素子においては、請求項３に記載の発明によるように、前記ホール電圧を検出するための配線の組と磁気検出部とのコンタクトを、前記磁気検出部の中央部に対向するかたちの配置とすることで、前記磁気検出部における抵抗成分はその等価回路としてホイットストーンブリッジをなすような配置となる。すなわち、その対称性は極めて優れたものとなるため、オフセット電圧ずれの発生はさらに抑制され、磁気検出素子としての感度をより高めることができるようになる。
【００１４】
また、請求項２または３に記載の縦型ホール素子に関しては、請求項４に記載の発明によるように、前記磁気検出部と該磁気検出部に前記電流を供給するための配線の組とのコンタクトが、前記半導体基板の表面側および裏面側に対向するかたちで配置される構造とすることで、前記磁気検出部における抵抗成分の対称性はさらに高められてオフセット電圧ずれの発生がより抑制されることとなり、ひいては磁気検出素子としての感度についてもこれをさらに高めることができるようになる。
【００１５】
また、請求項５に記載のように、請求項１〜４のいずれか一項に記載の縦型ホール素子に関し、前記磁気検出部が、前記半導体基板内に絶縁膜によって電気的に区画されるとするとき、前記ホール電圧を検出するための配線の組と磁気検出部とのコンタクトを、該磁気検出部を区画する絶縁膜の選択的に除去された一部に配線材料が埋設されるかたちで形成されるものとすることとすれば、より容易に上記構造が実現されることとなり、より現実的なかたちで磁気検出素子としての高感度化を図ることができるようになる。
【００１６】
また、請求項１〜５のいずれか一項に記載の縦型ホール素子に関しては、請求項６に記載の発明によるように、前記ホール電圧を検出するための配線の組を、前記半導体基板の表面から前記磁気検出部とのコンタクトへ向かって斜めに延設させる構造とすることで、例えば異方性エッチングによる斜め方向へのエッチングによって上記構造をより容易に実現することも可能になる。
【００１７】
また一方、請求項１〜５のいずれか一項に記載の縦型ホール素子に関しては、請求項７に記載のように、前記半導体基板の内部に、前記ホール電圧を検出するための配線の組の各配線を前記磁気検出部とのコンタクトへと導くかたちで、前記半導体基板よりも高いエッチング耐性を有するエッチストッパ膜を残存させる構造とすることで、同エッチストッパ膜にエッチング経路を案内させて、高い検出精度を有する縦型ホール素子を、周知の半導体製造プロセスを用いてより容易に製造することができるようになる。
【００１８】
さらに、前記半導体基板がシリコンからなるときには、請求項８に記載のように、前記エッチストッパ膜として酸化シリコンからなるものを用いることで、同エッチストッパ膜のエッチング耐性は前記半導体基板に対し十分高いものとされ、そのエッチストッパ機能を通じて当該縦型ホール素子の製造をより容易に行うことができるようになる。しかも、上記構造によれば、エッチストッパ膜自体も、前記半導体基板を酸化させるなどして、容易に形成することができるようになる。
【００１９】
そして、こうした縦型ホール素子の製造方法としては、請求項９に記載の発明によるように、半導体基板の表面に垂直な成分を含む電流が同基板内の磁気検出部に供給された状態で、同基板の表面に水平な磁界成分が前記磁気検出部に印加されたとき、その磁界成分に対応したホール電圧を発生させる縦型ホール素子を製造する方法であって、前記半導体基板内の一部の領域を電気的に区画してその領域を前記磁気検出部とする絶縁膜を形成する工程と、前記半導体基板の表面からのエッチングにより前記絶縁膜の一部を選択的にエッチング除去する工程と、該半導体基板の表面からのエッチングにより形成されるトレンチに配線材料を埋設して前記ホール電圧を検出するための配線の組を形成する工程とを備える製造方法が有効である。
【００２０】
このような製造方法によれば、ホール電圧を検出するための配線の組と磁気検出部とのコンタクトが、上記磁気検出部を区画する絶縁膜の選択的に除去された一部に配線材料が埋設されるかたちで形成されることとなる。これにより、当該製造方法により形成される縦型ホール素子の構造として、磁気検出部における抵抗成分の対称性はより高められてオフセット電圧ずれの発生がより抑制されるようになり、ひいては同磁気検出部へ印加される磁気（磁界）強度についてもこれをより高い精度にて検出することができるようになる。
【００２１】
またこの場合、前記半導体基板の表面からのエッチングについてはこれを、請求項１０に記載のように、異方性エッチングによる斜め方向へのエッチングとして行うこととすれば、上記構造の実現がより容易且つ適切に行われるようになる。
【００２２】
また一方、請求項９に記載の縦型ホール素子の製造方法に関しては、請求項１１に記載のように、前記半導体基板の表面からのエッチングによる絶縁膜の一部を除去する工程に先立ち、前記半導体基板内に該半導体基板よりも高いエッチング耐性を有するエッチストッパ膜を形成する工程をさらに備え、該形成されたエッチストッパ膜にエッチング経路を案内させるかたちで、前記半導体基板の表面からのエッチングによる絶縁膜の除去を行うことが有効である。
【００２３】
このような製造方法によれば、前記半導体基板の表面からのエッチングによる絶縁膜の除去を行うに際して、上記エッチストッパ膜にエッチング経路を案内させ、所望とする箇所の前記絶縁膜の一部を的確にエッチング除去することができるようになる。このため、上記構造の実現がより容易且つ適切に行われるようになる。
【００２４】
またこの場合、前記エッチストッパ膜の形成についてはこれを、請求項１２に記載のように、前記半導体基板内へのイオン注入を通じて行うようにすることで、所望とする箇所に上記エッチストッパ膜をより容易に形成することができるようになる。
【００２５】
さらに、前記半導体基板がシリコンからなるときには、請求項１３に記載のように、前記エッチストッパ膜の形成を、前記半導体基板内への酸素（Ｏ2）のイオン注入によって行うようにすることで、前記半導体基板を酸化させてそこに、前記エッチストッパ膜を、前記半導体基板に対して十分高いエッチング耐性を有する酸化シリコン膜として形成することができるようになる。なお、こうした酸素のイオン注入方法は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の形成方法であるＳＩＭＯＸ（Ｓｉｌｉｃｏｎ  ＩＭｐｌａｎｔｅｄ  ＯＸｉｄｅ）法などにおいて用いられている。
【００２６】
また、請求項１１に記載の縦型ホール素子の製造方法に関し、前記エッチストッパ膜を形成する工程についてはこれを、請求項１４に記載のように、前記半導体基板内にトレンチを形成して該トレンチの内壁面に前記エッチストッパ膜を成膜した後、再びそのトレンチに半導体膜を埋設するかたちで行うこととしても、前記エッチストッパ膜をより適切に形成することができるようになる。
【００２７】
また、請求項１５に記載の発明では、請求項９〜１４のいずれか一項に記載の縦型ホール素子の製造方法に関し、前記半導体基板の表面からのエッチングにより選択的にエッチング除去される前記絶縁膜の一部が、前記磁気検出部の中央部に対向するかたちで形成されるようにする。こうすることで、ホール電圧を検出するための配線の組と磁気検出部とのコンタクトについてはこれが、前記磁気検出部の中央部に対向するかたちで形成されることとなる。これにより、前記磁気検出部における抵抗成分の対称性はさらに高められてオフセット電圧ずれの発生がより抑制されるようになり、ひいては磁気検出素子としての感度についてもこれをさらに高めることができるようになる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施の形態）
以下、この発明に係る縦型ホール素子およびその製造方法についてその第１の実施の形態を示す。
【００２９】
この実施の形態に係る縦型ホール素子も、先の図２７に例示した縦型ホール素子と同様、基板（ウェハ）表面に水平な磁界成分を検出するものであり、異なる位相（角度）を検出する２つのホール素子を１チップに集積化できるという特長をもつ。ただし、この実施の形態の縦型ホール素子では、図１に示すような構造とすることによって、磁気検出部における抵抗成分の対称性を高めてオフセット電圧ずれの発生を抑制し、同磁気検出部へ印加される磁気（磁界）強度についてもこれをより高い精度にて検出するようにしている。
【００３０】
はじめに、同図１を参照して、この実施の形態に係る縦型ホール素子の構造について詳述する。なお、この図１において、図１（ａ）はこのホール素子の平面図、図１（ｂ）は図１（ａ）のＬ１−Ｌ１線に沿った断面図、図１（ｃ）は図１（ａ）のＬ２−Ｌ２線に沿った断面図である。
【００３１】
同図１（ａ）〜（ｃ）に示すように、このホール素子は、半導体基板内に、例えばＰ型のシリコンからなる半導体層１１と、この上に酸化シリコン等からなる絶縁層１２を介して例えばエピタキシャル成長にて形成される、例えばＮ型のシリコンからなる半導体領域１３とを有して構成されている。このうち、半導体領域１３には、当該ホール素子を他の素子と素子分離する態様で、上記絶縁層１２に接続されるようなトレンチＴ３が形成されており、このトレンチＴ３には絶縁膜ＩＬ３が埋設されている。
【００３２】
また、半導体領域１３の表面には、同領域の不純物濃度（Ｎ型）が選択的に高められるかたちでＮ+拡散層１４ａおよび１４ｂが形成され、これらＮ+拡散層１４ａおよび１４ｂとそこに配設される電極（配線）との間にオーミックコンタクトが形成されるようになっている。そして、そのオーミックコンタクトを形成する各電極（配線）を介して、それらＮ+拡散層１４ａおよび１４ｂと端子ＳおよびＧとがそれぞれ電気的に接続されている。また、この半導体領域１３の表面にはさらに、基板内部にまで至る例えばアルミニウム等からなる導体膜Ｗ１ａおよびＷ１ｂが形成されている。これら導体膜Ｗ１ａおよびＷ１ｂは、ホール電圧を検出するための配線の組として、それぞれ端子Ｖ１およびＶ２と電気的に接続されている。
【００３３】
また、上記絶縁膜ＩＬ３により囲繞される領域にあって、上記導体膜Ｗ１ａおよびＷ１ｂの形成される領域と上記Ｎ+拡散層１４ａの形成される領域との間にはトレンチＴ２ａおよびＴ２ｂが形成され、これらトレンチＴ２ａおよびＴ２ｂには絶縁膜ＩＬ２ａおよびＩＬ２ｂが埋設されている。また、上記Ｎ+拡散層１４ａの形成される領域と上記Ｎ+拡散層１４ｂの形成される領域との間にはトレンチＴ１が形成され、このトレンチＴ１には絶縁膜ＩＬ１が埋設されている。そしてこれにより、それらＮ+拡散層１４ａの形成される領域とＮ+拡散層１４ｂの形成される領域とは、互いに上記絶縁膜ＩＬ１を隔てた位置関係になる。さらに、絶縁膜ＩＬ１によって上記半導体領域１３の底面近傍が選択的に狭められ、そこに電流通路が形成されることとなる。
【００３４】
そして、このホール素子においては、上記Ｎ+拡散層１４ａの形成される領域、すなわち絶縁膜ＩＬ２ａおよびＩＬ２ｂ、並びに絶縁膜ＩＬ１およびＩＬ３により電気的に区画される領域が、いわば磁気検出部（ホールプレート）ＨＰとなる。また、ホール電圧を検出するための配線の組たる上記導体膜Ｗ１ａおよびＷ１ｂは、上記磁気検出部ＨＰ内をＮ+拡散層１４ａからその下方へ、あるいは逆にその下方からＮ+拡散層１４ａへと流れる電流に対して発生するホール電圧を検出し得るように、Ｎ+拡散層１４ａを挟むかたちで形成されている。
【００３５】
また、これら導体膜Ｗ１ａおよびＷ１ｂは、上記半導体基板の内部で、上記磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂをとっている。ここで、それらコンタクトＣＴａおよびＣＴｂは、上記磁気検出部ＨＰを区画する絶縁膜ＩＬ２ａおよびＩＬ２ｂの選択的に除去された一部に適宜の配線材料が埋設されるかたちで形成されるとともに、上記磁気検出部ＨＰの中央部に対向するかたちの配置をとっている。このため、上記磁気検出部ＨＰにおける抵抗成分は、その等価回路としてホイットストーンブリッジをなすような配置となる。すなわち、ここに流れる電流の方向（角度）についてもこれが、各抵抗で等しい方向となり、前述したホール電圧の発生する方向のばらつきも抑制され、ひいては磁気検出素子としてさらなる高感度化が図られるようになる。
【００３６】
さらに、上記半導体基板の内部には、上記導体膜Ｗ１ａおよびＷ１ｂの各々を上記コンタクトＣＴａおよびＣＴｂへと導くかたちで、上記半導体領域１３よりも高いエッチング耐性を有する例えば酸化シリコンからなるエッチストッパ膜ＥＳａおよびＥＳｂが残存している。これにより、当該ホール素子をより容易に製造することが可能になる。
【００３７】
このようなホール素子において、例えば上記端子Ｓと端子Ｇとの間に一定の駆動電流を流すと、その電流は、例えば半導体基板の表面に形成された上記Ｎ+拡散層１４ａから、上記絶縁膜ＩＬ１により選択的に狭められるかたちで半導体領域１３の底面近傍に形成された電流通路を通じて上記Ｎ+拡散層１４ｂへと、もしくはその逆に流れることとなる。すなわち、その駆動電流は、少なくとも上記磁気検出部ＨＰにおいては、半導体基板（ウェハ）の表面に垂直な成分を主に含む電流となる。このため、上記駆動電流を流した状態において、半導体基板（ウェハ）の表面に水平な成分を含む磁界が当該ホール素子の磁気検出部ＨＰに印加されたとすると、ホール効果によって、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧が発生することとなる。そして、このホール素子においても、こうして発生したホール電圧をそれら端子Ｖ１およびＶ２を通じて検出し、先に示した周知の計算式「ＶH＝（ＲHＩＢ／ｄ）ｃｏｓθ」を用いて、検出の対象とする磁界成分、すなわち当該ホール素子に用いられる半導体基板（ウェハ）の表面に水平な磁界成分を算出することとしている。
【００３８】
次に、図２〜図４を参照して、上記縦型ホール素子の製造方法について詳述する。なお、これらの断面図は先の図１（ｃ）の断面図に対応するものであり、同図１（ｃ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００３９】
この製造に際しては、まず、図２（ａ）に示すように、例えばＰ型のシリコンからなる半導体層１１と、例えば酸化シリコンからなる絶縁層１２と、例えばＮ型のシリコンからなる半導体領域１３とが順に積層されて構成されるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用意する。そして、図２（ｂ）に示すように、例えばフォトリソグラフィを通じてパターニングされたマスクを用いたＲＩＥ（反応性イオンエッチング）等によって、上記トレンチＴ２ａおよびＴ２ｂおよびＴ３を形成するとともに、これに適宜の酸化処理および平坦化処理を施して、上記絶縁膜ＩＬ２ａおよびＩＬ２ｂおよびＩＬ３を形成する。なおこの際、上記酸化処理に代えて、ＣＶＤ（化学気相成長）法等を用いるようにしてもよい。また、上記平坦化処理としては、例えばＣＭＰ（化学的機械的研磨）やエッチバック等の方法を採用することができる。
【００４０】
次に、図２（ｃ）に示すように、例えばレジスト等からなる適宜のマスク材ＭＫ１１を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングし、そのパターニングされたマスク材ＭＫ１１をマスクとして、上記半導体基板（ＳＯＩ基板）内への酸素（Ｏ2）のイオン注入を行う。そして、これに適宜の熱処理を施して、図３（ａ）に示すように、上記エッチストッパ膜ＥＳａおよびＥＳｂを形成する。
【００４１】
次に、図３（ｂ）に示すように、例えばレジスト等からなる適宜のマスク材ＭＫ１２を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。そして、そのパターニングされたマスク材ＭＫ１２をマスクとしての基板表面からのエッチング（例えばウェットエッチング）により、図３（ｃ）に示すように、トレンチＡ１１ａおよびＡ１１ｂを形成する。この際、上記エッチストッパ膜ＥＳａおよびＥＳｂが上記半導体領域１３よりも高いエッチング耐性を有しているため、上記エッチングは、いわゆるノッチ効果により、エッチストッパ膜ＥＳａおよびＥＳｂに沿うかたちで図の横方向に進むことになり、やがて上記磁気検出部ＨＰを区画する絶縁膜ＩＬ２ａおよびＩＬ２ｂに到達することとなる。さらに、このエッチングが進むと、図４（ａ）に示すように、上記絶縁膜ＩＬ２ａおよびＩＬ２ｂの、上記磁気検出部ＨＰの中央部に対向する一部が、選択的にエッチング除去されることとなる。このように、上記エッチングは、エッチストッパ膜ＥＳａおよびＥＳｂにエッチング経路を案内されるかたちで進行する。そのため、所望とする箇所の上記絶縁膜ＩＬ２ａおよびＩＬ２ｂの一部が的確にエッチング除去されることとなる。なお、エッチストッパ膜ＥＳａおよびＥＳｂは、当該エッチング後においてもエッチング除去されない程度に十分厚く形成されることが望ましい。
【００４２】
次いで、例えばスパッタリング等によりアルミニウム等からなる配線材料を成膜するとともに、これに対しＣＭＰやエッチバック等の平坦化処理を施して、図４（ｂ）に示すように、上記トレンチＡ１１ａおよびＡ１１ｂに上記導体膜Ｗ１ａおよびＷ１ｂを埋設する。こうして、先の図１に例示したような縦型ホール素子が完成することとなる。
【００４３】
以上説明したように、この実施の形態に係る縦型ホール素子およびその製造方法によれば、以下のような優れた効果が得られるようになる。
（１）ホール電圧を検出するための配線の組たる導体膜Ｗ１ａおよびＷ１ｂが、半導体基板の内部で磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂをとる態様で形成される構造とした。これにより、磁気検出部における抵抗成分の対称性はより高められて、オフセット電圧ずれの発生は抑制されることとなり、ひいては同磁気検出部へ印加される磁気（磁界）強度についてもこれをより高い精度にて検出することができるようになる。
【００４４】
（２）ホール電圧を検出するための配線の組たる導体膜Ｗ１ａおよびＷ１ｂと磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂを、磁気検出部ＨＰの中央部に対向するかたちの配置とすることとした。これにより、磁気検出部ＨＰにおける抵抗成分はその等価回路としてホイットストーンブリッジをなすような配置となる。このため、ここに流れる電流の方向（角度）についてもこれが、各抵抗で等しい方向となり、前述したホール電圧の発生する方向のばらつきも抑制され、ひいては磁気検出素子としてさらなる高感度化が図られるようになる。
【００４５】
（３）ホール電圧を検出するための配線の組たる導体膜Ｗ１ａおよびＷ１ｂと磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂを、磁気検出部ＨＰを区画する絶縁膜ＩＬ２ａおよびＩＬ２ｂの選択的に除去された一部に配線材料が埋設されるかたちで形成されるものとした。これにより、より容易に上記構造が実現されることとなり、より現実的なかたちで磁気検出素子としての高感度化を図ることができるようになる。
【００４６】
（４）半導体基板の内部に、ホール電圧を検出するための配線の組の各配線（導体膜Ｗ１ａおよびＷ１ｂ）を磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂへと導くかたちで、半導体領域１３よりも高いエッチング耐性を有するエッチストッパ膜ＥＳａおよびＥＳｂを残存させる構造とした。これにより、高い検出精度を有する縦型ホール素子を、周知の半導体製造プロセスを用いてより容易に製造することができるようになる。
【００４７】
（５）半導体領域１３がシリコンからなって、エッチストッパ膜ＥＳａおよびＥＳｂが酸化シリコンからなる構造とした。これにより、同エッチストッパ膜ＥＳａおよびＥＳｂのエッチング耐性は半導体領域１３に対し十分高いものとされ、そのエッチストッパ機能を通じて当該縦型ホール素子の製造をより容易に行うことができるようになる。しかも、こうした構造によれば、エッチストッパ膜ＥＳａおよびＥＳｂ自体も、半導体領域１３を酸化させるなどして、容易に形成することができるようになる。
【００４８】
（６）また、その製造に際しては、半導体基板内の一部の領域を電気的に区画してその領域を磁気検出部ＨＰとする絶縁膜ＩＬ２ａおよびＩＬ２ｂを形成するとともに、半導体基板の表面からのエッチングによりそれら絶縁膜ＩＬ２ａおよびＩＬ２ｂの一部を選択的にエッチング除去する。そして、該半導体基板の表面からのエッチングにより形成されるトレンチＡ１１ａおよびＡ１１ｂに配線材料を埋設して、ホール電圧を検出するための配線の組たる導体膜Ｗ１ａおよびＷ１ｂを形成することとした。こうすることで、ホール電圧を検出するための配線の組（導体膜Ｗ１ａおよびＷ１ｂ）と磁気検出部ＨＰとのコンタクトが、上記磁気検出部ＨＰを区画する絶縁膜ＩＬ２ａおよびＩＬ２ｂの選択的に除去された一部に配線材料が埋設されるかたちで形成されることとなる。このため、当該製造方法により形成される縦型ホール素子の構造として、磁気検出部ＨＰにおける抵抗成分の対称性はより高められてオフセット電圧ずれの発生は抑制されることとなり、ひいては同磁気検出部へ印加される磁気（磁界）強度についてもこれをより高い精度にて検出することができるようになる。
【００４９】
（７）さらに、上記絶縁膜ＩＬ２ａおよびＩＬ２ｂの一部を除去するに先立って、半導体基板内に半導体領域１３よりも高いエッチング耐性を有するエッチストッパ膜ＥＳａおよびＥＳｂを形成することとする。そして、それらエッチストッパ膜ＥＳａおよびＥＳｂにエッチング経路を案内させるかたちで、上記絶縁膜ＩＬ２ａおよびＩＬ２ｂの一部を選択的にエッチング除去することとした。こうすることで、上記絶縁膜ＩＬ２ａおよびＩＬ２ｂの一部を除去するに際して、エッチストッパ膜ＥＳａおよびＥＳｂにエッチング経路を案内させ、所望とする箇所の上記絶縁膜ＩＬ２ａおよびＩＬ２ｂの一部を的確にエッチング除去することができるようになる。このため、上記構造の実現がより容易且つ適切に行われるようになる。
【００５０】
（８）このとき、上記エッチストッパ膜ＥＳａおよびＥＳｂの形成を、半導体基板内への酸素（Ｏ2）のイオン注入によって行うこととした。こうすることで、半導体領域１３を酸化させてそこに、エッチストッパ膜ＥＳａおよびＥＳｂを、シリコンからなる半導体領域１３に対して十分高いエッチング耐性を有する酸化シリコン膜として形成することができるようになる。すなわち、上記エッチストッパ膜ＥＳａおよびＥＳｂを、所望とする箇所により容易且つ的確に形成することができるようになる。
【００５１】
（９）半導体基板の表面からのエッチングにより、絶縁膜ＩＬ２ａおよびＩＬ２ｂの、磁気検出部ＨＰの中央部に対向する一部を選択的にエッチング除去するようにした。こうすることで、ホール電圧を検出するための配線の組（導体膜Ｗ１ａおよびＷ１ｂ）と磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂについてはこれが、磁気検出部ＨＰの中央部に対向するかたちで形成されることとなる。これにより、磁気検出部ＨＰにおける抵抗成分の対称性はさらに高められて、オフセット電圧ずれの発生は抑制されることとなり、ひいては磁気検出素子としての感度についてもこれをさらに高めることができるようになる。
【００５２】
（第２の実施の形態）
以下、この発明に係る縦型ホール素子およびその製造方法についてその第２の実施の形態を示す。
【００５３】
はじめに、図５を参照しつつ、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図５の断面図は先の図１（ｃ）の断面図に対応するものであり、同図１（ｃ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００５４】
同図５に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態のホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、先の絶縁膜ＩＬ２ａおよびＩＬ２ｂ、並びにエッチストッパ膜ＥＳａおよびＥＳｂ（図１）に代えて、例えば酸化シリコンからなる膜材ＴＦａおよびＴＦｂを採用することとしている。ここで、これら膜材ＴＦａおよびＴＦｂは、基板内部に磁気検出部（ホールプレート）ＨＰを電気的に区画するとともに、半導体領域１３よりも高いエッチング耐性を有し、いわばエッチストッパとして機能するようになっている。また、この実施の形態においても、ホール電圧を検出するための配線の組たる導体膜Ｗ２ａおよびＷ２ｂは、上記磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂを基板内部でとっている。そして、それらコンタクトＣＴａおよびＣＴｂは、上記膜材ＴＦａおよびＴＦｂの選択的に除去された一部に配線材料が埋設されるかたちで形成されるとともに、上記磁気検出部ＨＰの中央部に対向するかたちの配置をとっている。また、上記膜材ＴＦａおよびＴＦｂは、上記導体膜Ｗ２ａおよびＷ２ｂの各々を上記コンタクトＣＴａおよびＣＴｂへと導くかたちで残存している。
【００５５】
次に、図６〜図８を参照して、上記縦型ホール素子の製造方法について詳述する。なお、これらの断面図は先の図５の断面図に対応するものであり、同図５に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００５６】
この製造に際しては、まず、図６（ａ）に示すように、例えばＰ型のシリコンからなる半導体層１１と、例えば酸化シリコンからなる絶縁層１２と、例えばＮ型のシリコンからなる半導体領域１３とが順に積層されて構成されるＳＯＩ基板を用意する。そして、図６（ｂ）に示すように、例えばフォトリソグラフィを通じてパターニングされたマスクを用いたＲＩＥ等によって、トレンチＴ３を形成するとともに、これに適宜の酸化処理および平坦化処理を施して、上記絶縁膜ＩＬ３を形成する。なおこの際、上記酸化処理に代えて、ＣＶＤ法等を用いるようにしてもよい。また、上記平坦化処理としては、例えばＣＭＰやエッチバック等の方法を採用することができる。
【００５７】
次に、図６（ｃ）に示すように、例えばレジスト等からなる適宜のマスク材ＭＫ２１を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングし、そのパターニングされたマスク材ＭＫ２１をマスクとして、例えばＫＯＨ等により、上記半導体基板（ＳＯＩ基板）のエッチングを行う。そして、図７（ａ）に示すように、そこに形成されたトレンチＡ２１ａおよびＡ２１ｂの内壁面に適宜の酸化処理を施して上記膜材ＴＦａおよびＴＦｂを成膜するとともに、図７（ｂ）に示すように、再びそれらトレンチＡ２１ａおよびＡ２１ｂに例えばシリコンからなる半導体膜１３ａおよび１３ｂを埋設する（埋め込みエピ）。
【００５８】
次いで、適宜の平坦化処理を施した後、図７（ｃ）に示すように、例えばレジスト等からなる適宜のマスク材ＭＫ２２を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。そして、そのパターニングされたマスク材ＭＫ２２をマスクとしての基板表面からのエッチング（例えばウェットエッチング）により、図８（ａ）に示すように、トレンチＡ２２ａおよびＡ２２ｂを形成する。この際、上記膜材ＴＦａおよびＴＦｂが上記半導体領域１３よりも高いエッチング耐性を有しているため、上記エッチングは、いわゆるノッチ効果により、膜材ＴＦａおよびＴＦｂに沿うかたちで図の横方向に進むことになる。さらに、このエッチングが進むと、図８（ｂ）に示すように、上記膜材ＴＦａおよびＴＦｂの、上記磁気検出部ＨＰの中央部に対向する一部が、選択的にエッチング除去されることとなる。このように、この実施の形態においても、上記エッチングは、上記膜材ＴＦａおよびＴＦｂにエッチング経路を案内されるかたちで進行する。
【００５９】
次いで、例えばスパッタリング等によりアルミニウム等からなる配線材料を成膜するとともに、これに対しＣＭＰやエッチバック等の平坦化処理を施して、図８（ｃ）に示すように、上記トレンチＡ２２ａおよびＡ２２ｂに上記導体膜Ｗ２ａおよびＷ２ｂを埋設する。こうして、先の図５に例示したような縦型ホール素子が完成することとなる。
【００６０】
以上説明したように、この第２の実施の形態に係る縦型ホール素子およびその製造方法によっても、先の第１の実施の形態による上記（１）〜（７）および（９）の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
【００６１】
（１０）エッチストッパ膜（膜材ＴＦａおよびＴＦｂ）の形成を、半導体基板内にトレンチＡ２１ａおよびＡ２１ｂを形成して該トレンチＡ２１ａおよびＡ２１ｂの内壁面に上記エッチストッパ膜を成膜した後、再びそのトレンチＡ２１ａおよびＡ２１ｂに半導体膜１３ａおよび１３ｂを埋設するかたちで行うこととした。こうすることで、上記エッチストッパ膜を適切に形成することができるようになる。
【００６２】
（第３の実施の形態）
以下、この発明に係る縦型ホール素子およびその製造方法についてその第３の実施の形態を示す。
【００６３】
はじめに、図９を参照しつつ、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図９の断面図は先の図１（ｃ）の断面図に対応するものであり、同図１（ｃ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００６４】
同図９に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態のホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、先のエッチストッパ膜ＥＳａおよびＥＳｂ（図１）が割愛された構造とするとともに、上記導体膜Ｗ１ａおよびＷ１ｂ（図１）に代えて、図９に示される態様の導体膜Ｗ３ａおよびＷ３ｂを採用することとしている。すなわち、この実施の形態においても、ホール電圧を検出するための配線の組たる上記導体膜Ｗ３ａおよびＷ３ｂは、上記磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂを基板内部でとっている。そして、それらコンタクトＣＴａおよびＣＴｂは、上記磁気検出部ＨＰを区画する絶縁膜ＩＬ２ａおよびＩＬ２ｂの選択的に除去された一部に適宜の配線材料が埋設されるかたちで形成されるとともに、上記磁気検出部ＨＰの中央部に対向するかたちの配置をとっている。ただし、この実施の形態においては、上記導体膜Ｗ３ａおよびＷ３ｂが、基板表面から上記コンタクトＣＴａおよびＣＴｂへ向かって斜めに延設される構造となっている。
【００６５】
次に、図１０〜図１２を参照して、上記縦型ホール素子の製造方法について詳述する。なお、これらの断面図は先の図９の断面図に対応するものであり、同図９に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００６６】
この製造に際しては、まず、図１０（ａ）に示すように、例えばＰ型のシリコンからなる半導体層１１と、例えば酸化シリコンからなる絶縁層１２と、例えばＮ型のシリコンからなる半導体領域１３とが順に積層されて構成されるＳＯＩ基板を用意する。そして、図１０（ｂ）に示すように、例えばフォトリソグラフィを通じてパターニングされたマスクを用いたＲＩＥ等によって、上記トレンチＴ２ａおよびＴ２ｂおよびＴ３を形成するとともに、これに適宜の酸化処理および平坦化処理を施して、上記絶縁膜ＩＬ２ａおよびＩＬ２ｂおよびＩＬ３を形成する。なおこの際、上記酸化処理に代えて、ＣＶＤ法等を用いるようにしてもよい。また、上記平坦化処理としては、例えばＣＭＰやエッチバック等の方法を採用することができる。
【００６７】
次に、図１１（ａ）に示すように、例えばレジスト等からなる適宜のマスク材ＭＫ３１を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングし、図１１（ｂ）に示すように、そのパターニングされたマスク材ＭＫ３１をマスクとして、異方性エッチングによる斜め方向へのエッチングを行う。そして、このエッチングをさらに進めることによって、上記絶縁膜ＩＬ２ａおよびＩＬ２ｂの、上記磁気検出部ＨＰの中央部に対向する一部が、選択的にエッチング除去され、図１１（ｃ）に示すようなトレンチＡ３１ａおよびＡ３１ｂが形成されることとなる。
【００６８】
次いで、例えばスパッタリング等によりアルミニウム等からなる配線材料を成膜するとともに、これに対しＣＭＰやエッチバック等の平坦化処理を施して、図１２に示すように、上記トレンチＡ３１ａおよびＡ３１ｂに上記導体膜Ｗ３ａおよびＷ３ｂを埋設する。その後、上記マスク材ＭＫ３１を除去することにより、先の図９に例示したような縦型ホール素子が完成することとなる。
【００６９】
以上説明したように、この第３の実施の形態に係る縦型ホール素子およびその製造方法によっても、先の第１の実施の形態による上記（１）〜（３）および（６）および（９）の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
【００７０】
（１１）ホール電圧を検出するための配線の組たる上記導体膜Ｗ３ａおよびＷ３ｂを、それぞれ半導体基板の表面から磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂへ向かって斜めに延設させる構造とした。これにより、例えば異方性エッチングによる斜め方向へのエッチングにより、当該ホール素子をより容易に製造することが可能になる。
【００７１】
（１２）また、その製造に際して、半導体基板の表面から、異方性エッチングによる斜め方向へのエッチングを行うこととした。こうすることで、上記構造の実現がより容易且つ適切に行われるようになる。
【００７２】
（第４の実施の形態）
次いで、図１３および図１４に、この発明に係る縦型ホール素子の第４の実施の形態を示す。
【００７３】
まず、図１３を参照しつつ、先の第１の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図１３は、先の図１（ａ）の平面図におけるＬ２−Ｌ２線を上に平行移動させてＮ+拡散層１４ａ上を通るようにした線に沿った断面図に相当するものであり、先の図１（ｃ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００７４】
同図１３に示されるように、この縦型ホール素子も、基本的には、図１に例示した先の第１の実施の形態のホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、例えばＫＯＨ等による基板裏面からのエッチングを通じて形成されるトレンチの側壁に、例えば酸化シリコン等からなる絶縁膜ＩＬ４ａおよびＩＬ４ｂを形成するとともに、そのトレンチに導体膜Ｗ１ｃを埋設するようにしている。すなわち、磁気検出部ＨＰと同磁気検出部ＨＰに電流を供給するための配線の組（端子Ｓおよび端子Ｇ）とのコンタクトＣＴｃおよびＣＴｄが、基板の表面側および裏面側に対向するかたちで配置されることになる。これにより、磁気検出部ＨＰにおける抵抗成分の対称性はさらに高められることとなり、図１４に示すように、磁気検出部ＨＰにおける抵抗成分は、その等価回路としてホイットストーンブリッジ（４つの抵抗Ｒ１〜Ｒ４が菱形の各辺を構成するかたちで接続されたブリッジ回路）をなすような配置となる。このため、オフセット電圧のずれが発生しにくくなり、磁気検出素子としての感度についてもこれをさらに高めることができるようになる。また、先の図１中に示したＮ+拡散層１４ｂ等の形成も割愛することができるようになるため、縦型ホール素子としての構造の簡素化が図られるようにもなる。
【００７５】
以上説明したように、この第４の実施の形態に係る縦型ホール素子によっても、先の第１の実施の形態による上記（１）〜（５）の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
【００７６】
（１３）磁気検出部ＨＰとこの磁気検出部ＨＰに電流を供給するための配線の組（端子Ｓおよび端子Ｇ）とのコンタクトＣＴｃおよびＣＴｄが、半導体基板の表面側および裏面側に対向するかたちで配置される構造とした。これにより、磁気検出素子としての感度についてもこれをさらに高めることができるようになる。
【００７７】
（１４）また、縦型ホール素子としての構造の簡素化が図られるようにもなる。
（第５の実施の形態）
さらに、図１５および図１６に、この発明に係る縦型ホール素子の第５の実施の形態を示す。
【００７８】
まず、図１５を参照しつつ、先の第２の実施の形態との相違点を中心に、この実施の形態に係る縦型ホール素子の構造について説明する。なお、この図１５も、先の図１（ａ）の平面図におけるＬ２−Ｌ２線を上に平行移動させてＮ+拡散層１４ａ上を通るようにした線に沿った断面図に相当するものである。また、同図１５において、先の図５に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００７９】
同図１５に示されるように、この縦型ホール素子も、基本的には、図５に例示した先の第２の実施の形態のホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、先のＳＯＩ基板に代えて、単一の導電型（例えばＮ型）からなる半導体基板１１ａを採用することとしている。そして、半導体基板１１ａの裏面側には、同基板１１ａの表面側に形成されたＮ+拡散層１４ａに対向するかたちで、同基板１１ａの不純物濃度（Ｎ型）の選択的に高められたＮ+拡散層１４ｃが形成されている。すなわち、磁気検出部ＨＰと同磁気検出部ＨＰに電流を供給するための配線の組（端子Ｓおよび端子Ｇ）とのコンタクトＣＴｃおよびＣＴｄが、半導体基板１１ａの表面側および裏面側に対向するかたちで配置されることになる。これにより、磁気検出部ＨＰにおける抵抗成分の対称性はさらに高められることとなり、図１６に示すように、磁気検出部ＨＰにおける抵抗成分は、その等価回路としてホイットストーンブリッジ（４つの抵抗Ｒ１〜Ｒ４が菱形の各辺を構成するかたちで接続されたブリッジ回路）をなすような配置となる。このため、オフセット電圧のずれが発生しにくくなり、磁気検出素子としての感度についてもこれをさらに高めることができるようになる。また、先の図１中に示したＮ+拡散層１４ｂ等の形成も割愛することができるようになるため、縦型ホール素子としての構造の簡素化が図られるようにもなる。なおここでは、ＳＯＩ基板に代えて単一の導電型からなる半導体基板を採用することとしているため、素子分離用の絶縁膜ＩＬ３は、図１５に示されるように、膜材ＴＦａおよびＴＦｂに接続される態様で形成されることとなる。
【００８０】
以上説明したように、この第５の実施の形態に係る縦型ホール素子によっても、先の第１あるいは第４の実施の形態による上記（１）〜（５）および（１３）および（１４）の効果と同様もしくはそれに準じた効果を得ることができる。
【００８１】
（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第２の実施の形態に係る縦型ホール素子の製造方法では、エッチストッパ膜の形成を、半導体基板内にトレンチを形成して該トレンチの内壁面にエッチストッパ膜を成膜した後、再びそのトレンチに半導体膜を埋設するかたちで行うようにした。こうしたエッチストッパ膜の形成方法は、上記第１の実施の形態に係る縦型ホール素子の製造方法に対しても適用することができる。すなわち、先の図２（ｂ）〜図３（ａ）に示した工程に代えて、図１７（ａ）〜図１８（ｂ）に示すような工程を採用することとしてもよい。以下、図１７（ａ）〜図１８（ｂ）を参照しつつ、同工程について説明する。なお、これら各図の断面図は先の図１（ｃ）の断面図に対応するものであり、同図１（ｃ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００８２】
図１７（ａ）に示すように、ここでは、先の図２（ｂ）に示した状態から説明を開始する。すなわち、こうした基板に対して、例えばレジスト等からなる適宜のマスク材ＭＫ１３を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。そして、図１７（ｂ）に示すように、そのパターニングされたマスク材ＭＫ１３をマスクとして、例えばＫＯＨ等により、半導体基板（ＳＯＩ基板）のエッチングを行う。次いで、図１７（ｃ）に示すように、そこに形成されたトレンチＡ１２ａおよびＡ１２ｂの底面（内壁面）に適宜の酸化処理を施して、あるいはＣＶＤ法を用いて、エッチストッパ膜ＥＳａおよびＥＳｂを成膜する。さらに、図１８（ａ）に示すように、それらトレンチＡ１２ａおよびＡ１２ｂに再び例えばシリコンからなる半導体膜１３ａおよび１３ｂを埋設（埋め込みエピ）した後、適宜の平坦化処理を施すことによって、図１８（ｂ）に示すように、先の図３（ａ）に示した構造に準じた構造を有する基板が作製されることとなる。
【００８３】
・上記第２の実施の形態に係る縦型ホール素子の製造方法においては、上記膜材ＴＦａおよびＴＦｂを酸化処理によって成膜することとしたが、これに限られることなく、同膜材ＴＦａおよびＴＦｂの成膜方法は任意である。例えばこれを、ＣＶＤ法にて成膜することとした場合、先の図６（ｃ）〜図７（ｂ）に示した工程は、例えば図１９（ａ）〜図２０（ｃ）に示すような工程となる。以下、図１９（ａ）〜図２０（ｃ）を参照しつつ、同工程について説明する。なお、これら各図の断面図は先の図５の断面図に対応するものであり、同図５に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００８４】
図１９（ａ）に示すように、ここでは、先の図６（ｃ）に示した状態から説明を開始する。なお、同図１９（ａ）中のマスク材ＭＫ２３は、図６（ｃ）に示したマスク材ＭＫ２１に対応するものである。すなわち、図１９（ｂ）に示すように、こうしたマスク材ＭＫ２３をマスクとして、例えばＫＯＨ等により、半導体基板（ＳＯＩ基板）のエッチングを行った後、同マスク材ＭＫ２３を除去することによって、図１９（ｃ）に示すような構造とする。次いで、図２０（ａ）に示すように、適宜の原料を用いたＣＶＤ法により、上記エッチングにより形成されたトレンチＡ２３ａおよびＡ２３ｂの内壁面を含めた基板全面に例えば酸化シリコン等からなる膜材ＴＦを成膜する。そして、図２０（ｂ）に示すように、それらトレンチＡ２３ａおよびＡ２３ｂに再び例えばシリコンからなる半導体膜１３ａおよび１３ｂを埋設（埋め込みエピ）した後、適宜の平坦化処理を施すことによって、図２０（ｃ）に示すように、先の図７（ｂ）に示した構造に準じた構造を有する基板が作製されることとなる。
【００８５】
・上記第４の実施の形態の図１３に例示した縦型ホール素子では、導体膜Ｗ１ｃと基板との間に絶縁膜ＩＬ４ａおよびＩＬ４ｂを形成することとしたが、図２１に示すように、これを割愛した構造としてもよい。
【００８６】
・上記第１〜第４の実施の形態において、ＳＯＩ基板の絶縁層１２の界面（半導体領域１３の底面近傍）の不純物濃度（Ｎ型）を選択的に高めて、ここにもＮ+拡散層（埋込層）を形成するようにしてもよい。こうした構造では、その埋込層が駆動電流の電流経路となるため、ホール素子としての特性変化が抑制されることとなり、ひいては安定した磁気検出が可能となる。また、その製造に際しては、
（イ）ＳＯＩを張り合わせる前に導電型不純物をドーピングする。
（ロ）高加速インプラ（イオン注入）後、熱拡散等の拡散処理を行う。
（ハ）絶縁層１２の界面に上記Ｎ+拡散層（埋込層）を形成した後、その上にこれよりも不純物濃度の低い半導体膜（Ｎ-エピ膜）を上記半導体領域１３として成膜する。
等々の方法を用いることができる。
【００８７】
・上記第１〜第４の実施の形態においてはＳＯＩ基板を用いることとしたが、これに限らず、任意の基板を採用することができる。例えば、上記第２の実施の形態の図５に例示した縦型ホール素子において、絶縁層１２を割愛した場合は、図２２に示すような構造となる。こうした構造のホール素子に対しても、この発明は同様に適用することができる。なお、この図２２の断面図は先の図５の断面図に対応するものである。また、この図２２においては、図５に示した要素と同一の要素に各々同一の符号を付して示している。
【００８８】
・上記各実施の形態に係る縦型ホール素子においては、当該ホール素子を素子分離するために絶縁膜ＩＬ３を用いることとしたが、これに限られることはなく、例えば拡散層による電位障壁を通じて素子分離するようにしてもよい。図２３に、上記第２の実施の形態の図５に例示した縦型ホール素子において、絶縁膜ＩＬ３の代わりに拡散層ＤＦを用いるようにしたときの構造を示す。また、図２４〜図２６には、こうした構造を有するホール素子の製造工程の一例を示す。なお、これら各図の断面図は先の図５の断面図に対応するものであり、同図５に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。
【００８９】
図２４（ａ）に示すように、この製造に際しては、まず、例えばＰ型のシリコンからなる半導体層１１と、例えば酸化シリコンからなる絶縁層１２と、例えばＮ型のシリコンからなる半導体領域１３とが順に積層されて構成されるＳＯＩ基板を用意する。そして、図２４（ｂ）に示すように、例えばフォトリソグラフィを通じてパターニングされたマスクを用いて、この基板に対して例えば硼素（Ｂ）等のＰ型不純物をイオン注入するとともに、例えば熱拡散によりこの注入した不純物を拡散して上記拡散層ＤＦを形成する。そして、図２４（ｃ）に示すように、例えばレジスト等からなる適宜のマスク材ＭＫ２４を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。次いで、そのパターニングされたマスク材ＭＫ２４をマスクとして、例えばＫＯＨ等により、上記半導体基板（ＳＯＩ基板）のエッチングを行うとともに、図２５（ａ）に示すように、そこに形成されたトレンチＡ２４ａおよびＡ２４ｂの内壁面に適宜の酸化処理を施して膜材ＴＦａおよびＴＦｂを成膜する。そして、図２５（ｂ）に示すように、それらトレンチＡ２４ａおよびＡ２４ｂに例えばシリコンからなる半導体膜１３ａおよび１３ｂを埋設する（埋め込みエピ）。さらにこれに、適宜の平坦化処理を施した後、図２５（ｃ）に示すように、例えばレジスト等からなる適宜のマスク材ＭＫ２５を成膜するとともに、例えばフォトリソグラフィによってこれをパターニングする。その後、図２６（ａ）〜（ｃ）に示すような、先の図８（ａ）〜（ｃ）に示した工程に準じた工程を経て、図２３に例示するような縦型ホール素子が完成することとなる。
【００９０】
・上記各実施の形態に係る縦型ホール素子においては、半導体基板内に磁気検出部ＨＰを区画するために酸化シリコン膜を用いることとしたが、これに限られることはなく、例えばその他の絶縁膜を用いるようにしてもよい。さらに絶縁膜にも限られることなく、例えば拡散層による電位障壁を通じて半導体基板内に上記磁気検出部ＨＰを区画するようにしてもよい。
【００９１】
・上記各実施の形態においては、半導体基板の材料としてシリコンを用いるようにしたが、製造工程や構造上の条件等に応じてその他の材料を適宜採用するようにしてもよい。例えば、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ等の化合物半導体材料やＧｅ（ゲルマニウム）等の半導体材料も用いることができる。特に、ＧａＡｓ、ＩｎＡｓは温度特性の優れた材料であり、当該ホール素子の高感度化を図る上で有効である。また一般に、シリコン等の半導体材料は、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、磁気検出素子としての高感度化を図る上では、上記半導体領域１３の材料としてＮ型の半導体材料を用いることが望ましい。
【００９２】
・上記第１および第２および第４および第５の実施の形態においては、エッチストッパ膜（エッチストッパ膜ＥＳａおよびＥＳｂや、膜材ＴＦａおよびＴＦｂ）の材料として、酸化シリコンを用いるようにした。しかし、これに限られることなく、例えば窒化シリコン等も適宜採用することができる。特に窒化シリコンは、酸化シリコンの一般的なエッチャントに対する耐性が高いため、酸化シリコンをエッチングする際に用いて有効である。また、半導体基板（半導体領域１３）がシリコン以外の材料からなるものであっても、その材料に応じて適宜の材料を選択することができる。要は、半導体基板よりも高いエッチング耐性を有するものであれば任意の膜材を上記エッチストッパ膜として用いることができる。そして、同エッチストッパ膜の形成を、半導体基板内へのイオン注入を通じて行うこととすれば、少なくとも第１の実施の形態による上記（８）の効果に準じた効果は得ることができる。なお、こうしたエッチストッパ膜の材料が、半導体基板内に磁気検出部ＨＰを区画する膜材と同一の材料である必要はない。
【００９３】
・また、こうしたエッチストッパ膜の形成態様も、上記第１または第２または第４または第５の実施の形態において例示したものに限られることなく、ホール電圧を検出するための配線の組の各配線を、磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂへと導くかたちで形成されていればそれで足りる。
【００９４】
・上記各実施の形態においては、ホール電圧を検出するための配線の組（導体膜）の材料として例えばアルミニウムを用いることとしたが、これに限られることなく、任意の配線材料を採用することができる。例えば銅等、その他の金属材料を採用してもよい。
【００９５】
・上記各実施の形態におけるＮ+拡散層１４ａについてこれを、これが形成される絶縁膜で囲繞される領域の全面にわたって形成することで、電極（配線）のアライメントずれに起因する特性変化等も好適に抑制されるようになる。
【００９６】
・上記各実施の形態においては、配線とのオーミックコンタクトを実現するために、Ｎ+拡散層１４ａ〜１４ｃを形成することとしたが、これは必須ではない。すなわち、こうしたＮ+拡散層を割愛した構造とすることもできる。
【００９７】
・上記各実施の形態においては、ホール電圧を検出するための配線の組と磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂを、磁気検出部ＨＰの中央部に対向するかたちの配置とすることとしたが、これは必須の構造ではない。すなわち、それらホール電圧を検出するための配線の組と磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂを、磁気検出部ＨＰにおける抵抗成分がその等価回路としてホイットストーンブリッジをなすように配置することで、第１の実施の形態による上記（２）の効果に準じた効果は得ることができる。
【００９８】
・また、こうした構造でさえ必須ではなく、ホール電圧を検出するための配線の組が、半導体基板の内部で磁気検出部ＨＰとのコンタクトＣＴａおよびＣＴｂをとる態様で形成される構造であれ、第１の実施の形態による上記（１）の効果と同様もしくはそれに準じた効果を得ることはできる。
【図面の簡単な説明】
【００９９】
【図１】この発明に係る縦型ホール素子の第１の実施の形態について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。
【図２】同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図３】同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図４】同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）および（ｂ）はその製造プロセスを示す断面図。
【図５】この発明に係る縦型ホール素子の第２の実施の形態について、そのホール素子の断面構造を模式的に示す断面図。
【図６】同第２の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図７】同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図８】同第１の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図９】この発明に係る縦型ホール素子の第３の実施の形態について、そのホール素子の断面構造を模式的に示す断面図。
【図１０】同第３の実施の形態に係る縦型ホール素子の製造方法について、（ａ）および（ｂ）はその製造プロセスを示す断面図。
【図１１】同第３の実施の形態に係る縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図１２】同第３の実施の形態に係る縦型ホール素子の製造方法について、その製造プロセスを示す断面図。
【図１３】この発明に係る縦型ホール素子の第４の実施の形態について、そのホール素子の断面構造を模式的に示す断面図。
【図１４】同第４の実施の形態に係る縦型ホール素子の磁気検出部における抵抗成分の等価回路を示す回路図。
【図１５】この発明に係る縦型ホール素子の第５の実施の形態について、そのホール素子の断面構造を模式的に示す断面図。
【図１６】同第５の実施の形態に係る縦型ホール素子の磁気検出部における抵抗成分の等価回路を示す回路図。
【図１７】上記第１の実施の形態に係る縦型ホール素子の製造方法の変形例について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図１８】同第１の実施の形態に係る縦型ホール素子の製造方法の変形例について、（ａ）および（ｂ）はその製造プロセスを示す断面図。
【図１９】上記第２の実施の形態に係る縦型ホール素子の製造方法の変形例について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図２０】同第２の実施の形態に係る縦型ホール素子の製造方法の変形例について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図２１】上記第４の実施の形態に係る縦型ホール素子の変形例について、そのホール素子の断面構造を模式的に示す断面図。
【図２２】上記第２の実施の形態に係る縦型ホール素子の変形例について、そのホール素子の断面構造を模式的に示す断面図。
【図２３】上記第２の実施の形態に係る縦型ホール素子の別の変形例について、そのホール素子の断面構造を模式的に示す断面図。
【図２４】同変形例の縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図２５】同変形例の縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図２６】同変形例の縦型ホール素子の製造方法について、（ａ）〜（ｃ）はその製造プロセスを示す断面図。
【図２７】従来の縦型ホール素子の一例について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。
【図２８】同従来の縦型ホール素子の磁気検出部における抵抗成分の等価回路を示す回路図。
【符号の説明】
【０１００】
１１…半導体層、１１ａ…半導体基板、１２…絶縁層、１３…半導体領域、１３ａ、１３ｂ…半導体膜、１４ａ〜１４ｃ…Ｎ+拡散層、ＣＴａ〜ＣＴｄ…コンタクト、ＤＦ…拡散層、ＥＳａ、ＥＳｂ…エッチストッパ膜、ＨＰ…磁気検出部（ホールプレート）、ＩＬ１、ＩＬ２ａ、ＩＬ２ｂ、ＩＬ３、ＩＬ４ａ、ＩＬ４ｂ…絶縁膜、ＴＦ、ＴＦａ、ＴＦｂ…膜材、Ｗ１ａ〜Ｗ３ａ、Ｗ１ｂ〜Ｗ３ｂ、Ｗ１ｃ…導体膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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