(57)【要約】【課題】  比較的高速な動作が要求される低耐圧ＭＯＳトランジスタの動作特性を低下させることなく、高耐圧ＭＯＳトランジスタの耐圧特性を改善する。【解決手段】  低耐圧領域のアクティブ領域と、高耐圧領域のゲート電極２５が形成される領域下のアクティブ領域と、高耐圧領域の拡散領域２３ｎ／２３ｐが形成される一対のアクティブ領域とを区切る素子分離絶縁膜１１を含む半導体基板１０を準備し、ゲート電極２５が形成される領域下のアクティブ領域およびこのアクティブ領域と隣接する素子分離絶縁膜１１上に開口を持つシリコン窒化膜４４を形成し、開口により露出された半導体基板１０および素子分離絶縁膜１１を熱酸化し、シリコン窒化膜４４を除去し、露出された半導体基板１０を熱酸化してゲート絶縁膜１４を形成し、ゲート絶縁膜１４および２４上にゲート電極１５、２５を形成し、半導体基板１０に一対の高濃度拡散領域１３ｎ／１３ｐおよび拡散領域２３ｎ／２３ｐを形成する。【選択図】          図１
2006278633.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板における第１アクティブ領域と、第２アクティブ領域と、前記第２アクティブ領域を挟む一対の第３および第４アクティブ領域とをそれぞれ区切る素子分離絶縁膜を含む半導体基板を準備する工程と、
前記第２アクティブ領域および前記第２アクティブ領域と隣接する前記素子分離絶縁膜上に開口を持つ耐熱酸化用の保護膜を前記半導体基板上に形成する工程と、
前記開口により露出された前記半導体基板を熱酸化することで前記第２アクティブ領域上に第１ゲート絶縁膜を形成すると共に露出している前記素子分離絶縁膜を厚膜化する工程と、
前記保護膜を除去する工程と、
前記保護膜の除去により露出された前記半導体基板を熱酸化することで前記第１、第３および第４アクティブ領域上に前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、
前記第１アクティブ領域上の前記第１ゲート絶縁膜および前記第２アクティブ領域上の前記第２ゲート絶縁膜上にそれぞれゲート電極を形成する工程と、
前記第１アクティブ領域に一対の拡散領域を形成すると共に、前記第３および第４アクティブ領域に拡散領域をそれぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板における第１アクティブ領域と、第２アクティブ領域と、前記第２アクティブ領域を挟む一対の第３および第４アクティブ領域とをそれぞれ区切る素子分離絶縁膜を含む半導体基板を準備する工程と、
前記第２アクティブ領域上および、前記第２から第４アクティブ領域のうち少なくともいずれか１つと隣接する前記素子分離絶縁膜上にそれぞれ開口を持つ耐熱酸化用の保護膜を前記半導体基板上に形成する工程と、
前記開口により露出された前記半導体基板を熱酸化することで前記第２アクティブ領域上に第１ゲート絶縁膜を形成すると共に露出している前記素子分離絶縁膜を厚膜化する工程と、
前記保護膜を除去する工程と、
前記保護膜の除去により露出された前記半導体基板を熱酸化することで前記第１、第３および第４アクティブ領域上に前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、
前記第１アクティブ領域上の前記第１ゲート絶縁膜および前記第２アクティブ領域上の前記第２ゲート絶縁膜上にそれぞれゲート電極を形成する工程と、
前記第１アクティブ領域に一対の拡散領域を形成すると共に、前記第３および第４アクティブ領域に拡散領域をそれぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記開口を持つ前記保護膜は、前記半導体基板全面に耐熱酸化用の所定膜を形成し、前記第２アクティブ領域および前記第２アクティブ領域と隣接する前記素子分離絶縁膜上の前記所定膜を除去することで形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記開口を持つ前記保護膜は、前記半導体基板全面に耐熱酸化用の所定膜を形成し、前記第２アクティブ領域上および、前記第２から第４アクティブ領域のうち少なくともいずれか１つ隣接する前記素子分離絶縁膜上の前記所定膜を除去することで形成されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極の側壁にサイドウォールを形成する工程をさらに有し、
前記一対の拡散領域は前記サイドウォールが形成された後に自己整合的に所定の不純物を注入することで形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項６】
前記半導体基板はシリコン基板であり、
前記保護膜はシリコン窒化膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に異なる耐圧特性を持つトランジスタが１つの半導体基板に形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、異なる耐圧特性を持つトランジスタを１つの半導体基板に形成する技術が開発されてきている（例えば以下に示す特許文献１参照）。
【０００３】
このような半導体装置は、一般的に第１膜厚のゲート酸化膜（これを第１ゲート酸化膜と言う）を持つＭＯＳ（Metal-Oxide Semiconductor）トランジスタと、第１膜厚よりも薄い第２膜厚のゲート酸化膜（これを第２ゲート酸化膜と言う）を持つＭＯＳトランジスタとが１つの半導体基板に形成された構造を持つ。以下の説明では、第１ゲート酸化膜を持つＭＯＳトランジスタを高耐圧ＭＯＳトランジスタと言い、第２ゲート酸化膜を持つＭＯＳトランジスタを低耐圧ＭＯＳトランジスタと言う。また、高耐圧ＭＯＳトランジスタを形成する領域を高耐圧領域と言い、低耐圧ＭＯＳトランジスタを形成する領域を低耐圧領域と言う。
【０００４】
上記のような半導体装置の製造方法の一例を以下に挙げる。この製造方法では、まず、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、半導体基板に素子分離絶縁膜を形成する。次に、半導体基板表面を熱酸化することで、第１ゲート酸化膜を半導体基板全面に形成する。次に、高耐圧領域上をレジストで覆い、この状態で第１ゲート酸化膜をエッチングすることで、低耐圧領域における半導体基板を露出させる。次に、レジストを除去した後、半導体基板全面を熱酸化することで、低耐圧領域に第２ゲート酸化膜を形成する。
【０００５】
しかしながら、上記のような方法では、比較的厚い第１ゲート酸化膜を除去する際のオーバエッチングにより、ＬＯＣＯＳ膜である素子分離絶縁膜上面もエッチングされてしまう。このため、素子分離絶縁膜のバーズビーク部付近の半導体基板が露出してしまうという問題が存在した。
【０００６】
このような問題に対処する方法としては、例えば以下に示す特許文献１が開示するところの技術が存在する。以下、これを従来技術１とする。従来技術１では、ＬＯＣＯＳ法を用いて素子分離絶縁膜した後、半導体基板上に、バッファ膜である酸化膜と、保護膜である窒化膜とを順次形成する。次に、これらをパターニングすることで、半導体基板における高耐圧領域を露出させる。次に、露出された半導体基板表面を熱酸化することで第１ゲート酸化膜を形成する。次に、低耐圧領域を覆っていた酸化膜および窒化膜を除去し、これにより露出した半導体基板表面を熱酸化することで第２ゲート酸化膜を形成する。
【０００７】
このように、第１ゲート酸化膜を形成する際に保護膜により低耐圧領域をカバーしておくことで、第２ゲート酸化膜を形成する際に第１ゲート酸化膜をエッチングする必要が無くなる。これにより、素子分離絶縁膜のバーズビーク部付近の半導体基板が第１ゲート酸化膜除去時のオーバエッチングにより露出してしまうことを回避できる。
【０００８】
また、この他にも、ＬＯＣＯＳ法にて素子分離絶縁膜を形成する際に使用した窒化膜（保護膜）を利用して、高耐圧領域におけるゲート電極が形成される領域のみに第１ゲート酸化膜を形成することで、第１ゲート酸化膜をエッチングする工程を無くす方法も存在する（例えば以下に示す特許文献２参照）。以下、これを従来技術２とする。
【特許文献１】特開２０００−３４９１６４号公報
【特許文献２】特許第３１０７５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記した従来技術１では、高耐圧領域における素子形成領域（アクティブ領域とも言う）全面に比較的厚い第１ゲート酸化膜が形成されるため、ソースおよびドレインとして機能する拡散領域を形成する際にこの部分における第１ゲート酸化膜をエッチングする必要がある。このため、高耐圧領域側の素子分離絶縁膜がエッチングされてしまい、これが薄膜化してしまうという問題が存在する。特に、高耐圧領域が素子分離絶縁膜によりチャネルが形成される領域とソースおよびドレインが形成される一対の領域との合計３つのアクティブ領域に分割されているような構造を持つ半導体装置では、各アクティブ領域を区切る素子分離絶縁膜が薄膜化されると、耐圧特性などが低下してしまうという問題を引き起こす可能性がある。
【００１０】
また、上記した従来技術２では、ＬＯＣＯＳ法で用いた保護膜をそのまま第１ゲート酸化膜形成時の保護膜として利用している。このため、第１ゲート酸化膜形成時に低耐圧領域における素子分離絶縁膜が高耐圧領域における素子分離絶縁膜と同様に厚膜化されてしまう。このように低耐圧領域における素子分離絶縁膜が厚膜化されると、高耐圧ＭＯＳトランジスタよりも比較的高速な動作が要求される低耐圧ＭＯＳトランジスタの反応特性が低下してしまい、結果的に要求する程度の動作特性が得られないという不具合が発生する可能性がある。
【００１１】
そこで本発明は、上記の問題に鑑みてなされたものであり、比較的高速な動作が要求される低耐圧ＭＯＳトランジスタの動作特性を低下させることなく、高耐圧ＭＯＳトランジスタの耐圧特性を改善することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
かかる目的を達成するために、本発明による半導体装置の製造方法は、半導体基板における第１アクティブ領域と、第２アクティブ領域と、第２アクティブ領域を挟む一対の第３および第４アクティブ領域とをそれぞれ区切る素子分離絶縁膜を含む半導体基板を準備する工程と、第２アクティブ領域および第２アクティブ領域と隣接する素子分離絶縁膜上に開口を持つ耐熱酸化用の保護膜を半導体基板上に形成する工程と、開口により露出された半導体基板を熱酸化することで第２アクティブ領域上に第１ゲート絶縁膜を形成すると共に露出している素子分離絶縁膜を厚膜化する工程と、保護膜を除去する工程と、保護膜の除去により露出された半導体基板を熱酸化することで第１、第３および第４アクティブ領域上に第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を形成する工程と、第１および第２ゲート絶縁膜上にそれぞれゲート電極を形成する工程と、第１アクティブ領域に一対の拡散領域を形成すると共に、第３および第４アクティブ領域に拡散領域をそれぞれ形成する工程とを有する。
【００１３】
本発明のように、第１ゲート絶縁膜を形成する際に第２ゲート絶縁膜を形成する領域である第１、第３および第４アクティブ領域を耐熱酸化用の保護膜でカバーしておくことで、第２ゲート絶縁膜を形成する際に比較的厚い第１ゲート絶縁膜をエッチングする必要が無くなる。これにより、第２ゲート絶縁膜が形成する領域を区切る素子分離絶縁膜のバーズビーク付近において半導体基板が露出することを防止できる。
【００１４】
また、本発明は、素子分離絶縁膜を形成する際に使用した保護膜とは別に形成した耐熱酸化用の保護膜を用いているため、第１ゲート絶縁膜を形成する前に素子分離絶縁膜を形成する際に使用した保護膜を除去することが可能である。これにより、保護膜を除去する際に第１ゲート絶縁膜がエッチングされることで、これの膜厚にばらつきが生じることを回避できる。さらに、従来技術２では、素子分離絶縁膜を形成する際の保護膜をそのまま第１ゲート絶縁膜を形成する際の保護膜に用いているため、ＬＯＣＯＳ膜の窒化されてしまったエッジ部表面を回復するための犠牲酸化を、酸化膜である第１ゲート絶縁膜を形成した後に行う必要があるが、以上のような構成により、本発明ではこのような問題を回避することができる。さらにまた、本発明では、保護膜を除去する際に第１ゲート絶縁膜をレジスト等で保護することが可能である。これにより、保護膜を除去することで第１ゲート絶縁膜に膜厚のばらつきが生じることを防止できる。さらにまた、本発明のように、素子分離絶縁膜を形成する際に使用した保護膜とは別に耐熱酸化用の保護膜を形成する構成では、必要に応じて選択的に素子分離絶縁膜を厚膜化することが可能であるため、第２ゲート絶縁膜を含む半導体素子（すなわち比較的高速な動作が要求されるトランジスタ）の動作特性を低下させることなく、第１ゲート絶縁膜を含む半導体素子（すなわち比較的高い耐圧特性が要求されるトランジスタ）の耐圧特性を改善することが可能となる。
【００１５】
さらにまた、本発明では、比較的厚い第１ゲート絶縁膜をソースおよびドレインが形成される第１、第３および第４アクティブ領域上に形成していないため、ソースおよびドレインを形成する際にこれを除去する必要が無い。これにより、各アクティブ領域を区切る素子分離絶縁膜が薄膜化されるという不具合を回避することが可能となる。
【発明の効果】
【００１６】
本発明によれば、比較的高速な動作が要求される低耐圧ＭＯＳトランジスタの動作特性を低下させることなく、高耐圧ＭＯＳトランジスタの耐圧特性を改善することが可能な半導体装置の製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００１８】
まず、本発明による実施例１について図面を用いて詳細に説明する。本実施例では、低耐圧用のｎ型ＭＯＳトランジスタ（以下、低耐圧ｎＭＯＳトランジスタと言う）１ｎおよびｐ型ＭＯＳトランジスタ（以下、低耐圧ｐＭＯＳトランジスタと言う）１ｐと、高耐圧用のｎ型ＭＯＳトランジスタ（以下、高耐圧ｎＭＯＳトランジスタと言う）２ｎおよびｐ型ＭＯＳトランジスタ（以下、高耐圧ｐＭＯＳトランジスタと言う）２ｐとを有する半導体装置１を例に挙げて説明する。本実施例において、低耐圧ｎＭＯＳトランジスタ１ｎおよび低耐圧ｐＭＯＳトランジスタ１ｐを例えば約１．２〜５．０Ｖ（ボルト）系とし、高耐圧ｎＭＯＳトランジスタ２ｎおよび高耐圧ｐＭＯＳトランジスタ２ｐを約２０〜１５０Ｖ系とする。
【００１９】
〔構造〕
図１は、本実施例による半導体装置１の構成を示す断面図である。なお、図１では、低耐圧ｎＭＯＳトランジスタ１ｎおよび低耐圧ｐＭＯＳトランジスタ１ｐと高耐圧ｎＭＯＳトランジスタ２ｎおよび高耐圧ｐＭＯＳトランジスタ２ｐとが１つの図面に現れるように、ゲート長方向に沿って半導体装置１を切断した際の断面を示す。
【００２０】
図１に示すように、半導体装置１は、半導体基板１０に、低耐圧ｎＭＯＳトランジスタ１ｎが形成される領域（ＬＶＮＭＯＳ領域：第１アクティブ領域）と、低耐圧ｐＭＯＳトランジスタ１ｐが形成される領域（ＬＶＰＭＯＳ領域：第１アクティブ領域）と、高耐圧ｎＭＯＳトランジスタ２ｎが形成される領域（ＨＶＮＭＯＳ領域：第２から第４アクティブ領域）と、高耐圧ｐＭＯＳトランジスタ２ｐが形成される領域（ＨＶＰＭＯＳ領域：第２から第４アクティブ領域）とを有する。それぞれの領域は、素子分離絶縁膜１１により区切られている。これにより、各領域に形成された素子間が電気的に分離される。また、特に高耐圧ｎＭＯＳトランジスタ２ｎは周囲にガードリング層３１ｐが形成されることで、他の素子との電気的な分離が強められている。同様に、高耐圧ｐＭＯＳトランジスタ２ｐは周囲にガードリング層３２ｎが形成されることで、他の素子との電気的な分離が強められている。
【００２１】
上記構成において、半導体基板１は、例えば予めｐ型の不純物がドープされたシリコン基板（ｐ型シリコン基板）である。また、素子分離絶縁膜１１は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて形成されたシリコン酸化（ＳｉxＯy）膜である。ただし、素子分離絶縁膜１１を、例えばＳＴＩ（Shallow TrenchIsolation）法で形成されたシリコン酸化膜など、他の絶縁膜に置き換えることも可能であるが、耐圧特性を考慮した場合、ＬＯＣＯＳ法で形成されたシリコン酸化膜を用いることが好ましい。
【００２２】
ガードリング層３１ｐおよび３２ｎは、上述したように、素子間の電気的な分離を補助するための領域である。このガードリング層３１ｐおよび３２ｎは、特に、高耐圧ｎＭＯＳトランジスタ２ｎとこれに隣接する他の素子との間、並びに高耐圧ｐＭＯＳトランジスタ２ｐとこれに隣接する他の素子との間に設けるとよい。高耐圧ｎＭＯＳトランジスタ２ｎを囲むガードリング層３１ｐは、例えばｐ型の不純物がドープされた領域である。このｐ型の不純物には例えばボロン（Ｂ）イオンを用いることができる。また、そのドーズ量は例えば６．０×１０15／ｃｍ2程度とすることができる。一方、高耐圧ｐＭＯＳトランジスタ２ｐを囲むガードリング層３２ｎは、例えばｎ型の不純物がドープされた領域である。このｎ型の不純物には例えばリン（Ｐ）を用いることができる。また、そのドーズ量は例えば５．０×１０15／ｃｍ2程度とすることができる。
【００２３】
・低耐圧ｎＭＯＳトランジスタ１ｎ
以上のように素子分離絶縁膜１１で区切られた領域のうち、ＬＶＮＭＯＳ領域に形成された低耐圧ｎＭＯＳトランジスタ１ｎは、図１に示すように、ＬＶＮＭＯＳ領域にｐ型の不純物がドープされることで形成されたウェル領域（以下、これをｐウェル領域と言う）ＰＷ１と、ｐウェル領域ＰＷ１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、ゲート電極１５の両側壁に形成されたサイドウォール１６と、ｐウェル領域ＰＷ１におけるゲート電極１５下を挟む領域に形成された、それぞれ一対の低濃度拡散領域１２ｎおよび高濃度拡散領域１３ｎとを有する。なお、低濃度拡散領域１２ｎに挟まれたゲート電極１５下の領域は、チャネルが形成される領域である。以下、これをチャネル形成領域１７と言う。
【００２４】
ｐウェル領域ＰＷ１は、上述したように、ｐ型の不純物がドープされた領域である。ｐ型の不純物としては、例えばボロン（Ｂ）イオンを用いることができる。また、そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。
【００２５】
ｐウェル領域ＰＷ１上に形成されたゲート絶縁膜１４は、例えば半導体基板１０表面が熱酸化されることで形成されたシリコン酸化膜である。その膜厚は例えば２〜２０ｎｍ（ナノメートル）程度とすることができる。
【００２６】
ゲート絶縁膜１４上に形成されたゲート電極１５は、例えば所定の不純物を含むことで導電性を有するポリシリコン（poly-silicon）膜である。その膜厚は例えば５００ｎｍ程度とすることができる。
【００２７】
ゲート電極１５の両サイドに形成されたサイドウォール１６は、例えばシリコン酸化膜やシリコン窒化（ＳｉxＮy）膜やその他の絶縁体で形成された膜である。このサイドウォール１６は、後述する高濃度拡散領域１２ｎとゲート電極１５との距離を規定するためのスペーサとして機能する。サイドウォール１６の幅（ただし、ゲート長方向の幅）は例えば１００〜２００ｎｍ程度とすることができる。
【００２８】
ゲート電極１５を挟むようにｐウェル領域ＰＷ１に形成された低濃度拡散領域１２ｎは、ｎ型の不純物がドープされた領域である。ｎ型の不純物としては、例えばリン（Ｐ）イオンを用いることができる。また、そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。これら低濃度拡散領域１２ｎは、低耐圧ｎＭＯＳトランジスタ１ｎにおけるオフセット・ソースおよびオフセット・ドレインとして、それぞれ機能する。
【００２９】
低濃度拡散領域１２ｎの少なくとも表面に形成された高濃度拡散領域１３ｎは、同じくｎ型の不純物がドープされた領域である。これら高濃度拡散領域１３ｎは、低耐圧ｎＭＯＳトランジスタ１ｎにおけるソースおよびドレインとして、それぞれ機能する。なお、ｎ型の不純物としては、例えばリン（Ｐ）イオンを用いることができる。また、そのドーズ量は、低濃度拡散領域１２ｎよりも大きな値、例えば５．０×１０15／ｃｍ2程度とすることができる。
【００３０】
・低耐圧ｐＭＯＳトランジスタ１ｐ
また、素子分離絶縁膜１１で区切られた領域のうち、ＬＶＰＭＯＳ領域に形成された低耐圧ｐＭＯＳトランジスタ１ｐは、上述の低耐圧ｎＭＯＳトランジスタ１ｎと同様に、ＬＶＰＭＯＳ領域にｎ型の不純物がドープされることで形成されたウェル領域（以下、これをｎウェル領域と言う）ＮＷ１と、ｎウェル領域ＮＷ１上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、ゲート電極１５の両側壁に形成されたサイドウォール１６と、ｎウェル領域ＮＷ１におけるゲート電極１５下を挟む領域に形成された、それぞれ一対の低濃度拡散領域１２ｐおよび高濃度拡散領域１３ｐとを有する。この構成において、ゲート絶縁膜１４とゲート電極１５とサイドウォール１６とは低耐圧ｎＭＯＳトランジスタ１ｎと同様の構成である。また、低濃度拡散領域１２ｎに挟まれたゲート電極１５下の領域は、低耐圧ｎＭＯＳトランジスタ１ｎと同様に、チャネル形成領域１７として機能する。
【００３１】
ｎウェル領域ＮＷ１は、上述したように、ｎ型の不純物がドープされた領域である。ｎ型の不純物としては、例えばリン（Ｐ）イオンを用いることができる。また、そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。
【００３２】
ゲート電極１５を挟むようにｎウェル領域ＮＷ１に形成された低濃度拡散領域１２ｐは、ｐ型の不純物がドープされた領域である。ｐ型の不純物としては、例えばボロン（Ｂ）イオンを用いることができる。また、そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。これら低濃度拡散領域１２ｐは、低耐圧ｐＭＯＳトランジスタ１ｐにおけるオフセット・ソースおよびオフセット・ドレインとして、それぞれ機能する。
【００３３】
低濃度拡散領域１２ｐの少なくとも表面に形成された高濃度拡散領域１３ｐは、同じくｐ型の不純物がドープされた領域である。これら高濃度拡散領域１３ｐは、低耐圧ｐＭＯＳトランジスタ１ｐにおけるソースおよびドレインとして、それぞれ機能する。なお、ｐ型の不純物としては、例えばボロン（Ｂ）イオンを用いることができる。また、そのドーズ量は、低濃度拡散領域１２ｐよりも大きな値、例えば６．０×１０15／ｃｍ2程度とすることができる。
【００３４】
・高耐圧ｎＭＯＳトランジスタ２ｎ
また、素子分離絶縁膜１１で区切られた領域のうち、ＨＶＮＭＯＳ領域に形成された高耐圧ｎＭＯＳトランジスタ２ｎは、図１に示すように、拡散領域２３ｎが形成される領域（すなわち、ソースおよびドレインとして機能する領域）とチャネルが形成される領域（以下、これをチャネル形成領域２７と言う）とが素子分離絶縁膜２１により区切られた構造を有する。すなわち、本実施例による高耐圧ｎＭＯＳトランジスタ２ｎは、チャネル形成領域２７として機能するアクティブ領域（第２アクティブ領域）と、ソースおよびドレインとして機能する２つのアクティブ領域（第３および第４アクティブ領域）との合計３つのアクティブ領域を持ち、それぞれが素子分離絶縁膜２１により区切られている。
【００３５】
素子分離絶縁膜２１で区切られたチャネル形成領域２７上にはゲート絶縁膜２４とゲート電極２５とが順次形成されている。ゲート電極２５の両サイドにはサイドウォール２６が形成されている。素子分離絶縁膜２１を介してチャネル形成領域２７を挟む２つの領域には、ｎウェル領域ＮＷ２ａおよびＮＷ２ｂがそれぞれ形成されている。このｎウェル領域ＮＷ２ａおよびＮＷ２ｂ表面にはそれぞれ拡散領域２３ｐが形成されている。
【００３６】
上記構成において、チャネル形成領域２７上に形成されたゲート絶縁膜２４は、例えば半導体基板１０表面が熱酸化されることで形成されたシリコン酸化膜である。また、その膜厚は例えば５０〜３００ｎｍ程度とすることができる。
【００３７】
ゲート絶縁膜２４上に形成されたゲート電極２５は、ゲート電極１５と同様に、例えば所定の不純物を含むことで導電性を有するポリシリコン膜である。その膜厚は例えば５００ｎｍ程度とすることができる。
【００３８】
ゲート電極１５の両サイドに形成されたサイドウォール２６は、サイドウォール１６と同様に、例えばシリコン窒化膜などの絶縁体膜である。このサイドウォール２６の幅（ただし、ゲート長方向の幅）は１００〜２００ｎｍ程度とすることができる。
【００３９】
ｎウェル領域ＮＷ２ａおよびＮＷ２ｂは、上述したようにｎ型の不純物がドープされた領域である。ｎ型の不純物としては、例えばリン（Ｐ）イオンを用いることができる。また、そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。このｎウェル領域ＮＷ２ａおよびＮＷ２ｂは、高耐圧ｎＭＯＳトランジスタ２ｎにおけるオフセット・ソースおよびオフセット・ドレインとして、それぞれ機能する。
【００４０】
ｎウェル領域ＮＷ２ａおよびＮＷ２ｂ表面にそれぞれ形成された拡散領域２３ｎは、ｎ型の不純物がドープされた領域である。これら拡散領域２３ｎは、高耐圧ｎＭＯＳトランジスタ２ｎにおけるソースおよびドレインとして、それぞれ機能する。なお、ｎ型の不純物としては、例えばリン（Ｐ）イオンを用いることができる。また、そのドーズ量は例えば５．０×１０15／ｃｍ2程度とすることができる。
【００４１】
・高耐圧ｐＭＯＳトランジスタ２ｐ
また、素子分離絶縁膜１１で区切られた領域のうち、ＨＶＰＭＯＳ領域に形成された高耐圧ｐＭＯＳトランジスタ２ｐは、高耐圧ｎＭＯＳトランジスタ２ｎと同様に、拡散領域２３ｐが形成される領域（すなわち、ソースおよびドレインとして機能する領域）とチャネルが形成される領域（以下、これをチャネル形成領域２７と言う）とが素子分離絶縁膜２１により区切られた構造を有する。すなわち、本実施例による高耐圧ｐＭＯＳトランジスタ２ｐは、チャネル形成領域２７として機能するアクティブ領域と、ソースおよびドレインとして機能する２つのアクティブ領域との合計３つのアクティブ領域を持ち、それぞれが素子分離絶縁膜２１により区切られている。
【００４２】
半導体基板１０におけるＨＶＰＭＯＳ領域には、図１に示すように、ｎ型の不純物がドープされることでｎウェル領域ＨＶＮＷが形成されている。高耐圧ｐＭＯＳトランジスタ２ｐは、このｎウェル領域ＨＶＮＷにおける素子分離絶縁膜２１で区切られたチャネル形成領域２７上に形成されたゲート絶縁膜２４と、ゲート絶縁膜２４上に形成されたゲート電極２５と、ゲート電極２５の両サイドに形成されたサイドウォール２６とを有する。これらゲート絶縁膜２４とゲート電極２５とサイドウォール２６とは高耐圧ｎＭＯＳトランジスタ２ｎと同様の構成である。また、素子分離絶縁膜２１を介してチャネル形成領域２７を挟む２つの領域には、ｐウェル領域ＰＷ２ａおよびＰＷ２ｂが形成されている。このｐウェル領域ＰＷ２ａおよびＰＷ２ｂ表面にはそれぞれ拡散領域２３ｐが形成されている。
【００４３】
ｎウェル領域ＨＶＮＷは、上述したようにｎ型の不純物がドープされた領域である。ｎ型の不純物としては、例えばリン（Ｐ）イオンを用いることができる。また、そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。
【００４４】
ｎウェル領域ＨＶＮＷに形成されたｐウェル領域ＰＷ２ａおよびＰＷ２ｂは、上述したようにｐ型の不純物がドープされた領域である。ｐ型の不純物としては、例えばボロン（Ｂ）イオンを用いることができる。また、そのドーズ量は例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。このｐウェル領域ＰＷ２ａおよびＰＷ２ｂは、高耐圧ｐＭＯＳトランジスタ２ｐにおけるオフセット・ソースおよびオフセット・ドレインとして、それぞれ機能する。
【００４５】
ｐウェル領域ＰＷ２ａおよびＰＷ２ｂ表面にそれぞれ形成された拡散領域２３ｐは、ｐ型の不純物がドープされた領域である。これら拡散領域２３ｐは、高耐圧ｐＭＯＳトランジスタ２ｐにおけるソースおよびドレインとして、それぞれ機能する。なお、ｐ型の不純物としては、例えばボロン（Ｂ）イオンを用いることができる。また、そのドーズ量は例えば６．０×１０15／ｃｍ2程度とすることができる。
【００４６】
また、以上のように各トランジスタが形成された半導体基板１０上には、一層以上の層間絶縁膜１８が形成されている。各層間絶縁膜１８間には、素子間を電気的に接続するための配線層２０が形成されている。また、少なくとも半導体基板１０直上の層間絶縁膜１８には、低耐圧ｎＭＯＳトランジスタ１ｎおよび低耐圧ｐＭＯＳトランジスタ１ｐにおける高濃度拡散領域１３ｎおよび１３ｐ、ならびに高濃度ｎＭＯＳトランジスタ２ｎおよび高濃度ｐＭＯＳトランジスタ２ｐにおける拡散領域２３ｎおよび２３ｐをそれぞれ露出するためのコンタクト孔を有する。さらに、他の層間絶縁膜１８には、上下の配線層２０間に形成されたコンタクト孔を有する。これらコンタクト孔内部には、例えばタングステン（Ｗ）などの導電体が充填されることで、コンタクト内配線１９が形成されている。これにより、各トランジスタおよび配線層２０が電気的に接続される。
【００４７】
〔製造方法〕
次に、本実施例による半導体装置１の製造方法を図面と共に詳細に説明する。図２から図７は本製造方法を示すプロセス図である。
【００４８】
本製造方法では、まず、各アクティブ領域に、ｎウェル領域ＮＷ１、ＮＷ２ａ、ＮＷ２ｂおよびＨＶＮＷ、ならびにｐウェル領域ＰＷ１、ＰＷ２ａおよびＰＷ２ｂがそれぞれ形成されたｐ型シリコン基板である半導体基板１０を用意する。続いて、半導体基板１０表面を例えば熱酸化することで、例えば膜厚が１０ｎｍ程度のシリコン酸化膜４１Ａを形成する。続いて、例えば既存のＣＶＤ（Chemical Vapor Deposition）法を用いることで、シリコン酸化膜４１Ａ上に、例えば膜厚が２０ｎｍ程度のシリコン窒化膜４２Ａを形成する。続いて、シリコン窒化膜４２Ａ上に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、図２（ａ）に示すように、後工程において素子分離絶縁膜１１を形成する領域上に開口Ｒ１ａを有するレジストパターンＲ１を形成する。
【００４９】
次に、上記のように形成したレジストパターンＲ１をマスクとしてシリコン窒化膜４２Ａをエッチングすることで、図２（ｂ）に示すように、開口Ｒ１ａ下のシリコン酸化膜４１Ａを露出させる。なお、このシリコン窒化膜４２は、素子分離絶縁膜１１を形成する際の熱酸化に対して、半導体基板１０におけるアクティブ領域を保護するための保護膜である。また、シリコン窒化膜４２Ａのエッチングには、例えば既存のドライエッチングまたはウェットエッチングを用いることができる。以上のようにシリコン窒化膜４２Ａをエッチング後、レジストパターンＲ１は除去される。
【００５０】
次に、上記のように加工されたシリコン窒化膜４２をマスクとしてシリコン酸化膜４１Ａをエッチングすることで、図２（ｃ）に示すように、半導体基板１０における素子分離絶縁膜１１が形成される領域を露出させる。なお、このシリコン酸化膜４１は、シリコン酸化膜４２と半導体基板１０との密着性を維持するためのバッファ膜である。また、シリコン酸化膜４１Ａのエッチングには、例えば既存のドライエッチングまたはウェットエッチングを用いることができる。
【００５１】
次に、以上のように素子分離絶縁膜１１を形成する領域に開口が形成されたシリコン窒化膜４２をマスクとして、露出された半導体基板１０表面を熱酸化することで、図３（ａ）に示すように、ＬＶＮＭＯＳ領域、ＬＶＰＭＯＳ領域、ＨＶＮＭＯＳ領域およびＨＶＰＭＯＳ領域をそれぞれ区切る素子分離絶縁膜１１を形成すると共に、ＨＶＮＭＯＳ領域においてチャネル形成領域１７となる領域と拡散領域２３ｎが形成される領域とを区切る素子分離絶縁膜１１ならびにＨＶＰＭＯＳ領域においてチャネル形成領域２７となる領域と拡散領域２３ｐが形成される領域とを区切る素子分離絶縁膜１１をそれぞれ形成する。
【００５２】
次に、シリコン窒化膜４２およびシリコン酸化膜４１を順次エッチング除去することで、図３（ｂ）に示すように、半導体基板１０におけるアクティブ領域を露出させる。なお、シリコン窒化膜４２のエッチングには、半導体基板１０へのダメージを防止しつつシリコン窒化膜４２のみを除去するために、ウェットエッチングを用いることが好ましい。このウェットエッチングには、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸液を用いることができる。また、シリコン酸化膜４１のエッチングには、半導体基板１０へのダメージを防止しつつ露出されたシリコン酸化膜４１のみを除去するために、ウェットエッチングを用いることが好ましい。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸液を用いることができる。
【００５３】
次に、露出された半導体基板１０表面を例えば熱酸化することで、図３（ｃ）に示すように、例えば膜厚が１０ｎｍ程度のシリコン酸化膜４３Ａを形成する。この際、熱酸化により素子分離絶縁膜１１が厚膜化されてもよい。
【００５４】
次に、例えば既存のＣＶＤ法を用いることで、図４（ａ）に示すように、シリコン酸化膜４３Ａおよび素子分離絶縁膜１１上に、例えば膜厚が２０ｎｍ程度のシリコン窒化膜４４Ａを形成する。
【００５５】
次に、シリコン窒化膜４４Ａ上に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、ＨＶＮＭＯＳ領域におけるゲート電極２５が形成される部分と、ＨＶＰＭＯＳ領域におけるゲート電極２５が形成される部分と、これらゲート電極２５が形成される部分を区切る素子分離絶縁膜１１上とに、それぞれ開口Ｒ２ａを有するレジストパターンＲ２を形成する。次に、図２（ｂ）および図２（ｃ）で示した工程と同様に、レジストパターンＲ２をマスクとしてシリコン酸化膜４４Ａをエッチングし、続いて、これにより加工されたシリコン窒化膜４４をマスクとしてシリコン酸化膜４３Ａをエッチングすることで、図４（ｂ）に示すように、開口Ｒ２ａ下の半導体基板１０を露出させる。このように、レジストパターンＲ２を用いてシリコン窒化膜４４Ａをパターニングすることで、レジストパターンＲ２形成時のマスク形状のみで、容易に所望する形状の保護膜（シリコン窒化膜４４）を形成することができる。ここで、図４（ａ）における領域Ａを上から見た際の拡大図を図５に示す。図５に示すように、図４（ａ）に示す工程で形成されるレジストパターンＲ２は、ＨＶＮＭＯＳ領域において、ゲート絶縁膜２４が形成される部分ａ１、すなわち、チャネル形成領域２７上およびこれを挟む一対の素子分離絶縁膜１１上の少なくとも一部に開口Ｒ２ａを有する。したがって、図４（ｂ）に示す工程では、ゲート電極２５を形成する部分ａ１およびこれと隣り合う素子分離絶縁膜１１上に開口が形成され、これにより、この部分のシリコン窒化膜４４Ａおよびシリコン酸化膜４３Ａが除去され、半導体基板１０および素子分離絶縁膜１１が露出される。なお、この構成は、ＨＶＰＭＯＳ領域においても同様である。また、レストパターンＲ２は、シリコン窒化膜４４Ａをエッチングした後、除去される。
【００５６】
次に、開口が形成されたシリコン窒化膜４４をマスクとして、露出された半導体基板１０表面を熱酸化することで、図６（ａ）に示すように、例えば膜厚が５０ｎｍ程度のゲート絶縁膜２４を形成する。この際、露出された素子分離絶縁膜１１も熱酸化により厚膜化される。厚膜化後の素子分離絶縁膜の符号を‘２１’とする。
【００５７】
次に、ゲート絶縁膜２４が形成された半導体基板１０全面に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、図６（ｂ）に示すように、ゲート絶縁膜２４および素子分離絶縁膜２１上にレジストパターンＲ３を形成する。
【００５８】
次に、レジストパターンＲ３をマスクとしてシリコン窒化膜４４およびシリコン酸化膜４３を順次除去することで、図６（ｃ）に示すように、半導体基板１０におけるゲート絶縁膜２４および素子分離絶縁膜１１、２１下以外のアクティブ領域を露出させる。この際、シリコン窒化膜４４のエッチングには、半導体基板１０へのダメージを防止しつつシリコン窒化膜４２のみを除去するために、上述におけるシリコン窒化膜４２のエッチングと同様に、ウェットエッチングを用いることが好ましい。このウェットエッチングには、例えば濃度が８６％程度で温度が１６０℃程度の熱リン酸液を用いることができる。また、シリコン酸化膜４３のエッチングには、半導体基板１０へのダメージを防止しつつ露出されたシリコン酸化膜４３のみを除去するために、上述におけるシリコン酸化膜４１のエッチングと同様に、ウェットエッチングを用いることが好ましい。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸液を用いることができる。
【００５９】
次に、露出された半導体基板１０表面を熱酸化することで、図７（ａ）に示すように、例えば膜厚が１０ｎｍ程度のゲート絶縁膜１４を形成する。この際、熱酸化により素子分離絶縁膜１１、２１およびゲート絶縁膜２４が厚膜化されてもよい。
【００６０】
次に、例えば既存のＣＶＤ法を用いることで、図７（ｂ）に示すように、ゲート絶縁膜１４、２４および素子分離絶縁膜１１上に、例えば膜厚が５００ｎｍ程度のポリシリコン膜１５Ａを形成する。このポリシリコン膜１５Ａは、所定の不純物を含むことで導電性を有する膜であり、後工程においてゲート電極１５および２５に加工される膜である。
【００６１】
次に、ポリシリコン膜１５Ａ上に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、ゲート電極１５および２５の形状と同じ形状の開口を有するレジストパターンＲ４を形成する。続いて、上記のような形状を有するレジストパターンＲ４をマスクとして、ポリシリコン膜１５Ａをエッチングすることで、図７（ｃ）に示すように、所定の不純物を含むポリシリコンよりなるゲート電極１５および２５をそれぞれ形成する。その後、レジストパターンＲ４は除去される。
【００６２】
次に、ゲート電極１５、２５が形成された半導体基板１０全面に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、ＨＶＮＭＯＡ領域およびＨＶＰＭＯＳ領域ならびにＬＶＰＭＯＳ領域を覆うレジストパターンＲ５を形成する。続いて、上記のような形状を有するレジストパターンＲ５ならびに以上で形成した素子分離絶縁膜１１およびゲート電極１５をマスクとして、自己整合的に半導体基板１０に、ｎ型の不純物（例えばリンイオン）を注入することで、図８（ａ）に示すように、ＬＶＮＭＯＳ領域にゲート電極１５下を挟む一対の低濃度拡散領域１２ｎを形成する。この際、ｎ型の不純物のドーズ量は、上述したように、例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。なお、レジストパターンＲ５は、ｎ型の不純物をドープした後、除去される。
【００６３】
次に、ゲート電極１５、２５が形成された半導体基板１０全面に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、ＨＶＮＭＯＡ領域およびＨＶＰＭＯＳ領域ならびにＬＶＮＭＯＳ領域を覆うレジストパターンＲ６を形成する。続いて、このような形状を有するレジストパターンＲ６ならびに上記で形成した素子分離絶縁膜１１およびゲート電極１５をマスクとして、自己整合的に半導体基板１０に、ｐ型の不純物（例えばボロンイオン）を注入することで、図８（ｂ）に示すように、ＬＶＰＭＯＳ領域にゲート電極１５下を挟む一対の低濃度拡散領域１２ｐを形成する。この際、ｐ型の不純物のドーズ量は、上述したように、例えば１×１０12〜１×１０13／ｃｍ2程度とすることができる。なお、レジストパターンＲ６は、ｐ型の不純物をドープした後、除去される。
【００６４】
次に、例えば既存のＣＶＤ法を用いることで、図８（ｃ）に示すように、半導体基板１０全面に、例えば膜厚が１００〜２００ｎｍ程度のシリコン窒化膜１６Ａを形成する。
【００６５】
次に、上記のように形成したシリコン窒化膜１６Ａを異方性ドライエッチングすることで、図９（ａ）に示すように、ゲート電極１５の両側面に例えばサイドウォール幅が１００〜２００ｎｍ程度のサイドウォール１６をそれぞれ形成すると共に、ゲート電極２５両側面に同じく例えばサイドウォール幅が１００〜２００ｎｍ程度のサイドウォール２６をそれぞれ形成する。
【００６６】
次に、ゲート電極１５、２５およびサイドウォール１６、２６が形成された半導体基板１０全面に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、ｐ型の不純物を拡散する領域を覆うレジストパターンＲ７を形成する。なお、ｐ型の不純物を拡散する領域には、ＬＶＰＭＯＳ領域におけるアクティブ領域と、ＨＶＰＭＯＳ領域におけるｐウェル領域ＰＷ２ａおよびＰＷ２ｂが形成されている２つのアクティブ領域と、後工程においてガードリング層３１ｐが形成される領域とが含まれる。続いて、上記のような形状を有するレジストパターンＲ７と、上記で形成した素子分離絶縁膜１１および２１と、ゲート電極１５および２５と、サイドウォール１６および２６とをマスクとして、自己整合的に半導体基板１０に、ｎ型の不純物（例えばリンイオン）を注入することで、図９（ｂ）に示すように、ＬＶＮＭＯＳ領域にゲート電極１５およびサイドウォール１６を挟む一対の高濃度拡散領域１３ｎを形成し、かつ、ＨＶＮＭＯＳ領域にゲート電極２５とサイドウォール２６と素子分離絶縁膜２１とを挟む一対の拡散領域２３ｎを形成すると共に、ＨＶＰＭＯＳ領域を囲むアクティブ領域にガードリング層３２ｎを形成する。この際、ｎ型の不純物のドーズ量は、上述したように、例えば６．０×１０15／ｃｍ2程度とすることができる。なお、レジストパターンＲ７は、ｎ型の不純物をドープした後、除去される。
【００６７】
次に、再度、半導体基板１０全面に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、上記工程においてｎ型の不純物が拡散された領域を覆うレジストパターンＲ８を形成する。なお、ｎ型の不純物が拡散された領域には、上述のように、ＬＶＮＭＯＳ領域におけるアクティブ領域と、ＨＶＮＭＯＳ領域におけるｎウェル領域ＮＷ２ａおよびＮＷ２ｂが形成されている２つのアクティブ領域と、ガードリング層３２ｎが形成されている領域とが含まれる。続いて、上記のような形状を有するレジストパターンＲ８と、上記で形成した素子分離絶縁膜１１および２１と、ゲート電極１５および２５と、サイドウォール１６および２６とをマスクとして、自己整合的に半導体基板１０に、ｐ型の不純物（例えばボロンイオン）を注入することで、図９（ｃ）に示すように、ＬＶＰＭＯＳ領域にゲート電極１５およびサイドウォール１６を挟む一対の高濃度拡散領域１３ｐを形成し、かつ、ＨＶＰＭＯＳ領域にゲート電極２５とサイドウォール２６と素子分離絶縁膜２１とを挟む一対の拡散領域２３ｐを形成すると共に、ＨＶＮＭＯＳ領域を囲むアクティブ領域にガードリング層３１ｐを形成する。この際、ｐ型の不純物のドーズ量は、上述したように、例えば５．０×１０15／ｃｍ2程度とすることができる。なお、レジストパターンＲ８は、ｐ型の不純物をドープした後、除去される。
【００６８】
その後、以上のように形成した低耐圧ｎＭＯＳトランジスタ１ｎと低耐圧ｐＭＯＳトランジスタ１ｐと高耐圧ｎＭＯＳトランジスタ２ｎと高耐圧ｐＭＯＳトランジスタ２ｐとの上に、これらを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜１８を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜１８にゲート電極１５および２５ならびに各トランジスタにおける高濃度拡散領域１３ｎおよび１３ｐと拡散領域２３ｎおよび２３ｐとの上面を露出させる開口を形成し、これにタングステン（Ｗ）などの導電体を充填することで、コンタクト内配線１９を形成する。次に、層間絶縁膜１８上に配線層２０をパターニングする。その後、層間絶縁膜１８とコンタクト内配線１９と配線層２０とを形成する工程を必要に応じて行うことで、図１に示すような断面構造を有する半導体装置１が製造される。
【００６９】
〔作用効果〕
以上のように、本実施例による半導体装置１の製造方法は、半導体基板１０において、ＬＶＮＭＯＳ／ＬＶＰＭＯＳ領域におけるアクティブ領域と、ＨＶＮＭＯＳ／ＨＶＰＭＯＳ領域におけるゲート電極２５が形成される領域下のアクティブ領域と、同じくＨＶＮＭＯＳ／ＨＶＰＭＯＳ領域における拡散領域２３ｎ／２３ｐが形成される一対のアクティブ領域とをそれぞれ区切る素子分離絶縁膜１１を含む半導体基板１０を準備する。次に、ゲート電極２５が形成される領域下のアクティブ領域上および、このアクティブ領域と隣接する素子分離絶縁膜１１上にそれぞれ開口を持つ耐熱酸化用のシリコン窒化膜４４を半導体基板１０上に形成する。次に、シリコン窒化膜４４の開口により露出された半導体基板１０および素子分離絶縁膜１１を熱酸化することでゲート電極２５が形成される領域下にゲート絶縁膜２４を形成すると共に開口により露出している素子分離絶縁膜１１を厚膜化する。これにより、素子分離絶縁膜２１が形成される。その後、シリコン窒化膜４４を除去し、これにより露出された半導体基板１０を熱酸化することでＬＶＮＭＯＳ／ＬＶＰＭＯＳ領域とＨＶＮＭＯＳ／ＨＶＰＭＯＳ領域におけるソースおよびドレインが形成されるアクティブ領域との上にゲート絶縁膜２４よりも薄いゲート絶縁膜１４をそれぞれ形成する。次に、ゲート絶縁膜１４および２４上にそれぞれゲート電極１５、２５を形成した後、半導体基板１０にゲート電極１５を挟む一対の高濃度拡散領域１３ｎ／１３ｐおよびゲート電極２５を挟む一対の拡散領域２３ｎ／２３ｐをそれぞれ形成する。
【００７０】
このように、ゲート絶縁膜２４を形成する際にゲート絶縁膜１４を形成するアクティブ領域を耐熱酸化用の保護膜であるシリコン窒化膜４４でカバーしておくことで、ゲート絶縁膜１４を形成する際に比較的厚いゲート絶縁膜２４をエッチングする必要が無くなる。これにより、ゲート絶縁膜１４が形成する領域を区切る素子分離絶縁膜１１のバーズビーク付近において半導体基板１０が露出することを防止できる。
【００７１】
また、本実施例では、素子分離絶縁膜１１を形成する際に使用した保護膜（シリコン窒化膜４２）とは別に形成した耐熱酸化用のシリコン窒化膜４４保護膜を用いているため、ゲート絶縁膜２４を形成する前にシリコン窒化膜４２を除去することが可能である。これにより、シリコン窒化膜４２を除去する際にゲート絶縁膜２４がエッチングされることで、これの膜厚にばらつきが生じることを回避できる。さらに、従来技術２では、素子分離絶縁膜を形成する際の保護膜をそのまま第１ゲート絶縁膜を形成する際の保護膜に用いているため、ＬＯＣＯＳ膜の窒化されてしまったエッジ部表面を回復するための犠牲酸化を、酸化膜である第１ゲート絶縁膜を形成した後に行う必要があるが、以上のような構成により、本発明ではこのような問題を回避することができる。さらにまた、本実施例では、シリコン窒化膜４４を除去する際にゲート絶縁膜２４をレジストパターンＲ２等で保護することが可能である。これにより、シリコン窒化膜４４を除去することでゲート絶縁膜２４に膜厚のばらつきが生じることを防止できる。さらにまた、本実施例のように、素子分離絶縁膜１１を形成する際に使用したシリコン窒化膜４２とは別にシリコン窒化膜４４を形成する構成では、必要に応じて選択的に素子分離絶縁膜１１を厚膜化することが可能であるため、ゲート絶縁膜１４を含む半導体素子（すなわち低耐圧ＭＯＳトランジスタ）の動作特性を低下させることなく、ゲート絶縁膜２４を含む半導体素子（すなわち高耐圧ＭＯＳトランジスタ）の耐圧特性を改善することが可能となる。
【００７２】
さらにまた、本実施例では、比較的厚いゲート絶縁膜２４をソースおよびドレインが形成される第１、第３および第４アクティブ領域上に形成していないため、ソースおよびドレインとして機能する高濃度拡散領域１３ｎ／１３ｐおよび拡散領域２３ｎ／２３ｐを形成する際にこれを除去する必要が無い。これにより、各アクティブ領域を区切る素子分離絶縁膜１１が薄膜化されるという不具合を回避することが可能となる。
【実施例２】
【００７３】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００７４】
〔構造〕
図１０は、本実施例による半導体装置２の構成を示す断面図である。なお、本実施例では、実施例１と同様に、低耐圧ｎＭＯＳトランジスタ１ｎおよび低耐圧ｐＭＯＳトランジスタ１ｐと、高耐圧ｎＭＯＳトランジスタ２ｎおよび高耐圧ｐＭＯＳトランジスタ２ｐとを有する半導体装置２を例に挙げて説明する。また、図１０では、図１と同様に、低耐圧ｎＭＯＳトランジスタ１ｎおよび低耐圧ｐＭＯＳトランジスタ１ｐと高耐圧ｎＭＯＳトランジスタ２ｎおよび高耐圧ｐＭＯＳトランジスタ２ｐとが１つの図面に現れるように、ゲート長方向に沿って半導体装置２を切断した際の断面を示す。
【００７５】
図１と図１０とを比較すると明らかなように、本実施例による半導体装置２は、実施例１による半導体装置１と同様の構成において、半導体装置１におけるＨＶＮＭＯＳ領域およびＨＶＰＭＯＳ領域を区切る素子分離絶縁膜１１が厚膜化された構造を有する。すなわち、高耐圧ｎＭＯＳトランジスタ２ｎおよび高耐圧ｐＭＯＳトランジスタ２ｐが、厚膜化された素子分離絶縁膜２１により他の素子から分離された構成を有する。これを言い換えると、本実施例では、ＬＶＮＭＯＳ領域および／またはＬＶＰＭＯＳ領域がレイアウトされる領域（これを低耐圧側の領域という）以外の素子分離絶縁膜が厚膜化される。なお、ＨＶＮＭＯＳ領域および／またはＨＶＰＭＯＳ領域がレイアウトされる領域を、以下では高耐圧側の領域という。
【００７６】
このように、比較的高い動作電圧が与えられる高耐圧ｎＭＯＳトランジスタ２ｎおよび高耐圧ｐＭＯＳトランジスタ２ｐにおける素子分離絶縁膜や、低耐圧側の領域と高耐圧側の領域とを区切る素子分離絶縁膜を厚膜化することで、素子分離絶縁膜２１上のゲート電極から発生する電界による影響を緩和することができる。すなわち、電気特性を改善することが可能となる。なお、他の構成は、実施例１と同様であるため、本実施例では詳細な説明を省略する。
【００７７】
〔製造方法〕
次に、本実施例による半導体装置２の製造方法を図面と共に詳細に説明する。図１１および図１２は本製造方法を示すプロセス図である。なお、実施例１と同様の工程については、それらを引用することで、その詳細な説明を省略する。
【００７８】
本製造方法では、まず、図２（ａ）から図４（ａ）に示す工程を用いることで、半導体基板１０にＬＯＣＯＳ膜である素子分離絶縁膜１１を形成し、その上にシリコン酸化膜４３Ａとシリコン窒化膜４４Ａとを順次形成する。
【００７９】
次に、シリコン窒化膜４４Ａ上に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、高耐圧側の領域におけるゲート電極２５が形成される部分と、これらゲート電極２５が形成される部分を区切ると共に拡散領域２３ｎまたは２３ｐが形成される部分を区切る素子分離絶縁膜１１上と、低耐圧側の領域と高耐圧側の領域とを区切る素子分離絶縁膜１１上とに、それぞれ開口Ｒ９ａを有するレジストパターンＲ９を形成する。言い換えれば、この工程では、低耐圧側の領域以外の素子分離絶縁膜１１上に開口Ｒ９ａを有するレジストパターンＲ９が形成される。続いて、実施例１において図２（ｂ）および図２（ｃ）で示した工程と同様に、レジストパターンＲ９をマスクとしてシリコン酸化膜４４Ａをエッチングし、続いて、これにより加工されたシリコン窒化膜４４’をマスクとしてシリコン酸化膜４３Ａをエッチングすることで、図１１（ａ）に示すように、開口Ｒ９ａ下の半導体基板１０を露出させる。このように、レジストパターンＲ９を用いてシリコン窒化膜４４Ａをパターニングすることで、レジストパターンＲ９形成時のマスク形状のみで、容易に所望する形状の保護膜（シリコン窒化膜４４’）を形成することができる。ここで、図１１（ａ）における領域Ｂを上から見た際の拡大図を図１２に示す。図１２に示すように、図１１（ａ）に示す工程で形成されるレジストパターンＲ９は、ＨＶＮＭＯＳ領域において、チャネル形成領域２７となる部分ａ１を区切ると共に拡散領域２３ｎが形成される部分ａ２を区切る素子分離絶縁膜１１上に開口Ｒ９ａを有する。この構成は、ＨＶＰＭＯＳ領域においても同様である。また、図１１（ａ）から明らかなように、レジストパターンＲ９は、高耐圧側の領域（すなわち、ＨＶＮＭＯＳ領域および／またはＨＶＰＭＯＳ領域）と低耐圧側の領域（すなわちＬＶＮＭＯＳ領域および／またはＬＶＰＭＯＳ領域）とを区切るための素子分離絶縁膜１１上にも開口Ｒ９ａを有する。したがって、図１１（ａ）に示す工程では、低耐圧側の領域以外の素子分離絶縁膜１１上に開口が形成され、これにより、この部分のシリコン窒化膜４４Ａおよびシリコン酸化膜４３Ａが除去され、半導体基板１０および素子分離絶縁膜１１が露出される。また、レジストパターンＲ９は、シリコン窒化膜４４Ａをエッチングした後、除去される。
【００８０】
次に、開口が形成されたシリコン窒化膜４４をマスクとして、露出された半導体基板１０表面を熱酸化することで、図１１（ｂ）に示すように、例えば膜厚が５０ｎｍ程度のゲート絶縁膜２４を形成する。この際、露出された素子分離絶縁膜１１も熱酸化により厚膜化され、素子分離絶縁膜２１となる。
【００８１】
次に、ゲート絶縁膜２４が形成された半導体基板１０全面に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、図１１（ｃ）に示すように、ゲート絶縁膜２４および素子分離絶縁膜２１上にレジストパターンＲ１０を形成する。
【００８２】
以降、実施例１において図６（ｃ）から図９（ｃ）に示す工程と同様に、シリコン窒化膜４４およびシリコン酸化膜４３を除去し、露出した半導体基板１０上にゲート酸化膜１４を形成し、その上にゲート電極１５、２５およびサイドウォール１６、２６をパターニングし、さらに、低濃度拡散領域１２ｎ、１２ｐ、高濃度拡散領域１３ｎ、１３ｐおよび拡散領域２３ｎ、２３ｐを形成する。
【００８３】
その後、以上のように形成した低耐圧ｎＭＯＳトランジスタ１ｎと低耐圧ｐＭＯＳトランジスタ１ｐと高耐圧ｎＭＯＳトランジスタ２ｎと高耐圧ｐＭＯＳトランジスタ２ｐとの上に、これらを埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜１８を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜１８にゲート電極１５および２５ならびに各トランジスタにおける高濃度拡散領域１３ｎおよび１３ｐと拡散領域２３ｎおよび２３ｐとの上面を露出させる開口を形成し、これにタングステン（Ｗ）などの導電体を充填することで、コンタクト内配線１９を形成する。次に、層間絶縁膜１８上に配線層２０をパターニングする。その後、層間絶縁膜１８とコンタクト内配線１９と配線層２０とを形成する工程を必要に応じて行うことで、図１０に示すような断面構造を有する半導体装置２が製造される。
【００８４】
〔作用効果〕
以上のような構成及び製造方法を有することで、本実施例では、実施例１と同様の効果を奏することが可能となる。また、本実施例では、実施例１とは異なり、高耐圧領域におけるゲート電極が形成されるアクティブ領域と隣接する素子分離絶縁膜１１だけでなく、高耐圧領域における素子分離絶縁膜１１を厚膜化しているため、より高耐圧ｎＭＯＳトランジスタおよび高耐圧ｐＭＯＳトランジスタの耐圧特性を向上することができる。
【００８５】
また、上記実施例１および実施例２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１による半導体装置１の構造を示す断面図である。
【図２】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。
【図３】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。
【図４】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（３）。
【図５】図４（ｂ）における領域Ａの上視図である。
【図６】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（４）。
【図７】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（５）。
【図８】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（６）。
【図９】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（７）。
【図１０】本発明の実施例２による半導体装置２の構造を示す断面図である。
【図１１】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である。
【図１２】図１１（ａ）における領域Ｂの上視図である。
【符号の説明】
【００８７】
１、２  半導体装置
１ｎ  低耐圧ｎＭＯＳトランジスタ
１ｐ  低耐圧ｐＭＯＳトランジスタ
２ｎ  高耐圧ｎＭＯＳトランジスタ
２ｐ  高耐圧ｐＭＯＳトランジスタ
１０  半導体基板
１１、２１  素子分離絶縁膜
１２ｎ、１２ｐ  低濃度拡散領域
１３ｎ、１３ｐ  高濃度拡散領域
１４、２４  ゲート絶縁膜
１５、２５  ゲート電極
１５Ａ  ポリシリコン膜
１６、２６  サイドウォール
１６Ａ  シリコン窒化膜
１７、２７  チャネル形成領域
１８  層間絶縁膜
１９  コンタクト内配線
２０  配線層
２３ｎ、２３ｐ  拡散領域
３１ｐ、３２ｎ  ガードリング層
４１、４１Ａ、４３、４３Ａ  シリコン酸化膜
４２、４２Ａ、４４、４４’、４４Ａ  シリコン窒化膜
ａ１  チャネル形成領域２７となる部分
ａ２  拡散領域２３ｎが形成される部分
ＮＷ１、ＮＷ２ａ，ＮＷ２ｂ  ｎウェル領域
ＰＷ１，ＰＷ２ａ，ＰＷ２ｂ  ｐウェル領域
Ｒ１〜Ｒ１０  レジストパターン
Ｒ１ａ、Ｒ２ａ、Ｒ９ａ  開口
【図１】
2006278633.tif 000003
【図２】
2006278633.tif 000004
【図３】
2006278633.tif 000005
【図４】
2006278633.tif 000006
【図５】
2006278633.tif 000007
【図６】
2006278633.tif 000008
【図７】
2006278633.tif 000009
【図８】
2006278633.tif 000010
【図９】
2006278633.tif 000011
【図１０】
2006278633.tif 000012
【図１１】
2006278633.tif 000013
【図１２】
2006278633.tif 000014