(57)【要約】     【課題】導通抵抗が低い高耐圧半導体デバイスを提供する。    【解決手段】ドレイン領域の表面部分を構成する高導電領域１８は、主拡散層３６やチャネル拡散層３７よりも深く拡散されており、導通抵抗が小さくなっている。更に、高導電領域１８は、Ｐ型の拡散領域４０によって囲まれており、球状接合が無く、高導電領域１８内に広がる空乏層は、高導電領域１８の内側に向けて伸びるようになっている。従って、低い導通抵抗を維持したまま。高耐圧になっている。【選択図】      図１３ 
2006013552.tif 000002
【特許請求の範囲】
【請求項１】
半導体のｐ型とｎ型のいずれか一方を第１の導電型とし、他方を第２の導電型とした場合に、
前記第１の導電型のドレイン層表面に前記第２の導電型の拡散層が形成され、
該第２の導電型の拡散層内に前記第１の導電型のソース拡散層が形成され、
前記第２の導電型の拡散層のうち、前記ソース拡散層と前記ドレイン層との間の領域がチャネル拡散層にされ、該チャネル拡散層表面に反転層が形成されると、前記ソース拡散層と前記ドレイン層とが前記反転層によって電気的に接続されるように構成された半導体デバイスであって、
前記ドレイン層のうち、前記反転層によって前記ソース拡散層に接続される部分には、該ドレイン層内部よりも低抵抗な高導電領域が設けられ、
該高導電領域は前記第２の導電型の拡散層で囲まれたことを特徴とする半導体デバイス。
【請求項２】
前記第２の導電型の拡散層は、前記チャネル領域と連通した主拡散層を有し、
該主拡散層の拡散深さは前記チャネル領域よりも深く形成され、
前記高導電領域は、前記主拡散層の深さよりも深くされたことを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記第２の導電型の拡散層の周囲には、前記主拡散層よりも拡散深さが深い第２の導電型のガードリング拡散層が設けられたことを特徴とする請求項１又は請求項２のいずれか１項記載の半導体デバイス。
【請求項４】
半導体のｐ型とｎ型のいずれか一方を第１の導電型とし、他方を第２の導電型とした場合に、
前記第１の導電型のドレイン層と、
前記ドレイン層の表面に形成された前記第２の導電型の拡散層と、
前記第２の導電型の拡散層内に形成された前記第１の導電型のソース拡散層と、
前記第２の導電型の拡散層の一部であって、前記ソース拡散層と前記ドレイン層との間に位置するチャネル拡散層とを有し、
前記チャネル拡散層表面に反転層が形成されると、前記ソース拡散層と前記ドレイン層とが前記反転層によって電気的に接続されるように構成された半導体デバイスを製造する製造方法であって、
前記ドレイン層のうち、前記反転層によって前記ソース拡散層に接続される部分に、前記ドレイン層内部よりも低抵抗で、表面の形状が略四角形の複数の高導電領域を形成し、
前記各高導電領域の表面を、前記各高導電領域を取り囲む前記第２の導電型の拡散層に接触させることを特徴とする半導体デバイスの製造方法。
【請求項５】
高濃度の第１の導電型の拡散層を形成した後、
前記第２の導電型の拡散層の一部であって、前記チャネル拡散層よりも深く、前記第１の導電型の拡散層よりも浅い複数の主拡散層を前記第１の導電型の拡散層の表面に形成し、前記第１の導電型の拡散層の表面を複数の略四角形の領域に分割し、各領域を前記高濃度領域にすることを特徴とする請求項４記載の半導体デバイスの製造方法。
【請求項６】
前記第２の導電型の拡散層の一部となる第２の導電型のリング状の第１のガードリング拡散層を前記第２の導電型の拡散層の外周となる位置に設けた後、前記第１のガードリング拡散層の内側に、前記第１の導電型の拡散層を前記第１のガードリング拡散層よりも浅く形成することを特徴とする請求項５記載の半導体デバイスの製造方法。
【請求項７】
前記第１のガードリング拡散層の外周には前記第１の導電型の拡散層は形成せず、前記第１のガードリング拡散層の周囲を前記ドレイン層とすることを特徴とする請求項６記載の半導体デバイスの製造方法。
【請求項８】
前記第１のガードリング拡散層とは非接触で、前記第１のガードリング拡散層を取り囲むリング状の第２のガードリング拡散層を、前記第１のガードリング拡散層と同じ深さに形成することを特徴とする請求項６又は請求項７のいずれか１項記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用の半導体デバイスの技術分野にかかり、特に、高耐圧の半導体デバイスに関する。
【背景技術】
【０００２】
従来より、電源装置等の大電流をスイッチングする装置には、動作が高速で高耐圧の半導体デバイスが用いられている。そのような従来技術の半導体デバイスのうち、一般的に用いられるＭＯＳＦＥＴの半導体チップを図１７の符号１０１に示す。
【０００３】
この半導体チップ１０１は、シリコン単結晶から成り、高抵抗のｎ-層１０２1と、同じ導電型で低抵抗のｎ+層１０２2及び高導電領域１０３とから成るドレイン層１０２を有している。
【０００４】
ｎ-層１０２1は中央に、ｎ+層１０２2は裏面側に、高導電領域１０３は表面側に配置されており、ｎ型を第１の導電型とした場合に、第２導電型となるｐ型の拡散層１０８が、高導電領域１０３表面に、多数個形成されている。
【０００５】
ｐ型の拡散層１０８は、表面四角形状を成し、それぞれ行列状に配置されており、個々のｐ型の拡散層１０８には、図１８に示すように、その中央部の拡散深さが深い主拡散層１０６と、主拡散層１０６の周囲に接し、浅いチャネル拡散層１０７とで構成されている。従って、ｐ型の拡散層１０８は、中央部分が深く、周辺部分が浅くなっている。
【０００６】
各ｐ型の拡散層１０８内には、ｎ型でリング形状のソース拡散層１０５がそれぞれ形成されており、また、チャネル拡散層１０７の表面上には、ゲート酸化膜１０４とゲート電極１１０とがこの順に形成されている。ゲート電極に正電圧が印加されるとｐ型のチャネル領域１０７表面にｎ型の反転層が形成され、そして、ソース拡散層１０５と高導電領域１０３との間が、その反転層によって電気的に接続されるようになっている。
【０００７】
なお、符号１１１はソース電極、符号１１２はドレイン電極であり、その間は層間絶縁膜１１５によって短絡しないようになっている。
【０００８】
上記のようなＭＯＳＦＥＴは、バイポーラトランジスタよりも動作速度が早く、また、導通状態から遮断状態に転じる際の電流の集中が少なく、高耐圧の半導体デバイスが得られ易くなっている。
【０００９】
ところが、半導体チップ１０１内に導通電流が流れる際、ドレイン層１０２の抵抗成分や、ｐ型の拡散層１０２間のＪＦＥＴの抵抗成分が大きく影響し、バイポーラトランジスタに比べ、損失が大きいという問題がある。
【００１０】
上記のように、ドレイン層１０２表面に高導電領域１０３が形成されている場合には、その部分の抵抗が小さくなるため、ＭＯＳＦＥＴの順方向抵抗はそれだけ小さくなっているが、高導電領域１０３内には空乏層が広がりずらいため、耐圧が低下する。
【００１１】
また、ドレイン層１０２表面のｐ型の拡散層１０２と高導電領域１０３のｐｎ接合部分部分では、図１９(ａ)に示すように、空乏層１２０は高導電領域１０３側に広がるが、高導電領域１０３が高濃度であるほど広がりずらい。
【００１２】
一般に、ｐｎ接合は、高濃度側の拡散層の形状に注目した場合、平面接合、円筒接合、球状接合に分類されているが、各チャネル拡散層１０７の対向する辺部分では円筒接合が形成され、頂点部分では球状接合が形成されている。ｐｎ接合の耐圧は、平面接合、円筒接合、球状接合の順に低くなることが知られており、従って、ｐ型の拡散層１０８と高導電領域１０３間の耐圧は、頂点部分の球状接合で決まっている。
【００１３】
その場合、ｐ型の拡散層１０８から高導電領域１０３内に伸びる空乏層１２０同士を接触させると、耐圧を向上させられるが、図１９(ｂ)に示すように、ドレイン層１０２とｐ型の拡散層１０８との間の逆バイアス状態が大きくなり、チャネル拡散層１０７の辺間では空乏層１２０同士が接触しても、頂点間の距離は大きいため、頂点間では空乏層１２０は接触できず、球状接合の耐圧は向上しない。そのため、ｐｎ接合の降伏が符号１１１で示す表面部分で生じ、半導体デバイスを破壊する原因となっていた。
【特許文献１】特開昭５８−０６８９７９号公報
【特許文献２】特開昭５４−０００８８５号公報
【特許文献３】特開平０７−１６９９５０号公報
【特許文献４】特開昭６４−０５９９５９号公報
【特許文献５】特開平０１−２５３９６６号公報
【特許文献６】特開平０８−１６７６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、導通抵抗が低く、高耐圧の半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、請求項１記載の発明は、半導体のｐ型とｎ型のいずれか一方を第１の導電型とし、他方を第２の導電型とした場合に、前記第１の導電型のドレイン層表面に前記第２の導電型の拡散層が形成され、該第２の導電型の拡散層内に前記第１の導電型のソース拡散層が形成され、前記第２の導電型の拡散層のうち、前記ソース拡散層と前記ドレイン層との間の領域がチャネル拡散層にされ、該チャネル拡散層表面に反転層が形成されると、前記ソース拡散層と前記ドレイン層とが前記反転層によって電気的に接続されるように構成された半導体デバイスであって、前記ドレイン層のうち、前記反転層によって前記ソース拡散層に接続される部分には、該ドレイン層内部よりも低抵抗な高導電領域が設けられ、該高導電領域は前記第２の導電型の拡散層で囲まれたことを特徴とする半導体デバイスである。
請求項２記載の発明は、請求項１記載の半導体デバイスであって、前記第２の導電型の拡散層は、前記チャネル領域と連通した主拡散層を有し、該主拡散層の拡散深さは前記チャネル領域よりも深く形成され、前記高導電領域は、前記主拡散層の深さよりも深くされたことを特徴とする半導体デバイスである。
請求項３記載の発明は、請求項１又は請求項２のいずれか１項記載の半導体デバイスであって、前記第２の導電型の拡散層の周囲には、前記主拡散層よりも拡散深さが深い第２の導電型のガードリング拡散層が設けられたことを特徴とする半導体デバイスである。
請求項４記載の発明は、半導体のｐ型とｎ型のいずれか一方を第１の導電型とし、他方を第２の導電型とした場合に、前記第１の導電型のドレイン層と、前記ドレイン層の表面に形成された前記第２の導電型の拡散層と、前記第２の導電型の拡散層内に形成された前記第１の導電型のソース拡散層と、前記第２の導電型の拡散層の一部であって、前記ソース拡散層と前記ドレイン層との間に位置するチャネル拡散層とを有し、前記チャネル拡散層表面に反転層が形成されると、前記ソース拡散層と前記ドレイン層とが前記反転層によって電気的に接続されるように構成された半導体デバイスを製造する製造方法であって、前記ドレイン層のうち、前記反転層によって前記ソース拡散層に接続される部分に、前記ドレイン層内部よりも低抵抗で、表面の形状が略四角形の複数の高導電領域を形成し、前記各高導電領域の表面を、前記各高導電領域を取り囲む前記第２の導電型の拡散層に接触させることを特徴とする半導体デバイスの製造方法である。
請求項５記載の発明は、請求項４記載の半導体デバイスの製造方法であって、高濃度の第１の導電型の拡散層を形成した後、前記第２の導電型の拡散層の一部であって、前記チャネル拡散層よりも深く、前記第１の導電型の拡散層よりも浅い複数の主拡散層を前記第１の導電型の拡散層の表面に形成し、前記第１の導電型の拡散層の表面を複数の略四角形の領域に分割し、各領域を前記高濃度領域にすることを特徴とする半導体デバイスの製造方法である。
請求項６記載の発明は、請求項５記載の半導体デバイスの製造方法であって、前記第２の導電型の拡散層の一部となる第２の導電型のリング状の第１のガードリング拡散層を前記第２の導電型の拡散層の外周となる位置に設けた後、前記第１のガードリング拡散層の内側に、前記第１の導電型の拡散層を前記第１のガードリング拡散層よりも浅く形成することを特徴とする半導体デバイスの製造方法である。
請求項７記載の発明は、請求項６記載の半導体デバイスの製造方法であって、前記第１のガードリング拡散層の外周には前記第１の導電型の拡散層は形成せず、前記第１のガードリング拡散層の周囲を前記ドレイン層とすることを特徴とする半導体デバイスの製造方法である。
請求項８記載の発明は、請求項６又は請求項７のいずれか１項記載の半導体デバイスの製造方法であって、前記第１のガードリング拡散層とは非接触で、前記第１のガードリング拡散層を取り囲むリング状の第２のガードリング拡散層を、前記第１のガードリング拡散層と同じ深さに形成することを特徴とする半導体デバイスの製造方法である。
【００１６】
本発明は上記のように構成されており、半導体のｐ型とｎ型のいずれか一方を第１の導電型とし、他方を第２の導電型とした場合に、第１の導電型のドレイン層表面に第２の導電型の拡散層が形成され、該第２の導電型の拡散層内に前記第１の導電型のソース拡散層が形成され、第２導電型の拡散層のうち、ソース拡散層とドレイン層との間の領域がチャネル拡散層にされている。
【００１７】
従って、チャネル拡散層表面に反転層が形成されると、ソース拡散層とドレイン層とがその反転層によって接続され、ソース拡散層とドレイン層との間に電流が流れるようになっている。
【００１８】
そして、反転層により、ソース拡散層と接続されるドレイン層表面部分は、ドレイン層内部よりも低抵抗な高導電領域が設けられており、導通抵抗が小さくなっている。
【００１９】
その高導電領域については、従来の半導体デバイスが、第２の導電型の拡散層が高導電領域で囲われているのとは異なり、本発明では、逆に、高導電領域が第２の導電型の拡散層によって囲まれている。従って、高導電領域と第２の導電型の拡散層との間のｐｎ接合では、球状接合は形成されず、高耐圧になる。なお、そのｐｎ接合では、高導電領域内の空乏層は、高導電領域の外周部分から内側部分に向けて広がる。
【００２０】
このように、球状接合が存在しないので、高耐圧を維持したまま高導電領域の不純物濃度を高くでき、また、高導電領域を深く形成しても耐圧は低下しない。特に、第２の導電型の拡散層が、チャネル領域と連通し、チャネル領域よりも深い主拡散層を有している場合には、高導電領域の深さを、主拡散層の深さよりも深くし、第２導電型の拡散層間で形成されるＪＦＥＴの影響を小さくしても、高耐圧を維持できる。
【００２１】
主拡散層の深さ方向の不純物濃度分布の一例を図１５に示す。横軸は拡散深さ、縦軸は不純物濃度である。高導電領域は同じ導電型のドレイン層内に拡散されるため、その拡散深さの定義が問題になるが、本発明では、高導電領域の拡散深さは、ドレイン層の不純物濃度が高導電領域を形成する前の不純物濃度の２倍になったところであるものとする。図１５では、主拡散層の深さが約３．８μｍであるのに対し、高導電領域の拡散深さは３．８μｍを越えている。
【００２２】
高導電領域の拡散深さと、単位面積当たりのオン抵抗Ｒon及び降伏電圧ＶDSSの関係を図１６に示す。降伏電圧ＶDSSを高くしようとすると、オン抵抗Ｒonは大きくなってしまうが、同じ大きさの降伏電圧ＶDSSでは、高導電領域の深さが深いほど、オン抵抗Ｒonは小さくなっている。
【００２３】
なお、上記第２の導電型の拡散層の内側に高導電領域を形成する場合、外側にはドレイン層の低抵抗の部分を配置しておくと、その部分に空乏層が広がりやすくなり、耐圧が向上する。その場合、第２の導電型の拡散層の四隅にカーブを設け、球状接合が生じないようにし、更に、その周囲に主拡散層よりも拡散深さが深い第２の導電型のガードリング拡散層を設けておくと、一層耐圧が向上する。
【００２４】
ガードリング拡散層は、第２の導電型の拡散層と接していてもよく、離れていてもよい。第１のガードリング拡散層を接触させ、その周囲に、更に非接触の第２のガードリング拡散層を設けてもよい。
【発明の効果】
【００２５】
球状接合がないので、耐圧が高くなる。
【発明を実施するための最良の形態】
【００２６】
本発明の一実施形態であるＭＯＳＦＥＴを、その製造工程と共に説明する。
【００２７】
図１(ａ1)〜図２(ｈ1)はＭＯＳＦＥＴの能動領域(ＭＯＳＦＥＴの中央部分)の工程図であり、図１(ａ2)〜(ｈ2)は耐圧領域(ＭＯＳＦＥＴの周辺部分)の工程図である。
【００２８】
図１を参照し、符号１はＭＯＳＦＥＴの半導体チップであり、シリコン基板から成るドレイン層２を有している。該ドレイン層２は、高抵抗のｎ-層２1と、該ｎ-層２1の裏面に位置し、比較的低抵抗のｎ+層２2とを有している。
【００２９】
先ず、熱処理により、ドレイン層２表面(ｎ-層２1表面)に酸化膜４を形成し(図１(ａ1),(ａ2))、次いで、その酸化膜４上にパターニングしたレジスト膜６を形成する。
【００３０】
能動領域内の酸化膜４上は全てレジスト膜６で覆い(図１(ｂ1))、耐圧領域の酸化膜４上にレジスト膜６の開口部８を配置し(図１(ｂ2))、その状態でエッチングを行うと、開口部８底面に露出した酸化膜４が除去され、窓部９が形成される(図１(ｃ2))。このとき、ドレイン層２の裏面側(ｎ+層２2表面)に形成されていた酸化膜５は全部除去される。
【００３１】
窓部９底面にはｎ-層２1が露出しており、ｐ型不純物(ここではホウ素)を注入すると、ｎ-層２1表面に、ｐ型の浅い不純物層１２が形成される(図１(ｄ2))。このとき、能動領域側は表面が酸化膜４で覆われているので、不純物は注入されない(図１(ｄ1))。
【００３２】
次いで、熱処理を行い、浅い不純物層１２を拡散させ、ドレイン層２内に第１、第２のガードリング拡散層１３、１４を形成する。このとき、酸化膜１０が形成される(図２(ｅ1)、(ｅ2))。
【００３３】
第１、第２のガードリング拡散層１３、１４の、平面図を図８に示す(図８は、図１(ｅ1)、(ｅ2)のＩ−Ｉ線截断面図に相当する)。符号Ａで示す部分が能動領域、それ以外の部分が耐圧領域となる。
【００３４】
レジスト膜６のパターニングにより、第１のガードリング拡散層１３は略リング状に形成され、その第１のガードリング拡散層１３とは分離された状態で、その外周に第２のガードリング拡散層１４が形成されている。第１、第２のガードリング１３、１４の四隅１５1、１５2はカーブしており、球状接合が生じないようになっている。
【００３５】
次に、能動領域側のシリコン酸化膜４を露出させた状態で、パターニングされたレジスト膜１６を形成することにより、耐圧領域上にだけレジスト膜１６で保護し(図２(ｆ1)、(ｆ2))、エッチングを行った後、レジスト膜１６を除去すると、能動領域内にｎ-層２1表面が露出する(図２(ｇ1))。このとき、耐圧領域側には変化はなく、酸化膜４で覆われたままである(図２(ｇ2))。
【００３６】
以上のようにガードリング拡散層１３、１４を形成した後は、耐圧領域側には大きな変化はないので、以下、図３〜図６には、能動領域側の拡散層断面図だけを記載する。
【００３７】
耐圧領域側をレジスト膜で覆い、能動領域側のｎ-層２1表面を露出させた状態でｎ型の不純物を注入すると、能動領域内のｎ-層２1表面に浅い不純物層１７が形成される(図３(ｈ))。
【００３８】
その状態で熱処理を行うと、浅い不純物層１７が拡散され、高導電領域１８が形成される。高導電領域１８と、ｎ-層２1と、ｎ+層２2とは、同じ導電型であり、ドレイン層２は、高導電領域１８と、ｎ-層２1と、ｎ+層２2とで構成される(図３(ｉ))。但し、高導電領域１８は、ｎ-層２1に比べて不純物濃度が高く、導電率が大きくなっている。
【００３９】
高導電領域１８の平面図を図９に示す(図９は図３(ｉ)のII−II線截断面図に相当する。)。高導電領域１８は、外周部がガードリング拡散層１３内に位置し、第１のガードリング拡散層１３の内側全部に高導電領域１８が形成されるようになっており、第１、第２のガードリング拡散層１３、１４の間及び第２のガードリング拡散層１４の外周部分はｎ-層２1が配置され、ｐｎ接合の耐圧が低下しないようになっている。
【００４０】
ポリシリコン薄膜２２をゲート酸化膜２０上に全面成膜し(図３(ｊ))、パターニングしたレジスト膜２４を形成する(図３(ｋ))。
その状態では、レジスト膜２４開口部２６底面にポリシリコン薄膜２２が露出しており、エッチングを行った後、レジスト膜２４を除去すると、ポリシリコン薄膜２２に窓部２８が形成され、底面にゲート酸化膜２０が露出する(図４(ｌ))。
【００４１】
ポリシリコン薄膜２２の平面図を、拡散層の平面図と重ねて図１０に示す。拡散層の平面図は、図４(ｌ)のIII−III線截断面図に相当する。ポリシリコン薄膜２２内に、長方形の開口部２８が複数形成されることにより、高導電領域１８上に、細長いポリシリコン薄膜２２が複数本配置されている。
【００４２】
窓部２８底面に露出するゲート酸化膜２０を薄い酸化膜２９に形成し直した後、第１のガードリング拡散層１３よりも外側のｎ-層上をレジスト膜(図示せず)で保護し、その状態で表面からｐ型の不純物を注入すると、薄い酸化膜２９を通過した不純物により、高導電領域１８表面の窓部２８底面下に、ｐ型の浅い不純物層３２が形成される(図４(ｍ))。他の拡散層の平面図を省略し、その不純物層３２の平面図を図１１に示す(図１１は図４(ｍ)のIV−IV線截断面図に相当する。)。
【００４３】
次に、パターニングしたレジスト膜３１を形成することにより、窓部２８の中央部分に開口部３０を配置し、開口部３０底面の薄い酸化膜２９を露出させた状態でｐ型の不純物を多量に注入すると、浅い不純物層３２の中央部分に、浅い不純物層３２と同じ導電型で高濃度の浅い不純物層３４が形成される(図４(ｎ))。
【００４４】
その不純物層３４の平面図(図４(ｎ)のＶ−Ｖ線截断面図に相当する。)を図１２に示す。
【００４５】
レジスト膜３１を除去した後、熱処理を行うと、浅い不純物層３２、３４が拡散され、比較的低濃度の不純物層３２によってチャネル拡散層３７が形成され、比較的高濃度の不純物層３４によって主拡散層３６が形成され、その結果、チャネル拡散層３７と主拡散層３６とでｐ型領域３８が形成される(図５(ｏ))。チャネル拡散層３７の拡散深さと主拡散層３６の拡散深さは、浅い不純物層３２、３４の濃度と関係があり、チャネル拡散層３７よりも、主拡散層３６の方が深くなっている。
【００４６】
他方、高導電領域１８は、予め主拡散層３６の深さよりも深くなるようにされており、主拡散層３６とチャネル拡散層３７とで構成されるｐ型の拡散層３８間には高導電領域１８が位置している。従って、隣り合うｐ型の拡散層３８間に形成されるＪＦＥＴの影響は小さくなっている。
【００４７】
なお、熱処理の際には、チャネル拡散層３７と主拡散層３６は横方向にも拡散するが、チャネル拡散層３７はポリシリコン薄膜２２底面下に進入するのに対し、主拡散層３６は、ポリシリコン薄膜２２底面下には進入しないようになっている。
【００４８】
その場合、チャネル拡散層３７の横方向への拡散量は小さいので、ポリシリコン薄膜２２底面下中央部分には、高導電領域１８が残る。図１３の平面図に、高導電領域１８と、主拡散層３６と、チャネル拡散層３７との位置関係を示す(図１３は、図５(ｏ)のVI−VI線截断面図に相当する。)。符号４０は、ｐ型の拡散層が形成されている領域であり、櫛状になっている。
【００４９】
このｐ型の領域４０の外周部分は、第１のガードリング拡散層１３に接続されており、ｎ-層２1との間でｐｎ接合が形成されている。従って、その部分の耐圧は高くなっており、更に、第１のガードリング拡散層１３の外周には、第２のガードリング拡散層１４がリング状に形成されているため、一層耐圧が高くなっている。
【００５０】
他方、高導電領域１８は高濃度であり、チャネル拡散層３７の拡散深さは浅いため、高導電領域１８とチャネル拡散層３７とで形成されるｐｎ接合の耐圧は、外周部分の耐圧よりも低くなり易い。
【００５１】
しかし、このＭＯＳＦＥＴでは、高電導層１８はｐ型の拡散領域３８や、第１のガードリング拡散層１３によって囲まれており、球状接合は存在しない。従って、高導電領域１８とチャネル拡散層３７のｐｎ接合から広がる空乏層は、高導電領域１８の内側に向けて伸びるようになっており、その耐圧は、チャネル拡散層３７の円筒接合の耐圧となる。このように、本発明によれば、チャネル拡散層の球状接合で決まる耐圧よりも大幅に高耐圧になっている。
【００５２】
次に、主拡散層３６とチャネル拡散層３７の中央部にレジスト膜４１を形成した後、レジスト膜４１及びポリシリコン薄膜２２をマスクにしてｎ型の不純物を注入すると、主拡散層３６及びチャネル拡散層３７で構成されたｐ型領域３８内に、高濃度で浅いｎ+層４２が形成される(図５(ｐ))。
【００５３】
レジスト膜４１を除去した後、そのｎ+層４２を拡散すると、ｐ型領域３８内にソース拡散層４４が形成される(図５(ｑ))。浅いｎ+層４２を拡散させ、ソース拡散層４４を形成する際には、ｎ+不純物は横方向にも拡散し、ポリシリコン薄膜２２の底面にも進入する。従って、ソース拡散層４４はポリシリコン薄膜２２の底面下まで進入しており、ポリシリコン薄膜２２に正電圧が印加され、チャネル拡散層３７の表面にｎ型の反転層が形成された場合には、ソース拡散層４４は、その反転層によって高導電領域１８に接続されるようになっている。
【００５４】
ソース拡散層４４を形成した後、層間絶縁膜４６を形成し、その表面にパターニングしたレジスト膜４８を形成し、ソース拡散層４４の内周部分及び主拡散層３６上に開口部４７を配置する(図６(ｒ)))。
【００５５】
その状態でエッチングを行うと、開口部４７底面に露出する層間絶縁膜４７が除去され、その結果、ソース拡散層４４の内周部分の表面５０、及びソース拡散層４４で囲まれた主拡散層３６の表面５１が露出する(図６(ｓ))。
次いで、金属薄膜５２を形成すると、金属薄膜５２により、ソース拡散層４４と主拡散層３６及びチャネル拡散層３７が短絡される(図６(ｔ))。
【００５６】
以上説明した工程の後、金属薄膜５２をエッチングし、ポリシリコン薄膜２２に接続されたゲート電極と、ソース拡散層４４に接続されたソース電極とを形成し、必要に応じて保護膜を形成した後、ドレイン層２裏面のｎ+層２2表面にドレイン電極を形成すると、ＭＯＳＦＥＴの半導体チップ１ができあがる。
【００５７】
その半導体チップ１の耐圧領域と能動領域の断面を図７に示す。この図７は、図１３では、VII−VII線断面図に相当する。
【００５８】
なお、上記ポリシリコン薄膜２２は互いに接続させたが、チャネル拡散層３７に形成される反転層によってソース拡散層４４と接続される高導電領域１８が、ｐ型領域３８やガードリング拡散層１３、１４によって囲まれ、高導電領域１８の空乏層が、高導電領域１８表面では、内側に広がるようになっていればよく、例えば、図１４に示すように、分離したポリシリコン薄膜２３を形成してもよい。
【００５９】
第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型にしてもよい。
【００６０】
以上説明したように、本発明の半導体デバイスでは、球状接合を無くすことができるので、耐圧を高くすることができる。
【００６１】
上記ＭＯＳＦＥＴは、半導体チップの状態であるが、本発明は半導体チップを封止した半導体デバイスそのものも含まれる。また、ＭＯＳＦＥＴの他、ＩＧＢＴ構造の半導体デバイスも含まれる。
【図面の簡単な説明】
【００６２】
【図１】(ａ1)〜(ｄ1)：能動領域の製造工程図、(ａ2)〜(ｄ2)：耐圧領域の製造工程図
【図２】(ｅ1)〜(ｇ1)：能動領域の製造工程図、(ｅ2)〜(ｇ2)：耐圧領域の製造工程図
【図３】(ｈ)〜(ｋ)：能動領域の製造工程図
【図４】(ｌ)〜(ｎ)：能動領域の製造工程図
【図５】(ｏ)〜(ｑ)：能動領域の製造工程図
【図６】(ｒ)〜(ｔ)：能動領域の製造工程図
【図７】半導体チップの断面図
【図８】第１、第２のガードリング拡散層のパターンを示す平面図
【図９】高導電領域のパターンを示す平面図
【図１０】ポリシリコン薄膜及びガードリング拡散層のパターンを示す平面図
【図１１】チャネル拡散層となる浅い不純物層のパターンを示す平面図
【図１２】主拡散層となる浅い不純物層のパターンを示す平面図
【図１３】チャネル拡散層と高導電領域の位置関係を示す平面図
【図１４】ポリシリコン薄膜のパターンの他の例
【図１５】深さ方向の不純物濃度分布を示すグラフ
【図１６】高導電領域の深さと導通抵抗の関係を示すグラフ
【図１７】従来技術のＭＯＳＦＥＴの斜視図
【図１８】その高導電領域とｐ型領域の位置関係を示す平面図
【図１９】(ａ)、(ｂ)：高導電領域内への空乏層の広がり方を説明するための図
【符号の説明】
【００６３】
２……第１導電型のドレイン層    １３、１４……ガードリング拡散層    １８……高導電領域    ３６……主拡散層    ３７……チャネル拡散層    ３８……第２導電型の拡散層    ４４……ソース拡散層
【図１】
2006013552.tif 000003
【図２】
2006013552.tif 000004
【図３】
2006013552.tif 000005
【図４】
2006013552.tif 000006
【図５】
2006013552.tif 000007
【図６】
2006013552.tif 000008
【図７】
2006013552.tif 000009
【図８】
2006013552.tif 000010
【図９】
2006013552.tif 000011
【図１０】
2006013552.tif 000012
【図１１】
2006013552.tif 000013
【図１２】
2006013552.tif 000014
【図１３】
2006013552.tif 000015
【図１４】
2006013552.tif 000016
【図１５】
2006013552.tif 000017
【図１６】
2006013552.tif 000018
【図１７】
2006013552.tif 000019
【図１８】
2006013552.tif 000020
【図１９】
2006013552.tif 000021
【手続補正書】
【提出日】平成17年9月28日(2005.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体のｐ型とｎ型のいずれか一方を第１の導電型とし、他方を第２の導電型とした場合に、
前記第１の導電型のドレイン層と、
前記ドレイン層の表面に形成された前記第２の導電型の拡散層と、
前記第２の導電型の拡散層内に形成された前記第１の導電型のソース拡散層と、
前記第２の導電型の拡散層の一部であって、前記ソース拡散層と前記ドレイン層との間に位置するチャネル拡散層とを有し、
前記チャネル拡散層表面に反転層が形成されると、前記ソース拡散層と前記ドレイン層とが前記反転層によって電気的に接続されるように構成された半導体デバイスを製造する製造方法であって、
前記ドレイン層のうち、前記反転層によって前記ソース拡散層に接続される部分に、前記ドレイン層内部よりも低抵抗で、表面の形状が略四角形の複数の高導電領域を形成し、
前記各高導電領域の表面を、前記各高導電領域を取り囲む前記第２の導電型の拡散層に接触させることを特徴とする半導体デバイスの製造方法。
【請求項２】
高濃度の第１の導電型の拡散層を形成した後、
前記第２の導電型の拡散層の一部であって、前記チャネル拡散層よりも深く、前記第１の導電型の拡散層よりも浅い複数の主拡散層を前記第１の導電型の拡散層の表面に形成し、前記第１の導電型の拡散層の表面を複数の略四角形の領域に分割し、各領域を前記高濃度領域にすることを特徴とする請求項１記載の半導体デバイスの製造方法。
【請求項３】
前記第２の導電型の拡散層の一部となる第２の導電型のリング状の第１のガードリング拡散層を前記第２の導電型の拡散層の外周となる位置に設けた後、前記第１のガードリング拡散層の内側に、前記第１の導電型の拡散層を前記第１のガードリング拡散層よりも浅く形成することを特徴とする請求項２記載の半導体デバイスの製造方法。
【請求項４】
前記第１のガードリング拡散層の外周には前記第１の導電型の拡散層は形成せず、前記第１のガードリング拡散層の周囲を前記ドレイン層とすることを特徴とする請求項３記載の半導体デバイスの製造方法。
【請求項５】
前記第１のガードリング拡散層とは非接触で、前記第１のガードリング拡散層を取り囲むリング状の第２のガードリング拡散層を、前記第１のガードリング拡散層と同じ深さに形成することを特徴とする請求項３又は請求項４のいずれか１項記載の半導体デバイスの製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用の半導体デバイスの技術分野にかかり、特に、高耐圧の半導体デバイスに関する。
【背景技術】
【０００２】
従来より、電源装置等の大電流をスイッチングする装置には、動作が高速で高耐圧の半導体デバイスが用いられている。そのような従来技術の半導体デバイスのうち、一般的に用いられるＭＯＳＦＥＴの半導体チップを図１７の符号１０１に示す。
【０００３】
この半導体チップ１０１は、シリコン単結晶から成り、高抵抗のｎ-層１０２1と、同じ導電型で低抵抗のｎ+層１０２2及び高導電領域１０３とから成るドレイン層１０２を有している。
【０００４】
ｎ-層１０２1は中央に、ｎ+層１０２2は裏面側に、高導電領域１０３は表面側に配置されており、ｎ型を第１の導電型とした場合に、第２導電型となるｐ型の拡散層１０８が、高導電領域１０３表面に、多数個形成されている。
【０００５】
ｐ型の拡散層１０８は、表面四角形状を成し、それぞれ行列状に配置されており、個々のｐ型の拡散層１０８には、図１８に示すように、その中央部の拡散深さが深い主拡散層１０６と、主拡散層１０６の周囲に接し、浅いチャネル拡散層１０７とで構成されている。従って、ｐ型の拡散層１０８は、中央部分が深く、周辺部分が浅くなっている。
【０００６】
各ｐ型の拡散層１０８内には、ｎ型でリング形状のソース拡散層１０５がそれぞれ形成されており、また、チャネル拡散層１０７の表面上には、ゲート酸化膜１０４とゲート電極１１０とがこの順に形成されている。ゲート電極に正電圧が印加されるとｐ型のチャネル拡散層１０７表面にｎ型の反転層が形成され、そして、ソース拡散層１０５と高導電領域１０３との間が、その反転層によって電気的に接続されるようになっている。
【０００７】
なお、符号１１１はソース電極、符号１１２はドレイン電極であり、その間は層間絶縁膜１１５によって短絡しないようになっている。
【０００８】
上記のようなＭＯＳＦＥＴは、バイポーラトランジスタよりも動作速度が早く、また、導通状態から遮断状態に転じる際の電流の集中が少なく、高耐圧の半導体デバイスが得られ易くなっている。
【０００９】
ところが、半導体チップ１０１内に導通電流が流れる際、ドレイン層１０２の抵抗成分や、ｐ型の拡散層１０８間のＪＦＥＴの抵抗成分が大きく影響し、バイポーラトランジスタに比べ、損失が大きいという問題がある。
【００１０】
上記のように、ドレイン層１０２表面に高導電領域１０３が形成されている場合には、その部分の抵抗が小さくなるため、ＭＯＳＦＥＴの順方向抵抗はそれだけ小さくなっているが、高導電領域１０３内には空乏層が広がりずらいため、耐圧が低下する。
【００１１】
また、ドレイン層１０２表面のｐ型の拡散層１０８と高導電領域１０３のｐｎ接合部分部分では、図１９(ａ)に示すように、空乏層１２０は高導電領域１０３側に広がるが、高導電領域１０３が高濃度であるほど広がりずらい。
【００１２】
一般に、ｐｎ接合は、高濃度側の拡散層の形状に注目した場合、平面接合、円筒接合、球状接合に分類されているが、各チャネル拡散層１０７の対向する辺部分では円筒接合が形成され、頂点部分では球状接合が形成されている。ｐｎ接合の耐圧は、平面接合、円筒接合、球状接合の順に低くなることが知られており、従って、ｐ型の拡散層１０８と高導電領域１０３間の耐圧は、頂点部分の球状接合で決まっている。
【００１３】
その場合、ｐ型の拡散層１０８から高導電領域１０３内に伸びる空乏層１２０同士を接触させると、耐圧を向上させられるが、図１９(ｂ)に示すように、ドレイン層１０２とｐ型の拡散層１０８との間の逆バイアス状態が大きくなり、チャネル拡散層１０７の辺間では空乏層１２０同士が接触しても、頂点間の距離は大きいため、頂点間では空乏層１２０は接触できず、球状接合の耐圧は向上しない。そのため、ｐｎ接合の降伏が符号１１１で示す表面部分で生じ、半導体デバイスを破壊する原因となっていた。
【特許文献１】特開昭５８−０６８９７９号公報
【特許文献２】特開昭５４−０００８８５号公報
【特許文献３】特開平０７−１６９９５０号公報
【特許文献４】特開昭６４−０５９９５９号公報
【特許文献５】特開平０１−２５３９６６号公報
【特許文献６】特開平０８−１６７６１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、導通抵抗が低く、高耐圧の半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、請求項１記載の発明は、半導体のｐ型とｎ型のいずれか一方を第１の導電型とし、他方を第２の導電型とした場合に、前記第１の導電型のドレイン層と、前記ドレイン層の表面に形成された前記第２の導電型の拡散層と、前記第２の導電型の拡散層内に形成された前記第１の導電型のソース拡散層と、前記第２の導電型の拡散層の一部であって、前記ソース拡散層と前記ドレイン層との間に位置するチャネル拡散層とを有し、前記チャネル拡散層表面に反転層が形成されると、前記ソース拡散層と前記ドレイン層とが前記反転層によって電気的に接続されるように構成された半導体デバイスを製造する製造方法であって、前記ドレイン層のうち、前記反転層によって前記ソース拡散層に接続される部分に、前記ドレイン層内部よりも低抵抗で、表面の形状が略四角形の複数の高導電領域を形成し、前記各高導電領域の表面を、前記各高導電領域を取り囲む前記第２の導電型の拡散層に接触させることを特徴とする半導体デバイスの製造方法である。
請求項２記載の発明は、請求項１記載の半導体デバイスの製造方法であって、高濃度の第１の導電型の拡散層を形成した後、前記第２の導電型の拡散層の一部であって、前記チャネル拡散層よりも深く、前記第１の導電型の拡散層よりも浅い複数の主拡散層を前記第１の導電型の拡散層の表面に形成し、前記第１の導電型の拡散層の表面を複数の略四角形の領域に分割し、各領域を前記高濃度領域にすることを特徴とする半導体デバイスの製造方法である。
請求項３記載の発明は、請求項２記載の半導体デバイスの製造方法であって、前記第２の導電型の拡散層の一部となる第２の導電型のリング状の第１のガードリング拡散層を前記第２の導電型の拡散層の外周となる位置に設けた後、前記第１のガードリング拡散層の内側に、前記第１の導電型の拡散層を前記第１のガードリング拡散層よりも浅く形成することを特徴とする半導体デバイスの製造方法である。
請求項４記載の発明は、請求項３記載の半導体デバイスの製造方法であって、前記第１のガードリング拡散層の外周には前記第１の導電型の拡散層は形成せず、前記第１のガードリング拡散層の周囲を前記ドレイン層とすることを特徴とする半導体デバイスの製造方法である。
請求項５記載の発明は、請求項３又は請求項４のいずれか１項記載の半導体デバイスの製造方法であって、前記第１のガードリング拡散層とは非接触で、前記第１のガードリング拡散層を取り囲むリング状の第２のガードリング拡散層を、前記第１のガードリング拡散層と同じ深さに形成することを特徴とする半導体デバイスの製造方法である。
【００１６】
本発明は上記のように構成されており、半導体のｐ型とｎ型のいずれか一方を第１の導電型とし、他方を第２の導電型とした場合に、第１の導電型のドレイン層表面に第２の導電型の拡散層が形成され、該第２の導電型の拡散層内に前記第１の導電型のソース拡散層が形成され、第２導電型の拡散層のうち、ソース拡散層とドレイン層との間の領域がチャネル拡散層にされている。
【００１７】
従って、チャネル拡散層表面に反転層が形成されると、ソース拡散層とドレイン層とがその反転層によって接続され、ソース拡散層とドレイン層との間に電流が流れるようになっている。
【００１８】
そして、反転層により、ソース拡散層と接続されるドレイン層表面部分は、ドレイン層内部よりも低抵抗な高導電領域が設けられており、導通抵抗が小さくなっている。
【００１９】
その高導電領域については、従来の半導体デバイスが、第２の導電型の拡散層が高導電領域で囲われているのとは異なり、本発明では、逆に、高導電領域が第２の導電型の拡散層によって囲まれている。従って、高導電領域と第２の導電型の拡散層との間のｐｎ接合では、球状接合は形成されず、高耐圧になる。なお、そのｐｎ接合では、高導電領域内の空乏層は、高導電領域の外周部分から内側部分に向けて広がる。
【００２０】
このように、球状接合が存在しないので、高耐圧を維持したまま高導電領域の不純物濃度を高くでき、また、高導電領域を深く形成しても耐圧は低下しない。特に、第２の導電型の拡散層が、チャネル拡散層と連通し、チャネル拡散層よりも深い主拡散層を有している場合には、高導電領域の深さを、主拡散層の深さよりも深くし、第２導電型の拡散層間で形成されるＪＦＥＴの影響を小さくしても、高耐圧を維持できる。
【００２１】
主拡散層の深さ方向の不純物濃度分布の一例を図１５に示す。横軸は拡散深さ、縦軸は不純物濃度である。高導電領域は同じ導電型のドレイン層内に拡散されるため、その拡散深さの定義が問題になるが、本発明では、高導電領域の拡散深さは、ドレイン層の不純物濃度が高導電領域を形成する前の不純物濃度の２倍になったところであるものとする。図１５では、主拡散層の深さが約３．８μｍであるのに対し、高導電領域の拡散深さは３．８μｍを越えている。
【００２２】
高導電領域の拡散深さと、単位面積当たりのオン抵抗Ｒon及び降伏電圧ＶDSSの関係を図１６に示す。降伏電圧ＶDSSを高くしようとすると、オン抵抗Ｒonは大きくなってしまうが、同じ大きさの降伏電圧ＶDSSでは、高導電領域の深さが深いほど、オン抵抗Ｒonは小さくなっている。
【００２３】
なお、上記第２の導電型の拡散層の内側に高導電領域を形成する場合、外側にはドレイン層の低抵抗の部分を配置しておくと、その部分に空乏層が広がりやすくなり、耐圧が向上する。その場合、第２の導電型の拡散層の四隅にカーブを設け、球状接合が生じないようにし、更に、その周囲に主拡散層よりも拡散深さが深い第２の導電型のガードリング拡散層を設けておくと、一層耐圧が向上する。
【００２４】
ガードリング拡散層は、第２の導電型の拡散層と接していてもよく、離れていてもよい。第１のガードリング拡散層を接触させ、その周囲に、更に非接触の第２のガードリング拡散層を設けてもよい。
【発明の効果】
【００２５】
球状接合がないので、耐圧が高くなる。
【発明を実施するための最良の形態】
【００２６】
本発明の一実施形態であるＭＯＳＦＥＴを、その製造工程と共に説明する。
【００２７】
図１(ａ1)〜図２(ｇ1)はＭＯＳＦＥＴの能動領域(ＭＯＳＦＥＴの中央部分)の工程図であり、図１(ａ2)〜図２(ｇ2)は耐圧領域(ＭＯＳＦＥＴの周辺部分)の工程図である。
【００２８】
図１を参照し、符号１はＭＯＳＦＥＴの半導体チップであり、シリコン基板から成るドレイン層２を有している。該ドレイン層２は、高抵抗のｎ-層２1と、該ｎ-層２1の裏面に位置し、比較的低抵抗のｎ+層２2とを有している。
【００２９】
先ず、熱処理により、ドレイン層２表面(ｎ-層２1表面)に酸化膜４を形成し(図１(ａ1),(ａ2))、次いで、その酸化膜４上にパターニングしたレジスト膜６を形成する。
【００３０】
能動領域内の酸化膜４上は全てレジスト膜６で覆い(図１(ｂ1))、耐圧領域の酸化膜４上にレジスト膜６の開口部８を配置し(図１(ｂ2))、その状態でエッチングを行うと、開口部８底面に露出した酸化膜４が除去され、窓部９が形成される(図１(ｃ2))。このとき、ドレイン層２の裏面側(ｎ+層２2表面)に形成されていた酸化膜５は全部除去される。
【００３１】
窓部９底面にはｎ-層２1が露出しており、ｐ型不純物(ここではホウ素)を注入すると、ｎ-層２1表面に、ｐ型の浅い不純物層１２が形成される(図１(ｄ2))。このとき、能動領域側は表面が酸化膜４で覆われているので、不純物は注入されない(図１(ｄ1))。
【００３２】
次いで、熱処理を行い、浅い不純物層１２を拡散させ、ドレイン層２内に第１、第２のガードリング拡散層１３、１４を形成する。このとき、酸化膜１０が形成される(図２(ｅ1)、(ｅ2))。
【００３３】
第１、第２のガードリング拡散層１３、１４の、平面図を図８に示す(図８は、図１(ｅ1)、(ｅ2)のＩ−Ｉ線截断面図に相当する)。符号Ａで示す部分が能動領域、それ以外の部分が耐圧領域となる。
【００３４】
レジスト膜６のパターニングにより、第１のガードリング拡散層１３は略リング状に形成され、その第１のガードリング拡散層１３とは分離された状態で、その外周に第２のガードリング拡散層１４が形成されている。第１、第２のガードリング１３、１４の四隅１５1、１５2はカーブしており、球状接合が生じないようになっている。
【００３５】
次に、能動領域側のシリコン酸化膜４を露出させた状態で、パターニングされたレジスト膜１６を形成することにより、耐圧領域上にだけレジスト膜１６で保護し(図２(ｆ1)、(ｆ2))、エッチングを行った後、レジスト膜１６を除去すると、能動領域内にｎ-層２1表面が露出する(図２(ｇ1))。このとき、耐圧領域側には変化はなく、酸化膜４で覆われたままである(図２(ｇ2))。
【００３６】
以上のように第１、第２のガードリング拡散層１３、１４を形成した後は、耐圧領域側には大きな変化はないので、以下、図３〜図６には、能動領域側の拡散層断面図だけを記載する。
【００３７】
耐圧領域側をレジスト膜で覆い、能動領域側のｎ-層２1表面を露出させた状態でｎ型の不純物を注入すると、能動領域内のｎ-層２1表面に浅い不純物層１７が形成される(図３(ｈ))。
【００３８】
その状態で熱処理を行うと、浅い不純物層１７が拡散され、高導電領域１８が形成される。高導電領域１８と、ｎ-層２1と、ｎ+層２2とは、同じ導電型であり、ドレイン層２は、高導電領域１８と、ｎ-層２1と、ｎ+層２2とで構成される(図３(ｉ))。但し、高導電領域１８は、ｎ-層２1に比べて不純物濃度が高く、導電率が大きくなっている。
【００３９】
高導電領域１８の平面図を図９に示す(図９は図３(ｉ)のII−II線截断面図に相当する。)。高導電領域１８は、外周部が第１のガードリング拡散層１３内に位置し、第１のガードリング拡散層１３の内側全部に高導電領域１８が形成されるようになっており、第１、第２のガードリング拡散層１３、１４の間及び第２のガードリング拡散層１４の外周部分はｎ-層２1が配置され、ｐｎ接合の耐圧が低下しないようになっている。
【００４０】
ポリシリコン薄膜２２をゲート酸化膜２０上に全面成膜し(図３(ｊ))、パターニングしたレジスト膜２４を形成する(図３(ｋ))。
その状態では、レジスト膜２４開口部２６底面にポリシリコン薄膜２２が露出しており、エッチングを行った後、レジスト膜２４を除去すると、ポリシリコン薄膜２２に窓部２８が形成され、底面にゲート酸化膜２０が露出する(図４(ｌ))。
【００４１】
ポリシリコン薄膜２２の平面図を、拡散層の平面図と重ねて図１０に示す。拡散層の平面図は、図４(ｌ)のIII−III線截断面図に相当する。ポリシリコン薄膜２２内に、長方形の開口部２８が複数形成されることにより、高導電領域１８上に、細長いポリシリコン薄膜２２が複数本配置されている。
【００４２】
窓部２８底面に露出するゲート酸化膜２０を薄い酸化膜２９に形成し直した後、第１のガードリング拡散層１３よりも外側のｎ-層上をレジスト膜(図示せず)で保護し、その状態で表面からｐ型の不純物を注入すると、薄い酸化膜２９を通過した不純物により、高導電領域１８表面の窓部２８底面下に、ｐ型の浅い不純物層３２が形成される(図４(ｍ))。他の拡散層の平面図を省略し、その不純物層３２の平面図を図１１に示す(図１１は図４(ｍ)のIV−IV線截断面図に相当する。)。
【００４３】
次に、パターニングしたレジスト膜３１を形成することにより、窓部２８の中央部分に開口部３０を配置し、開口部３０底面の薄い酸化膜２９を露出させた状態でｐ型の不純物を多量に注入すると、浅い不純物層３２の中央部分に、浅い不純物層３２と同じ導電型で高濃度の浅い不純物層３４が形成される(図４(ｎ))。
【００４４】
その不純物層３４の平面図(図４(ｎ)のＶ−Ｖ線截断面図に相当する。)を図１２に示す。
【００４５】
レジスト膜３１を除去した後、熱処理を行うと、浅い不純物層３２、３４が拡散され、比較的低濃度の不純物層３２によってチャネル拡散層３７が形成され、比較的高濃度の不純物層３４によって主拡散層３６が形成され、その結果、チャネル拡散層３７と主拡散層３６とでｐ型の拡散層３８が形成される(図５(ｏ))。チャネル拡散層３７の拡散深さと主拡散層３６の拡散深さは、浅い不純物層３２、３４の濃度と関係があり、チャネル拡散層３７よりも、主拡散層３６の方が深くなっている。
【００４６】
他方、高導電領域１８は、予め主拡散層３６の深さよりも深くなるようにされており、主拡散層３６とチャネル拡散層３７とで構成されるｐ型の拡散層３８間には高導電領域１８が位置している。従って、隣り合うｐ型の拡散層３８間に形成されるＪＦＥＴの影響は小さくなっている。
【００４７】
なお、熱処理の際には、チャネル拡散層３７と主拡散層３６は横方向にも拡散するが、チャネル拡散層３７はポリシリコン薄膜２２底面下に進入するのに対し、主拡散層３６は、ポリシリコン薄膜２２底面下には進入しないようになっている。
【００４８】
その場合、チャネル拡散層３７の横方向への拡散量は小さいので、ポリシリコン薄膜２２底面下中央部分には、高導電領域１８が残る。図１３の平面図に、高導電領域１８と、チャネル拡散層３７との位置関係を示す(図１３は、図５(ｏ)のVI−VI線截断面図に相当する。)。符号４０は、ｐ型の拡散層が形成されている領域であり、櫛状になっている。
【００４９】
このｐ型の領域４０の外周部分は、第１のガードリング拡散層１３に接続されており、ｎ-層２1との間でｐｎ接合が形成されている。従って、その部分の耐圧は高くなっており、更に、第１のガードリング拡散層１３の外周には、第２のガードリング拡散層１４がリング状に形成されているため、一層耐圧が高くなっている。
【００５０】
他方、高導電領域１８は高濃度であり、チャネル拡散層３７の拡散深さは浅いため、高導電領域１８とチャネル拡散層３７とで形成されるｐｎ接合の耐圧は、外周部分の耐圧よりも低くなり易い。
【００５１】
しかし、このＭＯＳＦＥＴでは、高導電領域１８はｐ型の拡散層３８や、第１のガードリング拡散層１３によって囲まれており、球状接合は存在しない。従って、高導電領域１８とチャネル拡散層３７のｐｎ接合から広がる空乏層は、高導電領域１８の内側に向けて伸びるようになっており、その耐圧は、チャネル拡散層３７の円筒接合の耐圧となる。このように、本発明によれば、チャネル拡散層の球状接合で決まる耐圧よりも大幅に高耐圧になっている。
【００５２】
次に、主拡散層３６とチャネル拡散層３７の中央部にレジスト膜４１を形成した後、レジスト膜４１及びポリシリコン薄膜２２をマスクにしてｎ型の不純物を注入すると、主拡散層３６及びチャネル拡散層３７で構成されたｐ型の拡散層３８内に、高濃度で浅いｎ+層４２が形成される(図５(ｐ))。
【００５３】
レジスト膜４１を除去した後、そのｎ+層４２を拡散すると、ｐ型の拡散層３８内にソース拡散層４４が形成される(図５(ｑ))。浅いｎ+層４２を拡散させ、ソース拡散層４４を形成する際には、ｎ+不純物は横方向にも拡散し、ポリシリコン薄膜２２の底面にも進入する。従って、ソース拡散層４４はポリシリコン薄膜２２の底面下まで進入しており、ポリシリコン薄膜２２に正電圧が印加され、チャネル拡散層３７の表面にｎ型の反転層が形成された場合には、ソース拡散層４４は、その反転層によって高導電領域１８に接続されるようになっている。
【００５４】
ソース拡散層４４を形成した後、層間絶縁膜４６を形成し、その表面にパターニングしたレジスト膜４８を形成し、ソース拡散層４４の内周部分及び主拡散層３６上に開口部４７を配置する(図６(ｒ)))。
【００５５】
その状態でエッチングを行うと、開口部４７底面に露出する層間絶縁膜４６が除去され、その結果、ソース拡散層４４の内周部分の表面５０、及びソース拡散層４４で囲まれた主拡散層３６の表面５１が露出する(図６(ｓ))。
次いで、金属薄膜５２を形成すると、金属薄膜５２により、ソース拡散層４４と主拡散層３６及びチャネル拡散層３７が短絡される(図６(ｔ))。
【００５６】
以上説明した工程の後、金属薄膜５２をエッチングし、ポリシリコン薄膜２２に接続されたゲート電極と、ソース拡散層４４に接続されたソース電極とを形成し、必要に応じて保護膜を形成した後、ドレイン層２裏面のｎ+層２2表面にドレイン電極を形成すると、ＭＯＳＦＥＴの半導体チップ１ができあがる。
【００５７】
その半導体チップ１の耐圧領域と能動領域の断面を図７に示す。この図７は、図１３では、VII−VII線断面図に相当する。
【００５８】
なお、上記ポリシリコン薄膜２２は互いに接続させたが、チャネル拡散層３７に形成される反転層によってソース拡散層４４と接続される高導電領域１８が、ｐ型の拡散層３８や第１、第２のガードリング拡散層１３、１４によって囲まれ、高導電領域１８の空乏層が、高導電領域１８表面では、内側に広がるようになっていればよく、例えば、図１４に示すように、分離したポリシリコン薄膜２３を形成してもよい。
【００５９】
第１の導電型をｎ型、第２の導電型をｐ型として説明したが、第１の導電型をｐ型、第２の導電型をｎ型にしてもよい。
【００６０】
以上説明したように、本発明の半導体デバイスでは、球状接合を無くすことができるので、耐圧を高くすることができる。
【００６１】
上記ＭＯＳＦＥＴは、半導体チップの状態であるが、本発明は半導体チップを封止した半導体デバイスそのものも含まれる。また、ＭＯＳＦＥＴの他、ＩＧＢＴ構造の半導体デバイスも含まれる。
【図面の簡単な説明】
【００６２】
【図１】(ａ1)〜(ｄ1)：能動領域の製造工程図、(ａ2)〜(ｄ2)：耐圧領域の製造工程図
【図２】(ｅ1)〜(ｇ1)：能動領域の製造工程図、(ｅ2)〜(ｇ2)：耐圧領域の製造工程図
【図３】(ｈ)〜(ｋ)：能動領域の製造工程図
【図４】(ｌ)〜(ｎ)：能動領域の製造工程図
【図５】(ｏ)〜(ｑ)：能動領域の製造工程図
【図６】(ｒ)〜(ｔ)：能動領域の製造工程図
【図７】半導体チップの断面図
【図８】第１、第２のガードリング拡散層のパターンを示す平面図
【図９】高導電領域のパターンを示す平面図
【図１０】ポリシリコン薄膜及びガードリング拡散層のパターンを示す平面図
【図１１】チャネル拡散層となる浅い不純物層のパターンを示す平面図
【図１２】主拡散層となる浅い不純物層のパターンを示す平面図
【図１３】チャネル拡散層と高導電領域の位置関係を示す平面図
【図１４】ポリシリコン薄膜のパターンの他の例
【図１５】深さ方向の不純物濃度分布を示すグラフ
【図１６】高導電領域の深さと導通抵抗の関係を示すグラフ
【図１７】従来技術のＭＯＳＦＥＴの斜視図
【図１８】その高導電領域とｐ型の拡散層の位置関係を示す平面図
【図１９】(ａ)、(ｂ)：高導電領域内への空乏層の広がり方を説明するための図
【符号の説明】
【００６３】
２……第１導電型のドレイン層    １３、１４……ガードリング拡散層    １８……高導電領域    ３６……主拡散層    ３７……チャネル拡散層    ３８……第２導電型の拡散層    ４４……ソース拡散層
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2006013552.tif 000022
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2006013552.tif 000023
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2006013552.tif 000024
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2006013552.tif 000025