(57)【要約】【課題】  出荷前には、あらゆる回路素子へのアクセスを可能とし、出荷後には、一部の回路素子に対するアクセスを制限する。【解決手段】  半導体ウェハ１０の複数のチップ２０が、イネーブル端子ＥＮにイネーブル信号が供給されたことに応じて、メモリ３３にハイレベル信号又はローレベル信号を書き込み、チップ２０の電源投入時において、メモリ３３に記憶されたハイレベル信号又はローレベル信号を読み出すメモリ制御手段３４と、入力端子Ｂから入力された信号と、入力端子Ｃから入力された信号との論理和を算出し出力端子Ａから出力する論理和回路３２と、論理和回路３２の出力端子Ａから出力された論理和に応じて、チップ２０の動作モードをテストモード又はノーマルモードのいずれかに切り換える制御手段３５とを備えることで実現する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のチップが形成された半導体ウェハにおいて、
上記各チップは、ハイレベル信号又はローレベル信号を記憶するメモリと、
イネーブル端子にイネーブル信号が供給されたことに応じて、上記メモリに上記ハイレベル信号又は上記ローレベル信号を書き込み、上記チップの電源投入時において、上記イネーブル端子に対する上記イネーブル信号の供給又はディゼーブル信号の供給に関わらず上記メモリに記憶された上記ハイレベル信号又は上記ローレベル信号を読み出すメモリ制御手段と、
ハイレベル信号又はローレベル信号を入力する信号入力手段と、
第１の入力端子から入力された信号と、第２の入力端子から入力された信号との論理和を算出し出力端子から出力する論理和回路と、
上記論理和回路の上記出力端子から出力された上記論理和に応じて、上記チップの動作モードを、上記チップを形成する全ての回路素子に対してアクセスを許可するテストモード、又は上記チップを形成する一部の回路素子に対してアクセスを許可するノーマルモードのいずれかに切り換える制御手段とを備え、
上記論理和回路の上記第１の入力端子は、当該半導体ウェハを切断して上記複数のチップに分離する際の切断分離ライン上を経由して配線された第１の信号線を介して、上記信号入力手段と接続されることで、上記信号入力手段から上記ハイレベル信号又は上記ローレベル信号が供給され、
上記論理和回路の上記第２の入力端子は、第２の信号線を介して、上記メモリ制御手段と接続されることで、上記チップの電源投入時において、上記メモリから読み出された上記ハイレベル信号又は上記ローレベル信号が供給され、
上記論理和回路の上記出力端子は、第３の信号線を介して、上記メモリ制御手段の上記イネーブル端子に接続されることで、算出された上記論理和がハイレベル信号であった場合には、上記イネーブル信号として上記イネーブル端子に供給し、算出された上記論理和がローレベル信号であった場合には、上記ディゼーブル信号として上記イネーブル端子に供給すること
を特徴とする半導体ウェハ。
【請求項２】
当該半導体ウェハの初期状態において、上記信号入力手段に上記ハイレベル信号を入力して、上記チップに電源投入することで、上記論理和回路からハイレベル信号として算出される上記論理和を上記イネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、
上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにローレベル信号を書き込むこと
を特徴とする請求項１記載の半導体ウェハ。
【請求項３】
当該半導体ウェハの分離切断処理、直前において、上記信号入力手段に上記ハイレベル信号を入力して、上記チップに電源を投入することで、上記論理和回路からハイレベル信号として算出される上記論理和を上記イネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、
上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにハイレベル信号を書き込むこと
を特徴とする請求項１記載の半導体ウェハ。
【請求項４】
半導体ウェハに形成された複数のチップを切断分離して製造された半導体装置であって、
ハイレベル信号又はローレベル信号を記憶するメモリと、
イネーブル端子にイネーブル信号が供給されたことに応じて、上記メモリに上記ハイレベル信号又は上記ローレベル信号を書き込み、上記チップの電源投入時において、上記イネーブル端子に対する上記イネーブル信号の供給又はディゼーブル信号の供給に関わらず上記メモリに記憶された上記ハイレベル信号又は上記ローレベル信号を読み出すメモリ制御手段と、
第１の入力端子から入力された信号と、第２の入力端子から入力された信号との論理和を算出し出力端子から出力する論理和回路と、
上記論理和回路の上記出力端子から出力された上記論理和に応じて、当該半導体装置の動作モードを、当該半導体装置を形成する全ての回路素子に対してアクセスを許可するテストモード、又は上記半導体装置を形成する一部の回路素子に対してアクセスを許可するノーマルモードのいずれかに切り換える制御手段とを備え、
上記論理和回路の上記第１の入力端子は、電位がプルダウンされた第１の信号線と接続されることで、ローレベル信号が供給され、
上記論理和回路の上記第２の入力端子は、第２の信号線を介して、上記メモリ制御手段と接続されることで、当該半導体装置の電源投入時において、上記メモリから読み出された上記ハイレベル信号又は上記ローレベル信号が供給され、
上記論理和回路の上記出力端子は、第３の信号線を介して、上記メモリ制御手段の上記イネーブル端子に接続されることで、算出された上記論理和がハイレベル信号であった場合には、上記イネーブル信号として上記イネーブル端子に供給し、算出された上記論理和がローレベル信号であった場合には、上記ディゼーブル信号として上記イネーブル端子に供給し、
上記メモリには、あらかじめ上記メモリ制御手段によって、ハイレベル信号が書き込まれていること
を特徴とする半導体装置。
【請求項５】
上記第１の信号線は、当該半導体装置が、切断分離される前の上記半導体ウェハに形成された上記複数のチップであった際に、
上記論理和回路の上記第１の入力端子と、ハイレベル信号又はローレベル信号が入力される信号入力手段とを接続し、上記半導体ウェハを切断して上記複数のチップに分離する切断分離ライン上を経由して配線されていたこと
を特徴とする請求項４記載の半導体装置。
【請求項６】
当該半導体装置をユーザに対して出荷する前段において、
当該半導体装置に電源を投入することで、上記論理和回路からハイレベル信号として算出される上記論理和を上記イネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、
上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにローレベル信号を書き込むこと
を特徴とする請求項５記載の半導体装置。
【請求項７】
半導体ウェハに形成された複数のチップを切断分離して製造する半導体装置の製造方法であって、
ハイレベル信号又はローレベル信号を記憶するメモリと、
イネーブル端子にイネーブル信号が供給されたことに応じて、上記メモリに上記ハイレベル信号又は上記ローレベル信号を書き込み、上記チップの電源投入時において、上記イネーブル端子に対する上記イネーブル信号の供給又はディゼーブル信号の供給に関わらず上記メモリに記憶された上記ハイレベル信号又は上記ローレベル信号を読み出すメモリ制御手段と、
ハイレベル信号又はローレベル信号を入力する信号入力手段と、
第１の入力端子から入力された信号と、第２の入力端子から入力された信号との論理和を算出し出力端子から出力する論理和回路と、
上記論理和回路の上記出力端子から出力された上記論理和に応じて、上記チップの動作モードを、上記チップを形成する全ての回路素子に対してアクセスを許可するテストモード、又は上記チップを形成する一部の回路素子に対してアクセスを許可するノーマルモードのいずれかに切り換える制御手段と、
上記論理和回路の上記第１の入力端子と、上記信号入力手段とを接続する、上記半導体ウェハを切断して上記複数のチップに分離する際の切断分離ライン上を経由して配線された第１の信号線と、
上記論理和回路の上記第２の入力端子と、上記メモリ制御手段とを接続する第２の信号線と、
上記論理和回路の上記出力端子と、上記メモリ制御手段の上記イネーブル端子とを接続する第３の信号線とを有する上記チップを複数備えた上記半導体ウェハを形成する工程と、
上記信号入力手段に上記ハイレベル信号を入力して、上記チップに電源投入することで、上記論理和回路からハイレベル信号として算出される上記論理和をイネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにローレベル信号を書き込む工程と、
上記信号入力手段に上記ハイレベル信号又は上記ローレベル信号を入力し、上記チップに電源を投入することで、上記論理和回路から算出される上記論理和に応じて、上記チップの動作モードを上記テストモード又は上記ノーマルモードに切り換え、それぞれのモードにおける所望のテストを行う工程と、
上記信号入力手段に上記ハイレベル信号を入力して、上記チップに電源を投入することで、上記論理和回路からハイレベル信号として算出される上記論理和をイネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにハイレベル信号を書き込む工程と、
上記半導体ウェハを上記切断分離ラインに沿って上記複数のチップに切断分離し、上記第１の信号線の電位を常にプルダウンさせる工程と、
切断分離された各チップから当該半導体装置を形成する工程と、
当該半導体装置に電源を投入することで、上記論理和回路からハイレベル信号として算出される上記論理和に応じて、当該半導体装置の動作モードを上記テストモードに切り替え、上記テストモードにおける所望のテストを行う工程と、
当該半導体装置に電源を投入することで、上記論理和回路からハイレベル信号として算出される上記論理和をイネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにローレベル信号を書き込む工程と、
当該半導体装置に電源を投入することで、上記論理和回路からローレベル信号として算出される上記論理和に応じて、当該半導体装置の動作モードを上記ノーマルモードに切り替え、上記ノーマルモードにおける所望のテストを行う工程とを備えること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハに形成された複数のチップを切断分離することで製造される半導体装置の製造工程において実施されるテストに関し、製造者側のみに許可されたテストモードをユーザ側で実行できないように制御する半導体ウェハ、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置は、所望の回路が形成されたシリコンウェハといった半導体ウェハを、スクライブラインに沿って複数のチップにダイシングし、さらにワイヤーボンディング、パッケージングといった製造プロセスを経て製品化される。半導体装置は、このような製造プロセスの様々な段階、例えば、ウェハ状態や、ダイシングされパッケージングされた製品チップ状態などで、機能が正常に動作するかどうかといったテストが実施されることになる。
【０００３】
製品チップ状態でのテストはもちろんであるが、ウェハ状態での各チップに対するテストは、ダイシングやコストのかかるパッケージングを行う前に不良品を選り分け、不良品を組み立ててしまう無駄な時間を回避し、製造コストを削減するために非常に重要な工程となっている。このように、通常、半導体装置を製造する製造工程においては、ユーザに当該半導体装置を出荷する前に複数回のテストが実施されることになる。
【０００４】
ところで、電子商取引やユーザ認証処理などを実行する際に用いられるセキュリティ関連製品に搭載される半導体装置は、例えば、内部のメモリに格納されたセキュリティデータを容易に外部から読み出されないよう秘匿性を高め、外部からのアクセスに応じて簡単に動作することがないよう動作制限などをする必要がある。このようなセキュリティ関連製品に用いられる半導体装置も、上述したような、ウェハ状態、製品チップ状態でのテストプロセスは必須となっている。特に、セキュリティの核となる回路素子は、このように秘匿情報を有する半導体装置にとって最も重要であるため、念入りなテストを実行する必要がある。
【０００５】
具体的には、このような半導体装置には、ウェハ状態、製品チップ状態のいずれにおいても、テストモード、ノーマルモードという２種類の動作モードが用意されている。テストモードとは、上述したような、セキュリティの核となる回路素子含む、あらゆる回路素子に対してアクセスできるテスト段階において用意された特別な動作モードである。これに対し、ノーマルモードとは、製品化された状態において、半導体装置が通常の機能を実行する際の動作モードであり、外部からのアクセスが制限されているモードである。秘匿情報を有する半導体装置の製造工程において、テストモード、ノーマルモードに切り換えながら、それぞれのモードで所望のテストを実行することで、最終的に形成された半導体装置の信頼性を高めることができる。
【０００６】
しかしながら、単純にテストモードと、ノーマルモードとを用意し、テスト内容に応じて、適宜モード切り替えが行えるように構成した場合、工場出荷後、つまりユーザに半導体装置が配布された段階でも容易にテストモードへ切り換えることができるため、秘匿情報の漏洩といった当該半導体装置の根幹を揺るがすような問題となってしまう。
【０００７】
このような問題を解決するために、ウェハ状態において、スクライブライン上にテストモード用のパッドを用意するといった手法が考案、開示されている（特許文献１参照。）。この特許文献１によれば、ウェハ状態では、テストモード用パッドを通して、テストモード、ノーマルモードの制御が可能であるため、テストモードでのみ実行可能なテスト、例えばセキュリティ上重要なデータを格納するＲＯＭ（Read Only Memory）のテストを実行することができる。
【０００８】
一方、製品チップにするときには、スクライブラインに沿ったダイシング（スクライブラインカット）に伴い、このテストモード用パッドが破壊される。さらに、テストモード用パッドが破壊されると、集積回路がノーマルモードに固定されるため、テストモードとすることはできず、上述したようなテストモード時にのみ実行可能な、セキュリティデータが格納されたＲＯＭに対するテストなどを実行することができなくなる。したがって、製品チップ状態では、テストモードに入ることは不可能であり、セキュリティデータといった重要なデータの漏洩を防止することができる。
【０００９】
【特許文献１】特開平１０−２５６３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したように、特許文献１で開示された手法では、製品チップ状態では、絶対にテストモードに入ることができず、ウェハ状態でしかテストモードに入ることが出来ないことになる。したがって、当該半導体装置の心臓部であるセキュリティの核となる、上述したＲＯＭなどに対しても製品チップ状態においてテストすることは非常に重要であるが、特許文献１で開示された手法では、これが全くできなくなってしまうといった問題がある。
【００１１】
そこで、本発明は、上述したような問題を解決するために案出されたものであり、半導体装置を製造する製造プロセスにおける、ウェハ状態、製品チップ状態といった各状態において、テストモード、ノーマルモードを容易に切り換えられ、それぞれのモードにおける所望のテストを実行すると共に、工場出荷時には、テストモード、ノーマルモードへの切り換えを制限して、ノーマルモードに固定させる半導体ウェハ、半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述の目的を達成するために、本発明に係る半導体ウェハは、複数のチップが形成された半導体ウェハにおいて、上記各チップは、ハイレベル信号又はローレベル信号を記憶するメモリと、イネーブル端子にイネーブル信号が供給されたことに応じて、上記メモリに上記ハイレベル信号又は上記ローレベル信号を書き込み、上記チップの電源投入時において、上記イネーブル端子に対する上記イネーブル信号の供給又はディゼーブル信号の供給に関わらず上記メモリに記憶された上記ハイレベル信号又は上記ローレベル信号を読み出すメモリ制御手段と、ハイレベル信号又はローレベル信号を入力する信号入力手段と、第１の入力端子から入力された信号と、第２の入力端子から入力された信号との論理和を算出し出力端子から出力する論理和回路と、上記論理和回路の上記出力端子から出力された上記論理和に応じて、上記チップの動作モードを、上記チップを形成する全ての回路素子に対してアクセスを許可するテストモード、又は上記チップを形成する一部の回路素子に対してアクセスを許可するノーマルモードのいずれかに切り換える制御手段とを備える。
【００１３】
そして、上記論理和回路の上記第１の入力端子は、当該半導体ウェハを切断して上記複数のチップに分離する際の切断分離ライン上を経由して配線された第１の信号線を介して、上記信号入力手段と接続されることで、上記信号入力手段から上記ハイレベル信号又は上記ローレベル信号が供給され、上記論理和回路の上記第２の入力端子は、第２の信号線を介して、上記メモリ制御手段と接続されることで、上記チップの電源投入時において、上記メモリから読み出された上記ハイレベル信号又は上記ローレベル信号が供給され、上記論理和回路の上記出力端子は、第３の信号線を介して、上記メモリ制御手段の上記イネーブル端子に接続されることで、算出された上記論理和がハイレベル信号であった場合には、上記イネーブル信号として上記イネーブル端子に供給し、算出された上記論理和がローレベル信号であった場合には、上記ディゼーブル信号として上記イネーブル端子に供給することを特徴とする。
【００１４】
また、上述の目的を達成するために、本発明に係る半導体装置は、半導体ウェハに形成された複数のチップを切断分離して製造された半導体装置であって、ハイレベル信号又はローレベル信号を記憶するメモリと、イネーブル端子にイネーブル信号が供給されたことに応じて、上記メモリに上記ハイレベル信号又は上記ローレベル信号を書き込み、上記チップの電源投入時において、上記イネーブル端子に対する上記イネーブル信号の供給又はディゼーブル信号の供給に関わらず上記メモリに記憶された上記ハイレベル信号又は上記ローレベル信号を読み出すメモリ制御手段と、第１の入力端子から入力された信号と、第２の入力端子から入力された信号との論理和を算出し出力端子から出力する論理和回路と、上記論理和回路の上記出力端子から出力された上記論理和に応じて、当該半導体装置の動作モードを、当該半導体装置を形成する全ての回路素子に対してアクセスを許可するテストモード、又は上記半導体装置を形成する一部の回路素子に対してアクセスを許可するノーマルモードのいずれかに切り換える制御手段とを備える。
【００１５】
そして、上記論理和回路の上記第１の入力端子は、電位がプルダウンされた第１の信号線と接続されることで、ローレベル信号が供給され、上記論理和回路の上記第２の入力端子は、第２の信号線を介して、上記メモリ制御手段と接続されることで、当該半導体装置の電源投入時において、上記メモリから読み出された上記ハイレベル信号又は上記ローレベル信号が供給され、上記論理和回路の上記出力端子は、第３の信号線を介して、上記メモリ制御手段の上記イネーブル端子に接続されることで、算出された上記論理和がハイレベル信号であった場合には、上記イネーブル信号として上記イネーブル端子に供給し、算出された上記論理和がローレベル信号であった場合には、上記ディゼーブル信号として上記イネーブル端子に供給し、上記メモリには、あらかじめ上記メモリ制御手段によって、ハイレベル信号が書き込まれていることを特徴とする。
【００１６】
また、上述の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体ウェハに形成された複数のチップを切断分離して製造する半導体装置の製造方法であって、ハイレベル信号又はローレベル信号を記憶するメモリと、イネーブル端子にイネーブル信号が供給されたことに応じて、上記メモリに上記ハイレベル信号又は上記ローレベル信号を書き込み、上記チップの電源投入時において、上記イネーブル端子に対する上記イネーブル信号の供給又はディゼーブル信号の供給に関わらず上記メモリに記憶された上記ハイレベル信号又は上記ローレベル信号を読み出すメモリ制御手段と、ハイレベル信号又はローレベル信号を入力する信号入力手段と、第１の入力端子から入力された信号と、第２の入力端子から入力された信号との論理和を算出し出力端子から出力する論理和回路と、上記論理和回路の上記出力端子から出力された上記論理和に応じて、上記チップの動作モードを、上記チップを形成する全ての回路素子に対してアクセスを許可するテストモード、又は上記チップを形成する一部の回路素子に対してアクセスを許可するノーマルモードのいずれかに切り換える制御手段と、上記論理和回路の上記第１の入力端子と、上記信号入力手段とを接続する、上記半導体ウェハを切断して上記複数のチップに分離する際の切断分離ライン上を経由して配線された第１の信号線と、上記論理和回路の上記第２の入力端子と、上記メモリ制御手段とを接続する第２の信号線と、上記論理和回路の上記出力端子と、上記メモリ制御手段の上記イネーブル端子とを接続する第３の信号線とを有する上記チップを複数備えた上記半導体ウェハを形成する工程と、上記信号入力手段に上記ハイレベル信号を入力して、上記チップに電源投入することで、上記論理和回路からハイレベル信号として算出される上記論理和をイネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにローレベル信号を書き込む工程と、上記信号入力手段に上記ハイレベル信号又は上記ローレベル信号を入力し、上記チップに電源を投入することで、上記論理和回路から算出される上記論理和に応じて、上記チップの動作モードを上記テストモード又は上記ノーマルモードに切り換え、それぞれのモードにおける所望のテストを行う工程と、上記信号入力手段に上記ハイレベル信号を入力して、上記チップに電源を投入することで、上記論理和回路からハイレベル信号として算出される上記論理和をイネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにハイレベル信号を書き込む工程と、上記半導体ウェハを上記切断分離ラインに沿って上記複数のチップに切断分離し、上記第１の信号線の電位を常にプルダウンさせる工程と、切断分離された各チップから当該半導体装置を形成する工程と、当該半導体装置に電源を投入することで、上記論理和回路からハイレベル信号として算出される上記論理和に応じて、当該半導体装置の動作モードを上記テストモードに切り替え、上記テストモードにおける所望のテストを行う工程と、当該半導体装置に電源を投入することで、上記論理和回路からハイレベル信号として算出される上記論理和をイネーブル信号として、上記メモリ制御手段の上記イネーブル端子に供給し、上記イネーブル信号が供給された上記メモリ制御手段によって、上記メモリにローレベル信号を書き込む工程と、当該半導体装置に電源を投入することで、上記論理和回路からローレベル信号として算出される上記論理和に応じて、当該半導体装置の動作モードを上記ノーマルモードに切り替え、上記ノーマルモードにおける所望のテストを行う工程とを備えることを特徴とする。
【発明の効果】
【００１７】
本発明は、信号入力手段にハイレベル信号を入力して、チップに電源投入することで、論理和回路からハイレベル信号として算出される論理和をイネーブル信号として、メモリ制御手段のイネーブル端子に供給し、イネーブル信号が供給されたことに応じて、メモリ制御手段によって、メモリにローレベル信号を書き込むことで、信号入力手段に入力するハイレベル信号又はローレベル信号に応じて、ウェハ状態におけるノーマルモード、テストモードの切り換えができるためそれぞれのモードにおける所望のテストを実施することを可能とする。
【００１８】
また、半導体ウェハの分離切断処理、直前において、信号入力手段にハイレベル信号を入力して、チップに電源を投入することで、メモリ制御手段のイネーブル端子にイネーブル信号を供給し、イネーブル信号が供給されたことに応じて、メモリ制御手段によって、メモリにハイレベル信号を書き込み、半導体ウェハの切断分離処理時に第１の信号線を切断することで、論理和回路の第１の入力端子に接続された第１の信号線の電位を常にローレベルにプルダウンすることができる。したがって、製品チップ状態の半導体装置に電源を投入することで、メモリから読み出されたハイレベル信号が論理和回路に供給されるため、半導体装置をテストモードに切り換えることができ、テストモードでの所望のテストを実施することを可能とする。
【００１９】
製品チップ状態の半導体装置をユーザに対して出荷する前段において、半導体装置に電源を投入することで、メモリから読み出されたハイレベル信号が論理和回路に供給されるため、メモリ制御手段のイネーブル端子にイネーブル信号を供給することができる。したがって、イネーブル信号が供給されたメモリ制御手段によって、メモリにローレベル信号を書き込むことで、ノーマルモードで固定させることができる。よって、ユーザへの出荷段階において、半導体装置は、ノーマルモードでしか動作できないため、テストモードで動作させた場合にのみアクセス可能となる半導体装置のシステム全般に関わる重要な箇所や、セキュリティに関連した領域へのアクセスを完全に防止することを可能とする。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明をする。なお、本発明は、以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることはいうまでもない。
【００２１】
｛第１の実施の形態｝
まず、図１に、本発明の第１の実施の形態として示すモード切り換え制御回路３０について説明をする。図１に示すモード切り換え制御回路３０は、図２に示す半導体ウェハであるシリコンウェハ１０上に複数形成された各チップ２０に組み込まれている。図１に示すように、チップ２０は、シリコンウェハ１０上に、いずれも半導体プロセスを経て形成された所定の機能の回路ブロック４０と、上述したモード切り換え制御回路３０とを備えている。回路ブロック４０は、上述したように半導体プロセスによってシリコンウェハ１０上に形成された回路素子によって構成されており、所望の演算処理を実行する演算回路又はメモリ回路などとして機能することになる。
【００２２】
回路ブロック４０は、チップ２０の基幹構成部であり、回路ブロック４０をどのような設計にするかによって、チップ２０を製品チップとした際の製品特性が決定されることになる。一方、モード切り換え制御回路３０は、チップ２０をノーマルモードで動作させるのか、テストモードで動作させるのかといったモード切り換え動作を制御する回路である。
【００２３】
ノーマルモードは、チップ２０に形成された回路ブロック４０を通常動作させるモードである。一方、テストモードは、回路ブロック４０を構成する全ての各回路素子が正常に動作するかどうかを検証するためのモードである。例えば、チップ２０をテストモードで動作させると、ノーマルモードでは、アクセスすることができないチップ２０が保持しているセキュアなデータに対してもアクセスすることができる。
【００２４】
図２に示すように、チップ２０は、シリコンウェハ１０を実線、点線で示したスクライブライン１１Ａ，１１Ｂにてダイシングすることで、それぞれが分離された単一のチップとなる。ダイシングにより分離された各チップ２０は、リードフレームに固定され、ワイヤーボンディング、パッケージング処理を経て、製品としての半導体装置（製品チップ）に加工されることになる。なお、以下の説明において、スクライブライン１１Ａ，１１Ｂを総称する場合には、単にスクライブライン１１と呼ぶことにする。
【００２５】
図１に示すモード切り換え制御回路３０は、パッド３１と、論理和セル３２と、不揮発性メモリであるメモリ３３と、メモリ３３へのデータの書き込み、メモリ３３からのデータの読み出しを制御するメモリコントローラ３４と、ＣＰＵ（Central Processing Unit）３５とを備えている。
【００２６】
パッド３１は、チップ２０がダイシングされていないウェハ状態において、チップ２０をテストモードで動作させるのか、ノーマルモードで動作させるのかといった、モード切り換えを指定する信号を入力するための入力端子である。例えば、チップ２０をノーマルモードで動作させる場合には、パッド３１にハイ（Ｈｉｇｈ）レベルの信号である信号“１”を入力し、テストモードで動作させる場合には、パッド３１にロー（Ｌｏｗ）レベルの信号である信号“０”を入力することにする。このパッド３１は、チップ２０に備えるようにしているが、チップ２０外のシリコンウェハ１０上に設けることもできる。しかしながら、シリコンウェハ１０上に設けた場合には、静電気が発生した場合にチップ２０が損傷してしまう虞が高くなってしまうことになる。したがって、本発明の第１の実施の形態、後述する第２の実施の形態では、このパッド３１をチップ２０側に設けることで、チップ２０に対する静電気対策をとった構成としている。
【００２７】
論理和セル３２は、入力端子Ｂから入力された信号と、入力端子Ｃから入力された信号との論理和を取り、結果を出力端子Ａから出力させる。入力端子Ｂは、信号線ＳＬ１を介して上述したパッド３１と接続されている。一方、入力端子Ｃは、信号線ＳＬ２を介してメモリコントローラ３４と接続されている。出力端子Ａは、チップ２０内の回路に、当該チップ２０をノーマルモードで動作させるのか、テストモードで動作させるのかを伝える信号線ＳＬ４と接続されている。信号線ＳＬ４で供給される信号が“１”であるときチップ２０は、テストモードとなり、信号が“０”であるときチップ２０は、ノーマルモードで動作することになる。
【００２８】
また、信号線ＳＬ４は、メモリコントローラ３４のイネーブル端子ＥＮと接続された信号線ＳＬ３に分岐されている。
【００２９】
図１に示すように、信号線ＳＬ２，ＳＬ３は、チップ２０内に納まるように配線されている。信号線ＳＬ１は、シリコンウェハ２０上に形成されたチップ２０の外にある、シリコンウェハ１０を切断してチップ２０を分離するための切断分離線であるスクライブライン１１Ａ上を経由するように配線されている。また、信号線ＳＬ１は、途中でプルダウン（Pull down）されている。
【００３０】
メモリ３３は、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）といった不揮発性のメモリであり、メモリコントローラ３４の制御に応じて、データの書き込み、書き込まれたデータの読み出しを自在にすることできる。ＥＥＰＲＯＭとしては、例えば、ＭＯＮＯＳ型（Metal Oxide Nitride Oxide Semiconductor）のＥＥＰＲＯＭを用いることができる。
【００３１】
メモリコントローラ３４は、ＣＰＵ３５の制御に応じて、メモリ３３へのデータの書き込み、書き込まれたデータの読み出しを実行する。メモリコントローラ３４のイネーブル端子ＥＮは、上述したように、信号線ＳＬ３を介して論理和セル３２の出力端子Ａと接続されている。
【００３２】
したがって、論理和セル３２の出力端子Ａからハイレベルの信号、信号“１”が出力された場合に、メモリコントローラ３４は、イネーブル状態となりＣＰＵ３５からの命令に応じたメモリ３３へのアクセスが可能となる。逆に、論理和セル３２の出力端子Ａからローレベルの信号、信号“０”が出力された場合には、メモリコントローラ３４は、ディゼーブル状態となり、メモリ３３へのアクセスが不能となる。イネーブル状態又はディセーブル状態にかかわらずメモリコントローラ３４は、メモリ３３に記憶されているデータを読み出し、レジスタ等に保持し、信号線ＳＬ２を介して論理和セル３２の入力端子Ｃに供給する。
【００３３】
また、メモリコントローラ３４は、チップ２０に電源が投入され、チップ２０の図示しないパワーオンリセット回路によるパワーオンリセット直後のリセットシーケンス中に、メモリ３３に記憶されているデータを、信号線ＳＬ２上に読み出し論理和セル３２の入力端子Ｃに供給する。
【００３４】
ＣＰＵ３５は、モード切り換え制御回路３０を統括的に制御すると共に、チップ２０に形成された回路ブロック４０も統括的に制御する。
【００３５】
このような構成のモード切り換え制御回路３０は、チップ２０がウェハ状態である場合に、チップ２０の動作モードをノーマルモード、テストモードに自由に切り換えることができ、それぞれのモードにおいてチップ２０の回路素子や動作をチェックする所望のテストを実行することができる。また、シリコンウェハ１０から各チップを切断分離して半導体装置である製品チップ状態にした場合でも、ノーマルモード、テストモードに自由に切り換えることができ、上述したような、それぞれのモードでの所望のテストを実行することができる。また、工場出荷時には、ノーマルモードに固定されるため、ユーザ側で製品チップ状態の半導体装置に対してテストモードによる動作を実行することを防止することができる。
【００３６】
以下、図３乃至図６に示すフローチャートを用いて、このように構成されるモード切り換え制御回路３０の動作について詳細に説明をする。始めに、図３に示すフローチャートを用いて、チップ２０が、スクライブライン１１によって分離されておらず、ウェハ状態である場合において、ノーマルモードと、テストモードとにモード切り換え可能な状態にセッティングをする際の動作について説明をする。
【００３７】
まず、ステップＳ１において、チップ２０に電源投入してチップ２０をブートする。チップ２０のブート時に、パッド３１に信号“１”を入力した状態で立ち上げることで、論理和セル３２の入力端子Ｂには、信号線ＳＬ１を介して信号“１”が供給される。
【００３８】
ステップＳ２において、チップ２０は、電源投入されたことに応じて、図示しないパワーオンリセット回路によりリセットされると共に、リセットシーケンス動作状態となる。上述したようにメモリコントローラ３４は、このリセットシーケンス動作中に、メモリ３３からデータを読み出し、読み出したデータを、信号線ＳＬ２を介して論理和セル３２の入力端子Ｃに供給する。なお、チップ２０は、始めてのブートであるため、この段階でメモリ３３に格納されているデータがどのような値であるかは分からないため不定値となっている。
【００３９】
ステップＳ３において、論理和セル３２は、入力端子Ｂ，Ｃに供給された値の論理和をとって、出力端子Ａから出力し、信号線ＳＬ４介してチップ２０の動作モードを切り換える。上述したように、入力端子Ｂには、パッド３１、信号線ＳＬ１を介して信号“１”が供給されているため、論理和セル３２の出力端子Ａから出力され、信号線ＳＬ４介して供給される信号も“１”となりチップ２０の動作モードを、テストモードへと切り換える。
【００４０】
また、信号線ＳＬ４から分岐された信号線ＳＬ３を介してメモリコントローラ３４のイネーブル端子ＥＮにも、信号“１”、つまりイネーブル信号が供給されるため、メモリコントローラ３４がアクティブとなり、ＣＰＵ３５による制御に応じた、メモリ３３へのアクセスが可能となる。
【００４１】
ステップＳ４において、ＣＰＵ３５は、テストモードとされたシリコンウェハ１０上に形成されたチップ２０に対して所望のテストを実行する。なお、ウェハ状態のチップ２０をテストモードとした際の所望のテストは、必ずしもこの段階で実行しなくてもよく、後で説明するように、このフローチャートにおけるルーチンが終了した後に、ウェハ状態のチップ２０をノーマルモード、テストモードと切り換えられる段階になった際に行ってもよい。
【００４２】
ステップＳ５において、ＣＰＵ３５は、メモリコントローラ３４がアクティブとなっていることに応じて、メモリコントローラ３４を制御し、メモリ３３に信号“０”を書き込ませる。このようにして、メモリ３３へ、信号“０”が書き込まれることで、ウェハ状態のチップ２０は、パッド３１に入力する信号に応じて、ノーマルモード、テストモードへと自在に切り換えることができる。これを、図４に示すフローチャートを用いて検証する。
【００４３】
［テストモード］
まず、テストモードに切り換える場合には、パッド３１に信号“１”を入力して、チップ２０をブートする（ステップＳ１１）。これにより、論理和セル３２の入力端子Ｂには、信号線ＳＬ１を介して信号“１”が供給される。チップ２０は、電源投入されたことに応じて、図示しないパワーオンリセット回路によりリセットされると共に、リセットシーケンス動作状態となる。メモリコントローラ３４は、このリセットシーケンス動作中に、メモリ３３からステップＳ５で書き込まれた信号“０”を読み出し、信号線ＳＬ２を介して論理和セル３２の入力端子Ｃに供給する（ステップＳ１２）。
【００４４】
一方、論理和セル３２の入力端子Ｂには、パッド３１、信号線ＳＬ１を介して信号“１”が供給されているため、論理和セル３２の出力端子Ａから出力され、信号線ＳＬ４介して供給される信号も“１”となりチップ２０の動作モードを、テストモードへと切り換える（ステップＳ１３）。ＣＰＵ３５は、テストモードとされたシリコンウェハ１０上に形成されたチップ２０に対して所望のテストを実行する（ステップＳ１４）。
【００４５】
［ノーマルモード］
また、ノーマルモードに切り換える場合には、パッド３１に信号“０”を入力して、チップ２０をブートする（ステップＳ１１）。これにより、論理和セル３２の入力端子Ｂには、信号線ＳＬ１を介して信号“０”が供給される。チップ２０は、電源投入されたことに応じて、図示しないパワーオンリセット回路によりリセットされると共に、リセットシーケンス動作状態となる。メモリコントローラ３４は、このリセットシーケンス動作中に、メモリ３３からステップＳ５で書き込まれた信号“０”を読み出し、信号線ＳＬ２を介して論理和セル３２の入力端子Ｃに供給する（ステップＳ１５）。
【００４６】
一方、論理和セル３２の入力端子Ｂには、パッド３１、信号線ＳＬ１を介して信号“０”が供給されているため、論理和セル３２の出力端子Ａから出力され、信号線ＳＬ４介して供給される信号も“０”となりチップ２０の動作モードを、ノーマルモードへと切り換える（ステップＳ１６）。ＣＰＵ３５は、ノーマルモードとされたシリコンウェハ１０上に形成されたチップ２０に対して所望のテストを実行する（ステップＳ１７）。
【００４７】
このように、シリコンウェハ２０に形成されチップ２０を始めて電源投入する際に、一旦、テストモードにしてからメモリ３３に、信号“０”を書き込むことで、２回目の電源投入からは、パッド３１に入力した信号レベルに応じて、チップ２０の動作モードであるノーマルモード、テストモードを自由に切り換えることができる。
【００４８】
したがって、ウェハ状態のチップ２０に対して、ノーマルモードでの動作テスト、テストモードでの回路素子のテストなどを確実に実行させることができる。
【００４９】
このように、ウェハ状態のチップ２０に対して所望のテストを実行した後、シリコンウェハ１０は、ダイシングされ製品チップとして加工されることになる。図５に示すフローチャートを用いて、シリコンウェハ１０を切断してチップ２０を分離する際に実行される工程について説明をする。ウェハ状態のチップ２０に対するテストモード、ノーマルモードによる所望のテスト終了後、シリコンウェハ１０からチップ２０を分離する際には、いきなりダイシングするのではなく、まず、ステップＳ２１〜ステップＳ２４の工程が実行されることになる。
【００５０】
ステップＳ２１において、チップ２０に電源投入してチップ２０をブートする。チップ２０のブート時に、パッド３１に信号“１”を入力した状態で立ち上げることで、論理和セル３２の入力端子Ｂには、信号線ＳＬ１を介して信号“１”が供給される。
【００５１】
ステップＳ２２において、チップ２０は、電源投入されたことに応じて、図示しないパワーオンリセット回路によりリセットされると共に、リセットシーケンス動作状態となる。上述したようにメモリコントローラ３４は、このリセットシーケンス動作中に、メモリ３３に格納されている信号“０”を読み出し、信号線ＳＬ２を介して論理和セル３２の入力端子Ｃに供給する。
【００５２】
ステップＳ２３において、論理和セル３２は、入力端子Ｂ，Ｃに供給された値の論理和をとって出力端子Ａから出力し、信号線ＳＬ４を介してチップ２０の動作モードを切り換える。上述したように、入力端子Ｂには、パッド３１、信号線ＳＬ１を介して信号“１”が供給されているため、論理和セル３２の出力端子Ａから出力され、信号線ＳＬ４介して供給される信号も“１”となり、チップ２０の動作モードをテストモードへと切り換える。
【００５３】
また、信号線ＳＬ４から分岐された信号線ＳＬ３を介してメモリコントローラ３４のイネーブル端子ＥＮにも、信号“１”、つまりイネーブル信号が供給されるため、メモリコントローラ３４がアクティブとなり、ＣＰＵ３５による制御に応じた、メモリ３３へのアクセスが可能となる。
【００５４】
ステップＳ２４において、ＣＰＵ３５は、メモリコントローラ３４がアクティブとなっていることに応じて、メモリコントローラ３４を制御し、メモリ３３に信号“１”を書き込ませる。このようにして、メモリ３３へ、信号“１”が書き込まれることで、ウェハ状態のチップ２０は、ダイシング並びに製品チップへ加工される準備が完了したことになる。
【００５５】
ステップＳ２５において、チップ２０が形成されたシリコンウェハ１０は、図２で示したスクライブライン１１にてダイシングされ、個別のチップ２０へと分離される。このとき、図１に示すように、スクライブライン１１Ａは、信号線ＳＬ１上を通過するため、モード切り換え制御回路３０が有するパッド３１と、論理和セル３２の入力端子Ｂとを接続する信号線ＳＬ１を介した接続は、切断されることになる。
【００５６】
ステップＳ２６において、シリコンウェハ１０をダイシングすることで分離された各チップ２０は、リードフレームに固定され、ワイヤーボンディング、パッケージング処理を経て、製品としての半導体装置（製品チップ）に加工されることになる。
【００５７】
このようにして、製品チップに加工されたチップ２０は、製造者の指示により、テストモードで動作させられ、所望のテストが実行されることになる。
【００５８】
ステップＳ２７において、製品チップに加工されたチップ２０に電源投入してチップ２０をブートする。上述したように、ウェハ状態からスクライブライン１１でダイシングする際に、モード切り換え制御回路３０のパッド３１と、論理和セル３２の入力端子Ｂとの接続が切断され、信号線ＳＬ１の電位がプルダウンされローレベルとなったことで、論理和セル３２の入力端子Ｂには、常にローレベルの信号である信号“０”が常に供給されることになる。
【００５９】
ステップＳ２８において、チップ２０は、電源投入されたことに応じて、図示しないパワーオンリセット回路によりリセットされると共に、リセットシーケンス動作状態となる。上述したようにメモリコントローラ３４は、このリセットシーケンス動作中に、メモリ３３に格納されている信号“１”を読み出し、信号線ＳＬ２を介して論理和セル３２の入力端子Ｃに供給する。
【００６０】
ステップＳ２９において、論理和セル３２は、入力端子Ｂ，Ｃに供給された値の論理和をとって、出力端子Ａから出力し、信号線ＳＬ４介してチップ２０の動作モードを切り換える。上述したように、入力端子Ｃには、メモリコントローラ３４によってメモリ３３から読み出された信号“１”が、信号線ＳＬ２を介して供給されているため、論理和セル３２の出力端子Ａから出力され、信号線ＳＬ４介して供給される信号も“１”となり、チップ２０の動作モードをテストモードへと切り換える。
【００６１】
また、信号線ＳＬ４から分岐された信号線ＳＬ３を介してメモリコントローラ３４のイネーブル端子ＥＮにも、信号“１”、つまりイネーブル信号が供給されるため、メモリコントローラ３４がアクティブとなり、ＣＰＵ３５による制御に応じた、メモリ３３へのアクセスが可能となる。
【００６２】
ステップＳ３０において、ＣＰＵ３５は、テストモードとされた製品チップ状態の半導体装置であるチップ２０に対して所望のテストを実行する。
【００６３】
ステップＳ３１において、製品チップとされたチップ２０に対するテストモードでテストが全て終了した場合には、工程をステップＳ３２へと進め、まだ終了していない場合には、工程をステップＳ３０へと戻す。
【００６４】
ステップＳ３２において、ＣＰＵ３５は、メモリコントローラ３４がアクティブとなっていることに応じて、メモリコントローラ３４を制御し、メモリ３３に信号“０”を書き込ませる。このようにして、製品チップとされたチップ２０は、テストモードによる所望のテスト終了後、メモリ３３へ信号“０”が書き込まれることで、再び電源投入されブートされた際には、ノーマルモードに固定され、テストモードモードへ切り換えることができなくなる。これを、図６に示すフローチャートを用いて検証する。
【００６５】
まず、ステップＳ４１において、製品チップに加工されたチップ２０に電源投入してチップ２０をブートする。上述したように、ウェハ状態からスクライブライン１１でダイシングする際に、モード切り換え制御回路３０のパッド３１と、論理和セル３２の入力端子Ｂとの接続が切断されたため、論理和セル３２の入力端子Ｂには、プルダウンされた信号線ＳＬ１に印加された信号“０”が常に供給されることになる。
【００６６】
ステップＳ４２において、製品チップに加工されたチップ２０は、電源投入されたことに応じて、図示しないパワーオンリセット回路によりリセットされると共に、リセットシーケンス動作状態となる。上述したようにメモリコントローラ３４は、このリセットシーケンス動作中に、メモリ３３に格納されている信号“０”を読み出し、信号線ＳＬ２を介して論理和セル３２の入力端子Ｃに供給する。
【００６７】
ステップＳ４３において、論理和セル３２は、入力端子Ｂ，Ｃに供給された値の論理和をとって、出力端子Ａから出力し、信号線ＳＬ４介してチップ２０の動作モードを切り換える。上述したように、入力端子Ｃには、メモリコントローラ３４によってメモリ３３から読み出された信号“０”が、信号線ＳＬ２を介して供給され、入力端子Ｂには、プルダウンされた信号線ＳＬ１からの信号“０”が供給されているため、論理和セル３２の出力端子Ａから出力され、信号線ＳＬ４介して供給される信号も“０”となり、チップ２０の動作モードをノーマルモードへと切り換える。
【００６８】
また、信号線ＳＬ４から分岐された信号線ＳＬ３を介してメモリコントローラ３４のイネーブル端子ＥＮにも、信号“０”、つまりディゼーブル信号が供給されるため、メモリコントローラ３４が非アクティブとなり、ＣＰＵ３５による制御に応じた、メモリ３３へのアクセスが不可能となる。
【００６９】
ステップＳ４４において、製造者は、ノーマルモードとされた製品チップであるチップ２０に対して所望のテストを実行する。
【００７０】
このように、スクライブライン１１Ａ上に配線された信号線ＳＬ１をダイシングによって断線させ、信号線ＳＬ１の電位をプルダウンさせると共に、メモリ３３へ信号“０”を書き込んでおくと、製品チップ状態の半導体装置であるチップ２０は、必ずノーマルモードへモード切り換えられる。したがって、製造者は、製品チップ状態の半導体装置であるチップ２０に対するテストモードでのテストが終了した時点で、メモリ３３へ信号“０”を書き込み、ノーマルモードで起動させて、ノーマルモードによるテストを行ってから出荷させる。
【００７１】
このように、パッド３１から信号を入力することができず、論理和セル３２の入力端子Ｂへ信号“０”が固定されて入力される場合、メモリ３３へ信号“０”を書き込んでおくと、一旦ノーマルモードとされた状態をテストモードへ切り換えることは不可能である。メモリ３３に書き込まれている信号“０”を信号“１”に書き換えることができれば、テストモードへ切り換えられるが、それには、メモリコントローラ３４をアクティブにする必要がある。しかしながら、論理和セル３２の出力端子Ａからの出力は、“０”以外にはなりえないので、信号線ＳＬ３から供給される信号は、メモリコントローラ３４を非アクティブにするディゼーブル信号で固定されてしまうことになる。
【００７２】
したがって、第１の実施の形態として示すモード切り換え制御回路３０を備えたチップ２０は、ウェハ状態におけるノーマルモード、テストモードの切り換えができるためそれぞれのモードにおける所望のテストを実施可能とし、製品チップとした際にも、ノーマルモード、テストモードでの所望のテストを実施可能とすることができる。さらに、出荷時には、容易にノーマルモードで固定させることができる。よって、テストモードで動作させた場合にのみアクセス可能となるチップ２０のシステム全般に関わる重要な箇所や、セキュリティに関連した領域へのアクセスを完全に防止することができる。
【００７３】
｛第２の実施の形態｝
続いて、図７を用いて、本発明の第２の実施の形態として示すモード切り換え制御回路５０について説明をする。このモード切り換え制御回路５０は、図１に示したモード切り換え制御回路３０とほぼ同じ構成であるため、同一箇所には同一符号を付し説明を省略する。
【００７４】
モード切り換え制御回路５０は、モード切り換え制御回路３０のメモリ３３を、回路ブロック４０が有する不揮発性メモリであるメモリ５２のメモリ領域５２Ｂで代用した構成となっている。メモリ５２のメモリ領域５２Ｂは、メモリ制御ブロック５１のメモリコントローラ５１Ｂで制御され、これがモード切り換え制御回路３０におけるメモリコントローラ３４に相当する。
【００７５】
一方、回路ブロック４０が備えるメモリ５２のメモリ領域５２Ａは、ＣＰＵ３５によって制御されるメモリ制御ブロック５１のメモリコントローラ５１Ａによって、書き込み及び読み出しが制御されることになる。この第２の実施の形態として示すモード切り換え制御回路５０も、上述した図３，図４，図５，図６に示したフローチャートと全く同様の動作をする。したがって、モード切り換え制御回路５０を備えたチップ２０は、ウェハ状態におけるノーマルモード、テストモードの切り換えができるため、それぞれのモードにおける所望のテストを実施可能とし、製品チップとした際にも、ノーマルモード、テストモードでの所望のテストを実施可能とすることができる。さらに、出荷時には、容易にノーマルモードで固定させることができる。よって、テストモードで動作させた場合にのみアクセス可能となるチップ２０のシステム全般に関わる重要な箇所や、セキュリティに関連した領域へのアクセスを完全に防止することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施の形態として示すモード切り換え制御回路の構成について説明するための図である。
【図２】ウェハ状態であるモード切り換え制御回路を備えたチップを示した図である。
【図３】チップがウェハ状態である場合のモード切り換え制御回路の初期設定処理動作について説明するためのフローチャートである。
【図４】チップがウェハ状態である場合のモード切り換え制御回路のモード切り換え動作について説明するためのフローチャートである。
【図５】ウェハ状態のチップを分離して製品チップとする際のモード切り換え制御回路の動作について説明するためのフローチャートである。
【図６】製品チップであるチップに電源投入した際のモード切り換え制御回路の動作について説明するためのフローチャートである。
【図７】本発明の第２の実施の形態として示すモード切り換え制御回路の構成について示した図である。
【符号の説明】
【００７７】
１０  シリコンウェハ、１１，１１Ａ，１１Ｂ  スクライブライン、２０  チップ、３０，５０  モード切り換え制御回路、３１  パッド、３２  論理和セル、３３  メモリ、３４  メモリコントローラ、３５  ＣＰＵ（Central Processing Unit）、ＳＬ１，ＳＬ２，ＳＬ３  信号線、５１  メモリ制御ブロック、５１Ａ，５１Ｂ  メモリコントローラ、５２  メモリ、５２Ａ，５２Ｂ  メモリ領域
【図１】
2006032631.tif 000003
【図２】
2006032631.tif 000004
【図３】
2006032631.tif 000005
【図４】
2006032631.tif 000006
【図５】
2006032631.tif 000007
【図６】
2006032631.tif 000008
【図７】
2006032631.tif 000009