(57)【要約】【課題】  簡易な工程で製造でき、かつ微小リーク電流の発生を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】  半導体基板１の表面に高耐圧ウェル３が形成されている。入力保護回路に含まれる高耐圧系トランジスタＮ１のドレイン領域１１ａおよびソース領域１１ｂは高耐圧ウェル３に形成されている。高耐圧系トランジスタＮ１のドレイン領域１１ａの下部に隣接するようにｐ型不純物領域４ａが形成されている。このｐ型不純物領域４ａは低耐圧系トランジスタＬＴの形成領域に形成される低耐圧ウェル４と同一の製造工程で形成されたものである。【選択図】        図３
2006013450.tif 000002
【特許請求の範囲】
【請求項１】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する第１導電型の基板と、
前記基板の主表面に形成され、第２導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタと、
前記基板の主表面に形成され、第２導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる低耐圧系トランジスタとを備え、
前記高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりも前記ゲート電極から離れた位置の下部領域とを有し、
前記下部領域と隣接する第１導電型の第１領域と、前記下部領域との接合耐圧を、前記側端部領域と隣接する第１導電型の第２領域と、前記側端部領域との接合耐圧よりも低くした、半導体装置。
【請求項２】
前記第１領域に含まれる第１導電型の不純物濃度を、前記第２領域に含まれる第１導電型の不純物濃度よりも高くした、請求項１に記載の半導体装置。
【請求項３】
前記高耐圧系トランジスタは、前記基板の主表面に形成された第１導電型の第１ウェル上に形成され、
前記低耐圧系トランジスタは、前記基板の主表面に形成され前記第１ウェルよりも高濃度の第１導電型の第２ウェル上に形成され、
前記第１領域に含まれる第１導電型の不純物濃度を、前記第２ウェルに含まれる第１導電型の不純物濃度と実質的に等しくした、請求項２に記載の半導体装置。
【請求項４】
前記側端部領域において前記第２領域と隣接する部分の第２導電型の不純物濃度を、前記下部領域において前記第１領域と隣接する部分の第２導電型の不純物濃度よりも低くした、請求項１に記載の半導体装置。
【請求項５】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する第１導電型の基板と、
前記基板の主表面に形成され、第２導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタと、
前記基板の主表面に形成され、第２導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる低耐圧系トランジスタと、
前記高耐圧系トランジスタのドレイン領域と隣接する第１導電型の不純物領域とを備え、
前記高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりも前記ゲート電極から離れた位置の下部領域とを有し、
前記不純物領域に含まれる第１導電型の不純物濃度は、前記側端部領域と隣接する第１導電型の領域に含まれる第１導電型の不純物濃度よりも高く、
前記不純物領域は、前記側端部領域に達することなく前記下部領域と隣接するように形成され、
前記高耐圧系トランジスタのゲート電極側に位置する前記不純物領域の端部は、前記高耐圧系トランジスタのゲート電極と重ならないように当該ゲート電極から離隔している、半導体装置。
【請求項６】
前記高耐圧系トランジスタは、ゲート電極の側壁上に側壁絶縁層を有し、
前記高耐圧系トランジスタのゲート電極側に位置する前記不純物領域の端部を、前記側壁絶縁層と重ならないように当該側壁絶縁層から離隔させた、請求項５に記載の半導体装置。
【請求項７】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する基板と、
前記基板の主表面に形成された第１導電型の第１ウェルと、
前記基板の主表面に形成され、かつ前記第１ウェルよりも第１導電型の不純物濃度が高い第１導電型の第２ウェルと、
前記第１ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタと、
前記第２ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ前記内部回路に含まれる低耐圧系トランジスタと、
前記高耐圧系トランジスタの前記ドレイン領域の下部に隣接するように前記第２ウェルと同一の製造工程で形成された第１導電型の不純物領域とを備えた、半導体装置。
【請求項８】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、
主表面を有する基板と、
前記基板の主表面に形成された第１導電型の第１ウェルと、
前記第１ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ前記入力保護回路に含まれる高耐圧系トランジスタとを備え、
前記高耐圧系トランジスタの前記ソース領域は、前記基板の主表面に形成された第２導電型の高濃度領域と、前記高濃度領域の側部および下部に隣接して周囲を取囲む低濃度領域とを有し、
前記高耐圧系トランジスタの前記ドレインは、前記基板の主表面に形成された第２導電型の高濃度領域と、前記高濃度領域の前記ソース側の端部の側部および下部にのみ隣接する低濃度領域とを有する、半導体装置。
【請求項９】
前記内部回路に含まれる高耐圧系トランジスタをさらに備え、
前記内部回路に含まれる前記高耐圧系トランジスタのソース領域およびドレイン領域のそれぞれは、前記基板の主表面に形成された高濃度領域と、前記高濃度領域の側部および下部に隣接して周囲を取囲む低濃度領域とを有していることを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記入力保護回路に含まれる高耐圧系トランジスタを取り囲む第１導電型の環状不純物領域と、
前記環状不純物領域に接地電位を与える接地電極とをさらに備えた、請求項１から請求項９のいずれかに記載の半導体装置。
【請求項１１】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、
基板の主表面に第１導電型の第１ウェルを形成する工程と、
前記基板の主表面に、前記第１ウェルよりも第１導電型の不純物濃度が高い第１導電型の第２ウェルを形成するとともに、前記第２ウェルと同じ製造工程で前記第１ウェル内に第１導電型の不純物領域を形成する工程と、
前記内部回路に含まれる低耐圧系トランジスタの第２導電型のソース領域およびドレイン領域を前記第２ウェルに形成し、前記入力保護回路に含まれる高耐圧系トランジスタの第２導電型のソース領域およびドレイン領域を前記第１ウェルに形成する工程とを備え、
前記高耐圧系トランジスタの前記ドレイン領域の下部に前記不純物領域が隣接するように前記高耐圧系トランジスタの前記ドレイン領域は形成される、半導体装置の製造方法。
【請求項１２】
入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、
基板の主表面に第１導電型の第１ウェルを形成する工程と、
前記基板の主表面上にゲート絶縁層を介してゲート電極層を形成する工程と、
前記ゲート電極層をマスクとして前記基板の主表面に不純物を導入することにより、前記入力保護回路に含まれる高耐圧系トランジスタのソース領域およびドレイン領域を構成する第２導電型の１対の低濃度領域を前記第１ウェルに形成する工程と、
前記ゲート電極層の側面に側壁絶縁層を形成する工程と、
前記ゲート電極層と前記側壁絶縁層とマスクパターンとをマスクとして前記基板の主表面に不純物を導入することにより、前記第１ウェルに前記ソース領域および前記ドレイン領域を構成する第２導電型の１対の高濃度領域を形成する工程とを備え、
前記ソース領域の前記高濃度領域は、前記高濃度領域の側部および下部が前記低濃度領域に取囲まれるように形成され、
前記ドレイン領域の前記高濃度領域は、前記高濃度領域の前記ソース側の端部の側部および下部のみが前記低濃度領域に取囲まれるように形成される、半導体装置の製造方法。
【請求項１３】
前記内部回路に含まれる高耐圧系トランジスタのソース領域およびドレイン領域を構成する第２導電型の１対の低濃度領域は、前記入力保護回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域を構成する第２導電型の１対の低濃度領域と同じ製造工程で形成され、
前記内部回路に含まれる前記高耐圧系トランジスタのソース領域およびドレイン領域を構成する第２導電型の１対の高濃度領域は、前記入力保護回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域を構成する第２導電型の１対の高濃度領域と同じ製造工程で形成され、
前記内部回路に含まれる前記高耐圧系トランジスタの前記ソース領域および前記ドレイン領域のそれぞれの前記低濃度領域は、前記高濃度領域の側部および下部に隣接して周囲を取囲むように形成されていることを特徴とする、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の入／出力端子には内部回路の耐圧を超える過大な電圧（サージ電圧）が静電気などにより印加される場合がある。この過大な電圧が、そのまま内部回路に印加されると、内部回路が破壊される。
【０００３】
内部回路の破壊を防ぐため、入／出力端子と内部回路との間に入力保護回路が設けられている。過大な電圧が入／出力端子に印加されると、入／出力端子から入力保護回路へ電流を流して、内部回路には過大な電圧が印加されないようになっている。
【０００４】
このような入力保護回路は、たとえば特開２００４−１５００３号公報に開示されている。この公報においては、保護回路に含まれるｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、ｎＭＯＳトランジスタと称する）のｎ型ドレイン領域の下方に接するようにｐ型拡散領域が形成されている。このｐ型拡散領域は内部素子の低耐圧系トランジスタのソース／ドレイン領域に接して形成されるｐ型ポケット領域と同じ製造工程により形成されるものである。
【特許文献１】特開２００４−１５００３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
入力保護回路を形成するトランジスタは、製造工程の増大を防ぎ低コスト化を図るために、周辺回路を形成するトランジスタと同時に形成される。周辺トランジスタは高耐圧系のトランジスタと低耐圧系のトランジスタとの２種類を有するものが多い。これは、半導体装置の外部から供給される電圧が３〜５Ｖであるのに対して、デバイス動作特性（高速性、回路面積の縮小など）の観点から、電圧降下回路（ＶＤＣ：Voltage Down Converter）を介して、半導体内部の電圧を２．５Ｖまたは１．８Ｖもしくはそれ以下に降圧して使用しているためである。
【０００６】
入力保護回路部のトランジスタは高耐圧系で形成される。これはゲート酸化膜の破壊耐圧を稼ぐためである。高耐圧系トランジスタにおいても、ＭＯＳトランジスタの微細化や短チャネル効果抑制のために、ゲート酸化膜厚の薄膜化および基板濃度の高濃度化が進んでいる。このため、入／出力端子へのサージ電圧の印加後において、入力保護回路のトランジスタにて微小なリーク電流が発生する場合がある。このような微小リーク電流の増大は、スタンバイ時の消費電流の増加などを招き問題である。
【０００７】
上記公報に開示された保護回路では、ｎＭＯＳトランジスタのドレイン領域下のｐ型拡散領域がｐ型ポケット領域と同じ製造工程により形成されるので、ｎＭＯＳトランジスタのゲート電極側に位置するドレイン領域の側端部領域にまで達するようにｐ型不純物領域は形成されることとなる。そのため、上記ドレイン領域の側端部領域近傍のｐ型不純物濃度が高くなり、該側端部領域の接合耐圧が低下する。その結果、上述した微小なリーク電流の発生を抑制することが困難となる。
【０００８】
また上記公報に開示された保護回路では、保護回路を構成するｎＭＯＳトランジスタのｎ型ドレイン領域の下方に接するｐ型拡散領域が低耐圧系トランジスタのｐ型ポケット領域と同じ製造工程により形成されるため、低耐圧系トランジスタがｐ型ポケット領域を有しない構成に適用することができない。また仮に低耐圧系トランジスタがｐ型ポケット領域を有しない構成に適用したとしても、当該ｐ型拡散領域を形成するための製造工程が別途必要となり製造工程が煩雑となりコスト低減が難しくなる。
【０００９】
本発明は上記のような課題を解決するためになされたものであり、本発明の１つの目的は、微小リーク電流の発生を抑制可能な半導体装置を提供することにある。また、本発明の他の目的は、簡易な工程で製造でき、かつ微小リーク電流の発生をも抑制可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、主表面を有する第１導電型の基板と、基板の主表面に形成され第２導電型のソース領域およびドレイン領域を有しかつ入力保護回路に含まれる高耐圧系トランジスタと、基板の主表面に形成され第２導電型のソース領域およびドレイン領域を有し、かつ内部回路に含まれる低耐圧系トランジスタとを備える。高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりもゲート電極から離れた位置の下部領域とを有し、下部領域と隣接する第１導電型の第１領域と、下部領域との接合耐圧を、側端部領域と隣接する第１導電型の第２領域と、側端部領域との接合耐圧よりも低くする。
【００１１】
本発明の他の半導体装置は、主表面を有する第１導電型の基板と、基板の主表面に形成され第２導電型のソース領域およびドレイン領域を有し、かつ入力保護回路に含まれる高耐圧系トランジスタと、基板の主表面に形成され第２導電型のソース領域およびドレイン領域を有しかつ内部回路に含まれる低耐圧系トランジスタと、高耐圧系トランジスタのドレイン領域と隣接する第１導電型の不純物領域とを備える。高耐圧系トランジスタのドレイン領域は、当該高耐圧系トランジスタのゲート電極側に位置する側端部領域と、該側端部領域よりもゲート電極から離れた位置の下部領域とを有する。上記不純物領域に含まれる第１導電型の不純物濃度は、側端部領域と隣接する第１導電型の領域に含まれる第１導電型の不純物濃度よりも高く、上記不純物領域は、側端部領域に達することなく前記下部領域と隣接するように形成される。高耐圧系トランジスタのゲート電極側に位置する不純物領域の端部は、高耐圧系トランジスタのゲート電極と重ならないように当該ゲート電極から離隔している。
【００１２】
本発明のさらに他の半導体装置は、入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、基板と、第１導電型の第１ウェルと、第１導電型の第２ウェルと、高耐圧系トランジスタと、低耐圧系トランジスタと、第１導電型の不純物領域とを備えている。基板は主表面を有している。第１導電型の第１ウェルは基板の主表面に形成されている。第１導電型の第２ウェルは、基板の主表面に形成され、かつ第１ウェルよりも第１導電型の不純物濃度が高い。高耐圧系トランジスタは、第１ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ入力保護回路に含まれている。低耐圧系トランジスタは、第２ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ内部回路に含まれている。第１導電型の不純物領域は、高耐圧系トランジスタのドレイン領域の下部に隣接するように第２ウェルと同一の製造工程で形成されている。
【００１３】
本発明のさらに他の半導体装置は、入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置であって、基板と、第１導電型の第１ウェルと、高耐圧系トランジスタとを備えている。基板は主表面を有している。第１導電型の第１ウェルは基板の主表面に形成されている。高耐圧系トランジスタは、第１ウェルに形成された第２導電型のソース領域およびドレイン領域を有し、かつ入力保護回路に含まれている。高耐圧系トランジスタのソース領域は、基板の主表面に形成された第２導電型の高濃度領域と、高濃度領域の側部および下部に隣接して周囲を取囲む低濃度領域とを有している。高耐圧系トランジスタのドレインは、基板の主表面に形成された第２導電型の高濃度領域と、高濃度領域のソース側の端部の側部および下部にのみ隣接する低濃度領域とを有している。
【００１４】
本発明の半導体装置の製造方法は、入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、以下の工程を備えている。
【００１５】
まず基板の主表面に第１導電型の第１ウェルが形成される。基板の主表面に、第１ウェルよりも第１導電型の不純物濃度が高い第１導電型の第２ウェルが形成されるとともに、第２ウェルと同じ製造工程で第１ウェル内に第１導電型の不純物領域が形成される。内部回路に含まれる低耐圧系トランジスタの第２導電型のソース領域およびドレイン領域が第２ウェルに形成され、入力保護回路に含まれる高耐圧系トランジスタの第２導電型のソース領域およびドレイン領域が第１ウェルに形成される。高耐圧系トランジスタのドレイン領域の下部に第１導電型領域が隣接するように高耐圧系トランジスタのドレイン領域が形成される。
【００１６】
本発明の他の半導体装置の製造方法は、入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置の製造方法であって、以下の工程を備えている。
【００１７】
まず基板の主表面に第１導電型の第１ウェルが形成される。基板の主表面上にゲート絶縁層を介してゲート電極層が形成される。ゲート電極層をマスクとして基板の主表面に不純物が導入されることにより、入力保護回路に含まれる高耐圧系トランジスタのソース領域およびドレイン領域を構成する第２導電型の１対の低濃度領域が第１ウェルに形成される。ゲート電極層の側面に側壁絶縁層が形成される。ゲート電極層と側壁絶縁層とマスクパターンとをマスクとして基板の主表面に不純物が導入されることにより、第１ウェルにソース領域およびドレイン領域を構成する第２導電型の１対の高濃度領域が形成される。ソース領域の高濃度領域は、その高濃度領域の側部および下部が低濃度領域に取囲まれるように形成される。ドレイン領域の高濃度領域は、その高濃度領域のソース側の端部の側部および下部のみが低濃度領域に取囲まれるように形成される。
【発明の効果】
【００１８】
本発明の半導体装置によれば、入力保護回路における高耐圧系トランジスタのドレイン領域の下部領域の接合耐圧を、該高耐圧系トランジスタのゲート電極側に位置する上記ドレイン領域の側端部領域の接合耐圧よりも低くすることができる。このため、サージ印加時に、入力保護回路の高耐圧系トランジスタのドレイン下部においてゲート端部より低い電圧で電子・正孔対を形成でき、ゲート端部での電子・正孔対の発生を抑えることができる。また寄生バイポーラトランジスタを、該低い電圧で生成された電子・正孔対でＯＮすることができる。このため、入力保護回路のゲート絶縁層へのキャリア注入を抑制することができ、微小リーク電流の発生を抑えることができる。
【００１９】
本発明の半導体装置の製造方法では、第１導電型の不純物領域が第２ウェルと同一の製造工程で形成されるため、該不純物領域を形成するために別途工程を追加する必要はなく、第２ウェル形成時のマスクのパターンを変更するだけでよい。よって、簡易な工程で微小リーク電流の発生を抑制可能な半導体装置を製造することができる。
【００２０】
本発明の他の半導体装置の製造方法では、ドレインの高濃度領域はソースの高濃度領域と同一の製造工程で形成されるため、ドレインの高濃度領域を形成するために別途工程を追加する必要はなく、ソースの高濃度領域形成時のマスクのパターンを変更するだけでよい。よって、簡易な工程で微小リーク電流の発生を抑制可能な半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の入力保護回路付近の回路構成を示す図である。
【００２２】
図１を参照して、入／出力端子と内部回路との間には、入力保護回路が配置されている。入力保護回路は、たとえばｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１と有するＣＭＯＳ（Complementary MOS）トランジスタ回路よりなっている。これらのｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１とのそれぞれは、たとえば５Ｖ以上の耐圧を有する高耐圧系のトランジスタである。
【００２３】
ｎＭＯＳトランジスタＮ１のソースおよびゲートはグランド（ＧＮＤ）電位に電気的に接続されており、ｐＭＯＳトランジスタＰ１のソースおよびゲートは電源電位に電気的に接続されており、ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１との各ドレインは互いに電気的に接続されている。
【００２４】
ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１との各ドレインに入／出力端子と内部回路との各々が電気的に接続されている。入／出力端子はたとえばボンディングパッドであり、内部回路は内部入力回路を有しており、この内部入力回路はｎＭＯＳトランジスタＮ２とｐＭＯＳトランジスタＰ２とからなるインバータを有する。ｎＭＯＳトランジスタＮ２とｐＭＯＳトランジスタＰ２は、たとえば５Ｖ以上の耐圧を有する高耐圧系トランジスタである。
【００２５】
内部回路は、上記の高耐圧系トランジスタよりも耐圧の低い低耐圧系トランジスタをも備える。ここで低耐圧系トランジスタとは、たとえば３Ｖ以下の電源電圧駆動を前提としたトランジスタである。図１の例では、内部回路が、低耐圧のｎＭＯＳトランジスタＮ３およびｐＭＯＳトランジスタＰ３とからなるインバータを有する場合を例示している。
【００２６】
図２は本発明の実施の形態１における半導体装置の入力保護回路に含まれるｎＭＯＳトランジスタの構成を示す概略平面図である。また図３は入力保護回路に含まれる高耐圧系ｎＭＯＳトランジスタと、内部回路に含まれる低耐圧系ｎＭＯＳトランジスタおよび高耐圧系ｎＭＯＳトランジスタとを示す概略断面図であり、入力保護回路における高耐圧系ｎＭＯＳトランジスタの断面は図２のＩＩＩ−ＩＩＩ線に沿う断面に対応している。
【００２７】
図３を参照して、内部回路に含まれる低耐圧系トランジスタＬＴの形成領域において、ｐ--半導体基板１上には、ｐ--半導体基板１よりもｐ型不純物濃度の高いｐ-高耐圧ウェル（第１ウェル）３が形成されている。ｐ-高耐圧ウェル３上には、このｐ-高耐圧ウェル３よりもｐ型不純物濃度の高いｐ型低耐圧ウェル（第２ウェル）４が形成されている。このｐ型低耐圧ウェル４の表面にソース領域２１およびドレイン領域２１を構成する１対のｎ型不純物領域が形成されている。ソース領域２１およびドレイン領域２１の各々は、半導体基板の表面に形成された高濃度領域（ｎ型不純物領域）２１ｂと、その高濃度領域２１ｂの側部と下部とに隣接してその周囲を取囲む低濃度領域（ｎ-不純物領域）２１ａとを有している。
【００２８】
１対のｎ型不純物領域２１に挟まれる領域上にはゲート絶縁層（たとえばゲート酸化膜）２２を介してゲート電極層２３が形成されている。ゲート電極層２３の側壁上には側壁絶縁層２４が形成されている。上記の１対のソース／ドレイン領域２１、２１と、ゲート絶縁層２２と、側壁絶縁層２４と、ゲート電極層２３とにより低耐圧系トランジスタＬＴが構成されている。
【００２９】
この低耐圧系トランジスタＬＴを覆うように層間絶縁層３０が形成されており、この層間絶縁層３０には、１対のソース／ドレイン領域２１、２１の各々に達するコンタクトホール３０ｂが形成されている。このコンタクトホール３０ｂ内には充填層（導電層：プラグ電極）３１が形成されている。この充填層３１を介してソース／ドレイン領域２１に電気的に接続するように層間絶縁層３０上には導電層３２が形成されている。
【００３０】
他方、内部回路に含まれる高耐圧系トランジスタＨＴの形成領域では、ｐ--半導体基板１上には、ｐ--半導体基板１よりもｐ型不純物濃度の高いｐ-高耐圧ウェル（第１ウェル）３が形成されている。しかし、ｐ-高耐圧ウェル３上には、ｐ型低耐圧ウェル（第２ウェル）４は形成されていない。したがって、内部回路に含まれる高耐圧系トランジスタＨＴの形成領域では、このｐ型高耐圧ウェル３の表面にソース領域６１およびドレイン領域６１を構成する１対のｎ型不純物領域が形成されている。ソース領域６１およびドレイン領域６１の各々は、半導体基板の表面に形成された高濃度領域（ｎ型不純物領域）６１ｂと、その高濃度領域６１ｂの側部と下部とに隣接してその周囲を取囲む低濃度領域（ｎ-不純物領域）６１ａとを有している。
【００３１】
１対のｎ型不純物領域６１に挟まれる領域上にはゲート絶縁層（たとえばゲート酸化膜）６２を介してゲート電極層６３が形成されている。ゲート電極層６３の側壁上には側壁絶縁層６４が形成されている。上記の１対のソース／ドレイン領域６１、６１と、ゲート絶縁層６２と、側壁絶縁層６４と、ゲート電極層６３とにより高耐圧系トランジスタＬＴが構成されている。
【００３２】
この高耐圧系トランジスタＨＴを覆うように層間絶縁層３０が形成されており、層間絶縁層３０には、１対のソース／ドレイン領域６１、６１の各々に達するコンタクトホール３０ｃが形成されている。このコンタクトホール３０ｃ内には充填層３１が形成されている。この充填層３１を介してソース／ドレイン領域６１に電気的に接続するように層間絶縁層３０上には導電層３２が形成されている。
【００３３】
図２および図３を参照して、入力保護回路に含まれる高耐圧系ｎＭＯＳトランジスタの形成領域においては、ｐ--半導体基板１上にｐ-高耐圧ウェル３が形成されている。このｐ-高耐圧ウェル３の表面にドレイン領域１１ａおよびソース領域１１ｂを構成する１対のｎ型不純物領域が形成されている。ドレイン領域１１ａおよびソース領域１１ｂの各々は、半導体基板の表面に形成された高濃度領域（ｎ型不純物領域）１１ａ２，１１ｂ２と、その高濃度領域１１ａ２，１１ｂ２の側部と下部とに隣接してその周囲を取囲む低濃度領域（ｎ-不純物領域）１１ａ１，１１ｂ１とを有している。
【００３４】
ドレイン領域１１ａとソース領域１１ｂとに挟まれる領域上にはゲート絶縁層（たとえばゲート酸化膜）１２を介してゲート電極層１３が形成されている。ゲート電極層１３の側壁上には側壁絶縁層１４が形成されている。上記の１対のソース／ドレイン領域１１ａ、１１ｂと、ゲート絶縁層１２と、側壁絶縁層１４と、ゲート電極層１３とにより高耐圧系トランジスタＮ１が構成されている。
【００３５】
この高耐圧系トランジスタＮ１のドレイン領域１１ａのソース側端部（ゲート下側領域）を避けた部分のドレイン領域１１ａの下部に隣接するようにｐ型不純物領域４ａが形成されている。このｐ型不純物領域４ａは低耐圧ウェル４と同じ製造工程で形成されるものであり、基板表面からの拡散深さおよびその深さ方向の不純物濃度分布において低耐圧ウェル４と同じである。
【００３６】
ｐ型不純物領域４ａのｐ型不純物の濃度はたとえば５×１０16ｃｍ-3以上５×１０17ｃｍ-3以下であり、その不純物濃度のピークはたとえば半導体基板の表面から深さ方向（基板の厚み方向）に０．３μｍ以上０．５μｍ以下の範囲内に位置している。
【００３７】
ｐ型不純物領域４ａは、入力保護回路における高耐圧系トランジスタのゲート電極層１３側に位置するドレイン領域１１ａの側端部領域よりもゲート電極層１３から離れた位置の下部領域と隣接する位置に形成される。このｐ型不純物領域４ａに含まれるｐ型不純物濃度は、ｐ-高耐圧ウェル３ａに含まれるｐ型不純物濃度よりも高いので、ドレイン領域１１ａの下部領域と隣接するｐ-高耐圧ウェル３内の領域（ｐ型不純物領域４ａ内の領域：第１領域）と、上記下部領域との接合耐圧を、ドレイン領域１１ａの側端部領域と隣接するｐ-高耐圧ウェル３内の領域（第２領域）と、該側端部領域との接合耐圧よりも低くすることができる。
【００３８】
また、ｐ型不純物領域４ａは、上記側端部領域に達することなくドレイン領域１１ａの下部領域と隣接するように形成される。さらに、高耐圧系トランジスタのゲート電極層１３側に位置するｐ型不純物領域４ａの端部は、図２および図３に示すように、高耐圧系トランジスタのゲート電極層１３や側壁絶縁層１４と重ならないように当該ゲート電極層１３や側壁絶縁層１４から離隔している。たとえば、高耐圧系トランジスタのゲート電極層１３側に位置するｐ型不純物領域４ａの端部は、ドレイン領域１１ａ側のゲート電極層１３の側壁から１μｍ程度離れた箇所に配置される。
【００３９】
図２に示すように、高耐圧系トランジスタＮ１を取り囲むように環状のｐ型高濃度不純物領域（ガードリング領域）７０を形成する。該ｐ型高濃度不純物領域７０に含まれるｐ型不純物濃度は、ｐ型不純物領域４ａに含まれるｐ型不純物濃度よりも高く、たとえば１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下程度である。ｐ型高濃度不純物領域７０上には、単数または複数のコンタクト部７１を形成する。図２の例では、高耐圧系トランジスタＮ１の全周にわたって複数のコンタクト部７１を形成している。ｐ型高濃度不純物領域７０は、該コンタクト部７１を介して接地電極と接続される。それにより、ｐ型高濃度不純物領域７０に接地電位を与えることができる。
【００４０】
高耐圧系トランジスタＮ１を覆うように層間絶縁層３０が形成されており、この層間絶縁層３０にはドレイン領域１１ａおよびソース領域１１ｂの各々に達するコンタクトホール３０ａが形成されている。このコンタクトホール３０ａ内には充填層３１が形成されている。この充填層３１を介してドレイン領域１１ａおよびソース領域１１ｂの各々に電気的に接続するように層間絶縁層３０上には導電層３２が形成されている。
【００４１】
図３に示すように、ｐ型高濃度不純物領域７０上に位置する層間絶縁層３０には、ｐ型高濃度不純物領域７０に達するコンタクトホール３０ｄが形成され、該コンタクトホール３０ｄ内にも、充填層３１が形成されている。この充填層３１上には導電層３２が形成され、充填層３１を介して導電層３２がｐ型高濃度不純物領域７０と電気的に接続される。ｐ型高濃度不純物領域７０上に位置する導電層３２には接地電位が与えられ、ｐ型高濃度不純物領域７０上に位置する充填層３１は、ｐ型高濃度不純物領域７０に接地電位を与える接地電極として機能する。
【００４２】
なお半導体基板１の表面は、素子分離構造２（たとえばフィールド酸化膜、溝内が絶縁層により充填されたトレンチ分離など）により電気的に分離されている。図２および図３の例では、素子分離構造２間にｐ型高濃度不純物領域７０が形成される。
【００４３】
また、たとえば０．２５μｍルールでの低耐圧系トランジスタのゲート酸化膜２２の膜厚ＴOXは５．５ｎｍ以下であり、ゲート電極層２３の線幅Ｌｇは０．２５μｍである。また、たとえば５Ｖの耐圧の高耐圧系トランジスタのゲート酸化膜１２の膜厚ＴOXは１５ｎｍ以下であり、ゲート電極層１３の線幅は０．５μｍである。つまり、図３にも示すように、高耐圧系トランジスタのゲート絶縁層の厚みは、低耐圧系トランジスタのゲート絶縁層の厚みよりも厚く、高耐圧系トランジスタのゲート電極幅は、低耐圧系トランジスタのゲート電極幅よりも大きい。
【００４４】
次に、図４〜図８を用いて、本実施の形態の製造方法について説明する。
図４〜図８は、本発明の実施の形態１の製造方法を工程順に示す概略断面図である。図４を参照して、ｐ--半導体基板１の表面に素子分離構造２が形成される。
【００４５】
図５を参照して、高耐圧系トランジスタ形成領域および低耐圧系トランジスタ形成領域の双方に、ｐ-高耐圧ウェル３が形成される。ｐ-高耐圧ウェル３の形成にあたっては、たとえば、パンチスルー調整および分離能力確保のためにボロン（Ｂ）が７０〜１２０ｋｅＶの注入エネルギー、２×１０12ｃｍ-2以下のドープ量でイオン注入された後に、トランジスタのしきい値電圧調整のためにボロンが３０〜６０ｋｅＶの注入エネルギー、２×１０12ｃｍ-2以下のドープ量でイオン注入される。
【００４６】
図６を参照して、写真製版技術により半導体基板上にフォトレジストのパターン（マスクパターン）５１が形成され、パターン５１をマスクとしてｐ型不純物がたとえばイオン注入などにより半導体基板に導入される。このパターン５１は、後の工程で形成されるゲート電極層１３の形成領域を少なくとも覆うようにパターニングされる。たとえば、後の工程で形成されるゲート電極層１３のドレイン領域11ａ側の側壁位置から１μｍ程度離れた位置に端部を有するようにパターン５１を形成する。
【００４７】
上記のイオン注入工程により、低耐圧系トランジスタ形成領域にｐ型の低耐圧ウェル４が形成され、高耐圧系トランジスタ形成領域にｐ型不純物領域４ａが形成される。低耐圧ウェル４とｐ型不純物領域４ａとの形成にあたっては、たとえば、パンチスルー調整および分離能力確保のためにボロン（Ｂ）が７０〜１２０ｋｅＶの注入エネルギー、３×１０12ｃｍ-2以下のドープ量でイオン注入された後に、トランジスタのしきい値電圧調整のためにボロンが３０〜６０ｋｅＶの注入エネルギー、１×１０13ｃｍ-2以下のドープ量でイオン注入される。この後、パターン５１はたとえばアッシングなどにより除去される。
【００４８】
図７を参照して、低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域の双方において、半導体基板の表面上にゲート絶縁層１２、２２、６２を介してゲート電極層１３、２３、６３が形成される。このとき、図７の例では、高耐圧系トランジスタのゲート電極層１３、６３の幅を、低耐圧系トランジスタのゲート電極層２３の幅よりも大きくしている。また、高耐圧系トランジスタのゲート絶縁層１２、６２の厚みを、低耐圧系トランジスタのゲート絶縁層２２の厚みよりも厚くしている。
【００４９】
図８を参照して、ゲート電極層１３、２３、６３や、写真製版などにより形成されｐ型高濃度不純物領域７０の形成領域を覆う図示しないフォトレジストのパターン（図８のパターン５４と同様の形状のパターン）などをマスクとしてｎ型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、保護回路ｎＭＯＳトランジスタ形成領域にｎ型の低濃度領域１１ａ1、１１ｂ1が形成され、内部回路の低耐圧系トランジスタ形成領域にｎ型の低濃度領域２１ａ、２１ａが形成され、内部回路の高耐圧系トランジスタ形成領域にｎ型の低濃度領域６１ａ、６１ａが形成される。この後、上記のパターンはたとえばアッシングなどにより除去される。
【００５０】
なお上記の例では、低耐圧系の低濃度領域２１ａ、２１ａと、高耐圧系の低濃度領域１１ａ1、１１ｂ1および低濃度領域６１ａ、６１ａとが同時に形成される場合について説明したが、別々のイオン注入工程により形成されてもよい。この場合には、高耐圧系の低濃度領域１１ａ1、１１ｂ1および低濃度領域６１ａ、６１ａの形成にあたっては、たとえば、リン（Ｐ）が２０〜５０ｋｅＶの注入エネルギー、１×１０13ｃｍ-2以上３×１０13ｃｍ-2以下のドープ量でイオン注入された後に、拡散のための熱処理が行われる。また低耐圧系の低濃度領域２１ａ、２１ａの形成にあたっては、たとえば、ヒ素（Ａｓ）が２０〜５０ｋｅＶの注入エネルギー、１×１０14ｃｍ-2以上５×１０14ｃｍ-2以下のドープ量でイオン注入される。
【００５１】
次に、ゲート電極層１３、２３、６３の各側壁上に側壁絶縁層１４、２４、６４を形成する。この側壁絶縁層１４、２４、６４は、絶縁層の堆積とエッチバックなどの手法で形成可能である。そして、ゲート電極層１３、２３、６３、側壁絶縁層１４、２４、６４、および写真製版などにより形成されｐ型高濃度不純物領域７０の形成領域を覆うパターン５４などをマスクとしてｎ型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、保護回路ｎＭＯＳトランジスタ形成領域にｎ型の高濃度領域１１ａ2、１１ｂ2が形成され、内部回路の低耐圧系トランジスタ形成領域にｎ型の高濃度領域２１ｂ、２１ｂが形成され、内部回路の高耐圧系トランジスタ形成領域にｎ型の高濃度領域６１ｂ、６１ｂが形成される。これらの高濃度領域１１ａ2、１１ｂ2、高濃度領域２１ｂ、２１ｂおよび高濃度領域６１ｂ、６１ｂの形成にあたっては、たとえば、ヒ素（Ａｓ）が３０〜５０ｋｅＶの注入エネルギー、１×１０15ｃｍ-2以上５×１０15ｃｍ-2以下のドープ量でイオン注入される。
【００５２】
この際、内部回路の低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域のそれぞれにおいては、低濃度領域２１ａ、６１ａの各々が高濃度領域２１ｂ、６１ｂの各々の側部と下部とに隣接してその周囲を取囲むように高濃度領域２１ｂ、６１ｂが形成される。
【００５３】
また保護回路ｎＭＯＳトランジスタ形成領域においては、低濃度領域１１ｂ1が高濃度領域１１ｂ2の側部と下部とに隣接してその周囲を取囲むように形成され、また低濃度領域１１ａ1が、高濃度領域１１ａ2の側部と下部とに隣接してその周囲を取囲むように形成される。その結果、本実施の形態１では、ｐ型不純物領域４ａは、低濃度領域１１ａ1と隣接して形成されることとなる。この後、パターン５４をたとえばアッシングなどにより除去する。
【００５４】
なお、上記高濃度領域１１ａ2、１１ｂ2、２１ｂ、６１ｂの場合も、これらを同時に形成してもよいが、これらを別々のイオン注入工程により形成してもよい。その後、ｐＭＯＳトランジスタ等の他の素子を形成する。そして、ｐＭＯＳトランジスタのソース／ドレイン等のｐ型不純物領域の形成の際に、ｐ型高濃度不純物領域７０を形成する。なお、ｎＭＯＳトランジスタやｐＭＯＳトランジスタの形成前にｐ型高濃度不純物領域７０を形成することも可能である。このように半導体基板上に各種素子を形成した後、図３に示す層間絶縁層３０、充填層３１、導電層３２などを形成する。以上の工程を経て図３に示す半導体装置が完成する。
【００５５】
次に、本実施の形態の入力保護回路においてサージ電圧を逃がすメカニズムについて説明する。
【００５６】
図１において入／出力端子に電圧サージ（正チャージ）が入力された場合、図３に示す入力保護回路のｎＭＯＳトランジスタＮ１のドレイン領域１１ａの電位が上昇する。その結果、ドレイン領域１１ａと周囲のｐ型領域（３、４ａ）との間に大きな電位勾配が生じる。それによりアバランシェによる電子・正孔対が形成される。このようにして形成された正孔は、高耐圧ウェル３中へと流れ込み、図９（ｂ）の点線から実線に示すように高耐圧ウェル３の電位が下がる。ソース−ドレイン間で高耐圧ウェル３の電位が下がるため、ドレイン領域１１ａと高耐圧ウェル３とソース領域１１ｂとからなる寄生バイポーラトランジスタがパンチスルーを生じて導通状態（ＯＮ状態）となり、サージ電圧がＧＮＤ（接地）ラインに抜ける。
【００５７】
なお、図９（ａ）は高耐圧ウェル３の電位が下がった状態を示すｎＭＯＳトランジスタの構成を示す図であり、図９（ｂ）は高耐圧ウェル３の各位置における電位を示す図である。
【００５８】
本実施の形態によれば、ｎ型ドレイン領域の下部領域とｐ型領域との接合耐圧を低くでき、かつ上記寄生バイポーラトランジスタのパンチスルーを生じさせやすく、かつ微小リーク電流の発生を抑制できる構成を簡易な工程で形成することができる。以下、そのことを説明する。
【００５９】
まず微小リーク電流の増大のメカニズムについて説明する。
問題となる微小リーク電流は、ＧＩＤＬ（Gate Induced Drain Leakage）機構により発生している。
【００６０】
サージ電圧の印加により、ゲート／ドレイン近傍に高電界領域が生じ、アバランシェ降伏による電子・正孔対が形成される。この電子・正孔対はドレイン接合のいろんな部分で発生する。たとえば、入力保護回路の平面図を示す図１０に示すように、（ａ）素子分離構造２と接する接合部、（ｂ）基板との接合部分、（ｃ）ゲート電極層１３の端部領域などで電子・正孔対は発生する。
【００６１】
一般に、ゲート電極層１３の端部と接する部分（ｃ）で決まる耐圧（ゲート端耐圧ＢＶｄｓ）が、分離領域（ａ）や基板領域（ｂ）で決まる耐圧（接合耐圧ＢＶｊ）よりも低い。たとえば、５Ｖの耐圧の高耐圧系のｎＭＯＳトランジスタクラスのゲート端耐圧ＢＶｄｓは１０．５Ｖ、接合耐圧ＢＶｊは１３Ｖである。
【００６２】
すなわち、ある１種類のトランジスタのウェルとソース／ドレインとの接合で形成されたトランジスタでは、ゲート電極層の端部近傍で電子・正孔対が主に発生する。この形成された電子・正孔対のうち、たとえば電子が図１１に示すように入力保護回路のｎＭＯＳトランジスタＮ１のゲート電極層１３のドレイン領域１１ａ側の端部に捕獲される。そうすると、サージ印加後に電圧が加わった場合、図１１の領域Ｉ（平面的にみてゲート電極層１３とドレイン領域１１ａの接合の重なる領域、つまりゲート電極層１３真下のドレイン領域１１ａの接合）では、ドレイン領域１１ａ内部に図１２に示すような高電界領域が生じ、シリコン基板のバランスバンド（valance band）からコンダクションバンド（conduction band）への電子トンネリングによる電子・正孔対が発生する。これがＧＩＤＬ機構である。そしてこのＧＩＤＬ機構により発生した電子・正孔対により図１３に示すように微小リーク電流が発生し増大する。
【００６３】
なお、図１２は図１１のＸＩＩ−ＸＩＩ線に沿う各位置における電位を示す図である。また図１３はサージ電圧印加後において微小リーク電流が生じることを示す図である。
【００６４】
本実施の形態においては、図３に示すようにドレイン領域１１ａの下部にｐ型不純物領域４ａが隣接している。このｐ型不純物領域４ａは低耐圧ウェル４と同じ製造工程で製造され、ｐ-高耐圧ウェル３よりもｐ型不純物の濃度が高い。このため、ドレイン領域１１ａとｐ型不純物領域４ａとの接合部において耐圧を低くすることができる。これにより、図１０に示す分離領域（ａ）や基板領域（ｂ）の耐圧（接合耐圧ＢＶｊ）をゲート電極層１３の端部と接する部分（ｃ）で決まる耐圧（ゲート端耐圧ＢＶｄｓ）よりも低くすることができる。このため、サージ電圧の印加時には、ゲート端部の耐圧よりも低い電圧でドレイン領域１１ａとｐ型不純物領域４ａとの接合部に電子・正孔対を形成することができ、ゲート端部のドレイン領域１１ａで電子・正孔対の発生を防ぐことができる。また寄生バイポーラトランジスタを、該低い電圧で生成された電子・正孔対でＯＮさせることができる。よって、入力保護回路のゲート絶縁層へのキャリアの注入を抑制することができ、結果として上記ＧＩＤＬ機構に基づく微小リーク電流の発生を抑制することができる。
【００６５】
つまり、デバイスの微細化に伴い、高耐圧系トランジスタの基板濃度が上昇し、サージ電圧を逃しにくくなってなってきたことによりサージ印加後に発生するＧＩＤＬ起因の微小リーク電流の増大を防ぐことができる。なお、ドレイン領域１１ａの側端部領域にｐ型不純物領域４ａが達しないようにすることで、上述の微小リーク電流の抑制効果は顕著なものなり得る。また、高耐圧系トランジスタのゲート電極側に位置するｐ型不純物領域４ａの端部を、高耐圧系トランジスタのゲート電極や側壁絶縁層と重ならないように当該ゲート電極や側壁絶縁層から離隔することにより、上述の微小リーク電流の抑制効果はさらに顕著なものなり得る。
【００６６】
また、ｐ型高濃度不純物領域７０を形成することにより、ドレイン領域１１ａとｐ型不純物領域４ａとの接合部で発生した電子・正孔対がｐ型高濃度不純物領域７０の周囲のデバイスに悪影響を及ぼすのを回避することができる。さらに、実際にパンチスルーを起こすチャネル形成領域の真下には、ｐ型不純物領域４ａよりもｐ型不純物濃度の低い高耐圧ウェル３が位置しているため、高耐圧ウェル３内を空乏層が伸びやすく上記パンチスルーを起こすことが容易となる。
【００６７】
さらに、本実施の形態のようにドレイン領域１１ａの側端部領域にｐ型不純物領域４ａが達しないようにｐ型不純物領域４ａを入力保護回路の高耐圧系トランジスタのゲート電極から離隔させることで、ドレイン領域１１ａの接合耐圧の、ゲート電圧に対する依存性を軽減することができる。以下その理由について図２３を用いて説明する。
【００６８】
たとえば特開２００４−１５００３号公報に記載のように、ｎ型ドレイン領域の下方に接するｐ型拡散領域を、ｐ型ポケット領域と同じ製造工程で形成すると、前述のようにｐ型拡散領域の形成の際にｐ型不純物が拡散して、ドレイン領域のゲート電極側に位置する側端部領域近傍にまで達してしまう。そのため、ドレイン領域の上記側端部領域近傍の領域におけるｐ型不純物濃度が高くなり、当該領域におけるドレイン領域の接合耐圧が低下するとともに、当該領域のポテンシャルがゲート電圧の影響を受け易くなる。そのため、図２３に従来例として示すように、ゲート電圧（Ｖｇ）を変動させることで、ドレイン領域の接合耐圧が変化してしまう。
【００６９】
それに対し、本実施の形態のようにドレイン領域１１ａの側端部領域にｐ型不純物領域４ａが達しないようにすることで、ゲート電極の端部近傍に位置する基板内のｐ型不純物濃度が高くなるのを回避しながら、ドレイン領域１１ａの下部にのみ積極的に接合耐圧の低い領域を形成することができる。その結果、ドレイン領域の上記側端部領域近傍の領域における接合耐圧が低下するのを抑制することができ、またゲート電圧を変動させた場合でも、ドレイン領域１１ａの接合耐圧が変動するのを回避することができる。
【００７０】
また図３に示すｐ型不純物領域４ａは低耐圧ウェル４と同じ製造工程で形成されるため、ｐ型不純物領域４ａを形成するために別途工程を追加する必要はなく、低耐圧ウェル４形成時のマスクのパターンを変更するだけでよい。よって、簡易な工程で半導体装置を製造することができる。
【００７１】
なお本実施の形態においては、高耐圧系トランジスタとしてｎＭＯＳトランジスタＮ１の場合について説明したが、本発明は高耐圧系トランジスタとしてｐＭＯＳトランジスタＰ１にも同様に適用することができる。この場合には、図３に示す各要素の導電型が逆導電型となる。
【００７２】
また低耐圧ウェル４は、低耐圧系トランジスタＬＴの形成領域において低耐圧系トランジスタＬＴのチャネル形成領域の全体に形成されており、かつ半導体基板の深部にまで形成されている点においてポケット領域とは異なる。
【００７３】
（実施の形態２）
図１４は、本発明の実施の形態２における半導体装置の入力保護回路に含まれる高耐圧系ｎＭＯＳトランジスタと、内部回路に含まれる低耐圧系ｎＭＯＳトランジスタおよび高耐圧系ｎＭＯＳトランジスタとを示す概略断面図であり、入力保護回路に含まれる高耐圧系ｎＭＯＳトランジスタの断面は図２のＩＩＩ−ＩＩＩ線に沿う断面に対応している。
【００７４】
図１４を参照して、内部回路に含まれる低耐圧系トランジスタＬＴの形成領域においては、ｐ--半導体基板１上にｐ-高耐圧ウェル３が形成されており、ｐ-高耐圧ウェル３上にｐ型低耐圧ウェル４が形成されている。このｐ型低耐圧ウェル４の表面にソース領域２１およびドレイン領域２１を構成する１対のｎ型不純物領域が形成されている。１対のｎ型不純物領域２１、２１の各々は、半導体基板の表面に形成された高濃度領域（ｎ型不純物領域）２１ｂと、その高濃度領域２１ｂの側部と下部とに隣接してその周囲を取囲む低濃度領域（ｎ-不純物領域）２１ａとを有している。１対のｎ型不純物領域２１に挟まれる領域上にはゲート絶縁層２２を介してゲート電極層２３が形成されている。このゲート電極層２３の側壁には側壁絶縁層２４が形成されている。１対のソース／ドレイン領域２１、２１と、ゲート絶縁層２２と、ゲート電極層２３とにより低耐圧系トランジスタＬＴが構成されている。
【００７５】
この低耐圧系トランジスタＬＴを覆うように層間絶縁層３０が形成されており、この層間絶縁層３０には１対のソース／ドレイン領域２１、２１の各々に達するコンタクトホール３０ｂが形成されている。このコンタクトホール３０ｂ内には充填層３１が形成されている。この充填層３１を介してソース／ドレイン領域２１に電気的に接続するように層間絶縁層３０上には導電層３２が形成されている。
【００７６】
内部回路に含まれる高耐圧系トランジスタＨＴの形成領域においては、ｐ--半導体基板１上にｐ-高耐圧ウェル３が形成されている。このｐ-高耐圧ウェル３の表面にソース領域６１およびドレイン領域６１を構成する１対のｎ型不純物領域が形成されている。１対のｎ型不純物領域６１、６１の各々は、半導体基板の表面に形成された高濃度領域（ｎ型不純物領域）６１ｂと、その高濃度領域６１ｂの側部と下部とに隣接してその周囲を取囲む低濃度領域（ｎ-不純物領域）６１ａとを有している。１対のｎ型不純物領域６１に挟まれる領域上にはゲート絶縁層６２を介してゲート電極層６３が形成されている。このゲート電極層６３の側壁には側壁絶縁層６４が形成されている。１対のソース／ドレイン領域６１、６１と、ゲート絶縁層６２と、ゲート電極層６３とにより高耐圧系トランジスタＨＴが構成されている。
【００７７】
この高耐圧系トランジスタＨＴを覆うように層間絶縁層３０が形成されており、この層間絶縁層３０には１対のソース／ドレイン領域６１、６１の各々に達するコンタクトホール３０ｃが形成されている。このコンタクトホール３０ｃ内には充填層３１が形成されている。この充填層３１を介してソース／ドレイン領域２１に電気的に接続するように層間絶縁層３０上には導電層３２が形成されている。
【００７８】
入力保護回路に含まれる高耐圧系ｎＭＯＳトランジスタ（以下、保護回路ｎＭＯＳトランジスタと称する）の形成領域においては、ｐ--半導体基板１上にｐ-高耐圧ウェル３が形成されている。このｐ-高耐圧ウェル３の表面にドレイン領域１１ａおよびソース領域１１ｂを構成する１対のｎ型不純物領域が形成されている。
【００７９】
ソース領域１１ｂは、半導体基板の表面に形成された高濃度領域（ｎ型不純物領域）１１ｂ2と、その高濃度領域１１ｂ2の側部と下部とに隣接してその周囲を取囲む低濃度領域（ｎ-不純物領域）１１ｂ1とを有している。ドレイン領域１１ａは、半導体基板の表面に形成された高濃度領域（ｎ型不純物領域）１１ａ2と、その高濃度領域１１ａ2のソース側の端部の側部と下部にのみ隣接する低濃度領域（ｎ-不純物領域）１１ａ1とを有している。
【００８０】
１対のｎ型不純物領域１１ａと１１ｂとに挟まれる領域上にはゲート絶縁層１２を介してゲート電極層１３が形成されている。この１対のソース／ドレイン領域１１ａ、１１ｂと、ゲート絶縁層１２と、ゲート電極層１３とにより保護回路ｎＭＯＳトランジスタＮ１が構成されている。
【００８１】
この高耐圧系トランジスタＮ１を覆うように層間絶縁層３０が形成されており、この層間絶縁層３０にはドレイン領域１１ａおよびソース領域１１ｂの各々に達するコンタクトホール３０ａが形成されている。このコンタクトホール３０ａ内には充填層３１が形成されている。この充填層３１を介してドレイン領域１１ａおよびソース領域１１ｂの各々に電気的に接続するように層間絶縁層３０上には導電層３２が形成されている。
【００８２】
なお半導体基板１の表面は、素子分離構造２（たとえばフィールド酸化膜、溝内が絶縁層により充填されたトレンチ分離など）により電気的に分離されている。
【００８３】
図１５（ａ）は、図１４のＸＶＡ−ＸＶＡ断面の不純物濃度分布を示す図であり、図１５（ｂ）は、図１４のＸＶＢ−ＸＶＢ断面の不純物濃度分布を示す図である。
【００８４】
高濃度領域１１ａ2のソース側の端部には低濃度領域１１ａ1が形成されているため、図１５（ａ）に示すように、その部分におけるドレイン領域１１ａとｐ-高耐圧ウェル３とのｐｎ接合部の不純物濃度分布は比較的に緩やかになっている。一方、それ以外の部分（ドレイン領域１１ａの下部領域）近傍では低濃度領域１１ａ1が形成されていないため、高濃度領域１１ａ2がｐ-高耐圧ウェル３と直接隣接している。このため、この部分におけるドレイン領域１１ａとｐ-高耐圧ウェル３とのｐｎ接合部の不純物濃度分布は比較的に急峻になっている。このため、ドレイン領域１１ａはソース側の端部よりもそれ以外の部分で耐圧が低くなる構成を有している。
【００８５】
次に、本実施の形態の製造方法について説明する。
図１６〜図２２は、本発明の実施の形態２の製造方法を工程順に示す概略断面図である。図１６を参照して、ｐ--半導体基板１の表面に素子分離構造２が形成される。
【００８６】
図１７を参照して、保護回路ｎＭＯＳトランジスタ形成領域、低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域の各々に、ｐ-高耐圧ウェル３が形成される。ｐ-高耐圧ウェル３の形成にあたっては、たとえば、パンチスルー調整および分離能力確保のためにボロン（Ｂ）が７０〜１２０ｋｅＶの注入エネルギー、２×１０12ｃｍ-2以下のドープ量でイオン注入された後に、トランジスタのしきい値電圧調整のためにボロンが３０〜６０ｋｅＶの注入エネルギー、２×１０12ｃｍ-2以下のドープ量でイオン注入される。
【００８７】
図１８を参照して、写真製版技術により半導体基板上にフォトレジストのパターン５２が形成され、このパターン５２をマスクとしてｐ型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、低耐圧系トランジスタ形成領域にｐ型の低耐圧ウェル４が形成される。低耐圧ウェル４の形成にあたっては、たとえば、パンチスルー調整および分離能力確保のためにボロン（Ｂ）が７０〜１２０ｋｅＶの注入エネルギー、３×１０12ｃｍ-2以下のドープ量でイオン注入された後に、トランジスタのしきい値電圧調整のためにボロンが３０〜６０ｋｅＶの注入エネルギー、１×１０13ｃｍ-2以下のドープ量でイオン注入される。この後、パターン５２はたとえばアッシングなどにより除去される。
【００８８】
図１９を参照して、保護回路ｎＭＯＳトランジスタ形成領域、低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域の各々において、半導体基板の表面上にゲート絶縁層１２、２２、６２のそれぞれを介してゲート電極層１３、２３、６３が形成される。本実施の形態においても、高耐圧系トランジスタのゲート電極層１３、６３の幅を、低耐圧系トランジスタのゲート電極層２３の幅よりも大きくし、高耐圧系トランジスタのゲート絶縁層１２、６２の厚みを、低耐圧系トランジスタのゲート絶縁層２２の厚みよりも厚くしている。
【００８９】
図２０を参照して、ゲート電極層１３、２３、６３、写真製版などにより形成したフォトレジストのパターン５３などをマスクとしてｎ型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、保護回路ｎＭＯＳトランジスタ形成領域にｎ型の低濃度領域１１ａ1、１１ｂ1が形成され、低耐圧系トランジスタ形成領域にｎ型の低濃度領域２１ａ、２１ａが形成され、高耐圧系トランジスタ形成領域にｎ型の低濃度領域６１ａ、６１ａが形成される。この後、パターン５３はたとえばアッシングなどにより除去される。この際、保護回路ｎＭＯＳトランジスタ形成領域の低濃度領域１１ａ1はゲート電極層１３の端部付近にのみ形成される。
【００９０】
なお上記の例では、低耐圧系の低濃度領域２１ａ、２１ａと、高耐圧系の低濃度領域１１ａ1、１１ｂ1および低濃度領域６１ａ、６１ａとが同時に形成される場合について説明したが、別々のイオン注入工程により形成されてもよい。この場合には、高耐圧系の低濃度領域１１ａ1、１１ｂ1および低濃度領域６１ａ、６１ａとの形成にあたっては、たとえば、リン（Ｐ）が２０〜５０ｋｅＶの注入エネルギー、１×１０13ｃｍ-2以上３×１０13ｃｍ-2以下のドープ量でイオン注入された後に、拡散のための熱処理が行われる。また低耐圧系の低濃度領域２１ａ、２１ａの形成にあたっては、たとえば、ヒ素（Ａｓ）が２０〜５０ｋｅＶの注入エネルギー、１×１０14ｃｍ-2以上５×１０14ｃｍ-2以下のドープ量でイオン注入される。
【００９１】
図２１を参照して、ゲート電極層１３、２３、６３の各側壁に側壁絶縁層１４、２４、６４が形成される。
【００９２】
図２２を参照して、ゲート電極層１３、２３、６３、側壁絶縁層１４、２４、６４などをマスクとしてｎ型不純物がたとえばイオン注入などにより半導体基板に導入される。これにより、保護回路ｎＭＯＳトランジスタ形成領域にｎ型の高濃度領域１１ａ2、１１ｂ2が形成され、低耐圧系トランジスタ形成領域にｎ型の高濃度領域２１ｂ、２１ｂが形成され、高耐圧系トランジスタ形成領域にｎ型の高濃度領域６１ｂ、６１ｂが形成される。これらの高濃度領域１１ａ2、１１ｂ2、高濃度領域２１ｂ、２１ｂおよび高濃度領域６１ｂ、６１ｂの形成にあたっては、たとえば、ヒ素（Ａｓ）が３０〜５０ｋｅＶの注入エネルギー、１×１０15ｃｍ-2以上５×１０15ｃｍ-2以下のドープ量でイオン注入される。
【００９３】
この際、低耐圧系トランジスタ形成領域および高耐圧系トランジスタ形成領域のそれぞれにおいては、低濃度領域２１ａ、６１ａの各々が高濃度領域２１ｂ、６１ｂの各々の側部と下部とに隣接してその周囲を取囲むように高濃度領域２１ｂ、６１ｂが形成される。
【００９４】
また保護回路ｎＭＯＳトランジスタ形成領域においては、低濃度領域１１ｂ1が高濃度領域１１ｂ2の側部と下部とに隣接してその周囲を取囲むように高濃度領域１１ｂ2が形成される。また低濃度領域１１ａ1が、高濃度領域１１ａ2のソース側の端部の側部と下部にのみ隣接するように高濃度領域１１ａ2が形成される。
【００９５】
この後、図１４に示す層間絶縁層３０、充填層３１、導電層３２などが形成されて、本実施の形態の半導体装置が完成する。
【００９６】
本実施の形態によれば、図１４および図１５に示すように、保護回路ｎＭＯＳトランジスタ形成領域の高濃度領域１１ａ2のソース側の端部（ゲート電極側に位置する側端部領域）以外には低濃度領域１１ａ1が形成されておらず、ソース側の端部以外の高濃度領域１１ａ2がｐ-高耐圧ウェル３と直接隣接している。このため、この部分におけるドレイン領域１１ａとｐ-高耐圧ウェル３とのｐｎ接合部の不純物濃度分布が比較的に急峻になり、ドレイン領域１１ａの接合耐圧はソース側の端部よりもそれ以外の部分で低くなる。よって、本実施の形態においても実施の形態１と同様、高濃度領域１１ａ2とｐ-高耐圧ウェル３との接合部における耐圧をソース側の端部における低濃度領域１１ａ1とｐ-高耐圧ウェル３との接合部における耐圧よりも低くすることができる。これにより、サージ電圧の印加時には、ゲート端部の耐圧よりも低い電圧で高濃度領域１１ａ2とｐ-高耐圧ウェル３との接合部に電子・正孔対を発生させることができ、ゲート端部のドレイン領域１１ａで電子・正孔対の発生を防ぐことができる。また寄生バイポーラトランジスタを、該低い電圧で生成された電子・正孔対でＯＮさせることができる。よって、入力保護回路のゲート絶縁層へのキャリアの注入を抑制することができ、結果として上記ＧＩＤＬ機構に基づく微小リーク電流の発生を抑制することができる。
【００９７】
また実際にパンチスルーを起こすチャネル形成領域の真下には、低耐圧ウェル４よりもｐ型不純物濃度の低い高耐圧ウェル３が位置しているため、高耐圧ウェル３内を空乏層が伸びやすく上記パンチスルーを起こすことが容易となる。
【００９８】
また、本実施の形態２の場合も、ゲート電極側に位置するドレイン領域１１ａの側端部領域近傍に位置する基板内のｐ型不純物濃度が高くなるのを回避しながら、ドレイン領域１１ａの下部に積極的に接合耐圧の低い領域を形成することができる。したがって、実施の形態１の場合と同様に、ゲート電圧を変動させた場合でも、ドレイン領域１１ａの接合耐圧が変動するのを回避することができる。
【００９９】
さらに、図１４に示す保護回路ｎＭＯＳトランジスタ形成領域の高濃度領域１１ａ2を形成するためには、別途工程を追加する必要はなく、他の高濃度領域１１ｂ2などの形成時のマスクのパターンを変更するだけでよい。よって、簡易な工程で半導体装置を製造することができる。
【０１００】
以上のように本発明の実施の形態について説明したが、各実施の形態の構成を適宜組合わせることも当初から予定している。
【０１０１】
また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【産業上の利用可能性】
【０１０２】
本発明は、入／出力端子と内部回路との間に配置された入力保護回路を有する半導体装置およびその製造方法に特に有利に適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態１における半導体装置の入力保護回路付近の回路構成を示す図である。
【図２】本発明の実施の形態１における半導体装置の入力保護回路に含まれるｎＭＯＳトランジスタの構成を示す概略平面図である。
【図３】入力保護回路に含まれる高耐圧系ｎＭＯＳトランジスタと、内部回路に含まれる低耐圧系ｎＭＯＳトランジスタとを示す概略断面図であり、高耐圧系ｎＭＯＳトランジスタの断面は図２のＩＩＩ−ＩＩＩ線に沿う断面に対応している。
【図４】本発明の実施の形態１の製造方法の第１工程を示す概略断面図である。
【図５】本発明の実施の形態１の製造方法の第２工程を示す概略断面図である。
【図６】本発明の実施の形態１の製造方法の第４工程を示す概略断面図である。
【図７】本発明の実施の形態１の製造方法の第５工程を示す概略断面図である。
【図８】本発明の実施の形態１の製造方法の第６工程を示す概略断面図である。
【図９】高耐圧ウェルの電位が下がった状態を示すｎＭＯＳトランジスタの構成を示す図（ａ）と、高耐圧ウェルの各位置における電位を示す図（ｂ）である。
【図１０】電子・正孔対が発生する領域を分けて示す入力保護回路の平面図である。
【図１１】ドレインのゲート端部を示す概略断面図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う各位置における電位を示す図である。
【図１３】サージ電圧印加後において微小リーク電流が生じることを示す図であり、縦軸が保護回路トランジスタのドレイン電流を示し、横軸がそのドレイン電圧を示している。
【図１４】本発明の実施の形態２における半導体装置の入力保護回路に含まれる高耐圧系ｎＭＯＳトランジスタと、内部回路に含まれる低耐圧系ｎＭＯＳトランジスタおよび高耐圧系ｎＭＯＳトランジスタとを示す概略断面図であり、入力保護回路に含まれる高耐圧系ｎＭＯＳトランジスタの断面は図２のＩＩＩ−ＩＩＩ線に沿う断面に対応している。
【図１５】図１４のＸＶＡ−ＸＶＡ断面の不純物濃度分布を示す図（ａ）と、図１４のＸＶＢ−ＸＶＢ断面の不純物濃度分布を示す図（ｂ）である。
【図１６】本発明の実施の形態２の製造方法の第１工程を示す概略断面図である。
【図１７】本発明の実施の形態２の製造方法の第２工程を示す概略断面図である。
【図１８】本発明の実施の形態２の製造方法の第３工程を示す概略断面図である。
【図１９】本発明の実施の形態２の製造方法の第４工程を示す概略断面図である。
【図２０】本発明の実施の形態２の製造方法の第５工程を示す概略断面図である。
【図２１】本発明の実施の形態２の製造方法の第６工程を示す概略断面図である。
【図２２】本発明の実施の形態２の製造方法の第７工程を示す概略断面図である。
【図２３】ドレイン領域の接合耐圧のゲート電圧への依存性を説明するための図である。
【符号の説明】
【０１０４】
１  半導体基板、２  素子分離構造、３  高耐圧ウェル、４  低耐圧ウェル、４ａ  ｐ型不純物領域、１１ａ  ドレイン領域、１１ｂ  ソース領域、１１ａ1，１１ｂ1，２１ａ，６１ａ  低濃度領域、１１ａ2，１１ｂ2，２１ｂ，６１ｂ  高濃度領域、１２，２２，６２  ゲート絶縁層、１３，２３，６３  ゲート電極層、１４，２４、６４  側壁絶縁層、２１，６１  ソース領域またはドレイン領域、３０  層間絶縁層、３０ａ，３０ｂ，３０ｃ  コンタクトホール、３１  充填層、３２  導電層、５１，５２，５３，５４  パターン、７０  ｐ型高濃度不純物領域、７１  コンタクト部、Ｎ１，ＨＴ  高耐圧系ｎＭＯＳトランジスタ、ＬＴ  低耐圧系ｎＭＯＳトランジスタ、Ｐ１  高耐圧系ｐＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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