(57)【要約】  【課題】  書き込み時間の増大を招くことなく、少ない素子でソフトエラーの発生を防止することができるメモリセル等を提供する。  【解決手段】  このメモリセル１は、入力がストアノードＮ２に、出力がストアノードＮ１に、第１の電源入力が第１の電源電位に接続された反転回路２と、入力がストアノードＮ１に、出力がストアノードＮ２に、第１の電源入力が第１の電源電位に接続された反転回路３と、ストアノードＮ１、Ｎ２への書き込み以外の場合に、ストアノードＮ１又はストアノードＮ２の状態の変化を検出したときに、検出信号を活性化するための検出回路４と、検出信号が活性化されていない場合に、反転回路２、３の第２の電源入力と第２の電源電位との間を接続し、検出信号が活性化されている場合に、反転回路２、３の第２の電源入力と第２の電源電位との間を遮断するためのスイッチング回路５とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のストアノードに２つの取り得る状態の内の１つを記憶すると共に、第２のストアノードに２つの取り得る状態の内の他の１つを記憶するメモリセルであって、
入力が前記第２のストアノードに、出力が前記第１のストアノードに、第１の電源入力が所定の第１の電源電位にそれぞれ接続された第１の反転回路と、
入力が前記第１のストアノードに、出力が前記第２のストアノードに、第１の電源入力が前記第１の電源電位にそれぞれ接続された第２の反転回路と、
前記第１及び第２のストアノードへの書き込み以外の場合に、前記第１のストアノード及び／又は前記第２のストアノードの状態の変化を検出したときに、検出信号を活性化するための検出回路と、
前記検出信号が活性化されていない場合に、前記第１及び第２の反転回路の第２の電源入力と所定の第２の電源電位との間を接続し、前記検出信号が活性化されている場合に、前記第１及び第２の反転回路の第２の電源入力と前記第２の電源電位との間を遮断するためのスイッチング回路と、
を具備するメモリセル。
【請求項２】
前記検出回路が、
入力が前記第１及び第２のストアノードにそれぞれ接続されたＮＯＲゲート回路又はＥＸＮＯＲゲート回路と、
一方の入力が前記ＮＯＲゲート回路又はＥＸＮＯＲゲート回路の出力に接続され、他方の入力に前記第１及び第２のストアノードへの書き込み時にローレベルとなるライト信号が供給され、前記検出信号を出力するＮＡＮＤゲート回路と、
を具備する、請求項１記載のメモリセル。
【請求項３】
請求項１又は２記載のメモリセルを具備する、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに関し、さらに、そのようなメモリセルを有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体メモリにおいて、パッケージ材料、配線材料、若しくは、Ｓｉ基板から放射線が放出され、又は、外部から放射線が入射すると、電子及びホール（正孔）の対が発生する。このように、放射線により電子及びホールが発生すると、メモリセルの記憶データが破壊されることがある。このような現象は、「ソフトエラー」と呼ばれている。
従来より、このソフトエラーに対処するための半導体記憶装置等が知られている（例えば、特許文献１、２参照）。
【０００３】
特許文献１には、負荷素子とドライバトランジスタとからなる第１および第２のインバータの入出力同士が接続されてなる半導体記憶装置であって、第１のインバータの出力と第２のインバータの出力との間に、第１のダイオード、キャパシタおよび第２のダイオードが直列に接続され、第１のダイオードのアノードが第１のインバータの出力に接続され、カソードがキャパシタの一方の電極に接続され、第２のダイオードのアノードが第２のインバータの出力に接続され、カソードがキャパシタの他方の電極に接続されていることを特徴とする半導体記憶装置が掲載されている。
この半導体記憶装置においては、第１のインバータの出力と第２のインバータの出力との間に第１のダイオード、キャパシタおよび第２のダイオードを直列に接続することにより、ソフトエラー耐性を高くすることができる。しかしながら、データの書き込み時においては、これら第１のダイオード、キャパシタおよび第２のダイオードの素子が負荷となり、これらの素子を用いない場合と比較して書き込み時間が増大してしまうこととなる。
【０００４】
また、特許文献２には、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）とデータの記憶部としてのメモリ装置とを有する装置において、メモリ装置が、データを記憶保持すると共にデータのリード／ライトが可能な３個一組のメモリと、ＣＰＵの制御によりメモリへのデータのリード／ライトを実行すると共にメモリ内に発生したソフトエラーなどの不具合の検出／修復を行うエラー検出制御回路と、を備えたことを特徴とするソフトエラー自動修復機能付メモリ装置が掲載されている。
このソフトエラー自動修復機能付メモリ装置においては、１つのデータが３個一組のメモリに記憶保持される。そのため、通常の３倍のメモリ素子を必要とする。また、一組を構成する３個のメモリの全てにソフトエラーが発生した場合には、ソフトエラーの修復を行うことができない。
【０００５】
【特許文献１】特開平６−２１５５７９号公報
【特許文献２】特開２００４−３８４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、書き込み時間の増大を招くことなく、少ない素子でソフトエラーの発生を防止することができるメモリセルを提供することを目的とする。さらに、本発明は、そのようなメモリセルを有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明に係るメモリセルは、第１のストアノードに２つの取り得る状態の内の１つを記憶すると共に、第２のストアノードに２つの取り得る状態の内の他の１つを記憶するメモリセルであって、入力が第２のストアノードに、出力が第１のストアノードに、第１の電源入力が所定の第１の電源電位にそれぞれ接続された第１の反転回路と、入力が第１のストアノードに、出力が第２のストアノードに、第１の電源入力が第１の電源電位にそれぞれ接続された第２の反転回路と、第１及び第２のストアノードへの書き込み以外の場合に、第１のストアノード及び／又は第２のストアノードの状態の変化を検出したときに、検出信号を活性化するための検出回路と、検出信号が活性化されていない場合に、第１及び第２の反転回路の第２の電源入力と所定の第２の電源電位との間を接続し、検出信号が活性化されている場合に、第１及び第２の反転回路の第２の電源入力と第２の電源電位との間を遮断するためのスイッチング回路とを具備する。
【０００８】
ここで、検出回路が、入力が第１及び第２のストアノードにそれぞれ接続されたＮＯＲゲート回路又はＥＸＮＯＲゲート回路と、一方の入力がＮＯＲゲート回路又はＥＸＮＯＲゲート回路の出力に接続され、他方の入力に第１及び第２のストアノードへの書き込み時にローレベルとなるライト信号が供給され、検出信号を出力するＮＡＮＤゲート回路とを具備することとしても良い。
【０００９】
また、本発明に係る半導体集積回路は、上記したメモリセルを具備する。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るメモリセルを示す回路図である。図１において、メモリセル１は、第１、第２の反転回路２、３と、検出回路４と、スイッチング回路５とを具備する。
【００１１】
第１の反転回路２は、高電位側の電源電位ＶＤＤと第１のストアノードＮ１との間にソース〜ドレイン経路が接続されたＰチャネルトランジスタＱＰ１と、第１のストアノードＮ１とスイッチング回路５との間にソース〜ドレイン経路が接続されたＮチャネルトランジスタＱＮ１とを含んでいる。
また、第２の反転回路３は、高電位側の電源電位ＶＤＤと第２のストアノードＮ２との間にソース〜ドレイン経路が接続されたＰチャネルトランジスタＱＰ２と、第２のストアノードＮ２とスイッチング回路５との間にソース〜ドレイン経路が接続されたＮチャネルトランジスタＱＮ２とを含んでいる。
【００１２】
図１において、トランジスタＱＰ１とＱＮ２がオンし、トランジスタＱＰ２とＱＮ１がオフした第１の状態、又はトランジスタＱＰ２とＱＮ１がオンし、トランジスタＱＰ１とＱＮ２がオフした第２の状態となり得る。
第１の状態においては、第１のストアノードＮ１はハイレベルとなり、第２のストアノードＮ２はローレベルとなって、安定した状態を維持する。また、第２の状態においては、第１のストアノードＮ１はローレベルとなり、第２のストアノードＮ２はハイレベルとなって、安定した状態を維持する。
【００１３】
第１のストアノードＮ１は、ＮチャネルトランジスタＱＮ４のソース〜ドレイン経路を介して第１のビットラインＢＬに接続されており、第２のストアノードＮ２は、ＮチャネルトランジスタＱＮ５のソース〜ドレイン経路を介して第２のビットラインＢＬバーに接続されている。トランジスタＱＮ４、ＱＮ５のゲートには、ワードラインＷＬが接続されている。
データの読み出し時においてワードラインＷＬがハイレベルとなった場合、第１のストアノードＮ１がハイレベル且つ第２のストアノードＮ２がローレベルのときには、第１のビットラインＢＬはハイレベルとなり、第２のビットラインＢＬバーはローレベルとなる。また、第１のストアノードＮ１がローレベル且つ第２のストアノードＮ２がハイレベルのときには、第１のビットラインＢＬはローレベルとなり、第２のビットラインＢＬバーはハイレベルとなる。このように、第１及び第２のストアノードＮ１、Ｎ２の状態、すなわちデータを外部に読み出すことができる。
【００１４】
データの書き込み時においてワードラインＷＬがハイレベルとなった場合、第１のビットラインＢＬがハイレベル且つ第２のビットラインＢＬバーがローレベルのときには、第１のストアノードＮ１はハイレベルとなり、第２のストアノードＮ２はローレベルとなる。また、第１のビットラインＢＬがローレベル且つ第２のビットラインＢＬバーがハイレベルのときには、第１のストアノードＮ１はローレベルとなり、第２のストアノードＮ２はハイレベルとなる。このように、第１及び第２のストアノードＮ１、Ｎ２の状態、すなわちデータを書き込むことができる。
【００１５】
検出回路４は、ＮＯＲゲート回路６と、ＮＡＮＤゲート回路７とを具備する。
ＮＯＲゲート回路６の入力は、第１及び第２のストアノードＮ１、Ｎ２に接続されている。
ＮＡＮＤゲート回路７の入力の一方は、ＮＯＲゲート回路６の出力に接続されており、ＮＡＮＤゲート回路７の入力の他方には、第１及び第２のストアノードＮ１、Ｎ２へのデータの書き込み時にローレベルとなるＷＲＩＴＥバー信号が供給される。
【００１６】
スイッチング回路５は、ＮチャネルトランジスタＱＮ３を具備する。トランジスタＱＮ３のソース〜ドレイン経路は、低電位側の電源電位ＶＳＳ（ここでは接地電位）とトランジスタＱＮ１、ＱＮ２のソースとの間に接続されている。また、トランジスタＱＮ３のゲートには、ＮＡＮＤゲート回路７が出力する検出信号が供給される。トランジスタＱＮ３は、検出信号がハイレベルの場合にオン状態となり、検出信号がローレベルの場合にオフ状態となる。
【００１７】
先に説明したように、図１において、第１のストアノードＮ１がハイレベル且つ第２のストアノードＮ２がローレベルの第１の状態、又は第１のストアノードＮ１がローレベル且つ第２のストアノードＮ２がハイレベルの第２の状態となり得る。従って、ＮＯＲゲート回路６の出力はローレベルとなり、ＮＡＮＤゲート回路７の出力信号（検出信号）はハイレベルとなり、トランジスタＱＮ３はオン状態となる。これにより、第１、第２の反転回路２、３は、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳに接続され、データの保持、読み出しが可能となる。
【００１８】
ここで、メモリセル１に放射線が入射すると、電子及びホールの対が複数発生する。一般に、ホールは、０Ｖにバイアスされている基板に吸収されるが、電子は、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードへ飛び込む。すなわち、第１及び第２のストアノードＮ１、Ｎ２のうちのローレベルのノードの電位は変化せず、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位が低下することとなる。
第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位の低下が始まると、ＮＯＲゲート回路６の出力はハイレベルとなり、ＮＡＮＤゲート回路７の出力信号（検出信号）はローレベルとなり、トランジスタＱＮ３はオフ状態となる。これにより、第１、第２の反転回路２、３と低電位側の電源電位ＶＳＳとの間は遮断され、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードへ飛び込んだ電子が低電位側の電源電位ＶＳＳに流れることを阻止することができる。すなわち、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードの電位の低下の進行を阻止することができる。
【００１９】
その後、第１、第２の反転回路２、３の残留電荷によって、電子が飛び込むことにより低下した第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位が回復する。これにより、ＮＯＲゲート回路６の出力はローレベルとなり、ＮＡＮＤゲート回路７の出力信号（検出信号）はハイレベルとなり、トランジスタＱＮ３はオン状態となる。すなわち、放射線が入射する前の状態を回復することができる。
【００２０】
なお、第１、第２のストアノードＮ１、Ｎ２へのデータの書き込み時、すなわちＷＲＩＴＥバー信号がローレベルの場合、検出信号はハイレベルとなり、トランジスタＱＮ３はオン状態となる。従って、第１、第２のストアノードＮ１、Ｎ２へのデータの書き込みに不都合が生ずることはない。
【００２１】
以上説明したように、メモリセル１によれば、放射線の入射により発生した電子が第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードへ飛び込み、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位の低下が始まったときに、トランジスタＱＮ３をオフ状態とすることができる。これにより、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードへ飛び込んだ電子が低電位側の電源電位ＶＳＳに流れることを阻止し、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードの電位の低下の進行を阻止することができる。換言すれば、ソフトエラーが発生しかけたときに、ソフトエラーの進行を阻止し、放射線が入射する前の状態を回復することができる。
また、メモリセル１においては、第１及び第２のストアノードＮ１、Ｎ２間にダイオード、キャパシタ、抵抗等を付加していないため、データの書き込み時間の増大を招くことがない。
【００２２】
なお、本実施形態において、ＮＯＲゲート回路６の入力スレッショルドを適切に設定することにより、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位がどれだけ低下したときにトランジスタＱＮ３をオフ状態とするかを変更又は調節することが可能である。
【００２３】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係るメモリセルを示す回路図である。図２において、メモリセル８は、第１、第２の反転回路２、３と、スイッチング回路５と、検出回路９とを具備する。
【００２４】
検出回路９は、ＮＡＮＤゲート回路７と、ＥＸＮＯＲゲート回路１０とを具備する。
ＥＸＮＯＲゲート回路１０の入力は、第１及び第２のストアノードＮ１、Ｎ２に接続されている。
ＮＡＮＤゲート回路７の入力の一方は、ＥＸＮＯＲゲート回路１０の出力に接続されており、ＮＡＮＤゲート回路７の入力の他方には、第１及び第２のストアノードＮ１、Ｎ２へのデータの書き込み時にローレベルとなるＷＲＩＴＥバー信号が供給される。
【００２５】
図２において、第１のストアノードＮ１がハイレベル且つ第２のストアノードＮ２がローレベルの第１の状態、又は第１のストアノードＮ１がローレベル且つ第２のストアノードＮ２がハイレベルの第２の状態となり得る。従って、ＥＸＮＯＲゲート回路１０の出力はローレベルとなり、ＮＡＮＤゲート回路７の出力信号（検出信号）はハイレベルとなり、トランジスタＱＮ３はオン状態となる。これにより、第１、第２の反転回路２、３は、高電位側の電源電位ＶＤＤ及び低電位側の電源電位ＶＳＳに接続され、データの保持、読み出しが可能となる。
【００２６】
ここで、メモリセル８に放射線が入射すると、電子及びホールの対が複数発生する。一般に、ホールは、０Ｖにバイアスされている基板に吸収されるが、電子は、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードへ飛び込む。すなわち、第１及び第２のストアノードＮ１、Ｎ２のうちのローレベルのノードの電位は変化せず、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位が低下することとなる。
第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルのノードの電位の低下が始まると、ＥＸＮＯＲゲート回路１０の出力はハイレベルとなり、ＮＡＮＤゲート回路７の出力信号（検出信号）はローレベルとなり、トランジスタＱＮ３はオフ状態となる。これにより、第１、第２の反転回路２、３と低電位側の電源電位ＶＳＳとの間は遮断され、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードへ飛び込んだ電子が低電位側の電源電位ＶＳＳに流れることを阻止することができる。すなわち、第１及び第２のストアノードＮ１、Ｎ２のうちのハイレベルであるノードの電位の低下の進行を阻止することができる。
【００２７】
ところで、先に説明したように、放射線の入射により発生したホールは、一般に０Ｖにバイアスされている基板に吸収されるが、第１及び第２のストアノードＮ１、Ｎ２のうちのローレベルのノードに飛び込むことも考えられる。この場合、第１及び第２のストアノードＮ１、Ｎ２のうちのローレベルのノードの電位が上昇することとなる。
この場合も、ＥＸＮＯＲゲート回路１０の出力はハイレベルとなり、ＮＡＮＤゲート回路７の出力信号（検出信号）はローレベルとなり、トランジスタＱＮ３はオフ状態となる。これにより、第１、第２の反転回路２、３と低電位側の電源電位ＶＳＳとの間は遮断され、第１及び第２のストアノードＮ１、Ｎ２のレベルの変化の進行を阻止することができる。
【００２８】
その後、第１、第２の反転回路２、３の残留電荷によって、第１及び第２のストアノードＮ１、Ｎ２の電位が回復する。これにより、ＥＸＮＯＲゲート回路１０の出力はローレベルとなり、ＮＡＮＤゲート回路７の出力信号（検出信号）はハイレベルとなり、トランジスタＱＮ３はオン状態となる。すなわち、放射線が入射する前の状態を回復することができる。
【００２９】
なお、第１、第２のストアノードＮ１、Ｎ２へのデータの書き込み時、すなわちＷＲＩＴＥバー信号がローレベルの場合、検出信号はハイレベルとなり、トランジスタＱＮ３はオン状態となる。従って、第１、第２のストアノードＮ１、Ｎ２へのデータの書き込みに不都合が生ずることはない。
【００３０】
以上説明したように、メモリセル８によれば、放射線の入射により発生した電子又はホールが第１及び第２のストアノードＮ１、Ｎ２へ飛び込み、第１及び第２のストアノードＮ１、Ｎ２の電位の変化が始まったときに、トランジスタＱＮ３をオフ状態とすることができる。これにより、第１及び第２のストアノードＮ１、Ｎ２の電位の変化の進行を阻止し、更に放射線が入射する前の状態を回復することができる。換言すれば、ソフトエラーが発生しかけたときに、ソフトエラーの進行を阻止し、放射線が入射する前の状態を回復することができる。
また、メモリセル８においては、第１及び第２のストアノードＮ１、Ｎ２間にダイオード、キャパシタ、抵抗等を付加していないため、データの書き込み時間の増大を招くことがない。
【００３１】
なお、本実施形態においては、ＥＸＮＯＲゲート回路１０の入力スレッショルドを適切に設定することにより、第１及び第２のストアノードＮ１、Ｎ２の電位がどれだけ変化したときにトランジスタＱＮ３をオフ状態とするかを変更又は調節することが可能である。
【産業上の利用可能性】
【００３２】
本発明は、メモリセル、及びそれを具備する半導体集積回路において利用可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態に係るメモリセルの回路構成を示す図。
【図２】本発明の第２の実施形態に係るメモリセルの回路構成を示す図。
【符号の説明】
【００３４】
１、８  メモリセル、２、３  反転回路、４、９  検出回路、５  スイッチング回路、６  ＮＯＲゲート回路、７  ＮＡＮＤゲート回路、１０  ＥＸＮＯＲゲート回路、ＱＮ１〜ＱＮ５  Ｎチャネルトランジスタ、ＱＰ１〜ＱＰ２  Ｐチャネルトランジスタ
【図１】
2006059388.tif 000003
【図２】
2006059388.tif 000004