(57)【要約】【課題】書込回数を増やしても、信頼性の高い半導体不揮発性記憶装置を実現する。【解決手段】第１の電極155と第２の電極154に挟まれた情報記憶部を持つメモリセルにおいて、第１の電極155から第２の電極154へと電流を流す動作と、第２の電極154から第１の電極155へと逆方向の電流を流す動作を行う。第１のパルス171により組成に偏りが生じるが、第２のパルス172の印加により組成の偏りは解消され、組成は元の状態に戻る。【選択図】図１
2006221737.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第１のパルス電流と前記第１のパルス電流の逆方向に流れる第２のパルス電流により情報を書き込むことを特徴とする半導体記憶装置。
【請求項２】
前記第１のパルス電流のパルス幅が前記第２のパルス電流のパルス幅と異なることを特徴とする請求項１に記載された半導体記憶装置。
【請求項３】
前記第１のパルス電流のパルス幅が前記第２のパルス電流のパルス幅より長いことを特徴とする請求項２に記載された半導体記憶装置。
【請求項４】
前記第１のパルス電流の振幅が前記第２のパルス電流の振幅と異なることを特徴とする請求項１に記載された半導体記憶装置。
【請求項５】
前記第１のパルス電流の振幅が前記第２のパルス電流の振幅より大きいことを特徴とする請求項４に記載された半導体記憶装置。
【請求項６】
前記選択素子がＭＩＳ型トランジスタからなることを特徴とする請求項１に記載された半導体記憶装置。
【請求項７】
前記選択素子がバイポーラ型トランジスタからなることを特徴とする請求項１に記載された半導体記憶装置。
【請求項８】
前記選択素子が接合からなることを特徴とする請求項１に記載された半導体記憶装置。
【請求項９】
前記情報記憶部が、第１の電極層と、加熱により抵抗値が変化する相変化材料層と、第２の電極層からなることを特徴とする請求項１に記載された半導体記憶装置。
【請求項１０】
前記相変化材料層が少なくともTeを含有する材料であることを特徴とする請求項９に記載された半導体記憶装置。
【請求項１１】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第１のパルス電流と前記第１のパルス電流と異なる振幅もしくはパルス幅を持つ第２のパルス電流が用意され、前記第１のパルスと前記第１のパルスに連続する前記第２のパルスにより構成される第１のパルス組み合わせと、前記第２のパルスと前記第２のパルスに連続する前記第１のパルスにより構成される第２のパルス組み合わせにより情報を書き込むことを特徴とする半導体記憶装置。
【請求項１２】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる50〜1000マイクロアンペアの比較的大きな振幅で5〜100ナノ秒の比較的短いパルス幅を持つ第１のパルス電流と、前記第１のパルス電流に連続する20〜400マイクロアンペアの比較的小さな振幅で50〜1000ナノ秒のパルス幅の前記第１のパルス電流と逆方向の第２のパルス電流により情報を書き込むことを特徴とする半導体記憶装置。
【請求項１３】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線と絶縁層を介して前記ワード線もしくは前記ビット線と交差するソース線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線および前記ソース線に印加される電圧パルス幅がともに５ｎｓ以上１００ｎｓ以下であることを特徴とする半導体記憶装置。
【請求項１４】
前記相変化材料が、電気陰性度の差が0.3よりも大きな２種類以上の元素により構成されることを特徴とする請求項９に記載された半導体記憶装置。
【請求項１５】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と前記情報記憶部に隣接した界面層と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ワード線と直交する方向に流れる第１のパルス電流と前記第１のパルス電流の逆方向に流れる第２のパルス電流により情報を書き込み、前記界面層の組成が、シリコンもしくはカーボンであることを特徴とする半導体記憶装置。
【請求項１６】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第１のパルス電流と前記第１のパルス電流より振幅の小さな第２のパルス電流とさらに第３のパルス電流により情報を書き込み、前記第１、前記第２、前記第３のパルス電流のいずれかが異なる方向に流れることを特徴とする半導体記憶装置。
【請求項１７】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第１のパルス電流と前記第１のパルス電流の逆方向に流れる２つ以上のパルス電流により情報を書き込むことを特徴とする半導体記憶装置。
【請求項１８】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線にパルス電流が流れる半導体記憶装置において、前記ワード線の電圧および、前記パルス電流の振幅がそれぞれ３値を取る半導体記憶装置。
【請求項１９】
複数のワード線と、絶縁層を介して前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記ビット線に流れる第１のパルス電流と前記第１のパルス電流の逆方向に流れる第２のパルス電流により情報を書き込むことを特徴とする半導体記憶装置を混載したマイコン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に抵抗の差を利用して記憶情報を弁別するメモリセル、例えば、相変化材料を用いたメモリセルを含む高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。特に低電圧で動作する、高速かつ、不揮発性を有するランダムアクセスメモリに関する。
【背景技術】
【０００２】
携帯電話に代表されるモバイル機器の需要に牽引された、不揮発メモリの市場の伸びは著しい。その代表がFLASHメモリであるが、本質的に速度が遅いために、プログラマブルなROMとして用いられている。一方、作業用のメモリとしては、高速なRAMが必要であり、携帯機器には、FLASHとDRAMの両方のメモリが搭載されている。これら２つのメモリの特徴を具備した素子が実現できれば、FLASHとDRAMを1チップに統合することが可能となるばかりでなく、全ての半導体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。
【０００３】
その素子を実現する候補のひとつが、相変化膜を用いた不揮発メモリであり、例えば特許文献1に詳述されている。相変化メモリは、ＰＲＡＭ、ＯＵＭ、オボニック・メモリと呼ばれることもある。このメモリは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子の結晶状態が変化することにより記憶情報が書き込まれる。記憶素子の材料としては、カルコゲナイドが用いられる。カルコゲナイドとは、硫黄、セレン、テルルのうちの少なくとも１元素を含む材料のことである。カルコゲナイドの組成として、例えばGe2Sb2Te5が用いられることがある。
【０００４】
次に、相変化メモリの動作原理を簡単に説明する。相変化部をアモルファス化させる場合、相変化部をカルコゲナイド材料の融点以上に熱してから急冷するようなリセットパルスを印加する。融点は例えば600℃である。急冷する時間は、例えば10nsecである。相変化部を結晶化させる場合、局所的に相変化部の温度を結晶化温度以上かつ融点以下で維持する。このときの温度は、例えば400℃である。結晶化に要する時間はカルコゲナイド材料の組成によって異なるが、例えば200nsecである。以後、相変化メモリセルの相変化部を結晶化させることをセット動作、アモルファス化させることをリセット動作と呼ぶ。また、相変化部が結晶化している状態をセット状態、アモルファス化している状態をリセット状態と呼ぶ。
【０００５】
相変化メモリの特長は、相変化部の抵抗値が結晶か非結晶状態かに応じて２桁から３桁も変化し、この抵抗値の高低を２進情報“０”と“１”に対応させて読み出すので、抵抗差が大きい分だけ、センス動作が容易になり、読み出しが高速になる。さらに、３進以上の情報に対応させることで、多値記憶を行うことも可能である。
【０００６】
相変化メモリの書込方法については、特許文献1に記載されている。また、書込に伴い相対的に電気的に正の元素の負電極への移動と相対的に負の元素の正電極への移動により、記憶材料の組成の偏りが生じることについては、特許文献２に記載されている。相変化素子を流れる電流パルスの方向に関する文献は、以下の通りである。相変化材料が上部電極とプラグ電極に挟まれた構造の情報記憶部を持つ相変化メモリにおいて、上部電極からプラグ電極に向かって電流が流れるという考え方は特許文献３に記載されている。また、プラグ電極から上部電極に向かって電流が流れるという考え方は非特許文献1に記載されている。
【特許文献１】米国特許第5883827号  （USP5,883,827）
【特許文献２】特開昭５０−６５１７７号公報
【特許文献３】米国特許第6576921号  （USP6,576,921）
【非特許文献１】2003 Symposium on VLSI Technology、第１７３頁から第１７４頁、ダイジェスト・オブ・テクニカル・ペーパーズ）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
まだ書込を行っていない情報記憶部の構造と組成を図２に示す。カルコゲナイド102の組成は均一である。以下、カルコゲナイド102の組成例としてGe2Sb2Te5を選び、説明する。
【０００８】
従来の書込時の波形図を図３に示す。セット及びリセットに用いられる電流の方向は１方向である。1回程度の少ない書込を行っても、カルコゲナイド102の組成はほぼ均一に保たれる。リセット動作においては、書込電流が集中する電極104近傍の場所が特に高温となり、図４（ａ）に示すように、アモルファス化する。このとき高抵抗であるアモルファス相111の長さ121は、十分に長くなるため、電極103と電極104の間の抵抗は高くなる。
【０００９】
しかし、105〜1012回程度の多数の書込を行うと、同図（ｂ）に示すようにリセット状態に置いて、プラグ電極154付近は結晶相143となる。この理由については後述する。アモルファス相141の長さ144が短くなるため、電極103と電極104の間の抵抗が減少する。
【００１０】
一方、セット状態の抵抗は、あまり変化しない。そのため、書込を繰り返すことにより、記憶情報“０”と“１”の弁別が困難となる。
【００１１】
リセット状態において、プラグ電極154付近が結晶相になる理由は、以下の通りである。相変化メモリは、ジュール熱によりカルコゲナイドを加熱し書き換えるため、カルコゲナイドが高温の状態で電界が印加される。そのため、カルコゲナイドを構成する元素の電気陰性度の違いによりイオン伝導が生じる結果、組成の偏りが生じる。
【００１２】
例えば、Ge2Sb2Te5の場合、Ge（ポーリングの電気陰性度 1.8）とSb（同 1.9）はTe（同 2.1）に比べて電気陰性度が低く、相対的に正の元素であるため電流方向に移動する。それに対して、Teは相対的に負の元素であるため電流と逆方向に移動する。
【００１３】
そのため、図５に示すように、電極103から電極104に電流134が流れる場合、電極103付近のカルコゲナイド132はTeの組成比が高くなり、電極104付近のカルコゲナイド133は、Ge、Sbの組成比が高くなる。
【００１４】
結晶化速度はカルコゲナイドの組成に依存する。材料組成の偏析により、結晶化速度が高速になった部分は、リセットパルスを印加してもアモルファス化せず結晶状態となる。そのため、図４（ｂ）に示すように、リセット状態において、結晶相143がプラグ電極154付近に形成される。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表例の概要は、次のとおりである。
【００１６】
第１の電極と第２の電極に挟まれた情報記憶部を持つメモリセルにおいて、第１の電極から第２の電極へと電流を流す動作と、第２の電極から第１の電極へと逆方向の電流を流す動作を理想的には常にセットで行うことを特徴とする方式。第１のパルスにより組成に偏りが生じるが、第２のパルスの印加により組成の偏りは解消され、組成は元の状態に戻る。
【００１７】
好ましくは、情報記憶部は可変抵抗からなる。
【００１８】
好ましくは、可変抵抗は結晶状態により、その抵抗値が変化する相変化素子である。
【００１９】
好ましくは、相変化素子の材料は、カルコゲナイドからなる。
【発明の効果】
【００２０】
本発明の技術を用いた半導体集積回路装置を用いれば、書込回数を増やしても、信頼性の高い半導体不揮発性記憶装置を実現することが出来る。この装置は、半導体論理演算装置と同一の基盤上に混載することにより、信頼性の高い高機能組込型マイコンを提供することが出来る。また、この装置は単体チップとして提供することも出来る。
【発明を実施するための最良の形態】
【００２１】
以下、具体例を参照しつつ本発明の実施の形態について詳細に説明する。
【実施例１】
【００２２】
図１及び6から10は、本発明の実施の形態１である半導体集積回路装置のメモリセルと動作波形である。
【００２３】
図１（ａ）に選択素子152と情報記憶部153を持つメモリセル151を示す。情報記憶部153は、選択素子152となるMOSトランジスタとソース線185に結線された構造をしている。勿論、選択素子152とビット線186の間に結線された構造も可能である。その場合、ワード線184にパルス電圧を印加して選択素子を導通させ、ビット線186あるいはソース線185の方向から電流を流す。メモリセルの断面模式図を同図（ｂ）に示す。情報記憶部153の構造は、カルコゲナイドとの接触面積の比較的大きな上部電極155と前記上部電極に比べてカルコゲナイドとの接触面積の小さなプラグ電極154によりカルコゲナイド102が挟まれたものである。
【００２４】
このとき同図（ｃ）に示すように、動作時に電流の極性が常に切り替わるので、イオン伝導に伴うカルコゲナイドの組成の偏析を防止することが可能となり、書込可能回数が増大する効果が生じる。リセット時、あるいはセット時の正負のパルス電流の振幅ならびにパルス幅は、従来の図３と熱的に同じ効果を持つ範囲内で任意に選択できる。
【００２５】
例えば、リセットパルス印加時に電流方向を切り替える場合、第１のパルス171のパルス幅は30nsであり、電流値は200uAである。第2のパルス172のパルス幅は20nsであり、電流値は200uAである。使用するカルコゲナイドの組成や電極の組成に応じて、上記パルス幅や電流値について最適な値を選択することはいうまでもない。情報記憶部153における、前記第１の電流パルス171と前記第２の電流パルス172によるジュール熱の発生量の合計は、従来方式のリセットパルスによるジュール熱の発生量と同等である。
【００２６】
また、セットパルス印加時に電流方向を切り替える場合、第１のパルス171のパルス幅は80nsであり、電流値は100uAである。第２のパルス172のパルス幅は70nsであり、電流値は、100uAである。
【００２７】
尚、必要に応じてリセット動作時のみに、電流方向を切り替えることも出来る。リセット動作におけるカルコゲナイドの最高到達温度はセット動作に比べて高いため、組成偏析は主にリセット時に生じるためである。尚、パルス電流171、172を流すそれぞれの時間帯には、ワード線184には、ワードパルス電圧が印加されているものと仮定している。正負の電流は図１のビット線（BL）186側からソース線(SL)185に流すか、ソース線(SL)185側からビット線（BL）186に流すかで得られる。上記ワードパルス電圧は、図１（ｃ）のように２つの電流171と172を包含するように１個でもよいし、また、それぞれを包含するように、２個に分離してもよい。
【００２８】
図６から１０には、リセット及びセットを行うためのパルス電流が例示されている。
【００２９】
図６は、第１のパルス電流161と第２のパルス電流162の振幅と時間がほぼ同じであることを特徴とする。この場合、第１のパルス電流においてカルコゲナイドを流れる電荷量は第２のパルス電流のそれとほぼ等しいため、組成の偏りを抑えることが可能である。本方式では、１個のパルス電流源を切り替えて、ビット線側から流したりソース線側から流したりすることで正負の電流を発生できるので、書込パルスを発生させるメモリセル周辺回路の設計が簡単になる。
【００３０】
図７は、第1のパルスが第２のパルスより電流が大きいことを特徴とする。利点は以下の通りである。カルコゲナイドの温度が上昇するとカルコゲナイドを構成する原子間の結合力が弱まり、同一の電界が印加された場合でも偏析が生じやすくなる。第１のパルスを印加した時点で、カルコゲナイドの温度は高くなっているため、もし第２のパルス電流の振幅が第１のパルス電流の振幅と同じ場合は、第１のパルスにより移動する原子数より、第２のパルスにより移動する原子数が多くなり、組成偏析が生じる。この問題を解決するためには、第１のパルスに比べて、第２のパルスの振幅を小さくすればよい。これにより、第１のパルスで移動する原子数と第２のパルスで移動する原子数は等しくなる。
【００３１】
尚、電流方向に応じて、選択トランジスタの駆動電流が変化することを利用することもできる。駆動電流が変化する理由を図１（ａ）を用いて説明する。ビット線186の電位がソース線185の電位よりも高い場合は、前記選択トランジスタ152のゲート−ソース間電圧は、ワード線184とソース線185の電位差になる。次に、ビット線186の電位がソース線185の電位よりも低い場合は、前記選択トランジスタ152のゲート−ソース間電圧は、場所Xの電位とワード線184の電位との電位差になる。ここで、場所Xの電位は、ソース線の電位以下、ビット線の電位以上である。このため、選択トランジスタ152の駆動電流はビット線186の電位がソース線185よりも高い場合に大きくなる。
【００３２】
これに対して、図８は、第１のパルスが第２のパルスよりも、幅が長いことを特徴とする。これは図７と同じ補正のためである。本方式では、１つの定電流源を用いてパルス印加のタイミングにより、リセット動作もしくはセット動作を行うことが出来るため、メモリセル周辺回路構成が簡単になる。
【００３３】
これに対して、図９は、第１のパルスが第２のパルスより電流が小さいことを特徴とする。カルコゲナイドは加熱により低抵抗となる性質を持つ。そのため、第１のパルス電流の振幅と第２のパルス電流の振幅を等しいと仮定すると、第１のパルスによりカルコゲナイドに印加される電圧は第２のパルスにより印加される電圧より大きくなり、第１のパルスによる原子の移動数は、第２のパルスによる原子の移動数を上回る。そこで、第１のパルス電流の振幅を第２のパルス電流の振幅より小さくすることで、原子の移動数を等しくすることができる。
【００３４】
尚、第１のパルスより第２のパルスの振幅を大きくすることで、同様の効果が得られることを、図１０は示している。
【００３５】
図１１は、図６〜１０を組み合わせた例である。リセット動作については、20〜400マイクロアンペアの比較的小さな電流と50〜1000ナノ秒の比較的長いパルス幅を持つ第1のパルス251に続いて、50〜1000マイクロアンペアの比較的大きな電流と5〜100ナノ秒の比較的短いパルス幅を持つ第2のパルス252を前記第１のパルスと逆方向に流すことで行う。さらに、セット動作は、リセット動作における第１のパルスと第２のパルスの順番を逆にして行う。リセット動作は、図８及び９の組み合わせであり、セット動作は、図７及び１０の組み合わせである。
【００３６】
リセット動作については、第１のパルス電流251により、カルコゲナイドを結晶化させ、前記第１のパルスに連続するパルス電流252により、カルコゲナイドをアモルファス化する。
【００３７】
セット動作については、第１のパルス電流253により、カルコゲナイドをアモルファス化させ、前記第１のパルスに連続するパルス電流254により、カルコゲナイドを結晶化する。
【００３８】
この方式においては、前記第１のパルスと前記第２のパルスという２種類のパルスのみにて、セット及びリセットの動作を行うことが出来るため、回路構成が単純になる特長を有する。また、セット時間とリセット時間が等しくなるのでユーザーにとって使いやすいという特徴がある。
【００３９】
逆方向の電流を発生させる方法について、図１(a)を用いて、以下述べる。メモリセル151は、選択トランジスタ152と情報記憶部153により構成される。選択トランジスタはNチャネル型である。もちろん、Pチャネル型を用いることも可能である。選択トランジスタのゲートはワード線184に接続され、ドレインはビット線186に接続されている。情報記憶部は、選択トランジスタのソースとソース線185の間に配置されている。書込時には、まずワード線に電圧を印加し、次にソース線に印加する。これにより、ソース線から選択トランジスタならびに、情報記憶部を通って、ビット線に向かってパルス電流が流れる。上記パルス電流は、同図（ｃ）に記された第１のパルス電流171に相当する。次に、ソース線の電圧を０Ｖに戻し、ビット線に電圧を印加する。これにより、ビット線から情報記憶部ならびに選択トランジスタを通ってソース線に向かってパルス電流が流れる。上記パルス電流は、同図（ｃ）に記された第２のパルス172に相当する。次に、ソース線とワード線の電圧を０Ｖに戻す。以上の動作により、情報記憶部に流れる電流の向きを切り替えることが出来る。本方式では、ワード線の電位が２値で済むためワードドライバが簡単になる利点がある。
【００４０】
もちろん、ワード線の電圧を立ち上げる前に、ビット線の電圧を立ち上げたり、あるいは、ソース線の電圧を立ち下げる前に、ワード線の電圧を立ち下げたりすることも可能である。
【００４１】
さらに、次に述べる方法を用いることもできる。書込動作前は、ワード線184、ビット線186、ソース線185は１／２VDDに保たれている。まず、ワード線184をＶＤＤに立ち上げる、次に、ビット線186を０Vと１／２VＤＤの中間電位に立ち下げる。これにより、ソース線から、選択トランジスタならびに情報記憶部を通って、ビット線にパルス電流が流れる。前記パルス電流は、同図（ｃ）に記された第１のパルス171に相当する。次にビット線を１／２VDDとVDDの中間電位に立ち上げる。これにより、ビット線から、情報記憶部ならびに選択トランジスタを通ってソース線にパルス電流が流れる。前記パルス電流は、同図（ｃ）に記された第２のパルス172に相当する。以上の方法を用いることで、ソース線には、１／２VDDという直流電圧を印加できるので、隣接メモリセルとソース線185を共通化できる。従って、メモリセルの面積を小さくできる。
【００４２】
また、情報記憶部をビット線と選択トランジスタの間に配置したり、選択素子として接合を用いたり、バイポーラ型のトランジスタを用いることもできる。
【００４３】
本実施例の特徴としては、ビット線およびソース線に印加されるパルス電圧のパルス幅が短いことも挙げられる。前記パルス幅は、例えば100ns以下である。    
【実施例２】
【００４４】
本願において開示される発明により、カルコゲナイドにおける組成の偏析を防止することが可能である。そのため、従来方式では組成偏析が生じやすいため用いることが不可能であったカルコゲナイドを用いることが可能となる。組成偏析の生じ易さの目安としては、記憶材料を構成する元素の電気陰性度の差がある。相変化メモリ用記憶材料として、主に研究されているカルコゲナイドの組成は、Ge-Sb-Teである。図１２に示した電気陰性度の一覧表に示されたとおり、Geの電気陰性度は1.8であり、Sbは1.9であり、Teは2.2である。このことから相対的に負の元素であるTeは正の電極に移動する。Ge-Sb-Teの３種類の元素間の電気陰性度は、Geが最小であり、Teが最大であり、その差は0.3である。
【００４５】
構成元素の電気陰性度の差が0.3よりも大きなカルコゲナイドは、組成偏析が生じ易い問題があった。その一方で、電気陰性度の差が大きいカルコゲナイドでは、陽イオン元素と陰イオン元素との間に形成されるイオン結合が強固となり、結晶化温度が上昇するため、１０年データ保持温度が向上する長所がある。
【００４６】
本願において開示される発明を用いることにより、多数回の書込が可能で、かつ、高い１０年データ保持温度を兼ね備えた相変化メモリを実現することが可能である。
【００４７】
組成の一例としては、Ge2Sb2Se5やGe2Sb2S5、Zn-Ge-Sb-Teが挙げられる。
【実施例３】
【００４８】
図１３は、本発明の実施の形態４であるメモリセルの記憶部の断面模式図である。電極195と電極194の間に、接着層192とヒーター層193、カルコゲナイド191が挟まれている。ここで、接着層192は、メモリ製造プロセスやメモリ動作時において、カルコゲナイドと電極の間に空隙が生じないようにするために設けられている。また、ヒーター層193は、書込電流が流れたときに効率的にジュール熱が発生するように設けられている。このような構造では、ヒーター層もしくは接着層からそれらを構成する原子がカルコゲナイドに拡散するため、拡散速度の大きな材料をヒーター層もしくは接着層として使えなかった。しかし、電流方向を切り替える本方式によって、イオン伝導によるこれらの元素の拡散を防止することが可能になるので、従来は、拡散速度が大きくて使えなかったSiやCをヒーター層や接着層として用いることが可能となる。Siは半導体製造プロセスとの整合性がよく、Cは接着力が強い材料であるため、製造が容易となる利点がある。
【実施例４】
【００４９】
図１４(a)は、セット動作において、第１のパルス201と第２のパルス203の電流方向が逆であり、さらに第１のパルス202の先頭付近に特に大きな電流の流れる部分201を持つことを特徴とする。この部分201により、カルコゲナイドに一時的、例えば20nsの間、高電圧を印加することでオボニクススイッチングが生じ、カルコゲナイドの抵抗が減少する。そのため、パルス電流202および203を流すときに、カルコゲナイドに印加される電圧は、少なくて済む。セット動作時に本方式を用いることで、セット電力を低減できる利点が生じる。
【００５０】
同図（ｂ）は、電流方向を２回以上切り替えることを特徴とする。切替回数を増やすことで、原子の移動に要する時間よりも、短時間の間隔で電流方向を切り替えることが可能となり、組成の偏析を抑えることが可能となる。
【産業上の利用可能性】
【００５１】
携帯機器の顕著な普及にともない、不揮発性メモリの需要が伸びている。特に、論理回路との混載が容易であり、高速に書込が可能であり、書込可能な回数が大きく、駆動電圧が低いメモリが求められている。相変化メモリは、これら全ての特徴を併せ持つメモリとして期待する素子である。
【００５２】
相変化メモリの安定した書込を実現する本発明は、相変化メモリの実用化に大きく貢献する。特に不揮発メモリ混載マイコン、ＩＣカードにおいて、幅広く使われる可能性が極めて高い。
【図面の簡単な説明】
【００５３】
【図１】実施例1に関する情報記憶部の動作方式を示す図である。
【図２】相変化メモリの構造と組成を示す模式図である。
【図３】従来方式の動作方式を示す図である。
【図４】従来方式の問題を示す情報記憶部の模式図である。
【図５】従来方式の問題を示す情報記憶部の模式図である。
【図６】実施例1に関する情報記憶部の動作方式の一例を示す図である。
【図７】実施例1に関する情報記憶部の動作方式の一例を示す図である。
【図８】実施例1に関する情報記憶部の動作方式の一例示す図である。
【図９】実施例1に関する情報記憶部の動作方式の一例を示す図である。
【図１０】実施例1に関する情報記憶部の動作方式の一例を示す図である。
【図１１】実施例1に関する情報記憶部の動作方式の一例を示す図である。
【図１２】実施例２に関する元素とその電気陰性度を示す表である。
【図１３】実施例３に関する情報記憶部の模式図である。
【図１４】実施例４に関する情報記憶部の動作方式の一例を示す図である。
【符号の説明】
【００５４】
102,191 カルコゲナイド
103 電極1
154 プラグ電極
110,142,143 結晶相
111,141 アモルファス相
121 1回”0”書込後のアモルファス相の長さ
131 Ge2Sb2Te5
132 Ge1.8Sb1.8Te5.4
133 Ge2.2Sb2.2Te4.6
144 多数回”0”書込後のアモルファス相の長さ
151 メモリセル
152 選択トランジスタ
153 情報記憶部
154 プラグ電極
155  上部電極
161,171,202,251,253  第１のパルス
162,172,203,252,254 第２のパルス
184 ワード線
185 ソース線
186,197 ビット線
192 ヒーター層
193 接着層
194 電極2
195 電極1
196 プラグ
198 拡散層
201 第１の電流パルス
202 第2の電流パルス
203 第3の電流パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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