(57)【要約】【課題】  ＳＲＡＭセルのサイズが縮小化された場合、ゲート電極配線の抵抗要素の抵抗値を調整してＳＲＡＭセルを形成できるようにする。【解決手段】  ＳＲＡＭセルの製造時において、１回目に不純物イオンを注入するときにはイオン濃度を比較的高く低加速電圧の条件でイオン注入し、ソース／ドレイン拡散層１３を形成する。２回目に不純物イオンを注入するときには、イオン濃度を比較的低く高加速電圧の条件でイオン注入し、第１の多結晶シリコン膜６の抵抗値を調整する。【選択図】  図１０
2006013327.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に第１の絶縁膜を介して導電層を形成する工程と、
前記導電層の上に第２の絶縁膜を形成する工程と、
前記導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第２の絶縁膜を除去する工程と、
前記導電層の上方から所定の第１の加速電圧で不純物をイオン注入し前記半導体基板に拡散層を形成する工程と、
前記第１の加速電圧よりも高加速電圧の第２の加速電圧で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、
前記非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上に第１の絶縁膜を介して導電層を形成する工程と、
前記導電層の上に第２の絶縁膜を形成する工程と、
前記導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第２の絶縁膜を除去する工程と、
前記導電層の上方から所定の第１の加速電圧および第１の注入量で不純物をイオン注入し、前記半導体基板に拡散層を形成する工程と、
前記第１の加速電圧よりも高加速電圧の第２の加速電圧条件で、且つ、前記第１の注入量よりも低注入量な第２の注入量で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、
前記非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜として、シリコン窒化膜を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記導電層として、多結晶シリコン膜を形成することを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトエラー耐性を改善するようにしたＳＲＡＭセルを含んで形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
Ｆｕｌｌ‐ＣＭＯＳ  ＳＲＡＭセル（Static Random Access Memory Cell）と呼ばれるメモリセルを備えた半導体装置は、６個のＭＯＳトランジスタにより１つのメモリセルが構成されている。各メモリセルは、平面的には点対称型や線対称型などのパターンが考えられている。
ところで、このようなＳＲＡＭセルにおいては、外部から入射する中性子線やα線等により記憶内容が変化するソフトエラーの発生が問題となっている。このソフトエラー対策としては、記憶ノードとＭＯＳトランジスタのゲート電極との間に抵抗要素を形成することで、記憶ノードのデータの記憶内容を保護することが検討されている。
【０００３】
しかし、これまでのＳＲＡＭセルの構造では、ソフトエラー対策として抵抗要素を付加することによりセル面積が増大し、さらに製造工数や製造コストも増加することが問題となっている。そこで、ポリシリコン配線部の少なくとも一部に不純物を導入しない領域を形成し、不純物が導入されていない領域を高抵抗部として機能させる技術が知られている（例えば、特許文献１参照）。
【特許文献１】特開平５−２３５３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した特許文献１に示すものでは、次のような問題点がある。すなわち、不純物が導入されていないポリシリコンは、電圧が与えられるとこの電圧変化に伴う抵抗要素の値変化が大きく、抵抗要素の値調整が困難という問題がある。さらに近年、ＳＲＡＭセルのサイズ縮小化が進んでおり、メモリセルの面積や製造工数を増すことなく抵抗要素を形成することが困難となってきている。
【０００５】
本発明は、上記した問題を解決するためになされたもので、その目的は、ＳＲＡＭセルのサイズが縮小化された場合に、ゲート電極配線の抵抗要素の抵抗値を調整してＳＲＡＭセルを形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を介して導電層を形成する工程と、導電層の上に第２の絶縁膜を形成する工程と、導電層上の非シリサイド層形成領域を除き、前記導電層上に形成された前記第２の絶縁膜を除去する工程と、導電層の上方から所定の第１の加速電圧で不純物をイオン注入し半導体基板に拡散層を形成する工程と、第１の加速電圧よりも高加速電圧の第２の加速電圧で前記導電層に不純物をイオン注入することにより前記導電層の抵抗値を調整する工程と、非シリサイド層形成領域以外の前記導電層の上部をシリサイド化する工程とを備えたことを特徴としている。
【０００７】
本発明の半導体装置の製造方法は、半導体基板の上に第１の絶縁膜を介して導電層を形成する工程と、導電層の上に第２の絶縁膜を形成する工程と、導電層上の非シリサイド層形成領域を除き、導電層上に形成された前記第２の絶縁膜を除去する工程と、導電層の上方から所定の第１の加速電圧および第１の注入量で不純物をイオン注入し、半導体基板に拡散層を形成する工程と、第１の加速電圧よりも高加速電圧の第２の加速電圧条件で、且つ、第１の注入量よりも低注入量な第２の注入量で導電層に不純物をイオン注入することにより導電層の抵抗値を調整する工程と、非シリサイド層形成領域以外の導電層の上部をシリサイド化する工程とを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明は、ＳＲＡＭセルのサイズが縮小化された場合に、ゲート電極配線の抵抗要素の抵抗値を調整してＳＲＡＭセルを形成できるという効果を奏する。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＳＲＡＭ半導体記憶装置の製造方法に適用した一実施形態について、図１ないし図１３を参照しながら説明する。
図１は、ＳＲＡＭ半導体記憶装置内に形成されるＳＲＡＭセルを模式的に示す平面図であり、ゲート電極配線の形成状態を平面図により示している。また図３は、ＳＲＡＭセルの一例について、その電気的構成を示している。
【００１０】
まず、この電気的構成について概略的に説明する。図３に示すように、このＳＲＡＭセルＭは６個のＭＯＳＦＥＴを備えている。これらの６個のＭＯＳＦＥＴは、第１および第２の負荷用ＭＯＳＦＥＴＴＬ１およびＴＬ２、第１および第２のドライバ用ＭＯＳＦＥＴＴＤ１およびＴＤ２、第１および第２の転送ゲート用ＭＯＳＦＥＴＴＳ１およびＴＳ２からなっている。以下、これらのＭＯＳＦＥＴＴＬ１、ＴＬ２、ＴＤ１、ＴＤ２、ＴＳ１、ＴＳ２を単にトランジスタと称す。
【００１１】
負荷用のトランジスタＴＬ１およびＴＬ２は、それぞれｐチャンネル型のＭＯＳＦＥＴ（本発明のＭＯＳトランジスタに相当）により構成されており、ドライバ用のトランジスタＴＤ１およびＴＤ２は、ｎチャンネル型のＭＯＳＦＥＴ（本発明のＭＯＳトランジスタに相当）により構成されている。また、転送ゲート用のトランジスタＴＳ１およびＴＳ２は、ｎチャンネル型のＭＯＳＦＥＴ（ＭＯＳトランジスタに相当）により構成されている。
【００１２】
インバータ回路Ｉ１は、負荷用のトランジスタＴＬ１およびドライバ用のトランジスタＴＤ１のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタＴＬ１およびＴＤ１は相補的に動作する。これらのトランジスタＴＤ１およびＴＬ１のドレインの共通接続点が出力端子ノード（記憶ノード）Ｎ１とされている。
【００１３】
さらにインバータ回路Ｉ２は、負荷用のトランジスタＴＬ２およびドライバ用のトランジスタＴＤ２のドレインが共通に接続されると共にゲートが共通に接続されることにより構成されている。これらの各トランジスタＴＤ２およびＴＬ２が相補的に動作する。これらのトランジスタＴＤ２およびＴＬ２のドレインの共通接続点が出力端子ノード（記憶ノード）Ｎ２とされている。
【００１４】
これらのインバータ回路Ｉ１およびＩ２は、電源ノードＮｄに与えられる電源電圧Ｖｄｄ、およびグランドノードＮｓに与えられるグランド電位Ｖｓｓが印加されることにより動作する。原理的には、これらのインバータ回路Ｉ１およびＩ２がクロスカップル接続されることによりＳＲＡＭセルＭとしての機能を満たすことになるが、本実施形態においては、ソフトエラー対策のため次のように抵抗要素Ｒ１およびＲ２が形成されている。
【００１５】
すなわち、インバータ回路Ｉ１の出力端子ノードＮ１は、抵抗要素Ｒ２を介してインバータ回路Ｉ２の入力端子ノードＮ３に接続されている。インバータ回路Ｉ２の出力端子ノードＮ２は、抵抗要素Ｒ１を介してインバータ回路Ｉ１の入力端子ノードＮ４に接続されている。
転送ゲート用のトランジスタＴＳ１およびＴＳ２は、その各ゲート電極がワード線ＷＬに共通に接続されている。トランジスタＴＳ１のソース／ドレインノードは、ビット線ＢＬおよびインバータ回路Ｉ１の出力端子ノードＮ１間に接続されていると共に、トランジスタＴＳ２のソース／ドレインノードはビット線／ＢＬおよびインバータ回路Ｉ２の出力端子ノードＮ２間に接続されている。
【００１６】
＜構造について＞
以下、ＳＲＡＭセルＭの半導体装置内の構造（パターンレイアウト）について図１および図２を参照しながら説明する。
図１において、数個のＳＲＡＭセルＭの構造について示しているが、実際には半導体記憶装置として、記憶容量に対応した個数分のＳＲＡＭセルＭが行列状に配置されている。また図２（ａ）は、図１におけるＡ−Ａ’線に沿う模式的な断面図を示しており、図２（ｂ）は、図１におけるＢ−Ｂ’線に沿う模式的な断面図を示している。
【００１７】
これらの図１および図２に示すように、シリコン半導体基板１には、シャロートレンチ構造の素子分離領域（Shallow Trench Isolation）ＳＴＩが形成されており、その素子分離領域ＳＴＩにより素子分離された素子領域には、図１に示すように、Ｐチャンネル型のＭＯＳトランジスタ形成用のＮウェルＮｗと、Ｎチャンネル型のＭＯＳトランジスタ形成用のＰウェルＰｗとが形成されている。尚、ＮウェルＮｗには、電源電位Ｖｄｄが与えられており、ＰウェルＰｗには、グランド電位Ｖｓｓが与えられている。
【００１８】
図１中、ＡＡｎはＮウェルＮｗに形成されたＮチャンネル型のＭＯＳトランジスタのソース−ドレインチャネル領域を含むアクティブエリア（活性領域）を示している。また、ＡＡｐはＰウェルＰｗに形成されたＰチャンネル型のＭＯＳトランジスタのソース−ドレインチャネル領域を含むアクティブエリア（活性領域）を示している。また、図１および図２中、ＧＣはアクティブエリアＡＡｐおよびＡＡｎに直交するように配設されたゲート電極配線を示している。
【００１９】
図２に示すように、ゲート電極配線ＧＣの側壁にはスペーサＳｐが例えばシリコン酸化膜もしくはシリコン窒化膜により形成されており、各トランジスタＴＬ１、ＴＬ２、ＴＤ１、ＴＤ２、ＴＳ１、ＴＳ２にはＬＤＤ（Lightly Doped Drain）構造が採用されている。
以下、構造について説明する。図２に示すように、シリコン半導体基板１のＮウェルＮｗおよびＰウェルＰｗにはトレンチ（溝部）２が形成されている。このトレンチ２の全内面には第１のシリコン酸化膜３が形成されている。この第１のシリコン酸化膜３は、トレンチ２内においてＮウェルＮｗに接するように形成されている。また、シリコン半導体基板１上には、ゲート絶縁膜（第１の絶縁膜）として第２のシリコン酸化膜４が形成されている。これらの第１および第２のシリコン酸化膜３および４は、シリコン半導体基板１上とトレンチ２内面に渡って結合して形成されている。
【００２０】
トレンチ２内の第１のシリコン酸化膜３上には、絶縁膜として第３のシリコン酸化膜５（ＳＴＩ−ＴＥＯＳ（Tetra-Ethoxy-Silane)膜）が形成されている。この第３のシリコン酸化膜５は、トレンチ２の全領域にシリコン酸化膜が埋込み形成されることにより構成されており、各アクティブエリアＡＡ（ＡＡｐ、ＡＡｎ）間の絶縁性能を保持するために形成されている。
【００２１】
第１および第２のシリコン酸化膜３および４の上には導電層として第１の多結晶シリコン膜６が形成されている。この第１の多結晶シリコン膜６は、図１に平面的に示すように、３（複数）のアクティブエリアＡＡｐ、ＡＡｎおよびＡＡｎ間上に渡りトランジスタＴＬ１およびＴＤ１のゲート電極に連なるように形成されている。
第１の多結晶シリコン膜６の上部の一部には、メタルシリサイド層（コバルトシリサイド層）７が形成されている。尚、コバルトによりシリサイド化された実施形態を示すが、他のメタル（例えばタングステン等）によりシリサイド化されていても良い。これにより、ゲート電極配線ＧＣが第１の多結晶シリコン膜６およびタングステンシリサイド層７により構成されている。第１の多結晶シリコン膜６の上には、シェアードコンタクト形成領域ＳＣ２の周囲に位置して第２の絶縁膜である第１のシリコン窒化膜１２が形成されている。第１のシリコン窒化膜１２は、分断された第１の多結晶シリコン膜６の端部の上面に位置して形成されている。
【００２２】
この第１のシリコン窒化膜１２は、第１の多結晶シリコン膜６上の一部を非シリサイド化するための膜であると共に不純物注入調整用絶縁膜として機能し、この膜を形成することにより、コンタクトプラグＰおよびゲート電極配線ＧＣ間の高抵抗化（すなわち抵抗要素Ｒ１の形成）が図られている。具体的には、図１および図２（ａ）に示すように、第１のシリコン窒化膜１２は、シェアードコンタクト領域ＳＣ２の周囲に位置して形成されている。このシェアードコンタクト領域ＳＣ２は、ゲート電極配線ＧＣおよび上層配線（図示せず）間を電気的に接続したり、トランジスタＴＬ２のドレインおよびゲート電極配線ＧＣを電気的に導通接続するためのコンタクトプラグＰの埋込形成領域を示している。第１のシリコン窒化膜１２が形成された領域を非シリサイド層形成領域と定義する。
【００２３】
図１に示すように、ゲート電極配線ＧＣは、アクティブエリアＡＡｎおよびＡＡｐの形成方向に対して垂直方向に延設して形成されており、ＳＲＡＭセルＭを形成するため、回路構成上分断されている。具体的には、図２に示すように、ゲート電極配線ＧＣは、素子分離領域ＳＴＩ上において分断されている。
また、ゲート電極配線ＧＣの分断された部分には、スペーサＳｐが形成されている。このスペーサＳｐは、例えばシリコン窒化膜またはシリコン酸化膜により形成されており、第１の多結晶シリコン膜６および第１のシリコン窒化膜１２の側壁にゲート電極配線ＧＣを保護するように形成されている。これらのゲート電極配線ＧＣおよび第１のシリコン窒化膜１２およびスペーサＳｐを覆うように第２のシリコン窒化膜８が形成されている。
【００２４】
この第２のシリコン窒化膜８は、タングステンシリサイド層７の上や第１のシリコン窒化膜１２やスペーサＳｐの上に形成されている。第１および第２のシリコン窒化膜８および１２にはシェアードコンタクト形成領域ＳＣ２に位置して孔部Ｈａが形成されている。
また、このシリコン窒化膜８の上には、例えばＢＰＳＧ膜からなる層間絶縁膜９が形成されている。また、これらの第１および第２のシリコン窒化膜８および１２、層間絶縁膜９には、コンタクトホールＨが形成されている。
【００２５】
コンタクトホールＨ内には、Ｔｉ（チタン）またはＴｉＮ（チタンナイトライド）からなるバリアメタル膜１０が形成されていると共に当該バリアメタル膜１０の上にタングステン膜１１が埋込み形成されている。バリアメタル膜１０は、タングステン膜１１と他の膜とが接触しないようになっている。コンタクトプラグＰは、バリアメタル膜１０およびタングステン膜１１により構成されており、ゲート電極配線ＧＣおよび上層配線（図示せず）を電気的に接続するように構成されている。
【００２６】
このコンタクトプラグＰは、所謂シェアードコンタクト構造により形成されており、図１および図２（ｂ）に示すように、トランジスタＴＬ１のゲート電極をトランジスタＴＬ２のドレイン領域に電気的に接続したり、上層配線層（図示せず）を介してトランジスタＴＤ２のドレイン領域に電気的に接続するように形成されている。また、図２（ｂ）に示すように、トランジスタＴＬ２のソース／ドレイン拡散層ＳＤ領域には接触抵抗の低減を図るためのコンタクト領域ＣＣが形成されている。このコンタクト領域ＣＣは、サリサイド工程によりトランジスタのソース／ドレイン拡散層ＳＤの上部がシリサイド化されることにより形成されている。
【００２７】
図１および図２（ａ）並びに図２（ｂ）に示すように、シェアードコンタクト形成領域ＳＣ２においては、コンタクトプラグＰがシリコン半導体基板１のＮウェル領域Ｎｗに形成されたｐ型のドレイン拡散層ＳＤのコンタクト領域ＣＣと第１の多結晶シリコン膜６とを電気的に導通するように形成される。したがって、シェアードコンタクト形成領域ＳＣ２においては、トランジスタＴＬ２のドレイン拡散層ＳＤのコンタクト領域ＣＣとシェアードコンタクト形成領域ＳＣ２の第１の多結晶シリコン膜６との間は略導通状態となる。
【００２８】
また、この他にも、図１に示すように、ワード線ＷＬに接続するためのワード線コンタクト領域ＣＷ、ビット線ＢＬ、／ＢＬに接続するためのビット線コンタクト領域ＣＢ、電源（Ｖｄｄ）コンタクト領域ＣＤ、グランド（Ｖｓｓ）コンタクト領域ＣＳ、トランジスタＴＬ２のゲート電極をトランジスタＴＬ１およびＴＤ１のドレイン領域に接続するための構造が構成されている。尚、図１において、ノードＮ１は、シェアードコンタクト領域ＳＣ１およびノードコンタクト領域ＮＣ１において上層配線層（図示せず）により電気的に接続されている。さらに、ノードＮ２は、シェアードコンタクト領域ＳＣ２およびノードコンタクト領域ＮＣ２において上層配線層（図示せず）により電気的に接続されている。
【００２９】
＜製造方法について＞
以下、図４ないし図１３をも参照しながらＳＲＡＭセルの製造方法について、特に本実施形態の製造方法の特徴にかかわる部分を中心に説明する。これらの図４ないし図１３は、図１におけるＡ−Ａ’線に沿う断面図を模式的に示しており、それぞれ要部の一製造工程を示すものである。
【００３０】
まず、図４に示す構造の形成工程について説明する。シリコン半導体基板１上にシリコン酸化膜（図示せず）を形成し、その上にマスク材（例えばシリコン酸化膜および／またはシリコン窒化膜：図示せず）を形成する。さらに、このマスク材の上にアクティブエリアＡＡを覆うようにレジスト（図示せず）をパターニング形成する。
このレジスト（図示せず）をマスクとしてマスク材をエッチング除去することで素子分離領域ＳＴＩ形成用の孔を形成し、さらにレジストもしくは残存したマスク材をマスクとしてトレンチ２を形成する。さらに、トレンチ２内面を薄く酸化することでトレンチ２内面に第１のシリコン酸化膜３を形成する。ＮウェルＮｗおよびｐウェル（図４には図示せず）を形成し、そして、レジストをアッシングにより除去する。
【００３１】
トレンチ２内面に形成された第１のシリコン酸化膜３上に第３のシリコン酸化膜（ＳＴＩ−ＴＥＯＳ膜）５を埋込み形成する。そして、残存したマスク材をマスクとして第３のシリコン酸化膜５を平坦化し、マスク材を除去する。さらにシリコン半導体基板１の上を酸化することによりゲート絶縁膜として第２のシリコン酸化膜４を形成する。そして、Ｎウェル領域ＮｗおよびＰウェル領域Ｐｗを形成する。
【００３２】
次に、図５に示すように、第２および第３のシリコン酸化膜４および５の上に第１の多結晶シリコン膜６を形成し、この第１の多結晶シリコン膜６の上に第１のシリコン窒化膜１２を形成する。この第１のシリコン窒化膜１２は、その膜厚が例えば４００オングストロームで形成されている。この膜厚は、後工程において層間絶縁膜９を埋込み形成するときに、隣接するゲート電極配線ＧＣ間にボイドが発生しない程度に調整された膜厚である。
【００３３】
次に、この第１のシリコン窒化膜１２の上にレジスト（図示せず）を塗布し、このレジストをリソグラフィ技術によりパターニング形成し、図６に示すように、シェアードコンタクト形成領域ＳＣ２を含む非シリサイド層形成領域に第１のシリコン窒化膜１２が残存するように、シリサイド層形成領域ＳＬに形成された第１のシリコン窒化膜１２を除去する。尚、最終的に、第１のシリコン窒化膜１２の残存領域下の第１の多結晶シリコン６の部分が高抵抗領域となる。
【００３４】
次に、図７に示すように、第１の多結晶シリコン膜６および第１のシリコン窒化膜１２上にレジスト（図示せず）を塗布し、リソグラフィ法によりこのレジストをパターニング形成し、第１のシリコン窒化膜１２および第１の多結晶シリコン膜６を分断し、レジストをアッシングにより除去する。
次に、図８に示すように、分断された第１の多結晶シリコン膜６および第１のシリコン窒化膜１２の側壁にシリコン窒化膜をスペーサＳｐとして形成する。
【００３５】
次に、図９に示すように、ＰウェルＰｗ、ＮウェルＮｗ領域に不純物を注入することで、シリコン半導体基板１のソース／ドレイン拡散層領域に拡散層１３を形成する。このとき、不純物の注入量は、第１の多結晶シリコン膜６の中に不純物が注入される量を少なくするように従来方法の不純物注入量よりも少なくする。例えば、従来方法ではＰ型のＭＯＳトランジスタのソース／ドレイン拡散層に対してボロン（Ｂ）を４．０×１０15［cm-2]程度注入しているが、この注入量を少なくし、例えば３．０×１０15[cm-2]とする。
【００３６】
また、このとき、不純物注入の加速電圧を低下させることも効果的である。例えば、従来７［ｋｅＶ］で行われている加速電圧を５［ｋｅＶ］として不純物を注入すると、注入される不純物が第１のシリコン窒化膜１２内に留まり第１の多結晶シリコン膜６中に不純物が注入されなくなる。このとき、第１のシリコン窒化膜１２の残存領域下の第１の多結晶シリコン膜６には不純物がほとんど注入されないため、第１のシリコン窒化膜１２の残存領域下における第１の多結晶シリコン膜６は不純物が注入される領域に比較して高抵抗となる。
【００３７】
その後、図１０に示すように、加速電圧を上昇させて第２の加速電圧により不純物注入を行い第１の多結晶シリコン膜６中の抵抗値調整を行う。このとき、図１０（ａ）に示すように、イオンインプランテーション時のイオン濃度は高さ方向のある所定位置にピーク値Ｒｐをとり、この位置を基準として第１のシリコン窒化膜１２および第１の多結晶シリコン膜６中の高さ方向（図中上下方向）に拡散して分布するが、このとき、図１０（ａ）に示すように、不純物注入時のピーク濃度Ｒｐを、第１の多結晶シリコン膜６内に設定するような加速電圧により行うことが望ましい。
【００３８】
また、加速電圧を５［ｋｅＶ］（第１の加速電圧）よりも高い加速電圧（第２の加速電圧：例えば１５［ｋｅＶ］）に設定して不純物イオンを注入することが望ましい。さらに、不純物イオンの注入量を、例えば、第１の注入量（例えば３．０×１０15［cm-2]）よりも下回る第２の注入量（例えば５．０×１０13〜５．０×１０14［cm-2]の間の所定注入量）とすることが望ましい。言い換えると、不純物注入時のイオン注入量を、１回目の不純物イオン注入量に比較して１桁から２桁程度低くすることが望ましい。
【００３９】
すると、多数のＳＲＡＭセルＭを作成する過程において、第１のシリコン窒化膜１２の成膜時に膜厚のばらつきが生じたとしても、第１の多結晶シリコン膜６に対する不純物注入量の変動が少ないため抵抗値変化が少なくなる。尚、不純物イオンの注入工程は、複数回に分けて注入すれば必要に応じて２回でも３回でもそれ以上でも良い。
この場合、図１０に示すように、不純物イオンを２回目に注入したときに、シリコン半導体基板１内に不純物イオンが到達する場合もあるが、イオンインプランテーション時の不純物イオン濃度が１回目のイオン注入量に比較して低いため、たとえシリコン半導体基板１内におけるアクティブエリアＡＡ内に不純物イオンが到達したとしても、ショートチャネル効果が悪化することがなくなり、トランジスタＴｒの閾値電圧調整誤差がほぼ無視できる程度になる。
【００４０】
これにより、２回目の不純物イオンの注入工程が、トランジスタＴｒの特性に悪影響を与えることがなくなる。尚、このトランジスタＴｒは、シリコン半導体基板１に形成される一般的なトランジスタを示しており、ＳＲＡＭセルＭを構成するトランジスタＴＬ１、ＴＤ１、ＴＬ２、ＴＤ２、ＴＳ１、ＴＳ２であっても、ＳＲＡＭセルＭを駆動するための周辺回路を構成するトランジスタ等であっても良い。
【００４１】
そして、図１１に示すように、コバルト等によるメタルをスパッタリング処理することにより、コバルトを第１の多結晶シリコン膜６とサリサイド反応させた後、反応していない部分のコバルトを除去することにより、第１のシリコン窒化膜１２の残存領域下以外について第１の多結晶シリコン膜６の上部にメタルシリサイド層７を形成すると共に第２のシリコン窒化膜１２の残存領域下にシリサイド層の非形成領域を生成する。
【００４２】
そして、この上に図１２に示すように第２のシリコン窒化膜８を形成し、その上にシリコン酸化膜（例えばＢＰＳＧ(Boron-phospho silicate glass)膜）からなる層間絶縁膜９を埋込み形成する。そして、図１３に示すように、この層間絶縁膜９および第１および第２のシリコン窒化膜１２および８にコンタクトホールＨを形成する。この図１３においては、コンタクトホールＨの形成部分は、第１の多結晶シリコン膜６上の所謂シェアードコンタクト形成領域ＳＣ２上およびその上方に形成される。
【００４３】
この後、コンタクトホールＨ内面にメタルバリア層１０を形成すると共に、このメタルバリア層１０の上にタングステン層１１を埋込み形成することにより、コンタクトプラグＰを形成する。このとき同時に、各ノード間コンタクトや電源線コンタクト、グランド線コンタクト等の各種コンタクトを形成する。このとき、シェアードコンタクト形成領域ＳＣ２内における第１のシリコン窒化膜１２にコンタクトホールＨを形成しコンタクトプラグＰを埋込み形成すると、メタルシリサイド層７の非形成部分においてコンタクトプラグＰおよび第１の多結晶シリコン層６が接触することになるため、メタルシリサイド層を介して電気的に接続する場合に比較して、シェアードコンタクト形成領域ＳＣ２における第１のシリコン窒化膜１２および第１の多結晶シリコン膜６間の界面部の界面抵抗は上昇する。尚、コンタクトプラグＰの形成領域とメタルシリサイド層７の形成領域との間の距離を調整することにより抵抗要素Ｒ１の抵抗値の調整を行うことができる。このような工程により抵抗要素Ｒ１を構成することができる。そして、さらに上層配線層を形成する。尚、抵抗要素Ｒ２についても同様である。このような工程を経てＳＲＡＭ半導体記憶装置１のＳＲＡＭセルＭを形成できるようになる。
【００４４】
以上、このような本実施形態の製造方法は、次のような特徴を備えている。すなわち、まず、ＳＲＡＭセルＭを製造する際に、シリコン半導体基板１内に素子分離領域ＳＴＩを形成する。シリコン半導体基板１の上に第２のシリコン酸化膜４をゲート絶縁膜として形成する。この後、この第２のシリコン酸化膜４の上に第１の多結晶シリコン膜６を形成する。この後、この第１の多結晶シリコン膜６の上に第１のシリコン窒化膜１２を形成する。この後、第１のシリコン窒化膜１２のシェアードコンタクト形成領域ＳＣ２を含み当該領域ＳＣ２周囲の第１のシリコン窒化膜１２を残存させるように第１のシリコン窒化膜１２を除去する。さらに、この第１のシリコン窒化膜１２の上方から所定の第１の加速電圧および第１の注入量により１回目の不純物イオンの注入を行うことでソース／ドレイン拡散層ＳＤおよび１３を形成する。そして、第１の加速電圧よりも高加速電圧、且つ、第１の注入量よりも低注入量な第２の注入量となる条件下において、第１の多結晶シリコン膜６に不純物をイオン注入することで第１の多結晶シリコン膜６の抵抗値を調整する。この後、第１のシリコン窒化膜１２の形成部分を除き第１の多結晶シリコン膜６の上部を例えばサリサイド工程によりシリサイド化することによりメタルシリサイド層７を形成しゲート電極配線ＧＣを形成する。
【００４５】
このような本実施形態に係る製造方法によれば、複数回に分けて加速電圧および注入量を調整して不純物をイオン注入することで、ソース／ドレイン拡散層１３を形成したり第１の多結晶シリコン膜６の抵抗値を調整しているため、シリコン半導体基板１に形成されるトランジスタの特性を所望の値に調整したり、ゲート電極配線ＧＣの抵抗要素Ｒ１の値を調整することができるようになる。
【００４６】
しかも、第１の多結晶シリコン膜６の抵抗調整用として、第１の加速電圧よりも高い第２の加速電圧により不純物イオンを注入し、そのときのイオン注入量を第１の注入量よりも低い第２の注入量としているため、シリコン半導体基板１に形成された他のトランジスタについて、ショートチャネル効果やしきい値電圧等の特性について悪影響が引き起こされることなくＳＲＡＭセルＭを形成することができる。
【００４７】
ゲート電極配線ＧＣは、コンタクトプラグＰと第１の多結晶シリコン膜６との間の界面抵抗、およびこのコンタクトプラグＰとメタルシリサイド層７との間の距離に応じて高抵抗化され、抵抗要素Ｒ１を形成することができるため、ＳＲＡＭセルＭのソフトエラー対策を施すことができるようになる。
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００４８】
ＳＲＡＭ半導体記憶装置１に適用した実施形態を示したが、ＳＲＡＭセルＭを含む半導体装置であれば、ＳＲＡＭ混載ロジック集積回路装置などの他の半導体装置にも適用することができる。
２回めのイオン注入を行うときに、第１の注入量よりも低注入量の第２の注入量となる条件により第１の多結晶シリコン膜６に不純物をイオン注入する実施形態を示したが、２回目のイオン注入時に、１回目のイオン注入時よりも高加速電圧でイオン注入していれば、１回目のイオン注入量に対して同一注入量もしくは高注入量となる条件により第１の多結晶シリコン膜６に不純物をイオン注入するようにしても良い。
【００４９】
ゲート電極配線ＧＣとして、第１の多結晶シリコン膜６の上部をシリサイド化することによりメタルシリサイド層７を形成した実施形態を示したが、第１の多結晶シリコン膜６に代えてアモルファスシリコン膜に適用しても良い。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態を示すＳＲＡＭセルが行列状に配列されたセルアレイパターンのレイアウトの一例を示す平面図
【図２】要部の模式的な断面図（（ａ）は図１中のＡ−Ａ'線に沿う断面図、（ｂ）は図１中のＢ−Ｂ’線に沿う断面図）
【図３】ＳＲＡＭセルの等価回路図
【図４】図２中の要部の一製造工程を示す断面図（その１）
【図５】図２中の要部の一製造工程を示す断面図（その２）
【図６】図２中の要部の一製造工程を示す断面図（その３）
【図７】図２中の要部の一製造工程を示す断面図（その４）
【図８】図２中の要部の一製造工程を示す断面図（その５）
【図９】図２中の要部の一製造工程を示す断面図（その６）
【図１０】図２中の要部の一製造工程を示す断面図（その７）
【図１１】図２中の要部の一製造工程を示す断面図（その８）
【図１２】図２中の要部の一製造工程を示す断面図（その９）
【図１３】図２中の要部の一製造工程を示す断面図（その１０）
【符号の説明】
【００５１】
図面中、１はシリコン半導体基板（半導体基板）、４は第２のシリコン酸化膜（第１の絶縁膜）、６は第１の多結晶シリコン膜（導電層）、１２は第１のシリコン窒化膜（第２の絶縁膜）、１３はソース／ドレイン拡散層、ＧＣはゲート電極配線、Ｔｒはトランジスタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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