(57)【要約】【課題】  素子分離部（ＳＴＩ）によって基板内に生じる応力を抑制し、接合リーク電流の問題を低減する。【解決手段】  シリコン基板１の活性領域（ウェル領域）中に溝部８が形成され、その内周に熱酸化膜２による側壁部２Ａ及び底部２Ｂが形成され、その内部に補填材としてのポリシリコン膜４が充填され、その上部にＣＶＤによるシリコン酸化膜（蓋部）３が設けられている。ＳＴＩの溝部８内にシリコン基板１と熱膨張率の近いポリシリコン膜４を設けたことから、ＳＴＩとその周辺領域とで熱変動に対する体積変化率が近くなり、内部応力を抑制することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板の活性領域に形成される複数の素子と、隣接する素子を分離する素子分離部とを有し、
前記素子分離部は、半導体基板の主表面に形成された溝部と、前記溝部内に埋設される絶縁体と、前記半導体基板の活性領域と近似した熱膨張率材料よりなり前記絶縁体内に内臓される補填材とを有する、
ことを特徴とする半導体装置。
【請求項２】
前記絶縁体は溝部の内側面に沿って配置される側壁部と、前記側壁部の半導体基板表面側の開口部を絶縁状態で塞ぐ蓋部とを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁体は溝部の底面に沿って配置される底部を有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記蓋部の半導体基板面方向の幅が前記溝部の基板面方向の幅と同一または前記溝部の基板面方向の幅より小さいことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記補填材と半導体基板が前記溝部の底面または底面近傍で導通していることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記半導体基板がシリコン基板であり、前記絶縁体がシリコン酸化膜であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体基板がシリコン基板であり、前記絶縁体がシリコン窒化膜であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記半導体基板がシリコン基板であり、前記絶縁体の側壁部と底部がシリコン熱酸化膜よりなることを特徴とする請求項３記載の半導体装置。
【請求項９】
前記半導体基板がシリコン基板であり、前記補填材がポリシリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記半導体基板がシリコン基板であり、前記補填材がアモルファスシリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記素子分離部が半導体基板の第１導電型の素子形成領域内に形成される第２導電型の拡散層を含む素子を分離する素子分離部であって、前記補填材が第２導電型のポリシリコン膜よりなることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記素子分離部が半導体基板の第１導電型の素子形成領域内に形成される第２導電型の拡散層を含む素子を分離する素子分離部であって、前記補填材が第２導電型のアモルファスシリコン膜よりなることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記素子分離部が半導体基板の第１導電型の素子形成領域内に形成される第２導電型の拡散層を含む素子を分離する素子分離部であって、前記素子の第２導電型の拡散層と前記素子分離部の溝部との境界領域に第１導電型の拡散層を設けたことを特徴とする請求項１記載の半導体装置。
【請求項１４】
半導体基板の活性領域に形成される光電変換素子を含む複数の素子と、隣接する素子を分離する素子分離部とを有し、
前記素子分離部は、半導体基板の主表面に形成された溝部と、前記溝部内に埋設される絶縁体と、前記半導体基板の活性領域と近似した熱膨張率材料よりなり前記絶縁体内に内臓される補填材とを有する、
ことを特徴とする固体撮像装置。
【請求項１５】
前記絶縁体は溝部の内側面に沿って配置される側壁部と、前記側壁部の半導体基板表面側の開口部を絶縁状態で塞ぐ蓋部とを有することを特徴とする請求項１４記載の固体撮像装置。
【請求項１６】
前記絶縁体は溝部の底面に沿って配置される底部を有することを特徴とする請求項１５記載の固体撮像装置。
【請求項１７】
前記蓋部の半導体基板面方向の幅が前記溝部の基板面方向の幅と同一または前記溝部の基板面方向の幅より小さいことを特徴とする請求項１５記載の固体撮像装置。
【請求項１８】
前記補填材と半導体基板が前記溝部の底面または底面近傍で導通していることを特徴とする請求項１６記載の固体撮像装置。
【請求項１９】
前記半導体基板がシリコン基板であり、前記絶縁体がシリコン酸化膜であることを特徴とする請求項１４記載の固体撮像装置。
【請求項２０】
前記半導体基板がシリコン基板であり、前記絶縁体がシリコン窒化膜であることを特徴とする請求項１４記載の固体撮像装置。
【請求項２１】
前記半導体基板がシリコン基板であり、前記絶縁体の側壁部と底部がシリコン熱酸化膜よりなることを特徴とする請求項１６記載の固体撮像装置。
【請求項２２】
前記半導体基板がシリコン基板であり、前記補填材がポリシリコン膜であることを特徴とする請求項１４記載の固体撮像装置。
【請求項２３】
前記半導体基板がシリコン基板であり、前記補填材がアモルファスシリコン膜であることを特徴とする請求項１４記載の固体撮像装置。
【請求項２４】
前記素子分離部が半導体基板の第１導電型の素子形成領域内に形成される第２導電型の拡散層を含む素子を分離する素子分離部であって、前記補填材が第２導電型のポリシリコン膜よりなることを特徴とする請求項２２記載の固体撮像装置。
【請求項２５】
前記素子分離部が半導体基板の第１導電型の素子形成領域内に形成される第２導電型の拡散層を含む素子を分離する素子分離部であって、前記補填材が第２導電型のアモルファスシリコン膜よりなることを特徴とする請求項２３記載の固体撮像装置。
【請求項２６】
前記素子分離部が半導体基板の第１導電型の素子形成領域内に形成される第２導電型の拡散層を含む素子を分離する素子分離部であって、前記素子の第２導電型の拡散層と前記素子分離部の溝部との境界領域に第１導電型の拡散層を設けたことを特徴とする請求項１４記載の固体撮像装置。
【請求項２７】
前記半導体基板上に光電変換素子及び画素トランジスタを含む複数の画素を配置した撮像領域部と、前記複数の画素の駆動回路及び信号処理回路を含む論理回路群を配置した周辺回路領域部とを有し、前記撮像領域部の素子分離部を前記溝部と絶縁体と補填材を含む素子分離部とし、前記周辺回路領域部の素子分離部を溝部と絶縁体とを含み、補填材を含まない素子分離部としたことを特徴とする請求項１４記載の固体撮像装置。
【請求項２８】
半導体基板の活性領域に形成される複数の素子と、隣接する素子を分離する素子分離部とを有する半導体装置の製造方法であって、
前記素子分離部の形成工程は、半導体基板の主表面に溝部を形成する工程と、前記溝部の内側面に絶縁体よりなる側壁部を形成する工程と、前記側壁部の内部に前記半導体基板の活性領域と近似した熱膨張率材料よりなる補填材を埋設する工程と、前記側壁部の半導体基板表面側の開口部を絶縁状態で塞ぐ絶縁体よりなる蓋部を形成する工程とを有する、
ことを特徴とする半導体装置の製造方法。
【請求項２９】
前記素子分離部の形成工程は、前記半導体基板の主表面にマスクを通してエッチングを行い、活性領域を分離する溝部を形成する工程と、前記マスクを残した状態で溝部の内側面に熱酸化による絶縁体の側壁部を形成する工程と、前記マスクを残した状態で前記半導体基板の活性領域と近似した熱膨張率材料よりなる補填材を所定の膜厚に堆積し、前記溝部内の側壁部の内部に補填材を埋設する工程と、前記マスクを残した状態で溝部内以外の補填材を除去する工程と、前記マスクを残した状態で絶縁体を所定の膜厚に堆積し、前記マスクを残した状態で溝部内の側壁部の半導体基板表面側の開口部を絶縁状態で塞ぐ工程と、前記マスクを残した状態で溝部内以外の絶縁体を除去して平坦化する工程と、前記マスクを除去する工程とを有することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３０】
前記半導体基板がシリコン基板であり、前記絶縁体の側壁部を形成する工程は、前記シリコン基板の内側面に熱酸化を行う工程であることを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３１】
前記絶縁体の側壁部を形成する工程は、前記シリコン基板に形成した溝部の内面に熱酸化によるシリコン熱酸化膜を形成する工程と、その後、溝部の底面に形成されたシリコン酸化膜をエッチバック法によって除去する工程を含むことを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３２】
前記側壁部を形成する工程において、前記溝部の底面に沿って配置される絶縁体よりなる底部を形成することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３３】
前記半導体基板がシリコン基板であり、前記絶縁体の側壁部及び底部を形成する工程は、前記シリコン基板の内面に熱酸化を行う工程であることを特徴とする請求項３２記載の半導体装置の製造方法。
【請求項３４】
前記蓋部を形成する工程において、蓋部の半導体基板面方向の幅を前記溝部の基板面方向の幅と同一または前記溝部の基板面方向の幅より小さく形成することを特徴とする請求項２９記載の半導体装置の製造方法。
【請求項３５】
前記溝部を形成する工程が、前記半導体基板の主表面にマスクを通してドライエッチング法により異方性エッチングを行い、活性領域を分離する溝部を形成する工程と、前記マスクを残した状態でドライエッチング法により等方性エッチングを行い、前記溝部の内面に生じたエッチングによるダメージ層を除去する工程とを有することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３６】
前記溝部を形成する工程が、前記半導体基板の主表面にマスクを通してドライエッチング法により異方性エッチングを行い、活性領域を分離する溝部を形成する工程と、前記マスクを残した状態でウェットエッチング法により等方性エッチングを行い、前記溝部の内面に生じたエッチングによるダメージ層を除去する工程とを有することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３７】
前記補填材を所定の膜厚に堆積する工程ではＣＶＤ法によって補填材が溝部内の側壁部の内部の所定の中途位置まで埋め込まれるように形成し、前記溝部内以外の補填材を除去する工程では前記マスク上の補填材をＣＭＰ法によって除去することを特徴とする請求項２９記載の半導体装置の製造方法。
【請求項３８】
前記補填材を所定の膜厚に堆積する工程ではＣＶＤ法によって補填材が溝部内の側壁部の内部の所定の位置まで埋め込まれるように形成し、前記溝部内以外の補填材を除去する工程では前記補填材をエッチバック法によって全体的に除去することを特徴とする請求項２９記載の半導体装置の製造方法。
【請求項３９】
前記補填材を溝部内の側壁部の内部の所定の中途位置まで埋め込まれるように形成する工程は、前記ＣＶＤ法によって補填材を堆積し、補填材の上面がほぼ平坦な状態になる膜厚まで堆積する工程と、ドライエッチング法を用いた異方性エッチングまたは等方性エッチングによって前記補填材を前記中途位置までエッチングする工程とを含むことを特徴とする請求項３７記載の半導体装置の製造方法。
【請求項４０】
前記補填材を溝部内の側壁部の内部の所定の中途位置まで埋め込まれるように形成する工程は、前記ＣＶＤ法によって補填材を堆積し、補填材の上面がほぼ平坦な状態になる膜厚まで堆積する工程と、ウェットエッチング法を用いた等方性エッチングによって前記補填材を前記中途位置までエッチングする工程とを含むことを特徴とする請求項３７記載の半導体装置の製造方法。
【請求項４１】
前記補填材を溝部内の側壁部の内部の所定の中途位置まで埋め込まれるように形成する工程は、前記ＣＶＤ法によって補填材を堆積する工程と、ＣＭＰ法によって溝部外の補填材を除去する工程と、ドライエッチング法を用いた異方性エッチングまたは等方性エッチングによって前記補填材を前記中途位置までエッチングする工程とを含むことを特徴とする請求項３７記載の半導体装置の製造方法。
【請求項４２】
前記補填材を溝部内の側壁部の内部の所定の中途位置まで埋め込まれるように形成する工程は、前記ＣＶＤ法によって補填材を堆積する工程と、ＣＭＰ法によって溝部外の補填材を除去する工程と、ウェットエッチング法を用いた等方性エッチングによって前記補填材を前記中途位置までエッチングする工程とを含むことを特徴とする請求項３７記載の半導体装置の製造方法。
【請求項４３】
前記補填材をポリシリコン膜によって形成することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項４４】
前記補填材をアモルファスシリコン膜によって形成することを特徴とする請求項２８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種の半導体装置における素子分離部の構造及び製造方法に関し、例えばフォトダイオード等のような接合リークが問題となる素子をＭＯＳトランジスタ等と混載する固体撮像装置等に適用して有効なものに関する。
【背景技術】
【０００２】
近年、各種の半導体装置の製造技術において、スケーリング則を用いた素子の微細化が進んでおり、高密度で近接して配置される素子の間を有効に絶縁分離することが重要な課題となっている。
そして、従来の素子分離技術として、半導体基板に形成した素子形成のための活性領域に溝部を形成し、この溝部内に絶縁体を埋め込むＳＴＩ技術を用いることにより、分離領域の面積を縮小する方法が知られている（例えば、特許文献１及び２参照）。
図１９は従来のＳＴＩ技術を用いた素子分離部の例を示す断面図である。
図示のように、シリコン基板２０１にはウェル領域等の活性領域中に溝部２０２が形成され、その内周に熱酸化膜２０３が形成され、この溝部２０２内にＣＶＤによるシリコン酸化膜２０４が埋設されている。
また、素子の微細化とともに、消費電力の低減、動作速度の向上、コスト低減を目的に、シリコン上にシステムを統合する要求も大きくなり、例えばＣＭＯＳイメージセンサやＤＲＡＭ混載ロジックＩＣのような機能デバイスの形成が重要課題となっている。
【特許文献１】特開１０−３０８５０７号公報（特願平９−２０３８１７号）
【特許文献２】特開１１−３１２７３１号公報（特願平１０−１２０７３２号）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、素子分離部にＳＴＩを用いた微細化技術では、シリコン等からなる半導体基板表面に溝部を形成し、ここにシリコンとは熱膨張率の異なるシリコン酸化膜等の絶縁体を埋め込んだ場合に、例えば後工程の熱処理等によってシリコン基板中に熱変動による応力が発生し、結晶欠陥の発生による接合リーク電流の問題が生じる（特に図１９の破線領域で示すコーナー部で顕著となる）。
また、特に固体撮像装置で用いるフォトダイオードでは、接合リーク電流の問題が信号特性（ノイズ発生等）に大きく影響することから、致命的な問題となる場合がある。
また、半導体基板表面の溝の形成は、マスクを用いたドライエッチング法により異方性エッチングを行って形成するのが一般的であるが、この方法ではドライエッチング時に、半導体基板表面の溝表面に、エッチングによるダメージ層や例えば金属元素からなる汚染層が形成されてしまう。したがって、このダメージ層を含んで素子形成される場合、さらに接合リーク電流の増大が生じるという問題がある。
【０００４】
そこで本発明は、ＳＴＩの素子分離部によって基板内に生じる応力を抑制し、接合リーク電流の問題を低減した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述の目的を達成するため、本発明の半導体装置は、半導体基板の活性領域に形成される複数の素子と、隣接する素子を分離する素子分離部とを有し、前記素子分離部は、半導体基板の主表面に形成された溝部と、前記溝部内に埋設される絶縁体と、前記半導体基板の活性領域と近似した熱膨張率材料よりなり前記絶縁体内に内臓される補填材とを有することを特徴とする。
また本発明の固体撮像装置は、半導体基板の活性領域に形成される光電変換素子を含む複数の素子と、隣接する素子を分離する素子分離部とを有し、前記素子分離部は、半導体基板の主表面に形成された溝部と、前記溝部内に埋設される絶縁体と、前記半導体基板の活性領域と近似した熱膨張率材料よりなり前記絶縁体内に内臓される補填材とを有することを特徴とする。
また本発明の半導体装置の製造方法は、半導体基板の活性領域に形成される複数の素子と、隣接する素子を分離する素子分離部とを有する半導体装置の製造方法であって、前記素子分離部の形成工程は、半導体基板の主表面に溝部を形成する工程と、前記溝部の内側面に絶縁体よりなる側壁部を形成する工程と、前記側壁部の内部に前記半導体基板の活性領域と近似した熱膨張率材料よりなる補填材を埋設する工程と、前記側壁部の半導体基板表面側の開口部を絶縁状態で塞ぐ絶縁体よりなる蓋部を形成する工程とを有することを特徴とする。
【発明の効果】
【０００６】
本発明の半導体装置によれば、ＳＴＩ構造の素子分離部において、溝部に埋設される絶縁体の内部に半導体基板の活性領域と近似した熱膨張率材料よりなる補填材を内臓させたことから、熱変動による素子分離部とその周辺の基板部との膨張率の差を小さくすることが可能となり、素子分離部周辺の応力の発生を抑制することが可能となる。したがって、結晶欠陥の発生を抑制して接合リーク電流の問題を低減できるとともに、素子の微細化に貢献できる効果がある。
また本発明の固体撮像装置によれば、ＳＴＩ構造の素子分離部において、溝部に埋設される絶縁体の内部に半導体基板の活性領域と近似した熱膨張率材料よりなる補填材を内臓させたことから、熱変動による素子分離部とその周辺の基板部との膨張率の差を小さくすることが可能となり、素子分離部周辺の応力の発生を抑制することが可能となる。したがって、結晶欠陥の発生を抑制して接合リーク電流の問題を低減でき、特に光電変換素子とその他の素子との混載を容易化できるとともに、撮像特性の向上や素子の微細化に貢献できる効果がある。
また本発明の半導体装置の製造方法によれば、ＳＴＩ構造の素子分離部を形成する場合に、半導体基板の主表面に溝部を形成し、この溝部の内側面に絶縁体よりなる側壁部を形成した後、その内部に半導体基板の活性領域と近似した熱膨張率材料よりなる補填材を埋設して、その開口部を蓋部で塞ぐようにしたことから、熱変動による素子分離部とその周辺の基板部との膨張率の差を小さくすることが可能となり、素子分離部周辺の応力の発生を抑制することが可能となる。したがって、結晶欠陥の発生を抑制して接合リーク電流の問題を低減できるとともに、素子の微細化に貢献できる効果がある。
【発明を実施するための最良の形態】
【０００７】
本発明の実施の形態では、ＳＴＩ構造の素子分離部（以下、単にＳＴＩという）の溝部に埋め込む絶縁体を単純な酸化膜や窒化膜によって形成するのではなく、その酸化膜や窒化膜の内部にポリシリコン膜やアモルファスシリコン膜といったシリコン基板と熱膨張率の近い材料を補填材として内蔵させることにより、熱変動に対してシリコン基板側と素子分離部側の体積変化の差を小さくし、内部応力の発生を抑制するようにし、この内部応力による接合リークを低減するようにしたものである。
具体的には半導体基板表面に溝部を形成した後に熱酸化を行い、溝部の内面にシリコン熱酸化膜を形成する。そして、この熱酸化膜が配置された溝部内に深さ方向に所定の中途位置までポリシリコン膜等の補填材を充填し、さらに、溝部の上部にＣＶＤ酸化膜による蓋部を設けて絶縁構造のＳＴＩを完成する。
このような構造により、従来のＳＴＩ構造に比較して、同じ分離幅（溝部の幅）、分離深さ（溝部の深さ）でのＳＴＩに占める酸化膜の体積を小さくしている。つまり、従来のＳＴＩに対して、溝部を埋め込む材料の大部分をポリシリコン膜（またはアモルファスシリコン膜）に置き換えている。
シリコン基板とポリシリコン膜（アモルファスシリコン膜）との熱膨張係数はほぼ同じであるので、ＳＴＩ中のシリコン基板と熱膨張係数が異なるシリコン酸化膜の割合が減少することになり、この結果、プロセス中の熱処理時にＳＴＩとシリコン基板との間で発生する応力を小さくできる。当然、シリコン酸化膜形成時と常温時との温度差からなる残留応力も小さくできる。
したがって、ＳＴＩにより分離される素子においても、応力は小さくすることができ、接合リークの増大を回避できる。
【０００８】
また、上述した構造において、溝部の底面に熱酸化膜を残したままで、ポリシリコン膜（またはアモルファスシリコン膜）を埋め込んだ場合、ポリシリコン膜（またはアモルファスシリコン膜）が酸化膜によってシリコン基板から完全に絶縁された状態で配置され、電気的にフローティング状態に置かれるため、半導体プロセス中のプラズマ等によってチャージアップされ、周辺の素子の動作特性に影響してしまうことが考えられる。
そこで、このような問題を解決すべく、シリコン基板と同じ極性のポリシリコン膜（アモルファスシリコン膜）をＳＴＩに用いて、溝部の底部（またはその近傍位置）の熱酸化膜を開口し、シリコン基板との導通をとることにより、素子分離領域の電気的容量を小さくすることができる。なお、溝部の深さを十分とることにより、フォトダイオードの電荷蓄積領域等のように、比較的深い位置に形成される素子に対しても、十分な素子分離機能を確保することが可能となる。
【０００９】
また、本実施の形態では、ＳＴＩを形成するための溝部を半導体表面に形成した後、溝部の内表面に形成されるダメージ層を除去する。具体的には、ドライエッチング法の異方性エッチングにより形成した溝部は、そのエッチング表面にダメージ層を持つことになるが、これをダメージ層が入らない等方性エッチングにより除去する。なお、等方性エッチングにはドライエッチング法もしくはウェットエッチング法、またはその両方を用いることができる。また、溝部形成から絶縁体及び補填材の形成までを共通のマスクを用いることができ、製造コストを節約することが可能である。
【実施例１】
【００１０】
図１は本発明の実施例１による素子分離部（ＳＴＩ）の基本的構造例を示す断面図である。
図示のように、本実施例のＳＴＩは、シリコン基板１の活性領域（ウェル領域）中に溝部８が形成され、その内周に熱酸化膜２による側壁部２Ａ及び底部２Ｂが形成され、その内部に補填材としてのポリシリコン膜４が充填され、その上部にＣＶＤによるシリコン酸化膜（蓋部）３が設けられている。
このような本実施例の構成では、ＳＴＩの溝部８内に酸化膜だけでなく、シリコン基板１と熱膨張率の近いポリシリコン膜４を設けたことから、ＳＴＩとその周辺領域とで熱変動に対する体積変化率が近くなり、特に図中の破線領域で示すコーナー部等における内部応力を抑制することができる。なお、ポリシリコン膜４の溝部８内における体積占有率は５０％以上とする。
【００１１】
このような構成により、デバイス特性、特に接合リーク電流のようなイメージングデバイスにとって致命的となる問題を回避できる。また、ＳＴＩとしての絶縁機能は、熱酸化膜２及びシリコン酸化膜３によって確保され、特に、図１に示すように、熱酸化膜２の側壁部２Ａの上部開口部にシリコン酸化膜３が埋め込まれる状態で形成され、上部側に十分な膜厚で形成されているため、例えば基板表面に配置される素子間に対しても十分な絶縁性を確保した構造となっている。
また、このように蓋部となるシリコン酸化膜３を熱酸化膜２の側壁部２Ａの上部開口部に埋め込んだ構造であるため、蓋部となるシリコン酸化膜３の基板面方向の幅は側壁部２Ａの幅より小さく形成され、当然に溝部８の幅より小さく形成されているため、面積の小さいＳＴＩを実現できる。
なお、溝部内に埋め込む補填材の材料として、ポリシリコン膜の代わりにアモルファスシリコン膜を用いることも可能である。また、絶縁膜についても、熱酸化膜やＣＶＤ酸化膜に限らず、実現可能な範囲でシリコン窒化膜や酸化膜と窒化膜との合成膜を用いることが可能である。また、ＳＴＩの深さや幅は、必要な素子分離機能に応じて決定することはもちろんである。
【００１２】
次に、本実施例によるＳＴＩの形成工程について説明する。なお、以下の説明では本発明をＣＭＯＳイメージセンサに適用した例について説明するが、本発明は他の半導体装置に同様に適用できるものとする。
図２〜図９は本実施例のＳＴＩ形成工程を示す断面図である。
図２の工程１）において、半導体基板１上に溝形成のためのマスクとなるシリコン酸化膜１５、シリコン窒化膜１６を堆積し、リソグラフィー法を用いて溝形成のためのパターンニングが形成されたフォトレジスト層１７を形成する。シリコン酸化膜１５の膜厚は例えば１０ｎｍに設定し、例えば熱酸化法により形成する。シリコン窒化膜１６の膜厚は例えば１２０ｎｍに設定し、例えばＣＶＤ法により形成する。
そして図３の工程２）において、上記工程１）により形成したフォトレジスト１７をマスクとして、シリコン窒化膜１６、シリコン酸化膜１５を、例えばドライエッチング法によりエッチング除去する。続いてフォトレジスト１７、シリコン窒化膜１６、シリコン酸化膜１５をマスクとして、シリコン基板１を例えばドライエッチング法の異方性エッチングによってエッチングし、素子分離用の溝部８を形成する。なお、シリコン基板１中の溝部８の深さは例えば４００ｎｍに設定する。また、シリコン基板１のエッチングの前に、フォトレジスト１７を除去し、シリコン窒化膜１６及びシリコン酸化膜１５をマスクとして、シリコン基板１をエッチングしてもよい。
【００１３】
次に、図４の工程３）において、上記工程２）の後にフォトレジスト１７を除去した状態で、シリコン基板１の表面に形成した溝部８の内面に、例えば熱酸化法により熱酸化膜２を形成する。ここで熱酸化膜２の膜厚は、例えば１０ｎｍとする。
上記工程３）で形成した溝部８の内部に、図５の工程４）において、例えばＣＶＤ法を用いてポリシリコン膜４を形成する。ここで形成する膜厚は、例えば６００ｎｍ以上とする。
次に図６の工程５）において、例えばＣＭＰ法を用いて溝部以外の領域に堆積したポリシリコン膜４を除去する。これにより、溝部８の内部にのみポリシリコン膜が形成される。
次に図７の工程６）において、例えばドライエッチング法を用いて溝深さ途中まで、上記工程４）及び工程５）で形成したポリシリコン膜４をエッチング除去する。ここで、溝部内に残るポリシリコン膜４の高さ（厚さ）は、例えば２５０〜３００ｎｍとする。
次に図８の工程７）において、例えばＣＶＤ法を用いて、シリコン酸化膜３を堆積し、上記工程６）にて形成された溝部８の上部開口部を埋め込む。堆積する膜厚は例えば３５０ｎｍとする。
次に図９の工程８）において、上記工程７）で形成したシリコン酸化膜３の内、溝部以外の領域に形成された部分を、例えばＣＭＰ法により除去する。
次に工程９）において、上記工程８）の後、溝部形成のためのシリコン窒化膜１６、シリコン酸化膜１５のマスクを除去し、図１に示した本実施例のＳＴＩ構造を完成する。なお、シリコン窒化膜１６およびシリコン酸化膜１５の除去は、例えばウェットエッチング法を用いて行う。
以上のように、本実施例では、溝形成から蓋部の形成まで、ほぼ共通のマスクを用いて実施することが可能であり、簡素な工程で実現できる。
【００１４】
次に、以上のような本実施例のＳＴＩを適用した固体撮像装置の一例について説明する。
図１０及び図１１は本実施例を適用するＣＭＯＳイメージセンサの素子構造を示す断面図であり、図１０は駆動回路及び信号処理回路等の論理回路群を含む周辺回路領域の断面を示し、図１１はフォトダイオードを含む画素領域の断面を示している。
図１０において、半導体基板１０１上には、素子形成用のＰ型ウェル領域１０８が設けられ、この半導体基板１０１の上面部の所定位置に素子分離部（ＳＴＩ）１０２が設けられている。なお、図１０及び図１１では省略しているが、各ＳＴＩ１０２は図１に示した応力低減構造を有しているものとする。
そして、各ＳＴＩ１０２で分離された領域には、それぞれＭＯＳトランジスタ１０３、１０４、１０５、１０６が設けられている。各ＭＯＳトランジスタ１０３〜１０６は、半導体基板１０１の上面に２種類のゲート絶縁膜１１１、１１２を介してポリシリコンのゲート電極１１３を配置したものである。また、各ＭＯＳトランジスタ１０３〜１０６のゲート電極１１３の両側には、３層の絶縁膜１１６、１１７、１１８によるサイドウォール１１９が設けられ、各ＭＯＳトランジスタ１０３〜１０６のソース・ドレイン部１２０が必要に応じてＬＤＤ部１１５を設けた構造となっている。また、ゲート電極１１３及びソース・ドレイン部１２０の上面には、図示しないコンタクトプラグとの導通を図るための高融点金属シリサイド１２２が設けられている。
【００１５】
また、図１１においても、半導体基板１０１上には、素子形成用のＰ型ウェル領域１０８が設けられ、この半導体基板１０１の上面部の所定位置にＳＴＩ１０２が設けられている。なお、図１０の周辺領域に比べて、図１１の画素領域ではフォトダイオードの深さに合わせて深い位置にＰ型ウェル領域１０８が設けられている。
そして、この画素領域は、フォトダイオード部１０９及び画素トランジスタ部１１０を有し、フォトダイオード１０９には電子蓄積領域としてのＮ型不純物領域１１４と正孔蓄積領域としてのＰ型不純物領域１２１が設けられている。
また、画素トランジスタ部１１０には、周辺回路領域と基本的に同様の構造を有する転送、リセット、増幅等の各種ＭＯＳトランジスタが設けられている。
なお、このような各機能素子を形成した半導体基板１０１の上には、さらに多層配線膜や層間絶縁膜等を介してカラーフィルタやマイクロレンズ等が設けられているが、これらは本発明に直接関係しないため、詳細な説明は省略する。
また、本実施例ではＣＭＯＳイメージセンサを形成する場合を説明したが、本発明はこれに限定されず、例えばＤＲＡＭ混載ロジックＩＣを形成する場合には、上記実施例において画素領域部をＤＲＡＭ部に置き換えて実施すれば良い。
【実施例２】
【００１６】
上述した実施例１の素子分離部（ＳＴＩ）では、補填材であるポリシリコン膜４を酸化膜２、３で完全に包囲し、シリコン基板１に対して完全な絶縁状態（フローティング状態）とした場合、例えば製造プロセス中にシリコン基板がプラズマにさらされると、ポリシリコン膜４にチャージアップ現象が生じ、電荷を帯びることがあり、他の素子（特にフォトダイオード周辺部等）の動作特性に悪影響を及ぼす可能性がある。
そこで本発明の実施例２として、ポリシリコン膜４の一部をシリコン基板１に導通させる構造を採用し、チャージアップ現象を防止する構成について説明する。
【００１７】
図１２は本実施例２のＳＴＩの基本構造例を示す断面図である。なお、実施例１（図１）と共通の構成については同一符号を付して説明する。
図示のように、本実施例のＳＴＩは、上述した熱酸化膜２の底部２Ｂを除去し、ポリシリコン膜４の下端部をシリコン基板１に導通させたものである。なお、このように熱酸化膜２の底部２Ｂを除去した構造であっても、側壁部２Ａが十分な深さを有することにより、十分な素子分離機能を確保できるものである。
図１３は本実施例２のＳＴＩ形成工程の一部を示している。本実施例２では、上述した実施例１の工程３）で熱酸化膜２を形成した後にドライエッチング法を用いた異方性エッチングにより、熱酸化膜２の底部２Ｂを除去する。この後、実施例１の工程４）以降と同様の処理を行い、ポリシリコン膜４とシリコン基板１のＰ型ウェル領域とが導通したＳＴＩを形成できる。なお、本実施例２では熱酸化膜２の底部２Ｂを全体的に除去したが、本発明はこれに限定されず、底部の一部だけ、あるいは、底部の近傍部位を除去するような構成としてもよい。例えば隣接する素子の配置等を考慮して、必要な素子分離機能に応じて決定することが可能である。
【実施例３】
【００１８】
上述した実施例１では、シリコン基板１をドライエッチング法の異方性エッチングによって溝部８を形成したが、このような方法で溝部を形成した場合、その内周面にダメージ層が生じ、暗電流の増大等の原因となる。すなわち、ドライエッチング法を用いた異方性エッチングによる溝形成工程では、高バイアスにより反応性イオンを溝部内に導入するため、形成される溝部の内面にはダメージ層及び不純物層が形成されてしまう。ＣＭＯＳロジック回路に用いられる素子の近傍にこのダメージ層があっても問題を生じることはないが、フォトダイオードのようなイメージ素子の近傍にこのダメージ層があると、光電変換で発生していない電子がこのダメージ層を介してフォトダイオード中に生じ、ノイズが生じる。
そこで本実施例３では、溝部８の形成時に生じるダメージ層を除去し、ノイズ特性の改善等を図る構成について説明する。
図１４及び図１５は本実施例３のＳＴＩにおける溝部の形成方法を示す断面図である。なお、実施例１（図１〜図８）と共通の構成については同一符号を付して説明する。
図１４は実施例１の工程２）において、ドライエッチング法の異方性エッチングによって溝部８を形成した状態を示している。この段階で溝部８の内周面には、図中に×印で示すように、ダメージ層が発生する。そこで、図１５では、上層のフォトレジスト１７、シリコン窒化膜１６、及びシリコン酸化膜１５のマスクを残したまま、例えばウェットエッチングあるいはドライエッチング法の等方性エッチングを用いて、溝部８の内周面に形成されたダメージ層を除去する。
【００１９】
次に、このような溝部の形成方法をより具体的に説明する。
図１６〜図１８は具体的な溝部の形成工程を示す断面図である。
まず、図１６に示す工程２１）は、実施例１の工程２）でシリコン基板１中に溝部８を形成した状態であり、この工程までの処理は上記実施例１と同様である。ただし、この段階で用いるフォトレジスト１７、シリコン窒化膜１６、及びシリコン酸化膜１５によるマスクパターンは、最終的に形成される溝部の基板面方向の幅がダメージ層の除去によって拡張されるため、その拡張分の幅を予め考慮して、最終的に形成する溝幅よりも狭いパターンに形成されているものとする。
次に、図１７に示す工程２２では、フォトレジスト１７を除去し、その後、例えばウェットエッチング法を用いて、溝部８の内周面に形成されたダメージ層を除去する。なお、ここで除去する膜厚は例えば１０ｎｍとする。また、除去する方法はドライエッチング法を用いた等方性エッチングでも良い。
次に、図１７に示す工程２２では、シリコン基板１のエッチングにより溝部８の幅が大きくなるので、シリコン窒化膜１６及びシリコン酸化膜１５によるマスクの開口パターンが、溝部８のパターンと同じになるように、シリコン窒化膜１６及びシリコン酸化膜１５をエッチングし、溝部の開口部に臨む突出した部分を除去する。なお、この場合のエッチング方法は、エッチング量をコントロールできる方法であれば、ウェットエッチング法もしくはドライエッチング法のどちらでも良い。
この後、上述した工程３）〜工程９）の処理を行い、本実施例のＳＴＩ構造を形成する。
【実施例４】
【００２０】
以上の実施例１及び実施例３は本発明の一例であり、本発明はさらに種々の変形が可能である。
例えば、上述した実施例では、フォトダイオードを設けたＰ型ウェル領域内にＳＴＩを形成する例を説明したが、この場合、ＳＴＩの内部に設けるポリシリコン膜４にＰ型不純物を添加することで、Ｐ型領域の正孔吸収作用を強めて、フォトダイオードのＮ型領域による電子蓄積作用を強化できる。
また、ＳＴＩの素子分離機能を強化する方法として、Ｐ型ウェル領域のなかにＮ型拡散層を含む素子と隣接してＳＴＩを設ける場合に、Ｎ型拡散層とＳＴＩの溝部との境界領域にＰ型拡散層を設けることも有効である。なお、
なお、これらの構成は、補填材にアモルファスシリコン膜を形成した場合でも同様である。また、Ｎ型とＰ型の関係はＳＴＩを形成する半導体素子の半導体型に応じて適宜逆転することになる。
【００２１】
また、上述した実施例において、補填材としてのポリシリコン膜やアモルファスシリコン膜を溝部の中途位置まで堆積する方法としては、種々の工程を採用することが可能である。
例えば、補填材を堆積する工程としては、溝部の形成後に、ＣＶＤ法によって補填材（ポリシリコン膜やアモルファスシリコン膜）が溝部内の側壁部の内部の所定の中途位置まで埋め込まれるように形成し、その後、マスク上の補填材をＣＭＰ法によって除去する、あるいは、ＣＶＤ法によって補填材が溝部内の側壁部の内部の所定の位置（上面位置まで含む）まで埋め込まれるように形成し、その後、補填材をエッチバック法によって全体的に除去するといった方法を採用できる。
また、前者の補填材を溝部内の側壁部の内部の所定の中途位置まで埋め込まれるように形成する方法としては、まず、ＣＶＤ法によって補填材を堆積し、補填材の上面がほぼ平坦な状態になる膜厚まで堆積し、次いで、ドライエッチング法を用いた異方性エッチングまたは等方性エッチングによって補填材を所定の中途位置までエッチングする方法や、あるいは、ＣＶＤ法によって補填材を堆積し、補填材の上面がほぼ平坦な状態になる膜厚まで堆積し、その後、ウェットエッチング法を用いた等方性エッチングによって補填材を所定の中途位置までエッチングする方法を用いることができる。
さらに、ＣＶＤ法によって補填材を堆積し、次いで、ＣＭＰ法によって溝部外の補填材を除去し、ドライエッチング法を用いた異方性エッチングまたは等方性エッチングによって補填材を所定の中途位置までエッチングする方法や、あるいは、ＣＶＤ法によって補填材を堆積し、次いで、ＣＭＰ法によって溝部外の補填材を除去し、ウェットエッチング法を用いた等方性エッチングによって補填材を所定の中途位置までエッチングする方法を用いることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例１による素子分離部（ＳＴＩ）の基本的構造例を示す断面図である。
【図２】図１に示すＳＴＩの製造工程を示す断面図である。
【図３】図１に示すＳＴＩの製造工程を示す断面図である。
【図４】図１に示すＳＴＩの製造工程を示す断面図である。
【図５】図１に示すＳＴＩの製造工程を示す断面図である。
【図６】図１に示すＳＴＩの製造工程を示す断面図である。
【図７】図１に示すＳＴＩの製造工程を示す断面図である。
【図８】図１に示すＳＴＩの製造工程を示す断面図である。
【図９】図１に示すＳＴＩの製造工程を示す断面図である。
【図１０】図１に示すＳＴＩを設けたイメージセンサの構造を示す断面図である。
【図１１】図１に示すＳＴＩを設けたイメージセンサの構造を示す断面図である。
【図１２】本発明の実施例２によるＳＴＩの基本的構造例を示す断面図である。
【図１３】図１２に示すＳＴＩを設けたイメージセンサの構造を示す断面図である。
【図１４】図１に示すＳＴＩの溝加工で生じるダメージ層を示す断面図である。
【図１５】本発明の実施例３によるＳＴＩの溝部の形状を示す断面図である。
【図１６】図１５に示すＳＴＩの溝部の形成工程を示す断面図である。
【図１７】図１５に示すＳＴＩの溝部の形成工程を示す断面図である。
【図１８】図１５に示すＳＴＩの溝部の形成工程を示す断面図である。
【図１９】従来のＳＴＩの構造を示す断面図である。
【符号の説明】
【００２３】
１……シリコン基板、２……熱酸化膜、２Ａ……側壁部、２Ｂ……底部、３……シリコン酸化膜、４……ポリシリコン膜、８……溝部。
【図１】
2006059842.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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