(57)【要約】【課題】  A/D変換用クロック及びD/A変換用クロックを作成するPLL回路についてA/D変換するラインのみで水平同期信号とクロック信号を分周したパルスの比較を行う様にした為、A/D変換のタイミングが変動しなくなり、安定した映像データを取り込むことができる同期処理回路を提供すること。【解決手段】  ２値複合同期信号について複合同期信号の立上りエッジを検出して水平同期信号を分離するXOR1_２００及びD-FF1_２０１と、タイマーにより強制的に水平同期信号を追加するUPCOUNTER1_２０４及びCOMPARATOR2_２０２とを備え、UPCOUNTER1_２０４は１／２Ｈ以内に複合同期信号の立上りエッジを検出しても除外する。【選択図】        図２
2006013630.tif 000002
【特許請求の範囲】
【請求項１】
２値複合同期信号について複合同期信号の立上りエッジを検出して水平同期信号を分離する手段と、
タイマーにより強制的に水平同期信号を追加する手段と、
タイマーにより１／２Ｈ以内に複合同期信号の立上りエッジを検出しても除外する手段と、
を備えることを特徴とする同期処理回路。
【請求項２】
請求項１に記載の同期処理回路において、
２値複合同期信号について複合同期信号のレベルによりタイマーをアップカウント又はダウンカウントする手段と、
該カウント値と設定値により垂直同期信号を分離する手段とを備えることを特徴とする同期処理回路。
【請求項３】
請求項１または請求項２に記載の同期処理回路において、
２値複合同期信号について複合同期信号より分離した垂直同期信号の立下りエッジを検出する手段と、
２値複合同期信号について複合同期信号より分離した水平同期信号の周期をカウントするタイマーと、
該タイマーのカウント値と設定値の比較手段と、
前記垂直同期信号の立下りエッジを検出時に該比較結果により奇数フィールドと偶数フィールドに分離する手段とを備えることを特徴とする同期処理回路。
【請求項４】
水平同期信号の周期時間の最小時間と最大時間を設定する手段と、
最後の２値複合同期信号の立上りエッジを検出する手段と、
最後の立上りエッジを検出してから水平同期信号の周期時間が前記最小時間及び前記最大時間に達するのを検知する手段と、
前記最小時間に達すると水平同期信号をON又はローレベルに変更する手段と、
前記最大時間に達すると水平同期信号をOFF又はハイレベルに変更する手段と、
前記最大時間に達する前に再度立上りエッジが入力されると水平同期信号をOFF又はハイレベルに変更する手段と、
を備えることを特徴とする同期処理回路。
【請求項５】
請求項１〜請求項４に記載の同期処理回路で生成した水平同期信号に対して、A/D変換するラインのみで水平同期信号の立上りエッジとクロック信号の分周したパルスの立上りエッジの比較を行う様にし、前記水平同期信号の立上りエッジに同期したクロック信号を発生させるPLL回路を備えることを特徴とする映像信号処理回路。
【請求項６】
請求項５に記載の映像信号処理回路において、
前記水平同期信号と前記垂直同期信号とフィールド判別信号とクロック信号によりフレームメモリの書き込みアドレスと読み出しアドレスを独立に作成するアドレス発生手段を備えることを特徴とする映像信号処理回路。
【請求項７】
請求項５又は請求項６に記載の映像信号処理回路において、
前記水平同期信号と前記垂直同期信号をExclusive-ORした擬似複合同期信号をOSDの同期信号入力に入力するようにしたことを特徴とする映像信号処理回路。
【請求項８】
請求項６又は請求項７に記載の映像信号処理回路を車両に設け、
映像信号を一時的に記憶するフレームメモリを前記映像信号処理回路に設け、
車両の傾斜を検知する傾斜センサを設け、
前記傾斜センサの出力により前記アドレス発生手段が前記フレームメモリの書き込みアドレス及び読み出しアドレスの垂直方向の開始アドレスを変更することを特徴とする車載カメラシステム。
【請求項９】
請求項６又は請求項７に記載の映像信号処理回路を車両に設け、
映像信号を一時的に記憶するフレームメモリを前記映像信号処理回路に設け、
車両のハンドルの操舵角を検出するハンドル舵角センサを設け、
前記ハンドル舵角センサの出力により前記アドレス発生手段が前記フレームメモリの書き込みアドレス及び読み出しアドレスの水平方向の開始アドレスを変更することを特徴とする車載カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２値複合同期信号から水平同期信号を分離する同期処理回路、及び同期処理回路を有する映像信号処理回路、並びに映像信号処理回路を有する車載カメラシステムの技術分野に属する。
【背景技術】
【０００２】
従来の同期信号処理回路においては、２値同期信号のときに選択される第１モノマルチバイブレータを、複合同期信号の立下りエッジでトリガされるリトリガ禁止型で構成したので、２値同期信号の立下りエッジを基準とした水平同期信号を得ている（例えば、特許文献１参照。）。
【特許文献１】特開２００１−１０３３３７号公報（第２−１２頁、全図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来にあっては、２値複合同期信号について複合同期信号の立下りエッジを検出することにより水平同期信号を作成しているが、２値複合同期信号について複合同期信号の立下りエッジを検出しているため、水平同期信号の立下りエッジは、正確だが、水平同期信号の立上りエッジは、システムのクロックタイミング等の影響であまり正確でない。
この為、水平同期信号の立上りエッジに同期したA/D変換用のクロックを作成するPLL回路について、等価パルス期間で水平同期信号の周期が乱れ、周波数変動が発生し、A/D変換のタイミングがずれD/A変換した映像が乱れるという現象が発生する。
【０００４】
OSD回路についても、水平同期信号の立上りエッジに同期して動作する為水平同期信号の立上りエッジが正確でないとスーパーインポーズした文字等の映像が乱れるという現象が発生する。
また、水平同期信号HDOとCSYNCのタイミングについて、立上りエッジは同期している。しかし、立上りエッジ検出を行うと、奇数フィールドの等価パルス発生タイミングで水平同期信号が１パルス抜けるという問題点がある。
【０００５】
本発明は、上記問題点に着目してなされたもので、その目的とするところは、水平同期信号の立上りエッジのタイミングを安定化させ、且つ、A/D変換用クロック及びD/A変換用クロックを作成するPLL回路についてA/D変換するラインのみで水平同期信号とクロック信号を分周したパルスの比較を行う様にした為、A/D変換のタイミングが変動しなくなり、安定した映像データを取り込むことができる同期処理回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明では、２値複合同期信号について複合同期信号の立上りエッジを検出して水平同期信号を分離する手段と、タイマーにより強制的に水平同期信号を追加する手段と、タイマーにより１／２Ｈ以内に複合同期信号の立上りエッジを検出しても除外する手段とを備えることを特徴とする。
【発明の効果】
【０００７】
よって、本発明にあっては、複合同期信号の立上りエッジを検出するようにし、A/D変換用クロック及びD/A変換用クロックを作成するPLL回路についてA/D変換するラインのみで水平同期信号とクロック信号を分周したパルスの比較を行う様にした為、A/D変換のタイミングが変動しなくなり、安定した映像データを取り込むことができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の同期処理回路を実現する実施の形態を、実施例１〜実施例３に基づいて説明する。
【実施例１】
【０００９】
まず、構成を説明する。（名称と符号を明確に識別するため、以下「 _ 」を使用する）
まず、実施例１の同期処理回路について、図１のシステム図を参照して説明する。
VIDEOAMP1_１０１は、外部入力されたコンポジットビデオ信号であるCVIDEO_IN信号をA/D１０２の入力範囲迄増幅する。
【００１０】
A/D１０２は、VIDEOAMP1_１０１で増幅されたCVIDEO_IN信号１００をADCLK１０５に同期してA/D変換し、このデジタル値を、DATA１０３を介してフレームメモリ１０４に記憶させる。
このDATA信号１０３は、A/D１０２のA/D変換出力のデジタル値をフレームメモリ１０４に入力する為の信号線でA/D変換のbit幅分の複数線である。
【００１１】
フレームメモリ１０４は、アドレス生成回路１１０からのADDRESSなどコントロール信号１０６による特定のアドレスへA/D１０２からのA/D変換データ信号であるDATA信号１０３のデジタル値を順に記憶する。
同期分離回路１０７は、CVIDEO_IN信号１００よりCSYNC信号１０８を分離する。尚、CSYNC信号１０８は、CVIDEO_IN信号１００の同期信号レベルを反転させた信号とする。
【００１２】
同期信号処理回路１０９は、CSYNC信号１０８とCLK信号１１２を入力として、ODD信号１１３、VD信号１１４、HD信号１１５を作成する。
アドレス生成回路１１０は、CLK信号１１２、ODD信号１１３、VD信号１１４、HD信号１１５を入力とし、ADCLK信号１０５、DACLK信号１２５とフレームメモリ１０４へのADDRESSなどコントロール信号１０６を作成する。
PLL回路１１１は、HD信号１１５を入力とし、CLK信号１１２を分周した信号が、HD信号１１５の立上りエッジに同期したCLK信号１１２を作成する。また、アドレス生成回路１１０よりのMASK信号１２６がONの時、HD信号１１５とCLK信号１１２を分周した信号との比較結果の出力を中止する。
【００１３】
ここで、CLK信号１１２は、PLL回路１１１にHD信号１１５を入力して、CLK信号１１２を分周した信号がHD信号１１５の立上りエッジに同期したCLK信号である。
ODD信号１１３は、CVIDEO_IN信号１００の現在のフィールドが偶数フィールドか奇数フィールドかを示す信号である。
VD信号１１４は、垂直同期信号でLoレベルの時、垂直同期状態を示す。
HD信号１１５は、水平同期信号でLoレベルの時、水平同期状態を示す。
設定値０信号１１６は、CVIDEO_OUT1_信号１２０の同期信号レベルになるものである。
【００１４】
セレクタ１１７は、CYNC信号１０８の出力である同期信号出力期間では、設定値０信号１１６を選択し、これ以外では、フレームメモリ１０４のデータを選択する。
D/A１１８では、セレクタ１１７のデジタル出力をDACLK信号１２５に同期して、アナログ信号に変換する。
VIDEOAMP2_１１９は、D/A１１８の出力をモニタ等の入力に必要なレベル迄増幅する。
ここで、CVIDEO_OUT1信号１２０は、モニタ等に映像を入力する為の出力信号である。
OSD１２１は、D/A１１８の出力に文字情報等をスーパーインポーズし、タイミングを取る為に映像信号と別に複合同期信号を入力する。入力する複合同期信号について、検出したHD信号（水平同期信号）１１５とVD信号（垂直同期信号）１１４をXOR１２４でExclusive-ORした信号を入力する。
【００１５】
VIDEOAMP3_１２２は、OSD１２１の出力をモニタ等の入力に必要なレベル迄増幅する。
ここで、CVIDEO_OUT2信号１２３は、モニタ等に映像を入力する為の出力信号である。
XOR１２４は、同期信号処理回路１０９で検出したHD信号１１５とVD信号１１４をExclusive-ORし、擬似複合同期信号を作成する。
ここで、DACLK信号１２５は、D/A１１８のD/A変換するタイミングを取る信号でアドレス生成回路１１０より作成される。
MASK信号１２６は、アドレス生成回路１１０よりPLL回路１１１に入力して、HD信号１１５とCLK信号１１２を分周した信号との比較結果の出力を中止させる信号である。
【００１６】
次に、同期信号処理回路１０９の構成について図２を参照して説明する。
XOR1_２００は、CSYNC信号１０８に対してレベルを反転させ、さらに、VD信号１１４が垂直同期状態の時、CSYNC信号１０８のレベルが反転している為、そのまま通過させる。
D-FF1_２０１は、XOR1_２００の出力をクロック入力し、データ入力は、１になっている為、クロックの立上りエッジが入力されるとＱ出力に１が出力される。また、COMPARATOR2_２０２の出力が１の時、リセットされる。
【００１７】
COMPARATOR2_２０２は、UPCOUNTER1_２０４のカウント値が設定値２を超える時、１が出力される。出力はHD信号１１５になる。
COMPARATOR4_２０３は、UPCOUNTER1_２０４のカウント値が設定値４未満の時、０が出力される。
UPCOUNTER1_２０４は、CLK信号１１２をクロック入力し、CLK信号１１２の立上りエッジが入力されるとカウントアップする。また、OR1_２０６の出力が１の時、リセットする。（設定値２以上経過後にCSYNC信号１０８の立下りエッジが入力されるか設定値１に達するまでカウントし、リセットする。）
【００１８】
COMPARATOR1_２０５は、UPCOUNTER1_２０４のカウント値が設定値１を超える時、１が出力される。
OR1_２０６は、D-FF1_２０１出力とCOMPARATOR1_２０５出力をOR処理する。
【００１９】
NOT4_２２１は、VD信号１１４を反転する。
D-FF2_２０７は、COMPARATOR4_２０３の出力をNOT4_２２１出力の立上りエッジでサンプリングする。出力は、CSYNC信号１０８の現在のフィールドが偶数フィールドか奇数フィールドかを示すODD信号１１３になる。
NOT2_２１４は、CSYNC信号１０８を反転する。
AND1_２１１は、CLK信号１１２とCSYNC信号１０８とCOMPARATOR5_２１３の出力をAND処理する。
【００２０】
UPCOUNTER2_２１２は、AND1_２１１の出力をクロック入力し、立上りエッジが入力された時、カウントアップする。また、NOT2_２１４の出力が１の時、DOWNCOUNTER２１６のカウント値をロードする。（CSYNC信号１０８が同期状態の時、カウントアップする。）
COMPARATOR5_２１３は、UPCOUNTER2_２１２のカウント値が設定値５未満の時、１が出力される。（UPCOUNTER2の最大値リミッタ）
NOT1_２１０は、CSYNC信号１０８のレベルを反転する。
NOT3_２２０は、CLK信号１１２を反転する。
【００２１】
AND2_２１５は、NOT3_２２０の出力とNOT1_２１０の出力及びCOMPARATOR7_２１７の出力をANDする。
DOWNCOUNTER２１６は、AND2_２１５の出力をクロック入力し、立上りエッジが入力された時、カウントダウンする。また、CSYNC信号１０８が１の時、UPCOUNTER2_２１２のカウント値をロードする。（CSYNC信号１０８が非同期状態の時、カウントダウンする。）
【００２２】
COMPARATOR7_２１７は、DOWNCOUNTER２１６のカウント値が設定値０を超えている時、１が出力される。（DOWNCOUNTER２１６の最小値リミッタ）
SELECTER２１８は、CSYNC信号１０８のレベルが１の時、UPCOUNTER2_２１２のカウント値を選択し、出力し、CSYNC信号１０８のレベルが０の時DOWNCOUNTER２１６のカウント値を選択し、出力する。
COMPARATOR6_２１９は、SELECTOR２１８の出力が設定値６を超える時、０が出力される。出力は、VD信号１１４になる。
【００２３】
次にPLL回路１１１の構成について、図３を参照して説明する。
D-FF1_４００は、CLK信号１１２をUPCOUNTER1_４０３とCOMPARATOR1_４０４により分周したパルス信号の立上りエッジが入力された時、データが１の為Ｑ出力は１となる。また、DECORDER４０２のＹ３出力によりリセットされる。
D-FF2_４０１は、HD信号１１５の立上りエッジが入力された時、データが１の為Ｑ出力は１となる。また、DECORDER４０２のＹ３出力によりリセットされる。
【００２４】
DECORDER４０２は、D-FF1_４００のＱ出力とD-FF2_４０１のＱ出力を入力して２入力４出力にデコードする。
この関係は、D-FF1_４００のＱ出力：０    １    ０    １
【００２５】
D-FF2_４０１のＱ出力：０    ０    １    １
【００２６】
デコード出力Ｙ０：１    ０    ０    ０
【００２７】
デコード出力Ｙ１：０    １    ０    ０
【００２８】
デコード出力Ｙ２：０    ０    １    ０
【００２９】
デコード出力Ｙ３：０    ０    ０    １  となる。
【００３０】
NOT1_４１１は、MASK信号１２６を反転する。MASK時に０となる。
AND1_４０７は、DECORDER４０２のＹ１出力とNOT1_４１１出力とをAND処理する。
AND2_４０８は、DECORDER４０２のＹ２出力とNOT1_４１１出力とをAND処理する。
3stateBuffer1_４０９は、AND1_４０７の出力が１の時０を出力し、０の時Openとなる。
3stateBuffer2_４１０は、AND2_４０８の出力が１の時１を出力し、０の時Openとなる。
【００３１】
LPF４０５は、3stateBuffer1_４０９の出力と3stateBuffer2_４１０の出力とをワイヤードORした信号を入力し、積分処理を行う。
VCO４０６は、LPF４０５出力の電圧に比例した周波数のパルスを出力する。出力は、CLK信号１１２となる。
UPCOUNTER1_４０３は、CLK信号１１２の立上りエッジが入力された時、カウントアップする。COMPARATOR1_４０４の出力が１の時、リセットする。
COMPARATOR1_４０４は、UPCOUNTER1_４０３のカウント値と設定値１を比較して、設定値１以上の時１を出力する。
【００３２】
次に、アドレス生成回路１１０の構成について、図４を参照して説明する。
D-FF1_３０８は、CLK信号１１２の立上りエッジがCLKに入力された時、Ｑ’の出力がDATA入力されている為Ｑ出力にCLK信号１１２の立上りエッジがCLKに入力された直後のＱ’出力のレベルが出力され、Ｑ’出力には、Ｑ出力の反転したレベルが出力される。
NOT1_３０９は、CLK信号１１２のレベルを反転する。
NAND1_３１０は、NOT1_３０９の出力とD-FF1_３０８のＱ出力とAND3_３１３出力とをNANDする。書き込みパルスWRとなる。（CLK信号１１２を1/2分周し、D-FF1_３０８のＱ出力が１で、CLK信号１１２が０で、UPCOUNTER1_３００のカウント値が設定値１以上、設定値２未満で、UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時、０を出力する。）
【００３３】
NAND2_３３４は、NOT1_３０９出力とD-FF1_３０８のＱ’出力とAND5_３１５出力をNANDする。読み出しパルスRDとなる。（CLK信号１１２を1/2分周し、D-FF1_３０８のＱ’出力が１で、CLK信号１１２が０で、UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満で、UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満の時、０を出力する。）
【００３４】
NAND3_３２６は、CLK信号１１２とAND3_３１３出力とをNAND処理する。この出力がADCLK１０５となる。（UPCOUNTER1_３００のカウント値が設定値１以上、設定値２未満で、UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時、CLK信号１１２のレベルを反転し出力する。）
【００３５】
NAND4_３２７は、CLK信号１１２とAND5_３１５の出力とをNAND処理する。出力信号は、DACLK１２５となる。(UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満で、UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満の時、CLK信号１１２のレベルを反転し出力する。)
NOT2_３２８は、HD信号１１５のレベルを反転する。
UPCOUNTER1_３００は、D-FF1_３０８のＱ出力の立上りエッジをカウントアップする。また、NOT2_３２８の出力が１の時、リセットする。
【００３６】
COMPARATOR1_３０４は、UPCOUNTER1_３００のカウント値が設定値１以上の時、１を出力する。
COMPARATOR2_３０５は、UPCOUNTER1_３００のカウント値が設定値２未満の時、１を出力する。
AND3_３１３は、COMPARATOR1_３０４出力とCOMPARATOR2_３０５出力及びAND4_３１４出力とをANDする。(UPCOUNTER1_３００のカウント値が設定値１以上、設定値２未満の時で、UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時１を出力する。)
【００３７】
COMPARATOR5_３１６は、UPCOUNTER1_３００のカウント値が設定値５以上の時、１を出力する。
COMPARATOR6_３１７は、UPCOUNTER1_３００のカウント値が設定値６未満の時、１を出力する。
AND5_３１５は、COMPARATOR5_３１６の出力とCOMPARATOR6_３１７の出力及びAND6_３２１の出力とをAND処理する。（UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満で、UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満の時、１を出力する。）
【００３８】
NOT5_３３１は、VD信号１１４のレベルを反転する。
UPCOUNTER4_３０３は、HD信号１１５の立上りエッジをカウントアップする。また、NOT5_３３１の出力が１の時、リセットする。
COMPARATOR3_３０６は、UPCOUNTER4_３０３のカウント値が設定値３以上の時、１を出力する。
COMPARATOR4_３０７は、UPCOUNTER4_３０３のカウント値が設定値４未満の時、１を出力する。
【００３９】
AND4_３１４は、COMPARATOR3_３０６の出力とCOMPARATOR4_３０７の出力とをANDする。(UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時、１を出力する。)
NOT8_３３５は、AND4_３１４の出力レベルを反転する。この出力はMASK信号１２６となる。
COMPARATOR7_３１８は、UPCOUNTER4_３０３のカウント値が設定値７以上の時、１を出力する。
【００４０】
COMPARATOR8_３１９は、UPCOUNTER4_３０３のカウント値が設定値８未満の時、１を出力する。
AND6_３２１は、COMPARATOR7_３１８の出力とCOMPARATOR8_３１９の出力とをAND処理する。（UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満の時、１を出力する。）
AND1_３１１は、D-FF1３０８のＱ出力とAND3_３１３の出力とをAND処理する。
【００４１】
NOT3_３２９は、HD信号１１５のレベルを反転する。
UPCOUNTER2_３０１は、AND1_３１１出力の立上りエッジをカウントアップする。また、NOT3_３２９出力が１の時、リセットする。（UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満で、UPCOUNTER1_３００のカウント値が設定値１以上、設定値２未満の時、D-FF1_３０８のＱ出力の立上りエッジをカウントアップする。書き込みアドレスのA0-Anとなる。）
AND2_３１２は、HD信号１１５とAND4_３１４の出力とをAND処理する。
NOT4_３３０は、VD信号１１４のレベルを反転する。
UPCOUNTER3_３０２は、AND2_３１２の出力の立上りエッジをカウントアップする。また、NOT4_３３０の出力が１の時、リセットする。（UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時、HD信号１１５の立上りエッジをカウントアップする。書き込みアドレスのAn+1-Am+n+1となる。）
【００４２】
AND7_３２４は、D-FF1_３０８のＱ出力とAND5_３１５出力とをAND処理する。
NOT6_３３２は、HD信号１１５レベルを反転する。
UPCOUNTER5_３２２は、AND7_３２４の出力の立上りエッジをカウントアップする。NOT6_３３２の出力が１の時、リセットする。（UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満で、UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満の時、D-FF1_３０８のＱ出力の立上りエッジをカウントアップする。読み出しアドレスのA0-Anとなる。）
AND8_３２５は、HD信号１１５とAND6_３２１出力とをAND処理する。
【００４３】
NOT7_３３３は、VD信号１１４レベルを反転する。
UPCOUNTER6_３２３は、AND8_３２５の出力立上りエッジをカウントアップする。また、NOT7_３３３の出力が１の時、リセットする。(UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満の時、HD信号１１５の立上りエッジをカウントアップする。読み出しアドレスのAn+1-Am+n+1となる。)
SELECTOR1_３２０は、D-FF1３０８のＱ出力が１の時、書き込みアドレスA0-Am+n+1を選択し、０の時、書き込みアドレスA0-Am+n+1を選択する。
【００４４】
次に、作用を説明する。
【００４５】
［２値複合同期信号の同期処理］
コンポジットビデオ信号であるCVIDEO_IN信号１００を入力し、ビデオアンプ(VIDEOAMP1_１０１)にて、この映像信号を増幅してA/D１０２に入力し、CLK信号１１２を分周した信号がHD信号１１５の立上りエッジに同期したADCLK信号１０５にてA/D変換して、フレームメモリ１０４に記憶する。
フレームメモリ１０４に記憶した映像データを読み出し、CLK信号１１２を分周した信号がHD信号１１５の立上りエッジに同期したDACLK信号１２５にてD/A変換して、VIDEOAMP2_１１９で増幅してCVIDEOOUT1_１２０を出力する。
【００４６】
D/A変換した映像信号とHD信号１１４とVD信号１１５をExclusive-ORし、擬似複合同期信号とを入力してOSD１２１により文字情報等をスーパーインポーズしてVIDEOAMP3_１２２で増幅してCVIDEO_OUT2信号１２３を出力する。
また、CVIDEO_IN信号１００は、同期分離回路１０７により、２値複合同期信号であるCSYNC信号１０８を分離し、さらに同期信号処理回路１０９により、HD信号１１５とVD信号１１４、ODD信号１１３を作成する。
この３つの信号とCLK信号１１２よりアドレス生成回路１１０にてフレームメモリ１０４のアドレス等コントロール信号を作成する。
CLK信号１１２は、PLL回路１１１にてCLK信号１１２を分周した信号がHD信号１１５の立上りエッジに同期した信号を作成する。また、CLK信号１１２を分周した信号とHD信号１１５の立上りエッジの比較は、A/D変換を行うラインのみで行う。
【００４７】
［同期信号処理回路による処理］
UPCOUNTER1_２０４は、設定値２を超えた後にCSYNC信号１０８の立下りエッジが入力されるか設定値１に達するまでカウントアップし、リセットする。
UPCOUNTER2_２１２は、CSYNC信号１０８が同期状態の時、設定値５迄カウントアップする。
CSYNC信号１０８が非同期状態の時、DOWNCOUNTER２１６のカウント値をロードし続ける。
DOWNCOUNTER２１６は、CSYNC信号１０８が非同期状態の時、０になる迄カウントダウンする。
【００４８】
CSYNC信号１０８が同期状態の時、UPCOUNTER2_２１２のカウント値をロードし続ける。
UPCOUNTER2_２１２とDOWNCOUNTER２１６は、半周期ずらしてカウントすることによりハザートを防止する。
HD信号１１５は、UPCOUNTER1_２０４のカウント値が設定値２以下の時、０を出力する。
VD信号１１４は、CSYNC信号１０８が１（同期状態）の時、UPCOUNTER2_２１２のカウント値を、０（非同期状態）の時、DOWNCOUNTER２１６のカウント値を選択し、設定値６未満の時、１を出力する。また、設定値６以上の時、０を出力する。
ODD信号１１３は、VD信号１１４の立下りエッジ発生時、UPCOUNTER1_２０４のカウント値が設定値４未満の時０（奇数フィールド）を出力する。また、設定値４以上の時、１（偶数フィールド）を出力する。
【００４９】
［PLL回路による処理］
CLK信号１１２をUPCOUNTER1_４０３とCOMPARATOR1_４０４により分周したパルス信号は、CLK信号１１２の立上りエッジがUPCOUNTER1_４０３に入力されるとカウントアップし、設定値１に達するとCOMPARATOR1_４０４の出力が１となり、UPCOUNTER1_４０３は、リセットされる。この繰り返しにより、CLK信号１１２を分周する。
COMPARATOR1_４０４の出力は、同時にD-FF1_４００のCLKに入力され、D-FF1_４００のＱ出力も１となる。
HD信号１１５の立上りエッジが入力された時、D-FF2_４０１のＱ出力が１となる。
D-FF1_４００のＱ出力がD-FF2_４０１のＱ出力より早く１になると、DECORDER４０２のＹ１出力が１となる。
【００５０】
D-FF2_４０１のＱ出力がD-FF1_４００のＱ出力より早く１になると、DECORDER４０２のＹ２出力が１となる。
D-FF1_４００のＱ出力とD-FF2_４０１のＱ出力共に１の時、DECORDER４０２のＹ３出力が１となり、D-FF1_４００のＱ出力とD-FF2_４０１のＱ出力が共にリセットされる。
MASK信号１２６が０の場合、DECORDER４０２のＹ１出力が１の時3stateBuffer1_４０９出力より０が出力され、DECORDER４０２のＹ２出力が１の時、3stateBuffer2_４１０出力より１が出力される。
【００５１】
MASK信号１２６が１の場合、DECORDER４０２のＹ１出力又は、Ｙ２出力が１の時でも3stateBuffer1_４０９出力及び3stateBuffer2_４１０の出力はOpenになる。
LPF４０５は、3stateBuffer1_４０９出力と3stateBuffer2_４１０出力とをワイヤードORした信号を入力し、積分処理を行い、VCO４０６は、LPF４０５出力の電圧に比例した周波数のパルスをCLK信号１１２として出力する。
【００５２】
［アドレス生成回路による処理］
UPCOUNTER1_３００は、CLK信号１１２を1/2分周した出力の立上りエッジをカウントアップする。また、HD信号１１５が０（同期期間）の時、リセットする。
UPCOUNTER4_３０３は、HD信号１１５の立上りエッジをカウントアップする。また、VD信号１１４が０（同期期間）の時、リセットする。
書き込みパルスWRは、CLK信号１１２を1/2分周し、D-FF1_３０８のＱ出力が１で、CLK信号１１２が０で、UPCOUNTER1_３００のカウント値が設定値１以上、設定値２未満で、UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時、０を出力する。
読み出しパルスRDは、CLK信号１１２を1/2分周し、D-FF1_３０８のＱ’出力が１で、CLK信号１１２が０で、UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満で、UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満の時、０を出力する。
【００５３】
ADCLK１０５は、UPCOUNTER1_３００のカウント値が設定値１以上、設定値２未満で、UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時、CLK信号１１２のレベルを反転し出力する。
DACLK信号１２５は、UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満で、UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満の時、CLK信号１１２のレベルを反転し出力する。
読み出しアドレスのA0-Anは、UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満で、UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満の時、D-FF1_３０８のＱ出力の立上りエッジをUPCOUNTER5_３２２によりカウントアップする。また、HD信号１１５が０（同期期間）の時、リセットする。
【００５４】
読み出しアドレスのAn+1-Am+n+1は、UPCOUNTER4_３０３のカウント値が設定値７以上、設定値８未満の時、HD信号１１５の立上りエッジをUPCOUNTER6_３２３によりカウントアップする。また、VD信号１１４が０（同期期間）の時、リセットする。
書き込みアドレスのA0-Anは、UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満で、UPCOUNTER1_３００のカウント値が設定値１以上、設定値２未満の時、D-FF1_３０８のＱ出力の立上りエッジをUPCOUNTER2_３０１によりカウントアップする。また、HD信号１１５が０（同期期間）の時、リセットする。
書き込みアドレスのAn+1-Am+n+1は、UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時、HD信号１１５の立上りエッジをUPCOUNTER3_３０２によりカウントアップする。また、VD信号１１４が０（同期期間）の時、リセットする。
【００５５】
最終アドレス出力は、SELECTOR1_３２０にて、D-FF1_３０８のＱ出力により１の時、書き込みアドレスA0-Am+n+1を選択し、０の時、読み出しアドレスA0-Am+n+1を選択し、さらにODD信号１１３をAm+n+2として出力する。
MASK信号１２６は、UPCOUNTER4_３０３のカウント値が設定値３以上、設定値４未満の時、０を出力する。
【００５６】
［同期処理回路の奇数フィールドでのタイミング］
実施例１における同期処理回路１０９の奇数フィールドでのタイミングを、図５を参照して説明する。
SELECTOR２１８は、CSYNC信号１０８が１（同期状態）の時、UPCOUNTER2_２１２のカウント値を、０（非同期状態）の時、DOWNCOUNTER２１６のカウント値を選択し、4Hから6Hまでの垂直同期期間の時、CSYNC信号１０８の１の期間が長い為、カウント値がリミッタの設定値５迄上昇する。また、7H以降は、CSYNC信号１０８の０の期間が長い為、カウント値が０迄下降する。
VD信号１１４は、SELECTOR２１８が垂直同期期間でカウント値が設定値６以上となり垂直同期状態である０を出力する。7H以降は、カウント値が０迄下降する為、設定値６未満となり１を出力する。
【００５７】
D-FF1_２０１(Ｑ)は、D_FF1_２０１(CLK)の立上りで１を出力する。UPCOUNTER1_２０４のカウント値が、D_FF1_２０１(CLK)の立上りが入力されるとクリアされて設定値２以下になる為、０を出力する。
4H時、UPCOUNTER1_２０４のカウント値が設定値１に達する前にCSYNC信号１０８の立上りが入力されない為、出力が１にならない。
UPCOUNTER1_２０４のカウント値が設定値１に達する時、つまりCOMPARATOR1_２０５出力が１の時にクリアされる。
また、等価パルス(1/2H)の同期信号には、UPCOUNTER1_２０４のカウント値が設定値２に達しない為、反応しない。
【００５８】
COMPARATOR2_２０２（HD信号１１５）は、UPCOUNTER1_２０４のカウント値がクリアされた時、１を出力する。UPCOUNTER1_２０４のカウント値が設定値２に達した時、０を出力する。
COMPARATOR4_２０３は、UPCOUNTER1_２０４のカウント値が設定値４未満の時、０を出力する。４以上の時、１を出力する。
ODD信号１１３は、VD信号１１４が立ち下がった時、COMPARATOR4_２０３の出力が０の時、０を出力する。１の時、１を出力する。
奇数フィールドでは、垂直同期信号の始まりと水平同期信号の始まりが一致する為、０となる。
【００５９】
［同期処理回路の偶数フィールドでのタイミング］
実施例１における同期処理回路１０９の偶数フィールドでのタイミングを、図６を参照して説明する。
偶数フィールドでは、垂直同期信号の始まりと水平同期信号の始まりが1/2Hずれる。この為、D-FF1_２０１(Ｑ)は、266H時にUPCOUNTER1_２０４のカウント値が設定値１に達する前にD_FF1_２０１(CLK)の立上りが入力され、出力が１になる。
【００６０】
［PLL回路のタイミング］
実施例１におけるPLL回路１１１のタイミングを、図７を参照して説明する。
T1において、分周クロック信号の立上りエッジがHD信号１１５の立上りエッジより早い為、DECORDER４０２のＹ１出力が１となる。
次に、HD信号１１５の立上りエッジにより、DECORDER４０２のＹ１からＹ３出力が１となり、D-FF1_４００のＱ出力とD-FF2_４０１のＱ出力が共にリセットされ、DECORDER_４０２のＹ３出力も０となる。
LPF４０５入力は、DECORDER４０２のＹ１出力が１になると3stateBuffer1_４０９出力より０が入力され、積分してLPF４０５の出力電圧は降下する。
【００６１】
VCO４０６は、LPF４０５の出力電圧の降下により、周波数を低くする。
T2において、分周クロック信号の周波数が低下する為、HD信号１１５の立上りエッジの方が先となりDECORDER４０２のＹ２出力が１となる。
次に、分周クロック信号の立上りエッジにより、DECORDER４０２のＹ２からＹ３出力が１となり、D-FF1_４００のＱ出力とD-FF2_４０１のＱ出力が共にリセットされ、DECORDER４０２のＹ３出力も０となる。
【００６２】
LPF４０５入力は、DECORDER４０２のＹ２出力が１となると3stateBuffer2_４１０出力より１が入力され、積分してLPF４０５の出力電圧は、上昇する。
VCO４０６は、LPF４０５の出力電圧の上昇により、周波数を高くする。
以降、これらの動作を繰り返して、分周クロック信号の立上りエッジがHD信号１１５の立上りエッジに同期したCLK信号１１２を作成する。
T3において、MASK信号１２６が１となり、DECORDER４０２のＹ１出力又は、Ｙ２出力が１の時でも3stateBuffer1_４０９出力及び3stateBuffer2_４１０出力はOpenになる。
【００６３】
［アドレス生成回路のCLKに関するタイミング］
実施例１におけるアドレス生成回路１１０のCLKに関するタイミングを、図８を参照して説明する。
CLK信号１１２をD-FF1_３０８により1/2分周する。D-FF1_３０８のＱ出力が１の時、A/D１０２によりA/D変換を行い、フレームメモリ１０４に対して書き込みを行う。
D-FF1_３０８のＱ出力が０の時、フレームメモリ１０４に対して読み出しを行い、D/A１１８によりD/A変換を行う。
【００６４】
アドレスは、D-FF1_３０８のＱ出力が１の時、書き込みアドレス(Aw)を出力し、０の時、読み出しアドレス(Ar)を出力する。
書き込みパルス(WR)NAND1_３１０出力は、CLK信号１１２が０でD-FF1_３０８のＱ出力が１の時、０出力する。
読み出しパルス(RD)NAND2_３３４出力は、CLK信号１１２が０でD-FF1_３０８のＱ’出力が１の時、０出力する。
【００６５】
［アドレス生成回路のアドレス関係のタイミング］
実施例１におけるアドレス生成回路１１０のアドレス関係のタイミングを、図９を参照して説明する。
本実施例１は、設定値１と設定値５を同一の値とする。また、設定値２と設定値６も同一の値とする。設定値３と設定値７も同一の値とする。設定値４と設定値８も同一の値とする。
T1にて、HD信号１１５が０（同期期間）の時、UPCOUNTER1_３００とUPCOUNTER2_３０１及びUPCOUNTER5_３２２をリセットする。
HD信号１１５が０から１になる時、UPCOUNTER3_３０２とUPCOUNTER4_３０３及びUPCOUNTER6_３２３がカウントアップする。
【００６６】
HD信号１１５が１の時、UPCOUNTER1_３００は、CLK信号１１２の立上りエッジが入力される毎にカウントアップする。
UPCOUNTER1_３００のカウント値が設定値１以上設定値２未満の間、UPCOUNTER2_３０１がカウントアップする。
ADCLK１０５は、UPCOUNTER1_３００のカウント値が設定値１以上設定値２未満の間、CLK信号１１２の反転信号を出力する。
UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満の間、UPCOUNER5_３２２がカウントアップする。
DACLK１２５は、UPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満の間、CLK信号１１２の反転信号を出力する。
T2にて、HD信号１１５が０から１になる時、UPCOUNTER3_３０２がカウントアップする。UPCOUNTER4_３０３は、設定値４以上の為、カウントアップしない。UPCOUNTER6_３２３は、設定値８以上の為、カウントアップしない。
【００６７】
T3にて、VD信号１１４が０（同期期間）となりUPCOUNTER3_３０２とUPCOUNTER4_３０３及びUPCOUNTER6_３２３、UPCOUNTER2_３０１、UPCOUNTER5_３２２はリセット状態になる。
T4にて、VD信号１１４が１となる。
T5にて、HD信号１１５が０から１になる時、UPCOUNTER3_３０２がカウントアップする。
T6にて、HD信号１１５が０から１になる時、UPCOUNTER3_３０２がカウントアップする。
UPCOUNTER4_３０３は、UPCOUNTER3_３０２のカウント値が設定値３以上となり、カウントアップする。
UPCOUNTER6_３２３は、UPCOUNTER3_３０２のカウント値が設定値７以上となりカウントアップする。
UPCOUNTTER5_３２２は、UPCOUNTER3_３０２のカウント値が設定値３以上となりUPCOUNTER1_３００のカウント値が設定値５以上、設定値６未満の間、カウントアップする。
UPCOUNTER2_３０１は、UPCOUNTER3_３０２のカウント値が設定値３以上となりUPCOUNTER1_３００のカウント値が設定値１以上、設定値２未満の間、カウントアップする。
［立上りエッジによる水平同期信号の生成作用］
実施例１では、入力した複合同期信号を同期分離回路１０７で反転させたものを、同期信号処理回路１０９のXOR1_２００でさらに反転し、その状態で複合同期信号の立上りエッジを検出し、UPCOUNTER1_２０４で時間をカウントして水平同期信号を強制的に生成する。そのため、水平同期信号は複合同期信号の立上りエッジと良好に同期する。よって、水平同期信号の立上りエッジが正確になり、映像の乱れが防止される。
【００６８】
次に効果を説明する。実施例１の同期処理回路及び映像信号処理回路にあっては、次に列挙する効果を有する。
(1)２値複合同期信号について複合同期信号の立上りエッジを検出して水平同期信号を分離するXOR1_２００及びD-FF1_２０１と、タイマーにより強制的に水平同期信号を追加するUPCOUNTER1_２０４及びCOMPARATOR2_２０２とを備え、UPCOUNTER1_２０４は１／２Ｈ以内に複合同期信号の立上りエッジを検出しても除外するため、安定した映像データを取り込むことができる。
(2)２値複合同期信号について複合同期信号のレベルによりタイマーをアップカウントするUPCOUNTER2_２１２及びダウンカウントするDOWNCOUNTER２１６と、カウント値と設定値６により垂直同期信号を分離するCOMPARATOR6_２１９とを備えるため、２値複合同期信号の立上りエッジとズレのない垂直同期信号を生成することができる。
【００６９】
(3)２値複合同期信号について複合同期信号より分離した垂直同期信号の立下りエッジを検出するD-FF2_２０７と、２値複合同期信号について複合同期信号より分離した水平同期信号の周期をカウントするUPCOUNTER1_２０２と、カウント値と設定値４の比較を行うCOMPARATOR4_２０３とを備え、D-FF2_２０７は垂直同期信号の立下りエッジを検出時に比較結果により奇数フィールドと偶数フィールドに分離するため、垂直同期信号とズレのない奇数フィールドと偶数フィールドの判定を行うことができる。
(4)水平同期信号の周期時間の最小時間（設定値１）と最大時間（設定値２）を設定し、最後の２値複合同期信号の立上りエッジを検出するD-FF1_２０１と、最後の立上りエッジを検出してから水平同期信号の周期時間が最小時間（設定値１）に達するのを検知し、最小時間（設定値１）に達すると水平同期信号をON又はローレベルに変更するCOMPARATOR1_２０５と、最大時間（設定値２）に達するのを検知し、最大時間（設定値２）に達すると水平同期信号をOFF又はハイレベルに変更するCOMPARATOR2_２０２とを備え、D-FF1_２０１は最大時間に達する前に再度立上りエッジが入力されると水平同期信号をOFF又はハイレベルに変更するため、安定した映像データを取り込むことができる。
【００７０】
(5)同期処理回路１０９で生成した水平同期信号に対して、A/D変換するラインのみで水平同期信号の立上りエッジとクロック信号の分周したパルスの立上りエッジの比較を行う様にし、前記水平同期信号の立上りエッジに同期したクロック信号を発生させるPLL回路１１１を備えるため、A/D変換のタイミングが変動しなくなり、より安定した映像データを取り込むことができる。
(6)水平同期信号と垂直同期信号とフィールド判別信号とクロック信号によりフレームメモリの書き込みアドレスと読み出しアドレスを独立に作成するアドレス生成回路１１０を備えるため、書き込みアドレスと読み出しアドレスを別の制御に使用して、より有用な映像信号処理回路にできる。
(7)水平同期信号と垂直同期信号をExclusive-ORした擬似複合同期信号をOSD１２１の同期信号入力に入力するようにしたため、OSDのスーパーインポーズした文字等の映像も綺麗に表示できる。
【実施例２】
【００７１】
実施例２は、車載カメラの出力をシステムのコンポジットビデオ入力に接続した車載カメラシステムである。
図１０に実施例２のシステム図を示す。
傾斜センサ１２７は、坂道の角度を示す。
A/D１２８は、傾斜センサ１２６の出力をA/D変換する。
データ変換１２９は、A/D１２８のデジタル出力をアドレス生成１３０に入力できるデータに変換する。
アドレス生成１３０は、実施例１のアドレス生成回路１１０に対してデータ変換１２９の出力を入力し、設定値３又は設定値７の値を更新する。
【００７２】
次に作用を説明する。
［遠方を見やすくする作用］
図１１において、傾斜センサ１２７の出力が０度の時、垂直書き込み開始位置及び垂直読み出し開始位置は、例えば１９ライン目から行う。
上り坂の場合、傾斜センサ１２７の出力は０度より大きくなり、垂直読み出し開始位置を０度の時よりライン数を増やす様に図４の設定値７の値を更新する。設定値３は、１９ライン目にする。
下り坂の場合、傾斜センサ１２７の出力は０度より小さくなり、垂直書き込み開始位置を０度の時よりライン数を増やす様に図４の設定値３の値を更新する。設定値７は、１９ライン目にする。
【００７３】
次に効果を説明する。実施例２の車載カメラシステムは、実施例１の効果に加えて以下の効果を有する。
(8)映像信号を一時的に記憶するフレームメモリ１０４を映像信号処理回路に設け、車両の傾斜を検知する傾斜センサ１２７を設け、傾斜センサ１２７の出力によりアドレス生成部１３０がフレームメモリ１０４の書き込みアドレス及び読み出しアドレスの開始アドレスを変更するため、車両が傾斜する状況に対応して、より遠方を見やすい車載カメラにすることができる。
【実施例３】
【００７４】
実施例３は、車載カメラの出力を実施例２のコンポジットビデオ入力に接続した車載カメラシステムである。
図１２を参照して構成を説明する。
舵角センサ１３１は、ハンドルに取り付け、舵角を計測する。計測はデジタルで出力される。
データ変換１３２は、舵角センサ１３１のデジタル出力をアドレス生成１３３に入力できるデータに変換する。
アドレス生成１３３は、実施例１のアドレス生成回路１１０に対してデータ変換１３２の出力を入力し、図４の設定値１又は設定値５の値を更新する。
【００７５】
作用を説明する。
図１３において、舵角センサ１３１の出力が０度の時、水平書き込み開始位置及び水平読み出し開始位置は、例えば６８ドット目から行う。
右カーブの場合、舵角センサ１３１の出力は０度より大きくなり、水平書き込み開始位置を０度の時よりドット数を増やす様に図４の設定値１の値を更新する。設定値５は、６８ドット目にする。
左カーブの場合、舵角センサ１３１の出力は０度より小さくなり、水平読み出し開始位置を０度の時よりドット数を増やす様に図４の設定値５の値を更新する。設定値１は、６８ドット目にする。
カーブを走行中、車載カメラの映像は、カーブの先を映すのではなくカーブからはずれた車両の前方映像を映すことになる。
よって、舵角センサを追加して舵角センサの出力に合わせて映像の中心を左右に振ることにより遠方が見やすくなる。例えば、右カーブの場合、車載カメラの映像の中心を左にずらす。
【００７６】
次に効果を説明する。実施例３の車載カメラシステムでは、実施例１の効果に加えて以下の効果を有する。
(9)映像信号処理回路を車両に設け、映像信号を一時的に記憶するフレームメモリ１０４を映像信号処理回路に設け、車両のハンドルの操舵角を検出するハンドル舵角センサ１３１を設け、ハンドル舵角センサ１３１の出力によりアドレス生成部１３３がフレームメモリ１０４の書き込みアドレス及び読み出しアドレスの開始アドレスを変更するため、車両がカーブを走行するような舵角を伴う状況に応じて、より遠方を見やすい車載カメラにすることができる。
【００７７】
以上、本発明の同期処理回路を実施例１〜実施例３に基づき説明してきたが、具体的な構成については、これらの実施例に限られるものではなく、特許請求の範囲の各請求項に係る発明の要旨を逸脱しない限り、設計の変更や追加等は許容される。
【図面の簡単な説明】
【００７８】
【図１】実施例１の映像信号処理回路のシステム図である。
【図２】実施例１の同期処理回路のブロック図である。
【図３】実施例１のPLL回路のブロック図である。
【図４】実施例１のアドレス生成回路のブロック図である。
【図５】実施例１の同期処理回路の奇数フィールドでのタイミングを示すタイムチャート図である。
【図６】実施例１の同期処理回路の偶数フィールドでのタイミングを示すタイムチャート図である。
【図７】実施例１のPLL回路のタイミングを示すタイムチャート図である。
【図８】実施例１のアドレス生成回路のCLKに関するタイミングを示すタイムチャート図である。
【図９】実施例１のアドレス生成回路のアドレス関係のタイミングを示すタイムチャート図である。
【図１０】実施例２の車載カメラシステムの映像信号処理回路のシステム図である。
【図１１】実施例２における傾斜角度に対する傾斜センサ出力、垂直読み出し開始位置、垂直書き込み開始位置の関係を示す説明図である。
【図１２】実施例３の車載カメラシステムの映像信号処理回路のシステム図である。
【図１３】実施例３における舵角に対する舵角センサ出力、水平読み出し開始位置、水平書き込み開始位置の関係を示す説明図である。
【符号の説明】
【００７９】
１００  CVIDEO_IN信号
１０１  VIDEOAMP1
１０２  A/D
１０３  DATA
１０４  フレームメモリ
１０５  ADCLK
１０６  （ADDRESS等の）コントロール信号
１０７  同期分離回路
１０８  CSYNC信号
１０９  同期信号処理回路
１１０  アドレス生成回路
１１１  PLL回路
１１２  CLK信号
１１３  ODD信号
１１４  VD信号
１１５  HD信号
１１６  設定値０信号
１１７  セレクタ
１１８  D/A
１１９  VIDEOAMP_2
１２０  CVIDEO_OUT1信号
１２１  OSD
１２２  VIDEOAMP3
１２３  CVIDEO_OUT2信号
１２４  XOR
１２５  DACLK信号
１２６  MASK信号
１２７  傾斜センサ
１２８  A/D
１２９  データ変換
１３１  舵角センサ
１３２  データ変換
２００  XOR1
２０１  D-FF1
２０２  COMPARATOR2
２０３  COMPARATOR4
２０４  UPCOUNTER1
２０５  COMPARATOR1
２０６  OR1
２０７  D-FF2
２１０  NOT1
２１１  AND1
２１２  UPCOUNTER2
２１３  COMPARATOR5
２１４  NOT2
２１５  AND2
２１６  DOWNCOUNTER
２１７  COMPARATOR7
２１８  SERECTER
２１９  COMPARATOR6
２２０  NOT3
２２１  NOT4
３００  UPCOUNTER1
３０１  UPCOUNTER2
３０２  UPCOUNTER3
３０３  UPCOUNTER4
３０４  COMPARATOR1
３０５  COMPARATOR2
３０６  COMPARATOR3
３０７  COMPARATOR4
３０８  D-FF1
３０９  NOT1
３１０  NAND1
３１１  AND1
３１２  AND2
３１３  AND3
３１４  AND4
３１５  AND5
３１６  COMPARATOR5
３１７  COMPARATOR6
３１８  COMPARATOR7
３１９  COMPARATOR8
３２０  SELECTOR1
３２１  AND6
３２２  UPCOUNTER5
３２３  UPCOUNTER6
３２４  AND7
３２５  AND8
３２６  NAND3
３２７  NAND4
３２８  NOT2
３２９  NOT3
３３０  NOT4
３３１  NOT5
３３２  NOT6
３３３  NOT7
４００  D-FF1
４０１  D-FF2
４０３  UPCOUNTER1
４０４  COMPARATOR1
４０５  LPF
４０６  VCO
４０７  AND1
４０８  AND2
４０９  3stateBuffer1
４１０  3stateBuffer2
４１１  NOT1
【図１】
2006013630.tif 000003
【図２】
2006013630.tif 000004
【図３】
2006013630.tif 000005
【図４】
2006013630.tif 000006
【図５】
2006013630.tif 000007
【図６】
2006013630.tif 000008
【図７】
2006013630.tif 000009
【図８】
2006013630.tif 000010
【図９】
2006013630.tif 000011
【図１０】
2006013630.tif 000012
【図１１】
2006013630.tif 000013
【図１２】
2006013630.tif 000014
【図１３】
2006013630.tif 000015