(57)【要約】      （修正有）【課題】  パターンの埋め込み不良の発生が抑制された半導体装置およびその製造方法ならびにフォトマスクを提供する。【解決手段】  半導体装置の露光工程において用いられるフォトマスク２００は、その主表面上に形成された光を遮る残しパターン２２（遮光パターン）と、主表面上に形成された光を透過させる抜きパターン２３（透光パターン）とを備え、抜きパターン２３は、その延在方向の終端部２３０におけるパターン幅が、中央部側に位置する部分におけるパターン幅よりも広くなるように形成されている。【選択図】        図７
2006128377.tif 000002
【特許請求の範囲】
【請求項１】
主表面と、
前記主表面上に形成された光を遮る遮光パターンと、
前記主表面上に形成された光を透過させる透光パターンとを備え、
前記透光パターンは、該透光パターンの延在方向の終端部におけるパターン幅が、前記終端部よりも中央部側に位置する部分におけるパターン幅よりも広くなるように形成されるフォトマスク。
【請求項２】
前記透光パターンは、該透光パターンの長手方向の先端部に向かって多段階にパターン幅が広くなるように形成された、請求項１に記載のフォトマスク。
【請求項３】
半導体基板の主表面上にレジストを塗布する工程と、
請求項１または請求項２に記載のフォトマスクを用いて露光を行ない、前記半導体基板の主表面上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとしてエッチングを行ない、前記半導体基板の主表面上に溝部を形成する工程と、
前記溝部内に埋込みパターンを形成する工程とを備えた半導体装置の製造方法。
【請求項４】
前記埋込みパターンを形成する工程は、
前記溝部内から前記半導体基板の主表面上に絶縁膜を堆積する工程と、
前記絶縁膜に研磨処理を施して、前記溝部内に前記絶縁膜を埋込む工程とを有する、請求項３に記載の半導体装置の製造方法。
【請求項５】
主表面を有する半導体基板と、
前記主表面上に形成された溝部と、
前記溝部内に形成され、設計パターン幅よりもパターン幅が狭くなる終端部を有する埋込みパターンとを備え、
前記終端部における中央部のパターン幅は、前記設計パターン幅の０．８倍以上１倍以下である半導体装置。
【請求項６】
主表面を有する半導体基板と、
前記主表面上に形成された溝部と、
前記溝部内に形成され、設計パターン幅よりもパターン幅が狭くなる終端部を有する埋込みパターンとを備え、
前記埋込みパターンの長手方向の先端部の曲率半径は、前記設計パターン幅の半分以上である半導体装置。
【請求項７】
前記埋込みパターンは絶縁膜であり、
前記埋込みパターンの終端部上に導電膜が形成される、請求項５または請求項６に記載の半導体装置。
【請求項８】
前記埋込みパターンは絶縁膜であり、
前記半導体基板の主表面上における前記埋込みパターンと隣接する位置に不純物領域が形成され、
前記埋込みパターンの終端部近傍にコンタクト部が形成される、請求項５または請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法ならびにフォトマスクに関し、特に、パターンの埋め込み不良の発生が抑制された半導体装置およびその製造方法ならびにフォトマスクに関する。
【背景技術】
【０００２】
半導体デバイスの分野において、トレンチ内に設けられた埋込みパターンが従来から知られている。たとえば、トレンチ内に絶縁膜を埋込むことにより形成された分離領域や、導電膜を埋込むことにより形成された埋込み配線などが知られている。
【０００３】
ところで、フォトマスクの残しパターン（遮光パターン）の幅をその終端部において大きくすることが従来から行なわれている。このような技術は、たとえば、特開平９−１２７６７６号公報、特開平９−２９２７０１号公報および特開平１１−２５８７７０号公報などに記載されている。
【特許文献１】特開平９−１２７６７６号公報
【特許文献２】特開平９−２９２７０１号公報
【特許文献３】特開平１１−２５８７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のような半導体装置においては、以下のような問題があった。
【０００５】
フォトレジストを用いてトレンチを形成する際、その終端部において幅が狭くなる傾向にある。トレンチの幅が狭くなることにより、その部分で埋込み不良箇所が発生しやすくなる。
【０００６】
なお、特開平９−１２７６７６号公報、特開平９−２９２７０１号公報および特開平１１−２５８７７０号公報は、フォトマスクにおける遮光パターンの幅を広げるものであり、フォトマスクの抜きパターン（透光パターン）の幅を広げるものではない。
【０００７】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、パターンの埋め込み不良の発生が抑制された半導体装置およびその製造方法ならびにフォトマスクを提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、１つの局面では、主表面を有する半導体基板と、主表面上に形成された溝部と、溝部内に形成され、設計パターン幅よりもパターン幅が狭くなる終端部を有する埋込みパターンとを備え、終端部における中央部のパターン幅は、設計パターン幅の０．８倍以上１倍以下である。
【０００９】
本発明に係る半導体装置は、他の局面では、主表面を有する半導体基板と、主表面上に形成された溝部と、溝部内に形成され、設計パターン幅よりもパターン幅が狭くなる終端部を有する埋込みパターンとを備え、埋込みパターンの長手方向の先端部の曲率半径は、設計パターン幅の半分以上である。
【００１０】
本発明に係るフォトマスクは、主表面と、主表面上に形成された光を遮る遮光パターンと、主表面上に形成された光を透過させる透光パターンとを備え、透光パターンは、該透光パターンの延在方向の終端部におけるパターン幅が、終端部よりも中央部側に位置する部分におけるパターン幅よりも広くなるように形成されている。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板の主表面上にレジストを塗布する工程と、上述したフォトマスクを用いて露光を行ない、前記半導体基板の主表面上にレジストパターンを形成する工程と、レジストパターンをマスクとしてエッチングを行ない、半導体基板の主表面上に溝部を形成する工程と、溝部内に埋込みパターンを形成する工程とを備える。
【発明の効果】
【００１２】
本発明によれば、パターンの埋め込み不良の発生を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明に基づく半導体装置およびその製造方法ならびにフォトマスクの実施の形態について、図１から図１７を用いて説明する。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置を示した上面図である。
【００１５】
本実施の形態に係る半導体装置１は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、図１に示すように、メモリセルアレイ部１Ａと周辺回路部とを備える。メモリセルアレイ部には、コントロールゲート電極としてのワード線２（第１ゲート電極）と、アシストゲート電極３（第２ゲート電極）とが互いにほぼ直交するように形成されている。アシストゲート電極３に電圧が印加されると、半導体基板上におけるアシストゲート電極３の直下に反転層（図示せず）が形成される。周辺回路部には、共通ドレイン４および選択ＭＯＳ部５が設けられており、選択ＭＯＳ部５がＯＮ状態になることにより、共通ドレイン４とアシストゲート電極３下部の反転層とが電気的に接続される。アシストゲート電極３、共通ドレイン４および選択ＭＯＳ部５におけるゲート電極６は、それぞれコンタクト部３Ａ，４Ａ，６Ａを介して上層配線と接続されている。選択ＭＯＳ部５においては、該トランジスタのソース／ドレインとなる不純物領域と分離領域７とがゲート電極６が延びる方向に交互に並んで形成されている。分離領域７は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）またはＳＧＩ（Ｓｈａｌｌｏｗ  Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ）と称される溝型の分離領域である。
【００１６】
図２は図１，図３中のII−II断面を示す。図２を参照して、半導体基板８上にｎ型埋込み領域９およびｐウエル１０が形成される。アシストゲート電極３およびゲート電極６は、たとえば酸化シリコンなどからなる絶縁膜１２（第１絶縁膜）を介してｐウエル１０上に形成されている。ｐウエル１０におけるゲート電極６の両側には、ｎ−不純物領域１１および共通ドレイン４としてのｎ＋不純物領域４０Ａおよびｎ−不純物領域４０Ｂが設けられる。アシストゲート電極３およびゲート電極６上には、キャップ絶縁膜１３（第２絶縁膜）および絶縁膜１４（第３絶縁膜）が堆積されている。メモリセルアレイ部においては、キャップ絶縁膜１３上に絶縁膜１５（第４絶縁膜）が形成されている。絶縁膜１５上に、導電膜２Ａおよびシリサイド膜２Ｂを含むワード線２が形成され、ワード線２上に、絶縁膜１６（第５絶縁膜）が形成されている。ゲート電極６、キャップ絶縁膜１３および絶縁膜１４の側壁上とワード線２および絶縁膜１６の側壁上とに絶縁膜１７（第６絶縁膜）が形成されている。絶縁膜１４，１６，１７を覆うように層間絶縁膜１８が形成されており、層間絶縁膜１８上に上層配線３Ｄ，４Ｄ，６Ｄが形成されている。上層配線３Ｄ，４Ｄ，６Ｄは、それぞれコンタクト部３Ａ，４Ａ，６Ａを介してアシストゲート電極３，ｎ＋不純物領域４０Ａおよびゲート電極６と電気的に接続される。なお、コンタクト部３Ａ，４Ａ，６Ａは、それぞれコンタクトホール３Ｂ，４Ｂ，６Ｂと該コンタクトホール内に設けられたプラブ３Ｃ，４Ｃ，６Ｃとを含む。
【００１７】
図３は図２中のIII−III断面を示す。なお、図３中のII−II断面が図２に相当する。
【００１８】
図３を参照して、アシストゲート電極３の側壁上には絶縁膜１９（第８絶縁膜）が形成されている。また、各々のアシストゲート電極間においては、ｐウエル１０上に絶縁膜１２Ａを介して孤立パターンであるフローティングゲート電極２０（第３ゲート電極）が設けられている。フローティングゲート電極２０とワード線２の導電膜２Ａとは絶縁膜１５によって電気的に絶縁されている。
【００１９】
次に、図１〜図３に示すフラッシュメモリの製造方法について説明する。
【００２０】
まず、よく用いられるイオン注入法などにより、半導体基板８上にたとえばリン（Ｐ）が選択的に注入されることにより、ｎ型埋込み領域９が形成される。次に、よく用いられるイオン注入法などにより、たとえばホウ素（Ｂ）が選択的に注入されることにより、ｐウエル１０が形成される。さらに、所定のレジストパターンをマスクとして、たとえばヒ素が注入されることにより、メモリセルアレイ部および選択ＭＯＳ部５の連結用のｎ−不純物領域１１が形成される。
【００２１】
次に、ｐウエル１０上およびｎ−不純物領域１１上に、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さになるように、絶縁膜１２が形成される。絶縁膜１２は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、絶縁膜１２上に、５０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜は、選択ＭＯＳ部５におけるゲート電極６およびアシストゲート電極３となる。続いて、上記導電膜上に７０ｎｍ程度の厚さになるように、窒化シリコンなどからなるキャップ絶縁膜１３が堆積され、キャップ絶縁膜１３上にＴＥＯＳ酸化膜などからなる絶縁膜１４が堆積される。
【００２２】
次に、アシストゲート電極３、キャップ絶縁膜１３および絶縁膜１４がパターニングされる。次に、アシストゲート電極３の側壁上に絶縁膜１９が形成される。そして、複数の絶縁膜１９の間の絶縁膜１２が取り除かれ、図３に示すような絶縁膜１２Ａおよびフローティングゲート電極２０が形成される。なお、酸化膜１２Ａ，１９は、たとえば、ＩＳＳＧ酸化法などを用いて形成される。さらに、キャップ絶縁膜１３からフローティングゲート電極２０を覆うように、絶縁膜１５が形成される。絶縁膜１５は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造（ＯＮＯ膜構造）を有する。絶縁膜１５上に導電膜２Ａ、シリサイド膜２Ｂおよび絶縁膜１６が形成され、これらがパターニングされることにより、ワード線２が形成される。また、フローティングゲート電極２０についてもパターニングされ、フローティングゲート電極２０が孤立パターンとなる。その後、絶縁膜１７および層間絶縁膜１８が形成され、層間絶縁膜１８上からそれぞれアシストゲート電極３、ｎ＋不純物領域４０Ａおよびゲート電極６に達するコンタクト部３Ａ，４Ａ，６Ａが設けられ、上層配線３Ｄ，４Ｄ，６Ｄとアシストゲート電極３、ｎ＋不純物領域４０Ａおよびゲート電極６とが電気的に接続される。
【００２３】
次に、上記フラッシュメモリの書込み、読み出しおよび消去の動作について説明する。
【００２４】
データ書込み時には、所定のアシストゲート電極３に電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００２５】
データ書込み動作においては、選択メモリセルが接続されるワード線２に、たとえば１５Ｖ程度の電圧が印加され、それ以外のワード線２に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極３に、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極３（典型的には、たとえば、ソース形成用のアシストゲート電極３に隣接するアシストゲート電極３）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極３に対向する半導体基板８の主表面上（ｐウエル１０上）にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極３には、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極３に対向する半導体基板８の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線（上層配線４Ｄ）に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷が絶縁膜１２（ゲート絶縁膜）を介してフローティングゲート電極２０に注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極２０への電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００２６】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるワード線２に、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のワード線２に、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極３に、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極３に、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極２０の蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００２７】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板８（ｐウエル１０）に正の電圧が印加される。なお、アシストゲート電極３には０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極２０から半導体基板８に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００２８】
ところで、上述した分離領域７が設けられるトレンチをフォトレジストを用いて形成する際、フォトマスクの抜きパターン（透光パターン）幅を長手方向に一定にすると、トレンチの幅が終端部において相対的に狭くなる傾向にある。この結果、図４に示すように、分離領域７の終端部において埋め込み不良箇所２１が発生することが懸念される。
【００２９】
図５，図６は、埋込み不良箇所２１が発生した場合の弊害について説明するための図であり、それぞれ、図１における”ａ”部，”ｂ”部において埋込み不良が発生した場合を示した断面図である。
【００３０】
たとえば、分離領域７のアシストゲート電極３側の終端部（”ａ”部）において埋込み不良箇所２１が発生した場合は、図５に示すように、分離領域７上に形成されるアシストゲート電極３のための導電膜が埋込み不良箇所２１（凹部）に入り込むことがある。この結果、寄生ＭＯＳトランジスタが形成されることになる。
【００３１】
図６を参照して、たとえば、分離領域７の共通ドレイン４側の終端部（”ｂ”部）において埋込み不良箇所２１が発生したときは、共通ドレイン４にコンタクトするためのコンタクト部が正規の位置（”ｂ”部における破線で示された位置）からずれた位置（”ｂ”部における実線で示された位置）に形成された場合（このような現象を、以下では、「コンタクト部の踏み外し」と称する場合がある。）に、図６に示すように、ｎ−不純物領域４０Ｂとｐウエル１０との間に短絡が生じることがある。
【００３２】
これに対し、本実施の形態に係るフラッシュメモリの製造工程（埋込みパターンである分離領域の形成工程）においては、図７に示すようなフォトマスク２００が用いられる。図７を参照して、フォトマスク２００は、残しパターン２２（遮光パターン）と抜きパターン２３（透光パターン）とを有する。フォトマスク２００を用いて露光を行なうことにより、パターン２２，２３に対応したレジストパターンが基板上に形成される。ここで、抜きパターン２３の終端部において、該抜きパターン２３の幅が相対的に広く形成されている。これにより、分離領域が埋込まれるトレンチ終端部の幅が過度に狭くなることが抑制される。結果として、分離領域の終端部における埋込み不良の発生を抑制することができる。図７に示す例では、抜きパターン２３の幅は、該パターン２３の長手方向の先端部に向かって２段階（すなわち、多段階）に広げられている。なお、抜きパターン２３の幅は、たとえば３段階に広げられてもよい。本願発明者は、このように抜きパターン２３の幅を多段階に広げることにより、埋込みパターンの終端部におけるトレンチ幅の縮小を効果的に抑制することができることを確認している。また、抜きパターン２３の幅は、終端部においてテーパ状に広げられてもよい。
【００３３】
図８は、フォトマスク２００を用いて形成されたトレンチ内に埋込まれた分離領域７を示した図である。図８を参照して、抜きパターンの終端部の幅が相対的に広く形成されたフォトマスクが用いられることにより、分離領域７の終端部の幅（図８中のｘ1）を比較的広く確保し、分離領域７の先端部の曲率半径（図８中のｒ）を比較的大きくすることができる。好ましくは、終端部７０における中央部のパターン幅（図８においてｙ1＝ｙ0／２としたときのｘ1）は、設計パターン幅（ｘ0）の０．８倍以上程度（より好ましくは、０．８３倍以上程度、さらに好ましくは、０．８５倍以上程度）であり、１倍以下程度（より好ましくは、０．９８倍以下程度、さらに好ましくは、０．９５倍以下程度）である。また、分離領域７の長手方向の先端部の曲率半径（図８中のｒ）は、設計パターン幅（ｘ0）の半分以上であることが好ましい。なお、終端部７０における中央部のパターン幅（図８においてｙ1＝ｙ0／２としたときのｘ1）が、設計パターン幅（ｘ0）より若干大きい場合であっても、終端部における分離領域７の埋込み不良の発生は抑制されるため、このような場合も本願発明の範囲に属すると解釈されるべきであるが、このパターン幅（ｘ1）が過度に大きい場合は、終端部７０よりも中央部側において埋込み不良が発生する場合があるため、終端部７０におけるパターン幅（ｘ1）は、ある程度の大きさ以下であることが好ましい。また、本願発明者は、分離領域７の先端部の曲率半径（ｒ）が設計パターン幅（ｘ0）の半分よりも若干小さい場合であっても終端部７０において埋込み不良が発生することなく分離領域７が形成されることを確認している。つまり、上述した範囲よりも若干広いまたは狭いパターン幅（ｘ1）および上述した範囲よりも若干小さい曲率半径（ｒ）を有する埋込みパターンにおいても、終端部７０における埋込み不良が抑制されると考えられる。
【００３４】
なお、図８において終端部７０とは、分離領域７のパターン幅がその先端部に向かって減少し始める箇所から分離領域７の先端部までを意味する。
【００３５】
次に、分離領域７の形成工程について、図９〜図１２を用いて説明する。
【００３６】
図９に示すように、ｐウエル１０上に形成された絶縁膜１２上に、ＳｉＮ膜２４および反射防止膜２５が堆積される。ここで、絶縁膜１２とＳｉＮ膜２４との間にポリシリコン膜が形成されていてもよい。反射防止膜２５上にレジストが塗布された後、上述したフォトマスク２００を用いた露光が行なわれ、レジストパターン２６が形成される。次に、レジストパターン２６をマスクとして用いて反射防止膜２５およびＳｉＮ膜２４にエッチング処理が施される。さらに、レジストパターン２６および反射防止膜２５を除去する。そして、ＳｉＮ膜２４をハードマスクとして用いて絶縁膜１２およびｐウエル１０にエッチング処理が施される。これにより、図１０に示すように、ｐウエル１０上にトレンチ１０Ａが形成される。そして、トレンチ１０Ａ内からＳｉＮ膜２４上にＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜７Ａが堆積される。ＨＤＰ酸化膜７Ａには、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）が施される。このＣＭＰは、図１１に示すように、ＳｉＮ膜２４上でストップされる。さらに、ＨＤＰ酸化膜７Ａにエッチング処理を施し、ＳｉＮ膜２４を除去する。これにより、図１２に示すように、ｐウエル１０上に分離領域７が形成される。
【００３７】
本実施の形態の内容について要約すると、以下のようになる。
【００３８】
本実施の形態に係るＡＧ−ＡＮＤ型フラッシュメモリ（半導体装置）は、半導体基板８の主表面上におけるｐウエル１０上に形成されたトレンチ１０Ａ（溝部）と、トレンチ１０Ａ内に形成され、設計パターン幅（図８中のｘ0）よりもパターン幅が狭くなる終端部７０を有する分離領域７（埋込みパターン）とを備え、分離領域７の終端部の幅（図８中のｘ1）が比較的広く確保され、分離領域７の先端部の曲率半径（図８中のｒ）が比較的大きく確保されている。
【００３９】
図１に示すように、分離領域７の一方の終端部上には、アシストゲート電極３（導電膜）が形成されている。また、分離領域７の他方の終端部においては、分離領域７と隣接してｎ−不純物領域４０Ｂが形成され、分離領域７の終端部近傍に上層配線４Ｄとのコンタクト部４Ａが形成されている。
【００４０】
本実施の形態に係るフォトマスク２００は、その主表面上に形成された光を遮る残しパターン２２（遮光パターン）と、主表面上に形成された光を透過させる抜きパターン２３（透光パターン）とを備え、抜きパターン２３は、その延在方向の終端部２３０におけるパターン幅が、終端部２３０よりも中央部側に位置する部分におけるパターン幅よりも広くなるように形成されている。
【００４１】
本実施の形態に係るＡＧ−ＡＮＤ型フラッシュメモリ（半導体装置）の製造方法は、半導体基板８の主表面上におけるｐウエル１０上に絶縁膜１２，ＳｉＮ膜２４，反射防止膜２５を形成する工程と、反射防止膜２５上にレジストを塗布する工程と、上述したフォトマスク２００を用いて露光を行ない、反射防止膜２５上にレジストパターン２６を形成する工程（以上、図９）と、レジストパターン２６に対応してパターニングされたＳｉＮ膜２４をマスクとしてエッチングを行ない、ｐウエル１０上にトレンチ１０Ａ（溝部）を形成する工程（図１０）と、トレンチ１０Ａ内に分離領域７（埋込みパターン）を形成する工程（図１１，図１２）とを備える。ここで、分離領域７を形成する工程は、トレンチ１０Ａ内から半導体基板８の主表面上におけるＳｉＮ膜２４上にＨＤＰ酸化膜７Ａ（絶縁膜）を堆積する工程と、ＨＤＰ酸化膜７Ａに研磨処理を施して、トレンチ１０Ａ内に分離領域７を埋込む工程（図１１）とを備えている。
【００４２】
本実施の形態においては、以上の構成により、パターンの埋込み不良が抑制されたＡＧ−ＡＮＤ型フラッシュメモリ（半導体装置）が提供される。
【００４３】
（実施の形態２）
図１３は、実施の形態２に係る半導体装置における突合せ配線２７（埋込みパターン）を示した図である。
【００４４】
図１３に示される突合せ配線２７は、ＳｉＯ2膜に形成されたトレンチ内に埋込まれる埋込み配線である。突合せ配線２７は、コンタクト部２７Ａを介して上層配線と電気的に接続される。これにより、左右の配線２７が、互いに電気的に接続される。このような突合せ配線は、一般的な半導体装置において広く用いられている。
【００４５】
ここで、突合せ配線２７の終端部の幅が過度に狭く形成された場合、コンタクト２７Ａの形成時に該コンタクト部の踏み外しが生じる可能性が相対的に高くなる。結果として、配線の抵抗が増大することなどが懸念される。また、埋込み不良箇所が生じた場合、コンタクトホール形成のためのオーバーエッチングの際に、埋込み不良箇所箇所から埋込み配線２７よりも下層のＳｉＯ2膜に亀裂が生じ、上下層配線間の短絡が生じることなどが懸念される。
【００４６】
これに対し、本実施の形態に係る突合せ配線２７の形成工程においては、実施の形態１と同様に、抜きパターンの終端部において該抜きパターンの幅が相対的に広く形成されたフォトマスク（たとえば図７に示されるフォトマスク２００）を用いた露光が行なわれる。これにより、突合せ配線２７が埋込まれるトレンチの終端部の幅を比較的広くすることができる。したがって、突合せ配線２７の終端部の幅を比較的広く形成し、埋込み不良箇所の発生を抑制することができる。具体的には、突合せ配線２７の終端部において、実施の形態１における分離領域７の終端部と同程度のパターン幅および先端部の曲率半径を確保することにより、突合せ配線２７の埋込み不良の発生を抑制することができると考えられる。
【００４７】
次に、突合せ配線２７としての埋込み配線の形成工程について、図１４〜図１７を用いて説明する。
【００４８】
図１４に示すように、ＳｉＯ2膜２８上にレジストが塗布された後、上述したフォトマスクを用いた露光が行なわれ、レジストパターン２６が形成される。次に、レジストパターン２６をマスクとして用いてＳｉＯ2膜２８にエッチング処理が施される。これにより、図１５に示すように、ＳｉＯ2膜２８上にトレンチ２８Ａが施される。そして、図１６に示すように、トレンチ２８Ａ内からＳｉＯ2膜２８上に導電膜２９Ａが堆積される。導電膜２９Ａの素材としては、たとえば銅などが用いられる。さらに、導電膜２９ＡにＣＭＰが施される。これにより、図１７に示すように、トレンチ２８Ａ内に埋込み配線２９が形成される。
【００４９】
なお、本実施の形態において、上述した実施の形態１と同様の事項については、詳細な説明は繰り返されない。
【００５０】
以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは当所から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１に係る半導体装置を示した上面図である。
【図２】図１，図３におけるII−II断面図である。
【図３】図２におけるIII−III断面図である。
【図４】分離領域の終端部の埋め込み不良について示した図である。
【図５】図１における”ａ”部において埋込み不良が発生した場合を示した断面図である。
【図６】図１における”ｂ”部において埋込み不良が発生した場合を示した断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造工程において用いられるフォトマスクを示した上面図である。
【図８】本発明の実施の形態１に係る半導体装置における分離領域を示した図である。
【図９】本発明の実施の形態１に係る半導体装置の分離領域の形成工程における第１工程を示した断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の分離領域の形成工程における第２工程を示した断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の分離領域の形成工程における第３工程を示した断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の分離領域を示した断面図である。
【図１３】本発明の実施の形態２に係る半導体装置における突合せ配線を示した図である。
【図１４】本発明の実施の形態２に係る半導体装置の埋め込み配線の形成工程における第１工程を示した断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の埋め込み配線の形成工程における第２工程を示した断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の埋め込み配線の形成工程における第３工程を示した断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の埋め込み配線を示した断面図である。
【符号の説明】
【００５２】
１  半導体装置、１Ａ  メモリセルアレイ部、２  ワード線（第１ゲート電極）、２Ａ  導電膜、２Ｂ  シリサイド幕、３  アシストゲート電極（第２ゲート電極）、３Ａ，４Ａ，６Ａ  コンタクト部、３Ｂ，４Ｂ，６Ｂ  コンタクトホール、３Ｃ，４Ｃ，６Ｃ  プラグ、３Ｄ，４Ｄ，６Ｄ  上層配線、４  共通ドレイン、５  選択ＭＯＳ部、６  ゲート電極（選択ＭＯＳ）、７  分離領域、７Ａ  ＨＤＰ酸化膜、８  半導体基板、９  ｎ型埋込み領域、１０  ｐウエル、１０Ａ  トレンチ、１１  ｎ−不純物領域、１２  絶縁膜（第１絶縁膜）、１２Ａ  絶縁膜、１３  キャップ絶縁膜（第２絶縁膜）、１４  絶縁膜（第３絶縁膜）、１５  絶縁膜（第４絶縁膜）、１６  絶縁膜（第５絶縁膜）、１７  絶縁膜（第６絶縁膜）、１８  層間絶縁膜（第７絶縁膜）、１９  絶縁膜（第８絶縁膜）、２０  フローティングゲート電極（第３ゲート電極）、２１  埋め込み不良箇所、２２  残しパターン（遮光パターン）、２３  抜きパターン（透光パターン）、２４  ＳｉＮ膜、２５  反射防止膜、２６  レジストパターン、２７  突合せ配線、２７Ａ  コンタクト部、２８  ＳｉＯ2膜、２８Ａ  トレンチ、２９  埋め込み配線、２９Ａ  導電膜、４０Ａ  ｎ＋不純物領域、４０Ｂ  ｎ−不純物領域、７０，２３０  終端部、２００  フォトマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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