(57)【要約】【課題】  アクセス対象のメモリブロックがデータ入出力回路から近い場合と遠い場合とでアクセス動作時の消費電力が異なる半導体メモリにおいて、消費電力を容易に低減する。【解決手段】  アドレス制御回路は、複数のメモリブロックに対するアドレス割付を変更するための制御信号と第１および第２ビット列からなるアドレス信号とを受ける。各メモリブロックは、複数のメモリセルと、複数のメモリセルにそれぞれ接続される複数のワード線を有する。アドレス制御回路は、制御信号と第１ビット列の少なくとも１ビットとの排他的論理和を、第１ビット列の残りのビットおよび第２ビット列と共に内部アドレス信号として出力する。ワード線制御回路は、内部アドレス信号に応じて、複数のメモリブロックのいずれかを選択するとともに、選択したメモリブロックにおける複数のワード線のいずれかを活性化させる。【選択図】    図１
2006309815.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とをそれぞれ有する複数のメモリブロックと、
前記メモリブロックに対するアドレス割付を変更するための制御信号と前記メモリブロックを選択するための第１ビット列および前記各メモリブロックにおける前記ワード線のいずれかを選択するための第２ビット列からなるアドレス信号とを受け、前記制御信号と前記第１ビット列の少なくとも１ビットとの排他的論理和を、前記第１ビット列の残りのビットおよび前記第２ビット列と共に内部アドレス信号として出力するアドレス制御回路と、
前記内部アドレス信号に応じて、前記メモリブロックのいずれかを選択するとともに、選択したメモリブロックにおける前記ワード線のいずれかを活性化させるワード線制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
論理０または論理１のいずれかを予めプログラムされ、プログラムされた論理を示す信号を前記制御信号として出力するプログラム回路を備えていることを特徴とする半導体メモリ。
【請求項３】
複数のメモリセルと、
前記メモリセルにそれぞれ接続される複数のワード線と、
前記ワード線のいずれかを選択するための複数ビットのアドレス信号における少なくとも１ビットに対応して設けられ、対応するビット毎に、論理０または論理１のいずれかを予めプログラムされ、プログラムされた論理を示す信号を制御信号として出力するプログラム回路と、
前記プログラム回路からの制御信号と前記アドレス信号とを受け、前記プログラム回路からの制御信号と前記アドレス信号の前記プログラム回路に対応するビットとの排他的論理和を、前記アドレス信号の前記プログラム回路に対応しないビットと共に内部アドレス信号として出力するアドレス制御回路と、
前記内部アドレス信号に応じて前記ワード線のいずれかを活性化させるワード線制御回路とを備えていることを特徴とする半導体メモリ。
【請求項４】
複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続されるワード線と、
前記ワード線のいずれかを選択するための複数ビットのアドレス信号における少なくとも１ビットに対応して設けられ、対応するビット毎に、半導体メモリの電源投入毎に論理０または論理１のいずれかを不規則に示す信号を制御信号として出力する制御信号生成回路と、
前記制御信号生成回路からの制御信号と前記アドレス信号とを受け、前記制御信号生成回路からの制御信号と前記アドレス信号の前記制御信号生成回路に対応するビットとの排他的論理和を、前記アドレス信号の前記制御信号生成回路に対応しないビットと共に内部アドレス信号として出力するアドレス制御回路と、
前記内部アドレス信号に応じて前記ワード線のいずれかを活性化させるワード線制御回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１、請求項３または請求項４のいずれかに記載の半導体メモリにおいて、
半導体メモリのテストモード時に、前記アドレス制御回路による排他的論理和演算を禁止して前記アドレス信号を前記内部アドレス信号として出力させるために、前記制御信号が示す論理を論理０に固定するマスク回路を備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、特に、半導体メモリの各種特性（消費電力や歩留り等）を改善する技術に関する。
【背景技術】
【０００２】
所定数のメモリセルを有するメモリブロックを複数備えて構成される半導体メモリでは、アクセス対象となるメモリブロックのレイアウト位置がデータ入出力回路から近い場合と遠い場合とでは、アクセス動作時の消費電力が異なる場合がある。例えば、データ入出力回路とメモリブロックとの間でデータを授受するための信号線がメモリブロック毎に個別に設けられる半導体メモリでは、データ入出力回路から遠いメモリブロックに対応する信号線の負荷の方がデータ入出力回路から近いメモリブロックに対応する信号線の負荷よりも大きくなる。また、データ入出力回路から遠いメモリブロックに対応する信号線の駆動回路の方がデータ入出力回路から近いメモリブロックに対応する信号線の駆動回路よりも駆動能力が大きくなるように構成される場合がある。このような半導体メモリでは、データ入出力回路から遠いメモリブロックへのアクセス動作時の方がデータ入出力回路から近いメモリブロックへのアクセス動作時よりも消費電力が大きくなる。
【０００３】
また、一般に、メモリブロックは、所定ワード単位（例えば、１２８ワードや２５６ワード等の３２ワード単位）で構成される。従って、例えば、メモリブロックに対して実際に必要とされるワード数が２５５ワードであっても、メモリブロックは２５６ワードで構成され、実際には使用されないメモリセル列（１本のワード線に共有して接続される複数のメモリセル）を余分に有している。
【０００４】
また、特許文献１には、半導体メモリにおいて、入力アドレスの変化に起因する消費電力の増大および動作条件の変化を低減する技術が開示されている。特許文献２には、シフト冗長方式を採用した半導体メモリにおいて、冗長メモリセルへのアクセスを容易にする技術が開示されている。特許文献３には、アドレス変換索引緩衝機構などにおいて、各要因の変動に対応してエントリ数を動的に割り付けて全てのエントリを有効に使用できるメモリアドレッシング方式が開示されている。
【特許文献１】特開２０００−１１６３８号公報
【特許文献２】特開２００３−１５７６９２号公報
【特許文献３】特開平３−５１９３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前述のような複数のメモリブロックを有する半導体メモリのユーザ使用時には、全てのメモリブロックが均等にアクセスされるのではなく、一部のメモリブロックにアクセスが偏ることも多い。半導体メモリの一部のメモリブロックにアクセスが偏る場合、その一部のメモリブロックのレイアウト位置がデータ入出力回路から遠いと、消費電力が増大してしまう。また、半導体メモリのテスト時に、実際に必要とされるメモリセル列で不良が検出されると、余分に設けられたメモリセル列が正常であっても、不良品として扱われてしまう。また、半導体メモリの信頼性（寿命）は、一般に、全てのメモリセル列が均等な頻度でアクセスされる（すなわち、全てのワード線が均等な頻度で活性化される）ことを前提にして規定されている。半導体メモリの一部のメモリセル列にアクセスが偏る場合、そのメモリセル列に対する負荷が突出して大きくなるため、半導体メモリの信頼性が低下する恐れがある。
【０００６】
本発明の目的は、各種特性（消費電力、歩留りあるいは信頼性）を容易に改善できる半導体メモリを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体メモリの第１形態では、アドレス制御回路は、複数のメモリブロックに対するアドレス割付を変更するための制御信号と第１および第２ビット列からなるアドレス信号とを受ける。各メモリブロックは、複数のメモリセルと、複数のメモリセルにそれぞれ接続される複数のワード線を有する。アドレス信号の第１ビット列は、複数のメモリブロックのいずれかを選択するために入力される。アドレス信号の第２ビット列は、各メモリブロックにおける複数のワード線のいずれかを選択するために入力される。アドレス制御回路は、制御信号と第１ビット列の少なくとも１ビットとの排他的論理和を、第１ビット列の残りのビットおよび第２ビット列と共に内部アドレス信号として出力する。ワード線制御回路は、内部アドレス信号に応じて、複数のメモリブロックのいずれかを選択するとともに、選択したメモリブロックにおける複数のワード線のいずれかを活性化させる。
【０００８】
このような構成の半導体メモリでは、制御信号が論理０を示す場合、アドレス信号が内部アドレス信号として出力される。一方、制御信号が論理１を示す場合、アドレス信号における第１ビット列の少なくとも１ビットが反転されて内部アドレス信号として出力される。従って、制御信号が論理０を示す場合と論理１を示す場合とでは、アドレス信号が同一であっても、ワード線制御回路により選択されるメモリブロックは異なる。例えば、アドレス制御回路が制御信号と第１ビット列の全ビットとをそれぞれ排他的論理和する場合、制御信号が示す論理を変更することで、複数のメモリブロックに対するアドレス割付を昇順から降順あるいは降順から昇順に切り替えることができる。
【０００９】
通常、複数のメモリブロックを有する半導体メモリでは、データ入出力回路から近いメモリブロックから、データ入出力回路から遠いメモリブロックへと昇順または降順でアドレスが割り付けられている。従って、例えば、半導体メモリの設計時に、制御信号が示す論理を論理０に固定すると、半導体メモリのユーザ使用時にデータ入出力回路から遠いメモリブロック（すなわち、アクセス動作時の消費電力が大きいメモリブロック）がワード線制御回路により偏って選択されることが予測される場合、制御信号が示す論理を論理１に固定しておくことで、ワード線制御回路により偏って選択されるメモリブロックをデータ入出力回路から近いメモリブロック（すなわち、アクセス動作時の消費電力が小さいメモリブロック）に変更できる。このため、アクセス対象となるメモリブロックがデータ入出力回路から近い場合と遠い場合とでアクセス動作時の消費電力が異なる半導体メモリにおいて、ユーザ使用時に一部のメモリブロックにアクセスが偏っても消費電力を容易に低減できる。
【００１０】
本発明の半導体メモリの第１形態における好ましい例では、プログラム回路は、論理０または論理１のいずれかを予めプログラムされ、プログラムされた論理を示す信号を制御信号として出力する。例えば、各メモリブロックのアクセス動作時の消費電力が半導体メモリの設計段階で予測できない場合、半導体メモリのテストにおいて、メモリブロック毎にアクセス動作時の消費電流を測定し、測定結果に基づいてアドレス割付変更の要否を判断してプログラム回路をプログラムすることで、消費電力を容易に削減できる。
【００１１】
本発明の半導体メモリの第２形態では、プログラム回路は、複数ビットのアドレス信号の少なくとも１ビットに対応して設けられる。アドレス信号は、複数のメモリセルにそれぞれ接続される複数のワード線のいずれかを選択するために入力される。プログラム回路は、アドレス信号の対応するビット毎に、論理０または論理１のいずれかを予めプログラムされ、プログラムされた論理を示す信号を制御信号として出力する。アドレス制御回路は、プログラム回路からの制御信号とアドレス信号とを受ける。アドレス制御回路は、プログラム回路からの制御信号とアドレス信号のプログラム回路に対応するビットとの排他的論理和を、アドレス信号のプログラム回路に対応しないビットと共に内部アドレス信号として出力する。ワード線制御回路は、内部アドレス信号に応じて複数のワード線のいずれかを活性化させる。
【００１２】
このような構成の半導体メモリでは、例えば、半導体メモリのテスト時に、あるワード線に接続されるメモリセルで不良が検出され、かつ実際には使用されない余分なメモリセルで不良が検出されなかった場合、不良が検出された際のアドレス信号が入力されると、余分なメモリセルに接続されるワード線が選択されるようにプログラム回路をプログラムすることで、不良が検出されたメモリセルを救済できる。このため、従来では不良品として扱われていた半導体メモリを良品として扱うことができ、半導体メモリの歩留りを容易に向上できる。
【００１３】
本発明の半導体メモリの第３形態では、制御信号生成回路は、複数ビットのアドレス信号の少なくとも１ビットに対応して設けられる。アドレス信号は、複数のメモリセルにそれぞれ接続される複数のワード線のいずれかを選択するために入力される。制御信号生成回路は、アドレス信号の対応するビット毎に、半導体メモリの電源投入毎に論理０または論理１のいずれかを不規則に示す信号を制御信号として出力する。アドレス制御回路は、制御信号生成回路からの制御信号とアドレス信号とを受ける。アドレス制御回路は、制御信号生成回路からの制御信号とアドレス信号の制御回路生成回路に対応するビットとの排他的論理和を、アドレス信号の制御信号生成回路に対応しないビットと共に内部アドレス信号として出力する。ワード線制御回路は、内部アドレス信号に応じて複数のワード線のいずれかを活性化させる。
【００１４】
このような構成の半導体メモリでは、制御信号生成回路からの制御信号が示す論理は半導体メモリの電源投入毎に不規則に（無作為に）変化するため、アドレス信号が同一であっても、内部アドレス信号は半導体メモリの電源投入毎に異なる。このため、アドレス信号が同一であっても、ワード線制御回路により活性化されるワード線は、半導体メモリの電源投入毎に異なる。従って、半導体メモリのユーザ使用時にアドレス信号が偏って入力される場合にも、全てのワード線が均等な頻度で活性化される状態に近づけることができ、半導体メモリの信頼性低下を容易に回避できる。
【００１５】
本発明の半導体メモリの第１〜第３形態における好ましい例では、マスク回路は、半導体メモリのテストモード時に、アドレス制御回路による排他的論理和演算を禁止してアドレス信号を内部アドレス信号として出力させるために、制御信号が示す論理を論理０に固定する。マスク回路を設けることで、半導体メモリのテストモード時には、複数のメモリブロックあるいは複数のワード線に対するアドレス割付が変更されることはない。このため、半導体メモリのテストにおいて、アドレス信号とアクセス対象となるメモリセルとを容易に対応付けることができ、フェイルビットマップ（ＦＢＭ）による不良解析を容易に実施できる。
【発明の効果】
【００１６】
本発明の半導体メモリでは、消費電力削減、歩留り向上あるいは信頼性低下の防止を容易に実現できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の半導体メモリの第１実施形態を示している。第１実施形態の半導体メモリＳＣＭは、例えばＳＲＡＭであり、複数のメモリブロックＢＬＫ０〜ＢＬＫｍ、ワードデコーダＷＤＥＣ（ワード線制御回路）、制御回路ＣＴＬ１およびデータ入出力回路ＤＩＯを有している。メモリブロックＢＬＫｉ（ｉ＝０〜ｍ）は、メモリセルアレイＭＣＡおよび複数のセンスアンプＳＡを有している。メモリブロックＢＬＫｉのメモリセルアレイＭＣＡは、複数のワード線ＷＬｉ０〜ＷＬｉｎと複数のビット線ＢＬとの交差位置にマトリクス状に配置された複数のメモリセルＭＣを有している。例えば、各メモリセルＭＣは、データ記憶回路と、対応するワード線ＷＬの活性化中にデータ記憶回路の記憶ノードを対応するビット線ＢＬに接続する転送トランジスタとを備えて構成される一般的なＳＲＡＭセルである。なお、以下では、説明を分かり易くするために、ｍ＝７、ｎ＝７であるものとして説明する。
【００１８】
メモリブロックＢＬＫｉにおける複数のセンスアンプＳＡは、複数のビット線ＢＬに対応してそれぞれ設けられている。メモリブロックＢＬＫｉの各センスアンプＳＡは、半導体メモリＳＣＭのリードアクセス時に、制御回路ＣＴＬ１から出力される制御信号（図示せず）に応じて、対応するビット線ＢＬに伝達されるリードデータを増幅して、対応するデータ線Ｄｉに出力する。なお、図示を省略するが、メモリブロックＢＬＫｉは、例えば、複数のビット線ＢＬに対応してそれぞれ設けられる複数のライトアンプも有している。メモリブロックＢＬＫｉの各ライトアンプは、半導体メモリＳＣＭのライトアクセス時に、制御回路ＣＴＬ１から出力される制御信号に応じて、対応するデータ線Ｄｉを介して供給されるライトデータを増幅して、対応するビット線ＢＬに出力する。
【００１９】
制御回路ＣＴＬ１は、クロック信号ＣＫ、アドレス信号ＡＤ（ＡＤ［５：０］）、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、テストモード信号ＴＭおよびアドレス割付制御信号ＡＡＣを、それぞれクロック入力端子ＣＫ、アドレス入力端子ＡＤ、チップイネーブル端子／ＣＥ、ライトイネーブル端子／ＷＥ、テストモード端子ＴＭおよびアドレス割付制御端子ＡＡＣ（外部端子）を介して受ける。
【００２０】
アドレス信号ＡＤの上位３ビットＡＤ［５：３］（第１ビット列）は、メモリブロックＢＬＫ０〜ＢＬＫ７のいずれかを選択するために入力される。アドレス信号ＡＤの下位３ビットＡＤ［２：０］（第２ビット列）は、上位３ビットＡＤ［５：３］が示すメモリブロックＢＬＫｉに対応するワード線ＷＬｉ０〜ＷＬｉ７のいずれかを選択するために入力される。なお、実際には、コラム選択用のアドレス信号ＡＤも入力されるが、本発明とは関係ないためコラム選択に関する説明は省略する。チップイネーブル信号／ＣＥは、半導体メモリＳＣＭのアクセス（ライトアクセスおよびリードアクセス）時に低レベルに活性化される。ライトイネーブル信号／ＷＥは、半導体メモリＳＣＭのライトアクセス時に低レベルに活性化され、半導体メモリＳＣＭのリードアクセス時に高レベルに非活性化される。テストモード信号ＴＭは、半導体メモリＳＣＭの動作モードを通常モードからテストモード（例えば、メモリセルＭＣの機能テストを実施するためのモード）へ移行させる時に高レベルに活性化される。アドレス割付制御信号ＡＡＣは、メモリブロックＢＬＫ０〜ＢＬＫ７に対するアドレス割付を変更するために入力される。
【００２１】
制御回路ＣＴＬ１は、クロック信号ＣＫに同期して、アドレス信号ＡＤ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥをそれぞれラッチし、ラッチした信号に基づいて、ワードデコーダＷＤＥＣへのロウアドレス信号ＲＡＤ（内部アドレス信号）およびワード線タイミング信号ＷＴと、メモリブロックＢＬＫ０〜ＢＬＫ７への制御信号（センスアンプイネーブル信号等）と、データ入出力回路ＤＩＯへの制御信号（インプットイネーブル信号やアウトプットイネーブル信号等）とをそれぞれ生成する。制御回路ＣＴＬ１の詳細については、図２で説明する。
【００２２】
ワードデコーダＷＤＥＣは、制御回路ＣＴＬ１から出力されるワード線タイミング信号ＷＴの高レベルへの活性化中、制御回路ＣＴＬ１から出力される６ビットのロウアドレス信号ＲＡＤ（ＲＡＤ［５：０］）に応じて、６４本のワード線ＷＬのいずれかを活性化させる。具体的には、ワードデコーダＷＤＥＣは、ワード線タイミング信号ＷＴの高レベルへの活性化中、ロウアドレス信号ＲＡＤの上位３ビットＲＡＤ［５：３］が１０進数”ｉ”を示し、かつロウアドレス信号ＲＡＤの下位３ビットＲＡＤ［２：０］が１０進数”ｊ”を示すとき、ワード線ＷＬｉｊを活性化させる。
【００２３】
データ入出力回路ＤＩＯは、制御回路ＣＴＬ１から出力される制御信号に応じて、メモリブロックＢＬＫｉとデータ入出力端子ＤＱとの間のデータ読み出し動作あるいはデータ書き込み動作を、データ線Ｄｉを介して実施する。なお、半導体メモリＳＣＭでは、データ線Ｄ０〜Ｄ７の駆動回路は同一の回路で構成されているが、メモリブロックＢＬＫｉに対応するデータ線Ｄｉの負荷の方がメモリブロックＢＬＫｊ（ｊ＜ｉ）に対応するデータ線Ｄｊの負荷よりも大きいため、メモリブロックＢＬＫｉへのアクセス動作時の方がメモリブロックＢＬＫｊへのアクセス動作時よりも消費電力が大きくなる。
【００２４】
図２は、第１実施形態の制御回路ＣＴＬ１の要部を示している。制御回路ＣＴＬ１は、アドレスレジスタＡＲ０〜ＡＲ５、ゲート回路ＧＭ（マスク回路）およびＸＯＲゲートＧ３〜Ｇ５（アドレス制御回路）を有している。アドレスレジスタＡＲ０〜ＡＲ２は、クロック信号ＣＫに同期してアドレス信号ＡＤ０〜ＡＤ２をそれぞれラッチしてロウアドレス信号ＲＡＤ０〜ＲＡＤ２として出力する。アドレスレジスタＡＲ３〜ＡＲ５は、クロック信号ＣＫに同期してアドレス信号ＡＤ３〜ＡＤ５をそれぞれラッチしてラッチアドレス信号ＬＡＤ３〜ＬＡＤ５として出力する。
【００２５】
ゲート回路ＧＭは、テストモード信号ＴＭが低レベルを示すとき、アドレス割付制御信号ＡＡＣを出力信号として出力する。ゲート回路ＧＭは、テストモード信号ＴＭが高レベルを示すとき、出力信号を低レベルに固定する。ＸＯＲゲートＧ３〜Ｇ５は、ゲート回路ＧＭの出力信号が低レベルを示すとき、ラッチアドレス信号ＬＡＤ３〜ＬＡＤ５をそれぞれロウアドレス信号ＲＡＤ３〜ＲＡＤ５として出力する。ＸＯＲゲートＧ３〜Ｇ５は、ゲート回路ＧＭの出力信号が高レベルを示すとき、ラッチアドレス信号ＬＡＤ３〜ＬＡＤ５をそれぞれ反転させてロウアドレス信号ＲＡＤ３〜ＲＡＤ５として出力する。従って、テストモード信号ＴＭが低レベルを示し、かつアドレス割付制御信号ＡＡＣが低レベルを示すとき、ラッチアドレス信号ＬＡＤ３〜ＬＡＤ５がロウアドレス信号ＲＡＤ３〜ＲＡＤ５としてそれぞれ出力される。また、テストモード信号ＴＭが低レベルを示し、かつアドレス割付制御信号ＡＡＣが高レベルを示すとき、ラッチアドレス信号ＬＡＤ３〜ＬＡＤ５をそれぞれ反転させた信号がロウアドレス信号ＲＡＤ３〜ＲＡＤ５として出力される。一方、テストモード信号が高レベルを示すとき、アドレス割付制御信号ＡＡＣに拘わらず、ラッチアドレス信号ＬＡＤ３〜ＬＡＤ５がロウアドレス信号ＲＡＤ３〜ＲＡＤ５としてそれぞれ出力される。
【００２６】
なお、図示を省略するが、制御回路ＣＴＬ１は、クロック信号ＣＫに同期してラッチしたチップイネーブル信号／ＣＥの低レベルへの活性化中に、ワードデコーダＷＤＥＣへのワード線タイミング信号ＷＴを高レベルに活性化させる。また、制御回路ＣＴＬ１は、ラッチしたチップイネーブル信号／ＣＥの低レベルへの活性化中に、ロウアドレス信号ＲＡＤの上位３ビットＲＡＤ［５：３］とクロック信号ＣＫに同期してラッチしたライトイネーブル信号／ＷＥとに応じて、メモリブロックＢＬＫ０〜ＢＬＫ７への制御信号（センスアンプイネーブル信号等）を活性化させる。制御回路ＣＴＬ１は、ラッチしたチップイネーブル信号／ＣＥの低レベルへの活性化中に、ラッチしたライトイネーブル信号／ＷＥに応じて、データ入出力回路ＤＩＯへの制御信号（インプットイネーブル信号やアウトプットイネーブル信号等）を活性化させる。
【００２７】
図３および図４は、第１実施形態におけるアドレス割付制御動作を示している。図３および図４における括弧付き数字は、同一欄における２進数（３ビット）に対応する１０進数を示している。また、図４における＊印は、”０”または”１”のいずれでもよいことを示している。図３に示すように、テストモード信号ＴＭが”０”を示し、かつアドレス割付制御信号ＡＡＣが”０”を示す場合、アドレス信号ＡＤの上位３ビットＡＤ［５：３］が１０進数”０”、”１”、…、”６”、”７”を示すとき、ロウアドレス信号ＲＡＤ［５：３］も１０進数”０”、”１”、・・・、”６”、”７”を示し、ワードデコーダＷＤＥＣによりメモリブロックＢＬＫ０、ＢＬＫ１、・・・ＢＬＫ６、ＢＬＫ７が選択される。すなわち、テストモード信号ＴＭが”０”を示し、かつアドレス割付制御信号ＡＡＣが”０”を示す場合、メモリブロックＢＬＫ０〜ＢＬＫ７に対するアドレス割付は昇順になる。
【００２８】
一方、テストモード信号ＴＭが”０”を示し、かつアドレス割付制御信号ＡＡＣが”１”を示す場合、アドレス信号ＡＤの上位３ビットＡＤ［５：３］が１０進数”０”、”１”、・・・、”６”、”７”を示すとき、ロウアドレス信号ＲＡＤ［５：３］は１０進数”７、”６”、・・・、”１”、”０”を示し、ワードデコーダＷＤＥＣによりメモリブロックＢＬＫ７、ＢＬＫ６、・・・ＢＬＫ１、ＢＬＫ０が選択される。すなわち、テストモード信号ＴＭが”０”を示し、かつアドレス割付制御信号ＡＡＣが”１”を示す場合、メモリブロックＢＬＫ０〜ＢＬＫ７に対するアドレス割付は降順になる。
【００２９】
また、図４に示すように、テストモード信号ＴＭが”１”を示す場合、アドレス割付制御信号ＡＡＣに拘わらず、アドレス信号ＡＤの上位３ビットＡＤ［５：３］が１０進数”０”、”１”、…、”６”、”７”を示すとき、ロウアドレス信号ＲＡＤ［５：３］も１０進数”０”、”１”、・・・、”６”、”７”を示し、ワードデコーダＷＤＥＣによりメモリブロックＢＬＫ０、ＢＬＫ１、・・・ＢＬＫ６、ＢＬＫ７が選択される。すなわち、テストモード信号ＴＭが”１”を示す場合、アドレス割付制御信号ＡＡＣに拘わらず、メモリブロックＢＬＫ０〜ＢＬＫ７に対するアドレス割付は昇順になる。
【００３０】
以上のような第１実施形態では、例えば、半導体メモリＳＣＭが搭載されるシステムＬＳＩ上でアドレス割付制御端子ＡＡＣを接地線に接続すると、半導体メモリＳＣＭのユーザ使用時にデータ入出力回路ＤＩＯから遠いメモリブロックＢＬＫ７がワードデコーダＤＥＣにより偏って選択されることが予測される場合、アドレス割付制御端子ＡＡＣの接続先を接地線から電源線に変更しておくことで、ワードデコーダＤＥＣにより偏って選択されるメモリブロックをデータ入出力回路から近いメモリブロックＢＬＫ０に変更できる。このため、アクセス対象となるメモリブロックがデータ入出力回路ＤＩＯから近い場合と遠い場合とでアクセス動作時の消費電力が異なる半導体メモリＳＣＭにおいて、ユーザ使用時に一部のメモリブロックにアクセスが偏っても消費電力を容易に低減できる。
【００３１】
また、半導体メモリＳＣＭのテストモード時（テストモード信号ＴＭの活性化中）には、制御回路ＣＴＬ１のゲート回路ＧＭの出力信号は低レベルに固定されるため、メモリブロックＢＬＫ０〜ＢＬＫ７に対するアドレス割付が変更されることはない。このため、半導体メモリのテストにおいて、アドレス信号ＡＤとアクセス対象となるメモリセルＭＣとを容易に対応付けることができ、フェイルビットマップによる不良解析を容易に実施できる。
【００３２】
図５は、本発明の半導体メモリの第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第２実施形態の半導体メモリは、制御回路の内部構成が異なることを除いて、第１実施形態の半導体メモリＳＣＭ（図１）と同一である。第２実施形態の制御回路ＣＴＬ２は、第１実施形態の制御回路ＣＴＬ１（図２）にヒューズ回路ＦＣ（プログラム回路）を加えて構成されている。
【００３３】
ヒューズ回路ＦＣは、ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２、ヒューズＦＳ、ラッチ回路ＬＣおよびインバータＩＮＶを有している。ｐＭＯＳトランジスタＱ１、ｎＭＯＳトランジスタＱ２およびヒューズＦＳは、電源線ＶＤＤと接地線ＶＳＳとの間で直列に接続されている。ｐＭＯＳトランジスタＱ１のゲートおよびｎＭＯＳトランジスタＱ２のゲートは、共にパワーオンリセット信号／ＰＯＲを受けている。ここで、パワーリセット信号／ＰＯＲは、半導体メモリの電源投入時に所定期間だけ低レベルに活性化される信号である。ラッチ回路ＬＣは、２個のインバータを環状接続して構成され、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２との接続ノードで生成される信号をラッチしてインバータＩＮＶに出力する。インバータＩＮＶは、ラッチ回路ＬＣの出力信号を反転させてヒューズデータ信号ＦＤとして出力する。
【００３４】
このような構成のヒューズ回路ＦＣでは、半導体メモリの電源投入時にパワーオンリセット信号／ＰＯＲが低レベルに活性化されると、ｐＭＯＳトランジスタＱ１がオンするとともに、ｎＭＯＳトランジスタＱ２がオフする。ｐＭＯＳトランジスタＱ１がオンするとラッチ回路ＬＣの入力が電源線ＶＤＤに接続されるため、ヒューズデータ信号ＦＤは高レベルに確定する。そして、所定期間の経過後にパワーオンリセット信号／ＰＯＲが高レベルに非活性化されると、ｐＭＯＳトランジスタＱ１がオフするとともに、ｎＭＯＳトランジスタＱ２がオンする。このとき、ヒューズＦＳが溶断されている場合、ｎＭＯＳトランジスタＱ２がオンしてもラッチ回路ＬＣの入力が接地線ＶＳＳに接続されることはないため、ヒューズデータ信号ＦＤは高レベルから変化しない。一方、ヒューズが溶断されていない場合、ｎＭＯＳトランジスタＱ２がオンするとラッチ回路ＬＣの入力が接地線ＶＳＳに接続されるため、ヒューズデータ信号ＦＤは、高レベルから低レベルに変化する。また、ゲート回路ＧＭは、第１実施形態のアドレス割付制御信号ＡＡＣ（図２）に代えて、ヒューズ回路ＦＣからのヒューズデータ信号ＦＤを受けている。
【００３５】
以上のような第２実施形態では、例えば、各メモリブロックＢＬＫ０〜ＢＬＫ７のアクセス動作時の消費電力が半導体メモリの設計段階で予測できない場合、半導体メモリのプローブテストにおいて、メモリブロックＢＬＫ０〜ＢＬＫ７毎にアクセス動作時の消費電流を測定し、測定結果に基づいてアドレス割付変更の要否を判断してヒューズ回路ＦＣのヒューズＦＳを溶断することで、消費電力を容易に削減できる。
【００３６】
図６は、本発明の半導体メモリの第３実施形態を示している。第３実施形態を説明するにあたって、第１および第２実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第３実施形態の半導体メモリＳＣＭａは、メモリブロックＢＬＫ０、ワードデコーダＷＤＥＣａ（ワード線制御回路）、制御回路ＣＴＬ３およびデータ入出力回路ＤＩＯａを有している。なお、以下では、第１実施形態と同様に、ｎ＝７であるものとして説明する。
【００３７】
制御回路ＣＴＬ３は、クロック信号ＣＫ、アドレス信号ＡＤ（ＡＤ［２：０］）、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびテストモード信号ＴＭを、それぞれクロック入力端子ＣＫ、アドレス入力端子ＡＤ、チップイネーブル端子／ＣＥ、ライトイネーブル端子／ＷＥおよびテストモード端子ＴＭを介して受ける。アドレス信号ＡＤ［２：０］は、ワード線ＷＬ００〜ＷＬ０７のいずれかを選択するために入力される。
【００３８】
制御回路ＣＴＬ３は、第１実施形態の制御回路ＣＴＬ１（図１）と同様に、クロック信号ＣＫに同期して、アドレス信号ＡＤ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥをそれぞれラッチし、ラッチした信号に基づいて、ワードデコーダＷＤＥＣａへのロウアドレス信号ＲＡＤ（内部アドレス信号）およびワード線タイミング信号ＷＴと、メモリブロックＢＬＫ０への制御信号（センスアンプイネーブル信号等）と、データ入出力回路ＤＩＯａへの制御信号（インプットイネーブル信号やアウトプットイネーブル信号等）とをそれぞれ生成する。制御回路ＣＴＬ３の詳細については、図７で説明する。
【００３９】
ワードデコーダＷＤＥＣａは、制御回路ＣＴＬ３から出力されるワード線タイミング信号ＷＴの高レベルへの活性化中、制御回路ＣＴＬ３から出力される３ビットのロウアドレス信号ＲＡＤ（ＲＡＤ［２：０］）に応じて、８本のワード線ＷＬ００〜ＷＬ０７のいずれかを活性化させる。具体的には、ワードデコーダＷＤＥＣａは、ワード線タイミング信号ＷＴの高レベルへの活性化中、ロウアドレス信号ＲＡＤ［２：０］が１０進数”ｉ”を示すとき、ワード線ＷＬ０ｉを活性化させる。データ入出力回路ＤＩＯａは、制御回路ＣＴＬ３から出力される制御信号に応じて、メモリブロックＢＬＫ０とデータ入出力端子ＤＱとの間のデータ読み出し動作あるいはデータ書き込み動作を、データ線Ｄ０を介して実施する。
【００４０】
図７は、第３実施形態の制御回路ＣＴＬ３の要部を示している。第３実施形態の制御回路ＣＴＬ３は、アドレスレジスタＡＲ０〜ＡＲ２、ヒューズ回路ＦＣ０〜ＦＣ２（プログラム回路）、ゲート回路ＧＭ０〜ＧＭ２（マスク回路）およびＸＯＲゲートＧ０〜Ｇ２（アドレス制御回路）を有している。アドレスレジスタＡＲ０〜ＡＲ２は、クロック信号ＣＫに同期してアドレス信号ＡＤ０〜ＡＤ２をそれぞれラッチしてラッチアドレス信号ＬＡＤ０〜ＬＡＤ２として出力する。
【００４１】
ヒューズ回路ＦＣ０〜ＦＣ２は、第２実施形態のヒューズ回路ＦＣ（図５）と同一構成であり、ヒューズデータ信号ＦＤ０〜ＦＤ２をそれぞれ出力する。ゲート回路ＧＭ０〜ＧＭ２は、テストモード信号ＴＭが低レベルを示すとき、ヒューズデータ信号ＦＤ０〜ＦＤ２を出力信号としてそれぞれ出力する。ゲート回路ＧＭ０〜ＧＭ２は、テストモード信号ＴＭが高レベルを示すとき、共に出力信号を低レベルに固定する。ＸＯＲゲートＧ０（Ｇ１、Ｇ２）は、ゲート回路ＧＭ０（ＧＭ１、ＧＭ２）の出力信号が低レベルを示すとき、ラッチアドレス信号ＬＡＤ０（ＬＡＤ１、ＬＡＤ２）をロウアドレス信号ＲＡＤ０（ＲＡＤ１、ＲＡＤ２）として出力する。ＸＯＲゲートＧ０（Ｇ１、Ｇ２）は、ゲート回路ＧＭ０（ＧＭ１、ＧＭ２）の出力信号が高レベルを示すとき、ラッチアドレス信号ＬＡＤ０（ＬＡＤ１、ＬＡＤ２）を反転させてロウアドレス信号ＲＡＤ０（ＲＡＤ１、ＲＡＤ２）として出力する。
【００４２】
なお、図示を省略するが、制御回路ＣＴＬ３は、第１実施形態の制御回路ＣＴＬ１と同様に、クロック信号ＣＫに同期してラッチしたチップイネーブル信号／ＣＥの低レベルへの活性化中に、ワードデコーダＷＤＥＣａへのワード線タイミング信号ＷＴを高レベルに活性化させる。また、制御回路ＣＴＬ３は、ラッチしたチップイネーブル信号／ＣＥの低レベルへの活性化中に、クロック信号ＣＫに同期してラッチしたライトイネーブル信号／ＷＥに応じて、メモリブロックＢＬＫ０への制御信号（センスアンプイネーブル信号等）およびデータ入出力回路ＤＩＯａへの制御信号（インプットイネーブル信号やアウトプットイネーブル信号等）を活性化させる。
【００４３】
図８は、第３実施形態におけるアドレス割付制御動作を示している。例えば、半導体メモリＳＣＭａのプローブテスト時に、ヒューズ回路ＦＣ０〜ＦＣ２内のヒューズＦＳが溶断されていない状態（すなわち、ヒューズデータ信号ＦＤ［２：０］が”０００”を示す状態）で、ワード線ＷＬ０３に接続されるメモリセルＭＣでビット不良が発見され、かつ半導体メモリのユーザ使用時には選択されないワード線ＷＬ０７に接続されるメモリセルＭＣでビット不良が発見されなかった場合について説明する。
【００４４】
このような場合、ヒューズデータ信号ＦＤ［２：０］が”１００”を示すようにヒューズ回路ＦＣ２内のヒューズＦＳを溶断することで、テストモード信号ＴＭが”０”を示し、かつアドレス信号ＡＤ［２：０］が”０１１”を示すとき、ロウアドレス信号ＲＡＤ［２：０］は”１１１”を示すようになる。従って、ビット不良が検出された際のアドレス信号ＡＤ［２：０］が入力されると、余分なワード線ＷＬ０７が選択されるようになる。ワード線ＷＬ０７に接続されるメモリセルＭＣではビット不良は発見されていないため、ワード線ＷＬ０３に接続されるビット不良のメモリセルＭＣを救済でき、半導体メモリＳＣＭａの歩留りを容易に向上できる。
【００４５】
また、テストモード信号ＴＭが”１”である場合、ロウアドレス信号ＲＡＤ［２：０］は、ヒューズデータ信号ＦＤ［２：０］に拘わらず、アドレス信号ＡＤ［２：０］と同一になる。従って、第１実施形態と同様に、半導体メモリＳＣＭａのテストにおいて、アドレス信号ＡＤとアクセス対象となるメモリセルＭＣとを容易に対応付けることができ、フェイルビットマップによる不良解析を容易に実施できる。
【００４６】
図９は、本発明の半導体メモリの第４実施形態を示している。第４実施形態を説明するにあたって、第１〜第３実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第４実施形態の半導体メモリは、制御回路の内部構成が異なることを除いて、第３実施形態の半導体メモリＳＣＭａ（図６）と同一である。第４実施形態の制御回路ＣＴＬ４は、第３実施形態のヒューズ回路ＦＣ０〜ＦＣ２（図７）に代えてラッチ回路ＬＣ０〜ＬＣ２を有することを除いて、第３実施形態の制御回路ＣＴＬ３と同一である。ラッチ回路ＬＣ０〜ＬＣ２は、２個のインバータを環状接続して構成され、保持データをラッチデータ信号ＬＤ０〜ＬＤ２としてそれぞれ出力する。このような構成のラッチ回路ＬＣ０〜ＬＣ２の保持データは、半導体メモリの電源投入時の動作条件（動作温度、電源電圧の立ち上がりやノイズ等）に応じて、”０”または”１”のいずれかに決定される。従って、ラッチデータ信号ＬＤ０〜ＬＤ２は、半導体メモリの電源投入毎に、それぞれ”０”または”１”いずれかをランダムに示すことになる。
【００４７】
図１０は、第４実施形態におけるアドレス割付制御動作を示している。前述のように、ラッチデータ信号ＬＤ［２：０］は半導体メモリの電源投入毎にランダムに変化するため、テストモード信号ＴＭが”０”である場合、アドレス信号ＡＤ［２：０］が”００１”（１０進数”１”）を示して同一であっても、ワードデコーダＷＤＥＣａへのロウアドレス信号ＲＡＤ［２：０］は、半導体メモリの電源投入毎に異なる。従って、テストモード信号ＴＭが”０”である場合、アドレス信号ＡＤ［２：０］が”００１”を示して同一であっても、ワードデコーダＷＤＥＣａにより選択されるワード線ＷＬは半導体メモリの電源投入毎に異なる。このため、半導体メモリのユーザ使用時に、アドレス信号ＡＤ［２：０］が偏って入力される場合にも、全てのワード線ＷＬ００〜ＷＬ０７が均等な頻度で活性化される状態に近づけることができ、半導体メモリの信頼性の低下を容易に回避できる。また、テストモード信号ＴＭが”１”である場合、ロウアドレス信号ＲＡＤ［２：０］は、ラッチデータ信号ＬＤ［２：０］に拘わらず、アドレス信号ＡＤ［２：０］と同一になる。従って、第１実施形態と同様に、半導体メモリのテストにおいて、アドレス信号ＡＤとアクセス対象となるメモリセルＭＣとを容易に対応付けることができ、フェイルビットマップによる不良解析を容易に実施できる。
【００４８】
なお、第１および第２実施形態では、ラッチアドレス信号ＬＡＤ３〜ＬＡＤ５（すなわち、アドレス信号ＡＤ３〜ＡＤ５）の全ビットとゲート回路ＧＭの出力信号（すなわち、アドレス割付制御信号ＡＡＣあるいはヒューズデータ信号ＦＤ）とをそれぞれ排他的論理和する例について述べたが、本発明はかかる実施形態に限定されるものではない。ラッチアドレス信号ＬＡＤ３〜ＬＡＤ５のいずれか１ビットとゲート回路ＧＭの出力信号とのみを排他的論理和するようにしてもよいし、ラッチアドレス信号ＬＡＤ３〜ＬＡＤ５のいずれか２ビットとゲート回路ＧＭの出力信号とのみをそれぞれ排他的論理するようにしてもよい。例えば、メモリブロックＢＬＫ０〜ＢＬＫ７に対するアドレス割付を、メモリブロックＢＬＫ０〜ＢＬＫ３とメモリブロックＢＬＫ４〜ＢＬＫ７とで４個毎に入れ替える場合には、ラッチアドレス信号ＬＡＤ５とゲート回路ＧＭの出力信号とのみを排他的論理和することで実現できる。
【００４９】
また、第３および第４実施形態では、ラッチアドレス信号ＬＡＤ０〜ＬＡＤ２（すなわち、アドレス信号ＡＤ０〜ＡＤ２）とゲート回路ＧＭ０〜ＧＭ２の出力信号（すなわち、ヒューズデータ信号ＦＤ０〜ＦＤ２あるいはラッチデータ信号ＬＤ０〜ＬＤ２）とをそれぞれ排他的論理和する例について述べたが、本発明はかかる実施形態に限定されるものではない。ラッチアドレス信号ＬＡＤ０〜ＬＡＤ２のいずれか１ビットと、その１ビットに対応するゲート回路の出力信号とのみを排他的論理和するようにしてもよいし、ラッチアドレス信号ＬＡＤ０〜ＬＡＤ２のいずれか２ビットと、その２ビットに対応するゲート回路の出力信号とのみをそれぞれ排他的論理するようにしてもよい。
【００５０】
さらに、第４実施形態では、半導体メモリの電源投入毎に”０”または”１”をランダムに示す信号を生成するためにラッチ回路を利用した例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、半導体メモリの電源投入毎に”０”または”１”を不規則に示す信号を生成できる回路であれば、ラッチ回路以外の回路を利用してもよい。
【００５１】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のメモリセルと、前記メモリセルにそれぞれ接続される複数のワード線とをそれぞれ有する複数のメモリブロックと、
前記メモリブロックに対するアドレス割付を変更するための制御信号と前記メモリブロックを選択するための第１ビット列および前記各メモリブロックにおける前記ワード線のいずれかを選択するための第２ビット列からなるアドレス信号とを受け、前記制御信号と前記第１ビット列の少なくとも１ビットとの排他的論理和を、前記第１ビット列の残りのビットおよび前記第２ビット列と共に内部アドレス信号として出力するアドレス制御回路と、
前記内部アドレス信号に応じて、前記メモリブロックのいずれかを選択するとともに、選択したメモリブロックにおける前記ワード線のいずれかを活性化させるワード線制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
論理０または論理１のいずれかを予めプログラムされ、プログラムされた論理を示す信号を前記制御信号として出力するプログラム回路を備えていることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記制御信号を受ける外部端子を備えていることを特徴とする半導体メモリ。
（付記４）
複数のメモリセルと、
前記メモリセルにそれぞれ接続される複数のワード線と、
前記ワード線のいずれかを選択するための複数ビットのアドレス信号における少なくとも１ビットに対応して設けられ、対応するビット毎に、論理０または論理１のいずれかを予めプログラムされ、プログラムされた論理を示す信号を制御信号として出力するプログラム回路と、
前記プログラム回路からの制御信号と前記アドレス信号とを受け、前記プログラム回路からの制御信号と前記アドレス信号の前記プログラム回路に対応するビットとの排他的論理和を、前記アドレス信号の前記プログラム回路に対応しないビットと共に内部アドレス信号として出力するアドレス制御回路と、
前記内部アドレス信号に応じて前記ワード線のいずれかを活性化させるワード線制御回路とを備えていることを特徴とする半導体メモリ。
（付記５）
複数のメモリセルと、
前記複数のメモリセルにそれぞれ接続されるワード線と、
前記ワード線のいずれかを選択するための複数ビットのアドレス信号における少なくとも１ビットに対応して設けられ、対応するビット毎に、半導体メモリの電源投入毎に論理０または論理１のいずれかを不規則に示す信号を制御信号として出力する制御信号生成回路と、
前記制御信号生成回路からの制御信号と前記アドレス信号とを受け、前記制御信号生成回路からの制御信号と前記アドレス信号の前記制御信号生成回路に対応するビットとの排他的論理和を、前記アドレス信号の前記制御信号生成回路に対応しないビットと共に内部アドレス信号として出力するアドレス制御回路と、
前記内部アドレス信号に応じて前記ワード線のいずれかを活性化させるワード線制御回路とを備えていることを特徴とする半導体メモリ。
（付記６）
付記１、付記４または付記５のいずれかに記載の半導体メモリにおいて、
半導体メモリのテストモード時に、前記アドレス制御回路による排他的論理和演算を禁止して前記アドレス信号を前記内部アドレス信号として出力させるために、前記制御信号が示す論理を論理０に固定するマスク回路を備えていることを特徴とする半導体メモリ。
【００５２】
付記３の半導体メモリでは、複数のメモリブロックに対するアドレス割付を変更するための制御信号を受ける外部端子が設けられる。例えば、半導体メモリのユーザ使用時にアドレス信号が偏って入力されることが予測される場合、アドレス信号の偏りに応じて外部端子の接続先（電源線または接地線）を決定することで、消費電力を容易に低減できる。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００５３】
【図１】本発明の半導体メモリの第１実施形態を示すブロック図である。
【図２】第１実施形態の制御回路の要部を示すブロック図である。
【図３】第１実施形態におけるアドレス割付制御動作を示す説明図である。
【図４】第１実施形態におけるアドレス割付制御動作を示す説明図である。
【図５】本発明の半導体メモリの第２実施形態を示すブロック図である。
【図６】本発明の半導体メモリの第３実施形態を示すブロック図である。
【図７】第３実施形態の制御回路の要部を示すブロック図である。
【図８】第３実施形態におけるアドレス割付制御動作を示す説明図である。
【図９】本発明の半導体メモリの第４実施形態を示すブロック図である。
【図１０】第４実施形態におけるアドレス割付制御動作を示す説明図である。
【符号の説明】
【００５４】
ＡＡＣ  アドレス割付制御信号
ＡＤ、ＡＤ０〜ＡＤ５  アドレス信号
ＡＲ０〜ＡＲ５  アドレスレジスタ
ＢＬ  ビット線
ＢＬＫ０〜ＢＬＫｍ  メモリブロック
ＣＫ  クロック信号
ＣＴＬ１〜ＣＴＬ４  制御回路
Ｄ０〜Ｄｍ  データ線
ＤＩＯ、ＤＩＯａ  データ入出力回路
ＤＱ  データ信号
ＦＣ、ＦＣ０〜ＦＣ２  ヒューズ回路
ＦＤ、ＦＤ０〜ＦＤ２  ヒューズデータ信号
ＦＳ  ヒューズ
Ｇ０〜Ｇ５  ＸＯＲゲート
ＧＭ、ＧＭ０〜ＧＭ２  ゲート回路
ＩＮＶ  インバータ
ＬＡＤ０〜ＬＡＤ５  ラッチアドレス信号
ＬＣ、ＬＣ０〜ＬＣ２  ラッチ回路
ＬＤ０〜ＬＤ２  ラッチデータ信号
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
Ｑ１  ｐＭＯＳトランジスタ
Ｑ２  ｎＭＯＳトランジスタ
ＲＡＤ、ＲＡＤ０〜ＲＡＤ５  ロウアドレス信号
ＳＡ  センスアンプ
ＳＣＭ、ＳＣＭａ  半導体メモリ
ＴＭ  テストモード信号
ＶＤＤ  電源線
ＶＳＳ  接地線
ＷＤＥＣ、ＷＤＥＣａ  ワードデコーダ
ＷＬ００〜ＷＬｍｎ  ワード線
ＷＴ  ワード線タイミング信号
／ＣＥ  チップイネーブル信号
／ＰＯＲ  パワーオンリセット信号
／ＷＥ  ライトイネーブル信号
【図１】
2006309815.tif 000003
【図２】
2006309815.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006309815.tif 000009
【図８】
2006309815.tif 000010
【図９】
2006309815.tif 000011
【図１０】
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