(57)【要約】【課題】  所定電位までは急速な昇圧を実行することができ、かつ所定電位への昇圧後は消費電力を低減させることができるチャージポンプ方式の昇圧回路を提供する。【解決手段】  昇圧処理部２０からの出力電圧Ｖout は、抵抗４１及び４２で分圧され、その分圧出力電圧Ｖａがコンパレータ４５の一方に入力される。コンパレータ４５の他方には、電圧Ｖｃｃを抵抗４３及び４４で分圧した基準電圧Ｖｂが入力される。コンパレータ４５は、分圧出力電圧Ｖａと基準電圧Ｖｂとを比較し、分圧出力電圧Ｖａの方が低い場合にはＨｉｇｈ電圧を、高い場合にはＬｏｗ電圧を出力する。よって、信号発振部１０は、出力電圧Ｖout が基準電圧Ｖｂで定まる閾値を超えない間は、高い周波数で発振し（Ｎ型ＣＭＯＳＦＥＴ１８がＯＦＦ状態）、この閾値を超えると低い周波数で発振する（同ＯＮ状態）。【選択図】  図１
2006325292.tif 000002
【特許請求の範囲】
【請求項１】
チャージポンプ方式の昇圧回路であって、
容量及び抵抗の時定数で定まる周波数の発振信号を出力する信号発振部と、
複数のダイオード及び複数の容量を用いて、前記信号発振部から出力される発振信号に従った入力電圧の充放電を交互に繰り返して電荷を移送することにより、入力電圧の昇圧を行う昇圧処理部と、
前記昇圧処理部から昇圧出力される出力電圧と所定の基準電圧とを比較し、比較結果に応じて前記信号発振部の時定数を変更して前記発振信号の周波数を制御する発振制御部とを備える、昇圧回路。
【請求項２】
前記発振制御部は、前記発振信号の周波数を決定する時定数の容量値を変更して周波数を制御することを特徴とする、請求項１に記載の昇圧回路。
【請求項３】
前記発振制御部は、前記発振信号の周波数を決定する時定数の抵抗値を変更して周波数を制御することを特徴とする、請求項１に記載の昇圧回路。
【請求項４】
前記発振制御部は、前記昇圧処理部から昇圧出力される出力電圧のレベルに応じて、前記基準電圧のレベルを変更できることを特徴とする、請求項１に記載の昇圧回路。
【請求項５】
前記発振制御部は、前記昇圧処理部から昇圧出力される出力電圧のレベルに応じて、前記基準電圧と比較する当該出力電圧のレベルを変更できることを特徴とする、請求項１に記載の昇圧回路。
【請求項６】
論理回路動作に従って高周波信号の切り替えを行うアンテナスイッチであって、
前記請求項１〜５のいずれかに記載の昇圧回路を、前記論理回路へ電源を供給する電源回路に用いた、アンテナスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ方式の昇圧回路、及びこの昇圧回路を用いたアンテナスイッチに関する。
【背景技術】
【０００２】
従来のチャージポンプ方式の昇圧回路１００の構成の一例を、図７に示す。図７に示す従来の昇圧回路１００は、ＮＡＮＤ１１１、抵抗１１２、インバータ１１４〜１１５、及び容量１１６で構成される信号発振部１１０と、ダイオード１２１〜１２４、容量１２５〜１２７、及びインバータ１２８〜１３２で構成される昇圧処理部２０とを備える。
【０００３】
ＮＡＮＤ１１１の一方の入力端子には、電源電圧に相当する電圧Ｖｃｃが印加される。ＮＡＮＤ１１１の出力端子は、抵抗１１２、容量１１６、インバータ１１４及びインバータ１１５を介して、他方の入力端子にフィードバック接続される。この構成により、信号発振部１１０は、抵抗１１２と容量１１６とで定まる発振周波数ｆによる発振を行う。
【０００４】
ダイオード１２１〜１２４は直列に接続され、初段のダイオード１２１のアノード端子には電圧Ｖｃｃが印加される。アノード端子とカソード端子との接続点には、容量１２５〜１２７の一方端子がそれぞれ接続されている。容量１２５〜１２７の他方端子には、それぞれ所定個数のインバータ１２８〜１３２を介して、信号発振部１１０から出力される発振信号が入力される。この構成により、昇圧処理部１２０は、電圧Ｖｃｃからダイオード１２１〜１２４を介して複数段に接続された容量１２５〜１２７による電荷の充放電を交互に繰り返すことで電荷を次々に移送し、電圧Ｖｃｃを所定の電圧まで昇圧して出力することができる。
【０００５】
このような従来のチャージポンプ方式の昇圧回路１００を用いた高周波信号切り替え用のアンテナスイッチが、特許文献１等で開示されている。
【特許文献１】特開平１１−５５１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来のチャージポンプ方式の昇圧回路１００では、容量１２５〜１２７に電荷を貯めてそれを移送することにより、昇圧電圧を得ている。このため、昇圧動作の開始直後は、電圧が徐々に上昇していき、所望の電圧が得られるまでにある程度時間を要する。すなわち、従来のチャージポンプ方式の昇圧回路１００は、立ち上がり時間が長い。そこで、このチャージポンプ方式の昇圧回路１００で立ち上がり時間を短くするために、信号発振部１１０による発振周波数を上昇させて容量１２５〜１２７による充放電回数を多くする方法が考えられる。
【０００７】
しかし、この方法では、電源電圧印加直後の立ち上がり時間を短縮させることには確かに有効であるが、所望の電圧に達した後も昇圧回路が高い周波数で発振し続けることになり、発振周波数が低い昇圧回路と比べ電源電流が多くなる。このため、この方法を用いた昇圧回路では、消費電力が大きくなるという問題を残していた。
【０００８】
それ故に、本発明の目的は、所定電位までは急速な昇圧を実行することができ、かつ所定電位への昇圧後は消費電力を低減させることができるチャージポンプ方式の昇圧回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、チャージポンプ方式の昇圧回路、及びこの昇圧回路を用いたアンテナスイッチに向けられている。そして、上記目的を達成させるために、本発明の昇圧回路は、信号発振部、昇圧処理部、及び発振制御部を備える。また、アンテナスイッチでは、高周波信号の切り替え動作を行う論理回路へ電源を供給する電源回路に、本発明の昇圧回路が用いられる。
【００１０】
信号発振部は、容量及び抵抗の時定数で定まる周波数の発振信号を出力する。昇圧処理部は、複数のダイオード及び複数の容量を用いて、信号発振部から出力される発振信号に従った入力電圧の充放電を交互に繰り返して電荷を移送することにより、入力電圧の昇圧を行う。発振制御部は、昇圧処理部から昇圧出力される出力電圧と所定の基準電圧とを比較し、比較結果に応じて信号発振部の時定数を変更して発振信号の周波数を制御する。
【００１１】
この場合において、発振制御部は、発振信号の周波数を決定する時定数の容量値を変更して周波数を制御してもよいし、発振信号の周波数を決定する時定数の抵抗値を変更して周波数を制御してもよい。
【００１２】
また、発振制御部は、昇圧処理部から昇圧出力される出力電圧のレベルに応じて、基準電圧のレベルを変更してもよいし、基準電圧と比較する当該出力電圧のレベルを変更してもよい。
【発明の効果】
【００１３】
上記発明によれば、時定数の容量値又は抵抗値を制御して、所定電位に昇圧するまでは発振信号の周波数を高くし、所定電位に昇圧した後は発振信号の周波数を低くくするように制御する。これにより、所定電位までは急速な昇圧を実行することができ、かつ所定電位への昇圧後は消費電力を低減させることができる。
また、コンパレータの分圧出力電圧Ｖａ及び／又は基準電圧Ｖｂを制御して、所定電位に昇圧した後もある時間は発振信号の周波数を高く維持し、このある時間経過後に発振信号の周波数を低くくするように制御する。これにより、立ち上がり時間を短くさせることができる。
【発明を実施するための最良の形態】
【００１４】
［第１の実施形態］
図１は、本発明の第１の実施形態に係るチャージポンプ方式の昇圧回路１の構成を示す図である。図１において、第１の実施形態に係る昇圧回路１は、信号発振部１０と、昇圧処理部２０と、発振制御部４０とを備える。
【００１５】
信号発振部１０は、ＮＡＮＤ１１、抵抗１２、インバータ１４〜１５、容量１６〜１７、及びＮ型ＣＭＯＳＦＥＴ１８で構成される。ＮＡＮＤ１１の一方の入力端子には、電源電圧に相当する電圧Ｖｃｃが印加される。ＮＡＮＤ１１の出力端子は、抵抗１２、インバータ１４及びインバータ１５、容量１６及び／又は容量１７を介して、他方の入力端子にフィードバック接続される。Ｎ型ＣＭＯＳＦＥＴ１８は、抵抗１２と容量１７との間に挿入され、スイッチング素子の役割を果たす。この構成により、信号発振部１０は、所定の周波数で発振する。このとき、発振周波数ｆは、抵抗１２、容量１６及び容量１７によって次のように決定される。
【００１６】
Ｎ型ＣＭＯＳＦＥＴ１８は、後述する発振制御部４０からの指示に従って、ＯＮ／ＯＦＦ状態を切り替える。Ｎ型ＣＭＯＳＦＥＴ１８がＯＦＦ状態の場合、容量１７が非接続となるため、信号発振部１０の発振周波数ｆO FF は、抵抗１２と容量１６とによる時定数で決定される。一方、Ｎ型ＣＭＯＳＦＥＴ１８がＯＮ状態の場合、容量１７が接続されるため、信号発振部１０の発振周波数ｆONは、抵抗１２と、容量１６及び容量１７が並列接続された大きな容量値とによる時定数で決定される。よって、Ｎ型ＣＭＯＳＦＥＴ１８がＯＮ状態である方が、発振周波数が低くなる（ｆOFF ＞ｆON）。
【００１７】
昇圧処理部２０は、ダイオード２１〜２４、容量２５〜２７、及びインバータ２８〜３２で構成される。ダイオード２１〜２４は、直列に接続され、初段のダイオード２１のアノード端子には電圧Ｖｃｃが印加される。アノード端子とカソード端子との接続点には、容量２５〜２７の一方端子がそれぞれ接続されている。容量２５〜２７の他方端子には、それぞれ所定個数のインバータ２８〜３２を介して、信号発振部１０から出力される発振信号が入力される。なお、インバータ２８〜３２の個数は、発振信号による容量２５〜２７の充電と放電とが、接続順に交互になるように設定される。図１の例では、容量２５及び容量２７による充電と容量２６による放電とを行う期間と、容量２５及び容量２７による放電と容量２６による充電とを行う期間とが、交互に繰り返される。この構成により、昇圧処理部２０は、ダイオード２１〜２４による電荷の移動を次々繰り返して、初段のダイオード２１のアノード端子に印加された電圧Ｖｃｃを、最終段のダイオード２４のカソード端子に昇圧して出力することができる。
【００１８】
発振制御部４０は、抵抗４１〜４４、コンパレータ４５、及びインバータ４６で構成される。昇圧処理部２０から昇圧出力される出力電圧Ｖout は、抵抗４１及び抵抗４２で分圧され、その分圧出力電圧Ｖａがコンパレータ４５の一方の入力端子に入力される。コンパレータ４５の他方の入力端子には、電圧Ｖｃｃを抵抗４３及び抵抗４４で分圧した基準電圧Ｖｂが入力される。コンパレータ４５は、分圧出力電圧Ｖａと基準電圧Ｖｂとを比較し、分圧出力電圧Ｖａの方が低い場合にはＨｉｇｈ電圧を、分圧出力電圧Ｖａの方が高い場合にはＬｏｗ電圧を出力する。インバータ４６は、コンパレータ４５からの出力電圧を極性反転し、制御電圧Ｖcontとして信号発振部１０のＮ型ＣＭＯＳＦＥＴ１８のゲート端子へ出力する。すなわち、昇圧処理部２０の出力電圧Ｖout が、発振制御部４０の基準電圧Ｖｂで定まる閾値を超えなければ発振制御部４０の出力（制御電圧Ｖcont）がＬｏｗ電圧となり、この閾値を超えれば発振制御部４０の出力がＨｉｇｈ電圧となる。なお、Ｈｉｇｈ電圧とは、Ｎ型ＣＭＯＳＦＥＴ１８のゲートに印加した場合に、Ｎ型ＣＭＯＳＦＥＴ１８がＯＮ状態となる電圧である。
【００１９】
上記構成及び動作によって、昇圧処理部２０の出力電圧Ｖout が発振制御部４０の基準電圧Ｖｂで定まる閾値を超えない間は、Ｎ型ＣＭＯＳＦＥＴ１８がＯＦＦ状態となって、信号発振部１０は高い周波数ｆOFF で発振することになり、この閾値を超えるとＮ型ＣＭＯＳＦＥＴ１８がＯＮ状態となって、信号発振部１０は低い周波数ｆONで発振することになる。図２に、昇圧処理部２０の出力電圧Ｖout と、発振制御部４０の制御電圧Ｖcontと、信号発振部１０の発振周波数ｆとの関係を示す。
【００２０】
以上のように、本発明の第１の実施形態に係るチャージポンプ方式の昇圧回路１によれば、時定数の容量値を制御して、所定電位に昇圧するまでは発振信号の周波数を高くし、所定電位に昇圧した後は発振信号の周波数を低くくするように制御する。これにより、所定電位までは急速な昇圧を実行することができ、かつ所定電位への昇圧後は消費電力を低減させることができる。
【００２１】
［第２の実施形態］
図３は、本発明の第２の実施形態に係るチャージポンプ方式の昇圧回路２の構成を示す図である。図３において、第２の実施形態に係る昇圧回路２は、信号発振部６０と、昇圧処理部２０と、発振制御部７０とを備える。
【００２２】
信号発振部６０は、ＮＡＮＤ１１、抵抗１２〜１３、インバータ１４〜１５、容量１６、及びＮ型ＣＭＯＳＦＥＴ１８で構成される。発振制御部７０は、抵抗４１〜４４、及びコンパレータ４５で構成される。図３でわかるように、第２の実施形態に係る昇圧回路２は、第１の実施形態に係る昇圧回路１の容量１７を抵抗１３に代え、インバータ４６をなくした構成であり、動作は基本的に同じである。この構成による信号発振部６０の発振周波数ｆは、抵抗１２、抵抗１３、及び容量１６によって次のように決定される。
【００２３】
発振制御部７０のコンパレータ４５は、分圧出力電圧Ｖａと基準電圧Ｖｂとを比較し、分圧出力電圧Ｖａの方が低い場合にはＨｉｇｈ電圧を、分圧出力電圧Ｖａの方が高い場合にはＬｏｗ電圧を出力する。Ｎ型ＣＭＯＳＦＥＴ１８は、のコンパレータ４５の指示に従って、ＯＮ／ＯＦＦ状態を切り替える。Ｎ型ＣＭＯＳＦＥＴ１８がＯＮ状態の場合、抵抗１３が接続されるため、信号発振部６０の発振周波数ｆONは、抵抗１２及び抵抗１３が並列接続された小さな抵抗値と、容量１６とによる時定数で決定される。一方、Ｎ型ＣＭＯＳＦＥＴ１８がＯＦＦ状態の場合、抵抗１３が非接続となるため、信号発振部６０の発振周波数ｆOFF は、抵抗１２と容量１６とによる時定数で決定される。よって、Ｎ型ＣＭＯＳＦＥＴ１８がＯＦＦ状態である方が、発振周波数が低くなる（ｆOFF ＜ｆON）。
【００２４】
以上のように、本発明の第２の実施形態に係るチャージポンプ方式の昇圧回路２によれば、時定数の抵抗値を制御して、所定電位に昇圧するまでは発振信号の周波数を高くし、所定電位に昇圧した後は発振信号の周波数を低くくするように制御する。これにより、所定電位までは急速な昇圧を実行することができ、かつ所定電位への昇圧後は消費電力を低減させることができる。
【００２５】
［第３の実施形態］
図４は、本発明の第３の実施形態に係るチャージポンプ方式の昇圧回路３の構成を示す図である。図４において、第３の実施形態に係る昇圧回路３は、信号発振部１０と、昇圧処理部２０と、発振制御部８０とを備える。
【００２６】
発振制御部８０は、抵抗４１〜４４，４８、コンパレータ４５、及びＮ型ＣＭＯＳＦＥＴ４７で構成される。図４でわかるように、第３の実施形態に係る昇圧回路３は、第１の実施形態に係る昇圧回路１の発振制御部４０にＮ型ＣＭＯＳＦＥＴ４７及び抵抗４８をさらに加えた構成である。この構成による発振制御部８０は、昇圧処理部２０から昇圧出力される出力電圧Ｖout のレベルに応じて、分圧出力電圧Ｖａと比較する基準電圧Ｖｂを切り替えることを行う。
【００２７】
この切り替えは、出力電圧Ｖout のレベルがＮ型ＣＭＯＳＦＥＴ４７がＯＮ状態となる電圧か否かで行われる。すなわち、Ｎ型ＣＭＯＳＦＥＴ４７がＯＦＦ状態の場合、抵抗４８が非接続となるため、基準電圧Ｖｂは、抵抗４３と抵抗４４とで分圧された電圧となる。一方、Ｎ型ＣＭＯＳＦＥＴ４７がＯＮ状態の場合、抵抗４８が接続されるため、基準電圧Ｖｂは、抵抗４３と、抵抗４４及び抵抗４８が並列接続された小さな抵抗値とで、分圧された電圧となる。
【００２８】
以上のように、本発明の第３の実施形態に係るチャージポンプ方式の昇圧回路３によれば、コンパレータの基準電圧Ｖｂを制御して、所定電位に昇圧した後もある時間は発振信号の周波数を高く維持し、このある時間経過後に発振信号の周波数を低くくするように制御する。これにより、上記第１及び第２の実施形態よりも立ち上がり時間を短くさせることができる。
【００２９】
［第４の実施形態］
図５は、本発明の第４の実施形態に係るチャージポンプ方式の昇圧回路４の構成を示す図である。図５において、第４の実施形態に係る昇圧回路４は、信号発振部１０と、昇圧処理部２０と、発振制御部９０とを備える。
【００３０】
発振制御部９０は、抵抗４１〜４４，５０、コンパレータ４５、及びＮ型ＣＭＯＳＦＥＴ４９で構成される。図５でわかるように、第４の実施形態に係る昇圧回路４は、第１の実施形態に係る昇圧回路１の発振制御部４０にＮ型ＣＭＯＳＦＥＴ４９及び抵抗５０をさらに加えた構成である。この構成による発振制御部９０は、昇圧処理部２０から昇圧出力される出力電圧Ｖout のレベルに応じて、基準電圧Ｖｂと比較する分圧出力電圧Ｖａを切り替えることを行う。
【００３１】
この切り替えは、出力電圧Ｖout のレベルがＮ型ＣＭＯＳＦＥＴ４９がＯＮ状態となる電圧か否かで行われる。すなわち、Ｎ型ＣＭＯＳＦＥＴ４９がＯＦＦ状態の場合、抵抗５０が非接続となるため、分圧出力電圧Ｖａは、抵抗４１と抵抗４２とで分圧された電圧となる。一方、Ｎ型ＣＭＯＳＦＥＴ４９がＯＮ状態の場合、抵抗５０が接続されるため、分圧出力電圧Ｖａは、抵抗４１と、抵抗４２及び抵抗５０が並列接続された小さな抵抗値とで、分圧された電圧となる。
【００３２】
以上のように、本発明の第４の実施形態に係るチャージポンプ方式の昇圧回路４によれば、コンパレータの分圧出力電圧Ｖａを制御して、所定電位に昇圧した後もある時間は発振信号の周波数を高く維持し、このある時間経過後に発振信号の周波数を低くくするように制御する。これにより、上記第１及び第２の実施形態よりも立ち上がり時間を短くさせることができる。
【００３３】
なお、上記第１〜第４の実施形態で示した昇圧回路１〜４は、一例であり回路構成はこれに限定されるものではない。信号発振部１０及び６０は、外部からの制御によって発振周波数を変化できる構成であれば、その構成は問わない。発振制御部４０、７０、８０及び９０は、外部からの制御によって分圧出力電圧Ｖａ及び／又は基準電圧Ｖｂを変化できる構成であれば、その構成は問わない。
また、上記第３の実施形態の発振制御部８０で示した追加構成と、第４の実施形態の発振制御部９０で示した追加構成とを、同時に使用してもよい。
【００３４】
［アンテナスイッチの実施例］
図６は、本発明の昇圧回路を構成に含んだ、論理回路動作に従って高周波信号の切り替えを行うアンテナスイッチ５の一例を示す図である。このアンテナスイッチ５では、論理回路へ電源を供給する電源回路に、本発明の第１〜第４の実施形態に係る昇圧回路１〜４のいずれかが用いられている。本発明の昇圧回路を電源回路に使用することにより、立ち上がり時間の早さと消費電力の低さとを両立させつつ、高周波信号の切り替えができるようになる。
【産業上の利用可能性】
【００３５】
本発明は、チャージポンプ方式の昇圧回路やそれを用いたアンテナスイッチ等に利用可能であり、特に所定電位までの急速な昇圧及び所定電位への昇圧後における消費電力の低減を実現したい場合等に有効である。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態に係る昇圧回路１の構成を示す図
【図２】昇圧処理部２０の出力電圧と、発振制御部４０の制御電圧と、信号発振部１０の発振周波数との関係を示す図
【図３】本発明の第２の実施形態に係る昇圧回路２の構成を示す図
【図４】本発明の第３の実施形態に係る昇圧回路３の構成を示す図
【図５】本発明の第４の実施形態に係る昇圧回路４の構成を示す図
【図６】本発明の第１〜第４の実施形態に係る昇圧回路１〜４のいずれかを構成に含んだアンテナスイッチ５の一例を示す図
【図７】従来の昇圧回路１００の一構成例を示す図
【符号の説明】
【００３７】
１〜４、１００  昇圧回路部
１０、６０、１１０  信号発振部
１１、１１１  ＮＡＮＤ
１２〜１３、４１〜４４、４８、５０、１１２  抵抗
１４〜１５、２８〜３２、４６、１１４〜１１５、１２８〜１３２  インバータ
１６〜１７、２５〜２７、１１６、１２５〜１２７  容量
１８、４７、４９  Ｎ型ＣＭＯＳＦＥＴ
２０、１２０  昇圧処理部
２１〜２４、１２１〜１２４  ダイオード
４０、７０、８０、９０  発振制御部
４５  コンパレータ
【図１】
2006325292.tif 000003
【図２】
2006325292.tif 000004
【図３】
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【図４】
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【図５】
2006325292.tif 000007
【図６】
2006325292.tif 000008
【図７】
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