(57)【要約】  【課題】  ブレークダウン電圧を低電圧化しても電極の基板領域への突き抜けによるリーク電流の発生がない半導体装置を提供する。  【解決手段】  ベース領域１３の表面とカソード電極１５とが層間絶縁膜１４ｂを介して電気的非接触であり、ベース領域１３より接合深さが深いガードリング領域１２内に埋め込まれた導電体プラグ１９によりガードリング領域１２とカソード電極１５との電気的接触が図られているため、アルミニウムによるアロイスパイク現象が発生する虞がなくなる。【選択図】  図１
2006013129.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、半導体基板に形成した他導電型の第１拡散領域と、第１拡散領域より接合深さが浅く第１拡散領域と同電位の第２拡散領域と、前記同電位の電位が供給される電極とを有する半導体装置において、
前記第２拡散領域の表面と電極とが絶縁膜を介して電気的非接触であり、
前記第１拡散領域と電極とが第１拡散領域に埋め込まれた導電体プラグを介して電気的接触していることを特徴とする半導体装置。
【請求項２】
前記電極がアルミニウムやその合金からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電体プラグが高融点金属やそのシリサイドからなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記導電体プラグがバリアメタル膜を介して埋め込まれていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記高融点金属がタングステンであり、前記バリアメタル膜がＴｉＮ／Ｔｉであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１拡散領域がガードリング領域であり、前記第２拡散領域がガードリング領域に取囲まれたベース領域であり、低電圧用ツェナーダイオードとして用いられることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
ツェナーダイオードとしてガードリング構造のものが知られている（例えば、特許文献１を参照。）。従来のガードリング構造のツェナーダイオードを図５を参照して説明する。Ｐ型シリコン基板１の一主面（表面）の表面層に不純物としてリンのイオン注入および熱処理により選択的に、Ｎ型ガードリング領域２と、ガードリング領域２に取囲まれたシリコン基板１の表面層およびガードリング領域２のうち内周側の表面層にＮ型ベース領域３とが形成されている。ベース領域３とシリコン基板１とによるＰＮ接合Ｊ１は、ＰＮ接合面がシリコン基板１の主面に平行な平面となっている。シリコン基板１表面には、ガードリング領域２のうち外周側の表面からチップ外周に向かってシリコン酸化膜４が形成されている。そして、シリコン酸化膜４の開口からベース領域３の表面にＫ端子に接続されるカソード電極５が電気的接触して設けられている。また、シリコン基板１の他主面（裏面）の表面にＡ端子に接続されるアノード電極６が電気的接触して設けられている。
【特許文献１】特開２００３−２４９６６３号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、図５に示すツェナーダイオードを低電圧用として用いる場合、ベース領域３の拡散深さを浅く設計する必要がある。しかし、ベース領域３の拡散深さを浅くしていくと、カソード電極５とＰＮ接合Ｊ１との間隔が狭くなり、カソード電極５として、例えば、アルミニウムやその合金からなる膜を用いると、ＰＮ接合Ｊ１がアルミニウムとシリコンとが反応して発生するアロイスパイク現象の影響を受け易くなり、ＰＮ接合Ｊ１でのリーク電流が増加する虞があるという問題がある。
【０００４】
本発明は、上記問題点に鑑みてなされたもので、ブレークダウン電圧を低電圧化しても電極メタルの基板領域への突き抜けによるリーク電流の発生がない半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明の半導体装置は、一導電型の半導体基板と、半導体基板に形成した他導電型の第１拡散領域と、第１拡散領域より接合深さが浅く第１拡散領域と同電位の第２拡散領域と、前記同電位の電位が供給される電極とを有する半導体装置において、前記第２拡散領域の表面と電極とが絶縁膜を介して電気的非接触であり、前記第１拡散領域と電極とが第１拡散領域に埋め込まれた導電体プラグを介して電気的接触していることを特徴とする。
（２）本発明の半導体装置は、上記（１）項の半導体装置において、前記電極がアルミニウムやその合金からなることを特徴とする。
（３）本発明の半導体装置は、上記（１）項の半導体装置において、前記導電体プラグが高融点金属やそのシリサイドからなることを特徴とする。
（４）本発明の半導体装置は、上記（３）項の半導体装置において、前記導電体プラグがバリアメタル膜を介して埋め込まれていることを特徴とする。
（５）本発明の半導体装置は、上記（４）項の半導体装置において、前記高融点金属がタングステンであり、前記バリアメタル膜がＴｉＮ／Ｔｉであることを特徴とする。
（６）本発明の半導体装置は、上記（１）項の半導体装置において、前記第１拡散領域がガードリング領域であり、前記第２拡散領域がガードリング領域に取囲まれたベース領域であり、低電圧用ツェナーダイオードとして用いられることを特徴とする。
【０００６】
本手段によれば、第１拡散領域より接合深さが浅い第２拡散領域の表面と電極とが絶縁膜を介して電気的非接触であり、第２拡散領域より接合深さが深い第１拡散領域と電極とで第１拡散領域に埋め込まれた導電体プラグを介して電気的接触するようにしているので、電極メタルの第２拡散領域への突き抜けを防止できる。
【発明の効果】
【０００７】
本発明の半導体装置によれば、半導体基板と第２拡散領域により形成されるＰＮ接合のブレークダウン電圧を低圧化しても電極メタルの第２拡散領域への突き抜けを防止でき、電極メタルの第２拡散領域への突き抜けによるＰＮ接合でのリーク電流の発生を防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下に、本発明の一実施形態の半導体装置について、低電圧用ツェナーダイオードを例に、図１を参照して説明する。一導電型として、例えば、Ｐ型のシリコン基板１１の一主面（表面）の表面層に他導電型であるＮ型のガードリング領域１２が形成されている。ガードリング領域１２に取囲まれたシリコン基板１１の表面層およびガードリング領域１２内周側の表面層にＮ型ベース領域１３が形成されている。シリコン基板１１の表面に絶縁膜として、ガードリング領域１２のうち外周側の表面からチップ外周に向かってシリコン酸化膜１４ａ、その上に層間絶縁膜１４ｂ、例えば、ＢＰＳＧ（Boron-doped PhosphoSilicate Glass）膜が形成され、ベース領域１３の表面には層間絶縁膜１４ｂが形成されている。ガードリング領域１２内にＵ字型断面形状の溝１７が形成され、溝１７の内壁面を覆うように、ＴｉＮ／Ｔｉ層からなるバリアメタル膜１８が形成されている。溝１７の内部には、バリアメタル膜１８を介して、導電体プラグ１９が充填されている。導電体プラグ１９は、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属やこれらのシリサイド等の高導電率の材料からなる。そして、ベース領域１３上の層間絶縁膜１４ｂを覆って導電体プラグ１９上にＫ端子に接続されるアルミニウムやその合金からなるカソード電極１５が電気的接触して設けられている。また、シリコン基板１１の他主面（裏面）にＡ端子に接続されるＴｉ／Ａｕ／Ｓｂ／Ａｕ合金またはＴｉ／Ｎｉ／Ａｇ合金、等からなるアノード電極１６が電気的接触して設けられている。
【０００９】
上記構成によれば、ベース領域１３の表面とカソード電極１５とが層間絶縁膜１４ｂを介して電気的非接触であり、ベース領域１３より接合深さが深いガードリング領域１２内に埋め込まれた導電体プラグ１９によりガードリング領域１２とカソード電極１５との電気的接触が図られているため、アルミニウムによるアロイスパイク現象が発生する虞がなくなり、アロイスパイク現象によるＰＮ接合でのリーク電流の発生を防止することができる。
【００１０】
次に、上記構成のツェナーダイオードの製造方法について、図２〜図４を参照して説明する。先ず、図２に示すように、Ｐ型シリコン基板１１を準備する。シリコン基板１１としては、例えば、不純物濃度が２×１０１９／ｃｍ３程度のＰ型シリコン基板を使用できる。このシリコン基板１１の表面にシリコン酸化膜２１を形成する。例えば、温度１０００℃のＨ2−Ｏ2雰囲気中でシリコン基板１１の表面を酸化させ、厚さ７００ｎｍ程度のシリコン酸化膜２１を形成する。その後、フォトリソグラフィ技術およびウェットエッチ法により、シリコン酸化膜２１を選択的に除去し、シリコン基板１１のＮ型ガードリング領域１２となる領域上にシリコン酸化膜２１の開口２２を形成する。
【００１１】
次に、シリコン酸化膜２１をマスクにして、開口２２からシリコン基板１１にリン（Ｐ）などのＮ型不純物をイオン注入した後、熱処理を行い、Ｎ型ガードリング領域１２を形成する。リンを使用した場合のイオン注入の条件は、例えば、ドーズ量１×１０１６／ｃｍ２、加速電圧５０ｋｅＶである。熱処理は、例えば、温度１２００℃のＮ2雰囲気中で１８０分間行い、拡散深さが４μｍ程度のＮ型ガードリング領域１２を形成する。こうして、図２の状態が得られる。
【００１２】
次に、シリコン酸化膜２１をウェットエッチ法により全面除去後、図３に示すように、シリコン基板１１の表面にシリコン酸化膜１４ａを形成する。例えば、温度１０００℃のＨ2−Ｏ2雰囲気中でシリコン基板１１の表面を酸化させ、厚さ７００ｎｍ程度のシリコン酸化膜１４ａを形成する。その後、フォトリソグラフィ技術およびウェットエッチ法により、シリコン酸化膜１４ａを選択的に除去し、シリコン基板１１のＮ型ベース領域１３となる領域上にシリコン酸化膜１４ａの開口２３を形成する。
【００１３】
次に、シリコン酸化膜１４ａをマスクにして、開口２３からシリコン基板１１にリン（Ｐ）などのＮ型不純物をイオン注入した後、熱処理を行い、ガードリング領域１２に取囲まれたシリコン基板１１の表面層とガードリング領域１２のうち内周側の表面層とにＮ型ベース領域１３を形成する。リンを使用した場合のイオン注入の条件は、例えば、ドーズ量１×１０１６／ｃｍ２、加速電圧５０ｋｅＶである。熱処理は、例えば、温度１１４０℃のＮ2雰囲気中で１０分間行い、拡散深さが０.４μｍ程度のベース領域１３を形成する。その後、常圧ＣＶＤ法によりシリコン基板１１上の全体にＢＰＳＧ層を堆積させて、層間絶縁膜１４ｂを形成する。層間絶縁膜１４ｂの厚さは、例えば、２００ｎｍ程度である。こうして、図３の状態が得られる。
【００１４】
次に、図４に示すように、フォトリソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法により、シリコン酸化膜１４ａおよび層間絶縁膜１４ｂとガードリング領域１２とを選択的にエッチングし、ガードリング領域１２に溝１７を形成する。続いて、スパッタ法により、シリコン基板１１上の全体にＴｉＮ／Ｔｉ層からなるバリアメタル膜１８を堆積させる。このバリアメタル膜１８の厚さは、例えば、Ｔｉ：６０ｎｍ、ＴｉＮ：１００ｎｍである。シリコン酸化膜１４ａおよび層間絶縁膜１４ｂ上に堆積されるとともに、溝１７の内壁面に堆積される。その後、減圧ＣＶＤ法により、シリコン基板１１上の全体に高導電率の層として、例えば、タングステン層を堆積させる。このタングステン層の厚さは、タングステン層が溝１７の内部全体を埋めることができるように設定される。ここでは、タングステン層の厚さは５００ｎｍ程度である。
【００１５】
さらに、ＲＩＥ法により、タングステン層をエッチバックして不要な部分を除去し、溝１７の内部にのみ選択的にタングステン層を残す。こうして、図４に示すように、溝１７の内部を充填する導電体プラグ１９を形成する。
【００１６】
次に、シリコンを例えば１％程度と、銅を例えば０．５％程度含んだアルミニウム（ＡｌＳｉＣｕ）をスパッタすることにより、シリコン基板１１上の全体に導電性金属層を形成する。導電性金属層の厚さは、例えば、４０００〜４５００ｎｍである。続いて、フォトリソグラフィ技術とエッチングにより、導電性金属層の不要部分をエッチングにより除去して、図１に示すように、カソード電極１５を形成する。さらに、ウェーハの裏面をＴｉ／Ａｕ／Ｓｂ／Ａｕ合金またはＴｉ／Ｎｉ／Ａｇ合金、等からなる金属膜で被覆し、アノード電極１６を形成する。こうして、図１のツェナーダイオードが製造される。
【００１７】
尚、上記実施の形態では、一導電型としてＰ型、他導電型としてＮ型で説明したが、一導電型としてＮ型、他導電型としてＰ型であってもよい。この場合、アノード電極とカソード電極は逆となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態のツェナーダイオードの要部断面図。
【図２】図１に示すツェナーダイオードを製造する最初の工程を示す要部断面図。
【図３】図２に続く工程を示す要部断面図。
【図４】図３に続く工程を示す要部断面図。
【図５】従来のツェナーダイオードの要部断面図。
【符号の説明】
【００１９】
１１：Ｐ型シリコン基板
１２：Ｎ型ガードリング領域
１３：Ｎ型ベース領域
１４ａ：シリコン酸化膜
１４ｂ：層間絶縁膜
１５：カソード電極
１６：アノード電極
１７：溝
１８：バリアメタル膜
１９：導電体プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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