(57)【要約】【課題】  高誘電体絶縁膜を使用し、キャパシタ電極中の空乏層の形成を抑制したトレンチ型キャパシタを有する半導体記憶装置及びその製造方法を提供することである。【解決手段】  上記課題を解決した半導体記憶装置は、半導体基板中に形成されたトレンチと、前記トレンチ内壁に形成された高誘電体絶縁膜と、前記高誘電体絶縁膜に接する半導体基板中に形成され、導電性を与える不純物を含む第１の電極と、前記トレンチの内部を埋めて形成され、前記第１の電極と同一の不純物を少なくとも同等濃度に含む第２の電極と、前記第１の電極、高誘電体絶縁膜、及び第２の電極とを含み、動作時の空乏化率が０．９以上であるトレンチ型キャパシタとを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板中に形成されたトレンチと、
前記トレンチ内壁に形成された高誘電体絶縁膜と
前記高誘電体絶縁膜に接する半導体基板中に形成され、導電性を与える不純物を含む第１の電極と、
前記トレンチの内部を埋めて形成され、前記第１の電極と同一の不純物を少なくとも同等濃度に含む第２の電極と、
前記第１の電極、高誘電体絶縁膜、及び第２の電極とを含み、動作時の空乏化率が０．９以上であるトレンチ型キャパシタとを具備することを特徴とする半導体記憶装置。
【請求項２】
前記不純物は、リンであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の電極の不純物は、前記第２の電極から前記高誘電体絶縁膜を介して導入されることを特徴とする請求項１若しくは２に記載の半導体記憶装置。
【請求項４】
前記高誘電体絶縁膜は、アルミニウム及び酸素を含むことを特徴とする請求項１ないし３のいずれか１に記載の半導体記憶装置。
【請求項５】
半導体基板中にトレンチを形成する工程と、
前記トレンチの内壁に高誘電体絶縁膜を形成する工程と、
前記高誘電体絶縁膜上にシリコン膜を堆積する工程と、
前記シリコン膜中に不純物を導入すると同時に、前記高誘電体絶縁膜を介して前記半導体基板に前記不純物を導入する工程とを具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、トレンチ構造を有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化にともない、ＤＲＡＭ（dynamic random access memory）においても電荷を蓄積するキャパシタの面積が縮小されてきており、十分な容量を確保することが重要な課題になっている。
【０００３】
キャパシタ絶縁膜の薄膜化は、同じ面積のキャパシタで容量を増加させるためには有効であるが、リーク電流が増大するという別の問題がある。高誘電体絶縁膜をキャパシタ絶縁膜として使用すると、同じ膜厚の絶縁膜でリーク電流を増加させずにキャパシタ容量を増加させることができる。そのため、キャパシタ絶縁膜を、現在主に用いられているシリコン酸窒化（ＳｉＮＯ）膜から高誘電体膜、例えば、酸化アルミニウム（Ａｌ２Ｏ３）膜に変更することが検討されている。
【０００４】
キャパシタ容量を大きくする他の方法として、キャパシタの実効的な表面積を増加させる例が、例えば、特許文献１に開示されている。特許文献１の方法は、スタック型キャパシタ若しくはトレンチ型キャパシタの下部電極として表面凹凸、例えば、半球形状粒（ＨＳＧ：hemi-spherical grain）の表面、を有するシリコン膜を使用するものである。このような凹凸を有する表面に、高品質の絶縁膜を高被覆率で形成することは、一般に容易ではない。特許文献１の方法は、この問題を克服して被覆率を向上させているが、プロセスが複雑であり、実用化するためにはさらに改善が必要である。また、トレンチ型キャパシタは、トレンチの内壁をキャパシタとして使用するため、ＨＳＧシリコン膜を使用するためにはトレンチ直径を大きくすることが必要になり、微細化を進める上では得策ではない。
【０００５】
また他の問題点として、キャパシタ電極として、例えばポリシリコンを使用して、キャパシタ絶縁膜を薄膜化した場合に、電極中に生じる空乏層は、キャパシタ容量を実質的に低下させ、キャパシタ絶縁膜の薄膜化の効果を削減することが明らかになってきている。この電極中の空乏層の形成は、電極として使用するポリシリコン若しくはシリコンの不純物濃度を高くすることによって抑制できる。
【０００６】
現在のトレンチ型ＤＲＡＭキャパシタでは、シリコン基板に形成する一方の電極（プレート電極）へのドーピングを、例えば、ヒ素ガラス（ＡｓＳＧ：arseno-silicate glass）からの固相拡散若しくはフォスフィン（ＰＨ３）による気相拡散によって行っている。プレート電極への、例えば、ヒ素（Ａｓ）のドーピング濃度を高くすると、Ａｓをドーピングしたくないトレンチ上部のシリコン基板中にもオートドーピングによりＡｓがドープされる。その結果、ＭＯＳ（metal oxide semiconductor）トランジスタのチャネル領域にまで好ましくないＡｓがドープされ、サブスレショルド特性を劣化させるという問題が生ずる。
【特許文献１】公開特許公報  第特開２００１−２００３６３号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、高誘電体絶縁膜を使用し、キャパシタ電極中の空乏層の形成を抑制したトレンチ型キャパシタを有する半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題は、以下に詳細に説明される本発明に係る半導体装置及びその製造方法によって解決される。
【０００９】
本発明の１態様による半導体記憶装置は、半導体基板中に形成されたトレンチと、前記トレンチ内壁に形成された高誘電体絶縁膜と、前記高誘電体絶縁膜に接する半導体基板中に形成され、導電性を与える不純物を含む第１の電極と、前記トレンチの内部を埋めて形成され、前記第１の電極と同一の不純物を少なくとも同等濃度に含む第２の電極と、前記第１の電極、高誘電体絶縁膜、及び第２の電極とを含み、動作時の空乏化率が０．９以上であるトレンチ型キャパシタとを具備する。
【００１０】
本発明の他の１態様による半導体記憶装置の製造方法は、半導体基板中にトレンチを形成する工程と、前記トレンチの内壁に高誘電体絶縁膜を形成する工程と、前記高誘電体絶縁膜上にシリコン膜を堆積する工程と、前記シリコン膜中に不純物を導入すると同時に、前記高誘電体絶縁膜を介して前記半導体基板に前記不純物を導入する工程とを具備する。
【発明の効果】
【００１１】
本発明によって、高誘電体絶縁膜を使用し、キャパシタ電極中の空乏層の形成を抑制したトレンチ型キャパシタを有する半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、一貫して対応する参照符号で示している。
【００１３】
（第１の実施形態）
第１の実施形態は、トレンチ型ＤＲＡＭキャパシタにおいて、キャパシタ容量絶縁膜として高誘電体絶縁膜を使用し、トレンチの内側に形成したノード電極中にドープされた高濃度の不純物をこの高誘電体絶縁膜を介して基板側のプレート電極にドープする半導体装置及びその製造方法である。本実施形態では、ｎチャネルトレンチ型ＤＲＡＭセルを例に説明するが、これに限定されることはない。
【００１４】
本実施形態のトレンチ型ＤＲＡＭセル１００の一例の断面図を図１に示す。図１には、隣接する２つのメモリセルが示されている。このＤＲＡＭセル１００は、ＭＯＳトランジスタ１１０とトレンチ型キャパシタ１２０とを具備する。トレンチ型キャパシタ１２０は、プレート電極３８と、容量絶縁膜２８と、ノード電極３０とを含む。プレート電極３８は、基板に設けられたトレンチの内壁のうち上部を除く部分に形成される。容量絶縁膜２８は、プレート電極３８上に形成され、高誘電体絶縁膜である。ノード電極３０は、容量絶縁膜２８に囲まれたトレンチ内部を埋めるように形成され、高濃度のｎ型不純物、例えば、リン（Ｐ）を含む。このノード電極３０中のｎ型不純物を容量絶縁膜２８を介して拡散することによって、シリコン基板１０に不純物をドープしてプレート電極３８を形成する。さらに、ＭＯＳトランジスタ１１０のチャネル領域にノード電極３０中の不純物が拡散することを防止するためにカラー酸化膜２６を有する。
【００１５】
本実施形態のトレンチ型キャパシタ１２０を含む半導体装置の製造工程の一例を図２から図８を参照して説明する。
【００１６】
（１）先ず、図２に示したようにシリコン基板１０にキャパシタ１２０を形成するためのトレンチ２０を形成し、トレンチ２０の上部に、図３に示したカラー酸化膜２６を形成する。
【００１７】
すなわち、シリコン基板１０の表面全面に第１のシリコン窒化膜（ＳｉＮ膜）１２を堆積し、この第１のＳｉＮ膜１２にキャパシタ用のトレンチのパターンをリソグラフィ及びエッチング技術により形成する。この第１のＳｉＮ膜１２をマスクとして異方性ドライエッチング（ＲＩＥ：reactive ion etching）によりシリコン基板１０に所望の深さのトレンチ２０を形成する。
【００１８】
さらに、図２に示したように、トレンチ２０の内側を含む全面に薄い第１のシリコン膜（Ｓｉ膜）２２を堆積し、さらに第２のＳｉＮ膜２４を堆積する。トレンチ２０の下部にだけレジスト（図示せず）を形成してトレンチ２０の上部のＳｉＮ膜２４を露出させる。露出しているトレンチ２０の上部及び基板１０の表面に堆積された第２のＳｉＮ膜２４をエッチング、例えば、ウェットエッチング、等方性ドライエッチングにより、選択的に除去する。そして、トレンチ２０内部のレジストを除去する。第２のＳｉＮ膜２４をマスクとしてＬＯＣＯＳ（local oxidation of silicon）酸化を行い、第１のＳｉ膜２２及びシリコン基板１０を酸化して、トレンチ２０上部及び第１のＳｉＮ膜１２上にＬＯＣＯＳ酸化膜（カラー酸化膜）２６を形成する。その後ＬＯＣＯＳ酸化のマスクとして使用した第２のＳｉＮ膜２４を除去する。このようにしてカラー酸化膜２６が、トレンチ２０の上部に形成され、図３に示した構造が得られる。
【００１９】
（２）次に、図４に示したように容量絶縁膜として高誘電体絶縁膜２８、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）を形成する。
【００２０】
Ａｌ２Ｏ３膜を形成する前処理として、第１のＳｉ膜２２を除去してトレンチ２０下部のシリコン基板１０を露出する。そして、トレンチ２０内部を洗浄すると同時にごく薄いシリコン酸化膜（ＳｉＯ２膜）（図示せず）を形成する。さらに、アンモニア（ＮＨ３）雰囲気中で処理することによってこのごく薄いＳｉＯ２膜を窒化する。その後、トレンチ２０の内側を含む全面にＡｌ２Ｏ３膜２８を、例えば、ＡＬＤ（atomic layer deposition）により５ナノメートル（ｎｍ）の厚さに堆積する。そして、アニールを行って、Ａｌ２Ｏ３膜２８を緻密化する。
【００２１】
キャパシタの容量絶縁膜２８として、Ａｌ２Ｏ３膜の他に、例えば、Ａｌ２Ｏ３膜に窒素若しくは炭素を添加した膜、Ａｌ２Ｏ３膜よりもさらに高誘電率の酸化ハフニウム膜（Ｈｆ２Ｏ３膜）とＡｌ２Ｏ３膜との混合膜を使用することができる。
【００２２】
（３）次に、図５に示したように、トレンチ２０内部にノード電極３０を形成し、このノード電極３０中の不純物をシリコン基板１０中に拡散させることによりプレート電極３８を形成する。
【００２３】
すなわち、トレンチ２０を埋めるようにｎ型不純物、例えば、リン（Ｐ）を高濃度にドープしたアモルファスの第２のシリコン膜（ａ−Ｓｉ膜）３０−１を、例えば、ＬＰＣＶＤで堆積して、ノード電極３０を形成する。第２のａ−Ｓｉ膜中のリン濃度は、後で詳しく述べるように、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以上であり、さらに好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上である。
【００２４】
その後、例えば、１０００℃以上でアニールを行って、ノード電極３０からリンをＡｌ２Ｏ３膜２８を透過させてシリコン基板１０中に拡散させて、トレンチ２０の内壁にプレート電極３８を形成する。リンは、原子半径が小さいのでＡｌ２Ｏ３膜２８の格子間をすり抜けて透過する。このアニールによって、ノード電極３０の第２のａ−Ｓｉ膜は、ポリシリコン膜になる。また、このリンを拡散させるアニールは、第２のａ−Ｓｉ膜３０の堆積直後でなく、その後の、ＭＯＳトランジスタの形成以降の工程のアニールと兼ねて行うこともできる。
【００２５】
（４）次に、図６に示したように、トレンチ２０の開口部付近より上の第２のＳｉ膜３０を、例えば、等方性ドライエッチングにより除去する。そして、トレンチ２０上部に露出したＡｌ２Ｏ３膜２８を、例えば、熱リン酸により除去する。その後、トレンチ２０開口部付近のカラー酸化膜２６を、例えば、異方性ドライエッチングにより除去して図６に示した構造が得られる。さらに、リンを高濃度にドープした第３のシリコン膜３２を全面に堆積して、図７に示したトレンチ型キャパシタ１２０を形成できる。
【００２６】
その後、素子分離４０、及びゲート絶縁膜４２、ゲート電極４４、４６、側壁絶縁膜４８とソース／ドレイン５０とを含むＭＯＳトランジスタ１１０を形成して、図８に示したトレンチ型ＤＲＡＭセル１００を形成できる。
【００２７】
さらに、多層配線等の半導体装置に必要な工程を行って、トレンチ型キャパシタ１２０を含む半導体装置が完成する。
【００２８】
ノード電極３０及びプレート電極３８にドープする必要な不純物（ドーパント）濃度について説明する。これらのキャパシタ電極３０，３８中の不純物濃度が低い場合には、素子の動作においていずれかのキャパシタ電極中に空乏層が形成される。空乏層は、等価的にキャパシタ絶縁膜を厚くしたことになり、キャパシタ容量を実質的に低下させてしまう。キャパシタ電極の空乏化率は、単純に空乏層の厚さだけでなく、ゲート絶縁膜厚にも依存する。
【００２９】
図９は、キャパシタ電極中の不純物濃度（縦軸）とキャパシタの空乏化率（横軸）との関係を示した図である。ここで、空乏化率は、キャパシタの空乏層を含む容量（Ｃ）と絶縁膜だけの容量（Ｃ０）との比（Ｃ／Ｃ０）である。キャパシタの容量は、大きいことが好ましいが、ＤＲＡＭ素子の他の設計要素と密接に関係するため一義的には決められない。空乏化率は、１に近い値ほど好ましく、小さくなると容量絶縁膜の薄膜化の効果を削減してしまう。したがって、キャパシタ容量の低下は、１０％程度が限界であるため、空乏化率は、０．９以上であることが好ましい。さらに好ましくは、空乏化率は０．９５以上である。図９は、キャパシタ絶縁膜の酸化膜換算膜厚ＥＯＴをパラメータとして、電極中の不純物濃度と空乏化率との関係を示している。各曲線が右上りになっていることは、電極中の不純物濃度が高いほど空乏層の厚さが薄いことを示している。本発明で対象としている半導体装置の酸化膜換算膜厚ＥＯＴは、３．５ｎｍであるので、上から２番目の破線に注目する。図９から、０．９以上の空乏化率を達成するためには、電極中の不純物濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上が必要であることが知られる。さらに、空乏化率０．９５以上を達成するためには、電極中の不純物濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上が必要である。
【００３０】
キャパシタの動作を、例えば、プレート電極を１／２・Ｖｃｃに固定して、データ“１”の時にはノード電極にＶｃｃを印加し、データ“０”ではノード電極に０Ｖを印加するとすれば、キャパシタにかかる電界は、データの値に依存して反転する。その結果、データ“１”の時にはノード電極側に、データ“０“の時にはプレート電極側に空乏層が形成される可能性がある。すなわち、半導体素子の動作状態によってプレート電極、ノード電極のいずれにも空乏層が形成される可能性がある。したがって、プレート電極とノード電極の両者ともに不純物濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以上とし、しかもほぼ等しい値にすることが好ましい。
【００３１】
このようにして、高誘電体絶縁膜を使用し、キャパシタ電極中の空乏層の形成を抑制したトレンチ型キャパシタを有する半導体記憶装置及びその製造方法を提供することができる。
【００３２】
（第２の実施形態）
第２の実施形態は、トレンチ型キャパシタ２２０においてトレンチの内部に形成されるノード電極３６への不純物のドーピングを気相から行うものである。本実施形態のトレンチ型ＤＲＡＭセル２００の一例を図１０に示す。本実施形態では、ノード電極３６は、トレンチ内に薄いシリコン膜を形成し、これに気相からのドーピングを行うことを繰り返して形成されるため、図１０に示したように、ノード電極３６は積層構造になる。このノード電極３６へのドーピング時にプレート電極３８にも同時に不純物をドープする。
【００３３】
本実施形態の半導体装置２００の製造方法を図１１から図１４を用いて説明する。この製造方法は、上記のようにノード電極３６の形成方法が第１の実施形態と異なるだけである。ノード電極３６を形成する前までの工程は、第１の実施形態の工程（１）、（２）と同じであり、ノード電極３６形成後の工程も、第１の実施形態の工程（４）以降と同じであるため、説明を省略する。
【００３４】
図１１は、トレンチ２０の上部にカラー酸化膜２６を形成し、トレンチ２０の内壁に容量絶縁膜として、例えば、Ａｌ２Ｏ３膜２８を形成した図である。このトレンチ２０の内部に、図１２に示したようにノード電極３６を形成すると同時に、トレンチ２０の周囲のシリコン基板中にプレート電極３８を形成する。
【００３５】
すなわち、トレンチ２０内のＡｌ２Ｏ３膜２８上に不純物をドープしない無添加の第４のシリコン膜（ａ−Ｓｉ膜）３６−１を、例えば、１０〜２０ｎｍの厚さに堆積する。次に、高温、例えば、８５０℃から１０００℃のリンを含む雰囲気、例えば、フォスフィン（ＰＨ３）中で処理して、ａ−Ｓｉ膜３６−１にリンを拡散させて高濃度にリンをドープしたポリシリコン膜（ノード電極）３６を形成する。この拡散時に、リンは、薄いＡｌ２Ｏ３膜２８を透過してトレンチ２０周囲のシリコン基板１０中に拡散して、プレート電極３８を形成する。このリンの拡散では、リンが継続的に供給されるため、ノード電極３６中のリン濃度及びＡｌ２Ｏ３膜２８と接するプレート電極３８の表面リン濃度は、処理温度におけるリンの固溶度で決められる濃度になり、ほぼ等しくなる。また、処理温度を変えることによってリン濃度を制御できる。すなわち、高温の処理ほど、高濃度のリンのドーピングが可能になる。
【００３６】
このａ−Ｓｉ膜３６−１の堆積とリンのドーピングは、同じ装置で実施することも、それぞれ別々の装置で実施することも可能である。
【００３７】
また、ａ−Ｓｉ膜３６−１の堆積とリンのドーピングは、複数回繰り返して行うことができる。このようにして、図１３に示したように、層状のポリシリコンからなるノード電極３６を形成できる。
【００３８】
その後、第１の実施形態の工程（４）以降を行って、トレンチ型キャパシタ２２０を完成し、素子分離４０及びＭＯＳトランジスタ１１０を形成する。このようにして、図１４に示したようにトレンチ型キャパシタ２２０を含むトレンチ型ＤＲＡＭセル２００が完成する。
【００３９】
第２の実施形態は、不純物濃度の値を制御しやすい、例えば、ノード電極３６とプレート電極３８との不純物濃度を高濃度でかつほぼ等しくできる、等の利点を有する。
【００４０】
このようにして、第２の実施形態の高誘電体絶縁膜を使用し、キャパシタ電極中の空乏層の形成を抑制したトレンチ型キャパシタを有する半導体記憶装置を製造することができる。
【００４１】
上記の実施形態では、プレート電極３８への不純物のドーピングをノード電極３０，３６からＡｌ２Ｏ３膜２８を透過して拡散させる場合について説明したが、その他のドーピング方法、例えば、カラー酸化膜２６形成後にシリコン基板１０に、例えば、気相からドーピングする方法を併用することも可能である。
【００４２】
以上説明したように本発明により、高誘電体絶縁膜を使用し、キャパシタ電極中の空乏層の形成を抑制したトレンチ型キャパシタを有する半導体記憶装置及びその製造方法を提供することができる。
【００４３】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００４４】
【図１】図１は、本発明の第１の実施形態を説明するためのトレンチ型キャパシタを含むトレンチ型ＤＲＡＭセルの断面図の一例である。
【図２】図２は、本発明の第１の実施形態の製造工程の一例を説明するための工程断面図である。
【図３】図３は、図２に続く第１の実施形態の製造工程の一例を説明するための工程断面図である。
【図４】図４は、図３に続く第１の実施形態の製造工程の一例を説明するための工程断面図である。
【図５】図５は、図４に続く第１の実施形態の製造工程の一例を説明するための工程断面図である。
【図６】図６は、図５に続く第１の実施形態の製造工程の一例を説明するための工程断面図である。
【図７】図７は、図６に続く第１の実施形態の製造工程の一例を説明するための工程断面図である。
【図８】図８は、図７に続く第１の実施形態の製造工程の一例を説明するための工程断面図である。
【図９】図９は、ゲート電極中の不純物濃度と空乏化率との関係を示す図である。
【図１０】図１０は、本発明の第２の実施形態を説明するためのトレンチ型キャパシタを含むトレンチ型ＤＲＡＭセルの断面図の一例である。
【図１１】図１１は、本発明の第２の実施形態の製造工程の一例を説明するための工程断面図である。
【図１２】図１２、図１１に続く第２の実施形態の製造工程の一例を説明するための工程断面図である。
【図１３】図１３は、図１２に続く第２の実施形態の製造工程の一例を説明するための工程断面図である。
【図１４】図１４は、図１３に続く第２の実施形態の製造工程の一例を説明するための工程断面図である。
【符号の説明】
【００４５】
１０…シリコン基板，１２…第１のＳｉＮ膜，２０…トレンチ，２２…第１のシリコン膜，２４…第２のＳｉＮ膜，２６…カラー酸化膜，２８…容量絶縁膜，３０…ノード電極、第２のシリコン膜，３２…第３のシリコン膜，３６…ノード電極（積層）、第４のシリコン膜，３８…プレート電極，４０…素子分離，４２…ゲート絶縁膜，４４，４６…ゲート電極，４８…側壁絶縁膜，５０…ソース／ドレイン，１００、２００…トレンチ型ＤＲＡＭセル，１１０…ＭＯＳトランジスタ，１２０、２２０…トレンチ型キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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