(57)【要約】【課題】消去電圧などの動作電圧について低電圧化が可能であり、低コスト化が可能である半導体不揮発性記憶装置の製造方法を提供する。【解決手段】電荷蓄積層を有するメモリトランジスタが接続された半導体不揮発性記憶装置の製造方法であって、ガラスあるいはプラスチックからなる絶縁性基板上にチャネル形成領域を有する半導体層を形成する工程と、前記半導体層の上層に電荷蓄積層を形成する工程と、前記電荷蓄積層の上方にコントロールゲートを形成する工程と、前記チャネル形成領域に接続するソース・ドレイン領域を形成する工程とを有し、前記メモリトランジスタとなる薄膜トランジスタを形成する。【選択図】図７
2006013534.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層を有するメモリトランジスタが接続された半導体不揮発性記憶装置の製造方法であって、
ガラスあるいはプラスチックからなる絶縁性基板上にチャネル形成領域を有する半導体層を形成する工程と、
前記半導体層の上層に電荷蓄積層を形成する工程と、
前記電荷蓄積層の上方にコントロールゲートを形成する工程と、
前記チャネル形成領域に接続するソース・ドレイン領域を形成する工程とを有し、
前記メモリトランジスタとなる薄膜トランジスタを形成する
半導体不揮発性記憶装置の製造方法。
【請求項２】
前記半導体層を形成する工程以降の工程を６００℃以下で行う
請求項１記載の半導体不揮発性記憶装置の製造方法。
【請求項３】
前記半導体層を形成する工程が、シリコン層を形成する工程と、エキシマレーザアニール法あるいは低温固相結晶化法により前記シリコン層を結晶化する工程とを含む
請求項１記載の半導体不揮発性記憶装置の製造方法。
【請求項４】
前記シリコン層を形成する工程が、Si2H6を原料としたＣＶＤ（化学的気相成長）法により形成する工程である
請求項３記載の半導体不揮発性記憶装置の製造方法。
【請求項５】
前記シリコン層を形成する工程が、SiH4を原料としたＣＶＤ（化学的気相成長）法により形成する工程である
請求項３記載の半導体不揮発性記憶装置の製造方法。
【請求項６】
前記ＣＶＤ法が、減圧ＣＶＤ法あるいはプラズマＣＶＤ法である
請求項４または５に記載の半導体不揮発性記憶装置の製造方法。
【請求項７】
前記シリコン層を形成する工程が、スパッタリング法により形成する工程である
請求項３記載の半導体不揮発性記憶装置の製造方法。
【請求項８】
前記電荷蓄積層を形成する工程が、前記半導体層の上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層に導電体からなるフローティングゲートを形成する工程と、前記フローティングゲートの上層に中間絶縁膜を形成する工程とを含む
請求項１記載の半導体不揮発性記憶装置の製造方法。
【請求項９】
前記電荷蓄積層を形成する工程が、前記半導体層の上層に電荷トラップを有する絶縁体を形成する工程である
請求項１記載の半導体不揮発性記憶装置の製造方法。
【請求項１０】
前記メモリトランジスタをＮＯＲ型に接続して形成する
請求項８または９に記載の半導体不揮発性記憶装置の製造方法。
【請求項１１】
前記メモリトランジスタをＮＡＮＤ型に接続して形成する
請求項８または９に記載の半導体不揮発性記憶装置の製造方法。
【請求項１２】
前記半導体層を形成する工程の前に、前記絶縁性基板上に消去ゲートを形成する工程と、前記消去ゲート上に下側ゲート絶縁膜を形成する工程とをさらに有する
請求項８または９に記載の半導体不揮発性記憶装置の製造方法。
【請求項１３】
電荷蓄積層を有するメモリトランジスタである第１トランジスタと、周辺回路用の第２トランジスタを有する半導体不揮発性記憶装置の製造方法であって、
表面を酸化シリコン膜で被覆されたシリコン基板である絶縁性基板あるいはガラスあるいはプラスチックからなる絶縁性基板上に、第１トランジスタ形成領域において前記第１トランジスタ用の第１チャネル形成領域を有する第１半導体層を形成し、第２トランジスタ形成領域において前記第２トランジスタ用の第２チャネル形成領域を有する第２半導体層を形成する工程と、
前記第１半導体層の上層に電荷蓄積層を形成し、前記第２半導体層の上層にゲート絶縁膜を形成する工程と、
前記電荷蓄積層の上方にコントロールゲートを形成し、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
前記第１チャネル形成領域に接続する第１ソース・ドレイン領域および前記第２チャネル形成領域に接続する第２ソース・ドレイン領域を形成する工程と
を有する半導体不揮発性記憶装置の製造方法。
【請求項１４】
前記第１半導体層の上層に電荷蓄積層を形成する工程が、第１半導体層の上層にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜の上層にフローティングゲートを形成する工程と、前記フローティングゲートの上層に中間絶縁膜を形成する工程とを含む
請求項１３記載の半導体不揮発性記憶装置の製造方法。
【請求項１５】
前記第１半導体層の上層に電荷蓄積層を形成工程が、第１半導体層の上層に電荷トラップを有する絶縁体を形成する工程である
請求項１３記載の半導体不揮発性記憶装置の製造方法。
【請求項１６】
電荷蓄積層を有する第１トランジスタと、周辺回路用の第２トランジスタを有する半導体不揮発性記憶装置の製造方法であって、
第１トランジスタ形成領域において、表面を酸化シリコン膜で被覆されたシリコン基板である絶縁性基板あるいはガラスあるいはプラスチックからなる絶縁性基板上に消去ゲートを形成する工程と、
前記消去ゲートの上層に下側ゲート絶縁膜を形成する工程と、
前記下側ゲート絶縁膜の上層に前記第１トランジスタ用の第１チャネル形成領域を有する第１半導体層を形成し、第２トランジスタ形成領域において前記基板上に前記第２トランジスタ用の第２チャネル形成領域を有する第２半導体層を形成する工程と、
前記第１半導体層の上層に電荷蓄積層を形成し、前記第２半導体層の上層にゲート絶縁膜を形成する工程と、
前記電荷蓄積層の上方にコントロールゲートを形成し、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、
前記第１チャネル形成領域に接続する第１ソース・ドレイン領域および前記第２チャネル形成領域に接続する第２ソース・ドレイン領域を形成する工程と
を有する半導体不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体不揮発性記憶装置の製造方法に関し、特にトランジスタのゲート電極とチャネル形成領域の間に電荷を蓄積する電荷蓄積層を有する半導体不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体不揮発性記憶装置の開発が盛んに行われており、フローティングゲート構造のフラッシュメモリを中心に、様々な構造、構成のものが研究および開発されている。このフラッシュメモリは、そのセル構成の観点からＮＡＮＤ型とＮＯＲ型に大きく分類される。
【０００３】
上記のうち、ＮＡＮＤ型はメモリセルを直列に複数個接続し、共通の選択トランジスタとビット線を持つ。例えばメモリセルを８個接続した場合、データ入出力用のコンタクト１／２個を８ビットのメモリセルで共有することになり、ビットあたり１／１６個のコンタクトを持つこととなる。同じく、選択ゲートおよびソース線もすべて８ビットで共有している。従って、上記のようにビット当たりの面積はメモリトランジスタの占有面積に近くなり、メモリセル面積は非常に小さい。その構造によりランダムアクセスはできないが、高集積化、大容量化および低コスト化の点で有利である。ＡＶ（オーディオ、ビデオ）用あるいはデータ保存用などの用途としては、低価格、大容量のフラッシュメモリが求められており、例えばＨＤＤ（ハードディスクドライブ）などの磁気記録手段の置き換えなどに適している。
【０００４】
一方、ＮＯＲ型は、その構造上ビット当たりのコンタクトが１／２個となり、ＮＡＮＤ型に比べて集積度の点では不利となっているが、高速のランダムアクセス読み出しが可能である利点がある。高速読み出し用途として、将来的には主記憶の一部とすることも期待されている。上記のＮＡＮＤ型、あるいはＮＯＲ型のメモリトランジスタとしては、フローティングゲート型でも、ＳＩＯＳ（またはＭＯＮＯＳ）型でもよい。
【０００５】
上記のＮＡＮＤ型およびＮＯＲ型の諸性能を比較した表を次に示す。
【０００６】
【表１】
2006013534.tif 000003
【０００７】
ここで、ＮＯＲ型メモリセルの回路図を図１５に示す。データの消去においては、コントロールゲートＣＧに低電圧Ｖcgを印加し、ソースＳに高電圧Ｖs を印加し、ビット線Ｂおよび基板Ｓｕｂは開放とする。これにより、ファウラー・ノルドハイム型トンネル現象によりフローティングゲート中の電子を引き抜き、データを消去する。この消去は、消去セクタ毎の一括消去が可能である。
【０００８】
一方、ＮＡＮＤ型メモリセルは、図１６に示すように、例えば８ビットのメモリトランジスタが直列に接続してＮＡＮＤ列を構成し、両端部に本ＮＡＮＤ列を選択するための選択トランジスタが形成されている。ＮＡＮＤ型メモリセルのデータの消去方法としては、ＮＡＮＤ列すべてのコントロールゲートＣＧに０Ｖを印加し、２つの選択トランジスタの選択ゲートＳＧ１、ＳＧ２、および基板Ｓｕｂに高電圧（例えば２０Ｖ）を印加する。また、ソースＳおよびビット線Ｂは開放とする。これにより、ＮＯＲ型と同様にファウラー・ノルドハイム型トンネル現象によりフローティングゲート中の電子を引き抜き、ＮＡＮＤ列全体のデータを一括消去する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記の問題点を鑑みてなされたものであり、従って、本発明は、消去電圧などの動作電圧について低電圧化が可能であり、低コスト化が可能である半導体不揮発性記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の半導体不揮発性記憶装置の製造方法は、電荷蓄積層を有するメモリトランジスタが接続された半導体不揮発性記憶装置の製造方法であって、ガラスあるいはプラスチックからなる絶縁性基板上にチャネル形成領域を有する半導体層を形成する工程と、前記半導体層の上層に電荷蓄積層を形成する工程と、前記電荷蓄積層の上方にコントロールゲートを形成する工程と、前記チャネル形成領域に接続するソース・ドレイン領域を形成する工程とを有し、前記メモリトランジスタとなる薄膜トランジスタを形成する。
【００１１】
上記の本発明の半導体不揮発性記憶装置の製造方法は、ガラスあるいはプラスチックからなる絶縁性基板上にチャネル形成領域を有する半導体層を形成し、半導体層の上層に電荷蓄積層を形成し、電荷蓄積層の上方にコントロールゲートを形成し、チャネル形成領域に接続するソース・ドレイン領域を形成する。これにより、コントロールゲートと半導体層中のチャネル形成領域の間に、電荷蓄積層を有するメモリトランジスタとなる薄膜トランジスタ（ＴＦＴ）をガラスあるいはプラスチックからなる低価格な絶縁性基板上に形成することができる。
【００１２】
上記の本発明の半導体不揮発性記憶装置の製造方法によれば、ガラスなどの低価格な絶縁性基板上に電荷蓄積層を有するメモリトランジスタとなるＴＦＴ形成するので、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタを有する半導体不揮発性記憶装置を、大幅に低コスト化して製造することができる。
【００１３】
上記の本発明の半導体不揮発性記憶装置の製造方法は、好適には、前記半導体層を形成する工程以降の工程を６００℃以下で行う。これにより、低コストであるが低融点であるガラスあるいはプラスチックからなる絶縁性基板を採用することができ、低コスト化を実現することができる。
【００１４】
上記の本発明の半導体不揮発性記憶装置の製造方法は、好適には、前記半導体層を形成する工程が、シリコン層を形成する工程と、エキシマレーザアニール法あるいは低温固相結晶化法により前記シリコン層を結晶化する工程とを含む。これにより、ＴＦＴのチャネル形成領域となる層として、ガラス基板あるいはプラスチック基板上に形成するのに適した低い温度のプロセスにより、膜中のトラップ密度を低減してゲートスイング値を低減することができる高性能な半導体層であるポリシリコン層あるいは準単結晶シリコン層を形成することができる。
【００１５】
上記の本発明の半導体不揮発性記憶装置の製造方法は、さらに好適には、前記シリコン層を形成する工程が、Si2H6 、あるいはSiH4を原料としたＣＶＤ（化学的気相成長）法により形成する工程である。ＣＶＤ法としては、減圧ＣＶＤ法、あるいはプラズマＣＶＤ法を好ましく使用することができる。Si2H6 、あるいはSiH4を原料とした減圧ＣＶＤ法、プラズマＣＶＤ法などのＣＶＤ法によれば、後のＥＬＡ工程などでレーザ光を照射する際、５００℃以下の低温プロセスで絶縁膜が飛散して孔が開いてしまう原因となる膜中への水素の取り込みが少ない条件でシリコン層を形成することができる。
【００１６】
上記の本発明の半導体不揮発性記憶装置の製造方法は、さらに好適には、前記シリコン層を形成する工程が、スパッタリング法により形成する工程である。スパッタリング法によれば、５００℃以下の低温プロセスでシリコン層を形成することができる。
【００１７】
上記の本発明の半導体不揮発性記憶装置の製造方法は、さらに好適には、前記電荷蓄積層を形成する工程が、前記半導体層の上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層に導電体からなるフローティングゲートを形成する工程と、前記フローティングゲートの上層に中間絶縁膜を形成する工程とを含む。これにより、ゲート絶縁膜および中間絶縁膜により電荷を導電性のフローティングゲート中に閉じ込め、保持するフローティングゲート型の半導体不揮発性記憶装置とすることができる。
【００１８】
上記の本発明の半導体不揮発性記憶装置の製造方法は、さらに好適には、前記電荷蓄積層を形成する工程が、前記半導体層の上層に電荷トラップを有する絶縁体を形成する工程である。これにより、電荷トラップを有する絶縁体中に電荷を蓄積する、例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）を有するＭＯＮＯＳ構造、あるいはＮＯ膜（窒化膜−酸化膜の積層絶縁膜）を有するＭＮＯＳ構造などの半導体不揮発性記憶装置を製造することができる。
【００１９】
上記の本発明の半導体不揮発性記憶装置の製造方法は、さらに好適には、前記メモリトランジスタをＮＯＲ型に接続して形成する。これにより、高速のランダムアクセス読み出しが可能で、消去セクタ毎の一括消去が可能なＮＯＲ型の半導体不揮発性記憶装置を製造することができる。
【００２０】
上記の本発明の半導体不揮発性記憶装置の製造方法は、さらに好適には、前記メモリトランジスタをＮＡＮＤ型に接続して形成する。高集積化、大容量化および低コスト化の点で有利であるＮＡＮＤ型の半導体不揮発性記憶装置を製造することができる。
【００２１】
上記の本発明の半導体不揮発性記憶装置の製造方法は、さらに好適には、前記半導体層を形成する工程の前に、前記絶縁性基板上に消去ゲートを形成する工程と、前記消去ゲート上に下側ゲート絶縁膜を形成する工程とをさらに有する。これにより、消去ゲートに消去電圧（例えば正電圧）を印加することにより、データを消去することが可能となり、メモリアレイ全体あるいはブロック単位でこの消去ゲートを共有することでメモリアレイ全体あるいはブロック単位の消去セクタ毎の一括消去が可能も可能となる半導体不揮発性記憶装置を製造することができる。
【００２２】
さらに、上記の目的を達成するため、本発明の半導体不揮発性記憶装置の製造方法は、電荷蓄積層を有するメモリトランジスタである第１トランジスタと、周辺回路用の第２トランジスタを有する半導体不揮発性記憶装置の製造方法であって、表面を酸化シリコン膜で被覆されたシリコン基板である絶縁性基板あるいはガラスあるいはプラスチックからなる絶縁性基板上に、第１トランジスタ形成領域において前記第１トランジスタ用の第１チャネル形成領域を有する第１半導体層を形成し、第２トランジスタ形成領域において前記第２トランジスタ用の第２チャネル形成領域を有する第２半導体層を形成する工程と、前記第１半導体層の上層に電荷蓄積層を形成し、前記第２半導体層の上層にゲート絶縁膜を形成する工程と、前記電荷蓄積層の上方にコントロールゲートを形成し、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、前記第１チャネル形成領域に接続する第１ソース・ドレイン領域および前記第２チャネル形成領域に接続する第２ソース・ドレイン領域を形成する工程とを有する。
【００２３】
上記の本発明の半導体不揮発性記憶装置の製造方法によれば、ＴＦＴ構造のメモリトランジスタと周辺回路用トランジスタとを、同一基板上に同時に形成することができ、ＴＦＴで構成されるＣＭＯＳなどの論理ゲートなどを同一基板上に形成することで多彩で多機能なマイクロシステムオンチップを製造することが可能となる。ガラスなどの低価格な絶縁性基板上に電荷蓄積層を有するメモリトランジスタとなるＴＦＴ形成するので、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタを有する半導体不揮発性記憶装置を、大幅に低コスト化して製造することができる。基板として表面を酸化シリコン膜で被覆されたシリコン基板を用いる場合には、ゲート絶縁膜あるいはトンネル絶縁膜の形成工程などにおいて熱酸化法などの高温プロセスを用いることが可能となり、高品質なゲート絶縁膜あるいはトンネル絶縁膜を形成することが可能である。
【００２４】
さらに、上記の目的を達成するため、本発明の半導体不揮発性記憶装置の製造方法は、電荷蓄積層を有する第１トランジスタと、周辺回路用の第２トランジスタを有する半導体不揮発性記憶装置の製造方法であって、第１トランジスタ形成領域において、表面を酸化シリコン膜で被覆されたシリコン基板あるいはガラスあるいはプラスチックからなる絶縁性基板上に消去ゲートを形成する工程と、前記消去ゲートの上層に下側ゲート絶縁膜を形成する工程と、前記下側ゲート絶縁膜の上層に前記第１トランジスタ用の第１チャネル形成領域を有する第１半導体層を形成し、第２トランジスタ形成領域において前記基板上に前記第２トランジスタ用の第２チャネル形成領域を有する第２半導体層を形成する工程と、前記第１半導体層の上層に電荷蓄積層を形成し、前記第２半導体層の上層にゲート絶縁膜を形成する工程と、前記電荷蓄積層の上方にコントロールゲートを形成し、前記ゲート絶縁膜の上方にゲート電極を形成する工程と、前記第１チャネル形成領域に接続する第１ソース・ドレイン領域および前記第２チャネル形成領域に接続する第２ソース・ドレイン領域を形成する工程とを有する。
【００２５】
上記の本発明の半導体不揮発性記憶装置の製造方法によれば、ＴＦＴ構造のメモリトランジスタと周辺回路用トランジスタとを、同一基板上に同時に形成することができ、メモリトランジスタとしては消去ゲートを有する構造として形成することができる。これにより、ＮＡＮＤ型のＴＦＴメモリトランジスタでは困難であったメモリアレイ全体あるいはブロック単位で共有する構造を有し、メモリアレイ全体あるいはブロック単位の消去セクタ毎の一括消去が可能である半導体不揮発性記憶装置を製造することができる。ガラスなどの低価格な絶縁性基板上に電荷蓄積層を有するメモリトランジスタとなるＴＦＴ形成するので、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタを有する半導体不揮発性記憶装置を、大幅に低コスト化して製造することができる。基板として表面を酸化シリコン膜で被覆されたシリコン基板を用いる場合には、ゲート絶縁膜あるいはトンネル絶縁膜の形成工程などにおいて熱酸化法などの高温プロセスを用いることが可能となり、高品質なゲート絶縁膜あるいはトンネル絶縁膜を形成することが可能である。
【発明の効果】
【００２６】
本発明の半導体不揮発性記憶装置の製造方法によれば、上記の本発明の半導体不揮発性記憶装置を容易に製造することができ、ガラスなどの低価格な絶縁性基板上に電荷蓄積層を有するメモリトランジスタとなるＴＦＴ形成するので、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタを有する半導体不揮発性記憶装置を、大幅に低コスト化して製造することができる。また、半導体層の下層に下側ゲート絶縁膜を介して消去ゲートを有する構造を形成でき、メモリアレイ全体あるいはブロック単位で消去ゲートを共有する構造とすることで、メモリアレイ全体あるいはブロック単位の消去セクタ毎の一括消去が可能な、集積度の点で有利なＮＡＮＤ型の半導体不揮発性記憶装置を製造できる。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明の半導体不揮発性記憶装置の製造方法の実施の形態について、図面を参照して下記に説明する。
【００２８】
第１実施形態
図１は本実施形態の半導体不揮発性記憶装置の断面図である。図面上左側の領域にメモリトランジスタが形成されている。例えば、無アルカリガラスなどのガラス基板、あるいはプラスチック基板からなる絶縁性基板１０の上層に、例えば窒化シリコンあるいは酸化シリコンからなる下地絶縁膜２０が形成されており、その上層に例えばポリシリコンからなり、チャネル形成領域を有する半導体層３１ｂが形成されている。
【００２９】
半導体層３１ｂの上層に、例えば酸化シリコンからなる薄膜のトンネル絶縁膜２２ａが形成されており、その上層に、例えばポリシリコンからなるフローティングゲート３２ａが形成されており、その上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）あるいは酸化シリコン膜からなる中間絶縁膜２３ａが形成されており、その上層に例えばポリシリコンからなるコントロールゲート３３ａが形成されている。また、半導体層３１ｂ中には、チャネル形成領域に接続する図示しないソース・ドレイン拡散層が形成されている。これによりコントロールゲート３３ａと半導体層３１ｂ中のチャネル形成領域の間に、絶縁膜により絶縁されたフローティングゲート３２ａを有するＴＦＴ構造の電界効果トランジスタとなる。
【００３０】
上記の構造の電界効果トランジスタは、フローティングゲート３２ａは膜中に電荷を保持する機能を持ち、トンネル絶縁膜２２ａおよび中間絶縁膜２３ａは電荷をフローティングゲート３２ａ中に閉じ込める役割を持つ。コントロールゲート３３ａおよび半導体層３１ｂ中の図示しないソース・ドレイン拡散層に適当な電圧を印加することにより、ファウラ−・ノルドハイム型トンネル電流が生じ、トンネル絶縁膜２２ａを通して半導体層３１ｂからフローティングゲート３２ａへ電子が注入され、あるいはフローティングゲート３２ａから半導体層３１ｂへ電子が放出される。フローティングゲート３２ａ中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタの閾値電圧が変化してデータの記憶が可能となるメモリトランジスタとなる。例えば、フローティングゲート３２ａ中に電荷を蓄積することでデータの消去を行い、また、フローティングゲート３２ａ中に蓄積した電荷を放出することでデータを書き込みすることができる。
【００３１】
一方、図面上右側の領域には周辺回路トランジスタが形成されている。上記のメモリトランジスタが形成されている基板１０の上層に、例えば窒化シリコンあるいは酸化シリコンからなる下地絶縁膜２０が形成されており、その上層に例えばポリシリコンからなり、チャネル形成領域を有する半導体層３１ｂが形成されている。半導体層３１ｂの上層に、例えば酸化シリコンとＯＮＯ膜の積層絶縁膜、あるいは酸化シリコン膜からなる薄膜のゲート絶縁膜２５ａが形成されており、その上層に、例えばポリシリコンからなるゲート電極３３ａ’が形成されている。また、半導体層３１ｂ中には、チャネル形成領域に接続する図示しないソース・ドレイン拡散層が形成されている。これによりＴＦＴ構造の電界効果トランジスタとなる。
【００３２】
上記の半導体不揮発性記憶装置は、ガラス基板などの低価格な基板を使用することにより大幅な低コスト化を実現できる。また、ガラス基板などの絶縁性基板上に形成したＴＦＴは、トランジスタの接合容量をほぼゼロにすることができ、また、完全空乏型であるために空乏層容量が無視できるほど小さく、ゲートスイング値は半導体層中のトラップ密度のみにより決まり、鋭い反転特性が得られ、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタとすることができる。特に、半導体層３１ｂをポリシリコンあるいは準単結晶シリコンにより形成することで、半導体層中のトラップ密度を低減でき、ゲートスイング値を低減して消去電圧などの電圧についてさらに低電圧化が可能である。
【００３３】
また、上記の半導体不揮発性記憶装置は、周辺回路トランジスタも同一基板上に形成されており、基板上に微細な回路を低コストで集積することが可能となる。ＴＦＴで構成されるＣＭＯＳなどの論理ゲートなどを同一基板上に形成することで多彩で多機能なマイクロシステムオンチップを実現できる。
【００３４】
上記の周辺回路トランジスタのゲート電極は、ポリシリコンにより形成される場合、図２（ａ）に示すように、ゲート幅Ｗをゲート長Ｌおよびゲートを形成するポリシリコンの平均粒径Ｌ’よりも大きく形成されている。これにより、周辺回路トランジスタの特性を上げ、特性の均一性がよくすることができる。周辺回路用トランジスタをＣＭＯＳで形成する場合には、容易に微細ルールにより形成することができる。図２（ｂ）はゲート幅Ｗが図２（ａ）よりも小さく、ゲート長Ｌおよびゲートを形成するポリシリコンの平均粒径Ｌ’と同程度の場合を示しており、周辺回路トランジスタの特性およびその均一性はよくない。
【００３５】
図３（ａ）は、図１に示す構造を有するメモリトランジスタをＮＯＲ型に接続した半導体不揮発性記憶装置の等価回路図である。２個のメモリトランジスタＭＴ1 およびＭＴ2 のコントロールゲートはｎ番目のワード線Ｗn に接続し、ソースは接地に開放（Ｇ−Ｏ）されるか、ソース電位が与えられる。また、ドレインはｎ番目のビット線Ｂn およびｎ＋１番目のビット線Ｂn+1 にそれぞれ接続される。また、別の２個のメモリトランジスタＭＴ3 およびＭＴ4 も上記と同様にワード線、ビット線に接続されている。
【００３６】
上記のＮＯＲ型半導体不揮発性記憶装置におけるデータ消去方法としては、図３（ｂ）に示すように、コントロールゲートＣＧに低電圧Ｖcg を印加し、ソースＳには高電圧Ｖs を印加し、ビット線Ｂは開放とする。このようにして、ファウラー・ノルドハイム型トンネル現象によりフローティングゲート中の電子を引き抜くソース消去動作によりデータ消去が可能であり、またＮＯＲ型であることからメモリアレイ全体、あるいは消去セクタ毎の一括消去することができる。
【００３７】
次に、上記の本実施形態の半導体不揮発性記憶装置の製造方法について説明する。まず、図４（ａ）に示すように、無アルカリガラスなどのガラス基板、あるいはプラスチック基板からなる絶縁性基板１０を使用する。以降の工程においては、上記のガラス基板のような低融点の基板を使用する場合、工程温度を６００℃以下にして行い、例えば、絶縁膜の形成においては、スパッタリング法、あるいは化学的気相成長（Chemical Vapor Deposition ；以下ＣＶＤと呼ぶ）法により行う。この絶縁性基板１０上に、例えばプラズマエンハンストＣＶＤ法、あるいはスパッタリング法により酸化シリコンあるいは窒化シリコンなどを例えば窒化シリコンの場合には２００ｎｍ、酸化シリコンの場合には４００ｎｍの膜厚で堆積させ、下地絶縁膜２０を形成する。
【００３８】
次に、図４（ｂ）に示すように、下地絶縁膜２０の上層に、例えばスパッタリング法あるいはＣＶＤ法などによりアモルファスシリコンを膜厚４０ｎｍで堆積させ、半導体層３１を形成する。特に、スパッタリング法あるいは減圧ＣＶＤ法によれば、後のＥＬＡ工程などでレーザ光を照射する際、絶縁膜が飛散して孔が開いてしまう原因となる膜中への水素の取り込みが少なくなるので好ましい。さらに、SiH4あるいはSi2H6 を原料とした減圧ＣＶＤ法によれば、５００℃以下の低温プロセスでシリコン層を形成することができる。
【００３９】
次に、図４（ｃ）に示すように、例えばＥＬＡ処理によりアモルファスシリコンの半導体層３１を結晶化し、ポリシリコンの半導体層３１ａとする。ＥＬＡ処理としては、様々なビームショット法が考えられるが、トップゲートのＴＦＴではシリコン膜の平坦性、平滑性、および均一性が重要視され、チップ一括毎のシングルショットもしくはマルチショットが好ましい。また、基板を加熱することにより結晶性を向上させて結晶化できる。例えば４００℃で３００ｍＪ／ｃｍ2 のエネルギーで５ショット、均一な２×２ｃｍ2 のエキシマレーザビームでステップ・アンド・リピートＥＬＡ処理を行う。また、この結晶化は低温固相結晶化法（ＳＰＣ）、あるいはＳＰＣ処理後のＥＬＡ処理などによって行うこともできる。
【００４０】
次に、図５（ｄ）に示すように、レジスト膜をパターニングしてフォトリソグラフィー処理により半導体層３１ａをパターニングし、アイランド状に素子分離した半導体層３１ｂを形成する。ＴＦＴ構造であることから、シリコンウェハ上に形成する従来の半導体装置で通常用いられるＬＯＣＯＳ法などの素子分離法と比較して、容易に素子分離を行うことができる。
【００４１】
次に、図５（ｅ）に示すように、例えばプラズマＣＶＤ法により酸化シリコンを約９ｎｍの膜厚で堆積させ、トンネル絶縁膜２２を形成する。トンネル絶縁膜２２としては特に高品質な膜が要求され、低温プロセスで形成するためには、ＥＣＲ（Electron Cyclotron Resonance）型のプラズマＣＶＤ法により形成することが好ましい。
【００４２】
次に、図５（ｆ）に示すように、トンネル絶縁膜２２の上層に、例えばＣＶＤ法により導電性不純物を含有するポリシリコンを堆積させ、フローティングゲート用層３２を形成する。あるいは、ポリシリコンを堆積させた後に導電性不純物をイオン注入してもよい。
【００４３】
次に、図６（ｇ）に示すように、メモリトランジスタ形成領域を保護するレジスト膜Ｒ１をフォトリソグラフィー工程によりパターニング形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施して、周辺回路トランジスタ形成領域に堆積させたフローティングゲート用層３２を除去する。
【００４４】
次に、図６（ｈ）に示すように、レジスト膜Ｒ１を除去した後、例えばフローティングゲート用層３２を被覆して全面に例えばＣＶＤ法によりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）、あるいは酸化シリコン膜を堆積させ、中間絶縁膜２３を形成する。このとき、周辺回路トランジスタ形成領域ではトンネル絶縁膜２２と中間絶縁膜２３とが積層して、周辺回路トランジスタのゲート絶縁膜２５となる。
【００４５】
次に、図６（ｉ）に示すように、中間絶縁膜２３の上層に例えばＣＶＤ法によりポリシリコンを堆積させコントロールゲート用層３３を形成する。
【００４６】
次に、図７（ｊ）に示すように、メモリトランジスタのコントロールゲートおよび周辺回路トランジスタのゲート電極のパターンを有するレジスト膜Ｒ２をフォトリソグラフィー工程によりパターニング形成する。
【００４７】
次に、図７（ｋ）に示すように、レジスト膜Ｒ２をマスクとしてＲＩＥなどのエッチングを施し、メモリトランジスタ形成領域において、コントロールゲート３３ａ、中間絶縁膜２３ａ、フローティングゲート３２ａ、およびトンネル絶縁膜２２ａを自己整合的にパターニング形成する。同時に、周辺回路トランジスタ形成領域においては、ゲート電極３３ａ’、ゲート絶縁膜２５ａを自己整合的にパターニング形成する。
【００４８】
次に、レジスト膜Ｒ２を除去した後、コントロールゲート３３ａ、ゲート電極３３ａ’をマスクとして、ソース・ドレイン拡散層形成領域に、例えばＰを例えば２×１０15ions/cm2 のドーズ量でイオン注入し、図示しないソース・ドレイン拡散層を形成し、さらにＥＬＡ法あるいはガラスが溶融しない条件の例えばライン状走査によるＲＴＡ（Rapid Thermal Annealing ）法によりアニール処理を行い、ソース・ドレイン拡散層の不純物イオンを活性化する。以上で、図１に示す装置を形成できる。この後の工程としては、コントロールゲートを被覆して層間絶縁膜を形成し、コンタクトなどを開口して、ビット線などの上層配線を形成し、所望の半導体不揮発性記憶装置とすることができる。
【００４９】
上記の本実施形態の半導体不揮発性記憶装置の製造方法によれば、ガラスなどの低価格な絶縁性基板上に電荷蓄積層を有するメモリトランジスタとなるＴＦＴ形成するので、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタを有する半導体不揮発性記憶装置を、大幅に低コスト化して製造することができる。周辺回路トランジスタを同時に同一基板上に形成しているので、ＴＦＴで構成されるＣＭＯＳなどの論理ゲートなどを同一基板上に形成でき、多彩で多機能なマイクロシステムオンチップを製造することが可能となる。
【００５０】
上記の本実施形態においては、基板として表面を酸化シリコン膜で被覆されたシリコン基板を用いることも可能である。この場合、シリコン基板中にはチャネル形成領域を形成しないことから、低品質であって通常のＭＯＳＬＳＩ用シリコン基板に比べて１／２〜１／３の価格のシリコン基板が使用可能であるので、大幅な低コスト化を実現できる。また、熱酸化法などの高温プロセスを採用できるので、高品質はゲート絶縁膜、トンネル絶縁膜を形成することが可能となる。
【００５１】
第２実施形態
図８は本実施形態の半導体不揮発性記憶装置の断面図である。例えば、無アルカリガラスなどのガラス基板、あるいはプラスチック基板からなる絶縁性基板１０の上層に、例えば窒化シリコンあるいは酸化シリコンからなる下地絶縁膜２０が形成されており、その上層に例えばポリシリコンあるいは準単結晶シリコンからなり、チャネル形成領域を有する半導体層３１ｂが形成されている。半導体層３１ｂの上層に、例えば酸化シリコンからなる薄膜のトンネル絶縁膜（ボトム絶縁膜）２２ａが形成されており、その上層に、例えば窒化シリコンからなる電荷トラップ絶縁膜２４ａが形成されており、その上層に、例えば酸化シリコンからなるトップ絶縁膜２３ａが形成されている。ボトム絶縁膜２２ａ、電荷トラップ絶縁膜２４ａ、およびトップ絶縁膜２３ａから、膜中に電荷トラップ準位を有していて電荷蓄積能を有する積層絶縁膜が形成されている。トップ絶縁膜２３ａの上層に、例えばポリシリコンからなるコントロールゲート３３ａが形成されている。また、半導体層３１ｂ中には、チャネル形成領域に接続する図示しないソース・ドレイン拡散層が形成されている。これによりコントロールゲート３３ａと半導体層３１ｂ中のチャネル形成領域の間に、電荷蓄積能を有する積層絶縁膜を有する電界効果トランジスタであり、電荷蓄積層がＯＮＯ膜であるＭＯＮＯＳ構造のメモリトランジスタとなる。
【００５２】
上記の構造の電界効果トランジスタにおいては、ボトム絶縁膜２２ａ、電荷トラップ絶縁膜２４ａ、およびトップ絶縁膜２３ａからなる積層絶縁膜は、膜中に電荷を保持する機能を持つ。コントロールゲート３３ａおよび半導体層３１ｂ中の図示しないソース・ドレイン拡散層に適当な電圧を印加することにより、ファウラ−・ノルドハイム型トンネル電流が生じ、ボトム絶縁膜２２ａを通して半導体層３１ｂから注入された電荷が電荷トラップ絶縁膜２４ａ中の電荷トラップ準位あるいは電荷トラップ絶縁膜２４ａとトップ絶縁膜２３ａとの界面の電荷トラップ準位などにトラップされ、あるいはこれらのトラップ準位からボトム絶縁膜２２ａを通して電荷が放出される。積層絶縁膜中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタの閾値電圧が変化してデータの記憶が可能となるメモリトランジスタとなる。例えば、積層絶縁膜中に電荷を蓄積することでデータの消去を行い、また、積層絶縁膜中に蓄積した電荷を放出することでデータを書き込みすることができる。
【００５３】
上記の半導体不揮発性記憶装置は、第１実施形態同様、ガラス基板などの低価格な基板を使用することにより大幅な低コスト化を実現でき、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタとすることができる。特に、半導体層３１ｂをポリシリコンあるいは準単結晶シリコンにより形成することで、半導体層中のトラップ密度を低減でき、ゲートスイング値を低減して消去電圧などの電圧についてさらに低電圧化が可能である。
【００５４】
上記の本実施形態の半導体不揮発性記憶装置は、第１実施形態の製造方法において、ポリシリコンのフローティングゲート用層に替えて例えばＣＶＤ法により窒化シリコンを堆積させて電荷トラップ絶縁膜２４ａを形成する他は、第１実施形態の製造方法と同様にして形成することができる。ＯＮＯ膜の中間絶縁膜に替えて例えばＣＶＤ法により酸化シリコンを堆積させてトップ絶縁膜２３ａを形成してもよい。
【００５５】
上記の本実施形態においては、基板として表面を酸化シリコン膜で被覆されたシリコン基板を用いることも可能である。この場合、シリコン基板中にはチャネル形成領域を形成しないことから、低品質であって通常のＭＯＳＬＳＩ用シリコン基板に比べて１／２〜１／３の価格のシリコン基板が使用可能であるので、大幅な低コスト化を実現できる。また、熱酸化法などの高温プロセスを採用できるので、高品質はゲート絶縁膜、トンネル絶縁膜を形成することが可能となる。
【００５６】
第３実施形態
図９は本実施形態の半導体不揮発性記憶装置の断面図である。電荷蓄積層として、平均粒径２〜５ｎｍの導電体からなるナノクリスタル３２ｃを内部に保持する絶縁体２２ａ、２３ａが形成されている点を除いては、実質的に第２実施形態の半導体不揮発性記憶装置と同様であり、ガラス基板などの低価格な基板を使用することにより大幅な低コスト化を実現でき、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタとすることができる。特に、半導体層３１ｂをポリシリコンあるいは準単結晶シリコンにより形成することで、半導体層中のトラップ密度を低減でき、ゲートスイング値を低減して消去電圧などの電圧についてさらに低電圧化が可能である。
【００５７】
上記の本実施形態の半導体不揮発性記憶装置は、第１実施形態の製造方法において、トンネル絶縁膜の形成工程から、中間絶縁膜の形成工程までの工程の替わりに、トンネル絶縁膜２２ａおよび中間絶縁膜２３ａに相当する酸化シリコン膜をまず形成し、膜中の下層からの距離が数ｎｍのファウラー・ノルドハイム型トンネル電流が発生できるような位置となるように上面からエネルギーを制御してシリコンイオンをイオン注入して、トンネル絶縁膜２２ａおよび中間絶縁膜２３ａに相当する酸化シリコン膜中にナノクリスタル２１ｃを形成する他は、第１実施形態の製造方法と同様にして形成することができる。
【００５８】
第４実施形態
図１０は本実施形態の半導体不揮発性記憶装置の断面図である。例えば、無アルカリガラスなどのガラス基板、あるいはプラスチック基板からなる絶縁性基板１０の上層に、例えば窒化シリコンあるいは酸化シリコンからなる下地絶縁膜２０が形成されており、その上層に例えばＣｒ、Ｍｏなどの金属、あるいはポリシリコンなどの導電体からなる消去ゲート３０が形成されている。その上層に、例えば酸化シリコンからなる下側ゲート絶縁膜２１が形成されている。その上層に、例えばポリシリコンからなり、チャネル形成領域を有する半導体層３１ｂが形成されている。
【００５９】
半導体層３１ｂの上層に、例えば酸化シリコンからなる薄膜のトンネル絶縁膜２２ａが形成されており、その上層に、例えばポリシリコンからなるフローティングゲート３２ａが形成されており、その上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）からなる中間絶縁膜２３ａが形成されており、その上層に例えばポリシリコンからなるコントロールゲート３３ａが形成されている。また、半導体層３１ｂ中には、チャネル形成領域に接続する図示しないソース・ドレイン拡散層が形成されている。これによりコントロールゲート３３ａと半導体層３１ｂ中のチャネル形成領域の間に、絶縁膜により絶縁されたフローティングゲート３２ａを有するＴＦＴ構造の電界効果トランジスタとなる。
【００６０】
上記の構造の電界効果トランジスタは、フローティングゲート３２ａは膜中に電荷を保持する機能を持ち、トンネル絶縁膜２２ａおよび中間絶縁膜２３ａは電荷をフローティングゲート３２ａ中に閉じ込める役割を持つ。コントロールゲート３３ａおよび半導体層３１ｂ中の図示しないソース・ドレイン拡散層に適当な電圧を印加することにより、ファウラ−・ノルドハイム型トンネル電流が生じ、トンネル絶縁膜２２ａを通して半導体層３１ｂからフローティングゲート３２ａへ電子が注入され、あるいはフローティングゲート３２ａから半導体層３１ｂへ電子が放出される。フローティングゲート３２ａ中に電荷が蓄積されると、この蓄積電荷による電界が発生するため、トランジスタの閾値電圧が変化してデータの記憶が可能となるメモリトランジスタとなる。例えば、フローティングゲート３２ａ中に電荷を蓄積することでデータの消去を行い、また、フローティングゲート３２ａ中に蓄積した電荷を放出することでデータを書き込みすることができる。
【００６１】
上記の半導体不揮発性記憶装置は、半導体層３１ｂの下層に下側ゲート絶縁膜２１を介して消去ゲート３０を有する。消去ゲート３０に消去電圧（例えば正電圧）を印加することにより、データを消去することができる。さらに、この消去ゲート３０は隣接するメモリトランジスタの消去ゲートと接続して形成することで、メモリアレイ全体あるいはブロック単位で共有する構造とし、メモリアレイ全体あるいはブロック単位の消去セクタ毎の一括消去が可能である。
【００６２】
図１１は、図１０に示す構造を有するメモリトランジスタを８ビット直列に接続したＮＡＮＤ型の半導体不揮発性記憶装置の等価回路図である。８ビットのメモリトランジスタで構成されるＮＡＮＤ列の両端部には本ＮＡＮＤ列を選択するための２個の選択トランジスタが配置されている。本ＮＡＮＤ列のソース・ドレイン拡散層の一方はビット線Ｂへ、他方はソース線Ｓへ接続される。また、消去ゲートは８ビット間で接続して形成されている。消去ゲートは、メモリアレイ全体、あるいはブロック単位で共有する構造とすることができる。メモリトランジスタを接続する個数としては、８個に限定されず、いくつでもよい。
【００６３】
上記のＮＡＮＤ型半導体不揮発性記憶装置においては、データ入出力用のコンタクト１／２個を８ビットのメモリセルで共有する構成となり、ビットあたり１／１６個のコンタクトを持つこととなる。同様に、選択ゲートおよびソース線もすべて８ビットで共有しており、ビット当たりの面積はメモリトランジスタの占有面積に近くなり、メモリセル面積は非常に小さくでき、高集積化、大容量化および低コスト化の点で有利となる。
【００６４】
上記のＮＡＮＤ型半導体不揮発性記憶装置におけるデータ消去方法としては、図１１に示すように、ＮＡＮＤ列すべてのコントロールゲートＣＧに０Ｖあるいは低電圧Ｖcgを印加し、２つの選択トランジスタの選択ゲートＳＧ１、ＳＧ２に高電圧Ｖ1 、Ｖ2 を印加する。さらに、消去ゲートＢＧにも高電圧Ｖbgを印加する。また、ソースＳおよびビット線Ｂは開放とする。これにより、ＮＯＲ型と同様にファウラー・ノルドハイム型トンネル現象によりフローティングゲート中の電子を引き抜き、ＮＡＮＤ列全体のデータを一括消去することができる。
【００６５】
かかる構造の半導体不揮発性記憶装置は、ガラス基板などの低価格な基板を使用することにより大幅な低コスト化を実現でき、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタとすることができる。特に、半導体層３１ｂをポリシリコンあるいは準単結晶シリコンにより形成することで、半導体層中のトラップ密度を低減でき、ゲートスイング値を低減して消去電圧などの電圧についてさらに低電圧化が可能である。また、集積度の点で有利なＮＡＮＤ型のメモリセルを有し、消去ゲートを有することによりデータの一括消去が可能な半導体不揮発性記憶装置である。
【００６６】
一般に、ソース・ドレインの下層に絶縁体（下側ゲート絶縁膜２１）を介して導電体（消去ゲート３０）を有する構造は、両者間に容量を発生させ、読み出し速度の低下の原因となるが、ＴＦＴ構造とすることで接合容量がゼロに近く、ソース・ドレインと導電体（消去ゲート３０）の間の絶縁体（下側ゲート絶縁膜２１）の膜厚を厚くすることで、消去電圧は高くなるが、上記の容量を小さくすることができる。また、ＡＶ用途、データストレージ用途においては、コストおよび大容量化が優先し、読み出し速度の要求はそれほど強くない場合も多い。
【００６７】
次に、上記の本実施形態の半導体不揮発性記憶装置の製造方法について説明する。まず、図１２（ａ）に示すように、無アルカリガラスなどのガラス基板、あるいはプラスチック基板からなる絶縁性基板１０を使用する。以降の工程においては、上記のガラス基板のような低融点の基板を使用する場合、工程温度を６００℃以下にして行い、例えば、絶縁膜の形成においては、スパッタリング法、あるいは化学的気相成長（Chemical Vapor Deposition ；以下ＣＶＤと呼ぶ）法により行う。この絶縁性基板１０上に、例えばＣＶＤ法により酸化シリコンあるいは窒化シリコンなどを堆積させ、下地絶縁膜２０を形成する。次に、その上層に例えばスパッタリング法によりＣｒ、Ｍｏなどの金属を堆積させ、あるいはスパッタリング法、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）法、減圧ＣＶＤ法などによりポリシリコンを堆積させ、消去ゲート３０を形成する。次に、その上層に、例えばスパッタリング法あるいはＰＥＣＶＤ法（好ましくはバイアスＥＣＲ（Electron Cyclotron Resonance）型のＰＥＣＶＤ法）などにより、酸化シリコンあるいは窒化シリコンなどの絶縁体を例えば膜厚２０ｎｍで堆積させ、下側ゲート絶縁膜２１を形成する。この下側ゲート絶縁膜２１の膜厚が薄いほど、消去電圧を低く設定することができる。
【００６８】
次に、図１２（ｂ）に示すように、下側ゲート絶縁膜２１の上層に、例えばスパッタリング法あるいはＣＶＤ法などによりアモルファスシリコンを膜厚４０ｎｍで堆積させ、半導体層３１を形成する。特に、スパッタリング法あるいは減圧ＣＶＤ法によれば、後のＥＬＡ工程などでレーザ光を照射する際、絶縁膜が飛散して孔が開いてしまう原因となる膜中への水素の取り込みが少なくなるので好ましい。さらに、SiH4 あるいはSi2H6 を原料とした減圧ＣＶＤ法によれば、５００℃以下の低温プロセスでシリコン層を形成することができる。
【００６９】
次に、図１２（ｃ）に示すように、例えばＥＬＡ処理によりアモルファスシリコンの半導体層３１を結晶化し、ポリシリコンの半導体層３１ａとする。ＥＬＡ処理としては、様々なビームショット法が考えられるが、トップゲートのＴＦＴではシリコン膜の平坦性、平滑性、および均一性が重要視され、チップ一括毎のシングルショットもしくはマルチショットが好ましい。また、下層に消去ゲート３０を有しており、熱効率がよくないので、基板を加熱することにより結晶性もよくエネルギー効率もよく結晶化できる。例えば４００℃で３００ｍＪ／ｃｍ2 のエネルギーで５ショット、均一な２×２ｃｍ2 のエキシマレーザビームでステップ・アンド・リピートＥＬＡ処理を行う。また、この結晶化は低温固相結晶化法（ＳＰＣ）、あるいはＳＰＣ処理後のＥＬＡ処理などによって行うこともできる。
【００７０】
次に、図１３（ｄ）に示すように、レジスト膜をパターニングしてフォトリソグラフィー処理により半導体層３１ａをパターニングし、アイランド状に素子分離した半導体層３１ｂを形成する。ＴＦＴ構造であることから、シリコンウェハ上に形成する従来の半導体装置で通常用いられるＬＯＣＯＳ法などの素子分離法と比較して、容易に素子分離を行うことができる。
【００７１】
次に、図１３（ｅ）に示すように、例えばプラズマＣＶＤ法により酸化シリコンを約９ｎｍの膜厚で堆積させ、トンネル絶縁膜２２を形成する。トンネル絶縁膜２２としては特に高品質な膜が要求され、低温プロセスで形成するためには、ＥＣＲ（Electron Cyclotron Resonance）型のプラズマＣＶＤ法により形成することが好ましい。
【００７２】
次に、図１３（ｆ）に示すように、トンネル絶縁膜２２の上層に、例えばＣＶＤ法により導電性不純物を含有するポリシリコンを堆積させ、フローティングゲート用層３２を形成する。あるいは、ポリシリコンを堆積させた後に導電性不純物をイオン注入してもよい。次に、例えばフローティングゲート用層３２を被覆して全面に例えばＣＶＤ法によりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）を堆積させ、中間絶縁膜２３を形成する。次に、中間絶縁膜２３の上層に例えばＣＶＤ法によりポリシリコンを堆積させコントロールゲート用層３３を形成する。
【００７３】
次に、フォトリソグラフィー工程によりパターニングして、コントロールゲート３３ａ、中間絶縁膜２３ａ、フローティングゲート３２ａ、およびトンネル絶縁膜２２ａを自己整合的にパターニング形成する。次に、コントロールゲートをマスクとしてソース・ドレイン拡散層形成領域に、例えばＰを例えば２×１０15ions/cm2 のドーズ量でイオン注入し、図示しないソース・ドレイン拡散層を形成し、さらにＥＬＡ法あるいはガラスが溶融しない条件の例えばライン状走査によるＲＴＡ（Rapid Thermal Annealing ）法によりアニール処理を行い、ソース・ドレイン拡散層の不純物イオンを活性化する。以上で、図１０に示す装置を形成できる。この後の工程としては、コントロールゲートを被覆して層間絶縁膜を形成し、コンタクトなどを開口して、ビット線などの上層配線を形成し、所望の半導体不揮発性記憶装置とすることができる。
【００７４】
上記の本実施形態の半導体不揮発性記憶装置の製造方法によれば、ガラスなどの低価格な絶縁性基板上に電荷蓄積層を有するメモリトランジスタとなるＴＦＴ形成するので、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタを有する半導体不揮発性記憶装置を、大幅に低コスト化して製造することができる。また、半導体層の下層に下側ゲート絶縁膜を介して消去ゲートを有する構造を形成でき、メモリアレイ全体あるいはブロック単位で消去ゲートを共有する構造とすることで、メモリアレイ全体あるいはブロック単位の消去セクタ毎の一括消去が可能な、集積度の点で有利なＮＡＮＤ型の半導体不揮発性記憶装置を製造できる。
【００７５】
上記の本実施形態においては、基板として表面を酸化シリコン膜で被覆されたシリコン基板を用いることも可能である。この場合、シリコン基板中にはチャネル形成領域を形成しないことから、低品質であって通常のＭＯＳＬＳＩ用シリコン基板に比べて１／２〜１／３の価格のシリコン基板が使用可能であるので、大幅な低コスト化を実現できる。また、熱酸化法などの高温プロセスを採用できるので、高品質はゲート絶縁膜、トンネル絶縁膜を形成することが可能となる。
【００７６】
第５実施形態
図１４は本実施形態の半導体不揮発性記憶装置の断面図である。電荷蓄積層として、例えば酸化シリコンからなる薄膜のトンネル絶縁膜（ボトム絶縁膜）２２ａが形成されており、その上層に、例えば窒化シリコンからなる電荷トラップ絶縁膜２４ａが形成されており、その上層に、例えば酸化シリコンからなるトップ絶縁膜２３ａが形成されている点を除いては、実質的に第４実施形態の半導体不揮発性記憶装置と同様であり、ガラス基板などの低価格な基板を使用することにより大幅な低コスト化を実現でき、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタとすることができる。特に、半導体層３１ｂをポリシリコンあるいは準単結晶シリコンにより形成することで、半導体層中のトラップ密度を低減でき、ゲートスイング値を低減して消去電圧などの電圧についてさらに低電圧化が可能である。また、集積度の点で有利なＮＡＮＤ型のメモリセルを有し、消去ゲートを有することによりデータの一括消去が可能な半導体不揮発性記憶装置である。
【００７７】
上記の本実施形態の半導体不揮発性記憶装置は、第４実施形態の製造方法において、ポリシリコンのフローティングゲート用層に替えて例えばＣＶＤ法により窒化シリコンを堆積させて電荷トラップ絶縁膜２４ａを形成する他は、第４実施形態の製造方法と同様にして形成することができる。ガラスなどの低価格な絶縁性基板上に電荷蓄積層を有するメモリトランジスタとなるＴＦＴ形成するので、消去電圧などの電圧について低電圧化が可能で、高速に動作できるメモリトランジスタを有する半導体不揮発性記憶装置を、大幅に低コスト化して製造することができる。また、半導体層の下層に下側ゲート絶縁膜を介して消去ゲートを有する構造を形成でき、メモリアレイ全体あるいはブロック単位で消去ゲートを共有する構造とすることで、メモリアレイ全体あるいはブロック単位の消去セクタ毎の一括消去が可能な、集積度の点で有利なＮＡＮＤ型の半導体不揮発性記憶装置を製造できる。
【００７８】
本発明の半導体不揮発性記憶装置の製造方法は、上記の実施の形態に限定されない。例えば、第２実施形態および第５実施形態においては、ＭＯＮＯＳ構造のメモリトランジスタとしているが、ＭＮＯＳ構造としてもよい。また、コントロールゲート、フローティングゲートは１層構成としているが、ポリシリコンとタングステンシリサイドの積層体であるポリサイドなどの２層構成、あるいは３層以上の多層構成としてもよい。基板としては、ガラス基板およびプラスチック基板の他に、表面を酸化シリコン膜で被覆されたシリコン基板を用いることも可能である。また、ソース・ドレインは、ＬＤＤ構造などの種々の構造を採用してよい。電荷の電荷蓄積層への注入は、データの書き込み、消去のどちらに相当する場合でも構わない。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７９】
本発明の半導体不揮発性記憶装置の製造方法は、トランジスタのゲート電極とチャネル形成領域の間に電荷を蓄積する電荷蓄積層を有する半導体不揮発性記憶装置を製造する方法に適用できる。
【図面の簡単な説明】
【００８０】
【図１】図１は本発明の第１実施形態にかかる半導体不揮発性記憶装置の断面図である。
【図２】図２は第１実施形態にかかる半導体不揮発性記憶装置の周辺回路トランジスタのゲート幅、ゲート長、およびゲートを形成するポリシリコンの平均粒径の関係を示す図である。
【図３】図３（ａ）は第１実施形態にかかるＮＯＲ型半導体不揮発性記憶装置の等価回路図を示し、（ｂ）は消去動作を説明するための等価回路図である。
【図４】図４は第１実施形態にかかる半導体不揮発性記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は下地絶縁膜の形成工程まで、（ｂ）はシリコン半導体層の堆積工程まで、（ｃ）はシリコン半導体層の結晶化工程までを示す。
【図５】図５は図４の続きの工程を示す断面図であり、（ｄ）は半導体層の素子分離工程まで、（ｅ）はトンネル絶縁膜の形成工程まで、（ｆ）はフローティングゲート用層の形成工程までを示す。
【図６】図６は図５の続きの工程を示す断面図であり、（ｇ）は周辺回路トランジスタ形成領域のフローティングゲート用層の除去工程まで、（ｈ）は中間絶縁膜の形成工程まで、（ｉ）はコントロールゲート用層の形成工程までを示す。
【図７】図７は図６の続きの工程を示す断面図であり、（ｊ）はメモリトランジスタのコントロールゲートおよび周辺回路トランジスタのゲート電極パターンのレジスト膜の形成工程まで、（ｋ）はメモリトランジスタのコントロールゲートおよび周辺回路トランジスタのゲート電極パターンのパターニング形成工程までを示す。
【図８】図８は本発明の第２実施形態にかかる半導体不揮発性記憶装置の断面図である。
【図９】図９は本発明の第３実施形態にかかる半導体不揮発性記憶装置の断面図である。
【図１０】図１０は本発明の第４実施形態にかかる半導体不揮発性記憶装置の断面図である。
【図１１】図１１は第４実施形態にかかる半導体不揮発性記憶装置の消去動作を説明するための等価回路図である。
【図１２】図１２は第４実施形態にかかる半半導体不揮発性記憶装置の製造方法の製造工程を示す断面図であり、（ａ）は下側ゲート絶縁膜の形成工程まで、（ｂ）はシリコン半導体層の堆積工程まで、（ｃ）はシリコン半導体層の結晶化工程までを示す。
【図１３】図１３は図１２の続きの工程を示す断面図であり、（ｄ）は半導体層の素子分離工程まで、（ｅ）はトンネル絶縁膜の形成工程まで、（ｆ）はコントロールゲート用層の形成工程までを示す。
【図１４】図１４は本発明の第５実施形態にかかる半導体不揮発性記憶装置の断面図である。
【図１５】図１５は従来例であるＮＯＲ型半導体不揮発性記憶装置の消去動作を説明するための等価回路図である。
【図１６】図１６は従来例であるバルクシリコン半導体基板上に形成したＮＡＮＤ型半導体不揮発性記憶装置の消去動作を説明するための等価回路図である。
【符号の説明】
【００８１】
１０…絶縁性基板、２０…下地絶縁膜、２１…下側ゲート絶縁膜、２２、２２ａ…トンネル絶縁膜（ボトム絶縁膜）、２３、２３ａ…中間絶縁膜（トップ絶縁膜）、２４ａ…電荷蓄積絶縁膜、２５、２５ａ…ゲート絶縁膜（周辺回路トランジスタ）、３０…消去ゲート、３１、３１ａ、３１ｂ…半導体層、３２…フローティングゲート用層、３２ａ…フローティングゲート、３３…コントロールゲート用層、３３ａ…コントロールゲート、３３ａ’…ゲート電極（周辺回路トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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