(57)【要約】【課題】  製造コストの低減及びクランピング能力が同時に満たされるＰＤＰの駆動装置を提供する。【解決手段】  維持電極ラインに第１電圧ならびにグラウンド電圧を印加する第１電圧スイッチング部２５５と，維持電極ラインに第１電圧より大きい第２電圧を印加する第第２電圧スイッチング部２５７と，接続ノードＮ２１の電圧が，第１電圧とグラウンド電圧との間に維持されるように，接続ノードＮ２１で結合された第２ダイオードＤ２２及び第３ダイオードＤ２３と，第２ダイオードＤ２２のカソード端子に一端が連結され，他端は，第１電圧源に連結された第４スイッチング素子Ｓ２４とを備え，第３ダイオードＤ２３のアノード端子は，接地端に連結される過電圧防止クランピング部２５２を備えるＰＤＰの駆動装置が提供される。【選択図】    図８
2006139252.tif 000002
【特許請求の範囲】
【請求項１】
走査電極ラインと，前記走査電極ラインに平行に配置される維持電極ラインと，前記走査電極ライン及び前記維持電極ラインに交差するアドレス電極ラインとを備えるプラズマディスプレイパネルを駆動するために，リセット期間，アドレス期間及び維持放電期間の各信号からなる駆動信号を，前記走査電極ライン，前記維持電極ライン，前記アドレス電極ラインに印加して，放電セル内部の電荷を収集するか，または収集された電荷を前記放電セルに印加するプラズマディスプレイパネルの駆動装置において，
第１電圧源にアノード端子が連結された第１ダイオードと，前記第１ダイオードのカソード端子と連結された第１スイッチング素子を介して，前記維持電極ラインに第１電圧を印加し，接地端に連結された第２スイッチング素子を介して，前記維持電極ラインにグラウンド電圧を印加する第１電圧スイッチング部と；
第２電圧源に連結された第３スイッチング素子を介して，前記維持電極ラインに前記第１電圧より大きい第２電圧を印加する第２電圧スイッチング部と；
前記維持電極ラインとインダクタを介して連結される接続ノードの電圧が，前記第１電圧とグラウンド電圧との間に維持されるように，前記接続ノードで結合された第２ダイオード及び第３ダイオードと，前記第２ダイオードのカソード端子に一端が連結され，他端は，前記第１電圧源に連結された第４スイッチング素子を備え，前記第３ダイオードのアノード端子は，前記接地端に連結される過電圧防止クランピング部を備えるエネルギー回収回路と；
を備えることを特徴とする，プラズマディスプレイパネルの駆動装置。
【請求項２】
前記エネルギー回収回路は，
前記接続ノードで結合された第４ダイオード及び第５ダイオードと，前記第４ダイオードのアノード端子に直列連結された第５スイッチング素子と，前記第５ダイオードのカソード端子に直列連結された第６スイッチング素子とによって，前記放電セルに残っている電荷の収集及び前記放電セルに前記収集された電荷の印加を決定する電力回収スイッチング部と；
前記電力回収スイッチング部の第５スイッチング素子と第６スイッチング素子との間に連結されて，前記第５スイッチング素子及び第６スイッチング素子のスイッチングによって，前記放電セルで収集する電荷を蓄積し，前記蓄積された電荷を前記放電セルに放出するエネルギー保存部と；
を更に備えることを特徴とする，請求項１に記載のプラズマディスプレイパネルの駆動装置。
【請求項３】
前記それぞれのスイッチング素子は，
ソース端子，ドレイン端子及びゲート端子を備える電界効果トランジスタであることを特徴とする請求項２に記載のプラズマディスプレイパネルの駆動装置。
【請求項４】
前記第１スイッチング素子のソース端子は，前記維持電極ラインに連結され，前記第２スイッチング素子のソース端子は，前記接地端に連結され，前記第３スイッチング素子のソース端子は，前記維持電極ラインに連結され，前記第４スイッチング素子のソース端子は，前記第１電圧源に連結され，前記第５スイッチング素子のソース端子は，前記第４ダイオードのアノード端子に連結され，前記第６スイッチング素子のドレイン端子は，前記第５ダイオードのカソード端子に連結されることを特徴とする，請求項３に記載のプラズマディスプレイパネルの駆動装置。
【請求項５】
前記第３スイッチング素子がオン状態であれば，前記第４スイッチング素子がオフ状態であり，前記第３スイッチング素子がオフ状態であれば，前記第４スイッチング素子がオン状態であることを特徴とする，請求項１〜４のいずれか１項に記載のプラズマディスプレイパネルの駆動装置。
【請求項６】
前記第１電圧は，
前記維持放電期間で，前記走査電極ライン及び維持電極ラインに印加されて維持放電を起こすための維持放電電圧であることを特徴とする，請求項１〜５のいずれか１項に記載のプラズマディスプレイパネルの駆動装置。
【請求項７】
前記第２電圧は，
前記リセット期間及びアドレス期間で，前記維持電極ラインに印加されるバイアス電圧であることを特徴とする，請求項１〜６のいずれか１項に記載のプラズマディスプレイパネルの駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，プラズマディスプレイパネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ：以下ＰＤＰという）の駆動装置に関する。
【背景技術】
【０００２】
図１は，一般的な３電極面放電方式のＰＤＰの構造を示す図面である。
【０００３】
図１に示したように，一般的な面放電方式ＰＤＰ１の前側ガラス基板１００と後側ガラス基板１０６との間には，アドレス電極ラインＡ１,・・・,Ａｍ（ｍは任意の整数），前側誘電層１０２，後側誘電層１１０，走査電極ラインＹ１,・・・,Ｙｎ（ｎは任意の整数），維持電極ラインＸ１,・・・,Ｘｎ（ｎは任意の整数），蛍光体層１１２，隔壁１１４及び保護層１０４が設けられている。保護層は，例えば，一酸化マグネシウム（ＭｇＯ）からなる。
【０００４】
アドレス電極ラインＡ１,・・・,Ａｍは，後側ガラス基板１０６の前側に一定のパターンで形成される。後側誘電層１１０は，アドレス電極ラインＡ１,・・・,Ａｍの前側に塗布される。後側誘電層１１０の前側には，隔壁１１４がアドレス電極ラインＡ１,・・・,Ａｍと平行した方向に形成される。この隔壁１１４は，各放電セル領域を区画し，各ディスプレイセル間の光学的干渉を防止する機能を有する。蛍光体層１１２は，隔壁１１４の間で形成される。
【０００５】
維持電極ラインＸ１,・・・,Ｘｎと走査電極ラインＹ１,・・・,Ｙｎは，アドレス電極ラインＡ１,・・・,Ａｍと直交するように前側ガラス基板１００の後側に一定のパターンで形成される。アドレス電極ラインと維持電極ライン，走査電極ラインとの各交差点は，相応する放電セルを設定する。各維持電極ラインＸ１,・・・,Ｘｎと各走査電極ラインＹ１,・・・,Ｙｎとは，ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）のような透明な導電性材質の透明電極ラインＸｎａ，Ｙｎａと，伝導度を上げるための金属電極ラインＸｎｂ，Ｙｎｂとが結合されて形成される。前側誘電層１０２は，維持電極ラインＸ１,・・・,Ｘｎと走査電極ラインＹ１,・・・,Ｙｎとの後側に全面塗布されて形成される。強い電界からＰＤＰ１を保護するための保護層１０４，例えば，一酸化マグネシウム（ＭｇＯ）層は，前側誘電層１０２の後側に全面塗布されて形成される。放電空間１０８には，プラズマ形成用のガスが密封されている。
【０００６】
そのようなＰＤＰの一般的な駆動方式は，リセット期間，アドレス期間及び維持放電期間に分割してサブフィールド単位で順次駆動する方式である。リセット期間では，駆動される放電セルの電荷状態が均一になる。アドレス期間では，放電セルの選択を行い，選択された放電セルの電荷状態と，選択されなかった放電セルの電荷状態が設定される。維持放電期間では，選択された放電セルの電荷状態が設定される。維持放電期間では，選択された放電セルで維持放電が行われる。この時，維持放電を行う放電セルのプラズマ形成用のガスからプラズマが形成され，このプラズマからの紫外線放射によって放電セルの蛍光体層１１２が励起されて，光が発生する。
【０００７】
図２は，図１のＰＤＰの一般的な駆動装置である。
【０００８】
図２に示したように，ＰＤＰ１の一般的な駆動装置は，映像処理部２００，論理制御部２０２，アドレス駆動部２０６，Ｘ駆動部２０８及びＹ駆動部２０４を備える。映像処理部２００は，外部アナログ映像信号をデジタル信号に変換して，内部映像信号，例えば，それぞれ８ビットの赤色（Ｒ），緑色（Ｇ），及び青色（Ｂ）の映像データ，クロック信号，垂直同期信号及び水平同期信号を発生させる。アドレス駆動部２０６は，論理制御部２０２からの駆動制御信号であるアドレス信号ＳＡ，Ｘ駆動制御信号ＳＸ，Ｙ駆動制御信号ＳＹのうち，アドレス信号ＳＡを処理して表示データ信号を発生させ，発生した表示データ信号をアドレス電極ラインに印加する。Ｘ駆動部２０８は，制御部２０２からの駆動制御信号ＳＡ，ＳＹ，ＳＸのうち，Ｘ駆動制御信号ＳＸを処理して維持電極ラインに印加する。Ｙ駆動部２０４は，制御部２０２からの駆動制御信号ＳＡ，ＳＹ，ＳＸのうち，Ｙ駆動制御信号ＳＹを処理して走査電極ラインに印加する。
【０００９】
図３は，図１に示したＰＤＰの駆動方法の一例として，走査電極ラインに対するアドレスディスプレイの分離駆動方法（アドレス／表示分離（ＡＤＳ）駆動方式）を示す。
【００１０】
図３に示したように，単位フレームは，時分割階調表示を実現するために，所定個数，例えば８個のサブフィールドＳＦ１,・・・,ＳＦ８に分割される。また，各サブフィールドＳＦ１,・・・,ＳＦ８は，リセット期間（図示せず）と，アドレス期間Ａ１,・・・,Ａ８及び維持放電期間Ｓ１,・・・,Ｓ８とに分割される。
【００１１】
各アドレス期間Ａ１,・・・,Ａ８では，アドレス電極ラインに表示データ信号が印加されると同時に，各走査電極ラインＹ１,・・・,Ｙｎに相応する走査パルスが順次に印加される。
【００１２】
各維持放電期間Ｓ１,・・・,Ｓ８では，走査電極ラインＹ１,・・・,Ｙｎと維持電極ラインＸ１,・・・,Ｘｎとに維持パルスが交互に印加されて，アドレス期間Ａ１,・・・,Ａ８において壁電荷が形成された放電セルで維持放電が起きる。
【００１３】
ＰＤＰの輝度は，単位フレームで占める維持放電期間Ｓ１,・・・,Ｓ８内の維持放電パルスの個数に比例する。１画像を形成する一つのフレームが，８個のサブフィールドと２５６階調とで表現される場合に，各サブフィールドには，順次に１，２，４，８，１６，３２，６４，１２８の比率で相異なる維持パルスの数が割当てられる。もし，１３３階調の輝度を得るには，サブフィールド１期間，サブフィールド３期間及びサブフィールド８期間にセルをアドレッシングして維持放電すればよい。
【００１４】
各サブフィールドに割当てられる維持放電パルスの個数は，ＡＰＣ（Ａｕｔｏｍａｔｉｃ  Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌ）ステップによるサブフィールドの加重値によって可変的に決定される。また，各サブフィールドに割当てられる維持放電パルスの個数は，ガンマ特性やパネル特性を考慮して多様に変更できる。例えば，サブフィールドＳＦ４に割当てられた階調度を８から６に下げ，サブフィールドＳＦ６に割当てられた階調度を３２から３４に上げることが出来る。また，１フレームを形成するサブフィールドの数も，設計仕様によって多様に変更することが可能である。
【００１５】
図４は，図１に示されたＰＤＰの駆動信号の一例を説明するためのタイミング図である。一つのサブフィールドＳＦ内にアドレス電極Ａ１〜Ａｍ，維持電極Ｘ１〜Ｘｎ及び走査電極Ｙ１〜Ｙｎに印加される駆動信号を示す。図４に示したように，一つのサブフィールドＳＦは，リセット期間ＰＲ，アドレス期間ＰＡ及び維持放電期間ＰＳを備える。
【００１６】
リセット期間ＰＲでは，走査電極ラインＹ１,・・・,Ｙｎに対してリセットパルスを印加して，全体放電セルの壁電荷状態を初期化する。リセットパルスは，上昇傾斜を有する上昇ランプ関数と，下降傾斜を有する下降ランプ関数とから構成される。上昇ランプ関数は，最初に維持放電電圧ＶＳで印加されて，その後上昇電圧Ｖｓｅｔほど上昇して，最終的に上昇最高電圧Ｖｓｅｔ＋ＶＳに到達する。下降ランプ関数は，最初に維持放電電圧ＶＳで印加されて，最終的に下降最低電圧Ｖｎｆに到達する。維持電極ラインＸ１,・・・,Ｘｎには，下降ランプ印加時からバイアス電圧Ｖｅが印加され，アドレス電極ラインＡ１,・・・,Ａｍには，グラウンド電圧Ｖｇが印加される。一方，図４に示したように，バイアス電圧Ｖｅは，維持放電電圧ＶＳより大きく印加される。
【００１７】
次いで，アドレス期間ＰＡでは，ターンオンされる放電セルを選択するために，走査電極ラインＹ１,・・・,Ｙｎには，スキャンハイ電圧Ｖｓｃｈを有しつつ，順次にスキャンロー電圧Ｖｓｃｌを有する走査パルスが印加される。走査パルスに合わせて，アドレス電極ラインＡ１,・・・,Ａｍにはアドレス電圧Ｖａを有する表示データ信号が印加され，維持電極ラインＸ１,・・・,Ｘｎにはバイアス電圧Ｖｅが印加される。
【００１８】
次いで，維持放電期間ＰＳでは，アドレス期間で選択された放電セルで維持放電が行われるため，走査電極ライン及び維持電極ラインに維持放電電圧を有する維持パルスが交互に印加される。ＰＤＰの輝度は，維持放電回数に左右され，一つのサブフィールドまたは一つのＴＶフィールドで維持放電回数が多いほど，輝度が上昇する。
【００１９】
図５は，図２に示された駆動装置のうち，Ｘ駆動部の一例を詳細に示す図面である。
【００２０】
図５に示したように，ＰＤＰの駆動装置のうち，Ｘ駆動部２０８は，パネルの維持電極ラインに，維持放電電圧ＶＳとグラウンド電圧Ｖｇとを有し，維持パルスを印加する第１電圧スイッチング部５５と，パネルの維持電極ラインにバイアス電圧Ｖｅを印加する第２電圧スイッチング部５７と，パネルの維持電極ラインに印加される維持放電電圧ＶＳ，グラウンド電圧Ｖｇ，及びバイアス電圧Ｖｅを区別するためにスイッチングを行うメインスイッチング部５９と，ＰＤＰの放電セル内の電荷を収集し，収集された電荷をＰＤＰの放電セル内に印加する役割を行うエネルギー回収回路５３とを備える。
【００２１】
以下では，ＰＤＰの駆動装置を説明する際，ＰＤＰという用語の代りにパネルキャパシタという用語を使用し，かつパネルキャパシタという用語は，放電セルの意味としても使用する。
【００２２】
エネルギー回収回路５３は，メインスイッチング部５９にその一端が連結されたインダクタＬ１と，インダクタＬ１の他端である接続ノードＮ１に二つのダイオードＤ２，Ｄ３が結合されて，接続ノードＮ１の電圧を維持放電電圧ＶＳとグラウンド電圧Ｖｇとの間に維持させる過電圧クランピング防止部５２と，接続ノードＮ１に結合されて連結された二つのダイオードＤ４，Ｄ５と，二つのダイオードＤ４，Ｄ５のそれぞれに連結されたスイッチング素子Ｓ５，Ｓ６からなり，スイッチング素子Ｓ５，Ｓ６によって，パネルキャパシタＣＰの電荷を収集または印加することを決定する電力回収スイッチング部５１と，収集された電荷を蓄積するか，または蓄積された電荷を放出するエネルギー保存部５４とを備える。
【００２３】
図４に示したように，バイアス電圧Ｖｅのサイズが維持放電電圧ＶＳより大きい場合，図５のＸ駆動部２０８は，メインスイッチング部５９のオン／オフ動作を通じて，第２電圧スイッチング部５７から第１電圧スイッチング部５５に電流が流れることを防止する。メインスイッチング部５９を介して流れる電流が大きいため，メインスイッチング部５９の電流容量は十分でなければならず，結果的にメインスイッチング部５９は，大容量の素子を複数並列に連結して使用しなければならない。しかし，大容量の素子を複数並列に連結して使用することは，ＰＤＰの駆動装置の製造コストが高くなる主要原因となり，改善の余地がある。
【００２４】
図６は，図２に示された駆動装置のうち，Ｘ駆動部の他の例を詳細に示す図面であり，図７は，図６に示されたＸ駆動部によって，維持放電期間に維持電極ラインに印加される維持パルスを簡略に示す図面である。
【００２５】
以下では，図５〜図７を参照して，図６に示されたＰＤＰの駆動装置のうち，Ｘ駆動部２０８を中心に詳細に説明する。
【００２６】
図６のＸ駆動部２０８は，図５のように，パネルキャパシタＣＰに維持放電電圧ＶＳとグラウンド電圧Ｖｇとを有し，維持パルスを印加する第１電圧スイッチング部１５５と，パネルキャパシタＣＰにバイアス電圧Ｖｅを印加する第２電圧スイッチング部１５７と，パネルキャパシタに印加される維持放電電圧ＶＳ及びグラウンド電圧Ｖｇと，パネルキャパシタＣＰの放電セル内に電荷を収集するか，または収集した電荷を放電セル内に印加する役割を行うエネルギー回収回路１５３とを備える。エネルギー回収回路１５３の構成は，図５と同一である。図６のＸ駆動部は，図５に示されたＸ駆動部と違って，メインスイッチング部（図５の５９）を備えていない。その代わり，第２スイッチング部１５７からのバイアス電圧Ｖｅが第１電圧スイッチング部１５５に影響を及ぼすことを防止するために，第１電圧源ＶＳに第１ダイオードＤ１１が付加されており，過電圧クランピング防止部１５２内の第２ダイオードＤ１２のカソード端子が第２電圧源Ｖｅに連結されている。メインスイッチング部を取り除いたことにより，図５で説明したＰＤＰの駆動装置に比べて製造コストが低減し，バイアス電圧Ｖｅの第１電圧スイッチング部１５５への影響が最小化される。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかし，過電圧クランピング防止部１５２のクランピング能力は，維持放電電圧ＶＳからグラウンド電圧Ｖｇまでではなく，バイアス電圧Ｖｅからグラウンド電圧Ｖｇまでに変わる。そのようなクランピング能力の変化について図７を参照して説明すれば，維持放電期間（図４のＰＳ）で維持電極ラインＸ１,・・・,Ｘｎに印加される維持パルスは，維持放電電圧が印加される際にバイアス電圧Ｖｅまで上昇してオーバーシュートする。このオーバーシュートによって，維持放電時に不安定な維持光が発生する恐れがある。
【００２８】
そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，製造コストの低減及びクランピング能力改善とが同時に満たされるＰＤＰの駆動装置を提供することである。
【課題を解決するための手段】
【００２９】
上記課題を解決するために，本発明のある観点によれば，走査電極ラインと，走査電極ラインに平行に配置される維持電極ラインと，走査電極ライン及び維持電極ラインに交差するアドレス電極ラインとを備えるＰＤＰを駆動するために，リセット期間，アドレス期間及び維持放電期間の各信号からなる駆動信号を走査電極ライン，維持電極ライン，アドレス電極ラインに印加して，放電セル内部の電荷を収集するか，または収集された電荷を放電セルに印加するＰＤＰの駆動装置において，第１電圧源にアノード端子が連結された第１ダイオードと，第１ダイオードのカソード端子と連結された第１スイッチング素子を介して維持電極ラインに第１電圧を印加し，接地端に連結された第２スイッチング素子を介して維持電極ラインにグラウンド電圧を印加する第１電圧スイッチング部と，第２電圧源に連結された第３スイッチング素子を介して，維持電極ラインに第１電圧より大きい第２電圧を印加する第２電圧スイッチング部と，維持電極ラインとインダクタを介して連結される接続ノードの電圧が，第１電圧とグラウンド電圧との間に維持されるように，接続ノードで結合された第２及び第３ダイオードと，第２ダイオードのカソード端子に一端が連結され，他端は，第１電圧源に連結された第４スイッチング素子を備え，第３ダイオードのアノード端子は，接地端に連結される過電圧防止クランピング部を備えるエネルギー回収回路と；を備えることを特徴とする，ＰＤＰの駆動装置を提供する。
【００３０】
本発明のＰＤＰの駆動装置は，過電圧防止クランピング部にスイッチング素子を備えることにより，維持放電期間で維持電極ラインに印加される維持パルスのオーバーシュートを防ぎ，クランピング能力の改善に繋がる。
【００３１】
上記エネルギー回収回路は，接続ノードで結合された第４ダイオード及び第５ダイオードと，第４ダイオードのアノード端子に直列連結された第５スイッチング素子と，第５ダイオードのカソード端子に直列連結された第６スイッチング素子とによって，放電セルに残っている電荷の収集及び放電セルに収集された電荷の印加を決定する電力回収スイッチング部と，電力回収スイッチング部の第５スイッチング素子と第６スイッチング素子との間に連結されて，第５スイッチング素子及び第６スイッチング素子のスイッチングによって放電セルで収集する電荷を蓄積し，蓄積された電荷を放電セルに放出するエネルギー保存部と，を更に備えていてもよい。
【００３２】
上記それぞれのスイッチング素子は，ソース端子，ドレイン端子及びゲート端子を含む電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下「ＦＥＴ」と言う）であってもよい。かかる構成によれば，上記第４スイッチング素子に大きな動作抵抗を有するＦＥＴを使用することが可能になり，サージ電流によるＥＭＩノイズを低減させることができる。
【００３３】
上記第１スイッチング素子のソース端子は，上記維持電極ラインに連結され，上記第２スイッチング素子のソース端子は，接地端に連結され，上記第３スイッチング素子のソース端子は，上記維持電極ラインに連結され，上記第４スイッチング素子のソース端子は，上記第１電圧源に連結され，上記第５スイッチング素子のソース端子は，上記第４ダイオードのアノード端子に連結され，上記第６スイッチング素子のドレイン端子は，上記第５ダイオードのカソード端子に連結されていてもよい。
【００３４】
上記第３スイッチング素子がオン状態であれば，上記第４スイッチング素子がオフ状態であり，上記第３スイッチング素子がオフ状態であれば，上記第４スイッチング素子がオン状態であってもよい。
【００３５】
上記第１電圧は，維持放電期間で走査電極ライン及び維持電極ラインに印加されて，維持放電を起こすための維持放電電圧であってもよい。
【００３６】
上記第２電圧は，リセット期間及びアドレス期間で維持電極ラインに印加されるバイアス電圧であってもよい。
【発明の効果】
【００３７】
以上説明したように，本発明のＰＤＰの駆動装置によれば，次のような効果が達成される。
【００３８】
第一に，本発明のＰＤＰの駆動装置で，バイアス電圧が維持放電電圧より大きい場合，Ｘ駆動部のエネルギー回収回路内の過電圧クランピング防止部に第４スイッチング素子を備えることで，クランピング能力を改善し，バイアス電圧印加時に，維持放電電圧を印加するためにスイッチングを行う第１電圧スイッチング部への影響を最小化できる。
【００３９】
第二に，上記第４スイッチング素子をＦＥＴで具現した時，従来には，ＦＥＴの動作抵抗が大きくなれば，消費電力が大きくなるため，動作抵抗の小さなＦＥＴを使用することが好ましかったが，本発明では，過電圧クランピング防止部で使われる第２ダイオードＤ２２に流れるサージ電流の影響を最小化するために，第４スイッチング素子として大きな動作抵抗を有するＦＥＴを使用することが可能となる。したがって，サージ電流によるＥＭＩノイズを低減させることができる。
【発明を実施するための最良の形態】
【００４０】
以下に，添付した図面を参照ながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００４１】
図８は，本発明の駆動装置であって，Ｘ駆動部を詳細に示す図面である。図９は，図８に示したＸ駆動部によって，維持放電期間に維持電極ラインに印加される維持パルスを簡略に示す図面である。図１０は，図８に示した第３スイッチング素子及び第４スイッチング素子の動作状態を示す図面である。
【００４２】
以下では，図８から図１０を参照して説明する。
【００４３】
ＰＤＰの駆動装置は，パネルキャパシタＣＰを中心に，Ｘ駆動部２０８とＹ駆動部２０４とが連結される。Ｘ駆動部２０８は，パネルキャパシタＣＰの駆動信号を印加する役割を行う。本発明のＰＤＰの駆動装置において，Ｘ駆動部２０８については，図８を参考して以下に詳細に説明する。図８に示したように，Ｘ駆動部２０８は，パネルキャパシタＣＰに，第１電圧である維持放電電圧ＶＳおよびグラウンド電圧Ｖｇを有する維持パルスを印加する第１電圧スイッチング部２５５と，パネルの維持電極ラインに第２電圧であるバイアス電圧Ｖｅを印加する第２電圧スイッチング部２５７と，パネルキャパシタＣＰ内の電荷を収集し，収集した電荷をパネルキャパシタＣＰ内に印加する役割を行うエネルギー回収回路２５３とを備える。
【００４４】
第１電圧スイッチング部２５５は，第１電圧源である維持放電電圧源ＶＳにアノード端子が連結された第１ダイオードＤ２１と，第１ダイオードＤ２１のカソード端子に連結された第１スイッチング素子Ｓ２１のスイッチング動作により，パネルキャパシタＣＰに維持放電電圧を印加し，接地端に連結された第２スイッチング素子Ｓ２２のスイッチング動作を介して，パネルキャパシタＣＰにグラウンド電圧Ｖｇを印加する。
【００４５】
第２電圧スイッチング部２５７は，第２電圧源であるバイアス電圧源Ｖｅに連結された第３スイッチング素子Ｓ２３のスイッチング動作を介して，パネルキャパシタＣＰに，維持放電電圧ＶＳより大きいバイアス電圧Ｖｅを印加する。
【００４６】
エネルギー回収回路２５３は，パネルキャパシタＣＰにその一端が連結されたインダクタＬ２１と，インダクタＬ２１の他端である接続ノードＮ２１の電圧を維持放電電圧ＶＳとグラウンド電圧Ｖｇとの間に維持させる過電圧クランピング防止部２５２と，パネルキャパシタＣＰに残っている電荷の収集及びパネルキャパシタＣＰに対し収集した電荷の印加を決定する電力回収スイッチング部２５１と，パネルキャパシタＣＰから収集した電荷を蓄積し，蓄積した電荷をパネルキャパシタＣＰに放出するエネルギー保存部２５４とを備える。
【００４７】
過電圧クランピング防止部２５２は，接続ノードＮ２１で結合された第２ダイオードＤ２２及び第３ダイオードＤ２３と，第２ダイオードＤ２２のカソード端子に一端が連結され，他端は，維持放電電圧源ＶＳに連結された第４スイッチング素子Ｓ２４とを備える。第３ダイオードＤ２３のアノード端子は，接地端に連結される。
【００４８】
電力回収スイッチング部２５１は，接続ノードＮ２１で結合された第４ダイオードＤ２４及び第５ダイオードＤ２５と，第４ダイオードＤ２４のアノード端子に直列連結された第５スイッチング素子Ｓ２５と，第５ダイオードＤ２５のカソード端子に直列連結された第６スイッチング素子Ｓ２６とを備え，パネルキャパシタＣＰ内の電荷の収集，及び収集された電荷の印加を決定する。
【００４９】
エネルギー保存部２５４は，エネルギー保存用のキャパシタＣｘｅｒｃで具現される。
【００５０】
第１スイッチング素子から第６スイッチング素子は，ＦＥＴであってもよい。ＦＥＴは，ソース端子にアノード端子が連結され，ドレイン端子にカソード端子が連結される内部ダイオードを備える。
【００５１】
各スイッチング素子をＦＥＴで具現する場合は，図８に示したように，第１スイッチング素子Ｓ２１のソース端子は，パネルキャパシタＣＰに，ドレイン端子は，第１ダイオードＤ２１のカソード端子に連結され，第２スイッチング素子Ｓ２２のソース端子は，接地端に，ドレイン端子は，パネルキャパシタＣＰ及びインダクタＬ２１に連結され，第３スイッチング素子Ｓ２３のソース端子は，パネルキャパシタＣＰに，ドレイン端子は，第２電圧源Ｖｅに連結され，第４スイッチング素子Ｓ２４のソース端子は，第１電圧源ＶＳに，ドレイン端子は，第２ダイオードＤ２２のカソード端子に連結され，第５スイッチング素子Ｓ２５のソース端子は，第４ダイオードＤ２４のアノード端子に，ドレイン端子は，エネルギー保存用のキャパシタＣｘｅｒｃに連結され，第６スイッチング素子Ｓ２６のソース端子は，エネルギー保存用のキャパシタＣｘｅｒｃに，ドレイン端子は，第５ダイオードＤ２５のカソード端子に連結される。
【００５２】
Ｘ駆動部２０８の動作について，図９および図１０を参照して説明する。図１０に示したように，ＰＤＰの走査電極ラインＹ１,・・・,Ｙｎには，リセット期間ＰＲには，リセットパルスが印加される。該リセットパルスは，上昇傾斜を有する上昇ランプ関数と，下降傾斜を有する下降ランプ関数とから構成される。上昇ランプ関数は，最初に維持放電電圧ＶＳが印加され，次いで，上昇傾斜を有する上昇ランプ関数が印加され，上昇電圧Ｖｓｅｔほど上昇して最終的に上昇最高電圧Ｖｓｅｔ＋ＶＳに到達する。下降ランプ関数は，最初に維持放電電圧ＶＳが印加され，次いで，下降傾斜を有する下降ランプ関数が印加されて，最終的に下降最低電圧Ｖｎｆに到達する。アドレス期間ＰＡには，スキャンハイ電圧Ｖｓｃｈを有して，順次にスキャンロー電圧Ｖｓｃｌを有する走査パルスが印加され，維持放電期間ＰＳには，維持放電電圧ＶＳとグラウンド電圧Ｖｇとを有する維持パルスが印加される。
【００５３】
ＰＤＰのアドレス電極ラインＡ１,・・・,Ａｍには，リセット期間ＰＲにグラウンド電圧Ｖｇが印加され，アドレス期間ＰＡに，走査パルスに合わせてアドレス電圧Ｖａを有する表示データ信号が印加され，維持放電期間ＰＳに，グラウンド電圧Ｖｇが印加される。
【００５４】
ＰＤＰの維持電極ラインＸ１,・・・,Ｘｎには，リセット期間ＰＲ及びアドレス期間ＰＡに，バイアス電圧Ｖｅが印加され，維持放電期間に，維持放電電圧ＶＳとグラウンド電圧Ｖｇとを有する維持パルスが印加される。
【００５５】
まず，バイアス電圧Ｖｅを印加するために，時間ｔ１からｔ２まで，第２電圧スイッチング部２５７の第３スイッチング素子Ｓ２３がローレベルからハイレベルにターンオンされ，パネルキャパシタＣＰにバイアス電圧Ｖｅが印加される。この時，バイアス電圧Ｖｅは，第１電圧スイッチング部２５５の第１ダイオードＤ２１によって第１電圧スイッチング部２５５に影響を及ぼさない。また，過電圧防止クランピング部２５２の第４スイッチング素子Ｓ２４がローレベルにターンオフされるので，第１電圧源Ｖｅに影響を及ぼさない。
【００５６】
続いて，維持放電電圧ＶＳとグラウンド電圧Ｖｇとを印加するために，時間ｔ２で，第１電圧スイッチング部２５５の第１スイッチング素子Ｓ２１と第２スイッチング素子Ｓ２２とが交互にターンオンされ，第３スイッチング素子Ｓ２３は，ハイレベルからローレベルにターンオフされ，第４スイッチング素子Ｓ２４は，クランピングのためにローレベルからハイレベルにターンオンされる。図６に示したＸ駆動部と違って，図８のＸ駆動部の過電圧防止クランピング部２５２は，第２電圧源Ｖｅではなく，第１電圧源ＶＳに連結される。第４スイッチング素子Ｓ２４を更に備えた結果，クランピング能力が改善され，第１電圧スイッチング素子Ｓ２１にバイアス電圧Ｖｅが影響を及ぼすことは無い。図９は，クランピング能力が改善されることを示す図面である。図７と違って，維持パルスの印加時にバイアス電圧のオーバーシュートが発生せずに，安定的に維持放電電圧に到達することが分かる。一方，過電圧クランピング防止部２５２の第２ダイオードＤ２２には，サージ電流が流れてＥＭＩノイズが発生するが，第４スイッチング素子Ｓ２４を更に備えることによって，ＦＥＴの動作抵抗Ｒｄｓ（ｏｎ）を利用してサージ電流を弱化させることが出来る。それにより，通常，動作抵抗が低いＦＥＴを使用して電力消費を減らさねばならないという問題点を解消し，動作抵抗の大きいＦＥＴを第４スイッチング素子Ｓ２４として使用できるという利点がある。
【００５７】
一方，維持放電電圧ＶＳとグラウンド電圧Ｖｇとを有する維持パルスの継続的な印加により，パネルキャパシタＣＰでエネルギー消耗が多くなる。それを防止するために，エネルギー回収回路２５３が動作する。エネルギー保存用のキャパシタＣｘｅｒｃには，常に所定の電圧が充電されている。パネルキャパシタＣＰに維持放電電圧ＶＳが印加された場合，パネルキャパシタＣＰ内の電荷を収集するために，電力回収スイッチング部２５１の第６スイッチング素子Ｓ２６がハイレベルにターンオンされる。パネルキャパシタＣＰにグラウンド電圧Ｖｇが印加された場合，パネルキャパシタＣＰ内に電荷を印加するために，電力回収スイッチング部２５１の第５スイッチング素子Ｓ２５がハイレベルにターンオンされる。
【００５８】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００５９】
本発明は，ＰＤＰの駆動装置に関連した技術分野に適用可能である。
【図面の簡単な説明】
【００６０】
【図１】通常的な３電極面放電方式のＰＤＰの構造を示す図面である。
【図２】図１に示されたＰＤＰの通常的な駆動装置を示す図面である。
【図３】図１のＰＤＰの駆動方法の一例として，走査電極ラインに対するアドレスディスプレイの分離駆動方法を示す図面である。
【図４】図１に示されたパネルの駆動信号の一例を説明するためのタイミング図である。
【図５】図２に示された駆動装置のうち，Ｘ駆動部の一例を詳細に示す図面である。
【図６】図２に示された駆動装置のうち，Ｘ駆動部の他の例を詳細に示す図面である。
【図７】図６に示されたＸ駆動部によって，維持放電期間に維持電極ラインに印加される維持パルスを簡略に示す図面である。
【図８】本発明の一実施形態に係る駆動装置であって，Ｘ駆動部を詳細に示す図面である。
【図９】図８に示されたＸ駆動部によって，維持放電期間に維持電極ラインに印加される維持パルスを簡略に示す図面である。
【図１０】図８に示された第３スイッチング素子及び第４スイッチング素子の動作状態を示す図面である。
【符号の説明】
【００６１】
２０４  Ｙ駆動部
２０８  Ｘ駆動部
２５１  電力回収スイッチング部
２５２  過電圧クランピング防止部
２５３  エネルギー回収回路
２５４  エネルギー保存部
２５５  第１電圧スイッチング部
２５７  第２電圧スイッチング部
Ｓ２１  第１スイッチング素子
Ｓ２２  第２スイッチング素子
Ｓ２３  第３スイッチング素子
Ｓ２４  第４スイッチング素子
Ｓ２５  第５スイッチング素子
Ｓ２６  第６スイッチング素子
Ｄ２１  第１ダイオード
Ｄ２２  第２ダイオード
Ｄ２３  第３ダイオード
Ｄ２４  第４ダイオード
Ｄ２５  第５ダイオード
Ｌ２１  インダクタ
Ｎ２１  接続ノード
ＣＰ  パネルキャパシタ
ＶＳ  維持放電電圧
Ｖｇ  グラウンド電圧
Ｖｅ  バイアス電圧
Ｃｘｅｒｃ  エネルギー保存用のキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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