(57)【要約】【課題】静電気放電保護素子を提供する。【解決手段】この素子はＰＮＰＮ接合の正帰還及び空乏制御抵抗によって過多電流の発生を抑制する。第１導電型のウェルに第１導電型の第１拡散層が形成され、第２導電型のウェルには第１導電型の第２拡散層、第２導電型の第３拡散層及び第４拡散層が形成されている。本発明において、前記第２導電型のウェルは前記第３及び第４拡散層の間に幅が狭いスイッチング通路を含むことを特徴とする。【選択図】図３
2006222421.tif 000002
【特許請求の範囲】
【請求項１】
第１パッドに連結された第１導電型の第１ウェルと、
第２パッドに連結された第１導電型の第２ウェルと、
第１パッドに連結された第２導電型の第３ウェルと、
前記第３ウェルに形成され、前記第１ウェルと前記第２ウェルとを連結する第１導電型のスイッチング経路と、を含むことを特徴とする静電気放電防止装置。
【請求項２】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１に記載の静電気放電防止装置。
【請求項３】
前記第１パッドはドライブ電圧に連結され、前記第２パッドは接地電圧に連結されることを特徴とする請求項１に記載の静電気放電防止装置。
【請求項４】
前記スイッチング経路は抵抗経路を形成して静電気電流を放電することを特徴とする請求項１に記載の静電気放電防止装置。
【請求項５】
前記第１ウェル、前記第２ウェル及び前記第３ウェルはバイポーラトランジスタ経路を形成して静電気電流を放電することを特徴とする請求項４に記載の静電気放電防止装置。
【請求項６】
前記抵抗経路及び前記バイポーラトランジスタ経路は交互に前記静電気電流を放電することを特徴とする請求項５に記載の静電気放電防止装置。
【請求項７】
前記第１ウェルは第１導電型の第３拡散層を含み、前記第３拡散層は前記第１パッドに連結されることを特徴とする請求項１に記載の静電気放電防止装置。
【請求項８】
前記第２ウェルは第２導電型の第２拡散層と第１導電型の第４拡散層とを含み、前記第２拡散層と前記第４拡散層は前記第２パッドに連結されることを特徴とする請求項７に記載の静電気放電防止装置。
【請求項９】
前記第３ウェルは第２導電型の第１拡散層を含み、前記第１拡散層は前記第１パッドに連結されることを特徴とする請求項８に記載の静電気放電防止装置
【請求項１０】
前記第１ウェルと前記第２ウェルのうちの少なくとも一つは前記第３ウェル内に形成されることを特徴とする請求項１に記載の静電気放電防止装置。
【請求項１１】
前記第１ウェルは前記第３ウェル内に形成されて、前記第２ウェルは第１導電型の基板内に形成されることを特徴とする請求項１０に記載の静電気放電防止装置。
【請求項１２】
前記スイッチング経路を含む活性領域、第２導電型のガードリング、及び低電圧領域を画定し、前記第１ウェル、前記第２ウェル及び前記第３ウェルのうちの少なくとも一つに電圧を導くための素子分離膜をさらに含むことを特徴とする請求項１に記載の静電気放電防止装置。
【請求項１３】
前記低電圧領域は電圧の均一度の維持を手伝うことが特徴とする請求項１２に記載の静電気放電防止装置。
【請求項１４】
バイポーラトランジスタ経路と抵抗経路とを含む静電気放電回路素子を含み、第１パッドと第２パッドとの間に配置される静電気放電回路において、前記静電気放電回路素子は前記バイポーラトランジスタ経路と前記抵抗経路とを通じて静電気電流を交互に放電することを特徴とする静電気放電回路。
【請求項１５】
前記抵抗経路はスイッチング経路を含むことを特徴とする請求項１４に記載の静電気放電回路。
【請求項１６】
前記スイッチング経路は隣接したコンタクトホールの間に位置することを特徴とする請求項１５に記載の静電気放電回路。
【請求項１７】
前記スイッチング経路は、前記スイッチング経路を横切って完全空乏領域が形成されることができる広さを有することを特徴とする請求項１５に記載の静電気放電回路。
【請求項１８】
前記バイポーラトランジスタ経路はシリコン制御整流器を含むことを特徴とする請求項１４に記載の静電気放電回路。
【請求項１９】
前記シリコン制御整流器はＰＮＰバイポーラトランジスタとＮＰＮバイポーラトランジスタとを含むことを特徴とする請求項１８に記載の静電気放電回路。
【請求項２０】
前記シリコン制御整流器はＮＰＮバイポーラトランジスタに対応された第１抵抗とＰＮＰバイポーラトランジスタに対応された第２抵抗とをさらに含むことを特徴とする請求項１９に記載の静電気放電回路。
【請求項２１】
前記ＰＮＰバイポーラトランジスタと前記ＮＰＮバイポーラトランジスタは正帰還状態で動作して、前記シリコン制御整流器を再生モードに突入させて、静電気電流を放電する低いインピーダンス放電チャンネルを形成することを特徴とする請求項２０に記載の静電気放電回路。
【請求項２２】
前記スイッチング経路を含む活性領域とガードリング、及び低電圧領域を画定する素子分離膜をさらに含むことを特徴とする請求項１５に記載の静電気放電回路。
【請求項２３】
静電気電流をバイポーラトランジスタ経路と抵抗経路とを通じて交互に放電することを特徴とする静電気放電による静電気電流分散方法。
【請求項２４】
前記静電気電流を相互に放電することは、
少なくとも二つのバイポーラトランジスタを通じて電流の流れを誘導して、正帰還状態を形成して、静電気電流を放電する低いインピーダンス放電チャンネルを形成することを含むことを特徴とする請求項２３に記載の静電気電流分散方法。
【請求項２５】
前記静電気電流を相互に放電することは、
前記正帰還状態によってＮＰ接合の近傍に空乏領域を形成して前記抵抗経路のスイッチング経路を通じて電流の流れを誘導することを含むことを特徴とする請求項２４に記載の静電気電流分散方法。
【請求項２６】
前記静電気電流を相互に放電することは、
前記抵抗経路のスイッチング経路を通じる電流の流れを遮断する完全空乏領域をＮＰ接合の近傍に形成することを含むことを特徴とする請求項２５に記載の静電気電流分散方法。
【請求項２７】
前記静電気電流を相互に放電することは、
前記抵抗経路を通じる電流の遮断に応答して少なくとも二つのバイポーラトランジスタを通じる電流の流れを再び誘導することを含むことを特徴とする請求項２６に記載の静電気電流分散方法。
【請求項２８】
第１パッドと、
第２パッドと、
前記第１パッドと前記第２パッドとの間に連結された静電気放電回路素子と、を含み、
前記静電気放電回路素子はバイポーラトランジスタ経路と抵抗経路とを通じて静電気電流を交互に放電する手段を含むことを特徴とする静電気放電回路。
【請求項２９】
第１パッドと、
第２パッドと、
前記第１パッドと前記第２パッドとの間に連結された静電気放電回路素子とを含み、
前記静電気放電回路素子はトリガ電圧とホールド電圧との間に前記静電気放電回路素子を通じる電圧を制御して静電気電流を放電する手段を含むことを特徴とする静電気放電回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、さらに具体的には電気的ストレスから集積回路を保護するための静電気放電保護素子に関する。
【背景技術】
【０００２】
半導体集積回路は人体の接触または装備の異常などによって発生する瞬間的な静電気（ＥＳＤ；Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）及び持続的な過負荷（ＥＯＳ；Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒ  Ｓｔｒｅｓｓ）によって流入される高電圧及び高電流に敏感に影響を受ける。静電気または過負荷現象は、一時に高電圧または高電流が集積回路に流入されるので、集積回路に形成された絶縁膜の破壊、ジャンクションの破壊及び／または金属配線の断線などを誘発して半導体集積回路を永久的に破壊する結果をもたらす。
【０００３】
静電気放電保護素子は瞬間的に流入される高電圧または高電流が半導体集積回路の内部に流入されないように放電させる機能を果たす。このような静電気放電保護機能を実行する手段として、シリコン制御整流器（ＳＣＲ；Ｓｉｌｉｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）が効果的なものとして知られている。
【０００４】
図１は一般的なシリコン制御整流器を利用した静電気放電保護素子を示す図である。
【０００５】
図１を参照すると、シリコン制御整流器は半導体基板に形成されたｎウェル１０に高濃度のｎ型第１拡散層２とｐ型第２拡散層４が形成されており、ｐウェル１２にも高濃度のｎ型第３拡散層６とｐ型第４拡散層８が形成されている。前記第１及び第２拡散層２、４は電源電圧ＶＤＤが印加される第１パッド１３に電気的に連結され、前記第３及び第４拡散層６、８は接地電圧が印加される第２パッド１４に電気的に連結される。シリコン制御整流器は前記ｐ型の第２拡散層４、ｎウェル１０及びｐウェル１２を各々エミッタ領域、ベース領域及びコレクタ領域とするＰＮＰバイポーラトランジスタＱ１とｎ型の第３拡散層６、ｐウェル１２及びｎウェル１０を各々エミッタ領域、ベース領域及びコレクタ領域とするＮＰＮバイポーラトランジスタＱ２とで構成される。前記ｐウェル１２はＰＮＰバイポーラトランジスタＱ１のコレクタ領域またはＮＰＮバイポーラトランジスタＱ２のベース領域として作用する。第１パッド１３から第２パッド１４に至るＰＮＰＮ接合の経路は第２拡散層４、ｎウェル１０、ｐウェル１２及び第３拡散層６からなる。前記ＰＮＰＮ接合の経路はシリコン制御整流器ＳＣＲを構成する。正電圧（ｐｏｓｉｔｉｖｅ  ｂｉａｓ）が第１パッド１３を通じて印加され、第２パッド１４が接地されれば、ｐ型の第２拡散層４とｎウェル１０との間のＰＮ接合及びｐウェル１２とｎ型の第３拡散層６との間のＰＮ接合は順方向バイアスされ、ｎウェル１０とｐウェル１２との間のＮＰ接合は逆方向バイアスされる。
【０００６】
静電気放電によって第１パッド１３にＥＳＤ電流が流入されれば、逆方向バイアスされたＮＰ接合の降伏によってＰＮＰバイポーラトランジスタＱ１及びＮＰＮバイポーラトランジスタＱ２がターンオンされ、逆方向バイアスされたＮＰ接合が順方向バイアスされた接合のように作用する正帰還（ｐｏｓｉｔｉｖｅ  ｆｅｅｄｂａｃｋ）によって第２パッド１４を通じて放電される。この時、ｎウェル１０とｐウェル１２からなる逆方向バイアスされたＮＰ接合が降伏される電圧がシリコン制御整流器のトリガ電圧になる。シリコン制御整流器がトリガされれば、ＮＰ接合を横切る電圧が急に低くなる強いスナップバック（ｓｔｒｏｎｇ  ｓｎａｐ  ｂａｃｋ）動作によって瞬間的にＥＳＤ電流を放電する。
【０００７】
図２は従来の静電気放電保護素子の電流−電圧特性を示すグラフである。グラフで線Ａはシリコン制御整流器の電流−電圧曲線であり、線ＢはＰＮ接合ダイオードの電流−電圧曲線である。
【０００８】
図２を参照すると、シリコン制御整流器Ａの場合、外部から印加された電圧は主に逆方向バイアスされたＮＰ接合に印加され、トリガ電圧ＶＴ以下でシリコン制御整流器は高いインピーダンス状態として非常に小さい電流を示す（（１）領域）。ＥＳＤによって電圧がシリコン制御整流器のトリガ電圧ＶＴまで上昇すれば、強いスナップバック動作（（２）領域）によってＥＳＤ電流が放電する。スナップバック動作によって電圧がホールド電圧ＶＨまで下降すれば、シリコン制御整流器は低いインピーダンス状態で多量のＥＳＤ電流を放電することができる。このような低いインピーダンス状態はホールド電圧ＶＨ以下に電圧が下降するか、ホールド電流ＩＨ以下に電流が減少するまで持続する。したがって、シリコン制御整流器はＥＯＳのような持続的な電荷が流入される場合、またはホールド電圧ＶＨ以上の電圧が印加されるパッドに適用する場合、過多電流（ｃｕｒｒｅｎｔ  ｃｒｏｗｄｉｎｇ）によって基板または配線の局地的な熱的破壊を誘発することができる。
【０００９】
ＰＮ接合ダイオードＢの場合、トリガ電圧ＶＴで逆方向バイアスされたＰＮ接合が降伏されて電流が増加する。しかし、シリコン制御整流器とは異なり、逆方向バイアスされたＰＮ接合が降伏された以後には正のインピーダンス状態になり、電圧の増加によって電流が漸進的に増加する。したがって、過多電流による局地的な熱的破壊は防止することができるが、瞬間的に供給される多量の電荷の放電には効果的ではない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は素子の局地的な破壊を起こさない静電気放電保護素子を提供することにある。
【００１１】
本発明の他の課題は電源電圧が印加されるパッドに適用することができる静電気放電保護素子を提供することにある。
【課題を解決するための手段】
【００１２】
上述の課題を達成するために本発明はＰＮＰＮ接合の正帰還及び空乏制御抵抗によって過多電流の発生が抑制された静電気放電保護素子を提供する。この素子は第１パッド及び第２パッドと、半導体基板に形成された第１導電型ウェル及び前記第１導電方ウェルに接して形成された第２導電型ウェルを含む。前記第１導電型ウェルに第１導電型の第１拡散層が形成されて前記第１パッドに電気的に連結され、前記第２導電型ウェルには第１導電型の第２拡散層が形成されて前記第２パッドに電気的に連結される。また、前記第２導電型ウェルに第２導電型の第３拡散層及び第４拡散層が形成されている。前記第３拡散層は第１パッドに電気的に連結され、前記第４拡散層は前記第２パッドに電気的に連結される。本発明において、前記第２導電型ウェルは前記第３及び第４拡散層の間に幅が狭いスイッチング経路を含むことを特徴とする。
【００１３】
さらに具体的に、前記第１パッド及び前記第２パッドに正常動作電圧が印加される時、前記スイッチング経路が完全空乏（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ）になることを特徴とする。前記第１パッド及び前記第２パッドに各々正電圧及び接地電圧が印加される時、前記第１導電型ウェルと前記第２導電型ウェルの接合部に形成される空乏領域幅の２倍より前記スイッチング経路の幅が小さい時、前記スイッチング経路は完全空乏になることができる。
【００１４】
前記スイッチング経路は前記第３拡散層及び前記第４拡散層の間に位置することができ、前記第２導電型ウェルは多数のスイッチング経路を含むことができる。また、前記第１拡散層は前記第３拡散層及び前記第４拡散層の間に位置することができる。
【００１５】
前記第２導電型ウェルは前記第１導電型ウェル内に形成されるか、前記第１導電型ウェルの側壁に接して形成されることもできる。例えば、前記第２導電型ウェルは前記第１導電型ウェルの側壁に接して形成された第１ウェル及び前記第１導電型ウェル内に形成されて前記第１ウェルに連結された第２ウェルを含むことができる。この場合、前記第３及び第４拡散層は互いに違う第２導電型ウェルに形成されることができる。
【００１６】
本発明において、前記スイッチング経路はＥＳＤまたはＥＯＳによる電荷流入時、空乏層によって制御されるウェル空乏制御抵抗として、正のインピーダンス状態で電流経路を提供することができる。
【発明の効果】
【００１７】
本発明によると、静電気放電保護素子を構成する第２導電型ウェルにスイッチング経路を形成して正常動作電圧が印加される時は電流経路を遮断して、高電圧または高電流によって多量の電荷が流入される時は電流経路が形成されるようにする。これによって、スナップバック動作及び正のインピーダンス状態が繰り返されて瞬間的なＥＳＤを放電することだけではなく、多量の電荷が供給されるＥＯＳパルスが加えられても過多電流の発生なしに電荷を放電することができる。
【００１８】
また、シリコン制御整流器は低いホールド電圧を有することによって、電源電圧パッドに適用するのに適しないが、本発明の静電気放電保護素子は電源電圧が印加されるパッドにも適用されて静電気放電から素子を保護することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層及び領域の厚さは明確性のために誇張されたものである。層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。また、ある構成部分が他の構成部分に隣接すると言及される場合に、それは他の構成部分と直接接触されることができるもの、またはそれらの間に第３の構成部分が介在されて離隔されることができるものである。明細書の全体にわたって同一の参照番号で表示した部分は同一の構成要素を示す。
【００２０】
図３は本発明の第１実施形態による静電気放電防止素子を示す平面図である。
【００２１】
図４Ａ乃至図４Ｃは各々図３のＩ−Ｉ’、ＩＩ−ＩＩ’’及びＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【００２２】
図３及び図４Ａ乃至図４Ｃを参照すると、この素子は基板に形成された第１導電型ウェル５０と、前記第１導電型のウェル５０と接合されて形成された第２導電型のウェル５２とを含む。第１導電型ウェル５０内に第１導電型の第１拡散層５４が形成されており、前記第２導電型のウェル５２内に第１導電型の第２拡散層５６、第２導電型の第３拡散層５８及び第２導電型の第４拡散層６０が形成されている。前記第１導電型の第２拡散層５６及び前記第２導電型の第４拡散層６０は隣接して形成されることができる。また、前記第２拡散層５６は前記第１拡散層５４及び前記第４拡散層６０の間に位置することができる。前記第２導電型のウェル５２は幅Ｗが狭いスイッチング経路５２ａを含むことができる。前記スイッチング経路５２ａは前記第２拡散層５６及び前記第３拡散層５８の間に位置することができる。前記第１拡散層５４は前記スイッチング経路５２ａに隣接して前記第１導電型ウェル５０に形成されることができる。本発明において、前記第２導電型のウェル５２は多数のスイッチング経路５２ａを含むことができる。この時、前記第１拡散層５４は前記スイッチング経路５２ａの間に位置することができる。すなわち、本発明は多数のスイッチング経路５２ａの間の第１導電型のウェル５０に形成された多数の第１拡散層５４を含むことができる。
【００２３】
この素子で前記第２拡散層５６、前記第２導電型のウェル５２及び前記第１導電型のウェル５０は各々ＮＰＮバイポーラトランジスタのエミッタ領域、ベース領域及びコレクタ領域を構成して、前記第３拡散層５８が形成された第２導電型のウェル５２、前記第１導電型のウェル５０及び前記第４拡散層６０が形成された第２導電型のウェル５２は各々ＰＮＰバイポーラトランジスタのエミッタ領域、ベース領域及びコレクタ領域を構成する。
【００２４】
前記第１拡散層５４及び前記第３拡散層５８は第１パッド６４に電気的に連結されることができ、前記第２拡散層５６及び前記第４拡散層６０は第２パッド６６に電気的に連結されることができる。前記第１パッド６４には電源電圧のような正電圧が印加されることができ、前記第２パッド６６には接地電圧が印加されることができる。前記第１パッド６４に正電圧が印加され、前記第２パッド６６に接地電圧が印加される時、前記第１導電型のウェル５０と前記第２導電型のウェル５２からなる接合は逆方向バイアスされて空乏層が形成される。本発明で第１パッド６４及び第２パッド６６に正常動作電圧が印加される時、前記スイッチング経路５２ａはオフされて第１パッド６４から第２パッド６６に至る電流経路が遮断されることが望ましい。電流経路を遮断する方法では、前記スイッチング経路５２ａが完全空乏になるようにする方法を適用することができる。前記第１パッド６４及び前記第２パッド６６に正電圧及び接地電圧が連結される時、空乏領域幅の２倍より前記スイッチング経路５２ａの幅が小さければ、前記スイッチング経路５２ａの両方の接合部から拡張された空乏領域によって前記スイッチング経路５２ａが完全空乏になることができる。したがって、通常の駆動電圧が前記第１パッド６４及び前記第２パッド６６に印加される時、完全空乏されたスイッチング経路５２ａによって第１パッド６４から第２パッド６６に至る電流の経路が遮断されることができる。
【００２５】
図５Ａ乃至５Ｃ及び図６Ａ乃至６Ｃは本発明の第１実施形態による静電気放電防止素子の動作を説明するための図である。
【００２６】
図５Ａ乃至図５Ｃを参照すると、前記第１パッド６４及び前記第２パッド６６に通常の駆動電圧である正電圧と接地電圧が印加されれば、前記ｎ型のウェル５０とｐ型のウェル５２からなるＮＰ接合は逆方向バイアスされ、前記スイッチング経路５２ａには両方の空乏層７０が拡張されて互いに連結される完全空乏領域が形成される。この状態では前記第１パッド６４から前記第２パッド６６に至る電流経路が遮断される。
【００２７】
図６Ａ乃至図６Ｃを参照すると、非正常的な高電圧または高電流が前記第１パッド６４を通じて流入されれば、逆方向バイアスされたＮＰ接合が降伏によってＰＮＰバイポーラトランジスタＱ３とＮＰＮバイポーラトランジスタＱ４がターンオンされ、前記第１パッド６４側の第２導電型のウェル５２、前記第１導電型のウェル５０、前記第２パッド６６側の第２導電型のウェル５２及び前記第２拡散層５６で構成されるＰＮＰＮ接合経路を通じて電荷が放電する。この時、正帰還（ｐｏｓｉｔｉｖｅ  ｆｅｅｄｂａｃｋ）によって前記ｎ型のウェル５０とｐ型のウェル５２からなるＮＰ接合の空乏層７０ａの幅が減る。その結果、前記スイッチング経路５２ａを通じて前記第１パッド６４から前記第２パッド６６に至る電流の経路が一時的に形成される。前記第１パッド６４、前記第３拡散層５８、前記第２導電型のウェル５２、前記第２拡散層５６及び前記第２パッド６６からなる電流経路は抵抗成分を有するので、電流が増加することによって電圧が上昇して、正帰還が抑制されながら前記スイッチング経路５２は再び完全空乏になり、ＰＮＰバイポーラトランジスタＱ３及びＮＰＮバイポーラトランジスタＱ４がターンオンされて再び電流経路が形成される。
【００２８】
図７は本発明の第１実施形態による静電気放電防止素子の特性を示すグラフである。
【００２９】
グラフにおいて、線Ａはシリコン制御整流器の電流−電圧曲線であり、線Ｂは逆方向バイアスされたＰＮ接合ダイオードの電流−電圧曲線であり、線Ｃは本発明による静電気放電保護素子の電流−電圧曲線である。
【００３０】
図７に示したように、一般的なシリコン制御整流器はトリガ電圧ＶＴに到逹すれば、強いスナップバック動作が起きた以後、ラッチアップによって電流が急に増加することを示す。この時、シリコン制御整流器に連結されたパッドがホールド電圧ＶＨより高い電圧が印加される電源電圧パッドの場合、過多電流による局地的な熱的損傷を発生させることができる。逆方向バイアスされたＰＮ接合ダイオードは接合降伏以後、電圧が持続的に上昇しながら正のインピーダンス状態が維持されて電流が漸進的に増加するので、過多電流による局地的な熱的損傷は発生しないが、瞬間的に供給される多量の電荷の放電には適しない。
【００３１】
これに比べて、本発明による静電気放電保護素子はトリガ電圧ＶＴの以後に一時的にスナップバック動作が起こるが、すぐ正帰還によって空乏領域の幅が減少して、スイッチング経路５２が抵抗の役割を果たして電圧が再上昇する。続いて、再び静電気放電保護素子がトリガされてスナップバック動作が起こる。電流−電圧曲線Ｃから分かるように、本発明による静電気放電保護素子はスナップバック動作及び電圧上昇が繰り返して行われて、瞬間的なＥＳＤ電流を効果的に放電することだけではなく、多量の電荷が供給されるＥＯＳパルスが流入されても過多電流（ｃｕｒｒｅｎｔ  ｃｒｏｗｄｉｎｇ）を起こせず、電流経路を分散させて局地的な熱的破壊を防止することができる。
【００３２】
図８は本発明の第２実施形態による静電気放電防止素子を示す平面図である。
【００３３】
図９Ａ乃至図９Ｃは各々図８のＩ−Ｉ’、ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【００３４】
図８及び図９Ａ乃至図９Ｃを参照すると、静電気放電防止素子は第１導電型のウェルの内部に形成された第２導電型のウェルと、前記第２導電型のウェルの周りを囲む第１導電型のガードリング構造を有することができる。第１導電型はｎ型でありうるし、第２導電型はｐ型でありうる。
【００３５】
半導体基板１００に形成された第１導電型のウェル１１０内に前記第１導電型のウェル１１０と接合されて第２導電型のウェル１１２が形成されている。前記半導体基板１００に素子分離膜１０５が形成されて複数の活性領域を画定する。前記活性領域に後述の導電性拡散層が形成される。第１導電型のウェル１１０内に第１導電型の第１拡散層１１４が形成されており、前記第２導電型のウェル１１２内に第１導電型の第２拡散層１１６、第２導電型の第３拡散層１１８及び第２導電型の第４拡散層１２０が形成されている。前記第１導電型の第２拡散層１１６及び前記第２導電型の第４拡散層１２０は隣接して形成されることができる。また、前記第２拡散層１１６は前記第１拡散層１１４及び前記第４拡散層１２０の間に位置することができる。前記第２導電型のウェルは幅が狭いスイッチング経路１１２ａを含むことができる。前記スイッチング経路１１２ａは前記第２拡散層１１６及び前記第３拡散層１１８の間に位置することができる。前記第１拡散層１１４は前記スイッチング経路１１２ａに隣接して前記第１導電型のウェル１１０に形成されることができる。本実施形態でも、前記第２導電型のウェルは多数のスイッチング経路１１２ａを含むことができる。この時、前記第１拡散層１１４は前記スイッチング経路１１２ａの間に位置することができる。すなわち、本発明は多数のスイッチング経路１１２ａの間の第１導電型のウェル１１０に形成された多数の第１拡散層１１４を含むことができる。
【００３６】
この素子で前記第２拡散層１１６、前記第２導電型のウェル１１２及び前記第１導電型のウェル１１０は各々ＮＰＮバイポーラトランジスタのエミッタ領域、ベース領域及びコレクタ領域を構成して、前記第２導電型の第３拡散層１１８が形成された第２導電型ウェル１１２、前記第１導電型ウェル１１０及び前記第２導電型の第４拡散層１２０が形成された第２導電型のウェル１１２は各々ＰＮＰバイポーラトランジスタＱ４のエミッタ領域、ベース領域及びコレクタ領域を構成する。
【００３７】
前記第１拡散層１１４及び前記第３拡散層１１８は第１パッド１２４に電気的に連結されることができ、前記第２拡散層１１６及び前記第４拡散層１２０は第２パッド１２６に電気的に連結されることができる。前記第１パッド１２４には電源電圧のような正電圧が印加されることができ、前記第２パッド１２６には接地電圧が印加されることができる。前記第１パッド１２４に正電圧が印加され、前記第２パッド１２６に接地電圧が印加される時、前記第１導電型のウェル１１０と前記第２導電型のウェル１１２からなる接合は逆方向バイアスされて空乏層が形成される。本発明で第１パッド１２４及び第２パッド１２６に正常動作電圧が印加される時、前記スイッチング経路１１２ａはオフされて第１パッド１２４から第２パッド１２６に至る電流経路が遮断されることが望ましい。電流経路を遮断する方法では、前記スイッチング経路１１２ａが完全空乏になるようにする方法を適用することができる。前記第１パッド１２４及び前記第２パッド１２６に正電圧及び接地電圧が連結される時、空乏領域幅の２倍より前記スイッチング経路１１２ａの幅が小さければ、前記スイッチング経路１１２ａの両方接合部から拡張された空乏領域によって前記スイッチング経路１１２ａが完全空乏になることができる。
【００３８】
前記第２導電型ウェル１１２の周辺を囲む活性領域に第１導電型のガードリング拡散層１２２がさらに形成されることができる。前記ガードリング拡散層１２２は前記第１パッド１２４に連結されて正電圧が印加されることができる。
【００３９】
図１０は本発明の第３実施形態による静電気放電防止素子を示す平面図である。
【００４０】
図１１Ａ及び図１１Ｂは各々図１０のＩ−Ｉ’、ＩＩ−ＩＩ’に沿って切断した断面図である。
【００４１】
図１０、図１１Ａ、図１１Ｂを参照すると、本発明による静電気放電保護素子は三重ウェル構造（ｔｒｉｐｌｅ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅ）で実現されることができる。
【００４２】
半導体基板２００に第１導電型のウェル２１０が形成され、前記第１導電型のウェル２１０の側壁に接して第２導電型の第１ウェル２１１が形成される。前記第１導電型のウェル２１０内に前記第１導電型のウェル２１０と接合され、第２導電型の第２ウェル２１２が形成される。前記半導体基板２００に素子分離膜２０５が形成されて複数個の活性領域を画定して、前記活性領域に後述の導電性拡散層が形成される。第１導電型のウェル２１０内に第１導電型の第１拡散層２１４が形成され、前記第２導電型の第１ウェル２１１内に第１導電型の第２拡散層２１６及び第２導電型の第４拡散層２２０が形成され、前記第２導電型の第２ウェル２１２内に第２導電型の第３拡散層２１８が形成されている。前記第１導電型の第２拡散層２１６及び前記第２導電型の第４拡散層２２０は隣接して形成されることができる。また、前記第２拡散層２１６は前記第１拡散層２１４及び前記第４拡散層２２０の間に位置することができる。前記第２導電型の第１ウェル２１１及び第２ウェル２１２は幅が狭いスイッチング経路２１２ａを含むことができる。前記スイッチング経路２１２ａは前記第２導電型の第２ウェル２１２が拡張された部分でも良いし、前記第２導電型の第１ウェル２１２が拡張された部分でも良い。前記スイッチング経路２１２ａは前記第２拡散層２１６及び前記第３拡散層２１８の間に位置することができる。前記第１拡散層２１４は前記スイッチング経路２１２ａに隣接して前記第１導電型のウェル２１０に形成されることができる。前記第２導電型のウェルは多数のスイッチング経路２１２ａを含むことができ、前記第１拡散層２１４は前記スイッチング経路２１２ａの間に位置することができる。すなわち、本発明は多数のスイッチング経路２１２ａの間の第１導電型のウェル２１０に形成された多数の第１拡散層２１４を含むことができる。
【００４３】
この素子で前記第２拡散層２１６、前記第２導電型のウェル２１２及び前記第１導電型のウェル２１０は各々ＮＰＮバイポーラトランジスタのエミッタ領域、ベース領域及びコレクタ領域を構成して、前記第２導電型の第２ウェル２１２、前記第１導電型のウェル２１０及び前記第２導電型の第１ウェル２１２は各々ＰＮＰバイポーラトランジスタのエミッタ領域、ベース領域及びコレクタ領域を構成する。
【００４４】
前記第１拡散層２１４及び前記第３拡散層２１８は第１パッド２２４に電気的に連結されることができ、前記第２拡散層２１６及び前記第４拡散層２１８は第２パッド２２６に電気的に連結されることができる。前記第１パッド２２４には電源電圧のような正電圧が印加されることができ、前記第２パッド２２６には接地電圧が印加されることができる。前記第１パッド２２４に正電圧が印加され、前記第２パッド２２６に接地電圧が印加される時、前記第１導電型のウェル２１０と前記第２導電型のウェル２１１、２１２からなる接合は逆方向バイアスされて空乏層が形成される。本発明で第１パッド２２４及び第２パッド２２６に正常動作電圧が印加される時、前記スイッチング経路２１２ａはオフされて第１パッド２２４から第２パッド２２６に至る電流経路が遮断されることが望ましい。電流経路を遮断する方法では、前記スイッチング経路２１２ａが完全空乏になるようにする方法を適用することができる。前記第１パッド２２４及び前記第２パッド２２６に正電圧及び接地電圧が連結される時、空乏領域幅の２倍より前記スイッチング経路２１２ａの幅が小さければ、前記スイッチング経路２１２ａの両方接合部から拡張された空乏領域によって前記スイッチング経路２１２ａが完全空乏になることができる。
【００４５】
前記第１導電型のウェル２１０内に形成された第２導電型の第２ウェル２１２周辺を囲む活性領域に第１導電型のガードリング拡散層２１０が形成されることができる。前記ガードリング拡散層２１０は前記第１パッド２２４に電気的に連結される。
【図面の簡単な説明】
【００４６】
【図１】従来技術による静電気放電防止素子を示す図である。
【図２】従来技術による静電気放電防止素子の特性を示すグラフである。
【図３】本発明の第１実施形態による静電気放電防止素子を示す平面図である。
【図４Ａ】図３のＩ−Ｉ’に沿って切断した断面図である。
【図４Ｂ】図３のＩＩ−ＩＩ’に沿って切断した断面図である。
【図４Ｃ】図３のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図５Ａ】本発明の第１実施形態による静電気放電防止素子の動作を説明するための図である。
【図５Ｂ】本発明の第１実施形態による静電気放電防止素子の動作を説明するための図である。
【図５Ｃ】本発明の第１実施形態による静電気放電防止素子の動作を説明するための図である。
【図６Ａ】本発明の第１実施形態による静電気放電防止素子の動作を説明するための図である。
【図６Ｂ】本発明の第１実施形態による静電気放電防止素子の動作を説明するための図である。
【図６Ｃ】本発明の第１実施形態による静電気放電防止素子の動作を説明するための図である。
【図７】本発明の第１実施形態による静電気放電防止素子の特性を示すグラフである。
【図８】本発明の第２実施形態による静電気放電防止素子を示す平面図である。
【図９Ａ】図８のＩ−Ｉ’に沿って切断した断面図である。
【図９Ｂ】図８のＩＩ−ＩＩ’に沿って切断した断面図である。
【図９Ｃ】図８のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１０】本発明の第３実施形態による静電気放電防止素子を示す平面図である。
【図１１Ａ】図１０のＩ−Ｉ’に沿って切断した断面図である。
【図１１Ｂ】図１０のＩＩ−ＩＩ’に沿って切断した断面図である。
【符号の説明】
【００４７】
５０  第１導電型ウェル
５２  第２導電型ウェル
５２ａ  スイッチング経路
５４  第１拡散層
５６  第２拡散層
５８  第３拡散層
６０  第４拡散層
６４  第１パッド
６６  第２パッド
７０  空乏層
【図１】
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【図２】
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【図３】
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【図４Ａ】
2006222421.tif 000006
【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
2006222421.tif 000010
【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
2006222421.tif 000013
【図６Ｃ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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