(57)【要約】【課題】隣接するゲート電極間の間隔が狭い場合においても、特性の劣化を抑制しつつ、サイドウォール絶縁膜を確実に形成しうる半導体装置及びその製造方法を提供する。【解決手段】シリコン基板３２上にゲート絶縁膜４８を介して形成されたゲート電極５０と、ゲート電極５０の両側のシリコン基板３２内に形成されたソース／ドレイン拡散層６６ｎ、５５ｐと、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に形成された裾状絶縁膜５８と、裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面に形成されたサイドウォール絶縁膜６０とを有する。【選択図】  図６
2006128540.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
前記ゲート電極の側壁の下側部分に形成された裾状の第１の絶縁膜と、前記第１の絶縁膜に覆われていない前記ゲート電極の側壁の露出部分及び前記第１の絶縁膜の側面に形成された第２の絶縁膜とを有するサイドウォール絶縁膜と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の絶縁膜は、前記ソース／ドレイン拡散層の前記ゲート電極側端部を覆っている
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記ソース／ドレイン拡散層は、エクステンションソース／ドレイン構造のエクステンション領域を構成する第１の不純物拡散領域と、前記ゲート電極側端部が前記第２の絶縁膜下に位置し、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域と、前記ゲート電極側端部が前記第２の絶縁膜の端部まで延在し、前記第２の不純物拡散領域よりも深い第３の不純物拡散領域とを更に有する
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第１の絶縁膜は、シリコン酸化膜よりなる
ことを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとしてドーパント不純物を前記半導体基板内に導入し、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
前記半導体基板上に第１の絶縁膜を堆積し、前記第１の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁に第１の絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の絶縁膜をマスクとしてドーパント不純物を前記半導体基板内に導入し、前記ゲート電極の両側の前記半導体基板内に第２の不純物拡散領域を形成する工程と、
前記第１の絶縁膜を、前記ゲート電極の側壁の下側部分に残存するように部分的に除去する工程と、
前記半導体基板上に第２の絶縁膜を堆積し、前記第２の絶縁膜を異方性エッチングすることにより、前記第１の絶縁膜に覆われていない前記ゲート電極の側壁の露出部分及び前記第１の絶縁膜の側面に第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１の絶縁膜を部分的に除去する工程では、前記第１の不純物拡散領域の前記ゲート電極側端部を前記第１の絶縁膜が覆うように、前記第１の絶縁膜を部分的に除去する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記第１の不純物拡散領域を形成する工程の前に、前記半導体基板上に第３の絶縁膜を堆積し、前記第３の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁に第３の絶縁膜を形成する工程を更に有し、
前記第１の絶縁膜を形成する工程では、前記第３の絶縁膜が形成された前記ゲート電極の側壁に前記第１の絶縁膜を更に形成し、
前記第１の絶縁膜を部分的に除去する工程では、前記第１の絶縁膜とともに前記第３の絶縁膜を、前記ゲート電極の側壁の下側部分に残存するように部分的に除去する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜を部分的に除去する工程の後、前記第２の絶縁膜を形成する工程の前に、前記ゲート電極の両側の前記半導体基板内にドーパント不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項５乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程の後に、前記ゲート電極及び前記第２の絶縁膜をマスクとしてドーパント不純物を前記半導体基板内に導入し、前記ゲート電極の両側の前記半導体基板内に第３の不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項５乃至９のいずれか１項に記載の半導体装置の製造方法において、
ウェットエッチングにより、前記第１の絶縁膜を部分的に除去する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ゲート電極の側壁に形成されたサイドウォール絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高速化に伴い、ＭＯＳトランジスタ等の素子構造の微細化が急速に進行している。このうち、ゲート電極は、微小なサイズで形成されるだけでなく、隣接するゲート電極と狭い間隔で形成されるようになってきている。
【特許文献１】特開平０７−３０７４６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、隣接するゲート電極間の間隔が狭くなると、サイドウォール絶縁膜を形成するための絶縁膜により、隣接するゲート電極の間が埋没してしまうことがある。このような場合、ソース／ドレイン拡散層を構成する不純物拡散領域を形成するためのイオン注入が困難となる。
【０００４】
一方、形成するサイドウォール絶縁膜の膜厚が薄すぎると、ソース拡散層とドレイン拡散層との距離が小さくなりすぎてしまい、ＭＯＳトランジスタの特性が劣化し、更には動作自体が困難となる。
【０００５】
本発明は、半導体装置の高集積化を目的とし、隣接するゲート電極間の間隔が狭い場合においても、特性の劣化を抑制しつつ、サイドウォール絶縁膜を確実に形成しうる半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、前記ゲート電極の側壁の下側部分に形成された裾状の第１の絶縁膜と、前記第１の絶縁膜に覆われていない前記ゲート電極の側壁の露出部分及び前記第１の絶縁膜の側面に形成された第２の絶縁膜とを有するサイドウォール絶縁膜とを有する半導体装置が提供される。
【０００７】
また、本発明の他の観点によれば、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとしてドーパント不純物を前記半導体基板内に導入し、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、前記半導体基板上に第１の絶縁膜を堆積し、前記第１の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁に第１の絶縁膜を形成する工程と、前記ゲート電極及び前記第１の絶縁膜をマスクとしてドーパント不純物を前記半導体基板内に導入し、前記ゲート電極の両側の前記半導体基板内に第２の不純物拡散領域を形成する工程と、前記第１の絶縁膜を、前記ゲート電極の側壁の下側部分に残存するように部分的に除去する工程と、前記半導体基板上に第２の絶縁膜を堆積し、前記第２の絶縁膜を異方性エッチングすることにより、前記第１の絶縁膜に覆われていない前記ゲート電極の側壁の露出部分及び前記第１の絶縁膜の側面に第２の絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ゲート電極の側壁に形成されたオフセットサイドウォール絶縁膜を、ゲート電極の側壁の下側部分に残存するように除去して、ソース／ドレイン拡散層のゲート電極側端部を覆う裾状絶縁膜を形成し、裾状絶縁膜に覆われていないゲート電極の側壁の露出部分及び裾状絶縁膜の側面に、サイドウォール絶縁膜を形成するので、隣接するゲート電極間の間隔が狭い場合であっても、特性の劣化を抑制しつつ、所望の膜厚のサイドウォール絶縁膜を確実に形成することができる。
【発明を実施するための最良の形態】
【０００９】
［本発明の原理］
近時では、ＭＯＳトランジスタの特性の向上を目的として、ソース／ドレイン拡散層を構成する不純物拡散領域にオフセットを設けることが行われている。この場合、ゲート電極の側壁に複数層のサイドウォール絶縁膜を形成し、各サイドウォール絶縁膜を形成した後に、適宜サイドウォール絶縁膜が形成されたゲート電極に自己整合で不純物拡散領域をイオン注入により形成する。
【００１０】
しかし、単に複数層のサイドウォール絶縁膜を形成していくと、隣接するゲート電極間の間隔が狭い場合には、隣接するゲート電極の間が絶縁膜で埋没してしまう虞がある。具体的には、例えば、幅３０ｎｍ、高さ１００ｎｍ程度のゲート電極が２００ｎｍピッチで形成され、隣接するゲート電極の側壁間の間隔が１７０ｎｍとなっているような場合には、隣接するゲート電極の間が絶縁膜で埋没してしまう虞がある。隣接するゲート電極の間が絶縁膜で埋没すると、不純物拡散領域を形成するためのイオン注入が困難となる。
【００１１】
その一方で、サイドウォール絶縁膜の膜厚が薄すぎると、ソース拡散層とドレイン拡散層との距離が小さくなりすぎてしまい、ＭＯＳトランジスタの特性が劣化し、更には動作自体が困難となる。
【００１２】
本願発明者は、鋭意検討を重ねた結果、サイドウォール絶縁膜に自己整合で不純物拡散領域を形成した後に、サイドウォール絶縁膜の下側部分を残しつつ除去し、再びサイドウォール絶縁膜を形成すれば、隣接するゲート電極間の絶縁膜による埋没を回避しつつ、所望の膜厚のサイドウォール絶縁膜を形成することができること想到した。
【００１３】
以下、本発明による半導体装置の製造方法の原理について図１乃至図５を用いて説明する。
【００１４】
図１は本発明の原理を説明する工程断面図である。図１（ａ）乃至図１（ｄ）における左側の図はＮＭＯＳトランジスタについての工程断面図を示し、右側の図はＰＭＯＳトランジスタについての工程断面図を示している。
【００１５】
まず、シリコン基板１０上にゲート絶縁膜１２を介して形成されたゲート電極１４の側壁に、例えばシリコン酸化膜よりなるオフセットサイドウォール絶縁膜１６を形成する。
【００１６】
次いで、ＮＭＯＳトランジスタについて、ゲート電極１４及びオフセットサイドウォール絶縁膜１６をマスクとして、例えばイオン注入法により、ゲート電極１４の両側のシリコン基板１０内にドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｎ型の第１不純物拡散領域１８ｎを形成する。
【００１７】
また、ＰＭＯＳトランジスタについて、ゲート電極１４及びオフセットサイドウォール絶縁膜１６をマスクとして、例えばイオン注入法により、ゲート電極１４の両側のシリコン基板１０内にドーパント不純物を導入する。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｐ型の第１不純物拡散領域１８ｐを形成する（図１（ａ）参照）。
【００１８】
次いで、オフセットサイドウォール絶縁膜１６が形成されたゲート電極１２の側壁に、例えばシリコン酸化膜よりなるオフセットサイドウォール絶縁膜２０を更に形成する。
【００１９】
次いで、ＮＭＯＳトランジスタについて、ゲート電極１４及びオフセットサイドウォール絶縁膜１６、２０をマスクとして、例えばイオン注入法により、オフセットサイドウォール絶縁膜１６、２０が側壁に形成されたゲート電極１４の両側のシリコン基板１０内にドーパント不純物を導入する。これにより、第１不純物拡散領域１８ｎよりも深いｎ型の第２不純物拡散領域２２ｎを形成する。
【００２０】
また、ＰＭＯＳトランジスタについて、ゲート電極１４及びオフセットサイドウォール絶縁膜１６、２０をマスクとして、例えばイオン注入法により、オフセットサイドウォール絶縁膜１６、２０が側壁に形成されたゲート電極１４の両側のシリコン基板１０内にドーパント不純物を導入する。これにより、第１不純物拡散領域１８ｐよりも深いｐ型の第２不純物拡散領域２２ｐを形成する（図１（ｂ）参照）。
【００２１】
次いで、ウェットエッチングにより、オフセットサイドウォール絶縁膜１６、２０を上端部から部分的に除去する。これにより、ゲート電極１４の側壁の下側部分及びゲート絶縁膜１２の側端部に、オフセットサイドウォール絶縁膜１６、２０が部分的に残存してなる裾状絶縁膜２４を形成する（図１（ｃ）参照）。
【００２２】
ここで、裾状絶縁膜２４を形成するためにウェットエッチングによりオフセットサイドウォール絶縁膜１６、２０を部分的に除去する条件とトランジスタ特性との関係を説明する。
【００２３】
図２はＮＭＯＳトランジスタに関するグラフであり、図２（ａ）はゲート長Ｌｇと閾値電圧Ｖｔｈとの関係を測定した結果を示すグラフ、図２（ｂ）はトランジスタのオン電流Ｉｏｎとオフ電流Ｉｏｆｆとの関係を測定した結果を示すグラフである。ゲート長Ｌｇは、走査型電子顕微鏡により測定したものである。図２（ａ）及び図２（ｂ）のグラフでは、オフセットサイドウォール絶縁膜１６，２０を除去しない基準の場合、ウェットエッチングによる除去時間が３８Ｎ、４１Ｎ、４５Ｎの場合についてそれぞれプロットを示している。基準の場合を◆印、除去時間３８Ｎの場合を■印、除去時間４１Ｎの場合を△印、除去時間４５Ｎの場合を×印のプロットでそれぞれ示している。なお、除去時間３８Ｎ、４１Ｎ、４５Ｎは相対時間であり、数字が大きいほど除去時間が長いことを示している。
【００２４】
図３はＰＭＯＳトランジスタに関するグラフであり、図３（ａ）はゲート長Ｌｇと閾値電圧Ｖｔｈとの関係を測定した結果を示すグラフ、図３（ｂ）はトランジスタのオン電流Ｉｏｎとオフ電流Ｉｏｆｆとの関係を測定した結果を示すグラフである。ゲート長Ｌｇは、走査型電子顕微鏡により測定したものである。図３（ａ）及び図３（ｂ）のグラフでは、図２と同様に、オフセットサイドウォール絶縁膜１６、２０を除去しない基準の場合、ウェットエッチングによる除去時間が３８Ｎ、４１Ｎ、４５Ｎの場合についてそれぞれプロットを示している。基準の場合を◆印、除去時間３８Ｎの場合を■印、除去時間４１Ｎの場合を△印、除去時間４５Ｎの場合を×印のプロットでそれぞれ示している。
【００２５】
ＮＭＯＳトランジスタの場合、図２（ａ）に示すグラフから分かるように、オフセットサイドウォール絶縁膜１６、２０をエッチングする時間によって、ゲート長Ｌｇと閾値電圧Ｖｔｈとの関係が変動している。
【００２６】
また、ＮＭＯＳトランジスタの場合、図２（ｂ）に示すグラフから分かるように、オフセットサイドウォール絶縁膜１６、２０をエッチングする時間が長くなるほど、同じオフ電流Ｉｏｆｆに対してオン電流Ｉｏｎが小さくなっている。
【００２７】
一方、ＰＭＯＳトランジスタの場合、図３（ａ）及び図３（ｂ）に示すグラフから明らかなように、オフセットサイドウォール絶縁膜１６、２０をエッチングする時間が変化しても、電気的特性にほとんど変化がないことが分かる。
【００２８】
また、図４は、ＮＭＯＳトランジスタについて、ウェットエッチングによるオフセットサイドウォール絶縁膜１６、２０の除去時間を変えて、ゲート電極１４とソース／ドレイン拡散層との間のオーバーラップ容量Ｃｏｖを測定し、オーバーラップ容量Ｃｏｖを除去時間に対してプロットしたグラフである。図４では、図２及び図３と同様に、オフセットサイドウォール絶縁膜を除去しない基準の場合を◆印、除去時間３８Ｎの場合を■印、除去時間４１Ｎの場合を△印、除去時間４５Ｎの場合を×印でそれぞれ示している。
【００２９】
図４から明らかなように、ウェットエッチングによるオフセットサイドウォール絶縁膜１６、２０の除去時間が長くなるほど、オーバーラップ容量Ｃｏｖが小さくなっている。
【００３０】
上述のように、ウェットエッチングによるオフセットサイドウォール絶縁膜１６、２０の除去時間によって、ＮＭＯＳトランジスタの電気的特性が大きく変動、劣化している。これは、ＮＭＯＳトランジスタのソース／ドレイン拡散層を構成する不純物拡散領域の表層部分（図１（ｃ）中、点線の楕円で囲まれた領域）のドーパント不純物濃度が、ウェットエッチングにより減少している現象を反映するものである。
【００３１】
一方、本願発明者は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれの場合にも、オフセットサイドウォール絶縁膜１６、２０を部分的に除去する時間を変えても、ソース／ドレイン拡散層の抵抗値には殆ど変化がないことを実験的に確認している。
【００３２】
ソース／ドレイン拡散層の抵抗値に殆ど変化がないことを考慮すると、図２及び図４に示すＮＭＯＳトランジスタの電気的特性の変動、劣化は、ソース／ドレイン拡散層のうち特に第１不純物拡散領域１８ｎのゲート電極１４側端部でのドーパント不純物濃度がウェットエッチングにより減少することに起因していると考えられる。
【００３３】
したがって、ウェットエッチングの間、第１不純物拡散領域１８ｎのゲート電極１４側端部を保護すれば、ＮＭＯＳトランジスタの電気的特性の変動、劣化を抑制することができるといえる。具体的には、オフセットサイドウォール絶縁膜１６、２０を第１不純物拡散領域１８ｎのゲート電極１４側端部を覆うように残存させる、すなわち裾状絶縁膜２４が第１不純物拡散領域１８ｎのゲート電極１４側端部を覆うように形成すれば、ＮＭＯＳトランジスタの電気的特性の変動、劣化を抑制することができるといえる。
【００３４】
そこで、本発明では、ウェットエッチングによりオフセットサイドウォール絶縁膜１６、２０を部分的に除去する際の諸条件は、図５に示すように、第１不純物拡散領域１８ｎ、１８ｐのゲート電極１４側端部を裾状絶縁膜２４が覆うように形成されるように設定する。これにより、ウェットエッチングによるドーパント不純物濃度の減少に起因するトランジスタ特性の劣化を抑制しつつ、オフセットサイドウォール絶縁膜１６、２０を部分的に除去して裾状絶縁膜２４を形成することができる。
【００３５】
ここで、ＮＭＯＳトランジスタのオン電流Ｉｏｎの低下を抑制する観点からは、除去時間は、例えば３８Ｎ未満に設定すればよい。
【００３６】
さらに、ＮＭＯＳトランジスタのオーバーラップ容量Ｃｏｖの低下を抑制する観点からは、除去時間は、例えば２０Ｎ前後（図４中一点鎖線で囲まれた領域に対応する除去時間）に設定すればよい。
【００３７】
こうして裾状絶縁膜２４を形成した後、裾状絶縁膜２４に覆われていないゲート電極１４の側壁の露出部分及び裾状絶縁膜２４の側面に、例えばシリコン窒化酸化膜よりなるサイドウォール絶縁膜２６を形成する。
【００３８】
ここで、本発明では、オフセットサイドウォール絶縁膜１６、１８は上端部から部分的に除去され、ゲート電極１４の側壁には、その下側部分に裾状絶縁膜２４が形成されているだけである。したがって、隣接するゲート電極１４間の間隔が狭い場合であっても、隣接するゲート電極１４の間が絶縁膜で埋没することなく、所望の膜厚のサイドウォール絶縁膜２６を確実に形成することができる。
【００３９】
次いで、ＮＭＯＳトランジスタについて、ゲート電極１４及びサイドウォール絶縁膜２６をマスクとして、例えばイオン注入法により、サイドウォール絶縁膜２６が側壁に形成されたゲート電極１４の両側のシリコン基板１０内にドーパント不純物を導入する。これにより、第２不純物拡散領域２２ｎよりも深いｎ型の第３不純物拡散領域２８ｎを形成する。
【００４０】
こうして、ＮＭＯＳトランジスタについて、第１不純物拡散領域、第２不純物拡散領域、及び第３不純物領域により構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層３０ｎが形成される。
【００４１】
また、ＰＭＯＳトランジスタについて、ゲート電極１４及びサイドウォール絶縁膜２６をマスクとして、例えばイオン注入法により、サイドウォール絶縁膜２６が側壁に形成されたゲート電極１４の両側のシリコン基板１０内にドーパント不純物を導入する。これにより、第２不純物拡散領域２２ｐよりも深いｐ型の第３不純物拡散領域２８ｐを形成する。
【００４２】
こうして、ＰＭＯＳトランジスタについて、第１不純物拡散領域、第２不純物拡散領域、及び第３不純物領域により構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層３０ｐが形成される（図１（ｄ）参照）。
【００４３】
上述のように、本発明では、ウェットエッチングによりオフセットサイドウォール絶縁膜１６、２０を上端部から部分的に除去することにより、ゲート電極１４の側壁の下側部分及びゲート絶縁膜１２の側端部に、第１不純物拡散領域１８ｎ、１８ｐのゲート電極１４端部を覆う裾状絶縁膜２４を形成し、その後にサイドウォール絶縁膜２６を形成する。これにより、隣接するゲート電極１４間の間隔が狭い場合であっても、トランジスタ特性の劣化を抑制しつつ、隣接するゲート電極の間が絶縁膜で埋没することなく、所望の膜厚のサイドウォール絶縁膜２６を確実に形成することができる。
【００４４】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図６乃至図１９を用いて説明する。図６は本実施形態による半導体装置の構造を示す断面図、図７は本実施形態による半導体装置の構造を示す拡大断面図、図８乃至図１９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００４５】
まず、本実施形態による半導体装置の構造について図６及び図７を用いて説明する。
【００４６】
図６に示すように、シリコン基板３２には、トレンチ３４が形成されている。トレンチ３４の側面及び底面には、シリコン酸化膜３６が形成されている。側面及び底面にシリコン酸化膜３６が形成されたトレンチ３４には、シリコン酸化膜よりなる素子分離膜３８が埋め込まれている。素子分離膜３８により、素子領域４０ａ、４０ｂが画定されている。
【００４７】
素子領域４０ａのシリコン基板３２内には、Ｐウェル４２が形成されている。素子領域４０ｂのシリコン基板３２内には、Ｎウェル４４が形成されている。
【００４８】
素子領域４０ａには、ＮＭＯＳトランジスタ４６ｎが形成されており、素子領域４０ｂには、ＰＭＯＳトランジスタ４６ｐが形成されている。
【００４９】
まず、素子領域４０ａに形成されたＮＭＯＳトランジスタ４６ｎについて説明する。
【００５０】
素子領域４０ａのシリコン基板３２上には、シリコン酸化膜よりなるゲート絶縁膜４８を介して、ポリシリコン膜よりなるゲート電極５０が形成されている。ゲート電極５０上には、金属シリサイド膜５２ａが形成されている。
【００５１】
ゲート電極５０の両側のシリコン基板３２内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｎ型の第１不純物拡散領域５４ｎが形成されている。第１不純物拡散領域５４ｎの底面下には、第１不純物拡散領域５４ｎに隣接して、ｐ型のポケット領域５６ｐが形成されている。
【００５２】
ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部には、シリコン酸化膜よりなる裾状絶縁膜５８が形成されている。裾状絶縁膜５８により、第１不純物拡散領域５４ｎのゲート電極５０側端部が覆われている。
【００５３】
裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面には、シリコン窒化酸化膜よりなるサイドウォール絶縁膜６０が形成されている。
【００５４】
サイドウォール絶縁膜６０が側壁に形成されたゲート電極５０の両側のシリコン基板３２内には、第１不純物拡散領域５４ｎよりも深いｎ型の第２不純物拡散領域６２ｎと、第２不純物拡散領域６２ｎよりも深いｎ型の第３不純物拡散領域６４ｎが形成されている。第２不純物拡散領域６２ｎのゲート電極５０側端部は、サイドウォール絶縁膜６０下まで延在している。第３不純物拡散領域６４ｎのゲート電極５０側端部は、サイドウォール絶縁膜６０端部まで延在している。
【００５５】
第１不純物拡散領域５４ｎ、第２不純物拡散領域６２ｎ、及び第３不純物拡散領域６４ｎにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層６６ｎが構成されている。ソース／ドレイン拡散層６６ｎのゲート電極５０側端部、すなわち第１不純物拡散領域５４ｎのゲート電極５０側端部は、上述のように、裾状絶縁膜５８により覆われている。
【００５６】
サイドウォール絶縁膜６０が側壁に形成されたゲート電極５０の両側のソース／ドレイン拡散層６６ｎ上には、金属シリサイド膜５２ｂが形成されている。
【００５７】
こうして、素子領域４０ａに、ゲート電極５０と、ソース／ドレイン拡散層６６ｎとを有するＮＭＯＳトランジスタ４６ｎが形成されている。
【００５８】
次に、素子領域４０ｂに形成されたＰＭＯＳトランジスタ４６ｐについて説明する。
【００５９】
素子領域４０ｂのシリコン基板３２上には、シリコン酸化膜よりなるゲート絶縁膜４８を介して、ポリシリコン膜よりなるゲート電極５０が形成されている。ゲート電極５０上には、金属シリサイド膜５２ａが形成されている。
【００６０】
ゲート電極５０の両側のシリコン基板３２内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｐ型の第１不純物拡散領域５４ｐが形成されている。第１不純物拡散領域５４ｐの底面下には、第１不純物拡散領域５４ｐに隣接して、ｎ型のポケット領域５６ｎが形成されている。
【００６１】
ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部には、シリコン酸化膜よりなる裾状絶縁膜５８が形成されている。裾状絶縁膜５８により、第１不純物拡散領域５４ｐのゲート電極５０側端部が覆われている。
【００６２】
裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面には、シリコン窒化酸化膜よりなるサイドウォール絶縁膜６０が形成されている。
【００６３】
サイドウォール絶縁膜６０が側壁に形成されたゲート電極５０の両側のシリコン基板３２内には、第１不純物拡散領域５４ｐよりも深いｐ型の第２不純物拡散領域６２ｐと、第２不純物拡散領域６２ｐよりも深いｐ型の第３不純物拡散領域６４ｐが形成されている。第２不純物拡散領域６２ｐのゲート電極５０側端部は、サイドウォール絶縁膜６０下まで延在している。第３不純物拡散領域６４ｐのゲート電極５０側端部は、サイドウォール絶縁膜６０端部まで延在している。
【００６４】
第１不純物拡散領域５４ｐ、第２不純物拡散領域６２ｐ、及び第３不純物拡散領域６４ｎにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層６６ｐが構成されている。ソース／ドレイン拡散層６６ｐのゲート電極５０側端部、すなわち第１不純物拡散領域５４ｐのゲート電極５０側端部は、上述のように、裾状絶縁膜５８により覆われている。
【００６５】
サイドウォール絶縁膜６０が側壁に形成されたゲート電極５０の両側のソース／ドレイン拡散層６６ｐ上には、金属シリサイド膜５２ｂが形成されている。
【００６６】
こうして、素子領域４０ｂに、ゲート電極５０と、ソース／ドレイン拡散層６６ｐとを有するＰＭＯＳトランジスタ４６ｐが形成されている。
【００６７】
図７は、本実施形態による半導体装置におけるゲート電極５０及びその周辺を拡大して示した拡大断面図である。図７では、ＮＭＯＳトランジスタ４６ｎについて示し、金属シリサイド膜５２ａ、５２ｂを省略している。
【００６８】
図示するように、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部には、裾状絶縁膜５８が形成されている。裾状絶縁膜５８は、ソース／ドレイン拡散層６６ｎを構成する第１不純物拡散領域５４ｎのゲート電極５０側端部を覆っている。裾状絶縁膜５８の側面は、例えば、内側に凸状の面となっている。
【００６９】
なお、ＰＭＯＳトランジスタ４６ｐのゲート電極５０について形成されている裾状絶縁膜５８も、図７に示すＮＭＯＳトランジスタ４６ｎの場合と同様になっている。
【００７０】
このように、本実施形態による半導体装置は、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に、ソース／ドレイン拡散層６６ｎ、６６ｐを構成する第１不純物拡散領域５４ｎ、５４ｐのゲート電極５０側端部を覆う裾状絶縁膜５８が形成されていることに主たる特徴がある。
【００７１】
後述するように、裾状絶縁膜５８は、第１不純物拡散領域５４ｎ、５４ｐ及び第２不純物拡散領域６２ｎ、６２ｐを形成するためのイオン注入の際のマスクとして用いたオフセットサイドウォール絶縁膜をウェットエッチングにより部分的に除去することにより形成されている。このため、隣接するゲート電極５０間の間隔が狭い場合であっても、隣接するゲート電極５０の間が絶縁膜で埋没することなく、所望の膜厚のサイドウォール絶縁膜６０を確実に形成することができる。したがって、ゲート電極５０とソース／ドレイン拡散層６６ｎ、６６ｐとの間のリーク電流を充分に抑制することができる。
【００７２】
また、第１不純物拡散領域５４ｎ、５４ｐのゲート電極５０側端部を覆うように裾状絶縁膜５８が形成されているので、裾状絶縁膜５８を形成するためのウェットエッチングによるトランジスタ特性の劣化を抑制することができる。
【００７３】
また、比誘電率が３．９のシリコン酸化膜がゲート電極５０の下側部分及びゲート絶縁膜４８の側端部に裾状絶縁膜５８として形成されているため、サイドウォール絶縁膜６０としてシリコン窒化膜、シリコン窒化酸化膜等の比誘電率の高い絶縁膜を用いた場合に、フリンジ容量を低減することができる。
【００７４】
次に、本実施形態による半導体装置の製造方法について図８乃至図１９を用いて説明する。
【００７５】
まず、シリコン基板３２上に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜６８を形成する。
【００７６】
次いで、シリコン酸化膜６８上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚１００〜１５０ｎｍのシリコン窒化膜７０を堆積する。
【００７７】
次いで、フォトリソグラフィにより、シリコン窒化膜７０上に、素子分離膜３８の形成領域を露出し、他の領域を覆うフォトレジスト膜７２を形成する（図８（ａ）参照）。
【００７８】
次いで、フォトレジスト膜７２をマスクとして、シリコン窒化膜７０をエッチングする。これにより、シリコン窒化膜７０に開口部７４を形成する。
【００７９】
次いで、フォトレジスト膜７２及びシリコン窒化膜７０をマスクとして、シリコン酸化膜６８及びシリコン基板３２をエッチングする。これにより、シリコン基板３２に、例えば深さ５００ｎｍのトレンチ３４を形成する（図８（ｂ）参照）。
【００８０】
トレンチ３４を形成した後、マスクとして用いたフォトレジスト膜７２を除去する。
【００８１】
次いで、例えば熱酸化法により、トレンチ３４の側面及び底面に、例えば膜厚１０ｎｍのシリコン酸化膜３６を形成する（図９（ａ）参照）。
【００８２】
次いで、全面に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜３８を堆積する（図９（ｂ）参照）。
【００８３】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜７０の表面が露出するまでシリコン酸化膜３８を研磨し、シリコン窒化膜７０上のシリコン酸化膜３８を除去する（図１０（ａ）参照）。こうして、シリコン酸化膜３８が平坦化され、トレンチ３４及び開口部７４にシリコン酸化膜３８が埋め込まれる。なお、シリコン酸化膜３８を平坦化した後、シリコン酸化膜３８を緻密化するための熱処理を行ってもよい。熱処理は例えば窒素雰囲気下で行い、熱処理温度は例えば１０００℃とする。
【００８４】
次いで、例えば熱燐酸を用いたウェットエッチングにより、シリコン窒化膜７０を除去する（図１０（ｂ）参照）。
【００８５】
こうして、ＳＴＩ（Shallow Trench Isolation）法により、トレンチ３４に埋め込まれたシリコン酸化膜よりなる素子分離膜３８が形成され、素子分離膜３８により素子領域４０ａ、４０ｂが画定される。なお、素子領域４０ａ、４０ｂの画定には、ＳＴＩ法のほか、種々の方法を用いることができる。
【００８６】
次いで、例えば熱酸化法によりシリコン基板３２表面にシリコン酸化膜よりなる犠牲酸化膜７６を形成した後、例えばイオン注入法により、素子領域４０ａのシリコン基板３２内にＰウェル４２を形成し、素子領域４０ｂのシリコン基板３２内にＮウェル４４を形成する（図１１（ａ）参照）。
【００８７】
次いで、例えば弗酸系の薬液を用いたウェットエッチングにより、犠牲酸化膜７６を除去する。
【００８８】
次いで、シリコン基板３２上に、例えば熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜よりなるゲート絶縁膜４８を形成する。
【００８９】
次いで、全面に、例えば減圧ＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜５０を堆積する。成膜温度は、例えば６００℃程度とする。
【００９０】
次いで、ポリシリコン膜５０上に、フォトリソグラフィにより、ポリシリコン膜５０をパターニングするためのフォトレジスト膜７８を形成する（図１２（ａ）参照）。
【００９１】
次いで、フォトレジスト膜７８をマスクとして、ポリシリコン膜５０をドライエッチングすることにより、ポリシリコン膜よりなるゲート電極５０を形成する。ゲート電極５０を形成した後、マスクとして用いたフォトレジスト膜７８を除去する（図１２（ｂ）参照）。
【００９２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜８０を堆積する（図１３（ａ）参照）。
【００９３】
次いで、例えばＲＩＥ（Reactive Ion etching）法により、シリコン酸化膜８０を異方性エッチングする。これにより、ゲート電極５０の側壁部分に、シリコン酸化膜よりなるオフセットサイドウォール絶縁膜８０が形成される（図１３（ｂ）参照）
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ４６ｎが形成される素子領域４０ａを露出し、他の領域を覆うフォトレジスト膜８２を形成する。
【００９４】
次いで、ゲート電極５０、オフセットサイドウォール絶縁膜８０、及びフォトレジスト膜８２をマスクとして、例えば砒素イオン（Ａｓ＋）を、例えば加速電圧を３ｋｅＶ、ドーズ量を１．５×１０１５ｃｍ−２としてイオン注入する。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｎ型の第１不純物拡散領域５４ｎが形成される。
【００９５】
次いで、ゲート電極５０、オフセットサイドウォール絶縁膜８０、及びフォトレジスト膜８２をマスクとして、例えばボロン（Ｂ＋）イオンを、例えば加速電圧を７ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２としてイオン注入する。これにより、第１不純物拡散領域５４ｎの底面下に、第１不純物拡散領域５４ｎに隣接してｐ型のポケット領域５６ｐが形成される（図１４（ａ）参照）。なお、ボロンイオンの代わりに、インジウム（Ｉｎ＋）イオンをイオン注入してもよい。
【００９６】
第１不純物拡散領域５４ｎ及びポケット領域５６ｐを形成した後、マスクとして用いたフォトレジスト膜８２を除去する。
【００９７】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタ４６ｐが形成される素子領域４０ｂを露出し、他の領域を覆うフォトレジスト膜８４を形成する。
【００９８】
次いで、ゲート電極５０、オフセットサイドウォール絶縁膜８０、及びフォトレジスト膜８４をマスクとして、例えばボロンイオンを、例えば加速電圧を１ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入する。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅いｐ型の第１不純物拡散領域５４ｐが形成される。なお、ボロンイオンの代わりに、弗化ボロン（ＢＦ２＋）イオンをイオン注入してもよい。
【００９９】
次いで、ゲート電極５０、オフセットサイドウォール絶縁膜８０、及びフォトレジスト膜８４をマスクとして、例えば砒素イオンを、例えば加速電圧を５０ｋｅＶ、ドーズ量を２×１０１３ｃｍ−２としてイオン注入する。これにより、第１不純物拡散領域５４ｐの底面下に、第１不純物拡散領域５４ｐに隣接してｎ型のポケット領域５６ｎが形成される（図１４（ｂ）参照）。なお、砒素イオンの代わりに、アンチモンイオン（Ｓｂ＋）をイオン注入してもよい。
【０１００】
第１不純物拡散領域５４ｐ及びポケット領域５６ｎを形成した後、マスクとして用いたフォトレジスト膜８４を除去する。
【０１０１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０〜４０ｎｍのシリコン酸化膜８６を堆積する（図１５（ａ）参照）。
【０１０２】
次いで、例えばＲＩＥ法により、シリコン酸化膜８６を異方性エッチングする。これにより、オフセットサイドウォール絶縁膜８０が側壁に形成されたゲート電極５０の側壁に、シリコン酸化膜よりなるオフセットサイドウォール絶縁膜８６が更に形成される（図１５（ｂ）参照）。
【０１０３】
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ４６ｎが形成される素子領域４０ａを露出し、他の領域を覆うフォトレジスト膜８８を形成する。
【０１０４】
次いで、ゲート電極５０、オフセットサイドウォール絶縁膜８０、８６、及びフォトレジスト膜８８をマスクとして、例えば砒素イオンを、例えば加速電圧を１０ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入する。これにより、第１不純物領域５４ｎよりも深いｎ型の第２不純物拡散領域６２ｎが形成される（図１６（ａ）参照）。なお、砒素イオンの代わりに、リンイオンをイオン注入してもよい。
【０１０５】
第２不純物拡散領域６２ｎを形成した後、マスクとして用いたフォトレジスト膜８８を除去する。
【０１０６】
次いで、フォトリソグラフィにより、ＰＭＯＳトランジスタ４６ｐが形成される素子領域４０ｂを露出し、他の領域を覆うフォトレジスト膜９０を形成する。
【０１０７】
次いで、ゲート電極５０、オフセットサイドウォール絶縁膜８０、８６、及びフォトレジスト膜９０をマスクとして、例えばボロンイオンを、例えば加速電圧を１ｋｅＶ、ドーズ量を２×１０１５ｃｍ−２としてイオン注入する。これにより、第１不純物拡散領域５４ｐよりも深いｐ型の第２不純物拡散領域６２ｐが形成される（図１６（ｂ）参照）。なお、ボロンイオンの代わりに、弗化ボロンイオンをイオン注入してもよい。
【０１０８】
第２不純物拡散領域６２ｐを形成した後、マスクとして用いたフォトレジスト膜９０を除去する。
【０１０９】
次いで、例えば弗酸系の薬液を用いたウェットエッチングにより、オフセットサイドウォール絶縁膜８０、８６を、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に残存するように除去する。これにより、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に、第１不純物拡散領域５４ｎ、５４ｐのゲート電極５０側端部を覆うシリコン酸化膜よりなる裾状絶縁膜５８が形成される（図１７（ａ）参照）。
【０１１０】
なお、裾状絶縁膜５８を形成した後に、裾状絶縁膜５８を形成するためのウェットエッチングにより減少したシリコン基板３２表層中のドーパント不純物を補償するためのイオン注入を行ってもよい。この場合、フォトリソグラフィにより、素子領域４０ａを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜及びゲート電極５０をマスクとして、例えば砒素イオンをイオン注入する。イオン注入後、マスクとして用いたフォトレジスト膜を除去する。同様に、フォトリソグラフィにより、素子領域４０ｂを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜及びゲート電極５０をマスクとして、例えばボロンイオンをイオン注入する。イオン注入後、マスクとして用いたフォトレジスト膜を除去する。
【０１１１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０〜１００ｎｍのシリコン窒化酸化膜６０を堆積する（図１７（ｂ）参照）。
【０１１２】
次いで、例えばＲＩＥ法により、シリコン窒化酸化膜６０を異方性エッチングする。これにより、裾状絶縁膜５８により覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面に、シリコン窒化酸化膜よりなるサイドウォール絶縁膜６０が形成される（図１８（ａ）参照）。
【０１１３】
ここで、オフセットサイドウォール絶縁膜８０、８６は上端部から部分的に除去され、ゲート電極５０の側壁には、その下側部分に裾状絶縁膜５８が形成されているだけである。したがって、隣接するゲート電極１４間の間隔が狭い場合であっても、隣接するゲート電極５０の間がシリコン窒化酸化膜で埋没することなく、サイドウォール絶縁膜６０を形成することができる。
【０１１４】
次いで、フォトリソグラフィにより、ＮＭＯＳトランジスタ４６ｎが形成される素子領域４０ａを露出し、他の領域を覆うフォトレジスト膜９２を形成する。
【０１１５】
次いで、ゲート電極５０、サイドウォール絶縁膜６０、及びフォトレジスト膜９２をマスクとして、例えばリン（Ｐ）イオンを、例えば加速電圧を８ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２としてイオン注入する。これにより、第２不純物拡散領域６２ｎよりも深いｎ型の第３不純物拡散領域６４ｎが形成される（図１８（ｂ）参照）。なお、リンイオンの代わりに、砒素イオンをイオン注入してもよい。
【０１１６】
第３不純物拡散領域６４ｎを形成した後、マスクとして用いたフォトレジスト膜９２を除去する。
【０１１７】
次いで、例えばフォトリソグラフィにより、ＰＭＯＳトランジスタ４６ｐが形成される素子領域４０ｂを露出し、他の領域を覆うフォトレジスト膜９４を形成する。
【０１１８】
次いで、ゲート電極５０、サイドウォール絶縁膜６０、及びフォトレジスト膜９４をマスクとして、例えばボロンイオンを、例えば加速電圧を４ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２としてイオン注入する。これにより、第２不純物拡散領域６４ｐよりも深いｐ型の第３不純物拡散領域６４ｐが形成される（図１９（ａ）参照）。なお、ボロンイオンの代わりに、弗化ボロンイオンをイオン注入してもよい。
【０１１９】
第３不純物拡散領域６４ｐを形成した後、マスクとして用いたフォトレジスト膜９４を除去する。
【０１２０】
次いで、例えば１０００℃、１０秒間の熱処理を行うことにより、注入されたドーパント不純物を活性化する。こうして、素子領域４０ａに、第１不純物拡散領域５４ｎ、第２不純物拡散領域６２ｎ、及び第３不純物拡散領域６４ｎにより構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層６６ｎが形成される。また、素子領域４０ｂに、第１不純物拡散領域５４ｐ、第２不純物拡散領域６２ｐ、及び第３不純物拡散領域６４ｐにより構成されるエクステンションソース／ドレイン構造のソース／ドレイン拡散層６６ｐが形成される。
【０１２１】
次いで、サリサイドプロセスにより、ゲート電極５０上及びソース／ドレイン拡散層６６ｎ、６６ｐ上に、例えば膜厚１５ｎｍのコバルトシリサイド膜よりなる金属シリサイド膜５２ａ、５２ｂを形成する（図１９（ｂ）参照）。例えば、スパッタ法により全面に膜厚５ｎｍのコバルト膜を堆積し、熱処理によりこのコバルト膜とシリコン露出部分とを選択的に反応させてコバルトシリサイド膜を形成した後、未反応のコバルト膜を除去することにより、コバルトシリサイド膜を選択的に形成する。なお、コバルトシリサイド膜の代わりに、金属シリサイド膜５２ａ、５２ｂとしてニッケルシリサイド膜を形成してもよい。
【０１２２】
こうして、本実施形態による半導体装置が形成される。
【０１２３】
このように、本実施形態によれば、オフセットサイドウォール絶縁膜８０、８６を、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に残存するように除去して、第１不純物拡散領域５４ｎ、５４ｐのゲート電極５０側端部を覆う裾状絶縁膜５８を形成し、裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜の側面に、サイドウォール絶縁膜６０を形成するので、隣接するゲート電極５０間の間隔が狭い場合であっても、特性の劣化を抑制しつつ、所望の膜厚のサイドウォール絶縁膜６０を確実に形成することができる。
【０１２４】
（変形例）
本実施形態では、図７に示すように裾状絶縁膜５８の側面が、内側に凸状の面になっている場合について説明したが、裾状絶縁膜５８の側面の形態は、図７に示す場合に限定されるものではない。図２０（ａ）及び図２０（ｂ）は本実施形態の変形例による半導体装置の構造を示す拡大断面図である。
【０１２５】
例えば、図２０（ａ）に示すように、裾状絶縁膜５８の側面が、外側に凸状の面になっていてもよい。
【０１２６】
また、図２０（ｂ）に示すように、裾状絶縁膜５８の側面が、略平坦な面になっていてもよい。
【０１２７】
なお、図２０（ａ）及び図２０（ｂ）では、ＮＭＯＳトランジスタ４６ｎの構造を示しているが、ＰＭＯＳトランジスタ４６ｐについても裾状絶縁膜５８の側面の形態を図２０（ａ）及び図２０（ｂ）に示すのと同様にすることができる。
【０１２８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図２１乃至図２３を用いて説明する。図２１は本実施形態による半導体装置の構造を示す断面図、図２２は本実施形態による半導体装置の構造を示す拡大断面図、図２３は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図６乃至図１９に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【０１２９】
本実施形態による半導体装置の構造は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、ゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面に形成されたサイドウォール絶縁膜６０が、シリコン酸化膜９６とシリコン窒化膜９８とが順次積層されてなる積層膜により構成されている点で第１実施形態による半導体装置と異なっている。
【０１３０】
図２１に示すように、第１実施形態による半導体装置と同様に、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部には、シリコン酸化膜よりなる裾状絶縁膜５８が形成されている。裾状絶縁膜５８により、第１不純物拡散領域５４ｎ、５４ｐのゲート電極５０側端部が覆われている。
【０１３１】
裾状絶縁膜５８で覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面には、シリコン酸化膜９６が形成されている。
【０１３２】
シリコン酸化膜９６上には、シリコン窒化膜９８が形成されている。
【０１３３】
こうして、シリコン酸化膜９６とシリコン窒化膜９８とが順次積層されなる積層膜によりサイドウォール絶縁膜６０が構成されている。
【０１３４】
図２２は、本実施形態による半導体装置におけるゲート電極５０及びその周辺を拡大して示した拡大断面図である。図２２では、ＮＭＯＳトランジスタ４６ｎについて示し、金属シリサイド膜５２ａ、５２ｂを省略している。
【０１３５】
図示するように、第１実施形態による半導体装置と同様に、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部には、裾状絶縁膜５８が形成されている。裾状絶縁膜５８は、ソース／ドレイン拡散層６６ｎを構成する第１不純物拡散領域５４ｎのゲート電極５０側端部を覆っている。裾状絶縁膜５８の側面は、例えば、内側に凸状の面となっている。
【０１３６】
裾状絶縁膜５８上に形成されたシリコン酸化膜９６とシリコン窒化膜９８との境界面は、裾状絶縁膜５８の側面の形態が反映された内側に凸状の部分を有している。
【０１３７】
なお、ＰＭＯＳトランジスタ４６ｐのゲート電極５０について形成されている裾状絶縁膜５８も、図２２に示すＮＭＯＳトランジスタ４６ｎの場合と同様になっている。
【０１３８】
このように、ゲート電極５０の側壁の下側部分及び裾状絶縁膜５８の側面に形成されるサイドウォール絶縁膜６０が、複数の絶縁膜が順次積層されてなるものであってもよい。
【０１３９】
次に、本実施形態による半導体装置の製造方法について図２３を用いて説明する。
【０１４０】
まず、裾状絶縁膜５８を形成するまでの工程は、図８（ａ）乃至図１７（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１４１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのシリコン酸化膜９６を堆積する。
【０１４２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚７０ｎｍのシリコン窒化膜９８を堆積する（図２３（ａ）参照）。
【０１４３】
次いで、例えばＲＩＥ法により、シリコン窒化膜９８及びシリコン酸化膜９６をそれぞれ異方性エッチングする。こうして、裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面に、シリコン酸化膜９６とシリコン窒化膜９８とが順次積層されてなるサイドウォール絶縁膜６０が形成される（図２３（ｂ）参照）。
【０１４４】
第３不純物拡散領域６２ｎ、６２ｐを形成する工程以後は、図１８（ｂ）乃至図１９（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【０１４５】
このように、本実施形態によれば、オフセットサイドウォール絶縁膜８０、８６を、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に残存するように除去して、第１不純物拡散領域５４ｎ、５４ｐのゲート電極５０側端部を覆う裾状絶縁膜５８を形成し、裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜の側面に、サイドウォール絶縁膜６０を形成するので、隣接するゲート電極５０間の間隔が狭い場合であっても、特性の劣化を抑制しつつ、所望の膜厚のサイドウォール絶縁膜６０を確実に形成することができる。
【０１４６】
（変形例）
本実施形態では、図２２に示すように裾状絶縁膜５８の側面が、内側に凸状の面になっている場合について説明したが、裾状絶縁膜５８の側面の形態は、図２２に示す場合に限定されるものではない。図２４（ａ）及び図２４（ｂ）は本実施形態の変形例による半導体装置の構造を示す拡大断面図である。
【０１４７】
例えば、図２４（ａ）に示すように、裾状絶縁膜５８の側面が、外側に凸状の面になっていてもよい。この場合、裾状絶縁膜５８上に形成されたシリコン酸化膜９６とシリコン窒化膜９８との境界面は、裾状絶縁膜５８の側面の形態が反映された外側に凸状の部分を有している。
【０１４８】
また、図２０（ｂ）に示すように、裾状絶縁膜５８の側面が、略平坦な面になっていてもよい。この場合、裾状絶縁膜５８上に形成されたシリコン酸化膜９６とシリコン窒化膜９８との境界面は、裾状絶縁膜５８の側面の形態が反映された略平坦な部分を有している。
【０１４９】
なお、図２４（ａ）及び図２４（ｂ）では、ＮＭＯＳトランジスタ４６ｎの構造を示しているが、ＰＭＯＳトランジスタ４６ｐについても裾状絶縁膜５８の側面の形態を図２４（ａ）及び図２４（ｂ）に示すのと同様にすることができる。
【０１５０】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１５１】
例えば、上記実施形態では、ＮＭＯＳトランジスタ４６ｎとＰＭＯＳトランジスタ４６ｐを有するＣＭＯＳトランジスタについて説明したが、本発明は、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを単独で形成する場合についても適用することができる。
【０１５２】
また、上記実施形態では、ポリシリコン膜よりなるゲート電極５０を形成する場合について説明したが、ゲート電極５０の材料及び構造はこれに限定されるものではない。例えば、ポリシリコン膜上に金属膜を積層し、ゲート電極５０をポリメタル構造としてもよい。
【０１５３】
また、上記実施形態では、シリコン酸化膜よりなる裾状絶縁膜５８を形成する場合について説明したが、裾状絶縁膜５８の材料はこれに限定されるものではない。例えば、裾状絶縁膜５８を構成するシリコン酸化膜は、炭素を含有するものであってもよい。
【０１５４】
また、上記実施形態では、シリコン窒化酸化膜よりなるサイドウォール絶縁膜６０、又はシリコン酸化膜９６とシリコン窒化膜９８との積層膜よりなるサイドウォール絶縁膜６０を形成する場合について説明したが、サイドウォール絶縁膜６０の材料及び構造は、これらに限定されるものではない。例えば、サイドウォール絶縁膜６０を構成するシリコン窒化酸化膜、シリコン酸化膜、シリコン窒化膜は、炭素を含有するものであってもよい。また、サイドウォール絶縁膜６０は、２層以上の絶縁膜が積層されてなるものであってもよい。例えば、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とが順次積層されてなる積層膜によりサイドウォール絶縁膜６０を構成してもよい。
【０１５５】
以上詳述したとおり、本発明の特徴をまとめると以下の通りとなる。
【０１５６】
（付記１）  半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
前記ゲート電極の側壁の下側部分に形成された裾状の第１の絶縁膜と、前記第１の絶縁膜に覆われていない前記ゲート電極の側壁の露出部分及び前記第１の絶縁膜の側面に形成された第２の絶縁膜とを有するサイドウォール絶縁膜と
を有することを特徴とする半導体装置。
【０１５７】
（付記２）  付記１記載の半導体装置において、
前記第１の絶縁膜は、前記ソース／ドレイン拡散層の前記ゲート電極側端部を覆っている
ことを特徴とする半導体装置。
【０１５８】
（付記３）  付記１又は２記載の半導体装置において、
前記ソース／ドレイン拡散層は、エクステンションソース／ドレイン構造のエクステンション領域を構成する第１の不純物拡散領域と、前記ゲート電極側端部が前記第２の絶縁膜下に位置し、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域と、前記ゲート電極側端部が前記第２の絶縁膜の端部まで延在し、前記第２の不純物拡散領域よりも深い第３の不純物拡散領域とを更に有する
ことを特徴とする半導体装置。
【０１５９】
（付記４）  付記１乃至３のいずれかに記載の半導体装置において、
前記第１の絶縁膜は、シリコン酸化膜よりなる
ことを特徴とする半導体装置。
【０１６０】
（付記５）  付記１乃至４のいずれかに記載の半導体装置において、
前記第２の絶縁膜は、シリコン窒化酸化膜である
ことを特徴とする半導体装置。
【０１６１】
（付記６）  付記１乃至４のいずれかに記載の半導体装置において、
前記第２の絶縁膜は、第３の絶縁膜と第４の絶縁膜とが順次積層されてなる積層膜である
ことを特徴とする半導体装置。
【０１６２】
（付記７）  付記６記載の半導体装置において、
前記第３の絶縁膜は、シリコン酸化膜であり、
前記第４の絶縁膜は、シリコン窒化膜である
ことを特徴とする半導体装置。
【０１６３】
（付記８）  付記１乃至４のいずれかに記載の半導体装置において、
前記第２の絶縁膜は、第３の絶縁膜と第４の絶縁膜と第５の絶縁膜とが順次積層されてなる積層膜である
ことを特徴とする半導体装置。
【０１６４】
（付記９）  付記８記載の半導体装置において、
前記第３の絶縁膜は、シリコン酸化膜であり、
前記第４の絶縁膜は、シリコン窒化膜であり、
前記第５の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置。
【０１６５】
（付記１０）  半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとしてドーパント不純物を前記半導体基板内に導入し、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
前記半導体基板上に第１の絶縁膜を堆積し、前記第１の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁に第１の絶縁膜を形成する工程と、
前記ゲート電極及び前記第１の絶縁膜をマスクとしてドーパント不純物を前記半導体基板内に導入し、前記ゲート電極の両側の前記半導体基板内に第２の不純物拡散領域を形成する工程と、
前記第１の絶縁膜を、前記ゲート電極の側壁の下側部分に残存するように部分的に除去する工程と、
前記半導体基板上に第２の絶縁膜を堆積し、前記第２の絶縁膜を異方性エッチングすることにより、前記第１の絶縁膜に覆われていない前記ゲート電極の側壁の露出部分及び前記第１の絶縁膜の側面に第２の絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１６６】
（付記１１）  付記１０記載の半導体装置の製造方法において、
前記第１の絶縁膜を部分的に除去する工程では、前記第１の不純物拡散領域の前記ゲート電極側端部を前記第１の絶縁膜が覆うように、前記第１の絶縁膜を部分的に除去する
ことを特徴とする半導体装置の製造方法。
【０１６７】
（付記１２）  付記１０又は１１記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記第１の不純物拡散領域を形成する工程の前に、前記半導体基板上に第３の絶縁膜を堆積し、前記第３の絶縁膜を異方性エッチングすることにより、前記ゲート電極の側壁に第３の絶縁膜を形成する工程を更に有し、
前記第１の絶縁膜を形成する工程では、前記第３の絶縁膜が形成された前記ゲート電極の側壁に前記第１の絶縁膜を更に形成し、
前記第１の絶縁膜を部分的に除去する工程では、前記第１の絶縁膜とともに前記第３の絶縁膜を、前記ゲート電極の側壁の下側部分に残存するように部分的に除去する
ことを特徴とする半導体装置の製造方法。
【０１６８】
（付記１３）  付記１０乃至１２のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜を部分的に除去する工程の後、前記第２の絶縁膜を形成する工程の前に、前記ゲート電極の両側の前記半導体基板内にドーパント不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１６９】
（付記１４）  付記１０乃至１３のいずれかに記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程の後に、前記ゲート電極及び前記第２の絶縁膜をマスクとしてドーパント不純物を前記半導体基板内に導入し、前記ゲート電極の両側の前記半導体基板内に第３の不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１７０】
（付記１５）  付記１０乃至１４のいずれかに記載の半導体装置の製造方法において、
ウェットエッチングにより、前記第１の絶縁膜を部分的に除去する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１７１】
【図１】本発明の原理を説明する工程断面図である。
【図２】ＮＭＯＳトランジスタについてオフセットサイドウォール絶縁膜の除去時間とトランジスタ特性との関係を示すグラフである。
【図３】ＰＭＯＳトランジスタについてオフセットサイドウォール絶縁膜の除去時間とトランジスタ特性との関係を示すグラフである。
【図４】オフセットサイドウォール絶縁膜の除去時間とオーバーラップ容量との関係を示すグラフである。
【図５】本発明における裾状絶縁膜を示す断面図である。
【図６】本発明の第１実施形態による半導体装置の構造を示す断面図である。
【図７】本発明の第１実施形態による半導体装置の構造を示す拡大断面図である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２０】本発明の第１実施形態の変形例による半導体装置の構造を示す拡大断面図である。
【図２１】本発明の第２実施形態による半導体装置の構造を示す断面図である。
【図２２】本発明の第２実施形態による半導体装置の構造を示す拡大断面図である。
【図２３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図２４】本発明の第２実施形態の変形例による半導体装置の構造を示す拡大断面図である。
【符号の説明】
【０１７２】
１０…シリコン基板
１２…ゲート絶縁膜
１４…ゲート電極
１６…オフセットサイドウォール絶縁膜
１８ｎ、１８ｐ…第１不純物拡散領域
２０…オフセットサイドウォール絶縁膜
２２ｎ、２２ｐ…第２不純物拡散領域
２４…裾状絶縁膜
２６…サイドウォール絶縁膜
２８ｎ、２８ｐ…第３不純物拡散領域
３０ｎ、３０ｐ…ソース／ドレイン拡散層
３２…シリコン基板
３４…トレンチ
３６…シリコン酸化膜
３８…素子分離膜
４０ａ、４０ｂ…素子領域
４２…Ｐウェル
４４…Ｎウェル
４６ｎ…ＮＭＯＳトランジスタ
４６ｐ…ＰＭＯＳトランジスタ
４８…ゲート絶縁膜
５０…ゲート電極
５２ａ、５２ｂ…金属シリサイド膜
５４ｎ、５４ｐ…第１不純物拡散領域
５６ｐ、５６ｎ…ポケット領域
５８…裾状絶縁膜
６０…サイドウォール絶縁膜
６２ｎ、６２ｐ…第２不純物拡散領域
６４ｎ、６４ｐ…第３不純物拡散領域
６６ｎ、６６ｐ…ソース／ドレイン拡散層
６８…シリコン酸化膜
７０…シリコン窒化膜
７２…フォトレジスト膜
７４…開口部
７６…犠牲酸化膜
７８…フォトレジスト膜
８０…オフセットサイドウォール絶縁膜
８２…フォトレジスト膜
８４…フォトレジスト膜
８６…オフセットサイドウォール絶縁膜
８８…フォトレジスト膜
９０…フォトレジスト膜
９２…フォトレジスト膜
９４…フォトレジスト膜
９６…シリコン酸化膜
９８…シリコン窒化膜
【図１】
2006128540.tif 000003
【図２】
2006128540.tif 000004
【図３】
2006128540.tif 000005
【図４】
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【図５】
2006128540.tif 000007
【図６】
2006128540.tif 000008
【図７】
2006128540.tif 000009
【図８】
2006128540.tif 000010
【図９】
2006128540.tif 000011
【図１０】
2006128540.tif 000012
【図１１】
2006128540.tif 000013
【図１２】
2006128540.tif 000014
【図１３】
2006128540.tif 000015
【図１４】
2006128540.tif 000016
【図１５】
2006128540.tif 000017
【図１６】
2006128540.tif 000018
【図１７】
2006128540.tif 000019
【図１８】
2006128540.tif 000020
【図１９】
2006128540.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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