(57)【要約】【課題】データの読み書きの際に格別な制御や手順を必要とせず、かつデータの高速な読み出しが可能である強誘電体メモリ装置の提供。【解決手段】強誘電体ラッチ回路１０１は、電源の投入されている時には１ビットのデータを保持し、電源の切断時には残留分極の形態で前記データを記憶し、かつ、電源の再投入時には前記残留分極に基づいて前記データの保持状態に復帰し、これらを単独で行うことができる。制御機能付きインバータ回路１０２は、強誘電体ラッチ回路１０１にデータを書き込み、制御機能付きインバータ回路１０３は、強誘電体ラッチ回路１０１に保持されているデータを読み出す。ラッチ制御回路１０１は、制御機能付きインバータ回路１０２、１０３のデータの読み書きなどを制御する。【選択図】  図１
2006236443.tif 000002
【特許請求の範囲】
【請求項１】
状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、
前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、
前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をそれぞれ停止させておくラッチ制御回路と、
を備えていることを特徴とする強誘電体メモリ装置。
【請求項２】
電源の投入されている時には１ビットのデータを保持し、電源の切断時には残留分極の形態で前記データを記憶し、かつ、電源の再投入時には前記残留分極に基づいて前記データの保持状態に復帰し、これらを単独で行うことができる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込む第１の制御機能付きインバータ回路と、
前記強誘電体ラッチ回路に保持されているデータを読み出す第２の制御機能付きインバータ回路と、
前記強誘電体ラッチ回路にデータを保持、復帰させるときには前記第１および第２の制御機能付きインバータ回路をそれぞれフローティング状態にさせ、前記第１の制御機能付きインバータ回路がデータの書き込みを行うときにはその第１の制御機能付きインバータ回路をアクティブ状態にさせ、前記第２の制御機能付きインバータ回路がデータの読み出しを行うときにはその第１の制御機能付きインバータ回路をアクティブ状態にさせるラッチ制御回路と、
を備えていることを特徴とする強誘電体メモリ装置。
【請求項３】
強誘電体メモリ回路から構成されるメモリセルを複数個、行列状に配置させたメモリセル群と、
前記メモリセル群のうちの所望のメモリセルを選択するメモリセル選択手段と、
前記メモリセル選択手段で選択されたメモリセルからデータを読み出しまたはそのメモリセルへデータを書き込む読み書き制御手段と、
前記メモリセル選択手段で選択されたメモリセルへ書き込む書き込みデータをそのメモリセルに転送し、またはその選択されたメモリセルが読み出した読み出しデータを受け取るデータ入出力制御手段と、を備え、
前記メモリセルは、
状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、
前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、
前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体ラッチ回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をさせないようにするラッチ制御回路と、から構成され、
さらに、前記ラッチ書き込み回路は前記データ入出力制御手段から転送される前記書き込みデータを受け取り、前記ラッチ読み出し回路は読み出したデータを前記データ入出力制御手段に転送し、前記ラッチ制御回路は前記メモリセル選択手段および前記読み書き制御手段により制御されるように構成したことを特徴とする強誘電体メモリ装置。
【請求項４】
強誘電体メモリセルから構成されるメモリセルを複数個、行列状に配置させたメモリセル群と、
前記各メモリセルの行方向のアドレスを選択するための複数のワード線群と、
前記各メモリセルの列方向のアドレスを選択するための複数のビット線群と、
前記各メモリセルに対するデータの読み出しと書き込みを制御する制御信号線群と、
前記各メモリセルに書き込むデータを転送し、および前記各メモリセルからの読み出しデータを転送するデータ線群と、
前記各メモリセルの行方向のアドレスを、前記ワード線群を介して選択的に指定するロウデコーダ制御回路と、
前記各メモリセルの列方向のアドレスを、前記ビット線群を介して選択的に指定するカラムデコーダ制御回路と、
前記各メモリセルへのデータの書き込みと、前記各メモリセルからのデータの読み出しとを前記制御信号線群を介してそれぞれ制御する読み書き制御回路と、
前記各メモリセルへ書き込むデータを前記データ線群に選択的に転送し、前記各メモリセルから前記データ線群に読み出されたデータを受け取るデータ入出力制御回路と、を備え、
前記メモリセルは、
状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、
前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、
前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、
前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体ラッチ回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をさせないようにするラッチ制御回路と、から構成し、
前記ラッチ書き込み回路は、前記データ線群のうちの書き込み用のものと接続され、
前記ラッチ読み出し回路は、前記データ線群のうちの読み出し用のものと接続され、
前記ラッチ制御回路は、前記複数のワード線群のうちの１つと接続され、前記複数のビット線群のうちの１つと接続され、かつ、前記複数の制御信号線群のうちの１つと接続されていることを特徴とする強誘電体メモリ装置。
【請求項５】
請求項１乃至請求項４のうちの何れか１の請求項において、
前記強誘電体ラッチ回路は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタを少なくとも用いたものであることを特徴とする強誘電体メモリ装置。
【請求項６】
請求項１乃至請求項４のうちの何れか１の請求項において、
前記強誘電体ラッチ回路は、２個のインバータ回路と、強誘電体コンデンサとを組み合わせたものであることを特徴とする強誘電体メモリ装置。
【請求項７】
請求項１乃至請求項４のうちの何れか１の請求項において、
前記強誘電体ラッチ回路は、
第１の導電型であってゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型であってゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタとを組み合わせた相補型の第１のインバータ回路と、
第１の導電型であってゲート部に強誘電体薄膜を有する第３の電界効果型トランジスタと、第２の導電型であってゲート部に強誘電体薄膜を有する第４の電界効果型トランジスタとを組み合わせた相補型の第２のインバータ回路とを備え、
前記第１のインバータ回路と第２のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させたことを特徴とする強誘電体メモリ装置。
【請求項８】
請求項１乃至請求項４のうちの何れか１の請求項において、
前記強誘電体ラッチ回路は、
第１の導電型であってゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型である第１の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第１のインバータ回路と、
第１の導電型であってゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタと、第２の導電型である第２の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第２のインバータ回路とを備え、
前記第１のインバータ回路と第２のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させたことを特徴とする強誘電体メモリ装置。
【請求項９】
請求項１乃至請求項４のうちの何れか１の請求項において、
前記強誘電体ラッチ回路は、
第１電源端子と第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、
第１のコンデンサおよび第２のコンデンサと、を備え、
前記第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、
前記第１の強誘電体コンデンサの第１端子と第２端子は、前記第１のインバータ回路の出力端子と入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子と第２端子は、前記第２のインバータ回路の出力端子と入力端子にそれぞれ接続され、
前記第１のコンデンサの第１端子と第２端子は、前記第１のインバータ回路の出力端子と前記第２電源端子にそれぞれ接続され、
前記第２のコンデンサの第１端子と第２端子は、前記第２のインバータ回路の出力端子と前記第２電源端子にそれぞれ接続されていることを特徴とする強誘電体メモリ装置。
【請求項１０】
請求項１乃至請求項４のうちの何れか１の請求項において、
前記強誘電体ラッチ回路は、
第１電源端子および第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、
第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、を備え、
前記第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、
前記第１の強誘電体コンデンサの第１端子と第２端子は、前記第１のインバータ回路の出力端子と入力端子にそれぞれ接続され、
前記第２の強誘電体コンデンサの第１端子と第２端子は、前記第２のインバータ回路の出力端子と入力端子にそれぞれ接続されていることを特徴とする強誘電体メモリ装置。
【請求項１１】
請求項１乃至請求項４のうちの何れか１の請求項において、
前記強誘電体ラッチ回路は、
第１電源端子および第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、
強誘電体コンデンサと、を備え、
前記第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、
前記強誘電体コンデンサの第１端子と第２端子は、前記第１のインバータ回路の入力端子と第２のインバータ回路の入力端子にそれぞれ接続されていることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリである強誘電体メモリであって、データの高速な読み出しができる上に、読み出しや書き込みの際の制御が容易であり、かつ、メモリセルの長い寿命化を図ることができる強誘電体メモリ装置に関するものである。
【背景技術】
【０００２】
近年、メモリ分野において、電気的にデータを書き込み、消去可能な不揮発性メモリの重要性が増している。また、集積回路の一部にデータの書き込み、消去可能な不揮発性のメモリを内蔵することがしばしば要請される。
不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は、以下の例に示すように様々である。
【０００３】
強誘電体メモリの一例としては、強誘電体膜内部の残留分極の状態により２状態を定義する強誘電体コンデンサを用いたものが知られている。これは、データの書き込みの際には、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜に抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知するようになっている。このような強誘電体メモリを説明するための図が、図２４、図２５、図２６、図２７である。
【０００４】
図２４は、強誘電体コンデンサの構造を示す断面図である。この強誘電体コンデンサは、無機の強誘電体からなる強誘電体薄膜２４４０を、金属電極からなる第１端子２４４１と第２端子２４４２によって挟む構造になっている。
図２５は、図２４に示す強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図２５において、２５０１、２５０２、２５０３、２５０４、２５０５、２５０６の各点の特性点を通る曲線が、図２４の強誘電体コンデンサの第１端子２４４１と第２端子２４４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。
【０００５】
特性点２５０１は第２端子２４４２に第１端子２４４１より正の高い電圧Ｖを加えた状態を示し、特性点２５０４は第１端子２４４１に第２端子２４４２より正の高い電圧Ｖを加えた状態を示している。特性点２５０１と特性点２５０４においては、内部の分極は正負、逆の分極をする。
特性点２５０１の状態にあった強誘電体コンデンサの第１端子２４４１と第２端子２４４２の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点２５０２に示す状態となる。また、特性点２５０４の状態にあった強誘電体コンデンサの第１端子２４４１と第２端子２４４２の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点２５０５に示す状態となる。
【０００６】
したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点２５０２と特性点２５０５に相当して、不揮発性のデータを記憶できる。
ここで、図２５の特性点２５０１〜２５０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図２６の（Ａ）〜（Ｆ）に示すようになる。ただし、図２５における印加電圧Ｖは、図２６において上部のコンデンサの電極を基準として正負を定めている。
【０００７】
さて、強誘電体コンデンサの両端の端子が開放された状態から第２端子２４４２を基準として第１端子２４４１に電圧Ｖ（ΔＶＢ）をかけると、特性点２５０４に移動する。このとき、前の状態が特性点２５０２であれば図２５に示すΔＱＨＢの電荷が取り出され、特性点２５０５の状態であればΔＱＬＢの電荷が取り出される。図２５から明らかにΔＱＬＢ≪ΔＱＨＢであるので、残留分極として記憶されていた前の状態を１または０として判別できる。
【０００８】
以上を実際に行う具体的な回路の一例として、図２７に示す回路が知られている。
この回路は、図２７に示すように、強誘電体コンデンサ２７１１と、Ｎ型の絶縁ゲート電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略す）２７１２とからなり、ワード線（ＷＬ）２７１３、ビット線（ＢＬ）２７１４、およびプレート線（ＰＬ）２７１５を含んでいる。ここで、ＭＯＳＦＥＴとは、Ｍｅａｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。
【０００９】
さらに詳述すると、ワード線２７１３は、ＭＯＳＦＥＴ２７１２のゲートに接続されている。また、ビット線２７１４は、ＭＯＳＦＥＴ２７１２のソースまたはドレインとなる電極に接続されている。さらに、プレート線２７１５は、強誘電体コンデンサ２７１１の一端に接続されている。強誘電体コンデンサ２７１１の他端は、ＭＯＳＦＥＴ２７１２のドレインまたはソースとなる電極に接続されている。
【００１０】
このような構成からなる図２７に示す回路では、ビット線２７１４とプレート線２７１５に強誘電体コンデンサ２７１１にかける電位を供給し、ワード線２７１３によってＭＯＳＦＥＴ２７１２をオン、オフすることにより、前述した電荷の書き込み動作と読み出し動作を行う。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献１に示すものが知られている。
【００１１】
また、データを読み出す際にデータを破壊しない、非破壊読み出しと呼ばれる方法が知られている。この一例として、図２８に示すように、ＭＦＳＦＥＴ２８００を用いたメモリセルが知られている。ここで、ＭＦＳＦＥＴとは、Ｍｅａｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの頭文字を連ねたものである。
【００１２】
ＭＦＳＦＥＴ２８００は、ゲート部に強誘電体薄膜を有するものであり、通常のＭＯＳＦＥＴのゲート絶縁膜を強誘電体膜（強誘電体薄膜）に置き換えた構造からなる。
このようなＭＦＳＦＥＴ２８００では、ゲート電極２８０１と基板間２８０５、もしくはソース電極２８０３、ドレイン電極２８０４に強誘電体薄膜の抗電圧以上の電圧を加え、強誘電体薄膜に分極を起こし、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶する。さらに、その残留分極によって、ＭＦＳＦＥＴ２８００は、そのチャルネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから書き込まれた分極の方向を知る、つまり１か０かの差違を検出することができる。
【００１３】
次に、ＭＦＳＦＥＴ２８００がそのゲート部の強誘電体薄膜に分極を起こし、その残留分極によるスレッショルド電圧の変化を検出する方法について、以下に説明する。
図２８において、ワード線２８１５を通してゲート電極２８０１に０電位を与え、第１ビット線２８１３と第２ビット線２８１４を通して、ソース電極２８０３とドレイン電極２８０４に抗電圧以上の正のＶ電位を与え、強誘電体薄膜がゲート側に正極、基板２８０５側に負極の分極を起こしている。あるいはワード線２８１５を通してゲート電極２８０１に抗電圧以上の正のＶ電位を与え、第１ビット線２８１３と第２ビット線２８１４を通して、ソース電極２８０３とドレイン電極２８０４に０電位を与え、強誘電体薄膜がゲート側に負極、基板２８０５側に正極の分極を起こしている。そこで、これらの分極の相違によるスレッショルド電圧の差異による電流量の差異を検出する。
【００１４】
図２８に示すＭＦＳＦＥＴを用いたメモリセルによる方式では、図２９に示すように、ＭＦＳＦＥＴを行列状に配置し、ワード線、ビット線を制御してそのＭＦＳＦＥＴのデータ記憶状態を検出することが一般的手法として採用されている。
つまり、図２９に示すように、ＭＦＳＦＥＴ２９０１を行列状に配置し、ワード線２９０５、第１ビット線２９１３、および第２ビット線２９１４を共用化して、メモリセルアレイ２９２０を構成するようにしている。さらに、このように構成したメモリセルアレイ２９２０のワード線群とビット線群を制御する制御回路を、メモリセルアレイ２９２０の周辺に設け、それらを制御するようにしている。
【００１５】
しかし、図２９に示す方式は、ゲート電極の下に強誘電体薄膜を設けて残留分極を記憶し、かつ、その記憶データの差異を検出するためにＭＦＳＦＥＴのゲート電極にトランジスタがオン（ＯＮ）する電位をかける方法である。このため、記憶データを消さないように、かつ行列状に配置されたメモリセルとしての各ＭＦＳＦＥＴに誤動作や誤書き込みを防ぐような方式を、ワード線側とビット線側の制御回路に付与する必要がある。
【００１６】
なお、このような一例として、ゲート部に強誘電体薄膜を有する電界効果型トランジスタが記載される特許文献２が知られている。
【特許文献１】特開平１１−３９８８２号公報
【特許文献２】特開２００３−６８８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記の従来の強誘電体メモリでは、以下に述べるような不具合がある。すなわち、図２４〜図２７あるいは特許文献１に示されるデータを破壊読み出しする方式では、データの読み出し後、消えたデータを再書き込みする必要がある。したがって、データを読み出した後に書き込み動作を行うので、余計な膨大な素子数の制御回路と無視できない時間を要し、アクセスタイムやサイクルタイムに影響を与える。
【００１８】
また、図２８、図２９あるいは特許文献２に示すような、電界効果型トランジスタのゲート電極上に強誘電体薄膜を配置し、ゲート電極とドレイン電極もしくはソース電極あるいは基板間に前記強誘電体薄膜の抗電圧以上の電圧を加えて、強誘電体薄膜の残留分極によってデータを保持し、かつ、メモリセルを行列状に配置してワード線やビット線をデコーダを含む周辺回路で制御する方式は、データの誤書き込みと誤読み出しを防ぐ為に周辺回路が複雑で多大な素子数の回路を必要とする。
【００１９】
また、データを非破壊読み出しする方式としても、データを破壊しないようにしながらゲートに電位をかけＭＦＳＦＥＴを活性化する方式であるので、スタティックランダムアクセスメモリ（ＳＲＡＭ）やＭＯＳＦＥＴを用いた一般的な論理回路に比較すれば、読み出し時間が長くなる。
このため、大規模メモリの場合には、従来の方式が総合的に適しているとも考えられる。しかし、集積回路の中に比較的小容量の読み書き可能な不揮発性メモリを内蔵し、一般的な論理回路を扱うような感覚で使用したい場合には、従来の方式では周辺回路の大きさ、制御の煩雑さ、およびデータの読み書きに要する長い時間が大きな課題となる。
そこで、本発明の目的は、上記の点に鑑み、データの読み書きの際に格別な制御や手順を必要とせず、通常のＭＯＳＦＥＴ回路と同じような取り扱いが可能で、かつデータの高速な読み出しが可能である強誘電体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をそれぞれ停止させておくラッチ制御回路と、を備えている。
【００２１】
第２の発明は、電源の投入されている時には１ビットのデータを保持し、電源の切断時には残留分極の形態で前記データを記憶し、かつ、電源の再投入時には前記残留分極に基づいて前記データの保持状態に復帰し、これらを単独で行うことができる強誘電体ラッチ回路と、前記強誘電体ラッチ回路にデータを書き込む第１の制御機能付きインバータ回路と、前記強誘電体ラッチ回路に保持されているデータを読み出す第２の制御機能付きインバータ回路と、前記強誘電体ラッチ回路にデータを保持、復帰させるときには前記第１および第２の制御機能付きインバータ回路をそれぞれフローティング状態にさせ、前記第１の制御機能付きインバータ回路がデータの書き込みを行うときにはその第１の制御機能付きインバータ回路をアクティブ状態にさせ、前記第２の制御機能付きインバータ回路がデータの読み出しを行うときにはその第１の制御機能付きインバータ回路をアクティブ状態にさせるラッチ制御回路と、を備えている。
【００２２】
第３の発明は、強誘電体メモリ回路から構成されるメモリセルを複数個、行列状に配置させたメモリセル群と、前記メモリセル群のうちの所望のメモリセルを選択するメモリセル選択手段と、前記メモリセル選択手段で選択されたメモリセルからデータを読み出しまたはそのメモリセルへデータを書き込む読み書き制御手段と、前記メモリセル選択手段で選択されたメモリセルへ書き込む書き込みデータをそのメモリセルに転送し、またはその選択されたメモリセルが読み出した読み出しデータを受け取るデータ入出力制御手段と、を備え、前記メモリセルは、状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体ラッチ回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をさせないようにするラッチ制御回路と、から構成され、さらに、前記ラッチ書き込み回路は前記データ入出力制御手段から転送される前記書き込みデータを受け取り、前記ラッチ読み出し回路は読み出したデータを前記データ入出力制御手段に転送し、前記ラッチ制御回路は前記メモリセル選択手段および前記読み書き制御手段により制御されるように構成した。
【００２３】
第４の発明は、強誘電体メモリセルから構成されるメモリセルを複数個、行列状に配置させたメモリセル群と、前記各メモリセルの行方向のアドレスを選択するための複数のワード線群と、前記各メモリセルの列方向のアドレスを選択するための複数のビット線群と、前記各メモリセルに対するデータの読み出しと書き込みを制御する制御信号線群と、前記各メモリセルに書き込むデータを転送し、および前記各メモリセルからの読み出しデータを転送するデータ線群と、前記各メモリセルの行方向のアドレスを、前記ワード線群を介して選択的に指定するロウデコーダ制御回路と、前記各メモリセルの列方向のアドレスを、前記ビット線群を介して選択的に指定するカラムデコーダ制御回路と、前記各メモリセルへのデータの書き込みと、前記各メモリセルからのデータの読み出しとを前記制御信号線群を介してそれぞれ制御する読み書き制御回路と、前記各メモリセルへ書き込むデータを前記データ線群に選択的に転送し、前記各メモリセルから前記データ線群に読み出されたデータを受け取るデータ入出力制御回路と、を備え、前記メモリセルは、状態データの保持、記憶、および復元をそれぞれ単独で行うことができる強誘電体ラッチ回路と、前記強誘電体ラッチ回路にデータを書き込むラッチ書き込み回路と、前記強誘電体ラッチ回路の状態データを読み出すラッチ読み出し回路と、前記強誘電体ラッチ回路にデータを書き込むときには前記ラッチ書き込み回路を動作させ、前記強誘電体ラッチ回路の状態データを読み出すときには前記ラッチ読み出し回路を動作させ、それ以外のときには前記ラッチ読み出し回路および前記ラッチ書き込み回路の動作をさせないようにするラッチ制御回路と、から構成し、前記ラッチ書き込み回路は、前記データ線群のうちの書き込み用のものと接続され、前記ラッチ読み出し回路は、前記データ線群のうちの読み出し用のものと接続され、前記ラッチ制御回路は、前記複数のワード線群のうちの１つと接続され、前記複数のビット線群のうちの１つと接続され、かつ、前記複数の制御信号線群のうちの１つと接続されている。
【００２４】
第５の発明は、第１乃至第４のうちの何れかの発明において、前記強誘電体ラッチ回路は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタを少なくとも用いたものである。
第６の発明は、第１乃至第４のうちの何れかの発明において、前記強誘電体ラッチ回路は、２個のインバータ回路と、強誘電体コンデンサとを組み合わせたものである。
【００２５】
第７の発明は、第１乃至第４のうちの何れかの発明において、前記強誘電体ラッチ回路は、第１の導電型であってゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型であってゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタとを組み合わせた相補型の第１のインバータ回路と、第１の導電型であってゲート部に強誘電体薄膜を有する第３の電界効果型トランジスタと、第２の導電型であってゲート部に強誘電体薄膜を有する第４の電界効果型トランジスタとを組み合わせた相補型の第２のインバータ回路とを備え、前記第１のインバータ回路と第２のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させている。
【００２６】
第８の発明は、第１乃至第４のうちの何れかの発明において、前記強誘電体ラッチ回路は、第１の導電型であってゲート部に強誘電体薄膜を有する第１の電界効果型トランジスタと、第２の導電型である第１の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第１のインバータ回路と、第１の導電型であってゲート部に強誘電体薄膜を有する第２の電界効果型トランジスタと、第２の導電型である第２の絶縁ゲート電界効果型トランジスタとを組み合わせた相補型の第２のインバータ回路とを備え、前記第１のインバータ回路と第２のインバータ回路とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させている。
【００２７】
第９の発明は、第１乃至第４のうちの何れかの発明において、前記強誘電体ラッチ回路は、第１電源端子と第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、第１のコンデンサおよび第２のコンデンサと、を備え、前記第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、前記第１の強誘電体コンデンサの第１端子と第２端子は、前記第１のインバータ回路の出力端子と入力端子にそれぞれ接続され、前記第２の強誘電体コンデンサの第１端子と第２端子は、前記第２のインバータ回路の出力端子と入力端子にそれぞれ接続され、前記第１のコンデンサの第１端子と第２端子は、前記第１のインバータ回路の出力端子と前記第２電源端子にそれぞれ接続され、前記第２のコンデンサの第１端子と第２端子は、前記第２のインバータ回路の出力端子と前記第２電源端子にそれぞれ接続されている。
【００２８】
第１０の発明は、第１乃至第４のうちの何れかの発明において、前記強誘電体ラッチ回路は、第１電源端子および第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、第１の強誘電体コンデンサおよび第２の強誘電体コンデンサと、を備え、前記第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、前記第１の強誘電体コンデンサの第１端子と第２端子は、前記第１のインバータ回路の出力端子と入力端子にそれぞれ接続され、前記第２の強誘電体コンデンサの第１端子と第２端子は、前記第２のインバータ回路の出力端子と入力端子にそれぞれ接続されている。
【００２９】
第１１の発明は、第１乃至第４のうちの何れかの発明において、前記強誘電体ラッチ回路は、第１電源端子および第２電源端子に接続される電源で動作する第１のインバータ回路および第２のインバータ回路と、強誘電体コンデンサと、を備え、前記第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子に接続され、かつ、前記第２のインバータ回路の出力端子は前記第１のインバータ回路の入力端子に接続され、前記強誘電体コンデンサの第１端子と第２端子は、前記第１のインバータ回路の入力端子と第２のインバータ回路の入力端子にそれぞれ接続されている。
【００３０】
このような構成からなる本発明によれば、強誘電体ラッチ回路からデータを読み出す際には、読み出すための信号を外部から与えて直接読み出すのではなく、既に安定状態で存在する電位信号を単に読み出すだけであるので、データを非常に高速に読み出すことができるという効果がある。
また、本発明では、データの読み出し時には強誘電体ラッチ回路からデータを直接読み出すのではなく、既に安定状態で存在する電位信号を単に読み出すので、再書き込みの必要がなく、しかも、その時に複雑で時間を要する制御を必要としない効果がある。
【００３１】
また、本発明では、データの読み出し時に再書き込みの必要がなくなるので、その結果、強誘電体の寿命が非常に長くなるという効果がある。
また、本発明をメモリセルとして使用し、このメモリセルをアレイ状に配置したメモリセルアレイからなる不揮発性メモリ装置に拡張できる。
このような不揮発性メモリ装置では、各メモリセルは、その内部に個別の制御回路を持っているので、メモリセル外部からはブラックボックスのように扱える。このため、従来の不揮発性メモリ装置にありがちな昇圧や中間電位等を含む複雑な制御が不要となり、ロウデコーダ制御回路、カラムデコーダ制御回路、読み書き制御回路、データ制御回路等の周辺回路の構成が簡単になり、かつその周辺回路の占有面積が少なくてすむという効果がある。
【００３２】
また、本発明では、強誘電体ラッチ回路に強誘電体薄膜を有する電界効果型トランジスタや強誘電体コンデンサを用いるのが好適であり、この場合には、強誘電体ラッチ回路が少ない素子数で構成でき、かつ低電圧で動作し、低消費電力となる効果がある。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について、図面を参照して説明する。
〔本発明の強誘電体メモリ装置の第１実施形態〕
（第１実施形態の回路の概要）
図１は、本発明の強誘電体メモリ装置の第１実施形態の構成を示す回路図である。
この第１実施形態は、図１に示すように、強誘電体ラッチ回路１０１と、制御機能付きインバータ回路１０２と、制御機能付きインバータ回路１０３と、ラッチ制御回路１１７とを備え、１ビットのデータが読み書き可能な不揮発性の強誘電体メモリ回路として機能するようになっている。
【００３４】
強誘電体ラッチ回路１０１は、状態データの保持、記憶、および復元をそれぞれ単独で行うことができる不揮発性のラッチ回路である。
すなわち、強誘電体ラッチ回路１０１は、電源が投入されている時には１ビットのデータを保持し、電源の切断時には残留分極の形態でそのデータを記憶し、かつ、電源の再投入時にはその残留分極に基づいてデータの保持状態に復帰し、これらを単独で行うことができるようになっている。
【００３５】
なお、このような機能を有する強誘電体ラッチ回路１０１は、この明細書では図５に示すようなシンボルで表現するが、その具体的な回路構成およびその動作原理については後述する。
制御機能付きインバータ回路１０２は、強誘電体ラッチ回路１０１にデータを書き込むラッチ書き込み回路として機能し、ラッチ制御回路１１７によりその書き込み動作が制御されるものである。
制御機能付きインバータ回路１０３は、強誘電体ラッチ回路１０１の状態データを読み出すラッチ読み出し回路として機能し、ラッチ制御回路１１７によりその読み出し動作が制御されるものである。
【００３６】
ラッチ制御回路１１７は、強誘電体ラッチ回路１０１にデータを書き込むときには制御機能付きインバータ回路１０２に書き込み動作をさせ、強誘電体ラッチ回路１０１の状態データを読み出すときには制御機能付きインバータ回路１０３に読み出し動作をさせ、それ以外のデータの保持、復元の際には制御機能付きインバータ回路１０２、１０３はその動作をいずれも止めておく（動作不能とする）ものである。
また、ラッチ制御回路１１７は、後述のように、この第１実施形態をメモリセルとして使用する場合に（図６参照）、メモリセルのアドレスを指定するための信号Ｘ，Ｙを入力信号端子１１４、１１５で受け取るようになっている。
【００３７】
（第１実施形態の回路の詳細）
次に、この第１実施形態の回路の具体的な構成について、図１および図３を参照して説明する。
図１に示すように、制御機能付きインバータ回路１０２の入力信号端子は、データ入力信号端子１１１に接続されている。また、制御機能付きインバータ回路１０２の出力信号端子は、制御機能付きインバータ回路１０３の入力信号端子に接続されるとともに、強誘電体ラッチ回路１０１の一方の入出力端子に接続されている。さらに、制御機能付きインバータ回路１０３の出力信号端子は、データ出力信号端子１１２に接続されている。
ラッチ制御回路１１７は、図１に示すように、インバータ回路１０６、ＮＡＮＤ回路（非論理積回路）１０７、およびＮＯＲ回路（非論理和回路）１０４、１０５から構成される。
【００３８】
インバータ回路１０６は、入力端子がデータ制御信号端子１１３に接続され、出力端子がＮＯＲ回路１０４の第２入力ゲートに接続されている。ＮＡＮＤ回路１０７の第１入力ゲートと第２入力ゲートは、それぞれ入力信号端子１１４と１１５に接続されている。ＮＡＮＤ回路１０７の出力端子は、ＮＯＲ回路１０４、１０５の第２入力ゲートにそれぞれ接続されている。ＮＯＲ回路１０５の第１入力ゲートは、データ制御信号端子１１３に接続されている。ＮＯＲ回路１０４の出力端子は、制御機能付きインバータ回路１０２の制御信号端子に接続されている。さらに、ＮＯＲ回路１０５の出力端子は、制御機能付きインバータ回路１０３の制御信号端子に接続されている。
ここで、図１に示すような構成からなる回路をシンボルで表したのが、図２に示す図記号である。
【００３９】
次に、図１に示す制御機能付きインバータ回路１０２、１０３の具体的な構成について、図３を参照して説明する。
制御機能付きインバータ回路は、図３に示すように、Ｎ型ＭＯＳＦＥＴ４２１、４２２と、Ｐ型ＭＯＳＦＥＴ４２３、４２４と、インバータ回路４２５とからなる。
さらに詳述すると、Ｎ型ＭＯＳＦＥＴ４２１のソース電極は負極の電源端子−ＶＳＳに接続され、Ｐ型ＭＯＳＦＥＴ４２４のソース電極は正極の電源端子＋ＶＤＤに接続されている。Ｎ型ＭＯＳＦＥＴ４２２とＰ型ＭＯＳＦＥＴ４２３のゲート電極は互いに接続されてその共通接続部が入力信号端子４３１に接続され、またドレイン電極は互いに接続されてその共通接続部が出力信号端子４３２に接続されている。
【００４０】
また、Ｎ型ＭＯＳＦＥＴ４２２のソース電極はＮ型ＭＯＳＦＥＴ４２１のドレイン電極に接続されている。また、Ｐ型ＭＯＳＦＥＴ４２３のソース電極はＰ型ＭＯＳＦＥＴ４２４のドレイン電極に接続されている。また、Ｎ型ＭＯＳＦＥＴ４２１のゲート電極は制御信号端子４３３に接続され、その制御信号端子４３３はインバータ回路４２５の入力端子に接続され、インバータ回路４２５の出力端子はＰ型ＭＯＳＦＥＴ４２４のゲート電極に接続されている。
【００４１】
以上の構成からなる制御機能付きインバータ回路は、制御信号端子４３３が高電位（Ｈｉｇｈ）の場合に、入力信号端子４３１に供給されるデータ信号を反転した信号の電位を出力信号端子４３２から出力する。なお、制御信号端子４３３が低電位（Ｌｏｗ）の場合には、出力信号端子４３２はフローティング状態となる。
ここで、このような動作をする制御機能付きインバータ回路は、この明細書では図４に示すようなシンボルで表現するものとする。
【００４２】
（第１実施形態の回路の動作）
次に、上記のような構成からなる第１実施形態の動作について、図１を参照して説明する。
まず、入力信号端子１１４、１１５のうち、いずれか一方が低電位（Ｌｏｗ）の信号である場合について説明する。
この場合には、ＮＯＲ回路１０４とＮＯＲ回路１０５の出力はいずれも低電位（Ｌｏｗ）となって、制御機能付きインバータ回路１０２、１０３はともに出力信号がフローティング状態となる。
【００４３】
すなわち、強誘電体ラッチ回路１０１は切り離された状態となるので、データを記憶し、かつ電源を切断しても強誘電体薄膜に残留分極として記憶が残り、電源再投入後においては、電源を切断する前のデータ状態に復帰する。
つまり、強誘電体ラッチ回路１０１は、不揮発性のラッチ回路となっており、この点の動作については後述する。
【００４４】
次に、入力信号端子１１４、１１５がともに高電位（Ｈｉｇｈ）で、かつデータ制御信号端子１１３が高電位（Ｈｉｇｈ）である場合について説明する。
この場合には、ＮＯＲ回路１０４の出力は高電位（Ｈｉｇｈ）となるので、制御機能付きインバータ回路１０２は活性化され、データ入力信号端子１１１上のデータが強誘電体ラッチ回路１０１に書き込まれる。
【００４５】
さらに、入力信号端子１１４、１１５がともに高電位（Ｈｉｇｈ）で、かつデータ制御信号端子１１３が低電位（Ｌｏｗ）である場合について説明する。
この場合には、ＮＯＲ回路１０５の出力は高電位（Ｈｉｇｈ）となるので、制御機能付きインバータ回路１０３は活性化され、強誘電体ラッチ回路１０１のデータがデータ出力信号端子１１２に読み出される。
【００４６】
なお、この読み出しの際において、強誘電体ラッチ回路１０１は信号変化をしていないので、強誘電体の状態変位にかかわる信号の遅延は一切なく、この動作は制御機能付きインバータ回路１０３の応答性のみに依存して、高速で行われる。
ところで、以上説明した第１実施形態では、図１に示す強誘電体ラッチ回路１０１が構成の中核をなすので、強誘電体ラッチ回路１０１の具体的な構成とその動作原理について、以下に詳述する。
【００４７】
〔強誘電体ラッチ回路の概要〕
上述の強誘電体ラッチ回路１０１は、各種のものが考えられるが、ゲート部に強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）を用いたものと、インバータ回路２個によるラッチ回路と強誘電体コンデンサとを用いたものについて、順次説明する。
以下では、前者を強誘電体トランジスタラッチ回路、後者を強誘電体コンデンサラッチ回路と呼称する。
【００４８】
（強誘電体トランジスタラッチ回路の第１の構成例）
＜回路の概要＞
強誘電体トランジスタラッチ回路の第１の構成例の概要について、図９を参照して説明する。
この第１の構成例は、図９に示すように、インバータ回路９０７とインバータ回路９０８とを備え、インバータ回路９０７とインバータ回路９０８とは互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
インバータ回路９０７は、導電型がＮ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｎ型ＭＦＳＦＥＴという）９０１と、導電型がＰ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｐ型ＭＦＳＦＥＴという）９０２とを組み合わせた相補型の回路からなる。
【００４９】
インバータ回路９０８は、導電型がＮ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｎ型ＭＦＳＦＥＴという）９０３と、導電型がＰ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下、Ｐ型ＭＦＳＦＥＴという）９０４とを組み合わせた相補型の回路からなる。
このような構成により、図９に示す強誘電体トランジスタ回路は、電源が投入されている時には１ビットのデータを保持し、電源の切断時には残留分極の形態でそのデータを記憶し、かつ、電源の再投入時にはその残留分極に基づいてデータの保持状態に復帰し、これらを単独で行うことができるようになっている。
【００５０】
＜ＭＦＳＦＥＴの構造と動作原理＞
次に、図９に示す回路の詳細およびその動作の説明に先立って、インバータ回路９０７、９０８を構成するＭＦＳＦＥＴの構造、およびその動作原理について、図１０〜図１６を参照して説明する。
図１０は、Ｎ型の導電性を持つＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面図である。図１０において、１００１は金属からなるゲート電極、１００２はＮ＋拡散からなるソースもしくはドレインとなる第１電極、１００３はＮ＋拡散からなるドレインもしくはソースとなる第２電極である。１００９はシリコン基板である。
【００５１】
１０００は無機強誘電体であるＰＺＴＮからなる強誘電体薄膜である。結晶性の優れたＰＺＴＮから形成された強誘電体薄膜１０００は、その両端に電圧を印加すると、内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図２５に示すような角型性の良いヒステリシス特性を持っている。また、ＰＺＴやＳＢＴも同じような特性を持っている。ただし、ＰＺＴＮの方が、残留分極や角型性の良いヒステリシス特性を持つ点で優れている。
【００５２】
ここで、ＰＺＴとは、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３の総称である。また、ＰＺＴＮとは、ＰＺＴのＴｉの一部をＮｂで置き換えたものの総称である。さらに、ＳＢＴとは、ＳｒＢｉ２Ｔａ２Ｏ９もしくはそれに近い組成の総称である。
なお、図１０において、強誘電体薄膜１０００の構成材料は、ＰＺＴＮが最も望ましいが、ＰＺＴやＳＢＴを用いても良い。また、金属電極１００１は、白金（Ｐｔ）が一般的に用いられる。
【００５３】
図２５は、図１０に示す強誘電体薄膜１０００がＰＺＴＮの場合の分極電荷−印加電圧特性でもある。
図２５において、強誘電体薄膜に抗電界以上の負の電圧を加えると特性点２５０１の状態となり、そこで印加電圧を除き、開放すると特性点２５０２となり、かつ、縦軸の交差点に相当する量が残留分極として保持される。さらに、抗電圧以上の正の電圧を加えると特性点２５０４の状態に移る。そこで、印加電圧を除き、開放すると特性点２５０５となり、かつ縦軸の交差点に相当する量が残留分極として保持される。
【００５４】
さて、図２５に示したように、図１０に示す構造のＭＦＳＦＥＴにおいて、強誘電体薄膜１０００に抗電圧以上の電圧を印加すると、強誘電体薄膜１０００は内部に分極を起こすので、これについて図１３および図１４を参照して説明する。
例えば、図１３に示すように、ゲート電極端子１３０４を通してゲート電極１００１が０電位でドレイン電極もしくはソース電極となる１００２、１００３が電極端子１３０５、１３０６を通して＋Ｖ電位であると、強誘電体薄膜１３００はゲート電極１００１側が正、ドレイン電極もしくはソース電極となる１００２、１００３側が負の内部分極を起こす。この分極は、Ｎ型の電界効果型トランジスタとしてのチャネル部１３０９の電子が誘起するのを抑制する方向に働く。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が高くなる。
【００５５】
また、図１４に示すように、ゲート電極端子１４０４を通してゲート電極１００１が＋Ｖ電位でドレイン電極もしくはソース電極となる１００２、１００３が電極端子１４０５、１４０６を通して０電位であると、強誘電体薄膜１４００はゲート電極１００１側が負、ドレイン電極もしくはソース電極となる１００２、１００３側が正の内部分極を起こす。この分極は、Ｎ型の電界効果型トランジスタとしてのチャネル部１４０９に電子を誘起する。Ｎ型の場合は、電子の流れる経路チャネルを形成しやすい方向に作用する。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が低くなる。
【００５６】
図１４において、チャネル部１４０９の上部を複数の破線模様で表現しているのは、強誘電体薄膜１４００の分極の結果、チャネル部１４０９において電子が誘起されている様子を表現しているものである。
さて、図２５は強誘電体薄膜にかかる電圧Ｖと内部分極電荷Ｑの関係を示しているが、静電容量をＣとしてＱ＝ＣＶの一般的な関係により、ＭＯＳ容量の変化を図２５から読みとれる。また、ＭＯＳＦＥＴのスレッショルド電圧の変化は、ＭＯＳ容量の変化に関連している。したがって、図２５において、特性曲線が大きく変化する抗電圧付近でＮ型ＭＦＳＦＥＴはスレッショルド電圧が大きく変わる。
【００５７】
これは、ＭＦＳＦＥＴの強誘電体薄膜の内部分極の方向と大きさによって、電界効果型トランジスタとしてのスレッショルド電圧が変わることに対応している。
図２５において、特性曲線が抗電圧付近で変わる際の電圧は、電界効果型トランジスタの動作電圧に比較しても充分に影響を与える変化量である。そして、特性点２５０２や２５０５における残留分極も充分に大きいので、電源を切断した際に残留分極が保存されたＭＦＳＦＥＴはスレッショルド電圧も大きな差として保存されている。
【００５８】
図１５および図１６は、Ｐ型ＭＦＳＦＥＴにおいて、Ｎ型ＭＦＳＦＥＴと同様にゲート電圧をかけた場合の強誘電体薄膜１５００、１６００の各分極と、チャネル部１５０９、１６０９の各キャリアの誘起の様子を示す。
Ｐ型ＭＦＳＦＥＴの場合には、図１５のように、ゲート電極１５０１側が０電位の場合にチャネル部にホール（正孔）のキャリアが誘起され、等価的にスレッショルド電圧が絶対値で下がり、電流が流れやすくなる。これに対して、図１６のように、ゲート電極１５０１が＋Ｖ電位であると、等価的にスレッショルド電圧が絶対値で高くなり、導通しにくくなる。
【００５９】
＜回路の詳細＞
次に、図９の回路の詳細について説明する。
Ｎ型ＭＦＳＦＥＴ９０１のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＦＳＦＥＴ９０２のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＦＳＦＥＴ９０１のゲート電極とＰ型ＭＦＳＦＥＴ９０２のゲート電極とは互いに接続され、その共通接続部が入出力端子９０５に接続されている。また、Ｎ型ＭＦＳＦＥＴ９０１のドレイン電極とＰ型ＭＦＳＦＥＴ９０２のドレイン電極とは互いに接続されている。そして、これらによりインバータ回路９０７が構成されている。
【００６０】
また、Ｎ型ＭＦＳＦＥＴ９０３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＦＳＦＥＴ９０４のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＦＳＦＥＴ９０３のゲート電極とＰ型ＭＦＳＦＥＴ９０４のゲート電極とは互いに接続され、その共通接続部が入出力端子９０６に接続されている。また、Ｎ型ＭＦＳＦＥＴ９０３のドレイン電極とＰ型ＭＦＳＦＥＴ９０４のドレイン電極とは互いに接続されている。そして、これらによりインバータ回路９０８が構成されている。
【００６１】
さらに、インバータ回路９０７を構成するＮ型ＭＦＳＦＥＴ９０１とＰ型ＭＯＳＦＥＴ９０２のドレイン電極は入出力端子９０６に接続され、インバータ回路９０８を構成するＮ型ＭＦＳＦＥＴ９０３とＰ型ＭＦＳＦＥＴ９０４のドレイン電極は入出力端子９０５に接続され、インバータ回路１０７と第２のインバータ回路１０８とによって不揮発性のラッチ回路を構成している。
なお、以上の構成において、インバータ回路９０７とインバータ回路９０８はレイアウトパターンにおいて同一、もしくは対称形に構成され、かつＰ型とＮ型のそれぞれのＭＦＳＦＥＴの特性は対応する素子において同一の特性とする。
【００６２】
＜回路の動作説明＞
次に、このような構成からなる強誘電体トランジスタラッチ回路の動作について、図９、図１１、および図１２を参照して説明する。
図９に示すように、インバータ回路９０７は、その構成要素がＮ型ＭＦＳＦＥＴ９０１とＰ型ＭＦＳＦＥＴ９０２とからなる。このため、入出力端子９０５に正の高電位が加わると、そのドレイン電極は負の低電位となり、Ｎ型ＭＦＳＦＥＴ９０１はオンすると同時に、より導通しやすい低スレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このとき、Ｐ型ＭＦＳＦＥＴ９０２はオフすると同時に、よりオフする高いスレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このときの分極状態は、図１１の左側半分に示すようになる。
【００６３】
また、インバータ回路９０８は、その構成要素がＮ型ＭＦＳＦＥＴ９０３とＰ型ＭＦＳＦＥＴ９０４とからなる。このため、入出力端子９０６に正の高電位が加わると、そのドレイン電極は負の低電位となり、Ｎ型ＭＦＳＦＥＴ９０３はオンすると同時に、より導通しやすい低スレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このとき、Ｐ型ＭＦＳＦＥＴ９０４はオフすると同時に、よりオフする高いスレッショルド電圧になる方向にゲート部の強誘電体薄膜は分極する。このような分極状態は、図１２の右側半分に示すようになる。
【００６４】
図９に示す回路では、インバータ回路９０７とインバータ回路９０８は、それぞれの入力と出力を互いにたすき掛けしたラッチ回路を構成している。
このため、入出力端子９０５が正の高電位＋ＶＤＤになると、入出力端子９０６は負の低電位−ＶＳＳとなる（図１１参照）。したがって、このとき、Ｎ型ＭＦＳＦＥＴ９０１とＰ型ＭＦＳＦＥＴ９０４は、オンしてより導通しやすいスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。また、Ｎ型ＭＦＳＦＥＴ９０３とＰ型ＭＦＳＦＥＴ９０２は、オフしてより非導通となり易いスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。
【００６５】
一方、入出力端子９０５が負の低電位−ＶＳＳになると、入出力端子９０６は正の高電位＋ＶＤＤとなる（図１２参照）。したがって、このとき、Ｎ型ＭＦＳＦＥＴ９０１とＰ型ＭＦＳＦＥＴ９０４は、オフしてより非導通となり易いスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。また、Ｎ型ＭＦＳＦＥＴ９０３とＰ型ＭＦＳＦＥＴ９０２は、オンしてより導通しやすいスレッショルド電圧となるようにゲート部の強誘電体薄膜は分極する。
【００６６】
以上のように、図９のラッチ回路では、その入出力端子が正負いずれの状態でも電源が切断されたとき、そのときのラッチ回路の各ＭＦＳＦＥＴの状態が反映するように各ＭＦＳＦＥＴのゲート部の強誘電体薄膜は残留分極として記憶している。
したがって、図９の回路では、ラッチ回路としては安定した状態が２形態あるものの、再び電源が投入された場合に、各ＭＦＳＦＥＴが前の状態を反映する残留分極とスレッショルド電圧の偏りがあるので、前の状態の安定状態に復帰することができる。
したがって、図９に示す回路によれば、データの読み出しと、書き込み動作が可能な不揮発性ラッチ回路が実現する。
【００６７】
（強誘電体トランジスタラッチ回路の第２の構成例）
図１７は、強誘電体トランジスタラッチ回路の第２の構成例を示す回路図である。
この第２の構成例は、図１７に示すように、インバータ回路１７０７とインバータ１７０８とを備え、インバータ回路１７０７とインバータ回路１７０８とは互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
【００６８】
インバータ回路１７０７は、導電型がＮ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（Ｎ型ＭＦＳＦＥＴ）１７０１と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ（Ｐ型ＭＯＳＦＥＴ）１７０２とを組み合わせた相補型の回路からなる。
インバータ回路１７０８は、導電型がＮ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ１７０３と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ１７０４とを組み合わせた相補型の回路からなる。
【００６９】
このような構成からなる第２の構成例は、図９に示す第１の構成例のＰ型ＭＦＳＦＥＴ９０２、９０４を、図１７に示すようなＰ型ＭＯＳＦＥＴ１７０２、１７０４に置き換えたものであり、それ以外の素子は図１７と図９は同一の構成となっている。
このように、第２の構成例では、図１７に示すようにインバータ回路１７０７、１７０８にＮ型ＭＦＳＦＥＴ１７０１、１７０３をそれぞれ用いているので、第１の構成例と同様の機能が実現できる。
すなわち、Ｎ型ＭＦＳＦＥＴ１７０１、１７０３には、そのときの電位状態を反映した分極が書き込まれ、電源切断時には残留分極としてデータが記憶される。また、電源再投入時は、前の状態を反映する残留分極とスレッショルド電圧の偏りがあるために、電源切断前の安定状態に復帰する。
【００７０】
（強誘電体トランジスタラッチ回路の第３の構成例）
図１８は、強誘電体トランジスタラッチ回路の第３の構成例を示す回路図である。
この第３の構成例は、図１８に示すように、インバータ回路１８０７とインバータ回路１８０８とを備え、インバータ回路１８０７とインバータ回路１８０８とは、互いにその出力を入力として帰還させるようにたすき掛けに接続させた不揮発性のラッチ回路からなる。
インバータ回路１８０７は、導電型がＮ型の絶縁ゲート電界効果型トランジスタ（Ｎ型ＭＯＳＦＥＴ）１８０１と、導電型がＰ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ（Ｐ型ＭＦＳＦＥＴ）１８０２とを組み合わせた相補型の回路からなる。
【００７１】
インバータ回路１８０８は、導電型がＮ型の絶縁ゲート電界効果型トランジスタ１８０３と，導電型がＰ型であってゲート部に強誘電体薄膜を有する電界効果型トランジスタ１８０４と、を組み合わせた相補型の回路からなる。
このような構成からなる第３の構成例は、図９に示す第１の構成例のＮ型ＭＦＳＦＥＴ９０１、９０３を、図１８に示すようなＮ型ＭＯＳＦＥＴ１８０１、１８０１に置き換えたものであり、それ以外の素子は図１８と図９は同一の構成となっている。
【００７２】
このように、第３の構成例では、図１８に示すようにインバータ回路１８０７、１８０８にＰ型ＭＦＳＦＥＴ１８０２、１８０４をそれぞれ用いているので、第１の構成例と同様の機能が実現できる。
すなわち、Ｐ型ＭＦＳＦＥＴ１８０２、１８０４には、そのときの電位状態を反映した分極が書き込まれ、電源切断時には残留分極としてデータが記憶される。また、電源再投入時は、前の状態を反映する残留分極とスレッショルド電圧の偏りがあるために、電源切断前の安定状態に復帰する。
【００７３】
（強誘電体コンデンサラッチ回路の第１の構成例）
＜回路の概要＞
この強誘電体コンデンサラッチ回路の第１の構成例の回路構成の概要について、図１９を参照して説明する。
この第１の構成例は、図１９に示すように、ラッチ回路を構成するインバータ回路１９３５、１９４６と、強誘電体コンデンサ１９１、１９２と、コンデンサ１９９１、１９９２と、抵抗１９９３〜１９９６とを備え、これらにより不揮発性のラッチ回路を構成したものである。
【００７４】
インバータ回路１９３５は、図１９に示すように、導電型がＮ型の絶縁ゲート電界効果型トランジスタ（以下、Ｎ型ＭＯＳＦＥＴという）１９３と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ（以下、Ｐ型ＭＯＳＦＥＴという）１９５とを組み合わせたＣＭＯＳインバータ回路からなる。
同様に、インバータ回路１９４６は、導電型がＮ型の絶縁ゲート電界効果型トランジスタ（以下、Ｎ型ＭＯＳＦＥＴという）１９４と、導電型がＰ型の絶縁ゲート電界効果型トランジスタ（以下、Ｐ型ＭＯＳＦＥＴという）１９６とを組み合わせたＣＭＯＳインバータ回路からなる。
【００７５】
このような構成により、図１９に示す強誘電体コンデンサ回路は、電源が投入されているには１ビットのデータを保持し、電源の切断時には残留分極の形態でそのデータを記憶し、かつ、電源の再投入時にはその残留分極に基づいてデータの保持状態に復帰し、これらを単独で行うことができるようになっている。
なお、インバータ回路１９３５、１９４６の具体例としてＣＭＯＳインバータ回路を挙げたが、これ以外にＭＯＳトランジスタを用いたものであれば、各種のものを使用することができる。
【００７６】
＜回路の詳細＞
次に、図１９の回路の詳細について説明する。
Ｎ型ＭＯＳＦＥＴ１９３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１９５のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１９３とＰ型ＭＦＳＦＥＴ１９５の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路１９３５を構成している。
【００７７】
また、Ｎ型ＭＯＳＦＥＴ１９４のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ１９６のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ１９４とＰ型ＭＦＳＦＥＴ１９６の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路１９４６を構成している。
【００７８】
インバータ回路１９３５の出力端子は、抵抗１９９５を介してインバータ回路１９４６の入力端子に接続されている。また、インバータ回路１９４６の出力端子は、抵抗１９９６を介してインバータ回路１９３５の入力端子に接続されている。そして、これにより揮発性のラッチ回路を構成している。
インバータ回路１９３５の出力端子は、抵抗１９９３を介して入出力端子１９７に接続されている。強誘電体コンデンサ１９１は、一端側の端子が入出力端子１９７に接続され、他端側の端子がインバータ回路１９３５の入力端子に接続されている。コンデンサ１９９１は、一端側の端子が入出力端子１９７に接続され、他端側の端子が＋ＶＤＤの電位を持つ正極の電源端子に接続されている。
【００７９】
インバータ回路１９４６の出力端子は、抵抗１９９４を介して入出力端子１９８に接続されている。強誘電体コンデンサ１９２は、一端側の端子が入出力端子１９８に接続され、他端側の端子がインバータ回路１９４６の入力端子に接続されている。コンデンサ１９９２は、一端側の端子が入出力端子１９８に接続され、他端側の端子が＋ＶＤＤの電位を持つ正極の電源端子に接続されている。
【００８０】
以上の構成において、強誘電体コンデンサ１９１と１９２、Ｎ型ＭＯＳＦＥＴ１９３と１９４、Ｐ型ＭＯＳＦＥＴ１９５と１９６、コンデンサ１９９１と１９９２、抵抗１９９３と１９９４、および抵抗１９９５と１９９６はそれぞれ同一形状であり、同一特性である。さらに、以上の素子を配列し、接続したレイアウトパターンについても、同一もしくは対称形の配置であることが望ましい。
【００８１】
また、図１９における強誘電体コンデンサ１９１、１９２の構造は、上述の図２４の構造と同様である。強誘電体コンデンサ１９１、１９２の場合には、図２４において、強誘電体薄膜２４４０はＰＺＴＮやＰＺＴやＳＢＴが適している。この中でもＰＺＴＮが残留分極の大きさと、角型性の良いヒステリシス特性とを持っている点で、より望ましい。
【００８２】
＜回路の動作＞
次に、このような構成からなる強誘電体コンデンサラッチ回路の動作について、図１９〜図２１を参照して説明する。ここで、図２０は、図１９の回路を機能的に分かり易く表現した回路図である。
図１９に示す回路では、インバータ回路１９３５とインバータ回路１９４６はラッチ回路を構成しているので、ラッチ回路としては二つの安定状態を有している。
すなわち、入出力端子１９７が低電位に相当する−ＶＳＳであり、入出力端子１９８が高電位に相当する＋ＶＤＤである場合の第１状態と、入出力端子１９７が高電位に相当する＋ＶＤＤであり、入出力端子１８が低電位に相当する−ＶＳＳである場合の第２状態とがある。
【００８３】
図２１は、図２０の回路図において、電源が供給されたときの上記の２つの安定状態を示している。図２１（Ａ）（Ｃ）は、電源供給時（安定時）における上述の第１状態と第２状態とをそれぞれ示す。
図２１（Ａ）（Ｃ）によれば、上記の両状態の電位状況によって、強誘電体コンデンサ１９１、１９２は、その内部に異なる分極を起こすことがわかる。
【００８４】
すなわち、入出力端子１９７が−ＶＳＳで入出力端子１９８が＋ＶＤＤの状況（第１状態）では、図２１（Ａ）に示すように、強誘電体コンデンサ１９１、１９２内の強誘電体薄膜は、入出力端子１９７側の電極側が正極性の分極を、入出力端子１９８側の電極側が負極性の分極を、それぞれ起こす。
一方、入出力端子１９７が＋ＶＤＤで入出力端子１９８が−ＶＳＳの状況（第２状態）では、図２１（Ｃ）に示すように、強誘電体コンデンサ１９１、１９２内の強誘電体薄膜は、入出力端子１９７側の電極側が負極性の分極を、入出力端子１９８側の電極側が正極性の分極を、それぞれ起こす。
【００８５】
次に、図２１（Ａ）（Ｃ）に示す状態から、図１９の回路の電源を切った場合について述べる。
電源を切った場合には、強誘電体コンデンサ１９１、１９２内の分極電荷量は減少するが、図２５に示す特性点２５０２と２５０５における残留分極が残り、保存される。この電源のオフ時、すなわち、入出力端子１９７、１９８がともにグラウンド電位の０電位になった場合の強誘電体コンデンサ１９１、１９２の内部分極の状態を、図２１の（Ｂ）（Ｄ）に示す。
なお、図１９の回路図では、負極性電源である−ＶＳＳをグラウンド電位としている。
ここで、電源を切ってからしばらくすると、各回路の電位はグラウンド電位に落ち着くが、上記のように強誘電体コンデンサ１９１、１９２の各内部分極は残留分極として保存される。
【００８６】
次に、図２１（Ｂ）（Ｄ）に示す電源オフの状態から、電源を再び投入した場合について説明する。
図１９におけるコンデンサ１９９１、１９９２は、電源の切断時にはそれぞれ電荷は０となっている。そして、コンデンサ１９９１、１９９２の一端は＋ＶＤＤの電位を持つ正極性の電源端子にそれぞれ接続されているので、電源の再投入時には、入出力端子１９７、１９８はその正極性の電源端子側の電位＋ＶＤＤに追従しようとする。すなわち、強誘電体コンデンサ１９１、１９２の電極のうち、入出力端子１９７、１９８側の電極は正極性の電源端子＋ＶＤＤ側の電位に追従しようとする。
【００８７】
一方、電源投入前はすべてがグラウンド電位となっているので、強誘電体コンデンサ１９１、１９２電極のうち、入出力端子１９７、１９８とは反対側の電極は、電源投入時は０電位をしばらくは保つ。
したがって、強誘電体コンデンサ１９１、１９２は、電源投入時に、コンデンサ電極の両端にそれぞれ電源間の電圧＋ＶＤＤが加わることになる。これは図２５において、電極間の電圧が０である特性点２５０２もしくは特性点２５０５にあった強誘電体コンデンサに電圧Ｖが加わり、特性点２５０４の状態にされることに相当する。
【００８８】
このとき、特性点２５０５に相当する残留分極であれば電荷の変動量は少なく、特性点２５０２であれば電荷の変動量は大きいことを意味している。ここで、電荷の変動量が少ないということは、電位を加えた電極の他端の電極の電位変動が少ないことを意味し、電荷の変動量が大きいということは電位を加えた電極の他端の電極の電位変動が大きいことを意味している。
【００８９】
したがって、電源再投入時に入出力端子１９７、１９８にコンデンサ１９９１、１９９２の作用により、＋ＶＤＤが加わって動作したかのように作用する。このとき、強誘電体コンデンサ１９１もしくは強誘電体コンデンサ１９２の内部分極が入出力端子１９７もしくは入出力端子１９８側の電極において、負の残留分極、すなわち電極の外側に正の電荷を誘起している方は図２５の特性点２５０５および図２６（Ｅ）に相当し、他端の電位変動が少ない。
【００９０】
また、強誘電体コンデンサ１９１もしくは強誘電体コンデンサ１９２の内部分極が入出力端子１９７もしくは入力出力端子１９８側の電極において、正の残留分極、すなわち電極の外側に負の電荷を誘起している方は図２５の特性点２５０２および図２６（Ｂ）に相当し、他端の電位変動が大きい。
したがって、例えば図２１（Ｂ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９９１の作用により、強誘電体コンデンサ１９１の入出力端子１９７側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１９１の入出力端子１９７側の電極は図２１（Ｂ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態であるので、電位変動が大きい。したがって、強誘電体コンデンサ１９１の他端は０電位から正の電位側へ大きく変動し、インバータ回路１９３５の入力端子に大きな正の電位を加える。
【００９１】
一方、コンデンサ１９９２の作用により、同様に強誘電体コンデンサ１９２の入出力端子１９８側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１９２の入出力端子１９８側の電極は図２１（Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態であるので、電位変動が少ない。したがって、強誘電体コンデンサ１９２の他端は０電位からの変動は少なく、インバータ回路１９４６の入力端子に０電位に近い電位を加える。
【００９２】
以上により、インバータ回路１９３５の入力端子に相対的に大きな正の電位が加わり、インバータ回路１９４６の入力端子には相対的に０電位に近い電位が加わる。この結果、インバータ回路１９３５、１９４６からなるラッチ回路は入出力端子１９７が−ＶＳＳ（０電位）となり、入出力端子１９８が＋ＶＤＤとなる安定状態に落ち着く。これは、電源切断前の図２１（Ａ）の状態である。すなわち、電源再投入後に、電源切断前の状態に復帰したことを意味する。
【００９３】
また、図２１（Ｄ）のように残留分極がある状態で電源を再投入すると、コンデンサ１９９１の作用により、強誘電体コンデンサ１９１の入出力端子１９７側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１９１の入出力端子１９７側の電極は図２１（Ｂ）の状態では負の残留分極、すなわち電極の外側に正の電荷を誘起している状態であるので、電位変動が少ない。したがって、強誘電体コンデンサ１９１の他端は０電位からの変動は少なく、インバータ回路１９３５の入力端子に０電位に近い電位を加える。
【００９４】
一方、コンデンサ１９９２の作用により、同様に強誘電体コンデンサ１９２の入出力端子１９８側の電極には＋ＶＤＤが加わって動作したかのように作用するが、このとき、強誘電体コンデンサ１９２の入出力端子１９８側の電極は図２１（Ｄ）の状態では正の残留分極、すなわち電極の外側に負の電荷を誘起している状態であるので、電位変動が大きい。したがって、強誘電体コンデンサ１９２の他端は０電位から正の電位側へ大きく変動し、インバータ回路１９４６の入力端子に大きな正の電位を加える。
【００９５】
以上により、インバータ回路１９３５の入力端子に相対的に０電位に近い電位が加わり、インバータ回路１９４６の入力端子には相対的に大きな正の電位が加わる。この結果、インバータ回路１９３５、１９４６からなるラッチ回路は入出力端子１９７が＋ＶＤＤとなり、入出力端子１９８が−ＶＳＳ（０電位）となる安定状態に落ち着く。これは、電源切断前の図２１（Ｃ）の状態である。すなわち、電源再投入後に，電源切断前の状態に復帰したことを意味する。
【００９６】
以上のように、図１９に示す強誘電体コンデンサラッチ回路では、２つの安定状態のいずれの場合であっても、強誘電体コンデンサ１９１、１９２の残留分極により、電源再投入後には電源切断前の状態に復帰する。
なお、図１９に示す強誘電体コンデンサラッチ回路では、以上の動作が目的通り、かつ、速やかに進行するために、抵抗１９９３〜１９９６を備えている。すなわち、抵抗１９９３〜１９９６は、電源再投入後、インバータ回路１９３５、１９４６からなるラッチ回路が電源切断前の状態に向かう過渡的な短い時間において、強誘電体コンデンサから読み出された電荷がインバータ回路の入力端子以外に散逸するのを避け、また、他の経路から余計な電荷や電位が入り込むことを防止している。
【００９７】
（強誘電体コンデンサラッチ回路の第２の構成例）
図２２は、強誘電体コンデンサラッチ回路の第２の構成例を示す回路図である。
この第２の構成例は、図２２に示すように、ラッチ回路を構成するインバータ回路２２３５、２２４６と、強誘電体コンデンサ２２１、２２２とを備え、これらにより不揮発性のラッチ回路を構成したものである。
インバータ回路２２３５、２２４６は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、１ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
インバータ回路２２３５は、図２２に示すように、Ｎ型ＭＯＳＦＥＴ２２３とＰ型ＭＯＳＦＥＴ２２５とを組み合わせたＣＭＯＳインバータ回路からなる。同様に、インバータ回路２２４６は、Ｎ型ＭＯＳＦＥＴ２２４とＰ型ＭＯＳＦＥＴ２２６とを組み合わせたＣＭＯＳインバータ回路からなる。
【００９８】
次に、図２２の回路の詳細について説明する。
Ｎ型ＭＯＳＦＥＴ２２３のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２２５のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２２３とＰ型ＭＦＳＦＥＴ２２５の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路２２３５を構成している。
【００９９】
Ｎ型ＭＯＳＦＥＴ２２４のソース電極は−ＶＳＳの電位を持つ負極の電源端子に接続され、Ｐ型ＭＯＳＦＥＴ２２６のソース電極は＋ＶＤＤの電位を持つ正極の電源端子に接続され、Ｎ型ＭＯＳＦＥＴ２２４とＰ型ＭＦＳＦＥＴ２２６の各ゲート電極は互いに接続され、またその各ドレイン電極も互いに接続されている。そして、これらによりインバータ回路２２４６を構成している。
【０１００】
インバータ回路２２３５の出力端子はインバータ回路２２４６の入力端子に接続されている。また、インバータ回路２２４６の出力端子はインバータ回路２２３５の入力端子に接続されている。そして、これにより揮発性のラッチ回路を構成している。
インバータ回路２２３５の出力端子は入出力端子２２７に接続されている。強誘電体コンデンサ２２１は、一端側の端子が入出力端子２２７に接続され、他端側の端子がインバータ回路２２３５の入力端子に接続されている。
【０１０１】
インバータ回路２２４６の出力端子は入出力端子２２８に接続されている。強誘電体コンデンサ２２２は、一端側の端子が入出力端子２２８に接続され、他端側の端子がインバータ回路２２４６の入力端子に接続されている。
以上の構成において、強誘電体コンデンサ２２１と２２２、Ｎ型ＭＯＳＦＥＴ２２３と２２４、Ｐ型ＭＯＳＦＥＴ２２５と２２６はそれぞれ同一形状であり、同一特性である。さらに、以上の素子を配列し、接続したレイアウトパターンについても、同一もしくは対称形の配置であることが望ましい。
【０１０２】
このような構成からなる図２２の回路は、図１９の回路から、コンデンサ１９９１、１９９２と、抵抗１９９３〜１９９６を省略した構成であるが、原理的には図１９の回路と同じ動作が実現できる。
その第１の理由は、図１９の抵抗１９９３〜１９９６はあえて形成しなくともコンタクト抵抗やポリシリコン抵抗で兼用でき、また、強誘電体コンデンサ２２１、２２２の片側の電極を正極側の電源と同電位の基板の上に形成すれば、これにより寄生静電容量が付加され、その寄生静電容量はコンデンサ１９９１、１９９２と同じ働きをする。したがって、図１９の回路と実質的に等価な回路を図２２の回路でも構成できるからである。
【０１０３】
また、第２の理由は、対称的に２個のインバータ回路２２３５、２２４６をたすき掛けにして構成したラッチ回路は、電源再投入後に２つの安定状態のどちらかに落ち着くかの確率は半々である。しかし、図２２の回路では、以下のような僅かな偏りを持つことができるので、その偏りに応じて安定状態に落ち着くことができるからである。
すなわち、図２２の回路では、強誘電体コンデンサ２２１、２２２を有しており、電源切断前の安定状態では安定状態における各電位に対応した内部分極をしており、それが電源切断後においても残留分極として保持されている。
【０１０４】
すなわち、残留分極によって誘起される強誘電体コンデンサ２２１、２２２の各電極の外側の電荷はラッチ回路からみると対称ではなく、既に偏りをもたらす要因となっている。つまり、電源を再投入後において、残留分極とそれによって誘起される電極の外側の電荷の偏りは、インバータ回路２２３５、２２４６の各入力端子に別々の電位を与える。したがって、図２２の回路は、電源再投入後は、電源の切断前の状態に復帰することができる。
【０１０５】
（強誘電体コンデンサラッチ回路の第３の構成例）
図２３は、強誘電体コンデンサラッチ回路の第３の構成例を示す示す回路図である。
この第３の構成例は、図２３に示すように、ラッチ回路を構成するインバータ回路２３３５、２３４６と、強誘電体コンデンサ２３０とを備え、これらにより不揮発性のラッチ回路を構成したものである。
インバータ回路２３３５、２３４６は、互いにその出力を入力として帰還させるように、たすき掛けに接続され、１ビットのデータを記憶する揮発性のラッチ回路として機能するようになっている。
【０１０６】
すなわち、インバータ回路２３３５の出力端子は、インバータ回路２３４６の入力端子に接続されている。また、インバータ回路２３４６の出力端子は、インバータ回路２３３５の入力端子に接続されている。これにより、揮発性のラッチ回路を構成している。
インバータ回路２３３５の出力端子は、入出力端子２３７に接続されている。インバータ回路２３４６の出力端子は、入出力端子２３８に接続されている。
【０１０７】
強誘電体コンデンサ２３０は、一端側の電極が入出力端子２３７に接続され、他端側の電極が入出力端子２３８に接続されている。
さらに、インバータ回路２３３５は、図２３に示すように、Ｎ型ＭＯＳＦＥＴ２３３とＰ型ＭＯＳＦＥＴ２３５とを組み合わせたＣＭＯＳインバータ回路からなる。同様に、インバータ回路２３４６は、Ｎ型ＭＯＳＦＥＴ２３４とＰ型ＭＯＳＦＥＴ２３６とを組み合わせたＣＭＯＳインバータ回路からなる。
【０１０８】
以上の構成において、Ｎ型ＭＯＳＦＥＴ２３３と２３４、Ｐ型ＭＯＳＦＥＴ２３５と２３６はそれぞれ同一形状であり、同一特性である。さらに、以上の素子を配列し、接続したレイアウトパターンについても、同一もしくは対称形の配置であることが望ましい。
このような構成からなる図２３に示す回路は、図２２に示す回路の強誘電体コンデンサ２２１、２２２を１つにまとめ、１つの強誘電体コンデンサ２３０に置き換えるようにしたものであり、それ以外の構成は図２２の回路と同一の構成である。
図２３の回路は、対称性に注意を払いながら回路を形成すれば１個の強誘電体コンデンサ７０で、図２２の強誘電体コンデンサ２２１、２２２と同様の機能を実現できる。
【０１０９】
〔本発明の強誘電体メモリ装置の第２実施形態〕
（第２実施形態の構成）
図６は、本発明の強誘電体メモリ装置の第２実施形態の構成を示す図である。
この第２実施形態は、図６に示すように、複数のメモリセル６２０からなるメモリセル群と、複数のワード線６５１と、複数のビット線６５２と、複数の制御信号線６５３と、複数のデータ入力線６５４と、複数のデータ出力線６５５と、ロウデコーダ制御回路６４１と、カラムデコーダ制御回路６４２と、読み書き制御回路６４３と、データ入出力制御回路６４４と、を備えている。
【０１１０】
メモリセル６２０は、例えば図１に示す強誘電体メモリ回路からなり、図６では図２に示すシンボルで表現している。このメモリセル６２０は複数からなり、図６に示すように、それらは行列状に規則的に配置されている。
ワード線６５１は、メモリセル６２０のアドレスを選択するためのものであり、そのメモリセル６２０の行方向に複数本配列されている。また、ビット６５２は、メモリセル６２０のアドレスを選択するためのものであり、そのメモリセル６２０の列方向に複数本配列されている。これらの複数のワード線６５１と複数のビット線６５２とによって、メモリセル群のうちの１つのメモリセル６２０が選択できるようになっている。
【０１１１】
具体的には、ワード線６５１は、図１のラッチ制御回路１１７のＮＡＤＮ回路１０７の第１ゲート１１４に接続され、ビット線６５２は、図１のラッチ制御回路１１７のＮＡＮＤ回路１０７の第２ゲート１１５に接続されている。
したがって、複数のワード線６５１のうちの１つのワード線と複数のビット線６５２のうちの１つのビット線がともに高電位（Ｈｉｇｈ）の場合に、その両線の交点に対応する番地のメモリセル６２０のみが活性化する。
【０１１２】
制御信号線６５３は、メモリセル６２０のデータの読み書きを制御する制御信号を供給するためのものである。この制御信号線６５３は、図１のラッチ制御回路１１７の制御信号端子１１３に接続され、メモリセル６２０のデータの読み書きは、その制御信号が低電位（Ｌｏｗ）または高電位（Ｈｉｇｈ）により選択的に制御される。
データ入力線６５４は、メモリセル６２０の列毎に配置されており、複数本からなる。このデータ入力線６５４は、図１に示すデータ入力信号端子１１１とデータ入出力制御回路６６４に接続されている。
【０１１３】
データ出力線６５５は、メモリセル６２０の列毎に配置されており、複数本からなる。データ出力線６５５は、図１に示すデータ出力信号端子１１２とデータ入出力制御回路６６４に接続されている。
ロウデコーダ制御回路６４１は、複数本のワード線６５１とそれぞれ接続され、メモリセル６２０のアドレスを選択するための信号を各ワード線６５１に供給するようになっている。
【０１１４】
カラムデコーダ制御回路６４２は、複数本のビット線６５２とそれぞれ接続され、メモリセル６２０のアドレスを選択するための信号を各ビット線６５２に供給するようになっている。
読み書き制御回路６４３は、複数本の制御信号線６５３にそれぞれ接続されるとともに、その制御信号線６５３を介してメモリセル６２０に接続され、メモリセル６２０のデータの読み書き制御を行うようになっている。
すなわち、読み書き制御回路６４３は、メモリセル６２０からデータを読み出す場合と、メモリセル６２０に対してデータを書き込む場合等に、そのデータの読み書きが必要なメモリセル６２０に対して、制御信号線６５３を介してデータの読み書きの制御信号を出力するようになっている。
【０１１５】
データ入出力制御回路６４４は、複数のデータ入力線６５４とそれぞれ接続されるとともに、そのデータ入力線６５４を介してメモリセル６２０と接続され、入力データをデータ入力線６５４を介してメモリセル６２０に供給するようになっている。
また、データ入出力制御回路６４４は、複数のデータ出力線６５５とそれぞれ接続されるとともに、そのデータ出力線６５５を介してメモリセル６２０と接続され、メモリセル６２０が読み出したデータをデータ出力線６５５を介して受け取るようになっている。
【０１１６】
（第２実施形態の動作）
次に、このような構成からなる第２実施形態の動作について、図６を参照しながら説明する。
いま、図６に示す９個のメモリセル６２０のうちの１つである、一番右上のメモリセルを選択し、この選択するメモリセルにデータを書き込む場合について説明する。
この場合には、ロウデコーダ制御回路６４１は、その選択するメモリセル６２０に対応するワード線６５１上の信号Ｘ１を高電位にする。また、カラムデコーダ制御回路６４２は、その選択したメモリセル６２０に対応するビット線６５２上の信号Ｙ１を高電位にする。これにより、その選択されたメモリセル６２０が活性化される。
【０１１７】
その後、読み書き制御回路６４３は、その選択されたメモリセル６２０に対してデータを書き込むために、そのメモリセル６２０と接続される制御信号線６５３上の信号ＣＲＷを高電位にする。
さらに、データ入出力制御回路６４４は、その選択されたメモリセル６２０と接続するデータ入力線６５４上に入力データＤＩを出力するので、その入力データＤＩはメモリセル６２０に書き込まれる。
【０１１８】
次に、上記を同じメモリセル６２０からデータを読み出す場合について説明する。
この場合には、ロウデコーダ制御回路６４１とカラムデコーダ制御回路６４２を用いて、上記と同様にメモリセル６２０を選択し、その選択されたメモリセル６２０を活性化させる。
その後、読み書き制御回路６４３は、その選択されたメモリセル６２０に対してデータを読み出すために、そのメモリセル６２０と接続される制御信号線６５３上の信号ＣＲＷを低電位にする。
これにより、その選択されたメモリセル６２０からデータが読み出されて、そのメモリセル６２０と接続するデータ出力線６５５上に出力データＤＯが出力されるので、データ入出力制御回路６４４は、その出力データＤＯを受け取る。
【０１１９】
（第２実施形態の効果）
以上の構成からなる第２実施形態は、メモリセルとして図１に示すような強誘電体ラッチ回路を用いているので、不揮発性のメモリである。
また、この第２実施形態は、データの読み出しの際には、強誘電体にその都度、信号を与え、読み出すのではなく、既に安定状態にある強誘電体ラッチ回路の信号状態をＭＯＳＦＥＴを介して見るだけである。このため、データの読み出しは、ＭＯＳＦＥＴだけの応答性で決まり、非常に高速な読み出しができ、読み出しの際に再書き込みの必要がないので、寿命が長い。
【０１２０】
また、この第２実施形態では、データの書き込みの場合も、強誘電体ラッチ回路に内在するＭＦＳＦＥＴもしくはＭＯＳＦＥＴによるラッチ回路の状態を定めるだけで良く、強誘電体薄膜の分極はラッチ回路の状態が定まれば継続して行われる。このため、強誘電体薄膜の分極が完全に済むのを待つ必要はなく、ＭＦＳＦＥＴもしくはＭＯＳＦＥＴのラッチ回路の応答性時間で決まり、非常に高速な書き込みとなる。
【０１２１】
また、この第２実施形態では、メモリセル６２０の制御は低電位（Ｌｏｗ）か、高電位（Ｈｉｇｈ）などの単純なテジタル信号で良く、不揮発性メモリでよく利用される高電圧の昇圧した信号や中間電位の信号を必要としない。このため、ロウデコーダ制御回路６４１、カラムデコーダ制御回路６４２は単純な回路で良く、素子数は少なく、占有面積は小さく、かつ高速動作が可能である。
【０１２２】
さらに、この第２実施形態では、メモリセル６２０の出力信号は単純な低電位（Ｌｏｗ）か、高電位（Ｈｉｇｈ）などのロジック回路の電位であるので、不揮発性メモリで良く利用される微小な信号を検出する高感度のセンスアンプなどの信号検出回路を必要としない。したがって、データ入出力制御回路６４４は単純な回路構成でよく、素子数は少なく、占有面積は小さく、かつ高速動作が可能であり、消費電力も少ない。
【０１２３】
（第２実施形態の他の回路への展開例）
図６において、強誘電体メモリ回路からなるメモリセル６２０を複数個、行列状に配置した例を挙げたが、これはその一例である。
図６において、データ入力線６５４とデータ出力線６５５を別々に設けたが、データ入出力制御回路６４４に切り替え機能を持たすようにすれば、データ入力線６５４とデータ出力線６５５は兼用して１本で選択的に使用することが可能である。
また、ロウデコーダ制御回路６４１とカラムデコーダ制御回路６４２から供給されるワード線６５１とビット線６５２をすべて低電位（Ｌｏｗ）にすれば、すべての強誘電体メモリ単位セル回路６２０は不活性となるので、ロウデコーダ制御回路６４１とカラムデコーダ制御回路６４２に事実上のチップセレクト機能も持たせることも可能である。
【０１２４】
〔本発明の強誘電体メモリ装置の第３実施形態〕
図７は、本発明の強誘電体メモリ装置の第３実施形態の構成を示す回路図である。
図１に示す第１実施形態は、図６に示すように、メモリセルとして複数個、行列状に配置して制御するのに都合の良い回路構成である。しかし、一般の集積回路では、不揮発性メモリを数ビット単位、あるいは１ビットでもその集積回路の中に随時、用いることもある。図７は、そのような目的に好適な回路である。
【０１２５】
（第３実施形態の概要）
第３実施形態は、図７に示すように、強誘電体ラッチ回路７０１と、制御機能付きインバータ回路７０２と、制御機能付きインバータ回路７０３と、ラッチ制御回路７１７と、を備えている。
強誘電体ラッチ回路７０１は、状態データの保持、記憶、および復元をそれぞれ単独で行うことができる不揮発性のラッチ回路であり、図１の強誘電体ラッチ回路１０１と同様に構成される。
制御機能付きインバータ回路７０２は、強誘電体ラッチ回路７０１にデータを書き込むラッチ書き込み回路として機能し、ラッチ制御回路７１７によりその書き込み動作が制御されるものである。
【０１２６】
制御機能付きインバータ回路７０３は、強誘電体ラッチ回路７０１の状態データを読み出すラッチ読み出し回路として機能し、ラッチ制御回路７１７によりその読み出し動作が制御されるものである。
ラッチ制御回路７１７は、強誘電体ラッチ回路７０１にデータを書き込むときには制御機能付きインバータ回路７０２に書き込み動作をさせ、強誘電体ラッチ回路７０１の状態データを読み出すときには制御機能付きインバータ回路７０３に読み出し動作をさせ、それ以外のデータの保持、復元の際には制御機能付きインバータ回路７０２、７０３はその動作をいずれも止めておく（動作不能とする）ものである。
【０１２７】
（第３実施形態の回路の詳細）
次に、この第３実施形態の回路の具体的な構成について、図７を参照して説明する。
図７に示すように、制御機能付きインバータ回路７０２の入力信号端子は、データ入力信号端子７１１に接続されている。また、制御機能付きインバータ回路７０２の出力信号端子は、強誘電体ラッチ回路７０１の一方の入出力端子に接続されている。強誘電体ラッチ回路７０１の他方の入出力端子は、制御機能付きインバータ回路７０３の入力信号端子に接続されている。さらに、制御機能付きイバータ回路７０３の出力信号端子は、データ出力信号端子７１２に接続されている。
【０１２８】
ラッチ制御回路７１７は、図７に示すように、インバータ回路７０６、インバータ回路７０７、およびＮＯＲ回路７０４、７０５から構成される。
インバータ回路７０６は、入力端子がデータ制御信号端子７１３に接続され、出力端子がＮＯＲ回路７０４の第２入力ゲートに接続されている。インバータ回路７０７の入力端子は、入力信号端子７１４と接続されている。インバータ回路７０７の出力端子は、ＮＯＲ回路７０４、７０５の第２入力ゲートにそれぞれ接続されている。ＮＯＲ回路７０５の第１入力ゲートは、データ制御信号端子１１３に接続されている。ＮＯＲ回路７０４の出力端子は、制御機能付きインバータ回路７０２の制御信号端子に接続されている。さらに、ＮＯＲ回路７０５の出力端子は、制御機能付きインバータ回路７０３の制御信号端子に接続されている。
【０１２９】
次に、このような構成からなる図７の回路と、図１の回路の差異について述べる。
図１のＮＡＮＤ回路１０７が、図７ではインバータ回路７０７に置き換わっている。これに伴いない、図１の入力信号端子１１４、１１５は、行と列のアドレス信号の入力端子であったが、セルの選択信号端子として使うことになる。
また、図１では、強誘電体ラッチ回路１０１は、その一方の入出力端子のみが、制御機能付きインバータ回路１０２の出力端子と制御機能付きインバータ回路１０３の入力端子にそれぞれ接続するようにした。
【０１３０】
これに対して図７では、強誘電体ラッチ回路７０１は、その一方の入出力端子を制御機能付きインバータバッファ回路７０２の出力端子に接続する点は同じであるが、その他方の入出力端子を制御機能付きインバータ回路７０３の入力端子に接続するようにした。
この接続方法によれば、強誘電体ラッチ回路７０１の双方の入出力端子を使用するので、寄生静電容量のバランスがとりやすくなり、誤動作を防ぎやすくなる。
【０１３１】
なお、図７では、強誘電体ラッチ回路７０１の一方の入出力端子と他方の入出力端子とを使い分けた結果、データ出力信号端子７１２はデータ入力信号端子７１１の反転信号となる。
このような構成からなる第３実施形態によれば、不揮発性メモリとして、高速で、寿命が長く、あたかも通常のロジック回路と同じように簡便に取り扱え、集積回路の中に組み込み易い特徴をもっている。
【０１３２】
〔本発明の強誘電体メモリ装置の第４実施形態〕
図８は、本発明の強誘電体メモリ装置の第４実施形態の構成を示す回路図である。
この第４実施形態は、図７に示す第３実施形態の構成を基本とし、図８に示すように、その構成の差異は２個の強誘電体ラッチ回路を用いて１個の強誘電体ラッチ回路８０１とした点である。
図７の強誘電体ラッチ回路７０１の接続方法では、強誘電体ラッチ回路の立場からみるとそのままでは寄生静電容量にアンバランスが生じ、電源再投入時の偏りが残留分極のみならず寄生静電容量にも生じ、誤動作の原因になるおそれがある。
【０１３３】
そこで、第３実施形態では、図８のように、強誘電体ラッチ回路８０１に強誘電体ラッチ回路を２個用いることにより、入出力端子をよりバランスよく用い、かつ相対的に強誘電体ラッチ回路の支配度を高め、周辺回路の要因による寄生静電容量の影響を少なくするようにした。
ここで、第４実施形態の構成のうち、上記以外の構成は図７に示す第３実施形態の構成と同じであるので、同一構成要素には同一符号を付してその構成の説明は省略する。
【０１３４】
なお、図８は図７と異なり、２個の強誘電体ラッチ回路を用いた結果、データ出力信号端子７１２は、データ入力信号端子７１１と同相の信号となっている。
このような構成からなる第４実施形態によれば、不揮発性メモリとして、高速で、寿命が長く、あたかも通常のロジック回路と同じように簡便に取り扱え、集積回路の中に組み込み易い特徴をもっている。
【図面の簡単な説明】
【０１３５】
【図１】本発明の強誘電体メモリ装置の第１実施形態の構成を示す回路図である。
【図２】第１実施形態を強誘電体メモリ回路（メモリセル）として表現したシンボル図である。
【図３】第１実施形態の制御機能付きインバータ回路の具体的な構成を示す回路図である。
【図４】その制御機能付きインバータ回路のシンボル図である。
【図５】第１実施形態などに使用される強誘電体ラッチ回路のシンボル図である。
【図６】本発明の強誘電体メモリ装置の第２実施形態の構成を示すブロック図である。
【図７】本発明の強誘電体メモリ装置の第３実施形態の構成を示す回路図である。
【図８】本発明の強誘電体メモリ装置の第４実施形態の構成を示す回路図である。
【図９】本発明の強誘電体メモリ装置で使用される強誘電体トランジスタラッチ回路の第１の構成例を示す回路図である。
【図１０】ＭＦＳＦＥＴの構造例を示す断面図である。
【図１１】その強誘電体トランジスタラッチ回路の第１の構成例における第１の状態の分極の様子を示す模式図である。
【図１２】その強誘電体トランジスタラッチ回路の第１の構成例における第２の状態の分極の様子を示す模式図である。
【図１３】Ｎ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を示す断面図である。
【図１４】Ｎ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を示す断面図である。
【図１５】Ｐ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を示す断面図である。
【図１６】Ｐ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を示す断面図である。
【図１７】強誘電体トランジスタラッチ回路の第２の構成例を示す回路図である。
【図１８】強誘電体トランジスタラッチ回路の第３の構成例を示す回路図である。
【図１９】本発明の強誘電体メモリ装置で使用される強誘電体コンデンサラッチ回路の第１の構成例を示す回路図である。
【図２０】その強誘電体コンデンサラッチ回路の第１の構成例を機能面から表現した回路図である。
【図２１】その強誘電体コンデンサラッチ回路の第１の構成例の回路における電源供給時と電源オフ時の各電位と分極状態を表した模式図である。
【図２２】強誘電体コンデンサラッチ回路の第２の構成例を示す回路図である。
【図２３】強誘電体コンデンサラッチ回路の第３の構成例を示す回路図である。
【図２４】強誘電体コンデンサの構造を示す断面図である。
【図２５】強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図である。
【図２６】強誘電体薄膜の印加電圧と分極電荷の状態を示す模式図である。
【図２７】従来の強誘電体メモリ装置に用いるメモリセルの構造の第１例を示す回路図である。
【図２８】従来の強誘電体メモリ装置に用いるメモリセルの構造の第２例を示す回路図である。
【図２９】従来の強誘電体メモリ装置に用いるメモリセルアレイの構成例を示す回路図である。
【符号の説明】
【０１３６】
１０１、７０１、８０１・・・強誘電体ラッチ回路、１０２、１０３、７０２、７０３、８０２、８０３・・・制御機能付きインバータ回路、１９１、１９２、２２１、２２２、２３０・・・強誘電体コンデンサ、６２０・・・メモリセル（強誘電体メモリ回路）、６４１・・・ロウデコーダ制御回路、６４２・・・カラムデコーダ制御回路、６４３・・・読み書き制御回路、６４４・・・データ入出力制御回路、６５１・・・ワード線、６５２・・・ビット線、６５３・・・制御信号線、６５４・・・データ入力線、６５５・・・データ出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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