(57)【要約】【課題】  接続線と配線との接続部において、接続線周囲の配線幅の拡大や接続線個数の増大に伴う配線ピッチの増大によるレイアウト面積の損失を抑えつつ、かつ、エレクトロマイグレーションの発生を抑える。【解決手段】  上層配線と下層配線と、上層配線と下層配線とを接続する接続線とを備える半導体装置において、接続線に対して電子の流れの下流側の配線の、少なくとも接続線に接続する接続部の直下又は直上部分、及び接続部から下流側の部分の膜厚を厚くして、厚膜化領域を設ける。【選択図】      図１
2006128369.tif 000002
【特許請求の範囲】
【請求項１】
接続線と、
前記接続線に接続し、電流が流された際に、前記接続線に対して電子の流れの下流側となる配線と、
を備え、
前記配線は、少なくとも前記接続線に接続する接続部の直下又は直上部分、及び前記接続部から下流側の部分に、膜厚の厚い厚膜化領域を含むことを特徴とする半導体装置。
【請求項２】
前記厚膜化領域の、前記接続部の下流側の端部から、前記厚膜化領域の下流側の終端部までの長さは、前記配線の最小膜厚の３倍以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記厚膜化領域の、前記接続部の下流側の端部から、前記厚膜化領域の下流側の終端部までの長さは、前記配線の最小膜厚の５倍以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記厚膜化領域の膜厚は、前記配線の最小膜厚の１.５倍以上であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記厚膜化領域の膜厚は、前記配線の最小膜厚の４倍以下であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記厚膜化領域の膜厚は、前記配線の最小膜厚の２.５倍以下であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項７】
前記厚膜化領域は、前記接続部の直下又は直上部分に対して、下流側とは反対側にも突出していることを特徴とする請求項１から６に記載の半導体装置。
【請求項８】
前記厚膜化領域は、基板の素子分離領域上部に形成されることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
基板上に、第１の層間絶縁膜を形成する第１層間絶縁膜形成工程と、
前記第１層間絶縁膜上に、エッチングストッパ膜を形成するエッチングストッパ膜形成工程と、
前記エッチングストッパ膜に、第１開口を形成する第１開口形成工程と、
前記エッチングストッパ膜上に、第２層間絶縁膜を形成する第２層間絶縁膜形成工程と、
前記第２層間絶縁膜上に、少なくとも前記第１開口と重なる部分を含む第２開口を有するマスクを形成するマスク形成工程と、
前記マスク及び前記エッチングストッパ膜をマスクとして、前記第１層間絶縁膜及び前記第２層間絶縁膜をエッチングするエッチング工程と、
前記マスクを除去するマスク除去工程と、
前記第１層間絶縁膜及び前記第２層間絶縁膜に所定の導電体を埋め込んで、前記第１開口と第２開口とが重なる位置において、膜厚の厚い厚膜化領域を有する配線を形成する配線形成工程と、
前記配線の厚膜化領域に接続する接続線を形成する接続線形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及び半導体装置の製造方法に関する。更に具体的に、この発明は、配線とこれに接続する接続線とを有する半導体装置及びその製造方法に好適なものである。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、配線やこれに接続する接続線に対しても、微細化の要求が高まっている。そして、配線や接続線の微細化が進むにつれて、流れる電流の電流密度が増大することによる、エレクトロマイグレーション（以下、「ＥＭ」と称する）の発生が問題となる。このため、高速動作製品に用いられる場合など、高電流密度で電流を流す必要がある半導体装置においては、配線材料として、アルミニウム（Ａｌ）に代えて、銅（Ｃｕ）を用いることが考えられている。Ｃｕは、耐ＥＭ性が高い特性を有するため、許容電流密度が大きい。従って、配線においては、Ｃｕを用いることにより、ある程度、余裕がある回路設計を行うことができるようになっている。
【０００３】
一方、Ｃｕを用いても、配線と配線とを繋ぐ接続線については、許容電流密度に対する裕度が小さく、回路設計上の制限となっている。特に、問題となる個所は、下層配線と、第２層配線とが立体交差し、接続線で接続されるクロスセルと呼ばれる部分である。
【０００４】
具体的に、接続線の径を大きくしようとすると、この径にあわせて、接続線に接続する配線幅を大きくしなければならない。しかし、例えば、半導体装置における下層の配線付近においては、配線が密集し、配線ピッチを大きくすることができない場合が多い。
【０００５】
特に、近年、半導体装置の高集積化に伴い、ＳｏＣ（System on Chip）のコア領域の電源線のように、大電流を流す配線が高密度レイアウトで配置されているような半導体装置が多用されている。このような半導体装置においては、許容電流密度を満たすような大きさの接続線を設置することが、半導体装置の回路設計及び微細化に対する大きな制限となる。
【０００６】
従って、接続線と接続する部分周囲の配線幅のみを大きくし、その他の部分を通常の配線幅とするような配線構造が考えられている。このような構造にすることにより、接続線との接続部におけるＣｕ原子の欠損部分に、接続線周囲の配線からＣｕを補充することができ（いわゆるリザーバー効果）、配線の耐ＥＭ性を高くすることができる。
【０００７】
また、例えば、配線と、この配線下方（または上方）に接続する接続線とを有する配線において、配線上（または下）に形成された絶縁膜の、配線に対して接続線が形成された位置と対向する位置にホールを形成して、ここにアルミニウム膜を形成した構造の配線が考えられている（例えば、特許文献１参照）。この構造によれば、電子の流れにより生じる原子の欠損部分に、アルミニウム膜からアルミニウムを補充することにより、ＥＭ耐性を高くすることができる。
【０００８】
また、１の配線に対して、接続線を２つ設けて、接続線に流れる電流を２つに分岐することで、電流密度を小さくする方法も考えられている。この場合、２つの接続線を、下層配線の配線長方向に対して垂直に２つ並べたものと、下層配線の配線長方向に対して平行に２つ並べて配置したものとが考えられている。
【０００９】
【特許文献１】特開平８−２０４００５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
接続線の周囲を部分的に広げる方法は、接続線１つの許容電流を増加することができるため、効果的である。しかし、配線ピッチの拡大は避けることができず、レイアウト面積における損失を伴うため、問題である。また、上記特許文献１の配線と接続線との接続部上に形成された絶縁膜にホールを形成し、アルミニウム膜を埋め込んだ構造の場合、ボイドにアルミニウムを供給することにより、ＥＭ耐性をある程度高くすることはできる。しかし、この構造ではホールが配線と接続線との接続部直上あるいは直下に形成されるため、電流密度を下げることはできず、従って、接続線の許容電流を大きくすることはできない。
【００１１】
また、接続線を下層配線の幅方向、即ち配線長の方向に対して垂直に２つ並べた場合にも、個々の接続線における電流密度を分散することができるため、半導体装置の接続許容電流を大きくすることができる。しかし、接続線を、配線幅方向に２つ配置するためには、その分、下層配線（あるいは、第１層配線）の幅を太くする必要がある。従って、クロスセルの面積を広げるのみならず、下層配線の幅を広げてしまうことになり、結局下層配線に沿ったすべての領域で、レイアウト面積の損失を伴うこととなる。従って、配線幅を小さくした場合にもＥＭ耐性を強くするという初期の目的が失われてしまう。
【００１２】
また、接続線を配線長の方向に沿って２つ並べた場合、配線幅を狭くすることができる。従って、この接続線の配置方法であれば、下層配線におけるレイアウト面積の損失を抑えることができ、レイアウト上の制約は少ない。しかしながら、このような配置で接続線を２つ並べた場合、許容電流では実効的には、１.４個分の効果しか得ることができず、必ずしも効果的な配置ということはできない。また、接続線を増やす構造は、最終的にはレイアウト面積の損失を生じることとなる。
【００１３】
従ってこの発明は、半導体装置のレイアウト面積の損失を抑えつつ、接続線における許容電流を効果的に増やすことができるように改良した半導体装置及びその製造方法について提案するものである。
【課題を解決するための手段】
【００１４】
この発明の半導体装置は、接続線と、前記接続線に接続し、電流が流された際に、前記接続線に対して電子の流れの下流側となる配線と、を備え、前記配線は、少なくとも前記接続線に接続する接続部の直下又は直上部分、及び前記接続部から下流側の部分に、膜厚の厚い厚膜化領域を含むものである。
【００１５】
また、この発明の半導体装置の製造方法は、基板上に、第１の層間絶縁膜を形成する第１層間絶縁膜形成工程と、前記第１層間絶縁膜上に、エッチングストッパ膜を形成するエッチングストッパ膜形成工程と、前記エッチングストッパ膜に、第１開口を形成する第１開口形成工程と、前記エッチングストッパ膜上に、第２層間絶縁膜を形成する第２層間絶縁膜形成工程と、前記第２層間絶縁膜上に、少なくとも前記第１開口と重なる部分を含む第２開口を有するマスクを形成するマスク形成工程と、前記マスク及び前記エッチングストッパ膜をマスクとして、前記第１層間絶縁膜及び前記第２層間絶縁膜をエッチングするエッチング工程と、前記マスクを除去するマスク除去工程と、前記第１層間絶縁膜及び前記第２層間絶縁膜に所定の導電体を埋め込んで、前記第１開口と第２開口とが重なる位置において、膜厚の厚い厚膜化領域を有する配線を形成する配線形成工程と、前記配線の厚膜化領域に接続する接続線を形成する接続線形成工程と、を備えるものである。
【発明の効果】
【００１６】
この発明においては、配線の、接続線に接続する部分付近に、膜厚を厚くした厚膜化領域を設ける。このようにすることにより、接続線から流れ込む密度の大きな電流を、効果的に、厚膜化領域の下のほうにまで分散させることができる。従って、膜厚の接続線の個数を増やしたり、あるいは接続線の径を大きくしたりすることなく、許容電流を大きくすることができる。従って、レイアウト面積の損失を抑えて、信頼性の高い、微細な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
また、以下、この実施の形態において、「上流」、「下流」とは、電子が流れる方向に対する上流、下流を示すものとする。
【００１８】
図１、図２は、この発明の実施の形態における配線構造の概念を説明するための模式図であり、図１（ａ）、図２（ａ）は、この発明の実施の形態における配線構造１００ａ、２００ａ、図１（ｂ）、図２（ｂ）は、従来の配線構造１００ｂ、２００ｂを示す。
また、図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）においては、基板上に形成された配線部分の、説明に必要な一部分だけを抽出して表している。
【００１９】
図１（ａ）に示す配線構造１００ａにおいては、下層配線２ａと、上層配線４ａとが、ビアプラグ６ａで接続されている。また、図１（ｂ）に示す従来の配線構造１００ｂにおいても、同様に、下層配線２ｂと上層配線４ｂとが、ビアプラグ６ａにより接続されている。
【００２０】
また、配線構造１００ａ、１００ｂともに、電子は、上層配線４ａ、４ｂから、ビアプラグ６ａ、６ｂを通り、下層配線２ａ、２ｂに流れる。即ち、図１に示す配線構造１００ａ、１００ｂにおいては、上層配線４ａ、４ｂが、上流側、下層配線２ａ、２ｂが下流側の配線となる。
【００２１】
従来の配線１００ｂにおいては、図１（ｂ）の点線で囲われた部分Ｂ、即ち、ビアプラグ６ｂと、下層配線２ｂとの接続部分のうち、最も下流側に位置する部分付近において、電流密度が集中的に大きくなりやすい。即ち、電子は、上層配線４ｂから、ビアプラグ６ｂに流れ、ビアプラグ６ｂから、下層配線２ｂに流れる。ここで、ビアプラグ６ｂを下方向に流れる電子は、下層配線２ｂに入った後、水平方向に向きを変えることになる。このとき、点線部分Ｂは、電子の進路の最も内側となる部分であり、ここで、電流密度が集中的に大きくなる。従って、この部分Ｂで、多数の原子が欠損し、原子空孔が発生し、これらが凝集してボイドを起こし、断線故障に至ることになる。
【００２２】
一方、図１（ａ）に示す配線構造１００ａにおいては、ビアプラグ６ａと下層配線２ａとの接続部下方からその下流部分に渡って、下層配線２ａの膜厚を厚くした厚膜化領域８が設けられている。
この構造により、ビアプラグ６ａから下層配線２ａに流れ込む電子は、下方向に、３次元的に広く、速やかに分散される。従って、ビアプラグ６ａと、下層配線２ａとの下流側の接続部分Ａにおける電流密度の集中的な増加は、従来の配線１００ｂにおける点線Ｂ部分に比べて、十分に小さくすることができる。従って、図１（ａ）のような構造とすることにより、電流密度の集中によるＥＭの発生を抑えることが可能となる。
【００２３】
また、図２（ａ）における配線２００ａにおいても、下層配線２ａと上層配線４ａとが、ビアプラグ６ａにより接続されている。また、図２（ｂ）における従来の配線２００ｂにおいても、同様に、下層配線２ｂと、上層配線４ｂとが、ビアプラグ６ｂにより接続されている。但し、図２に示す配線２００ａ、２００ｂビアプラグ６ａ、６ｂは、それぞれ、下層配線２ａ、２ｂに対して平行に２つずつ並べられて配置されている。
【００２４】
これは、ビアプラグ６ａ、６ｂを２つ並べることにより、ビアプラグ６ａ、６ｂにおける電流密度の集中を緩和するようにしたものである。しかし、この場合にも、従来の配線構造２００ｂの場合、ビアプラグ６ｂと、下層配線２ｂとの接続部分Ｄにおいて、やはり電流密度が集中的に大きくなり、ＥＭが発生しやすくなっている。
【００２５】
これに対して、図２（ａ）に示す配線構造２００ａの場合、ビアプラグ６ａと下層配線２ａとの接続部分下方から下流方向に向けて、下層配線２ａの膜厚を厚くした厚膜化領域８が設けられている。従って、配線構造１００ａの場合と同様に、ビアプラグ６ａから下層配線２ａに流れ込む電子は、下層配線２ａの深さ方向に広く分散することができる。従って、電流集中を緩和することができ、配線のＥＭ耐性を強くすることができる。
【００２６】
また、配線構造２００ａでは、ビアプラグ６ａに集中する電流を緩和するために２つのビアプラグ６ａを平行に並べて配置している。従って、よりビアプラグ６ａにおける許容電流を大きく取ることができる構造となっている。また、このように、ビアプラグ６ａを、長さ方向に２つ配列する場合、下層配線２ａにおける配線幅を大きくする必要がないため、配線が集中しやすい下層でのレイアウト面積の損失を、小さく抑えることができる。
【００２７】
図３は、上述のような配線構造１００ａ、２００ａにおける下層配線２ａの厚膜化領域８の設計指針について説明するためのグラフである。図４は、異なる膜厚の配線に対するストレス印加時間と累積故障数の関係を説明するためのグラフである。図４において、横軸は、時間（H）、縦軸は累積故障百分率（%）を示す。また、丸、三角、四角でプロットした点は、それぞれ、配線の膜厚が、２００nm、４００nm、６００nmの場合を示す。また、図５は、配線の寿命を、累積故障百分率５０％とした場合の、配線部に流れる電流密度と、寿命に至るまでの時間との関係を表したグラフである。図５において、縦軸は時間（Ｈ）、横軸は、電流密度（MA/cm2）を表す。
【００２８】
この発明の実施の形態においては、上述したように、下層配線２ａのビアプラグ６ａ直下付近から下流の部分の膜厚を厚くして、厚膜化領域８を形成することで、ＥＭ耐性の向上を図っている。しかし、単に、無制限に、下層配線２ａの膜厚を厚く、長くした場合、配線の容量、レイアウト面積、あるいは加工の困難性等において問題が生じる。従って、図３に示すように、様様な要因を考慮して、下層配線２ａの所定の部分を所定の長さだけ、効果的に厚膜化することが好ましい。以下、図３に示す厚膜化領域８の長さ及び膜厚の適正値について説明する。
【００２９】
なお、この明細書においては、図１、２に示すように、厚膜化領域８の膜厚を「膜厚Ｔ」、下層配線２ａの薄い部分の膜厚を「膜厚ｔ」、また、ビアプラグ６ａとの接続部の下流側の端部から、厚膜化領域８の下流側の終端部までの長さ、すなわち、厚膜化領域８の全体の長さからビアプラグ６ａの長さを引いた長さを、「長さＬ」とする。
【００３０】
図４は、十分に長くした各膜厚の配線に、所定の電流を流した場合の、累積故障百分率を表している。図４から、同じストレス印加時間で比較すると、膜厚が厚いほど累積故障数が少なく、膜厚が薄いほど、累積故障数が多いことがわかる。
【００３１】
また、図５から、配線に流れる電流密度が大きい場合には、寿命に至るまでの時間が短く、また、配線に流れる電流密度が小さい場合には、寿命に至るまでの時間は長いことがわかる。そして、配線に流れる電子の電流密度が増加すると、寿命にいたるまでの時間が短くなることがわかる。
【００３２】
ところで、ビアプラグ６ａから、下層配線２ａに電子が流入する場合、ビアプラグ６ａを下方に流れた電子は、下層配線２ａに流れ込んだ後、水平方向に向きを変える。このとき、ビアプラグ６ａと下層配線２ａとの接続部付近の電子流は、ビアプラグ６ａの端部（即ち、下層配線２ａとの接続面）に対して、およそ、４５度の角度で広がっていくと考えられる。従って、ビアプラグ６ａ端部から、下層配線２ａ深くに十分に遠ざかったところでは、電子流は、ほぼ完全に分散されたものと考えられる。従って、厚膜化領域８の膜厚Ｔについては、十分に電子流を分散させるため、ある程度厚く取る必要があるが、一方で、ある程度の膜厚に達すると、電子流の分散効果は大きく得られないものと考えられる。
【００３３】
一方、厚膜化領域の膜厚Ｔを厚くすることにより、下層配線２ａの容量が増大する。また、半導体装置の下層配線部分で、このように厚膜化領域８を形成する場合、配線層が半導体素子に近づくことになる。従って、厚膜化領域８形成における立体的な障害の問題や、あるいは、電気特性上の悪影響を考慮する必要がある。従って、厚膜化領域８の膜厚は必要最小限にすることが望ましい。
【００３４】
具体的に、厚膜化領域８の膜厚のより好適な範囲としては、図３に示すように、通常の膜厚ｔに対する厚膜化領域８の膜厚Ｔの割合が、１.５〜４.０倍程度であろうと考えられる。上述したように、電子は、ビアプラグ６ａ端部に対して、４５度の角度で分散していくため、膜厚Ｔを膜厚ｔの４倍以上にしたとしても、集中電流の分散効果は飽和し、許容電流密度の改善の効果は大きくならないものと予想される。また、電流密度改善の効果的な範囲と加工容易性等を考えると、厚膜化領域８の膜厚Ｔは、通常部分の膜厚ｔの１．５〜２．５倍程度であることが好ましいと考えられる。
【００３５】
一方、通常の配線の膜厚ｔに対する、厚膜化領域８の長さＬの割合を十分に大きくすれば、電流密度は十分に分散するものと考えられる。このように、電流密度の十分な分布を考慮した場合、膜厚ｔに対する、厚膜化領域の長さは、約３倍以上が妥当であると考えられる。
【００３６】
一方、上述したように、電子流は、ビアプラグ６ａに対して、４５度の角度で分散して、流れていくものと考えられるから、十分下流においては、電流密度の集中が分散し、電流密度が一定になっているものと考えられる。従って、厚膜化領域の長さを無限大に大きくしても、無限大に比例して効果が得られるわけではない。
【００３７】
また、レイアウト面積や配線容量の増大を考慮すると、厚膜化領域８の長さＬを無限大に長くすることはできない。従って、これらの制限を考慮すると、下層配線２ａの膜厚ｔに対する、厚膜化領域８の長さＬの割合は、８.５以下、更に望ましくは、５以下であることが良いものと考えられる。
【００３８】
ここで、一般に、ＥＭ寿命は、次式（１）で表されると考えられる。
【数１】
2006128369.tif 000003
式（１）において、ｔはＥＭ寿命、Ａは頻度因子、Ｊは電流密度、ｎは電流密度依存性、Ｅは活性化エネルギー、ｋはボルツマン因子、Ｔは温度を示す。
式（１）からも、ＥＭ寿命ｔは、Ｊ-nに比例することがわかる。
【００３９】
また、表１に、下層配線２ａの膜厚ｔに対する厚膜化領域８の膜厚Ｔの割合（以下、膜厚比Ｔ/ｔ）に対する、ＥＭ寿命改善効果を示す。
【表１】
2006128369.tif 000004
表１から、Ｔ/ｔは、２以上の場合に、ｎ＝１．５で、２．８以上と、十分な効果を得ることができる事がわかる。具体的には、膜厚比を１．５以上にすることで、寿命を１５０%にまで改善することができる。
【００４０】
以上説明したように、この発明においては、先ず、ビアプラグ６ａと接続する部分の下層配線２ａの膜厚を厚くし、電流密度の集中的に大きくなる部分の電子流を分散させる。一方、膜厚が厚くなることによる配線容量の増大や、レイアウト面積の増大、加工の困難性を考慮し、更に、効果的な範囲を考慮して、厚膜化部分８の膜厚Ｔ、あるいはその長さＬを決定することができる。このようにして、効果的にＥＭ寿命の長い配線構造を得ることができる。以下、この発明のより具体的な実施の形態について例をあげて説明する。
【００４１】
実施の形態１．
図６、図７は、この発明の実施の形態１における半導体装置について説明するための模式図であり、図６は、上面を示し、図７（ａ）は、図６におけるＡ−Ａ´方向の断面、図７（ｂ）は、図６におけるＢ−Ｂ´方向の断面を示す。また、図６においては、説明のため、配線部分のみを部分的に抽出してあらわしている。
【００４２】
図６、図７に示すように、実施の形態１においては、下層配線１２及び上層配線１４が形成されている。そして、下層配線１２と上層配線１４とは、ビアプラグ１６により接続されている。ここで、下層配線１２は、ビアプラグ１６よりも、下流側に位置し、ビアプラグ１６から電子が流れ込むようになっている。下層配線１２には上述したように、この発明が適用され、ビアプラグ１６との接続部分に厚膜化領域１８が形成され、集中する電流密度の分散を図っている。
【００４３】
図７（ａ）及び図７（ｂ）に示すように、基板２４には、素子分離領域２６が形成され、素子分離領域２６により分離された領域には、必要に応じて所定の型の活性領域（図示せず）が形成されている。また、分離領域２６により分離された領域上には、酸化膜２８が形成されている。
【００４４】
酸化膜２８が形成された基板２４上には、膜厚約６００nmの第１の層間絶縁膜３０が形成され、第１の層間絶縁膜３０上には、開口を有する、膜厚約５０nmのエッチングストッパ膜３２が形成されている。更に、エッチングストッパ膜３２が形成された第１の層間絶縁膜３０上には、膜厚ｔが約２００nmの第２の層間絶縁膜３４が形成されている。
【００４５】
下層配線１２は、第２の層間絶縁膜３４、エッチングストッパ膜３２、第１の層間絶縁膜３０に埋め込まれて形成されている。具体的には、第２の層間絶縁膜３４を貫通して下層配線１２の通常の膜厚となる部分が形成されている。また、エッチングストッパ膜３２に形成された開口部分では、第２の層間絶縁膜３４を貫通し、更に、エッチングストッパ膜３２を抜けて、第１の層間絶縁膜３０の中途部分にまで至る、膜厚Ｔが約４５０nmの厚膜化領域１８が形成されている。ビアプラグ１６が接続する部分の下流側の端部から、厚膜化領域１８の下流側の終端部までの長さＬは、約８００nmとなっている。即ち、長さＬ/膜厚ｔ＝４となっている。
【００４６】
このように下層配線１２が形成された第２の層間絶縁膜３４上に、エッチングストッパ膜３６が形成され、更にその上に、第３の層間絶縁膜３８が形成されている。ここで、ビアプラグ１６は、第３の層間絶縁膜３８と、エッチングストッパ膜３６とを貫通して、下層配線１２の厚膜化領域１８の上流側に接続するように形成されている。
【００４７】
また、第３の層間絶縁膜３８には、上層配線１４が形成されている。上層配線１４は、一部において、第３層間絶縁膜３８を貫通するビアプラグ１６に接続し、ビアプラグ１６を介して、下層配線１２と接続されている。
【００４８】
このように形成された配線構造において、上述したように、下層配線１２の厚膜化領域１８の膜厚Ｔは、約４５０nmであり、通常部分の膜厚ｔは、約２００nmである。従って、膜厚比Ｔ/ｔは、２.２５であり、上述したような、ＥＭ寿命改善において、効果的であり、かつ配線の加工容易性を考慮した値となっている。また、厚膜化領域１８の、ビアプラグ１６の接続部分との下流側の端部と、厚膜化領域１８の下流側の終端部との長さＬは、約８００nmである。従って、通常の膜厚ｔに対する長さの比Ｌ/ｔは、約４であり、上述した、集中した電流密度を分散させるのに十分な流さであり、かつ、配線容量の増大が許容できる範囲での長さとなっている。
【００４９】
図８は、この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。また、図９〜図２０は、実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。図９〜図２０において、各図（ａ）は、図６におけるＡ−Ａ´方向の断面に対応する部分を表し、図（ｂ）は、Ｂ−Ｂ´方向の断面対応する部分を表す。
以下、図８〜図２０を用いて、この発明の実施の形態１における半導体装置の製造方法について具体的に説明する。
【００５０】
まず、図９を参照して、基板２４に素子分離領域２６を形成し、必要に応じて、活性化領域を形成した後、熱酸化等により、シリコン酸化膜２８を形成する。次に、酸化膜２８が形成された基板２４上に、膜厚６００nmの第１の層間絶縁膜３０を形成する（ステップＳ２）。更に、第１層間絶縁膜３０上に、炭素ドープシリコン窒化膜からなるエッチングストッパ膜３２を、膜厚約５０nmに形成する（ステップＳ４）。
【００５１】
次に、図１０に示すように、エッチングストッパ膜３２上に、レジストマスク５０を形成する（ステップＳ６）。レジストマスク５０は、下層配線１２の厚膜化領域１８を形成する部分に対応する個所に、開口を有するマスクである。
【００５２】
このレジストマスク５０をマスクとして、エッチングストッパ膜３２のエッチングを行う（ステップＳ８）。ここでは、エッチング条件により、下層に形成された第１層間絶縁膜との間に、十分なエッチング選択比を確保し、エッチングストッパ膜３２のみをエッチングする。その後、レジストマスク５０を除去する（ステップＳ１０）。これにより、図１１に示すように、エッチングストッパ膜３２の厚膜化領域に対応する部分に開口が形成される。なお、ここで形成される開口は、図６の点線３２ａに示すように、実際の厚膜化領域１８の実際の配線ピッチよりも大きく開口する。
【００５３】
次に、図１２に示すように、第１層間絶縁膜３０及びエッチングストッパ膜３２上に、第２層間絶縁膜３４を形成する（ステップＳ１２）。第２層間絶縁膜３４としては、炭素ドープシリコン酸化膜を用いる。また、第２層間絶縁膜３４の膜厚は、２００nmとする。
【００５４】
次に、図１３に示すように、第２層間絶縁膜３４上に、レジストマスク５２を形成する（ステップＳ１４）。ここで形成するレジストマスク５２は、下層配線１２が形成される部分に対応する位置に開口を有するものである。
【００５５】
次に、レジストマスク５２をマスクとして、エッチングを行う（ステップＳ１６）。このエッチングにおいては、レジストマスク５２をマスクに、第２層間絶縁膜３４がエッチングを行う。そして、更に、エッチングをストップせず、エッチングストッパ膜３２が形成されていない部分（即ち、エッチングストッパ膜３２の開口部分）の、第１層間絶縁膜３０のエッチングも行う。このエッチングは、第１層間絶縁膜３０を深さ４００nmまでエッチングした時に終了する。その後、レジストマスク５２を除去する（ステップＳ１８）。これにより、図１４に示すように、第２層間絶縁膜３４に、下層配線１２に対応する部分に開口が形成され、更に、第１層間絶縁膜３０には、下層配線１２の厚膜化領域１８に対応する部分にのみ、第２層間絶縁膜３４から続く開口が形成される。
【００５６】
次に、図１５に示すように、第１、第２層間絶縁膜３０、３４に形成した開口に、導電体を埋め込む（ステップＳ２０）。具体的にはまず、スパッタ法により、窒化タンタル（ＴａＮ）/タンタル（Ｔａ）膜をバリアメタル膜として形成し、更に、Ｃｕシード膜を形成する。その後、電解めっき法により、Ｃｕを埋め込む。その後、ＣＭＰ（Chemical Mechanical Polishing）により、第２層間絶縁膜３４の表面が露出するまで平坦化を行う（ステップＳ２２）。これにより、下層配線１２が形成される。
【００５７】
次に、図１６を参照して、下層配線１２が形成された第２層間絶縁膜３４上に、エッチングストッパ膜３６を形成する（ステップＳ２４）。エッチングストッパ膜３６としては、エッチングストッパ膜３２と同様に、炭素ドープシリコン窒化膜を用いる。その後、第３の層間絶縁膜３８を形成する（ステップＳ２６）。第３層間絶縁膜３８としては、炭素ドープシリコン酸化膜を用いる。
【００５８】
次に、第３層間絶縁膜３８上に、レジストマスク５４を形成する（ステップＳ２８）。このレジストマスク５４は、ビアプラグ１６を形成する位置に開口を有するものである。その後、図１７に示すように、レジストマスク５４をマスクとして、第３層間絶縁膜３８をエッチングし（ステップＳ３０）、レジストマスクを除去する（ステップＳ３２）。これにより、第３層間絶縁膜３８のビアプラグ１６に対応する位置に開口が形成される。
【００５９】
次に、レジストを全面塗布後、エッチバックして、ビアプラグ１６をレジストで埋め込む。この処理により、表面が平坦になるので、図１８に示すように、第３層間絶縁膜３８上にレジストマスク５６を形成する（ステップＳ３４）。レジストマスク５６は、上層配線１４が形成される位置に対応する位置に開口を有する。
【００６０】
次に、図１９に示すように、レジストマスク５６をマスクとして、第３層間絶縁膜３８のエッチングを行う（ステップＳ３６）。ここでのエッチングは、第３層間絶縁膜３８の途中の所定の位置でストップするように行う。その後、レジストマスク５６を除去する（ステップＳ３８）。これにより、第３層間絶縁膜に、配線用の溝が形成される。
その後、第３層間絶縁膜３８に形成されたビアプラグ１６形成用の開口底部に残ったエッチングストッパ膜３６を除去する（ステップＳ４０）。
【００６１】
次に、図２０に示すように、第３層間絶縁膜３８に形成された開口に、Ｃｕの埋め込みを行う（ステップＳ４２）。具体的には、先ず、開口に、スパッタ法により、ＴａＮ/Ｔａの積層膜を形成し、更にその上に、Ｃｕシード膜を形成する。このＣｕシード膜をシード膜として、電解めっき法により、開口内にＣｕを埋め込む。
次に、ＣＭＰにより、少なくとも第４層間絶縁膜４２の表面が露出するまで平坦化を行う（ステップＳ４８）。これにより、図６、７に示すような半導体装置が形成される。
【００６２】
以上説明したように、この発明の実施の形態１においては、ビアプラグ１６と接続する下流側の下層配線１２において、ビアプラグ１６との接続部分付近の膜厚を厚く形成する。これにより、下層配線１２に流れ込む電子、特に、電子の進路の最短距離となる部分の電子を、効果的に下方に分散させることができる。従って、ビアプラグ１６との接続部の、電子の進路が最短距離となる部分においても、効果的に電子を分散させることができる。したがって、ビアプラグ１６と下層配線１２との接続部において発生するＥＭを、効果的に抑えることができ、ＥＭ耐性が強く、信頼性の高い半導体装置を得ることができる。
【００６３】
また、この実施の形態においては、下層配線１２の全配線長に渡って膜厚を厚くするのではなく、厚膜化領域１８の、ビアプラグ１６との接続端部から下流側の終了端部までの長さＬを、８００nmとしている。従って、配線容量の増大を抑えつつ、ＥＭ耐性の強い半導体装置を得ることができる。
【００６４】
また、膜厚比Ｔ/ｔを、２.２５とし、厚膜化領域１８下方に、第１層間絶縁膜３０を、約２００nmの厚さで残るようにしている。従って、厚膜化領域１８を容易に加工することができ、また、他の配線との間での短絡を防止することができる。
【００６５】
なお、実施の形態１においては、素子分離領域２６が形成された基板２４上に、第１層間絶縁膜３０と第２層間絶縁膜３４とを形成し、この層間絶縁膜３０、３４に、下層配線１２を形成する場合について説明した。しかし、この発明はこれに限るものではなく、半導体装置における他の層に、厚膜化領域を有する配線を形成するものであってもよい。
【００６６】
また、実施の形態１においては、エッチングストッパ膜３２を用いて、厚膜化領域１８を形成しない部分におけるエッチングをストップすることで、下層配線１２形成用の開口を異なる２種類の深さとし、これにより、厚膜化領域１８を有する下層配線１２を形成する場合について説明した。しかし、この発明において、厚膜化領域１８を有する配線の形成方法は、必ずしもこれに限るものではなく、他の方法により、膜厚の異なる部分を有する配線を形成するものであってもよい。
【００６７】
実施の形態２．
図２１は、この発明の実施の形態２における半導体装置を説明するための模式図である。図２１において、（ａ）は、図６のＡ‐Ａ´方向、図２１（ｂ）は、図６のＢ−Ｂ´方向に対応する方向の断面を表す。
【００６８】
実施の形態１の半導体装置においては、下層配線１２が、ビアプラグ１６との接続部から、下流方向にのみ伸びて、下流方向にのみ厚膜化領域１８が形成されている場合について説明した。これに対して、実施の形態２における半導体装置の下層配線６０は、ビアプラグ１６との接続部の上流側の端部から、上流側にも、約１００nm突き出すようにして、厚膜化領域６２が形成されている。
【００６９】
上流側に突き出した部分は、リザーバーとして設けられたものである。即ち、電子の流れにより、原子の欠損部分が生じた場合であっても、この部分から、原子を供給することができる。従って、原子の空孔の凝集によるボイドの発生を抑えることができる。
【００７０】
実施の形態２における半導体装置の製造方法は、実施の形態１における半導体装置と同様である。実施の形態２における半導体装置において、下層配線６０は、リザーバー部分が設けられているため、この下層配線６０を埋め込む開口を形成する際に、リザーバー部分を設けるように設計したパターンに対応するレジストパターンを形成することで、下層配線６０に対応する開口を、第１、第２層間絶縁膜３０、３４に形成すればよい。これにより、実施の形態１に説明した方法と同様の方法により、実施の形態２における半導体装置を製造することができる。
【００７１】
以上説明したように、この実施の形態２においては、下層配線６０のビアプラグ１６との接続部分より、上流側に、リザーバーを設けている。従って、ビアプラグ１６と下層配線６０との接続部付近において、原子の欠損が生じた場合にも、原子の補充を行うことができる。また、下層配線６０には、実施の形態１と同様に、ビアプラグ１６から流れ込む電流の下流側方向に、長さＬの厚膜化領域６２が設けられている。従って、ビアプラグ１６と下層配線６０との接続部において発生しやすいＥＭを、より効果的に抑えることができる。従って、実施の形態２のような半導体装置の配線構造とすることにより、より信頼性の高い半導体装置を得ることができる。
【００７２】
実施の形態３．
図２２は、この発明の実施の形態３における半導体装置を説明するための断面模式図であり、図２２（ａ）は、図６におけるＡ−Ａ´方向、図２２（ｂ）は、図６におけるＢ−Ｂ´方向に対応する方向における断面を表す。
【００７３】
図２２に示すように、この実施の形態３の半導体装置は、実施の形態１における半導体装置の配線構造と類似する配線構造を有する。即ち、実施の形態３においても、下層配線６４は、ビアプラグ１６との接続部において、厚膜化領域６６を有する。
【００７４】
図２２に示すように、この発明の配線構造は、最下層の配線の構造にのみ適用するものではなく、上層の配線においても適用することができる。従って、上層部において配線が密集し、レイアウト上配線幅や配線ピッチの制約が大きいような場合にも、厚膜化領域を設けた配線構造とすることで、ＥＭ耐性の高い配線構造の半導体装置を形成することができる。
【００７５】
実施の形態４．
図２３、２４は、この発明の実施の形態４における半導体装置について説明するための模式図であり、図２３は、上面、図２４（ａ）は、図２３のＡ−Ａ´方向、図２４（ｂ）は、図２３のＢ−Ｂ´方向に対応する方向の断面を表す。但し、図２３においては、説明のため、第１配線層と、第２配線層の配線の一部、及び、配線形成のための開口形成位置のみを簡略化して表している。
【００７６】
実施の形態４における半導体装置は、より具体的な配線構造に、本願の配線構造を適用したものである。
具体的に、図２３に示すように、実施の形態４の半導体装置において、第１配線層には、第１配線層電源線８０、第１配線層グランド線８２、及び、第１配線層信号線８４が形成されている。第１配線層電源線８０と、第１配線層グランド線８２は、交互に、２.５μmの間隔を空けて配置されている。また、第１配線層電源線８０と第１配線層グランド線８２とは、共に、線幅１４０nmで形成されている。
【００７７】
また、第２配線層には、第２配線層電源線８６、第２配線層グランド線８８、及び、第２配線層信号線９０が形成されている。第２配線層電源線８６と、第２配線層グランド線８８とは、ペアになっている。このペアの繰り返しが、１５０μmの間隔を空けて、配置されている。
【００７８】
また、第１配線層電源線８０と第２配線層電源線８６との交点及び第１配線層グランド線８２と第２配線層グランド線８８との交点には、それぞれ、１４０nm角の、ビアプラグ９２が、第１配線層の配線方向に平行に、２つずつ配置されている。
【００７９】
ここで、第１配線層電源線８０、第１配線層グランド線８２、及び、第１配線層信号線８４の膜厚は、共に、２００nmである。但し、上述の交点部付近では、０．３mAの電流を流すため、第１配線層電源線８０と第１配線層グランド線８２との膜厚を、各々長さ１６２０nmに渡って、４００nmと厚くして、厚膜化領域９４を設けている。
【００８０】
図２４（ａ）、２４（ｂ）に示すように、この半導体装置のＡ−Ａ´断面、Ｂ−Ｂ´断面においては、基板２４上の、第１配線層電源線８０と第１配線層グランド線８２との間には、ＭＯＳトランジスタ９６を含む基本セルがはめ込まれ、必要個所にコンタクトプラグ９８が形成されている。そして、基板２４上の、第１層間絶縁膜３０、エッチングストッパ膜３２が形成され、その上に、第２層間絶縁膜３４が形成されている。第１配線層電源線８０は、第２層間絶縁膜３４及び第１層間絶縁膜３０に埋め込まれた状態となっている。また、ここで、第１配線層電源線８０の厚膜化領域９４は、第１層間絶縁膜３０を貫通し、分離領域２６の上部、即ち、平面レイアウトにおいて、分離領域２６の内側に配置されるようにレイアウトされている。なお、厚膜化領域９４の形成において、エッチングストッパ膜３２は、図２３に、点線９６で示すように、絶縁膜３０上に、配線ピッチよりも広く開口されている。
【００８１】
また、第１配線層電源線８０は、ビアプラグ９２の接続部の両側に厚膜化領域９４が形成されている。これは、半導体装置にかけられる電流により、ビアプラグ９２から流れ込む電子の方向が異なり、図２４（ｂ）において、右に流れる場合と、左に流れる場合があり、どちら側に電子が流れた場合であっても、電流密度の分散を図ることができるように、両側に厚膜化領域９４を設けたものである。
【００８２】
以上のように、実施の形態４においては、従来のＭＯＳトランジスタが形成された半導体装置の、第１配線層に、上述のような配線構造を形成する場合を説明した。このように、従来の半導体装置の配線構造において、ビアプラグ９２と接続する部分の膜厚を厚膜化することで、容易に、電流密度の分散を図ることができ、半導体装置のＥＭ耐性を高めることができる。
【００８３】
また、実施の形態４における半導体装置においては、第１配線層電源線８０及び第１配線層グランド線８２に接続するビアプラグ９２を、それぞれ、平行して２つずつ配置している。これは、従来例においても説明したが、ビアプラグ９２を２つ設けることにより、ビアプラグ９２内における電流密度の集中を抑えることができるようにするためである。更に、この実施の形態４においては、各プラグ９２との接続部には、厚膜化領域９４を設けている。従って、より効果的にＥＭ耐性を向上させることができ、信頼性の高い半導体装置を得ることができる。
但し、この発明は、ビアプラグを２つ設けていない場合であっても、厚膜化領域を設けることで、ある程度、ＥＭ耐性の向上を図ることができる。従って、より微細化が要求されるような場合等、レイアウト上の制約があるような場合には、必ずしもビアプラグが２つ設けられている構造に限るものではない。
【００８４】
また、実施の形態４においては、厚膜化領域９４が、分離領域２６の上部、即ち、平面レイアウトにおいて、分離領域２６の内側になるようにレイアウトされている。従って、厚膜化領域が、基板面まで到達した場合にも、短絡不良が発生するのを抑えることができる。
【００８５】
なお、実施の形態１〜４においては、下層配線側に厚膜化領域が形成される場合について説明した。しかし、この発明はこれに限るものではない。下層配線から、上層配線へ電子が流れる構造の場合には、上層配線側のビア等の接続線との接続部直上及び電子の流れの下流方向に、厚膜化領域を形成することにより、同様の効果を得ることができる。
【００８６】
なお、例えば、下層配線２ａ、１２、６０、６４、及び第１配線層電源線８０、第１配線層グランド線８２は、この発明の「配線」に該当し、ビアプラグ６ａ、１６、９２は、この発明の「接続線」に該当し、厚膜化領域８、１８、６２、６６、９４は、「厚膜化領域」に該当する。
【００８７】
また、例えば、実施の形態１におけるステップＳ２、Ｓ４を実行することにより、それぞれ、この発明の、「第１層間絶縁膜形成工程」、「エッチングストッパ膜形成工程」が実行され、ステップＳ６〜Ｓ１０を実行することにより、「第１開口形成工程」が実行され、ステップＳ１２を実行することにより「第２層間絶縁膜形成工程」が実行され、ステップＳ１４、Ｓ１６、Ｓ１８を実行することにより、それぞれ、「マスク形成工程」、「エッチング工程」、「マスク除去工程」が実行され、ステップＳ２０〜Ｓ２２を実行することにより、「配線形成工程」が実行され、ステップＳ２６〜Ｓ４４を実行することにより「接続線形成工程」が実行される。
【図面の簡単な説明】
【００８８】
【図１】この発明の実施の形態における配線構造の概念を説明するための模式図である。
【図２】この発明の実施の形態における配線構造の概念を説明するための模式図である。
【図３】この発明の実施の形態における配線構造の厚膜化領域の膜厚と長さの設計指針に関するグラフである。
【図４】異なる膜厚の配線に対するストレス印加時間と累積故障百分率の関係を説明するためのグラフである。
【図５】配線の寿命を、累積故障百分５０％とした場合の、配線部に流れる電流密度と、寿命に至るまでの時間との関係を表したグラフである。
【図６】この発明の実施の形態１における半導体装置を説明するための模式図である。
【図７】この発明の実施の形態１における半導体装置を説明するための模式図である。
【図８】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図９】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１９】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図２０】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図２１】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図２２】この発明の実施の形態３における半導体装置を説明するための断面模式図である。
【図２３】この発明の実施の形態４における半導体装置を説明するための断面模式図である。
【図２４】この発明の実施の形態４における半導体装置を説明するための断面模式図である。
【符号の説明】
【００８９】
２  下層配線
４  上層配線
６  ビアプラグ
８  厚膜化領域
１２  下層配線
１４  上層配線
１６  ビアプラグ
１８  厚膜化領域
２４  基板
２６  分離領域
２８  酸化膜
３０  第１層間絶縁膜
３２  エッチングストッパ膜
３４  第２層間絶縁膜
３６  エッチングストッパ膜
３８  第３層間絶縁膜
５０  レジストマスク
５２  レジストマスク
５４  レジストマスク
５６  レジストマスク
６０  下層配線
６２  厚膜化領域
６４  下層配線
６６  厚膜化領域
６８  ビアプラグ
７０  Ｃｕ配線
８０  第１配線層電源線
８２  第１配線層グランド線
８４  第１配線層信号線
８６  第２配線層電源線
８８  第２配線層グランド線
９０  第２配線層信号線
９２  ビアプラグ
９４  厚膜化領域
９６  ＭＯＳトランジスタ
９８  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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