(57)【要約】【課題】簡易な回路構成で、低電流、低電圧における安定、確実な動作を可能とする。【解決手段】マルチバイブレータを構成する第１及び第２のＦＥＴ１，２は、それぞれドレインとゲートが、第１の抵抗６又は第２の抵抗８を介して相互に接続されており、このため、第１のＦＥＴ１のゲート電圧が論理Ｈｉｇｈとなった場合には、第３の抵抗７、第２のキャパシタ１２、第２の抵抗６及びオン状態の第１のＦＥＴ１を介して、また、第２のＦＥＴ２のゲート電圧が論理値Ｈｉｇｈとなった場合には、第１の抵抗１、第１のキャパシタ１１、第４の抵抗８及びオン状態の第２のＦＥＴ２を介して、それぞれ電源から接地側へ電流が流れ、それぞれゲート電圧が次第に低下するようになっているため、ゲート電圧が論理値ＨｉｇｈからＬｏｗとなる際に確実にピンチオフ電圧とすることができ、低電流、低電圧での安定、確実な発振が確保できる。【選択図】図１
2006222487.tif 000002
【特許請求の範囲】
【請求項１】
２つのエンハンスメント型電界効果トランジスタを用いてなるマルチバイブレータ回路であって、
前記２つのエンハンスメント型電界効果トランジスタのソースは共に接地され、
前記２つのエンハンスメント型電界効果トランジスタの一方の第１のトランジスタは、そのドレインが第１の抵抗を介して電源電圧の印加が可能とされる一方、そのゲートは第２の抵抗を介して前記ドレインと接続されると共に、第２のキャパシタを介して前記２つのエンハンスメント型電界効果トランジスタの他方の第２のトランジスタのドレインと接続され、
前記第２のトランジスタは、そのドレインが第３の抵抗を介して電源電圧の印加が可能とされる一方、そのゲートは第４の抵抗を介してドレインと接続されると共に、第１のキャパシタを介して前記第１のトランジスタのドレインと接続され、
前記第１及び第２のトランジスタのそれぞれのドレインから出力信号が得られるよう構成されてなることを特徴とするマルチバイブレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチバイブレータ回路に係り、特に、半導体集積回路に設けられるＤＣ−ＤＣコンバータなどに用いられるものにおける動作特性の改善等を図ったものに関する。
【背景技術】
【０００２】
携帯電話に代表される電子機器においては、他社製品との差別化等による消費者の獲得などの観点等から、近年益々その消費電力の低電力化が求められており、それに伴う半導体部品の低電圧、低消費電流動作の確保が所望されている。ところが、半導体素子の動作においては、必ずしも低電圧動作が最適条件とはならないことがある。このような半導体素子を用いる電子機器においては、電子機器内で供給される電圧では十分な動作が確保できないことがあり、そのため、半導体チップ内に電圧を変換するためのＤＣ−ＤＣコンバータを設けて、半導体素子の動作確保に必要な電圧を得るようにして、必要な性能の確保を図る場合もある。
【０００３】
ところで、このＤＣ−ＤＣコンバータには種々の変換方法があるが、いずれの場合にも発振源が必要とされる。このような発振源は、ＤＣ−ＤＣコンバータが用いられる電子機器の動作上の問題が発生しない周波数を発振するものであれば、発振周波数の変動は許容でき、むしろ低電圧、低電流で安定動作すると共に、小型であることが重要となる。このような用途に適した回路の１つとしてマルチバイブレータ回路を挙げることができる（例えば、特許文献１参照）。
【０００４】
マルチバイブレータ回路は、半導体能動素子を用いた発振回路の基本的なものとして良く知られているものである。かかるマルチバイブレータ回路は、使用する抵抗、キャパシタの定数値と使用する能動素子の性能によっては幅広い周波数での発振が可能である。また、マルチバイブレータ回路の基本構成としては、バイポーラトランジスタを用いたものが良く知られており、種々の書籍等において紹介されている。マルチバイブレータ回路に用いる能動素子としては、バイポーラトランジスタの他、オペアンプなども同様に用いることができる。
【０００５】
バイポーラトランジスタを用いたマルチバイブレータ回路では、ＣＲ積分回路が発振周波数を決定する時定数回路として用いられ、このＣＲ積分回路のキャパシタの充電は電源から、抵抗器、バイポーラトランジスタのベースを介して行われる。これは、バイポーラトランジスタの入力インピーダンスが低いことによるものである。なお、バイポーラトランジスタに代えて、電界効果トランジスタ（ＦＥＴ）を用いても同様な回路構成でマルチバイブレータ回路を実現することができる。
【０００６】
図５には、エンハンスメント型ＦＥＴを用いた従来のマルチバイブレータ回路の構成例が、また、図６に主要部における電圧波形の変化が、それぞれ示されており、以下、これら２つの図を参照しつつこの従来回路について説明する。
【０００７】
なお、図６に示された電圧波形図において、Ｖｇ１は第１のＦＥＴ３１のゲート電圧を、Vout１は第１のＦＥＴ３１のドレイン電圧を、Ｖｇ２は第２のＦＥＴ３２のゲート電圧を、Vout２は第２のＦＥＴ３２のドレイン電圧を、それぞれ示しており、これらの各部の電圧は、接地電位に対する電圧を示している。
【０００８】
また、図６に示された電圧波形図において、時間ｔ＜ｔ０では、未だ電源が投入されていない状態であり、時間ｔ＝ｔ０において電源が投入されるものとする。そして、以下の動作説明において、電源投入直後に起動する素子は第２のＦＥＴ３２であるとして説明することとする。なお、実際の回路動作では素子のばらつき等により、第１のＦＥＴ３１が先に起動する場合もあり得るが、回路構成が対称であるので、説明上はいずれを先に考えても不都合はない。さらに、時間ｔ＝ｔ０において電源が投入されて各部が動作を開始するが、マルチバイブレータとしての発振動作が実質的に開始されるのは時間ｔ＝ｔ２からである。
【０００９】
かかる前提条件の下、図５に示されたマルチバイブレータ回路の動作電圧の特徴は、第１及び第２のＦＥＴ３１，３２のそれぞれのゲート電圧Ｖｇ１、Ｖｇ２にある。時間ｔ＝ｔ１において、ゲート電圧Ｖｇ２は正電圧から負電圧へ急峻な変化を示している。これは、第２のＦＥＴ３２のゲートが第１のキャパシタ４１を介して第１のＦＥＴ３１のドレインと接続されているためである。時間ｔ＜ｔ１において、ドレイン電圧Ｖout１は論理値Ｈｉｇｈに相当する電圧であるが、時間ｔ＝ｔ１において第１のＦＥＴ３１はオン状態に変化するため、Ｖout１は論理値Ｌｏｗに相当した電圧に変化する。このような急峻な電圧変化は、第１のキャパシタ４１の両端の電位には起こり得ないので、結果としてＶｇ２が急峻に下がることになる。
【００１０】
そして、このＶｇ２が時間ｔ＝ｔ１において負電圧となっている点がこのマルチバイブレータにおける特徴である。このような負電圧は安定状態ではないので、Ｖｇ２は次第に上昇し、最終的には正電圧まで上昇することとなる。この電圧上昇は、電源端子５３、第２の抵抗３６、第１のキャパシタ４１及び第１のＦＥＴ３１を経由して流れる電流によって、第１のキャパシタ４１が充電されることによってもたらされるものである。
このようにしてゲート電圧Ｖｇ２が上昇し、第２のＥＦＴ３２のピンチオフ電圧に達すると、第２のＦＥＴ３２がオン状態へ変化し、Ｖout２は論理値Ｈｉｇｈに相当する電圧から論理値Ｌｏｗに相当する電圧となる（図６（Ｄ）の時間ｔ＝ｔ２の時点参照）。
【００１１】
このＶout２の変化は第２のキャパシタ４２を介して第１のＦＥＴ３１のゲートにそのまま伝えられるため、第１のＦＥＴ３１のゲート電圧Ｖｇ１は負電位まで低下することとなる（図６（Ｂ）の時間ｔ＝ｔ２の時点参照）。このゲート電圧Ｖｇ１の変化は、先に述べた時間ｔ＝ｔ１におけるゲート電圧Ｖｇ２の変化と同様である。
一方、時間ｔ＝ｔ１において、論理値Ｈｉｇｈに相当する電圧となるゲート電圧Ｖｇ１は、時間ｔ＝ｔ２に到るまで殆ど変化しない（図６（Ａ）参照）。
そして、時間ｔ＝ｔ２において、上述したゲート電圧Ｖｇ１とＶｇ２の変化は、互いに逆に入れ替わり、ゲート電圧Ｖｇ１は上述したゲート電圧Ｖｇ２と同じ変化を、また、ゲート電圧Ｖｇ２は上述したゲート電圧ｖｇ１と同じ変化を、それぞれ時間ｔ＝ｔ４まで生ずることとなり、以後、この変化が繰り返されて、発振動作が持続されることとなる。
【００１２】
【特許文献１】特開２００３−７８３２５号公報（第３−７頁、図１−図８）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、上述のようなＦＥＴを用いたマルチバイブレータ回路においては、低電圧、低電流で動作させると発振周波数が大幅に変化するとともに動作が不安定になり発振が停止してしまうという欠点がある。これは、以下に説明するような原因によるものである。
まず、低電流動作の場合、ドレイン負荷抵抗に相当する第１の抵抗３５及び第３の抵抗３７の抵抗値を大きくすることになる。図６には、このような動作条件における上述の各部の電圧波形が点線で示されている。
【００１４】
低電圧、低電流動作においては、第１のＦＥＴ３１のドレイン電圧Ｖout１及び第２のＦＥＴ３２のドレイン電圧Ｖout２の波高値が低下することとなる。そして、これらドレイン電圧が低下すると、Ｖｇ１及びＶｇ２が、論理値Ｈｉｇｈに相当する電圧から論理値Ｌｏｗに相当する電圧に切り替わる際の電圧低下量が減少する。すると、Ｖｇ１又はＶｇ２は、第１のＦＥＴ３１又は第２のＦＥＴ３２のピンチオフ電圧まで低下せず、これら第１のＦＥＴ３１又は第２のＦＥＴ３２をオフさせることができなくなり、発振は停止してしまう。図６の電圧波形において、点線で示された部分は、このような状態における電圧変化を示したものである。
【００１５】
マルチバイブレータ回路の発振停止は、このようにＶｇ１又はＶｇ２がピンチオフ電圧に下がらない場合だけではなく、ピンチオフ電圧以下に下がっても、発振が持続できない場合がある。
例えば、Ｖｇ１、Ｖｇ２がピンチオフ電圧以下に下がり、第１又は第２のＦＥＴ３１，３２がオフ状態に入ったとしても、その電圧が第１のＦＥＴ３１、第２のＦＥＴ３２のピンチオフ電圧に極めて近い電圧である場合には、ゲート電圧の上昇によりＶｇ１又はＶｇ２が短時間で再びピンチオフ電圧に達し、第１又は第２のＦＥＴ３１，３２をオフ状態からオン状態に戻す変化を招いてしまう。この変化の時間が短い場合、それは、発振周波数が高いことを意味し、Ｖout１、Vout２の波高値の低下を来すこととなる。そして、これを繰り返してゆくと、Ｖｇ１、Ｖｇ２は、いずれ第１のＦＥＴ３１、第２のＦＥＴ３２のピンチオフ電圧まで低下しなくなり、最初に説明した発振停止に到る場合と同様の状態に陥り、結局、発振停止となる。
【００１６】
このようにエンハンスメント型ＦＥＴを用いたマルチバイブレータにおいては、低電流で動作させると発振停止を招くため、消費電流の低減に限界があった。また、これは動作電圧という観点で見ても、低電圧動作に対する制約となり、所望する低電圧動作が確保できないという問題でもあった。このため、エンハンスメント型ＦＥＴを用い、低電流、低電圧動作が可能なマルチバイブレータ回路が所望されていた。
【００１７】
本発明は、上記実状に鑑みてなされたもので、エンハンスメント型ＦＥＴを用い、従来に比して簡易な回路構成で、低電流、低電圧における安定、確実な動作が可能なマルチバイブレータ回路を提供するものである。
【課題を解決するための手段】
【００１８】
上記本発明の目的を達成するため、本発明に係るマルチバイブレータ回路は、
２つのエンハンスメント型電界効果トランジスタを用いてなるマルチバイブレータ回路であって、
前記２つのエンハンスメント型電界効果トランジスタのソースは共に接地され、
前記２つのエンハンスメント型電界効果トランジスタの一方の第１のトランジスタは、そのドレインが第１の抵抗を介して電源電圧の印加が可能とされる一方、そのゲートは第２の抵抗を介して前記ドレインと接続されると共に、第２のキャパシタを介して前記２つのエンハンスメント型電界効果トランジスタの他方の第２のトランジスタのドレインと接続され、
前記第２のトランジスタは、そのドレインが第３の抵抗を介して電源電圧の印加が可能とされる一方、そのゲートは第４の抵抗を介してドレインと接続されると共に、第１のキャパシタを介して前記第１のトランジスタのドレインと接続され、
前記第１及び第２のトランジスタのそれぞれのドレインから出力信号が得られるよう構成されてなるものである。
【発明の効果】
【００１９】
本発明によれば、電界効果トランジスタのゲート電圧が論理値ＨｉｇｈからＬｏｗに相当する電圧に変化する際に確実にピンチオフ電圧以下となるような回路構成としたので、従来と異なり、低電圧、低電流の動作環境においても発振停止を招くことなく、安定、確実な発振状態の確保ができるマルチバイブレータ回路を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるマルチバイブレータ回路の構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるマルチバイブレータ回路は、エンハンスメント型の電界効果トランジスタ（以下、「ＦＥＴ」と称する）である第１及び第２のＦＥＴ１，２を中心として構成されてなるものである。
【００２１】
すなわち、まず、第１及び第２のＦＥＴ１，２のソースは、共に接地される一方、第１のＦＥＴ１のドレインは、第１の抵抗５を介して、また、第２のＦＥＴ１のドレインは、第３の抵抗７を介して、共に電源端子２３に接続されている。
また、第１のＦＥＴ１のゲートは、第２の抵抗６を介してドレインと相互に接続されると共に、第２のキャパシタ１２を介して第２のＦＥＴ２のドレインに接続されている。
【００２２】
一方、第２のＦＥＴ２のゲートは、第４の抵抗８を介してドレインと相互に接続されると共に、第１のキャパシタ１１を介して第１のＦＥＴ１のドレインに接続されている。
そして、第１のＦＥＴ１のドレインには、第１の出力端子２１が接続されて出力電圧Vout１が、また、第２のＦＥＴ２のドレインには、第２の出力端子２２が接続されて出力電圧Vout２が、それぞれ得られるようになっている。
【００２３】
次に、上述した構成における動作について、図２を参照しつつ説明する。
まず、前提として時間ｔ＝０おいて、電源は投入されておらず、時間ｔ＝ｔ０において電源が投入されるとする。また、時間ｔ＝０から時間ｔ＝ｔ０までは、第１のＦＥＴ１、第２のＦＥＴ２共にそれぞれのゲート電圧Ｖｇ１、Ｖｇ２及びドレイン電圧Ｖout１、Vout２はいずれも０Ｖである。
【００２４】
かかる前提の下、時間ｔ＝ｔ０において電源が投入された際、第１のＦＥＴ１が先に動作するとしてその場合の動作を以下に説明することとする。
時間ｔ＝ｔ０において第１のＦＥＴ１のゲート電圧Ｖｇ１は論理値Ｌｏｗに相当する電圧にあり、このため、第１のＦＥＴ１のドレイン電圧Vout１は論理値Ｈｉｇｈに相当する電圧となる（図２（Ｂ）参照）。そして、Ｖout１が論理値Ｈｉｇｈに相当する電圧となると、第１のキャパシタ１１を介して第１のＦＥＴ１のドレインと接続された第２のＦＥＴ２のゲート電圧Ｖｇ２は論理値Ｈｉｇｈに相当する電圧となる（図２（Ｃ）参照）。これは、第１のキャパシタ１１には、初期状態にあっては電荷が殆ど蓄積されておらず、第１のＦＥＴ１のドレインの電圧Vout１と第２のＦＥＴ２のゲート電圧Ｖｇ２はほぼ同電位の状態にあるためである。
【００２５】
すると、第２のＦＥＴ２はオフ状態となりVout２は論理値Ｌｏｗに相当する電圧となる（図２（Ｄ）の時間ｔ＝ｔ０の時点参照）。Vout２が論理値Ｌｏｗに相当する電圧となると、第２のキャパシタ１２を介して第１のＦＥＴ１のゲート電圧Ｖｇ１も論理値Ｌｏｗに相当する電圧となる（図２（Ａ）の時間ｔ＝ｔ０の時点参照）。これは、先に第１のＦＥＴ１が動作するとして時間ｔ＝ｔ０における動作についておこなったこの説明の始めの状態と同じ状態であり、このようにして電源投入時の状態が定まることとなる。なお、先に第２のＦＥＴ２が動作する場合には、上述とは逆の状態となる。
【００２６】
次に、時間ｔ＝ｔ０から時間が経過した状態における回路動作について説明する。
まず、時間ｔ＝ｔ０において、第２のキャパシタ１２の他端の電圧となるＶout２が論理値Ｌｏｗに相当する電圧であるため、電源端子２３、第１の抵抗５、第２の抵抗６及び第２のキャパシタ１２を経由し、さらに、第２のＦＥＴ２のドレインからソースを介して電流が流れ、第２のキャパシタ１２は充電されてゆき、第１のＦＥＴ１のゲート電圧Ｖｇ１は、次第に上昇してゆくこととなる（図２（Ａ）参照）。
【００２７】
そして、Ｖｇ１が第１のＦＥＴ１のピンチオフ電圧に達すると、第１のＦＥＴ１はオン状態となり、第１のＦＥＴ１のドレイン電圧Ｖout１は、それまでの論理値Ｈｉｇｈに相当する電圧から論理値Ｌｏｗに相当する電圧に変わる（図２（Ｂ）参照）。
一方、時間ｔ＝ｔ０を過ぎてから、従来と異なり、第２のＦＥＴ２のゲート電圧Ｖｇ２も時間の経過と共に変化する。すなわち、時間ｔ＝ｔ０において、Ｖｇ２は、第２のＦＥＴ２をオン状態とするに足る電圧以上であるが、時間ｔ＝ｔ０以降、第４の抵抗８、第２のＦＥＴ２のドレインからソースを経て接地側に電流が流れるため、第１のキャパシタ１１は、その電位差が大きくなる方向、すなわち、Ｖｇ２が減少するように充電が行われて、Ｖｇ２は減少することとなる（図２（Ｃ）参照）。そして、前述のようにＶｇ１の上昇に伴い第１のＦＥＴ１はオフ状態からオン状態へ変化することとなる（図２（Ａ）の時間ｔ＝ｔ１の時点参照）。
【００２８】
このようにして第１のＦＥＴ１がオン状態となると、Ｖout１は論理値Ｌｏｗに相当する電圧となるが、これに伴い第１のＦＥＴ１のドレインと接続されている第１のキャパシタ１１の第１のＦＥＴ１側の端子電圧も、それまでの論理値Ｈｉｇｈに相当する電圧から、論理値Ｌｏｗに相当する電圧へ強制的に変わることとなる。しかし、第１のキャパシタ１１の第２のＦＥＴ２のゲート側の電位Ｖｇ２は、第１のキャパシタ１１の端子間の電位が急激に変化できないため、負電位に変わる（図２（Ｃ）参照）。
【００２９】
Ｖｇ２が負であるならば、第２のＦＥＴ２はオフ状態となるため、第２のＦＥＴ２のドレイン電圧Ｖout２は、論理値Ｌｏｗから論理値Ｈｉｇｈに相当する電圧となる（図２（Ｄ）参照）。この電位変化は、第２のキャパシタ１２を介して第１のＦＥＴ１のゲート電圧Ｖｇ１を上昇させることにもなるが、第３の抵抗７を介した第２のキャパシタ１２への充電と共に生ずるため、Ｖｇ１の上昇量は僅かなものに留まることとなる（図２（Ａ）参照）。
【００３０】
次に、時間ｔ＝ｔ１以降の回路動作について説明する。
時間ｔ＝ｔ１において、第２のＦＥＴ２のゲート電圧Ｖｇ２は負電圧となるが（図２（Ｃ）参照）、第１のＦＥＴ１がオン状態であるため、Ｖout１は論理値Ｌｏｗに相当する電圧である。一方、第２のＦＥＴ２のゲートが第３の抵抗７及び第４の抵抗８を介して電源端子２３と接続されているため、電源端子２３、第３の抵抗７、第４の抵抗８及び第１のキャパシタ１１を経由し、さらに第１のＦＥＴ１のドレインからソースを介して接地側へ電流が流れ、第１のキャパシタ１１は、第２のＦＥＴ２側が高電位となるように次第に充電されてゆく。そのため、Ｖｇ２は上昇し、負電位から正電位へ変化する（図２（Ｃ）参照）。
【００３１】
そして、Ｖｇ２が第２のＦＥＴ２のピンチオフ電圧に達すると、第２のＦＥＴ２はオフ状態からオン状態に切り替わり、Ｖout２は論理値Ｌｏｗに相当する電圧となる（図２（Ｄ）の時間ｔ＝ｔ２の時点参照）。
一方、Ｖｇ１は、時間ｔ＝ｔ１から時間ｔ＝ｔ２において、第１のＦＥＴ１をオン状態に保つのに足りる電圧を維持するが、Vout１が論理値Ｌｏｗに相当する電圧であるため、電源端子２３、第３の抵抗７、第２のキャパシタ１２及び第２の抵抗６を経由し、さらに第１のＦＥＴ１のドレインからソースを介して接地側へ電流が流れるため、Ｖｇ１は次第に低下してゆくこととなる（図２（Ａ）参照）。
【００３２】
そして、時間ｔ＝ｔ２において、Ｖout２が論理値Ｌｏｗに相当する電圧に変わると、第２のキャパシタ１２の第２のＦＥＴ２側の電位は、論理値Ｌｏｗに相当する電圧となるが、第２のキャパシタ１２の端子端の電位は急激に変化できないため、時間ｔ＝ｔ２直前の電位差を維持し、Ｖｇ１はその分低下し、負電位となる（図２（Ａ）の時間ｔ＝ｔ２の時点参照）。この時間ｔ＝ｔ２におけるＶｇ１の変化は、先に説明した時間ｔ＝ｔ１におけるＶｇ２の変化と同様である。
【００３３】
そして、Ｖｇ１が負電位となると、第１のＦＥＴ１はオフ状態からオン状態へ変化し、Ｖout１は、論理値Ｈｉｇｈに相当する電圧となる（図２（Ｂ）参照）。Ｖout１が論理値Ｈｉｇｈに相当する電圧であると、第１のキャパシタ１１を介して接続された第２のＦＥＴ２のゲート電圧Ｖｇ２も論理値Ｈｉｇｈに相当する電圧となり（図２（Ｃ）参照）、先に説明した時間ｔ＝ｔ１におけるＶｇ１の変化と同様となる。
【００３４】
このように、ゲート電圧が負電位となり、ＦＥＴをオフとした後に次第にその電位が上昇し、ＦＥＴをオンさせるという動作を、第１のＦＥＴ１と第２のＦＥＴ２の間で交互に繰り返し、発振状態が持続されることとなる。そして、発振周波数は、ゲート電圧が負電位からＦＥＴのピンチオフ電圧に達するまでに要する時間の逆数として定まる。
【００３５】
特に、本発明の実施の形態におけるマルチバイブレータ回路においては、ＦＥＴのゲート電圧Ｖｇ１又はＶｇ２が、論理値Ｈｉｇｈに相当する電圧となった後に、徐々に低下してゆく点が従来と異なっている。このようなゲート電圧のＨｉｇｈレベルからの低下は、次述するような利点を生む。
例えば、Ｖｇ１の論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧への切り替わりは、Ｖout２が論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧に切り替わることによって生ずる。その際、Ｖｇ１は、切り替わる直前の電圧に対して、第２のキャパシタ１２の端子間電位差分だけ低くなる。先の動作説明においては、これによってゲート電圧が負電位となることを述べたが、第２のキャパシタ１２の端子間電位差が低い場合には、Ｖｇ１は必ずしも負電位にはならない。このような状態は、低電圧で動作させる場合や、発振周波数が高い場合、動作電流が少ない場合、ＦＥＴのピンチオフ電圧が低い場合などに発生する。例えば、Ｖｇ１が、論理値Ｈｉｇｈから論理値Ｌｏｗに相当する電圧へ切り替わる際に、論理値Ｈｉｇｈのレベルが低くなっていると、論理値Ｌｏｗに下がった際の電圧は当然低くなるので、ピンチオフ電圧以下に低下し易いことになる。したがって、低電圧、低電流でも安定した発振が開始され、また、発振状態が持続できることになる。
【００３６】
次に、本発明の実施の形態におけるマルチバイブレータ回路と従来構成のマルチバイブレータ回路の動作特性のシュミレーション結果について図３及び図４を参照しつつ説明する。
まず、以下に説明するシュミレーション結果は、上述した本発明の実施の形態における回路構成のマルチバイブレータ回路において、第１及び第３の抵抗５，７の抵抗値を２０ｋΩに、第２及び第４の抵抗６，８の抵抗値を１００ｋΩに、第１及び第２のキャパシタ１１，１２の容量値を２ｐＦに、それぞれ設定した回路で得られたものである。また、従来構成のマルチバイブレータ回路（図５参照）においては、第１及び第３の抵抗３５，３７の抵抗値を２０ｋΩに、第２及び第４の抵抗３６，３８の抵抗値を１００ｋΩに、第１及び第２のキャパシタ４１，４２の容量値を１ｐＦに、それぞれ設定して得られたシュミレーション結果である。なお、本発明の実施の形態におけるマルチバイブレータ回路と従来構成のマルチバイブレータ回路のキャパシタの容量値を違えたのは、発振周波数をほぼ同一とするためで、この容量値の違いは効果に差を招くものではない。
【００３７】
かかる前提の下、最初に、図３に示された動作電圧に対する発振出力電圧の変化特性のシュミレーション結果について説明する。
このシュミレーション結果は、動作電圧の変化に対する発振出力電圧ｐ−ｐの変化を示すものである。図３において、従来例（点線の特性線参照）については、動作電圧ＶＤＤが２Ｖ以下では発振が停止するため、２Ｖ以下の特性は示されていない。
これに対して、本発明の場合（実線の特性線参照）、動作電圧ＶＤＤが２Ｖ以下でも発振し、しかも、僅か０.７１Ｖまで発振が確保されるものとなっている。なお、発振出力電圧値に関しては、僅かに従来回路が本発明を上回っているが、さほどの大きな差ではなく使用に際して何ら支障無いものである。
【００３８】
次に、図４に示された動作電圧に対する発振周波数の変化特性のシュミレーション結果について説明する。
このシュミレーション結果によれば、動作電圧ＶＤＤが４〜５Ｖの範囲では、本発明の実施の形態における回路、従来回路共に、発振周波数は約３.３ＭＨｚ近傍である。
ところが、動作電圧ＶＤＤが低下すると、従来回路では動作電圧ＶＤＤが３Ｖ以下で発振周波数が急上昇し、発振停止直前の２Ｖでは約８ＭＨｚまで変化している（点線の特性線参照）。
これに対して、本発明の実施の形態における回路の場合、動作電圧ＶＤＤの低下に伴い発振周波数は僅かに低下するが、動作電圧ＶＤＤ＝１.５Ｖにあって発振周波数は３ＭＨｚであり、この間の動作電圧ＶＤＤの変化に対する周波数変化は、従来回路に比して大幅に改善されたものとなっている。なお、動作電圧ＶＤＤを１.５Ｖからさらに下げると発振周波数は増加に転じて急上昇してしまうが、動作電圧ＶＤＤを１.５Ｖ程度までは従来回路に比して低電圧での安定動作が確実に確保されたものとなっている。
【００３９】
さらに、動作電流について行ったシュミレーションの結果では、動作電圧３Ｖで比較すると、従来回路では２３１μＡが動作電流の下限であるのに対して、本発明の実施の形態における回路では３５.６μＡと従来の約６.５分の１の結果が得られており、低電流動作の点でも従来に比して格段の改善がなされていることが確認できるものとなっている。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態におけるマルチバイブレータ回路の回路構成例を示す回路図である。
【図２】図１に示されたマルチバイブレータ回路の主要部における電圧波形図であって、図２（Ａ）は第１のＦＥＴのゲートの電圧波形図、図２（Ｂ）は第１のＦＥＴのドレインの電圧波形図、図２（Ｃ）は第２のＦＥＴのゲートの電圧波形図、図２（Ｄ）は第２のＦＥＴのドレインの電圧波形図である。
【図３】図１に示されたマルチバイブレータ回路と従来回路のそれぞれの動作電圧に対する発振出力電圧のシュミレーション結果を示す特性線図である。
【図４】図１に示されたマルチバイブレータ回路と従来回路のそれぞれの動作電圧に対する発振周波数のシュミレーション結果を示す特性線図である。
【図５】従来のマルチバイブレータ回路の回路構成例を示す回路図である。
【図６】図５に示されたマルチバイブレータ回路の主要部における電圧波形図であって、図６（Ａ）は第１のＦＥＴのゲートの電圧波形図、図６（Ｂ）は第１のＦＥＴのドレインの電圧波形図、図６（Ｃ）は第２のＦＥＴのゲートの電圧波形図、図６（Ｄ）は第２のＦＥＴのドレインの電圧波形図である。
【符号の説明】
【００４１】
１…第１のＦＥＴ
２…第２のＦＥＴ
５…第１の抵抗
６…第２の抵抗
７…第３の抵抗
８…第４の抵抗
１１…第１のキャパシタ
１２…第２のキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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