(57)【要約】【課題】  ＰＬＬ回路のＶＣＯ（Ｍ段リングオシレータ）を用いて周波数Ｆｏｕｔ、２Ｍ本の多相クロックを生成しようとした場合、ＶＣＯを周波数Ｆｏｕｔにて発振させる必要があり、リングオシレータ１段の遅延時間はＴｄ＝１／（２Ｍ・Ｆｏｕｔ）となる。所望する多相クロックの周波数が高くなればなるほど、また出力本数も多くなればなるほど、Ｔｄが小さい値となる。そのため安定した性能を得るのは設計が非常に困難な周波数領域となり、デバイス能力の限界により位相分解能を落とす必要が生じることもある。【解決手段】  ＰＬＬ回路１１０のロック時の制御電圧Ｖｃｔｒｌにて遅延制御される遅延信号生成回路１１１，１１２を複数列並べて多重にすることで、遅延素子１０２，１０７の能力を高めることなく、かつ位相分解能を落とさずに高周波数の多相クロックを生成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
互いの間に所定の位相差を持つ複数の基準信号を生成する基準信号生成回路と、
複数の遅延素子をリング状に接続してなる電圧制御発振器（ＶＣＯ）を持つ位相ロックループ（ＰＬＬ）回路と、
各々前記ＶＣＯを構成する遅延素子と同一の遅延特性を持つ複数の遅延素子を直列に接続してなる複数の遅延信号生成回路とを備え、
前記複数の基準信号のうちの１つが前記ＰＬＬ回路に入力され、前記複数の基準信号のうちの互いに異なる信号が前記複数の遅延信号生成回路にそれぞれ入力され、前記複数の遅延信号生成回路の遅延を制御するための電圧は前記ＰＬＬ回路における前記ＶＣＯの制御電圧と共通であり、前記複数の遅延信号生成回路の各々の遅延素子から複数のクロックがそれぞれ取り出され、当該複数のクロックを併せたものを多相クロックとして出力することを特徴とする多相クロック生成回路。
【請求項２】
請求項１記載の多相クロック生成回路において、
前記基準信号生成回路は、前記ＰＬＬ回路とは別の位相ロックループ回路を有し、当該別の位相ロックループ回路により前記複数の基準信号を生成することを特徴とする多相クロック生成回路。
【請求項３】
請求項１記載の多相クロック生成回路において、
前記複数の遅延信号生成回路の各々の２段目以降の遅延素子から前記多相クロックとされる複数のクロックが取り出されることを特徴とする多相クロック生成回路。
【請求項４】
互いの間に所定の位相差を持つ複数の基準信号を生成する基準信号生成回路と、
各々複数の遅延素子をリング状に接続してなる電圧制御発振器（ＶＣＯ）を持つ複数の位相ロックループ（ＰＬＬ）回路とを備え、
前記複数の基準信号のうちの互いに異なる信号が前記複数のＰＬＬ回路にそれぞれ入力され、前記複数のＰＬＬ回路の各々のＶＣＯを構成する遅延素子はいずれも同一の遅延特性を持ち、前記複数のＰＬＬ回路の各々のＶＣＯを構成する遅延素子から複数のクロックがそれぞれ取り出され、当該複数のクロックを併せたものを多相クロックとして出力することを特徴とする多相クロック生成回路。
【請求項５】
請求項４記載の多相クロック生成回路において、
前記基準信号生成回路は、前記複数のＰＬＬ回路とは別の位相ロックループ回路を有し、当該別の位相ロックループ回路により前記複数の基準信号を生成することを特徴とする多相クロック生成回路。
【請求項６】
請求項４記載の多相クロック生成回路において、
前記複数のＰＬＬ回路の各々の位相オフセットを制御するための位相オフセット制御回路を更に備えたことを特徴とする多相クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック生成回路に関するものである。
【背景技術】
【０００２】
高速シリアル伝送通信を行う場合、受信したデータよりクロックを生成する回路、すなわちクロックデータリカバリー回路が搭載されている。データを正常に受信するためには生成したクロックにて受信データを正確にリタイミングする必要があり、この際に多相クロックを用いてデータとクロックエッジとの間の位相オフセットを調整する。
【０００３】
また、光ディスク装置や光磁気装置にて被記録データをレーザにて記録媒体に書き込む（記録する）際に、温度や書き込み速度、記録媒体によって記録データの形状が影響を受けるので、レーザを制御する信号の立ち上がりエッジ及び立ち下がりエッジの位相を調整する必要がある。この調整手段としても多相クロックが用いられる。
【０００４】
図２は、位相ロックループ（ＰＬＬ）回路を用いて構成された従来の多相クロック生成回路を示している。図２のＰＬＬ回路は、電圧を電流に変換するＶ／Ｉ変換回路２０４と、電圧制御発振器（ＶＣＯ）を構成するように遅延素子２０６をリング状に接続してなるＭ段差動型リングオシレータ２０５と、このＶＣＯの出力をＮ分周する分周回路２０８と、基準信号Ｒｅｆｃｋを分周回路２０７によりＬ分周した信号とＶＣＯのＮ分周出力との位相を比較する位相比較（ＰＦＤ）回路２０１と、比較結果に応じて電流を出力するチャージポンプ（ＣＰ）回路２０２と、その電流出力を平滑化するローパスフィルタ（ＬＰＦ）で構成されたループフィルタ２０３とを備えている。ここに、Ｌ、Ｍ、Ｎはいずれも整数である。この構成によれば、ＰＬＬ回路の位相ロックが完了するとＶＣＯがＲｅｆｃｋのＮ／Ｌ倍の周波数にてロックするため、Ｒｅｆｃｋの周波数をＦｒｅｆとすると、隣接する相間の位相がＬ／（Ｆｒｅｆ・Ｎ・２Ｍ）だけずれた２Ｍ本の多相クロックを得ることができる（特許文献１参照）。
【特許文献１】特開２００１−３５０５３９号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図２に示した構成のＰＬＬ回路では周波数Ｆｏｕｔ、２Ｍ本の多相クロックを生成しようとした場合に、リングオシレータ２０５を周波数Ｆｏｕｔにて発振させる必要がある。したがって、周期１／Ｆｏｕｔとすると遅延素子２０６の１段の遅延時間Ｔｄは、
Ｔｄ＝１／（２Ｍ・Ｆｏｕｔ）
となる。仮に周波数５００ＭＨｚで５０本の多相クロックを生成したい場合にはＴｄ＝４０［ｐｓｅｃ］となり、安定した性能を得るのは設計が非常に困難な周波数領域となる。また、場合によってはデバイス能力の限界により位相分解能を落とす必要が生じることも考えられる。
【０００６】
本発明は、このような課題を解決するためになされたものであり、その目的はＶＣＯの発振周波数性能を高くすることなく多相クロックを生成することができる回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明が講じた第１の手段は、次のとおりである。まず、所望する多相クロックは周波数がＦｏｕｔ、互いに１／（Ｆｏｕｔ・２Ｍ）だけずれた位相差を持つ２Ｍ本のクロックだとする。このとき、周波数Ｆｏｕｔで位相差を持つ２相の第１、第２の基準信号を発生する基準信号生成回路と、第１の基準信号に同期してクロックを生成するＰＬＬ回路とを接続して、ＰＬＬ回路のＶＣＯを構成するＭ段リングオシレータの遅延素子と等しい遅延特性を備える遅延素子を直列に接続して構成する第１の遅延信号生成回路と、同構成の第２の遅延信号生成回路との入力信号としてそれぞれ前記第１、第２の基準信号を接続し、第１及び第２の遅延信号生成回路の制御電圧はＰＬＬ回路のＶＣＯ制御電圧と共通として、第１及び第２の遅延信号生成回路の遅延時間を制御して多相クロックを生成するのである。
【０００８】
次に、本発明が講じた第２の手段について説明する。所望する多相クロックは周波数がＦｏｕｔ、互いに１／（Ｆｏｕｔ・２Ｍ）だけずれた位相差を持つ２Ｍ本のクロックだとする。このとき、周波数Ｆｏｕｔで位相差を持つ２相の第１、第２の基準信号を発生する基準信号生成回路と、第１の基準信号に同期して多相クロックを生成するようにＶＣＯとしてＭ段リングオシレータを持つ第１のＰＬＬ回路とを接続して、同様に当該第１のＰＬＬ回路と構造の等しい第２のＰＬＬ回路と第２の基準信号とを接続し、多相クロックを生成するのである。
【発明の効果】
【０００９】
本発明の多相クロック生成回路では、ＰＬＬ回路にて遅延制御する遅延信号生成回路を複数列並べて多重にし、又は多相クロック生成可能なＰＬＬ回路を複数列並べて多重にすることで、ＶＣＯの遅延素子の能力を高めることなく位相分解能を高めることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付し、その説明は繰り返さない。また、ここで示す実施の形態はあくまでも一例であって、必ずしも以下の実施の形態に限定されるものではない。
【００１１】
《第１の実施形態》
図１は、本発明の第１の実施形態に係る多相クロック生成回路の構成を示している。図１に示す多相クロック生成回路は、基準信号生成回路１０９と、ＰＬＬ回路１１０と、第１及び第２の遅延信号生成回路（ディレイライン）１１１，１１２とを備えている。基準信号生成回路１０９は、第１の基準信号Ｒｅｆｃｋと、これからΔＴだけ位相を遅延させた第２の基準信号Ｒｅｆｃｋ−ｄとを生成する。ＰＬＬ回路１１０は、電圧を電流に変換するＶ／Ｉ変換回路１０５と、ＶＣＯを構成するように遅延素子１０２をリング状に接続してなるＭ段差動型リングオシレータ１００と、ＶＣＯ出力１０８をＮ分周する分周回路１０１と、第１の基準信号ＲｅｆｃｋをＮ分周する分周回路１０３と、両分周回路１０１，１０３の出力同士の位相を比較する位相比較回路１０４と、その出力を平滑化するローパスフィルタで構成されたループフィルタ１０６とを有する。ここに、Ｍ、Ｎはいずれも整数である。第１の遅延信号生成回路１１１は、リングオシレータ１００の遅延素子１０２と同じ構成の遅延素子１０７を直列に接続して構成され、基準信号生成回路１０９から第１の基準信号Ｒｅｆｃｋを受け取る。第２の遅延信号生成回路１１２もまたリングオシレータ１００の遅延素子１０２と同じ構成の遅延素子１０７を直列に接続して構成され、基準信号生成回路１０９から第２の基準信号Ｒｅｆｃｋ−ｄを受け取る。そして、Ｖ／Ｉ変換回路１０５からリングオシレータ１００に供給される制御電圧Ｖｃｔｒｌは、第１及び第２の遅延信号生成回路１１１，１１２へも供給される。
【００１２】
所望する多相クロックの出力が周波数Ｆｏｕｔ、隣接する相の位相差が１／（Ｆｏｕｔ・４Ｍ）で、出力数４Ｍ本だとする。この場合、基準信号生成回路１０９は、
ΔＴ＝（Ｔ・（２Ａ＋１））／４Ｍ＝（２Ａ＋１）／（４Ｍ・Ｆｏｕｔ）    （１）
を満たすような基準信号Ｒｅｆｃｋ及びＲｅｆｃｋ−ｄを出力する。ここに、Ｆｏｕｔは出力の周波数、Ｔは出力の周期、Ａは整数である。
【００１３】
ＰＬＬ回路１１０のＶＣＯ出力１０８は周波数Ｆｏｕｔにてロックするため、遅延素子１０２を１段通過する遅延時間をＴｄ０とすると、
Ｔｄ０＝１／（Ｆｏｕｔ・２Ｍ）    （２）
である。
【００１４】
ここで、第１及び第２の遅延信号生成回路１１１，１１２はＰＬＬ回路１１０のＶＣＯを構成する遅延素子１０２と同じ遅延素子１０７で構成されているため、ＰＬＬ回路１１０のロック時の制御電圧Ｖｃｔｒｌにて制御される遅延素子１０７の１段の遅延時間Ｔｄ１はＴｄ０と等しくなる。したがって、Ｒｅｆｃｋを第１の遅延信号生成回路１１１にてＭ＋Ａ段遅延させた信号の出力を１段ずつそれぞれ取り出すと、周波数Ｆｏｕｔ、隣接する相間の位相差がＴｄ０（遅延素子の１段あたりの位相差Ｔｄ０）である２（Ｍ＋Ａ）本の多相クロックが得られることになる。また同様に、Ｒｅｆｃｋ−ｄを第２の遅延信号生成回路１１２にてＭ段遅延させた信号の出力を１段ずつそれぞれ取り出すと、周波数Ｆｏｕｔ、隣接する相間の位相差がＴｄ０である２Ｍ本の多相クロックが得られることになる。
【００１５】
第１及び第２の遅延信号生成回路１１１，１１２より得られた多相クロックをそれぞれＣＫ１ｓｔ、ＣＫ２ｎｄとすると、ＣＫ１ｓｔの遅延素子Ａ＋１段目の出力クロックの位置はＲｅｆｃｋの立ち上がりエッジ位置を０とするとＴｄ・（Ａ＋１）で表せ、ＣＫ２ｎｄの遅延素子１段目の出力クロックの位置はΔＴ＋Ｔｄで表せる。この位相差（遅延時間）を計算すると、
Ｔｄｉｆｆ＝ΔＴ＋Ｔｄ−Ｔｄ・（Ａ＋１）＝１／（Ｆｏｕｔ・４Ｍ）    （３）
となる。この結果、ＣＫ１ｓｔのＡ＋１段目の出力クロックからＭ＋Ａ段目の出力クロックと、ＣＫ２ｎｄの１段目の出力クロックからＭ段目の出力クロックとを併せることで、周波数Ｆｏｕｔ、隣接する相の位相差が１／（Ｆｏｕｔ・４Ｍ）で、出力数４Ｍ本の多相クロックＣＫｏｕｔを得ることができる。
【００１６】
図３に、そのタイミングチャートを示す。図３中のＣＫ１ｓｔ、ＣＫ２ｎｄ、ＣＫｏｕｔは第１及び第２の遅延信号生成回路１１１，１１２によって得られる多相クロックの立ち上がりエッジ位置だけを示している。
【００１７】
なお、第１及び第２の遅延信号生成回路１１１，１１２において、基準信号生成回路１０９からＲｅｆｃｋ、Ｒｅｆｃｋ−ｄを入力された初段の遅延素子の出力段での信号遷移時間（傾き）は後段の信号遷移時間との間にずれが大きくなる可能性があるため、ＣＫ１ｓｔ、ＣＫ２ｎｄともに遅延素子２段目以降の出力を多相クロックとして使う方が、より位相精度を高めることができる。
【００１８】
また、本実施形態では遅延素子１０２，１０７を差動型にて図示しているが、本発明はこれに限定されるものではなくシングル入力型の素子でも構成可能である。また、遅延信号生成回路１１１，１１２を２列使用することで多相クロック生成を実現しているが、３列以上の複数列でも実現可能である。
【００１９】
《第２の実施形態》
図４は、本発明の第２の実施形態に係る多相クロック生成回路の構成を示している。図４に示す多相クロック生成回路は、基準信号生成回路４０６と、第１及び第２のＰＬＬ回路４１０，４１１と、位相オフセット制御回路４０５とを備えている。基準信号生成回路４０６は、第１の基準信号Ｒｅｆｃｋと、これからΔＴだけ位相を遅延させた第２の基準信号Ｒｅｆｃｋ−ｄとを生成する。第１のＰＬＬ回路４１０は、電圧を電流に変換するＶ／Ｉ変換回路４０４と、ＶＣＯを構成するように遅延素子４０７をリング状に接続してなるＭ段差動型リングオシレータ４００と、ＶＣＯ出力４０８と第１の基準信号Ｒｅｆｃｋとの位相を比較する位相比較回路４０１と、比較結果に応じて電流を出力するチャージポンプ回路４０２と、その電流出力を平滑化するローパスフィルタで構成されたループフィルタ４０３とを有する。ここに、Ｍは整数である。第２のＰＬＬ回路４１１は、第１のＰＬＬ回路４１０と同様の構成を持ち、第２の基準信号Ｒｅｆｃｋ−ｄを受け取る。位相オフセット制御回路４０５は、第１及び第２のＰＬＬ回路４１０，４１１のチャージポンプ回路４０２の吸い込み電流と吐き出し電流とのアンバランスを制御するための回路である。
【００２０】
所望する多相クロックの出力が周波数Ｆｏｕｔ、隣接する相の位相差が１／（Ｆｏｕｔ・４Ｍ）で、出力数４Ｍ本だとする。この場合、基準信号生成回路４０６は、
ΔＴ＝（Ｔ・（２Ａ＋１））／４Ｍ＝（２Ａ＋１）／（４Ｍ・Ｆｏｕｔ）    （４）
を満たすような基準信号Ｒｅｆｃｋ及びＲｅｆｃｋ−ｄを出力する。ここに、Ｆｏｕｔは出力の周波数、Ｔは出力の周期、Ａは整数である。
【００２１】
第１のＰＬＬ回路４１０のＶＣＯ出力４０８は周波数Ｆｏｕｔにてロックするため、遅延素子４０７を１段通過する遅延時間をＴｄ０とすると、
Ｔｄ０＝１／（Ｆｏｕｔ・２Ｍ）    （５）
である。
【００２２】
また、第１及び第２のＰＬＬ回路４１０，４１１は同一構成であるために、第２のＰＬＬ回路４１１のＶＣＯを構成する遅延素子を１段通過する遅延時間についてもＴｄ０となる。したがって、第１及び第２のＰＬＬ回路４１０，４１１共にＶＣＯの遅延素子の出力段より、隣接する位相がＴｄ０であり周波数Ｆｏｕｔである２Ｍ本の出力クロックがそれぞれ得られる。第１のＰＬＬ回路４１０はＲｅｆｃｋに同期しており、かつ第２のＰＬＬ回路４１１はＲｅｆｃｋ−ｄに同期している。このとき、第１及び第２のＰＬＬ回路４１０，４１１より得られた多相クロックをそれぞれＣＫ１ｓｔ、ＣＫ２ｎｄとすると、ＣＫ１ｓｔの遅延素子Ａ＋１段目の出力クロックの位置はＲｅｆｃｋの立ち上がりエッジ位置を０、位相オフセットをＴｏｆｆｓｅｔとするとＴｄ・（Ａ＋１）＋Ｔｏｆｆｓｅｔで表せ、ＣＫ２ｎｄの遅延素子１段目の出力クロック位置はΔＴ＋Ｔｄ＋Ｔｏｆｆｓｅｔで表せる。この位相差（遅延時間）を計算すると、
Ｔｄｉｆｆ＝ΔＴ＋Ｔｄ＋Ｔｏｆｆｓｅｔ−Ｔｄ・（Ａ＋１）＋Ｔｏｆｆｓｅｔ
＝  １／（Ｆｏｕｔ・４Ｍ）        （６）
となる。この結果、ＣＫ１ｓｔの遅延素子Ａ＋１段目の出力クロックからＭ＋Ａ段目の出力クロックと、ＣＫ２ｎｄの遅延素子１段目の出力クロックからＭ段目の出力クロックとを併せることで、周波数Ｆｏｕｔ、隣接する相の位相差が１／（Ｆｏｕｔ・４Ｍ）で、出力数４Ｍ本の多相クロックＣＫｏｕｔを得ることができる。
【００２３】
ここで、ＶＣＯはＭ段のリングオシレータ４００であるため、遅延素子Ｍ＋Ａ段とは当該リングオシレータ４００を一巡してＡ段目を表している。また、計算式（６）で第１のＰＬＬ回路４１０のＲｅｆｃｋとＶＣＯ出力との間の位相オフセットと、第２のＰＬＬ回路４１１のＲｅｆｃｋ−ｄとＶＣＯ出力との間の位相オフセットとは同一であると計算しているが、ばらつきを無視できない場合、位相オフセット制御回路４０５にて制御することで前記Ｔｄｉｆｆを調整可能である。
【００２４】
図５に、そのタイミングチャートを示す。図５中のＣＫ１ｓｔ、ＣＫ２ｎｄ、ＣＫｏｕｔは第１及び第２のＰＬＬ回路４１０，４１１によって得られる多相クロックの立ち上がりエッジ位置だけを示している。
【００２５】
なお、本実施形態では遅延素子４０７を差動型にて図示しているが、本発明はこれに限定されるものではなくシングル入力型の素子でも構成可能である。また、ＰＬＬ回路４１０，４１１を２列使用することで多相クロック生成を実現しているが、３列以上の複数列でも実現可能である。
【００２６】
また、上記各実施形態において、基準信号であるＲｅｆｃｋとＲｅｆｃｋ−ｄとの間の位相差ΔＴは、生成する多相クロック最小分解能Ｔｄｉｆｆに比べて大きな値にすることで既存のＰＬＬ回路等にて多相クロックの生成が可能である。また、多相クロックの位相最小分解能はＰＬＬ回路のフィードバックループにて制御するため、温度やデバイスばらつきを吸収でき精度を高めることができる。
【００２７】
また、各基準信号生成回路１０９，４０６は、図中のＰＬＬ回路１１０，４１０，４１１とは別の位相ロックループ回路で構成するのがよい。当該別の位相ロックループ回路により上記基準信号Ｒｅｆｃｋ及びＲｅｆｃｋ−ｄを生成するのである。
【産業上の利用可能性】
【００２８】
本発明の多相クロック生成回路は、高速シリアル伝送通信におけるクロックデータリカバリー回路に利用可能であり、また光ディスク装置や光磁気装置におけるレーザ制御信号の位相調整等にも利用可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【図２】従来の多相クロック生成回路の構成を示すブロック図である。
【図３】図１の多相クロック生成回路の動作を示すタイミングチャートである。
【図４】本発明の第２の実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【図５】図４の多相クロック生成回路の動作を示すタイミングチャートである。
【符号の説明】
【００３０】
１００，２０５，４００  Ｍ段差動型リングオシレータ（ＶＣＯ）
１０１，１０３，２０７，２０８  分周回路
１０２，１０７，２０６，４０７  遅延素子
１０４，２０１，４０１  位相比較回路
１０５，２０４，４０４  Ｖ／Ｉ変換回路
１０６，２０３，４０３  ループフィルタ
１０８，４０８  ＶＣＯ出力
１０９，４０６  基準信号生成回路
１１０，４１０，４１１  ＰＬＬ回路
１１１，１１２  遅延信号生成回路（ディレイライン）
２０２，４０２  チャージポンプ回路
４０５  位相オフセット制御回路
【図１】
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【図２】
2006222879.tif 000004
【図３】
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【図４】
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【図５】
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