(57)【要約】      （修正有）【課題】  貫通電極を有する半導体装置及びその製造方法において、半導体装置の信頼性及び歩留まりの向上を図る。【解決手段】  半導体基板の表面上に第１の絶縁膜１１を介して第１のパッド電極層１２を形成する。次に、それらの上層に、第１のパッド電極層１２を局所的に露出する第１のビアホールを有した第２の絶縁膜１３を形成する。次に、第１のビアホール内にプラグ１４を形成し、当該プラグ１４と接続された第２のパッド電極層１５を第２の絶縁膜１３上に形成する。次に、半導体基板１０の裏面からパッド電極１２に到達する第２のビアホールを形成する。次に、第２のビアホールの底部のパッド電極１２と接続された貫通電極２０及び第２の配線層２１を形成する。さらに、保護層２２、導電端子２３を形成する。最後に、ダイシングにより半導体基板を半導体チップ１０Aに切断分離する。【選択図】  図１６
2006128352.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップの表面上に第１の絶縁膜を介して形成された第１のパッド電極層と、
前記第１のパッド電極層上に形成された第２の絶縁膜と、
前記第２の絶縁膜に開口された第１のビアホール内に形成された金属プラグと、
前記第２の絶縁膜上に形成され、前記金属プラグを介して前記第１のパッド電極層と電気的に接続された第２のパッド電極層と、
前記半導体チップの裏面から前記第１のパッド電極層に到達する第２のビアホールと、
前記第２のビアホール内に形成され、かつ当該第２のビアホールを通して前記第１のパッド電極層と電気的に接続された貫通電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記第２のパッド電極層の一部上及び前記第２の絶縁膜上に形成され、かつ当該第２のパッド電極層を露出する開口部を有した第１の保護層と、
前記貫通電極と電気的に接続されて前記半導体チップの裏面上に延びる配線層と、
前記配線層を含む前記半導体チップ上に、当該配線層の一部上を露出するように形成された第２の保護層と、を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線層の一部上に導電端子を備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板の表面上に第１の絶縁膜を介して第１のパッド電極層を形成する工程と、
前記第１のパッド電極層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、第１のパッド電極層を露出する第１のビアホールを形成する工程と、
前記第１のビアホール内に、金属プラグを形成する工程と、
前記第２の絶縁膜上に、前記金属プラグを介して前記第１のパッド電極層と電気的に接続された第２のパッド電極層を形成する工程と、
前記半導体基板の裏面から前記第１のパッド電極層に到達する第２のビアホールを形成する工程と、
前記第２のビアホールを通して前記第１のパッド電極層と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２のパッド電極層上を含む前記第２の絶縁膜上に、前記第２のパッド電極層を露出する開口部を有した第１の保護層を形成する工程と、
前記貫通電極と電気的に接続されて前記半導体基板の裏面上に延びる配線層を形成する工程と、
前記配線層を含む前記半導体基板上に、当該配線層の一部上を露出するようにして第２の保護層を形成する工程と、を有することを特徴とする請求項４記載の半導体装置。
【請求項６】
前記配線層の一部上に導電端子を形成する工程を有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
複数のパッド電極層が電気的に接続された半導体基板に、前記半導体基板の裏面から、前記複数のパッド電極層のうち当該半導体基板の表面に近い方のパッド電極層に到達するビアホールを形成する工程と、
前記ビアホールを通して前記半導体基板の表面に近い方のパッド電極層に電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の表面側に、前記複数のパッド電極層のうち当該半導体基板の表面から遠い方のパッド電極層を露出する開口部を形成する工程を有することを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、貫通電極を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してパッド電極と接続された貫通電極を有する。また、当該半導体装置は、当該裏面上に半田等の金属部材から成るボール状の導電端子が格子状に複数配列されたものである。
【０００４】
そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板（例えばプリント基板）上の配線パターンに接続している。このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。
【０００５】
次に、従来例に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法の概略を説明する。最初に、半導体基板の表面に、第１の絶縁膜を介してパッド電極を形成する。次に、半導体基板の裏面からパッド電極に到達するビアホールを、当該半導体基板のエッチングにより形成する。さらに、ビアホール内を含む半導体基板の裏面上に、当該ビアホールの底部でパッド電極を露出する第２の絶縁膜を形成する。
【０００６】
さらに、ビアホール内の第２の絶縁膜上に、当該底部で露出されたパッド電極と電気的に接続された貫通電極を形成する。また、同時に、上記貫通電極と接続した配線層を半導体基板の裏面の第２の絶縁膜上に形成する。次に、上記配線層上を含む半導体基板の裏面上に保護層を形成し、上記保護層の一部を開口して上記配線層の一部を露出する。さらに、その配線層上に導電端子を形成してもよい。その後、半導体基板をダイシングにより複数の半導体チップに切断分離する。
【０００７】
なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００３−３０９２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
次に、上述した従来例に係る半導体装置の製造方法の一部の工程を、図面を参照して説明する。図１７及び図１８は、従来例に係る半導体装置の製造方法を示す断面図である。図１７及び図１８は、従来例に係る半導体装置の製造方法を示す断面図である。
【０００９】
図１７に示すように、いわゆる前工程において、不図示の電子デバイスが形成された半導体基板５０の表面に第１の絶縁膜５１を介して第１のパッド電極層５２が形成されている。さらに、第１のパッド電極層５２上には、第２のパッド電極層５５が形成されている。第２のパッド電極層５５の一部上、及び第１の絶縁膜５１上には、第２のパッド電極層５５を露出する開口部５３Ｗを有した第２の絶縁膜５３が形成されている。
【００１０】
ここで、不図示の電子デバイス等の回路テストにおいて、半導体装置の表面の開口部５３Ｗを通して、上述した第２のパッド電極層５５上にプローブピン７０を接触させる。しかしながら、プローブピン７０を第２のパッド電極層５５に接触させる際には、プローブピン７０が第２のパッド電極層５５に接触する際に、第２のパッド電極層５５に削れ等の損傷が生じ、当該損傷が第１のパッド電極層にまで影響を与えていた。例えば、第２のパッド電極層５５から第１のパッド電極層５２に到達するような削れ等の損傷が生じていた。
【００１１】
そのため、その後の工程において、半導体基板５０の裏面から第１のパッド電極層５２上の第１の絶縁膜５１に到達するビアホール２０２を例えばドライエッチング、ウェットエッチング、もしくはプラズマエッチングにより形成する際、第１のパッド電極層５２に生じた上記損傷に対して当該エッチングが集中して、第１のパッド電極５２もしくは第２のパッド電極５５の破損を招いていた。
【００１２】
また、上記損傷による破損が生じた第１のパッド電極層５２上を含むビアホール２０２内に、例えば銅（Ｃｕ）から成る不図示の貫通電極が形成された後では、当該貫通電極と第１のパッド電極層５２との間に、接続不良が生じる場合があった。即ち、貫通電極を有する半導体装置の信頼性が低下するという問題が生じていた。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりが低下していた。
【００１３】
そこで本発明は、貫通電極を有する半導体装置及びその製造方法において、当該半導体装置の信頼性及び歩留まりの向上を図る。
【課題を解決するための手段】
【００１４】
本発明の半導体装置及びその製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有するものである。即ち、本発明の半導体装置は、半導体チップと、半導体チップの表面上に第１の絶縁膜を介して形成された第１のパッド電極層と、第１のパッド電極層上に形成された第２の絶縁膜と、第２の絶縁膜に開口された第１のビアホール内に形成された金属プラグと、第２の絶縁膜上に形成され、金属プラグを介して第１のパッド電極層と電気的に接続された第２のパッド電極層と、半導体チップの裏面から第１のパッド電極層に到達する第２のビアホールと、第２のビアホール内に形成され、かつ当該第２のビアホールを通して第１のパッド電極層と電気的に接続された貫通電極と、を備えることを特徴とする。
【００１５】
また、本発明の半導体装置は、上記構成に加えて、第２のパッド電極層の一部上及び第２の絶縁膜上に形成され、かつ当該第２のパッド電極層を露出する開口部を有した第１の保護層と、貫通電極と電気的に接続されて半導体チップの裏面上に延びる配線層と、配線層を含む半導体チップ上に、当該配線層の一部上を露出するように形成された第２の保護層と、を備えることを特徴とする。さらに、本発明の半導体装置は、上記構成に加えて、配線層の一部上に導電端子を備えてもよい。
【００１６】
また、本発明に半導体装置に製造方法は、半導体基板の表面上に第１の絶縁膜を介して第１のパッド電極層を形成する工程と、第１のパッド電極層上に第２の絶縁膜を形成する工程と、第２の絶縁膜に、第１のパッド電極層を露出する第１のビアホールを形成する工程と、第１のビアホール内に、金属プラグを形成する工程と、第２の絶縁膜上に、金属プラグを介して第１のパッド電極層と電気的に接続された第２のパッド電極層を形成する工程と、半導体基板の裏面から第１のパッド電極層に到達する第２のビアホールを形成する工程と、第２のビアホールを通して第１のパッド電極層と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、上記工程に加えて、第２のパッド電極層上を含む第２の絶縁膜上に、第２のパッド電極層を露出する開口部を有した第１の保護層を形成する工程と、貫通電極と電気的に接続されて半導体基板の裏面上に延びる配線層を形成する工程と、配線層を含む半導体基板上に、当該配線層の一部上を露出するようにして第２の保護層を形成する工程と、を有することを特徴とする。さらに、本発明の製造方法は、上記工程に加えて、配線層の一部上に導電端子を形成する工程を有していてもよい。
【００１８】
また、本発明の半導体装置の製造方法は、複数のパッド電極層が電気的に接続された半導体基板に、その裏面から、複数のパッド電極層のうち当該半導体基板の表面に近い方のパッド電極層に到達するビアホールを形成する工程と、ビアホールを通して半導体基板の表面に近い方のパッド電極層に電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、上記工程に加えて、半導体基板の表面側に、複数のパッド電極層のうち当該半導体基板の表面から遠い方のパッド電極層を露出する開口部を形成する工程を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、第１のパッド電極層と第２のパッド電極層とが、それらに挟まれる第２の絶縁膜に形成された第１のビアホール内の金属プラグによって接続されている。そのため、回路テスト時等のプローブピンが第２のパッド電極層に接触する際に、当該第２のパッド電極層に削れ等の損傷が生じた場合においても、第２の絶縁膜もしくは金属プラグが保護層もしくは緩衝層の機能を果たし、当該損傷は第１のパッド電極層に影響されにくくなる。即ち、第１のパッド電極層に上記損傷が生じて当該第１のパッド電極層が破損することを極力抑止することができる。
【００２１】
また、第２の絶縁膜の存在により、第１及び第２のパッド電極層の残留応力に対して、いわゆる応力コントロールを行うことができる。即ち、半導体基板にビアホールを形成する際に、それまで第１及び第２のパッド電極層に蓄積されていた残留応力がビアホールの空間の方向に向かって開放されるようとする際に、第１及び第２のパッド電極層がビアホールの空間に押し出されて湾曲するように変形しようとする動きを、第２の絶縁膜の存在によって第１の及び第２のパッド電極層の接着性が向上することにより、極力抑止することができる。
【００２２】
また、第１のパッド電極層の破損もしくは変形を極力抑止することができるため、ビアホールの底部で当該第１のパッド電極層と接続される貫通電極との接続不良が抑止され、貫通電極と第１のパッド電極層との接続に係る信頼性が向上する。
【００２３】
このように、第１のパッド電極層を貫通電極との接続用として、また第２のパッド電極層をプローブピンとの接続用として、それぞれのパッド電極層の機能を低下させずに使い分けることが可能となる。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１乃至図１６は、本実施形態に係る半導体装置の製造方法を示す断面図である。なお、図１乃至図１６は、半導体基板のうち、不図示のダイシングラインの近傍を示している。
【００２５】
最初に、図１に示すように、表面に不図示の電子デバイスが形成された半導体基板１０を準備する。ここで、不図示の電子デバイスは、例えば、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板１０は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。また、半導体基板１０は、好ましくは約１３０μｍの膜厚を有している。
【００２６】
次に、不図示の電子デバイスを含む半導体基板１０の表面上に、層間絶縁膜として第１の絶縁膜１１を形成する。第１の絶縁膜１１は、例えば、Ｐ−ＴＥＯＳ膜やＢＰＳＧ膜等から成る。また、第１の絶縁膜１１は、好ましくはＣＶＤ法により、約０．８μｍの膜厚を有して形成される。
【００２７】
次に、半導体基板１０の表面の第１の絶縁膜１１上に、不図示の電子デバイスと接続された外部接続用電極である第１のパッド電極層１２を形成する。第１のパッド電極層１２は、例えばアルミニウム（Ａｌ）から成り、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。
【００２８】
次に、図２に示すように、半導体基板１０の表面上、即ち、第１のパッド電極層１２上及び第１の絶縁膜１１上に、当該第１のパッド電極層１２を覆うようにして、第２の絶縁膜１３を形成する。第２の絶縁膜１３は、例えば、シリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第２の絶縁膜１３は、好ましくは約０．２μｍ〜１μｍの膜厚を有して形成される。
【００２９】
次に、図３に示すように、第２の絶縁膜１３上の所定の領域に、第１のレジスト層４１を選択的に形成する。第１のレジスト層４１を形成する上記第２の絶縁膜１３上の所定の領域とは、後述する第１のパッド電極層１２の一部上に局所的に形成される第１のビアホールの形成領域を除く領域である。
【００３０】
次に、第１のレジスト層４１をマスクとして、好ましくはドライエッチングにより第２の絶縁膜１３を選択的にエッチングし、局所的に第２の絶縁膜１３の一部を開口して第１のパッド電極層５２を露出する第１のビアホール１０１を形成する。第１のビアホール１０１の底部では、第１のパッド電極層１２が露出される。
【００３１】
ここで、第１のビアホール１０１は、所定の間隔を有して、第１のパッド電極層５２の両端部、もしくはその近傍上に形成されることが好ましい。もしくは、第１のビアホール１０１は、第１のパッド電極層１２の一部上であれば、上記以外の位置に形成されてもよい。また、第１のビアホール１０１は、約０．５μｍの径を有して形成されることが好ましい。上記エッチングの完了後、第１のレジスト層４１を除去する。
【００３２】
次に、図４に示すように、前記第１のビアホール１０１内に、金属から成るプラグ１４を形成する。ここで、プラグ１４は、第２の絶縁膜１３の表面と同一面上に至るまで第１のビアホールに埋め込まれるようにして形成される。プラグ１４は、タングステン（Ｗ）もしくはタングステン合金から成る金属プラグであることが好ましい。もしくは、プラグ１４は、上記以外の金属から成るものであってもよい。例えば、プラグ１４は、高温アルミニウム（Ａｌ）のようなものでもよい。
【００３３】
また、プラグ１４の形成方法は、特に限定されないが、例えば次に示すようなダマシン法であってもよい。即ち、図示しないが、第１のビアホール１０１内を含む第２の絶縁膜１３の全面上に例えばタングステン（Ｗ）から成る金属層を形成した後、当該金属層を、いわゆるＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって第２の絶縁膜１３の表面が露出するまで研磨する。これにより、上記構成を有するプラグ１４が形成される。もしくは、プラグ１４は、上記以外の方法により形成されてもよい。
【００３４】
次に、図５に示すように、プラグ１４上を含む第２の絶縁膜１３の全面上に、第２のパッド電極層１５を形成する。ここで、第２のパッド電極層１５は、第１のビアホール１０１のプラグ１４を介して、第１のパッド電極層１２と電気的及び機械的に接続される。また、第２のパッド電極層１５は、例えばアルミニウム（Ａｌ）から成り、好ましくは約０．３μｍ〜２μｍの膜厚を有して形成される。
【００３５】
次に、図６に示すように、第２のパッド電極層１５上の所定の領域に、第２のレジスト層４２を選択的に形成する。第２のレジスト層４２を形成する第２のパッド電極１５上の所定の領域とは、全ての第１のビアホール１０１の開口部を包含する領域である。本実施形態では、その一例として、第１のパッド電極層１２の形成領域と重畳する領域に、第２のレジスト層４２が形成されている。
【００３６】
次に、第２のレジスト層４２をマスクとして、好ましくはドライエッチングにより、第２のパッド電極層１５を選択的にエッチングする。このエッチングにより、第２のパッド電極層１５は、不要な部分が除去されるようにパターニングされる。上記エッチングの完了後、第２のレジスト層４２を除去する。
【００３７】
次に、図７に示すように、第２のパッド電極層１５を覆うようにして、第２のパッド電極層１５上及び第２の絶縁膜１３上に、第１の保護層１６をする。第１の保護層１６は、いわゆるパッシベーション膜として機能するものであり、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成ることが好ましい。
【００３８】
次に、図８に示すように、第１の保護層１６上の所定の領域に、第３のレジスト層４３を選択的に形成する。第３のレジスト層４３を形成する第１の保護層１６上の所定の領域とは、後述する開口部１６Ｗを形成しない領域、即ち、第２のパッド電極１５の一部上及び第２のパッド電極１５の形成領域以外の領域である。
【００３９】
次に、第３のレジスト層４３をマスクとして、第１の保護層を好ましくはドライエッチングによりエッチングして、第２のパッド電極層１５を露出する開口部１６Ｗを形成する。上記エッチングの完了後、第３のレジスト層４３を除去する。この開口部１６Ｗを通して、第２のパッド電極層１５は、半導体装置の回路テスト等を行う際の不図示のプローブピンを接触させるための電極としても用いられる。
【００４０】
上述したように、第１のパッド電極層１２と第２のパッド電極層１５とは、それらに挟まれる第２の絶縁膜１３に形成された第１のビアホール１０１内のプラグ１４によって接続されている。このように、第１のパッド電極層１２と第２のパッド電極層１５を離間させたため、回路テスト時等のプローブピンが第２のパッド電極層１５に接触する際に、当該第２のパッド電極層１５に削れ等の損傷が生じた場合においても、第２の絶縁膜１３もしくはプラグ１４が保護層もしくは緩衝層の機能を果たし、当該損傷は第１のパッド電極層１２に影響されにくくなる。即ち、第１のパッド電極層１２に上記損傷が生じることを極力抑止することができる。
【００４１】
なお、本実施形態の説明では、従来構造が、２つのパッド電極層が積層されたものについて、それぞれのパッド電極層を絶縁膜を介して離間させるものとして説明したが、従来構造のパッド電極層が１つのものを２つのパッド電極層に分断し、それらを同様に離間配置する技術も、本発明に含まれる。
【００４２】
次に、図９に示すように、半導体基板１０の裏面上に、第４のレジスト層４４を選択的に形成する。即ち、第４のレジスト層４４は、半導体基板１０の裏面上のうち、第１のパッド電極層１２に対応する位置に開口部を有するようにして形成される。
【００４３】
次に、この第４のレジスト層４４をマスクとして、好ましくはドライエッチング法により、半導体基板１０をエッチングする。このとき、例えば、エッチングガスとしては、ＳＦ６やＯ２やＣ４Ｆ８等を含むガスを用いる。そして、エッチングガスとしてＳＦ６やＯ２を用いた場合には、そのエッチング条件として、例えば、そのパワーは約１．５ＫＷのパワーで、ガス流量は３００／３０ｓｃｃｍで、圧力は２５Ｐａであることが好ましい。
【００４４】
こうして、上記エッチングにより、第１のパッド電極層１２上で半導体基板１０の裏面から当該表面に貫通する第２のビアホール１０２が形成される。第２のビアホール１０２の底部では、第１の絶縁膜１１が露出されている。
【００４５】
ここで、上記エッチングの際、第１のパッド電極層１２には、回路テスト時等のプローブピンの接触による損傷が生じていない。そのため、従来例にみられたように、第１のパッド電極層５２の損傷部位にドライエッチングやウェットエッチングに用いるエッチングガスやエッチング溶液が侵入することで第１のパッド電極層５２が破損することを、極力抑止することができる。
【００４６】
また、第２のビアホール１０２の形成前の上記回路テスト時等において、不図示のプローブピンの接触の際に、第２のパッド電極層１５が変形しても、当該変形は、第２の絶縁膜１３もしくはプラグ１４により緩和され、第１のパッド電極層１２に影響されにくくなる。即ち、第１のパッド電極層１２が、ビアホールの空間に押し出されて湾曲するように変形することを極力抑止することができる。
【００４７】
次に、図１０に示すように、第４のレジスト層４４をマスクとして、好ましくはドライエッチングにより、第２のビアホール１０２の底部で露出する第１の絶縁膜１１の一部を選択的に除去する。これにより、第２のビアホール１０２の底部で第１のパッド電極層１２の一部が露出される。上記エッチングの完了後、第４のレジスト層４４を除去する。
【００４８】
次に、図１１に示すように、第２のビアホール１０２内を含む半導体基板１０の裏面上に、第３の絶縁膜１８を形成する。第３の絶縁膜１８は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。また、第３の絶縁膜１８は、好ましくは約１μｍ〜２μｍの膜厚を有して形成される。
【００４９】
次に、図１２に示すように、半導体基板１０の裏面側から、好ましくは異方性のドライエッチングにより、第３の絶縁膜１８のエッチングを行う。ここで、第２のビアホール１０２の底部の第３の絶縁膜１８は、当該第２のビアホール１０２の深さに応じて、半導体基板１０の裏面上の第３の絶縁膜１８よりも薄く形成される。そのため、上記エッチングにより、第２のビアホール１０２の底部では、第３の絶縁膜１８が除去されて第１のパッド電極層１２の一部が露出されるが、半導体基板１０の裏面上及び第２のビアホール１０２の側壁では、第３の絶縁膜１８が残存する。
【００５０】
次に、図１３に示すように、第２のビアホール１０２内及び半導体基板１０の裏面の第３の絶縁膜１８上に、バリメタル層１９を形成する。バリアメタル層１９は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層から成る。上記シード層は、後述する配線層２１をメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。
【００５１】
バリアメタル層１９は、例えば、スパッタ法、ＣＶＤ法、無電解メッキ法、もしくはその他の成膜方法によって形成される。このバリアメタル層１９上には不図示のシード層が形成される。このシード層は、後述する配線形成層２０Ａをメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。
【００５２】
なお、第２のビアホール１０２の側壁の第３の絶縁膜１８がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリアメタル層１９は省略してもよい。
【００５３】
次に、半導体基板１０の裏面上に形成されたバリアメタル層１９及びシード層を被覆するように配線形成層２０Ａを形成する。ここで、前記配線形成層２０Ａは、例えば電解メッキ法により、例えば銅（Ｃｕ）から成る金属層である。
【００５４】
そして、図１４に示すように、前記配線形成層２０Ａ上の所定の領域に第５のレジスト層４５を形成する。そして、前記第５のレジスト層４５をマスクとして、前記配線形成層２０Ａをパターニングして貫通電極２０、及びこの貫通電極２０と連続し、電気的に接続された配線層２１を形成する。メッキ膜厚は、貫通電極２０が第２のビアホール１０２内に不完全に埋め込まれるような厚さに調整される。もしくは、貫通電極２０は、第２のビアホール１０２内に完全に埋め込まれるように形成されてもよい。なお、前記第５のレジスト層４５を形成する上記所定の領域とは、第２のビアホール１０２の形成領域を除く領域であり、かつ後述する所定のパターンを有した配線層２１を形成しない半導体基板１０の裏面上の領域である。
【００５５】
ここで、貫通電極２０は、シード層及びバリアメタル層１９を介して、第２のビアホール１０２の底部で露出するパッド電極１２と電気的に接続されて形成される。また、貫通電極２０と連続する配線層２１は、シード層及びバリアメタル層１９を介して、半導体基板１０の裏面上に所定のパターンを有して形成される。続いて、前記第５のレジスト層４５を除去した後に、前記配線層２１及びシード層をマスクとして、前記バリアメタル層１９をパターニング除去する。
【００５６】
なお、上述した貫通電極２０と配線層２１は、それぞれ別工程によって形成されてもよい。また、貫通電極２０及び配線層２１の形成は、上述したような銅（Ｃｕ）を用いた電解メッキ法によらず、その他の金属及び成膜方法によって形成されてもよい。例えば、貫通電極２０及び配線層２１は、アルミニウム（Ａｌ）もしくはアルミニウム合金等から成り、例えば、スパッタ法により形成されてもよい。この場合、第２のビアホール１０２を含む半導体基板１０の裏面上に不図示のバリアメタル層を形成した後、当該バリアメタル層上に上記金属から成る貫通電極及び配線層をスパッタ法により形成する。そして、第２のビアホール１０２の形成領域を除く当該配線層上の所定の領域に不図示のレジスト層を形成し、当該レジスト層をマスクとして配線層をパターニングすればよい。もしくは、貫通電極２０及び配線層２１は、ＣＶＤ法により形成されてもよい。
【００５７】
次に、図１５に示すように、第２のビアホール１０２内を含む半導体基板１０の裏面上、即ち、バリアシード層１９上、貫通電極２０上及び配線層２１上に、これらを覆うようにして、保護層２２を形成する。保護層２２は、例えばレジスト材料等から成る。第２の保護層２２のうち配線層２１に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層２１上に、例えばハンダ等の金属から成るボール状の導電端子２３が形成される。
【００５８】
次に、図１６に示すように、不図示のダイシングラインに沿って当該半導体基板１０をダイシングする。これにより、貫通電極２０を有した半導体置チップ１０Ａから成る複数の半導体装置が完成する。
【００５９】
上述したように、本実施形態の半導体装置及びその製造方法によれば、回路テスト時等にプローブピンが第２のパッド電極層１５に接触する際に、当該第２のパッド電極層１５に削れ等の損傷が生じた場合においても、第２の絶縁膜１３もしくはプラグ１４が保護層もしくは緩衝層の機能を果たし、当該損傷は第１のパッド電極層１２に影響されにくくなる。即ち、第１のパッド電極層１２に上記損傷を起因とする破損が生じることを極力抑止することができる。
【００６０】
また、上記プローブピンの接触の際に、第２のパッド電極層１５が半導体チップ１０Ａ（半導体基板１０）の裏面の方向に向けて湾曲するように変形した場合においても、上記変形は、第２の絶縁膜１３もしくはプラグ１４により緩和され、第１のパッド電極層１２に影響されにくくなる。即ち、第１のパッド電極層１２が、ビアホールの空間に押し出されて湾曲するように変形することを極力抑止することができる。
【００６１】
また、第１のパッド電極層１２と第２のパッド電極層１５は、第２の絶縁膜１３にそれぞれ接続されているため、第２のパッド電極層１５の変形が極力抑止される。そのため、第２のビアホール１０２の底部で当該第１のパッド電極層１２と接続される貫通電極２０との接続不良が抑止され、貫通電極２０と第１のパッド電極層１２との接続に係る信頼性が向上する。
【００６２】
このように、第１のパッド電極層１２を貫通電極２０との接続用として、また第２のパッド電極層１５をプローブピンとの接続用として、それぞれのパッド電極層の機能を低下させずに使い分けることが可能となる。結果として、貫通電極を有する半導体装置の信頼性及び歩留まりを向上することができる。
【００６３】
なお、上述した実施形態では、開口部１６Ｗで露出する第２のパッド電極層１５は、半導体装置の回路テスト等を行う際の不図示のプローブピンを接続するための電極としたが、本発明はこれに限定されない。例えば、本発明は、開口部１６Ｗで露出する第２のパッド電極層１５に、不図示の導電端子を形成するものであってもよい。この場合、当該導電端子が形成された半導体装置に表面上に、さらに他の半導体装置を積層して、両者の電気的な接続を確立してもよい。
【００６４】
また、上述した実施形態は、導電端子２３の形成に制限されない。即ち、貫通電極２０及び配線層２１と、不図示の回路基板との電気的な接続が可能であれば、導電端子２３は必ずしも形成される必要は無い。例えば、半導体装置がＬＧＡ（Ｌａｎｄ  Ｇｒｉｐ  Ａｒｒａｙ）型の半導体装置である場合、保護層２２から局所的に露出する配線層２１の一部上に、導電端子２３を形成する必要はない。
【００６５】
また、上述した実施形態は、配線層２１の形成に制限されない。即ち、貫通電極２０が第２のビアホール１０２に完全に埋め込まれて形成される場合、配線層２１は必ずしも形成される必要は無い。例えば、当該貫通電極２０は、配線層２１及び導電端子２３を介さずに不図示の回路基板と直接接続されてもよい。もしくは、貫通電極２０は、第２のビアホール１０２の開口部で露出する当該貫通電極２０上に導電端子２３を備え、配線層２１を介さずに、当該導電端子２３を介して不図示の回路基板と接続されてもよい。
【００６６】
また、上述した実施形態では、第１のパッド電極層１２と第２のパッド電極層１５との間に形成された第２の絶縁膜１３に、所定の間隔を有して３つ以上のプラグ１４が形成されているが、本発明はこれに限定されず、以下に示す図１７もしくは図１８のように形成されてもよい。図１７及び図１８は、本実施形態に係る半導体装置を示す断面図である。
【００６７】
即ち、本発明の半導体装置は、図１７に示すように、第１のパッド電極層１２と第２のパッド電極層１５との一方の端部をコンタクトする１つのプラグ１４Ａが、第２の絶縁膜１３に形成されるものであってもよい。もしくは、本発明の半導体装置は、図１８に示すように、第１のパッド電極層１２と第２のパッド電極層１５との両端部をコンタクトする２つのプラグ１４Ｂが、第２の絶縁膜１３に形成されるものであってもよい。ここで、上記プラグ１４Ａ,１４Ｂのいずれも、プローブピンの接触頻度の高い第１及び第２のパッド電極層１２,１５の中央もしくは中央近傍の領域に重畳しないようにして形成されている。
【００６８】
そのため、プローブピンの接触頻度の高い上記領域では、第２の絶縁膜１３と接する第１のパッド電極層１２及び第２のパッド電極層１５の面積が広がって、第２のパッド電極１２の損傷や変形が第１のパッド電極層１２に影響することをより確実に抑止することが可能となる。また、両パッド電極層間の接着性が増すため、パッド電極層の変形が抑止される。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１０】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１１】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１２】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１３】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１４】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１５】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１６】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１７】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１８】本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１９】従来例に係る半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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