(57)【要約】【課題】  バイポーラトランジスタの高速動作を可能にする。【解決手段】  半導体基板２に設けられた第１導電型のコレクタ領域と、コレクタ領域上に設けられた第２導電型のエピタキシャル層を含む第２導電型のベース層１６と、ベース層の表面領域に設けられた第１導電型のエミッタ領域２８と、半導体基板上にベース層の側面を覆うように設けられベース層と同層であってかつベース層の膜厚の２乃至６倍の膜厚を有するベース引き出し電極２０と、を備えている。【選択図】  図１
2006013186.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１導電型のコレクタ領域と、
前記コレクタ領域上に設けられた第２導電型のエピタキシャル層を含む第２導電型のベース層と、
前記ベース層の表面領域に設けられた第１導電型のエミッタ領域と、
前記半導体基板上に前記ベース層の側面を覆うように設けられ前記ベース層と同層であってかつ前記ベース層の膜厚の２乃至６倍の膜厚を有するベース引き出し電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記ベース層は前記半導体基板から離れるに連れて前記半導体基板に平行な断面における面積が小さくなる形状のエピタキシャル層を備えていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板に設けられた第１導電型のコレクタ領域と、
前記コレクタ領域上に設けられた第２導電型の第１エピタキシャル層と、前記第１エピタキシャル層上に設けられ前記半導体基板から離れるに連れて前記半導体基板に平行な断面における面積が小さくなり前記第１エピタキシャル層とは材質が異なる第２導電型の第２エピタキシャル層とを含む第２導電型のベース層と、
前記ベース層の前記第２エピタキシャル層の表面領域に設けられた第１導電型のエミッタ領域と、
前記半導体基板上に前記ベース層の側面を覆うように設けられ前記ベース層よりも膜厚が厚いベース引き出し電極と、
を備えたことを特徴とする半導体装置。
【請求項４】
前記ベース層はエピタキシャルＳｉＧｅ層を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板は面方位が（１１０）または（１１１）であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、高速動作するバイポーラトランジスタを得るために、ＳｉＧｅからなるベース層を薄くかつベース引き出し電極の膜厚を厚く形成することが知られている（例えば、特許文献１参照）。この特許文献１に記載されたバイポーラトランジスタは、面方位（１００）のｐ型シリコン基板の表面にｎ＋サブコレクタと、エピタキシャル層からなるｎ型サブコレクタを形成し、ｎ型サブコレクタ及びフィールド酸化膜上にｐ型ＳｉＧｅをエピタキシャル成長させてｎ型サブコレクタ上にベース層を、フィールド酸化膜上にベース引き出し電極の第１の層を形成する。続いてベース層上にシリコン窒化膜を形成し、このシリコン窒化膜をエッチングすることにより、底面にベース層が露出しているエミッタ開口を形成する。その後、ｎ型不純物を含む多結晶シリコンを、エミッタ開口を埋め込むように堆積し、パターニングすることによりエミッタ電極を形成する。これにより、ベース層とエミッタ電極が接触することになる。続いて、エミッタ電極の側面にシリコン酸化膜からなる側壁を形成した後、熱拡散法によってエミッタ電極からｎ型不純物をベース層の表面に拡散させてエミッタ領域を形成する。次に、エミッタ電極及び側壁をマスクとして上記シリコン窒化膜を除去することによりベース引き出し電極の第１の層を露出させる。その後、露出したベース引き出し電極の第１の層上にＳｉＧｅからなる第２の層を形成する。これにより、ベース引き出し電極は第１の層と第２の層が積層された構造となり、ベース層に比べてベース引き出し電極の膜厚を厚くすることができる。
【０００３】
一般に、高速動作させるためには、ベース層の厚さをできるだけ薄くする必要がある。特許文献１に記載のバイポーラトランジスタにおいては、ベース引き出し電極の第１の層がベース層と同層となるように形成されている。このため、特許文献１に記載のバイポーラトランジスタにおいては、ベース層の厚さを薄くすると、ベース層とベース引き出し電極との接触部の面積も小さくなり、ベース抵抗が高くなって、高速動作を行うことができないという問題がある。
【特許文献１】特開２００３−８６５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高速動作が可能なバイポーラトランジスタを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の態様による半導体装置は、半導体基板に設けられた第１導電型のコレクタ領域と、前記コレクタ領域上に設けられた第２導電型のエピタキシャル層を含む第２導電型のベース層と、前記ベース層の表面領域に設けられた第１導電型のエミッタ領域と、前記半導体基板上に前記ベース層の側面を覆うように設けられ前記ベース層と同層であってかつ前記ベース層の膜厚の２乃至６倍の膜厚を有するベース引き出し電極と、を備えたことを特徴とする。
【０００６】
本発明の第２の態様による半導体装置は、半導体基板に設けられた第１導電型のコレクタ領域と、前記コレクタ領域上に設けられた第２導電型の第１エピタキシャル層と、前記第１エピタキシャル層上に設けられ前記半導体基板から離れるに連れて前記半導体基板に平行な断面における面積が小さくなり前記第１エピタキシャル層とは材質が異なる第２導電型の第２エピタキシャル層とを含む第２導電型のベース層と、前記ベース層の前記第２エピタキシャル層の表面領域に設けられた第１導電型のエミッタ領域と、前記半導体基板上に前記ベース層の側面を覆うように設けられ前記ベース層よりも膜厚が厚いベース引き出し電極と、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、高速動作が可能なバイポーラトランジスタを有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面を参照して説明する。
【０００９】
（第１実施形態）
本発明の第１実施形態による半導体装置の構成を図１に示す。この実施形態の半導体装置は、ＮＰＮ型のバイポーラトランジスタを備えている。このバイポーラトランジスタは、面方位が（１１０）のＮ型の半導体基板２の素子領域に形成され、ＤＴＩ(Deep Trench Isolation)４によって素子分離されている。ＤＴＩ４は、半導体基板２に形成された深いトレンチに、このトレンチの内壁に沿って設けられた絶縁膜６と、絶縁膜６を覆うように設けられたポリシリコン膜８と、このポリシリコン膜８の上部を覆うように設けられた絶縁膜１２とを備えている。
【００１０】
バイポーラトランジスタは、上記素子領域に形成されたＮ型のコレクタ引き出し領域１４と、このコレクタ引き出し領域１４とＳＴＩ(Shallow Trench Isolation)１０によって絶縁分離された半導体基板２の上記素子領域上に形成されたＰ型のベース層１６とを備えている。ＳＴＩ１０は半導体基板２に形成された浅いトレンチに酸化膜１２が埋め込まれた構成となっている。ベース層１６はエピタキシャル成長により形成されたシリコン層１７と、このシリコン層１７上にエピタキシャル成長により形成されたＳｉＧｅ層１８とを備えている。ＳｉＧｅ層１８は半導体基板２から離れるにつれて断面形状が縮小、すなわち半導体基板２に平行な断面における面積が縮小するように構成されている。
【００１１】
そして、ＳＴＩ１０上に形成されベース層１６の側部と電気的接続するベース引き出し電極２０が設けられている。このベース引き出し電極２０はベース層１６に比べて膜厚が厚くなるように形成されている。また、ＳｉＧｅ層１８の上面と電気的に接続するエミッタ電極２４が設けられ、このエミッタ電極２４と接触するＳｉＧｅ層１８の表面領域にはＮ型のエミッタ領域２８が設けられている。ベース引き出し電極２０とエミッタ電極２４とは絶縁膜２２によって電気的に絶縁されている。
【００１２】
一方、コレクタ引き出し領域１４上にはコレクタ電極２６が設けられ、このコレクタ電極２６およびエミッタ電極２４は絶縁膜３０に覆われた構成となっている。絶縁膜３０上にはベース引き出し電極２０と電気的に接続するベース電極３２が設けられている。コレクタ電極２６とベース電極３２とは、またエミッタ電極２４とベース電極３２とは絶縁膜３０によって電気的に絶縁されている。なお、本実施形態においては半導体基板２がコレクタ領域となっている。
【００１３】
なお、ＳｉＧｅ層１８中のＧｅ濃度は、シリコン層１７側の方が高く、シリコン層１７から離れるにつれて減少する。これは、エミッタ側よりもコレクタ側（シリコン層１７側）のバンドギャップを狭くし、これにより、キャリアを加速して高速化を図っているためである。そして、ＳｉＧｅ層１８中のＧｅ濃度は３０ａｔ％以下であることが好ましく、２０ａｔ％以下であることがより好ましい。これは、ＳｉＧｅ層１８とシリコン層１７は格子定数が異なるため、ＳｉＧｅ層１８中のＧｅ濃度が３０ａｔ％を超えると、転位が生じリーク電流が多くなるためである。
【００１４】
次に、本実施形態による半導体装置の製造工程を、図１および図２を参照して説明する。図２は、本実施形態による半導体装置のベース層１６およびベース引き出し電極２０の形成工程を説明する断面図である。
【００１５】
まず、面方位が（１１０）の半導体基板２上に図示しない酸化膜を形成後、この酸化膜を選択的にエッチングする。続いて、半導体基板２にＤＴＩ４用の深いトレンチを形成し、このトレンチを酸化膜６とポリシリコン膜８で埋め込み、ＣＭＰ(Chemical Mechanical Polishing)により表面を平滑化する。その後、半導体基板２の深いトレンチを含む領域を選択的にエッチングして浅いトレンチを形成し、この浅いトレンチに酸化膜１２を埋め込み、表面を平滑化し、ＤＴＩ４およびＳＴＩ１０を形成する。
【００１６】
次に、コレクタ引き出し領域が形成される領域に選択的に燐（Ｐ）を注入し、拡散を行うことによりコレクタ引き出し領域１４を形成する。このとき、コレクタ引き出し領域１４上およびベース層が形成される領域には上述した図示しない酸化膜が形成されている。その後、ＳＴＩ１０上に不純物がドープされたポリシリコン膜２０ａを堆積し、パターニングを行う（図２参照）。なお、このポリシリコン膜２０ａは、本実施形態の半導体装置がＭＩＳＦＥＴをも備えている場合には、ＭＩＳＦＥＴのポリシリコンからなるゲート電極と同時に形成される。
【００１７】
次に、ベース層が形成される領域上の上記図示しない酸化膜を剥離し、非選択エピタキシャル成長技術により、ベース層が形成される領域にＰ型不純物がドーピングされたエピタキシャルＳｉ層１７を形成する。このときＳＴＩ１０上にはＰ型不純物がドーピングされたポリシリコン層２０ｂが形成される。ポリシリコン層２０ｂはポリシリコン層２０ａに積層される。エピタキシャルＳｉ層１７およびポリシリコン層２０ｂの形成に使用されるガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２のいずれかが用いられ、ドーパントガスとしてはＢ２Ｈ６が用いられる。このエピタキシャルＳｉ層１７およびポリシリコン層２０ｂの形成は、ＳＴＩ１０上に後述するポリＳｉＧｅ層２０ｃを形成するために有用なプロセスである。すなわち、ここでのＳｉ層を形成することなく直接ＳｉＧｅを非選択エピタキシャル成長させると、半導体基板２上にはエピタキシャルＳｉＧｅ層１８が容易に形成されるが、このときＳｉＧｅではシリコン酸化膜に対する選択比が高く、ＳＴＩ１０上にポリＳｉＧｅ層２０ｃを確実に形成することが難しく、ひいては得られるポリＳｉＧｅ層２０ｃが不均一な膜となりやすいからである。
【００１８】
続いて、非選択エピタキシャル成長技術により、ベース層が形成される領域にＰ型不純物がドーピングされたエピタキシャルＳｉＧｅ層１８を形成する。このときポリシリコン層２０ｂ上にはＰ型不純物がドーピングされたポリＳｉＧｅ層２０ｃが形成される（図２参照）。ポリＳｉＧｅ層２０ｃはポリシリコン層２０ｂに積層される。ポリシリコン層２０ａ、ポリシリコン層２０ｂおよびポリＳｉＧｅ層２０ｃからベース引き出し電極２０が構成される。エピタキシャルＳｉＧｅ層１８およびポリＳｉＧｅ層２０ｃの形成に使用されるガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２のいずれかと、ＧｅＨ４とが用いられ、ドーパントガスとしてはＢ２Ｈ６が用いられる。なお、本実施形態に係るバイポーラトランジスタはＮＰＮ型であるが、ＰＮＰ型のバイポーラトランジスタを形成する場合にはドーパントガスとしてはＰＨ３またはＡｓＨ３が用いられる。
【００１９】
エピタキシャルＳｉＧｅ層１８は、半導体基板２から離れるにつれて断面形状が中央部に後退するように、すなわち半導体基板２に平行な断面における面積が縮小するように形成されている（図２参照）。また、ポリＳｉＧｅ層２０ｃは、エピタキシャルＳｉＧｅ層１８が半導体基板２から離れるにつれて断面形状が後退するのとは逆に、エピタキシャルＳｉＧｅ層１８の中央部に向かって進出するように形成されている（図２参照）。
【００２０】
この理由を図３および図４を参照して説明する。図３は、面方位がそれぞれ（１１０）と（１００）であるシリコン基板上に形成されるＳｉＧｅ層の成長速度の、Ｇｅ濃度の依存特性を示すグラフである。図４は、面方位が（１００）の半導体基板上に形成されるエピタキシャルＳｉＧｅ層とポリＳｉＧｅ層の成長速度の、原料ガスＧｅＨ４の流量依存特性を示す図である。図３において、横軸はＳｉＧｅ中のＧｅの濃度（ａｔ％）を、縦軸はＳｉＧｅの成長速度（ｎｍ／ｍｉｎ）を示す。グラフｇ１は面方位が（１１０）の場合の特性であり、グラフｇ２は面方位が（１００）の場合の特性である。この図３からわかるように、面方位が（１００）の半導体基板上では、Ｇｅ濃度が高くなればなるほどエピタキシャルＳｉＧｅ層の成長速度は速くなる（グラフｇ２参照）。例えば、Ｇｅ濃度が１２ａｔ％のときのエピタキシャルＳｉＧｅ層は、Ｇｅ濃度が０ａｔ％すなわちエピタキシャルシリコン層の約４倍の成長速度となる。これは、原料ガスＧｅＨ４の触媒作用によりエピタキシャルＳｉＧｅ層の成長速度が飛躍的に増大するためである。
【００２１】
しかし、面方位が（１１０）の半導体基板上では、Ｇｅ濃度に関係なく成長速度はほぼ一定である（グラフｇ１参照）。すなわち、エピタキシャルＳｉＧｅ層の成長速度は、Ｇｅ濃度が０ａｔ％すなわちエピタキシャルシリコン層の成長速度とほぼ同じとなる。これは、面方位が（１１０）の半導体基板の場合は、原料ガスＧｅＨ４の触媒作用によりエピタキシャルＳｉＧｅ層の成長速度が飛躍的に増大しないことを示している。
【００２２】
また、図４からわかるように、面方位が（１００）の半導体基板上に形成されるエピタキシャルＳｉＧｅ層とポリＳｉＧｅ層の成長速度は、ＧｅＨ４の流量が極端に大きくなければ、ほぼ同じである。
【００２３】
したがって、本実施形態においては、エピタキシャルＳｉＧｅ層１８の成長速度は図３のグラフｇ１にしたがい、ポリＳｉＧｅ層２０ｃの成長速度は図３のグラフｇ２にほぼしたがうことになる。
【００２４】
以上説明したことにより、本実施形態においては、エピタキシャルＳｉＧｅ層１８の膜厚に比べてベース引き出し電極２０のポリＳｉＧｅ層２０ｃを厚く形成することができる。また、本実施形態においては、エピタキシャルＳｉＧｅ層１８とポリＳｉＧｅ層２０ｃの水平方向（半導体基板に平行な方向）の成長速度差により、エピタキシャルＳｉＧｅ層１８の成長面は、面方位が（１００）の半導体基板である場合に比べて中央方向に後退するとともにポリＳｉＧｅ層２０ｃの成長面がベース層１６の中央方向に進出することなる。これによりベース層１６とベース引き出し電極２０との接触面積を大きくすることが可能となる。
【００２５】
再び、図１に戻り、本実施形態による半導体装置の製造方法の説明を続ける。
【００２６】
ベース層１６およびベース引き出し電極２０を堆積した後、ベース引き出し電極２０を選択的にパターニングし、絶縁膜２２で覆う。続いて、ベース層１６の上部の絶縁膜２２を選択的にエッチングした後、ポリシリコン膜を堆積する。続いて、ポリシリコン膜に不純物Ａｓを注入した後、ポリシリコン膜をパターニングすることにより、エミッタ電極２４を形成する。その後、熱処理により、エミッタ電極２４からエピタキシャルＳｉＧｅ層１８に不純物を拡散させ、エミッタ領域２８を形成する。続いて、コレクタ引き出し領域１４上の図示しない絶縁膜を選択的にエッチング除去し、コレクタ引き出し領域１４を露出させる。その後、ポリシリコン膜を堆積し、このポリシリコン膜に不純物Ａｓを注入し、ポリシリコン膜をパターニングすることにより、コレクタ電極２６を形成する。
【００２７】
エミッタ電極２４およびコレクタ電極２６を絶縁膜３０で覆い、絶縁膜３０を選択的にエッチングした後、ベース電極３２を形成し、バイポーラトランジスタを完成する。なお、コレクタ電極２６はコレクタ引き出し領域１４を覆うように形成されているが、エミッタ電極２４のように、断面がＴ字型となるように形成してもよい。この場合、コレクタ引き出し領域１４は絶縁膜（例えば絶縁膜２２）で覆われ、この絶縁膜を選択的にエッチングして設けられた開口をコレクタ電極材料で埋め込み、パターニングすることによりコレクタ電極が形成される。
【００２８】
本実施形態においては、エミッタ領域２８は固相拡散により形成しているが、この場合は、ＳｉＧｅ層１８の表面にキャップ層となるエピタキシャルＳｉ層（図示せず）を形成し、このエピタキシャルＳｉ層に固相拡散によりエミッタ領域２８を形成することになる。なお、エミッタ領域２８を固相拡散によって形成しない場合は、キャップ層を形成しないで、エミッタ領域２８となるエピタキシャルＳｉ層をＳｉＧｅ層１８上に直接形成する。
【００２９】
以上説明したように、本実施形態においては、ベース引き出し電極２０の膜厚はベース層１６の膜厚に比べて厚く形成することができる。このため、ベース引き出し電極２０の抵抗を低下させることができる。なお、ベース引き出し電極２０の膜厚はベース層１６の２〜６倍であることが好ましい。２倍よりも小さい場合はベース引き出し電極２０の抵抗が下がらず、６倍よりも大きい場合は絶縁膜を被覆した場合の平坦性が悪くなるからである。また、本実施形態においては、ベース引き出し電極２０は、ポリシリコン層２０ａ、ポリシリコン層２０ｂ、ポリＳｉＧｅ層２０ｃから構成されていたが、ポリシリコン層２０ａはなくてもよい。
【００３０】
また、本実施形態においては、ベース層１６のエピタキシャルＳｉＧｅ層１８が半導体基板２から離れるに連れて中央方向に後退し、ベース引き出し電極２０のポリＳｉＧｅ層２０ｃがベース層１６の中央方向に進出しているため、ベース層１６とベース引き出し電極２０との接触面積を、従来の場合に比べて大きくすることができる。これにより、ベース層１６の膜厚を薄くしてもベース層１６とベース引き出し電極２０との接触面積が縮小せず、接触抵抗が高くならない。また、ベース層１６が半導体基板２から離れるに連れて中央方向に後退しているため、中央方向に後退していない場合に比べエミッタ電極２４に対向するベース層１６の面積が減少し、ベース層１６とエミッタ電極２４間の寄生容量も減少する。
【００３１】
また、本実施形態においては、ベース層１６は、半導体基板２から離れるに連れて中央方向に後退したエピタキシャルＳｉＧｅ層１８がエピタキシャルＳｉ層１７上に形成されているため、エミッタ領域を形成するに必要なエピタキシャルＳｉＧｅ層１８の最上面の面積を確保することが可能となる。
【００３２】
また、ベース層１６とポリシリコン層２０ｂ、ポリＳｉＧｅ層２０ｃが同層となるように形成されているため、ベース層と、ポリシリコン層２０ｂおよびポリＳｉＧｅ層２０ｃとの接触抵抗がほとんどなく雑音指数などの電気的特性上非常に有利である。また、同層であるため、特許文献１のようにベース引き出し電極を第１の層と第２の層を積層して形成する場合に比べて、本実施形態のベース引き出し電極を形成するプロセスが簡単となる。
【００３３】
以上により、ベース引き出し電極の抵抗を低減することができるとともにベース層１６を薄くしてもベース引き出し電極とベース層との接触抵抗が高くなるのを防止することができ、かつベース層とエミッタ電極間の寄生容量を低減することができるため、高速動作が可能となる。
【００３４】
なお、本実施形態においては、後述する第２実施形態の図７で説明する、半導体基板２内に埋め込まれコレクタ引き出し領域１４と電気的に接続するＮ＋埋め込み層３は設けられていないが、Ｎ＋埋め込み層３を設けてもよい。本実施形態の半導体装置は、Ｎ＋埋め込み層がなくとも動作する。
【００３５】
（比較例）
次に、本実施形態の半導体装置との比較のために、面方位が（１００）の半導体基板に、本実施形態と同様の製造工程を用いて、バイポーラトランジスタを形成した。この比較例におけるベース層１６とベース引き出し電極２０の形成直後の断面図を図５に示し、バイポーラトランジスタを製造した後の断面図を図６に示す。
【００３６】
図５から分かるように、ベース層１６のエピタキシャルＳｉＧｅ層１８と、ベース引き出し電極２０のポリＳｉＧｅ層２０ｃとの膜厚はほぼ同じになる。また、エピタキシャルＳｉＧｅ層１８は、本実施形態の場合と異なり、半導体基板から離れるに連れて中央部に後退していない。したがって、比較例においては、ベース層１６とベース引き出し電極２０の膜厚はほぼ同じであるとともに、ベース層１６とベース引き出し電極２０との接触面積は、ベース層１６の厚さに比例することになる。このため、比較例による半導体装置は、本実施形態の半導体装置に比べて、ベース引き出し電極の抵抗が高いとともにベース層とエミッタ電極間の寄生容量も減少しない。また、ベース層を薄くした場合、ベース引き出し電極の接触面積も低下するため、接触抵抗が大きくなり、高速動作を行うことができない。
【００３７】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置の構成を図７に示す。
【００３８】
本実施形態による半導体装置は、ＮＰＮ型のバイポーラトランジスタを備えている。このバイポーラトランジスタは、面方位が（１１０）のＮ型半導体基板２の素子領域に形成され、ＬＯＣＯＳ(Local Oxidation Of Silicon)法によって形成された絶縁膜５によって素子分離されている。
【００３９】
バイポーラトランジスタは、半導体基板２内に埋め込まれたＮ＋埋め込み層３と、上記素子領域に形成されＮ＋埋め込み層３に接続するＮ型のコレクタ引き出し領域１４と、このコレクタ引き出し領域１４と絶縁膜５によって絶縁分離された半導体基板２の上記素子領域上に形成されたＰ型のベース層１６とを備えている。ベース層１６はエピタキシャル成長により形成されたシリコン層１７と、このシリコン層１７上にエピタキシャル成長により形成されたＳｉＧｅ層１８とを備えている。ＳｉＧｅ層１８は半導体基板２から離れるにつれて断面形状が縮小、すなわち半導体基板２に平行な断面における面積が縮小するように構成されている。
【００４０】
そして、絶縁膜５上に形成されベース層１６の側部と電気的接続するベース引き出し電極２０が設けられている。このベース引き出し電極２０は、ポリシリコン層２０ａ、ポリシリコン層２０ｂ、およびポリＳｉＧｅ層２０ｃからなっており、ベース層１６に比べて膜厚が厚くなるように形成されている。また、ＳｉＧｅ層１８の上面と電気的に接続するエミッタ電極２４が設けられ、このエミッタ電極２４と接触するＳｉＧｅ層１８の表面領域にはＮ型のエミッタ領域２８が設けられている。ベース引き出し電極２０とエミッタ電極２４とは図示しない絶縁膜によって電気的に絶縁されている。ベース引き出し電極２０上にはベース電極３２が設けられている。一方、コレクタ引き出し領域１４上にはコレクタ電極２６が設けられている。
【００４１】
なお、第１実施形態と同様にＳｉＧｅ層１８中のＧｅ濃度は、シリコン層１７側の方が高く、シリコン層１７から離れるにつれて減少しており、また、ＳｉＧｅ層１８中のＧｅ濃度は３０ａｔ％以下であることが好ましく、２０ａｔ％以下であることがより好ましい。
【００４２】
次に、本実施形態による半導体装置の製造工程を、図７および図８を参照して説明する。図８は、本実施形態による半導体装置のベース層１６およびベース引き出し電極２０の形成工程を説明する断面図である。
【００４３】
まず、Ｎ＋埋め込み層３が形成された面方位が（１１０）の半導体基板２の表面にＬＯＣＯＳ法によって絶縁膜５を形成する。このとき、絶縁膜５が形成されていない半導体基板の表面領域はシリコン窒化膜（図示せず）で覆われている。コレクタ引き出し領域を形成すべき領域に選択的に不純物Ｐ（燐）を注入し、Ｎ＋埋め込み層３に接続するＮ型のコレクタ引き出し領域１４を形成する。
【００４４】
その後、ポリシリコンを堆積した後、パターニングを行いベース引き出し電極のポリシリコン層２０ａを形成する。このポリシリコン層２０ａは大部分が絶縁膜５上に存在しているが、先端がベース層１６の形成される素子領域にかかるように形成される。なお、このポリシリコン膜２０ａは、本実施形態の半導体装置がＭＩＳＦＥＴをも備えている場合には、ＭＩＳＦＥＴのポリシリコンからなるゲート電極と同時に形成される。
【００４５】
続いて、ベース層１６が形成される領域のシリコン窒化膜を、ウェットエッチングを用いて除去する。すると、ベース層１６が形成される領域の半導体基板表面と、ポリシリコン層２０ａとの間に間隙が形成される。
【００４６】
次に、第１実施形態と同様に、非選択エピタキシャル成長により、ベース層が形成される領域にＰ型不純物がドーピングされたエピタキシャルＳｉ層１７を形成する。このときポリシリコン層２０ａの表面上にはＰ型不純物がドーピングされたポリシリコン層２０ｂが形成される。なお、エピタキシャルＳｉ層１７は、半導体基板表面と、ポリシリコン層２０ａとの間の間隙にも形成される。したがって、上記間隙においては基板側にはエピタキシャルＳｉ層１７が形成され、ポリシリコン層２０ａ側はポリシリコン層２０ｂとなる。エピタキシャルＳｉ層１７およびポリシリコン層２０ｂの形成に使用されるガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２のいずれかが用いられ、ドーパントガスとしてはＢ２Ｈ６が用いられる。
【００４７】
続いて、非選択エピタキシャル成長技術により、ベース層が形成される領域にＰ型不純物がドーピングされたエピタキシャルＳｉＧｅ層１８を形成する。このときポリシリコン層２０ｂ上にはＰ型不純物がドーピングされたポリＳｉＧｅ層２０ｃが形成される（図８参照）。ポリＳｉＧｅ層２０ｃはポリシリコン層２０ｂに積層される。ポリシリコン層２０ａ、ポリシリコン層２０ｂおよびポリＳｉＧｅ層２０ｃからベース引き出し電極２０が構成される。エピタキシャルＳｉＧｅ層１８およびポリＳｉＧｅ層２０ｃの形成に使用されるガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２のいずれかと、ＧｅＨ４とが用いられ、ドーパントガスとしてはＢ２Ｈ６が用いられる。なお、本実施形態に係るバイポーラトランジスタはＮＰＮ型であるが、ＰＮＰ型のバイポーラトランジスタを形成する場合にはドーパントガスとしてはＰＨ３またはＡｓＨ３が用いられる。
【００４８】
第１実施形態の場合と同様に、エピタキシャルＳｉＧｅ層１８は、半導体基板２から離れるにつれて断面形状が中央部に後退するように、すなわち半導体基板２に平行な断面における面積が縮小するように形成されている（図８参照）。また、ポリＳｉＧｅ層２０ｃは、エピタキシャルＳｉＧｅ層１８が半導体基板２から離れるにつれて断面形状が後退するのとは逆に、エピタキシャルＳｉＧｅ層１８の中央部に向かって進出するように形成されている（図８参照）。
【００４９】
ベース層１６およびベース引き出し電極２０を堆積した後、ベース引き出し電極２０を選択的にパターニングし、絶縁膜（図示せず）で覆う。続いて、ベース層１６およびコレクタ引き出し領域１４の上部の上記絶縁膜を選択的にエッチングした後、ポリシリコン膜を堆積する。続いて、ポリシリコン膜にＮ型不純物例えばＡｓを注入した後、ポリシリコン膜をパターニングすることにより、エミッタ電極２４およびコレクタ電極２６を形成する。その後、熱処理により、エミッタ電極２４からエピタキシャルＳｉＧｅ層１８に不純物を拡散させ、エミッタ領域２８を形成する。続いて、ベース引き出し電極２０上の上記絶縁膜に、底部がベース引き出し電極２０が露出した開口（図示せず）を設け、この開口を金属で埋め込みパターニングすることによりベース電極３２を形成し、バイポーラトランジスタを完成する。
【００５０】
本実施形態においては、エミッタ領域２８は固相拡散により形成しているが、この場合は、ＳｉＧｅ層１８の表面にキャップ層となるエピタキシャルＳｉ層（図示せず）を形成し、このエピタキシャルＳｉ層に固相拡散によりエミッタ領域２８を形成することになる。なお、エミッタ領域２８を固相拡散によって形成しない場合は、キャップ層を形成しないで、エミッタ領域２８となるエピタキシャルＳｉ層をＳｉＧｅ層１８上に直接形成する。
【００５１】
以上説明したように、本実施形態においては、ベース引き出し電極２０の膜厚はベース層１６の膜厚に比べて厚く形成することができる。このため、ベース引き出し電極２０の抵抗を低下させることができる。なお、ベース引き出し電極２０の膜厚は第１実施形態の場合と同様に、ベース層１６の２〜６倍であることが好ましい。
【００５２】
また、本実施形態においては、第１実施形態の場合と同様に、ベース引き出し電極の抵抗を低減することができるとともにベース層１６を薄くしてもベース引き出し電極とベース層との接触抵抗が高くなるのを防止することができ、かつベース層とエミッタ電極間の寄生容量を低減することができるため、高速動作が可能となる。
【００５３】
（比較例）
次に、本実施形態の半導体装置との比較のために、面方位が（１００）の半導体基板に、本実施形態と同様の製造工程を用いて、バイポーラトランジスタを形成した。この比較例におけるベース層１６とベース引き出し電極２０の形成直後の断面図を図９に示し、バイポーラトランジスタを製造した後の断面図を図１０に示す。
【００５４】
図９から分かるように、ベース層１６のエピタキシャルＳｉＧｅ層１８と、ベース引き出し電極２０のポリＳｉＧｅ層２０ｃとの膜厚はほぼ同じになる。また、エピタキシャルＳｉＧｅ層１８は、本実施形態の場合と異なり、半導体基板から離れるに連れて中央部に後退していない。したがって、比較例においては、ベース層１６とベース引き出し電極２０の膜厚はほぼ同じであるとともに、ベース層１６とベース引き出し電極２０との接触面積は、ベース層１６の厚さに比例することになる。このため、比較例による半導体装置は、本実施形態の半導体装置に比べて、ベース引き出し電極の抵抗が高いとともにベース層とエミッタ電極間の寄生容量も減少しない。また、ベース層を薄くした場合、ベース引き出し電極の接触面積も縮小するため、接触抵抗が大きくなり、高速動作を行うことができない。
【００５５】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を図１１乃至図１６を参照して説明する。図１１乃至図１６は、本実施形態による半導体装置の製造工程を示す断面図である。
【００５６】
まず、第１実施形態と同様に、面方位が（１１０）のＮ型半導体基板２にＤＴＩ（図示せず）およびＳＴＩ１０を形成した後、ＣＭＰを用いて平坦化する。続いて、コレクタ引き出し領域が形成される領域にＮ型不純物を注入し、コレクタ引き出し領域（図示せず）を形成する。
【００５７】
次に、それぞれ膜厚が３０ｎｍであるＳｉＯ２層４０、ポリシリコン層４２、Ｓｉ３Ｎ４層４４を順次形成する。続いて、ベース引き出し電極となる膜厚２００ｎｍのＢ（ボロン）がドープされたポリシリコン層４６を形成し、その後、ＳｉＯ２からなる膜厚４００ｎｍの層間絶縁膜４８を形成する。そして、層間絶縁膜４８およびポリシリコン層４６をパターニングすることにより、底面にＳｉ３Ｎ４層４４が露出している開口４９をベース層が形成される領域に設ける（図１１参照）。
【００５８】
次に、開口４９の内側の側部に、ＳｉＯ２からなる側壁５０およびＳｉ３Ｎ４からなる側壁５２を形成する。これらの側壁５０、５２によって開口４９は径がより小さい開口５３となる（図１２参照）。
【００５９】
続いて、ＣＤＥ(Chemical Dry Etching)を用いて、開口５３の底面のＳｉ３Ｎ４層４４およびポリシリコン層４２をエッチングする。このとき、Ｓｉ３Ｎ４からなる側壁５２はエッチング除去される。その後、ウェットエッチングを用いて、素子領域上のＳｉＯ２層４０をエッチング除去し、半導体基板２の表面を露出させる（図１３参照）。このとき、ＳｉＯ２からなる側壁５０は、ＳｉＯ２層４０に比べて膜厚が厚いため、ＳｉＯ２層４０がエッチング除去されても、ＳｉＯ２からなる側壁５０は残置される。
【００６０】
次に、選択エピタキシャル成長により、半導体基板２上にエピタキシャルＳｉ層５７およびエピタキシャルＳｉＧｅ層５８を形成する。このとき、選択エピタキシャル成長を用いているため、ＳｉＯ２層４０、Ｓｉ３Ｎ４層４４の側部からポリシリコン層は成長しないが、ポリシリコン層４２およびポリシリコン層４６の露出した表面からポリシリコン／ポリＳｉＧｅが成長し、エピタキシャルＳｉＧｅ層５８の側部にポリシリコン／ポリＳｉＧｅ層６０が形成される。エピタキシャルＳｉ層５７およびエピタキシャルＳｉＧｅ層５８はベース層５６を構成し、ポリシリコン／ポリＳｉＧｅ層６０はベース引き出し電極の一部分となる（図１４参照）。第１実施形態で説明したと同様に、エピタキシャルＳｉＧｅ層５８は半導体基板２から離れるに連れて中央方向に後退し、ポリシリコン／ポリＳｉＧｅ層６０がベース層５６の中央方向に進出した構成となる。
【００６１】
なお第１実施形態と同様に、ＳｉＧｅ層５８中のＧｅ濃度は、シリコン層５７側の方が高く、シリコン層５７から離れるにつれて減少しており、また、ＳｉＧｅ層５８中のＧｅ濃度は３０ａｔ％以下であることが好ましく、２０ａｔ％以下であることがより好ましい。
【００６２】
次に、ＳｉＯ２からなる側壁５０を剥離した後、開口の内壁に沿ってＳｉＯ２層６２を形成する。続いて、開口を埋め込むようにポリシリコン膜６４を形成した後、ＲＩＥ(Reactive Ion Etching)を用いてポリシリコン膜６４に開口６６を形成する（図１５参照）。
【００６３】
次に、ウェットエッチングを用いて、開口６６の底部に露出しているＳｉＯ２層６２を除去し、その後、Ｎ型の不純物例えばＰ（燐）がドープされたポリシリコンを開口６６を埋め込むように堆積し、エミッタ電極６８を形成する。続いて、熱処理することによりエミッタ電極６８からＮ型の不純物をエピタキシャルＳｉＧｅ層５８の表面に拡散させ、エミッタ領域７０を形成し、バイポーラトランジスタを完成する（図１６参照）。
【００６４】
本実施形態においては、エミッタ領域７０は固相拡散により形成しているが、この場合は、ＳｉＧｅ層５８の表面にキャップ層となるエピタキシャルＳｉ層（図示せず）を形成し、このエピタキシャルＳｉ層に固相拡散によりエミッタ領域７０を形成することになる。なお、エミッタ領域７０を固相拡散によって形成しない場合は、キャップ層を形成しないで、エミッタ領域７０となるエピタキシャルＳｉ層をＳｉＧｅ層５８上に直接形成する。
【００６５】
本実施形態においては、ベース引き出し電極６０の膜厚をベース層５６の膜厚よりも厚くすることが可能となる。また、第１実施形態と同様に、ベース層５６の膜厚を薄くしてもベース層５６とベース引き出し電極６０の接触面積を低下させることがない。このため、ベース層５６の膜厚を薄くしても接触抵抗が増大するのを抑制することが可能となる。また、ベース層とエミッタ電極間の寄生容量を低下させることが可能となる。したがって、高速動作が可能となる。
【００６６】
なお、第１乃至第３実施形態においては、面方位が（１１０）の半導体基板を用いたが、面方位が（１１１）の半導体基板を用いても同じ効果を得ることができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施形態による半導体装置の構成を示す断面図。
【図２】第１実施形態による半導体装置のベース層およびベース引き出し電極の形成工程を説明する断面図。
【図３】面方位が（１１０）と（１００）のシリコン基板上に形成されるＳｉＧｅ層の成長速度の、Ｇｅ濃度の依存特性を示す図。
【図４】面方位が（１００）のシリコン基板上に形成されるエピタキシャルＳｉＧｅ層とポリＳｉＧｅ層の、原料ガスＧｅＨ４の流量依存特性を示す図。
【図５】第１実施形態の比較例による半導体装置のベース層およびベース引き出し電極の形成工程を説明する断面図。
【図６】第１実施形態の比較例による半導体装置の構成を示す断面図。
【図７】本発明の第２実施形態による半導体装置の構成を示す断面図。
【図８】第２実施形態による半導体装置のベース層およびベース引き出し電極の形成工程を説明する断面図。
【図９】第２実施形態の比較例による半導体装置のベース層およびベース引き出し電極の形成工程を説明する断面図。
【図１０】第２実施形態の比較例による半導体装置の構成を示す断面図。
【図１１】本発明の第３実施形態による半導体装置の製造工程を示す断面図。
【図１２】本発明の第３実施形態による半導体装置の製造工程を示す断面図。
【図１３】本発明の第３実施形態による半導体装置の製造工程を示す断面図。
【図１４】本発明の第３実施形態による半導体装置の製造工程を示す断面図。
【図１５】本発明の第３実施形態による半導体装置の製造工程を示す断面図。
【図１６】本発明の第３実施形態による半導体装置の製造工程を示す断面図。
【符号の説明】
【００６８】
２  半導体基板
１０  ＳＴＩ（素子分離絶縁膜）
１４  コレクタ引き出し領域
１６  ベース層
１７  エピタキシャルＳｉ層
１８  エピタキシャルＳｉＧｅ層
２０  ベース引き出し電極
２８  エミッタ領域
【図１】
2006013186.tif 000003
【図２】
2006013186.tif 000004
【図３】
2006013186.tif 000005
【図４】
2006013186.tif 000006
【図５】
2006013186.tif 000007
【図６】
2006013186.tif 000008
【図７】
2006013186.tif 000009
【図８】
2006013186.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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