(57)【要約】  【課題】  メタルプロセス等における電荷を持った粒子によってノイズ特性が大幅に増加してしまうといった問題を解決した半導体装置の製造方法を提供する。  【解決手段】  トランジスタを構成要素とする半導体装置の製造方法において、半導体基板上に、トランジスタを形成し、このトランジスタの内、半導体装置のノイズ特性に支配的な影響を与えるトランジスタの端子に電荷放出のための配線を形成する。その後、半導体装置のノイズ特性に支配的な影響を与えるトランジスタの端子に別の配線を形成するため、金属膜のエッチングを行う。このエッチング工程で、トランジスタの端子に帯電する電荷を配線を通して放出しながら、別の配線を形成する。【選択図】  図１
2006278921.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを構成要素とする半導体装置の製造方法において、
半導体基板上に、前記トランジスタを形成する工程と、  
前記トランジスタの内、半導体装置のノイズ特性に支配的な影響を与えるトランジスタの端子に電荷放出のための配線を形成する工程と、
前記半導体装置のノイズ特性に支配的な影響を与えるトランジスタの端子に別の配線を形成するため、金属膜の成膜及びエッチングを行う際、該成膜及びエッチングにより前記トランジスタの端子に入射した電荷を、前記配線を通して放出しながら、前記別の配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線を有する半導体装置の製造方法に係り、特に電界効果型のＭＯＳ型あるいはＭＩＳ型トランジスタ等をその構成要素としている半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に用いられているＭＯＳ型あるいはＭＩＳ型トランジスタから発生するノイズは、一般に次式で与えられる。以下、ＭＯＳ型トランジスタを例にとり、説明する。
【数１】
2006278921.tif 000003
【０００３】
式（１）は、ＭＯＳ型トランジスタから発生するノイズを示す一般的な式であり、式（１）の右辺第一項はflickerノイズ（１／ｆノイズ）で、右辺第二項は、ＭＯＳ型トランジスタのthermalノイズである。ここで、ＣｏｘはＭＯＳ型トランジスタの単位面積あたりのゲート酸化膜容量、ＡｆとＫｆはＭＯＳ型トランジスタのノイズパラメータ、Ｗはゲート幅、Ｌはゲート長、ｋBはボルツマン乗数、Ｔは半導体装置の絶対温度、ｇｍはトランスコンダクタンスである。
【０００４】
また、ＭＯＳ型トランジスタがデプレッション型のｎチャネルＭＯＳ型トランジスタの場合には、ゲートにバイアス電圧を印加する必要が無いので、ＭＯＳ型トランジスタのノイズは、図１０に示す簡単な回路で測定できる。ＭＯＳ型トランジスタ１１のドレイン−ソース間の抵抗Ｒｄｓが、ドレイン抵抗１２（ＲD）に比べて大きい場合は、図１０に示す出力端子１３で観測されるノイズは、式（２）で与えられるようになる。
【０００５】
式（２）の右辺第一項は、flickerノイズがＭＯＳ型トランジスタ１１で、増幅されたものであり、同様に右辺第二項は、thermalノイズが、増幅されたものである。また、右辺第三項は、ドレイン抵抗１２から発生するthermalノイズである。したがって、図１０に示す出力端子１３で観測されるノイズは、式（３）に示すように周波数の１／ｆに比例するflickerノイズと、周波数に依存しないthermalノイズとに分けることができる。
【０００６】
実際に、図１０に示す回路構成において、ＭＯＳ型トランジスタ１１としてＶｔｈが−０.４２［Ｖ］のデプレッション型で、ゲート長Ｌ＝３μｍ、ゲート幅Ｗ＝６０μｍ、ゲート酸化膜１３ｎｍのＭＯＳ型トランジスタのノイズ測定結果を図１１に示す。ここで、測定条件は、電源電圧ＶＤＤ＝３Ｖ、ドレイン抵抗ＲD＝２.２ｋΩ、温度Ｔ＝３００Ｋである。ＭＯＳ型トランジスタ１１のｇｍは、この測定条件で、１.１ｍＳであった。これらの値より式（３）の右辺第二項のthermalノイズは、９.８×１０-9Ｖ／√Ｈｚとなる。このthermalノイズは、図１１に示すように周波数に依存せず、一定の値となる。flickerノイズは、１／ｆに比例するノイズであるので、図１１では、周波数の増加によって直線的に減少するノイズとなっている。図１１に示した測定例では、電源の５０Ｈｚの高調波がスペクトルに見られるが、flickerノイズとthermalノイズとを合わせたものが図１０の出力端子１３で観察されるノイズスペクトラムとなっていることがわかる。
【０００７】
この種のflickerノイズ等のノイズ特性については、たとえば非特許文献１に開示されている。
【非特許文献１】PAUL R.GRAY、PAUL J.HURST、STEPHEN H.LEWIS、ROBERT G.MEYER、「ANALYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUITS」、JOHN WILEY & SONS,INC.、２００１年、ｐ７４８−８０７
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したようにＭＯＳ型トランジスタのflickerノイズは、一般に式（１）の右辺第一項で示され、ゲート酸化膜中のトラップによって発生するといわれているが、そのメカニズムについては不明である。また、flickerノイズが、ＭＯＳ型トランジスタを構成するプロセスに依存するか否か、依存するとしたらどのようにすれば低減できるか等の情報については、ほとんど公表されていないのが現状である。
【０００９】
そこで、ＭＯＳ型トランジスタの電気的特性を決定するメタルプロセスであるＦＥＯＬ（Front End Of Line ）を同一の装置と条件で処理した同一ロットのウェハーで、ＭＯＳ型トランジスタのｇｍなどの電気的特性にほとんど影響をおよぼさないＭＯＳ型トランジスタに接続する配線を形成するＢＥＯＬ（Back End Of Line ）のメタルプロセスを変更し、flickerノイズの増減を調べたところ、ＢＥＯＬ（Back End Of Line ）のメタルプロセスに依存して増減することを見出した。
【００１０】
具体的には、ＭＯＳ型トランジスタのＦＥＯＬメタルプロセスと一層目までのメタルプロセスとを同一の装置と条件で処理した同一ロットのウェハーで、２層目（ＢＥＯＬ）のメタルプロセス条件を異なる設定としたメタルプロセスＡ、メタルプロセスＢの２種類のウェハーのノイズ特性の一例について以下に説明する。
【００１１】
ＭＯＳ型トランジスタは、Ｖｔｈが−０.４２[Ｖ]のデプレッション型でゲート長Ｌ＝３μｍ、ゲート幅Ｗ＝６０μｍ、ゲート酸化膜１３ｎｍとした。メタルプロセスの具体例を図１２に示す。なお、両プロセスにおいて同一条件となっている部分は省略している。図１２に示すように、プロセスＡは、メタル材料がＴｉ／ＡｌＣｕ／ＴｉＮ（厚さ２０ｎｍ／１μｍ／２２ｎｍ）、メタル成膜工程は、表面を清浄化するためＲＦ電力を印加したＲＦエッチングを行った後、各メタル材料を順にスパッタ法により形成、メタルエッチング工程は、ドライエッチングにより行った。一方プロセスＢは、メタル材料がＴｉ／ＡｌＳｉ（厚さ４０ｎｍ／１μｍ）、メタル成膜工程は、表面を清浄化するためＲＦ電力を印加したＲＦエッチングを行った後、各メタル材料を順にスパッタ法により形成、メタルエッチング工程は、ドライエッチングにより行った。
【００１２】
ノイズ特性の測定条件は、電源電圧ＶＤＤ＝３Ｖ、ドレイン抵抗ＲＤ＝２.２ｋΩ、温度Ｔ＝３００Ｋである。ＭＯＳ型トランジスタの電気的な特性は、ＦＥＯＬメタルプロセスと一層目までのメタルプロセスが同じであるので、同一特性である。特に図１０に示す回路構成で、電源電圧ＶＤＤ＝３Ｖ、ドレイン抵抗ＲＤ＝２.２ｋΩ、温度Ｔ＝３００Ｋの条件で測定したｇｍは、メタルプロセスＡとメタルプロセスＢとで差が無く、１.１ｍＳであった。したがって、式（３）の右辺第二項で示されるＭＯＳ型トランジスタ１１とドレイン抵抗１２から発生するthermalノイズは、９.８×１０-9Ｖ／√Ｈｚで、同じ値となる。
【００１３】
図１３には、メタルプロセスＡとメタルプロセスＢとしたＭＯＳ型トランジスタを上記条件で、図１０の測定回路で測定したノイズスペクトラムを示す。両者のｇｍは等しく、thermalノイズが、９.８×１０-9Ｖ／√Ｈｚで同一であるにもかかわらず、メタルプロセスＡでは、flickerノイズが増加していることがわかる。この結果は、トランジスタ特性を決定するＦＥＯＬを同じにしても、２層目（ＢＥＯＬ）のメタルプロセスによってノイズ特性が変動することを示す。
【００１４】
このようにflickerノイズがメタルプロセスに依存して増加する原因は、明らかではない。そこで、flickerノイズが２層目（ＢＥＯＬ）のメタルプロセスに依存して増加する原因について、実験により明らかにした内容ついて以下に説明する。
【００１５】
メタルプロセスは、通常、メタル成膜工程、マスク工程、メタルエッチング工程、そしてレジスト除去工程から成り立っている。この工程において、ノイズ特性に影響を与える可能性のあるプロセスは、メタル成膜工程とメタルエッチング工程である。そこで、メタルプロセスＡとメタルプロセスＢとを比較するため、メタル成膜工程とメタルエッチング工程の条件を比較することとした。まず、メタルの材料がＡｌＳｉ（Ｓｉ＝０.５ｗｔ％）とＡｌＣｕ（Ｃｕ＝１.０ｗｔ％）で、ＲＦエッチング及びメタルスパッタ条件、メタルエッチング条件とが異なっていることがわかる。そこで、これらの条件を図１４に示すように組み替えて、どの工程がflickerノイズの増減に寄与するか調べた。ノイズ特性の測定結果を図１５に示す。
【００１６】
ここで、測定回路は、これまでのノイズの測定系と同じ図１０に示す簡単な回路を採用し、ＭＯＳ型トランジスタとしては、Ｖｔｈが−０.４２[Ｖ]のデプレッション型、ゲート長Ｌ＝３ｕｍ、ゲート幅Ｗ＝６０ｕｍ、ゲート酸化膜１３ｎｍのｎチャネルＭＯＳ型トランジスタとした。測定条件は、電源電圧ＶＤＤ＝３Ｖ、ドレイン抵抗ＲＤ＝２.２ｋΩ、温度Ｔ＝３００Ｋとした。
【００１７】
図１５に示すように、６種類のプロセス条件の異なる場合であっても、ノイズ特性は２種類のグループに分かれていることがわかる。この２種類の違いは、メタル成膜工程が、一方がメタルプロセスＡであり、他方がメタルプロセスＢであった。すなわち、flickerノイズの増加は、メタルプロセスＡに特有のＲＦエッチング工程とＴｉスパッタ工程によることが推測される。
【００１８】
次に、ＲＦエッチング工程とＴｉスパッタ工程のどちらの影響が大きいかを調べるため、メタルプロセスＢに従い２層目メタルを作製したウェハーについて、メタルプロセスＡのＲＦエッチング工程を行うことで、ノイズ特性が変化するかを調べた。結果を図１６に示す。この場合も測定回路は、これまでのノイズの測定系と同じ図１０に示す簡単な回路を採用し、ＭＯＳ型トランジスタとしては、Ｖｔｈが−０.４２[Ｖ]のデプレッション型、ゲート長Ｌ＝３μｍ、ゲート幅Ｗ＝６０μｍ、ゲート酸化膜１３ｎｍのｎチャネルＭＯＳ型トランジスタとした。測定条件は、電源電圧ＶＤＤ＝３Ｖ、ドレイン抵抗ＲＤ＝２.２ｋΩ、温度Ｔ＝３００ｋとした。
【００１９】
図１６に示すように、メタルプロセスＢで作製したウェハーにメタルプロセスＡのＲＦエッチング工程を施すことで、ノイズ特性が増加していることがわかる。また増加したノイズ特性が、図１５に示す増加したノイズ特性とほぼ同じ特性となっていることから、ここで例示したメタルプロセスによるノイズ特性の増加は、ＲＦエッチング工程が支配的であると考えられる。
【００２０】
ここで、シリコンウェハー上のＭＯＳ型トランジスタは、ゲート端子、ソース端子、ドレイン端子、バックゲート端子がそれぞれ独立した構造となっていると、ｐｎジャンクションのようにビルトインポテンシャルを有し、それぞれにポテンシャルを有している。このため、ＲＦエッチング工程や、Ｔｉスパッタ工程等のプラズマ中の工程で電荷を持った粒子に曝されると、その電荷が、ＭＯＳ型トランジスタのゲート端子とバックゲート端子などのポテンシャル差によって、ＭＯＳ型トランジスタのゲート酸化膜やチャネル領域を流れようになると考えられる。その結果、ゲート酸化膜中のトラップの増加やチャネル中のパス等にダメージが入るため、メタルプロセス、特に今回例示したプロセスでは、ＲＦエッチング工程によってダメージを受けＭＯＳ型トランジスタのflickerノイズが増加していると推察される。
【００２１】
このように、従来の半導体装置では、ＭＯＳ型トランジスタの特性を同じになるようにＦＥＯＬを同じにしても、ＢＥＯＬであるメタルプロセスによって、flickerノイズが増加してしまうといった問題があった。この問題は、現在の半導体装置の製造プロセスのように、ＢＥＯＬでメタル層が６層などになった場合に、さらに深刻で、メタル層が増えるほどプロセス数が増える為、ノイズも増加してしまうことにつながる。
【００２２】
以上のような状況に鑑み、本発明は、メタルプロセス等における電荷を持った粒子によってノイズ特性が大幅に増加してしまうといった問題を解決した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記問題を解決するため本願発明は、トランジスタを構成要素とする半導体装置の製造方法において、半導体基板上に、前記トランジスタを形成する工程と、前記トランジスタの内、半導体装置のノイズ特性に支配的な影響を与えるトランジスタの端子に電荷放出のための配線を形成する工程と、前記半導体装置のノイズ特性に支配的な影響を与えるトランジスタの端子に別の配線を形成するため、金属膜の成膜及びエッチングを行う際、該成膜及びエッチングにより前記トランジスタの端子に入射した電荷を、前記配線を通して放出しながら、前記別の配線を形成する工程とを含むことを特徴とするものである。  
【発明の効果】
【００２４】
本発明の半導体装置では、半導体装置のノイズ特性に支配的な影響を及ぼすトランジスタのゲート端子やドレイン端子等からウェルや基板等に、電荷を逃がすような構成としている。このような構成とすることで、例えばメタルプロセス中のＲＦエッチング時のプラズマ等による電荷を有した粒子によってＭＯＳ型トランジスタの端子に加わる電荷をウェルや基板等に逃がすことができるようになる。このような製造方法を採用することで、例示したＲＦエッチング等のプラズマプロセスによって増加するflickerノイズの増加を抑圧し、半導体装置のノイズ特性の向上を図ることができるようになる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明について説明する。図１は本発明に係る半導体装置の製造方法の説明図である。まず、半導体プロセスのＦＥＯＬ工程によってＭＯＳ型トランジスタ１１とトランジスタのゲート端子からソース端子を通じてウエルに電荷を逃がすようにするためのｎ+／ｐ ウエルダイオード４０を作製する。ここでＭＯＳ型トランジスタ１１は、半導体装置中においてノイズ特性に影響を及ぼすトランジスタである。図において１０１はゲート端子、１０２はドレイン端子、１０３はソース端子、１０４はバックゲート端子、１０５はアノード端子、１０６はカソード端子である。
【００２６】
層間絶縁膜を形成し、必要なコンタクトホールを形成した後、ＭＯＳ型トランジスタ１１のゲート端子１０１からソース端子１０３を通じて、ｎ+／ｐ ウエルダイオード４０が形成されているウエルに電荷を逃がすための配線を形成する。図２は配線を形成した後の平面図である。ＭＯＳ型トランジスタ１１のゲート端子１０１とｎ+／ｐ ウエルダイオード４０のカソード端子１０６が第１の配線１０７で接続され、ソース端子１０３、バックゲート端子１０４とアノード端子１０５が第２の配線１０８で接続された構造となっている。このような半導体装置は、図３に等価回路を示すような構造となる。
【００２７】
その後、通常のプロセスフローに従い、層間絶縁膜を形成し、ビアホールの形成を行いさらにその後、上層の配線メタルを形成する。ここで、配線のための金属膜のエッチングを行う際、プラズマ等を用いるエッチングにより配線金属膜に帯電する電荷は、先に形成した第１の配線１０７、あるいは第２の配線１０８を通して放出しながら、配線金属膜をエッチングすることになる。
【００２８】
このように半導体装置中におけるノイズ特性に影響を及ぼすＭＯＳ型トランジスタ１１とそのゲート端子１０１からソース端子１０３を通じてウエルに電荷を放出するｎ+／ｐ ウエルダイオード４０とが接続されている状態とすることにより、ソース端子１０３及びバックゲート端子１０４に電荷をバイパスできるようになるため、ＭＯＳ型トランジスタ１１のゲート端子１０１に加わる電荷によるダメージを低減でき、ＭＯＳ型トランジスタ１１単体のflickerノイズの増加を抑制できることになる。
【００２９】
上記した半導体装置の製造方法では、ゲート端子１０１にのみ電荷を逃がすためｎ+／ｐ ウエルダイオード４０を接続した例を示したが、さらに図４に等価回路を示すように、ドレイン端子１０２にも電荷を逃がすための素子を接続してもよい。図４において、２５は電荷を逃がすための素子、２６はその端子である。
【００３０】
ＭＯＳ型トランジスタのflickerノイズは、ゲート酸化膜中でのトラップやチャネル中の散乱が原因であるため、ゲート端子１０１だけでなくドレイン端子１０２とソース端子１０３間にもＲＦエッチング工程や、メタルスパッタ等のプラズマ中の工程での電荷を持った粒子によるダメージを回避することが必要となる。このような理由から、図４に示すようにドレイン端子１０２とソース端子１０３間にも電荷を逃がすための素子２５を接続する構成とすることで、ドレイン端子１０２とソース端子１０３間に流れる電荷を逃がすための素子２５からドレイン端子１０３を通してウエルに放出することで、ノイズ特性をさらに向上させることができる。
【００３１】
また図４では、ゲート端子１０１とバックゲート端子１０４とを接続していない構造となっている。これは、半導体装置中でＭＯＳ型トランジスタを使用する際、ソース端子１０３とバックゲート端子１０４とを接続せずに使用する場合があるので、その場合の接続例を示したものである。このような接続であっても、ゲート端子１０１に印加される電荷は、ゲート端子１０１に接続された電荷を逃がすための素子２５、ソース端子１０３を通って、最終的にウエルへ放出されることになる。
【００３２】
図５には、本発明による方法で作製した半導体装置の一例を示した。電荷を逃がすための素子を備えたflickerノイズ特性に影響を及ぼすＭＯＳ型トランジスタ１７とflickerノイズ特性に影響を及ぼさないＭＯＳ型トランジスタ１５、ダイオード１６、抵抗１８等で半導体装置の主要部分を記載している。図５に示すように、flickerノイズ特性に影響を及ぼさないＭＯＳ型トランジスタ１５には、電荷を逃がすための素子２５を備える必要は無く、flickerノイズに影響を及ぼすＭＯＳ型トランジスタ１７のみに電荷を逃がすための素子２５を備えている。このような構成とすることで、半導体装置を構成する素子数を減らし、必要最小限のサイズで半導体装置を構成できるようになる。
【００３３】
なお、半導体装置の主要部分は、従来の半導体装置と同様に、ＥＳＤによる半導体装置の破壊及び特性の劣化を防ぐため、入出力端子にＥＳＤに対する保護素子１９(ＥＳＤＰ:Electrostatic Discharge Protection)を接続することも可能である。
【００３４】
また、本発明の電荷を逃がすための素子２５と、保護素子１９との大きな違いは、本発明の電荷を逃がすための素子２５は、半導体装置内に存在するflickerノイズに影響を及ぼすＭＯＳ型トランジスタ１７それぞれに備えられている点である。また電荷を逃がすための素子２５は、保護素子１９のような強力なダメージから半導体装置を保護するためのものではなく、ｇｍ等の他の電気的特性には影響を及ぼさない半導体装置の製造プロセスで、flickerノイズといった非常に敏感な特性の増加を抑えるといった点で大きく異なっている。以下、本発明の実施例について詳細に説明する。
【実施例１】
【００３５】
図６は、電荷を逃がすための素子２５としてアンチパラレルダイオード５０をflickerノイズに影響を及ぼすＭＯＳ型トランジスタ１１のゲート端子１０１とソース端子１０３間に、またドレイン端子１０２とソース端子１０３間に接続した例を示す。このアンチパラレルダイオード５０は、ｎ+層とｐウエル、ｐ+層とｎウエルで構成することができ、ジャンクションのサイズつまりｎ+層やｐ+層のサイズが１００μｍ2以下でも十分に電荷をウエルに放出する。プロセスによっては、１０μｍ2以下のサイズでも十分な効果をえることができる。本実施例では、アンチパラレルダイオード５０のジャンクションサイズを１００μｍ2とした。このアンチパラレルダイオード５０は、入力信号が１０ｍＶ以下の小信号領域では、数ＴΩ程度の等価抵抗値を有するインピーダンス素子として振舞う。また、入力として１００ｍＶ以上の高い電圧が印加されると、ダイオードの特性により指数関数的に電流を流すようになり、非常に低い抵抗値を持つようになる。したがって、メタル成膜工程でＭＯＳ型トランジスタ１１のゲート端子１０１やドレイン端子１０２にプラズマ等の電荷によるダメージが加わった場合でも、アンチパラレルダイオード５０によってソース端子１０３に電荷がバイパスされ、ウエルに放出されるようになる。
【００３６】
ここで、アンチパラレルダイオード５０を採用したため、ＭＯＳ型トランジスタ１１のゲート端子１０１とドレイン端子１０２に、正と負の両方のエネルギー（電荷）が印加された場合でも、上述したような効果が得られる。このように、電荷を逃がすための素子２５として端子間にアンチパラレルダイオード５０を接続することで、メタル成膜工程において印加される正と負の両方のエネルギーによるダメージからＭＯＳ型トランジスタ１１を保護できるようになる。ここで、ダイオードの数は、図７に示すように複数個接続して、回路構成から要求されるバイアス電圧を確保するようにすることも可能である。このような構成としても、メタル成膜工程での電荷によるダメージから保護する機能は、同一である。
【実施例２】
【００３７】
図８は、電荷を逃がすための素子２５としてアンチパラレルダイオード５０とｇｇ−ｎＭＯＳ(Gate Granded-n type MOS)３０をflickerノイズに影響を及ぼすＭＯＳ型トランジスタ１１に接続した例である。ＭＯＳ型トランジスタ１１のゲート端子１０１とソース端子１０３間にｎ+層とｐウエル、ｐ+層とｎウエルで構成され、面積がそれぞれ１００μｍ2のダイオード対から成るアンチパラレルダイオード５０を一層目のメタルで接続されている。ｇｇ−ｎＭＯＳ３０も一層目メタルで、ドレイン端子１０２とソース端子１０３間に接続されている。
【００３８】
ここでｇｇ−ｎＭＯＳ３０は、過大な負荷信号が加わった場合にトランジスタのブレイクダウン特性によって電流がソース端子１０３に流れるような素子である。この現象により、ドレイン端子１０２で電圧降下が生じ、ドレイン端子１０２に加わる電界が減少し、半導体装置の破壊を防ぐことができる。このようにブレイクダウン特性を有する保護素子は、ブレイクダウンしていない状態では、動作していないためノイズ特性に影響を及ぼさず、本発明の目的であるノイズ特性の改善に寄与する。
【００３９】
図８に示すような構成のＭＯＳ型トランジスタ１１のノイズ特性について以下に示す条件で測定した。ここで、メタル成膜工程としては、flickerノイズが増加するメタルプロセスＡを採用した。また、測定回路として、これまでのノイズ特性の測定系と同じ図１０に示す簡単な回路を採用し、ＭＯＳ型トランジスタとしては、Ｖｔｈが−０.４２[Ｖ]のデプレッション型、ゲート長Ｌ＝３μｍ、ゲート幅Ｗ＝６０μｍ、ゲート酸化膜１３ｎｍのｎチャネルＭＯＳ型トランジスタとした。測定条件は、電源電圧ＶＤＤ＝３Ｖ、ドレイン抵抗ＲＤ＝２.２ｋΩ、温度Ｔ＝３００Ｋとした。さらに、ｇｇ−ｎＭＯＳ３０は、Ｖｔｈを０.３Ｖとし、サイズは、ＥＳＤ耐性として、ＨＢＭ（Human Body Model）で約１０ｋＶに耐えることができるＬ＝０.８μｍ、Ｗ＝１２００μｍとした。このような大きなサイズのｇｇ−ｎＭＯＳ ３０を採用したのは、ｇｇ−ｎＭＯＳ ３０によってノイズ特性に影響が無いことを示すためである。
【００４０】
測定の結果、電荷を逃がすための素子であるアンチパラレルダイオード５０とｇｇ−ｎＭＯＳ３０を備えることで、ノイズ特性が向上したことが確認された。なお、２層目のメタルで電荷を逃がすための素子を配線した場合、電荷を逃がすための素子が付いていないＭＯＳ型トランジスタのノイズ特性である図１３のメタルプロセスＡと同一の特性となっていることも確認された。これらの結果から、２層目のメタルプロセスＡによってダメージを受けているため、電荷を逃がすための素子であるアンチパラレルダイオード５０とｇｇ−ｎＭＯＳ３０備えていても、その配線工程を２層目のメタルと同時にしたのでは、ノイズが増加してしまうことがわかった。
【００４１】
また、１層目メタルで、電荷を逃がす素子であるアンチパラレルダイオード５０とｇｇ−ｎＭＯＳ３０を配線したノイズ特性は、２層目で配線したものよりも十分にノイズ特性が低くなっていることが確認された。この結果より、１層目で配線したアンチパラレルダイオード５０とｇｇ−ｎＭＯＳ３０が２層目メタルプロセスから受けるダメージを抑圧していることがわかった。さらに、１層目メタルでアンチパラレルダイオード５０のみをゲート端子１０１とソース端子１０３に接続したＭＯＳ型トランジスタのノイズ特性は、アンチパラレルダイオード５０とｇｇ−ｎＭＯＳ３０を１層目メタルで配線したＭＯＳ型トランジスタよりもノイズが、ほんのわずかであるが高い結果となった。しかし、ｇｇ−ｎＭＯＳ３０だけを接続した場合よりもノイズ特性が低くなっていた。
【００４２】
これはflickerノイズが、酸化膜中のキャリアのトラップに起因しているため、ゲート端子１０１に印加されるダメージによって増加する分が支配的であることが原因であると推察される。また、ＭＯＳ型トランジスタ１１が、ソース端子１０３とドレイン端子１０２が同じ構成で、ウエルで接続されているため、メタルプロセスによるダメージが印加されてもドレイン端子１０２とソース端子１０３が同電位に保たれるように働くことも一因であると思われる。
【００４３】
この結果より、図９に示すようにＭＯＳ型トランジスタ１１のゲート端子１０１とソース端子１０３に、電荷を逃がすための素子であるアンチパラレルダイオード５０挿入するだけでもメタルプロセスによってflickerノイズが増加することを抑制できるようになる。
【００４４】
以上本発明の実施例について説明したが、本発明は上記実施例に限定されるものでないことは言うまでもない。例えば、１層目メタルによって電荷を逃がすための素子であるアンチパラレルダイオード５０とｇｇ−ｎＭＯＳ３０とを接続した例を示したが、メタル層よりも前のプロセスであるポリシリコン層を用いて配線すると、よりメタルプロセスによるダメージを低減するようになることは明らかである。したがって、なるべく次のプロセスのダメージを受けないようにポリシリコン層などの前のプロセスで配線することが望ましい。また、トランジスタとしては、ｎチャネルのＭＯＳ型トランジスタの他、ｐチャネルＭＯＳ型トランジスタやＭＩＳ型トランジスタ、バイポーラトランジスタ、ＪＦＥＴ、又はそれらの組み合わせで構成した半導体装置についても適用可能であるのはいうまでもない。
【００４５】
さらに、電荷を逃がすための素子を接続するＭＯＳ型トランジスタは、図５に示すように１個である必要は無く、例えばオペアンプの差動アンプであればその差動対となっている２つのトランジスタそれぞれに接続することで半導体装置のflickerノイズの増加を抑圧できるようになる。さらに、オペアンプを例に取れば、差動アンプの負荷となっているトランジスタもノイズに寄与することからこのトランジスタにも同様に接続しておく必要がある。このように、半導体装置中でflickerノイズに影響を及ぼす、すべてのトランジスタに電荷を逃がすための素子をポリシリコン層や１層目のメタルで配線し接続することで、その後のプロセスによるflickerノイズの増加を抑圧できるようになる。
【００４６】
上記の例では、より前の工程で電荷を逃がすための素子を接続することで、その後のプロセスでのダメージを回避することについて述べた。しかし、素子を接続するといった方法だけに限定したものでなく、プロセス中に電荷を逃がす方法であれば素子等を接続する必要は無く、半導体装置の製造装置でこのような構造を実現することの方が望ましい。
【００４７】
今回、発明が解決しようとする課題でも述べたように、プロセスによるflickerノイズの増加といった現象は、これまで把握されておらず、半導体装置のノイズ特性を低減する上で見落とされていた問題であった。これは、ノイズスペクトルのウェハーでの測定が難しく、プロセスとの関係がどのようになっているか等はほとんど調べられていなかったためである。またノイズメータなどで計測した場合は、ノイズ電力としてノイズを求めるため、flickerノイズはその周波数帯が低く、ほんのわずかノイズ電力が高くなる程度にしか計測できなかったことも、解決方法を提示するに至らなかった原因である。これに対し、本発明は、プロセスごとに異なるノイズスペクトルの測定結果から、flickerノイズの本質を見極め、ノイズ特性のプロセスによる変動の問題についての解決手段を示した非常に有効な発明を提案するものである。
【図面の簡単な説明】
【００４８】
【図１】本発明の半導体装置の製造方法の説明図である。
【図２】本発明の半導体装置の製造方法の説明図である。
【図３】電荷を逃がすための素子を接続したＭＯＳ型トランジスタの等価回路の説明図である。
【図４】電荷を逃がすための素子を接続した別のＭＯＳ型トランジスタの等価回路の説明図である。
【図５】本発明により作製した半導体装置の説明図である。
【図６】第１の実施例を説明する電荷を逃がすための素子を接続したＭＯＳ型トランジスタの等価回路図である。
【図７】第１の実施例で電荷を逃がすための素子を接続した別のＭＯＳ型トランジスタの説明図である。
【図８】第２の実施例で電荷を逃がすための素子を接続したＭＯＳ型トランジスタの等価回路の説明図である。
【図９】本発明の別の実施例で電荷を逃がすための素子を接続したＭＯＳ型トランジスタの説明図である。
【図１０】ノイズ特性を測定する回路の一例を説明する図である。
【図１１】図１０に示す回路で測定したノイズ特性を説明する図である。
【図１２】メタルプロセスの具体例を説明する図である。
【図１３】メタルプロセスに依存するノイズ特性を説明する図である。
【図１４】２層目メタルプロセスに依存するノイズ特性を説明する図である。
【図１５】２層目メタルプロセスのフローでどのプロセスがノイズの増加に寄与するかを説明する図である。
【図１６】メタルプロセスＡのＲＦエッチング工程でノイズが増加することを説明する図である。
【符号の説明】
【００４９】
１１；ＭＯＳ型トランジスタ、１２；ドレイン抵抗、１３；出力端子、１４；ＧＮＤ、
１５；flickerノイズに影響を及ぼさないＭＯＳトランジスタ、１６；ダイオード、
１７；電荷を逃がすための素子を備えたflickerノイズに影響を及ぼすＭＯＳトランジスタ、１８；抵抗、１９；保護素子、
２５；電荷を逃がすための素子、２６；電荷を逃がすための素子の端子、
１０１；ゲート端子、１０２；ドレイン端子、１０３；ソース端子、
１０４；バックゲート端子、１０５；アノード端子、１０６；カソード端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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