(57)【要約】【課題】高誘電率材料からなるゲート絶縁膜であっても、しきい値電圧がシフトすることがない半導体装置及びその製造方法を提供する【解決手段】シリコン基板１０とＨｉｇｈ−ｋゲート絶縁膜１８との間にシリコン窒化膜１６からなる透過防止膜を挿入してＨｉｇｈ−ｋゲート絶縁膜１８から酸素が欠損するのを防止すると共に、ゲート電極層２０の成膜後に酸素アニールを行って酸素を補うようにする。透過防止膜であるシリコン窒化膜１６はシリコン酸窒化膜１７となるが膜厚が変化せず、トランジスタの性能を低下させることなく、Ｈｉｇｈ−ｋゲート絶縁膜１８の酸素欠損による特性劣化を防止する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたシリコン酸窒化膜と、
前記シリコン酸窒化膜上に形成された高誘電率材料からなる高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極層と
前記半導体基板に形成されたソース領域及びドレイン領域と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記高誘電率ゲート絶縁膜の高誘電率材料は、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＯＮ、Ｔａ２Ｏ５、ＴａＯＮ、ＺｒＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ａｌ２Ｏ３、又は、ＡｌＯＮである
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記シリコン酸窒化膜の膜厚は、０．５〜１．０ｎｍであり、
前記高誘電率ゲート絶縁膜の膜厚は、０．５〜３．０ｎｍである
ことを特徴とする半導体装置。
【請求項４】
半導体基板に形成されたトランジスタを有する半導体装置の製造方法であって、
前記半導体基板上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に高誘電率材料からなる高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極層を形成する工程と、
前記シリコン窒化膜と前記高誘電率ゲート絶縁膜と前記ゲート電極層とをパターニングしてゲート積層体を形成する工程と、
前記ゲート積層体をマスクとして、前記半導体基板に接合領域を形成する工程とを有し、
前記ゲート電極層を形成する工程より後の所定時期に、酸化雰囲気中で熱処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、
前記半導体基板上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に高誘電率材料からなる高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極層を形成する工程と、
前記シリコン窒化膜と前記高誘電率ゲート絶縁膜と前記ゲート電極層とをパターニングして、前記第１の領域に第１のゲート積層体を形成し、前記第２の領域に第２のゲート積層体を形成する工程と、
前記第１のゲート積層体をマスクとして、前記半導体基板の第１の領域に第１の接合領域を形成し、前記第２のゲート積層体をマスクとして、前記半導体基板の第２の領域に第１の接合領域を形成する工程とを有し、
前記ゲート電極層を形成する工程より後の所定時期に、酸化雰囲気中で熱処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５記載の半導体装置の製造方法において、
前記熱処理する工程は、前記ゲート電極層を形成する工程の直後に行う
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項４又は５記載の半導体装置の製造方法において、
前記熱処理する工程は、前記ゲート積層体を形成する工程の直後に行う
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項４乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記高誘電率ゲート絶縁膜の高誘電率材料は、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＯＮ、Ｔａ２Ｏ５、ＴａＯＮ、ＺｒＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ａｌ２Ｏ３、又は、ＡｌＯＮである
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項４乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン窒化膜の膜厚は、０．５〜１．０ｎｍであり、
前記高誘電率ゲート絶縁膜の膜厚は、０．５〜３．０ｎｍである
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化及び高速化の技術進歩に伴い、ＭＯＳＦＥＴの微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大等の問題が顕在化してくる。
【０００３】
この問題を抑制するために、ＨｆＯ２、Ｔａ２Ｏ５等の高誘電率材料を用いたゲート絶縁膜（以下「Ｈｉｇｈ−ｋゲート絶縁膜」という）を用いて、物理的膜厚を確保しながらも薄い容量換算膜厚（ＣＥＴ：Capacitance Equivalent oxide Thickness）を実現する試みがなされている。
【特許文献１】特開２００３−３０３８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ゲート絶縁膜としてＨｉｇｈ−ｋゲート絶縁膜を用い、その上に、例えば、ポリシリコンからなるゲート電極を形成した場合、トランジスタのしきい値電圧がシフトして設計値通りとはならないという問題があった。
【０００５】
本発明の目的は、高誘電率材料からなるゲート絶縁膜であっても、しきい値電圧がシフトすることがない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
ゲート絶縁膜としてＨｉｇｈ−ｋゲート絶縁膜を用いた場合、上述したように、トランジスタのしきい値電圧がシフトして設計値通りとはならない。これはＨｉｇｈ−ｋゲート絶縁膜中の酸素が成膜後の処理により欠損することが原因であると考えられる。
【０００７】
そこで、Ｈｉｇｈ−ｋゲート絶縁膜からの酸素欠損を防止するために、例えば、シリコン基板とＨｉｇｈ−ｋゲート絶縁膜との間に酸素透過を防止する透過防止膜を挿入する試みがなされている。
【０００８】
しかしながら、透過防止膜の膜厚が厚いとトランジスタの性能が低下してしまい、透過防止膜の膜厚が薄いと酸素の透過を十分に防止することができない。
【０００９】
また、例えば、ポリシリコンからなるゲート電極の成膜後に酸化雰囲気アニールを行うことにより、Ｈｉｇｈ−ｋゲート絶縁膜の酸素の欠損を補おうとする試みがなされている。
【００１０】
しかしながら、酸素の欠損を補うために酸化雰囲気アニールを行うと、シリコン基板とＨｉｇｈ−ｋゲート絶縁膜の界面にあるシリコン酸化膜の膜厚が増加してしまい、ゲート絶縁膜の容量換算膜厚（ＣＥＴ）が増加してしまう。
【００１１】
本願発明者等は、上記課題を解決するために鋭意研究した結果、シリコン基板とＨｉｇｈ−ｋゲート絶縁膜との間にシリコン窒化膜からなる透過防止膜を挿入してＨｉｇｈ−ｋゲート絶縁膜から酸素が欠損するのを防止すると共に、ゲート電極層の成膜後に酸素アニールを行って酸素を補うようにすれば、透過防止膜であるシリコン窒化膜はシリコン酸窒化膜となり膜厚が変化せず、トランジスタの性能を低下させることなく、Ｈｉｇｈ−ｋゲート絶縁膜の酸素欠損による特性劣化を防止することができることに想到した。
【００１２】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成されたシリコン酸窒化膜と、前記シリコン酸窒化膜上に形成された高誘電率材料からなる高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に形成されたゲート電極層と前記半導体基板に形成されたソース領域及びドレイン領域とを有することを特徴とする。
【００１３】
本発明の一態様による半導体装置の製造方法は、半導体基板に形成されたトランジスタを有する半導体装置の製造方法であって、前記半導体基板上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に高誘電率材料からなる高誘電率ゲート絶縁膜を形成する工程と、前記高誘電率ゲート絶縁膜上にゲート電極層を形成する工程と、前記シリコン窒化膜と前記高誘電率ゲート絶縁膜と前記ゲート電極層とをパターニングしてゲート積層体を形成する工程と、前記ゲート積層体をマスクとして、前記半導体基板に接合領域を形成する工程とを有し、前記ゲート電極層を形成する工程より後の所定時期に、酸化雰囲気中で熱処理する工程を更に有することを特徴とする。
【００１４】
本発明の一態様による半導体装置の製造方法は、半導体基板の第１の領域に形成されたｐ型トランジスタと、該半導体基板の第２の領域に形成されたｎ型トランジスタからなる半導体装置の製造方法であって、前記半導体基板上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に高誘電率材料からなる高誘電率ゲート絶縁膜を形成する工程と、  前記高誘電率ゲート絶縁膜上にゲート電極層を形成する工程と、前記シリコン窒化膜と前記高誘電率ゲート絶縁膜と前記ゲート電極層とをパターニングして、前記第１の領域に第１のゲート積層体を形成し、前記第２の領域に第２のゲート積層体を形成する工程と、前記第１のゲート積層体をマスクとして、前記半導体基板の第１の領域に第１の接合領域を形成し、前記第２のゲート積層体をマスクとして、前記半導体基板の第２の領域に第１の接合領域を形成する工程とを有し、前記ゲート電極層を形成する工程より後の所定時期に、酸化雰囲気中で熱処理する工程を更に有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、高誘電率材料からなるゲート絶縁膜であっても、トランジスタの性能を低下させることなく、高誘電率材料からなるゲート絶縁膜の酸素欠損による特性劣化を防止して、しきい値電圧がシフトすることがない半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１６】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図５を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図であり、図２乃至図４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１７】
（半導体装置）
本実施形態による半導体装置の構造について図１を用いて説明する。
【００１８】
本実施形態の半導体装置は、ｎ型ウェル領域１４ａに形成されたｐ−ＭＯＳトランジスタ１１ａと、ｐ型ウェル領域１４ｂに形成されたｎ−ＭＯＳトランジスタ１１ｂとから構成されている。ｎ型ウェル領域１４ａとｐ型ウェル領域１４ｂは、シリコン基板１０に素子分離領域１２により画定されている。
【００１９】
ｎ型ウェル領域１４ａ上には、約０．５〜１ｎｍ厚のシリコン酸窒化膜１７が形成されている。シリコン酸窒化膜１７上には高誘電率材料であるＨｆＯ２からなる約１〜３ｎｍ厚のＨｉｇｈ−ｋゲート絶縁膜１８が形成されている。シリコン酸窒化膜１７とＨｉｇｈ−ｋゲート絶縁膜１８とがゲート絶縁膜として機能する。
【００２０】
Ｈｉｇｈ−ｋゲート絶縁膜１８上にはポリシリコンからなる約５０〜２００ｎｍ厚のゲート電極２０が形成されている。シリコン酸窒化膜１７、Ｈｉｇｈ−ｋゲート絶縁膜１８及びゲート電極２０からなるゲート積層体の側壁には約１０〜１００ｎｍ厚の側壁絶縁膜３０が形成されている。
【００２１】
ｎ型ウェル領域１４ａには、ゲート電極２０に整合してｐ型の浅い接合領域２４ａが形成され、ゲート電極２０及び側壁絶縁膜３０に整合してｐ型の深い接合領域３２ａが形成されている。ｐ型の浅い接合領域２４ａとｐ型の深い接合領域３２ａをソース領域及びドレイン領域としたＬＤＤ（Lightly Doped Drain）構造のｐ−ＭＯＳトランジスタ１１ａを構成している。
【００２２】
ｐ型ウェル領域１４ｂ上には、約０．５〜１ｎｍ厚のシリコン酸窒化膜１７が掲載されている。シリコン酸窒化膜１７上には高誘電率材料からなる約０．５〜３ｎｍ厚のＨｉｇｈ−ｋゲート絶縁膜１８が形成されている。シリコン酸窒化膜１７とＨｉｇｈ−ｋゲート絶縁膜１８とがゲート絶縁膜として機能する。
【００２３】
Ｈｉｇｈ−ｋゲート絶縁膜１８上にはポリシリコンからなる約５０〜２００ｎｍ厚のゲート電極２０が形成されている。シリコン酸窒化膜１７、Ｈｉｇｈ−ｋゲート絶縁膜１８及びゲート電極２０からなるゲート積層体の側壁には約１０〜１００ｎｍ厚の側壁絶縁膜３０が形成されている。
【００２４】
ｐ型ウェル領域１４ｂには、ゲート電極２０に整合してｎ型の浅い接合領域２４ｂが形成され、ゲート電極２０及び側壁絶縁膜３０に整合してｎ型の深い接合領域３２ｂが形成されている。ｎ型の浅い接合領域２４ｂとｎ型の深い接合領域３２ｂをソース領域及びドレイン領域としたＬＤＤ（Lightly Doped Drain）構造のｎ−ＭＯＳトランジスタ１１ｂを構成している。
【００２５】
なお、Ｈｉｇｈ−ｋゲート絶縁膜１８を構成する高誘電率材料としては、ＨｆＯ２の他に、例えば、ＨｆＳｉＯｘ、ＨｆＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＯＮ等の他のＨｆ系高誘電率材料や、Ｔａ２Ｏ５、ＴａＯＮ等のＴａ系高誘電率材料、ＺｒＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ等のＺｒ系高誘電率材料、Ａｌ２Ｏ３、ＡｌＯＮ等のＡｌ系高誘電率材料等でもよい。
【００２６】
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図２乃至図５を用いて説明する。
【００２７】
まず、図２（ａ）の工程では、シリコン基板１０にＳＴＩ（Shallow Trench Isolation）法により素子分離領域１２を形成する。具体的には、シリコン基板１０のトレンチエッチングによりトレンチを形成し、トレンチの内壁の熱酸化、ＣＶＤ法によるシリコン酸化膜の充填を行い、次いでＣＭＰ法による平坦化を行い、素子分離領域１２を形成する。
【００２８】
なお、シリコン基板１０は、バルク基板でもＳＯＩ（Silicon On Insulator）基板でもよい。ＳＯＩ基板を用いることにより、後の工程で形成されるソース／ドレイン領域と基板との間に生じる空乏層による寄生容量を低減して、トランジスタの動作速度を向上することができる。また、ＳＴＩ法は公知の方法を用いる。
【００２９】
図２（ａ）の工程では、さらに、イオン注入法によりシリコン基板１０のｐ−ＭＯＳ領域にＡｓ＋、Ｐ＋などのｎ型不純物イオンを打込み、ｎ−ＭＯＳ領域にＢ＋、ＢＦ2＋などのｐ型不純物イオンを打込み、それぞれｎ型ウェル領域１４ａ、ｐ型ウェル領域１４ｂを形成する。
【００３０】
次いで、図２（ｂ）の工程では、シリコン基板１０表面のシリコン自然酸化膜（図示せず）をＨＦ（ふっ酸）処理により除去し、ＣＶＤ法、直窒化法、あるいは、スパッタ法により、例えば、約０．５〜１ｎｍ厚のシリコン窒化膜１６を形成する。
【００３１】
具体的には、ＣＶＤ法では、シリコン原料と窒化ガス雰囲気もしくは窒素プラズマ雰囲気にさらすことによってシリコン窒化膜１６を形成する。このとき、シリコン基板の温度を室温より高くすることが望ましい。
【００３２】
また、スパッタ法では、窒素雰囲気中でシリコン原料をスパッタすることによりシリコン窒化膜１６を形成する。
【００３３】
次いで、図２（ｃ）の工程では、更に、シリコン窒化膜１６上に、ＣＶＤ法、あるいは、スパッタ法により、例えば、約１〜３ｎｍ厚の高誘電率材料のＨｆＯ２からなるＨｉｇｈ−ｋゲート絶縁膜１８を形成する。
【００３４】
具体的には、ＣＶＤ法では、たとえば基板温度を２００℃以上にした後、Ｈｆ原料とＳｉ原料と酸化ガス、窒化ガスを同時に又は交互に供給することによりＨｉｇｈ−ｋゲート絶縁膜１８を形成する。
【００３５】
また、スパッタ法では、たとえば窒素雰囲気中もしくは酸素雰囲気中でシリコン原料およびＨｆ原料をスパッタすることによりＨｉｇｈ−ｋゲート絶縁膜１８を形成する。
【００３６】
なお、Ｈｉｇｈ−ｋゲート絶縁膜１８を構成する高誘電率材料としては、ＨｆＯ２の他に、例えば、ＨｆＳｉＯｘ、ＨｆＯＮ、ＨｆＡｌＯｘ、ＨｆＡｌＯＮ、ＨｆＯＮ等の他のＨｆ系高誘電率材料や、Ｔａ２Ｏ５、ＴａＯＮ等のＴａ系高誘電率材料、ＺｒＯ、ＺｒＳｉＯ、ＺｒＳｉＯＮ等のＺｒ系高誘電率材料、Ａｌ２Ｏ３、ＡｌＯＮ等のＡｌ系高誘電率材料等でもよい。
【００３７】
次いで、図３（ａ）の工程では、更に、Ｈｉｇｈ−ｋゲート絶縁膜１８上に、ＣＶＤ法により、約５０〜２００ｎｍ厚のノンドープのポリシリコン膜２０（後にゲート電極となる）を形成する。
【００３８】
具体的には、例えば減圧ＣＶＤ法により、チャンバー内圧力を１０〜５０Ｐａ、基板温度を６００〜６５０℃の範囲で加熱して、モノシランガスを流量５０〜３００ｓｃｃｍ、５〜６０分間流して、厚さ５０〜２００ｎｍのポリシリコン膜２０を形成する。ＰＨ3ガス等を混合して、Ｐ＋やＢ＋をドープしたドープトポリシリコン膜を形成してもよい。
【００３９】
次いで、図３（ｂ）の工程では、酸素アニールを行う。
【００４０】
具体的には、チャンバー内圧力を１〜１００Ｐａ、基板温度を２００〜１０００℃の範囲で加熱して、酸素ガスと不活性ガス（たとえば窒素）との混合ガスを流量１０〜１０００ｓｃｃｍ、５秒〜１０分間流して、Ｈｉｇｈ−ｋゲート絶縁膜１８の酸素アニールを行う。なお、チャンバー内圧力を３０Ｐａとし、基板温度を６００℃に加熱し、酸素ガスと不活性ガス（たとえば窒素）との混合ガスを流量３００ｓｃｃｍで３００秒流して、Ｈｉｇｈ−ｋゲート絶縁膜１８の酸素アニールを行うことが望ましい。
【００４１】
これにより、Ｈｉｇｈ−ｋゲート絶縁膜１８に対して欠損した酸素を補う。シリコン基板１０と、Ｈｉｇｈ−ｋゲート絶縁膜１８との間には透過防止膜としてシリコン窒化膜１６が形成されているので、Ｈｉｇｈ−ｋゲート絶縁膜１８からシリコン基板１０に酸素が透過して抜けることがない。
【００４２】
また、酸素アニールにより、シリコン窒化膜１６はシリコン酸窒化膜１７となるが、シリコン酸窒化膜１７となっても膜厚が変化しないので、トランジスタとしてのしきい値電圧の変化等の特性劣化を引き起こすことがない。
【００４３】
次いで、図３（ｃ）の工程では、ポリシリコン膜２０上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によりゲート電極となる領域のレジスト膜を残すパターニングを行う。次いでＲＩＥ（Reactive Ion Etching）法により、レジスト膜をマスクとしてポリシリコン膜２０、Ｈｉｇｈ−ｋゲート絶縁膜１８、シリコン酸窒化膜１７をエッチングして、ゲート電極２０と、ゲート絶縁膜であるＨｉｇｈ−ｋゲート絶縁膜１８及びシリコン酸窒化膜１７とからなるゲート積層体を形成する。ゲート長は、例えば１０〜９０ｎｍの範囲に設定する。
【００４４】
次いで、図４（ａ）の工程では、ｎ−ＭＯＳ領域をマスクしてｐ−ＭＯＳ領域が開口するレジスト膜２２を形成する。次いで、イオン注入法により、レジスト膜２２及びｐ−ＭＯＳ領域のゲート電極２０をマスクとして、ゲート電極２０の両側のｎ型ウェル領域１４ａにｐ型不純物を注入して浅い接合領域２４ａを形成する。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを１ｋｅＶ、ドーズ量を４×１０１４ｃｍ-2とする。
【００４５】
次いで、図４（ｂ）の工程では、レジスト膜２２を除去し、ｐ−ＭＯＳ領域をマスクしてｎ−ＭＯＳ領域が開口するレジスト膜２６を形成する。次いで、イオン注入法により、レジスト膜２６及びｎ−ＭＯＳ領域のゲート電極２０をマスクとして、ゲート電極２０の両側のｐ型ウェル領域１４ｎにｎ型不純物を注入して浅い接合領域２４ｂを形成する。具体的には、ｎ型不純物としては、例えばＡｓ＋を用い、加速エネルギーを２ｋｅＶ、ドーズ量を５×１０１４ｃｍ-2とする。
【００４６】
次いで、図４（ｃ）の工程では、図４（ｂ）の構造体を覆うように、ＣＶＤ法により厚さ１０〜１００ｎｍのシリコン窒化膜２８を形成する。
【００４７】
具体的には、減圧ＣＶＤ法によりＴＥＯＳを用いて、基板温度を６００〜８００℃に設定して、厚さ１０〜１００ｎｍのシリコン窒化膜２８を形成する。
【００４８】
次いで、図５（ａ）の工程では、ＲＩＥ法によりシリコン窒化膜２８をシリコン基板１０の表面が露出するまで異方性エッチングを行い、ゲート電極２０、Ｈｉｇｈ−ｋゲート絶縁膜１８、シリコン酸窒化膜１７の両側面を覆うシリコン窒化膜からなる側壁絶縁膜３０が形成される。
【００４９】
具体的には、ＲＩＥ法のエッチングガスとしては、例えば、ジフルオロメタン（ＣＨ2Ｆ2）、１，１−ジフルオロエタン（Ｃ2Ｈ4Ｆ2）等のハイドロフルオロカーボンを用い、側壁絶縁膜３０の厚さを１０〜１００ｎｍの範囲に設定する。
【００５０】
次いで、図５（ｂ）の工程では、ｎ−ＭＯＳ領域をマスクしてｐ−ＭＯＳ領域が開口するレジスト膜３１を形成する。次いで、イオン注入法により、レジスト膜３１及びｐ−ＭＯＳ領域のゲート電極２０及び側壁絶縁膜３０をマスクとして、ゲート電極２０及びゲート側壁絶縁膜３０の両側のｎ型ウェル領域１４ａにｐ型不純物を注入して深い接合領域３２ａを形成する。具体的には、ｐ型不純物としては、例えばＢ+を用い、加速エネルギーを６ｋｅＶ、ドーズ量を４×１０１５ｃｍ-2とする。
【００５１】
次いで、図５（ｃ）の工程では、レジスト膜３１を除去し、ｐ−ＭＯＳ領域をマスクしてｎ−ＭＯＳ領域が開口するレジスト膜３４を形成する。次いで、イオン注入法により、レジスト膜３４及びｎ−ＭＯＳ領域のゲート電極２０及び側壁絶縁膜３０をマスクとして、ゲート電極２０及び側壁絶縁膜３０の両側のｐ型ウェル領域１４ｎにｎ型不純物を注入して深い接合領域３２ｂを形成する。具体的には、ｎ型不純物としては、例えばＡｓ＋を用い、加速エネルギーを１０ｋｅＶ、ドーズ量を４×１０１５ｃｍ-2とする。
【００５２】
次いで、レジスト膜３４を除去し、その後、接合領域２４ａ、２４ｂ、３２ａ、３２ｂを活性化すると、図１に示すように、ｐ型の浅い接合領域２４ａとｐ型の深い接合領域３２ａをソース領域及びドレイン領域としたＬＤＤ（Lightly Doped Drain）構造のｐ−ＭＯＳトランジスタ１１ａと、ｎ型の浅い接合領域２４ｂとｎ型の深い接合領域３２ｂをソース領域及びドレイン領域としたＬＤＤ（Lightly Doped Drain）構造のｎ−ＭＯＳトランジスタ１１ｂとから構成された半導体装置となる。
【００５３】
本実施形態の半導体装置の製造方法によれば、シリコン基板とＨｉｇｈ−ｋゲート絶縁膜との間にシリコン窒化膜からなる透過防止膜を挿入し、ポリシリコン膜の形成後に酸素アニール処理を行ってＨｉｇｈ−ｋゲート絶縁膜に酸素を補うようにしたので、Ｈｉｇｈ−ｋゲート絶縁膜から酸素が欠損するのを防止すると共に、透過防止膜であるシリコン窒化膜がシリコン酸窒化膜となっても膜厚が変化せず、トランジスタの性能を低下させることなく、Ｈｉｇｈ−ｋゲート絶縁膜の酸素欠損による特性劣化を防止することができる。
【００５４】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００５５】
例えば、上記実施形態においては、図３（ａ）の工程におけるポリシリコン膜２０の形成後に、Ｈｉｇｈ−ｋゲート絶縁膜の酸素欠損による特性劣化を防止するための酸素アニール処理を行って酸素を補うようにしたが、ポリシリコン膜２０の形成後であれば、いつ酸化雰囲気アニール処理を行ってもよいし、他の処理と兼ねて酸化雰囲気アニール処理を行ってもよい。例えば、図３（ｃ）のゲート電極の形成後でもよいし、図４（ｂ）の浅い接合領域２４ａ、２４ｂの形成後でもよいし、図４（ｃ）のシリコン窒化膜２８の形成後でもよいし、図５（ａ）の側壁絶縁膜３０の形成後でもよいし、図５（ｃ）の深い接合領域３２ａ、３２ｂの形成後でもよい。また、接合領域２４ａ、２４ｂ、３２ａ、３２ｂを活性化する処理等の他の熱処理と兼ねて行ってもよい。
【００５６】
また、上記実施形態では、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとからなるＣＭＯＳトランジスタに本発明を適用したが、単独のｐ−ＭＯＳトランジスタや、ｎ−ＭＯＳトランジスタに本発明を適用してもよい。
【００５７】
また、本発明はフルシリサイドゲートＭＯＳトランジスタにも適用可能である。フルシリサイドゲートＭＯＳトランジスタは、側壁酸化膜、ＬＤＤ、ソース・ドレイン領域形成後、ソース・ドレイン領域およびゲート電極をシリサイド化する際に、ゲート電極直上までシリサイド化させて作製する。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態による半導体装置の断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程図（その１）である。
【図３】本発明の一実施形態に係る半導体装置の製造工程図（その２）である。
【図４】本発明の一実施形態に係る半導体装置の製造工程図（その３）である。
【図５】本発明の一実施形態に係る半導体装置の製造工程図（その４）である。
【符号の説明】
【００５９】
１０…シリコン基板
１１ａ…ｐ−ＭＯＳトランジスタ
１１ｂ…ｎ−ＭＯＳトランジスタ
１２…素子分離領域
１４ａ…ｎ型ウェル領域
１４ｂ…ｐ型ウェル領域
１６…シリコン窒化膜
１７…シリコン酸窒化膜
１８…Ｈｉｇｈ−ｋゲート絶縁膜
２０…ゲート絶縁膜
２４ａ、２４ｂ…浅い接合領域
２８…シリコン窒化膜
３２ａ、３２ｂ…深い接合領域
２２、２６、３１、３４…レジスト膜
【図１】
2006278488.tif 000003
【図２】
2006278488.tif 000004
【図３】
2006278488.tif 000005
【図４】
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【図５】
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