(57)【要約】【課題】  小型で低損失、低コストな負荷駆動回路や集積回路及び低コストなプラズマディスプレイを提供する。【解決手段】  切替指令に応じて負荷３に供給する電圧を高低に切替える負荷駆動回路において、主ＩＧＢＴ２１のゲート−カソード間にフリップフロップ５の出力段ｎ型ＭＯＳトランジスタ５２１のソース−ドレイン間電圧を供給する。その電圧を保持するために、前記フリップフロップ５の電源を、主電源１又はその固定電位点ＨＶＣに接続されたチャージポンプ電源回路８から供給する。また、その電源ＨＶＡの電位を、主電源１の正極ＨＶＣよりも高く保持するために、放電防止回路７や放電防止素子９１，９２を設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧駆動型の半導体スイッチング素子を用いて、負荷に高低の電圧を供給する負荷駆動回路であって、主電源に対して直列に接続された第１，第２の半導体スイッチング素子と、前記第２の半導体スイッチング素子と並列に接続された負荷と、この負荷への供給電圧の切替指令である２つのパルス信号を発生する切替指令回路と、２つの前記パルス信号を入力して２つの安定状態に切替えられ、前記第１の半導体スイッチング素子のゲート−エミッタ間電圧を高低いずれか一方に保持する双安定回路と、前記第２の半導体スイッチング素子を２つの前記パルス信号に応じて前記第１の半導体スイッチング素子と相補的にオン／オフ制御する制御回路とを備えた負荷駆動回路において、前記双安定回路の電源を、前記主電源又は前記主電源の固定電位点に接続された他の電源から供給するとともに、前記双安定回路の電源の正極端子の電位を、前記主電源の正極端子の電位よりも高く保持するように構成したことを特徴とする負荷駆動回路。
【請求項２】
請求項１において、前記切替指令回路の電源を、前記双安定回路と同一の電源で構成したことを特徴とする負荷駆動回路。
【請求項３】
請求項１において、前記双安定回路の電源を、前記主電源又は前記主電源の固定電位点に接続された他の電源から前記切替指令回路を介して供給するように構成したことを特徴とする負荷駆動回路。
【請求項４】
請求項１において、前記第１の半導体スイッチング素子のゲート−エミッタ間に印加される前記双安定回路の出力端子間電圧が、前記第１の半導体スイッチング素子によって短絡されることを防止する短絡防止ダイオードを備えたことを特徴とする負荷駆動回路。
【請求項５】
請求項４において、前記短絡防止ダイオードとしてツェナーダイオードを備えたことを特徴とする負荷駆動回路。
【請求項６】
請求項１において、前記他の電源を、前記主電源の正極電位を基準電位とするチャージポンプ電源回路で構成したことを特徴とする負荷駆動回路。
【請求項７】
請求項１において、前記主電源の電圧を立ち上げるに先立ち、前記第２の半導体スイッチング素子をオンする手段と、前記主電源の電圧が所定電圧まで立ち上がった後に、前記第１の半導体スイッチング素子のオン制御を許可する手段を備えたことを特徴とする負荷駆動回路。
【請求項８】
請求項１において、前記切替指令回路は、前記第１及び／又は第２の半導体スイッチング素子のオン状態及び／又はオフ状態を周期的に更新するパルスを出力する更新パルス発生回路を備えたことを特徴とする負荷駆動回路。
【請求項９】
請求項１において、前記第１，第２の半導体スイッチング素子を含む主スイッチング回路、前記切替指令回路、及び前記双安定回路を構成する半導体素子を、絶縁膜により素子間を分離した半導体基板上に集積して形成したことを特徴とする負荷駆動回路用集積回路。
【請求項１０】
請求項９の集積回路を用いたプラズマディスプレイであって、前記集積回路を発光セルの指定を書き込む走査信号を印加するスキャン回路及び／又は各画素セルの発光の有無を指定するアドレス回路に用いたことを特徴とするプラズマディスプレイ。
【請求項１１】
電圧駆動型の半導体スイッチング素子を用いて、負荷に高低の電圧を供給する負荷駆動回路であって、主電源に対して直列に接続された第１，第２のｎ型ＩＧＢＴと、前記第２のｎ型ＩＧＢＴと並列に接続された負荷と、ｐ型ＭＯＳトランジスタを含み、前記負荷への供給電圧の切替指令である２つのパルス電圧を発生する切替指令回路と、２つの前記パルス電圧を入力電源として２つの安定状態に切替えられ、前記第１のｎ型ＩＧＢＴのゲート−エミッタ間電圧を高低いずれか一方に保持する双安定回路と、前記第２のｎ型ＩＧＢＴを２つの前記パルス電圧に同期させて前記第１のｎ型ＩＧＢＴと相補的にオン／オフ制御する制御回路と、前記切替指令回路の前記ｐ型ＭＯＳトランジスタのソース端子を前記主電源に接続する逆流阻止手段を備えたことを特徴とする負荷駆動回路。
【請求項１２】
電圧駆動型の第１，第２の半導体スイッチング素子を用いて、負荷に高低の電圧を供給する負荷駆動回路であって、主電源に対して直列に接続された第１，第２の半導体スイッチング素子と、前記第２の半導体スイッチング素子と並列に接続された負荷と、この負荷への供給電圧の切替指令である２つのパルス信号を発生する切替指令回路と、２つの前記パルス信号を入力して２つの安定状態に切替えられ、前記第１の半導体スイッチング素子の制御電圧を前記安定状態に応じて高低の一方に保持する双安定回路と、前記第２の半導体スイッチング素子を２つの前記パルス信号に同期させて前記第１の半導体スイッチング素子と相補的にオン／オフ制御する制御回路とを備えた負荷駆動回路において、前記双安定回路の基準電位が前記主電源の正極電位に浮揚したとき、前記双安定回路内に保持した出力電圧が、前記第１の半導体スイッチング素子を介して放電することを阻止する放電阻止手段を備えたことを特徴とする負荷駆動回路。
【請求項１３】
請求項１２において、前記切替指令回路の電源を、前記双安定回路と同一の電源で構成したことを特徴とする負荷駆動回路。
【請求項１４】
請求項１２において、前記双安定回路の電源を、前記主電源又は前記主電源の固定電位点に接続された他の電源から前記切替指令回路を介して供給するように構成したことを特徴とする負荷駆動回路。
【請求項１５】
請求項１２において、前記放電阻止手段としてツェナーダイオードを備えたことを特徴とする負荷駆動回路。
【請求項１６】
請求項１２において、前記双安定回路及び／又は前記切替指令回路の電源正極を、前記主電源の正極電位を基準電位とするチャージポンプ電源の正極に接続したことを特徴とする負荷駆動回路。
【請求項１７】
請求項１２において、前記主電源の電圧を立ち上げるに先立ち、前記第２の半導体スイッチング素子をオンする手段と、前記主電源の電圧が所定電圧まで立ち上がった後に、前記第１の半導体スイッチング素子のオフ／オン制御を許可する手段を備えたことを特徴とする負荷駆動回路。
【請求項１８】
請求項１２において、前記切替指令回路は、前記第１及び／又は第２の半導体スイッチング素子のオン状態及び／又はオフ状態を周期的に更新するパルスを出力する更新パルス発生回路を備えたことを特徴とする負荷駆動回路。
【請求項１９】
請求項１２において、前記第１，第２の半導体スイッチング素子を含む主スイッチング回路、前記切替指令回路、及び前記双安定回路を構成する半導体素子を、絶縁膜により素子間を分離した半導体基板上に集積して形成したことを特徴とする負荷駆動回路用集積回路。
【請求項２０】
請求項１９の集積回路を用いたプラズマディスプレイであって、前記集積回路を発光セルの指定を書き込む走査信号を印加するスキャン回路及び／又は各画素セルの発光の有無を指定するアドレス回路に用いたことを特徴とするプラズマディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイのスキャンドライバやアドレスドライバ等に用いて好適な負荷駆動回路、集積回路、ならびにそれを用いたプラズマディスプレイに関する。
【背景技術】
【０００２】
プラズマディスプレイのスキャンドライバやアドレスドライバ等に用いられる負荷駆動回路の例として、例えば、特許文献１に開示されたスイッチング装置がある。この負荷駆動回路では、高耐圧ＭＯＳトランジスタのゲート耐圧を、電源電圧より低くすることが可能であり、より低コストのプロセスで半導体を製造可能であるという特徴がある。この駆動回路では、負荷への出力を”Ｌ”（Low）とするには負荷に並列のＭＯＳトランジスタをオンするのと連動して、負荷と直列の高電位側のＭＯＳトランジスタをオンさせる。この高電位側のＭＯＳトランジスタをオンさせるには、入力信号を、入力用のＭＯＳトランジスタと入力用インピーダンスからなるレベルシフト回路で反転させ、前記高電位側のＭＯＳトランジスタのゲートへ伝達する必要がある。一方、負荷への出力を”Ｈ”とするには、上記と逆に、ＭＯＳトランジスタをオン／オフする。
【０００３】
また、負荷駆動回路の他の例として、例えば、特許文献２，３に開示されたものがある。これらの駆動回路は、負荷へ電力を供給する主電源とは別に、負荷の一端子である基準電位（例えば接地電位）からフローティングしたフリップフロップ用の電源をもち、このフローティング電源で高電位側のＭＯＳトランジスタを駆動するものである。具体的には、パルス状の入力信号によってオン／オフされるスイッチング素子を持つ前述したレベルシフト回路の出力で、フリップフロップ回路の状態を切替え、その一出力に基き前記高電位側のＭＯＳトランジスタのゲート（ベース）を制御する。
【０００４】
【特許文献１】特開平６−１２０７９４号公報（全体）
【特許文献２】特開平５−３４４７１９号公報（全体）
【特許文献３】特開平９−２０００１７号公報（全体）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の場合、負荷への出力を”Ｌ”とする期間には、電源端子から基準電位（接地電位）にインピーダンス、ＭＯＳトランジスタを通して貫通電流が流れる。このため”Ｌ”出力の期間が長い場合や、負荷に供給する電圧が高い場合に損失が大きくなる問題がある。さらに、高速にスイッチングするためには、貫通電流を増加させる必要があるので損失が大きくなってしまう。
【０００６】
また、特許文献２や３の負荷駆動回路の場合、負荷の電圧が”Ｈ”出力となりフローティング電源の高電圧側の端子電位が高くなったとしても、貫通電流はパルス状であるために損失が小さい。したがって、フローティング電源の電位が高電圧となる場合や、スイッチングを高速化しても損失は低く抑えることが可能となる。しかし、独立したフローティング電源が必要であるため、回路構成が複雑になる。特に、出力端子数が複数必要で個別の負荷駆動回路の数が増加した場合に、フローティング電源が出力端子と同じ数必要であるため、駆動回路の集積化が困難になる問題がある。この問題は、電源電圧が高く、個別の負荷駆動回路を多数用いるプラズマディスプレイの場合、特に顕著となる。
【０００７】
本発明の目的は、構成が簡単で低損失の負荷駆動回路を提供することである。
【０００８】
本発明の他の目的は、小型で低損失のプラズマディスプレイを提供することである。
【課題を解決するための手段】
【０００９】
本発明はその一面において、主電源に対して第１，第２の半導体スイッチング素子を直列に接続し、第２の半導体スイッチング素子と並列に負荷を接続して主回路を構成し、負荷への供給電圧の切替指令として２つのパルス信号を発生させ、これらパルス信号を入力して２つの安定状態に切替えられ、前記第１のスイッチング素子のゲート−エミッタ間電圧を高低いずれか一方に保持する双安定回路を設け、第２のスイッチング素子を２つのパルス信号に応じて第１のスイッチング素子と相補的にオン／オフ制御する負荷駆動回路において、双安定回路の電源を、主電源又は主電源の固定電位点に接続された他の電源から供給するとともに、双安定回路の電源の正極端子の電位を、主電源の正極端子の電位よりも高く保持するように構成したことを特徴とする。
【００１０】
ここで、本発明の望ましい実施態様においては、双安定回路へ切替指令を出力する切替指令回路の電源もまた、前記双安定回路と同一の電源で構成する。
【００１１】
また、本発明は他の一面において、前記双安定回路の電源を、前記主電源又は前記主電源の固定電位点に接続された他の電源から前記切替指令回路を介して供給するように構成したことを特徴とする。
【００１２】
さらに、本発明は他の一面において、双安定回路の基準電位が主電源の正極電位に浮揚したとき、双安定回路内及び／又は第１の主スイッチング素子のゲート−エミッタ間内に保持した電圧が、第１の主スイッチング素子を介して放電することを阻止する放電阻止手段を備えたことを特徴とする。
【００１３】
本発明の望ましい実施態様においては、主電源に対して直列に接続された第１，第２のｎ型ＩＧＢＴと、前記第２のｎ型ＩＧＢＴと並列に接続された負荷と、ｐ型ＭＯＳトランジスタを含み、前記負荷への供給電圧の切替指令である２つのパルス電圧を発生する切替指令回路と、２つの前記パルス電圧を入力電源として２つの安定状態に切替えられ、前記第１のｎ型ＩＧＢＴのゲート−エミッタ間電圧を高低いずれか一方に保持する双安定回路と、前記第２のｎ型ＩＧＢＴを２つの前記パルス電圧に同期させて前記第１のｎ型ＩＧＢＴと相補的にオン／オフ制御する制御回路と、前記切替指令回路の前記ｐ型ＭＯＳトランジスタのソース端子を前記主電源に接続する逆流阻止手段を備える。
【発明の効果】
【００１４】
本発明の望ましい実施態様によれば、低損失で、簡単な構成の負荷駆動回路を提供することができる。
【００１５】
本発明の望ましい他の実施態様によれば、小型で低損失のプラズマディスプレイを提供することができる。
【００１６】
本発明のその他の目的と特徴は、以下に述べる実施形態の中で明らかにする。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を添付の図面に基づいて詳細に説明する。
【００１８】
図１は、本発明の第１の実施形態による負荷駆動回路の概略回路構成図である。主回路から説明すると、主電源１に対し、第１の半導体スイッチング素子２１と第２の半導体スイッチング素子２２が直列接続されている。これら第１，第２の半導体スイッチング素子の直列体を主スイッチング回路２と呼ぶ。その第２のスイッチング素子２２と並列に、負荷３が接続されている。この主回路は、電圧駆動型の半導体スイッチング素子である第１，第２のスイッチング素子２１，２２を相補的にオン／オフ制御することによって、負荷３に”Ｈ”（高）又は”Ｌ”（低）の電圧を供給する。具体的には、主電源１の正極電位ＨＶＣと基準電位ＶＢ（例えば、接地電位等）の間に、第１，第２のスイッチング素子として耐圧の高いｎ型ＩＧＢＴ２１，２２がトーテムポール接続され、ＩＧＢＴ２１のエミッタ電位が出力端子正極ＶＯを通して負荷３に接続されている。
【００１９】
次に、制御回路について述べると、まず、負荷３へ与える出力電圧の高低の切替指令を発する切替指令回路４と、この切替指令回路４のパルス出力で安定状態を切替えられるとともに、その一出力をＩＧＢＴ２１のゲート−エミッタ間に出力する双安定回路５を備えている。また、ＩＧＢＴ２２を、ＩＧＢＴ２１と相補的にオン／オフ駆動するためのゲート駆動回路６を備えている。
【００２０】
切替指令回路４は、主として、切替指令パルスを発生するパルス回路４１と、その指令パルスによってパルス状にオンされる一対のスイッチング素子、例えば、ｎ型ＭＯＳトランジスタ４２１，４２２によって構成される。また、これらのスイッチング素子４２１，４２２を電源端子ＨＶＣに接続するために、抵抗４３１，４３２と、それらの電圧をクランプするツェナーダイオード４４１，４４２とを備えている。
【００２１】
双安定（フリップフロップ）回路５は、まず、電源正極ＨＶＣから電力を供給され、切替指令回路４からのパルス信号でオンされる一対のスイッチング素子、例えば、ｐ型ＭＯＳトランジスタ５１１，５１２を備えている。そして、これらの信号で２つの安定状態のいずれかに切替えられる一対のスイッチング素子、例えば、ｎ型ＭＯＳトランジスタ５２１，５２２を備えている。これらのスイッチング素子５２１，５２２の両端間には、それぞれツェナーダイオード５３１，５３２が接続されている。双安定回路５の一出力端子を形成するスイッチング素子５２１の両端は、主ＩＧＢＴ２１のゲート−エミッタ間に接続されている。
【００２２】
また、双安定回路５を、前記電源正極ＨＶＣに接続するライン上には、後述する放電防止回路（放電阻止手段）７が接続され、具体的には、逆流を防止するダイオード７１，７２を備えている。
【００２３】
次に、動作を説明すると、この実施形態は、パルス回路４１からの信号Ｇ１で負荷３に高電圧を印加し、同じく信号Ｇ２で負荷３の電圧を低（ゼロ）電圧に切替えるものである。まず、パルス回路４１から、パルス信号Ｇ１が発生すると、スイッチング素子４２１が短時間だけオンし、抵抗４３１の両端には、上端が正のパルス状電圧が発生する。したがって、双安定回路５のスイッチング素子５１１が短時間だけオンし、双安定用スイッチング素子５２１がオフに、スイッチング素子５２２がオンに切替わる。したがって、主スイッチング素子２１のベース−エミッタ間に電圧が印加され、これをオンする。一方、ゲート駆動回路６は、前記パルス信号Ｇ１の発生に同期して出力電圧が”Ｌ”になり、主スイッチング素子２２をオフさせる。この結果、出力端子ＶＯの電位は”Ｈ”となり、負荷３には主電源電圧が印加される。
【００２４】
次に、負荷３の電圧を”Ｌ”に切替える場合には、パルス回路４１から、パルス信号Ｇ２を発生させる。すると、スイッチング素子４２２が短時間だけオンし、抵抗４３２の両端に、上端が正のパルス状電圧が発生する。したがって、双安定回路５のスイッチング素子５１２が短時間だけオンし、今度は、スイッチング素子５２２がオフに、スイッチング素子５２１がオンに切替わる。したがって、主スイッチング素子２１は、そのベース−エミッタ間電圧が”Ｌ”となり、オフする。一方、ゲート駆動回路６は、前記パルス信号Ｇ２の発生に同期して出力電圧が”Ｈ”になり、主スイッチング素子２２をオンさせる。この結果、出力端子ＶＯの電位は”Ｌ”すなわち基準電位ＶＢとなり、負荷３への供給電圧はゼロとなる。
【００２５】
ここで、負荷３に主電源１の電圧を印加している状態での双安定回路５等の保持動作について説明する。切替指令回路４は、前記したようにパルス状の電圧を抵抗４３１の両端に発生するのみであり、双安定回路５内のスイッチング素子５１１も短時間だけオンする。これによって、双安定用の一方のスイッチング素子であるｎ型ＭＯＳトランジスタ５２２がオンし、他方のｎ型ＭＯＳトランジスタ５２１がオフすると、その両端電圧が”Ｈ”になり、ゲート−ソース間の浮遊容量により、その状態の保持が可能である。また、この電圧が、主ＩＧＢＴ２１のベース−エミッタ間に印加されるが、この主ＩＧＢＴ２１のベース−エミッタ間にも浮遊容量による電圧保持機能がある。
【００２６】
ところが、ｐ型ＭＯＳトランジスタを用いているスイッチング素子５１１に、ソース−ドレイン間にボディダイオードを持つｐ型のＬＤＭＯＳ構造を採用した場合、放電防止回路７が無いと次のような問題がある。すなわち、出力端子電圧ＶＯが”Ｈ”となった時点で、主ＩＧＢＴ２１のゲート電荷がｐ型ＭＯＳトランジスタ５１１のボディダイオードを通して主ＩＧＢＴ２１を通して放電してしまう。言い方を変えれば、出力端子ＶＯ、すなわち双安定回路５にとっての基準電位が、主電源１の正極端子ＨＶＣまで持ち上がり、双安定回路５の電源電圧がゼロとなる。このため、主ＩＧＢＴ２１は、そのゲート−エミッタ間の電圧が下がり、オフしてしまい、出力電圧ＶＯは”Ｈ”ではあるものの、不定となってしまう。
【００２７】
これに対して、放電防止回路７を設ければ、上記した放電回路は形成されず、双安定回路５の一出力電圧すなわち主ＩＧＢＴ２１のゲート−エミッタ間の電圧は保持され、そのオン状態を維持することができる。つまり、切替指令回路４からのパルス状の信号Ｇ１，Ｇ２により指定された出力状態を保持するラッチ回路として機能する。
【００２８】
本実施形態では、ツェナーダイオード５３１，５３２により、主ＩＧＢＴ２１のゲート−エミッタ間に過大な電圧が印加されることはない。このため、低いゲート耐圧の素子で構成可能である。これは、薄いゲート酸化膜を用いることを可能とし、主ＩＧＢＴの電流駆動能力を高くすることが可能であり、半導体素子の面積を低減し低コスト化が可能であり、比較的簡便な製造工程で製造可能となる。
【００２９】
また、切替指令回路４は、パルス状に動作するため、高圧電源ＨＶＣからの貫通電流による損失が少なく、主電源１の電圧を高くしても損失を低く保つことが可能である。
【００３０】
さらに、必要な電源は、負荷３を駆動するための主電源１のみであり、特許文献２，３のように、高圧にフローティングした電源は不要であり、簡易で少ない素子で負荷駆動回路を構成可能である。このため小型で、低損失、低コストな負荷駆動回路を提供できる。
【００３１】
なお、主ＩＧＢＴ２１，２２は、電圧駆動型のスイッチング素子であれば、例えば、ＭＯＳＦＥＴなどであってもよく、また、主ＩＧＢＴ２２のゲートを、主ＩＧＢＴ２１と同様な回路で駆動しても良いことはいうまでもない。
【００３２】
双安定回路５のトランジスタ５２１，５２２の主耐圧及びゲート耐圧は、主ＩＧＢＴ２１，２２のゲート耐圧程度の比較的低耐圧素子でよいため小型の素子で構成可能である。また、双安定回路５内の高耐圧ｐＭＯＳトランジスタ５１１，５１２の素子サイズが比較的小さいため、これらを直接駆動する切替指令回路４内のｎ型ＭＯＳトランジスタ４２１，４２２も小型の素子で構成可能である。さらに、高耐圧ｐＭＯＳトランジスタ５１１，５１２は、出力端子電圧ＶＯの立ち上がり時間の設定値に応じて素子サイズが設定されるが、主ＩＧＢＴ２１，２２に比べて十分小さくすることができる。このため、負荷駆動回路を集積化する場合、小型で低コストに構成できる。
【００３３】
図２は、本発明の第２の実施形態による負荷駆動回路の概略回路構成図である。図１と同一の構成要素には同一符号を付け、重複説明は避ける。切替指令回路４及び双安定回路５の電源端子ＨＶＡは、主電源１の正極電位ＨＶＣを基準電位とするチャージポンプ電源回路８から給電されている。第１の実施形態で説明した双安定回路５及び主ＩＧＢＴ２１のゲート−エミッタ間の電圧の放電の問題を避けるために、ツェナーダイオードからなる放電防止素子９１を、端子ＨＶＣとＨＶＡの間に、ＨＶＡ側にカソード電極を向けて接続している。また、高耐圧ダイオードからなる放電防止素子９２を、パルス回路４１の電源１０の正極ＶＣと、電源端子ＨＶＡの間に、カソードを電源端子ＨＶＡに向けて接続している。
【００３４】
この実施形態では、切替指令回路４及び双安定回路５の電源を、主電源１の正極ＨＶＣを基準電位とするチャージポンプ電源回路８で共通に持ち上げている。このため、負荷駆動回路の出力チャネル数が数個から１００個以上の多数となっても、１つのチャージポンプ電源回路８を設ければよく、素子数が少なく集積化が容易である。しかも、主電源１の固定電位点である正極ＨＶＣに接続されているチャージポンプ電源回路８によって、双安定回路５や切替指令回路４の電源電位を、主電源１の正極端子ＨＶＣの電位よりも高く保持するように構成している。このため、チャージポンプ電源回路８に代えて、外部から供給されるＤＣ電源を用いることもできる。
【００３５】
放電防止素子９１，９２を設けることにより、出力端子電圧ＶＯが”Ｈ”となっても、放電防止素子であるツェナーダイオード９１が逆阻止状態となり、主ＩＧＢＴ２１のゲート電荷がＨＶＣ側に流れなくなる。このため、主ＩＧＢＴ２１のオン状態は維持される。
【００３６】
また、主電源１の正極ＨＶＣが０［Ｖ］から立ち上がる場合、ＨＶＡ端子、ならびに出力端子ＶＯの電圧も０［Ｖ］であるため、主ＩＧＢＴ２１はオフ状態となり、ＨＶＣの電圧が上昇していく。このとき、主電源１の正極ＨＶＣの電位が、主ＩＧＢＴ２１のオフ状態のインピーダンスと負荷３のインピーダンスの比で分圧され、出力端子電圧ＶＯとして出力されてしまうという問題があり、放電防止素子９２を設けてこれを解決している。すなわち、電源端子ＨＶＣが０［Ｖ］から立ち上がる場合でも、電源端子ＨＶＡが放電防止素子９２を経由して電源端子ＶＣ電位まで充電される。このため、ＨＶＣ＝０［Ｖ］でも、電源端子ＶＣからの電力供給により、予め、主ＩＧＢＴ２１をオンすることができる。このとき、放電防止素子９１により、電源端子ＶＣから主電源正極ＨＶＣへの電流の流入は阻止される。主ＩＧＢＴ２１をオンさせた後に、主電源正極ＨＶＣの電位を上昇させれば、放電防止素子９２は逆阻止状態となるため、主電源正極端子ＨＶＣからパルス回路４１の電源１０への電流は阻止できる。主ＩＧＢＴ２１はオンしているので、出力端子電圧ＶＯは、主電源正極ＨＶＣに対し、負荷３に流れる電流に相当する主ＩＧＢＴ２１のオン電圧分低い電圧で追従して上昇し、最終的には主電源1の電圧まで上昇することができる。したがって、主電源１の立ち上がり時に出力電圧ＶＯが上昇してしまう前述の問題は生じない。このとき、主ＩＧＢＴ２１のゲート電圧は、放電防止素子９１が逆阻止状態となり、ＨＶＣ電位より高い電圧に保持され放電防止素子９１はオン状態を維持する。
【００３７】
なお、放電防止素子９１は、静電破壊防止素子と兼用することも可能であり、素子面積の増加を少なく抑えることが可能である。また、放電防止素子９２は、複数の負荷駆動回路を半導体集積回路に集積化した場合にも、１つの素子を共通して利用できるので素子面積の増加は少なく、低コストで設けることができる。
【００３８】
図３は、図２の実施形態における駆動シーケンスを示すもので、電圧波形ならびに素子のオン、オフ状態を示す。主ＩＧＢＴ２１，２２のオン／オフは、パルス回路４１からのパルス信号Ｇ１，Ｇ２をパルス状に”Ｈ”とすることで切替えている。
【００３９】
このとき、チャージポンプ電源回路８を省略する場合は、出力電圧ＶＯを”Ｌ”から”Ｈ”とするとき、電源端子ＨＶＡ電位がＨＶＣ電位を越える前に、パルス信号Ｇ１を”Ｌ”とするようにパルス幅を設定することが望ましい。パルス幅が長く、ＨＶＡ電位がＨＶＣ電位を越えた後もパルス信号Ｇ１が”Ｈ”を継続すると、抵抗４３１，トランジスタ４２１と通じて、端子ＨＶＡから電流が流れ、主ＩＧＢＴ２１のゲート電圧が下がり、主ＩＧＢＴ２１のオン電圧が高くなるためである。
【００４０】
また、ＨＶＣ電位が０Ｖから立ち上がるときに、予め、パルス信号Ｇ１を十分長い期間”Ｈ”オンさせれば主ＩＧＢＴ２１をオフすることができる。したがって、その後、主ＩＧＢＴ２２をオンした後に、ＨＶＣ電位を立ち上げ、その後に主ＩＧＢＴ２１をオンするようにすれば良い。この結果、チャージポンプ電源回路８や放電防止素子９１，９２を省略しても、ＨＶＣ電位の立ち上げ中に、出力端子ＶＯの電位が不定となることはなく、前述の不具合は生じない。すなわち、主電源１の電圧を立ち上げるに先立ち、主ＩＧＢＴ（第２の半導体スイッチング素子）２２をオンする手段と、主電源１の電圧が所定電圧まで立ち上がった後に、主ＩＧＢＴ２１のオン制御を許可するようにしている。
【００４１】
ところで、図３のパルス信号Ｇ１，Ｇ２に破線で示すように、同じ状態継続中に、その状態を更新するための指令パルスをある周期で繰返し出力するようにしている。この理由は、前述したように、図１の放電防止回路７や図２の放電防止素子９１，９２が無い場合のほか、状態保持期間が長くなった場合に素子のリーク電流により双安定回路５の電圧が低下してしまう可能性があるからである。これに対し、更新指令パルスを繰返し出力すれば、周期的に電力が供給されるため、状態保持時間が長くなっても双安定回路５の出力電圧の低下を防ぐことができ、負荷３を安定して駆動できる。また、この目的のためには、双安定回路５のスイッチング素子５２１，５２２のそれぞれのゲート−ソース間にキャパシタを接続しても同様の効果が期待できる。
【００４２】
図４は、本発明の第３の実施形態による負荷駆動回路の概略回路構成図である。図１や図２と同一の構成要素には同一符号を付け、重複説明は避ける。先に述べた図２の実施形態では、切替指令回路４は、双安定回路５へ切替指令信号のみを伝達するものであり、切替指令回路４と双安定回路５は、それぞれが共通に電源ＨＶＡを持つものであった。具体的には、双安定回路５内のｐ型ＭＯＳトランジスタ５１１，５１２のソース−ゲート間に、切替指令回路４内の抵抗４３１，４３２の両端のパルス電圧を制御信号として伝達するものであった。
【００４３】
これに対して、図４の実施形態が図２と異なる点は、切替指令回路４を介して、双安定回路５の電源をも供給する形態を採っていることである。具体的には、切替指令回路４内にｐ型ＭＯＳトランジスタ４５１，４５２を備え、電源端子ＨＶＡからｐ型ＭＯＳトランジスタ４５１，４５２を通して、制御信号と電源電圧を兼ねたパルス電圧を双安定回路５に供給している。
【００４４】
この点以外は、動作を含め、図２の実施形態と全く同様であり、同様の作用効果が得られる。
【００４５】
図５は、負荷駆動回路を半導体基板上に集積化した本発明の一実施形態構造図である。この実施形態では、シリコン・オン・インシュレータ（ＳＯＩ）基板５０１上に、出力チャネル５０２ａ〜５０２ｎのｎ個のチャネルの負荷駆動回路を形成し、素子間にシリコン酸化膜ＳｉＯ２等の絶縁膜を設け素子間を分離したものである。出力端子の電極ボンディングパッドＶＯａ〜ＶＯｎを中心に、高電位側の主ＩＧＢＴ２１ａ〜２１ｎ、それらの逆並列ダイオードＤ１ａ〜Ｄ１ｎ、基準電位側の主ＩＧＢＴ２２ａ〜２２ｎ、それらの逆並列ダイオードＤ２ａ〜Ｄ２ｎを配置している。５０３ａ〜５０３ｎ及び５０４ａ〜５０４ｎは配線電極を示し、５０５ａ〜５０５ｎは、抵抗，ツェナーダイオード，トランジスタ群集積部で、それぞれ該当チャネルａ〜ｎに属する抵抗４３１，４３２、ツェナーダイオード４４１，４４２，５３１，５３２及びｎ型ＭＯＳトランジスタ５２１，５２２を配している。
【００４６】
この配置構成により、配線領域を最小にし、かつ高圧素子間の寄生容量を減らすことが可能となる。また、絶縁膜を設けて素子間を分離したことにより、寄生容量が少なくなり、パルス駆動時の電流値を下げることが可能であるため、より一層の低損失化と素子サイズの低減、低コスト化が可能となる。
【００４７】
図６は、本発明の一実施形態による駆動回路をプラズマディスプレイの容量負荷駆動用ドライバＩＣとして集積化した場合の概略構成図である。ドライバＩＣ６０は、図に示すように、各負荷駆動回路の”Ｈ”，”Ｌ”などの出力状態を指定するロジック回路６１とともに、数１０から数１００チャネルの負荷駆動回路６２ａ〜６２ｎ（ｎ＝数１０〜数１００）を集積したものである。電源６３から、このドライバＩＣ６０内の負荷駆動回路６２ａ〜６２ｎを介して、負荷６４ａ〜６４ｎを駆動する。
【００４８】
本発明による前記実施形態の負荷駆動回路を集積化することにより、小型で低損失なプラズマディスプレイ用のドライバＩＣ６０を実現できる。
【００４９】
図７は、本発明の一実施形態による負荷駆動回路を集積化してドライバ回路として用いたプラズマディスプレイの概略構成図である。この実施形態では、プラズマディスプレイ７０のアドレスドライバＩＣ７０１及びスキャンドライバＩＣ７０２として、本発明の実施形態による負荷駆動回路を用いている。まず、プラズマディスプレイ７０の発光画素セル７０３の指定を書き込む走査信号を印加するスキャン回路、すなわち各画素７０３に接続された縦方向のアドレス電極７０４の選択データを出力するアドレス配線を駆動するアドレスドライバＩＣ７０１である。次に、発光画素セル７０３の指定を書き込む横方向のＹ走査電極７０５を駆動するスキャンドライバＩＣ７０２である。７０６はプラズマディスプレイパネル、７０７はＸ電極、７０８、７０９は、サスティン回路及び電力吸収回路である。
【００５０】
この実施形態によれば、小型で低損失な負荷駆動回路を用いることで、プラズマディスプレイの損失低減や、ＩＣの放熱が簡略化されることによる駆動回路の小型軽量化、低コスト化を実現できる。
【００５１】
本発明は、以上の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態による負荷駆動回路の概略回路構成図。
【図２】本発明の第２の実施形態による負荷駆動回路の概略回路構成図。
【図３】本発明の第２の実施形態における負荷駆動回路の駆動シーケンス図。
【図４】本発明の第３の実施形態による負荷駆動回路の概略回路構成図。
【図５】負荷駆動回路を半導体基板上に集積化した本発明の一実施形態構造図。
【図６】プラズマディスプレイのドライバＩＣの本発明の一実施形態概略構成図。
【図７】本発明の一実施例によるプラズマディスプレイの概略構成図。
【符号の説明】
【００５３】
１…主電源、２…主スイッチング回路、２１…第１の半導体スイッチング素子（第１の主ＩＧＢＴ）、２２…第２の半導体スイッチング素子（第２の主ＩＧＢＴ）、３…負荷、４…切替指令回路、４１…パルス回路、４２１，４２２…スイッチング素子（ｎ型ＭＯＳトランジスタ）、４３１，４３２…抵抗、４４１，４４２…ツェナーダイオード、４５１，４５２…スイッチング素子（ｐ型ＭＯＳトランジスタ）、５…双安定回路（フリップフロップ）、５１１，５１２…スイッチング素子（ｐ型ＭＯＳトランジスタ）、５２１，５２２…スイッチング素子（ｎ型ＭＯＳトランジスタ）、５３１，５３２…ツェナーダイオード、６…ゲート駆動回路、７，７１，７２…放電防止回路（放電阻止手段）、８…チャージポンプ電源回路、９１…放電防止素子（ツェナーダイオード）、９２…放電防止素子（ダイオード）、１０…電源、５０１…ＳＯＩ基板、５０２ａ〜５０２ｎ…ａ〜ｎチャネル負荷駆動ＩＣ、５０３ａ〜５０３ｎ，５０４ａ〜５０４ｎ…配線電極、５０５ａ〜５０５…抵抗，ツェナーダイオード，トランジスタ群集積部、６１…ロジック回路、６２ａ〜６２ｎ…負荷駆動回路、６３…電源、６４ａ〜６４ｎ…負荷、７０…プラズマディスプレイ、７０１…アドレスドライバＩＣ、７０２…スキャンドライバＩＣ、７０６…プラズマパネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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