(57)【要約】【課題】配線間の容量カップリングに起因する誤読み出しを防止する。【解決手段】ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ内には、それぞれ選択ゲート線ＳＧ１（１４9 ）が配置される。シャント領域ＱＱには、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 ）に対するコンタクト部Ｘ１が設けられている。選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 ）に接続されるものであるが、ブロックＢＬＯＣＫｉ−１に隣接するブロックＢＬＯＣＫｉ内に配置されている。【選択図】図４
2006013538.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置される複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイ上でロウ方向に延びるワード線と、前記メモリセルアレイ上でカラム方向に延びるビット線と、前記メモリセルアレイ内でカラム方向に延び、前記複数のメモリセルが配置されることがないシャント領域と、前記シャント領域内に配置され、前記複数のメモリセルが形成される領域に電位を与える第１配線と、前記シャント領域内で前記第１配線よりも上層の配線層を用いて構成され、前記複数のメモリセルのソース線に接続される第２配線とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２配線のシート抵抗は、前記第１配線のシート抵抗よりも低いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
メモリセルと選択ゲートトランジスタからなるセルユニットを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルアレイ上でロウ方向に延びるワード線と、前記選択ゲートトランジスタに接続され、前記メモリセルアレイ上でロウ方向に延びる選択ゲート線と、前記選択ゲート線よりも上層に形成され、前記メモリセルアレイ上でロウ方向に延びる選択ゲートバイパス線と、前記メモリセルアレイ内でカラム方向に延び、前記メモリセルが配置されることがないシャント領域と、前記シャント領域内に配置され、前記選択ゲートバイパス線を前記選択ゲート線に接続するためのコンタクト部と、前記シャント領域内に配置され、前記メモリセルが形成される領域に電位を与える第１配線と、前記シャント領域内で前記第１配線よりも上層の配線層を用いて構成され、前記メモリセルのソース線に接続される第２配線とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
メモリセルと選択ゲートトランジスタからなるセルユニットを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルアレイ上でロウ方向に延びるワード線と、前記選択ゲートトランジスタに接続され、前記メモリセルアレイ上でロウ方向に延びる選択ゲート線と、前記選択ゲート線よりも上層に形成され、前記メモリセルアレイ上でロウ方向に延びる選択ゲートバイパス線と、前記メモリセルアレイ内でカラム方向に延び、前記メモリセルが配置されることがない複数のシャント領域と、前記選択ゲートバイパス線を前記選択ゲート線に接続するための第１コンタクト部と、前記メモリセルが形成される領域に電位を与えるための第２コンタクト部とを具備し、前記第１及び第２コンタクト部は、前記複数のシャント領域に対して、ロウ方向に交互に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
互いに異なるブロック内に配置され、メモリセルと選択ゲートトランジスタからなる第１及び第２セルユニットを有するメモリセルアレイと、前記第１セルユニット内の選択ゲートトランジスタに接続される第１選択ゲート線と、前記第２セルユニット内の選択ゲートトランジスタに接続される第２選択ゲート線と、前記第１及び第２選択ゲート線よりも上層に形成される選択ゲートバイパス線と、前記メモリセルアレイ内に設けられ、前記メモリセルが配置されることがないシャント領域と、前記シャント領域に配置され、前記選択ゲートバイパス線を前記第１選択ゲート線に接続するためのコンタクト部とを具備し、前記第２選択ゲート線は、前記コンタクト部が配置される前記シャント領域で切断されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
メモリセルと選択ゲートトランジスタからなるセルユニットを有するメモリセルアレイと、前記選択ゲートトランジスタの選択ゲート線よりも上層に形成される選択ゲートバイパス線と、前記メモリセルアレイ内に設けられ、前記メモリセルが配置されることがない第１及び第２シャント領域と、前記第１シャント領域に配置され、前記選択ゲートバイパス線を前記選択ゲート線に接続するための第１コンタクト部と、前記第２シャント領域に配置され、前記メモリセルが形成される領域に電位を与えるための第２コンタクト部とを具備し、前記選択ゲート線は、前記第２コンタクト部が配置される前記第２シャント領域で切断されていると共に、前記第１シャント領域と前記第２シャント領域は、ロウ方向に交互に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
直列又は並列に接続される複数のメモリセルとその両端に接続される選択ゲートトランジスタからなるセルユニットを有するブロックと、前記ブロックの一端側に配置され、前記ブロックの選択の有無を示すブロック選択信号を生成する第１ロウデコーダと、前記ブロックの他端側に配置され、前記ブロック選択信号を受け取る第２ロウデコーダとを具備し、前記第１ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数は、前記第２ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数よりも少ないことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第１ロウデコーダに接続される前記セルユニット内の選択ゲートトランジスタの選択ゲート線の数及びメモリセルの制御ゲート線の数の合計は、前記第２ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数に等しいことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記セルユニット内の選択ゲートトランジスタの選択ゲート線の全てが、前記第１ロウデコーダに接続されていることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項１０】
前記ブロック選択信号は、前記第１ロウデコーダから前記ブロック内の複数のメモリセル上に配置されるブロックデコード線を経由して前記第２ロウデコーダに供給されることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項１１】
直列又は並列に接続されるｎ個のメモリセルとその両端に接続される選択トランジスタからなるセルユニットを有するブロックと、前記ブロックの一端側に配置され、前記ブロックの選択の有無を示すブロック選択信号を生成する第１ロウデコーダと、前記ブロックの他端側に配置され、前記ブロック選択信号を受け取る第２ロウデコーダとを具備し、前記第１ロウデコーダは、前記セルユニット内の選択トランジスタの選択ゲート線及び前記セルユニット内のｊ個のメモリセルの制御ゲート線に接続され、前記第２ロウデコーダは、前記セルユニット内のｋ（ｋ＞ｊ、ｊ＋ｋ＝ｎ）個のメモリセルの制御ゲート線に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
ＳＴＩ構造の素子分離絶縁膜から構成される素子分離領域と前記素子分離領域により分離されたアクティブ領域とを有し、メモリセルアレイ領域内の前記素子分離領域が実質的に一定の幅及び一定のピッチで一方向に規則的に配置される不揮発性半導体記憶装置において、前記メモリセルアレイ領域内のメモリセルの間に、前記一方向の幅が前記一定の幅よりも広い素子分離領域を配置したことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記アクティブ領域にメモリセルと選択ゲートトランジスタが形成され、前記一方向の幅が前記一定の幅よりも広い素子分離領域は、前記選択ゲートトランジスタの選択ゲート線とその上層に形成される選択ゲートバイパス線のコンタクト部を含む領域に配置されることを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
ＳＴＩ構造の素子分離絶縁膜から構成される素子分離領域と前記素子分離領域により分離されたアクティブ領域とを有し、メモリセルアレイ領域がメモリセルを含むセル領域と前記メモリセルを含まないシャント領域に分けられた不揮発性半導体記憶装置において、前記セル領域内に、実質的に一定の幅及び一定のピッチで一方向に規則的に形成される素子分離領域を配置し、前記シャント領域内の全体に、前記一方向の幅が前記一定の幅よりも広い素子分離領域を配置したことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
前記セル領域内の前記アクティブ領域に選択ゲートトランジスタが形成され、前記シャント領域内に、前記選択ゲートトランジスタの選択ゲート線とその上層に形成される選択ゲートバイパス線のコンタクト部が配置されることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記一方向の幅が前記一定の幅よりも広い素子分離領域は、０．５〜５μｍの幅を有していることを特徴とする請求項１２又は１４記載の不揮発性半導体記憶装置。
【請求項１７】
前記一方向の幅が前記一定の幅よりも広い素子分離領域は、２０〜５００μｍの間隔で、前記一方向に複数設けられていることを特徴とする請求項１２又は１４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、ＮＡＮＤセル型、ＮＯＲセル型、ＤＩＮＯＲセル型及びＡＮＤセル型ＥＥＰＲＯＭに使用される。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置であるＥＥＰＲＯＭに関しては、ＮＡＮＤセル型、ＮＯＲセル型、ＤＩＮＯＲセル型、ＡＮＤセル型などの数々のタイプのものが知られている。特に、直列接続された複数のメモリセルからなるＮＡＮＤ列を有するＮＡＮＤセル型ＥＥＰＲＯＭは、素子の高集積化（記憶容量の増大）に都合のよいレイアウトを確保できるものとして注目されている。
【０００３】
図１２５は、従来のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ部の回路図を示している。
【０００４】
ＮＡＮＤセルユニットは、直列接続された複数（例えば、４、８、１６個など）のメモリセルＭ１〜ＭｎからなるＮＡＮＤ列とその両端に接続された選択トランジスタＳ１，Ｓ２とから構成される。ＮＡＮＤセルユニットの一端は、ソース線ＳＬに接続され、他端は、ビット線ＢＬに接続される。
【０００５】
メモリセルアレイは、複数のブロックから構成されている。１ブロック（ＢＬＯＣＫ）内には、ロウ方向に複数のＮＡＮＤセルユニットが配置される。ワード線（制御ゲート線＝制御ゲート電極）ＣＧｉ（ｉ＝１，２，…ｎ）及び選択ゲート線（選択ゲート電極）ＳＧ１，ＳＧ２は、ロウ方向に延び、ビット線ＢＬは、カラム方向に延びている。
【０００６】
１本のワード線（制御ゲート線）に繋がる複数のメモリセルは、ページＰＡＧＥという単位を構成している。通常、１回の読み出し動作で１ページ分のデータが読み出される。この１ページ分のデータは、ラッチ回路にラッチされた後、メモリチップの外部にシリアルに出力される。
【０００７】
図１２５のＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。
【０００８】
データ書き込み動作は、１つのＮＡＮＤセルユニットにおいては、ビット線コンタクト部Ｃｂに最も離れているメモリセル、即ち、最もソース線ＳＬ寄りのメモリセルＭｎから、ビット線ＢＬのコンタクト部Ｃｂに最も近いメモリセル、即ち、最もビット線ＢＬ寄りのメモリセルＭ１に向って、１セルずつ、順次、行っていく。
【０００９】
データの書き込みに際して、選択ワード線、即ち、選択されたメモリセルの制御ゲート電極には、高電位ＶＰＰ（２０Ｖ程度）が印加される。選択されたメモリセルよりもビット線コンタクト部Ｃｂ側に存在するメモリセルの制御ゲート電極（非選択ワード線）及び選択ゲート線ＳＧ１には、中間電位Ｖｍｃ（例えば、１０Ｖ程度）が印加される。ソース線ＳＬ側の選択ゲート線ＳＧ２には、接地電位（０Ｖ）が印加される。ビット線ＢＬには、データに応じて、０Ｖ又は中間電位Ｖｍｂ（例えば、８Ｖ程度）が印加される。
【００１０】
ビット線ＢＬに０Ｖが与えられた時、その電位は、選択トランジスタＳ１及び選択されたメモリセルよりもビット線コンタクト部Ｃｂ側に存在するメモリセルを経由して、選択されたメモリセルのドレインまで伝達される。つまり、選択されたメモリセルでは、制御ゲート電極の電位が高電位ＶＰＰ、ドレインの電位が０Ｖとなり、ドレインから浮遊ゲート電極に電子が移動する。
【００１１】
よって、その選択されたメモリセルの閾値は、正方向にシフトする。この状態を、例えば、メモリセルにデータ“１”が書き込まれた状態とする。
【００１２】
ビット線に中間電位Ｖｍｂが与えられた時も、その電位は、選択トランジスタＳ１及び選択されたメモリセルよりもビット線コンタクト部Ｃｂ側に存在するメモリセルを経由して、選択されたメモリセルのドレインまで伝達される。しかし、選択されたメモリセルでは、制御ゲート電極の電位が高電位ＶＰＰ、ドレインの電位がＶｍｂとなるため、ドレインから浮遊ゲート電極に電子が移動することはない。
【００１３】
よって、その選択されたメモリセルの閾値は、変化することなく、負の状態を維持する。この状態を、例えば、メモリセルにデータ“０”が書き込まれた状態とする。
【００１４】
なお、書き込みの対象となる全てのメモリセルのデータは、データ書き込み動作前に、予め“０”の状態（消去状態）に設定されているものとする。
【００１５】
データ消去動作は、選択されたブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたブロック内の全てのワード線（制御ゲート線）ＣＧ１〜ＣＧｎを０Ｖに設定し、ビット線ＢＬ、ソース線ＳＬ、ｐ型ウェル領域（又はｐ型基板）、選択されていないブロック内の全てのワード線ＣＧ１〜ＣＧｎ及び全ての選択ゲート線（選択ゲート電極）ＳＧ１，ＳＧ２を高電位（２０Ｖ程度）に設定する。
【００１６】
これにより、選択されたブロック内の全てのメモリセルでは、浮遊ゲート電極中の電子がｐ型ウェル領域（又はｐ型基板）に移動し、これら全てのメモリセルの閾値が負方向にシフトする。
【００１７】
データ読み出し動作は、選択されたメモリセルの制御ゲート電極を０Ｖに設定し、それ以外のメモリセルの制御ゲート電極及び選択トランジスタＳ１，Ｓ２の選択ゲート電極を電源電位Ｖｃｃに設定し、選択されたメモリセルで電流が流れるか否かを検出することにより行われる。
【００１８】
図１２６は、メモリセルアレイ内の１つのＮＡＮＤセルユニットの平面パターンを示している。図１２７は、図１２６の等価回路図である。また、図１２８は、図１２６のＣＸＸＶＩＩＩ−ＣＸＸＶＩＩＩ線に沿う断面図、図１２９は、図１２６のＣＸＸＩＸ−ＣＸＸＩＸ線に沿う断面図、図１３０は、図１２６のＣＸＸＸ−ＣＸＸＸ線に沿う断面図である。
【００１９】
ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート電極（電荷蓄積層）と制御ゲート電極（ワード線）が積み重ねられたＦＥＴ−ＭＯＳ構造を有する。
【００２０】
以下、具体的に、メモリセルの構造について説明する。
【００２１】
ｐ型シリコン基板（又はｐ型ウェル領域）１１上には、素子分離酸化膜１２が形成される。素子分離酸化膜１２は、素子領域を取り囲むように形成される。素子領域には、ＮＡＮＤセルユニットが形成される。
【００２２】
本例では、１つのＮＡＮＤセルユニットは、直列接続された８個のメモリセルＭ１〜Ｍ８からなるＮＡＮＤ列とその両端に接続される選択トランジスタＳ１，Ｓ２から構成される。
【００２３】
１つのＮＡＮＤセルユニットが形成される素子領域においては、シリコン基板１１上にゲート絶縁膜１３を介して浮遊ゲート電極１４1 ，１４2 ，…１４8 が形成される。この浮遊ゲート電極１４1 ，１４2 ，…１４8 上には、層間絶縁膜１５を介して制御ゲート電極１６1 ，１６2 ，…１６8 が形成される。
【００２４】
また、シリコン基板１１上にゲート絶縁膜１３を介して選択ゲート電極１４9 ，１４10，１６9 ，１６10が形成される。選択ゲート電極１４9 ，１４10，１６9 ，１６10は、浮遊ゲート電極１４1 ，１４2 ，…１４8 及び制御ゲート電極１６1 ，１６2 ，…１６8 と同時に形成される。
【００２５】
なお、選択ゲート電極１４9 ，１４10，１６9 ，１６10のうち実際にゲート電極として機能するのは、下層となる選択ゲート電極１４9 ，１４10である。
【００２６】
シリコン基板１１中には、ｎ型拡散層１９1 ，１９2 ，…１９9 が形成される。ｎ型拡散層１９1 ，１９2 ，…１９9 は、互いに隣接する２つのトランジスタ（メモリセル及び選択トランジスタ）において共有されている。ドレイン側の最も端に存在する拡散層１９0 は、ビット線ＢＬに接続され、ソース側の最も端に存在する拡散層１９10は、ソース線ＳＬに接続される。
【００２７】
メモリセルＭ１〜Ｍ８及び選択トランジスタＳ１，Ｓ２は、シリコン基板１１上に形成された層間絶縁膜（例えば、シリコン酸化膜）１７により覆われている。層間絶縁膜１７上には、ビット線１８（ＢＬ）が形成される。
【００２８】
制御ゲート電極１６1 ，１６2 ，…１６8 及び選択ゲート電極１６9 ，１６10が形成される層よりも上層で、かつ、ビット線ＢＬが形成される層よりも下層には、いわゆるバイパス線と呼ばれる配線層が形成される。
【００２９】
バイパス線は、それよりも下層に形成される配線（選択ゲート線、ソース線など）の抵抗を下げることを目的として配置されるため、その抵抗値は、少なくともバイパス線の下層に形成される配線よりも低いことが必要である。
【００３０】
本例では、ドレイン側の選択トランジスタＳ１の選択ゲート電極１６9 、即ち、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１が層間絶縁膜１７中に形成されている。
【００３１】
図１３１は、メモリセルアレイ内のＮＡＮＤセル領域とシャント領域の配置関係を示している。図１３２は、メモリセルアレイ内のシャント領域ＱＱを示している。
【００３２】
シャント領域とは、選択ゲート線と選択ゲートバイパス線を接続する領域のことをいう。
【００３３】
本例では、ドレイン側の選択ゲート線ＳＧ１に対して選択ゲートバイパス線を設ける場合について検討する。
【００３４】
ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１は、互いに隣接している。ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１を選択ゲートバイパス線に接続するためのコンタクト部Ｘ１と、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１を選択ゲートバイパス線に接続するためのコンタクト部Ｘ２は、カラム方向において互いに対向しておらず、ロウ方向に一定間隔で交互に配置されている。
【００３５】
図１３３は、図１３２の領域Ａ１のパターンを詳細に示している。図１３４は、図１３２の領域Ａ２のパターンを詳細に示している。図１３５は、図１３３のパターンの一部を立体的に見たものである。
【００３６】
ロウ方向に延びる選択ゲート線１６9 は、シャント領域ＱＱにおいて切断され、その切断された部分では、選択ゲート線１４9 が剥き出しになっている。選択ゲート線と選択ゲートバイパス線のコンタクト部Ｘ１，Ｘ２は、この剥き出しになった選択ゲート線１４9 上に設けられる。
【００３７】
大きなコンタクト部Ｘ１，Ｘ２を確保するために、シャント領域ＱＱ内における選択ゲート線１６9 の端部は、９０度に折り曲げられた形を有している。そして、選択ゲート線１４9 の幅は、シャント領域ＱＱ内のコンタクト部Ｘ１，Ｘ２において広くなっている。
【００３８】
なお、Ｄは、ＮＡＮＤセルユニットのドレイン側の拡散層に対するコンタクト部を表している。
【００３９】
上述の構成を有するＮＡＮＤセル型ＥＥＰＲＯＭの特徴は、選択ゲート線ＳＧ１とこれに対応する選択ゲートバイパス線２１が同一ブロック内に存在し、かつ、この選択ゲートバイパス線２１が１本のワード線（制御ゲート線）ＣＧ１上に配置されている点にある。即ち、選択ゲートバイパス線２１は、最もドレイン寄りのメモリセルのワード線ＣＧ１を覆うように、ワード線ＣＧ１に沿って配置される。
【００４０】
図１３６は、上述したような従来のＮＡＮＤセル型ＥＥＰＲＯＭの動作タイミングを示している。
【００４１】
読出し動作（ワード線ＣＧ１が選択される場合）は、以下の順番で行われる。
【００４２】
（１）  ビット線ＢＬを電源電位Ｖｃｃにプリチャージした後、フローティング状態にする。
【００４３】
（２）  選択ブロック内の非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ２に対して電源電位Ｖｃｃの充電を開始する（選択ワード線ＣＧ１は０Ｖを維持する）。
【００４４】
（３）  選択ゲート線ＳＧ１に対して電源電位Ｖｃｃの充電を開始し、この後、この状態をしばらく保持する。
【００４５】
ここで、選択ワード線ＣＧ１に繋がる選択メモリセルのデータが“０”のときは、選択メモリセルがオン状態になり、ビット線ＢＬの電位が低下する。一方、選択メモリセルのデータが“１”のときは、選択メモリセルがオフ状態になるため、ビット線ＢＬは、電源電位Ｖｃｃを維持する。
【００４６】
（４）  選択ブロック内の非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２を０Ｖにする。
【００４７】
選択ゲート線ＳＧ１に選択ゲートバイパス線を接続する場合、選択ゲートバイパス線の抵抗は選択ゲート線ＳＧ２やワード線ＣＧ１〜ＣＧ８の抵抗に比べてずっと小さいため、選択ゲート線ＳＧ１の充放電時間は、選択ゲートバイパス線に接続されないワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２の充放電時間に比べて遥かに短くなる。
【００４８】
即ち、選択ゲート線ＳＧ１の電位が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形が急峻）は、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形がなだらか）よりも速くなる。
【００４９】
従って、選択ゲート線ＳＧ１に対する電源電位Ｖｃｃの充電時期（上述の（３）工程）を、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２に対する電源電位Ｖｃｃの充電時期（上述の（２）工程）より遅くした場合にも、動作時間を長くすることなく、読み出し動作を行うことができる。
【００５０】
つまり、ビット線ＢＬの放電開始のタイミング（データの読み出しのタイミング）を選択ゲート線ＳＧ１の充電タイミングにより制御することができる。
【００５１】
しかしながら、上述の構成（平面パターン）では、選択ゲートバイパス線２１が、ワード線（制御ゲート線）ＣＧ１の真上に、ワード線ＣＧ１を覆うようにして配置されている。
【００５２】
このため、ワード線ＣＧ１と選択ゲートバイパス線２１の間の容量が非常に大きくなっている。つまり、ワード線ＣＧ１と選択ゲートバイパス線２１の間の容量カップリングによるワード線ＣＧ１の電位の変動が問題となる。
【００５３】
例えば、上述の（３）工程で、選択ゲート線ＳＧ１に対して電源電位Ｖｃｃの充電を開始した時、ワード線ＣＧ１と選択ゲートバイパス線２１の間の容量カップリングにより、選択ゲートバイパス線２１直下のワード線ＣＧ１の電位が一時的に上昇する。
【００５４】
このワード線ＣＧ１の電位の上昇は、選択メモリセルのデータが“０”のときは問題ないが、“１”のときには、誤読み出しを生じさせる可能性がある。
【００５５】
即ち、“１”データを記憶する選択メモリセルの閾値は、本来、０Ｖを超えている。ワード線ＣＧ１の読み出し電位は、本来、０Ｖであるから、この選択メモリセルはオフ状態を維持するはずである。
【００５６】
しかし、ワード線ＣＧ１の電位がΔVだけ上昇した場合、選択メモリセルの閾値Ｖｔ（ｃｅｌｌ）が、０＜Ｖｔ（ｃｅｌｌ）≦ΔVであると仮定すると、本来、オフ状態であるはずの選択メモリセルがオン状態になってしまい、ビット線ＢＬの電位が放電されてしまう。
【００５７】
よって、“１”データを“０”データとして読み出してしまう誤読み出しが発生する。
【００５８】
このように、従来のＮＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置においては、同一ブロック内の選択ゲート線とワード線に関し、その選択ゲート線に接続される選択ゲートバイパス線が当該ワード線の真上に当該ワード線を覆うようにして配置されていた。
【００５９】
このため、データ読出し動作で、選択メモリセルのデータをビット線に読み出す際に、選択ゲートバイパス線とワード線（制御ゲート線）との容量カップリングにより、選択ブロック内の選択されたワード線の電位が誤って上昇することがあり、この場合には、選択メモリセルのデータが“１”から“０”に変化し、誤読み出し（データ読出し不良）が発生するという問題があった。
【特許文献１】特開平８−７８６４３号公報
【特許文献２】特開平６−６１４５８号公報
【特許文献３】特開平８−６４７０１号公報
【特許文献４】特開平１０−２２３８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００６０】
本発明の例では、選択ゲートバイパス線とワード線（制御ゲート線）との容量カップリングにより、選択ブロック内の選択されたワード線の電位が誤って上昇するという事態を回避することが可能な選択ゲートバイパス線のレイアウトについて提案する。
【課題を解決するための手段】
【００６１】
（１）  本発明の不揮発性半導体記憶装置は、マトリックス状に配置される複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイ上でロウ方向に延びるワード線と、前記メモリセルアレイ上でカラム方向に延びるビット線と、前記メモリセルアレイ内でカラム方向に延び、前記複数のメモリセルが配置されることがないシャント領域と、前記シャント領域内に配置され、前記複数のメモリセルが形成される領域に電位を与える第１配線と、前記シャント領域内で前記第１配線よりも上層の配線層を用いて構成され、前記複数のメモリセルのソース線に接続される第２配線とを備える。
【００６２】
前記第２配線のシート抵抗は、前記第１配線のシート抵抗よりも低く設定されている。
【００６３】
（２）  本発明の不揮発性半導体記憶装置は、メモリセルと選択ゲートトランジスタからなるセルユニットを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルアレイ上でロウ方向に延びるワード線と、前記選択ゲートトランジスタに接続され、前記メモリセルアレイ上でロウ方向に延びる選択ゲート線と、前記選択ゲート線よりも上層に形成され、前記メモリセルアレイ上でロウ方向に延びる選択ゲートバイパス線と、前記メモリセルアレイ内でカラム方向に延び、前記メモリセルが配置されることがないシャント領域と、前記シャント領域内に配置され、前記選択ゲートバイパス線を前記選択ゲート線に接続するためのコンタクト部と、前記シャント領域内に配置され、前記メモリセルが形成される領域に電位を与える第１配線と、前記シャント領域内で前記第１配線よりも上層の配線層を用いて構成され、前記メモリセルのソース線に接続される第２配線とを備えている。
【００６４】
（３）  本発明の不揮発性半導体記憶装置は、メモリセルと選択ゲートトランジスタからなるセルユニットを有するメモリセルアレイと、前記メモリセルに接続され、前記メモリセルアレイ上でロウ方向に延びるワード線と、前記選択ゲートトランジスタに接続され、前記メモリセルアレイ上でロウ方向に延びる選択ゲート線と、前記選択ゲート線よりも上層に形成され、前記メモリセルアレイ上でロウ方向に延びる選択ゲートバイパス線と、前記メモリセルアレイ内でカラム方向に延び、前記メモリセルが配置されることがない複数のシャント領域と、前記選択ゲートバイパス線を前記選択ゲート線に接続するための第１コンタクト部と、前記メモリセルが形成される領域に電位を与えるための第２コンタクト部とを備え、前記第１及び第２コンタクト部は、前記複数のシャント領域に対して、ロウ方向に交互に配置されている。
【００６５】
（４）  本発明の不揮発性半導体記憶装置は、互いに異なるブロック内に配置され、メモリセルと選択ゲートトランジスタからなる第１及び第２セルユニットを有するメモリセルアレイと、前記第１セルユニット内の選択ゲートトランジスタに接続される第１選択ゲート線と、前記第２セルユニット内の選択ゲートトランジスタに接続される第２選択ゲート線と、前記第１及び第２選択ゲート線よりも上層に形成される選択ゲートバイパス線と、前記メモリセルアレイ内に設けられ、前記メモリセルが配置されることがないシャント領域と、前記シャント領域に配置され、前記選択ゲートバイパス線を前記第１選択ゲート線に接続するためのコンタクト部とを備え、前記第２選択ゲート線は、前記コンタクト部が配置される前記シャント領域で切断されている。
【００６６】
（５）  本発明の不揮発性半導体記憶装置は、メモリセルと選択ゲートトランジスタからなるセルユニットを有するメモリセルアレイと、前記選択ゲートトランジスタの選択ゲート線よりも上層に形成される選択ゲートバイパス線と、前記メモリセルアレイ内に設けられ、前記メモリセルが配置されることがない第１及び第２シャント領域と、前記第１シャント領域に配置され、前記選択ゲートバイパス線を前記選択ゲート線に接続するための第１コンタクト部と、前記第２シャント領域に配置され、前記メモリセルが形成される領域に電位を与えるための第２コンタクト部とを備え、前記選択ゲート線は、前記第２コンタクト部が配置される前記第２シャント領域で切断されていると共に、前記第１シャント領域と前記第２シャント領域は、ロウ方向に交互に配置されている。
【００６７】
（６）  本発明の不揮発性半導体記憶装置は、直列又は並列に接続される複数のメモリセルとその両端に接続される選択ゲートトランジスタからなるセルユニットを有するブロックと、前記ブロックの一端側に配置され、前記ブロックの選択の有無を示すブロック選択信号を生成する第１ロウデコーダと、前記ブロックの他端側に配置され、前記ブロック選択信号を受け取る第２ロウデコーダとを備え、前記第１ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数は、前記第２ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数よりも少なくなっている。
【００６８】
前記第１ロウデコーダに接続される前記セルユニット内の選択ゲートトランジスタの選択ゲート線の数及びメモリセルの制御ゲート線の数の合計は、前記第２ロウデコーダに接続される前記セルユニット内のメモリセルの制御ゲート線の数に等しい。
【００６９】
前記セルユニット内の選択ゲートトランジスタの選択ゲート線の全てが、前記第１ロウデコーダに接続されている。
【００７０】
前記ブロック選択信号は、前記第１ロウデコーダから前記ブロック内の複数のメモリセル上に配置されるブロックデコード線を経由して前記第２ロウデコーダに供給される。
【００７１】
（７）  本発明の不揮発性半導体記憶装置は、直列又は並列に接続されるｎ個のメモリセルとその両端に接続される選択トランジスタからなるセルユニットを有するブロックと、前記ブロックの一端側に配置され、前記ブロックの選択の有無を示すブロック選択信号を生成する第１ロウデコーダと、前記ブロックの他端側に配置され、前記ブロック選択信号を受け取る第２ロウデコーダとを備え、前記第１ロウデコーダは、前記セルユニット内の選択トランジスタの選択ゲート線及び前記セルユニット内のｊ個のメモリセルの制御ゲート線に接続され、前記第２ロウデコーダは、前記セルユニット内のｋ（ｋ＞ｊ、ｊ＋ｋ＝ｎ）個のメモリセルの制御ゲート線に接続されている。
【００７２】
（８）  本発明の不揮発性半導体記憶装置は、ＳＴＩ構造の素子分離絶縁膜から構成される素子分離領域と前記素子分離領域により分離されたアクティブ領域とを有し、メモリセルアレイ領域内の前記素子分離領域が実質的に一定の幅及び一定のピッチで一方向に規則的に配置され、さらに、前記メモリセルアレイ領域内のメモリセルの間に、前記一方向の幅が前記一定の幅よりも広い素子分離領域を配置したものである。
【００７３】
前記アクティブ領域にメモリセルと選択ゲートトランジスタが形成され、前記一方向の幅が前記一定の幅よりも広い素子分離領域は、前記選択ゲートトランジスタの選択ゲート線とその上層に形成される選択ゲートバイパス線のコンタクト部を含む領域に配置される。
【００７４】
本発明の不揮発性半導体記憶装置は、ＳＴＩ構造の素子分離絶縁膜から構成される素子分離領域と前記素子分離領域により分離されたアクティブ領域とを有し、メモリセルアレイ領域がメモリセルを含むセル領域と前記メモリセルを含まないシャント領域に分けられ、さらに、前記セル領域内に、実質的に一定の幅及び一定のピッチで一方向に規則的に形成される素子分離領域を配置し、前記シャント領域内の全体に、前記一方向の幅が前記一定の幅よりも広い素子分離領域を配置したものである。
【００７５】
前記セル領域内の前記アクティブ領域に選択ゲートトランジスタが形成され、前記シャント領域内に、前記選択ゲートトランジスタの選択ゲート線とその上層に形成される選択ゲートバイパス線のコンタクト部が配置される。
【００７６】
前記一方向の幅が前記一定の幅よりも広い素子分離領域は、０．５〜５μｍの幅を有している。前記一方向の幅が前記一定の幅よりも広い素子分離領域は、２０〜５００μｍの間隔で、前記一方向に複数設けられている。
【発明の効果】
【００７７】
本発明の例によれば、選択ゲートバイパス線とワード線（制御ゲート線）との容量カップリングにより、選択ブロック内の選択されたワード線の電位が誤って上昇するという事態を回避することが可能になる。
【発明を実施するための最良の形態】
【００７８】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００７９】
図１は、本発明の第１実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図２は、図１の領域Ａ１内を詳細に示す図、図３は、図１の領域Ａ２内を詳細に示す図である。
【００８０】
メモリセルアレイは、複数のブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１，…から構成されている。各ブロック内には、ロウ方向に延びる複数本のワード線（制御ゲート線＝制御ゲート電極）ＣＧ１〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２が配置されている。カラム方向に延びる複数本のビット線ＢＬは、各ブロックに共通になっている。
【００８１】
シャント領域ＱＱは、ロウ方向に一定間隔で設けられている。シャント領域ＱＱでは、選択ゲート線ＳＧ１，ＳＧ２と、この選択ゲート線ＳＧ１，ＳＧ２よりも上層に形成され、かつ、低抵抗の選択ゲートバイパス線２１ｉ，２１ｉ−１との接続が行われる。本例では、ドレイン側の選択ゲート線ＳＧ１に対して選択ゲートバイパス線２１ｉ，２１ｉ−１を設ける場合について検討する。
【００８２】
ここで、選択ゲートバイパス線を設ける意義について述べる。
【００８３】
メモリセルアレイは、大容量になればなる程、微細かつ膨大な数のメモリセルから構成されることになり、チップ上に占める面積も非常に大きくなる。これに伴い、メモリセルアレイ上に配置される選択ゲート線ＳＧ１，ＳＧ２も、細くかつ長くなる。このため、選択ゲート線ＳＧ１，ＳＧ２の配線抵抗は、非常に高くなる。
【００８４】
一方、ブロックの選択／非選択の制御は、選択ゲート線ＳＧ１，ＳＧ２の電位により行われる。つまり、ブロックの選択／非選択は、選択ゲートトランジスタのオン／オフにより決定される。ここで、ブロックの選択動作を高速にし、メモリ動作の信頼性を向上させるためには、選択ゲート線ＳＧ１，ＳＧ２の充放電時間を短縮する必要がある。
【００８５】
そこで、選択ゲート線ＳＧ１，ＳＧ２の充放電時間を短縮するために、選択ゲート線ＳＧ１，ＳＧ２よりも低抵抗（例えば、ワード線ＣＧ１，ＣＧ２に影響されずに配線幅を広くでき、低抵抗材料から構成できる。）の選択ゲートバイパス線２１ｉ，２１ｉ−１が設けられる。
【００８６】
ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１は、互いに隣接している。選択ゲート線ＳＧ１は、ワード線（制御ゲート電極）ＣＧ１〜ＣＧ８と同一層に形成されており、選択ゲート線ＳＧ１は、ワード線ＣＧ１〜ＣＧ８と同様に、細くかつ長くなっている。
【００８７】
ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１を選択ゲートバイパス線２１ｉ−１に接続するためのコンタクト部Ｘ１と、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１を選択ゲートバイパス線２１ｉに接続するためのコンタクト部Ｘ２は、カラム方向において互いに対向しておらず、ロウ方向に一定間隔で交互に配置されている。
【００８８】
ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ内のワード線（制御ゲート電極）ＣＧ１上に配置されている。また、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ−１内のワード線（制御ゲート電極）ＣＧ１上に配置されている。
【００８９】
つまり、選択ゲートバイパス線２１ｉ−１は、それが接続される選択ゲート線ＳＧ１が存在するブロックＢＬＯＣＫｉ−１とは異なるブロックＢＬＯＣＫｉ内に配置され、選択ゲートバイパス線２１ｉは、それが接続される選択ゲート線ＳＧ１が存在するブロックＢＬＯＣＫｉとは異なるブロックＢＬＯＣＫｉ−１内に配置されている。
【００９０】
なお、本例では、選択ゲートバイパス線２１ｉ−１，２１ｉは、それが接続される選択ゲート線ＳＧ１が存在するブロックとは異なるブロック内のワード線ＣＧ１上に配置されているが、これに限らず、他のワード線上又は複数のワード線上に配置されるようにしてもよい。
【００９１】
図４は、図３のパターンの一部を立体的に見たものである。
【００９２】
ロウ方向に延びる選択ゲート線１６9 は、シャント領域ＱＱにおいて切断され、その切断された部分では、選択ゲート線ＳＧ１（１４9 ）が剥き出しになっている。実際に、選択ゲートトランジスタＳ１の選択ゲート電極として機能するのは、選択ゲート線ＳＧ１（１４9 ）であり、選択ゲート線ＳＧ１（１４9 ）と選択ゲートバイパス線２１ｉ−１のコンタクト部Ｘ１は、この剥き出しになった選択ゲート線ＳＧ１（１４9 ）上に設けられる。
【００９３】
大きなコンタクト部Ｘ１を確保するために、シャント領域ＱＱ内における選択ゲート線１６9 が切断された部分において、選択ゲート線ＳＧ１（１４9 ）の幅は、シャント領域ＱＱ外よりも広くなっている。
【００９４】
上述の構成を有するＮＡＮＤセル型ＥＥＰＲＯＭの特徴は、選択ゲートバイパス線２１ｉ−１，２１ｉが、これに対応する選択ゲート線ＳＧ１が存在するブロックとは異なるブロック内に存在している点にある。つまり、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線は、選択されていないブロック内に配置されている。
【００９５】
よって、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線にブロックを選択するための電源電位Ｖｃｃが印加されたとき、選択されたブロック内のワード線の電位が容量カップリングにより上昇するという事態が生じないため、誤読み出しを防止することができる。
【００９６】
この点については、本発明のメモリの動作の説明で詳述する。
【００９７】
また、選択ゲート線ＳＧ１には、低抵抗の選択ゲートバイパス線２１ｉ−１，２１ｉが接続されているため、選択ゲート線ＳＧ１を充電する時間を短くでき、動作速度を速くできる。また、選択ゲートバイパス線２１ｉ−１，２１ｉは、狭い間隔で配置されるワード線ＣＧ１〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２の上層に形成されるため、デザインルールによる制約も緩やかになる。
【００９８】
図５は、図２及び図３メモリセルアレイ内の１つのＮＡＮＤセルユニット及びその近傍の平面パターンを示している。図６は、図５の１つのＮＡＮＤセルユニットの等価回路図である。また、図７は、図５のＶＩＩ−ＶＩＩ線に沿う断面図、図８は、図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図、図９は、図５のＩＸ−ＩＸ線に沿う断面図である。
【００９９】
ｐ型シリコン基板（又はｐ型ウェル領域）１１上には、素子分離酸化膜１２が形成される。素子分離酸化膜１２は、素子領域を取り囲むように形成される。素子領域には、ＮＡＮＤセルユニットが形成される。
【０１００】
本例では、１つのＮＡＮＤセルユニットは、直列接続された８個のメモリセルＭ１〜Ｍ８からなるＮＡＮＤ列とその両端に接続される選択トランジスタＳ１，Ｓ２から構成される。
【０１０１】
１つのＮＡＮＤセルユニットが形成される素子領域においては、シリコン基板１１上にゲート絶縁膜１３を介して浮遊ゲート電極１４1 ，１４2 ，…１４8 が形成される。この浮遊ゲート電極１４1 ，１４2 ，…１４8 上には、層間絶縁膜１５を介して制御ゲート電極１６1 ，１６2 ，…１６8 が形成される。
【０１０２】
また、シリコン基板１１上にゲート絶縁膜１３を介して選択ゲート電極１４9 ，１４10，１６9 ，１６10が形成される。選択ゲート電極１４9 ，１４10，１６9 ，１６10は、浮遊ゲート電極１４1 ，１４2 ，…１４8 及び制御ゲート電極１６1 ，１６2 ，…１６8 と同時に形成される。
【０１０３】
なお、本例では、選択ゲート電極１４9 ，１４10，１６9 ，１６10のうち実際にゲート電極として機能するのは、下層となる選択ゲート電極１４9 ，１４10である。但し、下層の選択ゲート電極１４9 ，１４10と上層の選択ゲート電極１６9 ，１６10を電気的に接続し、両電極を実際に機能させてもよい。
【０１０４】
シリコン基板１１中には、ｎ型拡散層１９1 ，１９2 ，…１９9 が形成される。ｎ型拡散層１９1 ，１９2 ，…１９9 は、互いに隣接する２つのトランジスタ（メモリセル及び選択トランジスタ）において共有されている。ドレイン側の最も端に存在する拡散層１９0 は、ビット線ＢＬに接続され、ソース側の最も端に存在する拡散層１９10は、ソース線ＳＬに接続される。
【０１０５】
メモリセルＭ１〜Ｍ８及び選択トランジスタＳ１，Ｓ２は、シリコン基板１１上に形成された層間絶縁膜（例えば、シリコン酸化膜）１７により覆われている。層間絶縁膜１７上には、ビット線１８（ＢＬ）が形成される。
【０１０６】
制御ゲート電極１６1 ，１６2 ，…１６8 及び選択ゲート電極１６9 ，１６10が形成される層よりも上層で、かつ、ビット線ＢＬが形成される層よりも下層には、選択ゲートバイパス線２１ｉ−１，２１ｉが形成される。
【０１０７】
ブロックＢＬＯＣＫｉ−１内の選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ内のドレイン側の選択トランジスタＳ１の選択ゲート電極１６9 に接続され、ブロックＢＬＯＣＫｉ内の選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１内のドレイン側の選択トランジスタＳ１の選択ゲート電極１６9 に接続されている。
【０１０８】
図１０は、本発明の第１実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの動作タイミングを示している。
【０１０９】
読出し動作（ワード線ＣＧ１が選択される場合）は、従来と同様に、以下の順番で行われる。
【０１１０】
（１）  ビット線ＢＬを電源電位Ｖｃｃにプリチャージした後、フローティング状態にする。
【０１１１】
（２）  選択ブロック内の非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ２に対して電源電位Ｖｃｃの充電を開始する。この時、選択ワード線ＣＧ１は、０Ｖを維持する。
【０１１２】
（３）  選択ゲート線ＳＧ１に対して電源電位Ｖｃｃの充電を開始し、この後、この状態をしばらく保持する。
【０１１３】
ここで、選択ワード線ＣＧ１に繋がる選択メモリセルのデータが“０”のときは、選択メモリセルがオン状態になり、ビット線ＢＬの電位が低下する。一方、選択メモリセルのデータが“１”のときは、選択メモリセルがオフ状態になるため、ビット線ＢＬは、電源電位Ｖｃｃを維持する。
【０１１４】
（４）  選択ブロック内の非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２を０Ｖにする。
【０１１５】
本例のＮＡＮＤセル型ＥＥＰＲＯＭでは、選択ゲート線ＳＧ１に選択ゲートバイパス線２１ｉ−１，２１ｉが接続される。この選択ゲートバイパス線２１ｉ−１，２１ｉの抵抗は、選択ゲート線ＳＧ２やワード線ＣＧ１〜ＣＧ８の抵抗に比べて大幅に低くなっている。よって、選択ゲート線ＳＧ１の充放電時間は、選択ゲートバイパス線に接続されないワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２の充放電時間に比べて遥かに短くなる。
【０１１６】
即ち、選択ゲート線ＳＧ１の電位が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形が急峻）は、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形がなだらか）よりも速くなる。
【０１１７】
従って、選択ゲート線ＳＧ１に対する電源電位Ｖｃｃの充電時期（上述の（３）工程）を、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ２に対する電源電位Ｖｃｃの充電時期（上述の（２）工程）より遅くした場合にも、動作時間を長くすることなく、読み出し動作を行うことができる。
【０１１８】
つまり、ビット線ＢＬの放電開始のタイミング（データの読み出しのタイミング）を選択ゲート線ＳＧ１の充電タイミングにより制御することができる。
【０１１９】
ところで、従来の構成では、例えば、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が、ブロックＢＬＯＣＫｉ内のワード線（制御ゲート電極）の真上に、ワード線を覆うようにして配置されていたため、選択ゲートバイパス線とワード線の間に容量カップリングが発生していた。よって、選択ゲートバイパス線の電位の上昇により、選択ワード線（通常は０Ｖ）の電位も上昇し、誤読み出しが生じていた。
【０１２０】
しかし、本発明の構成では、例えば、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１とは異なるブロックＢＬＯＣＫｉ内に配置される。
【０１２１】
よって、例えば、ブロックＢＬＯＣＫｉ−１が選択された場合において、選択ゲートバイパス線２１ｉ−１の電位の上昇に伴い、選択ゲートバイパス線とワード線の容量カップリングにより上昇するワード線（通常は０Ｖ）ＣＧ１は、非選択ブロックＢＬＯＣＫｉ−１内に存在する。
【０１２２】
つまり、選択されたブロックＢＬＯＣＫｉ内の選択ワード線の電位（通常は０Ｖ）が誤って上昇するということがなくなるため、データ読み出し時における誤読み出しが防止される。
【０１２３】
このように、本発明のＮＡＮＤセル型ＥＥＰＲＯＭによれば、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が、選択ブロックのビット線コンタクト側に隣接する非選択ブロック内に配置される。このため、読み出し動作時に、選択ゲートバイパス線（０Ｖ→Ｖｃｃ）とワード線（制御ゲート電極）との容量カップリングにより電位が変動するワード線は、選択ブロックのビット線コンタクト側に隣接する非選択ブロック内にある。
【０１２４】
また、非選択ブロック内では、選択ゲート線ＳＧ１，ＳＧ２は、０Ｖに設定され、選択ゲートトランジスタＳ１，Ｓ２は、オフ状態になっている。このため、非選択ブロック内では、ＮＡＮＤセルユニットは、ビット線ＢＬから切断された状態（ビット線ＢＬの放電パスが遮断された状態）となっており、容量カップリングの影響により、ワード線（制御ゲート電極）の電位が上昇しても、誤ってビット線ＢＬが放電されることはない。
【０１２５】
一方、選択ブロック内に配置される選択ゲートバイパス線は、選択ブロックのビット線コンタクト側に隣接する非選択ブロック内の選択ゲート線ＳＧ１に接続され、０Ｖに固定されたままとなる。よって、選択ブロック内では、選択ゲートバイパス線とワード線の容量カップリングにより、ワード線（制御ゲート電極）の電位が上昇することがない。
【０１２６】
また、選択ブロック内のワード線上には、０Ｖに固定された選択ゲートバイパス線が配置されるため、データ読み出し時にノイズが発生し難くなる。
【０１２７】
従って、図１０に示すように、正常なデータ読み出し動作を実現できる。
【０１２８】
本発明は、上述したような実施の形態に限定されるものではなく、種々の変更が可能である。
【０１２９】
以下、本発明の他の実施の形態について順次説明する。
【０１３０】
図１１及び図１２は、本発明の第２実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１１は、図１の領域Ａ１を詳細に示す図であり、図１２は、図１の領域Ａ２を詳細に示す図である。
【０１３１】
本例のＥＥＰＲＯＭは、上述の第１実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において相違している。
【０１３２】
つまり、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ−１内に配置され、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ内に配置されている。
【０１３３】
本実施の形態のＥＥＰＲＯＭの特徴は、以下の点にある。
【０１３４】
選択ゲートバイパス線２１ｉ−１，２１ｉは、選択ゲート線ＳＧ１のソース側エッジよりもドレイン（ビット線コンタクト部）側に配置されている。つまり、選択ゲートバイパス線２１ｉ−１，２１ｉは、ワード線ＣＧ１，ＣＧ２，…上に配置されない。
【０１３５】
実際には、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉごとに設けられるため、隣接する選択ゲートバイパス線２１ｉ−１，２１ｉの短絡を防止するため、選択ゲートバイパス線２１ｉ−１，２１ｉは、ビット線コンタクト部（の中央部）から選択ゲート線ＳＧ１のソース側エッジまでの範囲内に形成される。
【０１３６】
このように、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線は、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）上には配置されないため、選択ゲートバイパス線とワード線の間の容量を極めて小さくできる。
【０１３７】
従って、図１３に示すように、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶは、無視できる程小さく、０Ｖとみなしてもよい。よって、ビット線ＢＬの誤った放電を防ぐことができ、データ読み出し動作の信頼性を大幅に向上できる。
【０１３８】
また、低抵抗の選択ゲートバイパス線を設けることにより、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。
【０１３９】
図１４は、本発明の第３実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１４は、図１の領域Ａ１を詳細に示す図である。本例においては、図１の領域Ａ２に相当する図は省略する。
【０１４０】
本例のＥＥＰＲＯＭは、上述の第２実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において一致し、選択ゲートバイパス線２１ｉ−１，２１ｉのソース側のエッジが、最もドレイン（ビット線コンタクト部）寄りのワード線（制御ゲート電極）ＣＧ１のドレイン側エッジと選択ゲート線ＳＧ１のソース側エッジの間に配置される点において相違する。
【０１４１】
言い換えれば、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、最もドレイン（ビット線コンタクト部）寄りのワード線（制御ゲート電極）ＣＧ１のドレイン側エッジよりも、さらに、ドレイン（ビット線コンタクト部）側に配置されている。つまり、選択ゲートバイパス線２１ｉ−１，２１ｉは、ワード線ＣＧ１，ＣＧ２，…上に配置されない。
【０１４２】
実際には、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉごとに設けられるため、隣接する選択ゲートバイパス線２１ｉ−１，２１ｉの短絡を防止するため、選択ゲートバイパス線２１ｉ−１，２１ｉは、ビット線コンタクト部（の中央部）からワード線ＣＧ１のドレイン側エッジまでの範囲内に形成される。
【０１４３】
このように、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線は、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）上には配置されないため、選択ゲートバイパス線とワード線の間の容量を極めて小さくできる。
【０１４４】
従って、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶは、無視できる程小さく、ビット線ＢＬの誤った放電を防止できる。
【０１４５】
また、低抵抗の選択ゲートバイパス線を設けることで、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。
【０１４６】
図１５は、本発明の第４実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１５は、図１の領域Ａ１を詳細に示す図である。本例においても、図１の領域Ａ２に相当する図は省略する。
【０１４７】
本例のＥＥＰＲＯＭは、上述の第３実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において一致し、選択ゲートバイパス線２１ｉ−１，２１ｉのソース側のエッジが、最もドレイン（ビット線コンタクト部）寄りのワード線（制御ゲート電極）ＣＧ１上に配置される点において相違する。
【０１４８】
言い換えれば、選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、最もドレイン（ビット線コンタクト部）寄りのワード線（制御ゲート電極）ＣＧ１のソース側エッジよりも、さらに、ドレイン（ビット線コンタクト部）側に配置されている。つまり、選択ゲートバイパス線２１ｉ−１，２１ｉは、ワード線ＣＧ１と部分的にオーバーラップしている。
【０１４９】
このような構成によれば、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線は、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）ＣＧ１を完全に覆うことはないため、選択ゲートバイパス線とワード線ＣＧ１の間の容量を小さくできる。
【０１５０】
従って、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶも小さくでき、ビット線ＢＬの誤った放電を防止できる。
【０１５１】
また、低抵抗の選択ゲートバイパス線を設けることで、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。
【０１５２】
図１６は、本発明の第５実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１６は、図１の領域Ａ１を詳細に示す図である。本例においても、図１の領域Ａ２に相当する図は省略する。
【０１５３】
本例のＥＥＰＲＯＭは、上述の第４実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において一致し、選択ゲートバイパス線２１ｉ−１，２１ｉが、ワード線（制御ゲート電極）ＣＧ１，ＣＧ２の間のスペース上に配置される点において相違する。
【０１５４】
このような構成によれば、選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）ＣＧ１，ＣＧ２を完全に覆うことはないため、選択ゲートバイパス線とワード線ＣＧ１，ＣＧ２の間の容量を小さくできる。
【０１５５】
従って、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶも小さくでき、ビット線ＢＬの誤った放電を防止できる。
【０１５６】
また、低抵抗の選択ゲートバイパス線を設けることで、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。
【０１５７】
なお、本例において、選択ゲートバイパス線２１ｉ−１，２１ｉが配置される領域は、ワード線間のスペース上であれば、ワード線ＣＧ１，ＣＧ２の間のスペース上に限られない。例えば、選択ゲートバイパス線２１ｉ−１，２１ｉは、ワード線ＣＧ２，ＣＧ３の間のスペース上に配置してもよい。
【０１５８】
上述の第１乃至第５実施の形態についてまとめると、いずれも選択ブロック内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１，２１ｉは、当該選択ブロック内のワード線（制御ゲート電極）を完全に覆うことはないため、選択ゲートバイパス線とワード線の間の容量を小さくできる。
【０１５９】
これら実施の形態において、容量カップリングによる電位の上昇ΔＶを完全に抑えることができるのは、第１実施の形態であり、また、他の実施の形態においてΔＶの値が小さい順に並べると、第２実施の形態（図１１）＜第３実施の形態（図１４）＜第４実施の形態（図１５）＜第５実施の形態（図１６）となる。
【０１６０】
しかしながら、第２実施の形態（図１１）では、選択ゲート線ＳＧ１のソース側エッジからビット線コンタクトの間という極めて狭い領域に選択ゲートバイパス線を配置しなければならないため、この例では、デザインルールに制約される欠点がある。
【０１６１】
デザインルールについて検討すると、上述の第１実施の形態では、原則としてデザインルールの制約を受けることは全くない。他の実施の形態において、デザインルールの制約が最も緩やかな順に並べると、第５実施の形態（図１６）＜第４実施の形態（図１５）＜第３実施の形態（図１４）＜第２実施の形態（図１１）となる。
【０１６２】
従って、これら実施の形態のＥＥＰＲＯＭを実際の製品に適用するに当たっては、容量カップリングによる電位の上昇ΔＶとデザインルールの二つの条件を考慮して、最も妥当なパターンを選択することになる。
【０１６３】
以上の説明は、選択ゲートバイパス線をドレイン側選択ゲート線ＳＧ１に対して設ける場合について行ったが、本発明は、他の場合、例えば、選択ゲートバイパス線をソース側選択ゲート線ＳＧ２に対して設ける場合にも適用できる。
【０１６４】
図１７は、本発明の第６実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図１８は、図１７の領域Ａ１内を詳細に示す図、図１９は、図１７の領域Ａ２内を詳細に示す図である。
【０１６５】
メモリセルアレイは、複数のブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１，…から構成されている。各ブロック内には、ロウ方向に延びる複数本のワード線（制御ゲート電極）ＣＧ１〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２が配置されている。カラム方向に延びる複数本のビット線ＢＬは、各ブロックに共通になっている。
【０１６６】
シャント領域ＱＱは、ロウ方向に一定間隔で設けられている。シャント領域ＱＱでは、ソース側選択ゲート線ＳＧ２と、この選択ゲート線ＳＧ２よりも上層に形成され、かつ、低抵抗の選択ゲートバイパス線２１ｉ，２１ｉ−１との接続が行われる。
【０１６７】
ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２とブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２は、互いに隣接している。選択ゲート線ＳＧ２は、ワード線（制御ゲート電極）ＣＧ１〜ＣＧ８と同一層に形成されており、選択ゲート線ＳＧ２は、ワード線ＣＧ１〜ＣＧ８と同様に、細くかつ長くなっている。
【０１６８】
ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２を選択ゲートバイパス線２１ｉに接続するためのコンタクト部Ｘ３と、ブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２を選択ゲートバイパス線２１ｉ＋１に接続するためのコンタクト部Ｘ４は、カラム方向において互いに対向しておらず、ロウ方向に一定間隔で交互に配置されている。
【０１６９】
ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ＋１内のワード線（制御ゲート電極）ＣＧ８上に配置されている。また、ブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉ＋１は、ブロックＢＬＯＣＫｉ内のワード線（制御ゲート電極）ＣＧ８上に配置されている。
【０１７０】
つまり、選択ゲートバイパス線２１ｉは、それが接続される選択ゲート線ＳＧ２が存在するブロックＢＬＯＣＫｉとは異なるブロック内ＢＬＯＣＫｉ＋１内に配置され、選択ゲートバイパス線２１ｉ＋１は、それが接続される選択ゲート線ＳＧ２が存在するブロックＢＬＯＣＫｉ＋１とは異なるブロックＢＬＯＣＫｉ内に配置されている。
【０１７１】
なお、本例では、選択ゲートバイパス線２１ｉ，２１ｉ＋１は、それが接続される選択ゲート線ＳＧ２が存在するブロックとは異なるブロック内のワード線ＣＧ８上に配置されているが、これに限らず、他のワード線上又は複数のワード線上に配置されるようにしてもよい。
【０１７２】
上述の構成を有するＮＡＮＤセル型ＥＥＰＲＯＭの特徴は、選択ゲートバイパス線２１ｉ，２１ｉ＋１が、これに接続されるソース側選択ゲート線ＳＧ２が存在するブロックとは異なるブロック内に存在している点にある。つまり、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線は、選択されていないブロック内に配置されている。
【０１７３】
よって、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線にブロックを選択するための電源電位Ｖｃｃが印加されたとき、選択されたブロック内のワード線の電位が容量カップリングにより上昇するという事態が生じないため、誤読み出しを防止することができる。
【０１７４】
また、低抵抗の選択ゲートバイパス線を設けることにより、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。
【０１７５】
図２０は、本発明の第６実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの動作タイミングを示している。
【０１７６】
読出し動作（ワード線ＣＧ８が選択される場合）は、基本的には、上述の第１実施の形態と同じであるが、選択ゲート線ＳＧ１，ＳＧ２に電源電位Ｖｃｃを与える順序が上述の第１実施の形態と相違している。
【０１７７】
読み出し動作は、以下の順番で行われる。
【０１７８】
（１）  ビット線ＢＬを電源電位Ｖｃｃにプリチャージした後、フローティング状態にする。
【０１７９】
（２）  選択ブロック内の非選択ワード線ＣＧ１〜ＣＧ７及び選択ゲート線ＳＧ１に対して電源電位Ｖｃｃの充電を開始する。この時、選択ワード線ＣＧ８は、０Ｖを維持する。
【０１８０】
（３）  選択ゲート線ＳＧ２に対して電源電位Ｖｃｃの充電を開始し、この後、この状態をしばらく保持する。
【０１８１】
ここで、選択ワード線ＣＧ８に繋がる選択メモリセルのデータが“０”のときは、選択メモリセルがオン状態になり、ビット線ＢＬの電位が低下する。一方、選択メモリセルのデータが“１”のときは、選択メモリセルがオフ状態になるため、ビット線ＢＬは、電源電位Ｖｃｃを維持する。
【０１８２】
（４）  選択ブロック内の非選択ワード線ＣＧ１〜ＣＧ７及び選択ゲート線ＳＧ１，ＳＧ２を０Ｖにする。
【０１８３】
本例のＮＡＮＤセル型ＥＥＰＲＯＭでは、ソース側選択ゲート線ＳＧ２に選択ゲートバイパス線２１ｉ，２１ｉ＋１が接続されるため、選択ゲート線ＳＧ２の充放電時間は、選択ゲートバイパス線に接続されないワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ１の充放電時間に比べて遥かに短くなる。
【０１８４】
即ち、選択ゲート線ＳＧ２の電位が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形が急峻）は、ワード線ＣＧ１〜ＣＧ８や選択ゲート線ＳＧ１が０ＶからＶｃｃ又はＶｃｃから０Ｖに変化する速度（波形がなだらか）よりも速くなる。
【０１８５】
従って、選択ゲート線ＳＧ２に対する電源電位Ｖｃｃの充電時期（上述の（３）工程）を、ワード線ＣＧ１〜ＣＧ７や選択ゲート線ＳＧ１に対する電源電位Ｖｃｃの充電時期（上述の（２）工程）より遅くしても、動作時間を長くすることなく、読み出し動作を行うことができる。
【０１８６】
つまり、ビット線ＢＬの放電開始のタイミング（データの読み出しのタイミング）を選択ゲート線ＳＧ２の充電タイミングにより制御することができる。
【０１８７】
本発明の構成では、例えば、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ＋１内に配置される。
【０１８８】
よって、例えば、ブロックＢＬＯＣＫｉが選択された場合において、選択ゲートバイパス線２１ｉの電位の上昇に伴い、選択ゲートバイパス線とワード線の容量カップリングにより上昇するワード線（通常は０Ｖ）ＣＧ８は、非選択ブロックＢＬＯＣＫｉ＋１内に存在する。
【０１８９】
つまり、選択されたブロックＢＬＯＣＫｉ内の選択ワード線の電位（通常は０Ｖ）が誤って上昇するということがなくなるため、データ読み出し時における誤読み出しが防止される。
【０１９０】
このように、本発明のＮＡＮＤセル型ＥＥＰＲＯＭによれば、選択ブロック内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線が、選択ブロックのソース側に隣接する非選択ブロック内に配置される。このため、読み出し動作時に、選択ゲートバイパス線（０Ｖ→Ｖｃｃ）とワード線（制御ゲート電極）との容量カップリングにより電位が変動するワード線は、選択ブロックのソース側に隣接する非選択ブロック内にある。
【０１９１】
また、非選択ブロック内では、選択ゲート線ＳＧ１，ＳＧ２は、０Ｖに設定され、選択ゲートトランジスタＳ１，Ｓ２は、オフ状態になっている。このため、非選択ブロック内では、ＮＡＮＤセルユニットは、ビット線ＢＬから切断された状態（ビット線ＢＬの放電パスが遮断された状態）となっており、容量カップリングの影響により、ワード線（制御ゲート電極）の電位が上昇しても、誤ってビット線ＢＬが放電されることはない。
【０１９２】
一方、選択ブロック内に配置される選択ゲートバイパス線は、選択ブロックのソース側に隣接する非選択ブロック内の選択ゲート線ＳＧ２に接続され、０Ｖに固定されたままとなる。よって、選択ブロック内では、選択ゲートバイパス線とワード線の容量カップリングにより、ワード線（制御ゲート電極）の電位が上昇することがない。
【０１９３】
従って、図２０に示すように、正常なデータ読み出し動作を実現できる。
【０１９４】
本発明は、上述したような実施の形態に限定されるものではなく、種々の変更が可能である。
【０１９５】
図２１及び図２２は、本発明の第７実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図２１は、図１７の領域Ａ１を詳細に示す図であり、図２２は、図１７の領域Ａ２を詳細に示す図である。
【０１９６】
本例のＥＥＰＲＯＭは、上述の第６実施の形態のＥＥＰＲＯＭと比べると、選択ブロック内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線が当該選択ブロック内に存在する点において相違している。
【０１９７】
つまり、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ内に配置され、ブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉ＋１は、ブロックＢＬＯＣＫｉ＋１内に配置されている。
【０１９８】
また、選択ゲートバイパス線２１ｉ，２１ｉ＋１は、ワード線（制御ゲート電極）ＣＧ８のドレイン（ビット線コンタクト部）側のエッジよりもドレイン側に配置されている。つまり、選択ゲートバイパス線２１ｉ，２１ｉ＋１は、ワード線ＣＧ１，ＣＧ２，…上に配置されない。
【０１９９】
実際には、選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉ，２１ｉ＋１は、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１ごとに設けられるため、隣接する選択ゲートバイパス線２１ｉ，２１ｉ＋１の短絡を防止するため、選択ゲートバイパス線２１ｉ，２１ｉ＋１は、ビット線コンタクト部（の中央部）からワード線ＣＧ８のドレイン側エッジまでの範囲内に形成される。
【０２００】
このように、選択ブロック内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線は、当該選択ブロック内に配置されるが、ワード線（制御ゲート電極）上には配置されないため、選択ゲートバイパス線とワード線の間の容量を極めて小さくできる。
【０２０１】
従って、選択ブロック内において、選択ゲートバイパス線とワード線の容量カップリングによるワード線（制御ゲート電極）の電位の変動量ΔＶは、無視できる程小さく、０Ｖとみなしてもよい。よって、ビット線ＢＬの誤った放電を防ぐことができ、データ読み出し動作の信頼性を大幅に向上できる。
【０２０２】
また、低抵抗の選択ゲートバイパス線を設けることにより、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。
【０２０３】
なお、本実施の形態における選択ゲートバイパス線２１ｉ，２１ｉ＋１のパターンは、上述の第３実施の形態における選択ゲートバイパス線２１ｉ−１，２１ｉのパターンに対応している。
【０２０４】
また、図面を用いて詳細には説明しないが、当然に、ソース側の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉ，２１ｉ＋１ついても、上述の第２、第４及び第５実施の形態に相当するパターンを採用することができる。
【０２０５】
上述の第１及び第６実施の形態に関しては、選択ゲートバイパス線のパターンに制約はない。即ち、選択ゲートバイパス線は、複数のワード線上に跨って配置されていても構わない。また、選択ブロック内の選択ゲート線に接続される選択ゲートバイパス線は、選択ブロックに隣接するブロックに限られず、その他のブロック内に形成されていてもよい。
【０２０６】
図２３は、本発明の第８実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図２４は、図２３の領域Ａ１内を詳細に示す図であり、図２５は、図２３の領域Ａ２内を詳細に示す図である。
【０２０７】
メモリセルアレイは、複数のブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１，…から構成されている。各ブロック内には、ロウ方向に延びる複数本のワード線（制御ゲート電極）ＣＧ１〜ＣＧ８及び選択ゲート線ＳＧ１，ＳＧ２が配置されている。カラム方向に延びる複数本のビット線ＢＬは、各ブロックに共通になっている。
【０２０８】
シャント領域ＱＱは、ロウ方向に一定間隔で設けられている。シャント領域ＱＱでは、ドレイン側選択ゲート線ＳＧ１と、この選択ゲート線ＳＧ１よりも上層に形成され、かつ、低抵抗の選択ゲートバイパス線２１ｉ−１，２１ｉとの接続が行われる。
【０２０９】
ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１は、互いに隣接している。選択ゲート線ＳＧ１は、ワード線（制御ゲート電極）ＣＧ１〜ＣＧ８と同一層に形成されており、選択ゲート線ＳＧ１は、ワード線ＣＧ１〜ＣＧ８と同様に、細くかつ長くなっている。
【０２１０】
ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１を選択ゲートバイパス線２１ｉ−１に接続するためのコンタクト部Ｘ１と、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１を選択ゲートバイパス線２１ｉに接続するためのコンタクト部Ｘ２は、カラム方向において互いに対向しておらず、ロウ方向に一定間隔で交互に配置されている。
【０２１１】
ここで、本例では、ブロックＢＬＯＣＫｉ−１内のコンタクト部Ｘ１に対向するブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１（１４9 、１６9 ）が除去されている。同様に、ブロックＢＬＯＣＫｉ内のコンタクト部Ｘ２に対向するブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１（１４9 、１６9 ）が除去されている。
【０２１２】
例えば、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１は、メモリセルアレイの端から偶数個目のシャント領域ＱＱでコンタクト部Ｘ１を有し、奇数個目のシャント領域ＱＱで切断される。この時、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１は、メモリセルアレイの端から奇数個目のシャント領域ＱＱでコンタクト部Ｘ２を有し、偶数個目のシャント領域ＱＱで切断される。
【０２１３】
このような構成は、メモリセルアレイのカラム方向のサイズを狭くするのに効果的である。
【０２１４】
また、上述の第１実施の形態と同様に、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉ−１は、ブロックＢＬＯＣＫｉ内のワード線（制御ゲート電極）ＣＧ２上に配置されている。また、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１ｉは、ブロックＢＬＯＣＫｉ−１内のワード線（制御ゲート電極）ＣＧ２上に配置されている。
【０２１５】
つまり、選択ゲートバイパス線２１ｉ−１は、それが接続される選択ゲート線ＳＧ１が存在するブロックＢＬＯＣＫｉ−１とは異なるブロック内ＢＬＯＣＫｉ内に配置され、選択ゲートバイパス線２１ｉは、それが接続される選択ゲート線ＳＧ１が存在するブロックＢＬＯＣＫｉとは異なるブロックＢＬＯＣＫｉ−１内に配置されている。
【０２１６】
また、本例では、ソース拡散層上にソースコンタクト部Ｓが設けられており、ソースコンタクト部Ｓ上には、ソース線２１Ｓが配置されている。このソース線２１Ｓは、選択ゲートバイパス線２１ｉ−１，２１ｉと同一層に形成され、ロウ方向に延びている。
【０２１７】
なお、ソース線２１Ｓは、選択ゲートバイパス線２１ｉ−１，２１ｉと異なる層に形成されていても構わない。
【０２１８】
上述の構成を有するＮＡＮＤセル型ＥＥＰＲＯＭでは、上述の第１実施の形態と同様に、選択ゲートバイパス線２１ｉ−１，２１ｉが、これに接続される選択ゲート線ＳＧ１が存在するブロックとは異なるブロック内に存在している。つまり、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線は、選択されていないブロック内に配置されている。
【０２１９】
よって、選択されたブロック内の選択ゲート線に接続される選択ゲートバイパス線にブロックを選択するための電源電位Ｖｃｃが印加されたとき、選択されたブロック内のワード線の電位が容量カップリングにより上昇するという事態が生じないため、誤読み出しを防止することができる。
【０２２０】
また、低抵抗の選択ゲートバイパス線を設けることにより、選択ゲート線の充電時間が速くなり、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線の充電タイミングで制御できるようになる。
【０２２１】
図２６は、図２４及び図２５のメモリセルアレイから１つのＮＡＮＤセルユニットを取り出して示すものである。図２７は、図２６の等価回路図であり、図２８は、図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図である。
【０２２２】
本例のＥＥＰＲＯＭの特徴は、ソース線２１Ｓが設けられたため、ｐ型シリコン基板（又はｐ型ウェル領域）中に、ブロック内のＮＡＮＤセルユニットに共通のロウ方向に延びる共通ソース領域を設ける必要がない点にある。
【０２２３】
即ち、いままで説明してきた本例以外の例では、ＮＡＮＤセルのアクティブ領域（素子分離領域を除いた領域、つまり、メモリセルや選択トランジスタのチャネル領域とｎ+ 領域を合せた領域）の形状は、ＮＡＮＤセルユニットが形成されるカラム方向に延びる直線状の領域と、共通ソース領域が形成されるロウ方向に延びる直線状の領域とからなる格子状を有していた。
【０２２４】
一方、本例では、ＮＡＮＤセルのアクティブ領域の形状は、ＮＡＮＤセルユニットが形成されるカラム方向に延びる領域からなる直線状となる。即ち、本例では、ロウ方向に隣接するＮＡＮＤセルユニットは、ソース領域（ｎ+ 領域）を共有しておらず、それぞれのソース領域は、ソース線２１Ｓにより互いに接続されている。
【０２２５】
なお、アクティブ領域が直線状となるのは、カラム方向においてＮＡＮＤセルユニットのアクティブ領域（ｎ+ 領域）が接しているためである。
【０２２６】
本例の場合には、アクティブ領域が多くの角を持つ格子状ではなく、直線状であるため、素子分離領域（例えば、ＳＴＩ構造）の加工が容易となり、安定した形状のアクティブ領域を形成できるという利点がある。
【０２２７】
図２９は、本発明の第９実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図３０は、図２９の領域Ａ１内を詳細に示す図であり、図３１は、図２９の領域Ａ２内を詳細に示す図である。
【０２２８】
本例は、上述の第８実施の形態の変形例であり、ＮＡＮＤセルユニットのドレイン（ビット線コンタクト部）側の選択ゲート線ＳＧ１、選択ゲートバイパス線２１ｉｄ，２１（ｉ−１）ｄのパターンは、第８実施の形態と同じである。
【０２２９】
本例の特徴は、ＮＡＮＤセルユニットのソース側に、ソースコンタクト部Ｓ及びソース線２１Ｓを設けると共に、選択ゲートコンタクト部Ｘ３及び選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓを設けた点にある。
【０２３０】
ソース線２１Ｓは、シャント領域ＱＱで切断されており、その切断された部分には、選択ゲート線ＳＧ２のコンタクト部Ｘ３，Ｘ４が露出している。
【０２３１】
ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１ｉｓは、ブロックＢＬＯＣＫｉに隣接するブロックＢＬＯＣＫｉ＋１内に配置され、ブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１（ｉ＋１）ｓは、ブロックＢＬＯＣＫｉ＋１に隣接するブロックＢＬＯＣＫｉ内に配置されている。
【０２３２】
また、ブロックＢＬＯＣＫｉ内のコンタクト部Ｘ３に対向するブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２（１４10、１６10）が除去されている。同様に、ブロックＢＬＯＣＫｉ＋１内のコンタクト部Ｘ４に対向するブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２（１４10、１６10）が除去されている。
【０２３３】
ソース線２１Ｓは、選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓと同じ層に形成される。但し、ソース線２１Ｓ及び選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓを二つの層に跨って形成したり、また、両者を互いに異なる層に形成してもよい。
【０２３４】
上記構成によれば、ＮＡＮＤセルユニットのソース側においては、選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓ及びソース線２１Ｓが設けられている。ソース線２１Ｓは、低抵抗であり、各ＮＡＮＤセルユニットのソース領域にコンタクト部Ｓを介して接続される。よって、各ＮＡＮＤセルユニットのソース領域に安定した電位を供給できるようになる。
【０２３５】
また、低抵抗の選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓにより、選択ゲート線ＳＧ２の充電時間が速くなるため、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線ＳＧ２の充電タイミングで制御できるようになる。また、ドレイン側においても、選択ゲートバイパス線２１（ｉ−１）ｄ，２１ｉｄが設けられるため、選択ゲート線ＳＧ１の充電時間が速くなり、高速動作が可能となる。
【０２３６】
また、本発明の基本的な効果であるワード線と選択ゲートバイパス線の容量カップリングに起因する誤読み出しも当然に防止できる。
【０２３７】
図３２は、本発明の第１０実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図３３は、図３２の領域Ａ１内を詳細に示す図であり、図３４は、図３２の領域Ａ２内を詳細に示す図である。
【０２３８】
本例は、上述の第９実施の形態の変形例である。
【０２３９】
上述の第９実施の形態では、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に対するコンタクト部Ｘ２と選択ゲート線ＳＧ２に対するコンタクト部Ｘ３が、同じシャント領域に配置されている。
【０２４０】
一方、本例では、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に対するコンタクト部Ｘ２と選択ゲート線ＳＧ２に対するコンタクト部Ｘ３は、同じシャント領域に配置されていない。
【０２４１】
即ち、ブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ１に対するコンタクト部Ｘ２とブロックＢＬＯＣＫｉ＋１内の選択ゲート線ＳＧ２に対するコンタクト部Ｘ４が、同じシャント領域に配置され、ブロックＢＬＯＣＫｉ−１内の選択ゲート線ＳＧ１に対するコンタクト部Ｘ１とブロックＢＬＯＣＫｉ内の選択ゲート線ＳＧ２に対するコンタクト部Ｘ３が、同じシャント領域に配置されている。
【０２４２】
上記構成においても、ＮＡＮＤセルユニットのソース側においては、選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓ及びソース線２１Ｓが設けられている。ソース線２１Ｓは、低抵抗であり、各ＮＡＮＤセルユニットのソース領域にコンタクト部Ｓを介して接続される。よって、各ＮＡＮＤセルユニットのソース領域に安定した電位を供給できるようになる。
【０２４３】
また、低抵抗の選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓにより、選択ゲート線ＳＧ２の充電時間が速くなるため、高速動作が可能となる。これに伴い、データ読み出しのタイミングを選択ゲート線ＳＧ２の充電タイミングで制御できるようになる。また、ドレイン側においても、選択ゲートバイパス線２１（ｉ−１）ｄ，２１ｉｄが設けられるため、選択ゲート線ＳＧ１の充電時間が速くなり、高速動作が可能となる。
【０２４４】
また、本発明の基本的な効果であるワード線と選択ゲートバイパス線の容量カップリングに起因する誤読み出しも当然に防止できる。
【０２４５】
ところで、上述の第９及び第１０実施の形態のパターンの良否について検討すると、選択ゲート線ＳＧ１，ＳＧ２の充放電のタイミングが同一である場合には、第９実施の形態のパターンの方が有利である。
【０２４６】
即ち、上述の第９実施の形態では、例えば、ブロックＢＬＯＣＫｉ内の各ＮＡＮＤセルユニットは、選択ゲート線ＳＧ１に対するコンタクト部Ｘ２からの距離と選択ゲート線ＳＧ２に対するコンタクト部Ｘ３からの距離が等しい位置に配置される。
【０２４７】
このため、上述の第９実施の形態では、各ＮＡＮＤセルユニットにおける選択ゲートＳＧ１，ＳＧ２の充放電波形が同一となり、ＮＡＮＤセルの動作の制御、解析（特に、選択ブロック内の読み出し動作開始後のタイミングの制御、解析など）が容易になるという利点がある。
【０２４８】
一方、第１０実施の形態では、例えば、ブロックＢＬＯＣＫｉ内の各ＮＡＮＤセルユニットは、選択ゲート線ＳＧ１に対するコンタクト部Ｘ２からの距離と選択ゲート線ＳＧ２に対するコンタクト部Ｘ３からの距離が異なる位置に配置される場合が多くなる。
【０２４９】
しかし、非選択ブロック内においてＮＡＮＤセルユニットをビット線ＢＬ及びソース線２１Ｓから確実に遮断するためには、第１０実施の形態のパターンの方が有利である。
【０２５０】
即ち、第１０実施の形態では、ＮＡＮＤセルユニットに関し、コンタクト部Ｘ２からの距離とコンタクト部Ｘ３からの距離が互いに等しくなることはないが、共に最長になることもない（一方が最長なら他方は最短となる）。
【０２５１】
このため、例えば、選択ゲート線ＳＧ１のコンタクト部Ｘ２に近いＮＡＮＤセルユニットでは、選択ゲート線ＳＧ１（０Ｖ）によりＮＡＮＤセルユニットを確実にビット線ＢＬから遮断でき、選択ゲート線ＳＧ２のコンタクト部Ｘ３に近いＮＡＮＤセルユニットでは、選択ゲート線ＳＧ２（０Ｖ）によりＮＡＮＤセルユニットを確実にソース線２１Ｓから遮断できる。
【０２５２】
図３５は、本発明の第１１実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図３６は、図３５の領域Ａ１内を詳細に示す図である。図３５の領域Ａ２内を示す図については省略する。
【０２５３】
本例は、上述の第９及び第１０実施の形態の変形例である。
【０２５４】
上述の第９及び第１０実施の形態では、ブロックＢＬＯＣＫｉ内のソース側選択ゲート線ＳＧ２とブロックＢＬＯＣＫｉ＋１内のソース側選択ゲート線ＳＧ２がそれぞれ異なる選択ゲートバイパス線２１ｉｓ，２１（ｉ＋１）ｓに接続されていた。
【０２５５】
これに対し、本例では、ブロックＢＬＯＣＫｉ内のソース側選択ゲート線ＳＧ２とブロックＢＬＯＣＫｉ＋１内のソース側選択ゲート線ＳＧ２が、選択ゲートコンタクト部Ｘ５を介して同一の選択ゲートバイパス線２１ｉ（ｉ＋１）ｓに接続されている。
【０２５６】
この場合、ソース線２１Ｓを間に挟んで隣接するブロックＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１の選択ゲート線ＳＧ２は、同じタイミングで駆動される。
【０２５７】
ここで、選択されたワード線（通常は０Ｖ）がＣＧ６である場合には、このワード線ＣＧ６と選択ゲートバイパス線２１ｉ（ｉ＋１）ｓの容量カップリングにより、ワード線ＣＧ６の電位がΔＶだけ上昇すると考えられる。
【０２５８】
そこで、このような問題に対しては、動作手法により解決する。
【０２５９】
即ち、まず、ソース側の選択ゲート線ＳＧ２の充電を開始し、この後、しばらくたってから（ワード線の電位が容量カップリングによりΔＶだけ上昇した後、再び０Ｖ近傍まで戻った後に）、ドレイン側の選択ゲート線ＳＧ１の充電を開始するようにする。
【０２６０】
これにより、容量カップリングによる電位の上昇により、ビット線ＢＬの電位が誤って放電されてしまう事態を回避でき、信頼性の高いデータ読み出し動作を実現できる。
【０２６１】
図３７は、本発明の第１２実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。図３８は、図３７の領域Ａ１内を詳細に示す図である。図３７の領域Ａ２内を示す図については省略する。
【０２６２】
本例も、上述の第９及び第１０実施の形態の変形例である。
【０２６３】
上述の第９及び第１０実施の形態では、ブロックＢＬＯＣＫｉ−１内のドレイン側選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内のドレイン側選択ゲート線ＳＧ１がそれぞれ異なる選択ゲートバイパス線２１（ｉ−１）ｄ，２１ｉｄに接続されていた。
【０２６４】
これに対し、本例では、ブロックＢＬＯＣＫｉ−１内のドレイン側選択ゲート線ＳＧ１とブロックＢＬＯＣＫｉ内のドレイン側選択ゲート線ＳＧ１が、選択ゲートコンタクト部Ｘ０を介して同一の選択ゲートバイパス線２１（ｉ−１）ｉｄに接続されている。
【０２６５】
この場合、ブロックＢＬＯＣＫｉ−１，ＢＬＯＣＫｉの選択ゲート線ＳＧ１は、同じタイミングで駆動される。
【０２６６】
ここで、選択されたワード線がＣＧ２の場合には、このワード線ＣＧ２と選択ゲートバイパス線２１（ｉ−１）ｉｄの容量カップリングにより、ワード線（通常は０Ｖ）ＣＧ２の電位がΔＶだけ上昇すると考えられる。
【０２６７】
そこで、まず、ドレイン側の選択ゲート線ＳＧ１の充電を開始し、この後、しばらくたってから（ワード線の電位が容量カップリングによりΔＶだけ上昇した後、再び０Ｖ近傍まで戻った後に）、ソース側の選択ゲート線ＳＧ２の充電を開始する。
【０２６８】
これにより、容量カップリングによる電位の上昇により、ビット線ＢＬの電位が誤って放電されてしまう事態を回避でき、信頼性の高いデータ読み出し動作を実現できる。
【０２６９】
図３９は、本発明の第１３実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。
【０２７０】
この例は、上述の第１２実施の形態の変形例である。
【０２７１】
本例の特徴は、ドレイン側選択ゲート線ＳＧ１（１４9 ）及びソース側選択ゲート線ＳＧ２（１４10）のそれぞれに対するコンタクト部Ｘ０，Ｘ５のカラム方向の幅が少し狭くなった点、即ち、コンタクト部Ｘ０が二つの選択ゲート線ＳＧ１のソース側エッジの間の幅よりも狭くなり、コンタクト部Ｘ５が二つの選択ゲート線ＳＧ２のドレイン側エッジの間の幅よりも狭くなった点にある。
【０２７２】
本例によれば、選択ゲート線ＳＧ１（１４9 ），ＳＧ２（１４10）の加工時のマージンを少し大きくできる。つまり、シャント領域ＱＱにおけるワード線（制御ゲート電極）ＣＧ１と選択ゲート線ＳＧ１（１４9 ）の距離及びワード線ＣＧ８と選択ゲート線ＳＧ２（１４10）の距離を大きめに確保しておけば、加工後におけるワード線ＣＧ１と選択ゲート線ＳＧ１（１４9 ）のショート及びワード線ＣＧ８と選択ゲート線ＳＧ２（１４10）のショートの発生の確率を大幅に低減できる。
【０２７３】
なお、コンタクト部Ｘ０，Ｘ５は、例えば、選択ゲート線の上層１６9 ，１６10を加工した後、レジストをコンタクト部Ｘ０，Ｘ５上に形成し、この後、下層１４9 ，１４10を加工すれば、容易に形成できる。
【０２７４】
図４０は、本発明の第１４実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭの平面パターンを示している。
【０２７５】
この例は、上述の第１１実施の形態（図３６）の変形例である。
【０２７６】
本例の特徴は、ブロックＢＬＯＣＫｉ内にのみ選択ゲートバイパス線２１ｉ（ｉ＋１）ｓを配置し、ブロックＢＬＯＣＫｉ＋１内では、ソース線２１Ｓの接続を行ったものである。
【０２７７】
即ち、図３６の例では、ブロックＢＬＯＣＫｉ，ＢＬＯＣＫｉ＋１内ににそれぞれ１本ずつ合計２本の選択ゲートバイパス線を設けたが、本例では、そのうちの１本を削除し、その空いた領域にソース線２１Ｓを配置している。
【０２７８】
これにより、ソース線２１Ｓは、同一層においてロウ方向に直線状に延びることができ、ソース線２１Ｓを複数の層に跨って形成する必要がなくなる。
【０２７９】
以上、第１乃至第１４実施の形態について順次説明したが、これらは、単独で用いることも、また、二つ以上の実施の形態を組み合わせて用いることも可能である。
【０２８０】
また、選択ゲート線ＳＧ１，ＳＧ２のいずれか一方について本発明を適用し、他方については従来の技術を適用することも可能である。この場合、従来の技術を適用した他方の選択ゲート線の充電開始後、しばらくたった後（ワード線の電位が容量カップリングによりΔＶだけ上昇した後、再び０Ｖ近傍まで戻った後）に、一方の選択ゲート線の充電を開始するようにすればよい。
【０２８１】
図４１乃至図５３は、ドレイン（ビット線コンタクト部）側選択ゲート線ＳＧ１に接続される選択ゲートバイパス線のパターン模式図を示している。
【０２８２】
図４１の例は、上述の第２又は第３実施の形態（図１１、１２又は図１４）に相当する。即ち、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１上に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１上に配置される。
【０２８３】
本例のパターンによる効果は、選択ブロック内の非選択ワード線の電位が容量カップリングにより上昇しないという基本的なものの他、選択ゲートバイパス線が配置される層と同一層においてＮＡＮＤセル群のワード線上に広い領域を確保できるため、この層に、例えば、ブロックデコード線などの配線を配置できるという点がある。
【０２８４】
図４２の例は、上述の第４又は第５実施の形態（図１５又は図１６）や従来の形態（図１２１、図１２２又は図１２３）に相当する。即ち、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１よりもソース側に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１よりもソース側に配置される。なお、第４又は第５実施の形態では、選択ゲートバイパス線２１Ａ，２１Ｂは、ワード線ＣＧ１〜ＣＧ８を覆うように配置されることはない。
【０２８５】
本例のパターンによる効果は、ブロックＡ内の選択ゲートバイパス線２１ＡとブロックＢ内の選択ゲートバイパス線２１Ｂの間隔を広くできるため、デザインルールによる制約を受けないという点がある。
【０２８６】
図４３の例は、上述の第１実施の形態（図２乃至図４）に相当する。即ち、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＢ内に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＡ内に配置される。
【０２８７】
本例のパターンによれば、選択ゲートバイパス線２１Ａ，２１Ｂの位置及び幅を自由に設定できるため、容量カップリングによる誤読み出しの防止に加え、配線抵抗の低減や設計の容易化などの効果を得ることができる。
【０２８８】
図４４の例は、上述の第１２又は第１３実施の形態（図３８又は図３９）に相当する。即ち、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＡＢを接続している。
【０２８９】
本例では、選択ゲートバイパス線２１ＡＢは、ブロックＡ，Ｂ内にそれぞれ配置され、全てのシャント領域ＱＱで選択ゲート線ＳＧ１に接続されている。よって、選択ゲートバイパス線２１ＡＢの低抵抗化を図ることができる。また、容量カップリングによる誤読み出しの問題は、選択ゲート線ＳＧ１，ＳＧ２に与える電位のタイミングにより解決できる。
【０２９０】
図４５の例では、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部を全てのシャント領域ＱＱに設けると共に、ブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部も全てのシャント領域ＱＱに設けている。つまり、１つのシャント領域ＱＱには、２つのコンタクト部が配置されている。選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１に接続され、選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１に接続される。
【０２９１】
本例のパターンでは、１本の選択ゲート線ＳＧ１に対するコンタクト部の数を増やし、コンタクト部同士の間隔を狭めることができるため、選択ゲート線ＳＧ１における充電時間を短縮することができる。また、ブロックＡ内の選択ゲート線ＳＧ１とブロックＢ内の選択ゲート線ＳＧ１は、独立して電位を設定できるため、選択ゲート線ＳＧ１に対する動作上の制限もない。
【０２９２】
図４６の例では、図４５の例と同様に、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部を全てのシャント領域ＱＱに設け、ブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部も全てのシャント領域ＱＱに設けている。但し、本例では、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＢ内に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＡ内に配置される。
【０２９３】
本例のパターンによれば、図４５の例と同様の効果が得られる他、選択ゲートバイパス線２１Ａ，２１Ｂの位置及び幅を自由に設定できるため、容量カップリングによる誤読み出しの防止、配線抵抗の低減や、設計の容易化などの効果を得ることができる。
【０２９４】
図４７の例では、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＡＢを接続している。この例では、選択ゲートバイパス線２１ＡＢは、ブロックＡ内のみに配置されている。
【０２９５】
本例のパターンによる効果は、選択ゲートバイパス線２１ＡＢが配置される層と同一層においてブロックＢ内に広い領域が確保されるため、この領域に他の配線を配置できるという点がある。
【０２９６】
図４８の例では、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＡＢを接続している。この例では、選択ゲートバイパス線２１ＡＢは、ブロックＡ，Ｂ内に交互に配置されるように、シャント領域ＱＱを介して矩形波状に（又は蛇行して）配置されている。
【０２９７】
本例では、ブロックＡ，Ｂ内におけるワード線（制御ゲート電極）と選択ゲートバイパス線がオーバーラップする部分の面積が半分になる、即ち、ワード線と選択ゲート線の容量カップリングの大きさが半分になるため、電位の上昇分ΔVも半分にでき、誤読み出し動作が生じ難く、信頼性の高いデータ読み出し動作が実現できる。
【０２９８】
図４９の例では、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１上に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１上に配置される。
【０２９９】
図５０の例では、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＡ内の選択ゲート線ＳＧ１よりもソース側に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ１よりもソース側に配置される。
【０３００】
図４９及び図５０の例において、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部が設けられる箇所では、ブロックＢ内の選択ゲート線ＳＧ１が切断され、ブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部が設けられる箇所では、ブロックＡ内の選択ゲート線ＳＧ１が切断される。
【０３０１】
これら図４９及び図５０の例では、選択ゲート線ＳＧ１が所定箇所で切断されることにより、互いに隣接する二つの選択ゲート線ＳＧ１の間隔を狭めることができる。よって、カラム方向におけるメモリセル領域の大きさを縮小でき、メモリチップの縮小化に貢献できる。
【０３０２】
図５１の例は、上述の第８乃至第１１実施の形態（図２４，２５，３０，３１，３３，３４，３６など）に相当する。即ち、ブロックＡ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ａは、ブロックＢ内に配置され、ブロックＢ内の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線２１Ｂは、ブロックＡ内に配置される。
【０３０３】
ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部が設けられる箇所では、ブロックＢ内の選択ゲート線ＳＧ１が切断され、ブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部が設けられる箇所では、ブロックＡ内の選択ゲート線ＳＧ１が切断される。
【０３０４】
本例では、図４９及び５０の例と同様の効果が得られる他、選択ゲートバイパス線２１Ａ，２１Ｂの位置及び幅を自由に設定できるため、容量カップリングによる誤読み出しの防止、配線抵抗の低減や、設計の容易化などの効果を得ることができる。
【０３０５】
図５２の例は、図４５の例の変形例である。即ち、１つのシャント領域ＱＱに、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部とブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部の双方を設けている。さらに、選択ゲート線ＳＧ１をシャント領域ＱＱで切断すると共に、切断された各選択ゲート線ＳＧ１をこれに対応するコンタクト部を介して選択ゲートバイパス線２１Ａ，２１Ｂに接続している。
【０３０６】
本例においても、図４９及び５０の例と同様の効果が得られる他、選択ゲート線ＳＧ１における充電時間を短縮できるという効果も得られる。
【０３０７】
図５３の例は、図４６の例の変形例である。即ち、１つのシャント領域ＱＱに、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部とブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部の双方を設けている。さらに、選択ゲート線ＳＧ１をシャント領域ＱＱで切断すると共に、切断された各選択ゲート線ＳＧ１をこれに対応するコンタクト部を介して選択ゲートバイパス線２１Ａ，２１Ｂに接続している。
【０３０８】
本例においても、選択ゲート線ＳＧ１を所定箇所で切断しているため、選択ゲート線ＳＧ１同士の間隔を狭めることができ、カラム方向におけるメモリセルアレイのサイズの縮小やチップコストの低下に貢献できる。
【０３０９】
図５４乃至図６６は、ソース側選択ゲート線ＳＧ２に接続される選択ゲートバイパス線のパターン模式図を示している。
【０３１０】
ソース側選択ゲート線ＳＧ２に接続される選択ゲートバイパス線のパターンについても、ドレイン（ビット線コンタクト部）側選択ゲート線ＳＧ１に接続される選択ゲートバイパス線のパターンと同様のパターンを採用でき、かつ、その効果も、ドレイン側と同様の効果を得ることができる。
【０３１１】
図５４の例は、図４１の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ２上に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＣ内の選択ゲート線ＳＧ２上に配置されている。
【０３１２】
図５５の例は、図４２の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＢ内の選択ゲート線ＳＧ２よりもドレイン側に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＣ内の選択ゲート線ＳＧ２よりもドレイン側に配置される。
【０３１３】
図５６の例は、図４３の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＣ内に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＢ内に配置される。
【０３１４】
図５７の例は、図４４の例に対応している。即ち、ブロックＢ，Ｃ内の選択ゲート線ＳＧ２をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＢＣを接続している。この例では、選択ゲートバイパス線２１ＢＣは、ブロックＢ，Ｃ内にそれぞれ配置されている。
【０３１５】
図５８の例は、図４５の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部を全てのシャント領域ＱＱに設けると共に、ブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部も全てのシャント領域ＱＱに設けている。つまり、１つのシャント領域ＱＱには、２つのコンタクト部が配置されている。
【０３１６】
図５９の例は、図４６の例に対応している。即ち、１つのシャント領域ＱＱに、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部とブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部を設けている。本例では、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＣ内に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＢ内に配置される。
【０３１７】
図６０の例は、図４７の例に対応している。即ち、ブロックＢ，Ｃ内の選択ゲート線ＳＧ２をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＢＣを接続している。この例では、選択ゲートバイパス線２１ＢＣは、ブロックＢ内のみに配置されている。
【０３１８】
図６１の例は、図４８の例に対応している。即ち、ブロックＢ，Ｃ内の選択ゲート線ＳＧ２をシャント領域ＱＱで共通接続して、両者に共通の選択ゲートコンタクト部を設け、このコンタクト部に選択ゲートバイパス線２１ＢＣを接続している。この例では、選択ゲートバイパス線２１ＢＣは、ブロックＢ，Ｃ内に交互に配置されるように、シャント領域ＱＱを介して矩形波状に（又は蛇行して）配置されている。
【０３１９】
図６２の例は、図４９の例に対応し、図６３の例は、図５０の例に対応している。これらの例において、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部が設けられる箇所では、ブロックＣ内の選択ゲート線ＳＧ２が切断され、ブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部が設けられる箇所では、ブロックＢ内の選択ゲート線ＳＧ２が切断される。
【０３２０】
図６４の例は、図５１の例に対応している。即ち、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂは、ブロックＣ内に配置され、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃは、ブロックＢ内に配置される。
【０３２１】
ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部が設けられる箇所では、ブロックＣ内の選択ゲート線ＳＧ２が切断され、ブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部が設けられる箇所では、ブロックＢ内の選択ゲート線ＳＧ２が切断される。
【０３２２】
図６５の例は、図５２の例に対応している。即ち、１つのシャント領域ＱＱに、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部とブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部の双方を設けている。さらに、選択ゲート線ＳＧ２をシャント領域ＱＱで切断すると共に、切断された各選択ゲート線ＳＧ２をこれに対応するコンタクト部を介して選択ゲートバイパス線２１Ｂ，２１Ｃに接続している。
【０３２３】
図６６の例は、図５３の例に対応している。即ち、１つのシャント領域ＱＱに、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部とブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部の双方を設けている。さらに、選択ゲート線ＳＧ２をシャント領域ＱＱで切断すると共に、切断された各選択ゲート線ＳＧ２をこれに対応するコンタクト部を介して選択ゲートバイパス線２１Ｂ，２１Ｃに接続している。
【０３２４】
次に、データ読み出し動作と本発明の関係について検討する。
【０３２５】
図６７の動作タイミングでは、非選択ワード線（制御ゲート電極）ＣＧ２〜ＣＧ８が充電された後（選択ワード線ＣＧ１は０Ｖのまま）、しばらくしてから、選択ゲート線ＳＧ１，ＳＧ２を同じタイミングで電源電位Ｖｃｃに充電している。この場合、選択ゲート線ＳＧ１，ＳＧ２を充電する際に、容量カップリングの影響により、選択ワード線ＣＧ１の電位がΔＶだけ上昇する危険性がある。
【０３２６】
よって、この電位の上昇分ΔＶが全くないか、又は小さくなるような構成、例えば、選択ゲート線ＳＧ１に対して、図４１，４３，４５，４６，４８，４９，５１，５２，５３のレイアウト、選択ゲート線ＳＧ２に対して、図５４，５６，５８，５９，６１，６２，６４，６５，６６のレイアウトを採用するのが効果的である。
【０３２７】
図６８の動作タイミングでは、非選択ワード線（制御ゲート電極）ＣＧ１〜ＣＧ７及び選択ゲート線ＳＧ２が充電された後（選択ワード線ＣＧ８は０Ｖのまま）、しばらくしてから、選択ゲート線ＳＧ１を電源電位Ｖｃｃに充電している。また、選択ゲート線ＳＧ２を充電する際に、容量カップリングの影響により、選択ワード線ＣＧ８の電位がΔＶだけ上昇する場合と上昇しない場合（０Ｖ固定の場合）を合わせて示している。
【０３２８】
仮に、容量カップリングにより、ワード線ＣＧ８の電位がΔＶだけ上昇しても、このワード線ＣＧ８の電位ΔＶが再び０Ｖになった後に、選択ゲート線ＳＧ１の充電を開始するようなタイミングを採用する。
【０３２９】
この場合、ドレイン側の選択ゲート線ＳＧ１に接続される選択ゲートバイパス線については、ワード線ＣＧ１が選択される場合を考慮して、容量カップリングによるワード線ＣＧ１の電位の上昇が全くないか、又は小さくなるような構成、例えば、図４１，４３，４５，４６，４８，４９，５１，５２，５３などの構成を採用する。
【０３３０】
図６９の動作タイミングでは、非選択ワード線（制御ゲート電極）ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ１が充電された後（選択ワード線ＣＧ１は０Ｖのまま）、しばらくしてから、選択ゲート線ＳＧ２を電源電位Ｖｃｃに充電している。また、選択ゲート線ＳＧ１を充電する際に、容量カップリングの影響により、選択ワード線ＣＧ１の電位がΔＶだけ上昇する場合と上昇しない場合（０Ｖ固定の場合）を合わせて示している。
【０３３１】
よって、容量カップリングにより上昇したワード線ＣＧ１の電位ΔＶが再び０Ｖになった後に、選択ゲート線ＳＧ２の充電を開始するようなタイミングを採用する。
【０３３２】
この場合、ソース側の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線については、ワード線ＣＧ８が選択される場合を考慮して、容量カップリングによるワード線ＣＧ８の電位の上昇が全くないか、又は小さくなるような構成、例えば、図５４，５６，５８，５９，６１，６２，６４，６５，６６などの構成を採用する。
【０３３３】
次に、ワード線（制御ゲート電極）とメモリセルの拡散層（ソース／ドレイン）及びチャネルとの容量カップリングについて検討する。
【０３３４】
図７０の読み出し動作タイミングは、選択ゲート線ＳＧ１，ＳＧ２の充電のタイミングが同じ場合を示している。
【０３３５】
データ読み出し動作が開始すると、まず、ビット線ＢＬが電源電位Ｖｃｃにプリチャージされた後、フローティング状態となり、続いて、非選択ワード線ＣＧ２〜ＣＧ８の充電が行われる。続いて、選択ゲート線ＳＧ１，ＳＧ２の充電が行われる。
【０３３６】
また、選択ゲート線ＳＧ１の充電が高速であるため、選択ゲート線ＳＧ１が電源電位Ｖｃｃになると、ほぼ同時に、例えば、図２８中のｎ+ 拡散層１９1 が［Ｖｃｃ−Ｖｔ（ＳＧ１）］となる。但し、Ｖｔ（ＳＧ１）は、選択ゲートトランジスタＳ１（例えば、図２６〜図２８参照）の閾値電圧である。
【０３３７】
この場合、選択されたワード線ＣＧ１の電位は、本来、０Ｖに固定されるべきであるが、ｎ+ 拡散層１９1とワード線ＣＧ１の容量カップリングにより、ΔＶ２となる。
【０３３８】
この時、選択ゲート線ＳＧ２も電源電位Ｖｃｃであるため、選択メモリセルの閾値電圧Ｖｔ（ｃｅｌｌ）が、０Ｖ＜Ｖｔ（ｃｅｌｌ）＜ΔＶ２の範囲にあると、本来、電源電位Ｖｃｃであるビット線ＢＬの電位が選択メモリセルを介して放電されることになり、読み出し不良となる。
【０３３９】
図７１の読み出しタイミングでは、非選択ワード線ＣＧ２〜ＣＧ８及び選択ゲート線ＳＧ１を電源電位Ｖｃｃに充電した後、しばらくしてから、選択ゲート線ＳＧ２の充電を行う。この場合、選択ゲート線ＳＧ１の充電時に、本来、０Ｖに固定されるワード線ＣＧ１の電位が、ｎ+ 拡散層１９1との容量カップリングにより、ΔＶ２となる。
【０３４０】
しかし、ワード線ＣＧ１の電位がΔＶ２になった場合でも、その後、選択ゲート線ＳＧ２の充電を開始する前までに、ワード線ＣＧ１の電位が再び０Ｖに戻る時間が十分にあるため、読み出し不良は生じない利点がある。
【０３４１】
従って、ビット線ＢＬを電源電位Ｖｃｃにプリチャージした後、フローティング状態にし、選択メモリセルの状態によりデータの読み出しを行う方式では、選択ゲート線ＳＧ２の充電開始タイミングを非選択ワード線ＣＧ２〜ＣＧ８や選択ゲート線ＳＧ１の充電開始タイミングよりも遅らせることで、信頼性の高いデータ読出し動作を実現できる。
【０３４２】
図７２のデータ読み出し動作タイミングは、０Ｖで、フローティング状態にあるビット線ＢＬに対し、ソース線からメモリセルを介して電源電位Ｖｃｃの充電を行い、充電後のビット線ＢＬの電位をセンスすることによりメモリセルのデータを判定する方式を示している。
【０３４３】
この方式では、読み出し動作の開始前にソース線は電源電位Ｖｃｃの状態にある。読み出し動作が開始すると、ビット線ＢＬは、０Ｖに固定された後、フローティング状態となる。続いて、選択ゲート線ＳＧ２及び非選択ワード線ＣＧ１〜ＣＧ７を電源電位Ｖｃｃに充電する。
【０３４４】
ここで、ｎ+ 拡散層１９9 は、選択ゲート線ＳＧ２の充電とほぼ同時に［Ｖｃｃ−Ｖｔ（ＳＧ２）］に充電される。但し、Ｖｔ（ＳＧ２）は、選択ゲートトランジスタＳ２の閾値電圧である。このため、選択ワード線ＣＧ８の電位は、ｎ+ 拡散層１９9 との容量カップリングによりΔＶ２となる。
【０３４５】
しかしながら、ワード線ＣＧ８の電位が上昇してから選択ゲート線ＳＧ１の充電を開始するまでには、ワード線ＣＧ８の電位を再び０Ｖに戻すための十分な時間が存在する。このため、選択ゲート線ＳＧ１の充電を開始するときには、ワード線ＣＧ８の電位は０Ｖに固定されており、正常な読み出し動作を行うことができる。
【０３４６】
即ち、選択ゲート線ＳＧ１の充電後、選択メモリセルのデータが“０”のときは、選択メモリセルはオン状態であり、ソース線から選択メモリセルを介してビット線ＢＬにＶＨ電位が充電され、“０”データが読み出される。一方、選択メモリセルのデータが“１”のときは、選択メモリセルはオフ状態であり、ビット線ＢＬの充電が行われないため、ビット線ＢＬの電位は０Ｖ程度の低い電位に維持され、“１”データが読み出される。
【０３４７】
このように、制御ゲート線ＳＧ１の充電の開始タイミングを、制御ゲート線ＳＧ２及び非選択ワード線ＣＧ１〜ＣＧ７の充電の開始タイミングよりも遅らせることにより、ｎ+ 拡散層１９9 と選択ワード線ＣＧ８の容量カップリングによる読み出し不良を防ぐことができる。
【０３４８】
以上、図７１及び図７２に示したように、読み出し動作中の選択ゲート線の充電方式として、２つの選択ゲート線ＳＧ１，ＳＧ２の充電タイミングをずらし、ビット線とソース線のうち電位の高い方に近い選択ゲート線を先に充電し、しばらく待った後、残りの選択ゲート線の充電を行う方式は大変有効であり、この方式を用いることにより、信頼性の高いデータ読出し動作を実現できる。
【０３４９】
次に、本発明の不揮発性半導体記憶装置をＮＡＮＤセル型ＥＥＰＲＯＭに適用した場合の他のパターン例について説明する。
【０３５０】
図７３は、以下の実施の形態に用いられるＮＡＮＤセルユニットのパターンを示している。図７４は、図７３のパターンの等価回路である。
【０３５１】
ＮＡＮＤセルユニットは、直列接続された８個のＮＡＮＤセルからなるＮＡＮＤセル列とその両端に接続された２つの選択ゲートトランジスタＳ１，Ｓ２から構成される。ＮＡＮＤセルユニットのドレイン側（選択ゲートトランジスタＳ１側）の最も端のｎ+ 拡散層には、ビット線コンタクト部Ｄが設けられ、ソース側（選択ゲートトランジスタＳ２側）の最も端のｎ+ 拡散層には、ソース線コンタクト部Ｓが設けられている。
【０３５２】
ビット線コンタクト部Ｄは、ロウ方向に隣接する２つのＮＡＮＤセルユニット間でそれぞれ独立に設けられ（素子分離絶縁膜により分離されている）、カラム方向に隣接する２つのＮＡＮＤセルユニット間で共通に設けられている。ソース線コンタクト部Ｓも、ロウ方向に隣接する２つのＮＡＮＤセルユニット間でそれぞれ独立に設けられ、カラム方向に隣接する２つのＮＡＮＤセルユニット間で共通に設けられている。
【０３５３】
図７５乃至図７８は、本発明の第１５実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭを示している。
【０３５４】
図７５は、ＮＡＮＤセルユニット上に形成される１つの配線層のパターンを示している。図７６は、図７５の配線層にこれよりも上層に形成される配線層も含めた２つの配線層のパターンを示している。
【０３５５】
また、図７７は、図７６のＬＸＸＶＩＩ−ＬＸＸＶＩＩ線に沿う断面図、図７８は、図７６のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図を示している。
【０３５６】
本例では、ロウ方向のＮＡＮＤセルユニットのソース線コンタクト部Ｓに共通に接続されるロウ方向に延びるソース線２１Ｓが配置されている。また、ソース側選択ゲート線ＳＧ２に接続される選択ゲートバイパス線として、例えば、ブロックＢ内には、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃが配置されている。
【０３５７】
また、ドレイン側選択ゲート線ＳＧ１に接続される選択ゲートバイパス線として、例えば、ブロックＢ内には、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に共通に接続される選択ゲートバイパス線２１ＡＢが配置されている。
【０３５８】
本例では、さらに、選択ゲートバイパス線２１ＡＢ，２１Ｃの間にブロックデコード線２１ＢＬＫが配置されている。ブロックデコード線２１ＢＬＫは、ブロックの選択／非選択に従ってレベルが変わる信号線であり、ブロックの選択／非選択を決定する際に用いられる。
【０３５９】
ブロックデコード線２１ＢＬＫは、１つのブロックに対応するロウデコーダがそのブロックのロウ方向の両端に設けられている場合に、この両端に存在するロウデコーダにそれぞれブロック選択信号を与えるために設けられる。なお、ブロックデコード線２１ＢＬＫを含めたロウデコーダの構成については、後の説明で詳述する。
【０３６０】
また、本例では、ビット線１８（ＢＬ）とＮＡＮＤセルユニットの接続は、ビット線１８とＮＡＮＤセルユニットの間の配線層に形成されるビット線−セル接続用配線２１ＢＬ−ＣＥＬＬを用いて行っている。このビット線−セル接続用配線２１ＢＬ−ＣＥＬＬは、ビット線１８とＮＡＮＤセルユニットを繋ぐコンタクトホールが深くなり過ぎないようにするため（浅いと加工が容易になる）、また、コンタクト部Ｂのピッチを広げることにより、コンタクトホールのずれや大きさのばらつきなどによる不良を防止するために設けられる。
【０３６１】
よって、ビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに設けられるコンタクト部Ｂの幅は、ビット線１８の配線幅（又はアクティブ領域の幅）よりも広くなっている。このため、コンタクト部Ｂは、コンタクト部Ｄに対してブロックＡ側及びブロックＢ側に交互に設けられている。
【０３６２】
上述したような実施の形態に関わるＥＥＰＲＯＭでは、選択ゲートバイパス線２１ＡＢ，２１Ｃ、ブロックデコード線２１ＢＬＫ、ビット線−セル接続用配線２１ＢＬ−ＣＥＬＬ及びソース線２１Ｓを全て同一の配線層に設けることにより、これらの配線をそれぞれ異なる配線層に設ける場合に比べて配線層の数を大幅に少なくでき、安価なチップを実現できる。また、ビット線−セル接続用配線２１ＢＬ−ＣＥＬＬを設け、コンタクト部Ｂのピッチを広げているため、コンタクトホールのずれや大きさのばらつきに対するマージンを確保でき、デザインルールが小さいメモリセルに対しても、ビット線とメモリセルの接続を確実に行うことができる。
【０３６３】
図７９及び図８０は、図７５乃至図７８のＥＥＰＲＯＭのシャント領域ＱＱの構成例を示している。
【０３６４】
なお、同図において、太線で示す配線は、全て同一層に形成されている。
【０３６５】
本例では、例えば、メモリセルアレイの端から偶数個目のシャント領域に図７９のパターンを用い、奇数個目のシャント領域に図８０のパターンを用いる。即ち、図７９のパターンと図８０のパターンは、メモリセルアレイのロウ方向に交互に配置されることになる。
【０３６６】
図７９のシャント領域ＱＱは、ドレイン側に、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に共通の選択ゲートコンタクト部Ｘ０（１４9 ）が設けられ、ソース側に、ブロックＣ内の選択ゲート線ＳＧ２の選択ゲートコンタクト部Ｘ４（１４10）が設けられている。
【０３６７】
選択ゲートバイパス線２１ＡＢは、コンタクト部Ｘ０を経由してブロックＡ，Ｂ内の選択ゲート線ＳＧ１に接続され、選択ゲートバイパス線２１Ｃは、コンタクト部Ｘ４を経由してブロックＣ内の選択ゲート線ＳＧ２に接続される。ブロックデコード線２１ＢＬＫは、選択ゲートバイパス線２１ＡＢ，２１Ｃの間に配置されている。
【０３６８】
図８０のシャント領域ＱＱは、ドレイン側に、ＮＡＮＤセルユニットのメモリセル及び選択ゲートトランジスタが形成されるｐウェル領域１９11（図７７及び図７８のｐウェル領域に相当）に所定電位を与えるためのコンタクト部Ｘ６が設けられ、ソース側に、ブロックＢ内の選択ゲート線ＳＧ２の選択ゲートコンタクト部Ｘ３（１４10）が設けられている。
【０３６９】
コンタクト部Ｘ６が設けられる部分においては、ドレイン側選択ゲート線ＳＧ１は切断されている。セル−ｐウェル接続用配線２１ＣＥＬＬ−ＷＥＬＬは、コンタクト部Ｘ６を経由してシリコン基板内のｐウェル領域１９11に接続されている。
【０３７０】
図８１及び図８２は、図７９及び図８０の上層に形成される配線層のパターンを示している。
【０３７１】
なお、同図において、太線で示す配線が同一層に形成される。
【０３７２】
図８１のパターンは、図７９のパターンの上層に形成される配線層を示している。ビット線１８（ＢＬ）は、コンタクト部Ｂを経由してビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに接続される。シャント領域ＱＱでは、ソース線１８がコンタクト部ＳＳを経由してソース線２１Ｓに接続される。
【０３７３】
図８２のパターンは、図８０のパターンの上層に形成される配線層を示している。セルｐ−ウェル線１８は、ビット線１８（ＢＬ）と同様に、カラム方向に延び、かつ、コンタクト部Ｘ６’を経由して、セル−ｐウェル接続用配線２１ＣＥＬＬ−ＷＥＬＬに接続される。また、ビット線１８（ＢＬ）は、コンタクト部Ｂを経由してビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに接続される。シャント領域ＱＱでは、ソース線１８がコンタクト部ＳＳを経由してソース線２１Ｓに接続される。
【０３７４】
図８３及び図８４は、図８１及び図８２の上層に形成される配線層のパターンを示している。
【０３７５】
なお、図８３が図８１の上層に形成される配線層を示し、図８４が図８２の上層に形成される配線層を示している。同図において、太線で示す配線が同一層に形成される。
【０３７６】
この配線層には、シャント領域ＱＱにおいてカラム方向に延びるソース線２２が配置されており、このソース線２２は、コンタクト部ＳＳＳを経由して、その下層のソース線１８に接続される。これにより、３つの層に形成されるソース線１８，２１Ｓ，２２は、互いに電気的に接続されることになる。
【０３７７】
以上のように、図７９，８１，８３のパターンと図８０，８２，８４のパターンがロウ方向に交互に配置される。
【０３７８】
ブロックＡ，Ｂ内のドレイン側選択ゲート線ＳＧ１は、シャント領域ＱＱで共通接続され、同電位となっている。この場合、ドレイン側の選択ゲート線ＳＧ１と選択ゲートバイパス線２１ＡＢのコンタクト部Ｘ０を、ロウ方向のシャント領域ＱＱに関して１つおきに設ければ、ソース側の選択ゲート線ＳＧ２と選択ゲートバイパス線のコンタクト部の数とドレイン側選択ゲート線ＳＧ１と選択ゲートバイパス線のコンタクト部の数とを等しくできる。
【０３７９】
よって、コンタクト部Ｘ０が設けられないシャント領域ＱＱを、他の目的、例えば、セルｐ−ウェル線２１ＣＥＬＬ−ＷＥＬＬをｐウェル領域１９11に接続するために使用できる。
【０３８０】
この場合、セルｐ−ウェル線２１ＣＥＬＬ−ＷＥＬＬをｐウェル領域１９11に接続する領域を新たに設ける必要がないため、メモリセルアレイの面積を小さくできるという利点がある。
【０３８１】
特に、隣接する２つのブロックで選択ゲート線ＳＧ１が共通接続される場合に有効である読み出し方式、即ち、選択ゲート線ＳＧ１の充電を行ってから十分な時間が経過した後に選択ゲート線ＳＧ２の充電を行う方式を採用すれば、上述のメモリセルアレイの縮小という効果に加え、選択ゲートバイパス線ＳＧ１とワード線ＣＧ１〜ＣＧ８の容量カップリングによる不良の発生を防止できるという効果も得られる。
【０３８２】
次に、ソース線２２やセルｐ−ウェル線１８を設ける理由について説明する。
【０３８３】
通常、ＮＡＮＤセル型ＥＥＰＲＯＭのデータ読み出し動作時には、数千個程度のメモリセルからソース線を介して接地端子（０Ｖ）に数ｍＡの大電流が流れるため、ソース線の抵抗値を低く設定することは極めて重要である。
【０３８４】
一方、メモリセルや選択ゲートトランジスタが形成されるｐウェル領域には大電流が流れることはないため、このｐウェル領域を所定電位（例えば、０Ｖ）に固定するためのセルｐウェル線については、ソース線に比べて、配線抵抗の低抵抗化はそれほど重要とはならない。
【０３８５】
また、図７９乃至図８４から明らかなように、ロウ方向に延びる配線は数多く存在するが、カラム方向に延びる配線は、ビット線１８（ＢＬ）を除けば、ソース線２２とセルｐ−ウェル線１８しか存在しない。また、通常、配線のシート抵抗は、下層に形成される配線よりも上層に形成される配線の方が低いため、低抵抗化の必要性が高い配線は、一般に、できるだけ上層に形成される。
【０３８６】
また、図８４から明らかなように、上層の配線層（例えば、配線層２２）は、下層の配線層（配線層１８）よりも配線を太く（配線幅を広く）できる。一般的には、シャント領域ＱＱにおいては、上層配線は、下層配線よりも太くできるため、配線の低抵抗化が可能である。
【０３８７】
以上の理由から、シャント領域ＱＱ内においては、カラム方向に延びるソース線ＳＬとして配線層２２を用い、セルｐ−ウェル線としてソース線ＳＬよりも下層に存在する配線層１８を用いている。
【０３８８】
上記実施の形態では、シャント領域ＱＱ中のソース線、セルｐ−ウェル線を構成する配線層の説明を行ったが、シャント領域ＱＱに限らず、他の領域に、これらソース線、セルｐ−ウェル線を配置することも可能である。例えば、メモリセルアレイ周辺領域や、メモリセルアレイと周辺回路の間の領域などにおいて、ソース線の配線抵抗の低抵抗化の実現のために、ソース線を、セルｐ−ウェル線が配置される配線層と同じ層又はこれよりも上層に配置したり、セルｐ−ウェル線のシート抵抗よりも低くなるような配線層に配置することもできる。
【０３８９】
この場合の例を図８５及び図８６に示す。
【０３９０】
図８５及び図８６は、メモリセルアレイとメモリセルアレイ周辺領域の境界部を示している。図８５及び図８６の例では、シャント領域ＱＱに加え、メモリセルアレイとメモリセルアレイ周辺領域の境界部にも、ソース線やセル−ｐウェル線を配置している。
【０３９１】
図８５及び図８６は、メモリセルアレイ周辺領域において、ビット線と垂直な方向にソース線及びセルｐ−ウェル線を設ける場合の構成例を示している。シャント領域ＱＱの構成としては、図８２及び図８４のレイアウトを採用する。図８５及び図８６のレイアウトは、例えば、１つのメモリチップ内のメモリセルアレイ周辺領域で同時に組み合わせて用いられる。よって、ソース線とセルｐ−ウェル線が互いに短絡しないように、配線層やレイアウトが決定される。
【０３９２】
図８５は、互いに異なる配線層に形成されるセルｐ−ウェル線１８，２１のコンタクト部Ｇを示している。図８６は、互いに異なる配線層に形成されるセルｐ−ウェル線１８とソース線２２を示している。
【０３９３】
図８５及び図８６に示される構成では、シャント領域ＱＱにおいてカラム方向に延びるセルｐ−ウェル線１８を、メモリセルアレイ周辺領域においてロウ方向に延びるセルｐ−ウェル線２１に接続している。セルｐ−ウェル線２１は、シャント領域ＱＱ内のセルｐ−ウェル線１８（ビット線１８（ＢＬ）と同一層に形成される）とは異なる層に形成されるため、コンタクト部Ｇを経由して、シャント領域ＱＱ内のセルｐ−ウェル線１８に接続される。
【０３９４】
シャント領域ＱＱ内のセルｐ−ウェル線１８は、図８２及び図８４に示すように、コンタクト部Ｘ６’を経由して、シリコン基板中のｐウェル領域に接続される。また、しゃんと領域ＱＱにおいて、カラム方向に延びるソース線２２を、そのままメモリセルアレイ周辺領域まで延長させ、かつ、このソース線２２をメモリセルアレイ周辺領域でロウ方向に延長させるようにしている。ソース線２２は、図８１乃至図８４に示すように、コンタクト部ＳＳＳ，ＳＳを経由して、ソース線１８，２１Ｓに接続される。
【０３９５】
図８５及び図８６に示したメモリセルアレイ周辺領域では、ビット線がメモリセルアレイ内からそのまま出てくるため、シャント領域ＱＱ内のセルｐ−ウェル線１８を、メモリセルアレイ周辺領域でそのまま（同一層において）ロウ方向に延長させることができない。よって、メモリセルアレイ周辺領域では、セルｐ−ウェル線１８の代わりに、例えば、これよりも上層に形成されるセルｐ−ウェル線２１を用いている。また、ソース線２２は、シャント領域ＱＱからメモリセルアレイ周辺領域まで連続して同一層に形成されている。
【０３９６】
このように、メモリセルアレイ周辺領域では、ソース線２２がセルｐ−ウェル線１８，２１よりも上層に形成されている。この場合、ソース線２２のシート抵抗を低くすることができるため、ソース電位の設定に大変有効となる。
【０３９７】
また、図８５及び図８６とは異なり、メモリセルアレイ内からメモリセルアレイ周辺領域にビット線が出てこない領域では、シャント領域ＱＱでカラム方向に延びるセルｐ−ウェル線１８を、メモリセルアレイ周辺領域でそのまま（同一層において）ロウ方向に延長させることができる。この場合においても、ソース線２２は、セルｐ−ウェル線１８が配置される配線層よりも上層に形成できるため、ソース電位の設定に大変有効となる。
【０３９８】
図８７は、本発明の第１６実施の形態に用いられるＮＡＮＤセルユニットのパターンを示している。図８８は、図８７のパターンの等価回路である。
【０３９９】
ＮＡＮＤセルユニットは、直列接続された１６個のＮＡＮＤセルからなるＮＡＮＤセル列とその両端に接続された２つの選択ゲートトランジスタＳ１，Ｓ２から構成される。ＮＡＮＤセルユニットのドレイン側（選択ゲートトランジスタＳ１側）の最も端のｎ+ 拡散層には、ビット線コンタクト部Ｄが設けられ、ソース側（選択ゲートトランジスタＳ２側）の最も端のｎ+ 拡散層には、ソース線コンタクト部Ｓが設けられている。
【０４００】
ビット線コンタクト部Ｄは、ロウ方向に隣接する２つのＮＡＮＤセルユニット間でそれぞれ独立に設けられ（素子分離絶縁膜により分離されている）、カラム方向に隣接する２つのＮＡＮＤセルユニット間で共通に設けられている。ソース線コンタクト部Ｓも、ロウ方向に隣接する２つのＮＡＮＤセルユニット間でそれぞれ独立に設けられ、カラム方向に隣接する２つのＮＡＮＤセルユニット間で共通に設けられている。
【０４０１】
図８９及び図９０は、本発明の第１６実施の形態に関わるＮＡＮＤセル型ＥＥＰＲＯＭを示している。
【０４０２】
図８９は、ＮＡＮＤセルユニットのワード線（制御ゲート電極）ＣＧ１〜ＣＧ１６及び選択ゲート線ＳＧ１，ＳＧ２のパターンを示している。同図では、浮遊ゲート電極は省略している。図９０は、図８９のＮＡＮＤセルユニットの上層に形成される配線層のパターンを示している。
【０４０３】
本例では、ロウ方向のＮＡＮＤセルユニットのソース線コンタクト部Ｓに共通に接続されるソース線２１Ｓが配置されている。また、ソース側選択ゲート線ＳＧ２に接続される選択ゲートバイパス線として、例えば、ブロックＢ内には、ブロックＣ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｃが配置され、ブロックＣ内には、ブロックＢ内の選択ゲート線ＳＧ２に接続される選択ゲートバイパス線２１Ｂが配置されている。
【０４０４】
また、ドレイン側選択ゲート線ＳＧ１に接続される選択ゲートバイパス線として、例えば、ブロックＡ，Ｂ内には、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に共通に接続される選択ゲートバイパス線２１ＡＢが配置されている。
【０４０５】
本例では、さらに、選択ゲートバイパス線２１ＡＢ，２１Ｃの間にブロックデコード線２１ＢＬＫが配置されている。ブロックデコード線２１ＢＬＫは、ブロックの選択／非選択に従ってレベルが変わる信号線であり、ブロックの選択／非選択を決定する際に用いられる。
【０４０６】
また、本例では、ビット線１８（ＢＬ）とＮＡＮＤセルユニットの接続は、ビット線１８とＮＡＮＤセルユニットの間の配線層に形成されるビット線−セル接続用配線２１ＢＬ−ＣＥＬＬを用いて行っている。
【０４０７】
よって、ビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに設けられるコンタクト部Ｂの幅は、ビット線１８の配線幅（又はアクティブ領域の幅）よりも広くなっている。このため、コンタクト部Ｂは、コンタクト部Ｄに対してブロックＡ側及びブロックＢ側に交互に設けられている。
【０４０８】
本例のＥＥＰＲＯＭと上述の第１５実施の形態に関わるＥＥＰＲＯＭとを比較すると、両者の各配線層のパターンは、同一である。両者の異なる点は、ＮＡＮＤセルユニットを構成するメモリセルの数のみである。即ち、第１５実施の形態では、８個のメモリセルによりＮＡＮＤセルユニットが構成されているのに対し、第１６実施の形態では、１６個のメモリセルによりＮＡＮＤセルユニットが構成されている。
【０４０９】
図９１及び図９２は、図８９及び図９０のＥＥＰＲＯＭのシャント領域ＱＱの構成例を示している。
【０４１０】
本例では、例えば、メモリセルアレイの端から偶数個目のシャント領域に図９１のパターンを用い、奇数個目のシャント領域に図９２のパターンを用いる。即ち、図９１のパターンと図９２のパターンは、メモリセルアレイのロウ方向に交互に配置されることになる。
【０４１１】
図９１のシャント領域ＱＱは、ドレイン側に、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に共通の選択ゲートコンタクト部Ｘ０（１４9 ）が設けられ、ソース側に、ブロックＣ内の選択ゲート線ＳＧ２の選択ゲートコンタクト部Ｘ４（１４10）が設けられている。
【０４１２】
図９２のシャント領域ＱＱは、ドレイン側に、ＮＡＮＤセルユニットのメモリセル及び選択ゲートトランジスタが形成されるｐウェル領域１９11に所定電位を与えるためのコンタクト部Ｘ６が設けられ、ソース側に、ブロックＢ内の選択ゲート線ＳＧ２の選択ゲートコンタクト部Ｘ３（１４10）が設けられている。
【０４１３】
図９３及び図９４は、図９１及び図９２の上層に形成される配線層のパターンを示している。
【０４１４】
なお、同図において、太線で示す配線が同一層に形成される。
【０４１５】
図９３は、図９１の上層に形成される配線層である。選択ゲートバイパス線２１ＡＢは、コンタクト部Ｘ０を経由してブロックＡ，Ｂ内の選択ゲート線ＳＧ１に接続され、選択ゲートバイパス線２１Ｃは、コンタクト部Ｘ４を経由してブロックＣ内の選択ゲート線ＳＧ２に接続される。ブロックデコード線２１ＢＬＫは、選択ゲートバイパス線２１ＡＢ，２１Ｃの間に配置されている。
【０４１６】
図９４は、図９２の上層に形成される配線層である。
【０４１７】
コンタクト部Ｘ６が設けられる部分においては、ドレイン側選択ゲート線ＳＧ１は切断されている。セル−ｐウェル接続用配線２１ＣＥＬＬ−ＷＥＬＬは、コンタクト部Ｘ６を経由してシリコン基板内のｐウェル領域１９11に接続されている。
【０４１８】
図９５及び図９６は、図９３及び図９４の上層に形成される配線層のパターンを示している。
【０４１９】
なお、同図において、太線で示す配線が同一層に形成される。
【０４２０】
図９５のパターンは、図９３のパターンの上層に形成される配線層を示している。ビット線１８（ＢＬ）は、コンタクト部Ｂを経由してビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに接続される。シャント領域ＱＱでは、ソース線１８がコンタクト部ＳＳを経由してソース線２１Ｓに接続される。
【０４２１】
図９６のパターンは、図９４のパターンの上層に形成される配線層を示している。セルｐ−ウェル線１８は、ビット線１８（ＢＬ）と同様に、カラム方向に延び、かつ、コンタクト部Ｘ６’を経由して、セル−ｐウェル接続用配線２１ＣＥＬＬ−ＷＥＬＬに接続される。また、ビット線１８（ＢＬ）は、コンタクト部Ｂを経由してビット線−セル接続用配線２１ＢＬ−ＣＥＬＬに接続される。シャント領域ＱＱでは、ソース線１８がコンタクト部ＳＳを経由してソース線２１Ｓに接続される。
【０４２２】
図９７及び図９８は、図９５及び図９６の上層に形成される配線層のパターンを示している。
【０４２３】
なお、図９７が図９５の上層に形成される配線層を示し、図９８が図９６の上層に形成される配線層を示している。同図において、太線で示す配線が同一層に形成される。
【０４２４】
この配線層には、シャント領域ＱＱにおいてカラム方向に延びるソース線２２が配置されており、このソース線２２は、コンタクト部ＳＳＳを経由して、その下層のソース線１８に接続される。これにより、３つの層に形成されるソース線１８，２１Ｓ，２２は、互いに電気的に接続されることになる。
【０４２５】
以上のように、図９１，９３，９５，９７のパターンと図９２，９４，９６，９８のパターンがロウ方向に交互に配置される場合、まず、ブロックＡ，Ｂ内のドレイン側選択ゲート線ＳＧ１を、シャント領域ＱＱで共通接続し、同電位となるようにしている。選択ゲート線ＳＧ１と選択ゲートバイパス線２１ＡＢのコンタクト部Ｘ０は、ロウ方向のシャント領域ＱＱに関して１つおきに設けられる。
【０４２６】
よって、コンタクト部Ｘ０が設けられないシャント領域ＱＱを、他の目的、例えば、セルｐ−ウェル線２１ＣＥＬＬ−ＷＥＬＬをｐウェル領域１９11に接続のために使用することができる。
【０４２７】
この場合、セルｐ−ウェル線２１ＣＥＬＬ−ＷＥＬＬをｐウェル領域１９11に接続する領域を新たに設ける必要がないため、メモリセルアレイの面積を小さくできるという利点がある。
【０４２８】
特に、隣接する２つのブロックで選択ゲート線ＳＧ１が共通接続される場合に有効となる読み出し方式、即ち、選択ゲート線ＳＧ１の充電を行ってから十分な時間が経過した後に選択ゲート線ＳＧ２の充電を行う方式を採用すれば、上述のメモリセルアレイの縮小という効果に加え、選択ゲートバイパス線ＳＧ１とワード線ＣＧ１〜ＣＧ８の容量カップリングによる不良の発生を防止できるという効果も得られる。
【０４２９】
図９９乃至図１０２は、本発明のＥＥＰＲＯＭに適用されるロウデコーダの構成例を示している。
【０４３０】
これら４つの例では、いずれもロウデコーダＲＤ１，ＲＤ２がメモリセルアレイＭＡのロウ方向の両端に配置されている。この場合、メモリセルアレイＭＡのロウ方向の両端に存在するロウデコーダＲＤ１，ＲＤ２にそれぞれブロック選択信号ＲＤＥＣＩを与える必要がある。
【０４３１】
そこで、このブロック選択信号ＲＤＥＣＩをロウデコーダＲＤ１，ＲＤ２に与えるために、上述の第１５及び第１６実施の形態で説明したパターンを利用する。即ち、メモリセルアレイ上に配置されるブロックデコード線２１ＢＬＫにより、ロウデコーダＲＤ２にブロック選択信号ＲＤＥＣＩを供給する。
【０４３２】
このブロックデコード線２１ＢＬＫは、上述の第１５及び第１６実施の形態で説明したように、選択ゲートバイパス線やソース線などが形成される配線層と同一の配線層に配置される。
【０４３３】
図９９の回路では、ブロックデコード線２１ＢＬＫは、１本であり、この１本のブロックデコード線２１ＢＬＫは、メモリセルアレイＭＡ上を通過する通過配線を構成している。ロウデコーダＲＤ１は、選択ゲート線ＳＧ１，ＳＧ２及びワード線ＣＧ２，ＣＧ４，ＣＧ６の電位を決定し、ロウデコーダＲＤ２は、ワード線ＣＧ１，ＣＧ３，ＣＧ５，ＣＧ７，ＣＧ８の電位を決定する。
【０４３４】
本例では、読み出し動作時、信号ＲＤＥＣが“Ｈ”となり、かつ、選択されたブロックでは、ＮＡＮＤセルブロックデコード信号の全てが“Ｈ”となる。よって、インバータＩの出力信号（ブロック選択信号）ＲＤＥＣＩは“Ｈ”となる。このブロック選択信号ＲＤＥＣＩは、ロウデコーダＲＤ１のＮＡＮＤ回路Ｎ１に入力されると共に、ブロックデコード線２１ＢＬＫを経由してロウデコーダＲＤ２のＮＡＮＤ回路Ｎ２に入力される。
【０４３５】
このため、クロック信号ＯＳＣＲＤ，ＯＳＣに基づいて、回路ＨＶＬ，ＨＶＲにより高電位が生成され、この高電位がＭＯＳトランジスタＱのゲートに印加される。よって、ＭＯＳトランジスタＱがオン状態になり、図６７乃至図７２において説明したような読み出し動作が可能となる。
【０４３６】
図１００の回路は、図９９の回路とほぼ同じ構成を有している。図１００の回路は、図９９の回路と比較すると、ロウデコーダＲＤ１，ＲＤ２が接続されるワード線ＣＧ１〜ＣＧ８に関して相違している。即ち、本例では、ロウデコーダＲＤ１は、選択ゲート線ＳＧ１，ＳＧ２及びワード線ＣＧ３，ＣＧ５，ＣＧ７の電位を決定し、ロウデコーダＲＤ２は、ワード線ＣＧ１，ＣＧ２，ＣＧ４，ＣＧ６，ＣＧ８の電位を決定する。
【０４３７】
図１０１の回路は、図９９の回路とほぼ同じ構成を有している。図１０１の回路は、図９９の回路と比較すると、ロウデコーダＲＤ１，ＲＤ２が接続されるワード線ＣＧ１〜ＣＧ８に関して相違している。即ち、本例では、ロウデコーダＲＤ１は、選択ゲート線ＳＧ１及びワード線ＣＧ２，ＣＧ４，ＣＧ６，ＣＧ８の電位を決定し、ロウデコーダＲＤ２は、選択ゲート線ＳＧ２及びワード線ＣＧ１，ＣＧ１，ＣＧ３，ＣＧ５，ＣＧ７の電位を決定する。
【０４３８】
本例では、ロウデコーダＲＤ２が選択ゲート線ＳＧ２の電位の制御を行うことにしたため、メモリセルアレイ上を通過するブロックデコード線２１ＢＬＫの数が２本となる。新たに追加された１本は、ＮＡＮＤ回路Ｎ０の出力信号ＲＤＥＣＩＢをロウデコーダＲＤ２内のＭＯＳトランジスタＴのゲートに印加するためのものである。
【０４３９】
ブロックデコード線２１ＢＬＫが２本となる場合、ブロックデコード線２１ＢＬＫ又はこれと同一の配線層に形成される他の配線の幅を狭くする、ブロックデコード線２１ＢＬＫを含めた配線の間隔を狭くする、といったような工夫が必要である。
【０４４０】
但し、ブロックデコード線２１ＢＬＫ又はこれと同一の配線層に形成される他の配線の幅を狭くする場合には、幅を狭くした配線の配線抵抗が大きくなるため、信号の伝達速度が低下し、回路動作が遅くなるという問題が生じる。
【０４４１】
また、ブロックデコード線２１ＢＬＫを含めた配線の間隔を狭くする場合には、最小配線間隔がレイアウト上の制限となると共に、配線間ショートの危険性が高くなるという問題がある。
【０４４２】
図１０２の回路は、図１０１で生じる問題を解決するものである。即ち、図１０２では、図１０１の回路を採用すると共に、ブロックデコード線２１ＢＬＫの数を１本にしている。ブロックデコード線２１ＢＬＫの数を１本にした結果、ブロック選択信号ＲＤＥＣＩＢは、ブロック選択信号ＲＤＥＣＩに基づいて、ロウデコーダＲＤ２内で生成するようにしている。
【０４４３】
具体的には、ロウデコーダＲＤ２内にインバータＩＢを追加している。本例では、図１０１で生じるような問題はないが、インバータＩＢが１つ追加されるため、ロウデコーダＲＤ２のパターン面積が多少大きくなる。
【０４４４】
図９９乃至図１０２の回路では、ロウデコーダＲＤ１側のＭＯＳトランジスタＱ，Ｔの数とロウデコーダＲＤ２側のＭＯＳトランジスタＱ，Ｔの数を等しく設定することが好ましい。即ち、ロウデコーダＲＤ１が制御する選択ゲート線及びワード線の数の合計とロウデコーダＲＤ２が制御する選択ゲート線及びワード線の数の合計を等しくするのがよい。
【０４４５】
このように、ロウデコーダＲＤ１側で制御する選択ゲート線及びワード線の数の合計とロウデコーダＲＤ２側で制御する選択ゲート線及びワード線の数の合計を等しくする理由は、以下の通りである。
【０４４６】
メモリセルアレイ領域内には選択ゲート線やワード線などの規則的なパターンが多く含まれる。この規則的なパターンは、不規則なパターンに比べて加工が容易である。しかし、メモリセルアレイ領域内の各配線のデザインルールは、ロウデコーダ内の各配線のデザインルールより小さく設定されている。つまり、メモリセルアレイ領域とロウデコーダとの間においては、デザインルールが異なる２つの配線を接続することになる。
【０４４７】
メモリセルアレイ領域の配線（ワード線、選択ゲート線）とロウデコーダ内の配線を繋ぐ領域のパターンは、不規則なパターンとなる。このため、この領域の配線パターンには、デザインルールにより決まる最小の間隔となる部分（狭ピッチの部分）が発生する。これは、配線数が多くなればなる程、顕著となり、加工マージンが低いパターンとなる。
【０４４８】
つまり、メモリセルアレイの両端に存在するロウデコーダＲＤ１，ＲＤ２に接続される配線数（ワード線、選択ゲート線の数）が異なる場合には、多くの配線が接続される方のロウデコーダにおいては、そのつなぎ目における配線の加工マージンが厳しくなる。
【０４４９】
従って、ロウデコーダＲＤ１に接続される選択ゲート線及びワード線の数の合計とロウデコーダＲＤ２に接続される選択ゲート線及びワード線の数の合計は、互いに等しくなるようにする。
【０４５０】
以上、ロウデコーダに関して、４つの例について説明したが、レイアウト、動作速度、信頼性、チップ面積などを考慮すると、図９９や図１００の回路が本発明に最も適していると考えられる。
【０４５１】
即ち、ロウデコーダＲＤ１内にＮＡＮＤセルブロックデコード信号が入力されるＮＡＮＤ回路Ｎ０を設ける場合、ブロックデコード線２１ＢＬＫの数を１本とするため、選択ゲート線ＳＧ１，ＳＧ２に繋がる２つのＭＯＳトランジスタＴをロウデコーダＲＤ１内に設ける。さらに、ロウデコーダＲＤ１内に３本ワード線に繋がる３つのＭＯＳトランジスタＴを設け、ロウデコーダＲＤ２内に残りの５本のワード線に繋がる５つのＭＯＳトランジスタＴを設け、ロウデコーダＲＤ１，ＲＤ２内のＭＯＳトランジスタＱ，Ｔの数を等しくする。
【０４５２】
図１０３乃至図１０８は、シャント領域ＱＱにおける選択ゲートコンタクト部とｐウェルコンタクト部の配置例を示している。
【０４５３】
図１０３では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＡ及びブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＢを設けている。そして、所定のシャント領域ＱＱにｐウェル領域に対するコンタクト部ＸＷを配置する。本例では、コンタクト部ＸＡが設けられるシャント領域ＳＳの１つにコンタクト部ＸＷを配置する。このシャント領域ＱＱでは、コンタクト部ＸＷを挟むように、２つのコンタクト部ＸＡが設けられる。
【０４５４】
図１０４では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＢ及びブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＣを設けている。そして、所定のシャント領域ＱＱにｐウェル領域に対するコンタクト部ＸＷを配置する。本例では、コンタクト部ＸＢが設けられるシャント領域ＱＱの１つにコンタクト部ＸＷを配置する。このシャント領域ＱＱでは、コンタクト部ＸＷを挟むように、２つのコンタクト部ＸＢが設けられる。
【０４５５】
図１０５では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＡ，Ｂ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＡＢ及びｐウェル領域に対するコンタクト部ＸＷを配置している。コンタクト部ＸＷでは、選択ゲート線ＳＧ１は、切断されている。
【０４５６】
図１０６では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＢ，Ｃ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＢＣ及びｐウェル領域に対するコンタクト部ＸＷを配置している。コンタクト部ＸＷでは、選択ゲート線ＳＧ１は、切断されている。
【０４５７】
図１０７では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＡ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＡ及びブロックＢ内の選択ゲート線ＳＧ１に対するコンタクト部ＸＢを設けている。そして、所定のシャント領域ＱＱにｐウェル領域に対するコンタクト部ＸＷを配置する。本例では、選択ゲート線ＳＧ１が切断されていないため、所定のシャント領域ＱＱには、コンタクト部ＸＡとコンタクト部ＸＷが１つずつ設けられる。
【０４５８】
図１０８では、ロウ方向のシャント領域ＱＱに、交互に、ブロックＢ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＢ及びブロックＣ内の選択ゲート線ＳＧ２に対するコンタクト部ＸＣを設けている。そして、所定のシャント領域ＱＱにｐウェル領域に対するコンタクト部ＸＷを配置する。本例では、選択ゲート線ＳＧ２が切断されていないため、所定のシャント領域ＱＱには、コンタクト部ＸＢとコンタクト部ＸＷが１つずつ設けられる。
【０４５９】
上述の第１５及び第１６実施の形態では、ＮＡＮＤセルユニットを構成するメモリセルの数をそれぞれ８個及び１６個としたが、当然に、任意の個数、例えば、２個、４個、３２個、６４個などであっても構わない。
【０４６０】
また、全ての実施の形態においては、不揮発性半導体記憶装置としてＮＡＮＤセル型ＥＥＰＲＯＭを例にとって説明したが、本発明は、他のデバイス、例えば、ＮＯＲセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭ、選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭなどにも適用可能である。
【０４６１】
図１０９乃至図１１２は、ＮＡＮＤセル型以外のＥＥＰＲＯＭのメモリセルの構成例を示している。
【０４６２】
図１０９は、ＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図を示している。同図において、ＷＬは、ワード線、ＢＬは、ビット線、ＳＬは、ソース線である。
【０４６３】
図１１０は、ＤＩＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図を示している。同図において、ＷＬは、ワード線、ＢＬは、ビット線、ＬＢは、ローカルビット線、ＳＴは、選択ゲート線、ＳＬは、ソース線である。
【０４６４】
図１１１は、ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図を示している。同図において、ＷＬは、ワード線、ＢＬは、ビット線、ＬＢは、ローカルビット線、ＳＴは、選択ゲート線、ＳＬは、ソース線、ＬＳは、ローカルソース線である。
【０４６５】
図１１２は、選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図を示している。同図において、ＷＬは、ワード線、ＢＬは、ビット線、ＳＴは、選択ゲート線、ＳＬは、ソース線である。
【０４６６】
なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭの詳細に関しては、例えば、“H. Onoda et al., IEDM Tech. Digest, 1992, pp. 599-602”に記載され、ＡＮＤセル型ＥＥＰＲＯＭの詳細に関しては“H. Kume et al., IEDM Tech. Digest, 1992, pp. 991-993”に記載されている。
【０４６７】
次に、メモリセルアレイ領域内における素子分離領域とアクティブ領域（素子領域）のレイアウトについて検討する。
【０４６８】
図１１３に示すように、メモリチップ１０１は、メモリセルアレイ領域１０２とこれを取り囲むような周辺回路領域１０３を有している。また、メモリセルアレイ領域１０２の一部Ｂについて、素子分離領域とアクティブ領域のレイアウトを詳細に示したのが図１１４である。
【０４６９】
図１１４に示すように、本例では、ＮＡＮＤセル領域におけるアクティブ領域１０４は、カラム方向に一直線に延びたパターンを有している。この点に関しては、上述の図８７乃至図９８に示した実施の形態と同じである。
【０４７０】
また、本例では、シャント領域ＱＱにも、ダミーのアクティブ領域１０５が配置されている。ダミーのアクティブ領域１０５も、ＮＡＮＤセル領域におけるアクティブ領域１０４と同様に、カラム方向に一直線に延びたパターンを有し、かつ、アクティブ領域１０４と実質的に同じ（又はこれに準ずる）幅及びピッチで配置されている。但し、ダミーのアクティブ領域１０５は、選択ゲート線と選択ゲートバイパス線を互いに接続するコンタクト部Ｘ０，Ｘ３，Ｘ４及びウェルに電位を与えるためのコンタクト部Ｘ６でそれぞれ切断されている（図１１５及び図１１６参照）。
【０４７１】
なお、シャント領域ＱＱにおいてダミーのアクティブ領域１０５を設ける理由は、リソグラフィ時及びアクティブ領域の加工時に発生するＮＡＮＤセル領域の端部のアクティブ領域の寸法のバラツキを防止する点にある。
【０４７２】
また、アクティブ領域１０４及びダミーのアクティブ領域１０５以外の領域は、素子分離領域となっている。従来、素子分離領域としては、ＬＯＣＯＳ法によるフィールド酸化膜を用いるのが一般的であった。しかし、近年では、素子の高密度化による記憶容量の増大を目的として、素子分離領域に、ＳＴＩ（shallow trench isolation）構造を有する絶縁膜を配置するようになってきた。
【０４７３】
しかし、素子分離領域をＳＴＩ構造の絶縁膜により構成した場合、上述したようなレイアウトを採用すると、以下のような問題が発生する。
【０４７４】
ＳＴＩ構造の素子分離絶縁膜を形成するに当たっては、トレンチ埋め込みのためのＣＭＰ（chemical mechanical polishing）が一般に行われるが、このＣＭＰ時に、場所に応じて、絶縁膜の研磨量のむらが発生し、絶縁膜を均一に研磨できなかった。特に、メモリセルアレイ領域の中央部の研磨速度が周辺回路領域に比べて遅く、メモリセルアレイ領域の中央部に残膜が発生するという事態が生じていた。また、メモリセルアレイ領域の中央部の残膜をなくすため、ＣＭＰの研磨量を増加させると、周辺回路領域においてシリコン基板（アクティブ領域）が削られてしまう。
【０４７５】
以下、ＳＴＩの製造工程の説明と共に、この問題が生じる理由について詳細に説明する。
【０４７６】
まず、図１１７に示すように、シリコン基板２００上にシリコン酸化膜２０１及びシリコン窒化膜２０２を形成する。フォトリソグラフィにより、シリコン窒化膜２０２上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、シリコン窒化膜２０２、シリコン酸化膜２０１及びシリコン基板２００を順次エッチングする。その結果、シリコン基板２００には、素子分離のためのトレンチが形成される。
【０４７７】
メモリセルアレイ領域においては、素子分離用のトレンチは、実質的に一定の幅及び一定のピッチで規則的に形成される。一方、周辺回路領域においては、素子分離用のトレンチは、特に、規則的には形成されない。周辺回路領域におけるトレンチの幅及びトレンチ同士の間隔は、メモリセルアレイ領域におけるトレンチの幅及びピッチよりも大きくなっている。
【０４７８】
なお、レジストパターンは、トレンチを形成した後に除去される。
【０４７９】
また、シリコン基板２００上には、ＣＶＤ法により、トレンチを完全に満たすシリコン酸化膜（例えば、ＴＥＯＳ膜）２０３が形成される。ここで、シリコン酸化膜２０３の表面は、メモリセルアレイ領域では、ほぼ平坦になり、周辺回路領域では、所々に、凹部ＥＥが形成される。これは、周辺回路領域のアクティブ領域がメモリセルアレイ領域のアクティブ領域よりも疎に配置されていること、即ち、周辺回路領域のトレンチの幅がメモリセルアレイ領域のトレンチの幅よりも広くなっていることに起因している。
【０４８０】
次に、図１１８に示すように、ＣＭＰにより、シリコン窒化膜２０２をエッチングストッパとしてシリコン酸化膜２０３を研磨し、トレンチの外部に存在するシリコン酸化膜２０３を除去する。この時、メモリセルアレイ領域の研磨速度（特に、中央部）が周辺回路領域の研磨速度に比べて遅くなり、メモリセルアレイ領域のシリコン酸化膜２０３が十分に除去されず、メモリセルアレイ領域に残膜が発生する。
【０４８１】
このようなＣＭＰにおける研磨量のむらは、シリコン酸化膜２０３の凹凸に原因があると考えられている。即ち、メモリセルアレイ領域のようにシリコン酸化膜２０３の表面が平坦な部分では、ＣＭＰの研磨剤（スラリ）が溜り難く、研磨速度が遅くなるのに対し、周辺回路領域におけるシリコン酸化膜２０３の凹部ＥＥでは、研磨剤が溜まり易く、研磨速度が速くなる。
【０４８２】
ところで、メモリセルアレイ領域の残膜をなくすため、ＣＭＰの研磨量を増加させると、周辺回路領域でシリコン窒化膜２０２及びシリコン酸化膜２０１が削られ、さらには、シリコン基板（アクティブ領域）２００も削られてしまう。
【０４８３】
なお、シリコン酸化膜２０３は、ＴＥＯＳ膜の他、ＨＤＰ（high density plasma）法により形成される酸化膜であってもよい。
【０４８４】
図１１９は、上述の問題点を解決し得る素子分離領域及びアクティブ領域（素子領域）のレイアウトを示している。
【０４８５】
本例では、ＮＡＮＤセル領域におけるアクティブ領域１０４は、カラム方向に一直線に延びたパターンを有している。また、シャント領域ＱＱには、ダミーのアクティブ領域が形成されておらず、幅の広いＳＴＩ部が配置されている。シャント領域ＱＱのＳＴＩ部（又は素子分離用のトレンチ）の幅Ｈ１は、メモリセルアレイ領域のＳＴＩ部（又は素子分離用のトレンチ）の幅Ｈ０よりも十分に大きく設定されている。例えば、シャント領域ＱＱのＳＴＩ部の幅Ｈ１は、０．５〜５μｍに設定される。また、図１２０に示すように、シャント領域ＱＱのＳＴＩ部（素子分離用のトレンチ）の間隔Ｈ２は、２０〜５００μｍに設定される。この場合、ＣＭＰの研磨量が場所によらず最も均一になる。
【０４８６】
このように、メモリセルアレイ領域の中央部の研磨速度と周辺回路領域の研磨速度を実質的に同じにして、ＣＭＰの研磨量の均一性を向上できるのは、周辺回路領域と同様に、メモリセルアレイ領域（のシャント領域ＱＱ）にも研磨剤が溜まる凹部を形成できるためである。
【０４８７】
図１２１及び図１２２は、図１１９のレイアウトに選択ゲート線及びワード線（制御ゲート線）のレイアウトを追加したものを示している。
【０４８８】
本例では、シャント領域ＱＱにダミーのアクティブ領域が配置されない。しかし、本例では、素子分離領域にＳＴＩ構造の素子分離絶縁膜を適用することを前提としているため、素子分離領域にＬＯＣＯＳ法によるフィールド酸化膜を用いる場合に生じるＮＡＮＤセル領域の端部の寸法のバラツキの問題は最小限に抑えられる。
【０４８９】
以下、ＳＴＩの製造工程の説明と共に、ＣＭＰの研磨量の均一性を向上できる理由について詳細に説明する。
【０４９０】
まず、図１２３に示すように、シリコン基板２００上にシリコン酸化膜２０１及びシリコン窒化膜２０２を形成する。フォトリソグラフィにより、シリコン窒化膜２０２上にレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、シリコン窒化膜２０２、シリコン酸化膜２０１及びシリコン基板２００を順次エッチングする。その結果、シリコン基板２００には、素子分離のためのトレンチが形成される。
【０４９１】
メモリセルアレイ領域内のＮＡＮＤセル領域においては、素子分離用のトレンチは、実質的に一定の幅及び一定のピッチで規則的に形成される。また、メモリセルアレイ領域内のシャント領域ＱＱにおいては、素子分離用のトレンチは、０．５〜５μｍの幅で形成される。一方、周辺回路領域においては、素子分離用のトレンチは、特に、規則的には形成されない。
【０４９２】
なお、レジストパターンは、トレンチを形成した後に除去される。
【０４９３】
また、シリコン基板２００上には、ＣＶＤ法により、トレンチを完全に満たすシリコン酸化膜（例えば、ＴＥＯＳ膜）２０３が形成される。ここで、シリコン酸化膜２０３の表面は、メモリセルアレイ領域内のＮＡＮＤセル領域においては、ほぼ平坦になるが、メモリセルアレイ領域内のシャント領域ＱＱ及び周辺回路領域では、凹部ＥＥが形成される。
【０４９４】
次に、図１２４に示すように、ＣＭＰにより、シリコン窒化膜２０２をエッチングストッパとしてシリコン酸化膜２０３を研磨し、トレンチの外部に存在するシリコン酸化膜２０３を除去する。この時、メモリセルアレイ領域の研磨速度と周辺回路領域の研磨速度は、ほぼ等しくなる。これは、周辺回路領域と同様に、メモリセルアレイ領域のシャント領域ＱＱにも、研磨剤が溜まる凹部ＥＥが形成されているためである。
【０４９５】
よって、メモリセルアレイ領域に残膜を発生させずに、かつ、周辺回路領域のシリコン基板（アクティブ領域）２００を削ることなく、トレンチ内にシリコン酸化膜２０３を埋め込み、ＳＴＩ構造を得ることができる。
【０４９６】
なお、シリコン酸化膜２０３は、ＴＥＯＳ膜の他、ＨＤＰ（high density plasma）法により形成される酸化膜であってもよい。
【０４９７】
また、上述の例では、シャント領域ＱＱに、ＮＡＮＤセル領域のＳＴＩ部の幅よりも広い幅を有するＳＴＩ部を設けたが、この他に、ＮＡＮＤセル領域内の任意の箇所にダミー領域を設け、このダミー領域に、ＮＡＮＤセル領域のＳＴＩ部の幅よりも広い幅を有するＳＴＩ部を設けてもよい。
【０４９８】
さらに、本例は、ＮＡＮＤセル型に限られず、他のタイプのＥＥＰＲＯＭに適用できる他、他のメモリデバイス（ＤＲＡＭ、ＳＲＡＭ）などに応用することもできる。
【０４９９】
以上、説明したように、本発明の不揮発性半導体記憶装置によれば、新規なレイアウトを採用することにより、選択ゲート線の配線抵抗を下げる役割を果たす選択ゲートバイパス線とワード線（制御ゲート電極）の容量カップリングに起因する読み出し動作時の選択ワード線の電位変動を防止又は抑制することができる。また、読み出し動作時に、選択ワード線の電位変動が生じる場合には、選択ゲート線を充電するタイミングを調節することにより誤読み出しを防止できる。従って、通常は０Ｖである選択ワード線の電位変動に起因した読み出しデータ不良をなくし、信頼性の高いチップを実現できる。
【０５００】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０５０１】
【図１】本発明の第１実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図２】図１の領域Ａ１を詳細に示す図。
【図３】図１の領域Ａ２を詳細に示す図。
【図４】図３のパターンの一部を立体的に示す図。
【図５】ＮＡＮＤセルユニットを示す平面図。
【図６】図５の等価回路を示す図。
【図７】図５のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】図５のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】図５のＩＸ−ＩＸ線に沿う断面図。
【図１０】図２及び図３のＥＥＰＲＯＭの動作例を示す波形図。
【図１１】本発明の第２実施の形態で、図１の領域Ａ１に対応する図。
【図１２】本発明の第２実施の形態で、図１の領域Ａ２に対応する図。
【図１３】図１１及び図１２のＥＥＰＲＯＭの動作例を示す波形図。
【図１４】本発明の第３実施の形態で、図１の領域Ａ１に対応する図。
【図１５】本発明の第４実施の形態で、図１の領域Ａ１に対応する図。
【図１６】本発明の第５実施の形態で、図１の領域Ａ１に対応する図。
【図１７】本発明の第６実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図１８】図１７の領域Ａ１を詳細に示す図。
【図１９】図１７の領域Ａ２を詳細に示す図。
【図２０】図１８及び図１９のＥＥＰＲＯＭの動作例を示す波形図。
【図２１】本発明の第７実施の形態で、図１７の領域Ａ１に対応する図。
【図２２】本発明の第７実施の形態で、図１７の領域Ａ２に対応する図。
【図２３】本発明の第８実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図２４】図２３の領域Ａ１を詳細に示す図。
【図２５】図２３の領域Ａ２を詳細に示す図。
【図２６】ＮＡＮＤセルユニットを示す平面図。
【図２７】図２６の等価回路を示す図。
【図２８】図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。
【図２９】本発明の第９実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図３０】図２９の領域Ａ１を詳細に示す図。
【図３１】図２９の領域Ａ２を詳細に示す図。
【図３２】本発明の第１０実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図３３】図３２の領域Ａ１を詳細に示す図。
【図３４】図３２の領域Ａ２を詳細に示す図。
【図３５】本発明の第１１実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図３６】図３５の領域Ａ１を詳細に示す図。
【図３７】本発明の第１２実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図３８】図３７の領域Ａ１を詳細に示す図。
【図３９】本発明の第１３実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図４０】本発明の第１４実施の形態に関わるＥＥＰＲＯＭを示す平面図。
【図４１】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図４２】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図４３】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図４４】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図４５】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図４６】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図４７】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図４８】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図４９】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５０】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５１】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５２】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５３】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５４】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５５】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５６】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５７】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５８】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図５９】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図６０】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図６１】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図６２】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図６３】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図６４】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図６５】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図６６】選択ゲート線と選択ゲートバイパス線の配置例を示す図。
【図６７】本発明のＥＥＰＲＯＭの動作例を示す図。
【図６８】本発明のＥＥＰＲＯＭの動作例を示す図。
【図６９】本発明のＥＥＰＲＯＭの動作例を示す図。
【図７０】本発明のＥＥＰＲＯＭの動作例を示す図。
【図７１】本発明のＥＥＰＲＯＭの動作例を示す図。
【図７２】本発明のＥＥＰＲＯＭの動作例を示す図。
【図７３】ＮＡＮＤセルユニットを示す平面図。
【図７４】図７３の等価回路を示す図。
【図７５】本発明の第１５実施の形態に関わるＥＥＰＲＯＭを示す図。
【図７６】本発明の第１５実施の形態に関わるＥＥＰＲＯＭを示す図。
【図７７】図７６のＬＸＸＶＩＩ−ＬＸＸＶＩＩ線に沿う断面図。
【図７８】図７６のＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩ線に沿う断面図。
【図７９】図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図８０】図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図８１】図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図８２】図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図８３】図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図８４】図７６のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図８５】図７６のＥＥＰＲＯＭのメモリセルアレイ周辺領域の構成例を示す図。
【図８６】図７６のＥＥＰＲＯＭのメモリセルアレイ周辺領域の構成例を示す図。
【図８７】ＮＡＮＤセルユニットを示す平面図。
【図８８】図８７の等価回路を示す図。
【図８９】本発明の第１６実施の形態に関わるＥＥＰＲＯＭを示す図。
【図９０】本発明の第１６実施の形態に関わるＥＥＰＲＯＭを示す図。
【図９１】図８９のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図９２】図８９のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図９３】図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図９４】図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図９５】図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図９６】図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図９７】図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図９８】図９０のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図９９】ロウデコーダとメモリセルアレイの配置例を示す図。
【図１００】ロウデコーダとメモリセルアレイの配置例を示す図。
【図１０１】ロウデコーダとメモリセルアレイの配置例を示す図。
【図１０２】ロウデコーダとメモリセルアレイの配置例を示す図。
【図１０３】本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図１０４】本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図１０５】本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図１０６】本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図１０７】本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図１０８】本発明のＥＥＰＲＯＭのシャント領域の構成例を示す図。
【図１０９】ＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図。
【図１１０】ＤＩＮＯＲセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図。
【図１１１】ＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図。
【図１１２】選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯＭの回路図。
【図１１３】ウェハ及びメモリチップの概略を示す図。
【図１１４】素子分離領域とアクティブ領域のレイアウトの第１例を示す平面図。
【図１１５】図１１４に選択ゲート線及びワード線を追加した図。
【図１１６】図１１４に選択ゲート線及びワード線を追加した図。
【図１１７】図１１４のレイアウトでのＣＭＰ前の状態を示す断面図。
【図１１８】図１１４のレイアウトでのＣＭＰ後の状態を示す断面図。
【図１１９】素子分離領域とアクティブ領域のレイアウトの第２例を示す平面図。
【図１２０】シャント領域ＱＱ内のＳＴＩ部の幅Ｈ１及び間隔Ｈ２を示す図。
【図１２１】図１１９に選択ゲート線及びワード線を追加した図。
【図１２２】図１１９に選択ゲート線及びワード線を追加した図。
【図１２３】図１１９のレイアウトでのＣＭＰ前の状態を示す断面図。
【図１２４】図１１９のレイアウトでのＣＭＰ後の状態を示す断面図。
【図１２５】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイ領域の回路図。
【図１２６】ＮＡＮＤセルユニットを示す平面図。
【図１２７】図１２６の等価回路を示す図。
【図１２８】図１２６のＣＸＸＶＩＩＩ−ＣＸＸＶＩＩＩ線に沿う断面図。
【図１２９】図１２６のＣＸＸＩＸ−ＣＸＸＩＸ線に沿う断面図。
【図１３０】図１２６のＣＸＸＸ−ＣＸＸＸ線に沿う断面図。
【図１３１】ＮＡＮＤセル領域とシャント領域の配置例を示す図。
【図１３２】シャント領域の構成例を示す平面図。
【図１３３】図１３２の領域Ａ１内の構成を示す図。
【図１３４】図１３２の領域Ａ２内の構成を示す図。
【図１３５】図１３３のＥＥＰＲＯＭの一部を立体的に示す図。
【図１３６】図１３３及び図１３４のＥＥＰＲＯＭの動作例を示す波形図。
【符号の説明】
【０５０２】
１１：  ｐ型シリコン基板、  １２：  素子分離酸化膜、  １３：  ゲート絶縁膜、  １４1 ，１４2 ，…１４8 ：  浮遊ゲート電極、  １５，１７：  層間絶縁膜、  １６1 ，１６2 ，…１６8 ：  制御ゲート電極、  １４9 ，１４10，１６9 ，１６10：  選択ゲート電極、  １８（ＢＬ）：  ビット線、  １９1 ，１９2 ，…１９10：  ｎ型拡散層、  １９11：  ｐ型ウェル領域、  ２１ｉ，２１Ａ，２１Ｂ，２１Ｃ：  選択ゲートバイパス線、  ２１ＢＬＫ：  ブロックデコード線、  ２１Ｓ，２２：  ソース線、  ２１ＢＬ−ＣＥＬＬ：  ビット線−セル接続用配線、  ２１ＣＥＬＬ−ＷＥＬＬ：  セルｐ−ウェル接続用配線、  Ｄ：  ビット線コンタクト部、  Ｓ：  ソース線コンタクト部、  Ｘ０，Ｘ１，…  Ｘ５：  選択ゲートコンタクト部、  Ｘ６：  ｐウェルコンタクト部、  Ｑ，Ｔ：  ＭＯＳトランジスタ、  Ｎ０，Ｎ１，Ｎ２：  ＮＡＮＤ回路、  ＲＤ１，ＲＤ２：  ロウデコーダ、  ＨＶＬ，ＨＶＲ：  高電位発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
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【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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【図１３０】
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【図１３１】
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【図１３２】
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【図１３３】
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【図１３４】
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【図１３５】
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【図１３６】
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