(57)【要約】【課題】  ウェルの電位を電源端子の電圧値に基づいて比較し、順方向バイアスとなるように電源が接続されたガードリング領域を検出する方法を提供する。【解決手段】  レイアウトパターンからガードリング領域を抽出する第１工程と、半導体集積回路の電源端子と電気的に接続された電源配線を抽出する第２工程と、電源配線と電気的に接続されたガードリング領域を抽出する第３工程と、第１工程または第３工程において抽出したガードリング領域を含むウェルを抽出する第４工程と、第４工程において抽出したウェルと当該ウェルに隣接するウェルとで形成されるダイオードを抽出する第５工程と、第３工程で抽出したガードリング領域に接続する電源端子の電圧値に基づいて、ダイオードを形成するウェル間の電位差を算出し、当該電位差がダイオードの順方向バイアスとなる場合に、不具合レイアウトパターンとして判定する第６工程とを実行する。【選択図】  図３
2006128418.tif 000002
【特許請求の範囲】
【請求項１】
電圧値の異なる複数の電源を有する半導体集積回路のレイアウトパターンを検証するレイアウトパターン検証方法であって、
前記レイアウトパターンから、ガードリング領域を抽出する第１工程と、
前記半導体集積回路の電源端子毎に、当該電源端子と電気的に接続された電源配線を抽出する第２工程と、
前記電源配線と電気的に接続された前記ガードリング領域を抽出する第３工程と、
前記第１工程または前記第３工程において抽出した前記ガードリング領域を含むウェルを抽出する第４工程と、
前記第４工程において抽出した前記ウェルと当該ウェルに隣接するウェルとで形成されるダイオードを抽出する第５工程と、
前記第３工程で抽出した前記ガードリング領域に接続する前記半導体集積回路の電源端子の電圧値に基づいて、前記ダイオードを形成する前記ウェル夫々に印加される電圧値を求め、前記ダイオードを形成する前記ウェル夫々の電圧値から当該ダイオードの端子間に印加される電圧の電位差を算出し、当該電位差が前記ダイオードの順方向バイアスとなる場合に、不具合レイアウトパターンとして判定する第６工程とを実行することを特徴とするレイアウトパターン検証方法。
【請求項２】
電圧値の異なる複数の電源を有する半導体集積回路のレイアウトパターンを検証するレイアウトパターン検証方法であって、
前記レイアウトパターンから、ガードリング領域を抽出する第１工程と、
前記ガードリング領域を含むウェルを抽出する第２工程と、
前記第２工程において抽出した前記ウェルと当該ウェルに隣接するウェルとで形成されるダイオードを抽出する第３工程と、
前記半導体集積回路の電源端子毎に、当該電源端子と電気的に接続された電源配線を抽出する第４工程と、
前記電源配線と電気的に接続された前記ガードリング領域を抽出する第５工程と、
前記第５工程において抽出した前記ガードリング領域と電気的に接続されたウェルを抽出する第６工程と、
前記第５工程で抽出した前記ガードリング領域に接続する前記半導体集積回路の電源端子の電圧値に基づいて、前記第６工程において抽出した前記ウェルの電圧値を求め、前記ダイオードを形成する前記ウェル夫々の電圧値から当該ダイオードの端子に印加される電圧の電位差を算出し、当該電位差が前記ダイオードの順方向バイアスとなる場合に、不具合レイアウトパターンとして出力する第７工程とを実行することを特徴とするレイアウトパターン検証方法。
【請求項３】
前記ダイオードを形成する前記ウェル夫々に印加される電圧値を求めるにあたって、前記半導体集積回路の電源端子毎に電源端子名と印加される電圧値とを記録したテーブルを用いることを特徴とする請求項１または２に記載のレイアウトパターン検証方法。
【請求項４】
前記第１工程において抽出したガードリング領域のうち、前記電源配線と電気的に接続されていないガードリング領域を不具合レイアウトパターンとして出力することを特徴とする請求項１乃至３の何れか１項に記載のレイアウトパターン検証方法。
【請求項５】
請求項１乃至４の何れか１項に記載のレイアウトパターン検証方法における各工程を、コンピュータ上で実行するプログラムステップを含むことを特徴とするレイアウトパターン検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、アナログマクロを搭載した半導体集積回路やトリプルウェル構造をもつ半導体集積回路であって、１チップ内に電圧値が異なる複数の電源をもつ半導体集積回路に対するレイアウトパターン検証方法に関する。
【背景技術】
【０００２】
例えば、アナログマクロを搭載した半導体集積回路において、アナログマクロの周囲に形成するガードリング領域は、基板からのノイズの影響を減らすため、任意の電源に固定する場合がある。しかし、１チップ内に電圧値が異なる複数の電源を有する半導体集積回路の場合、レイアウト設計工程での人的ミスにより、ガードリング領域が誤った電源配線に接続されて誤った電位に固定され、ガードリング領域が置かれたウェルの電位が基板の電位に対し順方向バイアス（逆電圧印加状態）になることによって、チップが誤動作する可能性がある。この場合のレイアウトパターンの検証方法としては、回路設計工程で作成した回路図面通りに、レイアウトパターンが作成されているかをチェックするＬＶＳ(Layout Versus Schematic)検証が公知の技術としてあるが、ガードリング領域は一般的に回路図面上に記述しないのでＬＶＳの対象外なって検証ができない（以下、従来技術１）。
【０００３】
また、例えば、下記の特許文献１には、デバイスが形成されているウェルの電位の検証技術として、演算処理により、レイアウトパターンからガードリング領域及びＦＥＴ（Field Effect Transistor）が存在するウェルを抽出し、ガードリング領域からウェルへの電位供給と、ウェルを任意の電位に固定したときの電位固定強度とを検証するレイアウト検証方法が開示されている。図１７は、レイアウトパターンの断面図の一例を示している。図１７の半導体基板１には、Ｎウェル領域２、Ｎ＋拡散層４、Ｐ＋拡散層５、メタル１配線層６、コンタクト層９、絶縁層１０、ゲート電極１４、ソース電極１５及びドレイン電極１６が形成されている。Ｎウェル領域２に形成されたＰチャンネル型ＦＥＴ１２のウェルの電位は、電源端子からガードリングフィールド電極１３に印加され、Ｎ＋拡散層４（ガードリング領域）を介してＮウェル領域２に与えられる。
【特許文献１】特開２００２−３４３８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のレイアウト検証方法は、Ｎウェル領域２にデバイス（Ｐチャンネル型ＦＥＴ１２）が形成されている場合にガードリングフィールド電極１３の電位供給とその電位固定強度とを検証するものであるが、ウェルの電位が半導体基板１の電位と順方向バイアスであるかどうかを検証するものではない。
【０００５】
更に、上述した従来技術１及び特許文献１では、以下の実施例におけるウェルの電位を検証することができない。実施例１として、ポリシリコン抵抗をＮウェル上に形成する際のＮウェル電位の検証がある。ポリシリコン抵抗は、半導体基板のノイズの回り込みを防ぐため、半導体基板の電位よりも高い電位に固定されたＮウェル上に形成する場合がある。このような場合、Ｎウェル電位が半導体基板の電位よりも低いと、Ｎウェル電位が半導体基板に対して順方向バイアスとなり、Ｎウェルへ電流が流れ誤動作など不具合が発生する。従来技術１では、一般的に回路図面上にポリシリコン抵抗のＮウェル電位を記述せず、２端子モデル（入力端子、出力端子）で扱うため実施例１の不具合を検証できない。また、特許文献１のレイアウト検証方法では、従来技術１を用いて電位供給の検証を行うので実施例１の不具合を検証することができない。
【０００６】
実施例２として、トリプルウェル構造を形成するＮウェル電位の検証がある。図１８は、トリプルウェル構造を形成するＮウェル領域１５１、Ｎウェル領域１５１上に形成されたＰウェル領域１５２を示しており、Ｎチャンネル型トランジスタ１５３がＰウェル領域１５２に形成される。Ｎウェル領域１５１は、半導体基板１と分離するため、半導体基板１の電位よりも高い電位に固定されるが、実施例１と同様、Ｎウェル領域１５１の電位が半導体基板１もしくはＰウェル領域１５２の電位よりも低いと、Ｎウェル領域１５１へ電流が流れ誤動作など不具合が発生する。従来技術１では、トランジスタは、４端子モデル（ゲート端子、ソース端子、ドレイン端子、バックゲート端子）として扱うため、バックゲート端子であるＰウェル領域１５２の電源電位しか検証できず、Ｎウェル領域１５１の電源電位は検証対象外となり検証できない。また、特許文献１のレイアウト検証方法は、電位固定強度を検証するものであり、ウェル電位が半導体基板１の電位に対し順方向バイアスであるかどうかを検証することができない。
【０００７】
レイアウト設計工程での人的ミスにより、ガードリング領域に接続する電源配線を誤り、ガードリング領域を含むウェルの電位が半導体基板の電位に対し順方向バイアスになる不具合を効率的に精度良く検証するためには、レイアウトパターンに対して論理演算処理を行いダイオードとなる構造を抽出し、ダイオードの端子間の電位差が順方向バイアスとなっていないかを検証する必要がある。
【０００８】
本発明は、上記問題点に鑑みてなされたものであり、半導体集積回路において、ガードリング領域から供給されるウェルの電源電位を、半導体集積回路の電源端子の電圧値に基づいて比較し、順方向バイアスとなるように電源が接続されたガードリング領域を検出する方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係るレイアウトパターン検証方法は、電圧値の異なる複数の電源を有する半導体集積回路のレイアウトパターンを検証するレイアウトパターン検証方法であって、前記レイアウトパターンから、ガードリング領域を抽出する第１工程と、前記半導体集積回路の電源端子毎に、当該電源端子と電気的に接続された電源配線を抽出する第２工程と、前記電源配線と電気的に接続された前記ガードリング領域を抽出する第３工程と、前記第１工程または前記第３工程において抽出した前記ガードリング領域を含むウェルを抽出する第４工程と、前記第４工程において抽出した前記ウェルと当該ウェルに隣接するウェルとで形成されるダイオードを抽出する第５工程と、前記第３工程で抽出した前記ガードリング領域に接続する前記半導体集積回路の電源端子の電圧値に基づいて、前記ダイオードを形成する前記ウェル夫々に印加される電圧値を求め、前記ダイオードを形成する前記ウェル夫々の電圧値から当該ダイオードの端子間に印加される電圧の電位差を算出し、当該電位差が前記ダイオードの順方向バイアスとなる場合に、不具合レイアウトパターンとして判定する第６工程とを実行することを特徴とする。
【００１０】
また、上記目的を達成するための本発明に係る他のレイアウトパターン検証方法は、電圧値の異なる複数の電源を有する半導体集積回路のレイアウトパターンを検証するレイアウトパターン検証方法であって、前記レイアウトパターンから、ガードリング領域を抽出する第１工程と、前記ガードリング領域を含むウェルを抽出する第２工程と、前記第２工程において抽出した前記ウェルと当該ウェルに隣接するウェルとで形成されるダイオードを抽出する第３工程と、前記半導体集積回路の電源端子毎に、当該電源端子と電気的に接続された電源配線を抽出する第４工程と、前記電源配線と電気的に接続された前記ガードリング領域を抽出する第５工程と、前記第５工程において抽出した前記ガードリング領域と電気的に接続されたウェルを抽出する第６工程と、前記第５工程で抽出した前記ガードリング領域に接続する前記半導体集積回路の電源端子の電圧値に基づいて、前記第６工程において抽出した前記ウェルの電圧値を求め、前記ダイオードを形成する前記ウェル夫々の電圧値から当該ダイオードの端子に印加される電圧の電位差を算出し、当該電位差が前記ダイオードの順方向バイアスとなる場合に、不具合レイアウトパターンとして出力する第７工程とを実行することを特徴とする。
【００１１】
上記何れかの特徴の本発明に係るレイアウトパターン検証方法は、更に、前記ダイオードを形成する前記ウェル夫々に印加される電圧値を求めるにあたって、前記半導体集積回路の電源端子毎に電源端子名と印加される電圧値とを記録したテーブルを用いることを特徴とする。
【００１２】
また、上記何れかの特徴の本発明に係るレイアウトパターン検証方法は、更に、前記第１工程において抽出したガードリング領域のうち、前記電源配線と電気的に接続されていないガードリング領域を不具合レイアウトパターンとして出力することを特徴とする。
【００１３】
本発明に係るレイアウトパターン検証方法によれば、特に、アナログマクロを搭載した半導体集積回路やトリプルウェル構造をもつ半導体集積回路において、１チップ内に電圧値が異なる複数の電源をもつ半導体集積回路のガードリング領域について、電源接続の正しさをウェル間の電位差で検証することができる。これにより半導体集積回路のウェル間の電位差による電流のリークなどのデバイスの動作不良を防止することができる。また、本発明では、レイアウトパターンに対し検証箇所に対する識別層など新たなパターンデータや回路記述への追加が不要であるため、人手によるこれらの作業や目視での検証に起因する検証効率の低下や検証漏れを防止することができる。
【００１４】
更に、半導体集積回路の電源端子毎に電源端子名と印加される電圧値とを記録したテーブルを用いることにより、本発明方法の具体的な実施態様を得ることができ、検証に係る処理を容易にすることができる。また、電源配線と電気的に接続されていないガードリング領域を不具合レイアウトパターンとして出力するので、順方向バイアスとなるガードリング領域に限らず、正しく電源配線に接続されていないガードリング領域を漏れなく確実に検証することができる。
【００１５】
また、本発明に係るレイアウトパターン検証プログラムは、何れかの特徴の本発明に係るレイアウトパターン検証方法における各工程を、コンピュータ上で実行するプログラムステップを含むことを特徴とする。
【００１６】
本発明に係るレイアウトパターン検証プログラムによれば、本発明に係るレイアウトパターン検証方法における全ての上記作用効果を奏することができ、デバイスの動作不良を防止するとともに、検証効率の低下や検証漏れを防止することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明に係るレイアウトパターン検証方法（以下、適宜「本発明方法」と称す）の一実施形態につき、図面に基づいて説明する。
【００１８】
図１は、本発明方法を適用したレイアウトパターン検証装置の一実施形態における概略構成を示すブロック図である。図１において、本実施形態のレイアウトパターン検証装置１２０は、レイアウトパターン検証方法の各工程を行うプログラムステップを含む制御プログラムが記録されたコンピュータとして構成される。レイアウトパターン検証装置１２０は、読み出し可能な可読記録媒体としてのＲＯＭ１２１と、この制御プログラムの実行時にワークメモリとして働くＲＡＭ１２２と、制御プログラムに基づいて各種処理を行う演算処理装置（ＣＰＵ）及びデータベース１２３と、表示部などの出力装置１２４と、ユーザによる操作入力部１２５とを有している。
【００１９】
図２は、レイアウトパターン検証装置１２０の演算処理装置（ＣＰＵ）及びデータベース１２３の構成を示すブロック図である。図２に示すように、演算処理装置（ＣＰＵ）及びデータベース１２３は、半導体集積回路のレイアウトパターンを記録したレイアウトパターンデータベース１１１、ガードリング領域、配線及びウェルの抽出、並びにダイオード素子の認識のための抽出ルールが記録された抽出ルール記録部１１２、半導体集積回路の電源端子毎に電源端子名とその電源電圧値とを記憶したテーブルが記録されたテーブル記録部１１３、前記抽出ルールと前記テーブルに基づき前記レイアウトパターンから特定のデータを抽出する演算処理部１１４、演算処理部１１４で抽出されたデータに対して、前記テーブルに基づきウェル間の電位差を比較して不具合データが存在するか否かを検証する抽出データ検証部１１５、及び、抽出データ検証部１１５の検証結果を出力するエラー出力部１１６を備えて構成される。尚、本実施形態では、演算処理部１１４及び抽出データ検証部１１５を備えて構成したが、本発明の範囲はこれに限られるものではない。
【００２０】
本実施形態におけるレイアウトパターン検証装置の処理過程について、図３に示すフローチャートに基づいて説明する。
【００２１】
先ず、ステップＳ１のガードリング領域の抽出工程において、演算処理部１１４は、レイアウト設計工程で作成したレイアウトパターンをレイアウトパターンデータベース１１１から取得し、このレイアウトパターンのデータ領域に対する演算処理を行い、ガードリング領域のパターン抽出を行う。パターン抽出は、抽出ルール記録部１１２からガードリング領域の抽出ルールを取得し、この抽出ルールに基づいて行う。詳細には、２つのパターンが重なる領域を抽出する演算処理（以下、ＡＮＤ演算と呼称する）を用い、Ｎウェル領域とＮ＋拡散層とのＡＮＤ演算処理、及び、Ｐウェル領域とＰ＋拡散層とのＡＮＤ演算処理によりガードリング領域のパターン抽出を実施する。ここで、図４は、図３のフローチャートを説明するためのガードリング領域を示すレイアウトパターンであり、図５は、図４のレイアウトパターンにおけるＡ−Ａ′の断面構造図である。図４及び図５に示す半導体基板１には、Ｎウェル領域２、Ｐウェル領域３、Ｎ＋拡散層４、Ｐ＋拡散層５、メタル１配線層６、メタル２配線層７、ビア層８、コンタクト層９、絶縁層１０及び絶縁層１１が形成されている。このレイアウトパターンに対してステップＳ１のガードリング領域の抽出工程の各処理を実行すると、Ｎ＋拡散層４がＮ＋ガードリング領域として、Ｐ＋拡散層５がＰ＋ガードリング領域として抽出される。
【００２２】
次に、ステップＳ２のウェルの抽出工程において、演算処理部１１４は、ステップＳ１のガードリング領域の抽出工程で抽出されたガードリング領域を含むウェルを抽出する。ガードリング領域を含むウェルは、抽出ルール記録部１１２に記憶されたウェルの抽出ルールに基づき、レイアウトパターンに対して、ガードリング領域を含むウェルという条件に該当するものを抽出する演算処理（以下、ＳＥＬＥＣＴ演算と呼称する）により抽出される。具体的には、Ｎ＋ガードリング領域を含むウェルとしてＮウェル領域２が抽出され、Ｐ＋ガードリング領域を含むウェルとしてＰウェル領域３が抽出される。
【００２３】
ステップＳ３のダイオード抽出工程において、演算処理部１１４は、ステップＳ２で抽出したウェルのレイアウトパターンをもとに、抽出ルール記録部１１２に記憶されたダイオードの抽出ルールに基づき、ダイオード素子を抽出する。ここで、図６は、ダイオードの抽出処理の一例を示すフローチャートである。ステップＳ３１において、演算処理部１１４は、ステップＳ２で抽出したＮウェル領域２及びＰウェル領域３のレイアウトパターンの外周を、指定する値に応じて拡大する演算処理（以下、ＳＩＺＥ演算と呼称する）を実施する。図７は、ステップＳ２で抽出したＮウェル領域２及びＰウェル領域３を示しており、ステップＳ３１における演算処理の対象となる。図８は、図７に示すＮウェル領域２及びＰウェル領域３の一部である領域１８１の拡大図である。図９は、Ｎウェル領域２をＳＩＺＥ演算で拡大した図であり、図１０は、Ｐウェル領域３をＳＩＺＥ演算で拡大した図である。なお、ＳＩＺＥ演算で指定する値は、レイアウト設計工程のレイアウトパターンの最小単位である設計ワーキンググリッドとする。
【００２４】
次に、演算処理部１１４は、ダイオードとなるデバイス領域を抽出する（ステップＳ３２）。ここでは、ステップＳ３１で拡大したＮウェル領域２とＰウェル領域３が重なる領域をＡＮＤ演算により抽出し、抽出した領域をデバイス領域とする。図１１は、ステップＳ３２において演算処理部１１４によるＡＮＤ演算で抽出されたデバイス領域１８２の一例を示す図である。
【００２５】
続いて、演算処理部１１４は、ステップＳ３２で抽出したデバイス領域１８２に基づいて、ダイオード素子、ここでは、アノード端子１８３及びカソード端子１８４の座標情報を抽出する（ステップＳ３３）。詳細には、アノード端子１８３は、ステップＳ２で抽出したＰウェル領域３とステップＳ３１で拡大したＮウェル領域２とのＡＮＤ演算で抽出し、カソード端子１８４はステップＳ２で抽出したＮウェルパ領域２とステップＳ３１で拡大したＰウェル領域３とのＡＮＤ演算で抽出する。図９には、抽出したアノード端子１８３の一例が示してあり、図１０には、抽出したカソード端子１８４の一例が示してある。更に、演算処理部１１４は、ステップＳ３３で抽出したダイオード素子の端子情報をテーブル記録部１１３に記録する（ステップＳ３４）。図１２は、テーブル記録部１１３に記録するダイオード素子の端子情報１１７の一例を示しており、ダイオード素子毎に、ダイオード名、アノード端子１８３の位置情報及びカソード端子１８４の位置情報が記録される。ここでの位置情報は、Ｘ座標及びＹ座標で示される。
【００２６】
ステップＳ４の電源配線の抽出工程において、演算処理部１１４は、抽出ルール記録部１１２に記憶された電源配線の抽出ルールに基づき、電源端子と電気的に接続された電源配線を抽出する。レイアウトパターンには、ボンディングパッドという電源端子があり、入出力の信号名や電源端子名がレイアウト設計工程でテキストとして付与される。電源端子のテキストの識別は、電源端子毎に電源端子名と電源電圧値とを記憶したテーブルをもとに、テーブルに記載された電源端子名と一致するテキストを電源端子として識別する。ここで、図１３は、電源端子毎に電源端子名と電源電圧値とを記憶したテーブル１１３ａの一例を示している。テーブル１１３ａには、電源端子名、電源端子の電源電圧値がリストアップされている。ここでは、電源端子名として、ＶＤＤ１、ＧＮＤ１等が記載される。更に、電源電圧値が、幅をもつ場合や多値をもつ場合にも、ウェル間の電位差を検証可能とするため、電源電圧値の上限と下限をリストできるように構成してある。電源電圧値に幅がある場合の例を、図１３の電源端子名ＶＤＤ１、ＧＮＤ２に示す。電源電圧値が幅や多値を持たない場合には、一方の欄、図１３では下限の欄に記載する。
【００２７】
続いて、電源端子と電気的に接続された電源配線の抽出処理の一例について説明する。先ず、電源端子名のテキストが付与されたボンディングパッドを起点として、レイアウトパターンのメタル配線層がビア層で電気的に接続されている場合、起点に付与された電源端子名をメタル配線層にフラグとして記録する（以下、ＣＯＮＮＥＣＴ演算と呼称する）。例えば、２層メタル配線からなるレイアウトパターンでは、メタル１配線層６とメタル２配線層７の交差部分にビア層８が存在する場合に、メタル１配線層６、メタル２配線層７、ビア層８に対して電源端子名のフラグを付ける。
【００２８】
ステップＳ５の電源配線と電気的に接続されたガードリング領域の抽出工程において、演算処理部１１４は、ステップＳ４で電源端子名のフラグが記録されたメタル１配線層６と、ステップＳ１のガードリング領域がコンタクト層９で電気的に接続されている場合、メタル１配線層６に記録された電源端子名のフラグをＣＯＮＮＥＣＴ演算によりガードリング領域に記録する。
【００２９】
ここで、本実施形態では、エラー出力部１１６が、ステップＳ５において電源端子名のフラグが記録されていないガードリング領域は電源配線に未接続であり、電源に固定されていない不具合なガードリング領域として該当するレイアウトパターンを出力する（ステップＳ８）。
【００３０】
ステップＳ６の電源配線と電気的に接続されたウェルの抽出工程において、演算処理部１１４は、ステップＳ２で抽出したウェルのうち、ステップＳ５で抽出した電源配線と電気的に接続されたガードリング領域を含むものをＳＥＬＥＣＴ演算により抽出する。更に、ガードリング領域に記録された電源端子名のフラグを、当該ガードリング領域を含むウェルで形成されるダイオードの端子にフラグとして記憶すべく、ＣＯＮＮＥＣＴ演算により、ステップＳ３４で記録したダイオード素子の端子情報１１７へ記録する。図１４に、電源端子名のフラグを記録したダイオード素子の端子情報１１８の例を示す。
【００３１】
次に、ステップＳ７のウェル間の電位差検出工程において、抽出データ検証部１１５は、ステップＳ６のダイオード素子の抽出情報１１８をもとに、ダイオード素子のアノードとカソードの電位差をテーブル１１３ａに基づき比較する。図１５は、ステップＳ７のウェル間の電位差検出工程の処理の一実施例である。ステップＳ７１では、テーブル１１３ａをもとに、ステップＳ６で記録したダイオード素子の端子情報１１８において、アノード端子及びカソード端子に対応する電源端子名を電源電圧値に置き換える。ダイオード素子の端子情報１１８の電源端子名を電源電圧値に置き換えたテーブル１１９の一例を図１６に示す。電源電圧値が、幅をもつ場合や多値をもつ場合は、電源電圧値の上限と下限とを記録する。図１６において、ダイオードＢは、電源電圧値が幅をもつ場合の例である。ここでは、ＶＤＤ１の電源電圧値が幅をもち、下限値として２．５Ｖが記憶され、上限値として５．５Ｖが記憶されていることから、テーブル１１９には、ダイオードＢについて、アノード端子１８３の電源電圧値を２．５Ｖとするレコードとアノード端子１８３の電源電圧値を５．５Ｖとするレコードとが記録される。
【００３２】
ステップＳ７２では、ステップ７１で電源端子名を電源電圧値に置き換えたテーブル１１９をもとに、アノードとカソードの電圧値の比較を行う。比較の結果、（アノード電位）＞（カソード電位）である場合、ウェル間の電位差が順方向バイアス（逆電圧印加状態）となる不具合レイアウトパターンとして判定する。更に、エラー出力部１１６は、この不具合レイアウトパターンを出力装置１２４に出力する。
【００３３】
本発明に係るレイアウトパターン検証方法の別実施形態について説明する。
【００３４】
上述した実施形態において、ステップＳ１のガードリング領域の抽出工程を実行した後に、ステップＳ４の電源配線の抽出工程及びステップＳ５の電源配線と電気的に接続されたガードリング領域の抽出工程を実行し、その後、ステップＳ２のウェルの抽出工程とステップＳ６のウェルの抽出工程とをまとめて実行するように構成しても良い。この場合には、ウェルの抽出工程実行後、ステップＳ３のダイオード抽出工程、ステップＳ７のウェル間の電位差検出工程をこの順に実行する。本実施形態においても、上述した実施形態と同様に、半導体集積回路のガードリング領域に対して電源接続の正しさを検証することができ、順方向バイアスとなることによる電流のリークなどのデバイスの動作不良を防止することができる。
【図面の簡単な説明】
【００３５】
【図１】レイアウトパターン検証装置の一実施形態における概略構成を示すブロック図
【図２】本発明に係るレイアウトパターン検証方法を適用したレイアウトパターン検証装置の一実施例における構成を示すブロック図
【図３】レイアウトパターン検証装置の一実施例に係る処理過程を示すフローチャート
【図４】ガードリング領域を示すレイアウトパターンを示す模式図
【図５】図４のＡ−Ａ′の断面構造図
【図６】ダイオード素子の抽出処理の処理過程の一例を示すフローチャート
【図７】ステップＳ２で抽出したＮウェル領域２及びＰウェル領域３を示す模式図
【図８】領域１８１の拡大図
【図９】Ｎウェル領域２のＳＩＺＥ演算による拡大図
【図１０】Ｐウェル領域３のＳＩＺＥ演算による拡大図
【図１１】デバイス領域１８２の一例を示す模式図
【図１２】ダイオード情報の一例を示す模式図
【図１３】電源端子名と電源電圧値を記憶したテーブルの一例を示す図
【図１４】電源端子名のフラグを記録したダイオードの端子情報の一例を示す模式図
【図１５】ウェル間の電位差検出工程の処理過程の一例を示すフローチャート
【図１６】ダイオードの端子情報の電源端子名のフラグを電源電圧値に置き換えたテーブルの一例を示す模式図
【図１７】従来技術に係るレイアウトパターンの断面図
【図１８】従来技術の実施例２においてトリプルウェル構造を形成するＮウェルの構造を示す断面図
【符号の説明】
【００３６】
１          半導体基板
２          Ｎウェル領域
３          Ｐウェル領域
４          Ｎ＋拡散層
５          Ｐ＋拡散層
６          メタル１配線層
７          メタル２配線層
８          ビア層
９          コンタクト層
１０、１１  絶縁層
１２        Ｐチャンネル型ＦＥＴ
１３        ガードリングフィールド電極
１４        ゲート電極
１５        ソース電極
１６        ドレイン電極
１１１      レイアウトパターンデータベース
１１２      抽出ルール記録部
１１３      テーブル記録部
１１４      演算処理部
１１５      抽出データ検証部
１１６      エラー出力部
１２０      レイアウトパターン検証装置
１２１      ＲＯＭ
１２２      ＲＡＭ
１２３      演算処理装置（ＣＰＵ）及びデータベース
１２４      操作入力部
１５１      Ｎウェル領域
１５２      Ｐウェル領域
１５３      Ｎチャンネル型トランジスタ
１８１      領域
１８２      デバイス領域
１８３      アノード端子
１８４      カソード端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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