(57)【要約】【課題】  抵抗率の低いエピタキシャル層を形成したシリコン基板にパッドや貫通ビアを形成しても、パッドや貫通ビアのエピタキシャル層を介した不要な結合を抑圧することができ、高周波アイソレーション特性を確保できる高周波半導体集積回路を提供する。【解決手段】  シリコン基板１と、シリコン基板１上に形成したエピタキシャル層２と、エピタキシャル層２上に形成した酸化膜３と、酸化膜３上に形成したパッド４と、パッド４を囲むように配置され、前記囲み内外のエピタキシャル層２を分離するトレンチ５とを備える。【選択図】        図１
2006278720.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成したエピタキシャル層と、
前記エピタキシャル層上に形成した酸化膜と、
前記酸化膜上に形成したパッドと、
前記パッドを囲むように配置され、前記囲み内外のエピタキシャル層を分離するトレンチとを備えた高周波半導体集積回路。
【請求項２】
半導体基板と、
前記半導体基板上に形成したエピタキシャル層と、
前記エピタキシャル層上に形成した酸化膜と、
前記酸化膜上に形成したパッドと、
前記パッドを囲むように配置され、前記エピタキシャル層と逆極性の半導体からなり、バイアスの印加により前記囲み内外のエピタキシャル層をＰＮ分離する分離部とを備えた高周波半導体集積回路。
【請求項３】
半導体基板上に形成したトランジスタと、請求項１又は請求項２記載の高周波半導体集積回路とを備え、前記高周波半導体集積回路のパッドを介して前記トランジスタのエミッタ電極又はソース電極を接地する高周波半導体集積回路。
【請求項４】
半導体基板と、
前記半導体基板上に形成したエピタキシャル層と、
前記エピタキシャル層上に形成した酸化膜と、
前記酸化膜上に形成したパッドと、
前記パッドを囲むように配置され、前記囲み内外のエピタキシャル層を分離するトレンチと、
前記半導体基板の前記パッドが形成された面の裏面に形成した接地導体と、
前記半導体基板、前記エピタキシャル層、前記酸化膜を貫通して形成され、前記パッドと前記接地導体とを電気的に接続する貫通ビアとを備えた高周波半導体集積回路。
【請求項５】
半導体基板と、
前記半導体基板上に形成したエピタキシャル層と、
前記エピタキシャル層上に形成した酸化膜と、
前記酸化膜上に形成したパッドと、
前記パッドを囲むように配置され、前記エピタキシャル層と逆極性の半導体からなり、バイアスの印加により前記囲み内外のエピタキシャル層をＰＮ分離する分離部と、
前記半導体基板の前記パッドが形成された面の裏面に形成した接地導体と、
前記半導体基板、前記エピタキシャル層、前記酸化膜を貫通して形成され、前記パッドと前記接地導体とを電気的に接続する貫通ビアとを備えた高周波半導体集積回路。
【請求項６】
半導体基板と、
前記半導体基板上に形成したエピタキシャル層と、
前記エピタキシャル層上に形成した第１の酸化膜と、
前記第１の酸化膜上に形成した第１のパッドと、
前記半導体基板の前記第１のパッドの形成面の裏面に形成した第２の酸化膜と、
前記第２の酸化膜上に形成された第２のパッドと、
前記半導体基板、前記エピタキシャル層、前記酸化膜を貫通して形成され、前記第１の酸化膜と前記第２のパッドとを電気的に接続する貫通ビアと、
前記貫通ビアの周囲に形成され、前記貫通ビアと前記半導体基板及び前記エピタキシャル層とを絶縁する絶縁膜とを備えた高周波半導体集積回路。
【請求項７】
半導体基板上に形成したトランジスタと、請求項４から請求項６のうちのいずれか１項に記載の高周波半導体集積回路とを備え、前記高周波半導体集積回路のパッドを介して前記トランジスタのエミッタ電極又はソース電極を接地する高周波半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高周波アイソレーション特性を向上させた高周波半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の高周波半導体集積回路としては、例えば非特許文献１に開示されるものがある。簡単に構造を説明すると、シリコン基板を貫通して形成された貫通ビアが、シリコン基板の一方の面に形成したパッドと、このパッドが形成された面の裏面に形成した接地導体とを接続する。これにより、パッドが貫通ビアを介して接地導体に接地される。
【０００３】
【非特許文献１】Lydia Lap, Wai Leung, and Kevin J. Chen,  .Microwave Characterization of High Aspect Ratio Through-Wafer Interconnect Vias in Silicon Substrates., 2004 IEEE MTT-S Digest WEIF-43, pp.1197-1200.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の高周波半導体集積回路では、低抵抗のシリコン基板にパッド、接地導体、貫通ビアを形成すると、これらを伝搬する高周波信号がシリコン基板へ漏洩してしまい、近傍に設けられたパッド、接地導体、貫通ビア同士の高周波アイソレーション特性を確保できないという課題があった。
【０００５】
上記課題を図１４、図１５を用いて簡単に説明する。
図１４は、非特許文献１に開示される従来の高周波半導体集積回路のパッドと貫通ビアの構造を示す断面図である。また、図１５は、図１４中の高周波半導体集積回路のパッド部分の上面図である。図に示すように、貫通ビア１２が、シリコン基板１の一方の面に形成されたパッド４と、このパッド４が形成された面の裏面に形成された接地導体１１とを電気的に接続する。
【０００６】
また、従来の高周波半導体集積回路では、パッド４、接地導体１１、貫通ビア１２が酸化膜などの絶縁体を介さず、１ｋΩｃｍ程度の抵抗率が比較的に高いシリコン基板１に直接形成される。しかしながら、能動素子を形成するための一般的な半導体製造プロセスでは、１０Ωｃｍ程度の比較的に抵抗率が低いシリコン基板が使用される。
【０００７】
このシリコン基板を用いて非特許文献１に開示されるような構成の回路を形成すると、シリコン基板の抵抗率が小さいため、パッド４、接地導体１１、貫通ビア１２を伝搬する高周波信号がシリコン基板へ漏洩してしまう。
【０００８】
さらに、能動素子を形成するための一般的な半導体製造プロセスでは、能動素子を実現するため、シリコン基板よりさらに低い抵抗率のエピタキシャル層をシリコン基板上に形成している。このため、非特許文献１に開示されるような従来の構成を適用すると、貫通ビア１２がエピタキシャル層に接触してしまう。
【０００９】
これにより、近傍に設けられたパッド４と貫通ビア１２が、エピタキシャル層を介して結合してしまう可能性があるという課題があった。この結果、貫通ビア１２近傍に設けられたパッド４、貫通ビア１２との高周波アイソレーション特性を確保できない。
【００１０】
この発明は、上記の課題を解決するためになされたもので、低抵抗率のシリコン基板にパッドや貫通ビアを形成しても、パッドや貫通ビアのシリコン基板を介した不要な結合を抑圧することができ、高周波アイソレーション特性を確保できる高周波半導体集積回路を得ることを目的とする。
【００１１】
また、この発明は、抵抗率の低いエピタキシャル層を形成したシリコン基板にパッドや貫通ビアを形成しても、パッドや貫通ビアのエピタキシャル層を介した不要な結合を抑圧することができ、高周波アイソレーション特性を確保できる高周波半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る高周波半導体集積回路は、半導体基板と、半導体基板上に形成したエピタキシャル層と、エピタキシャル層上に形成した酸化膜と、酸化膜上に形成したパッドと、パッドを囲むように配置され、前記囲み内外のエピタキシャル層を分離するトレンチとを備えるものである。
【発明の効果】
【００１３】
この発明によれば、半導体基板と、半導体基板上に形成したエピタキシャル層と、エピタキシャル層上に形成した酸化膜と、酸化膜上に形成したパッドと、パッドを囲むように配置され、前記囲み内外のエピタキシャル層を分離するトレンチとを備えるので、パッドの不要な結合を抑圧することができ、高周波アイソレーション特性を確保できるという効果がある。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１は、この発明の実施の形態１による高周波半導体集積回路の構成を示す断面図である。実施の形態１では、シリコン基板（半導体基板）１上に能動素子で使用されるエピタキシャル層２を形成し、その上に酸化膜３、金属膜から成るパッド４を積層している。通常、エピタキシャル層２はウェハ全面に形成する。さらに、実施の形態１による高周波半導体集積回路では、絶縁体から成るトレンチ５をパッド４の周囲に環状に形成し、トレンチ５の内側のエピタキシャル層２とトレンチ５の外側のエピタキシャル層２とを分離している。
【００１５】
図２は、図１中のパッド周辺部を示す上面図である。パッド４の周囲に環状に形成されたトレンチ５によって、トレンチ５の内側のエピタキシャル層２とトレンチ５の外側のエピタキシャル層２とが分離されている。
【００１６】
エピタキシャル層２の抵抗率は、能動素子を形成するための一般的な半導体製造プロセスで形成されるシリコン基板の抵抗率である約１０Ωｃｍよりさらに低い。このため、金属膜から成るパッド４とパッド４直下のエピタキシャル層２が平行平板コンデンサのようになり、特に高い周波数においてはパッド４とパッド４直下のエピタキシャル層２が結合してしまう。
【００１７】
さらに、エピタキシャル層２はウェハ全面に形成されているため、パッド４を伝搬する高周波信号がエピタキシャル層２を介して低抵抗のシリコン基板１へ漏洩してしまう。
【００１８】
図３に示す断面図は、複数のパッド４ａ，４ｂを同一のシリコン基板１上に形成した構成例を示している。この構成で仮にトレンチ５ａ，５ｂを設けないと、複数のパッド４ａ，４ｂとエピタキシャル層２とが２つの平行平板コンデンサで片方の平板を共通にした構成に等価になる。このため、共通にした平板に相当するエピタキシャル層２を介してパッド４ａ，４ｂ間が結合してしまう。
【００１９】
そこで、実施の形態１では、トレンチ５ａ，５ｂでそれぞれのパッド４ａ，４ｂ直下のエピタキシャル層２を分離する。これにより、エピタキシャル層２を介してパッド４ａ，４ｂ間が結合してしまうことを抑制できる。
【００２０】
以上のように、この実施の形態１によれば、トレンチ５の内側のエピタキシャル層２とトレンチ５の外側のエピタキシャル層２とを絶縁体のトレンチ５で分離するので、パッド４と結合してしまうパッド４直下のエピタキシャル層２の面積を小さくすることができ、エピタキシャル層２を介してシリコン基板１へ高周波信号が漏洩してしまうことを抑制できる。また、近傍に設けられたパッド４ａ，４ｂ間での高周波アイソレーション特性を確保することもできる。
【００２１】
実施の形態２．
図４は、この発明の実施の形態２による高周波半導体集積回路の構成を示す断面図である。なお、図１から図３までに示した構成要素と同一又はこれに相当するものには同一符号を付して重複した説明を省略する。本実施の形態２では、上記実施の形態１におけるトレンチ５の代わりに、エピタキシャル層２とは逆極性の半導体からなる分離部６を形成する。
【００２２】
この分離部６は、エピタキシャル層２とＰＮ接合を形成しており、バイアス端子７を介して逆方向バイアスを印加することでエピタキシャル層２との間でＰＮ分離を形成する。これにより、上記実施の形態１と同様に、分離部６の内側のエピタキシャル層２と分離部６の外側のエピタキシャル層２とが分離される。
【００２３】
なお、分離部６の内側のエピタキシャル層２と分離部６の外側のエピタキシャル層２は、シリコン基板１と同電位にするか、あるいは接地する。
【００２４】
以上のように、この実施の形態２によれば、トレンチ５の代わりに、エピタキシャル層２とは逆極性の半導体からなる分離部６を形成するので、上記実施の形態１と同様の効果を得ることができる。
【００２５】
実施の形態３．
図５は、この発明の実施の形態３による高周波半導体集積回路の構成を示す上面図である。なお、図１から図４までに示した構成要素と同一又はこれに相当するものには同一符号を付して重複した説明を省略する。本実施の形態３では、シリコン基板１上にエミッタ接地増幅器を構成するバイポーラトランジスタ９、バイアス回路１０ａ，１０ｂを集積する。
【００２６】
バイポーラトランジスタ９のエミッタ電極は、上記実施の形態１又は上記実施の形態２で示した構成のパッド８ａを介して接地する。トランジスタ９のベース電極は、バイアス回路１０ａを介してパッド４ａからバイアスされると共に、上記実施の形態１又は上記実施の形態２で示した構成のパッド８ｂから高周波信号が入力される。
【００２７】
トランジスタ９のコレクタ電極は、バイアス回路１０ｂを介してパッド４ｂからバイアスされ、上記実施の形態１又は上記実施の形態２で示した構成のパッド８ｃから高周波信号が出力される。
【００２８】
以上のように、この実施の形態３によれば、バイポーラトランジスタ９のエミッタ電極を上記実施の形態１又は上記実施の形態２で示した構成のパッド８ａを介して接地するので、パッド８ａを伝搬する高周波信号がシリコン基板１へ漏洩することを抑えることができる。
【００２９】
その結果、エミッタ接地増幅器を構成するバイポーラトランジスタ９のエミッタに寄生するシリコン基板１の寄生容量が低減されるので、エミッタ接地増幅器の高周波特性を改善することができる。
【００３０】
また、この実施の形態３によれば、エミッタ接地増幅器を構成する高周波信号の入力パッド８ａ、エミッタを接地するためのパッド８ｂ、高周波信号出力パッド８ｃとして、上記実施の形態１又は上記実施の形態２で示した構成のパッドを使用している。
【００３１】
これにより、各パッド８ａ，８ｂ，８ｃ間の高周波アイソレーション特性が確保されることから、これらパッド８ａ，８ｂ，８ｃを同一のシリコン基板１上に近接して設けることができる。従って、エミッタ接地増幅器をシリコン基板１の小さな領域に集積することができ、本実施の形態３による高周波半導体集積回路を構成するシリコン半導体チップを小形化できる。
【００３２】
なお、上記実施の形態３では、トランジスタとしてバイポーラトランジスタ９を用いて説明したが、電界効果トランジスタでもよく同様の効果が得られる。
【００３３】
実施の形態４．
図６は、この発明の実施の形態４による高周波半導体集積回路の構成を示す断面図であり、図７は図６中のパッド周辺部を示す上面図である。なお、図１から図５までに示した構成要素と同一又はこれに相当するものには同一符号を付して重複した説明を省略する。
【００３４】
本実施の形態４は、上記実施の形態１に示した高周波半導体集積回路においてシリコン基板１、エピタキシャル層２、酸化膜３を貫通して、金属から成る貫通ビア１２を形成したものである。この貫通ビア１２は、パッド４を形成したシリコン基板１面の裏面に設けた接地導体１１とパッド４とを電気的に接続する。すなわち、パッド４が貫通ビア１２を介して接地導体１１へ接地されている。
【００３５】
図８に示す断面図は、複数のパッド４ａ，４ｂ，４ｃを同一のシリコン基板１上に形成した構成例を示している。図８の例では、貫通ビア１２ａ，１２ｂが、抵抗率の低いエピタキシャル層２と接触している。このため、トレンチ５ａ，５ｂによりその内側のエピタキシャル層２と外側のエピタキシャル層２とを分離しないと、貫通ビア１２ａ，１２ｂ同士が直流的に接続され、またそれぞれの貫通ビア１２ａ，１２ｂに接続されたパッド４ａ，４ｂ同士も直流的に接続されてしまう。
【００３６】
また、図８のように、貫通ビア１２ａ，１２ｂを設けたパッド４ａ，４ｂの近傍に貫通ビアのないパッド４ｃを設けた場合、トレンチ５ａ，５ｂ，５ｃでその内側のエピタキシャル層２と外側のエピタキシャル層２とを分離しないと、貫通ビア１２ａ，１２ｂを設けたパッド４ａ，４ｂと貫通ビアのないパッド４ｃとの間がエピタキシャル層２を介して結合してしまい、高周波アイソレーション特性が確保できなくなってしまう。
【００３７】
以上のように、この実施の形態４によれば、貫通ビア１２ａ，１２ｂに接触している抵抗率が低いエピタキシャル層２をトレンチ５ａ，５ｂでその内側のエピタキシャル層２と外側のエピタキシャル層２とを分離するので、エピタキシャル層２を介した貫通ビア１２ａ，１２ｂ同士が直流的に接続されず、絶縁することができる。
【００３８】
また、この実施の形態４によれば、パッド４ａ，４ｂ，４ｃ直下のエピタキシャル層２が、トレンチ５ａ，５ｂ，５ｃによってその内側のエピタキシャル層２と外側のエピタキシャル層２とに分離されるので、貫通ビア１２ａ，１２ｂを設けたパッド４ａ，４ｂと貫通ビアのないパッド４ｃとの間でエピタキシャル層２を介した不要な結合を抑制でき、高周波アイソレーション特性を確保できる。
【００３９】
実施の形態５．
図９は、この発明の実施の形態５による高周波半導体集積回路の構成を示す断面図である。図９において、図１から図８までに示した構成要素と同一又はこれに相当するものには同一符号を付して重複した説明を省略する。本実施の形態５は、上記実施の形態４に示した高周波半導体集積回路におけるトレンチ５の代わりにエピタキシャル層２と逆極性の半導体を用いた分離部６を設けたものである。
【００４０】
この分離部６は、エピタキシャル層２とＰＮ接合を形成しており、バイアス端子７を介して逆方向バイアスを印加することでエピタキシャル層２との間でＰＮ分離を形成する。これにより、上記実施の形態３と同様に、分離部６の内側のエピタキシャル層２と分離部６の外側のエピタキシャル層２とが分離される。
【００４１】
以上のように、この実施の形態５によれば、パッド４ａ，４ｂ，４ｃ直下のエピタキシャル層２が、トレンチ５ａ，５ｂ，５ｃによってその内側のエピタキシャル層２と外側のエピタキシャル層２とに分離されるので、上記実施の形態３と同様の効果が得られる。
【００４２】
実施の形態６．
図１０は、この発明の実施の形態６による高周波半導体集積回路の構成を示す断面図である。また、図１１は、図１０中のパッド周辺部を示す上面図である。図１０及び図１１において、図１から図８までに示した構成要素と同一又はこれに相当するものには同一符号を付して重複した説明を省略する。
【００４３】
本実施の形態６では、第１のパッド４ａを形成したシリコン基板１の面の裏面に第２の酸化膜３ｂを形成し、第２の酸化膜３ｂ上の第１のパッド４ａに対向する位置に第２のパッド４ｂを形成する。第１のパッド４ａは、シリコン基板１上にエピタキシャル層２を介して積層された第１の酸化膜３ａ上に形成される。
【００４４】
また、第１のパッド４ａと第２のパッド４ｂは、シリコン基板１、エピタキシャル層２、第１の酸化膜３ａ及び第２の酸化膜３ｂを貫通する、金属からなる貫通ビア１２によって電気的に接続される。さらに、貫通ビア１２の周囲には絶縁膜１３が設けられ、この絶縁膜１３によって貫通ビア１２はシリコン基板１及びエピタキシャル層２との間で絶縁されている。
【００４５】
この貫通ビア１２の周囲に設けた絶縁膜１３により、貫通ビア１２に高周波信号を伝送させる場合であっても、貫通ビア１２がエピタキシャル層２及びシリコン基板１と絶縁されることから、高周波信号がシリコン基板１へ漏洩することを抑制することができる。
【００４６】
また、図１２に示す断面図は、複数のパッド４ａ，４ｃを同一のシリコン基板１の面上に形成し、その裏面に対向するように複数のパッド４ｂ，４ｄを設けた構成例を示している。図１２の例では、貫通ビア１２ａ，１２ｂの周囲には絶縁膜１３ａ，１３ｂが設けられ、この絶縁膜１３ａ，１３ｂによって貫通ビア１２ａ，１２ｂがシリコン基板１及びエピタキシャル層２との間でそれぞれ絶縁されている。また、パッド４ａ，４ｃ直下のエピタキシャル層２が、トレンチ５ａ，５ｂによってその内側のエピタキシャル層２と外側のエピタキシャル層２とに分離されている。
【００４７】
これにより、図１２に示すように、複数の貫通ビア１２ａ，１２ｂが同一のシリコン基板１に近接して設けられており、さらに貫通ビア１２ａ，１２ｂに高周波信号を伝送させる場合であっても、絶縁膜１３ａ，１３ｂやトレンチ５ａ，５ｂにより貫通ビア１２ａ，１２ｂ間の高周波アイソレーション特性を確保することができる。
【００４８】
以上のように、この実施の形態６によれば、パッド４ａ，４ｂを電気的に接続する貫通ビア１２の周囲に絶縁膜１３を設けるので、貫通ビア１２を伝送する高周波信号がシリコン基板１へ漏洩することを抑制できる。
【００４９】
また、複数の貫通ビア１２ａ，１２ｂを同一のシリコン基板１に近接して設けた場合であっても、貫通ビア１２ａ，１２ｂの周囲に絶縁膜１３を設けているため、貫通ビア１２ａ，１２ｂ間の高周波アイソレーション特性を確保することができる。
【００５０】
さらに、この実施の形態６によれば、貫通ビア１２ａ，１２ｂに接触している抵抗率が低いエピタキシャル層２を、トレンチ５ａ，５ｂによりその内側のエピタキシャル層２と外側のエピタキシャル層２とに分離しているため、貫通ビア１２ａ，１２ｂを伝送する高周波信号がエピタキシャル層２を介してシリコン基板１へ漏洩することをさらに抑圧でき、貫通ビア１２ａ，１２ｂ間の高周波アイソレーション特性をさらに大きく確保することができる。
【００５１】
上記実施の形態６によれば、図１２に示す構成において、第２のパッド４ｂ，４ｄを介して接地するだけでなく、高周波信号をシリコン基板１の反対側の面、つまりシリコン基板１の第２のパッド４ｂ，４ｄを設けた面の裏面に設けた第１のパッド４ａ，４ｃに伝送することもできる。
【００５２】
なお、図１２では、トレンチ５によってその内側のエピタキシャル層２と外側のエピタキシャル層２を分離する例を示したが、上記実施の形態２に示したように、トレンチ５の代わりにエピタキシャル層２とは逆極性の半導体からなる分離部６を形成しても同様の効果が得られる。
【００５３】
実施の形態７．
図１３は、この発明の実施の形態７による高周波半導体集積回路の構成を示す上面図である。図において、パッド１４は、上記実施の形態４から上記実施の形態６までのうちのいずれかに示した周辺部の構成を有している。図１３において、図１から図１２までに示した構成要素と同一又はこれに相当するものには、同一符号を付して重複した説明を省略する。
【００５４】
本実施の形態７は、シリコン基板１上にエミッタ接地増幅器を構成するバイポーラトランジスタ９、バイアス回路１０ａ，１０ｂを集積している。バイポーラトランジスタ９のエミッタ電極は、上記実施の形態４から上記実施の形態６までのうちのいずれかに示した周辺部の構成を有しているパッド１４を介して接地される。
【００５５】
トランジスタ９のベース電極は、バイアス回路１０ａを介してパッド４ａからバイアスされると共に、上記実施の形態１又は上記実施の形態２で示した構成のパッド８ａから高周波信号が入力される。
【００５６】
トランジスタ９のコレクタ電極は、バイアス回路１０ｂを介してパッド４ｂからバイアスされ、上記実施の形態１又は上記実施の形態２で示した構成のパッド８ｂから高周波信号が出力される。
【００５７】
以上のように、この実施の形態７によれば、バイポーラトランジスタ９のエミッタ電極を、上記実施の形態４から上記実施の形態６までのうちのいずれかに示した周辺部の構成を有するパッド１４と接続することで貫通ビアを介して接地されるため、ボンディングワイヤを介して接地する場合に比べ、直列インダクタンスを小さくでき、バイポーラトランジスタ９の高周波特性の向上を図ることができる。
【００５８】
また、この実施の形態７によれば、エミッタ接地増幅器を構成するバイポーラトランジスタ９のベース及びコレクタを、上記実施の形態１又は上記実施の形態２に記載の周辺構成を有するパッドに接続し、エミッタは上記実施の形態４から上記実施の形態６までのうちのいずれかに示した周辺部の構成を有するパッド１４を介して接地するので、ベース、コレクタ、エミッタ間の高周波アイソレーション特性を確保する。
【００５９】
さらに、高周波アイソレーション特性を確保できることから、上記各構成を同一のシリコン基板１上に近接して設けることができる。つまり、エミッタ接地増幅器をシリコン基板１の小さな領域に集積できる。これにより、本実施の形態による高周波半導体集積回路を形成するシリコン半導体チップの小形化を図ることができる。
【００６０】
なお、上記実施の形態７では、トランジスタとしてバイポーラトランジスタ９を用いて説明したが、電界効果トランジスタでもよく同様の効果が得られる。
【００６１】
また、上記実施の形態７では、バイアス回路１０ａ，１０ｂのバイアス印加用にパッド４ａ，４ｂを用い、高周波信号入出力用にパッド８ａ，８ｂを用いる例を示したが、上記実施の形態６に示した周辺構造を有するパッドを用いてもよく、同様の効果が得られる。
【図面の簡単な説明】
【００６２】
【図１】この発明の実施の形態１による高周波半導体集積回路の構成を示す断面図である。
【図２】図１中のパッド周辺部を示す上面図である。
【図３】実施の形態１において複数のパッドを同一のシリコン基板上に形成した構成例を示す断面図である。
【図４】この発明の実施の形態２による高周波半導体集積回路の構成を示す断面図である。
【図５】この発明の実施の形態３による高周波半導体集積回路の構成を示す上面図である。
【図６】この発明の実施の形態４による高周波半導体集積回路の構成を示す断面図である。
【図７】図６中のパッド周辺部を示す上面図である。
【図８】実施の形態４において複数のパッドを同一のシリコン基板上に形成した構成例を示す断面図である。
【図９】この発明の実施の形態５による高周波半導体集積回路の構成を示す断面図である。
【図１０】この発明の実施の形態６による高周波半導体集積回路の構成を示す断面図である。
【図１１】図１０中のパッド周辺部を示す上面図である。
【図１２】この発明の実施の形態６による高周波半導体集積回路の構成を示す断面図である。
【図１３】この発明の実施の形態７による高周波半導体集積回路の構成を示す上面図である。
【図１４】従来の高周波半導体集積回路のパッドと貫通ビアの構造を示す断面図である。
【図１５】図１４中の高周波半導体集積回路のパッド部分の上面図である。
【符号の説明】
【００６３】
１  シリコン基板（半導体基板）、２  エピタキシャル層、３，３ａ，３ｂ  酸化膜、４，４ａ，４ｂ，４ｃ，４ｄ  パッド、５，５ａ，５ｂ，５ｃ  トレンチ、６  分離部、７  バイアス端子、８ａ，８ｂ，８ｃ  パッド、９  バイポーラトランジスタ、１０ａ，１０ｂ  バイアス回路、１１  接地導体、１２，１２ａ，１２ｂ  貫通ビア、１３，１３ａ，１３ｂ  絶縁膜、１４  パッド。
【図１】
2006278720.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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