(57)【要約】【課題】センスアンプよりはビットラインの他の対の間に連結されるプリチャージ回路のメモリレイアウトを提供する。【解決手段】各ビットライン対の二つのビットラインは、他のプリチャージ回路に連結され、相異なるプリチャージ電圧にチャージされる。すなわち、ビットライン及びビットバーラインは、他のプリチャージ回路に連結された各ビットライン対と連結されるセンスアンプにより感知される。かかる構成により、同時にあらゆるアドレスラインを活性化させることによってセンスストレステストを行い、各センスライン対内のビットライン及びビットバーラインを他の電圧にチャージさせることが可能である。また、かかる構成により、要求されるテストパッドの数を低減できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
行及び列に配列されてマトリックスを構成し、複数個のメモリセルブロックに分けられる複数個のメモリセルと、
前記マトリックスの第１方向に配列される複数個のワードラインと、
前記マトリックスの第２方向に配列され、第１及び第２ビットラインがビットライン対を構成する複数個のビットラインと、
前記ワードラインと前記第１または第２ビットラインのうちいずれか一つとの交差点に配列される前記メモリセルのうち一つと、
前記メモリセルの隣接したアレイ間にツイストされる前記ビットラインの他の対と、
各ビットライン対に連結され、前記ビットライン間の電圧差を感知するセンスアンプと、
前記各ビットライン対内の二つのビットラインを相異なる電圧にプリチャージさせる複数個のプリチャージ回路と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記プリチャージ回路は、
前記ビットライン対の間に配置されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記半導体メモリ装置は、
センステストの間に、前記プリチャージ回路が前記各ビットライン対内の二つのビットラインを相異なる電圧にプリチャージさせることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記半導体メモリ装置は、
前記センステスト中に、あらゆるワードラインが同時にイネーブルされることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記半導体メモリ装置は、
前記センステスト中に、各ビットラインにより感知されるあらゆるメモリセルが同じ電圧にプリチャージされることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記メモリセルは、
ＤＲＡＭメモリセルであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記半導体メモリ装置は、
前記各ビットラインと関連する等化回路をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置は、
前記各メモリアレイと関連する分離されたプリチャージ回路と分離された等化回路とを備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置は、
前記各メモリアレイと関連する分離されたプリチャージ回路と、二つのメモリアレイ内の前記ビットラインに共有される等化回路と、を備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置は、
前記プリチャージ回路及び前記等化回路が二つのメモリアレイ内の前記ビットラインにより共有されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記半導体メモリ装置は、
前記プリチャージ回路が２セットのプリチャージャに配列され、前記各ビットライン対内の前記二つのラインは、相異なるセットのプリチャージャ内のプリチャージャと連結され、
テスト動作中に、前記各セットのプリチャージャは、前記各ビットライン対内の前記二つのビットラインを異なる電圧にプリチャージできることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
複数個のメモリセル、複数個のワードライン、二つのビットラインを有するビットライン対、及び前記ビットライン対の電圧を感知するセンスアンプを備え、前記ビットライン対が隣接したメモリセルアレイの間でツイストされる半導体メモリ装置において、
隣接した前記ビットライン対の間に配置されるプリチャージ回路を備え、
前記各プリチャージ回路は、前記二つの隣接したビットライン対内の一つのビットラインに連結され、前記プリチャージ回路は、テスト動作中に、前記各ビットライン対の二つのビットラインをチャージさせ、
バーンインセンステスト中に、あらゆる前記ワードラインが同時に活性化され、あらゆる前記ビットラインに電圧が現れることを特徴とする半導体メモリ装置。
【請求項１３】
前記半導体メモリ装置は、
ノーマル動作中に、前記プリチャージ回路は、前記ビットラインを同じプリチャージ電圧にチャージさせることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記半導体メモリ装置は、
前記各ビットライン対ごとに等化回路をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記半導体メモリ装置は、
前記各メモリアレイと関連するプリチャージ回路の分離されたセットと、等化回路の分離されたセットとを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記半導体メモリ装置は、
前記各メモリアレイと関連するプリチャージ回路の分離されたセットと、二つのメモリアレイ内のビットラインに共有される等化回路と、を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記半導体メモリ装置は、
前記プリチャージ回路及び前記等化回路が二つのメモリアレイ内の前記ビットラインにより共有されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
ワードラインとビットラインとの交差点に位置するメモリセルと、
ビットラインとビットバーラインとを有するビットライン対で構成される前記ビットラインと、
前記ビットライン対内の前記ビットライン及び前記ビットバーライン上の前記メモリセルに交差される前記各ワードラインと、
前記メモリセルが配列され、複数個のセルブロックを有するメモリセルアレイと、
前記アレイブロックの間でツイストされ、センスアンプを有する前記各ビットライン対と、
二つのビットライン対内の一つのビットラインに連結されてチャージさせ、バーンインセンステスト中に、前記各ビットライン対内の二つのビットラインを相異なる電圧にチャージさせるプリチャージ回路と、を備えることを特徴とする半導体メモリ装置。
【請求項１９】
前記プリチャージ回路は、
選択されたテスト動作中に、前記各ビットライン対内の前記ビットラインを異なる電圧にチャージさせ、
ノーマルテスト動作中に、前記各ビットライン対内の前記ビットラインを同じ電圧にプリチャージさせることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記半導体メモリ装置は、
書き込みテスト動作中に、あらゆる偶数のワードライン及びあらゆる奇数のワードラインを同時に活性化させるロジック回路と、二つのテストパッドと、を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）半導体メモリ装置に係り、特にＤＲＡＭメモリの構造及びテストに関する。
【背景技術】
【０００２】
ＤＲＡＭ半導体メモリは、典型的にメモリセルアレイ、等化回路、プリチャージ回路、センスアンプ、ビットライン及びワードラインを備える。一般的に使われる一つの構造は、ツイストビットラインを備える。図１は、単純な従来のＤＲＡＭ部分の例を示す。メモリ素子（図示せず）は、ワードラインＷＬとビットライン１３１〜１３８との交差部位に配置されている。ビットライン１３１〜１３４は、ツイストされたビットライン対であり、ビットライン１３５〜１３８は、ツイストされていない。各ビットライン対は、関連する等化回路、プリチャージ回路１２１〜１２８及び関連するセンスアンプ１１０〜１１７を有する。面積の効率性を向上させるために、各センスアンプは、二つのメモリセルアレイにより使用される。
【０００３】
集積回路のための工程プロセスは、常には完壁なデバイスを生産しないので、各デバイスは、製造工程後にテストされなければならない。時々、高温及び高電圧を使用するバーンインテストは、一般的に、装着されたＤＲＡＭがそれらの製品用途によって動作することを保証するのに使用される。
【０００４】
一般的に使用されるバーンインテストは、隣接したメモリセルの間に電圧差を誘発する。ツイストされたビットラインを有さないメモリは、０，３，４，７ワードラインがイネーブルされると共に、高電圧でビットラインをプリチャージさせた後、１，２，５，６ワードラインをイネーブルさせ、低電圧にビットラインをプリチャージさせる。
【０００５】
図１に示すように、ツイストビットラインを備えるメモリでは、前述したテスト順序は、隣接したセルの間に電圧差を誘発しない。図２Ａは、テスト電圧の応用を説明する図である。図２Ｂは、代表的なメモリセルに表れる電圧を示す図である。図２Ｂに示すように、ビットラインＢＬ０は、四つの高電圧セル（垂直網状線の円で表示）に交差し、ビットラインＢＬ０Ｂは、四つの低電圧セル（水平網状線の円で表示）に交差する。これにより、センスアンプは、ビットラインＢＬ０とＢＬ０Ｂとの電圧差を感知できる。ビットラインＢＬ１、ＢＬ１Ｂそれぞれは、二つの高電圧セル及び二つの低電圧セルに交差する。結果的に、ツイストビットラインを有するメモリ装置で、あらゆるワードラインが同時に活性化されれば、ビットラインＢＬ１とＢＬ１Ｂとの間に適した電圧差が発生せず、テストは満足的に行われない。
【０００６】
したがって、前述した問題を有する従来の技術は、ワードラインを次のようなグループに分ける。
センスストレステストのために：
ＷＬ＿４ｋとＷＬ＿４ｋ＋３
ＷＬ＿４ｋ＋１とＷＬ＿４ｋ＋２
書き込みストレステストのために：
ＷＬ＿４ｋとＷＬ＿４ｋ＋２
ＷＬ＿４ｋ＋１とＷＬ＿４ｋ＋３
したがって、テスト時に適切にワードラインを活性化させるために、四つのテストパッドが要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ツイストビットラインにセンシングストレスを効果的に印加できる半導体メモリ装置を提供するところにある。
本発明の他の目的は、半導体メモリ装置のウェーハバーンインテスト方法を提供するところにある。
【課題を解決するための手段】
【０００８】
本発明は、センスアンプに連結されるよりは相異なるビットラインに連結されるプリチャージ回路のメモリレイアウトを提供する。各ビットライン対内の二つのビットラインは、相異なるプリチャージ回路に連結され、相異なるプリチャージ電圧にチャージされうる。すなわち、各ビットライン対内のビットライン及びビットラインバーセンスラインは、相異なるプリチャージ回路に連結される。かかる構成により、あらゆるアドレスラインを同時に活性化させることによって、センスストレステストを行うことができる。各ビットライン対内のビットライン及びビットバーラインが、相異なる電圧にプリチャージされる。ビットラインがツイストされているとしても、あらゆるワードラインが同時に活性化されるときに電圧が感知されうる。
【０００９】
従来と同様に、偶数のワードライン及び奇数のワードラインを順次に活性化させることによって、書き込みストレステストが行われうる。これは、二つのテストパッドを必要とする。しかし、本発明により、書き込みテストは、あらゆるワードラインを同時に活性化させることによって行われ、かかる二つのテストパッドは、書き込みテスト中に使われうる。結果的に、四つのテストパッドから二つのテストパッドに要求されるテストパッドの数を低減できる。
【発明の効果】
【００１０】
本発明のメモリ装置によれば、ウェーハバーンインテスト時に一回にあらゆるワードラインをイネーブルさせて、ツイストビットライン構造の隣接したビットラインに相異なるビットライン電圧を印加する。これにより、従来のウェーハバーンインテスト時に発生したツイストビットライン上のデータ衝突なしに、隣接したビットラインにセンシングストレスを与える。そして、あらゆるワードラインを一度にイネーブルさせてセンシングストレスを与えるため、ウェーハバーンインテストの生産性を向上させる。また、ウェーハバーンインテスト時にプロービングするパッド数を低減でき、一回に複数個のチップをテストできるので生産性がさらに向上する。
【発明を実施するための最良の形態】
【００１１】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００１２】
第１実施形態のレイアウトが図３で説明される。図３に示す実施形態は、三つのＤＲＡＭアレイブロック３０２，３０４，３０５を備える。６個のセンスアンプ３１１〜３１６は、メモリアレイブロックの間に配置される。各センスアンプは、従来と同様にビットライン間に連結される。等化回路（斜線網状のブロックで表示）は、従来と同様に各ビットライン対間に連結される。代表的な等化回路は、参照符号３２２で表す。しかし、各ビットライン対の間に等化回路が存在するという点に留意する必要がある。
【００１３】
プリチャージ回路は、図３で水平及び垂直網状線の矩形で表示される。垂直網状線の矩形は、高電圧プリチャージャを表し、水平網状線の矩形は、低電圧プリチャージャを表す。例えば、ブロック３２１は低電圧プリチャージ回路を表し、ブロック３２４は高電圧プリチャージ回路を表す。プリチャージ回路、等化回路及びメモリアレイは、図７Ａ〜図７Ｃと関連して今後に具体的に説明する。等化回路は、等化回路制御信号ＥＱ＿Ａ，ＥＱ＿Ｂにより制御され、プリチャージ回路は、プリチャージ制御信号ＰＲＥ＿Ａ，ＰＲＥ＿Ｂにより制御される。
【００１４】
各センスアンプは、ビットライン対に連結される。例えば、センスアンプ３１１は、ビットラインＢＬｎとＢＬｎＢとの間に連結される。等化回路も同様に、例えば等化回路３２２は、各ビットライン対のビットラインの間に連結される。しかし、各ビットライン対の各ビットラインは、他のプリチャージ回路に連結される。すなわち、プリチャージ回路は、各センスアンプに連結されるビットライン対の間に連結される。したがって、バーンインテスト中に、各ビットライン対内の二つのビットラインは、相異なるプリチャージ電圧にプリチャージされうる。その結果、バーンインテスト中に、隣接したセルは、図４Ｂに示すように高電圧と低電圧とを有する。水平網状線のプリチャージ回路は、低電圧ラインＶＢＬ＿Ｌに連結され、垂直網状線のプリチャージ回路は、高電圧ラインＶＢＬ＿Ｈに連結される。
【００１５】
低電圧及び高電圧という用語は、メモリアレイ内の特別な回路のために低くて高い電圧を意味するものと使われる。それらは、バーンインテスト中に使われた従来の低電圧レベル及び高電圧レベルである。ノーマル動作中に、あらゆるビットラインは、従来と同様に同じ電圧にプリチャージされるという点に留意する必要がある。
【００１６】
センスストレステスト中に、あらゆるワードラインは、図４Ａに示すように同時に活性化される。ビットラインＢＬ０、ＢＬ０Ｂ上の電圧及びビットラインＢＬ１、ＢＬ１Ｂ上の電圧が図４Ａのように表れる。隣接したセルの電圧は、図４Ｂに示される。図４Ｂに示すように、各ビットラインは、特定電圧にチャージされたセルを感知する。これは、ツイストされていないビットライン対とツイストされたビットライン対両方に該当する。
【００１７】
図３に示す配置を有し、ビットライン及びビットバーラインを異なる電圧レベルに同時にプリチャージさせることが可能である。すなわち、例えばビットラインＢＬ１、ＢＬ１Ｂは、異なるバーンインプリチャージ電圧ＶＢＬ＿Ｈ、ＶＢＬ＿Ｌに連結される他のプリチャージ回路に連結される。ビットラインＢＬ１、ＢＬ１Ｂは、同時に他の電圧にチャージされうる。これは、図４Ａに示すようにテスト周期を短縮できる。
【００１８】
図５Ａ及び図５Ｂは、ウェーハバーンインテストを行うための構造を示す。カラムデコーダ５０１は、第１及び第２アレイブロック５０６、５１０を備えるメモリアレイ５０２に連結される。センスアンプ５０７は、アレイ５０６、５１０の間に配置される。パッド５０８、５０９は、ワードラインに適切な信号を提供するために外部テスタに連結される。メモリ５０２の多様な実施形態の具体的なダイヤグラムは、図７Ａ〜図７Ｃに提供される。ウェーハバーンイン制御信号ＷＢＥは、ウェーハバーンインプロセッサ５０４を活性化させる。順次にプロセッサ５０４は、アドレスデコーダ５０５を活性化させる。
【００１９】
二つのテストが図示された回路により行われうる。二つのテストは、センスストレステスト及び書き込みストレステストである。かかるテストを行うための信号を提供するために、単に二つのパッド５０８、５０９が要求される。単に二つのパッドが要求される理由は、前述したように、メモリが二つの電圧レベルを有するプリチャージ回路を備え、センステスト中にあらゆるラインが同時に活性化されるためである。書き込みテスト中に、ワードラインは、二つのテストパッドを要求する二つのグループに分離される。しかし、それらのパッドは、センステスト中にあらゆるラインを活性化させるために使われうる。
【００２０】
次に、二つのテストを行う方法が記述される。センスストレステストで、あらゆるワードラインは、前述したように同時に活性化される。図６Ａは、センスストレステストがどのように行われるかを示すタイミングダイヤグラムである。水平軸に沿って時間周期ａ，ｂ，ｃ，ｄが表れる。ワードラインＰ＿ｅｖｅｎ，Ｐ−ｏｄｄが同時に活性化される。低プリチャージ電圧ＶＢＬ＿Ｌ及び高プリチャージ電圧ＶＢＬ＿Ｈが、図６Ａに示すように同時に表れる。周期ａ，ｃの間にチャージングが起き、周期ｂ，ｄの間にセンシングが起きる。
【００２１】
書き込みストレステスト中に、アドレスデコーダ５０５がワードラインを活性化させる方法が図５Ｂに示される。パッド５０８、５０９に連結されるＰ＿ｅｖｅｎ、Ｐ＿ｏｄｄの二つの信号により、あらゆるワードラインが活性化される。
書き込みストレステスト中に、従来と同様に、ワードラインは、偶数のラインと奇数のラインの二つのグループに次のように分けられる。
１）ＷＬ＿４ｋ及びＷＬ＿４ｋ＋２
２）ＷＬ＿４ｋ＋１及びＷＬ＿４ｋ＋３
【００２２】
センスストレステスト中に、あらゆるワードラインは同時に活性化される。これは、前記二つのグループが一つのグループに次のように結合する。
ＷＬ＿４ｋ、ＷＬ＿４ｋ＋１、ＷＬ＿４ｋ＋２及びＷＬ＿４ｋ＋３
したがって、センスストレステストと書き込みストレステスト両方が、二つのテストパッドのみを利用して行われうる。これは、従来技術で四つのテストパッドを要求することに対比される。
【００２３】
図５Ｂに示すように、二つのテスト信号Ｐ＿ｅｖｅｎ、Ｐ＿ｏｄｄは、信号ＰＷＢＥ０，ＰＷＢＥ１，ＰＷＢＥ２，ＰＷＢＥ３を発生させるためにゲート５６１〜５６４の入力を提供する。信号ＰＷＢＥ０，ＰＷＢＥ１，ＰＷＢＥ２，ＰＷＢＥ３は、次のようにワードラインを活性化させる。
ＰＷＢＥ０ ライン０，４，８，１２
ＰＷＢＥ１ ライン１，５，９，１３
ＰＷＢＥ２ ライン２，６，１０，１４
ＰＷＢＥ３ ライン３，７，１１，１５
【００２４】
動作タイミングは、図６Ｂに示される。詳細なタイミングダイヤグラムのように、時間周期ａ，ｂ，ｃなどが水平軸に沿って表れる。この場合、ワードライン信号Ｐ＿ｅｖｅｎ、Ｐ＿ｏｄｄは、相異なる時間周期で発生する。しかし、ビットライン信号ＶＢＬ＿Ｌ、ＶＢＬ＿Ｈは、異なる時間で発生する。時間周期ａで、ラインＷＬ＿４ｋ、ＷＬ＿４ｋ＋２のセルにデータが書き込まれる。時間周期ｂで、ラインＷＬ＿４ｋ＋１、ＷＬ＿４ｋ＋３のセルにデータが書き込まれる。
【００２５】
三つの他の実施形態のダイヤグラムが図７Ａ〜図７Ｃに示される。図７Ａに示す実施形態において、メモリセルそれぞれのアレイ内のビットライン対それぞれに等化回路及びプリチャージ回路が存在する。図７Ｂに示す実施形態において、各センスアンプに連結された二つのアレイ内のビットラインに対して共通の等化回路が存在する。図７Ｂに示す実施形態において、メモリセルそれぞれのアレイ内のビットライン対それぞれにプリチャージ回路が存在する。図７Ｃに示す実施形態において、各センスアンプに連結された二つのアレイ内のビットラインに対して共通の等化回路及び共通のプリチャージ回路が存在する。
【００２６】
要約すれば、図７Ａに示す実施形態では、セルの各アレイ内のビットライン対に対して等化回路とプリチャージ回路とが存在する。図７Ｂの実施形態では、共通の等化回路が存在する。図７Ｃの実施形態では、共通の等化回路と共通のプリチャージ回路とが存在する。
【００２７】
図７Ａ〜図７Ｃで、等化回路及びプリチャージ回路がどのように構成されるかについては後述する。単に一つのプリチャージ及び等化回路が詳細に説明されるが、このような説明は、他の位置の等化及びプリチャージ回路に同等に適用されるという点に留意する必要がある。各個別的なプリチャージ回路及び各個別的な等化回路は、図示されたように連結される従来のトランジスタで構成される。
【００２８】
図７Ａに示した実施形態は、ＤＲＡＭセルアレイ７０１、７０６、７０８を備える。センスアンプ７０５は、アレイ７０１、７０６の間に配置される。センスアンプ７０７は、アレイ７０６、７０８の間に配置される。メモリセルアレイ７０１は、プリチャージ回路７０２Ａ及び等化回路７０３Ａを有する。メモリセルアレイ７０６は、プリチャージ回路７０２Ｂ及び等化回路７０３Ｂを有する。プリチャージ回路は、前述した低電圧ラインＶＢＬ＿Ｌと高電圧ラインＶＢＬ＿Ｈとに連結される。同じ構造のプリチャージ回路と等化回路とが、アレイ７０６、７０８の間に配置される。
【００２９】
図７Ｂに示した実施形態は、ＤＲＡＭセルアレイ７２１、７２５、７２８を備える。センスアンプ７２２は、アレイ７２１、７２５の間に配置される。センスアンプ７２６は、アレイ７２５、７２８の間に配置される。プリチャージ回路７２２Ａはアレイ７２１と関連し、プリチャージ回路７２２Ｂはアレイ７２５と関連する。等化回路７２３は、メモリセルアレイ７２１、７２５両方に提供される。同じ構造のプリチャージ回路と等化回路とが、アレイ７２５、７２８の間に表れる。
【００３０】
図７Ｃに示した実施形態は、ＤＲＡＭセルアレイ７５１、７５５、７５９を備える。センスアンプ７５２は、アレイ７５１、７５５の間に配置される。センスアンプ７５６は、アレイ７５５、７５９の間に配置される。プリチャージ回路７５３Ａは、メモリセルアレイ７５１、７５５の間に配置され、このメモリセルアレイ両方に提供される。同様に、等化回路７５４Ａは、メモリセルアレイ７５１、７５５の間に配置され、このメモリセルアレイ両方に提供される。プリチャージ回路７５３Ｂと等化回路７５４Ｂとは、アレイ７５５、７５９に提供される。
【００３１】
図３、図７Ａ〜図７Ｃでは、単に三つのメモリセルアレイブロックのみを示すことが分かる。三つのメモリセルアレイブロックは、説明の便宜上表した。他の実施形態は、多様な他の数のメモリセルアレイブロックを含むことができる。さらに、図面ではメモリの全体的な大きさが表れていないという点に留意する必要がある。メモリの残りの部分は、説明されたメモリの部分と類似して構成される。
【００３２】
本発明は、図面に示した一実施形態を参考にして説明されたが、これは、例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００３３】
本発明は、ツイストビットラインにセンシングストレスを効果的に印加できる半導体メモリ装置関連の技術分野に適用可能である。 
【図面の簡単な説明】
【００３４】
【図１】単純な従来のＤＲＡＭのダイヤグラムである。
【図２Ａ】効率的なメモリテストを妨害する問題点を説明するダイヤグラムである。
【図２Ｂ】効率的なメモリテストを妨害する問題点を説明するダイヤグラムである。
【図３】第１実施形態のブロックダイヤグラムである。
【図４Ａ】第１実施形態で隣接したセルの電圧を示すダイヤグラムである。
【図４Ｂ】第１実施形態で隣接したセルの電圧を示すダイヤグラムである。
【図５Ａ】テストモードの構造を説明する図である。
【図５Ｂ】テストモードの構造を説明する図である。
【図６Ａ】タイミングダイヤグラムである。
【図６Ｂ】タイミングダイヤグラムである。
【図７Ａ】本発明の他の実施形態を説明するダイヤグラムである。
【図７Ｂ】本発明の他の実施形態を説明するダイヤグラムである。
【図７Ｃ】本発明の他の実施形態を説明するダイヤグラムである。
【符号の説明】
【００３５】
３０２，３０４，３０５    ＤＲＡＭアレイブロック
３１１〜３１６    センスアンプ
３２２    等化回路
ＥＱ＿Ａ，ＥＱ＿Ｂ    等化回路制御信号
ＶＢＬ＿Ｌ    低電圧ライン
ＶＢＬ＿Ｈ    高電圧ライン
ＰＲＥ＿Ａ，ＰＲＥ＿Ｂ    プリチャージ制御信号
【図１】
2006139901.tif 000003
【図２Ａ】
2006139901.tif 000004
【図２Ｂ】
2006139901.tif 000005
【図３】
2006139901.tif 000006
【図４Ａ】
2006139901.tif 000007
【図４Ｂ】
2006139901.tif 000008
【図５Ａ】
2006139901.tif 000009
【図５Ｂ】
2006139901.tif 000010
【図６Ａ】
2006139901.tif 000011
【図６Ｂ】
2006139901.tif 000012
【図７Ａ】
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【図７Ｂ】
2006139901.tif 000014
【図７Ｃ】
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