(57)【要約】    【課題】  剥離、デラミネーション、クラック等の発生を低減し得る積層セラミック電子部品を提供する。    【解決手段】  セラミック基体１０は、機能層２０と、保護層４０とを含む。内部電極３０は、機能層２０に埋設されている。保護層４０は、機能層２０の少なくとも一面に設けられ、機能層２０から離れるほど、密度が低くなる。【選択図】      図１
2006278557.tif 000002
【特許請求の範囲】
【請求項１】
セラミック基体と、内部電極とを含む積層セラミック電子部品であって、
前記セラミック基体は、機能層と、保護層とを含み、
前記内部電極は、前記機能層に埋設されており、
前記保護層は、前記機能層の少なくとも一面に設けられ、前記機能層から離れるほど、密度が低くなる
積層セラミック電子部品。
【請求項２】
請求項１に記載された積層セラミック電子部品であって、前記保護層のうち、前記機能層から最も離れた部分は、前記機能層よりも密度が低い積層セラミック電子部品。
【請求項３】
請求項１又は２に記載された積層セラミック電子部品であって、前記保護層のうち、前記機能層に隣接する部分は、実質的に前記機能層と同じ密度である積層セラミック電子部品。
【請求項４】
請求項１乃至３の何れかに記載された積層セラミック電子部品であって、更に、緩衝層を含み、
前記緩衝層は、前記セラミック基体とは異なる焼成縮率を有し、前記保護層に埋設されている
積層セラミック電子部品。
【請求項５】
請求項１乃至３の何れかに記載された積層セラミック電子部品であって、更に、緩衝層を含み、
前記緩衝層は、前記セラミック基体とは異なる熱膨張係数を有し、前記保護層に埋設されている
積層セラミック電子部品。
【請求項６】
積層セラミック電子部品の製造方法であって、
前記積層セラミック電子部品は、請求項１乃至５の何れかに記載されたものであり、
前記保護層を形成する工程は、
第１のセラミック塗料を塗布して、第１のセラミック塗料層を形成し、
その後に、前記第１のセラミック塗料層の上に、前記第１のセラミック塗料とは密度が異なる第２のセラミック塗料を塗布して、第２のセラミック塗料層を形成する
工程を含む製造方法。
【請求項７】
積層セラミック電子部品の製造方法であって、
前記積層セラミック電子部品は、請求項１乃至５の何れかに記載されたものであり、
前記保護層を形成する工程は、
第１のセラミックシート、及び、第２のセラミックシートを形成し、前記第２のセラミックシートは、前記第１のセラミックシートとは密度が異なり、
その後に、前記第１のセラミックシート上に、前記第２のセラミックシートを積層する、工程を含む製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品に関する。
【背景技術】
【０００２】
積層セラミックコンデンサ、多層セラミック基板等の積層セラミック電子部品が搭載される電子機器では、高性能化、高機能化を図りつつ、小型化が図られている。これらの電子機器に搭載される積層セラミック電子部品においても、その技術的動向に応えるべく、より一層の薄層化、多層化、高密度化による特性の向上及び小型化が求められている。
【０００３】
積層セラミック電子部品は、例えば、特許文献１に開示されているように、通常、内部電極が埋設された機能層と、機能層の両面に設けられた保護層とを含む。一般に、保護層には内部電極が埋設されていないから、その分だけ、保護層の密度は、機能層の密度と異なる。例えば、積層セラミックコンデンサの保護層は、機能層と比較して、密度が低いことが多い。
【０００４】
機能層及び保護層の密度は、焼成縮率、熱膨張係数等と密接な関係を有するから、機能層及び保護層の密度の違いに起因して、積層セラミック電子部品の製造工程、特に焼成などの熱処理工程において、両者の境界付近に大きな熱応力が発生し、剥離、デラミネーション、クラック等が生じやすくなる。
【０００５】
しかも、機能層、及び、保護層の境界部分の応力や、物理的歪は、薄層化、多層化に伴って大きくなるので、近年の積層セラミック電子部品の薄層化、多層化、高密度化により、上述した問題がより一層顕著に顕れるようになってきた。
【特許文献１】特開平１０−３２１４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の課題は、剥離、デラミネーション、クラック等の発生を低減し得る積層セラミック電子部品を提供することである。
【０００７】
本発明のもう一つの課題は、生産歩留まりの向上を図り得る積層セラミック電子部品を提供することである。
【０００８】
本発明の更にもう一つの課題は、製造の容易な積層セラミック電子部品を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を解決するため、本発明は、積層セラミック電子部品、及び、２つの態様に係る積層セラミック電子部品の製造方法を開示する。
【００１０】
１．本発明に係る積層セラミック電子部品
本発明に係る積層セラミック電子部品は、セラミック基体と、内部電極とを含む。セラミック基体は、機能層と、保護層とを含む。内部電極は、機能層に埋設されている。保護層は、機能層の少なくとも一面に設けられ、機能層から離れるほど、密度が低くなる。
【００１１】
上述したように、本発明に係る積層セラミック電子部品において、保護層は、機能層から離れるほど密度が低くなり、例えば、保護層のうち機能層に隣接する部分について、機能層の密度と近い密度に設定できる。これにより、熱処理（アニール）や焼成工程にいて、保護層と機能層との境界付近に生じる熱応力が緩和され、従来問題になっていた境界付近における剥離、デラミネーション、クラック等を低減させることができる。
【００１２】
また、機能層から離れるほど保護層の密度を低くする構成によれば、機能層から離れるに従って、空隙（ポア）の体積比が増す傾斜的な密度構造を実現し、「しなやかさ」を持たせることができる。つまり、歪みに対する耐性を持たせることができる。
【００１３】
更に、保護層の密度によって、焼成縮率、熱膨張係数等を調整できるから、生産歩留まりよく、容易に製造し得る。
【００１４】
２．製造方法
本発明は、上述した積層セラミック電子部品の製造に適した方法として、2つの態様を開示する。第１の態様に係る製造方法は、保護層を形成する工程において、第１のセラミックシート、及び、第２のセラミックシートを形成する。その後に、第１のセラミックシート上に、第２のセラミックシートを積層する工程を含む。第２のセラミックシートは、第１のセラミックシートとは密度が異なる。
【００１５】
かかる工程により、機能層から離れるほど密度が低くなる保護層が形成され、上述した本発明に係る積層セラミック電子部品が得られる。
【００１６】
本発明の第２の態様に係る製造方法は、保護層を形成する工程において、第１のセラミック塗料を塗布して、第１のセラミック塗料層を形成する。その後に、第１のセラミック塗料層の上に、第１のセラミック塗料とは密度が異なる第２のセラミック塗料を塗布して、第２のセラミック塗料層を形成する工程を含む。
【００１７】
かかる工程により、機能層から離れるほど密度が低くなる保護層が形成され、上述した本発明に係る積層セラミック電子部品が得られる。
【発明の効果】
【００１８】
以上述べたように、本発明によれば、次のような効果を得ることができる。
（ａ）剥離、デラミネーション、クラック等の発生を低減し得る積層セラミック電子部品を提供することができる。
（ｂ）生産歩留まりの向上を図り得る積層セラミック電子部品を提供することができる。
（ｃ）製造の容易な積層セラミック電子部品を提供することができる。
【００１９】
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。
【発明を実施するための最良の形態】
【００２０】
１．積層セラミック電子部品
図１は、本発明に係る積層セラミック電子部品の一実施例を示す正面断面図、図２は図１の２−２線断面拡大図である。図示された積層セラミック電子部品は、例えば、積層セラミックコンデンサ、積層セラミックインダクタ、多層セラミック基板等であって、セラミック基体１０と、内部電極３０とを含む。セラミック基体１０は、機能層２０と、保護層４０とを含む。
【００２１】
機能層２０の組成は、任意である。機能層２０は、例えば、主成分が保護層４０と同一のセラミック誘電体であってもよい。保護層４０は、機能層２０を保護するためのものであり、機能層２０を覆っている。図において、保護層４０は、機能層２０の上下面に設けられているが、機能層２０の上面、又は、下面のみに設けられていてもよい。
【００２２】
機能層２０及び保護層４０は、両者の境界線が識別できるか否かは問わない。後述するように、セラミック基体１０のうち、内部電極３０が埋設されている部分が機能層２０であり、機能層２０を覆っている部分が保護層４０である。
【００２３】
保護層４０は、焼成前、焼成時、熱処理（アニール）時、又は、熱処理後の何れかにおいて、機能層２０から離れるほど密度が低くなる。図において、保護層４０は、第１の層４１と、第２の層４２とを有するが、層数は任意である。第１の層４１は、機能層２０から最も離れた部分であり、機能層２０よりも密度が低い。第２の層４２は、機能層２０に隣接する部分であり、実質的に機能層２０と同じ密度である。
【００２４】
保護層４０の密度は、種々の方法により設定できる。例えば、第１、第２の層４１、４２の形成に用いられる塗料について、セラミック粉末、溶剤、バインダー、樹脂、分散剤、又は、可塑剤等を調節して、密度を設定できる。また、第１、第２の層４１、４２の形成に用いられる塗料が、同一の組成であっても、塗料の混練具合、温度等により、密度を調整できる。
【００２５】
保護層４０の密度差は、例えば、保護層４０の焼結体の断面を顕微鏡で観察することにより、確認できる。例えば、保護層４０に空隙（ポア）６０が多数含まれていれば、密度が低いと判断でき、空隙６０が少なければ、密度が高いと判断できる。
【００２６】
内部電極３０は、積層セラミック電子部品の電気回路要素であり、機能層２０に埋設されている。図において、内部電極３０は、互いに対向する電極３０１、３０２を有する。内部電極３０は、例えば、インダクタを構成する線路、回路パターンなどであってもよい。内部電極３０は、図示のような積層構造であっても、単層構造であってもよい。この実施例では、積層コンデンサとして適した電極配置を有する内部電極３０を示す。
【００２７】
外部電極７１、７２は、セラミック基体１０の側端に設けられている。外部電極７１は、電極３０１と電気的に導通し、外部電極７２は、電極３０２と電気的に導通している。
【００２８】
上述したように、本発明に係る積層セラミック電子部品において、保護層４０のうち機能層２０に隣接する部分が、機能層２０と近い密度になると、保護層４０と機能層２０との境界付近において、焼成縮率、熱膨張係数等が調整され、両者の境界付近に生じる応力が緩和され、従来、熱処理（アニール）、又は、焼成時に問題になっていた境界付近における剥離、デラミネーション、クラック等を低減させることができる。
【００２９】
また、機能層２０から離れるほど保護層４０の密度を低くする構成によれば、機能層２０から離れるに従って、ポアの体積比の増大する傾斜的な密度構造が実現され、ポアの体積比に応じた「しなやかさ」を確保できる。
【００３０】
セラミック基体は、密度が低くなるとクラックが生じ易くなり、密度が高くなってもクラックが生じ易くなる。これは、密度を高くすることにより抵抗強度は高くなるが、その分だけ、歪みに対する追従性、いわゆる「しなやかさ」が失われ、機能層と保護層との界面において、焼成縮率差や、熱収縮差を吸収できなくなるためであると考えられる。
【００３１】
このように、密度を高くしても、密度を低くしてもクラックが生じ易くなるので、本発明は密度分布に偏りを持たせ、強度と、「しなやかさ」の両方の特性を得ている。
【００３２】
また、本発明は、保護層４０の密度によって、焼成縮率、熱膨張係数等が調整できるから、生産歩留まりよく、容易に製造し得る。
【００３３】
図３は、本発明に係る積層セラミック電子部品の別の一実施例を示す正面図である。以下の図において、共通の構成部分ついては、同一の参照符号を付し、重複説明を省略する。何れの実施例も先に述べた本発明の特徴を有するものであるが、追加的な構成的要件により、それに対応した追加的な作用効果を奏する。以下の説明では、追加的作用効果及びそれを奏する構成に焦点を合わせて説明する。
【００３４】
図示の積層セラミック電子部品は、緩衝層５０を含む。緩衝層５０は、保護層４０に埋設されており、セラミック基体１０の焼成縮率とは異なる焼成縮率を有する。例えば、内部電極３０の焼成縮率と、その周りのセラミック基体の焼成縮率との合成として与えられる機能層２０の焼成縮率をα１、緩衝層５０の焼成縮率と、その周りのセラミック基体の焼成縮率との合成として与えられる保護層４０の焼成縮率をα２、保護層４０を構成するセラミック基体の焼成縮率をα３としたとき、
｜α１−α２｜＜｜α１−α３｜
とすることが好ましい。
【００３５】
また、緩衝層５０は、セラミック基体１０の熱膨張係数とは異なる熱膨張係数を有するものであってもよい。例えば、内部電極３０の熱膨張係数と、その周りのセラミック基体の熱膨張係数との合成として与えられる機能層２０の熱膨張係数をβ１、緩衝層５０の熱膨張係数と、その周りのセラミック基体の熱膨張係数との合成として与えられる保護層４０の熱膨張係数をβ２、保護層４０を構成するセラミック基体の熱膨張係数をβ３としたとき、
｜β１−β２｜＜｜β１−β３｜
とすることが好ましい。
【００３６】
緩衝層５０の焼成縮率、又は、熱膨張係数は、セラミック基体１０、内部電極３０の組成、焼成縮率等に対応して、任意に設定し得る。例えば、緩衝層５０は、内部電極３０と同じ組成物を有するもの、同じ熱挙動を示すもの、同じ焼成縮率を有するもの、又は、同じ熱膨張係数を有するものとすることが好ましい。
【００３７】
積層セラミックコンデンサにおいて、緩衝層５０は、その周りのセラミック基体の焼成縮率より小さい焼成縮率を有するもの、又は、緩衝層５０の周りのセラミック基体の熱膨張係数より大きい熱膨張係数を有するものとすることが好ましい。
【００３８】
緩衝層５０は、導体であってもよいし、誘電体などであってもよい。図において、緩衝層５０は、電気回路要素として機能していない電極（ダミー電極）である。
【００３９】
緩衝層５０は、図示のような単層構造であってもよいし、積層構造（図４参照）であってもよい。緩衝層５０の層数、配置、厚み、形状等は任意である。
【００４０】
図示の積層セラミック電子部品では、内部電極３０が機能層２０に埋設されているから、機能層２０の焼成縮率は、内部電極３０の焼成縮率と、その周りに存在するセラミック基体１０の焼成縮率とを合成した焼成縮率となる。一方、保護層４０には緩衝層５０が埋設されているから、保護層４０の焼成縮率は、緩衝層５０の焼成縮率と、その周りのセラミック基体１０の焼成縮率とを合成した焼成縮率となる。
【００４１】
内部電極３０が埋設された機能層２０の焼成縮率と、緩衝層５０が埋設された保護層４０の焼成縮率とが近い値になれば、機能層２０−保護層４０の境界付近に発生する応力を低減させ、従来問題になっていた境界付近における剥離、デラミネーション、クラック等を、更に効果的に、低減させることができる。
【００４２】
また、図示の積層セラミック電子部品では、保護層４０が機能層２０を覆うとともに、緩衝層５０が保護層４０の内部に埋設されているから、仮に、積層セラミック電子部品の表面付近に剥離、デラミネーション、クラック等が生じた場合でも、クラックが緩衝層５０に集中し、内部電極３０に届き難くなる。また、内部電極３０が露出する不良（所謂フタはがれ）を防止でき、生産歩留まりが向上する。
【００４３】
更に、図示の積層セラミック電子部品では、緩衝層５０が保護層４０の内部に埋設されているから、保護層４０が緩衝層５０により層状に分断されることにより、保護層４０の追従性がよくなり、剥離、デラミネーション、クラック等を生じ難くなる。
【００４４】
別の態様として、緩衝層の焼成縮率に注目するのではなく、緩衝層の熱膨張係数に注目し、緩衝層が、セラミック基体とは異なる熱膨張係数を有するようにしてもよい。この場合も、同様の作用効果を得ることができる。
【００４５】
すなわち、緩衝層の焼成縮率に注目した場合と同様に、機能層の熱膨張係数と保護層の熱膨張係数とが近い値になれば、機能層−保護層の境界付近に発生する応力が低減し、クラック等の発生を抑制し得る、等の優れた作用効果を奏し得る。
【００４６】
図４は、本発明に係る積層セラミック電子部品の更に別の一実施例を示す断面図である。
【００４７】
図４において、保護層４０は、第１の層４１と、第２の層４２と、第３の層４３とを有する。第１の層４１は、第２の層４２よりも密度が低く、第２の層４２は、第３の層４３よりも密度が低い。第３の層４３は、実質的に機能層２０と同じ密度である。緩衝層５０は、第１の層４１と第２の層４２との間、及び、第２の層４２と第３の層４３との間に設けられている。
【００４８】
２．製造方法
図５〜図９は、本発明の第１の態様に係る製造方法の一実施例を説明する図である。
【００４９】
図示の実施例では、図５に示すように、まず、支持体１９上に、塗布ヘッド８００を用いて第１のセラミック塗料８１０を塗布し、第１のセラミック塗料層８１を形成する。
【００５０】
第１のセラミック塗料８１０は、セラミック粉末、溶剤、バインダー、樹脂、分散剤、又は、可塑剤等の材料、含有量等を調節して、必要な密度となるように設定する。同一の組成の塗料において、その混練具合、温度等により、密度を調整してもよい。
【００５１】
次に、図６に示すように、第１のセラミック塗料層８１の上に、第２のセラミック塗料８２０を塗布して、第２のセラミック塗料層８２を形成する。第２のセラミック塗料８２０は、その密度が第１のセラミック塗料８１０と異なる。その密度の調整には、第１のセラミック塗料８１０の密度調整手法が採用できる。第１、第２のセラミック塗料層８１、８２は、何れか一方が、図１〜図４において、第１の層４１となり、他方が第２の層４２となる。
【００５２】
次に、第１及び第２のセラミック塗料層８１、８２の積層体である帯状体を乾燥させるなど、必要な処理をした後、当該帯状体から、所定の形状を持つ保護層４０を切り抜き、次に、図７に示すように、保護層４０の上に、機能層２０を積層し、その上に保護層４０を積層し、プレス２１、２２などの手段によって熱圧着することにより積層構造体を形成する。機能層２０の製造方法は周知である。例えば、図７において、機能層２０は、内部電極３０が印刷されたセラミックグリーンシート８３が積層されて構成されている。
【００５３】
この後、図８に示すように、積層構造体を切断線C1ーC1に沿って細断し、得られた細片に対して、脱バインダ工程、焼成工程、熱処理（アニール）工程、研磨（湿式バレル）工程を実行することにより、図９に示すチップが得られる。最後に、外部電極形成工程を施して、図１に示す完成品が得られる。
【００５４】
図１０、図１１は、本発明の第２の態様に係る製造方法の一実施例を説明する図である。
【００５５】
図示の実施例では、図１０に示すように、まず、シート法、印刷法等により得られた第１のセラミックグリーンシート８６を、支持体２１上に配置する。セラミックグリーンシート８６を得るためのセラミック塗料についても、セラミック粉末、溶剤、バインダー、樹脂、分散剤、又は、可塑剤等の材料、含有量等を調節して、必要な密度となるように設定する。同一の組成の塗料において、その混練具合、混練り温度等により、密度を調整してもよい。
【００５６】
次に、図１１に示すように、同様にして得られた第２のセラミックシート８７を、第１のセラミックシート８６上に積層して、保護層４０を形成する。第１、第２のセラミックシート８６、８７のそれぞれは、密度が異なる。第１、第２のセラミックシート８６、８７は、何れか一方が、図１〜図４において、第１の層４１となり、他方が第２の層４２となる。
【００５７】
次に、図７で示したと同様に、機能層２０及び保護層４０を積層して積層構造体を形成し、図８に示したように、積層構造体を細断し、脱バインダ工程、焼成工程、熱処理工程、研磨工程、外部電極形成工程を施す。これにより、図１に示す完成品が得られる。なお、本発明の製造方法は、図示の製造方法に限定されない。
【００５８】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る積層セラミック電子部品の一実施例を示す正面断面図である。
【図２】図１の２−２線断面拡大図である。
【図３】本発明に係る積層セラミック電子部品の別の一実施例を示す正面断面図である。
【図４】本発明に係る積層セラミック電子部品の更に別の一実施例を示す正面断面図である。
【図５】本発明の第１の態様に係る製造方法の一実施例を説明する図である。
【図６】図５に示した工程の後の工程を示す図である。
【図７】図６に示した工程の後の工程を示す図である。
【図８】図７に示した工程の後の工程を示す図である。
【図９】図８に示した工程の後の工程を示す図である。
【図１０】本発明の第２の態様に係る製造方法の一実施例を説明する図である。
【図１１】図１０に示した工程の後の工程を示す図である。
【符号の説明】
【００６０】
１０                        セラミック基体
２０                        機能層
３０                        内部電極
４０                        保護層
【図１】
2006278557.tif 000003
【図２】
2006278557.tif 000004
【図３】
2006278557.tif 000005
【図４】
2006278557.tif 000006
【図５】
2006278557.tif 000007
【図６】
2006278557.tif 000008
【図７】
2006278557.tif 000009
【図８】
2006278557.tif 000010
【図９】
2006278557.tif 000011
【図１０】
2006278557.tif 000012
【図１１】
2006278557.tif 000013