(57)【要約】【課題】一括消去後に過消去状態を残さず、メモリセルを所望のしきい値範囲の消去状態に追い込んで誤動作を防止するようにした不揮発性半導体記憶装置を提供する。【解決手段】電気的書き換え可能なＮＡＮＤ型セルを用いたメモリセルアレイ１、カラムデコーダ４、ビット線制御回路２、ワード線制御回路６、データ入出力バッファ４を有し、データの一括消去後に事前書き込みと確認読み出しを行って消去されたメモリセルを、所望のしきい値範囲に追い込むようにした。確認読み出しの出力による消去状態判定は、確認読み出し出力をスキャンするカラムスキャン判定回路９と、制御信号及び制御電圧発生回路７とにより行い、少なくとも二つのメモリセルのしきい値が所定のしきい値に達したことを判定して、事前書き込み動作を終了する。【選択図】図１
2006059532.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ制御ゲートを有する電気的書き換え可能な不揮発性半導体メモリセルをマトリクス配列して構成されかつ、複数個ずつのメモリセルが直列接続されてＮＡＮＤ型セルを構成するメモリセルアレイと、
このメモリセルアレイ内の選択された複数のメモリセルに消去電圧を印加してデータ一括消去を行う消去手段と、
この消去手段によりデータが消去された前記選択された複数のメモリセルに、データ書き込みに先立ってそれらの過消去状態を解消するための事前書き込みを行う事前書き込み手段と、
この事前書き込み手段による事前書き込み後に前記選択された複数のメモリセルが所望の消去状態のしきい値分布上限値に達したか否かを確認するための確認読み出し手段と、
この確認読み出し手段の出力に基づいて前記選択された複数のメモリセルのうち２以上の一部メモリセルのしきい値が前記しきい値分布上限値に達したことを判定して事前書き込み動作を終了する消去状態判定手段とを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記消去状態判定手段は、前記メモリセルアレイの複数のデータ入出力線をｍ個のユニット（但し、ｍ≧２）に分けて、各ユニット毎の確認読み出し出力について消去状態の判定を行うものであり、各ユニット毎にそれぞれ少なくとも一つのメモリセルが前記しきい値分布上限値に達したことを判定して、前記事前書き込み手段による事前書き込み動作を終了するものである
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記消去状態判定手段は、前記メモリセルアレイの複数のワード線をｎ個のユニット（但し、ｎ≧２）に分けて、各ユニット毎の確認読み出し出力について消去状態の判定を行うものであり、各ユニット毎にそれぞれ少なくとも一つのメモリセルが前記しきい値上限値に達したことを判定して、前記事前書き込み手段による事前書き込み動作を終了するものである
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
選択されたＮＡＮＤ型セル内の選択メモリセルの制御ゲートに書き込み電圧を印加し、選択メモリセルの両隣の非選択メモリセルの制御ゲートに前記書き込み電圧より低い第１の電圧を印加し、残りの非選択メモリセルの制御ゲートに前記書き込み電圧と第１の電圧の中間の第２の電圧を印加して選択メモリセルにデータ書き込みを行う書き込み手段を備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記確認読み出し手段による読み出し結果を記憶するデータ記憶手段を更に備え、
前記消去状態判定手段は、前記データ記憶手段の記憶データをスキャンしながら前記しきい値分布上限値に達したメモリセルの数をカウントするスキャン判定手段を備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記事前書き込み手段による事前書き込み動作と、前記スキャン判定手段によるメモリセル数のカウント動作とを繰り返し、前記しきい値分布上限値に達したメモリセル数が２以上であることを検出して前記事前書き込み動作を終了する制御手段を更に備えた
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
それぞれ制御ゲートを有する電気的書き換え可能な不揮発性半導体メモリセルをマトリクス配列して構成されかつ、複数個ずつのメモリセルが直列接続されてＮＡＮＤ型セルを構成するメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去方法であって、
前記メモリセルアレイ内の選択された複数のメモリセルに消去電圧を印加してデータ一括消去を行う消去ステップと、
データが消去された前記選択された複数のメモリセルに、データ書き込みに先立ってそれらの過消去状態を解消するための事前書き込みを行う事前書き込みステップと、
この事前書き込み後に前記選択された複数のメモリセルが所望の消去状態のしきい値分布上限値に達したか否かを確認するための確認読み出しを行う確認読み出しステップとを有し、
前記確認読み出しステップの読み出しデータに基づいて前記選択された複数のメモリセルのうち２以上の一部メモリセルのしきい値が前記しきい値分布上限値を達したことを判定するまで、前記事前書き込みステップと確認読み出しステップとを繰り返す
ことを特徴とする不揮発性半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＥＥＰＲＯＭやフラッシュメモリとして用いられる、電気的書き換え可能な不揮発性半導体記憶装置およびそのデータ消去方法に関する。
【背景技術】
【０００２】
フラッシュメモリのメモリセルとして、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとが積層形成されたＦＥＴＭＯＳ構造を有するものが知られている。このメモリセルは、浮遊ゲートに蓄えられた電荷量によって、データ“０”，“１”を記憶する。また、この様なメモリセルを複数個直列接続してＮＡＮＤ型セルを構成するものが知られている。ＮＡＮＤ型セルは、一端が第１の選択ゲートトランジスタを介してビット線に接続され、他端が第２の選択ゲートトランジスタを介して共通ソース線に接続される。ＮＡＮＤ型セル内の各メモリセルの制御ゲートは別々のワード線につながる。通常、ビット線と交差する方向に並ぶ複数個のＮＡＮＤ型セルについて、同じ行の制御ゲートが連続的に共通に配設され、これがワード線とされる。
【０００３】
ＮＡＮＤ型セルでのデータ書き込み及び消去は、メモリセルの浮遊ゲートに電子を注入し、あるいは浮遊ゲートの電子を放出する動作を利用する。データ書き込みは、選択されたワード線に２０Ｖ程度の書き込み電圧を印加し、非選択ワード線に中間電圧を与え、“０”，“１”データに応じて選択メモリセルのチャネル電位をコントロールする。“１”データ書き込みのときは、ビット線の０Ｖが選択メモリセルのチャネルまで転送されて、浮遊ゲートにトンネル電流により電子が注入されるようにする。これにより、選択メモリセルは、しきい値が正の状態となる。“０”データ書き込みのときは、ビット線を例えばＶCCとして、選択メモリセルのチャネル電位がトンネル注入が起こらない程度の中間電位となるように設定する。これにより、しきい値の低い負の状態に保たれる。
【０００４】
データ消去は、例えばメモリセルアレイ全体について、全てのワード線を０Ｖ、基板あるいはウェルに２０Ｖ程度の消去電圧を印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“０”状態に消去される。メモリセルアレイが複数ブロックある場合に、ブロック単位でデータ消去を行うこともある。この場合には、ブロック毎にウェルを形成して、選択ブロックについて上記条件を与え、非選択ブロックについてはワード線を全てフローティングとすればよい。
【０００５】
データ読み出しは、選択されたワード線に０Ｖ、残りのワード線にはデータ“０”，“１”に拘わらずメモリセルがオンする中間電圧を与えて、ＮＡＮＤ型セルが導通するか否かをビット線で検出することにより行われる。
【０００６】
この様なＮＡＮＤ型フラッシュメモリにおいて、“０”データ書き込み方式として、選択メモリセルのチャネル電位のみを容量結合を利用して十分に電位上昇させて、誤書き込みを防止する手法が知られている。
【０００７】
図２１は、この“０”データ書き込み方式での電位関係を、８個のメモリセルをＮＡＮＤ型セルとした例について示している。選択ワード線ＷＬ４には２０Ｖ、その両隣のワード線ＷＬ３及びＷＬ５には０Ｖ、残りのワード線には中間電圧１０Ｖを与え、またビット線ＢＬ、第１の選択ゲート線ＳＧ１及び共通ソース線ＳＲＣにはＶCC（例えば、３Ｖ）を与え、第２の選択ゲート線ＳＧ２には０Ｖを与える。
【０００８】
このとき、第１の選択ゲートトランジスタを介してＮＡＮＤ型セルのチャネルに転送される電位は、ＶCCより第１の選択ゲートトランジスタのしきい値分だけ下がった値であるが、ワード線ＷＬ１に中間電位が与えられて容量結合によりその直下のチャネル電位が僅かに上昇すると、第１の選択ゲートトランジスタはオフになる。例えば、制御ゲートからチャネルへの容量結合比が５０％とすれば、ワード線ＷＬ１，ＷＬ２の直下のチャネル電位は約５Ｖとなる。第２の選択ゲートトランジスタはオフであるから、ワード線ＷＬ６〜ＷＬ８の直下のメモリセルもチャネル電位約５Ｖとなる。これにより、０Ｖが与えられた二つのワード線ＷＬ３，ＷＬ５の直下のメモリセルは、データ“０”であってもそのしきい値が−５Ｖ以上であればオフになり、選択ワード線ＷＬ４の直下のチャネル電位は容量結合により約１０Ｖまで上昇する。この結果、選択ワード線ＷＬ４に接続されたメモリセルで電子注入が生じることなく、“０”データが書き込まれる。
【０００９】
この“０”データ書き込み方式では、上述の動作説明から明らかなように、消去状態のメモリセルのしきい値が−５Ｖ以上であることが必要である。過消去により、メモリセルのしきい値が−５Ｖ以下の深いＤタイプになると、“０”データ書き込み時に選択ワード線の両隣のワード線を０Ｖにしても、両隣のメモリセルをオフにできず、選択ワード線に接続されたメモリセルのチャネル電位を十分に上昇させることができなくなる。これは、誤書き込みの原因、具体的には浮遊ゲートに誤って電子注入が生じる原因となる。過消去は、データ消去を何回も行った場合や、消去電圧が高すぎる場合に生じる。
【００１０】
この様な過消去を防止するために、一括消去を行った後に、通常の書き込み条件より弱い書き込み条件で事前書き込み（soft-write）を行い、消去状態のメモリセルのしきい値を一定範囲に追い込む方式が考えられている。具体的には、消去状態のしきい値範囲を、０Ｖより低い浅いＤタイプとなる第１のしきい値Ｖth1 と、これより更に低い深いＤタイプとなる第２のしきい値Ｖth2 の間の範囲と定める。第２のしきい値Ｖth2 より更に負のしきい値状態は過消去である。但しこの事前書き込みにより、書き込みすぎると、消去データ“０”が“１”に化けてしまう。従って事前書き込みでの誤書き込みを防止することが必要である。
【００１１】
事前書き込みでの誤書き込みを防止するためには、図２２に示すように、事前書き込みを短い書き込みパルスで繰り返し行い（Ｓ21）、各書き込みパルス毎に確認読み出しを行って（Ｓ22）、消去ブロック内で１ビットでも規定のしきい値Ｖth1 に達したことを判定して（Ｓ23）、事前書き込みを終了する、というアルゴリズムが用いられる。これは、消去ブロック内のしきい値の分布を考慮して、１ビットでもＶth1 を超えれば、残りのメモリセルのしきい値は、Ｖth2 より高くなっているという仮定に基づいている。
【００１２】
一方、高密度のフラッシュメモリを実現する手法として、多値記憶方式がある。これは、メモリセルの浮遊ゲートの電荷蓄積量をコントロールして、ひとつのメモリセルに例えばデータ“０”，“１”，“２”，“３”の４値データを記憶しようというものである。この方式では例えば、メモリセルの浮遊ゲートの電荷蓄積量がゼロの状態を中性状態として、この中性状態より正の電荷を蓄積した状態を消去状態（データ“０”）とし、これより負の電荷量を蓄積した状態を、電荷量に応じて段階的に分けて、データ“１”，“２”，“３”とする。これらの多値データの書き込みは、例えば、通常の二値データ書き込みの場合と同様の電圧関係で書き込み時間をコントロールすることにより可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した事前書き込みでの誤書き込み防止の手法では、消去ブロック内に１ビットだけ書き込みがなされ易い特異的なビットがあった場合、この特異ビットが規定のしきい値Ｖth1 に達して、他の多くのビットが未だ過消去の状態にあるにもかかわらず、事前書き込みが終了してしまうといった難点がある。これは特に、ＮＡＮＤ型セルで上述した選択メモリセルの両隣のメモリセルのワード線を０Ｖとして、“０”書き込みを行う方式の場合には不都合である。
【００１４】
また、多値データ記憶を行うには、メモリセルの蓄積電荷量を多段階に制御しなければならず、この場合消去状態のメモリセルのしきい値を確実に一定範囲に追い込むことが重要であるが、上述した従来の事前書き込みアルゴリズムでは消去状態のしきい値追い込みが難しい。
【００１５】
この発明は、この様な事情を考慮してなされたもので、一括消去後に過消去状態を残さず、メモリセルを所望のしきい値範囲の消去状態に追い込んで誤動作を防止するようにした不揮発性半導体記憶装置およびデータ消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
この発明に係る不揮発性半導体記憶装置は、それぞれ制御ゲートを有する電気的書き換え可能な不揮発性半導体メモリセルをマトリクス配列して構成されかつ、複数個ずつのメモリセルが直列接続されてＮＡＮＤ型セルを構成するメモリセルアレイと、このメモリセルアレイ内の選択された複数のメモリセルに消去電圧を印加してデータ一括消去を行う消去手段と、この消去手段によりデータが消去された前記選択された複数のメモリセルに、データ書き込みに先立ってそれらの過消去状態を解消するための事前書き込みを行う事前書き込み手段と、この事前書き込み手段による事前書き込み後に前記選択された複数のメモリセルが所望の消去状態のしきい値分布上限値に達したか否かを確認するための確認読み出し手段と、この確認読み出し手段の出力に基づいて前記選択された複数のメモリセルのうち２以上の一部メモリセルのしきい値が前記しきい値分布上限値に達したことを判定して事前書き込み動作を終了する消去状態判定手段とを有することを特徴としている。
【００１７】
具体的に消去状態判定手段は、例えば、メモリセルアレイの複数のデータ入出力線をｍ個のユニット（但し、ｍ≧２）に分けて、各ユニット毎の確認読み出し出力について消去状態の判定を行うもので、各ユニット毎にそれぞれひとつのメモリセルのしきい値が所定のしきい値に達したことを判定して前記事前書き込み手段による事前書込動作を終了するものとする。
【００１８】
あるいはまた、消去状態判定手段は、メモリセルアレイの複数のワード線をｎ個のユニット（但し、ｎ≧２）に分けて、各ユニット毎の確認読み出し出力について消去状態の判定を行うもので、各ユニット毎にそれぞれひとつのメモリセルのしきい値が前記所定のしきい値に達したことを判定して前記事前書き込み手段による事前書込動作を終了するものとする。
【００１９】
この発明において好ましくは、前記メモリセルアレイ内の不揮発性メモリセルは複数個ずつ直列接続されてＮＡＮＤ型セルを構成し、前記書き込み手段は、前記ＮＡＮＤ型セル内の選択されたメモリセルの両隣のメモリセルの制御ゲートに前記書き込み電圧より低い第１の電圧を印加し、残りのメモリセルの制御ゲートに前記書き込み電圧と第１の電圧の中間の第２の電圧を印加してデータ書き込みを行うものとする。
【００２０】
この発明においてはまた、前記確認読み出し手段による読み出し結果を記憶するデータ記憶手段を備え、前記消去状態判定手段は、前記データ記憶手段の記憶データをスキャンしながら前記しきい値に達したメモリセルの数をカウントするスキャン判定手段を有するものとし、更に前記事前書き込み手段による事前書き込み動作と、前記確認読み出し手段による確認読み出し動作と、前記スキャン判定手段によるメモリセル数のカウント動作を繰り返し、前記しきい値に達したメモリセル数が２以上であることを検出して事前書き込み動作を終了する制御手段を更に備える。
【００２１】
更に好ましくは、前記制御手段は、事前書き込み動作を終了した後、更に、ＮＡＮＤ型セルのワード線に確認読み出しのマージン電圧を与えた確認読み出し動作と、前記スキャン判定によるメモリセル数のカウント動作を行って、全てのメモリセルが前記しきい値より高い規定のしきい値以下の消去状態にあることを検出して事前書込動作を終了するようにする。
【００２２】
この発明に係る不揮発性半導体記憶装置のデータ消去方法は、それぞれ制御ゲートを有する電気的書き換え可能な不揮発性半導体メモリセルをマトリクス配列して構成されかつ、複数個ずつのメモリセルが直列接続されてＮＡＮＤ型セルを構成するメモリセルアレイを有する不揮発性半導体記憶装置のデータ消去方法であって、前記メモリセルアレイ内の選択された複数のメモリセルに消去電圧を印加してデータ一括消去を行う消去ステップと、データが消去された前記選択された複数のメモリセルに、データ書き込みに先立ってそれらの過消去状態を解消するための事前書き込みを行う事前書き込みステップと、この事前書き込み後に前記選択された複数のメモリセルが所望の消去状態のしきい値分布上限値に達したか否かを確認するための確認読み出しを行う確認読み出しステップとを有し、前記確認読み出しステップの読み出しデータに基づいて前記選択された複数のメモリセルのうち２以上の一部メモリセルのしきい値が前記しきい値分布上限値を達したことを判定するまで、前記事前書き込みステップと確認読み出しステップとを繰り返すことを特徴としている。
【発明の効果】
【００２３】
この発明においては、一括消去後の事前書き込みにおいて、複数のメモリセルが規定のしきい値に達したことを判定するまで、事前書き込みを続ける。従って、書き込まれ易い特異のメモリセルがひとつだけあって、他の多くのメモリセルが過消去の状態のまま事前書き込みが終了することはなくなる。即ち、しきい値分布がある範囲に固まっている特異でないメモリセル群の少なくとも先頭が規定のしきい値に達したことを判定して事前書き込みを終了することになるから、特異な書き込まれ易いメモリセルを除けば、消去ブロック内のメモリセルを一定のしきい値範囲の消去状態に追い込むことが可能になる。これにより、多くのメモリセルが過消去のまま取り残されて、その後の誤動作の原因となるといった事態を防止することができる。
この発明は特に、ＮＡＮＤ型セルを用いたフラッシュメモリにおいて、ＮＡＮＤ型セル内の選択されたメモリセルの両隣のメモリセルの制御ゲートに低い電圧例えば０Ｖを印加し、残りのメモリセルの制御ゲートに中間電圧を印加して“０”データ書き込みを行う方式を用いる場合に、有効である。この書き込み方式では、もし選択メモリセルの両隣のメモリセルが過消去状態にあると、選択メモリセルのチャネルのみをフローティングにして選択ワード線との容量結合により電位制御することができず、誤書き込みが生じるおそれがあるからである。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照してこの発明の実施例を説明する。図１は、この発明の一実施例における４値記憶式ＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１は、詳細は後述するが、複数のビット線と複数のワード線と共通ソース線を含み、電気的にデータの書き換えが可能なＮＡＮＤ型セルがマトリクス状に配置されている。ここでメモリセルアレイ１は通常、複数ブロックのメモリセルアレイの集合である。メモリセルアレイ１に対して、ビット線を制御するためのビット線制御回路２とワード線制御回路６が設けられる。
【００２５】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２は、後述するように複数のデータ記憶回路を含み、カラムデコーダ３によって選択されたデータ記憶回路によって読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、カラムデコーダ３によって選択されたデータ記憶回路によって読み出されたメモリセルのデータは、カラムアドレスをスキャンしていくことにより、カラムスキャン判定回路９にフェイルビット数としてカウントされる。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に初期的な制御データとして入力される。
【００２６】
ワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、読み出し，書き込みあるいは消去に必要な電圧を与える。メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、およびワード線制御回路６は、制御信号および制御電圧発生回路７によって制御される。制御信号および制御電圧発生回路７は、外部から制御信号入力端子８に入力される制御信号によって制御されて、メモリセルアレイ１の一括消去後のメモリセルの消去状態を一定のしきい値範囲に追い込むための事前書き込み動作制御等を行うために用いられる。
【００２７】
図１の各部の詳細な説明を行う前に、実施例における一括消去後の事前書き込みと確認読み出し動作の概略を説明する。図２は、ブロック消去後の事前書き込みのフローを、従来の図２２と対応させて示している。この実施例では、短パルスの事前書き込みパルスを用いて弱い事前書き込みを行い（Ｓ11）、確認読み出しを行ってしきい値が規定値に達しているか否かをモニターし（Ｓ12）、複数ビットＮ（≧２）が規定のしきい値に達しているか否かを判定して（Ｓ13）、Ｎビットに達していない場合にはステップアップして（Ｓ14）、同様の事前書き込みと確認読み出しを繰り返す。しきい値が規定値に達したものがＮビット以上であることが判定されたときに、事前書き込みを終了する。
【００２８】
例えば、一括消去後のメモリセルアレイ内のしきい値分布が、図３（ａ）の様なものであったとする。負であるが浅いＤタイプである第１のしきい値Ｖth1 は、確認読み出しでの判定に用いられるものであり、これより深いＤタイプとなる第２のしきい値Ｖth2 は、これ以上が過消去であることを示す。図３（ｂ）は、事前書き込みによって、しきい値分布の固まりから外れた特異ビットが第１のしきい値Ｖth1 を超えた状態を示している。従来方式では、この状態で事前読み出しを終了することになる。これでは未だ多くのビットが第２のしきい値Ｖth2 より低い過消去の状態にある。この実施例では、この様な特異な１ビットがあっても事前読み出しを終了せず、少なくとも２個のメモリセルが第１のしきい値Ｖth1 に達したことを検出して、初めて事前書き込みを終了する。
【００２９】
これによって、図３（ｃ）に示すように、しきい値分布の固まりを第１のしきい値Ｖth1 と第２のしきい値Ｖth2 の間に追い込むことが可能になる。このとき特異ビットは、図３（ｃ）に示すように、許容されるしきい値範囲から外れて例えば正の状態、即ち“１”データに化ける可能性がある。しかし、この様な特異ビットの誤書き込みは、読み出し時にエラー・コード訂正（ＥＣＣ）回路で容易に補正することができるので、問題はない。
【００３０】
Ｎ個のメモリセルが規定のしきい値に達していることをモニターする具体的な手法としては、メモリセルアレイ１をビット線によって（実際にはビット線がつながる入出力線によって）ｎ（≧２）ユニットに分割して、各ユニット毎に確認読み出し出力の判定を行う方法と、ワード線によってｍ（≧２）ユニットに分割して同様に各ユニット毎に確認読み出し出力の判定を行う方法とが考えられる。
【００３１】
前者の方法では例えば、図４（ａ），（ｂ）に示すように、偶数番目のビット線ＢＬ０，ＢＬ２，…により選ばれる第１ユニットと、奇数番目のビット線ＢＬ１，ＢＬ３，…により選ばれる第２ユニットに分割する。後者の方法では例えば、図５に示すように、４ＮＡＮＤの場合を例にとると、４本のワード線ＷＬ１〜ＷＬ４で決まるＮＡＮＤ型セルブロック毎に第１ユニット、第２ユニットというように分ける。
【００３２】
そして、図４あるいは図５いずれの分割の場合も、一括消去後、事前書き込みと確認読み出しを行って、第１ユニットについて消去状態判定を行い、１ビットでも規定のしきい値Ｖth1 に達したら、フラグを立てる。次に第２ユニットに同様の消去状態判定を行って、１ビットでも規定のしきい値Ｖth1 に達したら、フラグを立てる。２回のフラグが立ったことを判定して、事前書き込みを終了する。
【００３３】
以下には、図１の各部を更に具体的に説明しながら、データ入出力線のスキャン（カラムスキャン）によって消去状態のメモリセルのしきい値を所定範囲に追い込む実施例を説明する。
【００３４】
図６は、メモリセルアレイ１及びビット線制御回路２の構成を示している。この例では、メモリセルＭが４個直列接続されてＮＡＮＤ型セルを構成し、ＮＡＮＤ型セルの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端が選択ゲートトランジスタＳ２を介して共通ソース線ＳＲＣに接続される。メモリセルＭの制御ゲート電極はワード線ＷＬに接続され、２つの選択トランジスタＳ１，Ｓ２はそれぞれ選択ゲート線ＳＧ１、ＳＧ２に接続される。１本のワード線ＷＬを共有するメモリセルＭはページと言う単位を形成し、４ページで１ブロックを構成する。ここでは、２ブロック分が示されているが、任意の整数、例えば１０２４ブロックなどでもよい。ビット線ＢＬはＢＬ０〜ＢＬ２０４７の２０４８本が示されているが、他の任意の整数、例えば４０９６本などでもよい。データ入出力線Ｉ／Ｏの構成は、１例としてＩ／Ｏ０〜７の場合を示している。
【００３５】
ビット線制御回路２は、複数のデータ記憶回路２１を含む。ここでは、２本のビット線ＢＬに対して１つのデータ記憶回路２１が設けられているが、任意の整数本、例えば１本や４本や６本や９本などでもよい。カラム選択信号ＣＳＬはカラムデコーダ３の出力信号で、例えば、ビット線ＢＬ０とＢＬ１に接続されるデータ記憶回路２１はＣＳＬ０とＣＳＬ１によって選択され、読み出され記憶されているメモリセルのデータはデータ入出力バッファ４に出力される。また、例えばＣＳＬ２とＣＳＬ３によって選択された、ビット線ＢＬ２とＢＬ３に接続されるデータ記憶回路２１に、データ入出力バッファ４から、制御データが初期的に転送される。データ記憶回路２１は、読み出しの際、どちらか一方のビット線に接続されるメモリセルのデータを読み出す。また、書き込みの際、どちらか一方のビット線に接続されるメモリセルに、記憶している制御データに従って書き込み制御電圧を印加する。また、書き込み状態検出の際、どちらか一方のビット線に接続されるメモリセルの書き込み状態を検出する。
【００３６】
図７（ａ）（ｂ）は、メモリセルＭと選択ゲートトランジスタＳの構成を示している。ｐ型の半導体基板７１（あるいはｐ型ウェル）の表面にソース、ドレインとなるｎ型拡散層７２が形成される。メモリセルＭでは、半導体基板７１（あるいはｐ型ウェル）上に絶縁膜７３を介して浮遊ゲート７４、さらにその上に絶縁膜７５を介してワード線ＷＬとなる制御ゲート７６が形成される。選択トランジスタＳでは、半導体基板７１（あるいはｐ型ウェル）上に絶縁膜７７を介して選択ゲート線ＳＧとなるゲート電極７８が形成される。
【００３７】
メモリセルＭの制御ゲート７６にしきい値以上の電圧を印加すると、浮遊ゲート７３下にチャネルが形成される。例えば、制御ゲート７６と浮遊ゲート７５間の容量が１ｆＦ、浮遊ゲート７５とチャネルの容量が１ｆＦ、チャネルと基板７１間の容量が０．２５ｆＦ、ｎ型拡散層７２と基板７１間の容量が計０．２５ｆＦとする。このとき、制御ゲート７６とチャネル／ｎ型拡散層７２の容量結合比は５０％である。チャネルとｎ型拡散層７２が浮遊状態の時、制御ゲート７６が１Ｖ上昇すると、チャネルあるいはｎ型拡散層７２の電位は０．５Ｖ上昇する。
【００３８】
図８は、ひとつのＮＡＮＤ型セルの構造を示している。メモリセルＭは、隣接するもの同士でソース，ドレインを共有する形で４つが直列接続され、一端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＲＣに接続される。他端はゲート選択トランジスタＳ１を介してビット線ＢＬに接続される。
【００３９】
データ消去時は、基板（ｐ型ウェル）７１の電圧Ｖｓｕｂを消去電圧Ｖera ＝２０Ｖにする。また、選択ゲート線ＳＧ１とＳＧ２、ソース線ＳＲＣ、ビット線ＢＬも２０Ｖにする。消去するブロックのワード線ＷＬ１〜ＷＬ４を０Ｖにすると、電子が浮遊ゲートから放出されしきい値が負になる（データ”０”の状態）。消去しないブロックのワード線ＷＬ１〜ＷＬ４を２０Ｖにすると、電子は浮遊ゲートから放出されない。
【００４０】
データ書き込み時は、選択されたブロックの選択されたワード線、例えばＷＬ２に書き込み電圧Ｖpgm ＝２０Ｖが印加される。選択されたワード線ＷＬ２の両隣の非選択ワード線ＷＬ１、ＷＬ３には０Ｖが与えられる。残りの非選択ワード線ＷＬ４には１１Ｖが与えられる。また、一方の選択ゲート線ＳＧ１には電源電圧ＶCCが与えられ、他方の選択ゲート線ＳＧ２は０Ｖとする。非選択ブロックについては、全ワード線ＷＬと全選択ゲートＳＧを０Ｖとする。データ書き込みは、ワード線ＷＬ４に繋がるメモリセルからワード線ＷＬ１に繋がるメモリセルへと順に行われる。
【００４１】
図６あるいは図８の例では、４つのメモリセルでＮＡＮＤ型メモリセルユニットを構成しているが、例えば、１６個のメモリセルで構成してもよい。この場合、例えばビット線側から４つ目のメモリセルが書き込み時に選択されると、その制御ゲートに繋がるワード線に書き込み電圧２０Ｖが与えられる。ビット線側から３番目と５番目の両隣のメモリセルの制御ゲートに繋がる２本のワード線には０Ｖが与えられる。残りの１３個のメモリセルの制御ゲートに繋がる１３本のワード線には１１Ｖが与えられる。
【００４２】
ビット線側から２番目のメモリセルが書き込み時に選択されると、その制御ゲートに繋がるワード線に書き込み電圧２０Ｖが与えられる。ビット線側から１番目と３番目の両隣のメモリセルの制御ゲートに繋がる２本のワード線には０Ｖが与えられる。残りの１３個のメモリセルの制御ゲートに繋がる１３本のワード線には１１Ｖが与えられる。
【００４３】
ビット線側から１つ目のメモリセルが書き込み時に選択されると、その制御ゲートに繋がるワード線に書き込み電圧２０Ｖが与えられる。ビット線側から２番目の隣のメモリセルの制御ゲートに繋がるワード線には０Ｖが与えられる。残りの１４個のメモリセルの制御ゲートに繋がる１４本のワード線には１１Ｖが与えられる。
【００４４】
データ書き込み時、ビット線にはデータに応じた電圧が与えられる。例えば２値データの“１”又は、４値記憶の場合のデータ”１”、”２”、”３”を書き込むときは、ビット線ＢＬを０Ｖの書き込み制御電圧にする。ワード線ＷＬ４からＷＬ１の順に選択されるので、選択されたメモリセルよりビット線側のメモリセルは消去状態であって、そのワード線が０Ｖにされていてもビット線の０Ｖの書き込み制御電圧は選択されたメモリセルに転送される。これによって、選択メモリセルでは浮遊ゲートに電子が注入されしきい値が正になる。
【００４５】
データ”０”を書き込む場合は、ビット線ＢＬを電源電圧ＶCCの書き込み制御電圧にする。選択ゲートＳＧ１がＶCCであるので、メモリセルのチャネルに転送される電圧は、ＶCC−Ｖth（Ｖthは選択ゲートトランジスタのしきい値）である。ワード線には正電圧が与えられるから、容量結合によりチャネル電位が上昇すると、ビット線側の選択ゲートトランジスタＳ１はオフになる。これによりメモリセルのチャネルとｎ型拡散層７２は浮遊状態となる。そして、ワード線に書き込み電圧２０Ｖが与えられた選択メモリセルのチャネルおよびワード線に１０Ｖが与えられた非選択メモリセルのチャネルは上昇して、ワード線に０Ｖが与えられている選択されたメモリセルの両隣のメモリセルは非導通となる。よって、選択されたメモリセルのチャネル電位は、書き込み電圧２０Ｖによって、容量結合比が５０％として、約１０Ｖまで上昇する。この場合、選択されたメモリセルの制御ゲートとチャネルの電位差が小さいので、浮遊ゲートには電子が注入されず、データ”０”書き込みが行える。選択されたメモリセルの両隣のメモリセルのしきい値が過度に負のほうに深いと、書き込み時にその制御ゲートに０Ｖを与えても非導通にならない。このため、後に詳しく説明するように消去後に事前書き込みを行って、メモリセルのしきい値を制御する。
【００４６】
図９は、図６に示すデータ記憶回路２１のより具体的な構成例を示している。クロック同期式インバータＣＩ１とＣＩ２、及びＮＭＯＳトランジスタＱｎ３、Ｑｎ４、Ｑｎ５の部分は第１のサブデータ回路９１を構成する。クロック同期式インバータＣＩ３とＣＩ４、及びＮＭＯＳトランジスタＱｎ１０、Ｑｎ１１、Ｑｎ１２の部分は、第２のサブデータ回路９２を構成する。第１及び第２のサブデータ回路９１，９２は、ビット線ＢＬｉ，ＢＬｉ＋１を介して転送される読み出しデータを検出して一時記憶するセンスアンプ兼ラッチ回路であり、またデータ入出力線ＩＯＬ，ＩＯＵからの書き込みデータを一時記憶するラッチ回路である。第１，第２のサブデータ回路９１，９２内のノードＮａｉ，Ｎａｉ＋１が“Ｈ”レベルである状態は、“１”データを記憶している状態であり、“Ｌ”レベルの状態は、“０”データを記憶している状態である。
【００４７】
ＰＭＯＳトランジスタＱｐ１およびＱｐ２は、信号ＰＲＳＴＢ１およびＰＲＳＴＢ２が”Ｌ”のときにオンして、第１および第２のサブデータ回路９１，９２に”０”データを設定するためのものである。
【００４８】
ＮＭＯＳトランジスタＱｎ１およびＱｎ８は第１および第２のサブデータ回路９１，９２とデータ入出力線ＩＯＬ、ＩＯＵを電気的に接続するためのものである。それぞれのゲート電極には、カラムデコーダ３からのカラム選択信号ＣＳＬｉおよびＣＳＬｉ＋１がそれぞれ与えられる。例えば、ＣＳＬｉが“Ｈ”になると、ビット線ＢＬｉとＢＬｉ＋１に設けられたデータ記憶回路２１の第１のサブデータ回路９１とデータ入出力線ＩＯＬが電気的に接続される。データ入出力線ＩＯＬ、ＩＯＵはデータ入出力バッファ４に接続されていて、この第１あるいは第２のサブデータ回路９１，９２にサブデータを設定することができる。あるいは、この第１あるいは第２のサブデータ回路９１，９２に保持された読み出しデータをデータ入出力バッファ４に出力することができる。
【００４９】
ＮＭＯＳトランジスタＱｎ２およびＱｎ９は、図６に示す全てのデータ記憶回路２１に設けられて、第１のサブデータ回路９１および第２のサブデータ回路９２のデータが全て”０”か否かを検出する。データ記憶回路２１はこの例では２１１２個あるので、それぞれ２１１２個の第１及び第２のサブデータ回路９１，９２でデータが全て”０”であれば、共通信号線ＰＴと接地線が非導通となって検出される。
【００５０】
ＮＭＯＳトランジスタＱｎ６およびＱｎ７は、第１のサブデータ回路９１に記憶されているデータに応じて、ビット線ＢＬの電圧を下げるためのものである。同様に、ＮＭＯＳトランジスタＱｎ１３およびＱｎ１４は、第２のサブデータ回路９２に記憶されているデータに応じて、ビット線ＢＬの電圧を下げるためのものである。ＮＭＯＳトランジスタＱｎ１５は、ビット線ＢＬを充電するためのものである。
【００５１】
ＮＭＯＳトランジスタＱｎ１６およびＱｎ１８は、第１および第２のサブデータ回路９１，９２とビット線ＢＬｉあるいはＢＬｉ＋１の電気的接続を制御する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が“Ｌ”であれば、第１および第２のサブデータ回路９１，９２とビット線ＢＬｉが電気的に接続される。信号ＢＬＣ１が“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１および第２のサブデータ回路９１，９２とビット線ＢＬｉ＋１が電気的に接続される。
【００５２】
ＮＭＯＳトランジスタＱｎ１７およびＱｎ１９は、それぞれ制御信号ＰＲＥ１，ＰＲＥ２により制御されて、ビット線ＢＬｉ，ＢＬｉ＋１を電圧ＶＢＬ１，ＶＢＬ２に充電するためのものである。
【００５３】
クロック同期式インバータＣＩの具体的な構成は、図１０に示されている。ＮＭＯＳトランジスタＱｎ２０とＰＭＯＳトランジスタＱｐ４で構成されるインバータ回路の入力端子がＩＮで出力端子ＯＵＴである。このインバータ回路を信号ＣＫとその反転信号ＣＫＢによって活性化したり非活性化するためＮＭＯＳトランジスタＱｎ２１とＰＭＯＳトランジスタＱｐ３が設けられている。信号ＣＫが“Ｈ”、ＣＫＢが“Ｌ”で活性化され、信号ＣＫが“Ｌ”、ＣＫＢが“Ｈ”で非活性化される。
【００５４】
信号ＳＥＮ１、ＬＡＴ１、ＳＥＮ２、ＬＡＴ２、ＰＲＯ１、ＰＲＯ２、ＢＬＣ１、ＢＬＣ２、ＰＲＥ１、ＰＲＥ２、ＶＲＦＹ１、ＶＲＦＹ２、ＶＲＦＹ３、ＰＲＯ１０、ＰＲＳＴＢ１、ＰＲＳＴＢ２、ＢＩＡＳ、電圧ＶＢＬ１、ＶＢＬ２、ＶＲＥＧは、制御信号および制御電圧発生回路７の出力信号で、図６に示す全てのデータ記憶回路２１に共通である。信号ＰＴも制御信号および制御電圧発生回路７に入力される。電圧ＶCCは電源電圧で例えば３Ｖである。
【００５５】
第１及び第２のサブデータ回路９１，９２では、信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”となってビット線ＢＬの電圧レベルがクロック同期式インバータＣＩ１あるいはＣＩ３でセンスされる。また、確認読み出し動作の場合、保持されているサブデータに応じて、ビット線ＢＬの電圧レベルがＮＭＯＳトランジスタＱｎ４、５あるいはＱｎ１１、１２によって調整される。第１のサブデータ回路９１に着目して説明すれば、制御信号ＶＲＦＴ１が確認読み出しのための制御信号であり、保持されているサブデータが“０”であり且つ、制御信号ＶＲＦＴ１が“Ｈ”になったとき、ＮＭＯＳトランジスタＱｎ４，Ｑｎ５がオンになって、ビット線ＢＬｉに“Ｈ”が与えられる。このときビット線ＢＬｉが“Ｈ”のままであれば、次に信号ＰＲＯ１を“Ｈ”とすることにより、ビット線ＢＬｉの”Ｈ”レベルがクロック同期式インバータＣＩ１あるいはＣＩ３の入力端子に転送されて、ノードＮａｉが“Ｌ”、即ちもとの“０”が記憶される。ビット線ＢＬｉが“Ｌ”になると、“０”のサブデータは“１”に変更される。もともと記憶されているサブデータが“１”の場合は、ＮＭＯＳトランジスタＱｎ５がオフであり、確認読み出し動作でビット線ＢＬｉのレベル調整は行われない。第２のサブデータ回路９２についても同様の動作が行われる。
【００５６】
図１１は、ワード線制御回路６の具体的な構成の１部を示している。図６に示されるブロックごとに図１１に示される回路が設けられる。信号Ｐｉ（ｉ＝０〜Ｎｐ）、Ｑｉ（ｉ＝０〜Ｎｑ）、Ｒｉ（ｉ＝０〜Ｎｒ）はブロックアドレス信号である。例えば、Ｎｐ＝７、Ｎｑ＝７、Ｎｒ＝１５で、Ｎｐ×Ｎｑ×Ｎｒ＝１０２４ブロックが選択可能である。それぞれ信号Ｐｉ，Ｑｉ，Ｒｉが入る直列接続されたＮＭＯＳトランジスタＱｎ２５，Ｑｎ２６，Ｑｎ２７と、並列接続されたＰＭＯＳトランジスタＱｐ５，Ｑｐ６，Ｑｐ６の部分は、ブロック選択デコーダを構成するＮＡＮＤゲート１１０である。アドレス信号Ｐｉ、Ｑｉ、Ｒｉの組み合わせが全て“Ｈ”になると、ＮＡＮＤゲート１１０の出力は“Ｌ”となって、このブロックが選択される。フューズＦ１は、ブロックが不良の場合に切断される。フューズＦ１が切断されると、ＮＡＮＤゲート１１０は入力に拘わらず、“Ｈ”出力を出す。このとき、インバータＩ２の出力でＰＭＯＳトランジスタＱｐ８がオンとなり、ＮＡＮＤゲート１１０の出力“Ｈ”状態が固定される。
【００５７】
このブロックが選択されると、ＤタイプＮＭＯＳトランジスタＱｎｄ１を介して、ノードＮ１１に“Ｈ”が転送される。このノードＮ１１で駆動されるＮＭＯＳトランジスタＱｎ２８〜３１は、選択ゲート線ＳＧ１，ＳＧ２及びワード線ＷＬ１〜ＷＬ４を駆動するための駆動トランジスタであり、これらの駆動トランジスタを介して信号ＳＧＤ１、ＷＬＤ１〜４、ＳＧＤ２がそれぞれ選択ゲート線ＳＧ１、ワード線ＷＬ１〜４、選択ゲート線ＳＧ２に転送される。このブロックが選択されていない場合、信号ＷＬＧＮＤＢが”Ｌ”であれば、ＮＯＲゲートＧ２の出力が”Ｈ”となり、ＮＭＯＳトランジスタＱｎ３２〜３４が導通して、選択ゲート線ＳＧ１とワード線ＷＬ１〜４は接地される。
【００５８】
ＮＭＯＳトランジスタＱｎ２２〜２４、キャパシタＣ１、Ｃ２、インバータＩ１、ＮＡＮＤゲートＧ１の部分は、電圧ＶＰＰＲＷをノードＮ１１に転送するためのスイッチ回路１１３を構成している。ＶＰＰＲＷ端子には実際には、図示しない高電圧発生回路とスイッチ回路を介して、高電圧又はＶCCが与えられる。ブロックが選択されて、ノードＮ１１に“Ｈ”が転送されると、ＮＭＯＳトランジスタＱｎ２２がオンして、電圧ＶＰＰＲＷはこのＮＭＯＳトランジスタＱｎ２２及びダイオード接続されたＮＭＯＳトランジスタＱｎ２３を通してノードＮ１１に転送される。このとき、ＮＡＮＤゲートＧ１から得られる交流信号ＯＳＣにより、キャパシタＣ１とＮＭＯＳトランジスタＱｎ２２及びＱＮ２３によるチャージポンピングが行われる。
【００５９】
このチャージポンピング作用の結果、ＮＭＯＳトランジスタＱｎ２２及びＱｎ２３のしきい値分の電圧降下を伴うことなく、電圧ＶＰＰＲＷがノードＮ１１に転送される。インバータ１１１及びキャパシタＣ２は、上のキャパシタＣ１によるポンピングと逆相のポンピングを行っている。以上のポンピング作用により、実際にはノードＮ１１には、ＶＰＰＲＷより僅かに高い電圧ＶＰＰＲＷ＋αが与えられる。
【００６０】
ＮＭＯＳトランジスタＱｎ２４は、ノードＮ１１が高くなりすぎるのを防止するために設けられている。即ち、ＮＭＯＳトランジスタＱｎ２４のしきい値をＶthとして、ノードＮ１１の電位は、ＶＰＰＲＷ＋Ｖth以下に抑えられる。
【００６１】
スイッチ回路１１３によりノードＮ１１に電圧ＶＰＰＲＷを転送する場合、信号ＢＷＬＨＢを０Ｖにし、ＤタイプＮＭＯＳトランジスタＱｎｄ１をオフにする。これにより、ノードＮ１１に与えられる電圧ＶＰＰＲＷがノードＮ１２側には転送されなくなる。
【００６２】
信号ＯＳＣ、ＢＷＬＨＢ、ＷＬＧＮＤＢ、ＳＧＤ１、ＷＬＤ１〜４、ＳＧＤ２、電圧ＶＰＰＲＷは、制御信号および制御電圧発生回路７の出力信号で、各ブロックのワード線制御回路全てに共通である。
【００６３】
図１２は、消去動作を示している。消去は選択されたブロックの全てのメモリセルに対して同時に行われる。信号ＢＬＣ１とＢＬＣ２は０Ｖ、電圧ＶＢＬ１とＶＢＬ２は０Ｖとして、データ記憶回路２１はビット線から切り離された状態に保たれる。タイミングｔ１１で、選択されたブロックアドレス信号Ｐｉ、Ｑｉ、Ｒｉが０ＶからＶCCになって、信号ＷＬＧＮＤＢが０ＶからＶCCとなる。信号ＢＷＬＨＢはＶCC、信号ＯＳＣは０Ｖであり、スイッチ回路１１３のチャージポンプ作用は働かない。またこのとき、ＶＰＰＲＷ＝ＶCCである。
【００６４】
選択されたブロックでは、ＮＡＮＤゲート１１０の出力によりノードＮ１１が“Ｈ”になり、これによりスイッチ回路１１３からはＶＰＰＲＷ＝ＶCCがノードＮ１１に与えられて、ＮＭＯＳトランジスタＱｎ２８〜３１のゲートはＶCCになる。また、選択されたブロックのＮＭＯＳトランジスタＱｎ３２〜３４のゲートは０Ｖで非導通である。
【００６５】
非選択ブロックでは、ＮＭＯＳトランジスタＱｎ２８〜３１がオン、ＮＭＯＳトランジスタＱｎ３２〜３４がオンである。信号ＳＧＤ１はＶCC、ＷＬＤ１〜４は０Ｖである。信号ＳＧＤ２は０ＶからＶCCとなる。共通ソース線ＳＲＣは浮遊状態にされる。信号ＰＲＥ１とＰＲＥ２がＶCCから０Ｖにされて、全ビット線ＢＬも浮遊状態にされる。メモリセルアレイ１が形成されているｐ型ウェル７１は、信号Ｃｅｌｌ−Ｗｅｌｌにより０Ｖから消去電圧Ｖｅｒａとなる。これにより、共通ソース線ＳＲＣとビット線ＢＬの電位もほぼ消去電圧Ｖｅｒａとなる。メモリセルアレイ１中の全選択ゲート線ＳＧ１とＳＧ２は、ｐ型ウェル７１との容量結合によって消去電圧Ｖｅｒａとなる。また、非選択のブロックのワード線ＷＬ１〜４も、ｐ型ウェル７１との容量結合によって消去電圧Ｖｅｒａとなる。選択されたブロックのワード線ＷＬ１〜４は、０Ｖであるから、選択されたブロックのメモリセルでは、ｐ型ウェル７１と制御ゲート７６間に消去電圧がかかり、データ消去される。非選択ブロックのメモリセルでは、ｐ型ウェル７１も制御ゲート７６も消去電圧となり、消去されない。
【００６６】
タイミングｔ１２で消去動作は終了し、共通ソース線ＳＲＣが浮遊状態から０Ｖに、信号ＰＲＥ１とＰＲＥ２が０ＶからＶCCとなってビット線ＢＬが０Ｖに、信号Ｃｅｌｌ−Ｗｅｌｌが消去電圧Ｖｅｒａから０Ｖになる。このため、全ワード線ＷＬは０Ｖにもどり、非選択ブロックの選択ゲート線ＳＧ１とＳＧ２も０Ｖにもどる。選択されたブロックの選択ゲート線ＳＧ１とＳＧ２はＶCCとなる。
【００６７】
その後タイミングｔ１３で信号ＷＬＧＮＤＢがＶCCから０Ｖにもどり、信号ＳＧＤ２がＶCCから０Ｖにもどって、選択されたブロックのＳＧ２は０Ｖにリセットされる。
【００６８】
最後に、タイミングｔ１４で、選択されていたブロックアドレス信号Ｐｉ、Ｑｉ、ＲｉがＶCCから０Ｖとなって、選択されたブロックのＮＭＯＳトランジスタＱｎ２８〜３１のゲートは０Ｖにリセットされる。また、選択されたブロックのＮＭＯＳトランジスタＱｎ３２〜３４のゲートはＶCCに戻され、導通する。これで非選択状態にもどり、選択ゲート線ＳＧ１が０Ｖにもどる。
【００６９】
図１３は、消去後に行われる事前書き込み動作を示している。事前書き込みは選択されたブロックの全てのメモリセルに対して同時に行われる。信号ＢＬＣ１とＢＬＣ２、電圧ＶＢＬ１とＶＢＬ２は０Ｖのままで、信号ＰＲＥ１とＰＲＥ２はＶCCＫままである。よって、全ビット線ＢＬは０Ｖとされる。タイミングｔ２１で選択されたブロックアドレス信号Ｐｉ、Ｑｉ、Ｒｉが０ＶからＶCCとなって、信号ＢＷＬＨＢがＶCCから０Ｖになり、信号ＯＳＣがスイッチ回路１１３に供給されて、図示しない高電圧発生回路から得られたＶＰＰＲＷ＝Ｖｓｐｇｍなる事前書き込み電圧がノードＮ１１に転送される。この事前書き込み電圧がＮＭＯＳトランジスタＱｎ２８〜３１のゲートに与えられる。信号ＷＬＧＮＤＢは０Ｖのままなので、ＮＭＯＳトランジスタＱｎ３２〜３４はオフである。選択ブロックではＳＤＧ１がＶCCであり、ＮＭＯＳトランジスタＱｎ２８を介して選択ゲート線ＳＧ１がほぼＶCCとなり、ビット線の０Ｖは各メモリセルのチャネルに転送される。タイミングｔ２２で信号ＷＬＤ１〜ＷＬＤ４が事前書き込み電圧Ｖｓｐｇｍとなり、これがＮＭＯＳトランジスタＱｎ２９〜Ｑｎ３０を介してワード線ＷＬ１〜ＷＬ４に与えられる。
【００７０】
非選択ブロックでは、ＮＭＯＳトランジスタＱｎ２９〜Ｑｎ３０はオフ、ＮＭＯＳトランジスタＱｎ３２〜３４はオンである。選択されたブロックのワード線ＷＬ１〜４に一定時間事前書き込み電圧Ｖｓｐｇｍが与えられて事前書き込み（浮遊ゲートへの電子注入）が行われた後、タイミングｔ２３で信号ＷＬＤ１〜４がＶｓｐｇｍから０Ｖに戻り、ワード線ＷＬ１〜４が０Ｖにリセットされる。タイミングｔ２４でブロックアドレス信号Ｐｉ、Ｑｉ、ＲｉがＶCCから０Ｖとなって、信号ＢＷＬＨＢが０ＶからＶCCに、またノードＮ１２がＯＶとなってスイッチ回路１１３はＮＭＯＳトランジスタＱｎ２２がオフになり、動作停止する。これにより、選択ブロックのＮＭＯＳトランジスタＱｎ２８〜３１のゲートは０Ｖにリセットされ、ＮＭＯＳトランジスタＱｎ３２〜３４はオンになり、選択ゲート線ＳＧ１が０Ｖに戻る。
【００７１】
図１４は、図１３で説明した事前書き込み動作後の、メモリセルの消去状態を検出する確認読み出し（消去ベリファイ）動作を示している。ここでは、電圧ＶＲＥＧは０Ｖ、信号ＶＲＦＹ１、ＶＲＦＹ２、ＶＲＦＹ３、ＰＲＯ１０、ＢＩＡＳは０Ｖのままであり、図１４１４には示していない。カラム選択信号ＣＳＬｉ，ＣＳＬｉ＋１も０Ｖのままである。消去ベリファイは、データ記憶回路２１につながる二つのビット線ＢＬｉ，ＢＬｉ＋１について、順次行われる。
【００７２】
まず、タイミングｔ３１で選択されたブロックの選択ゲート線ＳＧ１がベリファイ読み出し用の電圧Ｖｒｅａｄ＝４．５Ｖに、同時に信号ＰＲＥ２がＶCCからベリファイ読み出し用の電圧Ｖｒｅａｄ７＝７Ｖになり、電圧ＶＢＬ２が０ＶからＶCCとなって、ビット線ＢＬｉ＋１がＶCCに充電される。このとき共通ソース線ＳＲＣも０ＶからＶCCとなる。その後信号ＰＲＥ１がＶCCから０Ｖとなってビット線ＢＬｉは浮遊状態にされる。つづいて、タイミングｔ３２で、選択されたブロックの選択ゲート線ＳＧ２が０ＶからＶｒｅａｄ＝４．５Ｖにされる。ワード線ＷＬ１〜４は０Ｖのままである。
【００７３】
ワード線ＷＬ１〜ＷＬ４により駆動されるメモリセルが全て消去されていれば、共通ソース線ＳＲＣの電位がチャネルを通ってビット線ＢＬｉに伝わる。但し、メモリセルのしきい値が−０．８Ｖ以上とすると、ビット線ＢＬｉに転送される電位は０．８Ｖ以下である。一定期間経った後、タイミングｔ３３で選択ゲート線ＳＧ２が０Ｖにされる。その後タイミングｔ３４で信号ＳＥＮ１、ＬＡＴ１をＶCCから０Ｖにして、第１のサブデータ回路９１のクロック同期式インバータＣｌ１，Ｃｌ２を非活性化する。そしてタイミングｔ３５で信号ＰＲＳＴＢ１をＶCCから０Ｖにすると、ＰＭＯＳトランジスタＱｐ１がオンして、ノードＮｂｉがＶCCに充電される。タイミングｔ３６で信号ＰＲＳＴＢ１をＶCCに戻して充電動作を停止した後、信号ＰＲＯ１を０ＶからＶｓｂｅ＝１．８Ｖにする。メモリセルのしきい値が−０．８Ｖ以上であればビット線ＢＬｉは０．８Ｖ以下であるので、しきい値１ＶのＮＭＯＳトランジスタＱｎ３はオン、従ってノードＮｂｉは放電されてＶCCから下がる。メモリセルのしきい値が−０．８以下であれば、ビット線ＢＬｉには０．８Ｖ以上が転送され、このときＮＭＯＳトランジスタＱｎ３はオフで、ノードＮｂｉはＶCCを維持する。これにより、メモリセルのしきい値が−０．８Ｖ以上になったか否かが判定できることになる。
【００７４】
信号ＳＥＮ１がＶCCに戻り、クロック同期式インバータＣｌ１が活性化されると、ノードＮｂｉの電圧がセンスされ、続いて信号ＬＡＴ１がＶCCに戻るとクロック同期式インバータＣｌ２が活性化され、センスされた信号の論理レベルが第１のサブデータ回路９１にラッチされる。
【００７５】
信号ＰＲＯ１が０Ｖに戻り、ビット線ＢＬｉとノードＮｂｉが切り放された後、タイミングｔ３７で信号ＢＬＣ１がＶCCから０Ｖに、信号ＰＲＥ１がＶCCに戻り、ビット線ＢＬｉは０Ｖにリセットされる。同時に、信号ＰＲＥ２が７ＶからＶCCに、電圧ＶＢＬ２がＶCCから０Ｖにそれぞれ戻り、ビット線ＢＬｉ＋１は０Ｖにリセットされる。共通ソース線ＳＲＣもＶCCから０Ｖにもどる。これで、ビット線ＢＬｉに繋がる選択されたブロックの４つメモリセルのうち、１つでもそのしきい値が−０．８以上であれば、第１のサブデータ回路９１に”１”の読み出しサブデータが記憶される。
【００７６】
続いて、ビット線ＢＬｉ＋１について同様に、ベリファイ動作が行われる。即ちタイミングｔ３８で信号ＰＲＥ１がＶCCから７Ｖ、電圧ＶＢＬ１が０ＶからＶCCとなってビット線ＢＬｉがＶCCに充電される。このとき共通ソース線ＳＲＣも０ＶからＶCCとなる。信号ＰＲＥ２がＶCCから０Ｖとなってビット線ＢＬｉ＋１は浮遊状態にされる。以下、詳細な説明は省くが、ビット線ＢＬｉ＋１に繋がる選択されたブロックの４つのメモリセルのうち、１つでもそのしきい値が−０．８以上であれば、第２のサブデータ回路９２に”１”の読み出しサブデータが記憶される。以上により消去ベリファイは終了する。
【００７７】
図１５は、図１４で説明した消去ベリファイ時のワード線制御回路６の動作を示している。選択されたブロックでは、アドレス信号Ｐｉ、Ｑｉ、Ｒｉが０ＶからＶCCとなり、ＮＡＮＤゲート１１０の出力が“Ｌ”、従ってインバータ１１２の出力ノードＮ１２が“Ｈ”になる。信号ＢＷＬＨＢはＶCCから０Ｖになり、スイッチ回路１１３のポンピング作用が働いて、高電圧発生回路からのＶＰＰＲＷ＝ＶｒｅａｄがノードＮ１１に転送され、これがＮＭＯＳトランジスタＱｎ２８〜３１のゲートに与えられる。ＮＭＯＳトランジスタＱｎ３２〜３４はオフである。
【００７８】
また、信号ＳＧＤ１がＶCCからＶｒｅａｄ＝４．５Ｖになって、これが選択ブロックの選択ゲート線ＳＧ１に与えられる。ＳＧＤ２は、一定期間毎にＶｒｅａｄとなる動作を繰り返し、これにより、図１４に示したように選択ゲート線ＳＧ２に繰り返しＶｒｅａｄが与えられる。
【００７９】
非選択ブロックでは、選択ゲート線ＳＧ１とワード線ＷＬ１〜４は、オンしているＮＭＯＳトランジスタＱｎ３２〜３４によって０Ｖに保たれる。選択されたブロックのアドレス信号Ｐｉ、Ｑｉ、ＲｉがＶCCから０Ｖに、信号ＢＷＬＨＢが０ＶからＶCCになる。これにより、ノードＮ１２が“Ｌ”となってスイッチ回路１１３が停止し、ノードＮ１１は、ＮＭＯＳトランジスタＱｎｄ１を介して放電されて、０Ｖとなる。この結果ＮＭＯＳトランジスタＱｎ２８〜３１はオフになる。また、選択されたブロックのＮＭＯＳトランジスタＱｎ３２〜３４はオンとなり、非選択状態にもどり、選択ゲートＳＧ１が０Ｖにもどる。
【００８０】
図１６は、カラムスキャン判定回路９の構成を示している。各データ記憶回路２１はカラム選択信号線ＣＳＬ０〜５１１により選択され、データ線ＤＬ０〜２０４７にデータを出力する。例えば、ＣＳＬ０が選択されると、ＩＯ０＆１はＤＬ０に、ＩＯ２＆３はＤＬ５１２に、ＩＯ４＆５はＤＬ１０２４に、ＩＯ６＆７はＤＬ１５３６に、それぞれデータを出力する。また、ＣＳＬ１が選択されると、ＩＯ０＆１はＤＬ１に、ＩＯ２＆３はＤＬ５１３に、ＩＯ４＆５はＤＬ１０２５に、ＩＯ６＆７はＤＬ１５３７に、それぞれデータを出力する。偶数番目のカラム選択線ＣＳＬにより選択された４つのデータ線ＤＬの４ビットデータは、４入力ＮＡＮＤゲート１６１によって一致検出がなされる。同様に奇数番目のカラム選択線ＣＳＬにより選択された４つのデータ線ＤＬの４ビットデータは、４入力ＮＡＮＤゲート１６２によって一致検出がなされる。
【００８１】
フェイルの時にデータ線ＤＬに出力されるデータについて述べると、先の消去ベリファイ動作で説明したように、メモリセルのしきい値が−０．８Ｖ以上でフェイル（第１のしきい値より高くなっている）であれば、第１，第２のサブデータ回路９１，９２にはデータ“１”、すなわちノードＮｂｉ，Ｎｂｉ＋１に“０”がラッチされる。
【００８２】
後に詳細説明するが、最終的な消去ベリファイとして、マージン電圧（例えば０．３Ｖ）をＮＡＮＤ型セルユニット内の全てのメモリセルの制御ゲートに印加する消去ベリファイを行う。この場合、ビット線電位０．８Ｖを固定の判定基準とすれば、メモリセルのしきい値が第１のしきい値−０．８Ｖよりも高い規定のしきい値−０．５Ｖ以下にあるか否かという判定ができる。即ち、しきい値−０．５Ｖ以上でフェイルという判定ができる。
【００８３】
偶数番目のカラム選択線で選択された４本のデータ線ＤＬのデータが全て“１”（フェイルなし）であれば、ＮＡＮＤゲート１６１の出力は“０”となる。同様に奇数番目のカラム選択線で選択された４本のデータ線ＤＬのデータが全て“１”（フェイルなし）であれば、ＮＡＮＤゲート１６２の出力は“０”となる。このとき、カラムアドレスの最下位ビットＡ０が入るＮＡＮＤゲート１６３，１６４の出力は“１”、従ってＡＮＤゲート１６５の出力であるＦａｉｌＩｎは“１”である。フェイルが検出されると、ＮＡＮＤゲート１６１又は１６２の出力が“１”、従ってアドレスＡ０が入ったときＮＡＮＤゲート１６３又は１６４の出力が“０”となり、ＡＮＤゲート１６５の出力が、ＦａｉｌＩｎ＝“０”となる。
【００８４】
カラムスキャン判定の間、モードフラグＣＯＬＳＣＡＮはＲＳラッチ１７３により“１”にラッチされる。ＣＯＬＳＣＡＮが“１”の間、オシレータ１６７によりクロックＯＳＣがトグルする。ＣＯＬＳＣＡＮとクロックＯＳＣはＮＡＮＤゲート１７５には入り、その出力とＦａｉｌＩｎ及びＮｂｉｔＦａｉｌがＮＯＲゲート１６８に入る。従って、ＦａｉｌＩｎ＝“０”になると、クロックＯＳＣに同期してカウンタ１６９にカウントパルスとして入力される。フェイルビット数をカウントするバイナリカウンタ１６９は、クロックＯＳＣの立ち上がりエッジで、ＦａｉｌＩｎ＝“０”（フェイル）のときに＋１インクリメントされる。バイナリカウンタ１６９の出力は、ＮＯＲゲート１７０及びＡＮＤゲート１７１によりデコードされ、０ｂｉｔＦａｉｌとＮｂｉｔＦａｉｌの信号が作られる。図１６では、１例としてＮｂｉｔＦａｉｌは４ビットフェイルを検出する接続になっている。即ち、フェイルがなければ、ＮＯＲゲート１７０の出力は、０ｂｉｔＦａｉｌ＝“１”であり、フェイルを４カウントすると、ＡＮＤゲート１７１により、ＮｂｉｔＦａｉｌ＝“１”となる。
【００８５】
ただし、この実施例の場合、４入力ＮＡＮＤ１６１，１６２により４ビットを１ビットに圧縮しているので、ＮｂｉｔＦａｉｌが“１”になるのは、４〜１６ビットフェイルと幅がある。しかし、後述するように、本実施例のデータ消去シーケンスでは、消去後に少しずつ書き込みを行い、メモリセルのしきい値分布の上限が−０．８Ｖ以上になるかどうかをチェックしていて、メモリセルのしきい値分布の上限付近では、しきい値分布の上限から中心に向かって分布度数が急増（＞＞１６）しているので問題ない。
【００８６】
図１７は、カラムスキャン判定動作において、４ビットフェイルで途中のカラムでスキャンが停止する場合を示している。ＳＴＡＲＴＰＵＬのパルスでカラムアドレスがリセットされ、バイナリカウンタ１６９がリセットされ、ＣＯＬＳＣＡＮが“１”にセットされ、クロックＯＳＣがトグルを始める。クロックＯＳＣの立ち下がりエッジでカラムアドレスがインクリメントされていき、ＣＳＬ０，１，２，…とカラムが順次選択されていき、選択されたカラム選択線ＣＳＬに対応したフェイルデータがＦａｉｌＩｎに出力され、クロックＯＳＣの立ち上がりエッジでＦａｉｌＩｎ＝“０”にときにバイナリカウンタ１６９がインクリメントされる。バイナリカウンタ１６９が４カウントするとＮｂｉｔＦａｉｌ＝“１”となる。このＮｂｉｔＦａｉｌ＝“１”は、立ち上がり検知回路１７４により検知されて、終了パルスＥＮＤＰＵＬが発生され、ＣＯＬＳＣＡＮのラッチをリセットする。
【００８７】
図１８は、カラムスキャン判定動作で最終カラムまでスキャンして停止する場合を示している。図１７１７と同様に、カラムアドレスがインクリメントされていき、ＣＳＬ０，１，２，…，５１１とカラムが順次選択される。この間、フェイルがないと、ＦａｉｌＩｎ＝“１”であり、バイナリカウンタ１６９はインクリメントされない。最終カラムＣＳＬ５１１になると、アドレス終了を検知するゲート１７２により、ＡＤＤＥＮＤが“１”になる。このＡＤＤＥＮＤの立ち上がりエッジが立ち上がり検知回路１７４で検知されて、終了パルスＥＮＤＰＵＬが発生される。最終カラムまでスキャンして０ｂｉｔＦａｉｌが“１”を保持しているということは、カラムスキャン判定の結果がパスということを示している。
【００８８】
図１９は、ここまで説明したデータ消去と事前書き込み、更にその後の消去ベリファイとカラムスキャン判定までを含むデータ消去のアルゴリズムを示している。このアルゴリズムは、制御信号及び制御電圧発生回路７で制御されている。データ消去の命令が入って（Ｓ３１）、まず変数ｊとｋが１にセットされ、消去電圧Ｖｅｒａに初期値がセットされる（Ｓ３２）。図２０は、事前書き込みによるメモリセルのしきい値の動きを示しているが、書き込みの遅いメモリセルSlowest Cellが深く消去されすぎていると、事前書き込みの繰り返しで書き込みの速いメモリセルFastest Cellが−０．８Ｖ以上になる時に、書き込みの遅いメモリセルSlowest Cellはまだ十分しきい値が上がっていない状態になってしまう。
【００８９】
そこでそのような状態を避けるために、まずブロック一括で事前書き込みを行う（Ｓ３３）。ただし、このときの事前書き込み電圧Ｖｓｐｇｍ２は、後述する事前書き込み電圧Ｖｓｐｇｍとは異なり、その目的から通常の書き込み電圧と同程度である。
【００９０】
続いて、図１２に示したブロック単位での一括消去が行われ（Ｓ３４）、変数ｉが１に、事前書き込み電圧Ｖｓｐｇｍに初期値がセットされる（Ｓ３５）。Ｖｓｐｇｍは少しずつ書き込みを行う必要があることから通常の書き込み電圧より低い。図１３で説明したブロック一括の事前書き込みが行われ（Ｓ３６）、その後、図１４、１５で説明したブロック一括の消去ベリファイが行われ（Ｓ３７）、その後、図１６〜１８で説明したカラムスキャン判定が行われる（Ｓ３８）。そして、選択されたブロックでｎ個以上のメモリセルのしきい値が−０．８Ｖ以上であるか判定される（Ｓ３９）。この判断は信号ＮｂｉｔＦａｉｌが“１”の場合ＹＥＳとなる。ここでｎ個以上（例えば４個）としているのは、１個のメモリセルだけで判断すると、たまたまそのセルが異常に書き込みが速くて、他のメモリセルのしきい値の主分布から離れていると、しきい値の主分布が低い状態でデータ消去のシーケンスが終了してしまうからである。
【００９１】
もし、選択されたブロックでｎ個以上のメモリセルのしきい値が−０．８Ｖ以上になっていなければ、変数ｉがｉＭＡＸ（例えば３２）以下か否かが判断される（Ｓ４０）。変数ｉがｉＭＡＸ以下であれば、ｉに１を加えて（Ｓ４２）、事前書き込み電圧Ｖｓｐｇｍを例えば０．２Ｖ増加させ（Ｓ４３）、再度事前書き込みする（Ｓ３６）。変数ｉがｉＭＡＸを越えると、データ消去が失敗したとして、データ消去異常終了となる（Ｓ４１）。
【００９２】
消去ベリファイ（Ｓ３７）、カラムスキャン判定（Ｓ３８）の後、選択されたブロックでｎ個以上のメモリセルのしきい値が−０．８Ｖ以上であると判断されると（Ｓ３９）、変数ｉがｉＭＩＮ（例えば５）以上か否かが判断される（Ｓ４４）。この判定がＮＯであると、変数ｊがｊＭＡＸ（例えば３）以下であるか否かが判定され（Ｓ４５）、ＹＥＳであれば変数ｊに１を加え（Ｓ４７）、消去電圧Ｖｅｒａを例えば０．５Ｖ増加させて（Ｓ４８）、前回の消去が十分でなかったとして再度、事前書き込み（Ｓ３３）、消去（Ｓ３４）からやり直す。変数ｊがｊＭＡＸを越えると、データ消去が失敗したとして、データ消去異常終了となる（Ｓ４６）。
【００９３】
ステップＳ４４で変数ｉがｉＭＩＮ以上が判定されると、最終的な確認のために消去ベリファイのマージン電圧０．３ＶをＮＡＮＤ型セルユニット内の全てのメモリセルに印加してブロック一括の消去ベリファイ（Ｓ４９）とカラムスキャン判定（Ｓ５０）を行う。事前書き込み電圧Ｖｓｐｇｍを０．２Ｖずつインクリメントしていくと、５回程度、事前書き込みを繰り返したときのメモリセルのしきい値の変化量は、ほぼ０．２Ｖに飽和するので、メモリセルのしきい値が−０．８Ｖ以上の判定基準で事前書き込みのループを抜けた場合、メモリセルのしきい値の上限が−０．６Ｖになっているはずである。よって、最終的にメモリセルのしきい値が−０．５Ｖ以下であることを保証するために、ＮＡＮＤ型セルユニット内の全てのメモリセルに０．３Ｖのオフセット電圧を印加して消去ベリファイを行うのである。
【００９４】
ステップＳ５１で全てのメモリセルのしきい値が−０．５Ｖ以下であるか否かが判定され、ＹＥＳであればデータ消去が成功したとして、データ消去終了（Ｓ５２）となる。この判断は信号０ｂｉｔＦａｉｌが“１”の場合ＹＥＳとなる。
【００９５】
ステップＳ５１で選択されたブロックのメモリセルの内１つでもそのしきい値が−０．５Ｖを越えていると判断されると、変数ｋがｋＭＡＸ（例えば３）以下の場合、データ消去が失敗したとして再度、事前書き込み（Ｓ３３）、消去（Ｓ３４）からやり直す。この場合、変数ｋがｋＭＡＸを越えていないか否かの判断が行われ（Ｓ５３）、超えていない場合に変数ｋをステップアップして（Ｓ５５）、ステップＳ３３に戻る。変数ｋがｋＭＡＸを超えたと判定されると、データ消去が失敗したとして、データ消去異常終了となる（Ｓ５４）。
【００９６】
この様なデータ消去によって、過剰消去されたメモリセルを無くし、消去状態のメモリセルのしきい値を一定範囲に追い込んで、書き込み等の誤動作を防止することができる。特に、ＮＡＮＤ型セルを用いて、“０”書き込み時に選択メモリセルの両隣のメモリセルのワード線を０Ｖとし、両隣のメモリセルをオフにすると同時に選択メモリセルのチャネルをフローティングにして、選択ワード線からの容量結合により電位上昇させる方式を採用した場合に、誤書き込みを確実に防止することが可能になる。
【発明の実施するための最良の形態】
【００９７】
以上のように、この発明に係る不揮発性半導体記憶装置は、データ消去後に少しずつ事前書き込みと確認読み出しを行って、規定しきい値に達したメモリセルが複数個あったことを判定して事前書き込みを終了するようにしている。これにより、特に書き込まれ易い異常メモリセルのために過消去状態のメモリセルを残した状態で事前書き込みを終了することがなくなり、消去状態のメモリセルを一定のしきい値範囲に追い込み、誤動作を防止することが可能になる。
【図面の簡単な説明】
【００９８】
【図１】この発明の一実施例によるＮＡＮＤ型フラッシュメモリの構成を示す。
【図２】同実施例のフラッシュメモリのデータ消去動作の概略フローを示す。
【図３】同実施例のデータ消去動作によるメモリセルのしきい値分布の変化を示す。
【図４】同実施例のフラッシュメモリの事前書込動作におけるユニット分割の一例を示す。
【図５】同実施例のフラッシュメモリの事前書込動作におけるユニット分割の他の例を示す。
【図６】同実施例のフラッシュメモリのメモリセルアレイ構成を示す。
【図７】同実施例のフラッシュメモリのメモリセルトランジスタ及び選択ゲートトランジスタ構造を示す。
【図８】同実施例のフラッシュメモリのＮＡＮＤ型セルの構造を示す。
【図９】図６におけるデータ記憶回路の具体的構成を示す。
【図１０】図９におけるクロック同期式インバータの構成を示す。
【図１１】図１におけるワード線制御回路の具体的構成を示す。
【図１２】同実施例のフラッシュメモリのデータ消去動作を説明するための信号波形図である。
【図１３】同実施例のフラッシュメモリのデータ消去後の事前書き込み動作を説明するための信号波形図である。
【図１４】同実施例のフラッシュメモリの事前書き込み後の確認読出動作を説明するための信号波形図である。
【図１５】同じく確認読出動作におけるワード線制御回路の動作を説明するための信号波形図である。
【図１６】図１におけるカラムスキャン判定回路の具体的構成を示す。
【図１７】図１６のカラムスキャン判定回路によるカラムスキャン判定動作の信号波形図である。
【図１８】図１６のカラムスキャン判定回路によるカラムスキャン判定動作の他の信号波形図である。
【図１９】同実施例のフラッシュメモリのデータ消去の動作フローを示す図である。
【図２０】同実施例のメモリセルの事前書き込みによるしきい値変化の様子を示す。
【図２１】ＮＡＮＤ型セルでの“０”書き込み方式を説明するための図である。
【図２２】従来のＮＡＮＤ型フラッシュメモリでのデータ消去動作の概略を説明するための図である。
【符号の説明】
【００９９】
１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データ入出力バッファ、５…データ入出力端子、６…ワード線制御回路、７…制御信号及び制御電圧発生回路、８…制御信号入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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