(57)【要約】【課題】  自己整合的に形成されるコンタクトとゲート電極の間の耐圧を向上させる。【解決手段】  シリコン基板１の上で少なくとも制御用ゲート（ポリシリコン８ａ）を含むゲート構造Ａ、金属電極９ａ、ハードマスク１０ａを積層した積層パターンＢの側面に窪み１１ａを形成して、これを埋め込むように積層パターンＢの側面にサイドウォール１３を形成した構造とする。これにより窪み１１ａがない場合と比較して、コンタクト１９と金属電極９ａの間隔が大きくなるため、コンタクト１９とゲート構造Ａの間の耐圧を向上させることができる。【選択図】      図１
2006278935.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に所定幅で形成されたゲート構造と、
前記ゲート構造上に前記ゲート構造の幅より小さい幅で積層され、両側面がそれぞれ前記ゲート構造の側面位置より内側に位置するように形成された金属電極と、
前記金属電極上に前記金属電極の幅より大きい幅で積層され、両側面がそれぞれ前記金属電極の側面位置より外側に位置するように形成されたハードマスクと、
前記基板上で、前記ゲート構造、前記金属電極、および前記ハードマスクの側面に形成されたサイドウォールと、
前記基板、前記サイドウォール、および前記ハードマスクの上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して底面に前記基板が露出し、側面に前記サイドウォールが露出したコンタクトホールと、
前記コンタクトホールの内部に導電膜が埋め込まれたコンタクトと、
を含むことを特徴とする半導体装置。
【請求項２】
基板上にゲート構造、金属電極、およびハードマスクをほぼ同一の幅で順次積層した平坦な側面を有する積層パターンを形成する工程と、
前記金属電極の側面から前記金属電極の一部を除去して前記積層パターンの側面に窪みを形成する工程と、
前記基板上で前記窪みを形成した積層パターンの側面にサイドウォールを形成する工程と、
前記基板、前記サイドウォール、および前記ハードマスクの上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して底面に前記基板が露出し、側面に前記サイドウォールが露出したコンタクトホールを形成する工程と、
前記コンタクトホールの内部に導電膜を埋め込んだコンタクトを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記積層パターンの側面に窪みを形成する工程を、前記金属電極の側面を酸化して金属酸化物を形成した後に、該金属酸化物を除去して行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記積層パターンの側面に窪みを形成する工程を、前記金属電極の側面をウェットエッチングして行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
基板上に第一の導電膜、金属膜、およびハードマスク膜を順次形成する工程と、
前記ハードマスク膜を選択的にエッチングして所定幅のハードマスクを形成する工程と、
前記金属膜を等方性エッチングして、前記ハードマスクの側面位置よりも内側位置に前記金属膜の両側面がそれぞれ位置するように、前記ハードマスクの幅より小さい幅の金属電極を形成する工程と、
前記第一の導電膜を選択的にエッチングして、前記金属電極の側面位置よりも外側位置に前記第一の導電膜の両側面がそれぞれ位置するように、前記金属電極の幅より大きい幅のゲート構造を形成する工程と、
前記基板上で、前記ゲート構造、前記金属電極、および前記ハードマスクの側面にサイドウォールを形成する工程と、
前記基板、前記サイドウォール、および前記ハードマスクの上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して底面に前記基板が露出し、側面に前記サイドウォールが露出したコンタクトホールを形成する工程と、
前記コンタクトホールの内部に第二の導電膜を埋め込んだコンタクトを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い素子の寸法が縮小化され、ゲート電極とコンタクトの間隔も縮小化されている。このため、ゲート電極に対して自己整合的に形成できるコンタクト（Self Aligned Contact；ＳＡＣ）が広く用いられている。
【０００３】
ここで、上述のＳＡＣを形成する例について説明する。
まず、基板上に同一の幅のゲート電極としてのポリシリコンおよび金属電極を積層し、さらにその上にハードマスクを順次積層して平坦な側面を有する積層パターンを形成する。次に、これをマスクとして基板の表面に拡散層（ソースまたはドレイン）を形成する。そして、該積層パターンの側面にシリコン窒化膜などからなるサイドウォールを形成する。
さらに、該積層パターンおよびサイドウォールの上に、全面にシリコン酸化膜などからなる層間絶縁膜を形成した後、前述のハードマスクおよびサイドウォールをエッチングストッパーとして該層間絶縁膜をエッチングして、自己整合的にコンタクトホールを開口し、基板の表面を露出させる。そして、該コンタクトホールの内部に金属膜等を埋め込み、基板の表面の拡散層と電気的接続されたコンタクトを形成する。
【０００４】
このとき、コンタクトとゲート電極の間の耐圧は、これらの間隔に依存し、間隔が小さいほど耐圧が低下する。
一方、例えばフラッシュメモリにおいてセルの書き込み及び消去時には、コンタクトとゲート電極の間には１０〜３０Ｖ程度の高電圧が印加される。このため、これらの間には高い耐圧が必要とされる。
【０００５】
そこで、コンタクトとゲート電極の間隔が小さくなっても十分な耐圧を確保できるように、ゲート電極の側面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜、およびシリコン窒化膜の順に積層したサイドウォールを形成する対策がとられていた（例えば、特許文献１参照）。
【特許文献１】特開２００３−２６４２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述した積層パターンは平坦な側面を有し、該側面に形成されたサイドウォールの幅は、基板から離れるに従い小さくなる。従ってポリシリコンの上に積層された金属電極とコンタクトとの間隔は、ポリシリコンとコンタクトとの間隔よりも小さくなり、ゲート電極とコンタクトとの間の耐圧を低下させるという問題があった。
また上記従来の半導体装置のように複数の膜を積層したサイドウォールは、複数の膜を形成する必要があるため工程が複雑化するという問題があった。
【０００７】
本発明は上記課題を解決するためになされたもので、工程を複雑化させることなく、コンタクトとゲート電極間の高耐圧を確保することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、基板と、前記基板上に所定幅で形成されたゲート構造と、前記ゲート構造上に前記ゲート構造の幅より小さい幅で積層され、両側面がそれぞれ前記ゲート構造の側面位置より内側に位置するように形成された金属電極と、前記金属電極上に前記金属電極の幅より大きい幅で積層され、両側面がそれぞれ前記金属電極の側面位置より外側に位置するように形成されたハードマスクと、前記基板上で、前記ゲート構造、前記金属電極、および前記ハードマスクの側面に形成されたサイドウォールと、前記基板、前記サイドウォール、および前記ハードマスクの上に形成された層間絶縁膜と、前記層間絶縁膜を貫通して底面に前記基板が露出し、側面に前記サイドウォールが露出したコンタクトホールと、前記コンタクトホールの内部に導電膜が埋め込まれたコンタクトとを含むことを特徴とする。
【０００９】
また、本発明に係る半導体装置の製造方法は、基板上にゲート構造、金属電極、およびハードマスクをほぼ同一の幅で順次積層した平坦な側面を有する積層パターンを形成する工程と、前記金属電極の側面から前記金属電極の一部を除去して前記積層パターンの側面に窪みを形成する工程と、前記基板上で前記窪みを形成した積層パターンの側面にサイドウォールを形成する工程と、前記基板、前記サイドウォール、および前記ハードマスクの上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して底面に前記基板が露出し、側面に前記サイドウォールが露出したコンタクトホールを形成する工程と、前記コンタクトホールの内部に導電膜を埋め込んだコンタクトを形成する工程とを含むことを特徴とする。
【００１０】
また、本発明に係る別の半導体装置の製造方法は、基板上に第一の導電膜、金属膜、およびハードマスク膜を順次形成する工程と、前記ハードマスク膜を選択的にエッチングして所定幅のハードマスクを形成する工程と、前記金属膜を等方性エッチングして、前記ハードマスクの側面位置よりも内側位置に前記金属膜の両側面がそれぞれ位置するように、前記ハードマスクの幅より小さい幅の金属電極を形成する工程と、前記第一の導電膜を選択的にエッチングして、前記金属電極の側面位置よりも外側位置に前記第一の導電膜の両側面がそれぞれ位置するように、前記金属電極の幅より大きい幅のゲート構造を形成する工程と、前記基板上で、前記ゲート構造、前記金属電極、および前記ハードマスクの側面にサイドウォールを形成する工程と、前記基板、前記サイドウォール、および前記ハードマスクの上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して底面に前記基板が露出し、側面に前記サイドウォールが露出したコンタクトホールを形成する工程と、前記コンタクトホールの内部に第二の導電膜を埋め込んだコンタクトを形成する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１１】
本発明によれば、工程を複雑化させることなく、コンタクトとゲート電極間の高耐圧を確保することができる半導体装置およびその製造方法を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１３】
実施の形態１．
図１は、本発明の実施の形態に係る半導体装置（フラッシュメモリ）の断面図である。実際にはこの上にビア、配線等が形成されているが、本発明の本質には関連がないため省略している。
図１に示すように、シリコン基板１の上に第一ゲート絶縁膜２ａが形成され、その上に、所定幅の浮遊ゲート３ａが形成されている。さらに、その上にシリコン酸化膜４ａ、シリコン窒化膜５ａ、シリコン酸化膜６ａが積層されている（以下、シリコン酸化膜４ａ、シリコン窒化膜５ａ、シリコン酸化膜６ａを全体として、「第二ゲート絶縁膜７ａ」という）。
そして、第二ゲート絶縁膜７ａの上に、所定幅のポリシリコン８ａが形成されている（以下、浮遊ゲート３ａ、第二ゲート絶縁膜７ａおよびポリシリコン８ａを全体として「ゲート構造Ａ」という。これは少なくとも制御用ゲートであるポリシリコン８ａを含む構造である。）。すなわち、シリコン基板１の上で、浮遊ゲート３ａ、第二ゲート絶縁膜７ａ、およびポリシリコン８ａを順次積層した、少なくとも制御用ゲート（ポリシリコン８ａ）を含むゲート構造Ａが所定幅で形成されている。
【００１４】
そしてゲート構造Ａの上に、ゲート構造Ａの幅より小さい幅で積層され、両側面がそれぞれゲート構造Ａの側面位置より内側に位置するように、金属電極９ａが形成されている。さらに、金属電極９ａの上に、金属電極９ａの幅より大きい幅で積層され、両側面がそれぞれ金属電極９ａの側面位置より外側に位置するようにハードマスク１０ａが形成されている（以下、ゲート構造Ａ、金属電極９ａ、およびハードマスク１０ａを積層したパターンを全体として「積層パターンＢ」という）。
このように、ゲート構造Ａ、金属電極９ａ、およびハードマスク１０ａを積層したことにより、積層パターンＢの側面に窪み１１ａが形成されている。
そしてシリコン基板１上で、窪み１１ａを埋め込むようにして、ゲート構造Ａ、金属電極９ａ、およびハードマスク１０ａの側面にサイドウォール１３が形成されている。すなわち、積層パターンＢの側面にサイドウォール１３が形成されている。
さらにシリコン基板１、サイドウォール１３、およびハードマスク１０ａの上に層間絶縁膜１４ａが形成されている。
そして層間絶縁膜１４ａを貫通して底面にシリコン基板１が露出し、側面にサイドウォール１３が露出したコンタクトホール１６が自己整合的に形成されている。このとき、コンタクトホール１６の側面の一部に、ハードマスク１０ａが露出していても良い。
さらに、コンタクトホール１６の内部に、導電膜としてＴｉＮ／Ｔｉ積層膜１７ａおよび金属膜１８ａが埋め込まれ、シリコン基板１の表面の拡散層１２と電気的接続された、ソース電極（又はドレイン電極）のコンタクト１９（以下、単に「コンタクト１９」という）が形成されている。
【００１５】
次に、上記半導体装置の製造方法について説明する。
図２〜図１０は、本実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
まず、図２に示すように、シリコン基板１上に第一ゲート絶縁膜２を形成する。例えば、酸素を含む雰囲気中で急速熱処理によりシリコン基板１を熱酸化し、５ｎｍ〜１５ｎｍ程度の膜厚でシリコン酸化膜を形成する。
【００１６】
次に、第一ゲート絶縁膜２の上に、最終的に浮遊ゲート３ａ（図１参照）となるポリシリコン膜３を化学気相成長（Chemical Vapor Deposition；以下、「ＣＶＤ」という）法により５０ｎｍ〜１５０ｎｍ程度の膜厚で形成する。
さらに、ポリシリコン膜３の上に、シリコン酸化膜４、シリコン窒化膜５、およびシリコン酸化膜６を順次積層した第二ゲート絶縁膜７を形成する。
例えば、ポリシリコン膜３の表面を酸素雰囲気中で急速熱処理して２ｎｍ〜６ｎｍ程度のシリコン酸化膜４を形成する。次にシリコン酸化膜４の表面を窒化処理して５ｎｍ〜１５ｎｍ程度のシリコン窒化膜５を形成する。そして、シリコン窒化膜５の表面を酸素雰囲気中で急速熱処理して５ｎｍ〜１５ｎｍ程度のシリコン酸化膜６を形成する。
【００１７】
次に、第二ゲート絶縁膜７の上にポリシリコン膜８をＣＶＤ法により５０ｎｍ〜１５０ｎｍ程度の膜厚で形成する（以下、ポリシリコン膜３、第二ゲート絶縁膜７、およびポリシリコン膜８を全体として「ゲート膜Ａ」という）。
ここで、ゲート膜Ａは少なくとも制御用ゲートを形成するための導電膜（ポリシリコン膜８）を含む膜である。
さらに、抵抗を低くするためポリシリコン膜８の上に、最終的に金属電極９ａ（図１参照）となるタングステンなどの金属膜９を５０ｎｍ程度の膜厚で形成する。
さらに、金属膜９の上に、最終的にハードマスク１０ａ（図１参照）となるハードマスク膜１０を形成する。例えば、シリコン窒化膜を減圧ＣＶＤ法により２００ｎｍ〜３００ｎｍ程度の膜厚で形成する。
【００１８】
次に、図２に示したハードマスク膜１０の上に、リソグラフィによりレジストパターン（図示しない）を形成する。次に、これをマスクとして、図２に示したハードマスク膜１０、金属膜９、ゲート膜Ａを順次エッチングして、図３に示すようにハードマスク１０ａ、金属電極９ａ、およびゲート構造Ａを形成する。
このようにして、シリコン基板１の上に、少なくとも制御用ゲート（ポリシリコン８ａ）を含むゲート構造Ａ、金属電極９ａ、およびハードマスク１０ａをほぼ同一の幅で順次積層した平坦な側面を有する積層パターンＢを形成する。
【００１９】
次に、図３に示した金属電極９ａの側面から金属電極９ａの一部を除去して積層パターンＢの側面に窪みを形成する。この工程を、金属電極９ａの側面を酸化して金属酸化物を形成した後に、その金属酸化物を除去して行うようにする。
【００２０】
例えば、レジストアッシング装置などを用いて金属電極９ａの側面を酸化して、図４に示すように、金属電極９ａの側面に金属酸化物１１を形成する。
例えば、酸素と窒素を含む雰囲気中で、２００℃程度の温度で５分〜１０分の処理を行い、所望の幅の金属酸化物１１を形成する。さらに、図５に示すように、金属酸化物１１（図４参照）を水洗などのウェット処理により除去して、積層パターンＢの側面に、窪み１１ａを形成する。
このようにアッシング装置を用いて所望の幅の金属酸化物１１を形成し、これを除去することにより、所望の幅の窪み１１ａを形成することができる。これにより、最終的に形成されるソース電極（又はドレイン電極）のコンタクトと、金属電極９ａの間の耐圧を向上させることができる。
さらに、積層パターンＢをマスクとしてイオン注入を行い、熱処理を行ってシリコン基板１の表面に拡散層１２を形成する。
【００２１】
次に、図５に示したシリコン基板１の上に、全面にシリコン窒化膜（図示しない）を形成して、これを全面エッチバックすることにより、図６に示すようにシリコン基板１上で窪み１１ａを形成した積層パターンＢの側面にサイドウォール１３を形成する。上記シリコン窒化膜は、窪み１１ａを埋め込むように、例えば減圧ＣＶＤ法により５０ｎｍ〜１００ｎｍ程度の膜厚で形成する。
【００２２】
次に、図７に示すように、シリコン基板１、サイドウォール１３、およびハードマスク１０ａの上に、全面に層間絶縁膜１４を常圧ＣＶＤ法などにより５００〜１０００ｎｍ程度の膜厚で形成する。さらに、リソグラフィにより層間絶縁膜１４の上に、レジストパターン１５を形成する。
【００２３】
次に、図７に示したレジストパターン１５をマスクとして層間絶縁膜１４をエッチングして、図８に示すように、層間絶縁膜１４ａを貫通して底面にシリコン基板１が露出し、側面にサイドウォール１３が露出したコンタクトホール１６をSelf Aligned Contact（以下、「ＳＡＣ」という）方式により形成する。これにより、コンタクトホール１６は隣接するサイドウォール１３の間に自己整合的に形成される。
このとき、コンタクトホール１６の側面の一部にハードマスク１０ａが露出するようにしても良い。
【００２４】
次に、図９に示すように、コンタクトホール１６の内面を埋め込むように、ＴｉＮ／Ｔｉ積層膜１７およびタングステンなどの金属膜１８を全面に形成する。
さらに、化学機械研磨などによりコンタクトホール１６の外部に形成されたＴｉＮ膜１７および金属膜１８を除去する。これにより図１０に示すように、コンタクトホール１６の内面に、導電膜としてＴｉＮ／Ｔｉ積層膜１７ａおよび金属膜１８ａを埋め込んだコンタクト１９を形成する。
【００２５】
ここで、積層パターンＢに窪み１１ａを形成しない場合は、サイドウォール１３の幅はシリコン基板１から離れるに従い小さくなる。このとき、金属電極９ａとコンタクト１９との間隔は、ゲート構造Ａとコンタクト１９との間隔よりも小さくなる。従って、コンタクト１９と金属電極９ａの間の耐圧を低下させる原因となっていた。
しかし、図１０に示したように、積層パターンＢの側面に窪み１１ａを形成して、これを埋め込むようにサイドウォール１３を形成したことにより、金属電極９ａとコンタクト１９の間隔を大きくすることができる。従って積層パターンＢの側面に窪み１１ａがない場合と比較して、コンタクト１９と金属電極９ａの間の耐圧を向上させることができる。
【００２６】
なお、本実施の形態においては、ゲート構造Ａが、浮遊ゲート３ａ、第二ゲート絶縁膜７ａ、およびポリシリコン８ａを順次積層した構造である例を示した。しかし、ＤＲＡＭ（Dynamic Random Access Memory）等のゲート電極のように、絶縁膜を挟まない構造であっても同様の効果を有する。
【００２７】
以上説明したように、本実施の形態に係る半導体装置は、シリコン基板１と、シリコン基板１の上で少なくとも制御用ゲート（ポリシリコン８ａ）を含み、所定幅で形成されたゲート構造Ａと、その上にゲート構造Ａの幅より小さい幅で積層され、両側面がそれぞれゲート構造Ａの側面位置より内側に位置するように金属電極９ａが形成されるようにした。
その上に、金属電極９ａの幅より大きい幅で積層され、両側面がそれぞれ金属電極９ａの側面位置より外側に位置するように形成されたハードマスク１０ａと、シリコン基板１の上でゲート構造Ａ、金属電極９ａ、およびハードマスク１０ａの側面にサイドウォール１３が形成されるようにした。
さらにシリコン基板１、サイドウォール１３、およびハードマスク１０ａの上に形成された層間絶縁膜１４ａと、これを貫通して底面にシリコン基板１が露出し側面にサイドウォール１３が露出したコンタクトホールと１６と、その内部に金属膜１８ａが埋め込まれたコンタクト１９が形成されるようにした。
このような構造とすることにより、積層パターンＢの側面に窪み１１ａがない場合と比較して、コンタクト１９と金属電極９ａの間の耐圧を向上させることができる。
【００２８】
また、本実施の形態に係る半導体装置の製造方法は、シリコン基板１の上に少なくとも制御用ゲート（ポリシリコン８ａ）を含むゲート構造Ａ、金属電極９ａ、およびハードマスク１０ａを同一の幅で順次積層した平坦な側面を有する積層パターンＢを形成した後に、金属電極９ａの側面から金属電極９ａの一部を除去して積層パターンＢの側面に窪み１１ａを形成するようにした。そして、シリコン基板１の上で、窪み１１ａを形成した積層パターンＢの側面にサイドウォール１３を形成するようにした。
さらにシリコン基板１、サイドウォール１３、およびハードマスク１０ａの上に層間絶縁膜１４を形成し、これを貫通して底面にシリコン基板１が露出し側面にサイドウォール１３が露出したコンタクトホール１６を形成するようにした。そして、コンタクトホール１６の内部に金属膜１８ａを埋め込んだコンタクト１９を形成するようにした。
このようにして積層パターンＢの側面に所望の幅の窪み１１ａを形成することができ、コンタクト１９と金属電極９ａの間隔を大きくすることができる。これにより、コンタクト１９と金属電極９ａの間の耐圧を向上させることができる。
【００２９】
実施の形態２．
図１１および図１２は、本実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
実施の形態１では、積層パターンＢの側面に窪みを形成する方法として、図４および図５に示したように、金属電極９ａの側面をアッシング装置により酸化して金属酸化物１１を形成した後に、これを除去する例を説明した。
本実施の形態に係る半導体装置の製造方法は、上述の方法に置き換えて、図１１に示すように、金属電極９ａおよびゲート構造Ａの側面を酸化して、金属電極９ａの側面に金属酸化物１１を形成するとともに、ゲート構造Ａの側面にシリコン酸化膜２０を形成する。
このとき、金属電極９ａに対しては還元作用が強く働き、ゲート構造Ａに対しては酸化作用が強く働く水素と酸素などの混合ガス雰囲気での選択酸化条件を用いて、金属電極９ａ全体を昇華させない程度に金属電極９ａの側面を酸化する。
その後、図１１に示した金属酸化物１１を水洗などのウェット処理により除去して、図１２に示すように積層パターンＢの側面に、窪み１１ａを形成する。
【００３０】
このように形成することにより、実施の形態１と同様に、積層パターンＢの側面に窪み１１ａを形成することができる。
さらに、金属電極９ａの側面に金属酸化物１１を形成する工程と同時に、ゲート構造Ａの側面にシリコン酸化膜２０を形成することができる。これにより、ゲート構造Ａをエッチングする際に発生するシリコン基板１上のダメージ回復処理が必要である場合には、その処理を、金属酸化物１１を形成する工程と同時に行うことができ、工程を簡略化することができる。
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００３１】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、実施の形態１で示した積層パターンＢの側面に窪みを形成する工程を、金属電極９ａおよびゲート構造Ａの側面を酸化して金属電極９ａの側面に金属酸化物１１を形成するとともに、ゲート構造Ａの側面にシリコン酸化膜２０を形成した後、金属酸化物１１を除去するようにした。
これにより、実施の形態１の効果に加えて、ゲート構造Ａをエッチングする際に発生するシリコン基板１上のダメージ回復処理が必要である場合には、その処理を、金属酸化物１１を形成する工程と同時に行うことができ、工程を簡略化することができる。
【００３２】
実施の形態３．
本実施の形態に係る半導体装置の製造方法は、実施の形態１で説明した積層パターンＢの側面に窪み１１ａを形成する工程を、図３に示した金属電極９ａの側面をウェットエッチングして行うようにする。
例えば、金属電極９ａがタングステンである場合、これを溶解することができるアンモニア過酸化水素水（ＮＨ４ＯＨ）の水溶液（ＡＰＭ；Ammonium Hydroxide/Hydrogen Peroxide/Water Mixture）を用い、処理時間を適宜調節してウェットエッチングを行う。例えばＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：２００のＡＰＭを用いて２３℃にて５００秒から１５００秒処理する。これにより、図５に示すように、積層パターンＢの側面に窪み１１ａを形成することができる。
【００３３】
このように形成することにより、実施の形態１と同様に、積層パターンＢの側面に、窪み１１ａを形成することができる。
さらに、薬液のウェットエッチングのみにより積層パターンＢの側面に窪み１１ａを形成できるので、実施の形態１と比較して金属酸化物１１（図４参照）を形成する工程を省略でき、工程を簡略化することができる。
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００３４】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、実施の形態１で示した積層パターンＢの側面に窪み１１ａを形成する工程を、金属電極９ａの側面をウェットエッチングして行うようにした。
このように形成することにより、薬液のウェットエッチングのみにより積層パターンＢの側面に窪み１１ａを形成することができる。従って、実施の形態１の効果に加えて、実施の形態１よりも工程を簡略化することができる。
【００３５】
実施の形態４．
図１３〜図１５は、本実施の形態に係る半導体装置の製造方法を説明する断面図である。
まず、図２に示したように、シリコン基板１の上に第一ゲート絶縁膜２を形成する工程から、ハードマスク膜１０を形成するまでの工程を、実施の形態１と同様にして行う。
このようにして、シリコン基板１上に第一ゲート絶縁膜２、少なくとも制御用ゲートを形成するための導電膜（ポリシリコン膜８）を含むゲート膜Ａ（第一の導電膜）、金属膜９、およびハードマスク膜１０を順次形成する。
【００３６】
その後、図１３に示すように、ハードマスク膜１０（図２参照）の上に形成したレジストパターン１９をマスクとして、ハードマスク膜１０を選択的にエッチングして、所定幅のハードマスク１０ａを形成する。この後、図示しないが、レジストパターン１９を除去する。
【００３７】
次に、図１４に示すように、金属膜９（図１３参照）を等方性エッチングして、ハードマスク１０ａの側面位置よりも内側位置に金属膜９の両側面がそれぞれ位置するように、ハードマスク１０ａの幅より小さい幅の金属電極９ａを形成する。
例えば、金属膜９がタングステンである場合には、ＣＦ４のガス流量を増やすようにして等方性エッチングを行う。
【００３８】
次に、図１５に示すように、ゲート膜Ａ（図１４参照）を選択的にエッチングして、金属電極９ａの側面位置よりも外側位置にゲート膜Ａ（第一の導電膜）の両側面がそれぞれ位置するように、少なくとも制御用ゲート（ポリシリコン８ａ）を含み、金属電極９ａの幅より大きい幅のゲート構造Ａを形成する。
さらに図示しないが、実施の形態１と同様の方法により、シリコン基板１上でゲート構造Ａ、金属電極９ａ、およびハードマスク１０ａの側面にサイドウォールを形成する。
【００３９】
このように金属膜９をエッチングして金属電極９ａを形成する工程において、等方性エッチングを行うことにより、実施の形態１と同様に積層パターンＢの側面に窪み１１ａを形成することができる。
さらに、金属膜９のエッチング条件を等方性エッチングとすることにより、積層パターンＢの側面に窪み１１ａを形成することができるので、実施の形態１よりも工程を簡略化することができる。
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００４０】
以上説明したように、本実施の形態に係る半導体装置の製造方法は、まず、シリコン基板１の上に少なくとも制御用ゲートを形成するための導電膜（ポリシリコン膜８）を含むゲート膜Ａ、金属膜９、およびハードマスク膜１０を順次形成して、ハードマスク膜１０を選択的にエッチングして所定幅のハードマスク１０ａを形成するようにした。
次に、金属膜９を等方性エッチングして、ハードマスク１０ａの側面位置よりも内側位置に金属膜９の両側面がそれぞれ位置するように、ハードマスク１０ａの幅より小さい幅の金属電極９ａを形成するようにした。そして、ゲート膜Ａ（第一の導電膜）を選択的にエッチングして、金属電極９ａの側面位置よりも外側位置にゲート膜Ａの両側面がそれぞれ位置するように、少なくとも制御用ゲート（ポリシリコン８ａ）を含み、金属電極９ａの幅より大きい幅のゲート構造Ａを形成するようにした。
次に、シリコン基板１上で、ゲート構造Ａ、金属電極９ａ、およびハードマスク１０ａの側面にサイドウォールを形成するようにした。そして、シリコン基板１、サイドウォール１３、およびハードマスク１０ａの上に層間絶縁膜１４を形成し、これを貫通して底面にシリコン基板１が露出し側面にサイドウォール１３が露出したコンタクトホール１６を形成するようにした。さらに、コンタクトホール１６の内部に金属膜１８ａ（第二の導電膜）を埋め込んだコンタクト１９を形成するようにした。
【００４１】
このように、金属膜９のエッチング条件を等方性エッチングとすることにより、積層パターンＢの側面に窪み１１ａを形成することができる。従って、実施の形態１の効果に加えて、実施の形態１よりも工程を簡略化することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図。
【図１３】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図。
【図１４】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図。
【図１５】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４３】
１  シリコン基板、２ａ  第一ゲート絶縁膜、３ａ  浮遊ゲート、７ａ  第二ゲート絶縁膜、８ａ  ポリシリコン、９ａ  金属電極、１０ａ  ハードマスク、１１ａ  窪み、１２  拡散層、１３  サイドウォール、１４ａ  層間絶縁膜、１６  コンタクトホール、１７ａ  ＴｉＮ／Ｔｉ積層膜、１８ａ  金属膜、１９  コンタクト、Ａ  ゲート構造（又はゲート膜）、Ｂ  積層パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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