(57)【要約】【課題】  従来の半導体装置では、ゲート酸化膜が薄く、ドレイン領域がＤＤＤ構造で形成されている場合、ドレイン領域での電界緩和が図り難いという問題があった。【解決手段】  本発明の半導体装置では、Ｐ型の拡散層５上面には薄いゲート酸化膜１２が形成されている。ゲート酸化膜１２上面にはゲート電極９が形成されている。Ｐ型の拡散層５には、Ｎ型の拡散層７、８が形成され、Ｎ型の拡散層８はドレイン領域として用いられる。Ｎ型の拡散層８は、少なくともゲート電極９下方で、γ形状に拡散している。この構造により、エピタキシャル層４表面近傍では、Ｎ型の拡散層８の拡散領域は広がり、低濃度領域となる。そして、ゲート電極からの電界、ソース−ドレイン間の電界を緩和することができる。【選択図】  図１
2006278933.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層に形成されるドレイン領域及びソース領域と、前記ドレイン領域と前記ソース領域との間に位置するチャネル領域と、前記チャネル領域が位置するバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極とを有する半導体装置において、
前記バックゲート領域には、少なくとも前記ドレイン領域が形成されており、前記ドレイン領域は前記半導体層表面に対して傾斜を有し、前記傾斜の接線と前記半導体層表面との成す角度は、前記半導体層表面に近づくにつれて小さくなることを特徴とする半導体装置。
【請求項２】
前記ドレインが形成されている前記バックゲート領域の濃度は、その濃度勾配に２箇所の変曲領域を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バックゲート領域には前記ドレイン領域及び前記ソース領域が形成されており、前記ソース領域は前記半導体層表面に対して傾斜を有し、前記傾斜の接線と前記半導体層表面との成す角度は、前記半導体層表面に近づくにつれて小さくなることを特徴とする半導体装置。
【請求項４】
前記ドレイン領域は、ＳＤ構造またはＤＤＤ構造であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート酸化膜は、５０〜３４０Åの膜厚を有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート酸化膜の膜厚を薄くし、ドレイン領域での電界を緩和する半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置では、Ｐ型のシリコン基板には、Ｎ型のウェル領域とＰ型のウェル領域とが形成されている。そして、Ｎ型のウェル領域にはＰチャネル型ＭＯＳトランジスタが形成されている。また、Ｐ型のウェル領域には、Ｎチャネル型ＭＯＳトランジスタが形成されている。このとき、Ｎ型のウェル領域及びＰ型のウェル領域の濃度プロファイルは、ＭＯＳトランジスタの接合耐圧、接合容量、短チャネル効果抑制等が考慮され、その最適値が決められている（例えば、特許文献１参照。）。
【０００３】
従来の半導体装置では、Ｐ型半導体基板にゲート電極をマスクとした自己整合技術により、ソース領域及びドレイン領域が形成されている。ソース領域とドレイン領域との間のチャネル領域上には、ゲート酸化膜、ゲート電極が形成されている。尚、ドレイン領域は、ＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｉｏｎ  Ｄｒａｉｎ）構造またはＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造により形成されている。そして、ゲート電極の端部からドレイン領域での電界最大点までのゲート酸化膜を厚く形成している。この構造により、しきい電圧値のシフトや相互コンダクタンスの劣化等のＭＯＳＦＥＴ特性の変動量が小さく、信頼性を向上させる技術が知られている（例えば、特許文献２参照。）。
【特許文献１】特開２００４−１０４１４１号公報（第８−９、第１１図）
【特許文献２】特開２００１−２５０９４１号公報（第４−５、７頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、従来の半導体装置では、Ｐ型のシリコン基板にＮ型のウェル領域とＰ型のウェル領域とを形成する。そして、同一基板にＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタとを形成する。Ｎ型のウェル領域及びＰ型のウェル領域では、短チャネル効果抑制等が考慮され、その濃度プロファイルが決められている。そのため、短チャネル効果を抑制するためには、上記ウェル領域表面の不純物濃度を所望の範囲で高濃度に保つ必要がある。この構造により、ドレイン領域をＳＤ（Ｓｉｎｇｌｅ  Ｄｒａｉｎ）構造、あるいは、ＤＤＤ構造とする場合には、ドレイン拡散層の不純物濃度を低濃度とし、拡散広がりを広く出来ない。そのため、ドレイン領域での電界緩和が図り難いという問題がある。一方、ドレイン領域をＬＤＤ構造とする場合には、ゲート電極の側壁にスペーサ絶縁膜を形成する等、余分な工程が必要となる。その結果、マスク枚数が増え、製造コストが掛かるという問題がある。
【０００５】
また、従来の半導体装置では、同一基板上にＣＭＯＳトランジスタを形成するために、Ｎ型のウェル領域にＰ型のウェル領域を形成している。そして、Ｎ型及びＰ型のウェル領域には、短チャネル効果抑制等を目的とし、チャネル領域に不純物をイオン注入し、半導体層の表面領域の不純物濃度を調整している。この構造により、ドレイン領域が形成される領域の不純物濃度は比較的高濃度であり、ドレイン領域が、チャネル方向にも、深部方向へも広く拡散し難い。そのため、ドレイン領域での電子電流密度が上がり、寄生ＮＰＮトランジスタがＯＮ動作し易い構造となる。そして、半導体装置のＯＮ動作時の耐圧特性が劣化するという問題がある。
【０００６】
また、従来の半導体装置では、低い駆動電圧で動作するようにゲート酸化膜を薄くし、またはチャネル長を短くする傾向にある。そして、上記構造とすることで、ホットエレクトロン注入によるしきい電圧値のシフトや相互コンダクタンスの低下を誘発する。その対策として、ホットエレクトロンが最も特性に影響を与える領域のゲート酸化膜をその他領域よりも厚く形成することで対処している。しかしながら、所望の領域のゲート酸化膜のみを厚くするためには、専用のエッチング工程、熱酸化工程が必要となる。そのため、製造プロセスが複雑となり、製造コストが掛かるという問題がある。
【課題を解決するための手段】
【０００７】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されるドレイン領域及びソース領域と、前記ドレイン領域と前記ソース領域との間に位置するチャネル領域と、前記チャネル領域が位置するバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極とを有する半導体装置において、前記バックゲート領域には、少なくとも前記ドレイン領域が形成されており、前記ドレイン領域は前記半導体層表面に対して傾斜を有し、前記傾斜の接線と前記半導体層表面との成す角度は、前記半導体層表面に近づくにつれて小さくなることを特徴とする。従って、本発明では、ゲート電極下方に位置するドレイン領域は、半導体層表面に近づくにつれて広く拡散している。この構造により、ドレイン領域では、半導体層表面近傍の不純物濃度が低濃度となり、ドレイン領域での電界緩和を実現する。
【０００８】
また、本発明の半導体装置では、前記ドレインが形成されている前記バックゲート領域の濃度は、その濃度勾配に２箇所の変曲領域を有していることを特徴とする。従って、本発明では、半導体層表面に近づくにつれ、バックゲート領域の不純物濃度が低濃度となる。この構造により、ドレイン領域が半導体層表面に近づくにつれ、拡散し易い構造となる。そして、半導体装置のＯＮ動作時の耐圧特性を向上させることができる。
【０００９】
また、本発明の半導体装置では、前記バックゲート領域には前記ドレイン領域及び前記ソース領域が形成されており、前記ソース領域は前記半導体層表面に対して傾斜を有し、前記傾斜の接線と前記半導体層表面との成す角度は、前記半導体層表面に近づくにつれて小さくなることを特徴とする。従って、本発明では、ゲート電極下方に位置するドレイン領域及びソース領域は、半導体層表面に近づくにつれて広く拡散している。この構造により、チャネル長を短くでき、電流能力を向上させることができる。
【００１０】
また、本発明の半導体装置では、前記ドレイン領域は、シングルドレイン構造またはＤＤＤ構造であることを特徴とする。従って、本発明では、ゲート電極の側壁にスペーサ絶縁膜が形成されない構造となる。この構造により、スペーサ絶縁膜を形成する工程が省略できるので、マスク枚数や製造工程を低減し、製造コストを抑えることができる。
【００１１】
また、本発明の半導体装置では、前記ゲート酸化膜は、５０〜３４０Åの膜厚を有することを特徴とする。従って、本発明では、ゲート酸化膜の膜厚を薄くすることで、低電圧駆動を実現できる。
【発明の効果】
【００１２】
本発明では、バックゲート領域が、深部に不純物濃度のピークを有するように形成されている。バックゲート領域に形成されるドレイン領域は、半導体層表面近傍で広く拡散している。そして、ドレイン領域は、ゲート電極下方で不純物濃度が低濃度となる。この構造により、ゲート電極からの垂直方向電界やチャネル方向電界をドレイン領域で緩和することができる。
【００１３】
また、本発明では、ドレイン領域がγ形状で形成されている。また、ドレイン領域の拡散深さが深く形成されている。この構造により、ドレイン領域に電子電流密度が集中することを低減できる。そして、寄生ＮＰＮトランジスタのＯＮ動作を抑止し、素子のＯＮ動作時の耐圧特性を向上させることができる。
【００１４】
また、本発明では、ゲート電極下方で、ドレイン領域及びソース領域がγ形状で形成されている。ゲート電極下方に位置する領域の不純物濃度は低濃度である。この構造により、チャネル長が短くなり、耐圧特性は維持しつつ、電流能力を向上させることができる。
【００１５】
また、本発明では、ドレイン領域が、ＤＤＤ構造またはシングルドレイン構造により形成されている。この構造により、ゲート電極の側壁にスペーサ絶縁層を形成する必要がない。そして、マスク枚数や製造工程を低減でき、製造コストを低減できる。また、製造プロセスも簡略化することができる。
【００１６】
また、本発明では、ドレイン領域が、ゲート電極下方でγ形状に拡散している。そして、ドレイン領域は、ゲート電極下方で不純物濃度が低濃度となる。この構造により、ドレイン領域でも電界緩和が図れ、ゲート酸化膜を薄くすることができる。そして、低電圧駆動を実現できる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の一実施の形態である半導体装置について、図１〜図７を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２（Ａ）は、本実施の形態の半導体装置のドレイン領域及びその近傍領域を説明するための断面図である。図２（Ｂ）は、従来の半導体装置のドレイン領域及びその近傍領域を説明するための断面図である。図３（Ａ）は、本実施の形態及び従来の半導体装置のバックゲート領域の濃度プロファイルを説明するための図である。図３（Ｂ）は、本実施の形態及び従来の半導体装置のドレイン領域の濃度プロファイルを説明するための断面図である。図４は、図２（Ａ）に示す本実施の形態のＡ−Ａ断面及び図２（Ｂ）に示す従来の半導体装置のＢ−Ｂ断面における濃度プロファイルを説明するための図である。図５は、図２（Ａ）に示す本実施の形態のＣ−Ｃ断面及び図２（Ｂ）に示す従来の半導体装置のＤ−Ｄ断面における濃度プロファイルを説明するための図である。図６（Ａ）は、本実施の形態の半導体装置の耐圧特性を説明するための図である。図６（Ｂ）は、従来の半導体装置の耐圧特性を説明するための図である。図７は、本実施の形態及び従来の半導体装置の電流能力を説明するための図である。
【００１８】
図１に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型の埋込拡散層３と、Ｎ型のエピタキシャル層４と、バックゲート領域として用いられるＰ型の拡散層５、６と、ソース領域として用いられるＮ型の拡散層７と、ドレイン領域として用いられるＮ型の拡散層８と、ゲート電極９とから構成されている。
【００１９】
Ｎ型のエピタキシャル層４が、Ｐ型の単結晶シリコン基板２上に形成されている。基板２とエピタキシャル層４には、Ｎ型の埋込拡散層３が形成されている。尚、本実施の形態での基板２及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板２上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
【００２０】
Ｐ型の拡散層５がエピタキシャル層４に形成されている。Ｐ型の拡散層５には、その形成領域を重畳させるようにＰ型の拡散層６が形成されている。Ｐ型の拡散層５、６は、バックゲート領域として用いられる。尚、Ｐ型の拡散層５、６は一体に形成されており、以下、Ｐ型の拡散層５として説明する。
【００２１】
Ｎ型の拡散層７、８が、Ｐ型の拡散層５に形成されている。Ｎ型の拡散層７は、ソース領域として用いられる。Ｎ型の拡散層８は、ドレイン領域として用いられる。Ｎ型の拡散層７にはＮ型の拡散層１０が形成され、Ｎ型の拡散層８にはＮ型の拡散層１１が形成されている。この構造により、ドレイン領域はＤＤＤ構造となる。そして、Ｎ型の拡散層７、８間に位置するＰ型の拡散層５は、チャネル領域として用いられる。チャネル領域上方のエピタキシャル層４上面にはゲート酸化膜１２が形成されている。
【００２２】
ゲート電極９は、ゲート酸化膜１２上面に形成されている。ゲート電極９は、ポリシリコン膜１３とタングステンシリコン膜１４とにより所望の膜厚となるように形成されている。タングステンシリコン膜１４の上面にシリコン酸化膜１５が形成されている。
【００２３】
ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１６が、エピタキシャル層４に形成されている。ＬＯＣＯＳ酸化膜１６の平坦部では、その膜厚が、例えば、３０００〜５０００Å程度となる。Ｐ型の拡散層５とＰ型の分離領域１７との間のＬＯＣＯＳ酸化膜１６の下方には、Ｎ型の拡散層１８が形成されている。Ｎ型の拡散層１８は、エピタキシャル層４表面が反転し、Ｐ型の拡散層５とＰ型の分離領域１７とがショートすることを防止している。
【００２４】
絶縁層１９が、エピタキシャル層４上面に形成されている。絶縁層１９は、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングにより、絶縁層１９にコンタクトホール２０、２１、２２、２３が形成されている。
【００２５】
コンタクトホール２０、２１、２２、２３には、バリアメタル膜２４及びタングステン（Ｗ）膜２５が埋設されている。タングステン膜２５の表面には、アルミ銅（ＡｌＣｕ）膜及びバリアメタル膜が選択的に形成され、ソース電極２６及びドレイン電極２７が形成されている。尚、図１に示した断面では、ゲート電極９への配線層は図示していないが、その他の領域で配線層と接続している。
【００２６】
図２（Ａ）に示す如く、本実施の形態では、ドレイン領域として用いられるＮ型の拡散層８では、エピタキシャル層４の深部から表面に向けて拡散領域が広がっている。具体的には、Ｎ型の拡散層８側面の接線とエピタキシャル層４表面との成す角θが、表面に近づくにつれて小さくなるように形成されている。図示したように、Ｎ型の拡散層８側面の接線とエピタキシャル層４表面との成す角が、θ１＞θ２＞θ３となるように、Ｎ型の拡散層８が形成されている。そして、ゲート電極９の下方では、Ｎ型の拡散層８は、Ｎ型の拡散層７側へと向かい、エピタキシャル層４表面に収束している。つまり、丸印２８で示すＮ型の拡散層８は、曲率が変わり、γ形状に拡散している。尚、ソース領域として用いられるＮ型の拡散層７も、同様に、γ形状に拡散している。
【００２７】
図２（Ｂ）に示す如く、従来では、Ｎチャネル型のＭＯＳトランジスタの構造において、丸印２９で示すＮ型の拡散層３０は、実質、曲率に変化がないように拡散している。具体的には、Ｎ型の拡散層３０の接線とエピタキシャル層３１表面との成す角θが、表面に近づくにつれてもほぼ同等である。あるいは、拡散時間等の製造条件により、成す角θが、若干、大きくなるか、あるいは、小さくなる程度である。例えば、Ｎ型の拡散層３０の接線とエピタキシャル層３１表面との成す角は、θ４≒θ５となる。
【００２８】
次に、図３及び図４を用いて、図２（Ａ）に示した構造となる理由を説明する。図３及び図４では、実線は、本実施の形態におけるバックゲート領域の濃度プロファイルを示している。一方、点線は、従来のバックゲット領域の濃度プロファイルを示している。
【００２９】
図３（Ａ）に示すように、本実施の形態のバックゲート領域では、エピタキシャル層４表面から０．６μｍ程度の領域に不純物濃度のピークが存在するように、Ｐ型の拡散層５が形成されている。この濃度プロファイルは、拡散層５の不純物濃度のピークが、拡散層６の不純物濃度のピークより深部に存在するように、不純物を注入し、拡散することで実現する。一方、従来のバックゲート領域では、エピタキシャル層４表面近傍に不純物濃度のピークが存在するように、Ｐ型の拡散層３２が形成されている。
【００３０】
図３（Ｂ）に示すように、本実施の形態のドレイン領域では、エピタキシャル層４表面近傍に不純物濃度のピークが存在するように、Ｎ型の拡散層８が形成されている。そして、ドレイン領域は、エピタキシャル層４の深部まで形成されている。一方、従来の形態のドレイン領域でも、同様に、エピタキシャル層４表面近傍に不純物濃度のピークが存在するように、Ｎ型の拡散層３０が形成されている。
【００３１】
図４に示すように、本実施の形態のＡ−Ａ断面での濃度プロファイルは、丸印Ａ、Ｂで示すように、バックゲート領域では２箇所の変曲領域を有している。これは、図３で説明したように、Ｐ型の拡散層５が、深部に不純物濃度のピークを有するからである。一方、従来の形態のＢ−Ｂ断面での濃度プロファイルは、バックゲート領域では、実質、変曲領域を有していない。尚、本実施の形態のＡ−Ａ断面と従来のＢ−Ｂ断面とは、同一の素子サイズを有する場合における同一領域の断面である。
【００３２】
つまり、本実施の形態では、Ｐ型の拡散層５は、深部に不純物濃度のピークを有し、エピタキシャル層４の表面に近づくにつれ、不純物濃度が緩やかに低くなっている。その濃度プロファイルを有するＰ型の拡散層５に対し、Ｎ型の拡散層８を形成している。そのことで、Ｎ型の拡散層８は、エピタキシャル層４表面に近づくにつれ、拡散し易くなり、上述したγ形状となる。
【００３３】
次に、図５を用いて、ドレイン領域の濃度プロファイルを説明する。尚、横軸では、ゲート電極を中心とし、ドレイン領域側への離間距離を正とし、ソース領域側への離間距離を負として示している。また、本実施の形態のＣ−Ｃ断面と従来の形態のＤ−Ｄ断面とは、同一の素子サイズを有する場合における同一領域の断面である。
【００３４】
図示したように、本実施の形態のＣ−Ｃ断面での濃度プロファイルでは、Ｎ型の拡散層７、８の不純物濃度は、ゲート電極９の中心から０．３（μｍ）程度離間した領域から０．７（μｍ）程度離間した領域までは、緩やかに高くなっている。そして、ゲート電極９の中心から０．７（μｍ）程度離間した領域以降は、その不純物濃度が急激に高くなっている。一方、従来の形態のＤ−Ｄ断面の濃度プロファイルでは、Ｎ型の拡散層３０、３４の不純物濃度は、ゲート電極３３の中心から０．７（μｍ）程度離間した領域以降、急激に高くなっている。
【００３５】
つまり、本実施の形態のソース領域またはドレイン領域となるＮ型の拡散層７、８は、エピタキシャル層４の表面近傍では、低濃度の拡散領域がゲート電極９中心へと広がる構造となる。この構造により、ゲート酸化膜１２を、例えば、５０〜３４０（Å）の膜厚とすることで、ゲート電極からの垂直方向電界が大きくなるが、ドレイン領域の低濃度領域により電界緩和を図ることができる。また、ソース領域からドレイン領域へと向かうチャネル方向電界は、ドレイン領域の端部で最大となる。チャネル方向電界に対しても同様に、上述した構造により、ドレイン領域の低濃度領域により電界緩和を図ることができる。
【００３６】
最後に、図６及び図７を用いて、図３から図５で説明した濃度プロファイルによる構造を有することでの効果を説明する。
【００３７】
図６（Ａ）は、図２（Ａ）に示す本実施の形態の構造での耐圧特性を示している。図６（Ｂ）は、図２（Ｂ）に示す従来の構造での耐圧特性を示している。図２（Ａ）に示すように、Ｎチャネル型ＭＯＳトランジスタ１のＯＮ動作に伴い、Ｎ型の拡散層７、８及びＰ型の拡散層５による寄生ＮＰＮトランジスタがＯＮ動作する。
【００３８】
ここで、寄生ＮＰＮトランジスタは、以下の２つの動作に起因してＯＮ動作する。先ず、ゲート電極９下方のドレイン領域近傍での高い電界により引き起こされる衝突電離によって、Ｎ型の拡散層８に自由キャリア（電子）と対となる自由キャリア（正孔）が発生する。そして、その自由キャリア（正孔）がＰ型の拡散層５に流入し、寄生ＮＰＮトランジスタのエミッタ−ベース間を順方向バイアスすることで、寄生ＮＰＮトランジスタがＯＮ動作する場合がある。次に、ドレイン領域であるＮ型の拡散層８が浅い拡散層により形成されると、Ｎ型の拡散層８での電子電流密度が上がり、自由キャリア（正孔）が発生し易い状態となる。そして、Ｎ型の拡散層８に発生した自由キャリア（正孔）がＰ型の拡散層５に流入し、寄生ＮＰＮトランジスタのエミッタ−ベース間を順方向バイアスすることで、寄生ＮＰＮトランジスタがＯＮ動作する場合がある。
【００３９】
上述したように、本実施の形態では、ドレイン領域であるＮ型の拡散層８が、ゲート電極９の下方に拡散し、その拡散領域は低濃度領域である。そして、ＭＯＳトランジスタのＯＮ動作時に、ドレイン領域での電界を緩和し、衝突電離の発生を抑止し、自由キャリア（正孔）の発生を抑える。また、ドレイン領域であるＮ型の拡散層８の拡散深さを深くし、自由キャリア（電子）の流路を増大させる。そして、ＭＯＳトランジスタのＯＮ動作時に、Ｎ型の拡散層８での電子電流密度を下げ、自由キャリア（正孔）の発生を抑える。その結果、寄生ＮＰＮトランジスタのＯＮ動作を抑止し、ＭＯＳトランジスタのＯＮ動作時の耐圧特性を向上させる。
【００４０】
具体的には、図６（Ａ）に示すように、本実施の形態の構造では、ソース−ドレイン間電圧として８（Ｖ）程度まで使用することができる。また、ゲート−ソース間電圧の大きさにより多少の差異はあるが、ソース−ドレイン間電圧が２（Ｖ）程度から８（Ｖ）程度の範囲において、傾斜がフラットまたはフラットに近づき、安定した駆動特性を得ることができる。
【００４１】
一方、図６（Ｂ）に示すように、従来の形態の構造では、ソース−ドレイン間電圧として６（Ｖ）程度まで使用することができる。しかしながら、図６（Ａ）と比較して、２（Ｖ）程度耐圧特性が劣化する。また、ゲート−ソース間電圧の大きさにより多少の差異はあるが、ソース−ドレイン間電圧が２（Ｖ）程度から６（Ｖ）程度の範囲において、傾斜が緩やかとなる。しかしながら、図６（Ａ）と比較して、傾斜がフラットまたはフラットに近づかないので、ホットキャリアが発生し易く、安定した駆動特性が得難い。
【００４２】
図７に示すように、本実施の形態の構造では、従来の形態の構造と比較して、電流能力が向上している。これは、図５を用いて説明したように、ソース領域、ドレイン領域となるＮ型の拡散層７、８が、ゲート電極９の中心部へと向かい拡散し、チャネル長が短くなるからである。つまり、特に、高電圧が印加されるドレイン領域では、チャネル領域とＰＮ接合領域を形成するＮ型の拡散層８が、低濃度の拡散領域である。そのため、空乏層がドレイン領域側に広がることができ、所望の耐圧特性を維持しつつ、電流能力を向上させることができる。
【００４３】
また、本実施の形態では、ドレイン領域をＤＤＤ構造で形成することで、ゲート電極の側壁にスペーサ絶縁膜を形成する工程を省略できる。そのため、マスク枚数も低減でき、製造コストを低減することができる。また、製造プロセスも簡略化することができる。
【００４４】
尚、本実施の形態では、ドレイン領域をＤＤＤ構造で形成する場合に関し説明したが、この場合に限定するものではない。例えば、ドレイン領域をシングル拡散構造で形成する場合でも良い。また、バックゲート領域を形成する際に、Ｐ型の拡散層５、６を形成したが、この場合に限定するものではない。本実施の形態でのドレイン領域の拡散構造を実現できる濃度プロファイルであれば、バックゲート領域の拡散構造は任意の設計変更は可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】（Ａ）本発明の実施の形態における半導体装置のドレイン領域及びその近傍領域を説明するための断面図であり、（Ｂ）従来の実施の形態における半導体装置のドレイン領域及びその近傍領域を説明するための断面図である。
【図３】本発明及び従来の実施の形態における半導体装置の（Ａ）バックゲート領域の濃度プロファイルを説明するための図であり、（Ｂ）ドレイン領域の濃度プロファイルを説明するための断面図である。
【図４】本発明及び従来の実施の形態における半導体装置に関し、図２（Ａ）及び（Ｂ）に示すＡ−Ａ断面及びＢ−Ｂ断面の濃度プロファイルを説明するための図である。
【図５】本発明及び従来の実施の形態における半導体装置に関し、図２（Ａ）及び（Ｂ）に示すＣ−Ｃ断面及びＤ−Ｄ断面の濃度プロファイルを説明するための図である。
【図６】（Ａ）本発明の実施の形態における半導体装置のドレイン−ソース間の電流値と耐圧特性との関係を説明するための図であり、（Ｂ）従来の実施の形態における半導体装置のドレイン−ソース間の電流値と耐圧特性との関係を説明するための図である。
【図７】本発明及び従来の実施の形態における電流能力を説明するための図である。
【符号の説明】
【００４６】
１  Ｎチャネル型ＭＯＳトランジスタ
２  Ｐ型の単結晶シリコン基板
４  Ｎ型のエピタキシャル層
５  Ｐ型の拡散層
６  Ｐ型の拡散層
７  Ｎ型の拡散層
８  Ｎ型の拡散層
９  ゲート電極
１２  ゲート酸化膜
【図１】
2006278933.tif 000003
【図２】
2006278933.tif 000004
【図３】
2006278933.tif 000005
【図４】
2006278933.tif 000006
【図５】
2006278933.tif 000007
【図６】
2006278933.tif 000008
【図７】
2006278933.tif 000009