(57)【要約】【課題】スルーレートを多段階に調整することができ、最適なスルーレート選択して高速で効率的な信号伝送を可能にする出力ドライバ回路を得る。【解決手段】外部から入力される電流制御信号ＳＰ１〜ＳＰｎ及びＳＮ１〜ＳＮｎに応じて、トランジスタ群ＭＮ１〜ＭＮｎ及びＭＰ１〜ＭＰｎを選択的に駆動可能状態にすることにより、出力制御部３からＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２に対する制御信号ＰＤ及びＮＤの負荷ドライブ能力を変えるようにした。【選択図】図２
2006325256.tif 000002
【特許請求の範囲】
【請求項１】
外部へ出力する出力電流の駆動を行う少なくとも１つの電流駆動用トランジスタで構成された最終段の出力電流駆動部と、
該電流駆動用トランジスタの駆動制御を行うための複数の駆動用トランジスタを有し、出力電流駆動部の電流駆動用トランジスタの駆動制御を行う駆動制御部と、
を備え、
上記駆動制御部は、各駆動用トランジスタが外部からの制御信号に応じて選択的に能動化されることにより、上記電流駆動用トランジスタの電流駆動能力を変えることを特徴とする出力ドライバ回路。
【請求項２】
上記駆動制御部は、上記電流駆動用トランジスタの制御入力端にバイアスの供給を行う並列に接続された複数の駆動用トランジスタを有し、該各駆動用トランジスタが外部からの制御信号に応じて選択的に能動化されることにより、上記電流駆動用トランジスタの制御入力端に対するバイアスを変えることを特徴とする請求項１に記載の出力ドライバ回路。
【請求項３】
上記各駆動用トランジスタは、負荷ドライブ能力がそれぞれ異なることを特徴とする請求項２に記載の出力ドライバ回路。
【請求項４】
上記各駆動用トランジスタは、所定の駆動用トランジスタの負荷ドライブ能力に対して、２のべき乗倍の負荷ドライブ能力をそれぞれ有することを特徴とする請求項３に記載の出力ドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内に設けられた出力ドライバ回路に関し、特に出力波形の立ち上がり及び立ち下がり遷移時間の調整機能を有する出力ドライバ回路に関する。
【背景技術】
【０００２】
図３は、従来の出力ドライバ回路の例を示した回路図である。図３において、出力ドライバ回路１００は、Ｐチャネル形ＭＯＳトランジスタ１１１とＮチャネル形ＭＯＳトランジスタ１１２とで構成された出力電流駆動トランジスタ部１０１と該出力電流駆動トランジスタ部１０１の動作制御を行う出力制御部１０２とで構成されている。
【０００３】
出力制御部１０２は、波形入力端子Ｉａと出力制御端子ＯＥＢに入力される前段回路（図示せず）からの信号の論理状態に応じて、Ｐチャネル形ＭＯＳトランジスタ１１１に対する制御信号ＰＤ及びＮチャネル形ＭＯＳトランジスタ１１２に対する制御信号ＮＤを次段の出力電流駆動トランジスタ部１０１に出力する。出力電流駆動トランジスタ部１０１は、該制御信号ＰＤ及びＮＤの各論理状態に応じて、ハイ（Ｈｉｇｈ）レベル、ロー（Ｌｏｗ）レベル又はハイ（Ｈｉｇｈ）インピーダンスのいずれかの論理状態を出力端子ＯＵＴから次段回路（図示せず）に出力する。
【０００４】
出力制御部１０２は、図３で示すように、ＮＡＮＤ回路１１５、ＮＯＲ回路１１６及びインバータ回路１１７〜１２０で構成されている。ＮＡＮＤ回路１１５は、波形入力端子Ｉａと出力制御端子ＯＥＢに入力される各信号の論理状態から、出力電流駆動トランジスタ部１０１のＰチャネル形ＭＯＳトランジスタ１１１に対する制御信号ＰＤを出力する。また、ＮＯＲ回路１１６は、波形入力端子Ｉａと出力制御端子ＯＥＢに入力される各信号の論理状態から、出力電流駆動トランジスタ部１０１のＮチャネル形ＭＯＳトランジスタ１１２に対する制御信号ＮＤを出力する。
【０００５】
図４は、ＮＡＮＤ回路１１５及びＮＯＲ回路１１６の回路構成例を示した図であり、図４において、ＮＡＮＤ回路１１５は、Ｐチャネル形ＭＯＳトランジスタ１２１，１２２、及びＮチャネル形ＭＯＳトランジスタ１２３，１２４で形成されており、ＮＯＲ回路１１６は、Ｐチャネル形ＭＯＳトランジスタ１２５，１２６、及びＮチャネル形ＭＯＳトランジスタ１２７，１２８で形成されている。このように、従来、半導体集積回路における波形伝送を行う出力ドライバ回路では、出力波形の立ち上がり及び立ち下がり遷移時間であるスルーレートを調整する機能を備えていないことが一般的であった。
【０００６】
なお、本発明と構成が異なるが、スルーレート調整手段又はスルーレート調整機能を有する出力ドライバ回路として、出力電流駆動トランジスタ部分でスルーレート調整を行う技術（例えば、特許文献１及び２参照。）、内部に容量又は抵抗回路を有してスルーレート調整を行う技術（例えば、特許文献３参照。）、及び内部に論理回路による遅延回路を有してスルーレート調整を行う技術（例えば、特許文献４参照。）がそれぞれ開示されている。
【特許文献１】特開平７‐１１５４３９号公報
【特許文献２】特開平８‐２７９７４２号公報
【特許文献３】特開平６‐３５０４２２号公報
【特許文献４】特開平７‐１２２９９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、出力ドライバ回路において、波形の伝送反射等の影響は、波形の伝送速度及び回路が実装されている基板等のボード類の実装状態等によって異なり、効率のよい高速伝送を行うためのスルーレートも異なってくる。このため、伝送速度及び実装状態に応じて、最適なスルーレートを選択する必要があり、スルーレート調整機能を備えていない従来の出力ドライバ回路では、伝送反射等の影響を避け効率のよい高速伝送を行うことが困難であった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、スルーレートを多段階に調整することができ、最適なスルーレートを選択して高速で効率的な信号伝送を可能にする出力ドライバ回路を得ることを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る出力ドライバ回路は、外部へ出力する出力電流の駆動を行う少なくとも１つの電流駆動用トランジスタで構成された最終段の出力電流駆動部と、該電流駆動用トランジスタの駆動制御を行うための複数の駆動用トランジスタを有し、出力電流駆動部の電流駆動用トランジスタの駆動制御を行う駆動制御部とを備え、駆動制御部は、各駆動用トランジスタが外部からの制御信号に応じて選択的に能動化されることにより、電流駆動用トランジスタの電流駆動能力を変えるものである。
【００１０】
具体的には、上記駆動制御部は、電流駆動用トランジスタの制御入力端にバイアスの供給を行う並列に接続された複数の駆動用トランジスタを有し、該各駆動用トランジスタが外部からの制御信号に応じて選択的に能動化されることにより、電流駆動用トランジスタの制御入力端に対するバイアスを変える。
【００１１】
また、上記各駆動用トランジスタは、負荷ドライブ能力がそれぞれ異なるようにしてもよく、具体的には、所定の駆動用トランジスタの負荷ドライブ能力に対して、２のべき乗倍の負荷ドライブ能力をそれぞれ有するようにしてもよい。
【発明の効果】
【００１２】
本発明の出力ドライバ回路によれば、最終段の出力電流駆動部における電流駆動用トランジスタの駆動制御を行う各駆動用トランジスタが外部からの制御信号に応じて選択的に能動化されることにより、電流駆動用トランジスタの電流駆動能力を変えるようにした。このことから、出力信号におけるスルーレートの調整を行うことができ、伝送反射等の影響が低減するように最適なスルーレートを選択して高速で効率的な信号伝送を行うことができる。
【００１３】
具体的には、電流駆動用トランジスタの制御入力端にバイアスの供給を行う並列に接続された複数の駆動用トランジスタが、外部からの制御信号に応じて選択的に能動化されることにより、電流駆動用トランジスタの制御入力端に対するバイアスを変えるようにした。このことから、出力信号におけるスルーレートを駆動用トランジスタの数と同数の段階に調整することができる。
【００１４】
また、各駆動用トランジスタのそれぞれの負荷ドライブ能力が異なるようにしてもよく、このようにすることにより、小さなレイアウト面積で、効率よく多段階に出力信号におけるスルーレートの調整を行うことができる。
【００１５】
具体的には、各駆動用トランジスタは、所定の駆動用トランジスタの負荷ドライブ能力に対して、２のべき乗倍の負荷ドライブ能力をそれぞれ有するようにしてもよく、このようにすることにより、様々な整数倍の負荷ドライブ能力を得ることができ、効率よく負荷ドライブ制御を行うことができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態における出力ドライバ回路の例を示した図である。
図１において、出力ドライバ回路１は、Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１１とＮチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１２とで構成された出力電流駆動トランジスタ部２と該出力電流駆動トランジスタ部２の動作制御を行う出力制御部３とで構成されている。
【００１７】
出力電流駆動トランジスタ部２は、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２が直列に接続された直列回路が外部から所定の直流電源が供給される直流電源端子Ｖddと接地との間に接続されてなる。ＰＭＯＳトランジスタ１１において、ソースは直流電源端子Ｖddに、ドレインはＮＭＯＳトランジスタ１２のドレインにそれぞれ接続されており、更にゲートは出力制御部３に接続されている。ＰＭＯＳトランジスタ１１のドレインとＮＭＯＳトランジスタ１２のドレインとの接続部は、出力ドライバ回路１の出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタ１２のソースは接地され、ＮＭＯＳトランジスタ１２のゲートは出力制御部３に接続されている。
【００１８】
出力制御部３は、ＮＡＮＤ回路１５、ＮＯＲ回路１６及び４つのインバータ回路１７〜２０で構成されている。インバータ回路１７及び１８は順方向に直列に接続され、該直列回路の入力端は波形入力端子Ｉａに、該直列回路の出力端はＮＡＮＤ回路１５及びＮＯＲ回路１６のそれぞれ一方の入力端に接続されている。該各入力端には、波形入力端子Ｉａからインバータ回路１７及び１８を介して入力される波形入力信号Ｓｉがそれぞれ入力される。
【００１９】
また、インバータ回路１９及び２０は順方向に直列に接続され、該直列回路の入力端は出力制御端子ＯＥＢに、該直列回路の出力端はＮＯＲ回路１６の他方の入力端に接続されている。該入力端には、出力制御端子ＯＥＢからインバータ回路１９及び２０を介して入力される出力制御反転信号ＳｅＢが入力される。ＮＡＮＤ回路１５の他方の入力端は、インバータ回路１９と２０の接続部に接続され、出力制御端子ＯＥＢからインバータ回路１９を介して入力される出力制御信号Ｓｅが入力される。なお、出力制御信号Ｓｅに対してＮＯＲ回路１６の入力端に入力される信号が反転信号であることから、出力制御反転信号ＳｅＢとした。
【００２０】
ＮＡＮＤ回路１５の出力端ＯＵＴ１は、ＰＭＯＳトランジスタ１１のゲートに接続され、出力電流駆動トランジスタ部２のＰＭＯＳトランジスタ１１に対する制御信号ＰＤを出力する。ＮＯＲ回路１６の出力端ＯＵＴ２は、ＮＭＯＳトランジスタ１２のゲートに接続され、出力電流駆動トランジスタ部２のＮＭＯＳトランジスタ１２に対する制御信号ＮＤを出力する。
【００２１】
一方、ＮＡＮＤ回路１５は、電流供給能力の制御を行うためのｎ（ｎは、ｎ＞０の自然数）個の制御入力端を備え、該各制御入力端は対応する制御入力端子ＴＡ１〜ＴＡｎに接続され、外部から該各制御入力端子ＴＡ１〜ＴＡｎに対応して入力される電流制御信号ＳＰ１〜ＳＰｎに応じてＰＭＯＳトランジスタ１１のゲートへの電流供給能力を変えることができる。
【００２２】
同様に、ＮＯＲ回路１６は、電流供給能力の制御を行うためのｎ個の制御入力端を備え、該各制御入力端は対応する制御入力端子ＴＢ１〜ＴＢｎに接続され、外部から該各制御入力端子ＴＢ１〜ＴＢｎに対応して入力される電流制御信号ＳＮ１〜ＳＮｎに応じてＮＭＯＳトランジスタ１２のゲートへの電流供給能力を可変することができる。ＮＡＮＤ回路１５及びＮＯＲ回路１６のそれぞれの電流供給能力を変えることによって、出力端子ＯＵＴから出力される信号のスルーレートを調整することができる。
【００２３】
図２は、図１で示したＮＡＮＤ回路１５及びＮＯＲ回路１６の回路例を示した図である。
図２において、ＮＡＮＤ回路１５は、ＰＭＯＳトランジスタＰ１，Ｐ２、及びＮＭＯＳトランジスタＮＡ１〜ＮＡｎ，ＮＢ１〜ＮＢｎ，ＮＣ１〜ＮＣｎで形成されており、ＮＯＲ回路１６は、ＰＭＯＳトランジスタＰＡ１〜ＰＡｎ，ＰＢ１〜ＰＢｎ，ＰＣ１〜ＰＣｎ、及びＮＭＯＳトランジスタＮ１，Ｎ２で形成されている。
【００２４】
ＮＡＮＤ回路１５において、直流電源端子Ｖddと出力端ＯＵＴ１との間にＰＭＯＳトランジスタＰ１及びＰ２が並列に接続され、対応するＮＭＯＳトランジスタＮＡｘ，ＮＢｘ，ＮＣｘ（ｘ＝１〜ｎ）が直列に接続されてそれぞれ形成された各トランジスタ群ＭＮ１〜ＭＮｎが、出力端ＯＵＴ１と接地との間にそれぞれ接続されている。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮＢ１〜ＮＢｎの各ゲートは、図１のインバータ回路１９の出力端とインバータ回路２０の入力端との接続部にそれぞれ接続され、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮＡ１〜ＮＡｎの各ゲートは、それぞれ図１のインバータ回路１８の出力端に接続されている。ＮＭＯＳトランジスタＮＣ１〜ＮＣｎの各ゲートは、対応する制御入力端子ＴＡ１〜ＴＡｎにそれぞれ接続されている。
【００２５】
また、ＮＯＲ回路１６において、直流電源端子Ｖddと出力端ＯＵＴ２との間に対応するＰＭＯＳトランジスタＰＡｘ，ＰＢｘ，ＰＣｘ（ｘ＝１〜ｎ）が直列に接続されてそれぞれ形成された各トランジスタ群ＭＰ１〜ＭＰｎがそれぞれ接続され、出力端ＯＵＴ２と接地との間にＮＭＯＳトランジスタＮ１及びＮ２が並列に接続されている。ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰＢ１〜ＰＢｎの各ゲートは、それぞれ図１のインバータ回路２０の出力端に接続され、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰＣ１〜ＰＣｎの各ゲートは、それぞれ図１のインバータ回路１８の出力端に接続されている。ＰＭＯＳトランジスタＰＡ１〜ＰＡｎの各ゲートは、対応する制御入力端子ＴＢ１〜ＴＢｎにそれぞれ接続されている。
【００２６】
このような構成において、出力制御部３は、波形入力端子Ｉａと出力制御端子ＯＥＢに入力される前段回路（図示せず）からの信号の論理状態に応じて、ＰＭＯＳトランジスタ１１に対する制御信号ＰＤ及びＮＭＯＳトランジスタ１２に対する制御信号ＮＤを次段の出力電流駆動トランジスタ部２に出力する。出力電流駆動トランジスタ部２は、該制御信号ＰＤ及びＮＤの各論理状態に応じて、ハイ（Ｈｉｇｈ）レベル、ロー（Ｌｏｗ）レベル又はハイ（Ｈｉｇｈ）インピーダンスのいずれかの論理状態を出力端子ＯＵＴから次段回路（図示せず）に出力する。
【００２７】
また、ＮＡＮＤ回路１５では、ＮＭＯＳトランジスタＮＣ１〜ＮＣｎの動作によって、出力端ＯＵＴ１からの電流供給能力の制御が行われ、ＮＯＲ回路１６では、ＰＭＯＳトランジスタＰＡ１〜ＰＡｎの動作によって、出力端ＯＵＴ２からの電流供給能力の制御が行われる。このように、ＮＡＮＤ回路１５及びＮＯＲ回路１６の各出力端ＯＵＴ１，ＯＵＴ２からの電流供給能力を変えることによって、出力電流駆動トランジスタ部２のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２における各遷移時間を変えて出力端子ＯＵＴから出力される信号のスルーレートの調整を行う。
【００２８】
例えば、出力端子ＯＵＴから出力される信号のスルーレートを最大にする場合、出力制御部３には、Ｈｉｇｈレベルの電流制御信号ＳＰ１〜ＳＰｎ及びＬｏｗレベルの電流制御信号ＳＮ１〜ＳＮｎがそれぞれ入力され、すなわち電流制御信号ＳＰ１〜ＳＰｎ及びＳＮ１〜ＳＮｎをすべて能動にして、トランジスタ群ＭＮ１〜ＭＮｎ及びＭＰ１〜ＭＰｎをすべて駆動可能状態にする。
【００２９】
このような状態において、出力制御部３は、波形入力端子Ｉａ及び出力制御端子ＯＥＢに入力される各信号に応じて、すなわち該各信号を基にして生成される波形入力信号Ｓｉ、出力制御信号Ｓｅ及び出力制御反転信号ＳｅＢに応じて、負荷ドライブ能力の高い制御信号ＰＤ及びＮＤを生成して出力する。このため、出力電流駆動トランジスタ部２のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２における外部負荷ドライブ能力をそれぞれ高めることができ、トランジスタの状態遷移時間を短くすることによってスルーレートを大きくすることができる。
【００３０】
また、例えば、出力端子ＯＵＴから出力される信号のスルーレートを最小にする場合、出力制御部３には、Ｈｉｇｈレベルの電流制御信号ＳＰ１，ＳＮ２〜ＳＮｎ、Ｌｏｗレベルの電流制御信号ＳＰ２〜ＳＰｎ，ＳＮ１がそれぞれ入力され、すなわち電流制御信号ＳＰ１及びＳＮ１だけを能動にし、その他の電流制御信号をすべて非能動にして、トランジスタ群ＭＮ１及びＭＰ１だけを駆動可能状態にする。
【００３１】
このような状態において、出力制御部３は、波形入力端子Ｉａ及び出力制御端子ＯＥＢに入力される各信号に応じて、すなわち該各信号を基にして生成される波形入力信号Ｓｉ、出力制御信号Ｓｅ及び出力制御反転信号ＳｅＢに応じて、負荷ドライブ能力の低い制御信号ＰＤ及びＮＤを生成して出力する。このため、出力電流駆動トランジスタ部２のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２における外部負荷ドライブ能力をそれぞれ低下させることができ、トランジスタの状態遷移時間を長くすることによってスルーレートを小さくすることができる。
【００３２】
出力制御部３は、外部から入力される電流制御信号ＳＰ１〜ＳＰｎ及びＳＮ１〜ＳＮｎに応じて、トランジスタ群ＭＮ１〜ＭＮｎ及びＭＰ１〜ＭＰｎの内、駆動可能となるトランジスタ群が選択され、出力端子ＯＵＴから出力される信号のスルーレートを、最小から最大までｎ種類の段階で調整する。
【００３３】
ここで、トランジスタ群ＭＮ１〜ＭＮｎの各負荷ドライブ能力、及びトランジスタ群ＭＰ１〜ＭＰｎの各負荷ドライブ能力がそれぞれ同じになるようにしてもよいが、トランジスタ群ＭＮ１〜ＭＮｎの各負荷ドライブ能力をそれぞれ異なるものにすると共に、トランジスタ群ＭＰ１〜ＭＰｎの各負荷ドライブ能力をそれぞれ異なるものにしてもよい。例えば、トランジスタ群ＭＮ１及びＭＰ１の負荷ドライブ能力を２0＝１とし、トランジスタ群ＭＮ１及びＭＰ１に対して、トランジスタ群ＭＮｘ及びＭＰｘの負荷ドライブ能力が２x-1倍になるように、トランジスタ群ＭＮ１〜ＭＮｎ及びＭＰ１〜ＭＰｎを構成する各トランジスタを形成する。該各トランジスタの負荷ドライブ能力を変える方法としては、各トランジスタにおいて、ゲート長を一定にして、ゲート幅をそれぞれ変えることにより実現することができる。
【００３４】
すなわち、トランジスタ群ＭＮ１及びＭＰ１に対して、トランジスタ群ＭＮ２及びＭＰ２の負荷ドライブ能力が２倍に、トランジスタ群ＭＮ３及びＭＰ３の負荷ドライブ能力が４倍に、トランジスタ群ＭＮ４及びＭＰ４の負荷ドライブ能力が８倍に、トランジスタ群ＭＮｎ及びＭＰｎの負荷ドライブ能力が２n-1倍になるように形成する。このように、トランジスタ群ＭＮ１及びＭＰ１に対して、他のトランジスタ群の負荷ドライバ能力を２のべき乗倍にする。
【００３５】
このことから、トランジスタ群ＭＮ１及びＭＰ１、又はトランジスタ群ＭＮ１及びＭＰ１と少なくとも１つの他のトランジスタ群を駆動可能状態にすることにより、トランジスタ群ＭＮ１及びＭＰ１のみを駆動可能状態にしたときよりも、奇数倍の負荷ドライブ能力を得ることができる。また、トランジスタ群ＭＮ２及びＭＰ２〜トランジスタ群ＭＮｎ及びＭＰｎの少なくとも１組のトランジスタ群を駆動可能状態にすることにより、トランジスタ群ＭＮ１及びＭＰ１のみを駆動可能状態にしたときよりも、偶数倍の負荷ドライブ能力を得ることができる。
【００３６】
また、例えば、出力端子ＯＵＴから出力される信号のスルーレートを最大にする場合、出力制御部３には、Ｈｉｇｈレベルの電流制御信号ＳＰ１〜ＳＰｎ及びＬｏｗレベルの電流制御信号ＳＮ１〜ＳＮｎがそれぞれ入力され、すなわち電流制御信号ＳＰ１〜ＳＰｎ及びＳＮ１〜ＳＮｎをすべて能動にして、トランジスタ群ＭＮ１〜ＭＮｎ及びＭＰ１〜ＭＰｎをすべて駆動可能状態にする。
【００３７】
これに対して、出力端子ＯＵＴから出力される信号のスルーレートを最小にする場合、出力制御部３には、Ｈｉｇｈレベルの電流制御信号ＳＰ１，ＳＮ２〜ＳＮｎ、Ｌｏｗレベルの電流制御信号ＳＰ２〜ＳＰｎ，ＳＮ１がそれぞれ入力され、すなわち電流制御信号ＳＰ１及びＳＮ１だけを能動にし、その他の電流制御信号をすべて非能動にして、トランジスタ群ＭＮ１及びＭＰ１だけを駆動可能状態にする。
【００３８】
このように、本実施の形態における出力ドライバ回路は、外部から入力される電流制御信号ＳＰ１〜ＳＰｎ及びＳＮ１〜ＳＮｎに応じて、トランジスタ群ＭＮ１〜ＭＮｎ及びＭＰ１〜ＭＰｎを選択的に駆動可能状態にすることにより、出力制御部３からＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２に対する制御信号ＰＤ及びＮＤの負荷ドライブ能力を変えるようにした。このことから、出力信号におけるスルーレートを複数の段階に調整することができ、伝送反射等の影響が低減するように最適なスルーレートを選択して高速で効率的な信号伝送を行うことができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態における出力ドライバ回路の例を示した図である。
【図２】図１のＮＡＮＤ回路１５及びＮＯＲ回路１６の回路例を示した図である。
【図３】従来の出力ドライバ回路の例を示した回路図である。
【図４】図３のＮＡＮＤ回路１１５及びＮＯＲ回路１１６の回路構成例を示した図である。
【符号の説明】
【００４０】
１  出力ドライバ回路
２  出力電流駆動トランジスタ部
３  出力制御部
ＭＮ１〜ＭＮｎ，ＭＰ１〜ＭＰｎ  トランジスタ群
【図１】
2006325256.tif 000003
【図２】
2006325256.tif 000004
【図３】
2006325256.tif 000005
【図４】
2006325256.tif 000006