(57)【要約】【課題】歪みシリコン領域を有するＭＯＳトランジスタの高性能化を図る半導体装置およびその製造方法を提供すること。【解決手段】半導体基板（１１）上にＧｅ濃度が濃度勾配を有する第１のＳｉＧｅ層（１２）を形成する工程と、前記第１のＳｉＧｅ層上に歪み緩和させた第２のＳｉＧｅ層（１３）を形成する工程と、前記第２のＳｉＧｅ層と前記第１のＳｉＧｅ層の少なくとも一部とに溝（２２）を形成する工程と、前記溝が形成された後、溝を埋め込む工程よりも前に全体を熱処理する工程と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上にＧｅ濃度が濃度勾配を有する第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層上に歪み緩和させた第２のＳｉＧｅ層を形成する工程と、
前記第２のＳｉＧｅ層と前記第１のＳｉＧｅ層の少なくとも一部とに溝を形成する工程と、
前記溝が形成された後、溝を埋め込む工程よりも前に全体を熱処理する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のＳｉＧｅ層上に歪み緩和させた第３のＳｉＧｅ層を形成する工程と、
前記第３のＳｉＧｅ層上にＳｉ層を形成する工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝と半導体素子の活性領域とが同じ位置にないことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に形成されたＧｅ濃度が濃度勾配を有する第１のＳｉＧｅ層と、
前記第１のＳｉＧｅ層上に形成された歪み緩和させた第２のＳｉＧｅ層と、を備え、
区分された前記第２のＳｉＧｅ層と前記第１のＳｉＧｅ層の少なくとも一部との領域において、前記第２のＳｉＧｅ層の表面に貫通している転位の密度が１×１０３ｃｍ−２以下であることを特徴とする半導体装置。
【請求項５】
前記転位のうち、９５％以上が前記区分された領域の端部で終端されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪みシリコン領域を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタの高性能化を目的として、シリコン基板上にゲルマニウム組成に関する濃度勾配を有するＳｉＧｅ層を形成し、さらに歪み緩和させたＳｉＧｅ層を形成した後、引っ張り応力を有するＳｉ層を形成する方法が用いられている。この方法により形成された基板を用いることで、ＭＯＳトランジスタの移動度の向上が実現される。
【０００３】
しかしながら、この方法の問題点として、歪みＳｉ層表面の転位の密度が極めて高いことが挙げられる。この転位密度の低減なくしては、歪みＳｉ層にＬＳＩを作成したとしても、例えばリーク電流等の点で劣ったトランジスタしか実現できず、従ってＬＳＩを作成するための基板として実用化することはできない。
【０００４】
また、特許文献１には、ＳｉＧｅ層をフォトレジストでパターニングし、プラズマエッチングして、領域の周囲にトレンチを形成し、不活性雰囲気中で基板およびＳｉＧｅ層を熱アニーリングして、ＳｉＧｅ層を緩和する半導体基板の製造方法が開示されている。
【特許文献１】特開２００３−２２９３６１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、歪みシリコン領域を有するＭＯＳトランジスタの高性能化を図る半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一形態の半導体装置の製造方法は、半導体基板上にＧｅ濃度が濃度勾配を有する第１のＳｉＧｅ層を形成する工程と、前記第１のＳｉＧｅ層上に歪み緩和させた第２のＳｉＧｅ層を形成する工程と、前記第２のＳｉＧｅ層と前記第１のＳｉＧｅ層の少なくとも一部とに溝を形成する工程と、前記溝が形成された後、溝を埋め込む工程よりも前に全体を熱処理する工程と、を有する。
【０００７】
本発明の一形態の半導体装置は、半導体基板と、前記半導体基板上に形成されたＧｅ濃度が濃度勾配を有する第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上に形成された歪み緩和させた第２のＳｉＧｅ層と、を備え、区分された前記第２のＳｉＧｅ層と前記第１のＳｉＧｅ層の少なくとも一部との領域において、前記第２のＳｉＧｅ層の表面に貫通している転位の密度が１×１０３ｃｍ−２以下である。
【発明の効果】
【０００８】
本発明によれば、歪みシリコン領域を有するＭＯＳトランジスタの高性能化を図る半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、実施の形態を図面を参照して説明する。
【００１０】
（第１の実施の形態）
図１〜図５は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。以下、図１〜図５に沿って本第１の実施の形態による半導体装置の製造工程について説明する。
【００１１】
まず図１に示すように、単結晶シリコン（Ｓｉ）基板１１上に、Ｇｅ濃度が０％から２５％まで連続的に上昇する濃度勾配を有する厚さ２μｍの単結晶ＳｉＧｅグレーディッド層１２を、ＳｉＨ４とＧｅＨ４をソースガスとするエピタキシャル成長によって形成する。さらに連続的に、単結晶ＳｉＧｅグレーディッド層１２上に、Ｇｅ濃度２５％のＧｅを均一濃度で含有する歪み緩和させた厚さ０．５μｍのＳｉＧｅエピタキシャル層１３を形成する。
【００１２】
このとき、単結晶Ｓｉと単結晶ＳｉＧｅとの間の格子定数の違いに起因して、転位２１が形成される。転位２１は、格子定数が変化している領域である単結晶ＳｉＧｅグレーディッド層１２で始まるが、転位線（２１）は結晶の表面で終端するため、ＳｉＧｅエピタキシャル層１３の表面まで突き抜けることになる。
【００１３】
この後、ＣＭＰ法により、ＳｉＧｅエピタキシャル層１３の表面を平滑化する。さらに、ＳｉＧｅエピタキシャル層１３上にマスク（図示せず）を形成し、パターニングした後、図２に示すように、ＳｉＧｅエピタキシャル層１３およびＳｉＧｅグレーディッド層１２の一部を、ＲＩＥ法により、ＳｉＧｅグレーディッド層１２の途中領域までエッチングして複数の溝２２を形成する。この後、マスクを剥離する。ここで、エッチングによって区切られたアイランド状のＳｉＧｅ領域２０の面積は、５ｍｍ×５ｍｍとする。またエッチングの際の溝２２は、幅０．５μｍとする。ここで溝２２の深さは、シリコン基板１１まで達するものであってもよい。
【００１４】
この基板全体を、例えば水素あるいは窒素雰囲気中にて９５０℃で３０分間熱処理することにより、図３に示すように、転位線（２１）がエネルギー的に低い状態に向かって移動する。具体的には、ＳｉＧｅエピタキシャル層１３の表面まで突き抜けていた転位線（２１）が、ＲＩＥ法によって部分的に除去したＳｉＧｅグレーディッド層１２の領域の側面で終端される状態に変化する。この処理では、格子歪みを緩和し、エネルギー的に不利な状態にある転位線をできるだけ短くすることが、ドライビングフォースとなっている。この熱処理により表面に荒れが生じることがあるため、この熱処理の後にＣＭＰを行なってもよい。
【００１５】
この後、図４に示すように、Ｇｅを２５％含有する歪み緩和させた厚さ１μｍのＳｉＧｅ層１４を全面に堆積し、ＲＩＥ法により形成した溝２２を埋め込む。このときＳｉＧｅ層１４の溝の直上部においては、凹部が形成されることになる。さらに連続して、図５に示すように、ＳｉＧｅ層１４上に、活性層としてＧｅを含有しない厚さ５０ｎｍの単結晶Ｓｉ層１５を堆積する。これにより、歪みの緩和された２５％のＧｅを含有するＳｉＧｅ上に、単結晶Ｓｉを堆積することになるので、引っ張り応力を持つＳｉ層を形成できることになる。
【００１６】
この方法で形成した歪みＳｉ層の表面おいて観測される貫通転位密度を測定したところ、１×１００から１×１０３ｃｍ−２の範囲であることが判明した。この転位密度は、後述する熱処理条件や溝を形成するレイアウト等に依存して変化し、１×１０１ｃｍ−２以下も実現できる。これに対し、従来の方法である、溝を形成しない場合の工程によって形成した歪みＳｉ層の表面おいて観測された貫通転位密度は、１×１０５ｃｍ−２であった。これは、従来の方法を用いる限り、ウエハ全面に歪みＳｉ層が存在するためであり、転位線が表面に貫通しない状態で終端できる場所はウエハの端部（べベル領域）しかないためと考えられる。
【００１７】
本第１の実施の形態では、歪みの緩和されたＳｉＧｅ領域を溝によりアイランド状とすることで、個々のアイランドに形成された転位が他のアイランドにまで広がることがなくなるため、従来の方法と比較して転位密度を劇的に低減できる。
【００１８】
なお、上記第１の実施の形態では、アイランド状に区切ったＳｉＧｅ領域２０の大きさ（面積）を５ｍｍ×５ｍｍとしたが、この適正な大きさは、熱処理条件との関係で規定できる。
【００１９】
図６は、正方形のアイランド領域の一辺の長さに対する転位密度の関係を示す図である。図６では、アイランド領域の形状を正方形に固定してその大きさを変化させたときに、アイランドに加工した状態での熱処理に依存して、転位密度がどのように変化したかを調べた結果を示している。ここで、熱処理雰囲気は水素、圧力は１０Ｔｏｒｒ、時間は３０分で固定とした。アイランドの大きさが大きいほど、転位密度を低減するのに必要な温度が高いことがわかる。また実際のデバイスにおいては、デバイスのレイアウトに溝のパターンを対応させるなどするので、さまざまなパターンの溝を使うことができる。
【００２０】
（第２の実施の形態）
図７は、本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。本第２の実施の形態では、第１の実施の形態で示したアイランド状に形成した歪みＳｉＧｅ層上に、歪みチャネルを有するＭＯＳＦＥＴを含むＬＳＩを作成する。図７において図１〜図５と同一な部分には同符号を付してある。図７において、３１はゲート絶縁膜、３２はゲート電極、３３は側壁絶縁膜、３４は拡散層、３５は素子分離領域である。
【００２１】
このＬＳＩの作成工程においては、図７に示したように、溝２２を形成する位置を素子分離領域３５と一致させること、すなわちＭＯＳＦＥＴの形成される領域をＲＩＥ法により転位線（２１）を終端させる領域と一致させないようにすることで、歪みＳｉＧｅ層の表面に転位線が全く貫通していないＭＯＳＦＥＴの作成が可能となる。このＭＯＳＦＥＴにおいては、溝を埋め込んだＳｉＧｅ層１４は最終的には残らないことになる。
【００２２】
アイランド領域の形成方法としては、ＲＩＥ法により溝を形成する領域を素子分離領域と一致させる方法、あるいはＬＳＩのチップを区切るダイシングライン領域と一致させる方法がある。すなわち、溝と半導体素子の活性領域の位置が一致しないようにする。溝の位置の取り方によってアイランド領域の大きさが異なるため、それぞれの取り方に合わせた熱処理を行うことで、ＭＯＳＦＥＴに転位が達しないようにすることができる。
【００２３】
この方法で形成したアイランド領域内において、転位密度は１×１０３ｃｍ−２以下となっていた。また、濃度勾配を有するＳｉＧｅ層中においては、歪みを緩和するための転位が高密度に存在するが、そのうちの９５％以上がＳｉＧｅ層の表面に貫通することなく、アイランドの端部で終端されていることが確認された。
【００２４】
このように作成したＭＯＳＦＥＴは、通常の歪みＳｉ層上に形成したＭＯＳＦＥＴと比較して、ゲート絶縁膜の不良率が１／１０以下に抑えられ、また接合リーク電流を１／１００以下にすることができた。
【００２５】
以上のように本実施の形態では、濃度勾配を有するＳｉＧｅ層を形成し、さらに歪み緩和させたＳｉＧｅ層を形成した後、リソグラフィ工程およびドライエッチング工程により、少なくとも濃度勾配を有するＳｉＧｅ層に到達する深さを有する溝を形成することで、基板表面をアイランド状に加工する。ここでアイランドの形状は、形成するＬＳＩのチップサイズと一致させることができる。レジストを剥離した後、熱処理を行うことで、ＳｉＧｅ層中に形成された転位ループの端部を、基板表面からアイランド端部に移動させ、さらにこの後、ＣＭＰ法により歪み緩和させたＳｉＧｅ層の一部をエッチングし、表面の平滑化を図る。この後、さらに歪み緩和させたＳｉＧｅ層と歪みＳｉ層を形成する。
【００２６】
これにより、基板表面に存在する転位密度の低い、歪みＳｉウエハを形成することができる。この結果として、ゲート絶縁膜耐圧が良好で接合リークの低い半導体装置を実現できる。
【００２７】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図。
【図６】本発明の第１の実施の形態に係る正方形のアイランド領域の一辺の長さに対する転位密度の関係を示す図。
【図７】本発明の第２の実施の形態に係る半導体装置の構成を示す断面図。
【符号の説明】
【００２９】
１１…Ｓｉ基板  １２…濃度勾配を有するＳｉＧｅ層  １３…歪み緩和ＳｉＧｅ層  １４…ＳｉＧｅ層  １５…歪みＳｉ層  ２０…アイランド状のＳｉＧｅ領域  ２１…転位  ２２…溝  ３１…ゲート絶縁膜  ３２…ゲート電極  ３３…側壁絶縁膜  ３４…拡散層  ３５…素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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