(57)【要約】【課題】本発明は、ＣＭＯＳ型のＳＲＡＭセルを改善することを目的とし、特に、アクセス時間や雑音及びソフトエラーに対する排除性などの性能特性に与える影響を最小限に抑えつつ、セルの面積を小さくしたＣＭＯＳ型のＳＲＡＭセルを提供することを目的とする。【解決手段】ＴＦＴを用いたＳＲＡＭメモリーセルは、第一のトランスミッションゲートと、第二のトランスミッションゲートと、前記第一及び第二のトランスミッションゲートの間に設けられた第一及び第二のインバーターを有する双安定フリップフロップ回路とを有する。そして、第三のトランスミッションゲートが、前記第二のインバーターの出力端子と、前記第一のインバーターの入力端子との間に接続されている。【選択図】図４
2006059523.tif 000002
【特許請求の範囲】
【請求項１】
第一及び第二のデータ線と、
前記第一及び第二のデータ線の間に設けられ、前記第一のデータ線からの入力を有する第一のインバーターと前記第二のデータ線への出力を有する第二のインバーターとを含む双安定フリップフロップ回路と、
前記第一のインバーターと前記第一のデータ線との間に接続された第一のアドレス可能なトランスミッションゲートと、
前記第二のインバーターと前記第二のデータ線との間に接続された第二のアドレス可能なトランスミッションゲートと、
前記第一及び第二のインバーター間のフィードバックを制御するために、前記第二のインバーターの出力と前記第一のインバーターの入力との間に接続された第三のアドレス可能なトランスミッションゲートとを有することを特徴とするメモリーセル。
【請求項２】
前記第一及び第三のアドレス可能なトランスミッションゲートは、第一のアドレス線によってアドレス可能であり、前記第三のアドレス可能なトランスミッションゲートは、第二のアドレス線によってアドレス可能であることを特徴とする請求項１に記載のメモリーセル。
【請求項３】
前記第一のデータ線は、データ書き込み線であり、前記第二のデータ線は、データ読み出し線であり、前記第一のアドレス線は、ワード書き込み線であり、前記第二のアドレス線は、ワード読み出し線であることを特徴とする請求項２に記載のメモリーセル。
【請求項４】
少なくとも一つのトランスミッションゲートが、一つのトランジスタからなることを特徴とする請求項１乃至３のいずれか一項に記載のメモリーセル。
【請求項５】
少なくとも一つのトランスミッションゲートが、相反するチャネル型の二つのトランジスタからなることを特徴とする請求項４に記載のメモリーセル。
【請求項６】
前記相反するチャネル型からなる二つのトランジスタが、同時に開閉するように相補的な差分信号によってアドレスされるように配置されていることを特徴とする請求項５に記載のメモリーセル。
【請求項７】
少なくとも一つのトランジスタが、薄膜トランジスタであることを特徴とする請求項４乃至６のいずれか一項に記載のメモリーセル。
【請求項８】
前記第一のインバーターが前記第二のインバーターよりも小さいサイズであることを特徴とする請求項１乃至７のいずれか一項に記載のメモリーセル。
【請求項９】
前記第一及び第二のインバーターは、それぞれ、ｎチャネル型の薄膜トランジスタとｐチャネル型の薄膜トランジスタとを含み、前記第一のインバーターと前記第二のインバーターとは、交差接続されていることを特徴とする請求項１乃至８のいずれか一項に記載のメモリーセル。
【請求項１０】
請求項１乃至８のいずれか一項に記載の一つの、または複数のメモリーセルを有することを特徴とする記憶デバイス。
【請求項１１】
前記一つの、または複数のメモリーセルの論理状態を判定するためのセンスアンプをさらに有することを特徴とする請求項１０に記載の記憶デバイス。
【請求項１２】
前記センスアンプは、薄膜トランジスタからなることを特徴とする請求項１１に記載の記憶デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として知られるタイプのメモリーセルに関し、特に、薄膜トランジスタを用いたＳＲＡＭセルに関する。
【背景技術】
【０００２】
コンピューターのメモリーには、メモリーセルアレイが一般的に用いられている。メモリーセルの各々が、1ビット分のデータの二つの状態のうち、一つの状態を示すことができる。
データ論理１か０で表されるデータを、メモリーセルに記憶させることができ、また、必要に応じてデータをメモリーセルから読み出したり、書き込んだりすることができる。
【０００３】
一時的にデータを記憶するのに用いられる一般的なメモリーの一種として、ＳＲＡＭが知られている。ＳＲＡＭは、ＣＰＵに直接接続され、高速なインターフェイスとなるキャッシュシステムとして、一般的に用いられている。ＳＲＡＭは、マトリクス状に並んだ複数のセルからなり、これらセルはそれぞれ対応するワード線及びビット線によってアドレスされる。それぞれのＳＲＡＭセルには、１または０で表されるデータ論理の状態を保持することができる双安定フリップフロップ回路が設けられている。このフリップフロップ回路は、ＳＲＡＭセルに電源が供給されている限り、データ論理１または０の状態を無期限に保持することができる。
【０００４】
少なくとも、３種類のＳＲＡＭセルが知られている。一つ目のＳＲＡＭとして、６つのトランジスタからなる（６Ｔ型）ＳＲＡＭセル１０が、図１に示されている。ＳＲＡＭセル１０は、第一のＮＭＯＳトランジスタ１２と第二のＮＭＯＳトランジスタ１４とを含み、これらはそれぞれ、ワード線ｗｌに接続されたゲート端子を有する。この第一のＮＭＯＳトランジスタ１２と第二のＮＭＯＳトランジスタ１４は、一般的に、アクセストランジスタ１２，１４と呼ばれる。アクセストランジスタ１２は、第一のビットカラムｂｌから第二のＣＭＯＳフリップフロップインバーター１８へのアクセスを制御し、また、第一のＣＭＯＳフリップフロップインバーター１６から第一のビットカラムｂｌへのアクセスも制御する。アクセストランジスタ１４は、第二のビットカラムｂｌｂａｒから第一のＣＭＯＳフリップフロップインバーター１６へのアクセスを制御し、また、第二のＣＭＯＳフリップフロップインバーター１８から第二のビットカラムｂｌｂａｒへのアクセスも制御する。インバーター１６、１８には、それぞれ、ＮＭＯＳトランジスタ２０とＰＭＯＳトランジスタ２２とが一つずつ設けられている。また、センスアンプ（電圧比較回路）が第一のビット線ｂｌと第二のビット線ｂｌｂａｒの向こう側に設けられている（図示略）。
【０００５】
二種類目のＳＲＡＭセルとしては、４トランジスタ２抵抗型（４Ｔ２Ｒ）ＳＲＡＭセルが知られている。図２に、４Ｔ２Ｒ型ＳＲＡＭセル３０が示されている。この４Ｔ２Ｒ型ＳＲＡＭセル３０においては、図１に示した６Ｔ型ＳＲＡＭセル１０のＰＭＯＳトランジスタ２２が、抵抗３２で置き換えられたかたちとなっている。そして、三種類目のＳＲＡＭセルとしては、単純な４トランジスタ（４Ｔ）型ＳＲＡＭセルが知られている。図３に、４Ｔ型ＳＲＡＭセル４０が示されている。この４Ｔ型ＳＲＡＭセル４０は、図１に示した６Ｔ型ＳＲＡＭセル１０のＰＭＯＳトランジスタ２２及び図２に示した４Ｔ２Ｒ型ＳＲＡＭセル３０の抵抗３２が取り除かれたかたちとなっている。
【０００６】
第一及び第二のインバーター１６，１８に電圧Ｖｃｃを印加して作動させることにより、データ論理１または０がＳＲＡＭセル１０に保持される。ＳＲＡＭセル４０の場合は、第一及び第二のビットカラムｂｌ、ｂｌｂａｒ間に適切な電圧が生じることにより、アクセストランジスタ１２，１４にリーク電流が流れ、それによって、データ論理１または０が記憶される。
【０００７】
ＳＲＡＭセル１０，３０，４０の読み出し及び書き込み動作の際には、適切なワード線ｗｌに信号が供給される。この信号により、第一及び第二のインバーター１６，１８がそれぞれ、第一のビットカラムｂｌ及び第二のビットカラムｂｌｂａｒによってアドレスされるような順序で、アクセストランジスタ１２，１４がＯＮとなる。
【０００８】
読み出し動作の間は、第一のビットカラムｂｌ及び第二のビットカラムｂｌｂａｒはセンスアンプと接続されている。センスアンプは、ＳＲＡＭセル１０、３０、４０にデータ論理１または０のどちらが保持されているのかを、第一のビットカラムｂｌにおける信号と、第二のビットカラムｂｌｂａｒにおける信号とを比較することにより、判断する。第一のビットカラムｂｌ及び第二のビットカラムｂｌｂａｒは、より長くなるよう構成することができ、高い容量を持つように構成することができるが、この場合には、ＮＭＯＳトランジスタ２０が高い駆動力を持つことが必要となる。センスアンプは、判定した論理状態を出力バッファに伝える。
【０００９】
書き込み動作の間は、書き込みドライバー（図示略）によって、データ論理１または０で表される新しいデータがＳＲＡＭセル１０、３０、４０に書き込まれる。新しいデータ論理の状態をＳＲＡＭセル１０、３０、４０に書き込むためには、前にＳＲＡＭセル１０、３０、４０に記憶されたデータの振幅を超えるような信号を、書き込みドライバーは供給する必要がある。また、インバーター１６，１８に保持される信号の振幅が高くなることが考えられる。これは、読み出し動作において、強い信号をセンスアンプに供給するために高い駆動力をもつインバーター１６，１８を採用する必要があるからである。さらに、書き込み回路のインピーダンスは、アクセストランジスタ１２，１４のどのインピーダンスよりも大きくなくてはならない。
【００１０】
４Ｔ型ＳＲＡＭセル４０は、４Ｔ２Ｒ型ＳＲＡＭセル３０よりも小さなセル面積を有し、また、４Ｔ２Ｒ型ＳＲＡＭセル３０は、６Ｔ型ＳＲＡＭセル１０よりも小さなセル面積を有する。セル面積を小さくすればするほど、一チップ当たりの記録密度を大きくすることができる。しかしながら、６Ｔ型ＳＲＡＭセル１０の代わりに、４Ｔ型ＳＲＡＭセル４０または４Ｔ２Ｒ型ＳＲＡＭセル３０を用いることで記憶密度を高くしようとすると、静電流が増加したり、雑音及びソフトエラーの排除性が低下したり、６Ｔ型ＳＲＡＭセル１０に比べてアクセス時間が長くなってしまうなどの負の側面も生じる。
【００１１】
ところで、ＳＲＡＭセルを、薄膜トランジスタ（ＴＦＴ）技術を用いて製造するのが望ましい。なぜなら、ＴＦＴの部分で、低い製造コストを期待できるからである。しかしながら、ＳＲＡＭセルにＴＦＴ技術を用いるのにあたって、その利用を妨げるようないくつかの問題がある。ＴＦＴは、上記のＣＭＯＳ−ＳＲＡＭセルと比較して、低い駆動力をもつ。また、一般的に、個々のＴＦＴの閾値電圧には、ばらつきがあり、ＳＲＡＭセルをＴＦＴで構成するのは、このようなばらつきのために正確な機能性を補償できない難しい製造工程となってしまう。
【００１２】
また、上記の従来技術の６Ｔ型セルにおいては、一つのアクセストランジスタを介して、セルを新しい値に確実に書き替えるために、トランジスタのサイズに注意を払う必要がある。というのも、セル内の第二のインバーターの出力を第一のインバーターのノード電圧で押しやることで、書き替えが行われるからである。また、ビット線の容量をできるだけ低く保つ一方で、インバーターは、ビット線を駆動しなければならない。ゆえに、セルは容易に書き替えられる必要があり、また、トランジスタの大きさはできるだけ小さい方が好ましい。それと同時に、正確な読み出しを行うためには、インバーター内のトランジスタは、ビット線が十分な駆動力で駆動されるような大きさを持つ必要があるという、相反する要求が生じてしまう。この問題を、ＴＦＴのパラメーターを調整することで解決するのは、非常に困難である。
【００１３】
メモリーセルを読み取るための公知のセンスアンプを図６に示す。このセンスアンプは、５つのトランジスタからなる。具体的には、センスアンプは、互いに平行な第一の縁及び第二の縁にそれぞれ接続された第一の入力トランジスタｔ１と第二の入力トランジスタｔ２とを含み、これらは、電源Ｖｄｄとアース（もしくは、他の適切な電位）との間に設けられている。この二つの入力トランジスタｔ１及びｔ２のゲートは、第一のビットカラムｂｌ及び第二のビットカラムｂｌｂａｒにそれぞれ接続されている。したがって、入力トランジスタｔ１は、第一のビットカラムｂｌから入力Ｖｉｎ１を受け取り、入力トランジスタｔ２は、第二のビットカラムｂｌｂａｒから入力Ｖｉｎ２を受け取る。
【００１４】
また、図に示すように、カレントミラートランジスタｔ３が、電源Ｖｄｄと入力トランジスタのうちの一つｔ１との間に、直列に接続されている。同様に、もうひとつのカレントミラートランジスタｔ４が、電源Ｖｄｄともう一方の入力トランジスタｔ２との間に、直列に接続されている。カレントミラーを構成するには、ひとつのカレントミラートランジスタｔ３のドレインとゲートを接続し、カレントミラートランジスタｔ３のゲートとカレントミラートランジスタｔ４のゲートとを接続することによって、カレントミラートランジスタｔ３をダイオード接続とする。参照トランジスタｔ５は、入力トランジスタｔ１及びｔ２とアース（もしくは、他の適切な電位）との間の縁に、直列に接続されている。参照トランジスタｔ５のゲートは、参照電圧Ｖｒｅｆに接続されている。最後に、出力Ｖｏｕｔが、ダイオード接続されていないカレントミラートランジスタｔ４と、同じ縁に直列に接続された入力トランジスタｔ２との間から取り出される。
【００１５】
データは、ビット線を介して前記６Ｔ型セルから出力され、このデータの補数が、差分信号Ｖｉｎ１−Ｖｉｎ２として、セル内の小さなトランジスタによって駆動される。センスアンプは、この比較的小さな信号である差分信号を感知する。この差分信号Ｖｉｎ１−Ｖｉｎ２の値に応じて、セルにデジタル信号１もしくは０のどちらかが保持されていることを示す信号Ｖｏｕｔが、センスアンプの出力から取り出される。
【００１６】
メモリーセルの正確な読み出しには、トランジスタがマッチングしていることが非常に重要である。特に、カレントミラートランジスタｔ３とカレントミラートランジスタｔ４とは、正確にマッチング、すなわち一致している必要があり、また、入力トランジスタｔ１と入力トランジスタｔ２も、正確にマッチングしている必要がある。このような事情と、上述したＴＦＴのパラメーターの大きな変動性を理由に、従来のセンスアンプはＣＭＯＳトランジスタによって構成され、ＣＭＯＳを採用することにより、小さな差分信号を安定して正確に読み取ることができるようにしていた。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
高い駆動能力を備え、センスアンプが容易に検知できるような強い出力信号を得るためには、大きなＴＦＴを用いたＳＲＡＭを作ることが考えられる。しかしながら、大きなＴＦＴを用いると、書き込み動作の際に、ライトドライバーがＳＲＡＭセルの高い振幅をもつ信号と競合しなければならなくなるという欠点がある。また、達成できる記憶密度が、大幅に制限されてしまうという欠点もある。
【００１８】
そこで、本発明は、ＣＭＯＳ型のＳＲＡＭセルを改善することを目的とし、特に、アクセス時間や雑音及びソフトエラーに対する排除性などの性能特性に与える影響を最小限に抑えつつ、セルの面積を小さくしたＣＭＯＳ型のＳＲＡＭセルを提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明のメモリーセルは、第一及び第二のデータ線と、前記第一及び第二のデータ線の間に設けられ、前記第一のデータ線からの入力を有する第一のインバーターと前記第二のデータ線への出力を有する第二のインバーターとを含む双安定フリップフロップ回路と、前記第一のインバーターと前記第一のデータ線との間に接続された第一のアドレス可能なトランスミッションゲートと、前記第二のインバーターと前記第二のデータ線との間に接続された第二のアドレス可能なトランスミッションゲートと、前記第一及び第二のインバーター間のフィードバックを制御するために、前記第二のインバーターの出力と前記第一のインバーターの入力との間に接続された第三のアドレス可能なトランスミッションゲートとを有することを特徴とする。
【００２０】
前記第一及び第三のアドレス可能なトランスミッションゲートは、第一のアドレス線によってアドレス可能であり、そして、前記第三のアドレス可能なトランスミッションゲートは、第二のアドレス線によってアドレス可能であることが望ましい。より好ましくは、前記第一のデータ線は、データ書き込み線であり、前記第二のデータ線は、データ読み出し線であることが望ましい。また、前記第一のアドレス線は、ワード書き込み線であり、前記第二のアドレス線は、ワード読み出し線であることが望ましい。
【００２１】
また、少なくとも一つのトランスミッションゲートが、一つのトランジスタからなることが望ましい。また、少なくとも一つのトランスミッションゲートが、相反するチャネル型からなる二つのトランジスタからなることが望ましい。さらに、前記相反するチャネル型からなる二つのトランジスタが、同時に開閉するように相補的な差分信号によってアドレスされるように配置されていることが望ましい。さらに、少なくとも一つのトランジスタが、薄膜トランジスタであることが望ましい。
【００２２】
また、前記第一のインバーターが前記第二のインバーターよりも小さいサイズであることが望ましい。さらに、前記第一及び第二のインバーターは、それぞれ、ｎチャネル型の薄膜トランジスタとｐチャネル型の薄膜トランジスタとを含み、前記第一インバーターと前記第二のインバーターとは、交差接続されていることが望ましい。
【００２３】
また、本発明の他の形態においては、記憶デバイスは、上記の一つのまたは複数のメモリーセルを有することを特徴とする。前記記憶デバイスは、前記一つのまたは複数のメモリーセルの論理状態を判定するためのセンスアンプをさらに有することが望ましい。また、前記センスアンプは、薄膜トランジスタからなることが望ましい。
【発明の効果】
【００２４】
本発明は、薄膜トランジスタを採用することのできるＳＲＡＭセルを提供する。上記構成によれば、従来の薄膜トランジスタを採用したＳＲＡＭセルよりも、静電流を抑制でき、雑音及びソフトエラーの排除性が高く、アクセス時間が短縮されたＳＲＡＭセルを提供できる。同様の技術分野において行われている研究の方向とは対照的に、本発明では、ＳＲＡＭセルに用いるトランジスタの数を増やしている。トランジスタの数を増やすことによって、ＳＲＡＭセルの有効性を向上させることができ、また、製造コスト及び流動性を下げることができる。また、本発明によれば、双安定フリップフロップ回路の書き込みインバーターと読み出しインバーターとを、フィードバック制御によって互いに分離することができる。したがって、第一のインバーターを、書き込み効率を向上させるように製造することができ、第二のインバーターを、読み出し効率を向上させるように製造することができる。さらに、本発明のセンスアンプによれば、ビット線と差分ビット線が必要ないため、センスアンプは、ビット線と差分ビット線との差分を検知する必要がない。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００２６】
図４は、本発明に係る１０個の薄膜トランジスタ（１０ＴＦＴ型）を有するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セル１００を示す図である。１０ＴＦＴ型ＳＲＡＭセル１００は、第一のｐチャネル型ＴＦＴ１０４と第一のｎチャネル型ＴＦＴ１０６とからなる第一のトランスミッションゲート１０２を含む。第一のｎチャネル型ＴＦＴ１０６のゲート端子は、書き込み信号を受信するために第一の書き込み線ｗと接続されている。第一のｐチャネル型ＴＦＴ１０４のゲート端子は、対応する差分書き込み信号を受信するために、第二の書き込み線ｗｂａｒと接続されている。第一のｐチャネル型ＴＦＴ１０４と第一のｎチャネル型ＴＦＴ１０６の第一の端子は、データ書き込み線ｄｗに接続されている。
【００２７】
第二のトランスミッションゲート１０８は、第二のｐチャネル型ＴＦＴ１１０と第二のｎチャネル型ＴＦＴ１１２とからなる。第二のｎチャネル型ＴＦＴ１１２のゲート端子は、読み出し信号を供給するために、第一の読み出し線ｒに接続されている。第二のｐチャネル型ＴＦＴ１１０のゲート端子は、対応する差分読み出し信号を供給するために、第二の読み出し線ｒｂａｒに接続されている。第二のｐチャネル型ＴＦＴ１１０と第二のｎチャネル型ＴＦＴ１１２の第一の端子は、データ読み出し線ｄｒに接続されている。
【００２８】
第一のｐチャネル型ＴＦＴ１０４、第一のｎチャネル型ＴＦＴ１０６、第二のｐチャネル型ＴＦＴ１１０及び第二のｎチャネル型ＴＦＴ１１２は、いわゆるアクセストランジスタである。
【００２９】
１０ＴＦＴ型ＳＲＡＭセル１００内には、第二のインバーター１１８に接続された第一のインバーター１１６を含む双安定フリップフロップ回路１１４が設けられている。第一のインバーター１１６は、第三のｐチャネル型ＴＦＴ１２０と第三のｎチャネル型ＴＦＴ１２２とを含む。第二のインバーター１１８は、第四のｐチャネル型ＴＦＴ１２４と第四のｎチャネル型ＴＦＴ１２６とを含む。第一のインバーター１１６と第二のインバーター１１８は、当該技術においてよく知られた交差接続されたインバーターである。第一のインバーター１１６の入力は、第一のｐチャネル型ＴＦＴ１０４の第二端子及び第一のｎチャネル型ＴＦＴ１０６の第二端子に接続されている。第二のインバーター１１８の出力は、第二のｐチャネル型ＴＦＴ１１０の第二端子及び第二のｎチャネル型ＴＦＴ１１２の第二端子に接続されている。
【００３０】
第三のトランスミッションゲート１２８は、第二のインバーターの出力と第一のインバーターの入力との間に接続されている。よって、第三のトランスミッションゲート１２８は、第二のインバーター１１８の出力と第一のインバーター１１６の入力との間で、フィードバックをするような形で配置されている。第三のトランスミッションゲート１２８は、第五のｐチャネル型ＴＦＴ１３０と第五のｎチャネル型ＴＦＴ１３２とからなる。第五のｐチャネル型ＴＦＴ１３０のゲート端子は、第一の書き込み線ｗと接続され、第五のｎチャネル型ＴＦＴ１３２のゲート端子は、第二の書き込み線ｗｂａｒと接続されている。第五のｐチャネル型ＴＦＴ１３０の第一端子及び第五のｎチャネル型ＴＦＴ１３２の第一端子は、第二のインバーター１１８の出力と接続されている。第五のｐチャネル型ＴＦＴ１３０の第二端子及び第五のｎチャネル型ＴＦＴ１３２の第二端子は、第一のインバーター１１６の入力に接続されている。
【００３１】
記憶動作の間は、電圧Ｖｃｃが、第一のインバーター１１６と第二のインバーター１１８との間に印加される。そして、“ｌｏｗ”の信号が第一の書き込み線ｗから供給されて、第一のｎチャネル型ＴＦＴ１０６のゲート端子に印加される。また、対応する差分信号の“ｈｉｇｈ”の信号が第二の書き込み線ｗｂａｒから供給されて、第一のｐチャネル型ＴＦＴ１０４のゲート端子に印加される。“ｌｏｗ”の信号は、第五のｐチャネル型ＴＦＴ１３０のゲート端子にも印加され、また、“ｈｉｇｈ”の信号は、フィードバックするように配置された前記第三のトランスミッションゲート１２８の第五のｎチャネル型ＴＦＴ１３２にも印加される。その結果、第一のトランスミッションゲート１０２はオフ状態に切り替わり、第三のトランスミッションゲートはオン状態に切り替わる。電圧Ｖｃｃの供給が適切なレベルに保たれている限り、双安定フリップフロップ回路１１４は、データをそのまま保持する。
【００３２】
書き込み動作の間は、第一の書き込み線ｗから供給された“ｈｉｇｈ”の信号が、第一のｎチャネル型ＴＦＴ１０６のゲート端子に印加される。また、第二の書き込み線ｗｂａｒから供給された対応する差分信号の“ｌｏｗ”の信号が、第一のｐチャネル型ＴＦＴ１０４のゲート端子に印加される。“ｈｉｇｈ”の信号は、ｐチャネル型ＴＦＴ１３０のゲート端子にも印加され、また、“ｌｏｗ”の信号は、フィードバックするように配置された前記第三のトランスミッションゲート１２８の第五のｎチャネル型ＴＦＴ１３２にも印加される。その結果、第一のトランスミッションゲート１０２はオン状態に切り替わり、第三のトランスミッションゲート１２８はオフ状態に切り替わる。
【００３３】
データ論理１もしくは０で表されるデータが、第一のトランスミッションゲート１０２によって、データ書き込み線ｄｗから双安定フリップフロップ回路１１４の第一のインバーター１１６に印加される。双安定フリップフロップ回路１１４に書き込みがおこなわれている時は、第二のインバーター１１８からのフィードバックは切断される。双安定フリップフロップ回路１１４にデータを書き込む能力は、主に第一のインバーター１１６及び第一のトランスミッションゲート１０２の性質によって決まる。したがって、より書き込み易くするために、第一のインバーター１１６は、可能な限り小さく作られる。したがって、データ書き込み線の負荷が低減され、それにより消費電力を下げることができる。
【００３４】
読み出し動作では、第一のトランスミッションゲート１０２はオフ状態のままとなる。そして、“ｈｉｇｈ”の信号が、第一の読み出し線ｒから第二のｎチャネル型ＴＦＴ１１２のゲート端子に印加される。また、“ｌｏｗ”の信号が、第二のトランスミッションゲート１０８をオン状態に切替えるために、第二のｐチャネル型ＴＦＴ１１０のゲート端子に印加される。センスアンプ（図示略）は、データ読み出し線ｄｒを用いて、双安定フリップフロップ回路１１４の論理状態を決定することができる。すなわち、データ読み出し線ｄｒで測定される信号と、データ論理１及び０の境界を定める閾値電圧レベルとを比較することによって、センスアンプは双安定フリップフロップ回路１１４の論理状態を判別することができる。このセンスアンプも、ＴＦＴを用いて構成してもよい。
【００３５】
また、書き込み動作と読み出し動作を同時におこなうことが可能である。本実施形態においては、第一の書き込み線ｗから供給された“ｈｉｇｈ”の信号が、第一のｎチャネル型ＴＦＴ１０６のゲート端子に印加され、第二の書き込み線ｗｂａｒから供給された対応する差分信号の“ｌｏｗ”の信号が、第一のｐチャネル型ＴＦＴ１０４のゲート端子に印加される。“ｈｉｇｈ”の信号は、ｐチャネル型ＴＦＴ１３０のゲート端子にも印加され、また、“ｌｏｗ”の信号は、フィードバックするように配置された前記第三のトランスミッションゲート１２８の第五のｎチャネル型ＴＦＴ１３２にも印加される。その結果、第一のトランスミッションゲート１０２はオン状態となり、第三のトランスミッションゲート１２８はオフ状態となる。同時に、“ｈｉｇｈ”の信号が、第一の読み出し線ｒから第二のｎチャネル型ＴＦＴ１１２のゲート端子に印加される。また、“ｌｏｗ”の信号が、第二のトランスミッションゲート１０８をオン状態に切替えるために、第二のｐチャネル型ＴＦＴ１１０のゲート端子に印加される。
【００３６】
このように、第一のトランスミッションゲート１０２と、第二のトランスミッションゲート１０８とがオン状態となる。したがって、論理データ１または０の形で表されるデータが、第一のトランスミッションゲート１０２によって、データ書き込み線ｄｗから双安定フリップフロップ回路１１４の第一のインバーター１１６印加される。また、データが、第一及び第二のインバーター１１６，１１８、及び第二のトランスミッションゲート１０８によって、データ読み出し線ｄｒに読み出される。本実施形態においては、入力に比べて出力が遅れるように構成することもできる。この場合、読み出しがおこなわれている間に、出力値を新しい値に変えることができる。
【００３７】
双安定フリップフロップ回路１１４からデータを読み出す能力を決定しているのは、主に第二のインバーター１１８の駆動力によるため、第二のインバーター１１８は、データ読み出し線ｄｒの電圧が閾値電圧との比較を安定して正確におこなえるようなレベルになるように、十分な駆動力をもつように製造される。したがって、図６に示すような一般的な構造をもつセンスアンプは、それを特別に必要とする場合を除いて、採用する必要がなくなる。その結果、センスアンプ内のトランジスタのマッチング性の正確さは、それほど重要ではなくなる。かわりに、ＴＦＴセンスアンプは、閾値電圧と第二のインバーターの出力とを比較することによって、双安定フリップフロップ回路の状態を、安定して正確に検出することができるのである。
【００３８】
ｐチャネル型ＴＦＴは、“ｌｏｗ”の信号よりも“ｈｉｇｈ”の信号をより効率よく通過させ、ｎチャネル型トランジスタは、“ｈｉｇｈ”の信号よりも“ｌｏｗ”の信号をより効率よく通過させるため、異なるチャネル型の二つのＴＦＴトランジスタを、トランスミッションゲートに使用するのは有効である。例えば、第二のインバーター１１８が“ｈｉｇｈ”の信号を出力した場合、第二のトランスミッションゲート１０８におけるｐチャネル型ＴＦＴ１１０の方が、より効率的に信号を通過させるであろうし、第二のインバーター１１８が“ｌｏｗ”の信号を出力した場合は、第二のトランスミッションゲート１０８におけるｎチャネル型ＴＦＴ１１２の方が、より効率的に信号を通過させることができる。したがって、もし、一つのトランジスタのみがトランスミッションゲートに使用されていたとしたら、読み出しデータの正確性を犠牲にすることなく、低いほうの電圧レベルを読み出しに用いることができる。同様のことが、二つのトランジスタを用いた他のトランスミッションゲート１０８、１２８にも言える。
【実施例２】
【００３９】
また、必要に応じて、一つのトランジスタを使用したトランスミッションゲートも、本発明に適用できる。図５に、本発明の第二の実施形態に係る７つのＴＦＴを用いたＳＲＡＭ（７ＴＦＴ型ＳＲＡＭ）セル２００を示す。７ＴＦＴ型ＳＲＡＭセル２００は、図４に示す１０ＴＦＴ型ＳＲＡＭセル１００の構成から、第二の書き込み及び読み出し線ｗｂａｒ、ｒｂａｒ、第一のｐチャネル型ＴＦＴ１０４、第二のｐチャネル型ＴＦＴ１１０、及び第五のｎチャネル型ＴＦＴ１３２が取り除かれた構造を有している。
【００４０】
記憶動作の間は、電圧Ｖｃｃが、第一のインバーター１６と第二のインバーター１８との間に印加される。そして、“ｌｏｗ”の信号が第一の書き込み線ｗから供給されて第一のｎチャネル型ＴＦＴ１０６のゲート端子に印加される。“ｌｏｗ”の信号は、フィードバックするように配置された前記第三のトランスミッションゲート１２８の第五のｐチャネル型ＴＦＴ１３０のゲート端子にも印加される。その結果、第一のトランスミッションゲート１０２はオフ状態に切り替わり、第三のトランスミッションゲートはオン状態に切り替わる。電圧Ｖｃｃの供給が適切なレベルに保たれている限り、双安定フリップフロップ回路１１４は、データをそのまま保持する。
【００４１】
書き込み動作の間は、第一の書き込み線ｗから供給された“ｈｉｇｈ”の信号が、第一のｎチャネル型ＴＦＴ１０６のゲート端子に印加される“ｈｉｇｈ”の信号は、フィードバックするように配置された前記第三のトランスミッションゲート１２８のｐチャネル型ＴＦＴ１３０のゲート端子にも印加される。その結果、第一のトランスミッションゲート１０２はオン状態に切り替わり、第三のトランスミッションゲートはオフ状態に切り替わる。
【００４２】
読み出し動作では、第一のトランスミッションゲート１０２はオフ状態のままとなる。そして、図４を参照して説明した上記の動作がおこなわれる。
【００４３】
第二の実施形態の構成が採用された場合、第一のインバーター１１６の第三のｐチャネル型ＴＦＴ１２０及び第三のｎチャネル型ＴＦＴ１２２を歪めるというのも有効である。このようにすることにより、第一のインバーター１１６は、ｎチャネル型トランジスタ１０６を通過して弱められた“ｈｉｇｈ”の信号を認識することができるようになる。
【００４４】
第二の実施形態においては、第二の書き込み及び読み出し線ｗｂａｒ、ｒｂａｒ、第一のｐチャネル型ＴＦＴ１０４、第二のｐチャネル型ＴＦＴ１１０、及び第五のｎチャネル型ＴＦＴ１３２が全て取り除かれている。もう一つの方法として、代わりに、第一の書き込み及び読み出し線ｗ、ｒ、ｎチャネル型ＴＦＴ１０６、ｎチャネル型ＴＦＴ１１２、及び第五のｐチャネル型ＴＦＴ１３０を取り除く構成することも可能である。このように、望まれる効果が得られる限り、様々なチャネル型のトランジスタ及びアドレス線の組み合わせが考えられる。また、第一のトランスミッションゲート１０２及び、第三のトランスミッションゲート１２８に用いるトランジスタに、反対の極性のものを選択することによって、セルの面積を小さくすることができる。このような配置は、一つのアドレス線ｗまたはｗｂａｒを使用することを可能にする。
【００４５】
この第二の実施形態によれば、トランジスタの数を減らすことができ、特に、各列から二つの信号線を取り除くことができるため、セルのサイズを小さくすることができる。しかしながら、一つのトランジスタを使用するトランスミッションゲートを採用することになるため、電圧特性の良い信号を得ることはできなくなる。
【００４６】
上記の本発明の実施形態においては、第二及び第一のインバーターの間にフィードバックループをもつトランスミッションゲートを含む図１に示したような６Ｔ型セルの双安定フリップフロップ回路の構造を用いた。しかしながら、本発明はこれに限定されることはなく、インバーター間のフィードバックを制御するトランスミッションゲートが含まれている限り、例えば、図２及び図３示したような他の構造の双安定フリップフロップ回路を採用することも可能である。
【００４７】
また、上記実施形態においては、第三のトランスミッションゲートは、書き込み線を用いてアドレスされていたが、これに限らず、別に設けられた他の線を用いてアドレスしても構わない。
【産業上の利用可能性】
【００４８】
また、本発明の利点は、正確性を犠牲にすることのないＴＦＴメモリーセル及びセンスアンプを提供できることである。したがって、本発明に係る記憶デバイスは、より容易にそして柔軟に設計することが可能であり、また信頼性が高く、安価にそして容易に製造することが可能である。
【００４９】
上記実施形態においては、薄膜トランジスタが採用され、本発明は、薄膜トランジスタを採用するのが特に有効であるが、他の適切なスイッチングデバイス、あるいは、他のスイッチングデバイスの組み合わせを採用することも可能であることは、当業者にとって明らかである。
【００５０】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【００５１】
【図１】公知の６Ｔ型ＳＲＡＭセルの概略図。
【図２】公知の４Ｔ２Ｒ型ＳＲＡＭセルの概略図。
【図３】公知の４Ｔ型ＳＲＡＭセルの概略図。
【図４】本発明の第一実施例にかかるメモリーセルの概略図。
【図５】本発明の第二実施例にかかるメモリーセルの概略図。
【図６】公知のセンスアンプの概略図。
【符号の説明】
【００５２】
１００  １０ＴＦＴ型ＳＲＡＭセル、１０２  第一のトランスミッションゲート、１０４  第一のｐチャネル型ＴＦＴ、１０６  第一のｎチャネル型ＴＦＴ、１０８  第二のトランスミッションゲート、１１０  第二のｐチャネル型ＴＦＴ、１１２  第二のｎチャネル型ＴＦＴ、１１６  第一のインバーター、１１８  第二のインバーター、１１４  双安定フリップフロップ回路１１４、１２０  第三のｐチャネル型ＴＦＴ、１２２  第三のｎチャネル型ＴＦＴ、１２８  第三のトランスミッションゲート、１１６  第一のインバーター、１１８  第二のインバーター、１３０  第五のｐチャネル型ＴＦT、１３２  第五のｎチャネル型ＴＦＴ。
【図１】
2006059523.tif 000003
【図２】
2006059523.tif 000004
【図３】
2006059523.tif 000005
【図４】
2006059523.tif 000006
【図５】
2006059523.tif 000007
【図６】
2006059523.tif 000008