(57)【要約】【課題】  メモリ素子及びその形成方法を提供する。【解決手段】  スプリットゲート自己整列メモリセル形成方法は、隣接した第１及び第２フローティングゲートを含み、これらの間に位置するフィールド酸化領域に自己整列的に形成される。酸化膜が第１及び第２フローティングゲートを電気的に絶縁させるように、第１及び第２フローティングゲート、そしてフィールド酸化領域を覆うように形成され、コントロールゲートが第１及び第２フローティングゲート上の酸化膜上に形成される。また前記方法によるスプリットゲートメモリセルが開示される。【選択図】図１７Ａ
2006032950.tif 000002
【特許請求の範囲】
【請求項１】
隣接した第１及び第２フローティングゲートをこれらの間に介在するフィールド酸化膜領域に自己整列的に形成し、
前記第１及び第２フローティングゲート、及び、前記フィールド酸化領域を覆うように形成され、前記第１及び第２フローティングゲートを電気的に絶縁させる酸化膜を形成し、
前記第１及び第２フローティングゲート上にコントロールゲートを形成することを含むことを特徴とするスプリットゲートメモリセル形成方法。
【請求項２】
前記第１及び第２フローティングゲートが、前記フィールド酸化領域には形成されないように前記フィールド酸化領域に隣接する基板の活性領域には導電膜を形成することを含むことを特徴とする請求項１に記載のスプリットゲートメモリセル形成方法。
【請求項３】
前記導電膜は第１導電膜を含み、
前記第１導電膜及び前記フィールド酸化領域に第２導電膜を形成することをさらに含むことを特徴とする請求項２に記載のスプリットゲートメモリセル形成方法。
【請求項４】
前記スプリットゲートメモリセルは他のスプリットゲートメモリセルと共通ソース／ドレイン構成を形成し、
前記基板に共通ソース／ドレインを形成するためのドーピングのため、前記スプリットゲートメモリセルの間の基板に対するアクセスを提供するリセスを形成し、
前記第１及び第２導電膜の一部によって定義される前記リセスの側面に形成され、前記第１及び第２導電膜を前記リセスに形成されたコンタクトから電気的に絶縁させるためのスペーサを形成することをさらに含むことを特徴とする請求項３に記載のスプリットゲートメモリセル形成方法。
【請求項５】
前記酸化膜を形成することは、
前記第１導電膜上の第２導電膜を酸化させ、
前記フィールド酸化領域上の第２導電膜を酸化させることを含むことを特徴とする請求項３に記載のスプリットゲートメモリセル形成方法。
【請求項６】
前記第１導電膜上の第２導電膜を酸化させることは、
ギャップに露出された第１導電膜上の第２導電膜の一部を酸化させることを含み、 前記ギャップは前記第２導電膜の一部の上の犠牲構造と前記第２導電膜の一部の下の第１導電膜とによって定義されることを特徴とする請求項５に記載のスプリットゲートメモリセル形成方法。
【請求項７】
前記第２導電膜を酸化させることは、前記第２導電膜の全部を酸化させ、前記第１導電膜の一部分を酸化させて前記第１導電膜上に前記ギャップを満たす前記酸化膜を形成することを含むことを特徴とする請求項６に記載のスプリットゲートメモリセル形成方法。
【請求項８】
前記犠牲構造の側面及び前記活性領域上に犠牲スペーサを形成することをさらに含み、前記犠牲スペーサは前記ギャップで露出した部分を覆うことを特徴とする請求項７に記載のスプリットゲートメモリセル形成方法。
【請求項９】
前記フィールド酸化領域上の第２導電膜を酸化させることは、
ギャップで露出した前記フィールド酸化領域上の第２導電膜の一部を酸化させることを含み、前記ギャップは前記第２導電膜の一部の上の犠牲構造と前記第２導電膜の一部の下のフィールド酸化領域とによって定義されることを特徴とする請求項５に記載のスプリットゲートメモリセル形成方法。
【請求項１０】
前記フィールド酸化領域上に、前記犠牲酸化構造の側壁に犠牲スペーサを形成することをさらに含み、
前記犠牲スペーサは前記ギャップを満たす延在された酸化膜の露出された部分を覆うことを特徴とする請求項９に記載のスプリットゲートメモリセル形成方法。
【請求項１１】
前記酸化は、前記第２導電膜の全部を酸化させて前記第１及び第２導電膜上へ延在する前記フィールド酸化領域上に延在された酸化膜を形成することを含み、前記フィールド酸化領域上の延在された酸化膜は前記ギャップを部分的に満たすことを特徴とする請求項９に記載のスプリットゲートメモリセル形成方法。
【請求項１２】
前記延在された酸化膜は、前記第１導電膜上の酸化された第２導電膜の表面より高い隆起された表面を有することを特徴とする請求項１１に記載のスプリットゲートメモリセル形成方法。
【請求項１３】
前記酸化膜上にコントロールゲートを形成することは、前記ギャップで前記コントルロ−ルゲートの延在されたコントロールゲート部分を、前記延在された酸化膜上に形成することをさらに含むことを特徴とする請求項１１に記載のスプリットゲートメモリセル形成方法。
【請求項１４】
前記活性領域上の導電膜を酸化させ、
前記フィールド酸化領域上の導電膜を酸化させることをさらに含むことを特徴とする請求項２に記載のスプリットゲートメモリセル形成方法。
【請求項１５】
前記導電膜はポリシリコンを含むことを特徴とする請求項２に記載のスプリットゲートメモリセル形成方法。
【請求項１６】
スプリットゲートメモリセルを形成する方法は、
フィールド酸化領域及びこれらの間の活性領域上にブランケット酸化膜を形成して前記フィールド酸化領域に自己整列されたフローティングゲートを覆うことを含むことを特徴とするスプリットゲートメモリセル形成方法。
【請求項１７】
自己整列されたフローティングゲート上の酸化膜上にコントロールゲートを形成することをさらに含むことを特徴とする請求項１６に記載のスプリットゲートメモリセル形成方法。
【請求項１８】
酸化膜を具備する基板をパターニングして隆起されたフィールド酸化領域と、これらの間に定義され、前記フィールド酸化領域より低い活性領域を形成し、
前記隆起されたフィールド酸化領域及び活性領域上に導電膜を形成し、
前記導電膜上に第１犠牲膜を形成し、
前記犠牲膜をパターニングして前記導電膜を露出させるリセスを形成し、
前記リセス及び露出された導電膜上に第２犠牲膜を形成し、
前記リセス内の前記第２犠牲膜の側面に内部スペーサを形成し、
前記リセスをエッチングして前記露出された導電膜を除去し、その下の酸化膜を露出させ、
前記リセスにピラーを形成して前記内部スペーサ及び前記第２犠牲膜とともにＴ形状の犠牲構造物を形成し、
前記第２犠牲膜を除去して第１ギャップ及び第２ギャップを形成し、ここで、 前記第１ギャップは前記Ｔ型の犠牲構造物の下部表面及び前記導電膜の上部表面の間の活性領域上に定義され、前記第２ギャップは前記Ｔ型の犠牲構造物の下部表面と前記フィールド酸化領域上の導電膜の上部表面との間のフィールド酸化領域上に定義され、
前記導電膜の上部表面を酸化して前記第１ギャップで前記活性領域上に酸化膜を形成し、前記第２ギャップで前記フィールド酸化領域上に隆起された酸化膜を形成し、前記隆起された酸化膜は前記活性領域へ延在して前記酸化膜と接するように形成することを含むことを特徴とするスプリットゲートメモリセル形成方法。
【請求項１９】
酸化膜を具備する基板をパターニングして隆起されたフィールド酸化領域と、これらの間に定義され、前記フィールド酸化領域より低い活性領域を形成し、
前記活性領域上に第１導電膜を形成し、
前記第１導電膜上に前記フィールド酸化領域を覆う第２導電膜を形成し、
前記第１導電膜及び第２導電膜上に第１犠牲膜を形成し、
前記第１犠牲膜をパターニングして前記活性領域及び前記フィールド酸化領域上の第２導電膜を露出させるリセスを形成し、
前記リセス及び露出された第２導電膜上に第２犠牲膜を形成し、
前記リセス内の前記第２犠牲膜の側面に内部スペーサを形成し、
前記リセスをエッチングして前記露出された第２導電膜及びその下の第１導電膜を除去し、その下の酸化膜を露出させ、
前記リセスにピラーを形成して前記内部スペーサ及び前記第２犠牲膜とともにＴ形状の犠牲構造物を形成し、
前記第２犠牲膜を除去して第１ギャップ及び第２ギャップを形成し、前記第１ギャップは、前記Ｔ形状の犠牲構造物の下部表面と前記第２導電膜の上部表面との間の活性領域上に定義され、前記第２ギャップは、前記Ｔ形状の犠牲構造物の下部表面と前記フィールド酸化領域上の第１導電膜の上部表面との間のフィールド酸化領域上に定義され、
前記第１ギャップ及び第２ギャップによって露出された第２導電膜の上部表面を酸化させて前記第１ギャップで前記活性領域上に酸化膜を形成し、前記第２ギャップで前記フィールド酸化領域上に隆起された酸化膜を形成し、前記隆起された酸化膜は前記活性領域へ延在して前記酸化膜と接するように形成することを含むことを特徴とするスプリットゲートメモリセル形成方法。
【請求項２０】
前記酸化は、
前記第２導電膜の全部を酸化させ、前記第１導電膜の厚さの一部を酸化させて前記第１ギャップを前記酸化膜で満たし、
前記第２導電膜の厚さ全体を酸化し、前記隆起された酸化膜で前記第２ギャップが部分的に満たされ、前記隆起された酸化膜は隣接するフローティングゲートへ延在して、そこで前記酸化膜と接するように酸化することを含むことを特徴とする請求項１９に記載のスプリットゲートメモリセル形成方法。
【請求項２１】
隣接したスプリットゲートメモリセルの間のフィールド酸化領域上に隆起された酸化膜を含み、
前記隆起された酸化膜は第１及び第２フローティングゲートへ向けて延在し、前記第１及び第２フローティングゲートはワードラインによって覆われる隣接する第１及び第２スプリットゲートメモリセルに含まれ、前記ワードラインは前記スプリットゲートメモリセルに具備されたコントロールゲートに電気的にカップリングされることを特徴とするスプリットゲートメモリセル。
【請求項２２】
前記第１及び第２フローティングゲートの中心の上側部分は前記フィールド酸化領域の上部表面より低いことを特徴とする請求項２１に記載のスプリットゲートメモリセル。
【請求項２３】
前記隆起された酸化膜は熱的に酸化されたポリシリコン層であることを特徴とする請求項２１に記載のスプリットゲートメモリセル。
【請求項２４】
前記フローティングゲートは前記フィールド酸化領域に自己整列されることを特徴とする請求項２１に記載のスプリットゲートメモリセル。
【請求項２５】
前記隆起された酸化膜は前記活性領域へ延在して前記フローティングゲートを覆うことを特徴とする請求項２１に記載のスプリットゲートメモリセル。
【請求項２６】
前記フィールド酸化領域上の隆起された酸化膜は、前記活性領域の方へ延在してフローティングゲートを覆う隆起された酸化膜部分より厚さが薄いことを特徴とする請求項２５に記載のスプリットゲートメモリセル。
【請求項２７】
前記スプリットゲートメモリセルは、前記コントロールゲート側面に形成された第１スペーサ及び前記フローティングゲート及び前記隆起された酸化膜の側面に形成された第２スペーサをさらに含むことを特徴とする請求項２５に記載のスプリットゲートメモリセル。
【請求項２８】
スプリットゲートメモリセルにおいて、
前記スプリットゲートメモリセルの間に介在するフィールド酸化領域に自己整列された第１及び第２フローティングゲートと、
前記第１及び第２フローティングゲート、及び、前記フィールド酸化領域を覆って、前記第１及び第２フローティングゲートを電気的に絶縁する酸化膜と、
前記酸化膜上に位置するコントロールゲートとを含むことを特徴とするスプリットゲートメモリセル。
【請求項２９】
前記第１及び第２フローティングゲートの中心部の上側部分は前記フィールド酸化領域の上部表面より低いことを特徴とする請求項２８に記載のスプリットゲートメモリセル。
【請求項３０】
前記酸化膜は熱的に酸化されたポリシリコン層であることを特徴とする請求項２８に記載のスプリットゲートメモリセル。
【請求項３１】
前記フローティングゲートは前記フィールド酸化領域に自己整列されることを特徴とする請求項２８に記載のスプリットゲートメモリセル。
【請求項３２】
前記フィールド酸化領域上の隆起された酸化膜は前記活性領域の方へ延在してフローティングゲートを覆う隆起された酸化膜部分より厚さが薄いことを特徴とする請求項２８に記載のスプリットゲートメモリセル。
【請求項３３】
前記コントロールゲート側面に形成された第１スペーサ及び前記フローティングゲート及び前記隆起された酸化膜の側面に形成された第２スペーサをさらに含むことを特徴とする請求項３１に記載のスプリットゲートメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその形成方法に関し、さらに詳細にはフラッシュメモリ素子及びその形成方法に関する。
【０００２】
不揮発性メモリ素子は電源供給が常に可能ではない応用分野に幅広く使われている。例えば、不揮発性メモリ素子は携帯電話、スマートカード、パーソナルコンピュータなどでデータを格納するのに使われている。不揮発性メモリ素子の一類型として、図１に示したスプリットゲート不揮発性メモリ素子を示す。動作において、スプリットゲートメモリセルは図１の矢印１として表示されたように、ホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）を使用して電荷をフローティングゲート６に伝達することによってデータがプログラムされる。スプリットゲートメモリセルは図１の矢印２として表示されたようにフローティングゲート６に貯蔵された電荷を、コントロールゲート５を経由して放出（ｄｉｓｃｈａｒｇｅ）することによって消去される。スプリットゲートセルがプログラムまたは消去されれば、スプリットゲートメモリセルに貯蔵されたデータは、スプリットゲートメモリセルを読み出すことによってアクセスされる。
【０００３】
図１に示したように、通常のスプリットゲートメモリセルは隣接する二つのスプリットゲートメモリセルが共通ソース領域４を共有し、各スプリットゲートメモリセルのドレイン領域３は共通ソース領域４によって互いに離隔されるように形成される。動作において、フローティングゲート６及びコントロールゲート５に適切な電圧を印加することによって共通ソース４は二つのドレイン領域３のうちのいずれか一つに電気的にカップリングされる。
【０００４】
スプリットゲートメモリセルは他の類型の不揮発性メモリセルに比べて様々な利点、例えば、高い動作速度（ＨＩＧＨ ｓｐｅｅｄ）だけでなく、低いプログラム電流、低い干渉（ｌｏｗ ｉｎｔｅｒｆｅｒｅｎｃｅ）などの利点を有している。しかし、スプリットゲートメモリセルは相対的にメモリセルのサイズか大きいという短所を有する。
【０００５】
活性領域とコントロールゲートとがオーバーラップする距離Ｄ１、Ｄ２が過度に変わると、他のメモリセルで発生される電流量が大きく変動し、メモリセルが予測のとおりに動作しないこともあるということはよく知られている。特許文献１から特許文献９は多くの類型のスプリットゲートメモリセル及びその形成方法に関する種々の試みについて記述されている。
【０００６】
このようなスプリットゲートメモリセルに関する種々の試みにもかかわらず、スプリットゲート及びそれらに関する素子に対するさらなる改善が依然として要請されている。
【特許文献１】米国特許第４，３２８，５６５号明細書
【特許文献２】米国特許第４，６１６，３４０号明細書
【特許文献３】米国特許第４，７８３，７６６号明細書
【特許文献４】米国特許第５，２９１，４３９号明細書
【特許文献５】米国特許第５，３１７，１７９号明細書
【特許文献６】米国特許第５，３４１，３４２号明細書
【特許文献７】米国特許第５，３７３，４６５号明細書
【特許文献８】米国特許第６，７２７，５４５号明細書
【特許文献９】大韓民国特許出願公開第２００２−４５４３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はこのような状況を考慮して案出されたものであり、本発明は改善されたスプリットゲートメモリセル形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の例示的な実施形態はフィールド酸化膜上に隆起された酸化膜を有するスプリットゲートメモリセル及びその形成方法を提供する。いくつかの実施形態においてスプリットゲートメモリセル形成方法は、隣接した第１及び第２フローティングゲートをこれらの間に介在するフィールド酸化膜領域に自己整列的に形成することを含む。酸化膜が前記第１及び第２フローティングゲート、及び、前記フィールド酸化領域を覆うように形成される。前記酸化膜は前記第１及び第２フローティングゲートを電気的に絶縁させる。コントロールゲートが前記第１及び第２フローティングゲート上に形成される。
【０００９】
いくつかの実施形態において、前記第１及び第２フローティングゲートが、前記フィールド酸化領域には形成されないように前記フィールド酸化領域に隣接する基板の活性領域は導電膜を形成することを含む。いくつかの実施形態において、前記導電膜は第１導電膜を含み、前記第１導電膜及び前記フィールド酸化領域に第２導電膜を形成することを含む。
【００１０】
いくつかの実施形態において、前記スプリットゲートメモリセルは他のスプリットゲートメモリセルと共通ソース／ドレイン構成を形成し、前記方法は前記基板に共通ソース／ドレインを形成するためのドーピングのため、前記スプリットゲートメモリセルの間の基板に対するアクセスを提供するリセスを形成することをさらに含む。前記第１及び第２導電膜の一部によって定義される前記リセスの側面に形成され、前記第１及び第２導電膜を前記リセスに形成されたコンタクトから電気的に絶縁させるためのスペーサが形成される。
【００１１】
いくつかの実施形態において、前記酸化膜を形成することは、前記第１導電膜及び前記フィールド酸化領域上の第２導電膜を酸化させることを含む。いくつかの実施形態において、前記第１導電膜上の第２導電膜を酸化させることは、ギャップに露出された第１導電膜上の第２導電膜の一部を酸化させることを含み、前記ギャップは前記第２導電膜の一部の上の犠牲構造と前記第２導電膜の一部の下の第１導電膜とによって定義される。
【００１２】
いくつかの実施形態において、前記第２導電膜を酸化させることは、前記第２導電膜の全部を酸化させ、前記第１導電膜の一部分を酸化させて前記第１導電膜上に前記ギャップを満たす前記酸化膜を形成することを含む。いくつかの実施形態において、前記方法は前記犠牲構造の側面及び前記活性領域上に犠牲スペーサを形成することをさらに含み、前記犠牲スペーサは前記ギャップを満たす延在された酸化膜の露出された部分を覆う。
【００１３】
いくつかの実施形態において、酸化は前記第２導電膜の全部を酸化させて前記第１及び第２導電膜を延在するフィールド酸化領域上に延在された酸化膜を形成することを含む。前記フィールド酸化領域上の延在された酸化膜は前記ギャップを部分的に満たす。
【００１４】
いくつかの実施形態において、前記延在された酸化膜は、前記第１導電膜上の酸化された第２導電膜の表面より高い隆起された表面を有する。いくつかの実施形態において、前記酸化膜上にコントロールゲートを形成することは、前記ギャップで前記コントルロ−ルゲートの延在されたコントロールゲート部分を前記延在された酸化膜上に形成することをさらに含む。いくつかの実施形態において、酸化活性領域上の導電膜を酸化させ、前記フィールド酸化領域上の導電膜を酸化させることをさらに含む。いくつかの実施形態において、前記導電膜はポリシリコンを含む。
【００１５】
いくつかの実施形態において、スプリットゲートメモリセルを形成する方法は、フィールド酸化領域及びこれらの間の活性領域上にブランケット酸化膜を形成して前記フィールド酸化領域に自己整列されたフローティングゲートを覆うことを含む。
【００１６】
いくつかの実施形態において、自己整列されたフローティングゲート上の酸化膜上にコントロールゲートを形成することをさらに含む。
【００１７】
いくつかの実施形態において、スプリットゲートメモリセルを形成する方法は、酸化膜を具備する基板をパターニングして隆起されたフィールド酸化領域とこれらの間に定義され、前記フィールド酸化領域より低い活性領域を形成することを含む。前記隆起されたフィールド酸化領域及び活性領域上に導電膜が形成される。第１犠牲膜が前記導電膜上に形成される。前記犠牲膜がパターニングされて前記導電膜を露出させるリセスが形成される。第２犠牲膜が前記リセス及び露出された導電膜上に形成される。内部スペーサが前記リセス内の前記第２犠牲膜の側面に形成される。前記リセスがエッチングされて前記露出された導電膜が除去され、その下の酸化膜が露出される。ピラーが前記リセスに形成されて前記内部スペーサ及び前記第２犠牲膜とともにＴ形状の犠牲構造物が形成される。前記第２犠牲膜が除去されて第１ギャップ及び第２ギャップが形成される。前記第１ギャップは前記Ｔ形状の犠牲構造物の下部表面と前記導電膜の上部表面との間の活性領域上に定義され、前記第２ギャップは前記Ｔ形状の犠牲構造物の下部表面及び前記フィールド酸化領域上の導電膜の上部表面との間のフィールド酸化領域上に定義される。前記導電膜の上部表面は酸化されて前記第１ギャップで前記活性領域上に酸化膜を形成し、前記第２ギャップで前記フィールド酸化領域上に隆起された酸化膜を形成する。前記隆起された酸化膜は前記活性領域へ延在して前記酸化膜と接する。
【００１８】
いくつかの実施形態において、スプリットゲートメモリセル形成方法は、酸化膜を具備する基板をパターニングして隆起されたフィールド酸化領域とこれらの間に定義され、前記フィールド酸化領域より低い活性領域を形成することを含む。前記活性領域上に第１導電膜が形成される。前記第１導電膜上に前記フィールド酸化領域を覆う第２導電膜が形成される。第１犠牲膜が前記第１導電膜及び第２導電膜上に形成される。前記第１犠牲膜がパターニングされて前記活性領域及び前記フィールド酸化領域上の第２導電膜を露出させるリセスが形成される。第２犠牲膜が前記リセス及び露出された第２導電膜上に形成される。内部スペーサが前記リセス内の前記第２犠牲膜の側面に形成される。前記リセスがエッチングされて前記露出された第２導電膜及びその下の第１導電膜が除去され、その下の酸化膜が露出される。ピラーが前記リセスに形成されて前記内部スペーサ及び前記第２犠牲膜とともにＴ形状の犠牲構造物が形成される。前記第２犠牲膜が除去されて第１ギャップ及び第２ギャップが形成される。前記第１ギャップは前記Ｔ形状の犠牲構造物の下部表面と前記第２導電膜の上部表面との間の活性領域上に定義され、前記第２ギャップは前記Ｔ形状の犠牲構造物の下部表面と前記フィールド酸化領域上の第１導電膜の上部表面との間のフィールド酸化領域上に定義される。前記第１ギャップ及び第２ギャップによって露出された第２導電膜の上部表面は酸化されて前記第１ギャップで前記活性領域上に酸化膜を形成し、前記第２ギャップで前記フィールド酸化領域上に隆起された酸化膜を形成する。前記隆起された酸化膜は前記活性領域へ延在して前記酸化膜と接する。
【００１９】
いくつかの実施形態において、酸化は、前記第２導電膜の全部を酸化させ、前記第１導電膜の厚さの一部を酸化させて前記第１ギャップを前記酸化膜で満たすことを含む。前記第２導電膜の厚さ全体が酸化されて、前記隆起された酸化膜で前記第２ギャップが部分的に満たされ、前記隆起された酸化膜は隣接するフローティングゲートへ延在して、そこで前記酸化膜と接する。
【００２０】
いくつかの実施形態において、スプリットゲートメモリセルはスプリットゲートメモリセルの間のフィールド酸化領域上に隆起された酸化膜を含む。前記隆起された酸化膜は第１及び第２フローティングゲートへ向けて延在する。前記第１及び第２フローティングゲートはワードラインによって覆われる隣接する第１及び第２スプリットゲートメモリセルに含まれ、前記ワードラインは前記スプリットゲートメモリセルに具備されたコントロールゲートに電気的にカップリングされる。
【００２１】
いくつかの実施形態において、第１及び第２フローティングゲートの中心の上側部分は前記フィールド酸化領域の上部表面より低い。いくつかの実施形態において、前記隆起された酸化膜は熱的に酸化されたポリシリコン層である。いくつかの実施形態において、前記フローティングゲートは前記フィールド酸化領域に自己整列される。実施形態において、前記隆起された酸化膜は前記活性領域へ延在して前記フローティングゲートを覆う。
【００２２】
いくつかの実施形態において、前記フィールド酸化領域上の隆起された酸化膜は前記活性領域の方へ延在してフローティングゲートを覆う隆起された酸化膜部分より厚さが薄い。いくつかの実施形態において、前記スプリットゲートメモリセルは前記コントロールゲートの側面に形成された第１スペーサ及び前記フローティングゲート及び前記隆起された酸化膜の側面に形成された第２スペーサをさらに含む。
【００２３】
いくつかの実施形態において、スプリットゲートメモリセルはこれらの間に介在するフィールド酸化領域に自己整列された第１及び第２フローティングゲートを含む。酸化膜が前記第１及び第２フローティングゲート、及び、前記フィールド酸化領域を覆い、前記酸化膜は前記第１及び第２フローティングゲートを電気的に絶縁する。制御電極が前記酸化膜上に位置する。
【００２４】
いくつかの実施形態において、第１及び第２フローティングゲートの中心部の上側部分は前記フィールド酸化領域の上部表面より低い。いくつかの実施形態において、前記酸化膜は熱的に酸化されたポリシリコン層である。
【００２５】
いくつかの実施形態において、前記フローティングゲートは前記フィールド酸化領域に自己整列される。いくつかの実施形態において、前記隆起された酸化膜は前記活性領域へ延在して前記フローティングゲートを覆う。
【００２６】
いくつかの実施形態において、前記フィールド酸化領域上の隆起された酸化膜は前記活性領域の方へ延在してフローティングゲートを覆う隆起された酸化膜部分より厚さが薄い。いくつかの実施形態において、前記スプリットゲートメモリセルは前記コントロールゲートの側面に形成された第１スペーサ及び前記プロ−ルティングゲート及び前記隆起された酸化膜の側面に形成された第２スペーサをさらに含む。
【発明の効果】
【００２７】
本発明の様々な実施形態によれば、フローティングゲート及び制御ゲートが自己整列的な方式で形成される。したがって、追加的なフォトリソグラフィ工程の必要なしにフローティングゲート及び制御ゲートを形成することができ、高集積度の達成が容易であり、フォトリソグラフィ工程で発生することができる誤整列による問題点を避けることができるので、信頼性ある素子を提供することができる。
【発明を実施するための最良の形態】
【００２８】
以上の本発明の目的、他の目的、特徴及び利点は添付図を参照しつつ説明される以下の望ましい実施形態を通じて容易に理解されるであろう。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達する目的のために提供されるものである。
【００２９】
ここに使用された用語は、ただ本発明の特定実施形態を説明するために使用されたものであって、本発明を限定するためのものではない。
【００３０】
本明細書で、ある膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成することができるもの、またはそれらの間に第３の膜が介在されても良いということを意味する。また、図において、膜及び領域の厚さは明確性のために誇張されたものである。また、本明細書の多様な実施形態で第１、第２、第３などの用語が多様な領域、膜などを記述するために使用されているが、これら領域、膜がこのような用語によって限定されるものと解釈してはならない。また、これらの用語は、単にいずれかの所定領域または膜を他の領域または膜と区別させるために使用されただけである。したがって、ある一実施形態での第１膜として言及された膜が他の実施形態では第２膜として言及される場合もあることに留意されたい。
【００３１】
また、本発明で選択的な（ｏｐｔｉｏｎａｌ）工程または選択的な膜であると言及する場合、実施形態によっては、そのような工程または膜は実施または形成されることもでき、実施または形成されないこともできるということを示す。また本発明の実施形態で膜に対する厚さを言及したが、これは単に例示的なものにすぎず、工程によって多様にその厚さが変更される場合があることは当業者において自明であろう。
【００３２】
下でより詳細に記述されるが、本発明のいくつかの実施形態で、酸化膜は隣接する第１及び第２フローティングゲートを電気的に絶縁させるように隣接する第１及び第２フローティングゲートを覆うように形成することができる。例えば、酸化膜はフローティングゲート上の活性領域上から隣接するフィールド酸化領域へ確張することができる。さらに、フィールド酸化領域へ確張した酸化膜の一部分はフローティングゲートの上の酸化膜と係わって相対的に隆起させることができる。したがって、隆起された酸化膜の上部表面はフローティングゲート上の酸化膜より高い。酸化膜をフローティングゲートからフィールド酸化領域（さらに隣接するメモリセル）へ確張することは隣接したメモリセルでフローティングゲートを互いに電気的に絶縁させることを可能にする。またフローティングゲートはフィールド酸化領域に自己整列的な方式で形成される。フィールド酸化領域上で隆起された酸化膜を具備する酸化膜はいくつかの実施形態において自己整列的なフローティングゲート形成をさらに容易にする。
【００３３】
図２は活性領域１０１ｄ、１０１ｓを含む基板に対する平面図である。活性領域１０１ｃ、１０１ｓは本発明のいくつかの実施形態において開口部１１９を具備するマスク２０１を使用するスプリットゲートメモリセルのためのソース及びフローティングゲートが形成される領域である。ドレイン領域はフローティングゲートを挟んでソースが形成される活性領域１０１sと離隔されて形成される。活性領域１０１ｓはソース領域としてｙ軸方向へ向き合うスプリットゲートメモリセルによって共有される。またｘ軸方向に隣接するスプリットゲートメモリセルはフィールド酸化領域１１１によって電気的に絶縁される。
【００３４】
図３は、ｘ方向でフィールド酸化領域１１１によって電気的に絶縁された複数個のスプリットゲートメモリセルを示す基板に対する平面図である。図３を参照すれば、ソース領域１４１ｓはｘ軸方向へ延在し、ｙ軸方向に配列されたスプリットゲートメモリセルによって共有される。
【００３５】
スプリットゲートメモリセルはフィールド酸化領域１１１の間に位置し、部分的に共通ソース領域１４１ｓとオーバーラップするフローティングゲートとを含む。ドレイン領域１４１ｄはフローティングゲートによってソース領域１４１ｓと電気的に絶縁される。酸化膜１３１がフィールド酸化領域１１１の間のフローティングゲート上に位置する。酸化膜１３１はｘ軸方向でフローティングゲート上から、そしてその下からフィールド酸化領域１１１へ向かって延在している。
【００３６】
フィールド酸化領域１１１へ向かって延在している酸化膜１３１の一部は、酸化膜１３１に対してフローティングゲート上方のレベルまで隆起される。さらに、フィールド酸化領域１１１へ向かって延在している酸化膜の一部は、隣接したメモリセルに具備されたフローティングゲートへ向かって連続的に延在することができ、さらに、ｘ軸方向で次の隣接したメモリセルからスプリットゲートメモリセルを離隔させるようにフィールド酸化領域１１１へ向かってさらに延在することができる。したがって、図３に示したようにフローティングゲートからフィールド酸化領域１１１へ向かって延在している酸化膜の一部を、隆起された酸化膜１３１’と呼ぶことにする。
【００３７】
コントロールゲート１３７は、共通ソース領域１４１ｓをドレイン領域１４１ｄから隔離させる活性領域の一部に位置し、隣接した酸化膜１３１上で垂直方向に延在してフローティングゲート上の酸化膜１３１を覆う。さらに、コントロールゲートの一部分１３７ｐは隆起された酸化膜１３１’ 上で延在している。
【００３８】
図４Ａ−図４Ｃ と図５は、それぞれ図３のＩ−Ｉ’、 ＩＩ−ＩＩ’、 ＩＩＩ−ＩＩＩ’及びＩＶ−ＩＶ’線に沿って切断したときの基板の断面図である 図４Ａ−図４Ｃと図５を参照すると、ドレイン領域１４１ｄは共通ソース領域１４１ｓから隔離される。酸化膜１０３は基板上に位置し、フローティングゲート１３３及びコントロールゲート１３７を活性領域から絶縁させる。フローティングゲート１３３は部分的に共通ソース領域１４１ｓを覆い、ドレイン領域１４１ｄを共通ソース領域１４１ｓから隔離させる基板の一部分を覆う。ドレイン領域１４１ｄを共通ソース領域１４１ｓから隔離させる基板の残りの部分はコントロールゲート１３７によって覆われる。
【００３９】
コントロールゲート１３７はフローティングゲート１３３の側面及びフローティングゲート上の酸化膜１３１へ垂直方向に延在している。さらに、コントロールゲート１３７は酸化膜１３１の一部分を覆うように延在している。スペーサ１３５はフローティングゲート１３３を隣接するコントロールゲート１３７から電気的に絶縁させる。さらに、スペーサ１４３はフローティングゲート１３３及びコントロールゲート１３７を、共通ソース領域１４１s 及びドレイン領域１４１ｄに対するアクセスを提供するプラグから電気的に絶縁させると共に、共通ソース領域１４１ｓ及びドレイン領域１４１ｄの形成を促進する。
【００４０】
特に、図４Ｂを参照すれば、隆起された酸化膜１３１’はフローティングゲート１３３ 上に位置した酸化膜１３１がフィールド酸化領域１１１へ向かって延在することによって提供される。したがって、隆起された酸化膜１３１’は酸化膜１３１より高さが高い。フローティングゲート１３３の中心部の上側部分は、隣接したフィールド酸化領域１１１の上部表面より低い。さらに、コントロールゲート１３７の拡張部１３７ｐはフィールド酸化領域１１１上の隆起された酸化膜１３１’を覆う。
【００４１】
特に、図５を参照すれば、フローティングゲート１３３はフィールド酸化領域１１１の間に位置し、フィールド酸化領域１１１に自己整列的に形成される。さらに、酸化膜１３１及び隆起された酸化膜１３１’はフローティングゲートの上部１３３及びフィールド酸化領域１１１の上部に位置し、ｘ軸方向に延在している。酸化膜１３１及び隆起された酸化膜１３１’はフローティングゲート１３３を互いに電気的に絶縁させ、またフローティングゲート１３３をそれの上部に位置するコントロールゲート１３７から電気的に絶縁させる。図５に示したように、隆起された酸化膜１３１’はフローティングゲート１３３を覆っている酸化膜より薄い。いくつかの実施形態において、酸化膜１３１は熱的に酸化されたポリシリコン層とすることができる。
【００４２】
図６Ａ−図６Ｃから図１９Ａ−図１９Ｃは本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図ある。特に図６Ａ乃至図１９Ａは図３のＩ−Ｉ’線に沿って切断した断面であり、図６Ｂ乃至図１９Ｂは図３のＩＩ−ＩＩ’線に沿って切断した断面であり、図６Ｃ乃至図１９Ｃは図３のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【００４３】
図６Ａ−図６Ｃを参照して、用意した半導体基板１０１上に絶縁膜１０３が形成される。いくつかの実施形態において、絶縁膜１０３は熱酸化膜として５０Å乃至１５０Åの厚さの範囲で形成することができる。フローティングゲートのための第１導電膜１０５が酸化膜１０３ 上に形成される。例えば、第１導電膜１０５はシリコン層で形成され、約３００Å乃至５００Åの厚さの範囲で形成することができる。フォトマスクパターン１０７は第１導電膜１０５上に形成される。例えば、フォトマスクパターン１０７はシリコン窒化膜で形成することができる。
【００４４】
次に、図７Ａ−図７Ｃを参照して、フォトマスクパターン１０７を使用して基板１０１をエッチングしてリセス（ｒｅｃｅｓｓ）１０９を形成する。図８Ａ−図８Ｃを参照すれば、フィールド酸化物質がリセス１０９の内部及びフォトマスクパターン１０７上に形成された後、フィールド酸化物質の一部分及びフォトマスクパターン１０７が平坦化工程などで除去されて第１導電膜１０５が露出される。また、酸化物質の一部分及びフォトマスクパターン１０７を除去することによってフィールド酸化領域１１１が形成される。
【００４５】
図９Ａ−図９Ｃを参照して、第２導電膜１１３は、フローティングゲートが形成される基板の一部分上に、そしてフローティングゲートに隣接したフィールド酸化領域１１１上に形成される。例えば、第２導電膜１１３はシリコン膜で形成され、約５００Å以下の厚さで形成することができる。第２導電膜１１３上に酸化防止膜１１５が形成される。例えば、酸化膜防止膜１１５は約５００Å乃至１０００Åの厚さの範囲で形成され、窒化膜で形成することができる。
【００４６】
酸化防止膜１１５上に第１犠牲膜１１７を形成する。第１犠牲膜１１７は酸化防止膜１１５に対してエッチング選択性を有する物質で形成される。例えば、第１犠牲膜１１７は気相蒸着酸化膜で形成することができる。第１犠牲膜１１７の蒸着の厚さは例えば、２０００Å乃至４０００Åの範囲で形成することができる。
【００４７】
第１犠牲膜１１７ 及び酸化防止膜１１５をパターニングして第２導電膜１１３を露出させるリセス１１９を形成する。また、リセス１１９により、フィールド酸化領域１１１を露出させることができる。
【００４８】
図１０Ａ−図１０Ｃを参照して、リセス１１９及び第２導電膜１１３上に第２犠牲膜１２１を形成し、これによって、第２リセス１１９’が定義される。例えば、第２犠牲膜１２１は不純物がドーピングされた気相蒸着酸化膜で形成することができる。例えば、約２００Å乃至５００Åの厚さの範囲を有する気相蒸着酸化膜で形成することができる。
【００４９】
スペーサ物質が第２リセス１１９’内の第２犠牲膜１２１に蒸着された後、エッチングされて内部スペーサ１２３が第２リセス１１９’の内部に形成される。スペーサ１２３は第２リセス１１９’の底の中心部の第２犠牲膜１２１を露出させる。スペーサ１２３は例えばまず約１０００Å乃至２０００Åの厚さの範囲の窒化膜を形成した後、エッチング工程を実施することによって形成することができる。
【００５０】
図１１Ａ−図１１Ｃを参照して、次にエッチバック工程を実施して第１犠牲膜１１７の上部を露出させ、スペーサ１２３と第１犠牲膜１１７との間の第２犠牲膜１２１を露出させ、第１及び第２犠牲膜１１７、１２１上のスペーサ１２３の上部を露出させる。また第２リセス１１９’はさらにエッチングされて、リセス１１９’の底に露出された第２犠牲膜、その下の第２導電膜１１３及び第１導電膜１０５が除去される。図１１Ｂに示したように、第２リセス１１９’に対する追加的なエッチングにより、フィールド酸化領域１１１上の第２導電膜の一部分を除去して共通ソース領域のための基板１０１に対するアクセスが提供される。
【００５１】
図１２Ａ−図１２Ｃを参照して、窒化シリコンのブランケット膜が第２リセス１１９’及び第１及び第２犠牲膜１１７、１２１’上に形成される。第１犠牲膜１１７を露出させるように窒化シリコンのブランケット膜に対する平坦化工程が実施されて内部スペーサ１２３及び中心ピラー（ｃｅｎｔｅｒ  ｐｉｌｌａｒ）１２７を含む“Ｔ”形状の犠牲膜構造１２８が形成される。
【００５２】
図１３Ａ−図１３Ｃを参照すると、“Ｔ” 形状の犠牲構造物１２８の周りの第２犠牲膜１２１’を除去して第１ギャップ及び第２ギャップを形成する。第１ギャップは後続工程でフローティングゲートが形成される活性領域上に定義され、第２ギャップはフィールド酸化領域１１１ 上に定義される。図１３Ａに示したように、第１ギャップは犠牲構造物１２８の下部表面と第２導電膜１１３の上部表面との間に定義され、第２導電膜１１３の一部分を露出させる。図１３Ｂに示したように、第２ギャップは犠牲構造１２８の下部表面と第２導電膜１１３の上部表面との間に定義され、フィールド酸化領域１１１上の第２導電膜１１３を露出させる。
【００５３】
図１４Ａ−図１４Ｃを参照すると、酸化工程が実施されて、対向するスプリットゲートメモリセルの間の活性領域上に酸化膜が形成される。前記酸化膜は隣接したフィールド酸化領域１１１へ延在して隆起された酸化膜１３１’を形成する。図１４Ａに示したように、第１導電膜１０３の厚さの一部及び第２導電膜１１３の全体の厚さが酸化されて犠牲膜構造１２８の下の第１ギャップを満たす。図１４Ｂに示したように、前記酸化工程は第２ギャップのフィールド酸化領域１１１上の第２導電膜１１３の全体を酸化させて隆起された酸化膜１３１’を形成し、フィールド酸化領域１１１上で、隆起された酸化膜１３１’の上及び犠牲構造物１２８の下に残存するギャップ領域１２９’が形成されるようにする。
【００５４】
図１５Ａ−図１５Ｃを参照すると、酸化防止膜１１５とその下の第２導電膜１１３とが除去される。また、第１導電膜１０５の一部分は除去され、酸化膜１３１の下の第１導電膜は活性領域上に残存する。例えば、酸化膜１３１がエッチングマスクとして使用されて酸化防止膜１１５、第２導電膜１１３、および第１導電膜の一部分が除去される。したがって、前記エッチングでフィールド酸化領域１１１及び酸化膜１３１に自己整列されたフローティングゲート１３３が形成される。図１５Ｂに示したように、隆起された酸化膜１３１’がフィールド酸化領域１１１上に存在し、第１導電膜はフィールド酸化領域に存在しないので、フィールド酸化領域にはフローティングゲート１３３が形成されない。
【００５５】
いくつかの実施形態において、第２導電膜１１３ 及び酸化膜１３１によって覆われない第１導電膜の一部分を除去する前に、犠牲スペーサは犠牲構造物１２８の側壁に形成することができる。図１６Ｂに示したように、犠牲スペーサは犠牲構造１２８及び隆起された酸化膜１３１’の間に拡張されて隆起された酸化膜１３１’の形成の間満たされない状態の残存するギャップ１２９’を満たす。例えば、追加的な犠牲スペーサはシリコン窒化膜で形成することができる。追加的な犠牲スペーサによって、酸化膜１３１の過エッチングを防止することができる。さらに、追加的な犠牲酸化膜と犠牲膜構造１２８との間のオーバーラップ面積の量は適切に調節してコントロールゲートとフローティングゲートとの間のオーバーラップの程度を適切に調節することができるであろう。
【００５６】
図１７Ａ−図１７Ｃを参照すると、スペーサ１３５がフローティングゲート１３３及び酸化膜１３１の側面に形成される。例えば、熱酸化膜工程またはよく知られた薄膜蒸着工程を用いて気相蒸着酸化膜で形成することができる。コントロールゲートのための導電膜が形成された後、エッチバックされて活性領域上の酸化膜１３１の側面とフローティングゲート１３３の側面とに隣接するように垂直に延在したコントロールゲート１３７が形成される。図１７Ａに示したようにコントロールゲート１３７は酸化膜１３１の一部を覆うように延在している。
【００５７】
図１７Ｂに示したように、コントロールゲート１３７は犠牲構造１２８の底と隆起された酸化膜１３１’の上部との間に延在して残存するギャップ領域１２９’を満たす拡張部１３７ｐを含む。
【００５８】
図１８Ａ−図１８Ｃを参照すると、犠牲構造物１２８が除去され、マスクパターンが形成される。マスクパターンを利用したイオン注入１４０が実施されて共通ソース領域１４１ｓが形成される。
【００５９】
図１９Ａ−図１９Ｃを参照すると、フローティングゲート１３３、隆起された酸化膜１３１’の側面、および制御ゲート側面にスペーサが形成される。例えば、窒化膜を約５００Å乃至１０００Åの厚さの範囲で形成した後、再エッチングしてスペーサを形成することができる。不純物イオンを注入してビットラインが接続するドレイン接合領域１４１ｄを形成する。後続工程で、バックアンド工程、例えば、層間絶縁膜工程、コンタクトホール工程配線工程などが実施される。
【００６０】
図２０Ａ−図２０Ｃから図２１Ａ−図２１Ｃは本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。特に、図２０Ａ及び図２１Ａは図３のＩ−Ｉ’線に沿って切断した断面であり、図２０Ｂ及び図２１Ｂは図３のＩＩ−ＩＩ’線に沿って切断した断面であり、図２０Ｃ及び図２１Ｃは図３のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【００６１】
図２０Ａ−図２０Ｃをについて言及すると、図６Ａ−図６Ｃ乃至図１０Ａ−図１０Ｃを参照して説明した工程が、図２０Ａ−図２０Ｃ乃至図２１Ａ−図２１Ｃを参照して説明される工程の基礎を為している。特に図２０Ａ−図２０Ｃに示したように、リセス１１９’は追加的なエッチングを受け、その下の第２犠牲膜１２１’及び第２及び第１導電膜１１３、１０５がエッチングされて、基板の一部を露出させるリセス１２５’が形成される。スペーサが第１導電膜１０５及び第２導電膜１１３によって定義されるリセス１２５’の側壁に形成される。スペーサ１２４は、第１導電膜１０５及び第２導電膜１１３を、後続工程でリセス１１９’及びリセス１２５’に形成されるコンタクトから電気的に絶縁させる機能を強化する。
【００６２】
図２１Ａ−図２１Ｃを参照すれば、導電物質１２７がリセス１１９’、リセス１２５’を満たすように形成された後、平坦化工程が実施されて導電構造物１６８が形成され、共通ソース領域に電気的に接続される。
【００６３】
以後の工程で図１３Ａ−図１３Ｃ乃至図１９Ａ−図１９Ｃを参照して説明したのと同様の工程が実施される。
【００６４】
図２２Ａ−図２２Ｃから図２７Ａ−図２７Ｃは本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。特に図２２Ａ乃至図２７Ａは図３のＩ−Ｉ’線に沿って切断した断面であり、図２２Ｂ乃至図２７Ｂは図３のＩＩ−ＩＩ’線に沿って切断した断面であり、図２２Ｃ乃至図２７Ｃは図３のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【００６５】
本実施形態では、図４−図２１の二層導電膜と異なって単一の導電膜が使用されている。
【００６６】
図２２Ａ−図２２Ｃを参照すると、基板１０１上に絶縁膜１０３が形成され、絶縁膜１０３上に窒化膜（図示しない）が形成される。マスクパターンが 窒化膜上に形成される。マスクパターンを使用して窒化膜、絶縁膜１０３及び基板の一部をエッチングする。マスクパターンが除去されてフィールド酸化物質が蒸着され、平坦化されてフィールド酸化領域１１１が形成される。図２２Ａ−図２２Ｂに示したように、フィールド酸化領域１１１は絶縁膜１０３より上方に突出されている。
【００６７】
図２３Ａ−図２３Ｃを参照すれば、導電膜１１３が絶縁膜１０３およびフィールド酸化膜領域１１１上に形成される。図２３Ａ及び図２３Ｂに示したように活性領域上の導電膜１１３の厚さはフィールド酸化領域１１１上の導電膜の厚さより厚い。例えば、導電膜１１３はシリコン層で形成することができる。
【００６８】
図２４Ａ−図２４Ｃを参照して、酸化膜防止膜１１５および第１犠牲膜１１７を形成する。第１犠牲膜１１７および第２酸化防止膜１１５をパターニングしてリセス１１９’を形成する。第２犠牲膜１２１がリセス１１９’および第１犠牲膜１１７上に形成される。内部スペーサ１２３がリセス１１９’の側壁に形成される。図２４Ａ−図２４Ｃに示したように内部スペーサ１２３はリセス１１９’の底の中心部の第２犠牲膜１２１を露出させる。
【００６９】
図２５Ａ−図２５Ｃを参照して、次にエッチバック工程を実施して第１犠牲膜１１７と第２犠牲膜１２１’とを露出させる。またリセス１１９’で露出した犠牲膜１２１部分の下にある第２犠牲膜１２１’及び導電膜１１３の一部の除去によってリセス１２５が形成される。
【００７０】
図２６Ａ−図２６Ｃを参照すれば、中心ピラー１２７がリセス１１９’及びリセス１２５に形成されて“Ｔ” 形状の犠牲構造物１２８が形成される。また、犠牲構造物１２８の周りの第１犠牲膜１２１’が除去されて犠牲膜構造の下部と第１導電膜１１３の上部との間に第１及び第２ギャップが定義される。
【００７１】
図２７Ａ−図２７Ｃを参照すると、活性領域になる基板の一部上の導電膜１１３の一部の厚さが酸化されて酸化膜１３１が形成される。図２７Ａに示したように、フィールド酸化領域１１１上の導電膜は全部酸化されて隆起された酸化膜１３１’が形成される。図２７Ａ−図２７Ｂに示したように導電膜１１３の酸化によって第１及び第２ギャップが酸化膜１３１、１３１’で満たされる。
【００７２】
後続工程で、バックアンド工程、例えば、層間絶縁膜工程、コンタクトホール工程配線工程などが実施される。
【００７３】
これまで本発明に対してその望ましい実施形態を中心に示した。本発明が属する技術分野で通常の知識を持つ者は、本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態に実現され得ることを理解できるであろう。したがって、本開示された実施形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それらと均等な範囲内にあるすべての差異は本発明に含まれるものである。
【図面の簡単な説明】
【００７４】
【図１】通常のスプリットゲートメモリセルを示す。
【図２】本発明のいくつかの実施形態に従って、隣接するフィールド酸化領域の間に向い合う一対のスプリットゲートメモリセルを含む基板に対する平面図である。
【図３】本発明のいくつかの実施形態に従ってスプリットゲートメモリセルを示す平面図である。
【図４Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルに対する断面図である。
【図４Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルに対する断面図である。
【図４Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルに対する断面図である。
【図５】本発明のいくつかの実施によるスプリットゲートメモリセルに対する断面図である。
【図６Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図６Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図６Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図７Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図７Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図７Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図８Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図８Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図８Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図９Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図９Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図９Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１０Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１０Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１０Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１１Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１１Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１１Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１２Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１２Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１２Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１３Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１３Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１３Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１４Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１４Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１４Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１５Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１５Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１５Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１６Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１６Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１６Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１７Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１７Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１７Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１８Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１８Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１８Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１９Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１９Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図１９Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２０Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２０Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２０Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２１Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２１Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２１Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２２Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２２Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２２Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２３Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２３Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２３Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２４Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２４Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２４Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２５Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２５Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２５Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２６Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２６Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２６Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２７Ａ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２７Ｂ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【図２７Ｃ】本発明のいくつかの実施によるスプリットゲートメモリセルの形成方法を説明するための図である。
【符号の説明】
【００７５】
１０１ｃ，１０１ｄ，１０１ｓ  活性領域１０３  絶縁膜
１０５  第１導電膜
１０７  フォトマスクパターン
１０９，１１９  リセス
１１１  フィールド酸化領域
１１３  第２導電膜
１１５  酸化防止膜
１１７  第１犠牲膜
１２１  第２犠牲膜
１２３，１３５，１４３  スペーサ
１２７  中心ピラー
１２８  犠牲構造物
１３１  酸化膜
１３１’  隆起された酸化膜
１３２  犠牲スペーサ
１３３  フローティングゲート
１３７  コントロールゲート
１３７ｐ  拡張部
１３９  マスクパターン
１４１ｄ  ドレイン領域
１４１ｓ  共通ソース領域
１６８  導電構造物
２０１  マスク
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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