(57)【要約】      （修正有）【課題】電気的に消去可能かつ電気的にプログラム可能な読出し専用メモリを提供する。【解決手段】フラッシュＥＥＰＲＯＭメモリ・セルは、チャネル領域と、チャネル領域の一方の側のソース領域２３８と、他方の側のドレイン領域２４０と、チャネル領域の第１の部分にわたり延伸する制御ゲート部分２４６とチャネル領域の第２の部分にわたり延伸するトンネル・ダイオード部分２４４とを有する浮遊ゲート構造体２４２と、トンネル・ダイオード部分２４４とチャネル領域との間に配置されたトンネル酸化層２４７と、制御ゲート部分２４６とチャネル領域との間に配置されたゲート酸化層と、浮遊ゲート構造体２４２にわたり配置されかつレベル間酸化の層によって分離された第１の部分を有する。制御ゲート構造体２５０のチャネル領域の一部分にわたり延伸する第２の部分２５２が浮遊ゲート・セルに直列にパストランジスタを形成する。【選択図】図１１
2006128707.tif 000002
【特許請求の範囲】
【請求項１】
第１の伝導性種類の半導体基板の面に行例に配置されたＥＥＰＲＯＭメモリ・セルのメモリ・アレイを有しているフラッシュＥＥＰＲＯＭメモリであって、前記メモリ・セルのそれぞれは、
その中に規定されたチャネル領域を有する活性領域と、
前記チャネル領域の一方の側の前記活性領域に規定されたソース領域と、
前記ソール領域と反対側の前記チャネル領域の他方の側に形成されたドライン領域と、
前記チャネル領域の第１の部分にわたり延伸する制御ゲート部分と前記チャネル領域の第２の部分にわたり延伸するトンネル・ダイオード部分とを有する浮遊ゲート構造体と、
それを通り抜けるファウラ-ノルトハイム電子トンネリングを許容するように前記トンネル・ダイオード部分と前記チャネル領域との間に配置されたトンネル酸化層と、
前記制御ゲート部分と前記チャネル領域との間に配置されたゲート酸化層と、及び
前記浮遊ゲート構造体にわたり配置されかつレベル間酸化の層によってそれから分離された第１の部分を有し、かつ前記制御ゲート構造体の前記第２の部分が前記制御ゲート構造体の前記第１の部分によって形成された浮遊ゲート・セルに直列にパストランジスタを形成するように、前記制御ゲート構造体の前記第１の部分から前記チャネル領域の一部分にわたり延伸する第２の部分を有する制御ゲート構造体と、
を備えていることを特徴とするフラッシュＥＥＰＲＯＭメモリ。
【請求項２】
前記浮遊ゲート構造体の前記トンネル・ダイオード部分は、前記ドレイン領域に隣接する前記チャネル領域の一部分にわたり延伸する請求項１に記載のメモリ。
【請求項３】
前記ドレイン領域は、
第１の伝導性種類材料と反対側のかつ前記チャネル領域に当接する第２の伝導性種類の材料の第１の不純物拡散領域と、
前記第２の伝導性種類材料で不純物拡散されかつ前記第１の不純物拡散領域に隣接して配置されたトンネル・ダイオード領域と、
前記第１の不純物拡散領域と反対側の前記トンネル・ダイオード領域に隣接して配置された前記第２の伝導性種類材料の第２の不純物拡散領域とを備え、
前記浮遊ゲート構造体の前記トンネル・ダイオード部分は、前記トンネル・ダイオード領域にわたり延伸しかつ前記トンネル酸化層によってそれから分離され、
前記トンネル・ダイオード領域は、前記第１の不純物拡散領域及び前記第２の不純物拡散領域よりも高い抵抗を有する請求項２に記載のメモリ。
【請求項４】
前記浮遊ゲート構造体は、前記トンネル・ダイオード部分と前記制御ゲート部分との間に配置されかつ前記活性領域の外側に配置された結合部分を含む請求項１に記載のメモリ。
【請求項５】
前記ゲート酸化層は、前記トンネル酸化層よりも厚い請求項１に記載のメモリ。
【請求項６】
前記浮遊ゲート構造体は、多結晶シリコン材料の第１の層を備え、かつ前記制御ゲート構造体は、多結晶シリコン材料の第２の層を備え、前記第２の多結晶シリコン層は、前記浮遊ゲート構造体を形成する前記第１の多結晶シリコン層の全てのエッジを実質的に重ね合わせる請求項１に記載のメモリ。
【請求項７】
前記浮遊ゲート構造体は、伝導性材料の第１の層を備え、かつ前記制御ゲート構造体は、伝導性材料の第２の層を備え、前記制御ゲート構造体の前記重ね合う部分の幅は、前記第１の層の厚みの３倍よりも大きい請求項１に記載のメモリ。
【請求項８】
前記制御ゲート構造体の前記重ね合う部分は、前記浮遊ゲート構造体の前記トンネル・ダイオード部分から前記前記チャネル領域の反対側の前記浮遊ゲート構造体から外方向に延伸する請求項１に記載のメモリ。
【請求項９】
前記活性領域は、前記ソース領域または前記ドレイン領域のいずれかと第１のタンクとの間の半導体接合部の逆バイアスを防ぐために電圧でバイアスされる第１の伝導性種類材料の該第１のタンクに配置され、
前記第１のタンクは、前記基板から前記第１のタンクを分離するために第２の伝導性種類材料の第２のタンク内に配置され、前記第２のタンクは、前記第１のタンクと前記第２のタンクとの間の半導体接合部の順バイアスを防ぐために電圧でバイアスされた、
請求項１に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には消去可能な、電気的にプログラム可能なメモリセル（ＥＥＰＲＯＭ）及びその関連駆動回路に関し、具体的には低電圧動作を行わせるために、組合せ制御トランジスタと、ファウラ・ノルトハイムトンネルダイオードとを使用するＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
普通のＥＥＰＲＯＭは、典型的には３乃至４個のトランジスタを使用し、センス（もしくは読出し）トランジスタの浮遊ゲートに結合されていてこの浮遊ゲートを帯電させるトンネルダイオードと、セルを活動させる選択トランジスタ（もしくは行トランジスタ）を含んでいる。３乃至４個のトランジスタを使用してセルを実現すると、ＥＥＰＲＯＭアレイの大きさを縮小させることが実質的に制限されるようになる。更に、典型的なＥＥＰＲＯＭセルは１５Ｖを超える電圧を印加する必要がある。このため、漏洩を減少させるための特別な処理を必要とし、またフィールドトランジスタの不要なターンオンを避けるためにより大きいレイアウトが必要になる（高電圧トランジスタを使用すると、典型的にはより長いチャネル長が必要になり、従って大きさがかなり大きくなる）。「消去」モード中はソースに高電圧が印加されるから、これは特に行トランジスタに対して然りである。これらの高電圧駆動信号を取り扱うために、周辺駆動回路にも高電圧トランジスタが必要になる。
電圧を低下させるための一つの技術は、非対称トランジスタを使用してプログラミング及び「消去」モード中に低めの電圧を使用することである。このような例が1990年7月30日付け合衆国特許4,939,558号に開示されている。この特許にはファウラ・ノルトハイムトンネリング技術を使用する非対称メモリセルが開示されており、それによれば、浮遊ゲートの一方の側だけにリーチスルー(reach-through)領域を設けてゲートのリーチスルー側だけに電子のトンネリングが発生するようにし、それによってプログラミング及び消去の両方の目的のためにトランジスタに非対称性を持たせている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
メモリセルの行トランジスタは典型的には“選択”トランジスタと呼ばれ、メモリセルを「列」線もしくは「ビット」線から絶縁するために使用される。更にファウラ・ノルトハイム型のＥＥＰＲＯＭセルと組合せて行トランジスタを使用すると、行トランジスタによってメモリセルトランジスタは広範囲のしきい値電圧を許されるようになる。典型的なメモリセルトランジスタは、１００オングストロームより薄いゲート酸化物の薄層によって浮遊ゲートがチャネル領域から絶縁された積重ね構造からなっている。浮遊ゲートの表面上にはレベル間酸化物の層が沈積され、このレベル間酸化物の上に制御ゲートが沈積されている。製造する際に、これらの構造は二重レベルポリプロセスを用いて形成される。即ち、レベル間酸化物によって分離された多結晶シリコンの２つの層がサブストレート上に沈積され、パターン化され、そして積重ねゲート構造を画定するようにエッチングされるのである。この構造では、自己整列ゲートプロセスによって制御ゲートの横縁が浮遊ゲートの横縁と整列される。次いで、ソース／ドレイン領域の注入中に積重ねゲート構造を使用してチャネル領域をマスクする。積重ねゲート構造の一つの欠点は、そのしきい値電圧の制御である。「消去」動作中に浮遊ゲートが正に帯電すると、しきい値は実際に負に移り得る。このため、もし行トランジスタを使用しなければ、選択されない行内に不要の導通が生じ得る。しかしながら、メモリセルトランジスタと並列に行トランジスタを配置すると、そのしきい値電圧がこの不要なターンオンを阻止する。これは、行トランジスタのゲートが低い場合には、メモリセルトランジスタの導電には無関係に、行トランジスタがオフを維持するからである。しかしながら、行トランジスタを使用する場合の欠点は、アレイの対称性が欠け、メモリセルの行毎に付加的な選択線を必要とし、そして行トランジスタとして比較的高電圧のトランジスタを使用する必要があることである。
【課題を解決するための手段】
【０００４】
本発明は、メモリアレイを有する電気的に消去可能な、電気的にプログラム可能な読出し専用メモリに関する。このメモリアレイは、行及び列に配列されている複数の非対称蓄積トランジスタを含む。これらの非対称トランジスタは、制御ゲートと、チャネルによって分離されているソース及びドレインと、浮遊ゲートとを有している。非対称トランジスタは、チャネルのプログラミング側を構成しているチャネルの一方の側だけからファウラ・ノルトハイムトンネリングによってプログラムされるように動作可能である。複数の行線が設けられており、これらの行線は非対称トランジスタの各行に関連付けられ、関連非対称トランジスタの制御ゲートに接続されている。複数の列線が設けられており、これらの各列線はトランジスタの列の１個に関連付けられている。各トランジスタは、そのソースが１本の列線に接続され、そのドレインは別の列線に接続されている。同一行内の少なくとも２個のトランジスタのソースもしくはドレインの一方が複数の列線の共通する列線に接続され、これらの少なくとも２個のトランジスタの１個だけのプログラミング側が共通列線に接続されている。実質的に全ての非対称トランジスタの浮遊ゲートを負に帯電させるためのフラッシュ書込み回路が設けられている。各トランジスタは、それらから選択的に電荷を除去することによってビットワイドのプログラミングのための消去された状態を選択することができる。少なくとも２個のトランジスタの選択された１個の浮遊ゲートが負に帯電されているか否かを選択的に決定するための読出し回路が設けられている。
【発明を実施するための最良の形態】
【０００５】
本発明の別の面においては、トランジスタはＸセル構成に配列されている。即ち、これらのトランジスタはそれらのソースがプログラミング側になっており、隣接する２つのノードからのトランジスタはそれらのソースが共通列線に接続され、２つの行からの他の２個のトランジスタはそれらのドレインが共通列線に接続されている。
本発明の別の面においては、フラッシュ書込み回路は、全てのトランジスタの制御ゲートに負電圧を印加し、全てのトランジスタのソース及びドレインに正電圧を印加して複数のトランジスタの中のある選択されたトランジスタの浮遊ゲートから負電荷を選択的に除去し、この選択されたトランジスタに関連している行線上に負電圧を印加し、この選択されたトランジスタのプログラミング側に関連しているソース上に正電圧を印加するように動作可能である。この選択されたトランジスタのドレインは、残余の行線及び残余の列線と共に接地される。正電圧は中庸の電圧で印加され、負電圧はゲート／ソースにまたがる電界が減少するように接地よりも低い負の中庸の電圧で印加される。負の中庸の電圧を使用するために、トランジスタは高電圧タンク内に配置されている。
【０００６】
本発明の別の面においては、フラッシュＥＥＰＲＯＭは、第１の導電型の半導体サブストレートの面上に行及び列に配列されているＥＥＰＲＯＭメモリセルのメモリアレイを有している。各メモリセルは活動領域を備え、この活動領域はその中に画定されたチャネル領域を有し、ソース及びドレイン領域はこのチャネル領域の何れかの側に限定されている。浮遊ゲート構造が設けられ、この浮遊ゲート構造はチャネル領域の一部の上に伸びる制御ゲート部分と、ソース及びドレイン領域の一方の上に伸びるトンネルダイオード部分とを有している。トンネルダイオード部分と活動領域との間にトンネル酸化物層が配置され、それを通してファウラ・ノルトハイム電子トンネリングが発生するようになっている。制御ゲート部分とチャネル領域との間にゲート酸化物領域が配置されている。制御ゲート構造が浮遊ゲート構造の上に配置され、レベル間酸化物の層によって浮遊ゲート構造とは分離されている。制御ゲート構造はチャネル領域内の浮遊ゲート構造に重なり、且つ浮遊ゲート構造から遠去かるように伸びていて、浮遊ゲート構造によって覆われていない実質的に全ての残余のチャネル領域上に伸びる重なり部分をなし、制御ゲート構造と、浮遊ゲート構造と、チャネル領域とによって形成されている浮遊ゲートトランジスタに直列のパストランジスタを形成している。
【０００７】
本発明の別の面においては、浮遊ゲート構造のトンネルダイオード部分はソース領域の上に伸びている。ソース領域は３つのドープされた領域に分割されている。即ち、第２の導電型の材料の第１のドープされた領域はチャネル領域と境を接しており、第２の導電型材料のトンネルダイオードドープされた領域は第１のドープされた領域に接しており、そして第２の導電型材料の第３のドープされた領域はトンネルダイオード領域を挟んで第１のドープされた領域からは反対側にある。トンネル酸化物層がトンネルダイオード領域上に配置され、その上に浮遊ゲート構造のトンネルダイオード部分が配置されている。従ってトンネルダイオードは浮遊ゲートトランジスタと直列に配置され、トンネルダイオードドープされた領域の抵抗は第１及び第２のドープされた領域の抵抗よりも大きい。
本発明のさらなる面においては、浮遊ゲート構造は第１の厚みを有する第１のポリ層から形成され、制御ゲート構造は第２の厚みを有する第２のポリ層から形成されている。第２のポリ層は、浮遊ゲート構造を形成している第１のポリ層の実質的に全ての縁に重なるようにパターン化されている。この重なり部分は第１のポリ層の縁から外向きに伸び、その幅は第１のポリ層の厚みのほぼ３倍より大きくしてある。
【０００８】
本発明の更に別の面においては、活動領域は、第１の導電型材料のタンク内に配置され、ソース及びドレイン領域に印加することができる全ての電圧に対してソース及びドレイン領域と第１の導電型のタンクとの間の半導体接合が順方向にバイアスされるのを防ぐような電圧にバイアスされる。第１の導電型のタンクは、第１の導電型のタンクと第２の導電型のタンクとの間の半導体接合が順方向にバイアスされるのを防ぐような電圧にバイアスされている第２の導電型のタンク内に配置されている。
本発明のより完全な理解及びその長所は、以下の添付図面に基づく説明から明白になるであろう。
【実施例】
【０００９】
図１は、独立した集積回路として独立することができ、またより高レベルの集積回路内にその集積回路の単一のモジュールとして組入れられるＥＥＰＲＯＭメモリのアーキテクチャの概要ブロック線図である。ＥＥＰＲＯＭメモリは、Ｎ行Ｍ列に配置されＮ×Ｍビットのアレイを提供するメモリセルのアレイ１０を含んでいる。典型的な例では、アレイは２５６語、８ビット／語、合計２０４８ビットを有するように配列することができる。これらは、例えば３２行×６４列、もしくは６４行×３２列のアレイに編成することができる。
後述するように、アレイ１０内の各ビットはＥＥＰＲＯＭメモリセルに対応付けられる。これもまた後述するように、各メモリセルは、専用の語線とビット線とを必要とし、隣接する語線及びビット線はプログラミングにも使用される。語線を適切な電圧に駆動するために、語線をインタフェースする行デコーダ／レベルシフタ１２が設けられている。列デコーダ／レベルシフタ／センス増幅器区分１４はビット線を適切な電圧で駆動し、また読出し動作中には適切なビット線をセンス増幅器に接続するように動作可能である。
【００１０】
ブロック１６はＥＥＰＲＯＭアレイ１０へのアクセスのタイミングを制御する回路と、アレイ１０、行デコーダ／レベルシフタ１２及び列デコーダ／レベルシフタ／センス増幅器１４に制御信号及び適切な電圧を供給するチャージポンプとを含む。制御／チャージポンプ回路１６は入力／出力（Ｉ／Ｏ）インタフェース１８に接続され、Ｉ／Ｏインタフェース１８はチップの残余部分、外部チップ、もしくはそれらからアドレス信号を受信する装置の何れか、及び入力及び出力データをインタフェースする。Ｉ／Ｏインタフェース１８は、アドレスバス２０からのアドレスを使用し、データバス２２からデータを受信し、そしてデータバス２２へデータを転送する。
図２は、アレイの詳細図である。後述するように、非対称浮遊ゲートセルである複数の非対称ＥＥＰＲＯＭトランジスタセルが設けられている。メモリセル２４の記号は、制御ゲートとチャネル領域との間に配置されている浮遊ゲートが本質的に非対称であって、“プログラミング”側である一方の側だけに浮遊ゲートが配置されていることを示している。メモリセル２４の行毎に１本ずつ、複数の語線２６が設けられており、これらの語線２６はそれぞれのメモリセル２４の制御ゲートに接続されている。ビット線と命名されている複数の列線２８が設けられ、各列線は複数のＸセルノード３０に接続されている。上述したように、列デコーダ／レベルシフタ／センス増幅器１４は各列線２８への接続を制御するように動作可能である。後述するように、図２のアレイのアーキテクチャは普通のＸセルである。
【００１１】
図２の例では、語線２６はＷＬ０、ＷＬ１及びＷＬ２で示され、５本の列線２８はＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３及びＢＬ４で示されている。語線ＷＬ０及び列線ＢＬ０−ＢＬ４に関連しているメモリセル２４は、それぞれＣ００、Ｃ０１、Ｃ０２及びＣ０３と名付けてある。同様に、語線ＷＬ１及びビット線ＢＬ０−ＢＬ４に関連しているメモリセル２４はそれぞれＣ１０、Ｃ１１、Ｃ１２及びＣ１３と名付けてある。ＷＬ２と命名されている語線２６及びＢＬ０−ＢＬ４と命名されている列線に関連しているメモリセル２４はそれぞれＣ２０、Ｃ２１、Ｃ２２及びＣ２３と命名してある。
各メモリセル２４のドレインは１本の列線２８内のＸセルノード３０の１つに接続され、またそのソースは隣接する列線２８のＸセルノード３０の１つに接続されている。後述するように各メモリセル２４のソースは、そのソースの側においてのみ電子のトンネリングが発生するような、従ってその側だけからプログラムすることができるような非対称リーチスルー領域、即ち“プログラミング”側を有している。例えばＣ００で示されているメモリセル２４のドレインはＢＬ０で示されている列線２８のＸセルノード３０に接続され、そのソースはＢＬ１で示されている列線２８のＸセルノード３０に接続されている。
【００１２】
セルに書込みするためには、即ちその浮遊ゲートを負に帯電させるためには、語線２６に正電圧を印加し、そのソース及びドレインに負電圧を印加してゲートにまたがってある電界を生じさせ、電子が各メモリセル２４のソース側から浮遊ゲートへトンネルすることができるようにする必要がある。これは２つの方法で達成することができる。一つの方法では、約１８Ｖの高電圧レベルを全ての語線２６に印加し、列線２８を接地もしくは０Ｖにすることである。代替として、そして好ましい実施例では、語線２６に約９Ｖの中庸の電圧を印加し、列線２８に−９Ｖの負の中庸の電圧を印加する。セルを「フラッシュ消去」するためには語線に負の中庸の電圧を印加し、そして列線に正の中庸の電圧を印加するだけでよい。
個々のビットプログラミングを行い得るようにセルの１つを選択的に「消去」するためには、選択トランジスタの制御ゲートに対して、そのソースに正電圧を印加する必要がある。しかしながら、アレイ内の隣接するセル及び他のセルの制御ゲート上の電荷が乱されないように、これらのセルに別の電圧を印加することも重要である。例として、Ｃ１１で示されているメモリセル２４を考えよう。以下の表１は「フラッシュ書込み」、「消去」「読出し」及び「フラッシュ消去」動作のために必要な電圧を示す。
表  １
モード        WL0   WL1   WL2       BL0   BL1   BL2   BL3   BL4 
フラッシュ    +MV   +MV   +MV       -MV   -MV   -MV   -MV   -MV 
書込み        +HV   +HV   +HV        0V    0V    0V    0V    0V 
セル消去       0V   -MV    0V        0V    0V   +MV    0V    0V 
セル読出し    -Vr   +Vr   -Vr       浮動   0V    Vs   浮動  浮動
フラッシュ    -MV   -MV   -MV       +MV   +MV   +MV   +MV   +MV 
消去                                                            
注：ＨＶ＝高電圧（１８Ｖ）
ＭＶ＝中庸の電圧（９Ｖ）
Ｖｒ＝語線読出し電圧（３Ｖ）
Ｖｓ＝ビット線センス電圧（１．２Ｖ）
セルを消去するためには、ＷＬ１を除く全ての語線２６に０電圧を印加し、ＷＬ１には負の中庸の電圧を印加する。ＢＬ２を除く全ての列線２８にも０Ｖを印加し、ＢＬ２には正の中庸の電圧を印加する。従って、セル２４のプログラミング側には、関連トンネルダイオードにまたがって１８Ｖの電圧が印加され、通常のＥＥＰＲＯＭセルに必要な高いノード電位を必要とせずに、浮遊ゲートから電荷を除去する。しかしながら、Ｘセル配列では、ＷＬ１で示されている語線２６に関連している行内の全てのメモリセル２４の電荷が乱されないようにすること、及びソースがビット線ＢＬ２に接続されているメモリセル２４の制御ゲート上の電荷が乱されないようにすることが重要である。ビット線ＢＬ２に関連している全てのメモリセル２４のソースには正の中庸の電圧が印加されているから、各メモリセル２４の制御ゲートとソースとの間には少なくとも中庸の電圧が印加されることになる。更に、語線ＷＬ１に関連する各メモリセル２４も、その制御ゲートとそのソースとの間には少なくとも中庸の電圧が印加されている。メモリセルＣ１１及びメモリセルＣ１２を除くこれら全てのメモリセル２４はソースとゲートとの間に中庸の電圧が印加されているだけである。この電圧はプログラミング動作に影響したり、消去を遂行するには不充分なレベルである。しかしながら、Ｃ１２で示されているメモリセル２４の制御ゲートには負の中庸の電圧が印加され、またそのドレインには正の中庸の電圧が印加されている。メモリセル２４は“非対称”であるからトンネリングはそのソース側だけで発生し、従ってメモリセルＣ１２の浮遊ゲート上の電荷が乱されることはない。これに関しては後に詳述する。
【００１３】
メモリセルＣ１１を読出すためには、メモリセルＣ１１の制御ゲートに３Ｖが印加されるように語線ＷＬ１に約３Ｖの正の読出し電圧を印加する。メモリセルＣ１１のソース及びドレインに接続されている２本の列線２８を除く全ての列線２８は浮かせることができる。メモリセルＣ１１のソースに関連する列線２８は約１．２Ｖであるビット線センス電圧に接続され、メモリセルＣ１１のドレインに関連する列線２８は０Ｖに接続される。従ってもしこのメモリセルが消去されていればそれは導通し、またもしメモリセルが消去されていなければそれは導通しない。列線２８が仮想接地動作とセンス動作の両方を遂行することも理解されよう。従って、メモリセルが初期位置においてそれらに関連する特別な列線を有するように、メモリセル毎にそれに関連した２本の列線を設ける必要がある。
図３は、図２のアレイのレイアウトを示す。中心となる複数のｎ＋拡散領域３４が行及び列に配列され、それらに関連してそれらの角から伸びるソース／ドレイン領域３６を有している。各拡散領域３４の形状は実質的に矩形であり、ソース／ドレイン領域３６がその四隅から伸びている。拡散領域３４は、Ｘセル形態を形成するように互いにずれて配列され、隣接し合う行の拡散領域３４の四隅が整列するようにしてある。浮遊ゲート構造３８は隣接する拡散領域３４のソース／ドレイン領域間に配置されていて、それらの間にチャネルを形成している。従ってこれはトランジスタを構成している。Ｘセル構成は公知であり、極めて緻密なレイアウト構造を与える。しかしながら、この実施例ではビットプログラミングのための制御トランジスタは使用されていない。そうではなく、これらのトランジスタの非対称性と低い正電圧とが、付加的なトランジスタを必要とすることなく、より小さい低電圧トランジスタとビットワイドプログラミングとを提供しているのである。列線２８は図示してないが、これらは上側レベル金属層で形成されており、各拡散領域３４の中央に配置されている接点４０が列線２８と接触している。行線２６も図示してないが、これらは浮遊ゲート構造３８上に直接配置され、各行のトランジスタ２４に接続されている。
【００１４】
製造に際して、第１のポリシリコン層が形成され、次いで浮遊ゲートの“端”が画定される。次にレベル間酸化物（ＩＬＯ）の層が沈積され、それに続いて第２のポリシリコン層が沈積される。第２のポリシリコン層は、行線及び残りの浮遊ゲート構造３８を画定するためにパターン化される。これは自己整列構造であり、ソース及びドレイン接合を浮遊ゲート構造３８の縁と整列させる。これは普通のプロセスである。
図４は拡散領域３４の１つとそれに関連する４個のトランジスタのレイアウトの詳細図である。各浮遊ゲート構造３８は、ソース／ドレイン領域３６間のチャネル領域の上に配置され、約１００オングストロームの絶縁用酸化物層によってそれらから分離されている浮遊ゲート４４からなる。浮遊ゲート４４はドープされたポリの層から形成される。次いで約３００オングストロームの厚みの酸化物／窒化物のサンドウィッチ材料のレベル間酸化物（ＩＬＯ）層が浮遊ゲート４４の上に沈積される。次いで制御ゲートがレベル間酸化物（ＩＬＯ）層の上に形成される。後述するように、典型的にはこれは自己整列プロセスであり、第１のポリシリコンの層がサブストレート上に配置され、それに続いてこの層の上面にＩＬＯが形成される。次いでＩＬＯの上に第２のポリシリコンの層が配置され、パターン化され、そしてエッチングされて行線／制御ゲート／浮遊ゲートの全体構造が形成されるのである。行線／制御ゲート／浮遊ゲート構造がフィールド酸化物層の上に伸びていて、浮遊ゲート４４と制御ゲートとの間に高度の結合を与えていることに注目されたい。
【００１５】
拡散領域３４に関連しているソース／ドレイン領域が共通導電領域を共有するように形成されているが、領域３４に関連しているトランジスタは“非対称”である。この非対称性は、チャネルの一方の側だけにリーチスルー領域が形成されていることから得られるのである。図４には４個のトランジスタ、即ちトランジスタ５０、トランジスタ５２、トランジスタ５６及びトランジスタ５８が共通拡散領域３４の周囲に形成されているように示してある。しかしながら、トランジスタ５０は拡散領域３４とは反対の側のチャネル上に形成されたリーチスルー領域６０を有しており、トランジスタ５２も拡散領域３４とは反対の側のチャネル領域上に形成されたリーチスルー領域６２を有している。これらのトランジスタ５０及び５２は拡散領域３４に接続されているドレインを有している。反対に、トランジスタ５６は共通拡散領域３４と同一の側のチャネル領域上に配置されているリーチスルー領域６４を有しており、トランジスタ５８も拡散領域３４と同一の側のチャネル領域上に配置されているリーチスルー領域６６を有している。従って拡散領域３４がトランジスタ５６及び５８のソースを構成している。トランジスタ５６及び５８を消去するためには、トランジスタ５６及び５８の制御ゲートに負の中庸の電圧を印加し、また領域３４に正の中庸の電圧を印加する必要がある。しかしながら、たとえトランジスタ５０もしくは５２の何れの制御ゲートに負電圧を印加したとしても、非対称構造の故にこれらのトランジスタの浮遊ゲート４４上の電荷が乱されることはない。
【００１６】
図５は、チャネル領域を通る面で見た各トランジスタ５０、５２、５６及び５８の断面図である。このトランジスタはｎ−チャネルトランジスタであって、ｐ−型サブストレート７０の上に形成されている。活動領域が普通の手法で形成され、次いで約１００オングストローム厚の薄い酸化物の層が熱酸化によって成長されてゲート酸化物層７２が形成される。約２０００オングストローム厚の多結晶シリコン（ポリ）の層が、標準技術を使用して全表面の上に沈積される。次いでこの層は種々の浮遊ゲートを画定し、それらの間を分離するためにパターン化される。これに続いて、約３００オングストローム厚のゲート酸化物の層が形成され、この層は浮遊ゲートと制御ゲートとの間のゲート酸化物層７４になる。次に全表面上に第２のレベルのポリ層が沈積され、第１のポリ層及び第２のポリ層が共にパターン化され、エッチングされて浮遊ゲート７６及び制御ゲート７８が形成される。これは自己整列プロセスである。これにより浮遊ゲート７６は薄いゲート酸化物７２によってサブストレート７０から分離され、また制御ゲート７８はより厚いゲート酸化物層７４によって浮遊ゲート７６から分離される。
浮遊ゲート７６及び制御ゲート７８の形成に続いて、全表面上に酸化物の層が形成されて酸化物の順応層になる。次いでこの層に対して、例えば合衆国特許4,297,162号に開示されているようなプラズマエッチングを使用して方向性の、もしくは異方性のエッチングを行って全水平表面上の酸化物を除去し、一方浮遊ゲート７６及び制御ゲート７８の側壁上の側壁酸化物層は残す。次に、一方の側壁酸化物層だけを残すようにレジスト層を塗布してパターン化する。これにより側壁酸化物層がトランジスタのソース側から除去される。
【００１７】
フォトレジスト層を除去した後に、砒素を注入して重くドープされたソース／ドレイン領域８０及び８２を作る。これに続いて、約８×１０14乃至２×１０14イオン／ｃｍ3 の線量で燐を注入する。次いでサブストレートを約９５０°Ｃ乃至１０００°Ｃの温度で焼き戻し、注入した燐を横方向に拡散させて領域８０及び領域８２の下にそれぞれ軽くドープされた領域８４及び８６を形成させる。領域８４が浮遊ゲート７６の部分の下に位置していることに注目されたい。これをリーチスルー領域８８と呼ぶ。側壁酸化物を形成した方法の故に領域８６が浮遊ゲート７６をアンダカットしていないことにも注目されたい。これにより、制御ゲート７８に高電圧を印加し、ソース／ドレイン領域（この例ではトランジスタのソースからなる）８０に低電圧を印加すると、ファウラ・ノルトハイムトンネリングがリーチスルー領域８８に発生し、電子が浮遊ゲート７６を通して流れて浮遊ゲート７６を負に帯電させ、それによってトランジスタのしきい値を上昇させる。トランジスタのチャネル領域は、領域８４と８６との間に位置する領域９０からなる。
ソース／ドレイン領域８０、８２及びリーチスルー領域８８を形成させた後、サブストレート上に酸化物の層９２を沈積させ、次いでソース／ドレイン接点（図示してない）の形成と、種々の領域との接触のための金属層（図示してない）の形成とを遂行する。図５に示すトランジスタの構造は、1988年5月3日付けの合衆国特許4,742,492号に開示されている。
【００１８】
図６は、図５のトランジスタの等価回路である。トランジスタはドレイン９３と、浮遊ゲート９４と、リーチスルー領域８８に対応するボディ抵抗９６と、トンネルダイオード９８とからなる。トンネルダイオード９８は浮遊ゲート９４によって覆われているリーチスルー領域８８のリーチスルー通路を構成している。制御ゲート１００が浮遊ゲートの上に配置され、ソース１０２はボディ抵抗９６の他方の端に接続されている。ドレイン９３を浮かせ、ソース１０２に接地電位にし、そして制御ゲート１００に高電圧を印加すると、リーチスルー領域８８内の酸化物層７２を横切って電子のトンネリングが発生する。これは浮遊ゲートを負に帯電させる。これが「書込み」動作に相当する。「消去」モードでは、再びドレイン９３を浮かせ、ソース１０２に正の電圧（好ましい実施例では中庸の電圧）を印加し、そして制御ゲート１００には負の中庸の電圧を印加する。これにより電子は浮遊ゲート９４からリーチスルー領域８８へトンネルし、浮遊ゲート９４を正に帯電させる。
「読出し」モードでは、ソース１０２に事前充電電圧を印加し、次いで制御ゲート１００（このトランジスタが選択されるとアレイの行線に接続される）に３．０Ｖの電圧を印加する。もしこのトランジスタが選択されていなければ、このトランジスタの制御ゲートには−３．０Ｖの電圧が印加される。浮遊ゲート９４が負に帯電していると、電流はチャネルを通って流れないので事前充電電圧は一定に維持される。しかしながら、もし浮遊ゲート９４が正に帯電していれば、電流がソース１０２からドレイン９３へ流れて事前充電電圧は低下する。これがセンス増幅器によって感知される。しかしながら、ビット線を事前充電し、トランジスタのソースを接地して、このトランジスタが導通したか否かを決定するためにセンス増幅器によって事前充電電圧を感知する代替方法を使用することもできる。
【００１９】
図７は、トランジスタが、どのように不要な寄生トランジスタから保護されているかを詳細に示す図である。この技術においては、サブストレート７０はその中にｎ−型不純物を低線量で注入することによって形成したｎ−ウェル１０４を有している。この後に、ｎ−領域１０４内にｐ−領域１０６を形成させる。これらの領域は、領域１０４が領域１０６よりも深く駆動されるように、従ってｎ−領域１０４がｐ−領域１０６を取り囲むように、焼き戻しプロセスによってサブストレート７０内へ駆動される。次いで、チャネル領域１１４上に形成された浮遊ゲート１０８及び制御ゲート１１０からなる積重ねゲートを有するトランジスタが形成される。次に、図５に関して説明した技術に従って、ｎ＋ソース／ドレイン領域１１６をチャネル領域１１４の両側に形成させる。ｐ−領域１０６内にｐ＋接点領域１１８を形成させ、ｎ−領域１０４内にｎ＋接点領域１２０を形成させる。ｎ＋接点領域１２０に接地参照電圧を印加し、ｎ−領域１０４に対して負の電圧をｐ−領域１０６に印加する。これにより、領域１０４と１０６との間のｐｎ接合は逆バイアスされ、従って電流は流れなくなる。従って、ｐ−サブストレート７０に対して負の電圧をソース／ドレイン領域１１６の一方のトランジスタのソースに印加すると、このｐｎ接合を横切る導通が発生する。これは、1992年10月20日付け合衆国特許5,157,281号に開示されている高電圧タンク構造を構成している。
【００２０】
図８は、Ｈセル形態及び本発明による非対称トランジスタを使用したアレイを示す。このアレイには、Ｒ０で示されている行線１２８と、Ｒ１で示されている行線１３０の２本の行線が示されている。複数の列線１３２はＣＯＬ０、ＣＯＬ１及びＣＯＬ２で示されている。複数の仮想接地線１３４はＶＧ０、ＶＧ１及びＶＧ２と命名されている。
各列線１３２には４つのメモリセルが関連している。列線ＣＯＬ０にはメモリセル１３６、１３８、１４０及び１４２が関連しており、各メモリセルは図２で説明したような非対称トランジスタからなっている。各メモリセル即ちトランジスタ１３６及び１４２のソース／ドレイン通路のプログラミング側は列線ＣＯＬ０に接続されている。トランジスタ１３６及び１４０のソース／ドレイン通路の他方の側はノード１４４に接続されている。一方トランジスタ１３８及び１４２のソース／ドレイン通路の他方の側はＶＧ０線１３４に接続されている。列線ＣＯＬ１にも４つのメモリセル１４６、１４８、１５０及び１５２が関連している。しかしながら、メモリセル即ちトランジスタ１４６−１５２は、各トランジスタのソース／ドレイン通路のプログラミング側とは反対の側が列線ＣＯＬ１に接続されるように構成されている。トランジスタ１４６及び１５０のプログラミング側は仮想接地線ＶＧ０に接続され、トランジスタ１４８及び１５２のプログラミング側は仮想接地線ＶＧ１に接続されている。
【００２１】
全てのメモリセルに「フラッシュ書込み」するためには、全ての行線に正の中庸の電圧を印加し、次いで全ての列線もしくは仮想接地線に負の中庸の電圧を印加する必要がある。これによって浮遊ゲートは負に帯電する。セルの１つを選択的に「消去」するためには、そのセルに関連する行線に負の中庸の電圧を印加し、そのトランジスタのプログラミング側に接続されている仮想接地線もしくは列線の１つに正の中庸の電圧を印加し、残余の仮想接地線及び列線を０電圧に維持する必要がある。例えば、もしメモリセル１４６を消去するのであれば、行線１２８に負電圧を印加し、ＶＧ０線に接続されているトランジスタ１４６のプログラミング側に正電圧を印加する必要がある。トランジスタ１５０の制御ゲートに接続されている行線１３０には０電圧を印加して、そのゲートとソースにまたがって中庸の電圧だけが印加され、全プログラミング電圧が印加されないようにする。従ってトランジスタ１５０の浮遊ゲート上の電荷が乱されることはない。更に、“ドレイン”がＶＧ０線に接続されている２つのトランジスタ１３８及び１４２は、これらのトランジスタのプログラミング側がＶＧ０線に接続されていないので、浮遊ゲート上の電荷は乱されない。トランジスタ１３８もしくは１４２の何れかを消去する場合には、列線ＣＯＬ０に正の中庸の電圧を印加し、消去するトランジスタの選択されたゲートに負の中庸の電圧を印加する必要がある。「読出し」動作中には、選択されたトランジスタに関連している行を＋３Ｖに接続し、関連仮想接地線を事前充電電圧に接続し、そして関連列線をセンス増幅器に接続する。例えば、もしトランジスタ１４６を「読出す」のであれば、行線１２８を正の３Ｖに接続し、行線１３０を負の３Ｖに接続し、ＶＧ０線を事前充電電圧に接続し、そして列線ＣＯＬ１をセンス増幅器に接続する。これによりトランジスタ１５０は効果的にターンオフされ、センス増幅器はトランジスタ１４６を通る導通もしくは非導通だけを感知するようになる。代替として、仮想接地線を接地し、列線を事前充電することができる。この場合、センス増幅器は選択されたセルが列線を放電させたか否かを感知し、そのセルが導通したか否かを決定することになる。
【００２２】
図９は、図８のアレイのレイアウトを示す図であって、トランジスタ１６０、１６２、１６４及び１６６が図示されている。共通拡散領域１６８はトランジスタ１６２のプログラミング側と、トランジスタ１６０の非プログラミング側を構成している。共通拡散領域１７０はトランジスタ１６６のプログラミング側と、トランジスタ１６４の非プログラミング側を構成している。トランジスタ１６０及び１６４の他のソース／ドレイン領域は共通拡散領域１７２である。同様に、共通拡散領域１７４はトランジスタ１６２及び１６６の他のソース／ドレイン領域を構成している。拡散領域１６８には接点１７５が設けられ、拡散領域１７０には接点１７６が設けられている。ソース／ドレイン領域１７４には接点１７８が設けられ、ソース／ドレイン領域１７２には接点１８０が設けられている。
制御ゲート／浮遊ゲート構造がトランジスタ１６０−１６６の各チャネル領域上に設けられている。トランジスタ１６０及び１６２の制御ゲート／浮遊ゲート構造は制御ゲート１８６とその下の浮遊ゲート１８４とからなっている。制御ゲート１８６はトランジスタ１６０及び１６２の行線を構成している。同様に、浮遊ゲート１８８は制御ゲート１９０の下に位置し、これらのゲートがトランジスタ１６４及び１６６の制御ゲート／浮遊ゲート構造を構成している。
【００２３】
トランジスタ１６０のリーチスルー領域１９２はソース／ドレイン領域１７２側に設けられている。トランジスタ１６２のリーチスルー領域１９４は拡散領域１６８側に設けられている。トランジスタ１６４のリーチスルー領域１９６はソース／ドレイン領域１７２側に設けられている。トランジスタ１６６のリーチスルー領域１９８は拡散領域１７０側に設けられている。
図１０は、代替アレイ実施例の詳細図である。複数のＥＥＰＲＯＭトランジスタセル２２４が行及び列に配列され、プログラミング動作にファウラ・ノルトハイムトンネリングを使用する浮遊ゲートトランジスタメモリセルが使用されている。複数の語線２２６の１つ１つは各行のメモリセル２２４に関連付けられ、それぞれのメモリセル２２４の制御ゲートに接続されている。複数の列線２２８の１つ１つはメモリセル２２４の１つの列に関連付けられ、関連するメモリセルのドレインに接続されている。各列線はビット線ＢＬ０、ＢＬ１、…、ＢＬｎとして示されている。また、複数の仮想接地線２２９の１つ１つがメモリセル２２４の１つの列に関連付けられている。各仮想接地線２２９は関連する列内の関連メモリセルトランジスタ２２４のソースに接続されている。仮想接地線２２９はそれぞれＶＧ１、ＶＧ２、…、ＶＧｎと命名してある。
【００２４】
図１０に示す例には２本の語線ＷＬn及びＷＬn+1と、３本のビット線ＢＬn、ＢＬn+1及びＢＬn+2と、３本の仮想接地線ＶＧn、ＶＧn+1及びＶＧn+2とが示されている。語線ＷＬnに関連しているメモリセルトランジスタ２２４は関連しているビット線ＢＬn、ＢＬn+1及びＢＬn+2毎にＣ００、Ｃ０１及びＣ０２と命名されている。また語線ＷＬn+1に関連しているメモリセルトランジスタ２２４にはＣ１０、Ｃ１１及びＣ１２と命名してある。
セルに書込むためには、即ち浮遊ゲートを負に帯電させるためには、語線２２６に正電圧を印加し、メモリセルトランジスタ２２４のソース及びドレインに負電圧を印加して各メモリセル２２４のソース側から浮遊ゲートへ電子がトンネルできるようにする必要がある。これは、２つの方法によって達成することができる。一つの方法では、約１８Ｖの高電圧レベルを全ての語線２２６に印加し、列線２２８及び仮想接地線２２９には接地もしくは０電圧を与える。代替として、そして好ましい実施例では、語線２２６には約９Ｖの中庸の電圧を印加し、列線２２８及び仮想接地線２２９には−９Ｖの負の中庸の電圧を印加する。セルを「フラッシュ消去」するためには、語線２２６に負の中庸の電圧を印加し、列線２２８に正の中庸の電圧を印加するだけでよい。
【００２５】
本発明のプログラミングモードでは、アレイに対して先ず「フラッシュ消去」動作を遂行し、次いで選択したセルに対して「書込み」動作を遂行する。個々のビットプログラミングを行うことができるようにメモリセルトランジスタ２２４の１つに選択的に「書込み」を行うためには、選択したトランジスタのソース及びドレインに対して正の電圧をその制御ゲートに印加する必要がある。しかしながら、選択されないセルの浮遊ゲート上の電荷が乱されないように、アレイ内の隣接するセル及び他のセルのソース及びドレインに別の電圧を印加することも重要である。例えば、Ｃ１１と命名されているメモリセルトランジスタ２２４を考えよう。以下の表２は「フラッシュ書込み」、「書込み」「読出し」及び「フラッシュ消去」動作のために必要な電圧を示す。
表  ２
モード        WLn   WLn+1 VGn   BLn   VGn+1 BLn+1 VGn+2 BL+2
フラッシュ    +MV   +MV    MV   -MV   -MV   -MV   -MV   -MV 
書込み        +HV   +HV    0V    0V    0V    0V    0V    0V 
セル書込み   +HV/2  +HV   浮動 +HV/2  浮動   0V   浮動 +HV/2
セル読出し    -Vr   +Vr    O    浮動   0V    Vs    0    浮動
フラッシュ    -MV   -MV   浮動  +MV   浮動  +MV   浮動  +MV 
消去                                                        
注：ＨＶ＝高電圧（１８Ｖ）
ＭＶ＝中庸の電圧（９Ｖ）
Ｖｒ＝語線読出し電圧（５Ｖ（ＶDD））
Ｖｓ＝ビット線センス電圧（１．２Ｖ）
始めに、全ての語線に例えば９Ｖの正の中庸の電圧を印加し、ビット線に例えば−９Ｖの負の中庸の電圧を印加して、全てのメモリセルトランジスタ２２４の浮遊ゲートから全ての負の電荷を除去する。セルが過消去にならないように、即ちそのしきい値電圧が負にならないように、負の中庸の電圧のレベルを調整することができる。セルＣ１１に「書込む」には、語線ＷＬn+1に＋１８Ｖの高電圧を印加し、残余の語線にはこの高電圧の半分の電圧、即ち＋９Ｖを印加する。ビット線ＢＬn+1には０Ｖの値を印加し、残余のビット線には高電圧の半分の電圧即ち＋９Ｖを印加し、そして全ての仮想接地線を浮かせる。従って、セルＣ１１のトンネルダイオードにはそれにまたがって＋１８Ｖの電圧が印加され、通常のＥＥＰＲＯＭセルでは必要な高いノード電位を必要とすることなく、関連浮遊ゲートから電荷が除去される。しかしながら、制御ゲートが語線ＷＬn+1に接続されている同一行内の他のメモリセルＣ１０及びＣ１２の浮遊ゲート上の電荷が、いわゆる“書込み擾乱”動作によって乱されないようにすることが重要である。これは語線ＷＬn+1に関連する行内の選択されないセルに関連するビット線に＋９Ｖを印加し、この選択されないセルの関連トンネルダイオードにまたがって＋９Ｖだけが印加されるようにすることによって達成される。これにより、この電圧はファウラ・ノルトハイム形態でのトンネリングを生じさせるには不充分なレベルになる。
【００２６】
選択されない語線上の残余のセルに関しては、選択されないセルの語線上の電圧が高電圧レベルの半分であり、また選択されないセルの関連ビット線には０電圧レベルが印加されているので、選択されたセルＣ１１に比して低い電圧がそれらのトンネルダイオードにまたがって印加されている。そのため、この電圧はファウラ・ノルトハイム形態でのトンネリングを生じさせるには不充分なレベルである。代替として、「書込み」動作のためにＣ１１の語線に例えば＋９Ｖのような正の中庸の電圧を印加し、残余の語線に０Ｖの電圧を印加し、選択されたセルのビット線に例えば−９Ｖのような負の中庸の電圧を印加し、そして選択されないセルのビット線に０電圧レベルを印加してもよい。接地に対して負の電圧及び正の電圧を使用し、単一の正のプログラミング電圧を使用することにより、分離した制御トランジスタの使用を必要とせずにアレイをビットプログラミングモードで動作させることが可能になり、従ってアレイの大きさをより小型にすることが可能になる。
図１１は、メモリアレイの平面図である。このメモリアレイは４個のメモリセルトランジスタ、即ちトランジスタ２３０、トランジスタ２３２、トランジスタ２３４及びトランジスタ２３６を含み、トランジスタ２３０及び２３２が共通の行内にあり、トランジスタ２３４及び２３６が別の共通の行内にあり、トランジスタ２３０及び２３４が共通の列内にあり、そしてトランジスタ２３２及び２３６が別の共通の列内にある。各トランジスタは、ビット線２２８に接続されているソース拡散領域２３８に関連付けられ、また仮想接地線２２９に接続されているドレイン拡散領域２４０に関連付けられている。これらのトランジスタは、各ソース拡散領域２３８が共通列内の２個のトランジスタによって共有され、また各ドレイン拡散領域２４０が共通列内の２個のトランジスタによって共有されるように配列されている。ドレイン拡散領域２４０は、関連する列に沿って伸びている活動領域内に形成されている。
【００２７】
２つの部分、即ち第１のトンネルダイオード部分２４４と、第２の制御ゲート部分２４６とを有する浮遊ゲート構造２４２が設けられている。トンネルダイオード部分２４４はドレイン拡散領域２４０に接する活動領域の上に伸びており、約１００オングストローム厚の薄いトンネル酸化物層２４７によって活動領域から分離されている。このトンネル酸化物層２４７は、トンネルダイオード部分２４４が薄いトンネル酸化物層２４７によって活動領域から分離されるように窓内に形成されている。浮遊ゲート構造２４２の制御ゲート部分２４６は、活動領域の別のそして分離した部分の上に伸びているが、約３５０オングストローム厚の高電圧酸化物によって活動領域から分離されている。制御ゲート２５０が浮遊ゲート２４２の縁に重なるような積重ねではない形態で、制御ゲート２５０が浮遊ゲート２４２の上に配置されている。この構造は 1993年7月6日付け合衆国特許5,225,700号に開示されている。しかしながらこの特許と唯一異なる箇所は、後に詳述するように番号２５２を付した制御ゲート２５０の重なり部分がゲート構造として組合せパスゲートを構成していることである。
トランジスタ２３０及び２３２の制御ゲート２５０は語線２５４の一部をなし、トランジスタ２３４及び２３６の制御ゲート２５０は語線２５６の一部をなしている。各ドレイン拡散領域２４０はその中に形成された接点２５８を有し、また各ソース拡散領域２３８はその中に形成された接点２６０を有している。破線で示すように上側レベル金属層が形成されていて、ビット線２６２及び仮想接地線２６４を構成している。金属ビット線２６２は関連する列内の全てのトランジスタのドレイン拡散領域２４０をインタフェースするように動作可能であり、また仮想接地線２６４は関連する列内の全てのトランジスタのソース拡散領域２３８をインタフェースするように動作可能である。
【００２８】
図１２は、図１１のメモリセルの１つの第２のポリレベルにおける断面斜視図である。製造に際して、ｐ−型サブストレート２７０が準備され、その中に高電圧ｎ−タンク２７２が形成される。この高電圧ｎ−タンク２７２内に低電圧ｐ−タンク２７４が形成される。ｎ−タンク２７２によって取り囲まれたこの低電圧ｐ−タンク２７４は、メモリセルトランジスタ２２４を含んでいる。ｎ−タンク２７２及びｐ−タンク２７４は、先ず、これらのタンクを形成させるべき領域を除くチップの部分をマスクすることによって形成される。次いで、ｎ−型材料を高エネルギレベルで注入する。次にサブストレート上に第２のマスクを配置してｎ−タンク２７２内に１つの領域を画定する。次いでこの第２のマスクされた領域内に、硼素を例えば約１×１０14イオン／ｃｍ2 で且つ約４０ｋｅＶの注入エネルギで注入して低電圧ｐ−注入領域を形成し、低電圧ｐ−タンク２７４を形成させる。次にサブストレート２７０に駆動段階を遂行してタンク２７２及び２７４をサブストレート内へ駆動する。タンク２７２はタンク２７４より深くサブストレート内へ駆動される。
ｎ−タンク２７２及びｐ−タンク２７４を形成した後に濠埋め酸化物及び濠埋め窒化物（図示してない）を沈積させ、パターン化し、そしてエッチングする。次いでフォトレジストの層（図示してない）を沈積させ、パターン化してメモリセルの周縁に生ずるチャネルストップ注入を画定する。チャネルストップフォトレジスト層を剥した後に、窒化物／酸化物層によってマスクされていないこれらの場所のエピタキシ層の表面にＬＯＣＯＳ酸化物（図示してない）を成長させて活動領域を画定する。
【００２９】
ＬＯＣＯＳ酸化物を形成させた後に、ｐ−タンク２７４内の少なくともトンネル酸化物層２４７になるべき領域を取り囲む領域内にダミー酸化物（図示してない）を成長させる。次いでこのダミー酸化物（図示してない）を通して燐のトンネルダイオード注入を遂行する。例えば、約５．０×１０14イオン／ｃｍ2 の線量で、且つ約１００ｋｅＶの注入エネルギで燐を注入する。これにより注入領域２７６が形成される。次いでダミー酸化物（図示してない）をエッチングにより除去する。次に、露出された半導体エピタキシ層の表面上に、例えば３５０オングストロームの深さのトランジスタゲート絶縁体層を成長させて酸化物層２７８を作る。次いで、後にトンネル酸化物層２４７を含むようになる窓内のこの酸化物層を剥がして除き、その中にトンネル酸化物層２４７を約１００オングストロームの深さまで成長させる。
酸化物層を成長させた後に、サブストレート上に第１の多結晶シリコン（ポリ）の層を約２，０００オングストロームの厚みに沈積させる。次に、この層をパターン化し、エッチングして浮遊ゲート２４２を形成させ、トンネルダイオード部分２４４及び制御ゲート部分２４６を活動領域上に伸ばす。次いでレベル間窒化物及び酸化物層を浮遊ゲート２４２の露出された表面上に形成させる。
【００３０】
次に、第２のレベルのポリ層を沈積させ、ドープし、パターン化し、そしてエッチングして制御ゲート２５０及び行線２５４を画定する。次いで、側壁酸化物及び頂部酸化物（図示してない）を制御ゲート２５０上に沈積させる。側壁酸化物は爾後の注入のための自己整列マスクを形成する。側壁酸化物及び頂部酸化物を形成させた後に、活動領域の露出された表面から燐及び砒素の両方もしくは何れか一方のｎ＋ソース／ドレイン注入を遂行する。これにより、ｎ＋ソース領域２３８及びｎ＋ドレイン領域２４０が形成され、また制御ゲート２５０の２つの延長部分（即ち、浮遊ゲート２４２のトンネルダイオード部分２４４及び制御ゲート部分２４６を覆っている重なり部分）２５２の間にｎ＋領域２８０が形成される。しかし、ソース領域２３８は制御ゲート２５０の延長部分２５２の外側の縁２８８に整列しているチャネルの側２８４を有し、これは浮遊ゲート２４２の制御ゲート部分２４６の縁から離れて位置していることに注目することが重要である。好ましい実施例では、延長部分２５２は浮遊ゲートの縁から約１ミクロンだけ、もしくは浮遊ゲートを形成した第１のポリ層の厚みの約３倍だけ遠去かって伸びている。これによりチャネルはソース拡散領域２３８からドレイン拡散領域２４０まで伸び、後述する“パス”トランジスタと呼ばれるトランジスタが形成される。
【００３１】
図１３は、図１２の構造の等価回路である。この等価回路は、パストランジスタ２９０と、浮遊ゲートトランジスタ２９２と、トンネルダイオード２９４とからなる。図示のように、パストランジスタ２９０は浮遊ゲートトランジスタ２９２と直列になっている。浮遊ゲートトランジスタ２９２は、浮遊ゲート２４２の制御ゲート部分２４６に関連付けられ、また約３５０オングストロームの酸化物部分に関連付けられている。これにより浮遊ゲート２４２のこの部分にファウラ・ノルトハイム電子トンネリングが発生する。「書込み」動作中、制御ゲート２５０には正の中庸の電圧が印加され、ソース及びドレインには負の中庸の電圧が印加されるので、トランジスタにまたがって約＋１８Ｖが印加される。これは浮遊ゲート２４２を負に帯電させ、その結果トンネル酸化物層２４７を横切ってトンネリングが発生する。プログラミング状態を変化させる、即ち、浮遊ゲートを正に帯電させるためには、制御ゲート２５０に負の中庸の電圧を印加し、ドレイン２４０に正の中庸の電圧を印加し、そしてソース（接点）２６０は浮かせることができる。
図１３のセルの浮遊ゲートトランジスタ部分２９２は約０．５−１．０Ｖのしきい値電圧を有し、一方パストランジスタ部分２９０も０．５−１．０Ｖのしきい値電圧を有している。しかしながら、パストランジスタ２９０のしきい値電圧は“制御可能”であるのに対して、トンネルダイオード２９４と組合った浮遊ゲートトランジスタ２９２のしきい値電圧は浮遊ゲート上の電荷の関数である。これは−１．０Ｖ程度まで低くもなり得るし、３．０Ｖ程度まで高くもなり得る。もしパスゲート構造２９０が存在しなければ、トンネルダイオード２９４を通しての浮遊ゲートトランジスタ２９２のプログラミング動作は、低しきい値電圧を達成するためにより精密に制御する必要があろう。この理由は、もしセルをＶdd＝３．０Ｖで動作するような低電圧システムに使用するのであれば、“消去”モードにおけるしきい値は０．５−１．０Ｖの間になければならず、換言すれば決して負になってはならないからである。これらのトランジスタのしきい値はしきい値注入で調整されるから、チップ全体では０．５Ｖ程度までの大きさでばらつき得るしきい値の分布が存在するようになる。従って、トランジスタが負のしきい値電圧を有することを許さずに、低電圧動作で低しきい値電圧を達成することが比較的困難であることが理解されよう。このようにトランジスタが負のしきい値電圧を有すると、制御ゲート２５０に制御電圧が存在していないにも拘わらずトランジスタは導通させられる。しかしながら、本発明の組合せパスゲート構造を使用することによって、パストランジスタ２９０は単一の制御ゲートを有するメモリセルと組合わせることが可能になり、このセルは、隣接する行内の隣接するセルの「書込み」動作中に、選択されていないセルを導通させることなく、その浮遊ゲート部分が負のしきい値電圧を有することができるようになる。
【００３２】
図１４は、ｎ−高電圧タンク２７２及びｐ−低電圧タンク２７４の詳細を示す図である。ｎ−タンク２７２はそれに関連するｎ＋接点領域３００を有し、この領域は接地もしくは０電圧に接続される。またｐ−タンク２７４はそれに関連するｐ＋接点領域３０２を有し、この領域は領域２３８、２４０もしくは２８０の何れに印加される何れの電圧よりも負である負電圧に接続される。これにより、ｎ−タンク２７２とｐ−タンク２７４との間のｐｎ接合は逆バイアスされ、また領域２３８、２４０もしくは２８０とｐ−タンク２７４との間のｐｎ接合も逆バイアスされるので、サブストレートへの導通を生じさせることなく領域２３８、領域２４０もしくは領域２８０に負電圧を印加できるようになる。
図２及び図１０に示すセル２４及び２２４を駆動するために必要な回路を図１５及び図１６に示す。図１５は、必要なバイポーラ電圧レベルを発生するために必要な回路のブロック線図であり、一方図１６は、各線を特定の動作モードに必要な電圧で駆動するのに必要なスイッチング回路を示す。
図１５において、例えば５Ｖの単一の電圧源が線３５５への入力として使用され、線３５９は接地されるか、もしくはサブストレート電圧にされる。公知の設計の３つのチャージポンプ３５７、３５６及び３５８が、線３５５と３５９とにまたがって並列に接続されている。各チャージポンプ３５７、３５６及び３５８は、関連出力線３６４、３６２及び３６０にそれぞれ出力電圧−Ｖgg、−Ｖpp及び＋Ｖppを供給する。
【００３３】
図１６の回路は、入力線３７０から受信する入力制御信号に応答して動作する。入力制御信号はインバータ３７２と、Ｖddもしくは＋５Ｖがゲートに印加されている電界効果トランジスタ３７６のソース・ドレインとに並列に供給される。インバータ３７２の出力も、Ｖddもしくは＋５Ｖがゲートに印加されている電界効果トランジスタ３７４を通過する。トランジスタ３７４の出力は、ｎチャネルトランジスタ３７７のゲートと、ｐチャネルトランジスタ３７８のゲートと、ｐチャネルトランジスタ３８０のドレインとに並列に接続されている。トランジスタ３８０のソースはＶpp線３８２に接続され、ゲートはトランジスタ３７７のドレインに接続されている。トランジスタ３７７のソースはＶss線３８４において接地され、トランジスタ３７８のソースはＶpp線３８２に接続されている。
トランジスタ３７６の出力はトランジスタ３９０、３９２及び３９４（トランジスタ３９０及び３９４はｐチャネルトランジスタ）のゲートに供給される。トランジスタ３９０及び３９２のドレインはトランジスタ３９６のゲートと、トランジスタ３９４のソースとに接続されている。トランジスタ３９４のドレインはＶgg線４００と、ｐチャネルトランジスタ３９８のゲートとに接続されている。トランジスタ３９６のソースはＶpp線３８２に接続され、そのドレインはトランジスタ３７６の出力に接続されている。トランジスタ３９０のソースはＶpp線３８２に接続され、一方トランジスタ３９２のソースはＶss線４０４に接続されている。
【００３４】
出力トランジスタ３７９のソースはＶpp線３８２に接続され、そのドレインは出力線３８６に接続されている。一方その相補ドライバトランジスタ３９８のドレインは−Ｖpp線４０６に接続され、そのソースは出力線３８６に接続されている。出力線３８６は、Ｖssに接続されている出力コンデンサ３８８によって充放電される。
動作を説明する。入力線３７０からの入力が０電圧であるとインバータ３７２の出力には正の信号が現れ、この信号はトランジスタ３７７及び３７８のゲートに印加される。それに応答してトランジスタ３７７が導通してトランジスタ３７９及び３８０のゲートを接地し両者を導通させる。ターンオンしたトランジスタ３７９はＶpp線３８２を出力線３８６へ接続する。チャージポンプ３５８は、コンデンサ３８８を＋Ｖppまで充電するように動作する。同時に、トランジスタ３８０がＶpp線３８２をトランジスタ３７７及び３７８のゲートに接続するのでトランジスタ３７７はオン状態を維持し、トランジスタ３７８のソース・ゲートにまたがる正味の電圧を０にするのでトランジスタ３７８を遮断させる。トランジスタ３７４はＶppがインバータ３７２に伝わるのを阻止する。従って、コンデンサ３８８はトランジスタ３７９のチャネル抵抗を通してＶppまで充電される。
【００３５】
トランジスタ３７６を通して０出力が印加されると、トランジスタ３９０及び３９４が導通して線３８２上の＋Ｖppがトランジスタ３９８のゲートに印加され、トランジスタ３９８はオフを維持する。
入力信号が論理“１”であると、インバータ３７２は論理“０”信号をトランジスタ３７７及び３７８のゲートに供給してトランジスタ３７８を導通させ、線３８２上のＶppをトランジスタ３７９のゲートに印加させる。これによりトランジスタ３７９は遮断され、オフ状態を維持する。
論理“１”の入力信号はトランジスタ３９２を導通させ、０電圧をトランジスタ３９２のソースに印加させるのでトランジスタ３９２をオフにさせ続ける。そこで−Ｖggチャージポンプ３５７及び−Ｖpp３５６チャージポンプが活動し、トランジスタ３９８が導通して出力線３８６を−Ｖppに向かって充電する。同時にＶpp線３８２がＶdd線３５５に結ばれる。
図１５の回路が発生する電圧は要求に応じて様々であることは明白である。図１４のセルの場合には、ビット線及び語線の両方もしくは何れか一方のためと、ｐ−タンク２７６のための負電圧として＋１８Ｖ、＋９Ｖ、−９Ｖ、＋３．０Ｖ及び−３Ｖが適切であろう。
【００３６】
要約すれば、Ｘセルレイアウトを使用したフラッシュＥＥＰＲＯＭメモリアレイが提供されている。Ｘセルレイアウト内の各セルは浮遊ゲートＥＥＰＲＯＭメモリセルからなり、この浮遊ゲートＥＥＰＲＯＭメモリセルはその一方の側だけからしかプログラムすることができないので非対称である。各列線は共通拡散ノードを有し、これらのノードは分離した行の２個のトランジスタのソースと、分離した２つの行の２個のトランジスタのドレインとに接続されている。トランジスタのプログラミング側は、所与の行内では一方のトランジスタだけが共通拡散領域に接続されているプログラミング側を有するようになっている。行線に正の中庸の電圧を印加し、列線に負の中庸の電圧を印加して、そのトランジスタのプログラミング側のファウラ・ノルトハイムトンネル用ダイオードを通して浮遊ゲートを負に帯電させることによって全アレイは「フラッシュ書込み」動作にされる。各セルは、それをプログラムする目的で選択的に消去することが可能であり、この場合には選択されたトランジスタに関連する列線を除く全ての列線に０電圧を印加し、選択されたトランジスタに関連する列線には正の中庸の電圧を印加する。選択されたトランジスタの語線には負の中庸の電圧を印加する。同一の列線及び同一の行線に関連付けられている２個のトランジスタに関しては、その列線に接続されているプログラミング側を有している方のトランジスタだけが消去される。各メモリセル内の各トランジスタは、高電圧タンク内に配置され、この高電圧タンクはそれを取り囲むチャネル領域とは反対の導電型である。逆バイアスされたｐｎ接合が形成され、それによりメモリセルトランジスタのソース／ドレインに負の電圧を印加することができるように、この高電圧タンクの電圧はサブストレートよりも小さい電圧にされる。
【００３７】
また組合せパスゲート／浮遊ゲートメモリセルを使用したフラッシュＥＥＰＲＯＭメモリアレイも提供されている。このメモリセルは非積重ね構造を含み、この構造の浮遊ゲートは２つの部分、即ち能動トランジスタ領域上に位置して比較的厚いゲート酸化物を有する浮遊ゲートを形成している１つの部分と、活動領域上に位置して比較的薄いトンネル酸化物を有するトンネルダイオード領域を形成している１つの部分とを有している。このトンネルダイオード領域が、ファウラ・ノルトハイムトンネリングの発生をもたらす。制御ゲート構造は浮遊ゲート構造上に位置してそれらの縁が重なり合っている。浮遊ゲートトランジスタの一方の側に、制御ゲート構造とその下のチャネル領域とに重要な重なりが存在し、チャネル領域は浮遊ゲート構造のその縁から遠く伸びてパスゲート構造を形成している。このパスゲート構造は、浮遊ゲートセルと直列のパスゲートを形成している。
以上の記載に関連して、以下の各高を開示する。
１．  メモリアレイを有する電気的に消去可能な、電気的にプログラム可能な読出し専用メモリにおいて、上記メモリアレイは、
行及び列に配列された複数の非対称蓄積トランジスタと、複数の行線と、複数の列線と、フラッシュ書込み回路と、選択消去回路と、読出し回路とを備え、
上記非対称トランジスタは、制御ゲートと、チャネルによって分離されているソース及びドレインと、浮遊ゲートとを有し、上記非対称トランジスタは、上記チャネルのプログラミング側を構成している上記チャネルの一方の側だけからファウラ・ノルトハイムトンネリングによってプログラムされるように動作可能であり、
上記複数の行線は、それぞれ上記非対称トランジスタの上記行の１つに関連付けられていて、関連非対称トランジスタの制御ゲートに接続され、
上記複数の列線は、それぞれ上記非対称トランジスタの上記列の１つに関連付けられており、
上記各非対称トランジスタは、上記列線の１つの線に接続されているソースと、上記列線の別の線に接続されているドレインとを有し、同一の行内の上記非対称トランジスタの少なくとも２つは上記列線の共通の線に接続されているソースもしくはドレインの一方を有していて、上記少なくとも２つの非対称トランジスタの１つだけのプログラミング側が上記共通列線に接続され、
上記フラッシュ書込み回路は、実質的に全ての上記非対称トランジスタの浮遊ゲートを負に帯電させ、
上記選択消去回路は、上記少なくとも２つの非対称トランジスタの選択された１つから電荷を選択的に除去し、
上記読出し回路は、上記少なくとも２つの非対称トランジスタの選択された１つの上記浮遊ゲートが負に帯電しているか否かを選択的に決定する
ことを特徴とする電気的に消去可能な、電気的にプログラム可能な読出し専用メモリ。
【００３８】
２．  上記各非対称トランジスタのプログラミング側は、そのソースである上記１項に記載のメモリ。
３．  上記各非対称トランジスタは、上記列線の１つの線に接続されているソースと、上記列線に隣接する線に接続されているドレインとを有している上記１項に記載のメモリ。
４．  上記非対称トランジスタの少なくとも４つは、上記列線の共通の線に接続されているソースもしくはドレインを有し、上記４つのトランジスタは上記複数の行の１つの行からの２つの上記非対称トランジスタと、上記複数の行の別の行からの２つの上記非対称トランジスタとからなり、ある共通の行内の上記４つのトランジスタの１つはある共通の行内の上記非対称トランジスタの１つだけのプログラミング側が上記共通列線に接続されるように配向されている上記１項に記載のメモリ。
５．  上記４つのトランジスタは、Ｘセル構成に配列されている上記４項に記載のめもり。
６．  上記各非対称トランジスタは高電圧タンク内に収納され、上記高電圧タンクは上記各非対称トランジスタのソース及びドレインの導電型と同一の導電型であって上記関連非対称トランジスタのソース及びドレインを取り囲む半導体材料より低い電圧に接続され、逆バイアスされたｐｎ接合を形成している上記５項に記載のメモリ。
【００３９】
７．  上記選択消去回路は、
正電圧と、
負電圧と、
上記負電圧を上記２つの非対称トランジスタの選択された１つのプログラミング側に関連している上記列線の１つの線に接続し、上記正電圧を上記２つのトランジスタの選択された１つに関連している上記行線に接続する回路と
を備えている上記１項に記載のメモリ。
８．  上記負電圧は接地電圧より低く、上記正電圧は上記接地電圧より高い上記７項に記載のメモリ。
９．  上記負電圧の絶対値は、上記正電圧に実質的に等しい上記７項に記載のメモリ。
１０．  上記各非対称トランジスタは高電圧タンク内に収納され、上記高電圧タンクは上記各非対称トランジスタのソース及びドレインの導電型と同一の導電型であって上記関連非対称トランジスタのソース及びドレインを取り囲む半導体材料より低い電圧に接続され、逆バイアスされたｐｎ接合を形成している上記９項に記載のメモリ。
【００４０】
１１．  上記フラッシュ書込み回路は、
正電圧と、
負電圧と、
上記負電圧を全ての上記列線に接続し、上記正電圧を全ての上記行線に接続する回路と
を備えている上記１項に記載のメモリ。
１２．  上記負電圧は接地電圧より低く、上記正電圧は上記接地電圧より高い上記７項に記載のメモリ。
１３．  上記負電圧の絶対値は、上記正電圧に実質的に等しい上記７項に記載のメモリ。
１４．  上記読出し回路は、
正の読出し電圧と、
負の読出し電圧と、
上記正の読出し電圧を上記非対称トランジスタの選択された１つの線に関連している上記行線の１つに接続し、上記負の読出し電圧を上記行線の残余の線に接続する回路と、
上記非対称トランジスタのソース及びドレインのチャネルにまたがって電圧を印加して上記非対称トランジスタが導通しているか否かを決定する感知回路と
を備えている上記１項に記載のメモリ。
【００４１】
１５．  上記各非対称トランジスタは高電圧タンク内に収納され、上記高電圧タンクは上記各非対称トランジスタのソース及びドレインの導電型と同一の導電型であって上記関連非対称トランジスタのソース及びドレインを取り囲む半導体材料より低い電圧に接続され、逆バイアスされたｐｎ接合を形成している上記１４項に記載のメモリ。
１６．  上記負の読出し電圧は接地である上記１４項に記載のメモリ。
１７．  上記負の読出し電圧は接地電圧より低い電圧であり、上記正の読出し電圧は上記接地電圧より高い上記１４項に記載のメモリ。
１８．  第１の導電型の半導体サブストレートの表面上に行及び列に配列されているＥＥＰＲＯＭメモリセルのメモリアレイを有するフラッシュＥＥＰＲＯＭメモリにおいて、メモリセルの各々は、
内部に画定されているチャネルを有する活動領域と、
上記チャネル領域の一方の側の上記活動領域内に画定されているソース領域と、
上記ソース領域とは反対の上記チャネル領域の他方の側に形成されているドレイン領域と、
上記チャネル領域の一部分の上に伸びている制御ゲート部分と、上記ソース及びドレイン領域の一方の上に伸びているトンネルダイオード部分とを有する浮遊ゲート構造と、
上記トンネルダイオード部分と上記活動領域との間に配置され、それを通してファウラ・ノルトハイムトンネリングを可能にするトンネル酸化物層と、
上記制御ゲート部分と上記チャネル領域との間に配置されているゲート酸化物と、
上記浮遊ゲート構造の上に配置され、レベル間酸化物の層によって上記浮遊ゲート構造から分離されている制御ゲート構造と
を備え、上記制御ゲート構造は、
上記浮遊ゲート構造の上記制御ゲート部分によって覆われない上記チャネル領域の実質的に全てを覆う重なり部分を有し、上記制御ゲート構造の上記重なり部分は、上記浮遊ゲート構造の上記制御ゲート部分が重なっている上記制御ゲート構造の部分によって形成されている浮遊ゲートセルと直列のパストランジスタを形成している
ことを特徴とするフラッシュＥＥＰＲＯＭメモリ。
【００４２】
１９．  上記浮遊ゲート構造のトンネルダイオード部分は、上記ソース領域の上に伸びている上記１８項に記載のメモリ。
２０．  上記ソース領域は、
第１の導電型材料とは反対の第２の導電型材料でドープされ、上記チャネル領域と境を接している第１のドープされた領域と、
上記第２の導電型材料でドープされ、上記第１のドープされた領域に接して配置されているトンネルダイオード領域と、
上記第１のドープされた領域とは反対の上記トンネルダイオード領域に接して配置されている上記第２の導電型材料の第２のドープされた領域と
を備え、
上記浮遊ゲート構造の上記トンネルダイオード部分は上記トンネルダイオード領域の上に伸び、上記トンネル酸化物層によって上記トンネルダイオード領域から分離されており、
上記トンネルダイオード領域は上記第１及び第２のドープされた領域よりも高い抵抗を有している
上記１９項に記載のメモリ。
【００４３】
２１．  上記浮遊ゲート構造は、上記トンネルダイオード部分と上記制御ゲート部分との間に配置され、且つ上記活動領域の外側に配置されている結合部分を含む上記１８項に記載のメモリ。
２２．  上記ゲート酸化物層は、上記トンネル酸化物層より厚い上記１８項に記載のメモリ。
２３．  上記浮遊ゲート構造は多結晶シリコン材料の第１の層を備え、上記制御ゲート構造は多結晶シリコン材料の第２の層を備え、上記第２の多結晶シリコン層は上記第１の多結晶シリコン層の実質的に全ての縁に重なって上記浮遊ゲート構造を形成している上記１８項に記載のメモリ。
２４．  上記浮遊ゲート構造は導電性材料の第１の層を備え、上記制御ゲート構造は導電性材料の第２の層を備え、上記制御ゲート構造の上記重なりの部分の幅は上記第１の層の厚みの３倍より大きい上記１８項に記載のメモリ。
２５．  上記制御ゲート構造の上記重なりの部分は、上記浮遊ゲート構造から外向きに、上記浮遊ゲート構造の上記トンネルダイオード部分とは反対の側の上記チャネル領域に伸びている上記１８項に記載のメモリ。
【００４４】
２６．  上記活動領域は第１の導電型の第１のタンク内に配列され、上記第１のタンクは上記ソースもしくはドレイン領域の何れかと上記タンクとの間の半導体接合の逆バイアスを防ぐような電圧にバイアスされ、
上記第１のタンクは第２の導電型の第２のタンク内に配列されていて上記第１のタンクはサブストレートから分離され、上記第２のタンクは上記第１のタンクと上記第２のタンクとの間の半導体接合の順バイアスを防ぐような電圧にバイアスされている
上記１８項に記載のメモリ。
２７．  ＥＥＰＲＯＭメモリアレイ（１０）は、行線（２２６）と、列線（２２８）と、仮想接地線（２２９）との間に対称アレイに接続されている複数のメモリセル（２２４）を含む。各メモリセルは、制御ゲートに接続されている組合せパスゲートを含む。浮遊ゲート（２４２）が形成され、活動領域の上に伸びる２つの部分、即ちトンネルダイオード部分（２４４）と制御ゲート部分（２４６）とを有する非積重ね構造が使用されている。トンネルダイオード部分（２４４）は薄いトンネル酸化物層（２４７）上に配置され、ファウラ・ノルトハイムトンネリングを発生させ得るトンネルダイオードを形成している。制御ゲート部分（２４６）はトンネリングが発生しないように遥かに厚い酸化物層の上に配置されている。浮遊ゲート（２４２）の一方の側のゲート酸化物層の上には制御ゲートの延長部分（２５２）が伸びてパスゲート構造を形成している。パスゲート構造は浮遊ゲートセルと直列に形成された組合せ構造である。組合せパスゲートは、セルが選択されない時に不要に導通することなく、浮遊ゲートセルを過消去させ得る制御可能なしきい値を有している。
【００４５】
以上に好ましい実施例を説明したが、特許請求の範囲によって限定される本発明の思想及び範囲から逸脱することなく、多くの変更、置換及び代替をなし得ることを理解されたい。
【図面の簡単な説明】
【００４６】
【図１】ＥＥＰＲＯＭのブロック線図である。
【図２】アレイの回路図である。
【図３】金属レベルを取り除いたアレイのセルレイアウトの概要図である。
【図４】Ｘセルレイアウト内の１組のセルの詳細図である。
【図５】ＥＥＰＲＯＭメモリセルの１つの断面図である。
【図６】図５のトランジスタの等価回路である。
【図７】セルの断面図であって、高電圧タンクを示す図である。
【図８】本発明の非対称セルを使用したＨセルレイアウトの回路図である。
【図９】Ｈセル構成のレイアウトの平面図である。
【図１０】アレイの代替実施例の回路図である。
【図１１】アレイの代替実施例のセルレイアウトの平面図である。
【図１２】ＥＥＰＲＯＭメモリセルの１つの断面斜視図である。
【図１３】ＥＥＰＲＯＭメモリセルの等価メモリの回路図である。
【図１４】メモリセルの断面図であって、高電圧タンクを示す図である。
【図１５】各セルに必要な種々の電圧レベルを供給するための電気回路のブロック線図である。
【図１６】アレイの各語線を駆動するための回路の回路図である。
【符号の説明】
【００４７】
１０  メモリセルのアレイ
１２  行デコーダ／レベルシフタ
１４  列デコーダ／レベルシフタ／センス増幅器
１６  制御／チャージポンプ回路
１８  Ｉ／Ｏインタフェース
２０  アドレスバス
２２  データバス
２４  メモリセル
２６  語線
２８  列（ビット）線
３０  Ｘセルノード
３４  拡散領域
３６  ソース／ドレイン領域
３８  浮遊ゲート構造
４０  接点
４４  浮遊ゲート
５０、５２、５６、５８  トランジスタ
６０、６２、６４、６６  リーチスルー領域
７０  サブストレート
７２、７４  ゲート酸化物層
７６  浮遊ゲート
７８  制御ゲート
８０  ソース領域
８２  ドレイン領域
８４、８６  軽くドープされた領域
８８  リーチスルー領域
９０  チャネル領域
９２  酸化物の層
９３  ドレイン
９４  浮遊ゲート
９６  ボディ抵抗
９８  トンネルダイオード
１００  制御ゲート
１０２  ソース
１０４  ｎ−ウェル
１０６  ｐ−領域
１０８  浮遊ゲート
１１０  制御ゲート
１１４  チャネル領域
１１６  ソース／ドレイン領域
１１８、１２０  接点領域
１２８、１３０  行線
１３２  列線
１３４  仮想接地線
１３６、１３８、１４０、１４２、１４６、１４８、１５０、１５２  メモリセル
１４４  ノード
１６０、１６２、１６４、１６６  トランジスタ
１６８、１７０、１７２、１７４  共通拡散領域
１７５、１７６、１７８、１８０  接点
１８４、１８８  浮遊ゲート
１８６、１９０  制御ゲート
１９２、１９４、１９６、１９８  リーチスルー領域
２２４  ＥＥＰＲＯＭトランジスタセル
２２６  語線
２２８  列線
２２９  仮想接地線
２３０、２３２、２３４、２３６  メモリセルトランジスタ
２３８  ソース拡散領域
２４０  ドレイン拡散領域
２４２  浮遊ゲート構造
２４４  トンネルダイオード部分
２４６  制御ゲート部分
２４７  トンネル酸化物層
２５０  制御ゲート
２５２  制御ゲートの重なり（延長）部分
２５４、２５６  語線
２５８、２６０  接点
２６２  ビット線
２６４  仮想接地線
２７０  ｐ−サブストレート
２７２  ｎ−タンク
２７４  ｐ−タンク
２７６  燐注入領域
２７８  酸化物層
２８０  ｎ＋領域
２８４  チャネルの側
２８８  制御ゲートの延長部分の外側の縁
２９０  パストランジスタ
２９２  浮遊ゲートトランジスタ
２９４  トンネルダイオード
３００  ｎ＋接点領域
３０２  ｐ＋接点領域
３５６、３５７、３５８  チャージポンプ
３７２  インバータ
３７４、３７６  電界効果トランジスタ
３７７、３９２  ｎチャネルトランジスタ
３７８、３７９、３８０、３９０、３９４、３９６、３９８  ｐチャネルトランジスタ
３８８  出力コンデンサ
【図１】
2006128707.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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