(57)【要約】  【課題】  電源電位が供給されていないときに回路素子の耐圧よりも高い電圧が外部からパッドに印加されても、簡単な構成で、耐圧オーバーによる回路素子の破壊やリーク電流を阻止する。  【解決手段】  この半導体集積回路は、ノードＮ２に信号を出力する出力ドライバ１０、及び／又は、ノードＮ２に入力された信号をバッファする入力バッファ２０と、第２のノードとパッドとの間にドレイン・ソース経路が接続されたトランジスタＱＮ１２と、パッドの電位が電源配線の電位よりも高いときにパッドの電位を降下させてトランジスタＱＮ１２のゲートに供給するダイオードＤ１と、パッドから電源配線へのリーク電流を阻止すると共に、パッドの電位が電源配線の電位よりも低いときに電源配線の電位を降下させてトランジスタＱＮ１２のゲートに供給するダイオードＤ２とを具備する。【選択図】  図１
2006222273.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードに入力された信号に基づいて第２のノードに信号を出力する出力ドライバ、及び／又は、前記第２のノードに入力された信号に基づいて第３のノードに信号を出力する入力バッファと、
前記第２のノードとパッドとの間にドレイン・ソース経路が接続されたＮチャネルＭＯＳトランジスタと、
前記パッドと前記ＮチャネルＭＯＳトランジスタのゲートとの間に接続され、前記パッドの電位が電源配線の電位よりも高いときに前記パッドの電位を順方向電圧分だけ降下させて前記ＮチャネルＭＯＳトランジスタのゲートに供給する第１のダイオードと、
前記電源配線と前記ＮチャネルＭＯＳトランジスタのゲートとの間に接続され、前記パッドから前記電源配線へのリーク電流を阻止すると共に、前記パッドの電位が前記電源配線の電位よりも低いときに前記電源配線の電位を順方向電圧分だけ降下させて前記ＮチャネルＭＯＳトランジスタのゲートに供給する第２のダイオードと、
を具備する半導体集積回路。
【請求項２】
前記出力ドライバが、
それぞれのゲートに入力される信号に基づいて、ドレインから前記第２のノードに信号を出力する第１組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、
論理信号とイネーブル信号とを入力し、前記イネーブル信号が活性化されたときに、前記論理信号を反転して前記第１組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのゲートに出力すると共に、前記イネーブル信号が非活性化されたときに、前記第１組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのゲートにハイレベルの信号及びローレベルの信号をそれぞれ出力する論理回路と、
を含む、請求項１記載の半導体集積回路。
【請求項３】
前記電源配線に電源電位が供給され、前記イネーブル信号が活性化されたときに、前記第１組のトランジスタの内のＰチャネルＭＯＳトランジスタのバックゲートを電源電位にチャージする第１のＰチャネルＭＯＳトランジスタをさらに具備する、請求項２記載の半導体集積回路。
【請求項４】
前記電源配線に電源電位が供給され、前記第２のノードの電位が電源電位よりも所定の値以上低いときに、前記第１組のトランジスタの内のＰチャネルＭＯＳトランジスタのバックゲートを電源電位にチャージする第２のＰチャネルＭＯＳトランジスタをさらに具備する、請求項２又は３記載の半導体集積回路。
【請求項５】
前記入力バッファが、
前記第２のノードからゲートに入力される信号に基づいて、ドレインから信号を出力する第２組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、
前記第２組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのドレインからゲートに入力される信号に基づいて、ドレインから前記第３のノードに信号を出力する第３組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、
を含む、請求項１〜４のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関し、特に、電源電位よりも高い電位を有する信号が外部から供給されて動作する半導体集積回路に関する。
【背景技術】
【０００２】
近年、各種の電子機器の高速動作や低消費電力を実現するために、これらの電子機器において使用される半導体集積回路の高集積化や低電圧化が進んでいる。しかし、全ての半導体集積回路の動作電圧を一律に低電圧化することは、デバイス固有の特性を考慮すると極めて困難である。従って、異なる電源電圧で動作する複数の半導体集積回路が互いに接続される場合が生じる。
【０００３】
そのような場合に対応するために、低い電源電圧で動作する半導体集積回路の入出力回路において、高い電源電圧で動作する半導体集積回路から高い電位を有する信号が供給されてもトランジスタが破壊されないための保護対策が施されている。
【０００４】
図２に、保護対策が施された従来の半導体集積回路における入出力回路の例を示す。図２に示すように、この入出力回路は、出力信号を生成するＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１を含む出力ドライバ３０と、入力信号をバッファするための入力バッファ４０と、出力ドライバ３０又は入力バッファ４０に含まれているＭＯＳトランジスタを保護するためのＮチャネルＭＯＳトランジスタＱＮ２とを有している。直列に接続されたトランジスタＱＰ１及びトランジスタＱＮ１は、それぞれのゲートに印加される信号を反転してドレインから出力する。出力ドライバ３０の出力信号は、トランジスタＱＮ２を介して入出力パッドに供給され、外部回路に出力される。
【０００５】
この半導体集積回路には３．３Ｖの電源電圧が供給されるが、動作の高速化及び消費電力の低減のために、ＭＯＳトランジスタのゲート絶縁膜の耐圧を４Ｖ程度に設定している。しかしながら、入出力パッドは、バスを介して外部回路に接続されるので、外部回路から５Ｖの電位を有する信号が印加されるおそれがある。そこで、ＭＯＳトランジスタの耐圧オーバーによる破壊を防ぐために、トランジスタＱＮ２が設けられている。トランジスタＱＮ２のゲートには、３．３Ｖの電源電位ＶＤＤが供給されるので、入出力パッドに印加される５Ｖの電位は、トランジスタＱＮ２によって、３．３Ｖ−ＶＴＨまで降下する。ここで、ＶＴＨは、トランジスタＱＮ２のゲート・ソース間のしきい電圧であり、通常は約０．６Ｖである。
【０００６】
図２に示す入出力回路においては、３．３Ｖの電源電圧が供給されている間は回路素子が破壊されることはないが、３．３Ｖの電源電圧の供給が停止されると、トランジスタＱＮ２のソース又はドレイン（入出力パッド側）とゲートとの間に５Ｖの電圧が印加され、トランジスタＱＮ２が破壊されてしまう。
【０００７】
関連する技術として、下記の特許文献１には、回路素子の耐圧よりも高い電圧が外部のバスから印加されても、耐圧オーバーによる回路素子の破壊を阻止することができる出力回路が開示されている。この出力回路は、高電源電位をソースとするプルアップ回路及び低電源電位をソースとするプルダウン回路から成る出力部を有し、前記出力部から出力される出力信号を第１のＮＭＯＳトランジスタを介してパッドに出力する出力回路において、前記パッドにドレイン及びゲートを接続すると共に、前記第１のＮＭＯＳトランジスタのゲートにソースを接続した第２のＮＭＯＳトランジスタを具備し、前記出力回路の高電位電源がオフされた状態で、前記パッドに電圧が印加された場合に、前記第２のＮＭＯＳトランジスタを通して前記第１のＮＭＯＳトランジスタのゲートに前記パッドに印加された電圧に応じた電圧を印加する。
【０００８】
しかしながら、特許文献１の図１に示されている出力回路においては、第１のＮＭＯＳトランジスタのゲートに印加する電圧を生成するために抵抗が用いられており、高電源電位ＶＤＤが供給されていないときにパッドに正の電圧が印加されると、第２のＮＭＯＳトランジスタ及び抵抗を介して高電源電位ＶＤＤ側にリーク電流が流れてしまう。また、特許文献１の図２に示されている出力回路においては、レベルシフト回路やインバータ回路が必要となり、回路規模が増大してしまう。
【特許文献１】特開２０００−２６０８８４号公報（第１−２頁、図１−２）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、上記の点に鑑み、本発明は、電源電位が供給されていないときに回路素子の耐圧よりも高い電圧が外部からパッドに印加されても、簡単な構成で、耐圧オーバーによる回路素子の破壊及びリーク電流を阻止することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以上の課題を解決するため、本発明に係る半導体集積回路は、第１のノードに入力された信号に基づいて第２のノードに信号を出力する出力ドライバ、及び／又は、第２のノードに入力された信号に基づいて第３のノードに信号を出力する入力バッファと、第２のノードとパッドとの間にドレイン・ソース経路が接続されたＮチャネルＭＯＳトランジスタと、パッドとＮチャネルＭＯＳトランジスタのゲートとの間に接続され、パッドの電位が電源配線の電位よりも高いときにパッドの電位を順方向電圧分だけ降下させてＮチャネルＭＯＳトランジスタのゲートに供給する第１のダイオードと、電源配線とＮチャネルＭＯＳトランジスタのゲートとの間に接続され、パッドから電源配線へのリーク電流を阻止すると共に、パッドの電位が電源配線の電位よりも低いときに電源配線の電位を順方向電圧分だけ降下させてＮチャネルＭＯＳトランジスタのゲートに供給する第２のダイオードとを具備する。
【００１１】
ここで、出力ドライバが、それぞれのゲートに入力される信号に基づいて、ドレインから第２のノードに信号を出力する第１組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、論理信号とイネーブル信号とを入力し、イネーブル信号が活性化されたときに、論理信号を反転して第１組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのゲートに出力すると共に、イネーブル信号が非活性化されたときに、第１組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのゲートにハイレベルの信号及びローレベルの信号をそれぞれ出力する論理回路とを含むようにしても良い。
【００１２】
その場合に、半導体集積回路が、電源配線に電源電位が供給され、イネーブル信号が活性化されたときに、第１組のトランジスタの内のＰチャネルＭＯＳトランジスタのバックゲートを電源電位にチャージする第１のＰチャネルＭＯＳトランジスタをさらに具備するようにしても良い。また、半導体集積回路が、電源配線に電源電位が供給され、第２のノードの電位が電源電位よりも所定の値以上低いときに、第１組のトランジスタの内のＰチャネルＭＯＳトランジスタのバックゲートを電源電位にチャージする第２のＰチャネルＭＯＳトランジスタをさらに具備するようにしても良い。
【００１３】
以上において、入力バッファが、第２のノードからゲートに入力される信号に基づいて、ドレインから信号を出力する第２組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタと、第２組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタのドレインからゲートに入力される信号に基づいて、ドレインから第３のノードに信号を出力する第３組のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタとを含むようにしても良い。
【発明の効果】
【００１４】
以上の様に構成した本発明によれば、パッドの電位が電源配線の電位よりも高いときにパッドの電位を順方向電圧分だけ降下させてＮチャネルＭＯＳトランジスタのゲートに供給する第１のダイオードと、パッドから電源配線へのリーク電流を阻止すると共に、パッドの電位が電源配線の電位よりも低いときに電源電位を順方向電圧分だけ降下させてＮチャネルＭＯＳトランジスタのゲートに供給する第２のダイオードとを設けたことにより、電源電位が供給されていないときに回路素子の耐圧よりも高い電圧が外部からパッドに印加されても、簡単な構成で耐圧オーバーによる回路素子の破壊及びリーク電流を阻止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の一実施形態に係る半導体集積回路に含まれている入出力回路の構成を示す回路図である。ここでは、出力ドライバと入力バッファとの両方を含み、１つのパッドを信号の出力及び入力のために兼用する入出力回路について説明するが、本発明は、出力ドライバのみを含む出力回路、又は、入力バッファのみを含む入力回路にも適用することができる。
【００１６】
図１に示すように、この入出力回路は、直列に接続されたＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１を含む出力ドライバ１０と、ＰチャネルＭＯＳトランジスタＱＰ２１〜ＱＰ２２及びＮチャネルＭＯＳトランジスタＱＮ２１〜ＱＮ２２を含む入力バッファ２０と、出力ドライバ１０又は入力バッファ２０に含まれているＭＯＳトランジスタを保護するためのＮチャネルＭＯＳトランジスタＱＮ１２及びダイオードＤ１及びＤ２と、ＰチャネルＭＯＳトランジスタＱＰ１１のバックゲート電圧ＶＤＳＵＢを生成するＰチャネルＭＯＳトランジスタＱＰ１２及びＱＰ１３とを有している。
【００１７】
出力ドライバ１０は、トランジスタＱＰ１１及びトランジスタＱＮ１１の他に、ＮＡＮＤ回路１１と、ＮＯＲ回路１２と、インバータ１３及び１４とを含み、電源配線に電源電位ＶＤＤが供給され、負論理のイネーブル信号Ｅバーによって活性化されたときに、ノードＮ１に入力された論理信号Ａに基づいてノードＮ２に信号を出力する。
【００１８】
ＮＡＮＤ回路１１は、論理信号Ａとインバータ１３によって反転されたイネーブル信号Ｅバーとを入力し、イネーブル信号Ｅバーがローレベルに活性化されたときに、論理信号Ａを反転してトランジスタＱＰ１１のゲートに出力する。また、ＮＯＲ回路１２は、論理信号Ａと負論理のイネーブル信号Ｅバーとを入力し、イネーブル信号Ｅバーがローレベルに活性化されたときに、論理信号Ａを反転してトランジスタＱＮ１１のゲートに出力する。トランジスタＱＮ１１及びトランジスタＱＰ１１は、ＮＡＮＤ回路１１及びＮＯＲ回路１２からそれぞれのゲートに入力される信号を反転して、ドレインから論理信号Ａを出力する。出力ドライバ１０の出力信号は、トランジスタＱＮ１２を介して入出力パッドに供給され、外部回路に出力される。
【００１９】
一方、イネーブル信号Ｅバーがハイレベルに非活性化されたときには、ＮＡＮＤ回路１１が、ハイレベルの信号をトランジスタＱＰ１１のゲートに出力し、ＮＯＲ回路１２が、ローレベルの信号をトランジスタＱＮ１１のゲートに出力する。これにより、トランジスタＱＮ１１及びトランジスタＱＰ１１は、カットオフ状態となる。
【００２０】
入力バッファ２０は、トランジスタＱＰ２１及びＮトランジスタＱＮ２１によって構成される第１のインバータと、トランジスタＱＰ２２及びＮトランジスタＱＮ２２によって構成される第２のインバータとを含んでいる。第１のインバータを構成するトランジスタＱＰ２１及びＮトランジスタＱＮ２１は、外部回路から入出力パッドに供給される信号を、トランジスタＱＮ１２を介してゲートに入力し、入力された信号に基づいてドレインから信号を出力する。また、第２のインバータを構成するトランジスタＱＰ２２及びＮトランジスタＱＮ２２は、トランジスタＱＰ２１及びＮトランジスタＱＮ２１のドレインから出力される信号をゲートに入力し、入力された信号に基づいてドレインから論理信号Ｘを出力する。トランジスタＱＰ２２及びＮトランジスタＱＮ２２から出力される論理信号Ｘは、ノードＮ３に供給される。
【００２１】
この半導体集積回路は、電源電位ＶＤＤ（本実施形態においては、３．３Ｖとする）、及び、電源電位ＶＳＳ（本実施形態においては、接地電位とする）が供給されて動作する。即ち、本実施形態に係る半導体集積回路には３．３Ｖの電源電圧が供給されるのであるが、動作の高速化及び消費電力の低減のために、ＭＯＳトランジスタのゲート絶縁膜の耐圧を４Ｖ程度に設定している。
【００２２】
しかしながら、入出力パッドは、バスを介して外部回路に接続されるので、外部回路から５Ｖの電位が印加されるおそれがある。そこで、ＭＯＳトランジスタの耐圧オーバーによる破壊を防ぐために、ノードＮ２と入出力パッドとの間にドレイン・ソース経路が接続されたトランジスタＱＮ１２が設けられている。
【００２３】
さらに、本実施形態においては、３．３Ｖの電源電圧が供給されず電源電位ＶＤＤの配線の電位が０Ｖまで低下してもトランジスタＱＮ１２が破壊されないように、また、リーク電流が流れないように、ダイオードＤ１及びＤ２が設けられている。ダイオードＤ１は、入出力パッドとトランジスタＱＮ１２のゲートとの間に接続され、電源配線の電位よりも高い電位が入出力パッドに印加されたときに、入出力パッドの電位をダイオードの順方向電圧ＶＦ分だけ降下させてトランジスタＱＮ１２のゲートに供給する。
【００２４】
例えば、電源配線の電位が０Ｖで、入出力パッドに５Ｖの電位が印加されたときに、ダイオードＤ１は、５Ｖの電位をダイオードの順方向電圧ＶＦ分だけ降下させる。これにより、トランジスタＱＮ１２のゲート電位は、５Ｖ−ＶＦまで降下する。従って、トランジスタＱＮ１２のゲート・ソース間のしきい電圧をＶＴＨとすると、入出力パッドに印加された５Ｖの電位は、ノードＮ２において、５Ｖ−ＶＦ−ＶＴＨまで降下する。
【００２５】
ここで、ダイオードの順方向電圧ＶＦが０．７Ｖであり、トランジスタＱＮ１２のゲート・ソース間のしきい電圧が０．６Ｖであるとすると、ノードＮ２の電位は３．７Ｖとなって、ＭＯＳトランジスタのゲート絶縁膜の耐圧である４Ｖより小さくなるので、トランジスタＱＰ１１及びＱＮ１１等が破壊されることはない。また、トランジスタＱＮ１２のゲートは、逆方向のダイオードＤ２を介して電源配線に接続されているので、電源配線の電位が０Ｖまで低下しても、入出力パッドから電源配線にリーク電流が流れることはない。
【００２６】
一方、３．３Ｖの電源電圧が供給されて電源配線の電位が３．３Ｖとなっている場合には、外部回路から入出力パッドに正の電位が供給されなくても、ダイオードＤ２が、電源電位ＶＤＤを順方向電圧ＶＦ分だけ降下させてトランジスタＱＮ１２のゲートに供給する。これにより、トランジスタＱＮ１２のゲート電位は、３．３Ｖ−ＶＦとなり、トランジスタＱＮ１２のソース又はドレイン、即ち、入出力パッドの電位は、３．３Ｖ−ＶＦ−ＶＴＨとなる。ここで、ダイオードの順方向電圧ＶＦが０．７Ｖであり、トランジスタＱＮ１２のゲート・ソース間のしきい電圧が０．６Ｖであるとすると、出力ドライバの出力信号がハイレベルであるときに、入出力パッドの電位は２．０Ｖとなって、３．３Ｖ系回路におけるハイレベルを維持できる。
【００２７】
また、トランジスタＱＰ１１のバックゲートを電源電位ＶＤＤの配線に直接接続すると、外部回路から入出力パッドに正の電位が印加されることによりノードＮ２における電位が高くなった場合に、ノードＮ２に接続されたトランジスタＱＰ１１のドレイン（Ｐ型不純物拡散領域）からバックゲート（Ｎウエル）を介して電源電位ＶＤＤの配線にリーク電流が流れ込むおそれがある。これを防止するために、トランジスタＱＰ１１のバックゲートと電源電位ＶＤＤの配線との間に、トランジスタＱＰ１２及びＱＰ１３が設けられている。
【００２８】
出力ドライバを動作させる出力モードにおいては、電源配線に電源電位ＶＤＤが供給されると共に、負論理のイネーブル信号Ｅバーがローレベルに活性化される。これにより、トランジスタＱＰ１２がオン状態となって、トランジスタＱＰ１１のバックゲートを電源電位ＶＤＤにチャージする。
【００２９】
入力バッファを動作させる入力モードにおいては、電源配線に電源電位ＶＤＤが供給されると共に、負論理のイネーブル信号Ｅバーがハイレベルに非活性化される。これにより、トランジスタＱＰ１２はオフ状態となるが、ノードＮ２の電位が電源電位ＶＤＤよりも所定の値（トランジスタＱＰ１３のゲート・ソース間のしきい電圧の絶対値）以上低ければ、トランジスタＱＰ１３がオン状態となり、トランジスタＱＰ１１のバックゲートを電源電位ＶＤＤにチャージする。一方、ノードＮ２の電位がそれよりも高くなると、トランジスタＱＰ１３はオフ状態となる。
【００３０】
また、電源配線に電源電位ＶＤＤが供給されないと、トランジスタＱＰ１２及びＱＰ１３はオフ状態となる。トランジスタＱＰ１２及びＱＰ１３の両方がオフ状態になると、トランジスタＱＰ１１のバックゲートは、電源電位ＶＤＤの配線から電気的に分離されてフローティングされる。これにより、ノードＮ２における電位が高くなった場合に、ノードＮ２に接続されたトランジスタＱＰ１１のドレイン（Ｐ型不純物拡散領域）からバックゲート（Ｎウエル）を介して電源電位ＶＤＤの配線にリーク電流が流れ込むのを防止している。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る半導体集積回路の入出力回路の構成を示す回路図。
【図２】保護対策が施された従来の入出力回路の例を示す回路図。
【符号の説明】
【００３２】
１０  出力ドライバ、  ２０  入力バッファ、  １１  ＮＡＮＤ回路、  １２  ＮＯＲ回路、  １３、１４  インバータ、  ＱＰ１１〜ＱＰ２２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１１〜ＱＮ２２  ＮチャネルＭＯＳトランジスタ、  Ｄ１、Ｄ２  ダイオード
【図１】
2006222273.tif 000003
【図２】
2006222273.tif 000004