(57)【要約】【課題】  実機で発生し得る非同期信号が論理回路に到達するまでのそれぞれの経路に遅延差があることに起因する誤動作を効率良く検出する。【解決手段】  固有の同期信号に同期して動作する論理回路９０２に対して、同期信号と独立した非同期信号が入力される場合の論理回路の動作を検証する際に、非同期信号選択機構９０１で、非同期信号もしくはその非同期信号を同期化した同期信号の何れかを選択し、選択した信号を論理回路９０２に入力することで検証を行う。【選択図】      図９
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【特許請求の範囲】
【請求項１】
固有の同期信号に同期して動作する論理回路に対して、前記同期信号と独立した非同期信号が入力される場合の前記論理回路の動作を検証する非同期信号検証方法であって、
前記非同期信号もしくは前記非同期信号を同期化した同期信号の何れかを選択し、
前記選択した信号を前記論理回路に入力することで検証を行うことを特徴とする非同期信号検証方法。
【請求項２】
前記非同期信号が複数の異なる論理回路に入力されている場合には、前記論理回路の非同期信号が経由する経路を分割し、前記非同期信号もしくは前記非同期信号を同期化した同期信号の何れかを選択し、前記選択した信号を各論理回路に入力することで検証を行うことを特徴とする請求項１記載の非同期信号検証方法。
【請求項３】
前記論理回路の非同期信号が経由する経路に分岐があった場合には、当該分岐する経路を分割し、前記分岐前の経路に含まれる論理回路全てを分岐した数だけ複製し、前記分割した経路に前記複製した論理回路をそれぞれ接続し、前記非同期信号もしくは前記非同期信号を同期化した同期信号の何れかを選択し、前記選択した信号を前記複製した論理回路に入力することで検証を行うことを特徴とする請求項１或いは請求項２記載の非同期信号検証方法。
【請求項４】
前記論理回路はハードウェア記述言語で記述されており、前記非同期信号が入力される論理回路の入力を前記非同期信号もしくは前記非同期信号を同期化した同期信号の何れかを選択し、前記選択した信号を前記論理回路に入力させる方法をハードウェア記述言語で記述し、前記論理回路のハードウェア記述に埋め込むことを特徴とする請求項１乃至請求項３の何れか一項記載の非同期信号検証方法。
【請求項５】
前記非同期信号を同期化した同期信号は、前記論理回路に入力される同期信号の等倍又は逓倍の周波数の信号であることを特徴とする請求項１乃至請求項４の何れか一項記載の非同期信号検証方法。
【請求項６】
請求項１乃至請求項５の何れか一項記載の非同期信号検証方法を用いて検証を行う検証装置。
【請求項７】
請求項１乃至請求項５の何れか一項記載の非同期信号検証方法の各手順をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路の動作を検証する技術に関するものである。
【背景技術】
【０００２】
一般に、システムＬＳＩ等の論理回路における非同期信号に関する誤動作の原因の一つに挙げられるものとして、非同期信号が入力される順序回路部において非同期信号が変化したサイクルでのデータの取り込みエラーに起因するものがある。この誤動作を回避するためには、非同期信号の変化タイミングを保証し、保証したタイミングであれば、非同期信号が変化したサイクルで変化したデータを確実に取り込める回路構成にするか、もしくは、該当する順序回路で非同期信号の取り込みエラーが生じても論理回路全体では誤動作を起こさせないような回路構成にする必要がある。
【０００３】
前者の検証は、非同期信号が変化するタイミングが保証されているので、ゲートレベルのネットリストに対して実際のＬＳＩチップの物理配置から予想される各ノードの遅延値を考慮した動的詳細遅延シミュレーションを行い、保証されたタイミングにおいて正しく動作するかどうかの検証を実施すれば良い。
【０００４】
また後者の場合も同様に、最終的には詳細遅延シミュレーションによるタイミング検証は必要であるが、非同期信号の変化するタイミングが保証されていないので、非同期信号の変化タイミングを可能な限り変化させて実行する必要がある。
【０００５】
非同期回路の検証方法は、例えば、特許文献１や２に記載されている。
【０００６】
このように、非同期信号の変化タイミングを変化させて検証するための方法としては、ゲートレベルの上位にあたるＲＴＬ（Register Transfer Level）の段階から実施されており、例えば非同期信号とその非同期信号を取り込む順序回路のクロックのタイミングを強制的に変化させて非同期信号が変化したサイクルで順序回路においてそのデータの取り込みエラーを発生させる機構を設け、動的シミュレーションを実行し、該当するサイクルでデータの取り込みエラーが発生した場合でも論理回路全体では誤動作しないかどうか、或いは回路変更が必要かどうかの確認を行うという方法がある。具体的には、順序回路に入力される非同期信号に着目し、それに対して強制的に任意の値の遅延を挿入することにより、擬似的に誤動作を誘発させる機構を設け、動的シミュレーションを行っている。
【０００７】
ここで、図１〜図５を用いて順序回路に入力される非同期信号に対して強制的に任意の値の遅延を挿入することにより、擬似的に誤動作を誘発させる機構について説明する。
【０００８】
図１は、非同期信号が入力される順序回路の一例を示す図である。図１に示すように、順序回路FF1のデータ入力端子Dinには非同期信号ASYN1が入力され、クロック入力端子clkにはクロックCLKが入力され、出力端子QからQ1が出力されている。
【０００９】
図２は、図１に示す順序回路のタイミングチャートの一例を示す図である。図２に示すように、図１のASYN1の経路に強制的に遅延を挿入することで該当するサイクルでの取り込みができないような状況をつくり、動的シミュレーションで検証を行う。図２に示す（Ａ）は遅延を挿入しない場合で、同（Ｂ）、（Ｃ）はdel1、del2（del1＜del2）という値の遅延を挿入した場合で、（Ｂ）では、c4サイクルでデータの取り込みエラーが発生し、（Ｃ）では、c4サイクル及びc7サイクルでデータの取り込みエラーが発生している。
【００１０】
また、図３に示すように、非同期信号が入力される順序回路毎に異なる値の遅延を挿入する機構を設けることで同一の非同期信号が変化したサイクルでの取り込みエラーを発生させる機構、或いは図４に示すように、変化タイミングが論理上は同一である複数の非同期信号が入力される順序回路の非同期信号が変化したサイクルでの取り込みエラーを発生させる機構を設け、動的シミュレーションで検証を行っても良い。
【００１１】
ここで、図３は、非同期信号ASYN1が順序回路FF1、FF2に入力されている場合を示す図である。また、図４は論理上同一のタイミングで変化する非同期信号ASN1、ASYN2がそれぞれ順序回路FF1、FF2へ入力されている場合を示す図である。図３中のASYN1A、ASYN1BはそれぞれASYN１に任意の遅延が挿入されたもので順序回路FF1、FF2のデータへ入力される信号である。
【００１２】
図５は、図３に示す順序回路のタイミングチャートの一例を示す図である。図３に示すASYN1から順序回路FF1のデータ入力の経路（ASYN1からASYN1A）とASYN1から順序回路FF2のデータ入力の経路（ASYN1からASYN1B）に異なる値の遅延、delA、delBを挿入することで、図５に示す丸印のようにサイクルc7,c8でQ1とQ2の信号への取り込みサイクルを変えることを実現し、Q2のデータ取り込みのサイクルずれを実現している。
【特許文献１】特開2001-229211号公報
【特許文献２】特開2003-233638号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来の非同期信号の変化タイミングを変化させて検証する方法では、次のような問題点があった。非同期信号が入力される順序回路への入力信号にのみ着目し、その信号に対して遅延を挿入していたため、任意の信号が入力されている組み合わせ回路が非同期信号と順序回路の間にあるような回路の場合、実機で起こり得る現象を実現できていなかった。
【００１４】
図６に問題となる具体的な回路構成例を示す。ここで、図６に示すASYN1は非同期信号、SYN1は同期信号で、それらの信号を入力信号としたインバータinv1、AND回路and1、OR回路or1から構成される組み合わせ回路の出力信号が順序回路FF1へ入力されている回路である。また、pAは非同期信号AYSN1から順序回路FF1へ入力される経路がOR回路or1のみを経由する経路、pBは非同期信号ASYN1から順序回路FF1へ入力される経路がインバータinv1、AND回路and1及びOR回路or1を経由する経路を示し、m1、m2、m3はそれぞれの中間ノードである。
【００１５】
図６に示す回路において、図７に示すタイミングチャートの動作をした場合を考える。この場合、非同期信号ASYN1がサイクルc3でHighからLowへ変化しても、同期信号SYN1がHighのままであるので順序回路FF1の出力Q1は変化せずHighのままとなる。しかしながら、実機ではそれぞれの経路の遅延値は異なるので入力信号が図７に示すタイミングチャートと同じでも出力信号Q１の動作は異なる場合があり得る。
【００１６】
図８は、図６に示す回路に対して実機で発生し得るタイミングチャートの一例を示す図である。図８において、delpAは経路pAの遅延値、delpBは経路pBの遅延値とする（delpA＜delpB）。この例では、図８に示すように、pBの経路のみサイクルc3を越えてしまい、サイクルc4で順序回路の取り込みエラーが発生してしまう。
【００１７】
しかしながら、従来例では、順序回路に入力される非同期信号、即ち、この場合、変化しない中間ノードm3に遅延を挿入する方式のため、上述した実機の振る舞いを実現できないでいた。もちろん、この場合においても他の回路部で順序回路が誤動作しても集積回路全体としては誤動作しないような仕組みを設けていれば問題ないが、何れにしても実機で発生し得る振る舞いをシミュレーションで実施し、動作確認をする必要はある。
【００１８】
本発明は、上述した課題に鑑みてなされたものであり、実機で発生し得る非同期信号が論理回路に到達するまでのそれぞれの経路に遅延差があることに起因する誤動作を効率良く検出することを目的とする。
【課題を解決するための手段】
【００１９】
本発明は、固有の同期信号に同期して動作する論理回路に対して、前記同期信号と独立した非同期信号が入力される場合の前記論理回路の動作を検証する非同期信号検証方法であって、前記非同期信号もしくは前記非同期信号を同期化した同期信号の何れかを選択し、前記選択した信号を前記論理回路に入力することで検証を行うことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、実機で発生し得る非同期信号が論理回路に到達するまでのそれぞれの経路に遅延差があることに起因する誤動作を効率良く検出することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら発明を実施するための最良の形態について詳細に説明する。
【００２２】
図９は、本実施形態における非同期信号検証方法を説明するための概略図である。図９において、９０１は非同期信号選択機構であり、非同期信号もしくは非同期信号を同期化した信号の何れかを選択する。９０２は検証対象の論理回路である。
【００２３】
非同期信号選択機構９０１において、９１１は同期化機構であり、非同期信号もしくは非同期信号を同期化する。９１２は選択機構であり、非同期信号及び非同期信号を同期化した信号を入力し、どちらか一方を選択して検証対象の論理回路９０２へ出力する。
【００２４】
尚、この選択機構９１２における選択基準は、検証する論理回路の実際の構成によって異なるもので、その詳細は図１５及び図１６を用いて更に後述する。
【００２５】
次に、図１０，図１１を用いて上述の非同期信号選択機構９０１を検証対象の論理回路９０２のハードウェア記述言語に埋め込む方法について説明する。
【００２６】
図１０は、論理回路のハードウェア記述に非同期信号選択機構を埋め込むためのフローを示す図である。ここでは、論理回路のハードウェア記述はＲＴＬ（Register Transfer Level）で記述されているものとする。
【００２７】
図１０に示すように、検証対象の論理回路のオリジナルのハードウェア記述１００１と非同期信号及びクロックが定義されているリスト１００２とを入力し、ハードウェア記述変換手順１００３によりオリジナルのハードウェア記述に対して上述した非同期信号選択機構９０１が埋め込まれた変換後のハードウェア記述１００４を作成する。
【００２８】
具体的には、ハードウェア記述変換手順１００３は、図１１に詳細に示す非同期信号とクロック定義リスト１００２に記載されている情報に基づいてオリジナルのハードウェア記述１００１に対して、ハードウェア記述のどの個所に非同期信号が記述されているのかを検索する。また、それらの経路が最終的に入力される順序回路と順序回路で使用されるクロックを検索し、また経路が最終的に入力される順序回路に到達するまでの非同期信号が経由する経路において、分岐する経路があった場合は、その分岐の数だけ非同期信号が入力されてから分岐するまでの前段の論理回路の全てを複製する。
【００２９】
次に、非同期信号が入力されている数だけ上述した非同期信号選択機構９０１を非同期信号と非同期信号が入力されている論理回路の間にそれぞれ挿入する。また、非同期信号選択機構９０１内の同期化機構９１１にて同期化するための信号は、検索された順序回路で使用されるクロックとクロック定義リスト１００２に記載されている対応関係から選択する。図１１に示すリストの例では、クロック定義リストの左辺に示すCLK1、CLK2が論理回路中に存在するクロックで、右辺に示すCLKa、CLKｂが同期化機構９１１にて使用する非同期信号を同期化するための信号で、論理回路中に存在するクロックの等倍又は逓倍の周波数で変化するクロックとする。
【００３０】
次に、図１２乃至図１４を用いて検証対象の論理回路のオリジナルのハードウェア記述と非同期信号及びクロック定義リストとに基づいて変換後のハードウェア記述を作成する具体的な手順について説明する。尚、本実施形態では、検証対象の論理回路がVerilg-HDL（Hardware Description Language）のＲＴＬで記述されている場合を例に説明するが、本発明はこれだけに限るものではない。
【００３１】
図１２は、検証対象の論理回路のハードウェア記述の一例を示す図である。また図１３は、図１２に示すハードウェア記述に対応する非同期信号及びクロック定義リストの一例を示す図である。ここで、図１２に示すCLKはこの順序回路（１行目、７行目、１１行目のalways文）に入力されるクロック、Q1、Q2、Q3はこの順序回路の出力、ASYN1、ASYN2は非同期入力信号、SYN1、SYN2、SYN3は任意の同期入力信号、ASYN1_Q1は組み合わせ回路の出力である。
【００３２】
図１２に示す例では、ハードウェア記述は非同期信号ASYN1が４つの論理回路（２行目、３行目、４行目、６行目）に入力され、非同期信号ASYN2が１つの論理回路（２行目）に入力され、また非同期信号ASYN1が経由する経路が６行目の論理回路で分岐して２つの論理回路（８行目、１２行目）に入力されている。
【００３３】
図１４は、本実施形態における変換後のハードウェア記述の一例を示す図である。尚、この例は、図１０に示す埋め込みフローを用いて図１２に示すハードウェア記述を変換したハードウェア記述の一例で、図中の斜体で記載されている部分が図１２のハードウェア記述に対して追加変更された個所である。
【００３４】
図１４に示すように、変換されたハードウェア記述は、非同期信号ASYN1、ASYN2を同期化するためにクロックCLKでラッチする順序回路（３行目、４行目のalways文）と、この順序回路の出力としてレジスタ宣言したASYN1_reg、ASYN2_regが追加され（１行目、２行目）、また非同期信号ASYN1と非同期信号ASYN1を同期化した信号ASYN1_regの何れか一方を選択するための５つのセレクタ（１０行目から１４行目のassign文）と、それらを選択するためにワイヤ宣言した信号sel1_1、sel1_2、sel1_3、sel1_4、sel_4_2（８行目）、各セレクタの出力としてワイヤ宣言した信号ASYN1_1、ASYN1_2、ASYN1_3、ASYN1_4、ASYN1_4_2（６行目）、また非同期信号ASYN2と非同期信号ASYN2を同期化した信号ASYN2_regの何れか一方を選択するための１つのセレクタ（１５行目のassign文）と、それを選択するためにワイヤ宣言した信号sel2_1（１５行目）、このセレクタの出力としてワイヤ宣言した信号ASYN2_1（７行目）が追加されている。また、ASYN1を経由する経路の分岐前の論理回路（２１行目）の複製（２２行目）と、その出力信号としてワイヤ宣言した信号ASYN1_Q1_2（５行目）が追加され、分岐先の論理回路の一方（２８行目）の入力がASYNC1_Q1からASYN1_Q1_2に置き換わり、更に、もともとの非同期信号ASYN1、ASYN2が記述されていた個所（１７行目、１８行目、１９行目、２１行目、２２行目）は各信号ASYN1_1、ASYN1_2、ASYN1_3、ASYN1_4、ASYN1_4_2、ASYN2_1にそれぞれ置き換わるよう構成されている。
【００３５】
ここで、図１４に示す変換後の論理回路を動的シミュレーションで検証を行う場合は、例えばこの論理回路の論理的な動作を検証するテストパターンを実行中に、テストベンチからセレクト信号sel1_1、sel1_2、sel1_3、sel1_4、sel1_4_2、sel2_1を独立に制御し、非同期信号ASYN1、ASYN2が経由する経路それぞれに対してサイクルずれを発生させることで非同期信号の順序回路の取り込みエラーに起因する誤動作が発生しないかどうかを検証すれば良い。
【００３６】
尚、この検証には、汎用コンピュータを用いて動的シミュレーションを行っても良く、専用のシミュレーションツールによって行うことも可能である。
【００３７】
次に、図１５を用いて本例を図６に示す回路に適用した場合の変換後の論理回路の構成及び動作について説明する。
【００３８】
図１５は、本実施形態における変換後の論理回路の構成の一例を示す図である。図１５に示すように、非同期信号ASYN１が入力される順序回路FF_ASYN1と、ASYN1と順序回路FF_ASYN1の出力信号ASYN1_regが入力される２つのセレクタS1、S2と、各セレクタのセレクト信号sel_1_1、sel1_2が追加され、それらの出力ASYN1_1、ASYN1_2がOR回路or1又はインバータinv1に入力された回路となる。
【００３９】
図１５に示す論理回路において、図８のような実機で起こりうるタイミングを実現するためには、図１６のタイミングチャートに示すように、サイクルc3でセレクト信号sel1_1をLow、sel1_2をHighにすることで実現できる。
【００４０】
尚、ここで注目すべきことは、セレクト信号を変化させる値を注意する必要があるのは非同期信号が変化するサイクルのみで他のサイクルではどちらの値でも良いことである。これは、非同期信号が変化しないサイクルにおいて新たに追加した非同期信号を取り込む順序回路の出力信号とそのサイクルにおける非同期信号とは同じ値であるため、セレクタの値は関係なくなる。つまり、非同期信号が変化するサイクルにおいてのみセレクト信号の値が意味を持つ。そして、非同期信号の順序回路の取り込みエラーを発生させるための制御方法に遅延の概念がないことである。
【００４１】
このような構成にすることで、順序回路の取り込みエラーを実現するための制御を容易にすると共に、同期回路を前提とした機能検証に有効な静的機能検証手法においても順序回路の非同期信号の取り込みエラーに起因する誤動作をプロパティによってチェックすることが可能となる。
【００４２】
即ち、非同期信号をあたかも同期信号のように扱い、セレクタのセレクト信号の値によらず回路が動作することを検証すればよいので、非同期信号を同期化するための同期信号を定義してから変換前のオリジナルのソースファイルに対して用意したプロパティを変換後のハードウェア記述に対して実行するだけで、非同期信号の順序回路の取り込みエラーに起因する誤動作を網羅的に検証することができる。
【００４３】
次に、図１７を用いてゲートレベルで記述された場合の論理回路のハードウェア記述に非同期信号選択機構を埋め込む場合のフローについて説明する。
【００４４】
図１７は、ゲートレベルで記述された場合のフローを示す図である。図１７に示すように、ゲートレベルで記述された検証対象の論理回路のオリジナルのハードウェア記述１７０１と、非同期信号及びクロックが定義されているリスト１７０２と、論理回路のハードウェア記述１７０１内で使用されるマクロセルとそれらの入出力が記載されているマクロセルリスト１７０３とを入力し、ハードウェア記述変換手順１７０４によりオリジナルのハードウェア記述に対して非同期信号選択機構が埋め込まれた変換後のハードウェア記述１７０５を作成する。
【００４５】
具体的には、ハードウェア記述変換手順１７０４は、図１１に詳細に示す非同期信号とクロック定義リスト１７０２に記載されている情報に基づいてオリジナルのハードウェア記述１７０１に対して、ハードウェア記述のどの個所に非同期信号が記述されているのかを検索する。また、マクロセルリスト１７０３を参照して非同期信号の経路をトレースし、非同期信号の成分が最終的に入力される順序回路とその順序回路で使用されるクロックを検索する。また、経路が最終的に入力される順序回路に到達するまでの非同期信号が経由する経路において、分岐する経路があった場合は、その分岐の数だけ非同期信号が入力されてから分岐するまでの前段の論理回路の全てを複製する。
【００４６】
次に、非同期信号が入力されている論理回路の数の分だけ図９に示した非同期信号選択機構９０１を非同期信号と論理回路の間にそれぞれ挿入する。また、非同期信号選択機構９０１内の同期化機構９１１にて同期化するための同期信号は、検索された順序回路で使用されるクロックとクロック定義リスト１７０２に記載されている対応関係から選択する。ここで、検証の方法は上述したＲＴＬの場合と同様に実施すれば良い。
【００４７】
尚、本実施形態では、非同期信号における全ての経路の遅延差が、非同期信号が最終的に入力される順序回路のクロックの等倍又は逓倍の周波数である非同期信号を同期化する信号１サイクル分に収まっていれば動作が保証されることを検証していることになるため、最終的に検証する必要があるゲートレベルのネットリストに対し、実際のＬＳＩチップの物理配置から予想される各ノードの遅延値を考慮したタイミング検証を行うにあたり、動的詳細遅延シミュレーションを実施する必要がなく、非同期信号の変化タイミングを、非同期信号を同期化する同期信号に同期しているように定義することにより、同期信号のタイミング検証に有効な静的タイミング検証手法を適応することが可能となる。そのため、非同期信号に関わるタイミング的な検証においても、網羅的に行うことが可能となり、検証の精度の向上及び検証時間を短縮するという効果がある。
【００４８】
以上説明したように、本実施形態によれば、ＲＴＬ又はゲートレベルの段階で、実機で発生し得る非同期信号が順序回路に到達するまでのそれぞれの経路に遅延差があることに起因する誤動作を効率良く検出することが可能となる。
【００４９】
尚、本発明は複数の機器（例えば、ホストコンピュータ，インターフェース機器，リーダ，プリンタなど）から構成されるシステムに適用しても、１つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用しても良い。
【００５０】
また、本発明の目的は前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記録媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（ＣＰＵ若しくはＭＰＵ）が記録媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。
【００５１】
この場合、記録媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記録媒体は本発明を構成することになる。
【００５２】
このプログラムコードを供給するための記録媒体としては、例えばフロッピー（登録商標）ディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【００５３】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００５４】
更に、記録媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【図面の簡単な説明】
【００５５】
【図１】非同期信号が入力される順序回路の一例を示す図である。
【図２】図１に示す順序回路のタイミングチャートの一例を示す図である。
【図３】非同期信号ASYN1が順序回路FF1、FF2に入力されている場合を示す図である。
【図４】論理上同一のタイミングで変化する非同期信号ASN1、ASYN2がそれぞれ順序回路FF1、FF2へ入力されている場合を示す図である。
【図５】図３に示す順序回路のタイミングチャートの一例を示す図である。
【図６】問題となる具体的な回路構成例を示す図である。
【図７】図６に示す回路のタイミングチャートを示す図である。
【図８】図６に示す回路に対して実機で発生し得るタイミングチャートの一例を示す図である。
【図９】本実施形態における非同期信号検証方法を説明するための概略図である。
【図１０】論理回路のハードウェア記述に非同期信号選択機構を埋め込むためのフローを示す図である。
【図１１】非同期信号とクロック定義リスト１１０２の詳細を示す図である。
【図１２】検証対象の論理回路のハードウェア記述の一例を示す図である。
【図１３】図１２に示すハードウェア記述に対応する非同期信号及びクロック定義リストの一例を示す図である。
【図１４】本実施形態における変換後のハードウェア記述の一例を示す図である。
【図１５】本実施形態における変換後の論理回路の構成の一例を示す図である
【図１６】図１５に示す論理回路のタイミングチャートを示す図である。
【図１７】ゲートレベルで記述された場合のフローを示す図である。
【符号の説明】
【００５６】
９０１  非同期信号選択機構
９０２  論理回路
９１１  同期化機構
９１２  選択機構
１００１  オリジナルのハードウェア記述（ＲＴＬ）
１００２  非同期信号とクロック定義リスト
１００３  ハードウェア記述変換手順
１００４  変換後のハードウェア記述
１７０１  オリジナルのハードウェア記述（ゲートレベル）
１７０２  非同期信号とクロック定義リスト
１７０３  マクロセルリスト
１７０４  ハードウェア記述変換手順
１７０５  変換後のハードウェア記述
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2006139722.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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