(57)【要約】【課題】  トランジスタの電気的特性に異常がある場合に、その不良解析に要する時間を短縮することができるようにしたトランジスタの製造プロセス評価方法及び、トランジスタの製造プロセス評価素子を提供する。【解決手段】  ウエーハＷに形成されたＩＣチップ１００に含まれる代表的なＭＯＳトランジスタ１の製造プロセスを評価するための評価素子１０であって、ＭＯＳトランジスタ１と同一の製造プロセスによってウエーハＷに形成された通常のＭＯＳトランジスタ１０ａと、この製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって当該ウエーハＷに形成されたネイティブトランジスタ１０ｂと、を備えたものである。通常のＭＯＳトランジスタ１０ａの閾値等に異常があった場合に、その値とネイティブトランジスタ１０ｂの閾値等とを比較することで、その原因がチャネルドープ工程に有るか否かを容易に判断することができる。【選択図】  図１
2006013291.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成される集積回路に含まれるトランジスタの製造プロセスを評価する方法であって、
前記製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって前記基板にネイティブトランジスタを形成する形成工程と、
前記ネイティブトランジスタを利用して前記製造プロセスを評価する評価工程と、を含むことを特徴とするトランジスタの製造プロセス評価方法。
【請求項２】
前記評価工程は、
前記トランジスタの電気的特性と、前記ネイティブトランジスタの電気的特性とを比較する比較工程、を含むことを特徴とする請求項１に記載のトランジスタの製造プロセス評価方法。
【請求項３】
前記評価工程は、
前記トランジスタをプローブ検査して当該トランジスタの電気的特性を検査する第１検査工程と、
前記第１検査工程で得られた前記トランジスタの前記電気的特性が正常か否かを判断する判断工程と、
前記判断工程で前記トランジスタの前記電気的特性が正常でないと判断された場合には、前記ネイティブトランジスタをプローブ検査して当該ネイティブトランジスタの電気的特性を検査する第２検査工程と、
前記第１検査工程で得られた前記トランジスタの前記電気的特性と、前記第２検査工程で得られた前記ネイティブトランジスタの前記電気的特性とを比較する比較工程と、を含むことを特徴とする請求項１に記載のトランジスタの製造プロセス評価方法。
【請求項４】
前記形成工程では、前記トランジスタと同一の前記製造プロセスによって前記基板に評価用トランジスタを形成し、
前記評価工程では、前記評価用トランジスタを前記集積回路に含まれる前記トランジスタの代替として用いることを特徴とする請求項１から請求項３の何れか一に記載のトランジスタの製造プロセス評価方法。
【請求項５】
前記形成工程では、
前記評価用トランジスタと前記ネイティブトランジスタとを、前記基板の前記集積回路を形成する領域以外の領域にそれぞれ形成することを特徴とする請求項４に記載のトランジスタの製造プロセス評価方法。
【請求項６】
前記形成工程では、
前記評価用トランジスタと前記ネイティブトランジスタとを隣接させて形成することを特徴とする請求項４又は請求項５に記載のトランジスタの製造プロセス評価方法。
【請求項７】
前記チャネルドープ工程以外に前記製造プロセスが異なる複数種類のトランジスタが前記集積回路に含まれる場合には、
前記形成工程では、前記複数種類の製造プロセスからチャネルドープ工程だけを除いた複数種類の不完全製造プロセスによって、前記基板に複数種類のネイティブトランジスタをそれぞれ形成することを特徴とする請求項１から請求項６の何れか一項に記載のトランジスタの製造プロセス評価方法。
【請求項８】
基板に形成された集積回路に含まれるトランジスタの製造プロセスを評価するための素子であって、
前記トランジスタと同一の前記製造プロセスによって前記基板に形成された評価用トランジスタと、
前記製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって当該基板に形成されたネイティブトランジスタと、を備えたことを特徴とするトランジスタの製造プロセス評価素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタの製造プロセス評価方法及び、トランジスタの製造プロセス評価素子に関し、特に、ＴＥＧの組合せ及び、このＴＥＧの組合せを用いてＭＯＳトランジスタの製造プロセスを解析、評価する方法に関するものである。
【背景技術】
【０００２】
製品となるＩＣチップが多数個形成されたウエーハのスクライブライン上には、通常、ＩＣチップの素子レベルやＩＣレベルでの基本的な構造、電気的特性等を代替評価するためのＴＥＧ（ｔｅｓｔ  ｅｌｅｍｅｎｔ  ｇｒｏｕｐ）が設けられている（例えば、特許文献１，２参照。）。ＴＥＧは、その評価の対象や目的に応じて、様々な種類と大きさの素子群からなる。
【０００３】
例えば、ＩＣチップ内に形成される代表的なＭＯＳトランジスタの閾値電圧や、オン電流等を評価したい場合には、このＭＯＳトランジスタと全く同一の製造プロセスによって、同じ大きさに形成される評価用のＭＯＳトランジスタを、ＴＥＧの一素子としてスクライブライン上に配置する。半導体装置をプローブ検査する工程（以下、「プローブ工程」という。）では、このスクライブライン上に形成された評価用のＭＯＳトランジスタの各パッド電極にプローブ針を当てて、プローブ検査する。これにより、ＩＣチップ内の代表的なＭＯＳトランジスタの閾値電圧等を間接的に評価する。
【特許文献１】特開２０００−２２３５３８号公報
【特許文献２】特開２００３−２８２６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、この評価用ＭＯＳトランジスタの電気的特性に異常が発見された場合には、その原因を突き止めることは容易でなく、その検証に多くの時間がかかるという問題があった。
例えば、ＭＯＳトランジスタの代表的な電気的特性である閾値電圧は、通常、チャネル部分にイオン注入される不純物の種類、その分布及びその濃度により調整される。しかしながら、閾値電圧自体は、チャネル部分の不純物だけでなく、ゲート絶縁膜、ソース及びドレイン拡散層、ウェル拡散層の不純物分布、ゲート電極の寸法及びその形状など、チャネル部分以外の多くのパラメータによっても変動してしまう。それゆえ、評価用ＭＯＳトランジスタの閾値電圧に異常があった場合には、第一に疑うべきチャネル部分への不純物注入に問題があったのか、それとも他のパラメータ起因なのか、その点の見極めが困難であった。
【０００５】
本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、トランジスタの電気的特性に異常がある場合に、その不良解析に要する時間を短縮することができるようにしたトランジスタの製造プロセス評価方法及び、トランジスタの製造プロセス評価素子の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〕  上記目的を達成するために、発明１のトランジスタの製造プロセス評価方法は、基板に形成される集積回路に含まれるトランジスタの製造プロセスを評価する方法であって、前記製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって前記基板にネイティブトランジスタを形成する形成工程と、前記ネイティブトランジスタを利用して前記製造プロセスを評価する評価工程と、を含むことを特徴とするものである。
【０００７】
ここで、「トランジスタ」とは、例えばＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ又は、ＭＩＳ（ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタのことである。また、「チャネルドープ工程」とは、トランジスタのチャネル部分に所定の不純物を注入する工程である。所定の不純物としては、例えばリン（Ｐ）や、ボロン（Ｂ）等が挙げられる。トランジスタの代表的な電気的特性である閾値電圧は、通常、このチャネル部分にイオン注入される不純物の種類、その分布及びその濃度等により調整される。
【０００８】
発明１のトランジスタの製造プロセス評価方法によれば、トランジスタの電気的特性に異常があった場合に、集積回路に含まれるトランジスタの電気的特性と、ネイティブトランジスタの電気的特性とを比較することができる。そして、このトランジスタの電気的特性の異常が、チャネルドープ工程に原因があるのか、それともチャネルドープ以外の他の工程に原因があるのかを容易に判断することができる。これにより、従来と比べて、トランジスタの電気的特性に異常がある場合に、その不良解析に要する時間を短縮することが可能である。
【０００９】
例えば、集積回路に含まれるトランジスタの閾値電圧に異常があり、かつネイティブトランジスタの閾値電圧にも異常がある場合には、このトランジスタの閾値電圧の異常は、チャネルドープ工程以外に原因があると判断することができる。また、その逆に、集積回路に含まれるトランジスタの閾値電圧には異常があるものの、ネイティブトランジスタの閾値電圧には異常がない場合には、このトランジスタの閾値電圧の異常はチャネルドープ工程に原因があると判断することができる。
【００１０】
〔発明２〕  発明２のトランジスタの製造プロセス評価方法は、発明１のトランジスタの製造プロセス評価方法において、前記評価工程は、前記トランジスタの電気的特性と、前記ネイティブトランジスタの電気的特性とを比較する比較工程、を含むことを特徴とするものである。
【００１１】
このような構成であれば、トランジスタの電気的特性に異常があった場合に、上記比較結果から、トランジスタの電気的特性の異常が、チャネルドープ工程に原因があるのか、それともチャネルドープ以外の他の工程に原因があるのかを容易に判断することができる。
【００１２】
〔発明３〕  発明３のトランジスタの製造プロセス評価方法は、発明１のトランジスタの製造プロセス評価方法において、前記評価工程は、前記トランジスタをプローブ検査して当該トランジスタの電気的特性を検査する第１検査工程と、前記第１検査工程で得られた前記トランジスタの前記電気的特性が正常か否かを判断する判断工程と、前記判断工程で前記トランジスタの前記電気的特性が正常でないと判断された場合には、前記ネイティブトランジスタをプローブ検査して当該ネイティブトランジスタの電気的特性を検査する第２検査工程と、前記第１検査工程で得られた前記トランジスタの前記電気的特性と、前記第２検査工程で得られた前記ネイティブトランジスタの前記電気的特性とを比較する比較工程と、を含むことを特徴とするものである。
【００１３】
このような構成であれば、集積回路に含まれるトランジスタの電気的特性が異常であるという、不良の発生時のみネイティブトランジスタの電気的特性を検査するので、ネイティブトランジスタのプローブ検査を毎回行う場合と比べて、プローブ検査の検査項目を簡素化することができる。
【００１４】
〔発明４〕  発明４のトランジスタの製造プロセス評価方法は、発明１から発明３の何れか一のトランジスタの製造プロセス評価方法において、前記形成工程では、前記トランジスタと同一の前記製造プロセスによって前記基板に評価用トランジスタを形成し、前記評価工程では、前記評価用トランジスタを前記集積回路に含まれる前記トランジスタの代替として用いることを特徴とするものである。
このような構成であれば、集積回路に含まれるトランジスタに直接プローブ針を接触させる必要がないので、集積回路の設計の自由度に制約を与えずに済む。
【００１５】
〔発明５〕  発明５のトランジスタの製造プロセス評価方法は、発明４のトランジスタの製造プロセス評価方法において、前記形成工程では、前記評価用トランジスタと前記ネイティブトランジスタとを、前記基板の前記集積回路を形成する領域以外の領域にそれぞれ形成することを特徴とするものである。ここで、「基板」とは例えばウエーハであり、「基板の集積回路を形成する領域以外の領域」とは、例えばウエーハに作り込まれた一の集積回路と、他の集積回路とをダイシングする際の切り代であるスクライブラインのことである。
【００１６】
発明５のトランジスタの製造プロセス評価方法によれば、集積回路のパッド電極等にプローブ針を接触させなくても、この集積回路に含まれるトランジスタの製造プロセスを評価することができるので、プローブ針によって集積回路を傷つけてしまう可能性を低減することができる。
【００１７】
〔発明６〕  発明６のトランジスタの製造プロセス評価方法は、発明４又は発明５のトランジスタの製造プロセス評価方法において、前記形成工程では、前記評価用トランジスタと前記ネイティブトランジスタとを隣接させて形成することを特徴とするものである。ここで、「隣接」とは、隣りあい接触していることを意味するものではなく、近隣関係にあるということを意味するものである。即ち、ここでいう「隣接」とは、僅かなスペースをおいて隣りあっている状態のことである。僅かなスペースとは、例えば２０〜５［μｍ］程度である。
【００１８】
発明６の製造プロセスの評価方法によれば、例えば、ウエーハ面内での不純物の注入ばらつきや、ゲート絶縁膜の厚さのばらつきや、ゲート電極を形成する際のエッチングばらつき等の影響をできるだけ排除して、評価用トランジスタとネイティブトランジスタのそれぞれの電気的特性を比較することができる。ウエーハ面内で、評価用トランジスタとネイティブトランジスタとが離れている場合と比べて、チャネルドープ工程に原因が有るか否かをより正確に判断することができる。
【００１９】
〔発明７〕  発明７のトランジスタの製造プロセス評価方法は、発明１から発明６の何れか一のトランジスタの製造プロセス評価方法において、前記チャネルドープ工程以外に前記製造プロセスが異なる複数種類のトランジスタが前記集積回路に含まれる場合には、
前記形成工程では、前記複数種類の製造プロセスからチャネルドープ工程だけを除いた複数種類の不完全製造プロセスによって、前記基板に複数種類のネイティブトランジスタをそれぞれ形成することを特徴とするものである。
【００２０】
ここで、「チャネルドープ工程以外に製造プロセスが異なる複数種類のトランジスタが集積回路に含まれる場合」とは、例えば、チャネルドープ工程以外に製造プロセスが異なる一の種類の製造プロセスと、他の種類の製造プロセスとが有り、一の種類の製造プロセスによって形成される一のトランジスタと、他の種類の製造プロセスによって形成される他のトランジスタとが、同一の集積回路内に作られる場合である。
【００２１】
チャネルドープ以外の製造プロセスとしては、例えば、不純物のイオン注入や熱拡散によってトランジスタのウェル拡散を形成する工程や、熱酸化によってゲート絶縁膜を形成する工程、ポリシリコン膜のパターニングによってゲート電極を形成する工程、不純物のイオン注入や熱拡散によってソース及びドレイン拡散層を形成する工程等が挙げられる。
これらチャネルドープ以外の工程で、その処理内容が一の製造プロセスと他の製造プロセスとで異なる場合には、当然、一のトランジスタの電気的特性と、他のトランジスタの電気的特性は異なったものとなる。また、同様に、一の種類の製造プロセスからそのチャネルドープ工程だけを除いた不完全製造プロセスによって形成される一のネイティブトランジスタの電気的特性と、他の種類の製造プロセスからそのチャネルドープ工程だけを除いた不完全製造プロセスによって形成される他のネイティブトランジスタの電気的特性も、それぞれ異なったものとなる。
【００２２】
発明７のトランジスタの製造プロセス評価方法によれば、チャネルドープ工程以外に製造プロセスが異なる一のトランジスタと他のトランジスタとにそれぞれ対応させて、一のネイティブトランジスタと他のネイティブトランジスタとをそれぞれ同一の基板に形成する。
従って、一のトランジスタの電気的特性と一のネイティブトランジスタの電気的特性とを比較することができる。また、他のトランジスタの電気的特性と他のネイティブトランジスタの電気的特性とを比較することもできる。これにより、集積回路内に形成された複数種類のトランジスタについて、それらの電気的特性に異常がある場合に、その不良解析に要する時間をそれぞれ短縮することが可能である。
【００２３】
〔発明８〕  発明８のトランジスタの製造プロセス評価素子は、基板に形成された集積回路に含まれるトランジスタの製造プロセスを評価するための素子であって、前記トランジスタと同一の前記製造プロセスによって前記基板に形成された評価用トランジスタと、前記製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって当該基板に形成されたネイティブトランジスタと、を備えたことを特徴とするものである。ここで、トランジスタの製造プロセス評価素子とは、例えばＴＥＧ（ｔｅｓｔ  ｅｌｅｍｅｎｔ  ｇｒｏｕｐ）のことである。
【００２４】
発明８のトランジスタの製造プロセス評価素子によれば、トランジスタとネイティブトランジスタとをそれぞれプローブ検査して、このトランジスタの電気的特性と、ネイティブトランジスタの電気的特性とをそれぞれ検査することができる。そして、上記プローブ検査で得られたトランジスタの電気的特性と、ネイティブトランジスタの電気的特性とを比較することができる。
【００２５】
従って、トランジスタの電気的特性に異常があった場合に、集積回路に含まれるトランジスタの電気的特性と、ネイティブトランジスタの電気的特性とを比較することで、このトランジスタの電気的特性の異常が、チャネルドープ工程に原因があるのか、それともチャネルドープ以外の他の工程に原因があるのかを容易に判断することができる。従来と比べて、トランジスタの電気的特性に異常がある場合に、その不良解析に要する時間を短縮することが可能である。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照しながら、本発明に係るトランジスタの製造プロセス評価方法及び、トランジスタの製造プロセス評価素子について説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る評価素子（以下、単に「評価素子」という。）１０の配置の一例を示す平面図である。図１に示すように、この評価素子１０は、ウエーハＷのスクライブラインＳに形成されるＴＥＧ９０の一部であり、通常のＭＯＳトランジスタ１０ａと、ネイティブのＭＯＳトランジスタ（以下、単に「ネイティブトランジスタ１０ｂ」という。）とを有する。この評価素子１０を構成する通常のＭＯＳトランジスタ１０ａは例えばｎ型のＭＯＳトランジスタであり、ＩＣチップ１００内に形成された代表的なｎＭＯＳトランジスタ１と同一の構成を有する。また、ネイティブトランジスタ１０ｂも、例えばｎＭＯＳトランジスタである。
【００２７】
図２は、評価素子１０の構成の一例を示す断面図である。図２に示すように、評価素子１０の一方を構成する通常のＭＯＳトランジスタ１０ａと、他方を構成するネイティブトランジスタ１０ｂは、同一のウエーハＷ上に素子分離層１１を挟んで隣接して設けられている。
通常のＭＯＳトランジスタ１０ａのチャネル部分１２ａは、例えばｐ型のウェル拡散層１３ａに閾値電圧（以下、単に「閾値」という。）調整用の不純物が注入されている。また、評価素子１０の他方であるネイティブトランジスタ１０ｂは、例えばｐ型のウェル拡散層１３ｂの中にあるチャネル部分１２ｂに閾値調整用の不純物が注入されていない。通常のＭＯＳトランジスタ１０ａとネイティブトランジスタ１０ｂの構成上の相違点は、そのチャネル部分に閾値調整用の不純物が注入されているか否かだけである。チャネル部分以外のウェル拡散層１３ａ，１３ｂ、ゲート絶縁膜１５ａ，１５ｂの材質及びその厚さ、ゲート長、ゲート幅、ソース及びドレイン拡散層（以下、Ｓ／Ｄ拡散層）１６ａ，１６ｂ，１７ａ，１７ｂ等は、通常のＭＯＳトランジスタ１０ａとネイティブトランジスタ１０ｂとで同じである。
【００２８】
図３（Ａ）〜（Ｃ）は、評価素子１０の製造方法の一例を示す工程図である。この図３（Ａ）〜（Ｃ）において、通常のＭＯＳトランジスタ１０ａとネイティブトランジスタ１０ｂは、ＩＣチップ１００（図１参照。）内に形成される代表的なｎＭＯＳトランジスタ１の製造プロセスを利用して形成することを前提条件とする。言い換えれば、通常のＭＯＳトランジスタ１０ａとネイティブトランジスタ１０ｂは、代表的なｎＭＯＳトランジスタと同時に、並行して形成する。
【００２９】
まず始めに、図３（Ａ）に示すように、ウエーハＷのスクライブラインＳ（図１参照。）に、素子分離層１１を形成する。この素子分離層１１の形成は例えばＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法によって行う。次に、この素子分離層１１から露出した領域に例えばボロン等のｐ不純物をイオン注入して、ウェル拡散層１３ａ，１３ｂを形成する。このウェル拡散層を形成する工程では、ネイティブトランジスタ１０ｂを形成する領域（以下、「ネイティブトランジスタ形成領域」という。）と、通常のＭＯＳトランジスタ１０ａを形成する領域（以下、通常ＭＯＳトランジスタ形成領域という。）とで、イオン注入する不純物の種類や、その分布（横方向への広がり、注入深さ等）、その濃度等を同じにしておく。
【００３０】
次に、ネイティブトランジスタ形成領域をレジストマスク１８で覆い、この状態でウエーハＷの全面にリン（Ｐ）又はボロン（Ｂ）等をイオン注入する（チャネルドープ工程）。これにより、通常ＭＯＳトランジスタ形成領域には閾値調整用の不純物１９が注入され、ネイティブトランジスタ形成領域には上記不純物１９が注入されない。
次に、レジストマスク１８を取り除き、図３（Ｂ）に示すように、通常ＭＯＳトランジスタ形成領域と、ネイティブトランジスタ形成領域とに、それぞれゲート絶縁膜１５ａ，１５ｂと、ゲート電極２１ａ，２１ｂとを形成する。ここで、ゲート絶縁膜１５ａ，１５ｂの材質及びその厚さ、ゲート電極２１ａ，２１ｂの材質とその厚さ、ゲート長、ゲート幅等は、通常ＭＯＳトランジスタ形成領域とネイティブトランジスタ形成領域とで同じにしておく。
【００３１】
次に、図３（Ｃ）に示すように、ゲート電極２１ａ，２１ｂをマスクにして、通常ＭＯＳトランジスタ形成領域とネイティブトランジスタ形成領域とに、リン等のｎ型不純物をそれぞれイオン注入して、Ｓ／Ｄ拡散層１６ａ，１６ｂ，１７ａ，１７ｂをそれぞれ形成する。このＳ／Ｄ拡散層を形成する工程では、ネイティブトランジスタ形成領域と、通常ＭＯＳトランジスタ形成領域とで、イオン注入する不純物の種類や、その分布（横方向への広がり、注入深さ等）、その濃度等を同じにしておく。
【００３２】
次に、ウエーハＷの全面に層間絶縁膜（図示せず）を形成する。さらに、Ｓ／Ｄ拡散層１６ａ，１６ｂ，１７ａ，１７ｂ上と、ゲート電極２１ａ，２１ｂ上とにそれぞれコンタクトホール（図示せず）を形成する。そして、Ｓ／Ｄ拡散層１６ａ，１６ｂ，１７ａ，１７ｂと、ゲート電極２１ａ，２１ｂとを層間絶縁膜上に引き出す配線パターン及び、この配線パターンに接続するパッド電極と形成する。
【００３３】
図４は、配線パターン７０及びパッド電極７１〜７５等の形状及びその配置の一例を示す平面図である。図４に示すように、スクライブライン上のＴＥＧ９０を形成する領域には、第１から第５のパッド電極７１〜７５が形成されている。第１のパッド電極７１は、配線パターン７０を介して通常のＭＯＳトランジスタ１０ａのゲート電極２１ａに接続している。また、第２のパッド電極７２は、配線パターン７０を介して通常のＭＯＳトランジスタ１０ａのソース拡散層１６ａと、ネイティブトランジスタ１０ｂのソース拡散層１６ｂとに接続している。
【００３４】
第３のパッド電極７３は、配線パターン７０を介して通常のＭＯＳトランジスタ１０ａのドレイン拡散層１７ａに接続している。第４のパッド電極７４は、配線パターン７０を介してネイティブトランジスタ１０ｂのドレイン拡散層１７ｂに接続している。そして、第５のパッド電極７５は、配線パターン７０を介してネイティブトランジスタ１０ｂのゲート電極２１ｂに接続している。
【００３５】
次に、この評価素子１０を用いて、ＩＣチップ１００内に代表的なＭＯＳトランジスタ１を製造した際の製造プロセスが正常であったか否かを評価する方法について、図１、図４及び図５を参照しながら説明する。
図５は、評価素子１０を用いた製造プロセスの評価方法の一例を示すフローチャートである。上述したように、評価素子１０を構成する通常のＭＯＳトランジスタ１０ａは、ＩＣチップ１００内に形成された代表的なＭＯＳトランジスタ１の評価用として（言い換えれば、代替として）、この代表的なＭＯＳトランジスタ１と全く同一の製造プロセスによってＴＥＧ９０内に形成されたものである。従って、この通常のＭＯＳトランジスタ１０ａをプローブ検査することで、ＩＣチップ１００内に形成された代表的なＭＯＳトランジスタ１の電気的特性を知ることができる。
【００３６】
図５のステップＳ１では、まず始めに、第１〜第５のパッド電極７１〜７５にそれぞれプローブ針（図示せず）を接触させる。次に、プローブ針を介して第２のパッド電極７２を基準電位にし、第３のパッド電極７３にドレイン電圧を印加する。また、所定のタイミングで、第１のパッド電極７１にゲート電圧を印加する。このようにして、評価素子１０を構成する通常のＭＯＳトランジスタ１０ａの閾値や、オン電流（ソース、ドレイン間に流せる電流）等を測定する。
【００３７】
次に、図５のステップＳ２で、通常のＭＯＳトランジスタ１０ａの閾値等に異常が有るか無いかを判断する。通常のＭＯＳトランジスタ１０ａの閾値等に異常が無い場合には、ＩＣチップ１００内に形成された代表的なＭＯＳトランジスタ１の閾値等に異常が無いと判断して、図５のフローチャートを終了する。
また、このステップＳ２で異常が有ると判断した場合には、図５のステップＳ３へ進む。ステップＳ３では、プローブ針を介して第４のパッド電極７４にドレイン電圧を印加すると共に、所定のタイミングで第５のパッド電極７５にゲート電圧を印加する。このようにして、ネイティブトランジスタ１０ｂの閾値や、オン電流等を測定する。
【００３８】
なお、通常のＭＯＳトランジスタ１０ａと、ネイティブトランジスタ１０ｂとでプローブ検査の検査条件を揃えるために、このステップＳ３で第４のパッド電極７４に印加するドレイン電圧は、ステップＳ１で第３のパッド電極７３に印加したドレイン電圧と同じ電圧値にしておく。また、このステップＳ３で第５のパッド電極７５に印加するゲート電圧は、ステップＳ１で第１のパッド電極７１に印加したゲート電圧と同じ電圧値にしておく。次に、図５のステップＳ４へ進む。
【００３９】
ステップＳ４では、ネイティブトランジスタ１０ｂの閾値等に異常が有るか無いかを判断する。ネイティブトランジスタ１０ｂの閾値等に異常が有る場合には、図５のステップＳ５へ進む。また、ネイティブトランジスタ１０ｂの閾値等に異常が無い場合には、図５のステップＳ６へ進む。
ステップＳ５に進んだときには、代表的なＭＯＳトランジスタ１と全く同一の製造プロセスによって形成された通常のＭＯＳトランジスタ１０ａの閾値等に異常があり、かつ、この製造プロセスからチャネルドープ工程だけを意図的に除いた不完全製造プロセスによって形成されたネイティブトランジスタ１０ｂの閾値等にも異常がある。このような状況から、通常のＭＯＳトランジスタ１０ａの閾値等の異常は、チャネルドープ工程に原因が有るのではなく、チャネルドープ以外の他の工程に原因が有ると判断する。そして、この判断をした後で、図５のフローチャートを終了する。
【００４０】
一方、ステップＳ６に進んだときには、代表的なＭＯＳトランジスタ１と全く同一の製造プロセスによって形成された通常のＭＯＳトランジスタ１０ａの閾値等には異常があるが、この製造プロセスからチャネルドープ工程だけを意図的に除いた不完全製造プロセスによって形成されたネイティブトランジスタ１０ｂの閾値等には異常がない。このような状況から、通常のＭＯＳトランジスタ１０ａの閾値等の異常は、チャネルドープ工程に原因が有ると判断し、図５のフローチャートを終了する。
【００４１】
このように、本発明の実施形態に係る評価素子１０及び、この評価素子１０を用いた製造プロセスの評価方法によれば、通常のＭＯＳトランジスタ１０ａの閾値等に異常があり、かつネイティブトランジスタ１０ｂの閾値等にも異常がある場合には、この通常のＭＯＳトランジスタ１０ａの閾値等の異常は、チャネルドープ以外の工程に原因があると判断する。また、その逆に、通常のＭＯＳトランジスタ１０ａの閾値等には異常があるものの、ネイティブトランジスタ１０ｂの閾値等には異常がない場合には、この通常のＭＯＳトランジスタ１０ａの異常はチャネルドープ工程に原因があると判断する。
【００４２】
通常のＭＯＳトランジスタ１０ａの閾値等の異常、即ち、ＩＣチップ１００内に作られた代表的なＭＯＳトランジスタ１の閾値等の異常が、そのチャネルドープ工程に起因しているのか、それともチャネルドープ以外の他の工程に原因があるのかを容易に判断することができるので、従来と比べて、代表的なＭＯＳトランジスタ１の不良解析に要する時間を短縮することが可能である。
【００４３】
また、図１に示したように、評価素子１０では、通常のＭＯＳトランジスタ１０ａとネイティブトランジスタ１０ｂとが隣接している。これにより、ウエーハＷ面内での不純物の注入ばらつきや、ゲート絶縁膜の厚さのばらつきや、ゲート電極を形成する際のエッチングばらつき等の影響をできるだけ排除して、評価用トランジスタとネイティブトランジスタのそれぞれの電気的特性を比較することができる。ウエーハＷ面内で、通常のＭＯＳトランジスタ１０ａとネイティブトランジスタ１０ｂとが離れている場合と比べて、チャネルドープ工程に原因が有るか否かをより正確に判断することができる。
【００４４】
この実施形態では、ウエーハＷが本発明の基板に対応し、ＩＣチップ１００が本発明の集積回路に対応している。また、このＩＣチップ１００内の代表的なＭＯＳトランジスタ１が本発明の集積回路に含まれるトランジスタに対応し、通常のＭＯＳトランジスタ１０ａが本発明の評価用トランジスタに対応している。さらに、評価素子１０が本発明のトランジスタの製造プロセス評価素子に対応している。
（２）第２実施形態
ところで、ＩＣチップ１００にゲート絶縁膜の厚さや、ゲート長等が異なる複数種類のＭＯＳトランジスタが形成されている場合には、これら複数種類の製造プロセスによって形成される複数種類の評価用ＭＯＳトランジスタと、これら複数種類の製造プロセスからチャネルドープ工程だけを除いた複数種類の不完全製造プロセスによってそれぞれ形成される複数種類のネイティブトランジスタとを各々用意し、これらをその製造プロセスの種類毎に対にして、上述した評価素子とすれば良い。これにより、複数種類のＭＯＳトランジスタの製造プロセスをそれぞれ個別に評価することが可能である。以下、この点について説明する。
【００４５】
図６は、本発明の第２実施形態に係る評価素子１０，２０，３０の配置の一例を示す平面図である。図６において、図１と同一の部分には同一の符号を付し、その詳細な説明は省略する。
この第２実施形態では、図６に示すように、ＩＣチップ１００に形成される代表的なＭＯＳトランジスタとして、例えば３種類のＭＯＳトランジスタを想定する。第１の代表的なＭＯＳトランジスタ１については、上述したように、評価素子１０を構成する通常のＭＯＳトランジスタ１０ａとその構成が同一のものである。
【００４６】
また、第２の代表的なＭＯＳトランジスタ３は、第１の代表的なＭＯＳトランジスタ１と比べて、例えばゲート絶縁膜の厚さが大きいことを想定する。ここでは、第１の代表的なＭＯＳトランジスタ１のゲート絶縁膜の厚さをＴ１とし、第２の代表的なＭＯＳトランジスタ３のゲート絶縁膜の厚さをＴ２としたとき、Ｔ１＜Ｔ２である。ゲート絶縁膜の厚さ以外は、第１の代表的なＭＯＳトランジスタ１と第２の代表的なＭＯＳトランジスタ３とで、その構成は同じである。
【００４７】
さらに、第３の代表的なＭＯＳトランジスタ５は、第１の代表的なＭＯＳトランジスタ１と比べて、例えばゲート長が長いことを想定する。ここでは、第１の代表的なＭＯＳトランジスタ１のゲート長をＬ１とし、第３の代表的なＭＯＳトランジスタ５のゲート長をＬ３としたとき、Ｌ１＜Ｌ３である。ゲート長以外は、第１の代表的なＭＯＳトランジスタ１と第３の代表的なＭＯＳトランジスタ５とで、その構成は同じである。
【００４８】
上記のように、第１の代表的なＭＯＳトランジスタ１のゲート絶縁膜の厚さがＴ１、ゲート長がＬ１と規定する場合には、通常の（以下、「第１の評価用」という。）ＭＯＳトランジスタ１０ａと、ネイティブトランジスタ（以下、「第１のネイティブトランジスタ」という。）１０ｂのそれぞれのゲート絶縁膜１５ａ，１５ｂ（図２参照。）の厚さはＴ１、ゲート長はＬ１となる。このような前提条件のもと、第２実施形態の説明を続ける。
【００４９】
図６に示すように、評価素子２０は、第２の評価用ＭＯＳトランジスタ３０ａと、第２のネイティブトランジスタ３０ｂとで構成される。第２の評価用ＭＯＳトランジスタ３０ａは、ＩＣチップ１００内に形成された第２の代表的なＭＯＳトランジスタ３と全く同一の製造プロセスによって形成されたものである。
つまり、この第２の評価用ＭＯＳトランジスタ３０ａは、第２の代表的なＭＯＳトランジスタ３と同様に、そのゲート絶縁膜の厚さがＴ２である。また、第２のネイティブトランジスタは、第２の代表的なＭＯＳトランジスタ３の製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって形成されたものであるから、そのゲート絶縁膜の厚さもＴ２である。
【００５０】
評価素子３０は、第３の評価用ＭＯＳトランジスタ５０ａと、第３のネイティブトランジスタ５０ｂとで構成される。第３の評価用ＭＯＳトランジスタ５０ａは、ＩＣチップ１００内に形成された第３の代表的なＭＯＳトランジスタ５と全く同一の製造プロセスによって形成されたものである。つまり、この第３の評価用ＭＯＳトランジスタ５０ａは、第３の代表的なＭＯＳトランジスタ５と同様に、そのゲート長がＬ３である。また、第３のネイティブトランジスタ５０ｂは、第３のＭＯＳトランジスタ５の製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって形成されたものであるから、そのゲート長もＬ３である。
【００５１】
ここで、第１のネイティブトランジスタ１０ｂのゲート絶縁膜の厚さはＴ１であり、第２のネイティブトランジスタ３０ｂのゲート絶縁膜の厚さはＴ２である。従って、チャネルドープがなされていないという共通項はあっても、製造プロセスに異常がない場合には、両者の閾値等は当然異なったものとなる。また、第１のネイティブトランジスタ１０ｂと、第３のネイティブトランジスタ５０ｂについても、それぞれのゲート長がＬ１、Ｌ３と異なるので、製造プロセスに異常がない場合には、それぞれの閾値等は異なったものとなる。
【００５２】
このような複数種類の評価素子１０，２０，３０をスクライブラインＳに備えたウエーハＷにおいて、例えば、第２の評価用ＭＯＳトランジスタ３０ａの閾値等に異常があった場合には、第２のネイティブトランジスタ３０ｂの閾値等を測定する。そして、第２の評価用ＭＯＳトランジスタ３０ａの閾値等と、第２のネイティブトランジスタ３０ｂの閾値等とを比較する。これにより、第２の評価用ＭＯＳトランジスタ３０ａの閾値等の異常が、そのチャネルドープ工程に原因があるのか、それともチャネルドープ以外の他の工程に原因があるのかを容易に判断することができる。
【００５３】
また、同様に、第３の評価用ＭＯＳトランジスタ５０ａの閾値等に異常があった場合には、第３のネイティブトランジスタ５０ｂの閾値を測定し、これらを比較する。これにより、第３の評価用ＭＯＳトランジスタ５０ａの閾値等の異常が、そのチャネルドープ工程に原因があるのか否かを容易に判断することができる。
従って、ＩＣチップ１００に形成された３種類の代表的なＭＯＳトランジスタ１，３，５について、それらに不良がある場合には、その不良解析に要する時間をＭＯＳトランジスタ１，３，５毎にそれぞれ短縮することが可能である。
【図面の簡単な説明】
【００５４】
【図１】第１実施形態に係る評価素子１０の配置の一例を示す平面図。
【図２】評価素子１０の構成の一例を示す断面図。
【図３】評価素子１０の製造方法の一例を示す工程図。
【図４】配線パターン７０及びパッド電極７１〜７５等の形状及びその配置の一例を示す平面図。
【図５】評価素子１０を用いた製造プロセスの評価方法の一例を示すフローチャート。
【図６】第２実施形態に係る評価素子１０，２０，３０の配置の一例を示す平面図。
【符号の説明】
【００５５】
１，２，３  （ＩＣチップ１００内に形成される）代表的なＭＯＳトランジスタ、１０，２０，３０  評価素子、１０ａ，３０ａ，５０ａ  評価用ＭＯＳトランジスタ、１０ｂ，３０ｂ，５０ｂ  ネイティブトランジスタ、１１  素子分離層、１２ａ，１２ｂ  チャネル部分、１３ａ，１３ｂ  ウェル拡散層、１５ａ，１５ｂ  ゲート絶縁膜、１６ａ，１６ｂ  ソース拡散層、１７ａ，１７ｂ  ドレイン拡散層、１８  レジストマスク、１９  閾値調整用の不純物、２１ａ，２１ｂ  ゲート電極、７０  配線パターン、７１〜７５  パッド電極、１００  ＩＣチップ、Ｓ  スクライブライン、Ｗ  ウエーハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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