(57)【要約】【課題】メモリー装置においてリファレンス電位の設定を行う場合に、１アドレスずつアクセスしてビット線への取り出し電位分布を調べる必要があるため、リファレンス電位の設定に膨大な時間がかかる。そのため、検査コストが増大し、またメモリー装置の実動作中におけるリファレンス電位の調整が現実的に不可能なので、メモリー装置の信頼性が確保できない。【解決手段】メモリーセル101〜108から取り出されるビット線BLt[n:0]電位を、平均化する手段131〜134によって平均化し、平均化された電位を用いてリファレンス電位の設定を行う。【選択図】図１
2006221760.tif 000002
【特許請求の範囲】
【請求項１】
メモリーセルアレイを構成する複数のメモリーセルと、前記メモリーセルアレイの中から一列を選択するための少なくとも一つ以上のワード線と、各メモリーセルのデータを出力するための且つリファレンス電位を伝達するための複数のビット線と、前記ビット線にリファレンス電位を出力する手段と、少なくとも二つ以上の前記メモリーセルのデータが出力された前記ビット線電位を平均化する手段と、前記ビット線電位を増幅する手段を備えていることを特徴とする半導体記憶装置。
【請求項２】
メモリーセルアレイを構成する複数のメモリーセルと、前記メモリーセルアレイの中から一列を選択するための少なくとも一つ以上のワード線と、各メモリーセルのデータを出力するための複数の第一のビット線と、リファレンス電位を伝達するための複数の第二のビット線と、前記第二のビット線にリファレンス電位を出力する手段と、少なくとも二つ以上の前記第一のビット線電位を平均化する手段と、前記第一及び第二のビット線電位を増幅する手段を備えていることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、前記ビット線と前記増幅する手段を接続する手段を備えていることを特徴とする半導体記憶装置。
【請求項４】
請求項１または３に記載の半導体記憶装置において、さらに平均化されたビット線電位を伝達するための少なくとも一つ以上のノードを備え、前記各メモリーセルは一つのトランジスタと一つのキャパシタから構成され、前記平均化する手段は前記ビット線と前記平均化されたビット線電位を伝達するためのノードを接続するトランジスタを有することを特徴とする半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置において、さらに平均化された第一のビット線電位を伝達するための少なくとも一つ以上のノードを備え、前記各メモリーセルは一つのトランジスタと一つのキャパシタから構成され、前記平均化する手段は前記第一のビット線と前記平均化されたビット線電位を伝達するためのノードを接続するトランジスタを有することを特徴とする半導体記憶装置。
【請求項６】
請求項１，３，４のいずれかに記載の半導体記憶装置において、さらに前記ビット線に対してリファレンス電位を伝達するためのノードを備え、前記リファレンス電位を出力する手段は前記ビット線と前記リファレンス電位を伝達するためのノードを接続するトランジスタを有することを特徴とする半導体記憶装置。
【請求項７】
請求項２または５に記載の半導体記憶装置において、さらに前記第二のビット線に対してリファレンス電位を伝達するためのノードを備え、前記リファレンス電位を出力する手段は前記第二のビット線と前記リファレンス電位を伝達するためのノードを接続するトランジスタを有することを特徴とする半導体記憶装置。
【請求項８】
請求項１から５のいずれかに記載の半導体記憶装置において、前記リファレンス電位を出力する手段はキャパシタを有し前記キャパシタに蓄えた電荷によってリファレンス電位を発生し出力するリファレンスセルであることを特徴とする半導体記憶装置。
【請求項９】
少なくとも二つ以上のメモリーセルアレイ配置領域を備え、少なくとも一つ以上の前記メモリーセルアレイ配置領域は、前記メモリーセルアレイを構成する複数のメモリーセルと、前記メモリーセルアレイの中から一列を選択するための少なくとも一つ以上のワード線と、各メモリーセルのデータを出力するための且つリファレンス電位を伝達するための複数のビット線と、前記ビット線にリファレンス電位を出力する手段と、少なくとも二つ以上の前記ビット線電位を平均化する手段と、前記ビット線電位を増幅する手段を備えていることを特徴とする半導体記憶装置。
【請求項１０】
少なくとも二つ以上のメモリーセルアレイ配置領域を備え、少なくとも一つ以上の前記メモリーセルアレイ配置領域は、前記メモリーセルアレイを構成する複数のメモリーセルと、前記メモリーセルアレイの中から一列を選択するための少なくとも一つ以上のワード線と、各メモリーセルのデータを出力するための複数の第一のビット線と、リファレンス電位を伝達するための複数の第二のビット線と、前記第二のビット線にリファレンス電位を出力する手段と、少なくとも二つ以上の前記第一のビット線電位を平均化する手段と、前記第一及び第二のビット線電位を増幅する手段を備えていることを特徴とする半導体記憶装置。
【請求項１１】
メモリーセルアレイを構成する複数のメモリーセルと、前記メモリーセルアレイの中から一列を選択するための少なくとも一つ以上のワード線と、各メモリーセルのデータを出力するための複数のビット線と、少なくとも二つ以上の前記ビット線電位を平均化する手段と、前記ビット線電位を増幅する手段と、増幅されたビット線電位を読み出すためのデータ線を備えた半導体記憶装置におけるデータ読み出し方法であって、少なくとも二つ以上の前記メモリーセルのデータを少なくとも二つ以上の前記ビット線に出力するステップと、少なくとも二つ以上の前記ビット線電位を平均化するステップと、前記ビット線電位を増幅するステップと、増幅されたビット線電位を前記データ線に読み出すステップを備えていることを特徴とするデータ読み出し方法。
【請求項１２】
メモリーセルアレイを構成する複数のメモリーセルと、前記メモリーセルアレイの中から一列を選択するための少なくとも一つ以上のワード線と、各メモリーセルのデータを出力するための且つ前記メモリーセルに書き込むデータを伝達するための複数のビット線と、少なくとも二つ以上の前記ビット線電位を平均化する手段と、前記ビット線電位を増幅する手段と、前記メモリーセルに書き込むデータを前記ビット線に対して出力するためのデータ線を備えた半導体記憶装置におけるデータ書き込み方法であって、少なくとも二つ以上の前記メモリーセルのデータを少なくとも二つ以上の前記ビット線に出力するステップと、少なくとも二つ以上の前記ビット線電位を平均化するステップと、前記ビット線電位を増幅するステップと、前記データ線から前記ビット線に対してデータを伝達するステップと、前記ビット線に伝達されたデータを前記メモリーセルに書き込むステップを備えていることを特徴とするデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体メモリー装置を含む不揮発性メモリー装置などリファレンス電位調整機能を持つメモリー装置において、効率よくメモリーセル全体のビット線取り出し電位分布を調査し、メモリーセルのデータ読み出し及び書き込みを行う方法に関する。
【背景技術】
【０００２】
強誘電体メモリー装置においては、ビット線に取り出されたデータが“0”であるか“1”であるかということを判断するためのしきい値であるリファレンス電位を各メモリー装置において設定する必要がある。通常はメモリー装置の出荷前の検査工程において、メモリー装置内の全メモリーセルのビット線取り出し電位分布を調査することによって、最適なリファレンス電位を設定している。
【０００３】
図１６に従来の1T1C 型強誘電体メモリー装置を構成するメモリーセルアレイを示す。これは１ロウ2nコラム1I/O構成のメモリーセルで、ｎは任意の整数である。
【０００４】
それぞれの構成要素について説明する。
【０００５】
1001〜1008は1T1C型強誘電体メモリーセルで、1011〜1014は互いに相補関係にあるビット線BLt[2n+1:0]、BLb[2n+1:0]の電位を増幅するセンスアンプで、Cbはビット線の寄生容量で、1021〜1024はリファレンス電位を発生させるリファレンスセルで、1031はリファレンス電位の調整を行うリファレンス電位調整器で、WLはメモリーセル1001〜1008における強誘電体キャパシタの第一の端子を選択的にビット線に接続するための制御信号線（ワード線）で、CPはメモリーセル1001〜1008における強誘電体キャパシタの第二の端子に電源電圧もしくはグランド電位を印加するセルプレート線で、BLt[2n+1:0]はメモリーセル1001〜1008に記録されているデータを取り出すための信号線（ビット線）で、REFWLは、リファレンスセル1021〜1024の強誘電体キャパシタの第一の端子をビット線に接続するための制御信号線（ワード線）で、REFCPはリファレンスセルの強誘電体キャパシタの第二の端子に電源電圧もしくはグランド電位を印加するリファレンスセルプレート線で、BLb[2n+1:0]はリファレンスセル1021〜1024に記録されているデータを取り出すための信号線（ビット線）で、REFEQはビット線の電位をイコライズするためのイコライズトランジスタを導通させるための制御信号線で、EQNはビット線BLb[2n+1:0]間を接続するノードで、REFSTはリファレンスセル1021〜1024の強誘電体キャパシタに所定の電圧印加を行うための選択信号線で、REFSETはリファレンスセル1021〜1024の強誘電体キャパシタに電源電圧もしくはグランド電位を印加するためのリファレンスセル書き込み線で、FE_t[n:0]はデータ“1”に相当する電荷を蓄える強誘電体キャパシタで、FE_b[n:0]はデータ“0”に相当する電荷を蓄える強誘電体キャパシタで、FE_tb[m:0]はリファレンス電位を調整するための電荷を蓄積する強誘電体キャパシタで、EQNAは強誘電体キャパシタFE_tb[m:0]とEQNを接続するノードで、EQLEVELはFE_tb[m:0]に電荷を蓄積するために電圧を印加する信号線で、EQSETはFE_tb[m:0]に電荷を蓄積するための制御信号線で、EQADJUSTはEQNAとEQNを接続することで、FE_tb[m:0]に蓄積された電荷を放出しリファレンス電位の調整を行う制御信号線で、PREは、ビット線BLt[2n+1:0]、BLb[2n+1:0]をグランド電位にディスチャージする制御信号線で、DLは、ビット線BLt[2n+1:0]に対してデータのやり取り（入力及び出力）を行うデータ線で、XDLは、ビット線BLb[2n+1:0]に対してデータのやり取り（入力及び出力）を行うデータ線で、Y[n:0]はデータ線DLとビット線BLt[2n+1:0]、データ線XDLとビット線BLb[2n+1:0]の接続制御を行う制御信号線である。
【０００６】
次に従来の1T1C 型強誘電体メモリー装置におけるメモリーセルのデータ書き込み及び読み出し動作について説明する。後ほど詳述するように、メモリー装置のリファレンス電位設定検査工程においては、メモリーセルに対してデータの書き込み及び読み出しが行われる。ここでメモリーセルからデータを読み出すとは、最終的にビット線BLtに取り出されたデータをデータ線DLに伝えることであり、またメモリーセルへデータを書き込むとは、最終的にデータ線DLのデータをメモリーセルに記憶させることである。
【０００７】
しかし、メモリーセルからデータの読み出しを行う際も書き込みを行う際も、メモリーセルからデータをビット線にBLtに取り出すことから始まり、ビット線BLtからメモリーセルへデータの書き込み（または再書き込み）を行うことによって、終了する。従って、ここでは読み出し及び書き込み動作両方に関係するメモリーセルからビット線BLtへのデータ取り出し動作について、図１７を用いて説明する。
【０００８】
図１７は従来の1T1C 型強誘電体メモリー装置におけるビット線へのデータ取り出し動作タイミングチャートである。
【０００９】
ｔ１でPREがグランドレベル、WL、REFWLがVPPレベル（電源電圧VDD＋NMOS Vt）となりメモリーセル1001〜1008の強誘電体キャパシタの第一の端子がそれぞれのビット線BLt[2n+1:0]に接続され、リファレンスセル1021〜1024の強誘電体キャパシタの第一の端子もそれぞれのビット線BLb[2n+1:0]に接続される。
【００１０】
ｔ２でCP、REFCPがVDDレベル（電源電圧レベル）となる。
【００１１】
ｔ３でCP、REFCPがグランドレベルになることで、BLt[2n+1:0]にメモリーセル1001〜1008に記録されていたデータの取り出しが行われ、BLb[2n+1:0]にはリファレンスセル1021〜1024に書き込まれていたデータが取り出される。また、EQSETがグランドレベルになることで、EQNAとEQLEVELの接続が切断される。
【００１２】
ｔ４でREFEQがVDDレベルとなることにより、全てのBLb[2n+1:0]の電位がイコライズされる。リファレンスセル1021〜1024の強誘電体キャパシタFE_b[n:0]には“0”データ、FE_t [n:0]には“1”データがあらかじめ書き込まれているので、イコライズによってBLb[2n+1:0]の電位は近似的にリファレンス電位となる。BLb[2n+1:0]に読み出された“1”データに相当する電位をvHとし、“0”データに相当する電位をvLとすると、この時点での近似的なリファレンス電位Vref_eは、
Vref_e＝（vH+vL）／2
となる。
【００１３】
ｔ４ａでEQADJUSTがVDDレベルとなりEQNとEQNAが接続され、EQNAに接続しているFE_tb[m:0]の容量に応じて、電荷再分配が行われ、EQNの電位が下がる。この動作がｔ４で求めた近似的なリファレンス電位Vrefの調節動作である。
【００１４】
ｔ５でEQADJUSTがグランドレベルとなり、EQNとEQNAとが切断され、リファレンス電位の調整動作が終了する。
【００１５】
ｔ６でセンスアンプが起動され、BLt[2n+1:0]、BLb[2n+1:0]の電位（リファレンス電位）が増幅される。
【００１６】
ｔ７でREFWLがグランドレベルになることでリファレンスセル1021〜1024の強誘電体キャパシタがBLb[2n+1:0]から切断される。
【００１７】
ｔ８でEQSETがVDDレベルとなり、EQNAとEQADJUSTが接続されノードEQNAのプリチャージが開始される。また、REFSTがVPPレベルとなる。
【００１８】
ｔ９でREFSETがVDDレベルとなり、リファレンスセル1021〜1024の強誘電体キャパシタFE_t[n:0]に“1”データの書き込みが開始される。
【００１９】
ｔ１０でCPがVDDレベルとなり、強誘電体メモリーセル1001〜1008への“0”データの書き込み（“0”データの再書き込み）が開始される。
【００２０】
ｔ１１でCPがグランドレベルとなり、“0”データの書き込み（“0”データの再書き込み）が終わると同時に“1”データの書き込み（“1”データの再書き込み）が開始される。
【００２１】
ｔ１２でWLがグランドレベルとなり、“1”データの書き込み（“1”データの再書き込み）が終わると同時に1T1Cメモリーセル1001〜1008の強誘電体キャパシタがBLt[2n+1:0]から切断される。
【００２２】
ｔ１３でREFSETがグランドレベルとなり、リファレンスセル1021〜1024の強誘電体容量FE_t[n:0]への“1”データの書き込みが終わり、REFSTがグランドレベルとなり、リファレンスセル1021〜1024の強誘電体容量FE_t[n:0]の第一の端子がREFSETより切断され、FE_b[n:0]の第一の端子がグランドより切断される。
【００２３】
ｔ１５でPREがVDDレベルとなりビット線BLt[2n+1:0]、BLb[2n+1:0]がグランドレベルにディスチャージされビット線へのデータ取り出し動作が完了する。
【００２４】
次にリファレンス電位設定検査におけるリファレンス電位の調整方法について説明する。図１８は、従来の1T1C 型強誘電体メモリー装置におけるリファレンス電位設定シーケンスを示した図である。
【００２５】
まず、リファレンス電位をＶＲＥＦ＝ＶＲＥＦＭＩＮ（リファレンス電位調整の最小値）と設定し（S1001）、全アドレス空間（全メモリーセル）に“0”データを書き込み（S1002）、次に全アドレス空間（全メモリーセル）に“0”データ読み出しを行う（S1003）。ここで、ＶＲＥＦの値はテスターで設定する。全アドレス空間に書き込み及び読み出しを行う際も、アドレス空間の数だけアクセスしなければならない。次に、書き込み及び読み出し動作の過程において設定したリファレンス電位が全てのセルに対する基準となっているかどうかテスターのプログラムが集計し、判断を行う（S1004・S1005）。結果として、全てのメモリーセルの基準となるリファレンス電位を設定できるまで、もしくはS1006においてＶＲＥＦ＜ＶＲＥＦＭＡＸ（リファレンス電位調整の最大値）を満たしている限りはＶＲＥＦ＝ＶＲＥＦ＋ＤＶとおいて（S1007）、一連の動作が繰り返される。ここでＤＶは微小量を表し、ＶＲＥＦＭＡＸはテスターが値を設定するものとする。全てのメモリーセルにおいて基準となるリファレンス電位を調整できた場合もしくはS1006の条件を満たさない場合はS1008に進みそのときのVREFをVREF＝VREF_Ｌと設定する。
【００２６】
“1”データについても同様にS1009からS1016の動作が実行され、最終的なＶＲＥＦをＶＲＥＦ＝ＶＲＥＦ_Ｈと設定する。次にS1017においてＶＲＥＦ_Ｈ＞ＶＲＥＦ_Ｌであれば、リファレンス電位の最適値は
VREF_OPT＝（VREF_H＋VREF_L）／２
と設定され（S1018）、通常のメモリー検査（S1020)に進む。S1017においてＶＲＥＦ_Ｈ≦ＶＲＥＦ_Ｌである場合はFAILDEVICE（S1019）となる。以上全ての工程を終えると、メモリー装置に対する検査が終了する。
【００２７】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特許第２９８７３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら従来のメモリー装置においては、メモリーセル全体に対するデータの読み出し及び書き込み動作を行うためにはアドレス空間数分だけのアクセス回数が必要であり、リファレンス電位設定を行うためには
全アクセス回数＝全アドレス空間数 ×（VREFMAX−VREFMIN）／DV × 4
となるためリファレンス電位の調整に非常に時間がかかり、検査コストが増大する課題がある。また、アクセス全体に要する時間が長いため、メモリー装置の実動作中にリファレンス電位を調整することは困難であり、メモリー装置の信頼性が確保できない。
【００２９】
本発明は上記の点に鑑みてなされたものであり、メモリー装置におけるデータ読み出し及び書き込み動作時のメモリーセルへのアクセス回数を減らすことで、リファレンス電位設定時間を短縮し、検査コストの削減及び信頼性を向上させることを目的としている。
【課題を解決するための手段】
【００３０】
前記課題を解決するために、本発明では複数のメモリーセルのデータ読み出し及び書き込み動作を同時に行う。その際複数のビット線に取り出された電位を平均化する方法を用いる。
【００３１】
そのために、メモリー装置はメモリーセルデータを取り出すためのビット線と平均化されたビット線電位を伝達するためのトランジスタを備えた複数のビット線電位を平均化する手段を有する。
【００３２】
また、メモリー装置はメモリーセルアレイ配置領域を複数備え、少なくとも一つ以上のメモリーセル配置領域においては、複数のメモリーセルデータのビット線への取り出しを同時に行う。
【発明の効果】
【００３３】
本発明によれば、複数のメモリーセルより取り出されたビット線電位を平均化する手段を備えることで、より少ないアクセス回数でメモリーセルデータのビット線への取り出し電位分布を調査することができ、リファレンス電位設定時間を短縮させることができる。このことによって、出荷前の検査コストを削減することができ、また出荷後の実動作中にリファレンス電位の調整を行うことができるのでメモリー装置としての信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３５】
（実施の形態１）
図１は本実施形態における1T1C 型強誘電体メモリー装置を構成するメモリーセルアレイを示した図である。これは、センスアンプを挟んだ両側に、互いに相補的なビット線BLtとBLbが配置されているオープンビット線構造である。
【００３６】
それぞれの構成要素について説明する。
【００３７】
101〜108は1T1C型強誘電体メモリーセルで、111〜118はビット線BLt[n:0]とBLb[n:0]の電位を増幅するセンスアンプで、121〜124はリファレンス電位をビット線BLb[n:0]に出力するトランスファーゲートで、WLはメモリーセル101〜108の強誘電体キャパシタの第一の端子をビット線BLt[n:0]に接続するトランスファーゲートで、CP[n:0]はメモリーセル101〜108の強誘電体キャパシタの第二の端子にVDDもしくはグランドレベルを印加するセルプレート線で、ビット線BLt[n:0]はメモリーセル101〜108のデータを取り出すための信号線で、ビット線BLb[n:0]はリファレンス電位を伝達するための信号線で、EQ12−EQ78はビット線BLt[n:0]電位のイコライズ制御を行う制御信号線で、131〜134はビット線BLt[n:0]電位のイコライズを行うイコライズトランジスタで、VREFはリファレンス電位を伝えるノードで、REFONはVREFとビット線BLb[n:0]との接続制御を行う制御信号線で、PREはビット線BLt[n:0]とBLb[n:0]をグランド電位にディスチャージする制御信号で、DLは、ビット線BLt[2n+1:0]に対してデータのやり取り（入力及び出力）を行うデータ線で、XDLは、ビット線BLb[2n+1:0]に対してデータのやり取り（入力及び出力）を行うデータ線で、Y[n:0]はデータ線DLとビット線BLt[2n+1:0]、データ線XDLとビット線BLb[2n+1:0]の接続制御を行う制御信号線である。
【００３８】
図２にセンスアンプの構造を示す。XSAP、SANがそれぞれVDDレベル、グランドレベルではセンスアンプは停止状態である。XSAP、SANがそれぞれグランドレベル、VDDレベルのときにビット線BLt、BLbの電位を増幅する。ここで、XSAP、SANはセンスアンプの起動信号線である。
【００３９】
前述したように、メモリー装置のリファレンス電位設定検査工程においては、メモリーセルへのデータ書き込み動作及び読み出し動作を行う必要がある。本実施形態におけるリファレンス電位設定シーケンスを説明する前に、まずメモリーセルへのデータ書き込み動作及び読み出し動作を説明する。なお、書き込み及び読み出し両動作において、メモリーセル内のデータをビット線に取り出すステップが存在するが、本実施形態においては、２アドレスずつデータをビット線に取り出し、取り出された電位を平均化することで、メモリーセルへのアクセス回数を減らしている。
【００４０】
まず、本実施形態におけるメモリーセルのデータ読み出し動作について図３を用いて説明する。図３は本実施形態におけるデータ読み出しタイミングチャートである。
【００４１】
ｔ１でPREがグランドレベル、WLがVPPレベル（電源電圧VDD＋NMOS Vt以上）となり、メモリーセル101〜108の強誘電体キャパシタの第一の端子がBLt[n:0]にそれぞれ接続される。
【００４２】
ｔ２でCP[1:0]がVDDレベル（電源電圧レベル）となる。
【００４３】
ｔ３でCP[1:0]がグランドレベルになることで、BLt[1:0]にメモリーセル101、102に記録されているデータの読み出しがそれぞれ行われる。
【００４４】
ｔ４でEQ12がVDDレベルとなりBLt[1:0]がイコライズされる。また、REFONもVDDとなりVREF電位（リファレンス電位）がBLb[n:0]に伝達される。
【００４５】
ｔ５でEQ12とREFONはグランドレベルとなる。
【００４６】
ｔ６でセンスアンプ111、112が起動され、BLt[1:0]、BLb[1:0]の電位が増幅される。
【００４７】
ｔ８でY[1:0]がVDDレベルとなり、DLとBLt[1:0]が接続され、BLt[1:0]のデータがDLに伝達される。同時にXDLとBLb[1:0]が接続され、BLb[1:0]のデータがXDLに伝達される。
【００４８】
ｔ９でY[1:0]がグランドレベルとなり、DLとBLt[1:0]の接続及びXDLとBLb[1:0]の接続が切断される。
【００４９】
ｔ１０でCP[1:0]がVDDレベルとなり、メモリーセルへの“0”データの再書き込みが開始される。
【００５０】
ｔ１１でCP[1:0]がグランドレベルとなり、“0”データの再書き込みが終わると同時に“1”データの再書き込みが開始される。
【００５１】
ｔ１４でWLがグランドレベルとなり、“1”データの再書き込みが終わると同時にメモリーセル101〜108の強誘電体キャパシタがBLt[n:0]から切断される。
【００５２】
ｔ１５でPREがVDDレベルとなりビット線BLt[n:0]、BLb[n:0]がグランドレベルにディスチャージされ読み出し動作が完了する。
【００５３】
次に本実施形態におけるメモリーセルへのデータ書き込み動作について図４を用いて説明する。図４は本実施形態におけるデータ書き込み動作タイミングチャートである。
【００５４】
ｔ１でPREがグランドレベル、WLがVPPレベル（電源電圧VDD＋NMOS Vt以上）となり、強誘電体メモリーセル101〜108の強誘電体キャパシタの第一の端子がBLt[n:0]にそれぞれ接続される。
【００５５】
ｔ２でCP[1:0]がVDDレベル（電源電圧レベル）となる。
【００５６】
ｔ３でCP[1:0]がグランドレベルになることで、BLt[1:0]にメモリーセル101、102のデータの取り出しが行われる。
【００５７】
ｔ４でEQ12がVDDレベルとなりBLt[1:0]がイコライズされる。また、REFONもVDDとなりVREF電位がBLb[n:0]に伝達される。
【００５８】
ｔ５でEQ12とREFONはグランドレベルとなる。
【００５９】
ｔ６でセンスアンプ111、112が起動され、BLt[1:0]、BLb[1:0]の電位が増幅される。
【００６０】
ｔ８でY[1:0]がVDDレベルとなり、DLとBLt[1:0]が接続され、DLのデータがBLt[1:0]に伝達される。同時にXDLとBLb[1:0]が接続され、XDLのデータがBLb[1:0]に伝達される。
【００６１】
ｔ９でY[1:0]がグランドレベルとなり、DLとBLt[1:0]の接続及びXDLとBLb[1:0]の接続が切断される。
【００６２】
ｔ１０でCP[1:0]がVDDレベルとなり、メモリーセルへの“0”データの書き込みが開始される。
【００６３】
ｔ１１でCP[1:0]がグランドレベルとなり、“0”データの書き込みが終わると同時に“1”データの書き込みが開始される。
【００６４】
ｔ１４でWLがグランドレベルとなり、“1”データの書き込みが終わると同時にメモリーセル101〜108の強誘電体キャパシタがBLt[n:0]から切断される。
【００６５】
ｔ１５でPREがVDDレベルとなりビット線BLt[n:0]、BLb[n:0]がグランドレベルにディスチャージされ書き込み動作が完了する。
【００６６】
なお、本実施形態ではリファレンス電位をメモリーセルアレイ外で調整できるようにしているが、従来例において示したようにリファレンスセルを用いてリファレンス電位を発生させてもよい。
【００６７】
次にリファレンス電位設定検査におけるリファレンス電位の調整方法について説明する。図５は、本実施形態におけるリファレンス電位設定シーケンスを示した図である。本実施形態では２アドレス同時選択してメモリーセルのデータ書き込み及び読み出し動作を行う。
【００６８】
まずリファレンス電位をＶＲＥＦ＝ＶＲＥＦＭＩＮ（リファレンス電位調整の最小値）と設定する（S101）。ここでＶＲＥＦＭＩＮの値及び後ほど使うＶＲＥＦＭＡＸ（リファレンス電位調整の最大値）の値はテスターがこれらの情報を保持し、設定する。次に先ほど説明したように２アドレスずつ全アドレスに対応するメモリーセルに“0”データの書き込みを行い（S102）、同様に２アドレスずつ全アドレスに対応するメモリーセルから“0”データの読み出しを行う（S103）。次に読み出したデータに対応する電位とリファレンス電位を比較する。即ちDLに読み出されたBLt[n:0]の電位とXDLに読み出されたBLb[n:0]の電位（ＶＲＥＦ＝ＶＲＥＦＭＩＮ）を比較して、
DLの電位≦XDLの電位（ＶＲＥＦ＝ＶＲＥＦＭＩＮ）
であればPASS
DLの電位＞XDLの電位（ＶＲＥＦ＝ＶＲＥＦＭＩＮ）
であればFAIL
として全アドレス空間の情報を集計する。なお、これらの判断及び集計はテスターのプログラムが行う（S104・S105）。全てのアドレス空間において結果がPASSでない場合は、ＶＲＥＦ＜ＶＲＥＦＭＡＸであるかどうかを判断し（S106）、条件を満たす場合にＶＲＥＦ＝ＶＲＥＦ＋ＤＶと設定し直して（S107）、S102に戻って同様の作業を行う。ここでＤＶは微小量である。そして全てのアドレス空間での結果がPASSするまでもしくはＶＲＥＦ≧ＶＲＥＦＭＡＸとなるまで、S102からS105までの一連の作業を繰り返し行う。全てのアドレス空間において結果がPASSした時、もしくはＶＲＥＦ≧ＶＲＥＦＭＡＸとなった時は、その時点でのＶＲＥＦをＶＲＥＦ_Ｌとおいて（S108）“0”データに関する検査が終了する。
【００６９】
引き続き“1”データに関する検査を行う。まずリファレンス電位をＶＲＥＦ＝ＶＲＥＦＭＡＸと設定する（S109）。次に“0”データの場合と同様に２アドレスずつ全アドレスに対応するメモリーセルに“1”データの書き込みを行い（S110）、同様に２アドレスずつ全アドレスに対応するメモリーセルから“1”データの読み出しを行う（S111）。次に読み出したデータに対応する電位とリファレンス電位を比較する。即ちDLに読み出されたBLt[n:0]の電位とXDLに読み出されたBLb[n:0]の電位（ＶＲＥＦ＝ＶＲＥＦＭＡＸ）を比較して、
DLの電位≧XDLの電位（ＶＲＥＦ＝ＶＲＥＦＭＡＸ）
であればPASS
DLの電位＜XDLの電位（ＶＲＥＦ＝ＶＲＥＦＭＡＸ）
であればFAIL
として全アドレス空間の情報を集計する。なお、これらの判断及び集計はテスターのプログラムが行う（S112・S113）。全てのアドレス空間において結果がPASSでない場合は、ＶＲＥＦ＞ＶＲＥＦＭＩＮであるかどうかを判断し（S114）、条件を満たす場合にＶＲＥＦ＝ＶＲＥＦ−ＤＶと設定し直して（S115）、S110に戻って同様の作業を行う。そして全てのアドレス空間での結果がPASSするまでもしくはＶＲＥＦ≦ＶＲＥＦＭＩＮとなるまで、S110からS113までの一連の作業を繰り返し行う。全てのアドレス空間において結果がPASSした時、もしくはＶＲＥＦ≦ＶＲＥＦＭＩＮとなった時は、その時点でのＶＲＥＦをＶＲＥＦ_Ｈとおいて（S116）、“1”データに関する検査が終了する。
【００７０】
次にＶＲＥＦ_Ｈ＞ＶＲＥＦ_Ｌであるかどうか判断し（S117）、条件を満たす場合はＶＲＥＦ＝（ＶＲＥＦ_Ｈ＋ＶＲＥＦ_Ｌ）/２とし（S118）、通常のメモリー検査（S120）へと進む。この場合、このメモリー装置におけるリファレンス電位の最適値は、S118で設定した値となる。また、S117での条件を満たさない場合はこのメモリー装置はFAILDEVICEとなる（S119）。以上全ての工程を終えると、メモリー装置に対する検査が終了する。
【００７１】
本実施形態においては、２アドレスを同時に選択し、BLt[1:0]に取り出された電位をイコライズすることで、２アドレス同時読み出し及び書き込みを行う例を示した。２アドレス同時にアクセス可能になったことで、本実施形態における全空間へのアクセス回数は
リファレンス電位検査の最大アクセス回数
＝アドレス空間 ×4 ／2 × （VREFMAX−VREFMIN）／DV
＝アドレス空間 ×（VREFMAX−VREFMIN）／DV ×2
となり、従来に比べて半分の回数に減らすことができる。このことによって、リファレンス電位設定検査に要する時間が短縮され、検査コストが削減される。また、リファレンス電位設定をメモリー装置の実動作中に行うことが可能となり、劣化等によってそれぞれのメモリーセルの電位分布が変化したときにも、最適なリファレンス電位を随時設定することが可能となる。従ってメモリー装置としての信頼性も向上させることができる。なお、本実施形態では２アドレスを同時に選択する例を示したが、２アドレス以上のアドレスを選択することも可能であり、その場合はよりリファレンス電位を設定する時間が短縮され、更に検査コストの低下を図ることができる。
【００７２】
（実施の形態２）
図６は本実施形態における1T1C 型強誘電体メモリー装置の構成を示した図である。これは、センスアンプを挟んで互いに相補的なビット線どうしBLRtとBLRb、BLLtとBLLbが平行に配置されているフォールデットビット線構造である。
【００７３】
それぞれの構成要素について説明する。
【００７４】
201〜206、291〜296は1T1C型強誘電体メモリーセルで、241〜243はビット線BLRt、[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]の電位を増幅するセンスアンプで、211〜213と221〜223はリファレンス電位をビット線に出力するトランスファーゲートで、231〜233と271〜273はビット線のイコライズを行うイコライズトランジスタで、251〜253と261〜263はセンスアンプとビット線BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]を接続するトランスファーゲートで、WLR[1:0]、WLL[1:0]は1T1C型メモリーセル201〜206、291〜296の強誘電体キャパシタの第一の端子をビット線に接続するワード線で、CPRt[n:0]、CPRb[n:0]、CPLt[n:0]、CPLb[n:0]はメモリーセル201〜206、291〜296の強誘電体キャパシタの第二の端子にVDDもしくはグランドレベルを印加するセルプレート線で、ビット線BLRt[n:0]、BLLt[n:0]、BLRb[n:0]、BLLb[n:0]はメモリーセル201〜206、291〜296のデータを取り出すためもしくはリファレンス電位を伝達するための信号線で、EQARt、EQARb、EQALt、EQALbはビット線電位のイコライズ制御を行う制御信号線で、VREFはリファレンス電位を伝えるノードで、REFONRt、REFONRb、REFONLt、REFONLbはリファレンス電位とビット線との接続制御を行う制御信号線で、DLは、ビット線BLRt[n:0]、BLLt[n:0]に対してデータのやり取り（入力及び出力）を行うデータ線で、XDLは、ビット線BLRb[n:0]、BLLb[n:0]に対してデータのやり取り（入力及び出力）を行うデータ線で、Y[n:0]はデータ線DLとビット線BLRt[n:0]、BLLt[n:0]とデータ線XDLとビット線BLRb[n:0]、BLLb[n:0]の接続制御を行う制御信号線で、PREは、ビット線をグランド電位にディスチャージする制御信号で、SSWR、SSWLはビット線とセンスアンプの接続の制御を行う信号線である。
【００７５】
図２にセンスアンプの構造を示す。XSAP、SANがそれぞれVDDレベル、グランドレベルではセンスアンプは停止状態である。XSAP、SANがそれぞれグランドレベル、VDDレベルのときBLRt、BLLt、BLRb、BLRtの電位を増幅する。ここで、XSAP、SANはセンスアンプの起動信号線である。
【００７６】
実施の形態１で述べたようにリファレンス電位設定検査においては、メモリーセルのデータ読み出し及び書き込み動作を行う必要がある。本実施形態でのリファレンス電位設定検査シーケンスを説明する前に、まずメモリーセルのデータ読み出し及び書き込み動作について説明する。
【００７７】
本実施形態におけるデータ読み出し動作について図７を用いて説明する。図７は本実施形態におけるデータ読み出しタイミングチャートである。
【００７８】
ｔ１でPREがグランドレベル、SSWRとSSWLがVPPレベル、WLR[0]とWLL[0]がVPPレベル（電源電圧VDD＋NMOS Vt以上）となり、メモリーセル202、204、206、292、294、296の強誘電体キャパシタの第一の端子がBLRt[n:0]とBLLt[n:0]にそれぞれ接続される。
【００７９】
ｔ２でCPRt[n:0]とCPLt[n:0]がVDDレベル（電源電圧レベル）となる。
【００８０】
ｔ３でCPRt[n:0]とCPLt[n:0]がグランドレベルになることで、BLRt[n:0]とBLLt[n:0]にメモリーセル202、204、206、292、294、296に記録されているデータの取り出しが行われる。
【００８１】
ｔ４でEQARtとEQALtがVDDレベルとなりBLRt[n:0] とBLLt[n:0]の電位がイコライズされる。また、REFONRb、REFONLbもVDDとなりVREF電位がBLRb[n:0]とBLLb[n:0]に伝達される。
【００８２】
ｔ５でEQARt、EQALt、REFONRb、REFONLbはグランドレベルとなる。
【００８３】
ｔ６でセンスアンプ241〜243（ｎ個のセンスアンプ）が起動され、BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]の電位が増幅される。
【００８４】
t8では、Y[n:0]がVDDレベルとなり、DLとBLRt[n:0]、BLLt[n:0]が接続され、BLRt[n:0]及びBLLt[n:0]のデータがDLに伝達される。同時にXDLとBLRb[n:0]、BLLb[n:0]が接続され、BLRb[n:0]及びBLLb[n:0]のデータがXDLに伝達される。
【００８５】
ｔ１０でCPRt[n:0]とCPLt[n:0]がVDDレベルとなり、メモリーセル202、204、206、292、294、296への“0”データの再書き込みが開始される。
【００８６】
ｔ１１でCPRt[n:0]とCPLt[n:0]がグランドレベルとなり、“0”データの再書き込みが終わると同時に“1”データの再書き込みが開始される。
【００８７】
ｔ１２でWLR[0]とWLL[0]がグランドレベルとなり、“1”データの再書き込みが終わると同時にメモリーセル202、204、206、292、294、296の強誘電体キャパシタがBLRt[n:0]とBLLt[n:0]から切断される。
【００８８】
ｔ１３でPREがVDDレベルとなりビット線BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]がグランドレベルにディスチャージされる。
【００８９】
ｔ１４でSSWR、SSWLがグランドレベルとなり読み出し動作が完了する。
【００９０】
次に本実施形態におけるメモリーセルへのデータ書き込み動作について図８を用いて説明する。図８は本実施形態におけるデータ書き込み動作タイミングチャートである。
【００９１】
ｔ１でPREがグランドレベル、SSWRとSSWLがVPPレベル、WLR[0]とWLL[0]がVPPレベル（電源電圧VDD＋NMOS Vt以上）となり、メモリーセル202、204、206、292、294、296の強誘電体キャパシタの第一の端子がBLRt[n:0]とBLLt[n:0]にそれぞれ接続される。
【００９２】
ｔ２でCPRt[n:0]とCPLt[n:0]がVDDレベル（電源電圧レベル）となる。
【００９３】
ｔ３でCPRt[n:0]とCPLt[n:0]がグランドレベルになることで、BLRt[n:0]とBLLt[n:0]にメモリーセル202、204、206、292、294、296に記録されているデータの取り出しが行われる。
【００９４】
ｔ４でEQARtとEQALtがVDDレベルとなりBLRt[n:0]とBLLt[n:0]の電位がイコライズされる。また、REFONRbとREFONLbもVDDとなりVREF電位がBLRb[n:0]とBLLb[n:0]に伝達される。
【００９５】
ｔ５でEQARｔ、EQALt、REFONRb、REFONLbはグランドレベルとなる。
【００９６】
ｔ６でセンスアンプ241〜243が起動され、BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]の電位が増幅される。
【００９７】
ｔ８でY[n:0]がVDDレベルとなり、DLとBLRt[n:0]、BLLt[n:0]が接続され、DLのデータがBLRt[n:0]及びBLLt[n:0]に伝達される。同時にXDLとBLRb[n:0]、BLLb[n:0]が接続され、XDLのデータがBLRb[n:0]及びBLLb[n:0]に伝達される。
【００９８】
ｔ９でY[n:0]がグランドレベルとなり、DLとBLRt[n:0]、BLLt[n:0]の接続及びXDLとBLRb[n:0]、BLLb[n:0]の接続が切断される。
【００９９】
ｔ１０でCPRt[n:0]とCPLt[n:0]がVDDレベルとなり、メモリーセル202、204、206、292、294、296への“0”データの書き込みが開始される。
【０１００】
ｔ１１でCPRt[n:0]とCPLt[n:0]がグランドレベルとなり、“0”データの書き込みが終わると同時に“1”データの書き込みが開始される。
【０１０１】
ｔ１２でWLL[0]とWLR[0]がグランドレベルとなり、“1”データの書き込みが終わると同時にメモリーセル202、204、206、292、294、296の強誘電体キャパシタがBLRt[n:0]、BLLt[n:0]から切断される。
【０１０２】
ｔ１３でPREがVDDレベルとなりビット線BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]がグランドレベルにディスチャージされる。
【０１０３】
ｔ１４でSSWR、SSWLがグランドレベルとなり書き込み動作が完了する。
【０１０４】
なお、本実施形態ではリファレンス電位をメモリーセルアレイ外で調整できるようにしているが、従来例において示したようにリファレンスセルを用いてリファレンス電位を発生させてもよい。
【０１０５】
次にリファレンス電位設定検査におけるリファレンス電位の調整方法について説明する。図９は、本実施形態におけるリファレンス電位設定シーケンスを示した図である。本実施形態では2ｎアドレス同時選択してメモリーセルのデータ書き込み及び読み出し動作を行う。
【０１０６】
まずリファレンス電位をＶＲＥＦ＝ＶＲＥＦＭＩＮ（リファレンス電位調整の最小値）と設定する（S201）。ここでＶＲＥＦＭＩＮの値及び後ほど使うＶＲＥＦＭＡＸ（リファレンス電位調整の最大値）の値はテスターがこれらの情報を保持し、設定している。次に先ほど説明したように2ｎアドレスずつ全アドレスに対応するメモリーセルに“0”データの書き込みを行い（S202）、同様に2ｎアドレスずつ全アドレスに対応するメモリーセルから“0”データの読み出しを行う（S203）。次に読み出したデータに対応する電位とリファレンス電位を比較する。即ちDLに読み出されたBLRt[n:0]、BLLt[n:0]の電位とXDLに読み出されたBLRb[n:0]、BLLb[n:0]の電位（ＶＲＥＦ＝ＶＲＥＦＭＩＮ）を比較して、
DLの電位≦XDLの電位（ＶＲＥＦ＝ＶＲＥＦＭＩＮ）
であればPASS
DLの電位＞XDLの電位（ＶＲＥＦ＝ＶＲＥＦＭＩＮ）
であればFAIL
として全アドレス空間の情報を集計する。なお、これらの判断及び集計はテスターのプログラムが行う（S204・S205）。全てのアドレス空間において結果がPASSでない場合は、ＶＲＥＦ＜ＶＲＥＦＭＡＸであるかどうかを判断し（S206）、条件を満たす場合にＶＲＥＦ＝ＶＲＥＦ＋ＤＶと設定し直して（S207）、S202に戻って同様の作業を行う。ここでＤＶは微小量である。そして全てのアドレス空間での結果がPASSするまでもしくはＶＲＥＦ≧ＶＲＥＦＭＡＸとなるまで、S202からS205までの一連の作業を繰り返し行う。全てのアドレス空間において結果がPASSした時、もしくはＶＲＥＦ≧ＶＲＥＦＭＡＸとなった時は、その時点でのＶＲＥＦをＶＲＥＦ_Ｌとおいて（S208）“0”データに関する検査が終了する。
【０１０７】
引き続き“1”データに関する検査を行う。まずリファレンス電位をＶＲＥＦ＝ＶＲＥＦＭＡＸと設定する（S209）。次に“0”データの場合と同様に2ｎアドレスずつ全アドレスに対応するメモリーセルに“1”データの書き込みを行い（S210）、同様に2ｎアドレスずつ全アドレスに対応するメモリーセルから“1”データの読み出しを行う（S211）。次に読み出したデータに対応する電位とリファレンス電位を比較する。即ちDLに読み出されたBLRt[n:0]、BLLt[n:0]の電位とXDLに読み出されたBLRb[n:0]、BLLb[n:0]の電位（ＶＲＥＦ＝ＶＲＥＦＭＡＸ）を比較して、
DLの電位≧XDLの電位（ＶＲＥＦ＝ＶＲＥＦＭＡＸ）
であればPASS
DLの電位＜XDLの電位（ＶＲＥＦ＝ＶＲＥＦＭＡＸ）
であればFAIL
として全アドレス空間の情報を集計する。なお、これらの判断及び集計はテスターのプログラムが行う（S212・S213）。全てのアドレス空間において結果がPASSでない場合は、ＶＲＥＦ＞ＶＲＥＦＭＩＮであるかどうかを判断し（S214）、条件を満たす場合にＶＲＥＦ＝ＶＲＥＦ−ＤＶと設定し直して（S215）、S210に戻って同様の作業を行う。ここでＤＶは微小量である。そして全てのアドレス空間での結果がPASSするまでもしくはＶＲＥＦ≦ＶＲＥＦＭＩＮとなるまで、S210からS213までの一連の作業を繰り返し行う。全てのアドレス空間において結果がPASSした時、もしくはＶＲＥＦ≦ＶＲＥＦＭＩＮとなった時は、その時点でのＶＲＥＦをＶＲＥＦ_Ｈとおいて（S216）、“1”データに関する検査が終了する。
【０１０８】
次にＶＲＥＦ_Ｈ＞ＶＲＥＦ_Ｌであるかどうか判断し（S217）、条件を満たす場合はＶＲＥＦ＝（ＶＲＥＦ_Ｈ＋ＶＲＥＦ_Ｌ）/２とし（S218）、通常のメモリー検査（S220）へと進む。この場合、このメモリー装置におけるリファレンス電位の最適値は、S218で設定した値となる。また、S217での条件を満たさない場合はこのメモリー装置はFAILDEVICEとなる（S219）。以上全ての工程を終えると、メモリー装置に対する検査が終了する。
【０１０９】
本実施形態においては、2ｎアドレスを同時に選択し、BLRt[n:0]、BLLt[n:0]に読み出された電位をイコライズすることで、2ｎアドレス同時読み出し及び書き込みを行う例を示した。2ｎアドレス同時にアクセス可能になったことで、本実施形態における全空間へのアクセス回数は
リファレンス電位検査の最大アクセス回数
＝アドレス空間 ×4 ／2 ｎ× （VREFMAX−VREFMIN）／DV
＝アドレス空間 ×（VREFMAX−VREFMIN）／DV ×2 ／ｎ
となり、従来に比べてメモリーセルへのアクセス回数を1/2ｎにまで減らすことができる。このことによって、リファレンス電位設定検査に要する時間が大幅に短縮され、検査コストをより削減できる。また、リファレンス電位設定をメモリー装置の動作中に行うことが可能となり、劣化等によってそれぞれのメモリーセルの電位分布が変化したときにも、最適なリファレンス電位を随時設定することが可能となりメモリー装置としての信頼性を向上させることができる。
【０１１０】
なお、本実施形態においては、BLRt[n:0]、BLLt[n:0]をメモリーセルのデータを取り出すためのビット線として用い、BLRb[n:0]、BLLb[n:0]をリファレンス電位を伝達するためのビット線として用いる例を示したが、BLRb[n:0]、BLLb[n:0]にメモリーセルのデータを取り出し、BLRt[n:0]、BLLt[n:0]をリファレンス電位を伝達するためのビット線として使用することも可能である。
【０１１１】
（実施の形態３）
図１０は本実施形態における1T1C 型強誘電体メモリー装置を構成するメモリーセルアレイを示した図である。これは、実施の形態２と同様にフォールデットビット線構造をしているが、実施の形態２におけるトランジスタのレイアウト面積をより削減した構造になっている。
【０１１２】
301〜306、391〜396は、1T1C型強誘電体メモリーセルで、341〜343はビット線BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]の電位を増幅するセンスアンプで、311〜313と321〜323はEQNRtとBLRt[n:0]、EQNRbとBLRb[n:0]、EQNLtとBLLt[n:0]、EQNLbとBLLb[n:0]の接続を行うトランスファーゲートで、331と371はVREFとEQNRt、EQNRb及びVREFとEQNLt、EQNLbとを接続するトランスファーゲートで、351〜353と361〜363はセンスアンプとビット線を接続するトランスファーゲートで、WLR[1:0]、WLL[1:0]はメモリーセル301〜306、391〜396の強誘電体キャパシタの第一の端子をビット線に接続するワード線で、CPRt[n:0]、CPRb[n:0]、CPLt[n:0]、CPLb[n:0]はメモリーセル301〜306、391〜396の強誘電体容量の第二の端子をVDDもしくはグランドレベルに駆動するセルプレート線で、ビット線BLRt[n:0]、BLLt[n:0]、BLRb[n:0]、BLLb[n:0]はメモリーセル301〜306と391〜396のデータを取り出すためもしくはリファレンス電位を伝達するための信号線で、EQARt、EQARb、EQALt、EQALbはビット線電位のイコライズ制御を行う制御信号線で、VREFはリファレンス電位を伝えるノードで、REFONRt、REFONRb、REFONLt、REFONLbはリファレンス電位VREFとEQNRt、EQNRb、EQNLt、EQNLbを接続する制御を行う制御信号線で、DLは、ビット線BLRt[n:0]、BLLt[n:0]に対してデータのやり取り（入力及び出力）を行うデータ線で、XDLは、ビット線BLRb[n:0]、BLLb[n:0]に対してデータのやり取り（入力及び出力）を行うデータ線で、Y[n:0]はデータ線DLとビット線BLRt[n:0]、BLLt[n:0]とデータ線XDLとビット線BLRb[n:0]、BLLb[n:0]の接続制御を行う制御信号線で、PREは、ビット線をグランド電位にディスチャージする制御信号である。
【０１１３】
SSWR、SSWLはビット線とセンスアンプの接続の制御を行う信号線である。
【０１１４】
本実施形態においては、実施の形態２（図６）で示した構成要素211〜213と221〜223と231〜233と271〜273は構成要素311〜313と321〜323と331と371に対応している。このことにより、よりレイアウト面積を削減した構造になっている。
【０１１５】
図２にセンスアンプの構造を示す。XSAP、SANがそれぞれVDDレベル、グランドレベルではセンスアンプは停止状態である。XSAP、SANがそれぞれグランドレベル、VDDレベルでのときBLt、BLbの電位差を増幅する。ここで、XSAP、SANはセンスアンプの起動信号線である。
【０１１６】
実施の形態１及び２で述べたようにリファレンス電位設定検査においては、メモリーセルのデータ読み出し及び書き込み動作を行う必要がある。本実施形態でのリファレンス電位設定検査シーケンスを説明する前に、まずメモリーセルのデータ読み出し及び書き込み動作について説明する。
【０１１７】
本実施形態におけるメモリーセルのデータ読み出し動作について、図１１を用いて説明する。図１１は本実施形態におけるデータ読み出し動作タイミングチャートである。
【０１１８】
ｔ１でPREがグランドレベルとなり、SSWRとSSWLがVPPレベルとなり、WLR[0]とWLL[0]がVPPレベル（電源電圧VDD＋NMOS Vt以上）となり、強誘電体メモリーセル302、304、306、392、394、396の強誘電体キャパシタの第一の端子がBLRt[n:0]とBLLt[n:0]にそれぞれ接続される。
【０１１９】
ｔ２でCPRt[n:0]とCPLt[n:0]がVDDレベル（電源電圧レベル）となる。
【０１２０】
ｔ３でCPRt[n:0]とCPLt[n:0]がグランドレベルになることで、BLRt[n:0]とBLLt[n:0]にメモリーセル302、304、306、392、394、396に記録されているデータの取り出しが行われる。
【０１２１】
ｔ４でEQARtとEQALtがVDDレベルとなりBLRt[n:0] とBLLt[n:0]の電位がイコライズされる。また、REFONRb、REFONLb、EQARb、EQALbもVDDとなりVREF電位がBLRb[n:0]とBLLb[n:0]に伝達される。
【０１２２】
ｔ５でEQARt、EQALt、EQARb、EQALb REFONRb、REFONLbはグランドレベルとなる。
【０１２３】
ｔ６でセンスアンプ341〜343（ｎ個のセンスアンプ）が起動され、BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]の電位が増幅される。
【０１２４】
ｔ８では、Y[1:0]がVDDレベルとなり、DLとBLRt[n:0]、BLLt[n:0]が接続され、BLRt[n:0]及びBLLt[n:0]のデータがDLに伝達される。同時にXDLとBLRb[n:0]、BLLb[n:0]が接続され、BLRb[n:0]及びBLLb[n:0]のデータがXDLに伝達される。
【０１２５】
ｔ９でY[n:0]がグランドレベルとなり、DLとBLRt[n:0]、BLLt[n:0]の接続及びXDLとBLRb[n:0]、BLLb[n:0]の接続が切断される。
【０１２６】
ｔ１０でCPRt[1:0]とCPLt[1:0]がVDDレベルとなり、メモリーセル302、304、306、392、394、396への“0”データの再書き込みが開始される。
【０１２７】
ｔ１１でCPRt[n:0]とCPLt[n:0]がグランドレベルとなり、“0”データの再書き込みが終わると同時に“1”データの再書き込みが開始される。
【０１２８】
ｔ１２でWLR[0]とWLL[0]がグランドレベルとなり、“1”データの再書き込みが終わると同時にメモリーセル302、304、306、392、394、396の強誘電体キャパシタがBLRt[n:0]とBLLt[n:0]から切断される。
【０１２９】
ｔ１３でPREがVDDレベルとなり、ビット線BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]がグランドレベルにディスチャージされる。
【０１３０】
ｔ１４でSSWR、SSWLがグランドレベルとなり、読み出し動作が完了する。
【０１３１】
次にメモリーセルへのデータ書き込み動作について、図１２を用いて説明する。図１２は本実施形態におけるデータ書き込み動作タイミングチャートである。
【０１３２】
ｔ１でPREがグランドレベル、SSWRとSSWLがVPPレベル、WLR[0]とWLL[0]がVPPレベル（電源電圧VDD＋NMOS Vt以上）となり、メモリーセル302、304、306、392、394、396の強誘電体キャパシタの第一の端子がBLRt[n:0]とBLLt[n:0]にそれぞれ接続される。
【０１３３】
ｔ２でCPRt[n:0]とCPLt[n:0]がVDDレベル（電源電圧レベル）となる。
【０１３４】
ｔ３でCPRt[n:0]とCPLt[n:0]がグランドレベルになることで、BLRt[n:0]とBLLt[n:0]に強誘電体メモリーセル302、304、306、392、394、396に記録されているデータの取り出しが行われる。
【０１３５】
ｔ４でEQARtとEQALtがVDDレベルとなりBLRt[n:0]とBLLt[n:0]の電位がイコライズされる。
【０１３６】
また、REFONRbとREFONLbとEQARbとEQALbもVDDとなりVREF電位がBLRb[n:0]とBLLb[n:0]に伝達される。
【０１３７】
ｔ５でEQARtとEQALtとREFONRbとREFONLbとEQARbとEQALbはグランドレベルとなる。
【０１３８】
ｔ６でセンスアンプ341〜343が起動され、BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]の電位が増幅される。
【０１３９】
ｔ８でY[n:0]がVDDレベルとなり、DLとBLRt[n:0]、BLLt[n:0]が接続され、DLのデータがBLRt[n:0]、BLLt[n:0]に伝達される。同時に、XDLとBLRb[n:0]、BLLb[n:0]が接続され、XDLのデータがBLRb[n:0]、BLLb[n:0]に伝達される。
【０１４０】
ｔ９でY[n:0]がグランドレベルとなり、DLとBLRt[n:0]、BLLt[n:0]の接続及びXDLとBLRb[n:0]、BLLb[n:0]の接続が切断される。
【０１４１】
ｔ１０でCPRt[n:0]とCPLt[n:0]がVDDレベルとなり、メモリーセル302、304、306、392、394、396への“0”データの書き込みが開始される。
【０１４２】
ｔ１１でCPRt[n:0]とCPLt[n:0]がグランドレベルとなり、“0”データの書き込みが終わると同時に“1”データの書き込みが開始される。
【０１４３】
ｔ１２でWLR[0]とWLL[0]がグランドレベルとなり、“1”データの書き込みが終わると同時にメモリーセル302、304、306、392、394、396の強誘電体キャパシタがBLRt[n:0]とBLLt[n:0]から切断される。
【０１４４】
ｔ１３でPREがVDDレベルとなり、ビット線BLRt[n:0]、BLRb[n:0]、BLLt[n:0]、BLLb[n:0]がグランドレベルにディスチャージされる。
【０１４５】
ｔ１４でSSWR、SSWLがグランドレベルとなり書き込み動作が完了する。
【０１４６】
なお、本実施形態ではリファレンス電位をメモリーセルアレイ外で調整できるようにしているが、従来例において示したようにリファレンスセルを用いてリファレンス電位を発生させてもよい。本実施形態におけるリファレンス電位設定検査シーケンスは、実施の形態２において示したとおりである。
【０１４７】
また、本実施形態においては、BLRt[n:0]、BLLt[n:0]をメモリーセルのデータを取り出すためのビット線として用い、BLRb[n:0]、BLLb[n:0]をリファレンス電位を伝達するためのビット線として用いる例を示したが、BLRb[n:0]、BLLb[n:0]にメモリーセルのデータを取り出し、BLRt[n:0]、BLLt[n:0]をリファレンス電位を伝達するためのビット線として使用することも可能である。
【０１４８】
（実施の形態４）
図１３は本実施形態におけるメモリー装置の構成を示すブロック図である。401は第一のメモリーセルアレイ配置領域で、402は第二のメモリーセルアレイ配置領域で、403はロウデコーダーで、404はコラムデコーダーで、405は制御回路である。ここで、401及び402には実施の形態１から３に示したようなメモリーセルアレイが配置されている。ここでは第一のメモリーセルアレイ配置領域401及び第二のメモリーセルアレイ配置領域402に実施の形態３で示したメモリーセルアレイを配置する場合について説明する。
【０１４９】
ここで、401への書き込み及び読み出し動作は１アドレスずつ行う。これは図１５及び図１４に示すように、t2〜t3の間に１アドレス分だけのデータをビット線に取り出すことで行う。
【０１５０】
また402への書き込み及び読み出し動作は実施の形態３で説明したように（図１２及び図１１参照）、複数アドレス同時に行う。書き込み及び読み出しを１アドレスずつ行う場合は、全アドレス空間数分だけアクセスしなければならないのでリファレンス電位設定に時間がかかる。そのためメモリー装置の実動作中にリファレンス電位を調整することは現実的に不可能で、メモリー装置としての信頼性を確保することは困難であるという反面、複数アドレス同時アクセスする場合に比べて記憶容量が大きいというメリットがある。
【０１５１】
また第二のメモリーセルアレイ配置領域402への書き込み及び読み出し動作は実施の形態３で説明したように複数アドレス同時に行うので、リファレンス電位設定時間が第一のメモリーセルアレイ配置領域401に比べて短くて済む。従って、メモリー装置の実動作中にリファレンス電位を随時調整することができ、メモリーセルの劣化及び故障によるビット線への取り出し電位分布の変化にも柔軟に対応でき、メモリー装置としての信頼性を向上することができる。
【０１５２】
このようにメモリーセルアレイ配置領域を二つに分け、例えばメモリーセルアレイ配置領域402には壊れては困るデータを保存するために使用するというように、記憶容量と信頼性の両面を考慮することにより、メモリー装置全体としての質の向上を図ることができる。
【産業上の利用可能性】
【０１５３】
本発明にかかるデータ読み出し及び書き込み方法は、強誘電体メモリー装置やFEPROM、FLASHなどのリファレンス電位の調整を行うメモリー装置において有用である。
【図面の簡単な説明】
【０１５４】
【図１】実施の形態１におけるメモリー装置を構成するメモリーセルアレイを示した図
【図２】実施の形態１から３におけるセンスアンプの構造を示した図
【図３】実施の形態１におけるデータ読み出し動作タイミングチャート
【図４】実施の形態１におけるデータ書き込み動作タイミングチャート
【図５】実施の形態１におけるリファレンス電位設定検査シーケンスを示した図
【図６】実施の形態２におけるメモリー装置を構成するメモリーセルアレイを示した図
【図７】実施の形態２におけるデータ読み出し動作タイミングチャート
【図８】実施の形態２におけるデータ書き込み動作タイミングチャート
【図９】実施の形態２におけるリファレンス電位設定検査シーケンスを示した図
【図１０】実施の形態３におけるメモリー装置を構成するメモリーセルアレイを示した図
【図１１】実施の形態３におけるデータ読み出し動作タイミングチャート
【図１２】実施の形態３におけるデータ書き込み動作タイミングチャート
【図１３】実施の形態４におけるメモリー装置の構成を示すブロック図
【図１４】実施の形態４における第一のメモリーセルアレイ配置領域でのデータ読み出し動作タイミングチャート
【図１５】実施の形態４における第一のメモリーセルアレイ配置領域でのデータ書き込み動作タイミングチャート
【図１６】従来のメモリー装置を構成するメモリーセルアレイを示した図
【図１７】従来のメモリー装置におけるビット線へのデータ取り出し動作タイミングチャート
【図１８】従来のメモリー装置におけるリファレンス電位設定検査シーケンスを示した図
【符号の説明】
【０１５５】
101〜108  1T1C 型強誘電体メモリーセル
111〜118  センスアンプ
121〜124  ランスファーゲート
131〜134  イコライズトランジスタ
201〜206  1T1C 型強誘電体メモリーセル
211〜213  トランスファーゲート
221〜223  トランスファーゲート
231〜233  イコライズトランジスタ
241〜243  センスアンプ
251〜253  トランスファーゲート
261〜263  トランスファーゲート
271〜273  イコライズトランジスタ
291〜296  1T1C 型強誘電体メモリーセル
301〜306  1T1C 型強誘電体メモリーセル
311〜313  トランスファーゲート
321〜323  トランスファーゲート
331  トランスファーゲート
341〜343  センスアンプ
351〜353  トランスファーゲート
361〜363  トランスファーゲート
371  トランスファーゲート
391〜396  1T1C 型強誘電体メモリーセル
401  第一のメモリーセルアレイ配置領域
402  第二のメモリーセルアレイ配置領域
403  ロウデコーダー
404  コラムデコーダー
405  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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