(57)【要約】【課題】複数のメモリチップ間で初期化動作期間にばらつきが生じたとしても、それぞれのビジー状態を示すビジー信号を出力するI/O端子を介して複数のメモリチップ間で電源電圧と接地電圧との間がショートすることを防止する。【解決手段】複数のメモリチップMC1 、MC2 と、これらに対応して設けられ、電源投入後に電源電圧の値が仕様保証範囲に達した際にビジー状態にされ、複数のメモリチップの初期化動作が完了するまでの間中ビジー状態が維持され、複数のメモリチップの初期化動作が全て完了した後にビジー状態が解除されるビジー信号がそれぞれ出力されるI/O端子１３を具備したことを特徴としている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
パッケージ内に設けられた複数のメモリチップのビジー状態を出力するビジー状態出力専用パッドを有し、前記各メモリチップがビジー状態にある場合には前記パッドに第１の電圧を供給し、前記各メモリチップがレディー状態にある期間のうち少なくとも一部の期間に相当する第１の期間には前記ビジー状態出力専用パッドに第２の電圧を供給し、前記ビジー状態出力専用パッドに第２の電圧を供給する手段を前記各メモリチップに設けると共に、前記複数のメモリチップは前記ビジー状態出力専用パッドとは異なるＩ/Oパッドを有し、前記I/Oパッドから前記ビジー状態が出力されるとともに、前記複数のメモリチップは同一パッケージ内の他のメモリチップのビジー状態を検知する検知回路をそれぞれ有することを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリチップのＩ/O端子が、前記パッケージの内部で共通に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のメモリチップに第１のメモリチップが含まれ、前記第１のメモリチップ中に含まれる前記ビジー状態出力専用パッドに第２の電圧を供給する手段は、電源投入の際のチップ初期化動作開始後、前記第１のメモリチップにおいてチップ初期化動作が完了してからパッケージ内に設けられた前記複数のメモリチップの全てにおいて初期化動作が完了するまでの間が前記第１の期間に相当し、前記第１の期間に前記ビジー状態出力専用パッドに第２の電圧を供給することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記第１のメモリチップ中に含まれる前記ビジー状態出力専用パッドに第２の電圧を供給する手段は、電源投入の際のチップ初期化動作開始後、前記第１のメモリチップにおいてチップ初期化動作が完了してからパッケージ内に設けられた前記複数のメモリチップの全てにおいて初期化動作が完了するまでの間のみ、前記ビジー状態出力専用パッドに第２の電圧を供給することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ビジー状態出力専用パッドに第２の電圧を供給する手段は、電源投入の際のチップ初期化動作開始後から、パッケージ内に設けられた前記複数のメモリチップの全てにおいて初期化動作が完了するまでの間のみ、前記ビジー状態出力専用パッドに第２の電圧を供給することを特徴とする請求項１乃至３のいずれか１項記載の半導体記憶装置。
【請求項６】
前記ビジー状態出力専用パッドに前記第１の電圧を供給する能力を、前記ビジー状態出力専用パッドに第２の電圧を供給する能力よりも高くすることで、前記ビジー状態出力専用パッドに前記第１の電圧と前記第２の電圧の両方が供給される期間に、前記ビジー状態出力専用パッドを第１の電圧に設定することを特徴とする請求項１乃至５のいずれか１項記載の半導体記憶装置。
【請求項７】
前記ビジー状態出力専用パッドに第２の電圧を供給する手段は、前記メモリチップがビジー状態、レディー状態に関らずに前記ビジー状態出力専用パッドに第２の電圧を供給し、
前記メモリチップがビジー状態のときは、前記ビジー状態出力専用パッドに第１の電圧を供給する能力を、前記ビジー状態出力専用パッドに第２の電圧を供給する能力よりも高くすることで、前記ビジー状態出力専用パッドを第１の電圧に設定することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項８】
前記ビジー状態出力専用パッドに第２の電圧を供給する手段は、前記メモリチップがレディー状態の時にのみ前記ビジー状態出力専用パッドに第２の電圧を供給することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項９】
前記ビジー状態出力専用パッドに第２の電圧を供給する能力は、前記ビジー状態出力専用パッドに前記第１の電圧を供給する能力よりも低いことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記ビジー状態出力専用パッドに第２の電圧を供給する手段は、前記複数のメモリチップを選択するためのチップアドレスに基づいて、前記ビジー状態出力専用パッドに第２の電圧を供給することを特徴とする請求項１乃至９のいずれか１項記載の半導体記憶装置。
【請求項１１】
前記チップアドレスは、チップアドレス設定用パッドに対しボンディングによって所定電位を供給することより設定されることを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記チップアドレスは、チップ内に設けられたチップアドレス設定用ヒューズの選択溶断によって設定されることを特徴とする請求項１０記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パッケージ内に複数の半導体メモリチップを内蔵したICカードやメモリシステムなどの半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、電気的書替えを可能にしたEEPROM（Electrically Erasable Programmable Read Only Memory）が知られている。なかでも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。
【０００３】
このようなNANDセル型EEPROMなどのメモリデバイスでは、通常、電源投入後に、チップの初期化動作が行われる。
【０００４】
NANDセル型EEPROMのように非常に多くのメモリセルを集積したメモリチップは、チップ製造時に全てのメモリセルが正常に製造されるとは限らず、欠陥のある不良メモリセルが発生する可能性が高い。１個でも不良メモリセルがあると、そのチップは不良品となり、捨てなければならない。しかしながら、そのようにするとメモリチップの製造コストが非常に高価なものになってしまう。
【０００５】
そこで、NANDセル型EEPROM等では、不良置き換え用のスペアブロックを予め設けておき、不良メモリセルが発生しているブロックを例えばブロック単位でスペアブロックに置き換えることにより、不良メモリセルが発生しているメモリチップを救済して、チップ良品率を高めるようにしている。
【０００６】
先のメモリチップの初期化動作の一例として、上記のような不良メモリセルが発生しているブロックのスペアブロックへの置き換え動作や、メモリチップ内で使用される種々の電圧を最適値に設定するための電圧トリミング動作などが挙げられる。
【０００７】
この初期化動作が行われる期間は、通常、電源投入時に電源電圧が規定範囲の値に到達した後からある一定時間、例えば数百マイクロ秒程度経過するまでの間に設定されており、この初期化動作期間には外部からメモリチップを制御することができない。
【０００８】
従来では、メモリチップを使用するシステム側で、上記の初期化動作期間に相当する時間を計測して初期化動作期間の終了を認識し、その後、メモリチップを制御するようにしていた。
【０００９】
しかし、この場合には、メモリチップを使用するシステム側で時間を計測するという余分な作業が必要となり、メモリチップの制御が複雑になるという問題があった。
【００１０】
この問題を解決する手段の一つとして、電源投入時に、電源電圧が規定範囲の値に到達した後からメモリチップを外部で制御可能となるまでの期間がビジー（Busy）状態であることを示すビジー信号をメモリチップから出力させる方法がある。ビジー状態出力に関しては、例えばNANDセル型EEPROMは、従来から、データ読出し／データ書込み／データ消去の各動作中にメモリチップがビジー状態にあることを出力するという機能を有している。ビジー状態にあるか否かを出力する方法としては、（Ａ）ビジー状態出力専用のパッドから出力する、あるいは（Ｂ）ビジー状態出力用コマンド入力後、データ出力イネーブル状態となった時にI/Oパッドから出力する、という方法が使用されてきた。
【００１１】
通常は、システムやユーザによりビジー状態の検知方法が異なるため、（Ａ）、（Ｂ）の両方が使用できるようにすることにより利便性を高めている。つまり、（Ａ）、（Ｂ）両方の実現が不可欠である。
【００１２】
一方、EEPROMやEEPROMなどのメモリチップを含むICカードやメモリシステムでは、従来から複数のメモリチップを実装したパッケージ製品を使用していた。すなわち、ICカードやメモリシステム等においてメモリ容量を増加させるために、一つのパッケージ内に複数個のメモリチップを内蔵させる方法が広く採用されており、一例として複数の不揮発性メモリチップを内蔵させたパッケージ製品がある。
【００１３】
複数のメモリチップを含むパッケージ製品では、電源投入時に、パッケージ内の全ての不揮発性メモリチップにおいてチップ初期化動作が完了するまでビジー状態が出力されなければならない。
【００１４】
図３６は、複数のメモリチップを内蔵し、パッケージ化された従来のメモリデバイスの概略的な構成を示すブロック図である。ここでは一例として、２個のメモリチップMC1 、MC2 を内蔵したものを示している。メモリデバイス１０内の上記両メモリチップMC1 、MC2 にはそれぞれ電源電圧Vccと接地電圧GNDとが供給される。また、上記両メモリチップMC1 、MC2 のビジー状態出力専用パッドは、ビジー状態出力専用端子１１に共通に接続されている。この出力専用端子１１は負荷抵抗１２を介して電源電圧Vccのノードに接続されている。さらに上記両メモリチップMC1 、MC2 のI/OパッドはともにI/O端子１３に接続されている。このI/O端子１３はI/Oバス１４に接続されている。
【００１５】
上記出力専用端子１１からは、メモリチップMC1 、MC2 のうち少なくともいずれか一方がビジー状態のときに“Ｌ”レベルとなるビジー信号/BusyA（／は反転信号を意味する）が出力される。
【００１６】
メモリデバイス１０にビジー状態出力用コマンドが入力された時に、上記I/O端子１３からは対応するメモリチップがビジー状態ならば“Ｌ”レベルとなるビジー信号/Busy1または/Busy2が出力される。
【００１７】
複数のメモリチップを内蔵したパッケージ製品では、電源投入後に、パッケージ内の全てのメモリチップの初期化動作が完了するまでの間中、ビジー状態が出力されなければならない。従って、パッケージ内の全てのメモリチップからビジー状態を出力する必要があり、個々のメモリチップからI/Oパッド及びI/O端子１３を介してビジー状態を表す信号が出力される。
【００１８】
しかし、電源投入時のビジー信号の出力時間幅は、一般にはチップ毎にばらつきがあるため、実際には個々のチップ毎で異なる。つまり、一方のチップはビジー状態、他方のチップはレディー（Ready）状態、つまりビジー状態でない状態がある時が存在する。
【００１９】
図３７は、図３６に示す従来のメモリデバイスにおいて、電源投入後から各チップが外部制御可能状態となるまでの動作の一例を示すタイミングチャートである。電源が投入され、電源電圧の値が所定値を超えると、メモリチップMC1 、MC2 でそれぞれ初期化動作が開始される。この初期化動作が行われる期間は“Ｈ”レベルで示されている。ここでは、例えばメモリチップMC1 に比べてメモリチップMC2 の初期化動作に要する時間が長くかかったとする。
【００２０】
また、初期化動作の開始後に、メモリチップMC1 とMC2 からI/O端子１３を介してビジー状態を表すビジー信号/Busy1、/Busy2が出力される。ビジー信号/Busy1、/Busy2が“Ｌ”レベルにされている期間がビジー状態に対応している。ビジー状態は各チップの初期化動作が完了すると解除されるので、ビジー信号/Busy1に対し、/Busy2がレディー状態に変わる時間が遅れる。つまり、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間（図３７中のＴｘ）が生じる。このＴｘの期間に、メモリチップMC1 から出力されるビジー信号/Busy1は“Ｈ”レベル、メモリチップMC2 から出力されるビジー信号/Busy2は“Ｌ”レベルなので、もし、このＴｘの期間に、ビジー状態出力用コマンドが入力され、ビジー信号/Busy1、/Busy2がメモリチップMC1 とMC2 から出力されると、メモリチップMC1 、MC2 を介して、電源電圧Vccと接地電圧GNDとの間がショートする。このショートにより、各チップ内の接地電圧のレベルが上がる、または電源電圧のレベルが下がるなどが原因で、チップが誤動作する恐れがある。また、各チップにおいて、I/Oパッドから流れ出る出力電流の値は一般に大きく設定されているので、I/Oバス１４を介してチップ相互間に大電流が流れ、デバイスそのものが破壊される危険性も出てくる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
この発明は上記のような事情を考慮してなされたものであり、その目的は、複数のメモリチップを有し、これら複数のメモリチップ間で初期化動作期間にばらつきが生じたとしても、それぞれのビジー状態を示すビジー信号を出力するI/O端子を介して複数のメモリチップ間で電源電圧と接地電圧との間がショートすることを防止できる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２２】
この発明の半導体記憶装置は、パッケージ内に設けられた複数のメモリチップのビジー状態を出力するビジー状態出力専用パッドを有し、前記各メモリチップがビジー状態にある場合には前記パッドに第１の電圧を供給し、前記各メモリチップがレディー状態にある期間のうち少なくとも一部の期間に相当する第１の期間には前記ビジー状態出力専用パッドに第２の電圧を供給し、前記ビジー状態出力専用パッドに第２の電圧を供給する手段を前記各メモリチップに設けると共に、前記複数のメモリチップは前記ビジー状態出力専用パッドとは異なるＩ/Oパッドを有し、前記I/Oパッドから前記ビジー状態が出力されるとともに、前記複数のメモリチップは同一パッケージ内の他のメモリチップのビジー状態を検知する検知回路をそれぞれ有することを特徴とする。
【発明の効果】
【００２３】
この発明によれば、複数のメモリチップを有し、これら複数のメモリチップ間で初期化動作期間にばらつきが生じたとしても、それぞれのビジー状態を示すビジー信号を出力するI/O端子を介して複数のメモリチップ間で電源電圧と接地電圧との間がショートすることを防止できる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００２５】
図１は、この発明に係るメモリデバイスの概略的な基本構成を示すブロック図である。このメモリデバイス１０では、同一のパッケージ内に複数のNANDセル型EEPROMからなるメモリチップが内蔵されている。ここでは一例として、２個のメモリチップMC1 、MC2 が内蔵される場合を示しているが、２個以上のメモリチップを内蔵させてもよい。
【００２６】
メモリデバイス１０内の上記両メモリチップMC1 、MC2 にはそれぞれ電源電圧Vccと接地電圧GNDとが供給される。また、上記両メモリチップMC1 、MC2 のビジー状態出力専用パッドはビジー状態出力専用端子１１に共通に接続されている。この出力専用端子１１は負荷抵抗１２を介して電源電圧Vccのノードに接続されている。さらに上記両メモリチップMC1 、MC2 のI/OパッドはともにI/O端子１３に接続されている。このI/O端子１３はI/Oバス１４に接続されている。
【００２７】
上記出力専用端子１１からは、メモリチップMC1 、MC2 のうちビジー状態となっている期間が長い方のメモリチップのビジー期間中、“Ｌ”レベルとなるようなビジー信号/BusyA（／は反転信号を意味する）が出力される。
【００２８】
上記両メモリチップMC1 、MC2 相互間には少なくとも１本以上の配線１６が設けられる場合があり、この配線１６を介して各メモリチップのビジー状態が相互に伝えられる。
【００２９】
上記I/O端子１３からはビジー信号/Busy1、/Busy2が出力される。
【００３０】
複数のメモリチップを内蔵したパッケージ製品では、電源投入時に、パッケージ内の全てのメモリチップの初期化動作が完了するまでビジー状態が出力されなければならない。従って、パッケージ内の全てのメモリチップからビジー状態を出力する必要があり、個々のメモリチップからI/O端子１３を介してビジー状態を表す信号が出力される。
【００３１】
なお、I/O端子１３からのビジー状態出力はデータ出力イネーブル状態の時のみ行われ、データ出力ディセーブル状態の時は常にI/O端子１３はフローティング状態にある。従って、ビジー信号/Busy1、/Busy2はデータ出力ディセーブル状態の時は常にフローティング状態となる。このデータ出力イネーブル/ディセーブル状態の制御は通常、制御専用ピン（チップ内ではパッド電圧)により行われる。以下、/Busy1、/Busy2のビジー出力について論じる場合には、基本的に前記した（Ｂ）ビジー状態出力用コマンド入力後のデータ出力イネーブル状態での/Busy1、/Busy2の状態を指すことにする。
【００３２】
図２は、図１中のメモリチップMC1 、MC2 それぞれの内部構成を示すブロック図である。
【００３３】
図２において、メモリセルアレイ２１には、それぞれ制御ゲート、浮遊ゲート、選択ゲートを有するNAND型メモリセルが複数設けられている。これら複数のNANDセルはブロック分けされている。メモリセルアレイ２１には、ビット線制御回路２２、ロウデコーダ回路２３、ウェル電位制御回路２４、ソース線制御回路２５、高電圧・中間電圧発生回路２６が接続されている。
【００３４】
上記ビット線制御回路２２には、アドレスバッファ２７から出力されるアドレス信号を受けるカラムデコーダ回路２８及びデータ入出力バッファ２９が接続されている。このビット線制御回路２２は、カラムデコーダ回路２８の出力信号に応じて、データの読み出し、書き込み、再書き込み、書き込みベリファイ、読み出しベリファイ及び消去を行う。すなわち、このビット線制御回路２２は、主にCMOSフリップフロップ回路により構成されており、メモリセルに書き込み込むためのデータのラッチや、ビット線の電位を読み出すためのセンス動作及び書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチ動作を行う。
【００３５】
ロウデコーダ回路２３には、アドレスバッファ２７、ワード線制御回路３０、ロウデコーダ電源制御回路３１が接続されている。ロウデコーダ回路２３は、メモリセルの制御ゲート及び選択ゲートを制御する。ワード線制御回路３０は選択されたブロック内のワード線の電位を制御し、ロウデコーダ電源制御回路３１はロウデコーダ回路２３の電源電位を制御する。
【００３６】
ウェル電位制御回路２４は、メモリセルアレイ２１が形成されるｐ型ウェル領域、またはｐ型基板の電位を制御し、ソース線制御回路２５はメモリセルアレイ２１内のソース線の電圧を制御する。さらに、高電圧・中間電圧発生回路２６は、消去用高電圧、書き込み用高電圧及び中間電圧を発生し、消去動作中のｐ型ウェル領域に供給したり、ワード線制御回路３０、ロウデコーダ電源制御回路３１、ロウデコーダ回路２３を介して書き込み中のワード線に供給するととともに、ビット線制御回路２２を介してビット線に供給する。
【００３７】
各メモリチップにはさらにビジー制御回路３２が設けられている。このビジー制御回路３２は、電源投入時に、電源電圧が仕様保証範囲の値に到達した後からメモリチップを外部で制御可能となるまでの期間、または電源投入後の通常動作時に、データ読み出し／データ書き込み／データ消去の各動作中に、ビジー状態であることを示す前記２種類のビジー信号/BusyA、/Busy1（または/Busy2）を出力する。
【００３８】
図３（ａ）は、図２中のメモリセルアレイ２１内の１つのNAND型メモリセルの平面図を示し、図３（ｂ）は、図３（ａ）の等価回路を示している。また、図４（ａ）は図３（ａ）に示す４Ａ−４Ａ線に沿った断面図を示し、図４（ｂ）は図３（ａ）に示す４Ｂ−４Ｂ線に沿った断面図を示している。なお、図３（ａ）、（ｂ）及び図４（ａ）、（ｂ）において同一部分には同一符号を付す。
【００３９】
図３（ａ）、（ｂ）及び図４（ａ）、（ｂ）に示すように、素子分離酸化膜４２により囲まれたｐ型シリコン基板（またはｐ型ウェル領域）４１内に複数のNANDセルからなるメモリセルが形成されている。１つのNANDセルには、例えば８個のメモリセルM1〜M8が設けられている。これら８個のメモリセルM1〜M8は直列接続されている。
【００４０】
各メモリセルにおいて、基板４１上にはゲート絶縁膜４３を介して浮遊ゲート４４（４４1、４４2、…、４４8）が形成されている。この浮遊ゲート４４（４４1、４４2、…、４４8）の上部にはゲート絶縁膜４５を介して制御ゲート４６（４６1、４６2、…、４６8）が形成されている。これらメモリセルのソース、ドレインを構成するｎ型拡散層４９1、４９2、…、４９8は、隣接するもの同士が共有され、これにより各メモリセルが直列接続されている。
【００４１】
各NANDセルのドレイン側及びソース側には、それぞれ選択ゲート４４9、４６9及び４４10、４６10が設けられている。これら選択ゲートは、メモリセルの浮遊ゲート及び制御ゲートと同時に形成される。これらメモリセルが形成された基板４１上は例えばCVD酸化膜からなる層間絶縁膜４７により覆われており、この層間絶縁膜４７の上にビット線４８が形成されている。このビット線４８はNANDセルの一端側のドレイン拡散層４９0に接続されている。
【００４２】
行方向に配置されたNANDセルの制御ゲート４６（４６1、４６2、…、４６8）は、図３（ａ）、（ｂ）に示すように、共通に制御ゲート線CG1、CG2、…、CG8として配置されている。これらの制御ゲート線はワード線となる。選択ゲート４４9、４６9及び４４10、４６10もそれぞれ行方向に連続的に配置され、選択ゲート線SG1、SG2とされる。
【００４３】
図５は、上記のようなNANDセルがマトリクス状に配置されたメモリセルアレイの等価回路を示している。ここで、ワード線や選択ゲート線を共有するNANDセル群をブロックと呼び、図５中、破線で囲まれた領域を１個のブロックとする。メモリセルにおけるデータ読み出し、書き込み等の動作は、通常、複数のブロックのうち１個のブロックを選択して実行される。
【００４４】
次に、上記NANDセル型EEPROMにおけるデータ書き込み、消去、読み出し動作について説明する。
【００４５】
データ書込みの動作は、ビット線コンタクトから最も離れた位置のメモリセルから順に行なわれる。選択されたメモリセルの制御ゲートには高電圧Ｖpgm（例えば１８Ｖ程度）が印加され、それよりビット線側のメモリセルの制御ゲート及び選択ゲートには中間電位Ｖmw（例えば１０Ｖ程度）が印加され、ビット線にはデータに応じて０Ｖまたは中間電位Ｖmb（例えば８Ｖ程度）が印加される。
【００４６】
ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで伝達され、ドレインから浮遊ゲートにトンネル電流による電子注入が生じる。これにより、選択されたメモリセルの閾値電圧は正方向にシフトする。この状態を例えば“１”とする。ビット線に中間電位Ｖmbが与えられた時は電子注入が起こらず、従って閾値電圧は変化せず、負の状態に止まる。この状態は“０”である。
【００４７】
データ消去はブロック単位で行われる。すなわち、選択されたNANDセルブロック内の全てのメモリセルに対して同時にデータ消去が行なわれる。すなわち、選択されたNANDセルブロック内の全ての制御ゲートが０Ｖとされ、ｐ型ウェル領域（またはｐ型基板）に高電圧Ｖera（例えば２２Ｖ程度）の電圧が印加される。ビット線、ソース線、非選択NANDセルブロック内の制御ゲート及び全ての選択ゲート線はフローティング状態にされる。これにより、選択されたNANDセルブロック内の全てのメモリセルで、トンネル電流による浮遊ゲートの電子がｐ型ウェル領域（またはｐ型基板）に放出され、閾値電圧が負方向にシフトする。
【００４８】
データ読み出し動作は、選択されたメモリセルの制御ゲートが０Ｖとされ、それ以外のメモリセルの制御ゲート及び選択ゲートが、例えばほぼ電源電圧Ｖccもしくは電源電圧より少し高い読出し用電圧ＶH（通常はＶccの２倍以下の電圧レベルであり、値としては５Ｖ以下）とされる。この状態で、選択メモリセルに電流が流れるか否かが検出されることにより、データセンスが行なわれる。
【００４９】
ところで、図１のメモリデバイス１０において、２個のメモリチップMC1 、MC2 の初期化動作が完了するまでは２個のチップともにビジー状態となるように制御するためには、同一パッケージ内の他のメモリチップのビジー状態を検知する必要がある。これを実現する方法として、（１）ビジー状態出力専用端子１１から出力されるビジー信号/BusyＡを用いて他のメモリチップのビジー状態を検知する方法と、（２）パッケージ内の全てのチップに共通に接続される専用の配線１６を用い、この配線１６を介して他のメモリチップのビジー状態を検知する方法との２つの方法が考えられる。
【００５０】
（１）の方法は、パッケージ内の配線やチップ内のパッドの増加が避けられる長所があるが、ビジー信号/BusyAが出力されるビジー状態出力専用端子１１がチップの外部にあるために、システム中の配線容量、電圧印加などの影響を受けることになり、これらの詳細な検討が必要である。
【００５１】
一方、（２）の方法は、専用配線はパッケージ内にのみ設けられ、パッケージの外部に出す必要がないので、システム中の配線容量、電圧印加などの詳細な検討は不要であるが、パッケージ内の配線やチップ内のパッド数が増加するという短所がある。従って、パッケージ製品の用途に応じて（１）、（２）どちらかの方法を採用するかを検討する必要がある。
【００５２】
図６は、上記の（２）の方法を採用したこの発明の第１の実施の形態によるメモリデバイスにおける図１中の２個のメモリチップMC1 、MC2 にそれぞれ設けられた図２中のビジー制御回路３２の一部の構成を具体的に示す回路図である。
【００５３】
両メモリチップMC1 、MC2 に設けられたビジー制御回路３２は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号３２−１、３２−２で示している。
【００５４】
ビジー制御回路３２−１、３２−２において、電源投入時にメモリチップMC１、MC２の内部で発生される内部ビジー信号busy1、busy2は、ＮチャネルのMOSトランジスタ５１のゲート及び２入力NOR回路５２の一方の入力端子に供給される。上記トランジスタ５１のソースは接地電圧のノードに接続されており、ドレインはチップ上のパッドを介してビジー状態出力専用端子１１に接続されている。この端子１１は、先に説明したように負荷抵抗１２を介して電源電圧Ｖccのノードに接続されている。
【００５５】
上記２入力NOR回路５２の他方の入力端子には、他方のビジー制御回路で発生される内部ビジー信号が、２本の配線１６のそれぞれ一方を介して相互に供給される。このNOR回路５２は、他のメモリチップにおけるビジー状態を検知する検知回路を構成している。そして、ビジー状態出力用コマンド入力時に、各NOR回路５２からはチップ上のI/Oパッドを介して対応するI/O端子１３にビジー信号/Busy1、/Busy2が出力される。
【００５６】
なお、上記NOR回路５２の出力ノードとI/O端子１３との間には、電源投入時に電源電圧が仕様保証範囲の値に到達した後からメモリチップを外部で制御可能となるまでの期間（この期間をパワーオンリセット期間と称する）にビジー信号を出力すると共に、パワーオンリセット期間が終了した後の通常動作時のデータ読み出し／データ書き込み／データ消去の各動作期間に、コマンド入力に応じてビジー信号を出力する出力制御回路５３が設けられている。
【００５７】
図７（ａ）、（ｂ）及び図８（ａ）、（ｂ）は、図６の回路に設けられた出力制御回路５３の異なる詳細な回路構成を示している。
【００５８】
次に、図６に示す回路の動作の説明の前に、図７（ａ）、（ｂ）及び図８（ａ）、（ｂ）に示す出力制御回路５３の詳細について説明する。
【００５９】
図７（ａ）、（ｂ）は、ビジー制御回路３２−１、３２−２に設けられた出力制御回路５３の詳細な回路構成を示している。ここで、ビジー制御回路３２−１が設けられているメモリチップMC1 にはチップアドレス0が、ビジー制御回路３２−２が設けられているメモリチップMC2 にはチップアドレス1が割り振られているとする。
【００６０】
ビジー制御回路３２−１内に設けられた出力制御回路５３は、図７（ａ）に示すように、Ｐチャネル及びＮチャネルのＭＯＳトランジスタのソース・ドレイン間が並列に接続されたCMOSトランスファゲート１００と、パワーオンリセット期間に“Ｈ”レベルとなるパワーオンリセット信号PORをそれぞれ反転するインバータ１０１、１０２と、インバータ１０２の出力とこのビジー制御回路３２−１が設けられているメモリチップMC1 が選択される際に“Ｈ”レベルとなるチップ選択信号chip select0とが供給されるNAND回路１０３と、上記インバータ１０１とNAND回路１０３の出力が供給されるNAND回路１０４と、このNAND回路１０４の出力と信号Busy Status Outputとが供給されるAND回路１０５と、このAND回路１０５の出力を反転するインバータ１０６とから構成されている。そして、上記AND回路１０５の出力及びインバータ１０６の出力は、上記CMOSトランスファゲート１００のＮチャネル及びＰチャネルのＭＯＳトランジスタのゲートに供給される。ただし、上記信号Busy Status Outputは、ビジー状態出力用コマンド入力後のデータ出力イネーブル時に“Ｈ”となる信号である。従って、この信号Busy Status Outputが“Ｈ”の時のみ、ビジー信号/Busy1、/Busy2がI/O端子１３に出力されることになる。
【００６１】
図７（ｂ）に示すビジー制御回路３２−２内に設けられた出力制御回路５３は図７（ａ）に示す回路と基本的には同じ構成にされており、図７（ａ）と異なる点は、チップ選択信号chip select0の代わりにchip select1がNAND回路１０３に供給される点である。ここで、このチップ選択信号chip select1はビジー制御回路３２−２が設けられているメモリチップMC2 が選択される際に“Ｈ”レベルとなる信号である。
【００６２】
パワーオンリセット期間ではパワーオンリセット信号PORが“Ｈ”レベルとなる。このとき、インバータ１０１の出力は“Ｌ”レベルとなり、NAND回路１０４の出力は“Ｈ”レベルとなる。従って、ビジー状態出力用コマンド入力後のデータ出力イネーブル時には、ビジー制御回路３２−１、３２−２内の各CMOSトランスファゲート１００がオンし、図６中のNOR回路５２から出力されるビジー信号/Busy1、/Busy2は、各出力制御回路５３を経由し、各チップ上のI/Oパッドを介してI/O端子１３に出力される。
【００６３】
このように、出力制御回路５３として図７（ａ）、（ｂ）に示す構成のものを用いる場合には、パワーオンリセット期間中のI/O端子からのビジー信号はメモリデバイス１０内の全てのメモリチップから出力されることになる。
【００６４】
このI/O端子からのビジー信号出力は必ずしもメモリデバイス１０内の全てのメモリチップから行う必要はなく、メモリデバイス１０内の１個のチップ、例えばチップアドレス0のチップのみにて行うことも可能である。このように１個のチップにて行う場合にも、出力を行うチップが他のチップのビジー状態を配線１６の信号によって検知し、この検知結果を反映したビジー状態の出力を行うため、メモリデバイス１０としての正しいビジー状態の出力を行うことが可能となる。このような、ビジー状態出力をチップアドレス0の１個のチップにて行う方法を実現する出力制御回路53の回路構成例を図８（ａ）、（ｂ）に示す。
【００６５】
図８（ａ）、（ｂ）は、ビジー制御回路３２−１、３２−２に設けられた出力制御回路５３の詳細な回路構成を示している。ここで、ビジー制御回路３２−１が設けられているメモリチップMC1 にはチップアドレス0が、ビジー制御回路３２−２が設けられているメモリチップMC2 にはチップアドレス1が割り振られているとする。
【００６６】
ビジー制御回路３２−１内に設けられた出力制御回路５３は、図８（ａ）に示すように、Ｐチャネル及びＮチャネルのＭＯＳトランジスタのソース・ドレイン間が並列に接続されたCMOSトランスファゲート１００と、パワーオンリセット期間に“Ｈ”レベルとなるパワーオンリセット信号POR及びチップアドレス0のチップのみにおいて“Ｈ”レベルとなる（他のチップアドレスのチップでは“Ｌ”レベルとなる）信号chip Add0が供給されるNAND回路１０７と、上記パワーオンリセット信号PORを反転するインバータ１０２と、このインバータ１０２の出力とこのビジー制御回路３２−１が設けられているメモリチップMC1 が選択される際に“Ｈ”レベルとなるチップ選択信号chip select0とが供給されるNAND回路１０３と、上記両NAND回路１０７、１０３の出力が供給されるNAND回路１０４と、このNAND回路１０４の出力と信号Busy Status Outputとが供給されるAND回路１０５と、このAND回路１０５を反転するインバータ１０６とから構成されている。そして、上記AND回路１０５の出力及びインバータ１０６の出力は、上記CMOSトランスファゲート１００のＮチャネル及びＰチャネルのＭＯＳトランジスタのゲートに供給される。
【００６７】
図８（ｂ）に示すビジー制御回路３２−２内に設けられた出力制御回路５３は、図８（ａ）に示す回路と基本的には同じ構成にされており、図８（ａ）と異なる点は、チップ選択信号chip select0の代わりにchip select1がＮＡＮＤ回路１０３に供給される点である。図８（ｂ）に示すように、ＮＡＮＤ回路１０７にはチップアドレス信号として、図８（ａ）と同様にchip Add0が入力される。このチップアドレス信号chip Add0は、メモリチップMC1 内、つまりビジー制御回路３２−１内では“Ｈ”レベル、メモリチップMC2 内、つまりビジー制御回路３２−２内では“Ｌ”レベルとなるため、パワーオンリセット期間中はI/O端子１３に対してはメモリチップMC1 からのみビジー信号が出力されることになる。
【００６８】
パワーオンリセット期間が終了した後は、図７の出力制御回路を用いる場合と図８の出力制御回路を用いる場合で同じ動作となる。パワーオンリセット期間が終了した後は、インバータ１０２の出力が“Ｈ”レベルとなる。そして、データ読み出し／データ書き込み／データ消去の各動作期間に、コマンド入力に応じてビジー信号を出力する際に、選択されたチップのチップ選択信号のみが“Ｈ”レベルにされる。そして、選択状態のチップ選択信号が入力するNAND回路１０３の出力が“Ｌ”レベルとなり、チップ選択状態のメモリチップ内のNAND回路１０４の出力が“Ｈ”レベルとなる。この場合、ビジー状態出力用コマンド入力後のデータ出力イネーブル時には、チップ選択状態のメモリチップのビジー制御回路内のCMOSトランスファゲート１００のみがオンし、NOR回路５２から出力されるビジー信号/Busy1または/Busy2がその出力制御回路５３を経由し、チップ上のI/Oパッドを介してI/O端子１３に出力されるようになる。
【００６９】
次に、図６に示す第１の実施の形態のメモリデバイスにおいて、電源投入から２個のメモリチップMC1 、MC2 が外部制御可能状態となるまでの動作の一例を、図９、図１０に示すタイミングチャートを参照して説明する。図９、図１０では、I/O端子１３からのデータ出力がイネーブル状態となった時のI/O端子１３からのデータの出力レベルを/Busy1、/Busy2のレベルとして示しており、データ出力ディセーブル状態では、I/O端子１３は常にフローティング状態となる。なお、この場合はパワーオンリセット期間に相当するので、ビジー信号/Busy1、/Busy2の出力は、データ出力イネーブル時には、出力制御回路５３として図７の回路を用いた場合にはビジー制御回路３２−１、３２−２内の両方の出力制御回路５３から行われ（図９に相当）、一方、出力制御回路５３として図８の回路を用いた場合にはビジー制御回路３２−１内の出力制御回路５３のみから行われる（図１０に相当）。
【００７０】
電源が投入され、電源電圧の値が所定値を超えると、メモリチップMC1 、MC2 でそれぞれ初期化動作が開始される。この初期化動作が行われる期間は“Ｈ”レベルで示されている。内部ビジー信号busy1、busy2は初期化動作が行われる期間中“Ｈ”レベルを維持する。ここで、例えばメモリチップMC1 に比べてメモリチップMC2 の初期化動作に要する時間が長くかかったとする。
【００７１】
一方のメモリチップMC1 における初期化動作が完了し、内部ビジー信号busy1が“Ｈ”レベルから“Ｌ”レベルに変化しても、他方のメモリチップMC2 における初期化動作はまだ完了しておらず、内部ビジー信号busy2は“Ｈ”レベルのままなので、一方のメモリチップMC１側のビジー制御回路３３−１内のNOR回路５２の出力、つまりビジー信号/Busy1は“Ｌ”レベルのままである。そして、他方のメモリチップMC2 における初期化動作が完了し、内部ビジー信号busy2が“Ｈ”レベルから“Ｌ”レベルに変化すると、一方のメモリチップMC1 側のビジー信号/Busy1が“Ｈ”レベルに変化する。
【００７２】
他方のメモリチップMC2 では、図９の場合（図７に示す回路使用時）には、初期化動作が完了し、内部ビジー信号busy2が“Ｈ”レベルから“Ｌ”レベルに変化すると、ビジー信号/Busy2が“Ｈ”レベルに変化する。つまり、ビジー信号/Busy1と/Busy2のビジー期間（“Ｌ”レベル）は同じになる。また、図１０の場合（図８に示す回路使用時）には、メモリチップMC2 では、初期化動作期間中は出力ノード（ビジー信号/Busy2のノード）はフローティング状態が保たれる。
【００７３】
なお、メモリチップMC1 、MC2 における内部ビジー信号busy1、busy2が“Ｈ”レベルの期間では、トランジスタ５１が導通し、ビジー状態出力専用端子１１が“Ｌ”レベルに落とされるので、このビジー状態出力専用端子１１から出力されるビジー信号／BusyAは、内部ビジー信号busy1、busy2のうちビジー状態となっている期間が長い方の内部ビジー信号に対応したビジー期間中“Ｌ”レベルに設定される(図７、図８どちらの回路使用時にも共通）。つまり、ビジー信号/BusyAの信号波形はビジー信号/Busy1、/Busy2の信号波形と実質的に同じになる。
【００７４】
このように、図６に示すようなビジー制御回路を有するメモリデバイスでは、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間が存在しなくなり、メモリチップMC1 、MC2 を介して電源電圧Vccと接地電圧GNDとの間がショートすることが防止される。従って、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間が存在することによって生じる先に説明したような種々の問題は全て解消される。
【００７５】
図１１は、上記の（１）の方法を採用したこの発明の第２の実施の形態によるメモリデバイスにおけるビジー制御回路３２の一部の構成を具体的に示す回路図である。
【００７６】
両メモリチップMC1 、MC2 に設けられたビジー制御回路３２は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号３２−１、３２−２で示している。ビジー制御回路３２−１、３２−２にはそれぞれ、ＮチャネルのMOSトランジスタ５１、出力制御回路５３及び２入力のAND回路５４が設けられている。MOSトランジスタ５１のゲートには、メモリチップMC1 、MC2 の内部で発生される内部ビジー信号busy1、busy2が供給される。上記トランジスタ５１のソースは接地電圧のノードに接続されており、ドレインはチップ上のビジー状態出力専用パッドを介してビジー状態出力専用端子１１に接続されている。この端子１１は、負荷抵抗１２を介して電源電圧Vccのノードに接続されている。
【００７７】
上記AND回路５４の入力端子には、内部ビジー信号busy1の反転信号/busy1と、ビジー状態出力専用端子１１から出力されるビジー信号/BusyAとが入力される。AND回路５４の出力は出力制御回路５３を介してI/O端子１３に出力される。
この場合には、AND回路５４が他のメモリチップのビジー状態を検知する検知回路を構成しており、ビジー状態出力用コマンドの入力後にデータ出力イネーブル状態となった時に、各AND回路５４からI/O端子１３にビジー信号/Busy1または/Busy2が出力される。
【００７８】
図１１に示す第２の実施の形態のメモリデバイスにおいて、AND回路５４の出力信号は、２つの入力信号のいずれか一方が“Ｌ”レベルのときに“Ｌ”レベルとなるので、ビジー信号/Busy1、/Busy2の“Ｌ”レベル期間は、内部ビジー信号/busy1、/busy2それぞれとビジー信号/BusyAのうち“Ｌ”レベル期間が長い方の信号によって決定される。
【００７９】
従って、この場合にも、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となる期間が存在しなくなり、I/Oバス１４（図１に図示）を介してメモリチップMC1 とMC2 との間で電源電圧Vccと接地電圧GNDとの間がショートすることが防止される。なお、図１１の場合にも、ビジー信号/Busy1、/Busy2の信号波形は図９や図１０と同様になる。
【００８０】
図１２は、上記の（２）の方法を採用したこの発明の第３の実施の形態によるメモリデバイスにおけるビジー制御回路３２の一部の構成を具体的に示す回路図である。
【００８１】
両メモリチップMC1 、MC2 に設けられたビジー制御回路３２は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号３２−１、３２−２で示している。
【００８２】
ビジー制御回路３２−１、３２−２にはそれぞれ、ＮチャネルのMOSトランジスタ５１、出力制御回路５３、２入力のAND回路５５、ＮチャネルのMOSトランジスタ５６及び負荷抵抗５７が設けられている。MOSトランジスタ５１のゲートには、メモリチップMC1 、MC2 の内部で発生される内部ビジー信号busy1、busy2が供給される。上記トランジスタ５１のソースは接地電圧のノードに接続されており、ドレインはチップ上のビジー状態出力専用パッドを介してビジー状態出力専用端子１１に接続されている。この端子１１は、負荷抵抗１２を介して電源電圧Vccのノードに接続されている。
【００８３】
上記AND回路５５の一方の入力端子には内部ビジー信号busy1の反転信号/busy1が入力される。上記AND回路５５の他方の入力端子と接地電圧のノードとの間にはスイッチとして機能するMOSトランジスタ５６のドレイン、ソース間が挿入されており、このMOSトランジスタ５６のゲートには内部ビジー信号busy1が入力される。また、AND回路５５の他方の入力端子と電源電圧Vccのノードとの間には負荷抵抗５７が接続されている。上記MOSトランジスタ５６のドレイン、すなわちAND回路５５の他方の入力端子は、配線１６を介して互いに異なるチップ間で共通に接続されている。AND回路５５の出力は出力制御回路５３を介してI/O端子１３に出力される。
【００８４】
この場合には、AND回路５５、MOSトランジスタ５６及び負荷抵抗５７からなる回路が、他のメモリチップにおけるビジー状態を検知する検知回路を構成している。そして、ビジー信号出力用コマンドの入力後のデータ出力イネーブル状態の時には、各AND回路５５から出力制御回路５３を経由し、チップ上のI/Oパッドを介してI/O端子１３からビジー信号/Busy1または/Busy2が出力される。
【００８５】
図１２に示す第３の実施の形態のメモリデバイスにおいて、MOSトランジスタ５６は、内部ビジー信号busy1、busy2に応じて導通制御される。MOSトランジスタ５６のドレイン、すなわちAND回路５５の他方の入力端子は、配線１６を介して互いに異なるチップ間で共通に接続されているので、AND回路５５の他方の入力端子の入力信号は、内部ビジー信号busy1、busy2のうち“Ｈ”レベル期間が長い方の内部ビジー信号によって、その“Ｈ”レベル期間中“Ｌ”レベルに設定される。
【００８６】
電源投入後に、AND回路５５の出力信号は、２つの入力信号が共に“Ｈ”レベルとなったときに“Ｈ”レベルとなるので、この場合にも、ビジー信号/Busy1、/Busy2が互いに異なる論理レベル状態となるような期間は存在しなくなる。従って、I/O端子１３（図１に図示）を介してメモリチップMC1 とMC2 との間で電源電圧Vccと接地電圧GNDとの間がショートすることが防止される。
【００８７】
図１３は、第３の実施の形態の変形例によるメモリデバイスを示している。この変形例によるメモリデバイス内のビジー制御回路３２−１、３２−２は、基本的な構成は図１２と同じなので、図１２と対応する箇所には同じ符号を付してその説明は省略し、図１２と異なる箇所のみを以下に説明する。
【００８８】
この変形例によるメモリデバイス内のビジー制御回路３２−１、３２−２では図１２中のＭＯＳトランジスタ５１が省略され、またビジー状態出力専用端子１１が図１２中の配線１６と兼用されるため、負荷抵抗１２がMOSトランジスタ５６の共通ドレイン、つまり配線１７に接続されている。
【００８９】
この図１３に示す第３の実施の形態の変形例によるメモリデバイスでは、図１２と同様の効果が得られる上に、さらに、トランジスタ５１が無い分だけ、図１２の場合よりも素子数を減らすことができるという効果も得られる。
【００９０】
ところで、上記第１ないし第３の各実施の形態及びその変形例では、ビジー信号/BusyAが出力されるビジー状態出力専用端子１１もしくは配線１７には、チップ外部で負荷抵抗１２が接続されており、この端子１１もしくは配線１７は常に“Ｈ”レベル（Vcc）にプルアップされる場合を説明した。
【００９１】
しかし、この発明は、ビジー状態出力専用端子１１もしくは配線１７がチップ外部で常に“Ｈ”レベルにプルアップされていない場合にも実施することができる。
【００９２】
通常、パッケージ品のビジー状態を検知する方法としては、（Ａ）ビジー状態出力専用端子の信号を検出するために、この端子を常に“Ｈ”レベルにプルアップする場合と、（Ｂ）ビジー状態出力コマンド入力後のデータ出力イネーブル状態としてI/Oパッドから出力させる場合と、の２通りが考えられる。上記（Ｂ）のみを用いるユーザやシステムの場合には、ビジー状態出力専用端子１１を用いたビジー状態の検出を行わないので、チップ外部でビジー状態出力専用端子１１を“Ｈ”レベルにプルアップする必要もない。
【００９３】
図１４は、上記の（Ｂ）の方法を採用したこの発明の第４の実施の形態によるメモリデバイスを示しており、図１中の２個のメモリチップMC1 、MC2 にそれぞれ設けられている図２中のビジー制御回路３２の一部の構成を具体的に示す回路図である。
【００９４】
両メモリチップMC1 、MC2 に設けられたビジー制御回路３２は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号３２−１、３２−２で示している。なお、この第４の実施の形態によるメモリデバイス内のビジー制御回路３２−１、３２−２は、基本的な構成は図１３と同じなので、図１３と対応する箇所には同じ符号を付してその説明は省略し、図１３と異なる箇所のみを以下に説明する。
【００９５】
先に説明したように、この第４の実施の形態のメモリデバイスでは、ビジー状態出力の配線１７はユーザやシステムによってモニタされないので、この配線１７に接続される負荷抵抗１２は設けられていない。そして、配線１７によって相互に接続されるメモリチップMC1 、MC2 それぞれのビジー信号/BusyAが出力されるビジー状態出力専用パッドは、チップ外部では基本的には非接続状態となる。
【００９６】
各チップのビジー状態出力専用パッドが共通に接続されている配線１７の信号を検出してビジー状態の検出を行うためには、この配線１７のノードを“Ｈ”レベルにプルアップする必要がある。この配線１７のノードをプルアップする素子として、各ビジー制御回路３２−１、３２−２内に設けられた負荷抵抗５７が用いられる。
【００９７】
この実施の形態のメモリデバイスの場合にも、配線１７を介して異なるビジー制御回路相互間でビジー信号がやり取りされるので、ビジー信号/Busy１、/Busy２が互いに異なる論理レベル状態となる期間が存在しなくなり、I/O端子１３（図１に図示）を介してメモリチップMC1 とMC2 との間で電源電圧Vccと接地電圧GNDとの間がショートすることが防止される。
【００９８】
図１５は、ビジー状態出力用の配線１７をユーザやシステムにてモニタしない場合の上記の（Ｂ）の方法を採用したこの発明の第５の実施の形態によるメモリデバイスを示しており、図１中の２個のメモリチップMC1 、MC2 にそれぞれ設けられている図２中のビジー制御回路３２の一部の構成を具体的に示す回路図である。
【００９９】
両メモリチップMC1 、MC2 に設けられたビジー制御回路３２は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号３２−１、３２−２で示している。なお、この第５の実施の形態によるメモリデバイス内のビジー制御回路３２−１、３２−２は、基本的な構成は図１４と同じなので、図１４と対応する箇所には同じ符号を付してその説明は省略し、図１４と異なる箇所のみを以下に説明する。
【０１００】
この実施の形態のメモリデバイスが図１４のものと異なる点は、ビジー制御回路３２−１、３２−２内の負荷抵抗５７と電源電圧Vccのノードとの間にＰチャネルのMOSトランジスタ５８のソース、ドレイン間が挿入されており、このMOSトランジスタ５８のゲートを制御信号Ｐ１もしくはＰ２で制御するようにした点である。
【０１０１】
このような構成において、ＰチャネルのMOSトランジスタ５８は、制御信号Ｐ１もしくはＰ２により、電源投入時のチップ初期化開始時から全てのメモリチップが初期化動作を完了するまでの期間中、オン状態となるように制御される。配線１７のノードはパッケージ品の初期化動作期間中にのみ“Ｈ”レベルにプルアップされ、初期化動作が完了した後はMOSトランジスタ５８がオフ状態にされるので無駄な電流が消費されることがない。
【０１０２】
なお、メモリチップMC1 、MC2 ではそれぞれ、ビジー状態のときに、ビジー信号/Busy1または/Busy2を出力するI/Oパッドをそれぞれ“Ｌ”レベルにするために、ＰチャネルのMOSトランジスタ５８と負荷抵抗５７からなる直列接続回路の電流駆動力に対してＮチャネルのMOSトランジスタ５６の電流駆動力が高くなるように、MOSトランジスタ５８、５６のサイズなどが設定されている。
つまり、この実施の形態によるメモリデバイスでは、先の第１ないし第４の各実施の形態及びその変形例と同様の効果が得られる上に、初期化動作の完了後では無駄な電流が消費されることがないという効果が得られる。
【０１０３】
なお、パッケージ内に１個のメモリチップのみが設けられるような場合には、他のメモリチップのビジー状態を検知する必要がないので、ビジー信号/BusyAのノードをプルアップする機能も不要となる。この場合には、ビジー信号/BusyAのノードをプルアップする動作そのものを停止させる方法が有効である。
【０１０４】
図１６は、ビジー状態出力専用端子１１をユーザやシステムにおいてモニタしない場合の上記の（Ｂ）の方法を採用したこの発明の第６の実施の形態によるメモリデバイスを示しており、図１中の２個のメモリチップMC1 、MC2 のいずれか一方のみが内蔵されている場合の図２中のビジー制御回路３２の一部の構成を具体的に示す回路図である。
【０１０５】
なお、この第６の実施の形態によるメモリデバイス内のビジー制御回路３２の基本的な構成は図１５と同じなので、図１５と対応する箇所には同じ符号を付してその説明は省略する。
【０１０６】
この実施の形態のメモリデバイスでは、メモリチップが１個しか設けられていないので、ＰチャネルのMOSトランジスタ５８のゲートに入力される制御信号Ｐ１は常に“Ｈ”レベルにされ、このMOSトランジスタ５８は常にオフ状態にされる。
【０１０７】
ところで、図１５に示すように、メモリデバイス中に複数のメモリチップが設けられる場合、電源投入時の初期化動作中に、ビジー信号/BusyAのノードを、メモリデバイス中の全てのメモリチップにおいて同時にプルアップさせることができる。この場合にはメモリデバイス中の複数のメモリチップを区別する必要がないため、制御が簡単になるという利点がある。半面、メモリデバイス中の全てのメモリチップで電流が消費されるため、消費電流が増加する。
【０１０８】
そこで、メモリデバイス中の一部のメモリチップでのみビジー信号/BusyAのノードをプルアップするように制御すれば、消費電流が削減され、電力消費の点で極めて有効となる。
【０１０９】
この場合、メモリデバイス内の複数のメモリチップのうち、どのチップでビジー信号/BusyAのノードをプルアップするかを制御する方法としては、以下の方法が考えられる。
【０１１０】
通常、パッケージ内に複数のメモリチップが設けられる場合には、チップを区別して選択するために、各チップ毎に異なるチップアドレスが割り振られる。そして、割り振られたチップアドレスの値が最も小さいチップ（例えば０アドレスチップ）でのみビジー信号/BusyAのノードをプルアップする方法や、チップアドレスが偶数（もしくは奇数）のチップでのみビジー信号/BusyAのノードをプルアップする方法がある。
【０１１１】
このようにパッケージ内に複数のメモリチップが設けられる場合に、全てのメモリチップ内でビジー信号/BusyAのノードを同時にプルアップせずに、一部のメモリチップ内で行わせるようにすれば、消費電流の点で極めて有効である。このような方法を実現するためには、チップアドレスに従ってMOSトランジスタ５８のオン／オフ状態を制御するために、先の制御信号Ｐ１、Ｐ２の論理レベルをチップアドレスに基づいて設定するための制御回路を追加すればよい。
【０１１２】
図１７（ａ）、（ｂ）は、図１５の実施の形態において、チップアドレスの値が最も小さいチップ内のＰチャネルのMOSトランジスタ５８のみ、つまりビジー制御回路３２−１内のＰチャネルのMOSトランジスタ５８のみを導通させるための制御回路の構成を示している。
【０１１３】
図１７（ａ）に示す制御回路はビジー制御回路３２−１内に設けられる。この制御回路は、制御信号Ｐ１を反転するインバータ１１１と、このインバータ１１１の出力及びチップアドレスchip Add0が供給されるNAND回路１１２とから構成されている。そして、NAND回路１１２の出力がビジー制御回路３２−１内のＰチャネルのMOSトランジスタ（PMOS）５８のゲートに供給される。
【０１１４】
図１７（ｂ）に示す制御回路は図１７（ａ）のものと基本的には同じ回路構成であり、インバータ１１１に制御信号Ｐ２が入力される点のみが異なる。そして、NAND回路１１２の出力がビジー制御回路３２−２内のＰチャネルのMOSトランジスタ（PMOS）５８のゲートに供給される。
【０１１５】
ここで、ビジー制御回路３２−１が設けられているメモリチップMC1 にチップアドレスchip Add0が、ビジー制御回路３２−２が設けられているメモリチップMC2 にチップアドレスchip Add1が割り振られているとすると、ビジー制御回路３２−１側に供給されるチップアドレスchip Add0は“Ｈ”レベル、ビジー制御回路３２−２側に供給されるチップアドレスchip Add0は“Ｌ”レベルとなる。従って、制御信号Ｐ１が“Ｌ”レベルのとき、つまりチップ初期化動作時に、ビジー制御回路３２−１側のNAND回路１１２の出力が“Ｌ”レベルとなり、ビジー制御回路３２−１側のＰチャネルのMOSトランジスタ５８が導通する。すなわち、メモリチップMC1 側でのみMOSトランジスタ５８が導通し、ビジー信号/BusyAのノードがプルアップされる。
【０１１６】
このように、図１５に示す第５の実施の形態のメモリデバイスでは、実装されるメモリチップの数やチップアドレスに応じてMOSトランジスタ５８のオン／オフ状態を制御することにより、消費電流を削減することができる。
【０１１７】
なお、通常、複数のメモリチップが実装されたパッケージ品内のチップアドレスは、所定のパッドに対しボンディングによって所定電位を供給するボンディングオプションによる方法や、チップ内に設けられたヒューズの選択溶断による方法で設定できる。
【０１１８】
図１８は、図１５に示す実施の形態において、チップアドレスに従っていずれか１つのチップ内のＰチャネルのＭＯＳトランジスタ５８のみを導通させるための他の制御回路の構成を示している。
【０１１９】
図１８は、例えばメモリチップMC1 内のビジー制御回路３２−１の一部の構成を示している。メモリチップMC1 に対応したチップアドレスchip Add0は、スイッチ回路１１３を介してNOR回路１１４の一方の入力端子に供給される。メモリチップMC2 に対応したチップアドレスchip Add1は、スイッチ回路１１５を介してNOR回路１１４の他方の入力端子に供給される。上記NOR回路１１４の出力はインバータ１１６を介してNAND回路１１７の一方の入力端子に供給される。上記NAND回路１１７の他方の入力端子には、インバータ１１８を介して制御信号Ｐ１が供給される。
【０１２０】
このような構成において、スイッチ回路１１３、１１５のうち一方のスイッチ回路１１３がオンするように制御される場合、チップアドレスchip Add0が入力すると、スイッチ回路１１３を介してこのチップアドレスchip Add0がNOR回路１１４に入力され、NOR回路１１４の出力は“Ｌ”レベルとなる。このとき、インバータ１１６の出力は“Ｈ”レベルとなり、制御信号Ｐ１が“Ｌ”レベルのとき、つまりチップ初期化動作時にNAND回路１１７の出力が“Ｌ”レベルとなり、図１５中のビジー制御回路３２−１側のＰチャネルのMOSトランジスタ５８が導通する。
【０１２１】
一方、スイッチ回路１１５もオンするように制御される場合には、チップアドレスchip Add0、chip Add1の両方がスイッチ回路１１３、１１５を介してNOR回路１１４に入力される。
【０１２２】
図１９は、図１８中のスイッチ回路１１３、１１５の詳細な回路構成を示している。このスイッチ回路は、ボンディングオプションによる方法によってチップアドレスを出力制御するものであり、Ｐチャネル及びＮチャネルのMOSトランジスタのソース・ドレイン間が並列に接続されたCMOSトランスファゲート２００と、抵抗２０１を介してVccにプルアップされたパッド２０２と、上記パッド２０２に入力端子が接続されたインバータ２０３と、CMOSトランスファゲート２００の出力ノードと接地電圧のノードとの間にソース、ドレイン間が接続され、ゲートに上記インバータ２０３の出力が供給されるＮチャネルのMOSトランジスタ２０４とから構成されている。そして、上記パッド２０２の信号及びインバータ２０３の出力が上記CMOSトランスファゲート２００のＮチャネル、ＰチャネルのMOSトランジスタのゲートに供給される。
【０１２３】
このような構成において、パッド２０２をボンディングワイヤによって接地電圧のノードに接続しなければ、パッド２０２は抵抗２０１を介して“Ｈ”レベルにプルアップされ、CMOSトランスファゲート２００がオンする。CMOSトランスファゲート２００がオン状態のときは、このCMOSトランスファゲート２００を介してチップアドレスchip Add0またはchip Add1がNOR回路１１４に入力される。
【０１２４】
一方、図示のようにパッド２０２をボンディングワイヤ２０５によって接地電圧のノードに接続すれば、パッド２０２は“Ｌ”レベルとなり、CMOSトランスファゲート２００はオフする。このとき、インバータ２０３の出力は“Ｈ”レベルとなり、ＮチャネルのMOSトランジスタ２０４がオンするので、CMOSトランスファゲート２００の出力ノードは接地電圧に設定される。
【０１２５】
このように、図１９の回路によれば、パッド２０２をボンディングワイヤ２０５によって接地電圧のノードに接続する、または接続しないことにより、チップアドレスを選択的に出力制御することができる。
【０１２６】
図２０は、図１８中のスイッチ回路１１３、１１５の他の詳細な回路構成を示している。このスイッチ回路は、チップ内に設けられたヒューズの選択溶断による方法によってチップアドレスを出力制御するものである。このスイッチ回路は、一部の構成が図１９に示したスイッチ回路と異なるだけなので、図１９と異なる箇所のみ説明し、図１９と同じ箇所は説明を省略する。
【０１２７】
このスイッチ回路では、図１９からパッド２０２が削除され、代わりにヒューズ２０６が追加されている。このヒューズ２０６は、例えばエネルギー線の照射などによる方法で溶断することができる。
【０１２８】
このような構成において、ヒューズ２０６が溶断されていれば、インバータ２０３の入力ノードは抵抗２０１を介して“Ｈ”レベルにプルアップされ、CMOSトランスファゲート２００がオンする。CMOSトランスファゲート２００がオン状態のときは、このCMOSトランスファゲート２００を介してチップアドレスchip Add0またはchip Add1がNOR回路１１４に入力される。
【０１２９】
一方、ヒューズ２０６が溶断されていなければ、インバータ２０３の入力ノードは“Ｌ”レベルとなり、CMOSトランスファゲート２００はオフする。このとき、インバータ２０３の出力は“Ｈ”レベルとなり、ＮチャネルのMOSトランジスタ２０４がオンするので、CMOSトランスファゲート２００の出力ノードは接地電圧に設定される。
【０１３０】
このように、図２０の回路によれば、ヒューズ２０６を溶断する、または溶断しないことにより、チップアドレスを選択的に出力制御することができる。
【０１３１】
また、チップ初期化動作中に、上記PMOSトランジスタ５８を、chip Add0のチップではオフ状態とし、chip Add1以上の特定もしくは全てのチップではオン状態となるように設定する方法も有効である。
【０１３２】
通常、図１６のように１個のチップしかパッケージ内に含まれていない場合には、このチップアドレスは0に設定される。この場合、もし、チップアドレス1のチップにて上記PMOSトランジスタ５８が常にオン状態となるように設定されるならば、自動的に単一チップ品では上記PMOSトランジスタ５８はオフ状態に設定され、複数チップ品（通常チップアドレス0、1の２チップは必ず存在している）ではチップアドレス1内のPMOSトランジスタ５８がオン状態となるため、上記したプルアップ動作、つまり複数チップ品のみにてプルアップ動作を実現させる方法が自動的に実現されることになる。このように、常にチップアドレス1のチップではチップ初期化動作中にプルアップ動作が行われるように設定することは、図１８ないし図２０の回路を導入した上でチップアドレス1に対してのみプルアップされるようにボンディングやヒューズにて設定することは容易である。また、図１７の回路においてchip Add0をchip Add1に変更した図２１の回路を全チップ内に設けることによっても、常にチップアドレス1のチップではチップ初期化動作中にプルアップ動作が行われるように設定することができ、この場合にはボンディングオプションやヒューズが不要になるという効果が得られる。
【０１３３】
図２２は、ビジー状態出力用の配線１７がユーザやシステムにてモニタされない場合の上記の（Ｂ）の方法を採用したこの発明の第７の実施の形態によるメモリデバイスを示しており、図１中の２個のメモリチップMC1 、MC2 にそれぞれ設けられている図２中のビジー制御回路３２の一部の構成を具体的に示す回路図である。
【０１３４】
両メモリチップMC1 、MC2 に設けられたビジー制御回路３２は同様な回路構成を有しており、メモリチップMC1 、MC2 内のビジー制御回路を符号３２−１、３２−２で示している。なお、この第７の実施の形態によるメモリデバイス内のビジー制御回路３２−１、３２−２は、基本的な構成は図１５に示すものと同じなので、図１５と対応する箇所には同じ符号を付してその説明は省略し、図１５と異なる箇所のみを以下に説明する。
【０１３５】
図１５のメモリデバイスでは、負荷抵抗５７と電源電圧Vccのノードとの間にＰチャネルのMOSトランジスタ５８を接続する場合について説明したが、この実施の形態の場合にはＮチャネルのMOSトランジスタ５９を接続するようにしたものである。従って、ＮチャネルのMOSトランジスタ５９のゲートには制御信号として先のＰ１、Ｐ２の替わりに、それぞれ論理が反転した制御信号／Ｐ１、／Ｐ２が供給される。
【０１３６】
なお、この発明は上記実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば上記各実施の形態ではメモリチッブがNANDセル型EEPROMからなるメモリチップであり、各NANDセルが直列接続された８個のメモリセルで構成される場合について説明したが、これは各NANDセル内メモリセルの数が１個、２個、４個、１６個、３２個、６４個の場合であっても実施可能であることはいうまでもない。
【０１３７】
また、NANDセル型EEPROMからなるメモリチップの他に、例えば図２３の等価回路に示すようなNORセル型EEPROMからなるメモリチップ、図２４の等価回路に示すようなDINORセル型EEPROMからなるメモリチップ、図２５の等価回路に示すようなANDセル型EEPROMからなるメモリチップ、さらには図２６の等価回路に示すような選択トランジスタ付きNORセル型EEPROMからなるメモリチップなどを用いるようにしてもよい。なお、DINORセル型EEPROMの詳細に関しては「H.Onoda et al.,IEDM Technical Digest Paper, 1992, pp.599-602」に記載されており、ANDセル型EEPROMの詳細に関しては「H.Kume et al.,IEDM Technical Digest Paper, 1992, pp.991-993」に記載されている。
【０１３８】
また、上記各実施の形態では、電気的にデータの書き替えが可能な不揮発性半導体記憶装置を例にして説明したが、これは他の半導体記憶装置に対しても同様に実施することができる。
【０１３９】
さらに、上記各実施の形態では、メモリチップ内において、ビジー信号/BusyAのノードのプルアップ動作を電源投入時の初期化動作中のみに行う場合を説明したが、これは他の場合、例えば通常動作期間中においても、またメモリチップ内に１個のメモリチッブのみが設けられる場合においても、ビジー信号/BusyAのノードのプルアップ動作を行わせることができる。この場合には、ビジー信号/BusyAをモニタするシステムにおいてもパッケージの外部にプルアップ回路を設ける必要がないという効果が得られる。
【０１４０】
また、上記各実施の形態では、プルアップ動作を行わせるように選択されたメモリチップがビジー状態にあるかレディー状態にあるかに関らず、プルアップ動作を行わせる場合について説明したが、これは他の場合、例えばプルアップ動作を行わせるように選択されたメモリチップがビジー状態にある場合にはプルアップ動作を行わせないように制御することができる。選択されたメモリチップがビジー状態のとき、例えば図１５中のビジー制御回路３２−１内のトランジスタ５６はオン状態にされている。この状態で、トランジスタ５８をオン状態にさせると、電源電圧Vccと接地電圧GNDとの間で電流が流れ、無駄な消費電流を増加させるだけである。従って、プルアップ動作を行わせるように選択されたメモリチップがレディー状態にある場合にのみ、電源投入時の初期化動作中のみ、もしくは通常動作中も含めて、ビジー信号/BusyAのノードのプルアップ動作を行わせる方法を用いることにより、低消費電流を実現することができる。この場合の実施例を図２７に示す。また、この方法と図１７（ａ）、（ｂ）を組み合わせた場合の実施例を図２８（ａ）、（ｂ）に、この方法と図１８を組み合わせた場合の実施例を図２９に、この方法と図２１（ａ）、（ｂ）を組み合わせた場合の実施例を図３０（ａ）、（ｂ）にそれぞれ示す。
【０１４１】
また、図１１ないし図１５の各実施例回路を図３１ないし図３５のように変形した場合も本発明は有効である。図３１ないし図３５の各変形例回路では、図１１ないし図１５の各実施例回路におけるAND回路５４、５５を直列接続された２個のインバータ６０に置き換えた場合の構成例を示している。
【０１４２】
図３１ないし図３５の各変形例回路でも図１１ないし図１５の各実施例回路と同様の動作が可能であり、さらにAND回路は一般にNAND回路とインバータとから構成されるので、AND回路が２個のインバータになったことにより、素子数を削減することができる。
【０１４３】
さらに、ビジー状態出力専用パッドの信号レベルの極性が反転した場合にも本発明が有効であることはいうまでもない。
【図面の簡単な説明】
【０１４４】
【図１】この発明に係るメモリデバイスの概略的な基本構成を示すブロック図。
【図２】図１中のメモリチップの内部構成を示すブロック図。
【図３】図２中のメモリセルアレイ内の１つのNANDセルの平面図及びその等価回路図。
【図４】図３に示すNANDセルの断面図。
【図５】図２中のメモリセルアレイの等価回路図。
【図６】第１の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図７】図６のビジー制御回路に設けられた出力制御回路の詳細な構成を示す回路図。
【図８】図６のビジー制御回路に設けられた出力制御回路の他の詳細な構成を示す回路図。
【図９】図７の出力制御回路を用いた場合の図６のビジー制御回路の動作の一例を示すタイミングチャート。
【図１０】図８の出力制御回路を用いた場合の図６のビジー制御回路の動作の一例を示すタイミングチャート。
【図１１】第２の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図１２】第３の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図１３】第３の実施の形態の変形例によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図１４】第４の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図１５】第５の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図１６】第６の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図１７】図１５に示す実施の形態回路に設けられる制御回路の構成を示す回路図。
【図１８】図１５に示す実施の形態回路に設けられる他の制御回路の構成を示す回路図。
【図１９】図１８中のスイッチ回路の詳細な構成を示す回路図。
【図２０】図１８中のスイッチ回路の他の詳細な構成を示す回路図。
【図２１】図１５に示す実施の形態回路に設けられる制御回路の構成を示す回路図。
【図２２】第７の実施の形態によるメモリデバイス内のビジー制御回路の一部の構成を具体的に示す回路図。
【図２３】図２中のメモリセルアレイの他の構成を示す等価回路図。
【図２４】図２中のメモリセルアレイのさらに他の構成を示す等価回路図。
【図２５】図２中のメモリセルアレイのまたさらに他の構成を示す等価回路図。
【図２６】図２中のメモリセルアレイの別のまたさらに他の構成を示す等価回路図。
【図２７】図１５に示す実施の形態回路に設けられる制御回路の他の構成を示す回路図。
【図２８】図１５に示す実施の形態回路に設けられる制御回路の他の構成を示す回路図。
【図２９】図１５に示す実施の形態回路に設けられる制御回路の他の構成を示す回路図。
【図３０】図１５に示す実施の形態回路に設けられる制御回路の他の構成を示す回路図。
【図３１】図１１の実施例回路の変形例の構成を示す回路図。
【図３２】図１２の実施例回路の変形例の構成を示す回路図。
【図３３】図１３の実施例回路の変形例の構成を示す回路図。
【図３４】図１４の実施例回路の変形例の構成を示す回路図。
【図３５】図１５の実施例回路の変形例の構成を示す回路図。
【図３６】従来のメモリデバイスの概略的な構成を示すブロック図。
【図３７】図３６のメモリデバイスの動作の一例を示すタイミングチャート。
【符号の説明】
【０１４５】
１０…メモリデバイス、１１…ビジー状態出力専用端子、１２…負荷抵抗、１３…I/O端子、１４…I/Oバス、１６、１７…配線、MC1 、MC2 …メモリチップ、２１…メモリセルアレイ、２２…ビット線制御回路、２３…ロウデコーダ回路、２４…ウェル電位制御回路、２５…ソース線制御回路、２６…高電圧・中間電圧発生回路、２７…アドレスバッファ、２８…カラムデコーダ回路、２９…データ入出力バッファ、３０…ワード線制御回路、３１…ロウデコーダ電源制御回路、３２、３２−１、３２−２…ビジー制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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