(57)【要約】【課題】３次元半導体装置において、信号伝送路の３次元配線容量を減らして消費電力を削減する。【解決手段】半導体回路チップ３０を複数枚積層し、この半導体回路チップ間の信号伝送のためのチップ間配線５０を複数本備えた３次元半導体装置において、信号伝送時に信号伝送の経路となる１つのチップ間配線５０のみを選択し、それ以外のチップ間配線５０をチップ間配線５０と信号線との間に設けたスイッチによって電気的に切り離す。これによって、配線の充放電に関わるチップ間配線容量を最小限にする。【選択図】図１
2006013337.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体回路チップと、該半導体回路チップと外部との間の信号伝送のためのインタフェースチップとが積層され、前記各半導体回路チップが複数のサブ回路領域に分割され、前記各半導体回路チップ間の信号伝送のためのチップ間配線が、前記各半導体回路チップ上の位置が同じサブ回路領域毎に設けられている３次元半導体装置において、
前記複数のサブ回路領域のうちの１つのサブ回路領域との間で信号伝送を行う際に、前記複数のチップ間配線のうち信号伝送時に信号伝送経路となるチップ間配線を選択し、選択したチップ間配線以外の他のチップ間配線を、選択した該チップ間配線から電気的に切り離すチップ間配線選択手段が前記インタフェースチップ上に備えられていることを特徴とする３次元半導体装置。
【請求項２】
前記インタフェースチップ上において、前記チップ間配線選択手段により選択されたチップ間配線に接続されている面内配線から、前記チップ間配線選択手段により選択されたチップ間配線以外の他のチップ間配線に接続されている面内配線を電気的に切り離すための面内配線切断手段と、
前記各半導体回路チップ上において、前記チップ間配線選択手段により選択されたチップ間配線と、信号伝送が行われないサブ回路領域とを電気的に切り離すためのサブ回路領域切断手段と、をさらに備えた請求項１記載の３次元半導体装置。
【請求項３】
前記チップ間配線選択手段が、
前記複数のチップ間配線に対応してそれぞれ設けられていて、当該チップ間配線と信号線との間の電気的接続を切り替えるための複数の第１のスイッチと、
信号伝送が行われるサブ回路領域へのチップ間配線に対して設けられている第１のスイッチのみをオンさせるための第１の制御信号を発生させる第１のデコーダとから構成されている請求項１または２記載の３次元半導体装置。
【請求項４】
前記サブ回路領域切断手段が、
前記複数の半導体回路チップ上の前記各サブ回路領域に対してそれぞれ設けられていて、サブ回路領域と該サブ回路領域に対して設けられているチップ間配線との間の電気的接続を切り替えるための複数の第２のスイッチと、
信号伝送が行われるサブ回路領域に対して設けられている第２のスイッチのみをオンさせるための第２の制御信号を発生させる第２のデコーダとから構成されている請求項１から３のいずれか１項記載の３次元半導体装置。
【請求項５】
積層された前記複数の半導体回路チップが、複数のメモリセルが形成されたメモリセルアレイチップであり、チップ間配線を伝送する信号がメモリセルへの書き込みデータまたはメモリセルからの読み出しデータである請求項１から４のいずれか１項記載の３次元半導体装置。
【請求項６】
チップ間配線を選択して切り離すための前記第１の制御信号が、メモリセルを選択するために行デコーダおよび列デコーダから発生する信号である請求項５記載の３次元半導体装置。
【請求項７】
チップ間配線を選択して切り離すための前記第１の制御信号が、活性化するメモリセルが含まれるバンクを選択するためのバンク選択信号である請求項５記載の３次元半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体回路チップが積層された３次元半導体装置に関し、特に積層された半導体回路チップにメモリセルが形成されている３次元半導体メモリ装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化によって集積密度が向上したことにより、ＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）やＳＲＡＭ（スタティック型ランダムアクセスメモリ）はメモリの大容量化が進んできた。しかしながら半導体の微細化には限界があるために、更に集積密度を上げるためには新たな技術の導入が求められている。その一技術として半導体回路チップを積層した３次元半導体装置（積層型半導体装置）が提案されている。半導体回路チップを積層してチップ面積を変えずに大規模集積回路を実現する方法は、例えば特許文献１に記載されており、この方法では、半導体集積回路本体の上に積層した別チップにメモリ回路を集積している。また、メモリセルアレイを多層化してさらに大容量化した多層メモリ構造は、例えば、特許文献２に記載されている。
【０００３】
半導体回路チップを多層化した場合には、今までのチップ面内の配線に加えて、さらにチップ間の配線が必要となる。このチップ間の配線として、配線密度を高めるためにチップを貫通した貫通配線が用いられている。Takahashiらによる非特許文献１には、シリコンチップを５０μｍまで薄膜化し、チップに１０μｍ角の孔を開けて、そこにメタルを充填してチップ間配線用の貫通配線を形成する方法が開示されている。この貫通配線により、チップ間配線はチップ面内で２次元に配置でき、数百本のチップ間配線を構成することが可能になる。
【０００４】
しかしながら、貫通配線は、太さが１μｍ以下のチップ面内の配線とは異なり、１０μｍ以上の太さが必要である。これは、貫通配線のプロセス上の制約によりチップに精度良くアスペクト比の高い貫通孔を開けるのが困難であるためと、積層したチップ同士で貫通配線の位置を合わせるためにチップ間の目合わせ精度である数μｍより一桁大きいサイズの貫通配線が必要であるためである。
【０００５】
貫通配線の断面形状が面内配線のものよりも大きいために、２つの配線の電気的な特性は大きく異なる。配線抵抗は配線の断面積に反比例するため、断面の大きな貫通配線の方が配線抵抗は小さくなり面内配線よりも条件が有利である。しかし、配線とシリコン基板間の寄生容量は配線と基板が対向している面積に比例する。そのため、配線の周りがシリコン基板チップに囲まれ、なおかつ配線断面積が大きく周囲長が大きい貫通配線は面内配線よりも条件が不利になる。例えば、断面が直径２０μｍの円状の貫通配線が２５０ｎｍ厚の絶縁膜を挟んでシリコン基板を貫通している場合、基板の厚さが５０μｍ、つまり貫通配線長５０μｍとすると、寄生容量は０．４５ｐＦとなる。通常使われている面内配線１ｍｍあたりの寄生容量は０．２ｐＦ程度であることから、０．４５ｐＦという貫通配線の寄生容量は、面内配線の約２ｍｍ分の寄生容量に相当する。
【０００６】
一方、３次元半導体では、積層した各半導体回路チップの面内に広がる回路に信号を分配するためには、面内配線、チップ間配線を使って配線を３次元に張り巡らせる。そして、信号伝送の度に配線を充放電する必要があるため消費電力は配線容量に比例して増加する。したがって、消費電力を削減するためには配線容量はできるだけ小さくすることが必要である。
【０００７】
例えば、図７に示すように、半導体回路チップ３０と外部との間の信号伝送を行うインターフェース用のチップであるインタフェースチップ２０の上にチップサイズが横２０ｍｍ縦１０ｍｍの半導体回路チップ３０を８層積層して、各半導体回路チップ３０の面内を横８縦４の計３２カ所に分割したサブ回路領域５に信号を分配し、チップ間配線５０には貫通配線を用いる場合について説明する。ここで言うサブ回路領域５とは、例えばメモリ領域をインターリーブするために分割したバンクや、ワード線とビット線をそれぞれ分割して個別にデコーダを配置したメモリの分割領域である。ここで、チップ厚は５０μｍであるものとして説明する。
【０００８】
一番下のインタフェースチップ２０の隅にある入出力バッファ１０からその上に積層した全部の半導体回路チップ３０に信号を分配する方法としては、図８に示すように、チップ間では１本のチップ間配線５０だけを使い、各半導体回路チップ３０の面内は従来の面内配線４０で信号分配する面内配線方式（図８（ａ））と、インタフェースチップ２０上で面内配線４０を２次元に分配してから、３２本のチップ間配線５０を使って全ての半導体回路チップ３０に垂直方向に信号を分配するチップ間配線方式（図８（ｂ））に分けられる。
【０００９】
図８（ａ）に示した面内配線方式では、チップ間は１本のチップ間配線５０により信号伝送が行われるが、図８（ｂ）に示したチップ間配線方式では、半導体回路チップ３０間の信号伝送のためのチップ間配線５０が、各半導体回路チップ３０上の位置が同じサブ回路領域５毎に設けられている。
【００１０】
貫通配線の容量の変化により、この２つの方式の３次元配線総容量を比較したものが図９である。面内配線容量は１ｍｍあたり０．２ｐＦであるものとして計算している。また、図９の横軸の貫通配線容量は一チップの一本分（５０μｍ長）の容量で示してある。図９を参照すると、面内配線方式では、貫通配線容量依存度は低いものの、各半導体回路チップの面内に面内配線が設けられることにより、貫通配線容量が少ない場合でも３次元配線総容量は大きな値となってしまっている。また、チップ間配線方式は貫通配線容量依存度が大きいために、貫通配線容量が大きくなるに応じて３次元配線総容量が大きくなってしまっている。そのため、チップ間配線方式は、貫通配線容量が小さい場合には、面内配線方式よりもおける３次元配線総容量は小さい値となっているが、貫通配線容量が０．５ｐＦ以上になると３次元配線総容量の大きさは逆転し、チップ間配線方式の方が大きくなる。また、面内の分配箇所が多くなる、つまりチップ間の配線本数が多くなると、さらにチップ間配線方式における貫通配線容量依存性が増すことになる。
【００１１】
チップを複数枚積層して３次元配線を行う３次元半導体装置では、チップ間配線の容量をできるだけ小さくすることが要求されるが、前に述べたようにチップ間配線に使われる貫通配線の断面形状が大きいために貫通配線自体の容量を低減することは困難である。そのため、チップ間配線方式では、３次元配線総容量を低減することは困難であり、面内配線方式でも面内配線による配線容量が大きくなってしまい３次元配線総容量はある程度以上低減することは困難である。
【特許文献１】特開平４−１９６２６３号公報
【特許文献２】特開２００２−２６２８３号公報
【非特許文献１】K. Takahashi et al., Japanese Journal of Applied Physics, 40, 3032(2001)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来の３次元半導体装置では、積層された各半導体回路チップに信号を分配するための信号配線の配線容量を低減することができないため、消費電力の削減を行うことが困難であるという問題点があった。
【００１３】
本発明はかかる点に鑑みてなされたものであり、本発明の目的は、積層された各半導体回路チップへ信号を分配するための信号配線の配線容量を減らすことにより、消費電力を削減し、高速に動作することが可能な３次元半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の３次元半導体装置は、複数の半導体回路チップと、該半導体回路チップと外部との間の信号伝送のためのインタフェースチップとが積層され、前記各半導体回路チップが複数のサブ回路領域に分割され、前記各半導体回路チップ間の信号伝送のためのチップ間配線が、前記各半導体回路チップ上の位置が同じサブ回路領域毎に設けられている３次元半導体装置において、
前記複数のサブ回路領域のうちの１つのサブ回路領域との間で信号伝送を行う際に、前記複数のチップ間配線のうち信号伝送時に信号伝送経路となるチップ間配線を選択し、選択したチップ間配線以外の他のチップ間配線を、選択した該チップ間配線から電気的に切り離すチップ間配線選択手段が前記インタフェースチップ上に備えられていることを特徴とする。
【００１５】
本発明によれば、複数のサブ回路領域のうちのある１つのサブ回路領域との間の信号伝送が行われる場合、信号伝送が行われるサブ回路領域に対応したチップ間配線のみを選択し、他のチップ間配線を選択したチップ間配線から電気的に切り離すようにしたものである。従って、信号伝送路の３次元配線容量を削減することが可能となり、３次元半導体装置の消費電力の削減を図り、データ転送の高速化を図ることが可能となる。
【００１６】
また、本発明の他の３次元半導体装置は、前記インタフェースチップ上において、前記チップ間配線選択手段により選択されたチップ間配線に接続されている面内配線から、前記チップ間配線選択手段により選択されたチップ間配線以外の他のチップ間配線に接続されている面内配線を電気的に切り離すための面内配線切断手段と、
前記各半導体回路チップ上において、前記チップ間配線選択手段により選択されたチップ間配線と、信号伝送が行われないサブ回路領域とを電気的に切り離すためのサブ回路領域切断手段とをさらに備えている。
【００１７】
本発明によれば、チップ間配線選択手段により選択されたチップ間配線に接続されている、インタフェースチップ上の必要のない面内配線を面内配線切断手段により電気的に切り離す。そして、チップ間配線選択手段により選択されたチップ間配線に接続されている、半導体回路チップ上の信号伝送が行われないサブ回路領域を、サブ回路領域切断手段により電気的に切り離す。従って、選択されたチップ間配線には、インタフェースチップ上では信号伝送に必要な面内配線のみが接続されるとともに、信号伝送が行われる１つのサブ回路領域のみが接続されるようになるので、３次元配線容量をさらに削減することが可能となる。
【００１８】
また、前記チップ間配線選択手段を、
前記複数のチップ間配線に対応してそれぞれ設けられていて、当該チップ間配線と信号線との間の電気的接続を切り替えるための複数の第１のスイッチと、
信号伝送が行われるサブ回路領域へのチップ間配線に対して設けられている第１のスイッチのみをオンさせるための第１の制御信号を発生させる第１のデコーダとから構成するようにしてもよい。
【００１９】
さらに、前記サブ回路領域切断手段を、
前記複数の半導体回路チップ上の前記各サブ回路領域に対してそれぞれ設けられていて、サブ回路領域と該サブ回路領域に対して設けられているチップ間配線との間の電気的接続を切り替えるための複数の第２のスイッチと、
信号伝送が行われるサブ回路領域に対して設けられている第２のスイッチのみをオンさせるための第２の制御信号を発生させる第２のデコーダとから構成するようにしてもよい。
【００２０】
なお、積層された前記複数の半導体回路チップを、複数のメモリセルが形成されたメモリセルアレイチップとし、チップ間配線を伝送する信号をメモリセルへの書き込みデータまたはメモリセルからの読み出しデータとすることにより、本発明を３次元半導体メモリ装置に適用することができる。
【００２１】
また、チップ間配線を選択して切り離すための前記第１の制御信号として、メモリセルを選択するために行デコーダおよび列デコーダから発生する信号を用いるようにしてもよい。
【００２２】
また、チップ間配線を選択して切り離すための前記第１の制御信号として、活性化するメモリセルが含まれるバンクを選択するためのバンク選択信号を用いるようにしてもよい。
【００２３】
本発明によれば、メモリセルアレイが複数のバンクから構成されるような３次元半導体装置に対しても適用することができる。
【発明の効果】
【００２４】
以上説明したように、本発明によれば、３次元半導体における各チップへの信号分配する場合に、信号伝送時に信号伝送の経路となるチップ間配線のみを選択し、それ以外のチップ間配線を選択されたチップ間配線から電気的に切り離すようにしているので、信号伝送時の充放電に必要な配線容量を減らすことができる。従って、本発明によれば、３次元半導体装置の消費電力を低減することができるという効果を得ることができる。
【発明を実施するための最良の形態】
【００２５】
先ず、本発明の実施形態について説明する前に、本発明の概要について説明する。
【００２６】
図７に示したように、インタフェースチップ２０上にチップサイズが横２０ｍｍ縦１０ｍｍの半導体回路チップ３０を８層積層して、積層した各半導体回路チップ３０の面内を横８縦４の計３２カ所に分割したサブ回路領域５に信号を分配する場合を用いて説明する。このような構成の３次元半導体装置の中には、インタフェースチップ２０の入出力バッファ１０から信号を伝送する時に、毎回すべての半導体回路チップ３０の全回路領域に伝送するのではなく、伝送する都度、分配先の回路領域が決まる構成の３次元半導体装置が存在する。例えば、積層された半導体回路チップにメモリセルが形成されているような３次元半導体メモリ装置の場合には、積層された半導体回路チップ３０に集積された回路がメモリセルアレイであるので、データ転送の１サイクルで１データの読み書きを行う際には、入出力バッファ１０とのやりとりが行われるのはメモリセルアレイの中の、ある一カ所のメモリセルだけである。したがって、図１に示すように、データ転送の際に、データを書き込むあるいは読み出すメモリセルのあるサブ回路領域４５に通じる１本のチップ間配線５０を選択し、その他のチップ間配線５０を、選択されたチップ間配線５０から電気的に切り離しても動作上問題は発生しない。
【００２７】
そのため、本発明では、インタフェースチップ上にチップ間配線選択手段を設ける。このチップ間選択手段は、複数のサブ回路領域のうちの１つのサブ回路領域との間で信号伝送を行う際に、複数のチップ間配線のうち信号伝送時に信号伝送経路となるチップ間配線を選択し、選択したチップ間配線以外の他のチップ間配線を、選択した該チップ間配線から電気的に切り離すようにする。
【００２８】
また、インタフェースチップ上に面内配線切断手段を設け、インタフェースチップ上において、チップ間配線選択手段により選択されたチップ間配線に接続されている面内配線から、選択されていない他のチップ間配線に接続されている面内配線を電気的に切り離すようにする。
【００２９】
さらに、各半導体回路チップ上にサブ回路領域切断手段を設け、チップ間配線選択手段により選択されたチップ間配線と、信号伝送が行われないサブ回路領域とを電気的に切り離すようにする。
【００３０】
このように、選択されなかったチップ間配線を、選択されたチップ間配線から電気的に切り離すとともに、選択されたチップ間配線に接続されている配線および回路をできるだけ電気的に切り離すようにすることにより、３次元配線容量を削減することができる。
【００３１】
図２は、チップ間配線方式の場合の３次元配線容量を示した図９のグラフに、チップ間配線を１つだけ選択した場合の３次元配線総容量をあわせて図示したものである。必要なチップ間配線以外を切り離すことによって、大幅に３次元配線容量が減少し、貫通配線の容量が直径２０ミクロン、長さ５０ミクロンの形状の際の容量である０．４５ｐＦの場合には、チップ間配線を選択しない場合に比べて３次元配線容量は１／１４になっていることがわかる。ただし、データ転送のサイクル毎に入出力バッファ１０とやりとりするメモリセルがランダムに変わることから、データの転送の度に、チップ間配線の選択が必要である。これは、メモリセルを選択する信号を発するデコーダと同様の機能を持ったデコーダによって発生する制御信号によって可能である。以上述べたようなチップ間配線の選択手法でデータ転送時の配線容量を低減することによって、配線を充放電するための電力が減少する。また、配線負荷が減るために高速伝送やドライバ回路の小型化に有利である。
【００３２】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の実施形態では、３次元半導体装置が３次元半導体メモリ装置の場合を用いて説明するが、本発明はこのような場合に限定されるものではなく、積層された半導体回路チップが複数のサブ回路領域に分割され、各半導体回路チップ間の信号伝送のためのチップ間配線が、各半導体回路チップ上の位置が同じサブ回路領域毎に設けられているような構成であれば同様に本発明を適用することができるものである。
【００３３】
（第１の実施形態）
図３は本発明の第１の実施形態の３次元半導体装置のである３次元半導体ＤＲＡＭ装置の構成を示す図である。この３次元半導体ＤＲＡＭ装置では、外部とのインターフェース回路が集積されたインタフェースチップ２０の上部にメモリセルアレイチップ３１が８枚積層されている。各メモリセルアレイチップ３１には１２８Ｍｂのメモリセルアレイ６３と列デコーダ６１と行デコーダ６０がそれぞれ形成されている。
【００３４】
インタフェースチップ２０は、チップ間配線選択用の回路とそれを制御するデコーダとアドレスバッファと入出力バッファ１０を備えている。
【００３５】
メモリセルアレイチップ３１のメモリセルアレイ６３は横８縦４の３２分割された複数の４Ｍｂのサブメモリアレイ６２からなる。各サブメモリアレイ６２とインタフェースチップ２０とは、それぞれ一本のチップ間配線５０で接続されていて、データ転送に使われるチップ間配線５０の総本数は３２本である。チップ間配線５０はチップであるシリコン基板を貫通させた貫通配線を使い、この貫通配線は直径が２０μｍ程度と大きいために抵抗が低くＧＨｚクラスの高速伝送が可能である。
【００３６】
図４はインタフェースチップ２０のチップ間配線を選択する回路構成と、制御信号を送るデコーダを示した図である。チップ間配線５０の前に一つずつスイッチ６６が設けられていて、スイッチ６６の制御は列デコーダ６１と行デコーダ６０からの選択線の信号との積をとる論理回路６７によって行う。詳細に説明すると、サブメモリアレイ領域を選択するためのアドレス信号が、列デコーダ６０と行デコーダ６１に送られ、メモリセルアレイチップ３１上の選択するメモリセルの場所に応じて、アドレス信号はデコーダされる。
【００３７】
複数のスイッチ６６は、複数のチップ間配線５０に対応してそれぞれ設けられていて、当該チップ間配線５０と入出力バッファ１０からの信号線との間の電気的接続を切り替える。また、列デコーダ６１および行デコーダ６０は、データの読み出しまたは書き込みが行われるサブメモリセルアレイ６３へのチップ間配線５０に対して設けられているスイッチ６６のみをオンさせるための制御信号を発生させるための第１のデコーダとして機能する。
【００３８】
そして、このスイッチ６６、論理回路６７、行デコーダ６０、列デコーダ６１とから、信号伝送時に信号伝送経路となるチップ間配線５０を選択し、選択したチップ間配線５０以外の他のチップ間配線５０を、選択したチップ間配線５０から電気的に切り離すためのチップ間配線選択手段が構成される。
【００３９】
メモリセルアレイ６３を選択するためのコード化された信号が送られるアドレスバッファ７０から、列デコーダ６１と行デコーダ６０にそれぞれ、列アドレス信号と行アドレス信号が送られ、メモリセルアレイチップ３１上の選択するメモリに応じて、これらのアドレス信号はデコードされる。例えば、メモリセルアレイチップ３１の横方向左から６番目で縦方向下から３番目のサブメモリアレイ６２にデータを転送したいメモリセルがある場合、インタフェースチップ２０で対応する場所のチップ間配線５０を選択する。その場合、列デコーダ６１の左から６番目の選択線の信号を“１”に、行デコーダ６０の下から３番目の選択線８３の信号を“１”にして、それ以外の選択線８３の信号を“０”のままにすれば、列デコーダ６１からの信号と行デコーダ６０からの信号が“１”と“１”の積をとる論理回路６７からのみ“１”の信号が出力され、１つのチップ間配線５０手前のスイッチ６６のみがオンになり、一本のチップ間配線５０が選択される。
【００４０】
また、面内横配線についても、入出力バッファ１０に直接接続された縦配線からの分岐直後に、面内配線切断手段として機能する面内配線切り離しスイッチ６９が設けられているので、行デコーダ６０からの信号が“１”となる下から３番目の選択線によって横配線が一本だけ選択され、その他の横配線は信号線から電気的に切り離される。
【００４１】
上記のようにして、インタフェースチップ２０において選択された１つのチップ間配線５０には、積層された８つのメモリセルアレイチップ３１において、それぞれ１つのサブメモリアレイ６２が接続されることになる。しかし、データの書き込みまたは読み出しが行われるサブメモリアレイ６２は、１つのメモリセルアレイチップ３１上の１つのサブメモリアレイ６２のみであるため、残りの７つのサブメモリアレイ６２は、チップ間配線５０に接続されている必要がなく配線容量を増加させているだけである。
【００４２】
そのため、図５のメモリセルアレイチップ３１の回路構成に示すように、チップ間配線５０から、データの書き込みまたは読み出しが行われないサブメモリアレイ６２を切り離すためのスイッチ６５をチップ間配線５０の後ろに設け、データの書き込みまたは読み出しが行われないサブメモリアレイ６２を切り離すようにする。
【００４３】
スイッチ６５は、複数のメモリセルアレイチップ３１上の各サブメモリアレイ６２に対してそれぞれ設けられていて、サブメモリアレイ６２とサブメモリアレイ６２に対して設けられているチップ間配線５０との間の電気的接続を切り替える。
【００４４】
行デコーダ６０と列デコーダ６１とは、データの書き込みまたは読み出しが行われるサブメモリアレイ６２に対して設けられているスイッチ６５のみをオンさせるための制御信号を発生させる第２のデコーダとして機能する。
【００４５】
列デコーダ９１、行デコーダ９０がそれぞれ、選択線８６のうちの１つの信号を“１”とすることにより、１つの論理回路６７の出力のみが“１”となるようにして１つのスイッチ６５のみをオンさせる動作は、図４に示した列デコーダ６１、行デコーダ６０の場合と同様であるためのその説明は省略する。
【００４６】
そして、このスイッチ６５、論理回路６８、行デコーダ６０、列デコーダ６１とから、半導体回路チップ上において、選択されたチップ間配線５０と、データの書き込みまたは読み出しが行われないサブメモリアレイ６２とを電気的に切り離すためのサブ回路領域切断手段が構成される。このようなサブ回路領域切断手段を用いることにより、選択された１つのチップ間配線５０に接続されている８つのサブメモリアレイ６２のうち、データの書き込みまたは読み出しを行おうとする１つのサブメモリアレイ６２のみを選択されたチップ間配線５０と電気的に接続することが可能となる。
【００４７】
なお、３次元半導体メモリ装置に対して、データの書き込みまたは読み出しが行われる際には、サブメモリアレイ６２を構成するメモリセルが逐次選択されるため、チップ間配線５０もこの動作に合わせて逐次選択されることになる。
【００４８】
上記で説明したように、本実施形態の３次元半導体メモリ装置によれば、各メモリセルアレイチップ３１への信号分配する場合に、信号伝送時に信号伝送の経路となるチップ間配線のみを選択し、それ以外のチップ間配線を選択されたチップ間配線から電気的に切り離すようにしているので、信号伝送時の充放電に必要な配線容量を減らすことができる。従って、本実施形態によれば、３次元半導体ＤＲＡＭ装置の消費電力を低減でき、また、データ転送の高速化も図ることができる。
【００４９】
なお、本実施形態では半導体メモリ装置がＤＲＡＭである場合を用いて説明したが、本発明はこのような場合に限定されるものではなく、半導体メモリ装置がＳＲＡＭの場合でも同様の構成を採用することが可能である。
【００５０】
さらに、本実施形態では、半導体メモリ装置を用いて説明したため、行デコーダ６０、列デコーダ６１からの信号の論理積を演算するための論理回路６７が用いられていたが、サブ回路領域がマトリクス構成でないような場合には、スイッチ６６のオン／オフを制御するための制御信号を生成するためのデコーダがあれば、この制御信号によりスイッチ６６を制御することが可能となる。
【００５１】
（第２の実施形態）
次に、本発明の３次元半導体装置の第２の実施形態について説明する。本実施形態は、複数バンク構成の３次元ＤＲＡＭ半導体装置に対して本発明を適用した場合である。
【００５２】
図６は、本発明の第２実施形態である３次元半導体ＤＲＡＭ装置であり、メモリセルアレイチップ７２が４つのバンクを持ち、チップ間配線の選択をバンク選択の際に行うものである。複数バンク構成では、バンク単位でアドレス指定してメモリセルにアクセスすることにより、あるバンクのメモリセルにアクセスしている時には、他のバンクでプリチャージ動作やさらにはワード線を選択してビット線を活性化する動作を行う、あるいはリフレッシュ動作を行うといったインターリーブが行えることから、次々に間断なくバンクにアクセスしてデータ転送することが可能である。
【００５３】
図６では、外部との入出力バッファ７７を持つインタフェースチップ７１の上面にメモリセルアレイチップ７２が８枚積層されており、各メモリセルアレイチップ７２はチップ面内で４つのバンク構成を持つためにバンク１〜４という４つの領域に分けられている。入出力ビット数は８ビットであり、インタフェースチップ７１の入出力バッファ７７からは、各バンクへ８ビット分である８本のチップ間配線８０がつながる。つまり８ビット分のデータは、インタフェースチップ７１の入出力バッファ７７からチップ面内で４つに分割された領域へチップ間配線を使って配られている。インタフェースチップ７１には、チップ間配線を電気的に切り離すスイッチ７５がチップ間配線８０の手前に設けられている。
【００５４】
次に、図６の３次元半導体ＤＲＡＭ装置について、データ読み書きの際にチップ間配線を選択する手順を説明する。ＤＲＡＭの場合、データの読み書きを行うメモリセルを活性化する場合、まず、ＲＡＳ（Row Address Strobe）信号と呼ばれる内部信号によって、ワード線を選択してビット線を活性化してから、ＣＡＳ（Column Address Strobe）信号と呼ばれる内部信号で列選択信号線につながるビット線を選択し、選択されたワード線とビット線の交点部分のメモリセルにデータが書き込まれる。（または読み出される。）このＲＡＳ信号、ＣＡＳ信号は、各バンクに設けられた列デコーダ７８、行デコーダ８１により生成される。最後にワード線を非選択状態にし、ビット線を非活性化状態にする。書き込み、読み出しのいずれの場合にもＲＡＳ信号に４バンクのうち、活性化するメモリセルが含まれる１つのバンクを選択するためのバンク選択信号が含まれており、ＲＡＳ信号発生のタイミングで活性化するメモリセルのあるバンクが選択される。したがって、ＤＲＡＭメモリセルを活性化するためのＲＡＳ信号のバンク選択信号を用いて各バンクにつながるチップ間配線８０を選択することができる。
【００５５】
具体的には、行デコーダ７４からのＲＡＳ信号線７３が、各チップ間配線８０を入出力バッファ７７からの信号線と切り離すためのスイッチ７５に接続されていて、あるバンクに属するメモリセルに対するデータの書き込み（または読み出し）が行われる場合、そのバンクのチップ間配線８０に対応して設けられているスイッチ７５に出力されているＲＡＳ信号線７３のみがアクティブとなり、入出力バッファ７７からの信号線と接続される。そして、他の選択されなかたバンクのチップ間配線８０はその信号線から電気的に切り離される。例えば、バンク１に含まれるメモリセルを活性化する場合には、バンク１に対応するチップ間配線８０が入出力バッファ７７からの信号線に接続され、バンク２〜４に対応するチップ間配線８０は、この信号線とは電気的に切り離される。
【００５６】
尚、ＤＲＡＭメモリセルに書き込み（読み出し）を行う場合に、最初に作られるＲＡＳ信号によって３次元配線のパスが選択されるので、その後にＣＡＳ信号が送られた後に行われるデータの書き込みまでに、チップ間配線の選択のための新たなレイテンシは発生しない。
【００５７】
本実施形態によれば、複数バンク構成の３次元半導体ＤＲＡＭメモリ装置に対しても、ＲＡＳに含まれるバンク選択信号に基づいて、活性化されるバンクに対するチップ間配線８０のみを信号線と接続するようにして、それ以外のバンクに対するチップ間配線を活性化されるバンクに対するチップ間配線から電気的に切り離すようにしているので、信号伝送時の充放電に必要な配線容量を減らすことができる。従って、本実施形態によれば、上記第１の実施形態と同様に、３次元半導体ＤＲＡＭ装置の消費電力を低減することが可能となる。
【図面の簡単な説明】
【００５８】
【図１】チップ間配線の選択図である。
【図２】チップ間配線選択時の３次元配線容量をあらわす図である。
【図３】第１実施形態の３次元半導体ＤＲＡＭ装置図である。
【図４】インタフェースチップの回路構成図である。
【図５】メモリセルアレイチップの回路構成図である。
【図６】第２の実施形態の３次元半導体ＤＲＡＭ装置図である。
【図７】３次元半導体回路の装置図である。
【図８】面内配線方式の３次元配線図を示す図（図８（ａ））、およびチップ間配線方式の３次元配線図を示す図（図８（ｂ））である。
【図９】３次元配線容量の貫通配線容量依存性をあらわす図である。
【符号の説明】
【００５９】
５    サブ回路領域
１０    入出力バッファ
２０    インタフェースチップ
３０    半導体回路チップ
３１    メモリセルアレイチップ
４０    面内配線
４５    アクセスするサブ回路領域
５０    チップ間配線
６０    行デコーダ
６１    列デコーダ
６２    サブメモリアレイ
６３    メモリセルアレイ
６５、６６    スイッチ
６７、６８    論理回路
６９    面内配線切り離しスイッチ
７０    アドレスバッファ
７１    インタフェースチップ
７２    メモリセルアレイチップ
７３    ＲＡＳ信号線
７４    行デコーダ
７５    スイッチ
７６    アドレスバッファ
７７    入出力バッファ
７８    列デコーダ
７９    メモリセルアレイ
８０    チップ間配線
８１    行デコーダ
８２    面内横配線
８３    選択線
８４    面内縦配線
８６    選択線
９０    行デコーダ
９１    列デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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