(57)【要約】【課題】  複数の回路ブロックにそれぞれ位相をずらしたクロックを供給する半導体集積回路において、各回路ブロックへ供給する各クロックの位相ずれ量を電源ノイズ波形の周期に基づいて設定することで、位相の異なる電源ノイズ波形を干渉させて電源ノイズを低減させる。【解決手段】  半導体集積回路（ＩＣ）は、４つの回路ブロックＢＬ１〜ＢＬ４と、各回路ブロックＢＬ１〜ＢＬ４へそれぞれ供給する各クロックＡ〜クロックＤの位相を設定する位相設定回路１０を有する。位相設定回路１０は、ベースクロックをクロックＡとして第１の回路ブロックＢＬ１へ供給し、各外部入力端子Ａ，Ｂ，Ｃに供給される各電圧に基づいて各クロックＢ，Ｃ，Ｄの位相ずれ量（遅延時間）をそれぞれ設定する。【選択図】  図１
2006325050.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックにそれぞれ位相をずらしたクロックを供給する半導体集積回路であって、
外部入力信号に基づいて前記位相のずれ量を設定する位相設定回路を有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路ブロックにそれぞれ位相をずらしたクロックを供給する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路において、一般的にはクロックに同期して複数の回路ブロックが動作する。そのため、クロックの変化点でピーク電流が発生し、電源にノイズが発生してしまう。そこで、回路ブロック毎にクロックの位相をずらすことでピーク電流を低減することがなされている（特許文献１参照）。
【０００３】
また、半導体チップ内に、独立したクロックにより動作する複数のエリアと、各エリアそれぞれにクロックを分配する位相分離手段を備え、位相分離手段は各エリア毎に設定された長さ分のクロックの位相をずらして、各エリアにクロックを分配することで、ＬＳＩのピーク電流を抑えることがなされている（特許文献２参照）。
【０００４】
また、クロック制御される論理回路が集積形成された半導体集積回路において、基準クロックを基にこれを僅かずつ位相遅延させた複数のクロックを生成するクロック遅延手段を有し、複数のクロックによりそれぞれ制御されるようにチップ内論理回路を複数の回路ブロックに分割することで、動作電流が分散されて電源ノイズを低減することがなされている（特許文献３参照）。
【０００５】
また、クロックに同期して並列的に動作する複数の回路ブロックに対してクロックを配給する装置であって、複数の回路ブロック間でクロックの位相をずらして供給する手段を有することで、動作電流のピークを分散させることがなされている（特許文献４参照）。
【特許文献１】特開２００４−１４５４３５号公報（図４，図５）
【特許文献２】特開２００２−１５８２８６号公報
【特許文献３】特開平８−１４８９８２号公報
【特許文献４】特開平８−８７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１０はクロック波形および貫通電流波形を示す図である。ＩＣ（半導体集積回路）内の各ゲートはクロックに同期して動作する。そのため各ゲートの出力信号が切り替わる瞬間にＶＤＤ−ＧＮＤ（電源−グランド）間に貫通電流が流れる。ゲート一つに対する貫通電流は小さくとも、総ゲート数に対しては大きな電流となる。この電流の変動が電源ノイズの発生源になる。
【０００７】
図１１は電源ノイズ波形を示す図である。図１１は図１０で丸印で囲んだ箇所を拡大して示している。図１１に示すように、電源ノイズは電源（ＶＤＤ，ＧＮＤ）の電位を変動させる。電源ノイズは、一定の周波数（周期Ｔ）で減衰振動する波形となる。
【０００８】
複数の回路ブロック間でクロックの位相をずらすことで、電源ノイズを分散させることが従来から提案されている。しかしながら、クロックの位相をずらす量を調整することはできないため、一方の回路ブロックで発生する電源ノイズ波形と他方の回路ブロックで発生する電源ノイズ波形とを干渉させて、電源ノイズを低減することはできない。
【０００９】
本発明は上記の事情に鑑みてなされたもので、位相の異なる電源ノイズ波形を干渉させることで電源ノイズを低減させることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体集積回路は、複数の回路ブロックにそれぞれ位相をずらしたクロックを供給するものであって、外部入力信号に基づいて前記位相のずれ量を設定する位相設定回路を有する。
【００１１】
本発明に係る半導体集積回路は、外部入力信号に基づいてクロックの位相のずれ量を設定することができる。したがって、電源ノイズの周期に基づいてクロックの位相のずれ量を設定することで、一方の回路ブロックで発生する電源ノイズ波形と他方の回路ブロックで発生する電源ノイズ波形とを干渉させて、電源ノイズを低減することができる。
【発明の効果】
【００１２】
本発明によれば、複数の回路ブロックにそれぞれ供給するクロックの位相のずれ量を外部入力信号に基づいて設定することができるので、位相の異なるノイズ波形を干渉させて電源ノイズを低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、発明を実施するための最良の形態を実施例に基づいて説明する。
【実施例】
【００１４】
図１は本発明の実施例に係る半導体集積回路のブロック図である。半導体集積回路（ＩＣ）は、４つの回路ブロックＢＬ１〜ＢＬ４と、各回路ブロックＢＬ１〜ＢＬ４へそれぞれ供給する各クロックＡ〜クロックＤの位相を設定する位相設定回路１０を有する。符号１はベースクロック入力端子、符号２はベースクロックの入力バッファ回路、符号３はクロックＢの位相ずれ量を設定するための電圧の外部入力端子Ａ、符号４はクロックＣの位相ずれ量を設定するための電圧の外部入力端子Ｂ、符号５はクロックＤの位相ずれ量を設定するための電圧の外部入力端子Ｃである。
【００１５】
位相設定回路１０は、ベースクロック入力端子１に入力されるベースクロックをクロックＡとして第１の回路ブロックＢＬ１へ供給する。位相設定回路１０は、外部入力端子Ａに供給される電圧に基づいてクロックＢの位相ずれ量（遅延時間）を設定する。位相設定回路１０は、外部入力端子Ｂに供給される電圧に基づいてクロックＣの位相ずれ量（遅延時間）を設定する。位相設定回路１０は、外部入力端子Ｃに供給される電圧に基づいてクロックＤの位相ずれ量（遅延時間）を設定する。
【００１６】
図２は位相設定回路の構成例を示すブロック図である。位相設定回路１０は、位相遅延回路１１と、Ａ／Ｄ変換器１２と、３個のクロック選択回路１３，１４，１５とを備える。位相遅延回路１１は、縦続接続された複数個のディレイバッファＢ１〜ＢＮで構成している。初段のディレイバッファＢ１の入力にはベースクロック（クロックＡ）が供給される。初段のディレイバッファＢ１からはディレイバッファ１段分の遅延時間だけ遅延されたクロックＣＫ１が出力され、２段目のディレイバッファＢ２からはディレイバッファ２段分の遅延時間だけ遅延されたクロックＣＫ２が出力され、以下同様にＮ段目のディレイバッファＢＮからはディレイバッファＮ段分の遅延時間だけ遅延されたクロックＣＫＮが出力される。
【００１７】
Ａ／Ｄ変換器１２は、外部入力端子Ａに供給される電圧をデジタルデータに変換して第１のクロック選択回路１３へ供給し、外部入力端子Ｂに供給される電圧をデジタルデータに変換して第２のクロック選択回路１４へ供給し、外部入力端子Ｃに供給される電圧をデジタルデータに変換して第３のクロック選択回路１５へ供給する。
【００１８】
各クロック選択回路１３，１４，１５は、位相のずれた複数のクロックＣＫ１〜ＣＫＮの中からデジタルデータで指定される１つのクロックを選択して出力する。本実施の形態では、外部入力端子に供給される電圧に比例して位相ずれ量の大きい（遅延時間の長い）クロックを選択するようにしている。
【００１９】
なお、外部入力端子Ａには電源電圧ＶＤＤを抵抗Ｒａと抵抗ＲＡとで分圧して得た電圧が供給され、この電圧によってクロックＢの位相ずれ量（遅延時間）が設定される。外部入力端子Ｂには電源電圧ＶＤＤを抵抗Ｒｂと抵抗ＲＢとで分圧して得た電圧が供給され、この電圧によってクロックＣの位相ずれ量（遅延時間）が設定される。同様に、外部入力端子Ｃには電源電圧ＶＤＤを抵抗Ｒｃと抵抗ＲＣとで分圧して得た電圧が供給され、この電圧によってクロックＤの位相ずれ量（遅延時間）が設定される。
【００２０】
図３は各クロックの位相ずれ量（遅延時間）の設定例を示す図である。クロックＢはクロックＡに対して（１／４）×Ｔ分だけ遅延させる。ここで、Ｔは図１１に示したノイズ波形の周期である。クロックＣはクロックＡに対して（１／２）×Ｔ分だけ遅延させる。クロックＤはクロックＡに対して（３／４）×Ｔ分だけ遅延させる。
【００２１】
図４は各回路ブロックの規模（ゲート数）が同じ場合における各クロックにおけるノイズ波形と干渉波形を示す図である。図４（ａ）はクロックＡによって発生するノイズ波形を示し、図４（ｂ）はクロックＢによって発生するノイズ波形を示し、図４（ｃ）はクロックＣによって発生するノイズ波形を示し、図４（ｄ）はクロックＤによって発生するノイズ波形を示す。図４（ｅ）は図４（ａ）〜図４（ｄ）に示した各ノイズ波形の干渉波形（合成波形）を示す。なお、図４は各回路ブロックＢＬ１〜ＢＬ４の回路規模（ゲート数）が同じ場合を示している。
【００２２】
各回路ブロックＢＬ１〜ＢＬ４へ供給する各クロックの位相を図３に示したようにずらすことによって、各クロックによって発生するノイズの位相もずれる。このため、図４（ｅ）に示すように、各ノイズ波形の干渉波形（合成波形）は個々のノイズ波形よりも小さくなり、電源ノイズを低減させることができる。
【００２３】
具体的には、図４（ａ）に示すノイズ波形と図４（ｃ）に示すノイズ波形は位相がノイズ波形の周期で半周期分ずれているので、干渉してノイズを低減する。同様に、図４（ｂ）に示すノイズ波形と図４（ｄ）に示すノイズ波形は位相がノイズ波形の周期で半周期分ずれているので、干渉してノイズを低減する。
【００２４】
各回路ブロックＢＬ１〜ＢＬ４の回路規模（ゲート数）に差を与えることで、電源ノイズをさらに低減させることができる。
【００２５】
図５は各回路ブロックの規模（ゲート数）が異なる場合における各クロックにおけるノイズ波形と干渉波形を示す図である。ここでは、クロックＡが供給される回路ブロックＢＬ１の回路規模（ゲート数）を中とし、クロックＢが供給される回路ブロックＢＬ２の回路規模（ゲート数）を小とし、クロックＣが供給される回路ブロックＢＬ３の回路規模（ゲート数）を大とし、クロックＤが供給される回路ブロックＢＬ４の回路規模（ゲート数）を小とした場合を示している。図４と比較すると干渉波形のピークレベルが抑えられていることがわかる。
【００２６】
以上のように本実施例に係る半導体集積回路は、各回路ブロックに供給する各クロックの位相ずれ量（遅延時間）を外部入力端子に供給する電圧に基づいて設定できるようにしたので、電源ノイズの周期（Ｔ）に応じて各クロックの位相ずれ量（遅延時間）を設定することにより、各クロックによって発生するノイズ波形を互いに干渉させて電源ノイズを低減させることができる。
【００２７】
回路ブロックの出力データを他の回路ブロックへ供給する場合には、図６または図８に示す回路ブロック間インタフェース回路を用いるようにしてもよい。図６に示す回路ブロック間インタフェース回路は、回路ブロックから出力された信号が次のクロックタイミングで動作しなくても構わず、数サイクル後でも構わない場合に用いるもので、この回路ブロック間インタフェース回路は、データを出力する回路ブロックのクロック（クロック１）で出力データ（データ１）をラッチするＤ型フリップフロップ６１と、データ入力側の回路ブロックのクロック（クロック２）が供給される２段のＤ型フリップフロップ６２，６３から構成され、初段のＤ型フリップフロップ６１の出力（Ｑ）を２段のＤ型フリップフロップ６２，６３で順次シフトすることで、データ入力側の回路ブロックに対する入力データ（データ２）を得る。図６に示す回路ブロック間インタフェース回路のタイミングチャートを図７に示す。クロック１に同期して出力されたデータ１は、時点ｔ１で初段のＤ型フリップフロップ６１にラッチされ、初段のＱ出力は時点ｔ２で２段目のＤ型フリップフロップ６２にラッチされ、２段目のＱ出力は時点ｔ３で３段目のＤ型フリップフロップ６３にラッチされて、データ２が出力される。
【００２８】
図８に示す回路ブロック間インタフェース回路は、信号（データ）の伝達遅延時間を短くしたもので、初段のＤ型フリップフロップ８１のクロック入力端子に、データを出力する回路ブロックのクロック（クロック１）をインバータ８４で反転したクロックを供給し、２段目のＤ型フリップフロップ８２のクロック入力端子に、データ入力側の回路ブロックのクロック（クロック２）をインバータ８５で反転したクロックを供給し、３段目のＤ型フリップフロップ８３のクロック入力端子に、データ入力側の回路ブロックのクロック（クロック２）を供給している。図８に示す回路ブロック間インタフェース回路のタイミングチャートを図９に示す。クロック１に同期して出力されたデータ１は、時点ｔ１１で初段のＤ型フリップフロップ８１にラッチされ、初段のＱ出力は時点ｔ１２で２段目のＤ型フリップフロップ８２にラッチされ、２段目のＱ出力は時点ｔ１３で３段目のＤ型フリップフロップ８３にラッチされて、データ２が出力される。
【産業上の利用可能性】
【００２９】
本発明によれば、複数の回路ブロックにそれぞれ供給するクロックの位相のずれ量を外部入力信号に基づいて設定することができるので、位相の異なるノイズ波形を干渉させて電源ノイズを低減することができるという効果を有し、複数の回路ブロックにそれぞれ位相をずらしたクロックを供給する半導体集積回路に有用である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施例に係る半導体集積回路のブロック図
【図２】本発明の実施例に係る半導体集積回路の位相設定回路の構成例を示すブロック図
【図３】各クロックの位相ずれ量（遅延時間）の設定例を示す図
【図４】各回路ブロックの規模（ゲート数）が同じ場合における各クロックにおけるノイズ波形と干渉波形を示す図
【図５】各回路ブロックの規模（ゲート数）が異なる場合における各クロックにおけるノイズ波形と干渉波形を示す図
【図６】回路ブロック間インタフェース回路の構成図
【図７】図６に示した回路ブロック間インタフェース回路のタイミングチャート
【図８】他の回路ブロック間インタフェース回路の構成図
【図９】図８に示した回路ブロック間インタフェース回路のタイミングチャート
【図１０】クロック波形および貫通電流波形を示す図
【図１１】電源ノイズ波形を示す図
【符号の説明】
【００３１】
３，４，５  外部入力端子
１０  位相設定回路
１１  位相遅延回路
１２  Ａ／Ｄ変換器
１３，１４，１５  クロック選択回路
ＢＬ１〜ＢＬ４  回路ブロック
【図１】
2006325050.tif 000003
【図２】
2006325050.tif 000004
【図３】
2006325050.tif 000005
【図４】
2006325050.tif 000006
【図５】
2006325050.tif 000007
【図６】
2006325050.tif 000008
【図７】
2006325050.tif 000009
【図８】
2006325050.tif 000010
【図９】
2006325050.tif 000011
【図１０】
2006325050.tif 000012
【図１１】
2006325050.tif 000013