(57)【要約】【課題】複数の半導体記憶装置が一つのパッケージに搭載された半導体装置において、少ない手間と費用でテストを行う。  【解決手段】  アドレスバス２７、データバス２８、一部のコントロール信号線２５，２６が共通化されたフラッシュメモリ３０とＳＲＡＭ４０が一つのパッケージに搭載され  るかまたは、同一チップ上に構成されている半導体装置２０において、フラッシュメモリ３０のライトステートマシン３３をテスト制御回路として用いて  ＳＲＡＭ４０のアドレス信号、データ信号、コントロール信号を制御して、フラッシュメモリ３０からＳＲＡＭ４０へのデータ書き込み・読み出しを行って、  ＳＲＡＭ４０のテストを行う。外部のテスタからフラッシュメモリ３０にテストを行うだけで、ＳＲＡＭ４０のテストも行う。  【選択図】  図１
2006309909.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体記憶装置が一つのパッケージに搭載され、
該複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路が内蔵されている半導体装置。
【請求項２】
前記複数の半導体記憶装置間でアドレスバス、データバスおよび一部のコントロール信号線が共通化されて設けられ、
前記一つの半導体記憶装置は、アドレス信号、データ信号およびコントロール信号を内部の制御回路により制御可能な不揮発性半導体記憶装置からなり、
前記他の半導体記憶装置は、共通化されている該アドレスバス、該データバスおよび該コントロール信号線を介して該不揮発性半導体記憶装置の制御回路によって制御可能とされる半導体記憶装置からなり、
前記テスト制御回路として該不揮発性半導体記憶装置の制御回路を用いて、該他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御して、該不揮発性半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のテストを実施可能となっている請求項１に記載の半導体装置。
【請求項３】
複数の半導体記憶装置が同一チップ上に構成され、
該複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路が内蔵されている半導体装置。  
【請求項４】
前記一つの半導体記憶装置は、アドレス信号、データ信号およびコントロール信号を内部の制御回路により制御可能な不揮発性半導体記憶装置からなり、
該不揮発性半導体記憶装置と前記他の半導体記憶装置との間に、該不揮発性半導体記憶装置から該他の半導体記憶装置を制御するためのアドレスバス、データバスおよびコントロール信号線が設けられており、
前記テスト制御回路として該不揮発性半導体記憶装置の制御回路を用いて、該他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御して、該不揮発性半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のテストを実施可能となっている請求項３に記載の半導体装置。
【請求項５】
前記不揮発性半導体記憶装置に、アドレス信号、データ信号およびコントロール信号を外部に入出力可能な入出力パッドが設けられている請求項２に記載の半導体装置。
【請求項６】
前記入出力パッドとしてアドレスパッド、データパッドおよびコントロールパッドが設けられ、該コントロールパッドと接続されて前記制御回路により制御可能なコントロール信号用のコントロール信号線、外部へアドレスデータを送るための該アドレスパッドと接続されて該制御回路により制御可能なアドレス信号用のアドレスバスおよび、該制御回路内に外部からデータを取り込むと共に該制御回路からデータを外部へ送るための該データパッドと該制御回路とを接続する  データ信号用のデータバスが設けられている請求項５に記載の半導体装置。
【請求項７】
前記不揮発性半導体記憶装置に、前記他の半導体記憶装置のテスト結果情報および不良内容情報のうち少なくとも該テスト結果情報を格納して保存するためのテスト結果情報保存領域が設けられている請求項２または４に記載の半導体装置。
【請求項８】
前記不良内容情報はフェイルアドレスデータである請求項７に記載の半導体装置。  
【請求項９】
前記不揮発性半導体記憶装置に、テスト内容に応じたテストシーケンスプログラムを格納可能で書き換え可能なテストシーケンス情報格納領域が設けられている請求項２、４または７に記載の半導体装置。
【請求項１０】
前記テスト制御回路の動作周波数が変更可能とされている請求項１〜４および６のいずれかに記載の半導体装置。
【請求項１１】
前記他の半導体記憶装置のテスト完了情報およびテスト結果情報を出力可能とする出力手段を有する請求項１または３に記載の半導体装置。
【請求項１２】
前記他の半導体記憶装置のテストの良否結果に応じて、該他の半導体記憶装置の複数のうち、使用する半導体記憶装置に切り替える第１のメモリ選択制御回路を更に有する請求項２または４に記載の半導体装置。  
【請求項１３】
前記第１のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリと、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する請求項１２に記載の半導体装置。
【請求項１４】
前記第１のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリを有し、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えられる請求項１２に記載の半導体装置。
【請求項１５】
前記他の半導体記憶装置の複数のうち、使用回数または／および使用時間情報に応じて、使用する半導体記憶装置に切り替える第２のメモリ選択制御回路を更に有する請求項２または４に記載の半導体装置。
【請求項１６】
前記第２のメモリ選択制御回路は、該他の半導体記憶装置の複数のそれぞれに対応する使用回数または／および使用時間情報をそれぞれ設定可能とする切り替え設定用フラッシュメモリと、該切り替え設定用フラッシュメモリに設定された使用回数または／および使用時間情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する請求項１５に記載の半導体装置。
【請求項１７】
前記他の半導体記憶装置の複数のうち、該他の半導体記憶装置のテストの良否結果および、使用回数または／および使用時間情報に応じて、使用する半導体記憶装置に切り替える第３のメモリ選択制御回路を更に有する請求項２または４に記載の半導体装置。
【請求項１８】
前記第３のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリと、該他の半導体記憶装置の複数のそれぞれに対応する使用回数または／および使用時間情報をそれぞれ設定可能とする切り替え設定用フラッシュメモリと、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報および該切り替え設定用フラッシュメモリに設定された使用回数または／および使用時間情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する請求項１７に記載の半導体装置。
【請求項１９】
前記テスト結果保存用フラッシュメモリは、前記他の半導体記憶装置の複数のそれぞれに対応するテスト結果情報をそれぞれ設定可能とする一または複数ビットのフラッシュメモリセルをそれぞれ有している請求項１３、１４および１８のいずれかに記載の半導体装置。
【請求項２０】
前記切り替え設定用フラッシュメモリは、前記他の半導体記憶装置の複数のそれぞれに対応する使用回数または／および使用時間情報をそれぞれ設定可能とする一または複数ビットのフラッシュメモリセルをそれぞれ有している請求項１６または１８に記載の半導体装置。
【請求項２１】
前記他の半導体記憶装置の複数のうち、いずれか一つの半導体記憶装置を使用するか、複数または全ての半導体記憶装置を同時に使用するかの切り替えを行う切り替え設定用フラッシュメモリを更に有する２、４、１２、１５および１７のいずれかに記載の半導体記憶装置。
【請求項２２】
前記切り替え設定用フラッシュメモリは、いずれか一つの半導体記憶装置であるかまたは、複数または全ての半導体記憶装置であるかを示す情報を設定可能とする一または複数ビットのフラッシュメモリセルを有している請求項２１に記載の半導体装置。
【請求項２３】
前記チップイネーブル信号切り替え制御回路は、フラッシュメモリセルの値をデコードする回路である請求項１３，１６および１８のいずれかに記載の半導体装置。
【請求項２４】
請求項１〜２３のいずれかに記載の半導体装置に対して、
前記一つの半導体記憶装置のテスト制御回路を用いて、該一つの半導体記憶装置のデータ書き込みおよび読み出しテストを行い、
該テスト制御回路を用いて、前記他の半導体記憶装置を制御して、該一つの半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該一つの半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のデータ書き込みおよび読み出しテストを行う半導体装置のテスト方法。
【請求項２５】
請求項１〜２３のいずれかに記載の半導体装置にデータを保存する電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体記憶装置が一つのパッケージに搭載されているか、または同一チップ上に構成されている半導体装置およびそのテスト方法、これを用いたパーソナルコンピュータや携帯電話装置などの電子情報機器に関する。
【背景技術】
【０００２】
従来、半導体装置としては、パーソナルコンピュータや携帯電話装置などのモバイル機器などの電子情報機器を制御するために用いられるロジック半導体装置と、このロジック半導体装置を動作させるための制御プログラムを格納したり、画像データなどのデータを保存したりするためのメモリ半導体装置（半導体記憶装置）に大別される。最近では、これらのロジック半導体装置とメモリ半導体装置とが同一チップ上に構成されたシステムＬＳＩも開発されている。
【０００３】
このような半導体装置は、ウエハ上に半導体回路が作製された後、テストが実施され、テストをパスした半導体装置が出荷される。半導体記憶装置では、通常、（１）ウエハ状態でのテストおよび、（２）アセンブリ後のテストが行われている。例えば、ウエハ状態では、半導体製造工程上でゴミなどが半導体回路上に付着して発生する回路ショートなどの不良およびマージン不足のメモリセルのリジェクトなどが行われる。その後、アセンブリ後には、半導体装置のファンクション特性およびＡＣ特性などの各種テストが実施されて、それにパスしたものが出荷されている。
【０００４】
ところで、パーソナルコンピュータや携帯電話装置などのモバイル機器の高機能化に伴って、大容量で様々な種類の半導体記憶装置が搭載される一方、その軽量化および小型化に伴って、半導体装置の基板上への実装面積はより一層小さくなってきている。
【０００５】
このような実装面積を低減させる方法として、パッケージサイズを小さくすると共に複数の半導体装置を一つのパッケージ内に搭載する方法、および複数種類の半導体装置を同一チップ上に構成してシステムＬＳＩとする方法などが広く用いられている。即ち、一つのパッケージ内に２種類以上の半導体装置が搭載されている構成が主流となっている。現在では、不揮発性半導体記憶装置であるフラッシュメモリとＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、またはフラッシュメモリと擬似ＳＲＡＭなどが同一のパッケージ内に搭載されて、殆どの携帯電話装置に実装されている。
【０００６】
図２２は、不揮発性半導体記憶装置である従来のフラッシュメモリの内部構成例を示すブロック図である。
【０００７】
図２２において、従来のフラッシュメモリ１０は、記憶部である不揮発性メモリアレイ１１と、この不揮発性メモリアレイ１１をプログラムまたはイレースする際にそのアルゴリズムを制御するためのライトステートマシン１２と、不揮発性メモリアレイ１１をプログラムまたはイレースする場合にアドレスデータを得るためのアドレスパッド１３と、不揮発性メモリアレイ１１をプログラムする場合に書き込みデータを得るためのデータパッド１４と、コントロール信号としてのライトイネーブル信号ＷＥ＃およびアウトプットイネーブル信号ＯＥ＃を得るためのコントロールパッド１５とを有している。
【０００８】
ライトステートマシン１２は、不揮発性メモリアレイ１１の各メモリセルの選択、ベリファイの制御と判断、各メモリセルに対するプログラム、イレースパルスの印加など、メモリセルのしきい値制御に大きな役割を果たしている。
【０００９】
このため、ライトステートマシン１２には、アドレスパッド１３からアドレスデータを得るためのアドレスバス１６およびデータパッド１４から書き込みデータを得るためのデータバス１７が接続されている。ライトステートマシン１２では、不揮発性メモリアレイ１１のアドレスデコードおよびデータデコードが行われて、これらのバスデータを用いて、アドレスデコーダおよびデータデコーダが制御される。
【００１０】
このような半導体記憶装置が一つのパッケージ内に２種類以上搭載されている半導体装置に対して、アセンブリ後のテストを行う際には、通常、テストされる半導体記憶装置に対応したテスタにより順次テストが行われる。例えば、一つのパッケージ内にフラッシュメモリとＳＲＡＭが搭載されている半導体装置の場合、まず、フラッシュメモリに対してアセンブリ後のテストが行われ、その終了後、テスタを代えてＳＲＡＭに対してアセンブリ後のテストが行われる。これら２回のテストにパスした半導体装置が良品とされて出荷される。
【００１１】
例えば特許文献１には、２種類のメモリ間で一方のメモリから他方のメモリへデータを移動可能とした技術が提案されている。
【特許文献１】実開昭６０−１３１０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来、複数の半導体記憶装置が一つのパッケージに搭載された半導体装置に対するアセンブリ後のテストは、テスタを代えてそれぞれの半導体記憶装置の各テストが行われていた。
【００１３】
このテスト方法では、半導体記憶装置のテストを行う度に、その半導体記憶装置に適合したテスタを用いてテストを実施する必要があり、オペレータにとって非常に手間がかかるという問題があった。また、一つの半導体記憶装置のテスト時間が長い場合には、スループットが悪くなり、テスタの占有率も高くなるため、テスト費用が高くなるという問題もあった。さらに、同一チップ上に不揮発性半導体記憶装置と他の半導体記憶装置とが構成されているシステムＬＳＩについても、それぞれの半導体記憶装置毎にそれらに適合したテスタが必要となり、スループットが悪くなるという問題があった。
【００１４】
上記特許文献１には、前述したように、内部メモリから外部メモリへデータを移動させるための制御技術が提案されているが、これは不揮発性半導体記憶装置により他の半導体記憶装置のテストを実施するようなテスト方法ではない。
【００１５】
本発明は、上記従来の問題を解決するもので、複数の半導体記憶装置が一つのパッケージに搭載されているか、または同一チップ上に構成されている半導体装置において、一つの半導体記憶装置により他の半導体記憶装置のテストを実施して、少ない手間と費用でテストを行うことができる半導体装置およびそのテスト方法、これを用いたパーソナルコンピュータや携帯電話装置などの電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、複数の半導体記憶装置が一つのパッケージに搭載され、該複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路が内蔵されており、そのことにより上記目的が達成される。
【００１７】
また、好ましくは、本発明の半導体装置において、前記複数の半導体記憶装置間でアドレスバス、データバスおよび一部のコントロール信号線が共通化されて設  けられ、前記一つの半導体記憶装置は、アドレス信号、データ信号およびコントロール信号を内部の制御回路により制御可能な不揮発性半導体記憶装置からなり、前記他の半導体記憶装置は、共通化されている該アドレスバス、該データバスおよび該コントロール信号線を介して該不揮発性半導体記憶装置の制御回路によって制御可能とされる半導体記憶装置からなり、前記テスト制御回路として該不揮発性半導体記憶装置の制御回路を用いて、該他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御して、該不揮発性半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のテストを実施可能となっている。
【００１８】
本発明の半導体装置は、複数の半導体記憶装置が同一チップ上に構成され、該複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路が内蔵されており、そのことにより上記目的が達成される。
【００１９】
さらに、好ましくは、本発明の半導体装置における一つの半導体記憶装置は、アドレス信号、データ信号およびコントロール信号を内部の制御回路により制御可能な不揮発性半導体記憶装置からなり、該不揮発性半導体記憶装置と前記他の半導体記憶装置との間に、該不揮発性半導体記憶装置から該他の半導体記憶装置を制御するためのアドレスバス、データバスおよびコントロール信号線が設けられており、前記テスト制御回路として該不揮発性半導体記憶装置の制御回路を用いて、該他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御して、該不揮発性半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のテストを実施可能となっている。
【００２０】
さらに、好ましくは、本発明の半導体装置における不揮発性半導体記憶装置に、アドレス信号、データ信号およびコントロール信号を外部に入出力可能な入出力パッドが設けられている。
【００２１】
さらに、好ましくは、本発明の半導体装置において、前記入出力パッドとしてアドレスパッド、データパッドおよびコントロールパッドが設けられ、該コント  ロールパッドと接続されて前記制御回路により制御可能なコントロール信号用のコントロール信号線、外部へアドレスデータを送るための該アドレスパッドと接  続されて該制御回路により制御可能なアドレス信号用のアドレスバスおよび、該制御回路内に外部からデータを取り込むと共に該制御回路からデータを外部へ  送るための該データパッドと該制御回路とを接続するデータ信号用のデータバスが設けられている。
【００２２】
さらに、好ましくは、本発明の半導体装置における不揮発性半導体記憶装置に、前記他の半導体記憶装置のテスト結果情報および不良内容情報のうち少なくとも該テスト結果情報を格納して保存するためのテスト結果情報保存領域が設けられている。
【００２３】
さらに、好ましくは、本発明の半導体装置における不良内容情報はフェイルアドレスデータである。
【００２４】
さらに、好ましくは、本発明の半導体装置における不揮発性半導体記憶装置に、テスト内容に応じたテストシーケンスプログラムを格納可能で書き換え可能なテストシーケンス情報格納領域が設けられている。
【００２５】
さらに、好ましくは、本発明の半導体装置におけるテスト制御回路の動作周波数が変更可能とされている。
【００２６】
さらに、好ましくは、本発明の半導体装置における他の半導体記憶装置のテスト完了情報およびテスト結果情報を出力可能とする出力手段を有する。
【００２７】
さらに、好ましくは、本発明の半導体装置において、前記他の半導体記憶装置のテストの良否結果に応じて、該他の半導体記憶装置の複数のうち、使用する半導体記憶装置に切り替える第１のメモリ選択制御回路を更に有する。
【００２８】
さらに、好ましくは、本発明の半導体装置における第１のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリと、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する。
【００２９】
さらに、好ましくは、本発明の半導体装置における第１のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリを有し、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えられる。
【００３０】
さらに、好ましくは、本発明の半導体装置において、前記他の半導体記憶装置の複数のうち、使用回数または／および使用時間情報に応じて、使用する半導体記憶装置に切り替える第２のメモリ選択制御回路を更に有する。
【００３１】
さらに、好ましくは、本発明の半導体装置における第２のメモリ選択制御回路は、該他の半導体記憶装置の複数のそれぞれに対応する使用回数または／および使用時間情報をそれぞれ設定可能とする切り替え設定用フラッシュメモリと、該切り替え設定用フラッシュメモリに設定された使用回数または／および使用時間情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する。
【００３２】
さらに、好ましくは、本発明の半導体装置において、前記他の半導体記憶装置の複数のうち、該他の半導体記憶装置のテストの良否結果および、使用回数または／および使用時間情報に応じて、使用する半導体記憶装置に切り替える第３のメモリ選択制御回路を更に有する。
【００３３】
さらに、好ましくは、本発明の半導体装置における第３のメモリ選択制御回路は、前記他の半導体記憶装置の複数にそれぞれ対応した各テスト結果情報をそれぞれ設定可能とするテスト結果保存用フラッシュメモリと、該他の半導体記憶装置の複数のそれぞれに対応する使用回数または／および使用時間情報をそれぞれ設定可能とする切り替え設定用フラッシュメモリと、該テスト結果保存用フラッシュメモリに設定されたテスト結果情報および該切り替え設定用フラッシュメモリに設定された使用回数または／および使用時間情報に応じて、該他の半導体記憶装置の複数のいずれかに切り替えるチップイネーブル信号切り替え制御回路とを有する。
【００３４】
さらに、好ましくは、本発明の半導体装置におけるテスト結果保存用フラッシュメモリは、前記他の半導体記憶装置の複数のそれぞれに対応するテスト結果情報をそれぞれ設定可能とする一または複数ビットのフラッシュメモリセルをそれぞれ有している。
【００３５】
さらに、好ましくは、本発明の半導体装置における切り替え設定用フラッシュメモリは、前記他の半導体記憶装置の複数のそれぞれに対応する使用回数または／および使用時間情報をそれぞれ設定可能とする一または複数ビットのフラッシュメモリセルをそれぞれ有している。
【００３６】
さらに、好ましくは、本発明の半導体装置において、前記他の半導体記憶装置の複数のうち、いずれか一つの半導体記憶装置を使用するか、複数または全ての半導体記憶装置を同時に使用するかの切り替えを行う切り替え設定用フラッシュメモリを更に有する。
【００３７】
さらに、好ましくは、本発明の半導体装置における切り替え設定用フラッシュメモリは、いずれか一つの半導体記憶装置であるかまたは、複数または全ての半導体記憶装置であるかを示す情報を設定可能とする一または複数ビットのフラッシュメモリセルを有している。
【００３８】
さらに、好ましくは、本発明の半導体装置におけるチップイネーブル信号切り替え制御回路は、フラッシュメモリセルの値をデコードする回路である。
【００３９】
本発明の半導体装置のテスト方法は、本発明の上記半導体装置に対して、前記一つの半導体記憶装置のテスト制御回路を用いて、該一つの半導体記憶装置のデータ書き込みおよび読み出しテストを行い、該テスト制御回路を用いて、前記他の半導体記憶装置を制御して、該一つの半導体記憶装置の記憶部からデータを読み出して該他の半導体記憶装置にデータの書き込みを行い、該他の半導体記憶装置からデータを読み出して該一つの半導体記憶装置の記憶部にデータの書き込みを行うことにより、該他の半導体記憶装置のデータ書き込みおよび読み出しテストを行い、そのことにより上記目的が達成される。
【００４０】
本発明の電子情報機器は、本発明の上記半導体装置にデータを保存するものであり、そのことにより上記目的が達成される。
【００４１】
上記構成により、以下に、本発明の作用について説明する。
【００４２】
本発明にあっては、複数の半導体記憶装置が一つのパッケージに搭載されているか、同一チップ上に構成されている半導体装置において、複数の半導体記憶装置のうちの一つの半導体記憶装置に、他の半導体記憶装置のテストを行うためのテスト制御回路を内蔵して、そのテスト制御回路を用いてその他の半導体記憶装置のテストを行う。外部のテスタからテスト制御回路が内蔵された半導体記憶装置に対してテストを行うだけで、その他の半導体記憶装置のテストを行うことができるため、テスタのスループット向上が図られ、一つの安価なテスタでアセンブリ後の一つの半導体記憶装置さらに他の半導体記憶装置の各テストを一連に行うことが可能となる。
【００４３】
例えば、アドレスバス、データバスおよびコントロール信号を内部の制御回路（ライトステートマシン）により制御可能な不揮発性半導体記憶装置によって、その制御回路をテスト制御回路として用いて、アドレスバス、データバスおよびコントロール信号線を介して他の半導体記憶装置のアドレス信号、データ信号およびコントロール信号を制御し、不揮発性半導体記憶装置の記憶部からデータの読み出しを行って、他の半導体記憶装置にデータの書き込みを行い、他の半導体記憶装置からデータの読み出しを行って、不揮発性半導体記憶装置の記憶部にデータの書き込みを行うことにより、他の半導体記憶装置の書き込みおよび読み出しテストを行うことが可能となる。
【００４４】
さらに、不揮発性半導体記憶装置に、他の半導体記憶装置のテスト結果および不良内容を格納して保存するためのテスト結果情報保存領域を設けて、テスト中にテスト結果や不良内容を書き込んでテスト終了後にデータを読み出すことによりテスト結果を知ることが可能となる。さらに、テスト終了後にデータを読み出して不良内容の解析や歩留まり向上のための解析に役立てることが可能となる。さらに、このデータは装置毎に書き込まれているため、テスタによるテストログの管理が不要となる。
【００４５】
さらに、不揮発性半導体記憶装置に、テスト内容に応じたテストシーケンスプログラムを格納可能で書き換え可能なテストシーケンス情報格納領域を設けることにより、テストされる半導体記憶装置のメモリの種類（ＳＲＡＭ、擬似ＳＲＡＭなど）、容量、メモリアレイ構成に対応したテストプログラムを格納することが可能となる。さらに、半導体記憶装置が携帯電話装置などに実装された後でもテストプログラムの変更が可能であり、経時変化による半導体記憶装置の劣化に対しても対応可能となる。
【００４６】
さらに、テスト制御回路の動作周波数を変更可能とすることにより、アクセスタイムの保証など、ＡＣ特性のテストに利用することも可能となる。
【００４７】
さらに、制御回路、例えばライトステートマシンの状態を特定の端子から出力させることなどによって、半導体装置のテスト完了情報およびテスト結果情報を出力して、テスト実行中またはテスト終了を観測することが可能となり、テスト終了直後に良品または不良品の判別が可能となる。  
【００４８】
さらに、上記不揮発性半導体記憶装置と、この不揮発性半導体記憶装置から制御可能なようにアドレスバス、データバス、コントロール信号で接続されている複数のチップの半導体記憶装置（他の半導体記憶装置の複数）を例えば一つのパッケージに封入したデバイスにおいて、複数ある半導体記憶装置のうち１チップを使用し、残りの半導体記憶装置を予備として残しておく。例えば電源を入れる度にテスト機能を有する不揮発性半導体記憶装置により半導体記憶装置のテストを実施し、そのテスト結果および複数ある半導体記憶装置の切り替え設定値を不揮発性半導体記憶装置内の不揮発性メモリに保存しておけば、この切り替え設定値の情報を元にパッケージ内の半導体記憶装置の使用・不使用の切り替えを行うことにより、本デバイスの半導体記憶装置を高信頼性デバイスという仕様にすることが可能となる。
【発明の効果】
【００４９】
以上により、本発明によれば、複数種類の半導体記憶装置が一つのパッケージに搭載されるか、または同一チップ上に構成された半導体装置（デバイス）において、その中の一つの半導体記憶装置がテスト制御回路を内蔵し、そのテスト制御回路を用いて、アドレス信号、データ信号およびコントロール信号を制御して、その他の半導体記憶装置をテストすることによって、外部のテスタからは、テスト制御回路を内蔵する半導体記憶装置に対してのみテストを行うだけで、その他の半導体記憶装置もテストできるようになり、テスタのスループット向上が図られ、安価なテスタでアセンブリ後のテストを行うことができる。
【００５０】
また、不揮発性半導体記憶装置に書き換え可能なテストシーケンス格納領域を設けることによって、テストされる半導体記憶装置の種類、容量、メモリアレイ構成に応じたテストを行うことができる。
【００５１】
さらに、半導体記憶装置が携帯電話装置などに実装された後でもテストシーケンスプログラムの変更が可能であり、経時変化による半導体記憶装置の劣化に対しても対応可能である。
【００５２】
さらに、複数のチップの半導体記憶装置をひとつのパッケージに封入したデバイスにおいて、複数ある半導体記憶装置（他の半導体記憶装置の複数）のうち１チップを使用し、残りの半導体記憶装置を予備として残しておく。例えば電源を入れる度にテスト機能を有する不揮発性半導体記憶装置により半導体記憶装置のテストを実施し、そのテスト結果および複数ある半導体記憶装置の切り替え設定値を不揮発性半導体記憶装置内の不揮発性メモリに保存しておけば、この切り替え設定値の情報を元にパッケージ内の半導体記憶装置の使用・不使用の切り替えを行うことで、本デバイスの半導体記憶装置を高信頼性デバイスという仕様にすることができる。
【発明を実施するための最良の形態】
【００５３】
以下に、本発明の半導体装置およびそのテスト方法の実施形態１〜１０について、図面を参照しながら詳細に説明する。なお、以下ではテストを制御する一方の半導体記憶装置を不揮発性半導体記憶装置であるフラッシュメモリ、テストされる他方の半導体記憶装置をＳＲＡＭとして、フラッシュメモリ内のライトステートマシンをテスト制御回路として用いた例について説明するが、本発明は、複数の半導体記憶装置を備えたものであれば、これらの半導体記憶装置に限定されるものではない。また、半導体記憶装置の数についても、二つに限らず、３つ以上（複数）あってもよい。
（実施形態１）
図１は、本発明の実施形態１に係る半導体装置の要部構成例を模式的に示す斜視図である。
【００５４】
図１において、本実施形態１の半導体装置２０は、フラッシュメモリ３０上にＳＲＡＭ４０が配置されて一つのパッケージに搭載され、アドレスパッド２１、データパッド２２およびコントロールパッド２３および、これらとフラッシュメモリ３０およびＳＲＡＭ４０の各パッドとの間を接続したワイヤーボンディング２４が設けられている。このタイプの半導体装置は、現在広く用いられており、一般的なボンディング形態である。
【００５５】
図２は、図１の半導体装置２０に搭載されているフラッシュメモリ３０とＳＲＡＭ４０のコントロール信号、アドレスバスおよびデータバスの接続状態を説明するためのブロック図である。
【００５６】
図２に示すように、両半導体記憶装置（フラッシュメモリ３０とＳＲＡＭ４０）のイネーブル信号となるチップイネーブル信号線（Ｆ＿ＣＥ＃３１および  Ｓ＿ＣＥ＃４１）は独立しているが、その他のコントロール信号線（ライトイネーブル信号線ＷＥ＃２５およびアウトプットイネーブル信号線ＯＥ＃２６）、アドレスバス２７およびデータバス２８が共通化されている。
【００５７】
図３は、図１のフラッシュメモリ３０の内部構成例を示すブロック図である。
【００５８】
図３において、フラッシュメモリ３０は、記憶部である不揮発性メモリアレイ３２と、この不揮発性メモリアレイ３２をプログラムまたはイレースする際にそのアルゴリズムを制御するための制御回路としてのライトステートマシン３３と、不揮発性メモリアレイ３２をプログラムまたはイレースする場合にアドレスデータを得るためのアドレスパッド３４と、不揮発性メモリアレイ３２をプログラムする場合に書き込みデータを得るためのデータパッド３５と、コントロール信号としてのライトイネーブル信号ＷＥ＃、アウトプットイネーブル信号ＯＥ＃およびチップイネーブル信号Ｆ＿ＣＥ＃を得るためのコントロールパッド３６ａ〜３６ｃとを有している。
【００５９】
ライトステートマシン３３には、アドレスパッド３４からアドレスデータを得るためのアドレスバス３７および、データパッド３５から書き込みデータを得るためのデータバス３８が接続されている。また、ライトステートマシン３３では、これらのバスデータを用いて、不揮発性メモリアレイ３２のアドレスデコードおよびデータデコードが行われ、アドレスデコーダおよびデータデコーダが制御される。さらに、このライトステートマシン３３は、不揮発性メモリアレイをプログラムまたはイレースする際にそのアルゴリズムを制御するものであるが、不揮発性メモリアレイの各メモリセルの選択、ベリファイの制御およびベリファイパス・ベリファイフェイルの判断、各メモリセルに対するプログラム、イレースパルスの印加などメモリセルのしきい値制御に大きな役割を果たしている回路である。
【００６０】
これらの制御を行うために、ライトステートマシン３３は、アドレスパッドからプログラムもしくはイレースするためのアドレス情報を得る為のバス、データパッドからプログラムする場合の書き込みデータ情報を得る為のバスが用意されているだけで十分である。
【００６１】
これらのバスデータを使用してフラッシュメモリアレイのアドレスデコード、データデコードを実施することができれば、ライトステートマシン３３が目的としている動作をすることが可能となるからである。
【００６２】
本実施形態１では、外部へコントロール信号を送るために、ライトステートマシン３３により制御可能なコントロール信号線（ライトイネーブル信号線３９ａおよびアウトプットイネーブル信号線３９ｂ）が設けられて、コントロールパッド３６ａおよび３６ｂと接続されている。また、外部へアドレスデータを送るために、ライトステートマシン３３により制御可能とするアドレスバス３７ａが設けられて、アドレスパッド３４と接続されている。さらに、ライトステートマシン３３内に外部からデータを取り込むと共にライトステートマシン３３からデータを外部へ送るために、ライトステートマシン３３により制御可能なデータバス３８ａが設けられて、データパッド３５と接続されている。
【００６３】
前述した図２２に示す従来のフラッシュメモリ１０では、ライトステートマシン１２がアドレスパッド１３からアドレスデータを得るためのアドレスバス１６、およびデータパッド１４から書き込みデータを得るためのデータバス１７が設けられているだけであるが、本実施形態１では、ライトステートマシン３３を用いてアドレス信号およびコントロール信号（ライトイネーブル信号ＷＥ＃およびアウトプットイネーブル信号ＯＥ＃）を出力可能となっている。また、データ信号についてもライトステートマシン３３を用いて入出力が可能となっている。上記ＳＲＡＭ４０は、図２に示すように共通化されているアドレスバス２７、データバス２８およびコントロール信号線（ライトイネーブル信号線ＷＥ＃２５およびアウトプットイネーブル信号線ＯＥ＃２６）を介してフラッシュメモリ３０に  よって制御されている。
【００６４】
上記構成により、以下に、本実施形態１の半導体装置２０のテスト方法について説明する。
【００６５】
まず、フラッシュメモリ３０の良否テストを行った後に、ＳＲＡＭ４０のテストをフラッシュメモリ３０のライトステートマシン３３を用いて行う。フラッシュメモリ３０のテストは、ライトステートマシン３３を用いて不揮発性メモリアレイ３２に所定データを所定アドレスに書き込んでそれを読み出して外部で期待値と照合することによりフラッシュメモリ３０の良否テストを行う。
【００６６】
ＳＲＡＭ４０の良否テストは、フラッシュメモリ３０の良否テストで用いたテスタによりテスト制御回路であるライトステートマシン３３を制御することにより行う。
【００６７】
本実施形態１では、フラッシュメモリ３０の制御回路であるライトステートマシン３３をＳＲＡＭ４０のテストを行うためのテスト制御回路として用いて、ライトステートマシン３３によってＳＲＡＭ４０のアドレス信号、データ信号およびコントロール信号を制御して、フラッシュメモリ３０の不揮発性メモリアレイ３２からＳＲＡＭ４０へのデータの書き込みおよびデータの読み出しを行うことにより、ＳＲＡＭ４０のテストが行われる。
【００６８】
図４は、図２のＳＲＡＭ４０へのデータ書き込みシーケンス動作を示すフローチャートであり、図５は、図２のＳＲＡＭ４０からのデータ読み出しシーケンス動作を示すフローチャートである。
【００６９】
本実施形態１の半導体装置２０では、ＳＲＡＭ４０のチップイネーブル信号（Ｓ＿ＣＥ＃）をフラッシュメモリ３０により制御することができないため、テスト時には、予め外部からＳＲＡＭ４０がイネーブルとなるように制御しておく。
【００７０】
フラッシュメモリ３０内のライトステートマシン３３によりＳＲＡＭ４０のコントロール信号、アドレス信号およびデータ信号を制御して、図４に示すような書き込みアルゴリズムを実行させる。
【００７１】
図４に示すように、まず、ステップＳ１でライトステートマシン３３によりアドレスバス３７ａ，２７を介してＳＲＡＭ４０のアドレスが設定されると、ステップＳ２でライトステートマシン３３からデータバス３８ａ，２８を介してＳＲＡＭ４０のそのアドレスに対応するメモリセルにデータが書き込まれる。さらに、ステップＳ３で最終アドレスでない場合（ＮＯ）にはステップＳ４でアドレスがインクリメントされて次のアドレスに対してステップＳ１〜ステップＳ３の各処理が繰り返される。このようにして、最終アドレスまでステップＳ１〜ステップＳ３の各処理が繰り返される。ステップＳ３で最終アドレスであれば  （ＹＥＳ）、データ書き込み処理が終了する。これにより、ＳＲＡＭ４０には所定のテストデータが書き込まれている。
【００７２】
次に、この状態のＳＲＡＭ４０に対してフラッシュメモリ３０内のライトステートマシン３３によりＳＲＡＭ４０のコントロール信号およびアドレス信号を制御して、図５に示すような読み出しアルゴリズムを実行させる。
【００７３】
図５に示すように、まず、ステップＳ１１においてライトステートマシン３３によりアドレスバス３７ａ，２７を介してＳＲＡＭ４０のアドレスが設定されると、ステップＳ１２でライトステートマシン３３によりデータバス３８ａ，２８を介してＳＲＡＭ４０のそのアドレスに対応するメモリセルに書き込まれているデータが読み出される。ステップＳ１３においてライトステートマシン３３によりそのアドレスのメモリセルに書き込まれているであろう期待値データと実際に読み取られたデータとが比較される。その比較結果がステップＳ１３においてデータ一致している場合（ＹＥＳ）にはステップＳ１４の処理に進み、ステップＳ１４で最終アドレスかどうかが判定される。ステップＳ１４で最終アドレスでない場合（ＮＯ）には、ステップＳ１５でアドレスがインクリメントされてステップＳ１１〜ステップＳ１４の各処理が繰り返される。ステップＳ１３でデータが一致しない場合（ＮＯ）には、ステップＳ１６でテストフェイルとなり、ＳＲＡＭ４０はテスト不良品として検出されてデータ読み出し処理が終了する。また、ステップＳ１４で最終アドレスまでステップＳ１１〜ステップＳ１４の各処理が繰り返され、ステップＳ１４で最終アドレスであれば（ＹＥＳ）、全アドレスのデータがテストされたため、ステップＳ１７でテストパスとなり、ＳＲＡＭ４０はテスト良品として検出されてデータ読み出し処理が終了する。
【００７４】
以上のように、本実施形態１によれば、フラッシュメモリ３０とＳＲＡＭ４０とが一つのパッケージに搭載された半導体装置２０において、フラッシュメモリ３０のライトステートマシン３３をテスト制御装置として用いて、ＳＲＡＭ４０のアドレス信号、データ信号およびコントロール信号を制御することにより、ＳＲＡＭ４０のテストを、フラッシュメモリ３０Ａのテスト後に一連に行うことができる。
（実施形態２）
上記実施形態１では、複数の半導体記憶装置が一つのパッケージ内に搭載された半導体装置について説明したが、本実施形態２では、複数の半導体記憶装置が同一チップ上に構成された半導体装置について説明する。
【００７５】
図６は、本発明の実施形態２に係る半導体装置の要部構成例を示すブロック図である。
【００７６】
図６において、本実施形態２の半導体装置２０Ａは、フラッシュメモリ３０ＡとＳＲＡＭ４０Ａとが同一チップ上に構成されてシステムＬＳＩとされている。
【００７７】
フラッシュメモリ３０Ａには、上記実施形態１のフラッシュメモリ３０の場合と同様に、アドレス信号、データ信号およびコントロール信号を制御可能なライトステートマシンが設けられている。
【００７８】
また、フラッシュメモリ３０ＡとＳＲＡＭ４０Ａとの間には、フラッシュメモリ３０ＡからＳＲＡＭ４０Ａを制御するためにアドレスバス２７Ａ、データバス２８Ａおよびコントロール信号線としてのＷＥ信号線２５Ａ，ＯＥ信号線２６ＡおよびＣＥ信号線２９Ａが設けられている。
【００７９】
本実施形態２では、フラッシュメモリ３０Ａの制御回路であるライトステートマシンをＳＲＡＭ４０Ａのテストを行うためのテスト制御回路として用いて、フラッシュメモリ３０ＡのライトステートマシンによってＳＲＡＭ４０Ａのアドレス信号、データ信号およびコントロール信号を制御して、上記図４および図５に示すＳＲＡＭ４０Ａへの書き込みシーケンスおよびＳＲＡＭ４０Ａからの読み出しシーケンスを順次実行し、フラッシュメモリ３０Ａの不揮発性メモリアレイからＳＲＡＭ４０Ａへのデータの書き込みおよびデータの読み出しを行うことにより、ＳＲＡＭ４０Ａのテストを、フラッシュメモリ３０Ａのテスト後に一連に行うことができる。
（実施形態３）
本実施形態３では、テストを制御する一方の半導体記憶装置に、テストされる他方の半導体記憶装置のテスト結果および不良内容（例えばフェイルアドレスデータなど）を格納して保存するためのテスト結果情報保存領域を設けた構成例について説明する。
【００８０】
図７は、本実施形態３の半導体装置におけるフラッシュメモリ３０Ｂの内部構成例を示すブロック図である。
【００８１】
図７において、フラッシュメモリ３０Ｂは、図３に示すフラッシュメモリ３０の構成に加えて、テスト結果および不良内容を格納して保存するためのテスト結果情報保存領域５１を有している。このテスト結果情報保存領域５１は、不揮発性メモリアレイ内に設けられていてもよいし、別途メモリ領域が設けられていてもよい。
【００８２】
さらに、テスト結果保存領域５１をライトステートマシン３３Ｂにより制御可能なように、ライトステートマシン３３Ｂからの制御信号線５２がテスト結果情報保存領域５１と接続されている。
【００８３】
このように構成されたフラッシュメモリ３０Ｂを用いて、上記実施形態１の場合のように同一パッケージ内に搭載されたＳＲＡＭ４０または、上記実施形態２の場合のように同一チップ上に構成されたＳＲＡＭ４０Ａのテストを実行中に、テストがテストフェイル（図５のステップＳ１５）した場合、またはテストがテストパス（図５のステップＳ１６）した場合に、ライトステートマシン３３Ｂから制御信号線５２によりそのテスト結果をテスト結果情報保存領域５１にフェイルフラグまたはパスフラグとして書き込むことが可能となっている。さらに、テスト終了後、このフラグを読み出すことにより、テスト結果を利用することができる。さらに、テスト中に例えばフェイルアドレスなどのデータを不揮発性メモリからなるテスト結果情報保存領域５１に書き込んでおくことにより、テスト終了後にそのデータを読み出して不良内容の解析や歩留まり向上のための解析を実施するために役立てることが可能となる。さらに、このデータは、半導体装置毎に書き込まれることから、テスタによるテストログの管理が不要になる。
（実施形態４）
本実施形態４では、テストを制御する一方の半導体記憶装置に、テストされる他方の半導体記憶装置のテスト内容に応じたテストシーケンスプログラムを格納および書き換え可能なテストシーケンス情報格納領域を設けた構成例について説明する。
【００８４】
図８は、本実施形態４の半導体装置におけるフラッシュメモリ３０Ｃの内部構成例を示すブロック図である。
【００８５】
図８において、フラッシュメモリ３０Ｃは、図３に示すフラッシュメモリ３０の構成に加えて、テストシーケンスプログラムを格納および書き換え可能なテストシーケンス情報格納領域６１を有している。このテストシーケンス情報格納領域６１は、不揮発性メモリアレイ内に設けられていてもよいし、別途設けられていてもよい。
【００８６】
さらに、テストシーケンス情報格納領域６１をライトステートマシン３３Ｃにより制御可能なように、ライトステートマシン３３Ｃからの制御信号線６２がテストシーケンス情報格納領域６１と接続されている。
【００８７】
このように構成されたフラッシュメモリ３０Ｃを用いて、上記実施形態１の場合のように同一パッケージ内に搭載されたＳＲＡＭ４０または、上記実施形態２の場合のように同一チップ上に構成されたＳＲＡＭ４０Ａに対して、ライトステートマシン３３Ｃにより、テストシーケンスが表現されたプログラムにしたがってテストが行われる。このテストシーケンスプログラムは、書き換え可能な不揮発性メモリ（フラッシュメモリ）からなるテストシーケンス情報格納領域６１に格納されており、ライトステートマシン３３Ｃによりこのテストシーケンス情報格納領域６１からテストプログラムを読み出すことにより、テストが実行される。
【００８８】
本実施形態４によれば、テストシーケンス情報格納領域６１を書き換え可能な不揮発性メモリで構成することにより、フラッシュメモリ３０Ｃによりテストが行われる半導体記憶装置に対応したテスト内容を書き込み、またはテスト内容を変更することが可能となる。さらに、新規テストによるスクリーニングが必要になった場合に、携帯電話装置などに半導体装置を実装後であっても、書き換え可能な不揮発性メモリからなるテストシーケンス情報格納領域６１に格納されているテストシーケンスプログラムの内容を変更することによって、テストに対応することが可能となる。
（実施形態５）
本実施形態５では、本発明をアクセスタイムの保証など、ＡＣテストに用いた場合について、テスト方法の一例を図９を用いて説明する。
【００８９】
通常、ライトステートマシンは、周期が一定である動作クロック信号にしたがって動作している。ＳＲＡＭへの書き込みおよびＳＲＡＭからの読み出し動作は、このクロック信号にしたがって行われる。
【００９０】
そこで、ライトステートマシンの動作周波数を変更可能とし、これによってアクセスタイムが変化し、アドレス設定からデータ取込までの遅延時間が変化する。例えば、図９に示すようにライトステートマシンの動作クロック周期を２０ｎｓとして、図９のようなタイミングによってＳＲＡＭからのデータ読み出しテストを実施する。読み出されたデータが期待値と一致していた場合、アドレス設定からデータ取込までのアクセスタイムのテストスペック８０ｎｓを保証することが可能となり、ＡＣ特性的なテストを実施することが可能となる。
【００９１】
さらに、上記図８に示すようなテストシーケンス情報格納領域６１を設けた構成と組み合わせることにより、例えばＡＣ特性が使用時間と共に劣化するような装置であれば、その劣化を携帯電話装置などに実装後にテストすることが可能になる。この場合、ＡＣ特性をテストするためのテストシーケンスプログラムをフラッシュメモリのテストシーケンス情報格納領域６１に格納しておき、電源立ち上げなど、所定の動作が実行された場合にＡＣ特性を評価するテストが行われるようにすれば、携帯電話装置のユーザにＡＣ特性の結果を知らせることも可能となる。
（実施形態６）
本実施形態６では、テストされる他方の半導体記憶装置のテスト完了およびテストの良、不良をテスト実行中に知らせる手法について、図１０および図１１を用いて説明する。
【００９２】
図１０に示すように、ライトステートマシンの状態をオンタイムで特定の端子、例えばＲＹ／ＢＹ＃から出力させることにより、テスト実行中やテスト終了の各種情報を観測することが可能となる。
【００９３】
図１１に示すように、テスト終了直後に、例えば良品の場合にこの端子からの出力をトグルさせることにより、トグルの有無で良品または不良品を判別することが可能となる。ここでは、トグルの「有」を不良品とし、トグルの「無」を良品として区別している。
【００９４】
次の実施形態７〜１０では、フラッシュメモリ内のライトステートマシンをテスト制御回路として用いた場合について説明し、このテスト結果に応じて複数あるＳＲＡＭのイネーブル制御を切り替えることにより、テストパスしたＳＲＡＭを選択して制御し、ＳＲＡＭの高信頼性を保持することが可能となる場合について順次説明する。
（実施形態７）
本実施形態７では、フラッシュメモリに、テスト結果に応じて複数のＳＲＡＭの使用・不使用を切り替える機能を有する場合について説明する。
【００９５】
図１２は、本実施形態７に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【００９６】
図１２において、本実施形態７の半導体装置２０Ｄは、フラッシュメモリ３０Ｄと複数のＳＲＡＭ４０１，４０２（ここでは二つ）を有し、これらの間にはコントロール信号線（ＷＥ＃、ＣＥ＃信号線）、アドレスバスおよびデータバスが接続されている。
【００９７】
フラッシュメモリ３０Ｄは、前述したライトステートマシン３３の他に、テスト結果を用いた第１のメモリ選択制御回路７０Ｄ（またはチップ選択制御回路）として、テスト結果保存用フラッシュメモリ７１およびチップイネーブル信号（ＣＥ）切り替え制御回路７２を有している。
【００９８】
テスト結果保存用フラッシュメモリ７１は、ＳＲＡＭ４０１および４０２のテスト結果情報を設定可能とする。
【００９９】
ＣＥ切り替え制御回路７２は、テスト結果保存用フラッシュメモリ７１に設定されたＳＲＡＭ４０１および４０２のテスト結果情報に応じて、ＳＲＡＭ４０１および４０２のいずれかに切り替えるための回路である。
【０１００】
図１３は、図１２のテスト結果保存用フラッシュメモリ７１およびＣＥ切り換え制御回路７２とＳＲＡＭ４０１および４０２との接続関係を示す回路ブロック図である。
【０１０１】
図１３において、テスト結果保存用フラッシュメモリ７１は、ＳＲＡＭ４０１のテスト結果情報（良品状態「０」、不良品状態「１」）を設定可能とするフラッシュメモリセル７１ａと、ＳＲＡＭ４０２のテスト結果情報（良品状態「０」、不良品状態「１」）を設定可能とするフラッシュメモリセル７１ｂとを有している。
【０１０２】
ＣＥ切り換え制御回路７２は、インバータ７２ａ〜７２ｃとＮＡＮＤ７２ｄ，７２ｅとを有し、フラッシュメモリセル７１ａ，７１ｂの値をデコードする回路である。
【０１０３】
チップイネーブル信号パッドＳ＿ＣＥ＃は、インバータ７２ａを介してＮＡＮＤ７２ｄの一方入力端とＮＡＮＤ７２ｅの三入力の一入力端に接続されている。フラッシュメモリセル７１ａは、インバータ７２ｂを介してＮＡＮＤ７２ｄの他方入力端と、インバータ７２ｂを介さずにＮＡＮＤ７２ｅの三入力の別の一入力端に接続されている。フラッシュメモリセル７１ｂは、インバータ７２ｃを介して三入力の残る一入力端に接続されている。ＮＡＮＤ７２ｄの出力端はチップイネーブル信号パッドＳ１＿ＣＥ＃を介してＳＲＡＭ４０１のチップイネーブル信号パッドＣＥ＃に接続されている。また、ＮＡＮＤ７２ｅの出力端はチップイネーブル信号パッドＳ２＿ＣＥ＃を介してＳＲＡＭ４０２のチップイネーブル信号パッドＣＥ＃に接続されている。
【０１０４】
この事例では、ＳＲＡＭ４０１および４０２のチップイネーブルパッドと接続し、使用・不使用の切り替えのチップイネーブル信号パッドとなるＳ１＿ＣＥ＃、Ｓ２＿ＣＥ＃、およびＳＲＡＭを制御するためのチップイネーブル信号を外部から受け取るためのパッドＳ＿ＣＥ＃を新たに設けている。
【０１０５】
また、チップイネーブル信号パッドＳ＿ＣＥ＃からＳ１＿ＣＥ＃、Ｓ２＿ＣＥ＃の信号をテスト結果保存用フラッシュメモリ７１から生成する際に使用するＣＥ切り替え制御回路７２を設けている。
【０１０６】
ここで、フラッシュメモリとＳＲＡＭを一つのパッケージに搭載した場合のコントロール信号、アドレス信号、データ信号がフラッシュメモリ、ＳＲＡＭの双方に接続する状態について図１４に示している。このデバイスは現在非常によく用いられており、一般的な接続形態である。
【０１０７】
図１４は、本実施形態７の変形例に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【０１０８】
図１４において、本実施形態７の変形例の半導体装置２０Ｄ−１は、フラッシュメモリ３０Ｄ−１と複数のＳＲＡＭを有し、これらの間にはコントロール信号線（ＷＥ＃、ＯＥ＃、ＣＥ＃信号線）、アドレスバスおよびデータバスが接続されている。
【０１０９】
フラッシュメモリ３０Ｄ−１は、前述したライトステートマシン３３の他に、テスト結果を用いた第１のメモリ選択制御回路７０Ｄ−１として、テスト結果保存用フラッシュメモリ７１だけを有している。
【０１１０】
なお、本実施形態７では、このテスト結果を使用して複数あるＳＲＡＭ（ここでは二つ）の制御を切り替える手法について説明しているが、テスト動作については、上記実施形態１の場合と同様であるので、その説明はここでは省略する。
【０１１１】
上記構成により、本実施形態７の動作を説明する。
【０１１２】
まず、デバイス出荷段階では、ＳＲＡＭ４０１および４０２の使用状況を設定するフラッシュメモリ３０Ｄは使用状態を表す”０”を出力している。
【０１１３】
このとき外部からのＳＲＡＭ４０１および４０２へのアクセス信号Ｓ＿ＣＥ＃はＳＲＡＭ４０１を制御する信号Ｓ１＿ＣＥ＃を制御し、ＳＲＡＭ４０２を制御する信号Ｓ２＿ＣＥ＃は常にディスエーブル（不使用）状態になっている。
【０１１４】
ＳＲＡＭ４０１，４０２のテストアルゴリズムを予めデバイスへの電源投入時と設定しておけば、電源投入時に既に述べた方法によりＳＲＡＭ４０１，４０２のテストをフラッシュメモリ３０Ｄによりテストを行い、例えばＳＲＡＭ４０１にテストフェイルが発生した場合にはＳＲＡＭ４０１の使用状態を表すフラッシュメモリセル７１ａをプログラム状態にすることで出力信号（ＣＥ切り替え制御回路７２またはテスト結果保存用フラッシュメモリ７１からの出力信号）を”１”にする。
【０１１５】
この出力信号の変化により、外部からのＳＲＡＭ４０１，４０２へのアクセス信号Ｓ＿ＣＥ＃はＳＲＡＭ４０２を制御する信号Ｓ２＿ＣＥ＃を制御し、ＳＲＡＭ４０１を制御する信号Ｓ１＿ＣＥ＃は常にディスエーブル（不使用）状態に変化する。
【０１１６】
以上のアルゴリズムによりＳＲＡＭのチップアクセス対象はＳＲＡＭ４０１からＳＲＡＭ４０２に移動したことになる。
【０１１７】
このような仕組みは、例えばクルマの制御装置のような高信頼性が要求される部品に非常に有効である。
（実施形態８）
本実施形態８では、使用回数または／および使用時間を予め保存しておき、予め設定された回数に至った場合や、予め設定された時間が経過した場合に複数あるＳＲＡＭのうち使用可能とするＳＲＡＭに切り替える場合について説明する。
【０１１８】
一のＳＲＡＭに対して使用回数を保存できるフラッシュメモリセルを４ビットと、そのフラッシュメモリセルの値をデコード可能とする制御回路とを設ける場合について、図１５に示している。
【０１１９】
図１５は、本実施形態８に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【０１２０】
図１５において、本実施形態８の半導体装置２０Ｅは、フラッシュメモリ３０Ｅと複数のＳＲＡＭ４０１，４０２（ここでは二つ）を有し、これらの間にはコントロール信号線（ＷＥ＃、ＯＥ＃信号線）、アドレスバスおよびデータバスが接続されている。
【０１２１】
フラッシュメモリ３０Ｅは、前述したライトステートマシン３３の他に、メモリ選択を行う第２のメモリ選択制御回路７０Ｅ（またはチップ選択制御回路）として、ＣＥ切り替え制御回路７２Ｅおよび切り替え設定用フラッシュメモリ７３を有している。
【０１２２】
切り替え設定用フラッシュメモリ７３は、ＳＲＡＭ４０１および４０２の使用回数や使用時間を予め設定可能とする。
【０１２３】
ＣＥ切り替え制御回路７２Ｅは、切り替え設定用フラッシュメモリ７３に設定されたＳＲＡＭ４０１および４０２の使用回数や使用時間に応じて、ＳＲＡＭ４０１および４０２のいずれかに切り替えるための回路である。
【０１２４】
図１６は、図１５の切り替え設定用フラッシュメモリおよびＣＥ切り換え制御回路と複数のＳＲＡＭ４０１および４０２との接続関係を示す回路ブロック図である。
【０１２５】
図１６において、切り替え設定用フラッシュメモリ７３は、一つのＳＲＡＭ、例えばＳＲＡＭ４０１の使用回数を設定可能とする一または複数ビット（ここでは４ビット）のフラッシュメモリセル７３ａと、一つのＳＲＡＭ、例えばＳＲＡＭ４０２の使用回数を設定可能とする一または複数ビット（ここでは４ビット）フラッシュメモリセル７３ｂとを有している。
【０１２６】
ＣＥ切り換え制御回路７２Ｅは、インバータ７２ａ〜７２ｃとＮＡＮＤ７２ｄ，７２ｅとの他に、ＮＯＲ７２ｆ、７２ｇとＮＡＮＤ７２ｈ〜７２ｋを有し、フラッシュメモリセルの値をデコードする回路である。
【０１２７】
チップイネーブル信号パッドＳ＿ＣＥ＃は、インバータ７２ａを介してＮＡＮＤ７２ｄの一方入力端とＮＡＮＤ７２ｅの三入力の一入力端に接続されている。また、ＳＲＡＭ４０１用の４つ（４ビット分）のフラッシュメモリセル７３ａの各出力端は、各２入力のＮＡＮＤ７２ｈ、７２ｉの各入力端に接続され、各ＮＡＮＤ７２ｈ，７２ｉの各出力端は２入力のＮＯＲ７２ｆの入力端に接続され、さらに、ＮＯＲ７２ｆの出力端は、インバータ７２ｂを介してＮＡＮＤ７２ｄの他方入力端と、インバータ７２ｂを介さずにＮＡＮＤ７２ｅの三入力の別の一入力端に接続されている。さらに、ＳＲＡＭ４０２用の４つ（４ビット分）のフラッシュメモリセル７３ｂの各出力端は、各２入力のＮＡＮＤ７２ｊ、７２ｋの各入力端に接続され、各ＮＡＮＤ７２ｊ，７２ｋの各出力端は２入力のＮＯＲ７２ｇの入力端に接続され、さらに、ＮＯＲ７２ｇの出力端は、インバータ７２ｃを介して三入力の残る一入力端に接続されている。ＮＡＮＤ７２ｄの出力端はチップイネーブル信号パッドＳ１＿ＣＥ＃を介してＳＲＡＭ４０１のチップイネーブル信号パッドＣＥ＃に接続されている。また、ＮＡＮＤ７２ｅの出力端はチップイネーブル信号パッドＳ２＿ＣＥ＃を介してＳＲＡＭ４０２のチップイネーブル信号パッドＣＥ＃に接続されている。
【０１２８】
上記構成により、本実施形態８の動作について説明する。
【０１２９】
まず、電源を立ち上げる度にフラッシュメモリセル（ここでは、まず、ＳＲＡＭ４０１用のフラッシュメモリセル７３ａ）に１ビットずつ書き込んでいくと、本実施形態８では最初にＳＲＡＭ４０１を使用することになっているが、ＳＲＡＭ４０１の使用回数が「４」に設定されていれば、使用回数４回目となったところで、ＣＥ切り換え制御回路７２Ｅ（使用回数４回目で切り替わるような論理回路）からの出力信号が切り替わって、使用対象のＳＲＡＭ４０１はＳＲＡＭ４０２に切り替わる。ＳＲＡＭ４０２を使用すると、電源を立ち上げる度にＳＲＡＭ４０２用のフラッシュメモリセル７３ｂに１ビットずつ書き込んでいく。複数のＳＲＡＭを用意した場合には、これを複数回繰り返す。
【０１３０】
次に、使用時間に対するＳＲＡＭの切り替えに関しても、上記の場合と同様にフラッシュメモリ内部の発振回路（時計回路）などを利用して使用時間をライトステートマシン３３によりカウントしていき、ある規定時間に達したところで順次フラッシュメモリセルへの書き込みを実施する。ここでは、まず、ＳＲＡＭ４０１用のフラッシュメモリセル７３ａへの書き込みを行った後に、所定時間経過後に、これを検知してＳＲＡＭ４０２用のフラッシュメモリセル７３ｂへの書き込みを行う。
【０１３１】
本実施形態８では、設定用のフラッシュメモリセル７３ａ，７３ｂが４ビットあるため、（ある規定時間）×４ビット分の時間使用すると使用対象のＳＲＡＭがＳＲＡＭ４０１からＳＲＡＭ４０２に切り替わることになる。
【０１３２】
前述した切り替えアルゴリズムとすることによりＳＲＡＭの高信頼性を得ることが可能となる。
（実施形態９）
本実施形態９では、テスト結果と、使用回数または／および使用時間との各情報を共に用いてＳＲＡＭを切り替える場合について説明する。
【０１３３】
そのテスト結果と、使用回数または／および使用時間とによって、複数あるＳＲＡＭのうち使用するＳＲＡＭに切り替える場合について、図１７に示している。
【０１３４】
図１７は、本実施形態９に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【０１３５】
図１７において、本実施形態９の半導体装置２０Ｆは、フラッシュメモリ３０Ｆと複数のＳＲＡＭ４０１，４０２（ここでは二つ）を有し、これらの間にはコントロール信号線（ＷＥ＃、ＯＥ＃信号線）、アドレスバスおよびデータバスが接続されている。
【０１３６】
フラッシュメモリ３０Ｆは、前述したライトステートマシン３３の他に、テスト結果を用いたメモリ選択制御回路７０Ｆ（またはチップ選択制御回路）として、テスト結果保存用フラッシュメモリ７１、ＣＥ切り替え制御回路７２Ｆおよび切り替え設定用フラッシュメモリ７３を有している。
【０１３７】
テスト結果保存用フラッシュメモリ７１は、ＳＲＡＭ４０１および４０２のテスト結果情報を設定可能とする。
【０１３８】
切り替え設定用フラッシュメモリ７３は、ＳＲＡＭ４０１および４０２の使用回数や使用時間を予め設定可能とする。
【０１３９】
ＣＥ切り替え制御回路７２Ｆは、テスト結果保存用フラッシュメモリ７１に設定されたＳＲＡＭ４０１および４０２のテスト結果情報と、切り替え設定用フラッシュメモリ７３に設定されたＳＲＡＭ４０１および４０２の使用回数や使用時間とに応じて、ＳＲＡＭ４０１および４０２のいずれかに切り替えるための回路である。
【０１４０】
図１８は、図１７のテスト結果保存用フラッシュメモリ７１、切り替え設定用フラッシュメモリ７３およびＣＥ切り換え制御回路７２Ｆと複数のＳＲＡＭ４０１および４０２との接続関係を示す回路ブロック図である。
【０１４１】
図１８において、テスト結果保存用フラッシュメモリ７１は、ＳＲＡＭ４０１のテスト結果情報（良品状態「０」、不良品状態「１」）を設定可能とするフラッシュメモリセル７１ａと、ＳＲＡＭ４０２のテスト結果情報（良品状態「０」、不良品状態「１」）を設定可能とするフラッシュメモリセル７１ｂとを有している。
【０１４２】
切り替え設定用フラッシュメモリ７３は、ＳＲＡＭ４０１の使用回数（４ビット；使用状態「０」、不使用状態「１」）を設定可能とする４ビットのフラッシュメモリセルを持つフラッシュメモリセル７３ａと、ＳＲＡＭ４０２の使用回数（４ビット；使用状態「０」、不使用状態「１」）を設定可能とする４ビットのフラッシュメモリセル７３ｂとを有している。
【０１４３】
ＣＥ切り換え制御回路７２Ｆは、前述したインバータ７２ａ〜７２ｃ、ＮＡＮＤ７２ｄ，７２ｅ、ＮＯＲ７２ｆ、７２ｇおよびＮＡＮＤ７２ｈ〜７２ｋの他に、インバータ７２ｍ，７２ｎおよびＮＡＮＤ７２ｐ，７２ｑを有し、フラッシュメモリセルの値をデコードする。
【０１４４】
チップイネーブル信号パッドＳ＿ＣＥ＃は、インバータ７２ａを介してＮＡＮＤ７２ｄの一方入力端とＮＡＮＤ７２ｅの三入力の一入力端に接続されている。また、ＳＲＡＭ４０１用の４つのフラッシュメモリセル７３ａの各出力端は、各２入力のＮＡＮＤ７２ｈ、７２ｉの各入力端に接続され、各ＮＡＮＤ７２ｈ，７２ｉの各出力端は２入力のＮＯＲ７２ｆの入力端に接続され、ＮＯＲ７２ｆの出力端とフラッシュメモリセル７１ａがインバータ７２ｍを介した出力端とはＮＡＮＤ７２ｐに入力され、さらに、ＮＡＮＤ７２ｐの出力端は、インバータ７２ｂを介してＮＡＮＤ７２ｄの他方入力端と、インバータ７２ｂを介さずにＮＡＮＤ７２ｅの三入力の別の一入力端に接続されている。さらに、ＳＲＡＭ４０２用の４つのフラッシュメモリセル７３ｂの各出力端は、各２入力のＮＡＮＤ７２ｊ、７２ｋの各入力端に接続され、各ＮＡＮＤ７２ｊ，７２ｋの各出力端は２入力のＮＯＲ７２ｇの入力端に接続され、ＮＯＲ７２ｇの出力端とフラッシュメモリセル７１ｂがインバータ７２ｎを介した出力端とはＮＡＮＤ７２ｑに入力され、さらに、ＮＡＮＤ７２ｑの出力端は、インバータ７２ｃを介して三入力の残る一入力端に接続されている。ＮＡＮＤ７２ｄの出力端はチップイネーブル信号パッドＳ１＿ＣＥ＃を介してＳＲＡＭ４０１のチップイネーブル信号パッドＣＥ＃に接続されている。また、ＮＡＮＤ７２ｅの出力端はチップイネーブル信号パッドＳ２＿ＣＥ＃を介してＳＲＡＭ４０２のチップイネーブル信号パッドＣＥ＃に接続されている。
【０１４５】
上記構成により、使用回数が規定回数を超えたとき、またはフラッシュメモリによるＳＲＡＭ４０１のテストがテストフェイルになったときに、使用対象のＳＲＡＭがＳＲＡＭ４０１からＳＲＡＭ４０２に切り替わることになり、よりいっそうＳＲＡＭの高信頼性化を図ることが可能となる。
（実施形態１０）
本実施形態１０では、複数あるＳＲＡＭの使用方法において高信頼性使用モードと大容量使用モードを切り替える場合について説明する。
【０１４６】
複数の同等のＳＲＡＭのうち、いずれか１つのＳＲＡＭを使用するか、全てのＳＲＡＭを同時に使用するかの切り替えが可能である半導体記憶装置の場合について、図１９に示している。
【０１４７】
図１９は、本実施形態１０に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【０１４８】
図１９において、本実施形態１０の半導体装置２０Ｇは、フラッシュメモリ３０Ｇと複数のＳＲＡＭ４０１，４０２（ここでは二つ）を有し、これらの間にはコントロール信号線（ＷＥ＃、ＯＥ＃信号線）、アドレスバスおよびデータバスが接続されている。
【０１４９】
フラッシュメモリ３０Ｇは、前述したライトステートマシン３３の他に、テスト結果を用いた第４のメモリ選択制御回路７０Ｇ（またはチップ選択制御回路）として、テスト結果保存用フラッシュメモリ７１、ＣＥ切り替え制御回路７２Ｇおよび切り替え設定用フラッシュメモリ７３Ｇを有している。
【０１５０】
テスト結果保存用フラッシュメモリ７１は、ＳＲＡＭ４０１および４０２のテスト結果情報を設定可能とする。
【０１５１】
切り替え設定用フラッシュメモリセル７３Ｇは、高信頼性使用モードと大容量使用モードの各切り替え情報をそれぞれ設定可能とする。
【０１５２】
ＣＥ切り替え制御回路７２Ｇは、テスト結果保存用フラッシュメモリ７１に設定されたＳＲＡＭ４０１および４０２のテスト結果情報や、切り替え設定用フラッシュメモリ７３Ｇに設定された高信頼性使用モードまたは大容量使用モードの切り替え情報に応じて、ＳＲＡＭ４０１および４０２のいずれかに切り替えるための回路である。
【０１５３】
図２０は、図１９のテスト結果保存用フラッシュメモリ７１、切り替え設定用フラッシュメモリ７３ＧおよびＣＥ切り換え制御回路７２Ｇと複数のＳＲＡＭ４０１および４０２との接続関係を示す回路ブロック図である。
【０１５４】
図２０において、テスト結果保存用フラッシュメモリ７１は、ＳＲＡＭ４０１のテスト結果情報（良品状態「０」、不良品状態「１」）を設定可能とするフラッシュメモリセル７１ａと、ＳＲＡＭ４０２のテスト結果情報（良品状態「０」、不良品状態「１」）を設定可能とするフラッシュメモリセル７１ｂとを有している。
【０１５５】
切り替え設定用フラッシュメモリ７３Ｇは、いずれか一つの半導体記憶装置である高信頼性使用モードまたは、複数または全ての半導体記憶装置（ここではＳＲＡＭ４０１および４０２）である大容量使用モードの切り替え情報（高信頼性使用モード「０」と大容量使用モード「１」）を設定可能とする一または複数ビット（ここでは１ビット）のフラッシュメモリセル７３ｇを有している。
【０１５６】
ＣＥ切り換え制御回路７２Ｇは、前述したインバータ７２ａ〜７２ｃ、ＮＡＮＤ７２ｄ，７２ｅの他に、インバータ７２ｒ，７２ｓ、ＯＲ７２ｔ，７２ｕおよびＮＡＮＤ７２ｖ，７２ｗを有し、フラッシュメモリセルの値をデコードする回路である。
【０１５７】
チップイネーブル信号パッドＳ（１）＿ＣＥ＃は、インバータ７２ａを介してＮＡＮＤ７２ｄの一方入力端に接続されている。また、チップイネーブル信号パッドＳ（１）＿ＣＥ＃は、ＯＲ７２ｔの一方入力端に接続されている。フラッシュメモリセル７１ａは、インバータ７２ａを介してＮＡＮＤ７２ｄの他方入力端に接続されていると共に、インバータ７２ｓを介してＮＡＮＤ７２ｖの他方入力端に接続されている。フラッシュメモリセル７３ｇはＯＲ７２ｔの他方入力端に接続されていると共に、インバータ７２ｒを介してＯＲ７２ｕとＮＡＮＤ７２ｖの各一方入力端に接続されている。チップイネーブル信号パッドＳ（２）＿ＣＥ＃は、ＯＲ７２ｕの他方入力端に接続されている。ＯＲ７２ｔ，７２ｕの各出力端はＮＡＮＤ７２ｗを介してＮＡＮＤ７２ｅの三入力の一入力端に接続されている。また、ＮＡＮＤ７２ｖの出力端はＮＡＮＤ７２ｅの三入力の別の一入力端に接続されている。さらに、フラッシュメモリセル７１ｂは、インバータ７２ｃを介して三入力の残る一入力端に接続されている。ＮＡＮＤ７２ｄの出力端はチップイネーブル信号パッドＳ１＿ＣＥ＃を介してＳＲＡＭ４０１のチップイネーブル信号パッドＣＥ＃に接続されている。また、ＮＡＮＤ７２ｅの出力端はチップイネーブル信号パッドＳ２＿ＣＥ＃を介してＳＲＡＭ４０２のチップイネーブル信号パッドＣＥ＃に接続されている。
【０１５８】
以上のようにして、ＳＲＡＭ４０１および４０２の各テスト結果を設定するフラッシュメモリセル７１ａ，７１ｂと共に、高信頼性使用モードと大容量使用モードとの切り替え情報を設定するフラッシュメモリセル７３ｇ、これらのフラッシュメモリセル７１ａ，７１ｂおよび７３ｇの各情報とＳＲＡＭ４０１および４０２へのチップイネーブル信号をデコードするＣＥ切り替え制御回路７２Ｇが設けられている。
【０１５９】
上記構成により、高信頼性使用モードでは、フラッシュメモリによるテストを電源立ち上げ時に行い、その結果に従ってＳＲＡＭ４０１またはＳＲＡＭ４０２のいずれかを使用するため、ＳＲＡＭへアクセスするためのチップイネーブル信号はＳ（１）＿ＣＥ＃のみに入力すればよく、このとき、図２１（ａ）に示すような高信頼性モードのようなメモリマップになる。
【０１６０】
一方、使用モードの切り替え設定用フラッシュメモリ７３Ｇの出力を”１”にすることで図２１（ｂ）および図２１（ｃ）に示すような大容量使用モードとすることができる。
【０１６１】
この大容量使用モードでは、ＳＲＡＭ４０１、ＳＲＡＭ４０２を両方とも使用し、ＳＲＡＭ領域の容量を増やすため、ＳＲＡＭへアクセスするチップイネーブル信号はＳＲＡＭ４０１に対してはＳ１＿ＣＥ＃、ＳＲＡＭ４０２に対してはＳ２＿ＣＥ＃となり、このとき図２１（ｂ）の大容量モード（１）のようなメモリマップとなる。
【０１６２】
また、使用モードの切り替え設定用フラッシュメモリ７３Ｇの書き換えを行なえば再び高信頼性モードでの使用も可能となる（切り替え設定用フラッシュメモリ７３Ｇの出力を”０”にする）。
【０１６３】
ＳＲＡＭへのチップイネーブル信号をデコードする制御回路を変更することで、大容量モードに対して図２１（ｃ）の大容量モード（２）のようなメモリマップとすることも可能である。
【０１６４】
以上により、本実施形態１〜１０によれば、アドレスバス２７、データバス２８、一部のコントロール信号線２５，２６が共通化されたフラッシュメモリ３０（または３０Ａ）とＳＲＡＭ４０（または４０Ａ）が一つのパッケージに搭載されるかまたは、同一チップ上に構成されている半導体装置２０（または２０Ａ）において、フラッシュメモリ３０（または３０Ａ）のライトステートマシン３３（または３３Ａ）をテスト制御回路として用いてＳＲＡＭ４０（または４０Ａ）のアドレス信号、データ信号、コントロール信号を制御して、フラッシュメモリ３０（または３０Ａ）からＳＲＡＭ４０（または４０Ａ）へのデータ書き込み・読み出しを行って、ＳＲＡＭ４０（または４０Ａ）のテストを行うことができる。外部のテスタからフラッシュメモリ３０（または３０Ａ）にテストを行うだけで、ＳＲＡＭ４０（または４０Ａ）のテストも行うことができる。これによって、より少ない手間と費用でテストを行うことができる。
【０１６５】
また、電源を入れる度にテスト機能を有する不揮発性半導体記憶装置により半導体記憶装置（フラッシュメモリおよびＳＲＡＭ）のテストを実施し、そのテスト結果および複数ある半導体記憶装置（ＳＲＡＭ）の切り替え設定を不揮発性半導体記憶装置内の不揮発性メモリ（フラッシュメモリ）に保存しておけば、この情報を元にパッケージ内の半導体記憶装置の使用・不使用の切り替えを行うことができる。このことにより、仮に、一方のＳＲＡＭに不具合が生じた場合でもその他のＳＲＡＭに切り替えて使用することができるので、本デバイスの半導体記憶装置を高信頼性デバイスという仕様にすることができる。
【０１６６】
さらに、予め設定した使用時間または使用回数に応じて複数ある半導体記憶装置（ＳＲＡＭ）のうち、使用可能とする半導体記憶装置（ＳＲＡＭ）に切り替えることができる。
【０１６７】
さらに、テスト結果、使用時間および使用回数に応じて複数ある半導体記憶装置（ＳＲＡＭ）のうち、使用可能とする半導体記憶装置に切り替えることができる。
【０１６８】
さらには、高信頼性デバイス仕様と大容量仕様との切り替えをも行うことができる。
【０１６９】
以上のように、本発明の好ましい実施形態１〜１０を用いて本発明を例示してきたが、本発明は、この実施形態１〜１０に限定して解釈されるべきものではない。本発明は、特  許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜１０の記載から、本発明の記載および  技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本  明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１７０】
本発明は、パーソナルコンピュータや携帯電話機などのモバイル機器に用いられ、複数の半導体記憶装置が一つのパッケージに搭載されているかまたは、同一チップ上に構成されている半導体装置およびそのテスト方法、これを用いたパーソナルコンピュータや携帯電話装置などの電子情報機器の分野において、一つの半導体記憶装置のテスト制御回路によりアドレス信号、データ信号およびコントロール信号を制御して、他の半導体記憶装置をテストすることによって、外部のテスタからテスト制御回路が内蔵された半導体記憶装置に対するテストを行うだけで、他の半導体記憶装置のテストが可能となり、テスタのスループット向上が図られ、安価なテスタでアセンブリ後のテストが可能となる。さらに、不揮発性半導体記憶装置に書き換え可能なテストシーケンス格納領域を設けることによって、テストされる半導体記憶装置の種類、容量、メモリアレイ構成に応じたテストを行うことが可能となる。さらに、半導体記憶装置が携帯電話機などに実装された後でもテストシーケンスプログラムの変更が可能であり、経時変化による半導体記憶装置の劣化に対しても対応可能となる。
【０１７１】
また、複数のチップの半導体記憶装置を一つのパッケージに封入したデバイスにおいて、複数ある半導体記憶装置のうち１チップを使用し、残りの半導体記憶装置を予備として残しておく。
【０１７２】
例えば電源を入れる度にテスト機能を有する不揮発性半導体記憶装置により半導体記憶装置のテストを実施し、テスト結果および複数ある半導体記憶装置の切り替え設定を不揮発性半導体記憶装置内の不揮発性メモリに保存しておけば、この情報を元にパッケージ内の半導体記憶装置の使用・不使用の切り替えを行うことで、本デバイスの半導体記憶装置を高信頼性デバイスという仕様にすることができる。
【０１７３】
さらに、使用時間または／および使用回数に応じて複数ある半導体記憶装置のうち、使用する半導体記憶装置を切り替えることができる。
【０１７４】
さらに、テスト結果と、使用時間または／および使用回数に応じて複数ある半導体記憶装置のうち、使用する半導体記憶装置を切り替えることができる。
【０１７５】
さらに、高信頼性デバイス仕様と大容量仕様との切り替えを行うことができる。  
【図面の簡単な説明】
【０１７６】
【図１】本発明の実施形態１に係る半導体装置の要部構成例を模式的に示す斜視図である。
【図２】図１の半導体装置に搭載されているフラッシュメモリとＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態を説明するためのブロック図である。
【図３】図１のフラッシュメモリの内部構成例を示すブロック図である。
【図４】図２のＳＲＡＭへのデータ書き込みシーケンス動作を示すフローチャートである。
【図５】図２のＳＲＡＭからのデータ読み出しシーケンス動作を示すフローチャートである。
【図６】本発明の実施形態２に係る半導体装置の要部構成例を示すブロック図である。
【図７】本発明の実施形態３に係る半導体装置のフラッシュメモリの内部構成例を示すブロック図である。
【図８】本発明の実施形態４に係る半導体装置におけるフラッシュメモリの内部構成例を示すブロック図である。
【図９】本発明の実施形態５に係る半導体装置のテスト方法について、ＡＣ特性のテスト例を説明するための信号波形図である。
【図１０】本発明の実施形態６に係る半導体装置について、テスト中およびテスト良品を示す出力波形の一例を示す図である。
【図１１】本発明の実施形態６に係る半導体装置について、テスト中およびテスト良品を示す出力波形の他の一例を示す図である。
【図１２】本実施形態７に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【図１３】図１２のテスト結果保存用フラッシュメモリおよびＣＥ切り換え制御回路と二つのＳＲＡＭとの接続関係を示す回路ブロック図である。
【図１４】本実施形態７の変形例に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【図１５】本実施形態８に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【図１６】図１５の切り替え設定用フラッシュメモリおよびＣＥ切り換え制御回路と複数のＳＲＡＭとの接続関係を示す回路ブロック図である。
【図１７】本実施形態９に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【図１８】図１７のテスト結果保存用フラッシュメモリ、切り替え設定用フラッシュメモリおよびＣＥ切り換え制御回路と複数のＳＲＡＭとの接続関係を示す回路ブロック図である。
【図１９】本実施形態１０に係る半導体装置に搭載されているフラッシュメモリと複数のＳＲＡＭのコントロール信号、アドレスバスおよびデータバスの接続状態およびその内部構成例を示すブロック図である。
【図２０】図１９のテスト結果保存用フラッシュメモリ、切り替え設定用フラッシュメモリおよびＣＥ切り換え制御回路と複数のＳＲＡＭとの接続関係を示す回路ブロック図である。
【図２１】図１９の半導体装置における高信頼性使用モードと大容量使用モードとのメモリマップを比較するための模式図である。
【図２２】不揮発性半導体記憶装置である従来のフラッシュメモリの内部構成例を示すブロック図である。
【符号の説明】
【０１７７】
２０，２０Ａ，２０Ｄ，２０Ｄ−１，２０Ｅ，２０Ｆ，２０Ｇ  半導体装置
２１  アドレスパッド
２２  データパッド
２３  コントロールパッド
２４  ワイヤーボンディング
２５，２５Ａ，２６，２６Ａ  コントロール信号線
２７，２７ａ，３８ａ  アドレスバス
２８，２８ａ，３８ａ  データバス
３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｄ−１，３０Ｅ，３０Ｆ，３０Ｇ    フラッシュメモリ
３２  不揮発性メモリアレイ
３３，３３Ａ，３３Ｂ，３３Ｃ  ライトステートマシン３４  アドレスパッド
３５  データパッド
３６ａ〜３６ｃ  コントロールパッド
３９ａ，３９ｂ  制御信号線
４０，４０Ａ，４０１，４０２  ＳＲＡＭ
５１  テスト結果情報保存領域
６１  テストシーケンス情報格納領域
７０Ｄ，７０Ｄ−１，７０Ｅ，７０Ｆ，７０Ｇ  メモリ選択制御回路
７１  テスト結果保存用フラッシュメモリ
７２，７２Ｅ，７２Ｆ，７２Ｇ  ＣＥ切り替え制御回路
７３  切り替え設定用フラッシュメモリ
７１ａ，７１ｂ，７３ａ，７３ｂ，７３ｇ  フラッシュメモリセル
【図１】
2006309909.tif 000003
【図２】
2006309909.tif 000004
【図３】
2006309909.tif 000005
【図４】
2006309909.tif 000006
【図５】
2006309909.tif 000007
【図６】
2006309909.tif 000008
【図７】
2006309909.tif 000009
【図８】
2006309909.tif 000010
【図９】
2006309909.tif 000011
【図１０】
2006309909.tif 000012
【図１１】
2006309909.tif 000013
【図１２】
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【図１３】
2006309909.tif 000015
【図１４】
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【図１５】
2006309909.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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