(57)【要約】【課題】  本発明の課題は、ノイズの影響を受け難く、高分解能で制御可能なライトストラテジ回路を用いたＣＡＶ方式の光ディスク装置を得ることを目的とする。【解決手段】  光ディスク３の表面にレーザー光を照射して情報を記録するＣＡＶ方式の光ディスク装置１において、基準クロックの逓倍数で所定のクロック信号を発振するＰＬＬ回路１１と、ＰＬＬ回路１１から発振された所定のクロック信号に応じて出力されるレーザー光を調整するライトストラテジ回路９とを備え、ＰＬＬ回路１１は水晶発振器を基準クロックに使用してある。【選択図】      図１
2006309832.tif 000002
【特許請求の範囲】
【請求項１】
光ディスクの表面にレーザー光を照射して情報を記録するＣＡＶ方式の光ディスク装置において、基準クロックの逓倍数で所定のクロック信号を発振するＰＬＬ回路と、ＰＬＬ回路から発振された所定のクロック信号に応じて出力されるレーザー光を調整するライトストラテジ回路とを備え、ＰＬＬ回路は水晶発振器を基準クロックに使用してあることを特徴とする光ディスク装置。
【請求項２】
ＰＬＬ回路は多相のクロック信号を発振しており、各クロック信号は位相がそれぞれ均等にずれており、基準クロックの逓倍数をＡ、ＰＬＬ回路の固定周波数λ１、目標とするエンコードクロック周波数をλ２としたとき、０相目のＮ番目のデータは１クロック前のＮ−１番目のデータを用いて下記式（１）で表され、クロック信号の総数をｎとしたとき、ｍ相目のＮ番目のデータは０相目のＮ番目のデータを用いて下記式（２）で表されることを特徴とする請求項１に記載の光ディスク装置。
（数１）
ＰＨ０（Ｎ）＝ＰＨ０（Ｎ−１）＋Ａ／（λ１／λ２）・・・（１）
（数２）
ＰＨｍ（Ｎ）＝ＰＨ０（Ｎ）＋（λ２／λ１）×Ａ／ｎ×ｍ・・・（２）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ライトストラテジ回路を用いて光ディスクに情報を記録する光ディスク装置に関する。
【背景技術】
【０００２】
一般的に、情報を記録可能な光ディスク（ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ＤＶＤ＋Ｒ、ＤＶＤ＋ＲＷ、ＤＶＤ−ＲＡＭ等）においては、情報の記録は光ディスク上の記録トラックに沿ってピットを形成することにより行なわれている（例えば特許文献１）。ピットが形成された部分（マーク）と形成されなかった部分（スペース）は基本クロック周期Ｔのｎ倍の幅であり、ＣＤ規格では３Ｔ〜１１Ｔ（Ｔ＝基本クロック周期）、ＤＶＤ規格では３Ｔ〜１１Ｔおよび１４Ｔとなる。
【０００３】
図８に示すように、このピットは、光ピックアップ１０１に搭載されているレーザーダイオード（ＬＤ）が、記録パルスから生成されるＬＤドライバ１０３からの駆動電流によりレーザー光を照射し、光ディスク１００上にエネルギーを与えることによって形成される。このとき、１つのピットを照射する場合に１つのパルス（シングルパルス）ではなく、複数のパルス（マルチパルス）によりＬＤを駆動する場合もある。光ディスク上に所定幅のピットが形成できれば、再生時に品質のよいＲＦ信号が得られ、安定した情報の読み出しが出来るが、正常なピットが形成できていない場合、最悪、情報の読み出しが出来ないという問題がある。そこで、正常なピットが形成されるように、ライトストラテジ回路１０５を用いてエンコーダ１１１で生成したＥＦＭ信号に波形処理を施すことで正常なピットの形成を図っている。
【０００４】
このライトストラテジ回路１０５においてはストラテジを最適化する際に、パルスの制御が高分解能で出来ることが望まれている。具体的には１／３２×Ｔ程度の分解能で制御できる必要がある。これはＤＶＤ１６倍速においては、約７５ｐｓの刻みとなる。このような高分解能を実現する方法として、基本クロック周期Ｔの逓倍で発振するＰＬＬ回路の多相クロックを利用する方法がある。基本クロック周期Ｔの１倍周波数で発振し、３２相のクロックを出力するＰＬＬ回路１０７を利用すれば１／３２×Ｔ分解能が実現できる。
【０００５】
また、最近ではＤＶＤの高速記録に対応する為にＣＡＶ（Ｃｏｎｓｔａｎｔ  Ａｎｇｕｌａｒ  Ｖｅｌｏｃｉｔｙ）方式を採用することが通常となってきている。ＣＡＶ方式の場合、エンコードクロックが記録中に変化していくが、上記のＰＬＬ回路ではエンコードクロックを基準クロックとすることにより、エンコードクロックの変化に追従してＰＬＬ回路の発振周波数を変化させることが可能となっている。ＰＬＬ回路の基準クロックに、クロック生成部１０９で生成したエンコードクロックを使用することによりＣＡＶ方式に対応したライトストラテジ回路を実現できる。
【０００６】
【特許文献１】特開２００４−１０３０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ストラテジパルスのジッタは十分低い値であることが望ましく、ストラテジ回路に使用するＰＬＬ回路も低ジッタである必要がある。その為、基準クロックとなるエンコードクロックも低ジッタである必要がある。しかし、エンコードクロックは一般的にはウォブル信号より生成し、ウォブル信号はピックアップや周辺からのノイズによる影響が大きく、低ジッタにすることが難しいという問題があった。
【０００８】
また、ＰＬＬ回路の発振周波数帯域を広範囲で使用する場合、そのＰＬＬ回路の開発難度は高くなる。ＰＬＬ回路の開発期間に加えて、ＬＳＩ作成後の特性評価、ループフィルタ等の外付け定数の最適化などにも時間が必要となる。また、専用のＰＬＬを新規開発する場合には、本番製品の前に一度評価目的のＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）と呼ばれる試作品を作成するなど、開発段階において慎重を期する必要があった。
【０００９】
本発明は、ノイズの影響を受け難く、高分解能で制御可能なライトストラテジ回路を用いたＣＡＶ方式の光ディスク装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するために、請求項１に記載された発明は、光ディスクの表面にレーザー光を照射して情報を記録するＣＡＶ方式の光ディスク装置において、基準クロックの逓倍数で所定のクロック信号を発振するＰＬＬ回路と、ＰＬＬ回路から発振された所定のクロック信号に応じて出力されるレーザー光を調整するライトストラテジ回路とを備え、ＰＬＬ回路は水晶発振器を基準クロックに使用してあることを特徴とする。
【００１１】
請求項２に記載された発明は、請求項１に記載の発明において、ＰＬＬ回路は多相のクロック信号を発信しており、各クロック信号は位相がそれぞれ均等にずれており、基準クロックの逓倍数をＡ、ＰＬＬ回路の固定周波数λ１、目標とするエンコードクロック周波数をλ２としたとき、０相目のＮ番目のデータは１クロック前のＮ−１番目のデータを用いて下記式（１）で表され、クロック信号の総数をｎとしたとき、ｍ相目のＮ番目のデータは０相目のＮ番目のデータを用いて下記式（２）で表されることを特徴とする。
【００１２】
（数１）
ＰＨ０（Ｎ）＝ＰＨ０（Ｎ−１）＋Ａ／（λ１／λ２）・・・（１）
（数２）
ＰＨｍ（Ｎ）＝ＰＨ０（Ｎ）＋（λ２／λ１）×Ａ／ｎ×ｍ・・・（２）
【発明の効果】
【００１３】
本発明によれば、ＰＬＬ回路における基準クロックとして固定周波数で発振する水晶発振器を用いているので、ノイズの影響を受け難く、低ジッタで安定した発振周波数が得られ、高分解能で制御可能なライトストラテジ回路を用いたＣＡＶ方式の光ディスク装置を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、添付図面を参照して、本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に係る光ディスク装置の構成を示すブロック図、図２は図１に示すライトストラテジ回路の内部の構成を示すブロック図、図３はストラテジ調整前後におけるパルスを示す波形図、図４はＬＤドライバから出力されるストラテジパルスを説明する波形図、図５はＰＬＬ回路から出力されるクロック信号を示す波形図、図６は図３に示すパラレルーシリアル変換部を示す回路図、図７は光ディスク表面にピットデータを書き込む際の書き込み例を示した図である。
【００１５】
本発明であるライトストラテジ回路が使用される光ディスク装置の構成について説明する。本実施の形態に係る光ディスク装置１は、光ディスク３の表面にレーザー光を照射するレーザーダイオード（ＬＤ）を備えた光ピックアップ５と、光ピックアップ５に対して所定の駆動電流を供給するＬＤドライバ７と、ＬＤドライバ７に供給するライトパルスを補正するライトストラテジ回路９と、基本クロック周期の逓倍で発振するＰＬＬ回路１９と、ライトストラテジ回路９に入力するＥＦＭ信号を生成するＣＤ／ＤＶＤエンコーダ１１と、ＣＤ／ＤＶＤエンコーダ１１を制御するコントローラ１３と、バッファメモリ１５と、エンコードクロックを生成するクロック生成部１７とを備えている。
【００１６】
係る構成において、ＣＤ／ＤＶＤエンコーダ１１で生成されたＥＦＭ信号に対して、ライトストラテジ回路９では、予め決められたパラメータに応じた補正を行い、ライトパルス（ＷＥＮ１、ＷＥＮ２、ＷＥＮ３）をＬＤドライバ７に出力する。ＬＤドライバ７ではそのライトパルスに応じて、レーザー駆動用の電流を光ピックアップ５に供給し、光ピックアップ５から光ディスク３上にレーザー光が照射され、所定のピットを形成して情報が光ディスク３に書き込まれる。
【００１７】
ＰＬＬ回路１７は、基準クロックとしてクロック生成部１７で発生させたエンコードクロックではなく、水晶発振器から作られたＸＣＬＫを基準クロックとし、８４０ＭＨｚの固定周波数で発振している。この周波数は記録速度や分解能など装置の仕様に応じて選択しており、ＤＶＤ１６倍速、分解能１／３２を仕様として８４０ＭＨｚとしている。また、１／１６ずつ位相がずれた１６相クロック信号ＣＫ０〜ＣＫ１５を出力している。
【００１８】
次にライトストラテジ回路９の構成について説明する。ライトストラテジ回路９は、
ストラテジ波形を形成するための各パラメータを格納したパラメータレジスタ部２１と、
ＣＤ／ＤＶＤエンコーダにより生成されたＥＦＭ信号からパルス幅を判定するレングス判定部２３と、レングス判定部２３において判定されたパルス幅に応じて、パラメータレジスタ部２１から各パラメータをロードするパラメータロード部２５と、ストラテジパルスのエッジ位置を表すターゲット値を演算するターゲット演算部２７とを備えている。ライトストラテジ回路９は更に、エンコードクロック周波数（８４０ＭＨｚ）毎に変化する１６相の各相に対応した５ビット信号（ＰＨ０〜ＰＨ１５）を出力するＤＶＣＯ部２９と、ターゲット演算部２７で演算されたターゲット値とＤＶＣＯ部２９から出力されるＰＨ０〜ＰＨ１５を元にストラテジパルスのエッジ位置に係るパラレルデータを出力するタイマー部３１および１６相判定部３３と、１６相判定部３３で出力されたパラレルデータをもとに１６相クロックを使用したパラレル−シリアル変換にてストラテジパルスのエッジパルスを出力するパラレル−シリアル変換部３５と、立上りのエッジパルスと立下がりのエッジパルスからストラテジパルスを生成するＲＳラッチ３７により構成されている。
【００１９】
レングス判定部２３は、基本クロック周期Ｔの倍数分のパルス幅を持ち、このパルス幅をカウントして、３Ｔ、４Ｔ、５Ｔ、６Ｔ、７Ｔ、８Ｔ、９Ｔ、１０Ｔ、１１Ｔ、１４Ｔのいずれに該当するか判定する。
【００２０】
ＤＶＣＯ部２９は１６相クロックＣＬＫ０〜ＣＬＫ１５の各クロックに対応した５ビットのデータ（ＰＨ０〜ＰＨ１５）をエンコードクロック周波数に応じて生成する。ＰＨ０〜ＰＨ１５はＣＬＫ０のクロック毎に変化し、生成するデータはエンコードクロック周波数が４２０ＭＨｚ（ＤＶＤ１６倍速）の場合、表１に示すようになる。ここで、ＰＨ０は８４０ＭＨｚ毎に０→１６→０→１６・・・と変化することを意味している。
【００２１】
尚、表２はエンコードクロック周波数が２１０ＭＨｚ（ＤＶＤ８倍速）の場合、表３はエンコードクロック周波数が１０５ＭＨｚ（ＤＶＤ４倍速）の場合におけるＰＨ０〜ＰＨ１５のデータを示してある。ＰＨ０〜ＰＨ１５の各データは０〜３１までのいずれかの数となり、ＰＨ０〜ＰＨ１５へはそれぞれのクロック毎に＋０または＋１のいずれかで単調に増加していく。クロックデータが１５相目（ＰＨ１５）までくると、その次は０相目（ＰＨ０）に戻り、このサイクルが繰り返される。すなわち、１５相目（ＰＨ１５）の１６番目のデータから０相目（ＰＨ０）の１番目のデータ（３１→０）へと変化するタイミングの周期が目標とするエンコードクロック周波数となる。目標周波数によっては周期が近似値となる場合もあるが、誤差は１６相クロックの１位相差分７２ｐｓ以内となる。また、近似値となる場合、８４０ＭＨｚ数サイクル分を平均化すれば目標周波数となる。
【００２２】
【表１】
2006309832.tif 000003
【００２３】
【表２】
2006309832.tif 000004
【００２４】
【表３】
2006309832.tif 000005
【００２５】
このＰＨ０〜ＰＨ１５はエンコードクロックの３２倍のクロックデータとなる。仮に、分解能１／１６×Ｔにする場合は、ＰＨ０〜ＰＨ１５にそれぞれ０〜１５のいずれかの数を使用する。また、分解能１／４０×Ｔにする場合は、ＰＨ０〜ＰＨ１５にそれぞれ０〜３９のいずれかの数を使用する。ただし、分解能１／４０×Ｔの場合、エンコードクロック周波数を４２０ＭＨｚにする為にはＰＬＬ回路１９の発振周波数または多相クロック出力の本数を増やす必要がある。
【００２６】
尚、ＰＨ０〜ＰＨ１５の各データは、基準クロックの逓倍数をＡ、ＰＬＬ回路の固定周波数λ１、目標とするエンコードクロック周波数をλ２としたとき、次式（１）及び（２）にて生成される。
【００２７】
（数３）
ＰＨ０（Ｎ）＝ＰＨ０（Ｎ−１）＋Ａ／（λ１／λ２）・・・（１）
（数４）
ＰＨｍ（Ｎ）＝ＰＨ０（Ｎ）＋（λ２／λ１）×Ａ／ｎ×ｍ・・・（２）
尚、Ｎ−１は一つ前のデータを意味し、ｎは多相クロックの総数、ｍはｍ相目のデータを表す。各データは小数点以下を切り捨てて整数にする。上記（１）及び（２）の式を今回の例に当てはめると、０相目のデータは、ＰＨ０（Ｎ）＝ＰＨ０（Ｎ−１）＋３２／（８４０／エンコードクロック周波数）、１相目のデータは、ＰＨ１（Ｎ）＝ＰＨ０（Ｎ）＋（エンコードクロック周波数／８４０）×３２／１６、２相目のデータは、ＰＨ２（Ｎ）＝ＰＨ０（Ｎ）＋（エンコードクロック周波数／８４０）×３２／１６×２、３相目のデータは、ＰＨ３（Ｎ）＝ＰＨ０（Ｎ）＋（エンコードクロック周波数／８４０）×３２／１６×３、１５相目のデータは、ＰＨ１５（Ｎ）＝ＰＨ０（Ｎ）＋（エンコードクロック周波数／８４０）×３２／１６×１５、とそれぞれ表される。
【００２８】
次にエンコードクロック周波数が４２０ＭＨｚ（ＤＶＤ１６倍速）の場合、上記（１）及び（２）の式を今回の例に当てはめると、０相目のデータは、ＰＨ０（Ｎ）＝ＰＨ０（Ｎ−１）＋３２／（８４０／４２０）＝ＰＨ０（Ｎ−１）＋１６、１相目のデータは、ＰＨ１（Ｎ）＝ＰＨ０（Ｎ）＋（４２０／８４０）×３２／１６＝ＰＨ０（Ｎ）＋１、２相目のデータは、ＰＨ２（Ｎ）＝ＰＨ０（Ｎ）＋（４２０／８４０）×３２／１６×２＝ＰＨ０（Ｎ）＋２、となる。
【００２９】
同様に、エンコードクロック周波数が２１０ＭＨｚ（ＤＶＤ８倍速）の場合、０相目のデータは、ＰＨ０（Ｎ）＝ＰＨ０（Ｎ−１）＋３２／（８４０／２１０）＝ＰＨ０（Ｎ−１）＋８、１相目のデータは、ＰＨ１（Ｎ）＝ＰＨ０（Ｎ）＋（２１０／８４０）×３２／１６＝ＰＨ０（Ｎ）＋０．５≒ＰＨ０（Ｎ）＋０、２相目のデータは、ＰＨ２（Ｎ）＝ＰＨ１（Ｎ）＋（２１０／８４０）×３２／１６×２＝ＰＨ０（Ｎ）＋０．５×２＝ＰＨ０（Ｎ）＋１、となる。
【００３０】
パラメータレジスタ部２１ではストラテジパルスを形成する為の各パラメータを格納しており、本実施の形態では一例としてピットのエッジ修正に係るパラメータについて説明する。マーク直前のスペースに対する立上りエッジのシフト量をＤＴＰ（Ｓ）、現在のマークに対する立上りエッジのシフト量をＴＰ（Ｍ）、現在のマークに対する立下がりエッジのシフト量をＬＰ（Ｍ）、直後のスペースに対する立下がりエッジのシフト量をＤＬＰ（Ｓ＋１）とする。各シフト量はそれぞれ８ビットで定義され、各Ｔ毎に用意している。尚、パラメータについては各Ｔ毎に用意せずに、例えば、６Ｔ〜１４Ｔを一つのパラメータとしても問題ない。パラメータは１／３２×Ｔ分解能におけるシフト量を意味する。
Ｓ、Ｍ、Ｓ＋１はそれぞれパルスの長さを表し、ＤＴＰ（３）の場合、直前のスペース長が３Ｔに対する立上りエッジのシフト量設定パラメータを意味する。
【００３１】
パラメータロード部２１では、レングス判定部２３の結果から、パルス幅に対応するパラメータをロードし、ターゲット演算部２７においてターゲット値を出力する。レングス判定部２３の結果が３Ｔスペース−７Ｔマーク−５Ｔスペースの場合、立上りエッジのターゲットＰＴＧ＝ＤＴＰ（３）＋ＴＰ（７）となり、立下がりエッジのターゲットＮＴＧ＝ＬＰ（７）＋ＤＬＰ（５）の演算が行なわれ、各ターゲット値（ＰＴＧ、ＮＴＧ）が出力される。尚、ターゲット値は９ビットであり、ＰＴＧ＝“２８ｈ”、ＮＴＧ＝“ＢＢｈ”という値となる。
【００３２】
タイマー部３１ではＤＶＣＯ部２９から出力されるＰＨ０〜ＰＨ１５の各データにおいて、データが３１→０に変化するものが含まれるかどうかを判定する。ＤＶＣＯ部２９から出力される各データに３１→０に変化するデータが含まれている場合にはカウンタ信号（ＴＣＮＴＥＮ信号）を“Ｈ”にする。このとき、カウント値はＴＣＮＴ［３：０］で表す。また、タイマー部３１ではカウント値とターゲット値の６ビット目以上が一致するかどうかも判定し、判定結果として出力信号（ＰＴＣＮＴＯＫ信号、ＮＴＣＮＴＯＫ信号）を出力する。
【００３３】
カウント値と立上りエッジのターゲットＰＴＧとが一致する場合、すなわちＴＣＮＴ［３：０］＝ＰＴＧ［８：５］の時、ＰＴＣＮＴＯＫ信号を“Ｈ”にする。一方、カウント値と立下がりエッジのターゲットＮＴＧとが一致する場合、すなわちＴＣＮＴ［３：０］＝ＮＴＧ［８：５］の時、ＮＴＣＮＴＯＫ信号を“Ｈ”にする。本実施例では、ＴＣＮＴ＝“２”でＰＴＣＮＴＯＫ＝“Ｈ”となり、ＴＣＮＴ＝“５”でＮＴＣＮＴＯＫ＝“Ｈ”となる。また、タイマー部３１ではレングス判定部２３で得られたＥＦＭパルス長をカウントしつづけており、ＥＦＭマーク毎にカウントが０からスタートするようにクリアしている。
【００３４】
１６相比較部３３では、ターゲット値の下位５ビットとＤＶＣＯ部２９から出力されるＰＨ０〜ＰＨ１５の各データとを比較し、結果を５ビットで出力する。ターゲット値とＰＨ０〜ＰＨ１５のデータとが一致した場合、ＰＨ０〜ＰＨ１５のいずれに一致したかに応じてそれぞれ“１０ｈ”〜“１Ｆｈ”で出力し、ターゲット値とＰＨ０〜ＰＨ１５のデータとが一致しない場合は、“００ｈ”を出力する。表２において、ＰＨ０とＰＨ１は同じ値となっているが、このような場合は位相の早い方（ＰＨ０）を優先する。
【００３５】
ターゲット値とＰＨ０〜ＰＨ１５のデータとが一致するか否かは、コンパレータ（ＣＭＰ）が“１”または“０”を出力することで判別できる。立上がりエッジのターゲット値（ＰＴＧ）とＰＨ０〜ＰＨ１５のデータを比較した結果を第１のコンパレータ（ＰＣＭＰ）で出力すると共に、立下がりエッジのターゲット値（ＮＴＧ）とＰＨ０〜ＰＨ１５のデータとを比較した結果を第２のコンパレータ（ＮＣＭＰ）で出力する。
【００３６】
タイマー部３１と１６相比較部３３の両出力から、立上りエッジ位置のパラレルデータ（ＰＤＡＴ［４：０］）と立下がりエッジ位置のパラレルデータ（ＮＤＡＴ［４：０］）を作成する。比較結果を出力する際のフローとしては次のようになる。
【００３７】
（１）カウント値（ＰＴＣＮＴ）＝“Ｈ”かつＰＨ１５＜立上りエッジのターゲット値（ＰＴＧ）の場合、第１のコンパレータ（ＰＣＭＰ［４］）＝“１”でも立上りエッジ位置のパラレルデータ（ＰＤＡＴ）＝“００ｈ”にする。
【００３８】
（２）カウント値（ＰＴＣＮＴ）＝“Ｈ”かつＰＨ１５≧立上りエッジのターゲット値（ＰＴＧ）の場合、第１のコンパレータ（ＰＣＭＰ［４］）＝“１”なら、立上りエッジ位置のパラレルデータ（ＰＤＡＴ）＝第１のコンパレータ（ＰＣＭＰ）にする。それ以外は立上りエッジ位置のパラレルデータ（ＰＤＡＴ）＝“００ｈ”にする。
【００３９】
（３）カウント値（ＰＴＣＮＴ）＝“Ｌ”の場合、（２）の場合においてコンパレータ（ＰＣＭＰ［４］）＝“１”になっていなければ、最初のコンパレータ＝“１”でＰＤＡＴ＝ＰＣＭＰにする。それ以外は、立上りエッジ位置のパラレルデータ（ＰＤＡＴ）＝“００ｈ”にする。立下がりエッジ位置のパラレルデータ（ＮＤＡＴ）も同様に作成する。
【００４０】
本実施例では、立上りエッジのターゲット値（ＰＴＧ［４：０］）＝“０８ｈ”より、立上りエッジ位置のパラレルデータ（ＰＤＡＴ）＝“１８ｈ”となり、立下がりエッジのターゲット値（ＮＴＧ［４：０］）＝“１Ｂｈ”より立下がりエッジ位置のパラレルデータ（ＮＤＡＴ）＝“１Ｂｈ”となる。
【００４１】
上述のように、タイマー部３１と１６相比較部３３の両出力から立上りエッジ位置のパラレルデータ（ＰＤＡＴ）と立下がりエッジ位置のパラレルデータ（ＮＤＡＴ）が作成され、ＰＤＡＴ［４：０］およびＮＤＡＴ［４：０］は“００ｈ”または“１０ｈ”〜“１Ｆｈ”のいずれかに作られている。この作成された５ビットデータより１ビットへパラレル−シリアル変換を行なう。ここで、パラレル−シリアル変換部は図６の様な構成となっている。
【００４２】
立上りエッジ位置のパラレルデータ（ＰＤＡＴ）＝“１０ｈ”〜“１Ｆｈ”の時に１６相クロックの各クロックで生成されたエッジ信号（ＰＥＤＧ）が出力される。本実施例では、ＰＤＡＴ＝“１８ｈ”である為、エッジ信号（ＰＥＤＧ）はＣＬＫ８で作られたパルスが出力される。同様に立下りエッジ位置のパラレルデータ（ＮＤＡＴ）＝“１０ｈ”〜“１Ｆｈ”の時に１６相クロックの各クロックで生成されたエッジ信号（ＮＥＤＧ）が出力される。本実施例では、下りエッジ位置のパラレルデータ（ＮＤＡＴ）＝“１Ｂｈ”である為、エッジ信号（ＮＥＤＧ）はＣＬＫ１１で作られたパルスが出力される。
【００４３】
最後に、ＰＥＤＧとＮＥＤＧの両パルスからＲＳラッチによりストラテジパルスＷＥＮ１が作られる。このストラテジパルスＷＥＮ１の両エッジは基本クロック周期の１／３２の分解能で制御できていることになる。他のストラテジパルスＷＥＮ２、ＷＥＮ３についても同様に生成することが出来る。以上の説明中にでてきた各信号は図８のようなタイミングとなる。
【００４４】
本実施の形態によれば、ＰＬＬ回路１９における基準クロックとして固定周波数で発振する水晶発振器を用いているので、ノイズの影響を受け難く、低ジッタで安定した発振周波数が得られ、ＣＡＶ方式、高分解能制御に対応したライトストラテジ回路が実現可能となる。ＰＬＬ回路１９は多相のクロック信号を出力するので、本実施例のように固定周波数を用いた場合でも所望のエンコードクロック周波数を得ることができる。
【００４５】
また、記録速度や分解能等の装置の仕様に応じて周波数帯域を限定できる為、開発や試作評価等に要する時間を削減することが可能となる。
【００４６】
尚、本発明は上述した実施の形態に限定されず、その要旨を逸脱しない範囲で種々の変形が可能である。上述の実施形態では、８４０ＭＨｚの固定周波数で発振する水晶発信器を用いたが、周波数は記録速度や分解能など装置の仕様に応じて適宜変更しても良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態に係る光ディスク装置の構成を示すブロック図である。
【図２】図１に示すライトストラテジ回路の内部の構成を示すブロック図である。
【図３】ストラテジ調整前後におけるパルスを示す波形図である。
【図４】ＬＤドライバから出力されるストラテジパルスを説明する波形図である。
【図５】ＰＬＬ回路から出力されるクロック信号を示す波形図である。
【図６】図３に示すパラレルーシリアル変換部を示す回路図である。
【図７】光ディスク表面にピットデータを書き込む際の書き込み例を示し、多相クロック信号（ＰＨ０〜ＰＨ１５）の各データ及びライトストラテジ回路からの各出力信号を示す図である。
【図８】従来例に係る光ディスク装置の構成を示すブロック図である。
【符号の説明】
【００４８】
１          光ディスク装置
３          光ディスク
５          光ピックアップ
７          ＬＤドライバ
９          ライトストラテジ回路
１１        ＰＬＬ回路
【図１】
2006309832.tif 000006
【図２】
2006309832.tif 000007
【図３】
2006309832.tif 000008
【図４】
2006309832.tif 000009
【図５】
2006309832.tif 000010
【図６】
2006309832.tif 000011
【図７】
2006309832.tif 000012
【図８】
2006309832.tif 000013