(57)【要約】【課題】  本発明は、チップ面積の増大を防ぎながら、回路動作時のノイズを抑制し、優れた性能を有する半導体装置を提供することを目的とする。【解決手段】  高周波動作する回路２２の電源線２３及びグランド線２４だけにダミーパターンを接続して容量電極２６とすることにより、チップ面積の増大を防ぎながら、回路動作時のノイズを抑制し、優れた性能を有する半導体装置を提供できる。【選択図】  図４
2006032742.tif 000002
【特許請求の範囲】
【請求項１】
電源ノイズ発生源となる回路と複数のダミーパターンを有する半導体装置であって、
前記電源ノイズ発生源となる回路の電源線及びグランド線に前記ダミーパターンの一部を容量電極として接続していることを特徴とする半導体装置。
【請求項２】
前記電源線及びグランド線に最近接する前記ダミーパターンを前記容量電極としていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量電極が前記電源線及びグランド線とは異なるレイヤに存在することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
複数のダミーパターンを形成するステップと、
電源ノイズ発生源となる回路を抽出するステップと、
前記複数のダミーパターンの一部を前記電源ノイズ発生源となる回路に容量電極として、前記電源ノイズ発生源となる回路の電源線及びグランド線に接続するステップと
を有することを特徴とする半導体装置のパターン設計方法。
【請求項５】
複数のダミーパターンを形成する機能と、
電源ノイズ発生源となる回路を抽出する機能と、
前記複数のダミーパターンの一部を前記電源ノイズ発生源となる回路に容量電極として、前記電源ノイズ発生源となる回路の電源線及びグランド線に接続する機能と
を有することを特徴とする半導体装置のパターン設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置並びにそのパターン設計方法及びパターン設計プログラムに関する。
【背景技術】
【０００２】
近年の半導体装置、特に集積回路においては、同期式回路設計が採用されている。この場合、集積回路では、基準クロックに同期して全回路が動作するため、瞬時に流れる電流が大きくなる。このため、急峻な電源変動が発生し、配線接続経路がアンテナとなり、ノイズが発生する。特に、高速化および微細化の進んだ近年のＬＳＩでは、瞬時電流が極めて大きくなり、その結果、ノイズ発生の増大を招いている。
【０００３】
集積回路のノイズを削減する手段として、容量電極を集積回路内に配置する手法が知られている。しかし、容量電極を配置することによって、チップ面積が増大する等の問題がある。
【０００４】
一方、集積回路を製造する見地から、実際の素子として使用するパターン以外に、実際の素子には使用しないダミーパターンを必要なレイヤ内に形成する方法がある。これは、集積回路の製造工程、例えばドライエッチング工程において、半導体チップ内で不均一なパターンが形成される、所謂ローディング効果を避けることを目的としている。
【０００５】
このようなダミーパターンを容量電極として使用し、チップ面積が増大せず、かつ、ノイズ発生を抑制した集積回路が提案されている（例えば、特許文献１参照。）。
【０００６】
この方法によって、ダミーパターンを電源線等に接続し、容量電極として使用することはできる。しかし、容量電極と電源線等との接続配線の増加、或いは容量電極による信号配線への影響等の問題があった。
【特許文献１】Ｐ２００１−２０３２７２号公報（第８ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、チップ面積の増大を防ぎながら、回路動作時のノイズを抑制し、優れた性能を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、電源ノイズ発生源となる回路と複数のダミーパターンを有する半導体装置であって、前記電源ノイズ発生源となる回路の電源線及びグランド線に前記ダミーパターンの一部を容量電極として接続していることを特徴とする。
【０００９】
また、本発明の第２の態様は、半導体装置のパターン設計方法として、複数のダミーパターンを形成するステップと、電源ノイズ発生源となる回路を抽出するステップと、前記複数のダミーパターンの一部を前記電源ノイズ発生源となる回路に容量電極として、前記電源ノイズ発生源となる回路の電源線及びグランド線に接続するステップとを有することを特徴とする。
【００１０】
また、本発明の第３の態様は、半導体装置のパターン設計プログラムとして、複数のダミーパターンを形成する機能と、電源ノイズ発生源となる回路を抽出する機能と、前記複数のダミーパターンの一部を前記電源ノイズ発生源となる回路に容量電極として、前記電源ノイズ発生源となる回路の電源線及びグランド線に接続する機能とを有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、電源ノイズ発生源となる回路だけにダミーパターンを接続して容量電極とすることにより、チップ面積の増大を防ぎながら、回路動作時のノイズを抑制し、優れた性能を有する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施例を説明する。以下の図面においては、簡単のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
【実施例１】
【００１３】
第１の実施例は、論理セルを集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。
【００１４】
図１乃至図５を参照しながら、本発明による第１の実施例を説明する。図１は、本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置を示すブロック図である。次に、図２は、本実施形態にかかわる半導体装置の設計手順、特に本実施例のパターン設計方法を詳細に説明するフローチャートである。また、図３及び図４は、本実施例のパターン設計方法によって生成する論理セル及び配線構造の一部を示す模式図である。更に、図５は、本実施例パターン設計方法によって生成されたパターンを有する半導体装置の一部を示す断面の模式図である。
【００１５】
先ず、図１は本実施例における半導体装置のパターン設計方法を実行する際に使用するパターン設計装置の一例を示すブロック図である。パターン設計装置１０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、表示部１４、入力部１５、入出力インターフェイス１６，コントローラ１７、ネットワーク接続部１８等からなり、バスライン１９を介して、それらの回路は接続している。
【００１６】
半導体装置のパターン設計を行うコンピュータプログラムであるパターン設計プログラム（図示せず）は、先ず、パターン設計装置１０の外部にある記憶媒体１７ａ、例えば磁気ディスク、光ディスク等、或いは、同様にパターン設計装置１０の外部にあるコンピュータ（図示せず）、例えばサーバコンピュータ、ワークステーション等、又は、パターン設計装置１０の内部にあるに記憶媒体、例えばＲＯＭ１２等のいずれかの記憶媒体に記憶されている。
【００１７】
記憶媒体１７ａに記憶されているコンピュータプログラムは、コントローラ１７を介し、また、外部のサーバコンピュータ等に記憶されているコンピュータプログラムはネットワーク接続部１８を介し、それぞれバスライン１９を通り、図１に示すようにＲＡＭ１３へロードされる。また、ＲＯＭ１２に記憶されている場合も、コンピュータプログラムはバスライン１９を通り、図１に示すようにＲＡＭ１３へロードされる。
【００１８】
ＣＰＵ１１はＲＡＭ１３内にロードされたパターン設計プログラムを実行し、入出力インターフェイス１６を介して、入力部１５である、例えばキーボード、タッチパネル、ポインティングデバイス、マウス等から必要なパラメータ等のデータ入力を要求する。また、ＣＰＵ１１は、例えば設計データ、設計図面等をディスプレイ、プリンタ、スピーカ等の表示部１４へ表示する。
【００１９】
図２は本実施例における半導体装置のパターン設計の手順を示すフローチャートである。図２に示すパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【００２０】
本実施例においては、開始後（Ｓ１０）、設計すべき電子回路の論理回路が入力され、所定の論理設計が行われる（Ｓ１１）。この論理設計には回路の検証等として論理シミュレーションも含まれて良い。図示しないが、論理シミュレーションによってエラーが発生すれば、例えばユーザからの指示に基づいて設計変更が行われ、例えば再度、論理設計から実行される。
【００２１】
論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理セルの配置が実行される（Ｓ１２）。図３（ａ）に設計パターンとして、半導体装置の一部における論理セルの配置の一例を示す。半導体装置２０には論理セル２１が敷き詰められるように配置されており、論理セル２１には、それぞれの機能等によりその面積の異なるものが存在し、例えばフリップフロップ２２が含まれている。
【００２２】
続いて、論理セルの接続を含めた配線が行われる（Ｓ１３）。図３（ｂ）にパターン設計された半導体装置の一部における論理セル及び配線の一例を示す。フリップフロップ２２を含む論理セル２１には、電源線２３及びグランド線２４が接続されている。電源線２３及びグランド線２４が形成されるレイヤは、論理セル２１が形成されるレイヤの上層に形成されたレイヤである。
【００２３】
更に、図示しないが、配線層は単一レイヤに限らず、複数レイヤに渡って生成され、また、レイヤ内だけでなく、レイヤ間においても接続が行われる。このため、ビア接続等の接続箇所も配線に含まれる。
【００２４】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【００２５】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する（Ｓ１４）。図示しないが、タイミング解析によってエラーが発生した場合、例えばユーザからの指示に基づいて、パターン設計変更が行われ、再度、例えばセル配置から実行される。
【００２６】
次に、信号伝搬に伴う各論理セルの電源ノイズについて、例えばノイズ解析ツールを用いて解析する（Ｓ１５）。ノイズ解析ツールによって、例えば電源ノイズ発生箇所及びその条件、更に電源ノイズ発生を抑制するための容量等をシミュレーションする。
【００２７】
電源ノイズによって論理セルの性能が劣化し、例えば出力波形が揺らぎ、遅延増加が発生する。このため、例えば、回路設計において、マージンを大きくとる等の処置が従来必要であった。一方、本実施例では、ノイズ解析によってエラーが発生した場合においても、パターン設計変更は行わず、後述するように、ダミーパターンの一部を容量電極にして電源線及びグランド線に接続し、電源ノイズ発生を抑制する。
【００２８】
そのため、次のステップとして、容量電極を必要とする論理セルを抽出する（Ｓ１６）。容量電極を必要とする論理セルは比較的高周波、例えば、２００〜３００ＭＨｚ以上で動作する論理回路である。具体的にはフリップフロップ２２、クロックバッファ回路（図示せず）等が相当する。これらセルは、例えばノイズ解析ツールの結果から抽出できる。
【００２９】
次に、論理セル、配線等が形成された領域及びその周辺の所定の領域をダミーパターン形成禁止領域に指定し、そのダミーパターン形成禁止領域を除く領域をダミーパターン形成領域に指定する。ここでダミーパターンとは、実際の素子として機能しないパターンであり、実際の素子として機能するパターンは実パターンと称する。ダミーパターンは、半導体装置の製造工程、例えばエッチング工程において、半導体基板上のパターンが不均一にエッチングされるのを抑制するため、実パターンも含めた全体のパターン配置が半導体基板上で、なるべく平均的になるように形成される。
【００３０】
次に、上述のダミーパターン形成の考え方に基づいた所定のルールに従って、指定されたダミーパターン形成領域にダミーパターンを生成する。図４（ｃ）ダミーパターンが生成された半導体装置２０を示す。論理セル２１が配置されたレイヤの直ぐ上層のレイヤには電源線２３、グランド線２４等が比較的密に配置されているため比較的面積の大きなダミーパターンを必要としない。従って、更にその上層で構成される各配線レイヤに比較的大きなダミーパターン２５を生成する。
【００３１】
ダミーパターン２５の生成は、論理演算によって実行する。例えば、ダミーパターン２５を生成するレイヤにおいて、すでに生成された配線パターン抽出した後、その反転領域を算出し、その領域に所定のルールに従って、ダミーパターン２５を生成する。
【００３２】
次に、図４（ｄ）に示すように、Ｓ１６で抽出した容量電極を必要とする論理セル、例えばフリップフロップ２２に対し、所定の容量を満たす容量電極パターン２６をダミーパターンの中から選択する（Ｓ１８）。続いて、それらの容量電極パターン２６とフリップフロップ２２に接続する電源線２３及びグランド線２４とを接続する容量配線２７を生成する（Ｓ１９）。
【００３３】
本実施例において、容量電極パターン２６がフリップフロップ２２の電源線２３及びグランド線２４の上層レイヤにあり、また、容量電極パターン２６がそれぞれ、フリップフロップ２２の電源線２３及びグランド線２４の直上に存在する。このため、容量電極配線２７が比較的短く、寄生抵抗が少ない。なお、容量パターンは必要な容量によって複数個を電源線或いはグランド線にそれぞれ接続しても良い。
【００３４】
容量電極配線２７を形成した後、例えば回路動作検証を実施しても良い（Ｓ２０）。この場合、回路動作上の問題は発生すれば、容量電極を他のダミーパターンに変更して再度容量電極配線を接続する。
【００３５】
更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施してパターン設計を完了する。得られたパターン設計データは図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、コントローラ１７を介して記憶媒体１７ａに保存しても良い。また、ネットワーク接続部１８を介してネットワークから他のコンピュータ等へパターン設計データを転送して保存しても良い。
【００３６】
パターン設計を完了後、例えば別途、パターン設計データをデータ変換によって、マスク作成用データとする。次に、図５（ａ）に示すように、所定の製造工程によって作成されたパターン４１を有するマスク４０を作成する（Ｓ２３）。
【００３７】
マスク４０には、例えば１チップ分のパターンが形成されており、そのパターン４１を例えば、縮小投影露光法を用いて図５（ａ）に示すように、半導体基板４２へ転写する。マスク４０と半導体基板４２とを相対的に移動させなからパターン４１を半導体基板４２へ転写させることにより、チップ領域４３が順次、半導体基板４２の上に形成される。このようなパターン形成と、薄膜形成、不純物導入とを繰り返すことにより、論理セルを集積した論理回路を含む半導体装置を製造する（Ｓ２４）。
【００３８】
得られた半導体装置の一例を図５（ｂ）に示す。本半導体装置２０ａは論理回路の基本構成単位の相補型ＭＯＳ素子から成っている。
【００３９】
Ｐ型のシリコン基板５０に素子分離領域５３によって分離されたＮ型ウェル５１及びＰ型ウェル５２が形成されている。Ｎ型ウェル５１内にはＰ型ＭＯＳ素子が形成されている。また、Ｐ型ウェル５２内にはＮ型ＭＯＳ素子が形成されている。例えば、シリコン酸化膜によるゲート絶縁膜５４、シリコン膜によるゲート電極膜５５を挟むようにシリコン基板５０の表面領域に不純物が導入されたエクステンション領域５７並びにソース及びドレイン領域５８が形成されている。
【００４０】
側壁絶縁膜５６及び第１層間絶縁膜５６ａを通して、例えば第１配線層５９とソース及びドレイン領域５８が接続する。図示しないが、第１配線層５９と第２配線層６１は第２層間絶縁膜６０を通して、第２配線層６１と第３配線層６３は第３層間絶縁膜６２を通して、それぞれ配線が貫通し、接続される。更に、第４層間絶縁膜６４よりも上層に配線層を設けても良い。
【００４１】
図５（ｂ）の半導体装置２０ａにおいて、図４（ｄ）に示した半導体装置の設計パターンとの関係を以下に示す。即ち、例えばフリップフロップ２２はＭＯＳ素子によって構成されている。また、例えば電源線及びグランド線は第１配線層５９によって形成されている。更に、例えば容量電極パターン２６は第２配線層６１によって形成されており、容量電極配線は第１配線層５９と第２配線層６１とを接続するビア電極（図示せず）を含めて形成されている。
【００４２】
以上、本実施例において述べたように、比較的高周波で動作させる論理セルの電源線及びグランド線に容量電極を接続することにより、回路動作時のノイズを抑制し、優れた性能を有する半導体装置が得られる。
【００４３】
また、本実施例では、容量電極を必要とする論理セルを選択することによって、容量電極及び容量電極配線を効率良く生成することができ、設計時間を短縮し、ひいては半導体装置の価格を下げることができる。
【００４４】
また、ダミーパターンの一部を容量電極として用いることにより、半導体装置のチップ面積が増大することを抑制する。
【００４５】
更に、本実施例では、容量電極を用いて回路動作時のノイズを抑制することにより、設計時のマージンを小さくすることができ、その分、半導体装置のチップを小さくすることができる。
【実施例２】
【００４６】
第２の実施例は、第１の実施例と同様、論理セルを集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。
【００４７】
本実施例は第１の実施例と基本的に同じ構造であり、図６を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【００４８】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２と同様である。従って、ここでは図示せず、図６の説明の際に手順も合わせて簡潔に説明する。なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【００４９】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理回路が入力され、所定の論理設計が行われる。論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理セルの配置が実行される。図６に設計パターンとして、半導体装置２０の一部における論理セル及び配線構造の配置の一例を示す。半導体装置２０の設計パターンには、論理セル２１が敷き詰められるように配置され、また、論理セル２１には、例えばフリップフロップ２２が含まれており、それぞれの機能等によりその面積の異なるものが存在する。
【００５０】
続いて、論理セルの接続を含めた配線が行われる。フリップフロップ２２を含む論理セル２１には、電源線２３及びグランド線２４が接続されている。電源線２３及びグランド線２４が形成されるレイヤは、論理セル２１が形成されるレイヤの上層に形成されたレイヤである。
【００５１】
更に、図示しないが、配線層は単一レイヤに限らず、複数レイヤに渡って生成され、また、レイヤ内だけでなく、レイヤ間においても接続が行われる。このため、ビア接続等の接続箇所も配線の配置に含まれる。
【００５２】
論理セルの配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【００５３】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。次に、信号伝搬に伴う各論理セルの電源ノイズについて、例えばノイズ解析ツールを用いて解析する。ノイズ解析ツールによって、例えば電源ノイズ発生箇所及びその条件、更に電源ノイズ発生を抑制するための容量等をシミュレーションする。
【００５４】
ノイズによって論理セルの性能が劣化し、例えば出力波形の揺らぎ、遅延増加が発生する。このため、例えば、回路設計において、マージンを大きくとる等の処置が従来必要であった。一方、本実施例では、ノイズ解析によってエラーが発生した場合においても、パターン設計変更は行わず、後述するように、ダミーパターンの一部を容量電極にして電源線及びグランド線に接続し、ノイズ発生を抑制する。
【００５５】
そのため、次のステップとして、容量電極を必要とする論理セルを抽出する。容量電極を必要とする論理セルは比較的高周波、例えば、２００〜３００ＭＨｚ以上で動作する論理回路である。具体的にはフリップフロップ２２、クロックバッファ回路（図示せず）等が相当する。これらセルは、例えばノイズ解析ツールの結果から抽出できる。
【００５６】
次に、論理セル、配線等が形成された領域及びその周辺の所定の領域をダミーパターン形成禁止領域に指定し、そのダミーパターン形成禁止領域を除く領域をダミーパターン形成領域に指定する。
【００５７】
次に、上述のダミーパターン形成の考え方に基づいた所定のルールに従って、指定されたダミーパターン形成領域にダミーパターンを生成する。論理セル２１が配置されたレイヤの直ぐ上層のレイヤには電源線２３、グランド線２４等が比較的密に配置されているため比較的面積の大きなダミーパターンを必要としない。従って、更にその上層で構成される各配線レイヤにダミーパターンを形成する。例えば、本実施例では、電源線２３、グランド線２４の直ぐ上層のレイヤには、電源線２３、グランド線２４と交差するようにダミーパターン２５ａを形成する。
【００５８】
次に、容量電極を必要とする論理セル、例えばフリップフロップ２２に対し、所定の容量を満たし、かつ、配置構成上、上下接続等が比較的配線が容易な容量電極パターン２６ａをダミーパターンの中から選択する。続いて、それらの容量電極パターン２６ａと、フリップフロップ２２に接続する電源線２３及びグランド線２４とを接続する容量配線２７ａを生成する。
【００５９】
本実施例において、容量電極パターン２６ａがフリップフロップ２２の電源線２３及びグランド線２４の上層レイヤにあり、また、容量電極パターン２６ａがそれぞれ、フリップフロップ２２の電源線２３及びグランド線２４と交差しているため、容量電極配線２７ａとの接続に対し自由度が大きくなる。また、容量電極配線２７ａも比較的短く、寄生抵抗が少ない。なお、容量パターンは必要な容量によって複数個を電源線或いはグランド線にそれぞれ接続しても良い。
【００６０】
更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施してパターン設計を完了する。得られたパターン設計データは図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、半導体装置を製造する工程は図５に示した方法と基本的に同じであり、簡潔に述べる。
【００６１】
先ず、パターン設計データをデータ変換によって、マスク作成用データとする。次に、所定の製造工程によってマスクを作成する。更に、所定の製造工程によって設計されたパターンを有する半導体装置を製造する。得られた半導体装置は、例えば論理回路の基本構成単位の相補型ＭＯＳ素子から成っており、図５（ｂ）に示した半導体装置と基本的に同じである。
【００６２】
以上、本実施例において述べたように、電源ノイズ源となる論理セルの電源線及びグランド線に容量電極を接続することにより、回路動作時の電源ノイズを抑制し、優れた性能を有する半導体装置が得られる。
【００６３】
また、本実施例では、第１の実施例で述べた効果の他に、次に述べる効果が得られる。
【００６４】
容量電極を必要とする論理セルの電源線及びグランド線の上層において、電源線及びグランド線と交差するダミーパターンを容量電極パターンとして選択することにより、設計の自由度が増加する。
【実施例３】
【００６５】
第３の実施例は、第１の実施例と同様、論理セルを集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。
【００６６】
本実施例は第１の実施例と基本的に同じ構造であり、図７を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【００６７】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２と同様である。従って、ここでは図示せず、図７の説明の際に手順も合わせて簡潔に説明する。なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【００６８】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理回路が入力され、所定の論理設計が行われる。論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理セルの配置が実行される。図７（ａ）に設計パターンとして、半導体装置３０の一部における論理セルの配置の一例を示す。半導体装置３０の設計パターンには、論理セル３１が敷き詰められるように配置され、また、論理セル３１には、例えばフリップフロップ３２が含まれており、それぞれの機能等によりその面積の異なるものが存在する。
【００６９】
続いて、論理セルの接続を含めた配線が行われる。図７（ａ）に示すように、フリップフロップ３２を含む論理セル３１には、電源線３３及びグランド線３４が接続されている。電源線３３及びグランド線３４が形成されるレイヤは、論理セル３１が形成されるレイヤの上層に形成されたレイヤである。
【００７０】
更に、図示しないが、配線層は単一レイヤに限らず、複数レイヤに渡って生成され、また、レイヤ内だけでなく、レイヤ間においても接続が行われる。このため、ビア接続等の接続箇所も配線の配置に含まれる。
【００７１】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【００７２】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。次に、信号伝搬に伴う各論理セルのノイズについて、例えばノイズ解析ツールを用いて解析する。ノイズ解析ツールによって、例えばノイズ発生箇所及びその条件、更にノイズ発生を抑制するための容量等をシミュレーションする。
【００７３】
ノイズによって論理セルの性能が劣化し、例えば出力波形の揺らぎ、遅延増加が発生する。このため、例えば、回路設計において、マージンを大きくとる等の処置が従来必要であった。一方、本実施例では、ノイズ解析によってエラーが発生した場合においても、パターン設計変更は行わず、後述するように、ダミーパターンの一部を容量電極にして電源線及びグランド線に接続し、ノイズ発生を抑制する。
【００７４】
そのため、次のステップとして、容量電極を必要とする論理セルを抽出する。容量電極を必要とする論理セルは比較的高周波、例えば、２００〜３００ＭＨｚ以上で動作する論理回路である。具体的にはフリップフロップ３２、クロックバッファ回路（図示せず）等が相当する。これらセルは、例えばノイズ解析ツールの結果から抽出できる。
【００７５】
次に、論理セル、配線等が形成された領域及びその周辺の所定の領域をダミーパターン形成禁止領域に指定し、そのダミーパターン形成禁止領域を除く領域をダミーパターン形成領域に指定する。
【００７６】
次に、上述のダミーパターン形成の考え方に基づいた所定のルールに従って、図７（ｂ）に示すように、指定されたダミーパターン形成領域にダミーパターンを生成する。論理セル３１が配置されたレイヤの直ぐ上層のレイヤには電源線３３、グランド線３４等が比較的密に配置されているため比較的面積の大きなダミーパターンを必要としない。従って、更にその上層で構成される各配線レイヤにダミーパターンを形成する。例えば、本実施例においては、フリップフロップ３２に比較的近い領域に集中的にダミーパターン３５乃至３７を形成する。
【００７７】
次に、容量電極を必要とする論理セル、例えばフリップフロップ３２に対し、所定の容量を満たし、かつ、配置構成上、上下接続等が比較的配線が容易な容量電極パターン３６をダミーパターン３５乃至３７の中から選択する。ここでは、電源線３３の直上に接続用のビア３６eを有するように、ダミーパターンを容量電極パターン３６として選択する。また、グランド線３４の直上に接続用のビア３７ｅを有するように、ダミーパターンを容量電極パターン３７として選択する。その後、フリップフロップ３２に接続する電源線３３及びグランド線３４と容量電極パターン３６の接続をする容量配線（図示せず）を生成する。
【００７８】
本実施例において、容量電極パターン３６、３７がそれぞれフリップフロップ３２の電源線３３及びグランド線３４の直上に接続用ビア３６ｅ、３７ｅを持つ。従って、容量電極配線も深さ方向のビア接続だけになる。このため、容量電極配線は極めて短く、寄生抵抗も極小化される。
【００７９】
更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施してパターン設計を完了する。得られたパターン設計データは図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、半導体装置を製造する工程は図５及び図６に示した方法と基本的に同じであり、簡潔に述べる。
【００８０】
先ず、パターン設計データをデータ変換によって、マスク作成用データとする。次に、所定の製造工程によってマスクを作成する。更に、所定の製造工程によって設計されたパターンを有する半導体装置を製造する。得られた半導体装置は、例えば論理回路の基本構成単位の相補型ＭＯＳ素子から成っており、図５（ｂ）に示した半導体装置と基本的に同じである。
【００８１】
以上、本実施例において述べたように、電源ノイズ源となる論理セルの電源線及びグランド線に容量電極を接続することにより、回路動作時の電源ノイズを抑制し、優れた性能を有する半導体装置が得られる。
【００８２】
また、本実施例では、第１の実施例で述べた効果の他に、次に述べる効果が得られる。
【００８３】
容量電極を必要とする論理セルの電源線及びグランド線の直上に上層において、電源線及びグランド線の直上のダミーパターンを容量電極パターンとして選択することにより、寄生抵抗が極小化される。
【実施例４】
【００８４】
第４の実施例は、第１の実施例と同様、論理セルを集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。
【００８５】
本実施例は第１の実施例と基本的に同じ構造であり、図８を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【００８６】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２と同様である。従って、ここでは図示せず、図８の説明の際に手順も合わせて簡潔に説明する。なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【００８７】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理回路が入力され、所定の論理設計が行われる。論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理セルの配置が実行される。図８に設計パターンとして、半導体装置２０の一部における論理セル及び配線構造の配置の一例を示す。半導体装置２０の設計パターンには、論理セル２１が敷き詰められるように配置され、また、論理セル２１には、例えばフリップフロップ２２が含まれており、それぞれの機能等によりその面積の異なるものが存在する。
【００８８】
続いて、論理セルの接続を含めた配線が行われる。フリップフロップ２２を含む論理セル２１には、電源線２３及びグランド線２４が接続されている。電源線２３及びグランド線２４が形成されるレイヤは、論理セル２１が形成されるレイヤの上層に形成されたレイヤである。
【００８９】
更に、図示しないが、配線層は単一レイヤに限らず、複数レイヤに渡って生成され、また、レイヤ内だけでなく、レイヤ間においても接続が行われる。このため、ビア接続等の接続箇所も配線の配置に含まれる。
【００９０】
論理セル内の配置及び配線が終了し論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【００９１】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。次に、信号伝搬に伴う各論理セルのノイズについて、例えばノイズ解析ツールを用いて解析する。ノイズ解析ツールによって、例えばノイズ発生箇所及びその条件、更にノイズ発生を抑制するための容量等をシミュレーションする。
【００９２】
ノイズによって論理セルの性能が劣化し、例えば出力波形の揺らぎ、遅延の増加が発生する。このため、例えば、回路設計において、マージンを大きくとる等の処置が従来必要であった。一方、本実施例では、電源ノイズ解析によってエラーが発生した場合においても、パターン設計変更は行わず、後述するように、ダミーパターンの一部を容量電極にして電源線及びグランド線に接続し、電源ノイズ発生を抑制する。
【００９３】
そのため、次のステップとして、容量電極を必要とする論理セルを抽出する。容量電極を必要とする論理セルは比較的高周波、例えば、２００〜３００ＭＨｚ以上で動作する論理回路である。具体的にはフリップフロップ２２、クロックバッファ回路（図示せず）等が相当する。これらセルは、例えばノイズ解析ツールの結果から抽出できる。
【００９４】
次に、論理セル、配線等が形成された領域及びその周辺の所定の領域をダミーパターン形成禁止領域に指定し、そのダミーパターン形成禁止領域を除く領域をダミーパターン形成領域に指定する。
【００９５】
次に、上述のダミーパターン形成の考え方に基づいた所定のルールに従って、指定されたダミーパターン形成領域にダミーパターンを生成する。論理セル２１が配置されたレイヤの直ぐ上層のレイヤには電源線２３、グランド線２４等が比較的密に配置されているため比較的面積の大きなダミーパターンを必要としない。従って、更にその上層で構成される各配線レイヤにダミーパターンを形成する。例えば、本実施例では、電源線２３、グランド線２４の直ぐ上層のレイヤには、電源線２３、グランド線２４と交差するようにダミーパターン２５ｂを形成する。
【００９６】
次に、容量電極を必要とする論理セル、例えばフリップフロップ２２に対し、所定の容量を満たし、かつ、配置構成上、上下接続等が比較的配線が容易な容量電極パターン２６ａをダミーパターンの中から選択する。続いて、それらの容量電極パターン２６ｂ、２６ｃと、フリップフロップ２２に接続する電源線２３及びグランド線２４を接続する容量配線２７ｂを生成する。
【００９７】
本実施例において、容量電極パターン２６ｂがフリップフロップ２２の電源線２３及びグランド線２４の上層レイヤにあり、また、容量電極パターン２６ｂがそれぞれ、フリップフロップ２２の電源線２３及びグランド線２４と交差している。
【００９８】
更に、容量電極パターン２６ｂは、信号配線２５ｂが形成されているレイヤから選択される。また、その上層にも信号配線２８が形成されている。この場合、容量電極パターン２６ｂを信号配線２５ｂから比較的遠くに配置されているダミーパターンから選択することにより、信号配線２５ｂの容量へ及ぼす悪影響を少なくすることができる。上層の信号配線２８に対しても同様の考え方で対応する。なお、容量パターンは必要な容量によって複数個を電源線或いはグランド線にそれぞれ接続しても良い。
【００９９】
更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施してパターン設計を完了する。得られたパターン設計データは図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、半導体装置を製造する工程は図５及び図６に示した方法と基本的に同じであり、簡潔に述べる。
【０１００】
先ず、パターン設計データをデータ変換によって、マスク作成用データとする。次に、所定の製造工程によってマスクを作成する。更に、所定の製造工程によって設計されたパターンを有する半導体装置を製造する。得られた半導体装置は、例えば論理回路の基本構成単位の相補型ＭＯＳ素子から成っており、図５（ｂ）に示した半導体装置と基本的に同じである。
【０１０１】
以上、本実施例において述べたように、電源ノイズ源となる論理セルの電源線及びグランド線に容量電極を接続することにより、回路動作時の電源ノイズを抑制し、優れた性能を有する半導体装置が得られる。
【０１０２】
また、本実施例では、第１の実施例で述べた効果の他に、次に述べる効果が得られる。
【０１０３】
容量電極パターンを信号配線から離れるようにダミーパターンの中から選択することにより、信号配線の容量への悪影響を抑制することができる。
【実施例５】
【０１０４】
第５の実施例は、第１の実施例同様、論理セルを集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。
【０１０５】
本実施例は第１の実施例と基本的に同じ構造であり、図９を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【０１０６】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２と同様である。従って、ここでは図示せず、図９の説明の際に手順も合わせて簡潔に説明する。他の箇所に関しても、これまで述べたことと重複する部分は簡潔に述べる。
【０１０７】
なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【０１０８】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理回路が入力され、所定の論理設計が行われる。論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理セルの配置が実行される。図９に設計パターンとして、半導体装置３０の一部における論理セルの配置の一例を示す。半導体装置３０の設計パターン３０には、論理セル３１が敷き詰められるように配置された領域、及びその領域から離れた周辺部と存在する。
【０１０９】
論理セル３１には、例えばフリップフロップ３２が含まれており、それぞれの機能等によりその面積の異なるものが存在する。一方、周辺部には、パッド電極３９が配置されており、入出力インターフェイス回路３８と接続している。
【０１１０】
続いて、論理セルの接続を含めた配線が行われる。フリップフロップ３２を含む論理セル３１には、電源線３３及びグランド線３４が接続されている。電源線３３及びグランド線３４が形成されるレイヤは、論理セル３１が形成されるレイヤの上層に形成されたレイヤである。
【０１１１】
論理セル内の配置及び配線が終了し、論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【０１１２】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。次に、信号伝搬に伴う各論理セルのノイズについて、例えばノイズ解析ツールを用いて解析する。ノイズによって論理セルの性能が劣化し、例えば出力波形の揺らぎ、遅延増加が発生する。本実施例では、ノイズ解析によってエラーが発生した場合、パターン設計変更は行わず、後述するように、ダミーパターンの一部を容量電極にして電源線及びグランド線に接続し、ノイズ発生を抑制する。
【０１１３】
そのため、次のステップとして、容量電極を必要とする論理セルを抽出する。容量電極を必要とする論理セルは比較的高周波、例えば、２００〜３００ＭＨｚ以上で動作する論理回路である。具体的にはフリップフロップ３２、クロックバッファ回路（図示せず）等が相当する。これらセルは、例えばノイズ解析ツールの結果から抽出できる。
【０１１４】
次に、論理セル、配線等が形成された領域及びその周辺の所定の領域をダミーパターン形成禁止領域に指定し、そのダミーパターン形成禁止領域を除く領域をダミーパターン形成領域に指定する。
【０１１５】
次に、上述のダミーパターン形成の考え方に基づいた所定のルールに従って、指定されたダミーパターン形成領域にダミーパターンを生成する。周辺領域の上層には、配線パターンが比較的少なく、ダミーパターンを生成する必要のある領域である。例えば、入出力インターフェイス回路３８の上層に２層に渡って重なるように、ダミーパターン３５ａ、３５ｂを形成する。また、パッド電極の近傍の入出力インターフェイス回路３８の上層にもダミーパターンを形成する。
【０１１６】
次に、容量電極を必要とする論理セル、例えばフリップフロップ３２に対し、所定の容量を満たすダミーパターンの中から容量電極パターン３６ａ、３６ｂを選択する。比較的余裕を有し、ダミーパターンも多く挿入することができ、大きな容量を形成することが容易な領域にダミーパターンが形成されているため、容量配線３７ａの生成に自由度が大きく、設計が容易にでき、パターン設計の効率が向上する。
【０１１７】
更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施してパターン設計を完了する。得られたパターン設計データは図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、半導体装置を製造する工程は図５及び図６に示した方法と基本的に同じであり、簡潔に述べる。
【０１１８】
先ず、パターン設計データをデータ変換によって、マスク作成用データとする。次に、所定の製造工程によってマスクを作成する。更に、所定の製造工程によって設計されたパターンを有する半導体装置を製造する。得られた半導体装置は、例えば論理回路の基本構成単位の相補型ＭＯＳ素子から成っており、図５（ｂ）に示した半導体装置と基本的に同じである。
【０１１９】
以上、本実施例において述べたように、電源ノイズ源となる論理セルの電源線及びグランド線に容量電極を接続することにより、回路動作時の電源ノイズを抑制し、優れた性能を有する半導体装置が得られる。
【０１２０】
配線パターンの比較的少ない、比較的余裕を有し、ダミーパターンも多く挿入することができ、大きな容量を形成することが容易な領域であるパッド電極、入出力インターフェイス回路が配置されている領域に容量電極パターンを形成することにより、容量配線の生成に自由度が大きく、設計が容易にでき、電源ノイズ抑制に関するパターン設計の効率が向上する。
【実施例６】
【０１２１】
第６の実施例は、第１の実施例同様、論理セルを集積した論理回路を含む半導体装置、並びにそれに関連するパターン設計方法及びパターン設計装置に関する。
【０１２２】
本実施例は第１の実施例と基本的に同じ構造であり、図１０を参照しながら、本実施例を説明する。本実施例のパターン形成方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置は、図１で示したパターン設計装置と同様であるため、ここでは説明を省略する。
【０１２３】
また、本実施例における半導体装置のパターン設計の手順を示すフローチャートも基本的に図２と同様である。従って、ここでは図示せず、図１０の説明の際に手順も合わせて簡潔に説明する。他の箇所に関しても、これまで述べたことと重複する部分は簡潔に述べる。
【０１２４】
なお、本実施例におけるパターン設計は、図１に示すＣＰＵ１１が本実施例におけるパターン設計のコンピュータプログラムを実行することによって処理される。
【０１２５】
本実施例におけるパターン設計は、先ず、開始後、設計すべき電子回路の論理回路が入力され、所定の論理設計が行われる。論理設計の終了後、パターン設計に移る。先ず、プロアープランとして、論理セルの配置が実行される。図１０（ａ）に設計パターンとして、半導体装置３０の一部における論理セルの配置の一例を示す。半導体装置３０の設計パターンには、論理セル３１が敷き詰められるように配置された領域、及びその領域から離れたメガセル３１ａが形成された領域が存在する。
【０１２６】
論理セル３１には、例えばフリップフロップ３２が含まれており、それぞれの機能等によりその面積の異なるものが存在する。
【０１２７】
続いて、論理セルの接続を含めた配線が行われる。フリップフロップ３２を含む論理セル３１には、電源線３３及びグランド線３４が接続されている。電源線３３及びグランド線３４が形成されるレイヤは、論理セル３１が形成されるレイヤの上層に形成されたレイヤである。
【０１２８】
また、メガセル３１には信号配線（図示せず）に対するシールド用配線３４ｂが上層に形成される。
【０１２９】
論理セル内の配置及び配線の配置が終了し論理セル間の接続が完了した後、半導体装置内の信号伝搬についての動作解析を行う。動作解析としては、タイミング解析及びノイズ解析を行う。
【０１３０】
先ず、例えばタイミング解析ツールを用いて回路の動作タイミングを解析する。次に、信号伝搬に伴う各論理セルのノイズについて、例えばノイズ解析ツールを用いて解析する。ノイズによって論理セルの性能が劣化し、例えば出力波形の揺らぎ、遅延増加が発生する。本実施例では、ノイズ解析によってエラーが発生した場合、パターン設計変更は行わず、後述するように、ダミーパターンの一部を容量電極にして電源線及びグランド線に接続し、ノイズ発生を抑制する。
【０１３１】
そのため、次のステップとして、容量電極を必要とする論理セルを抽出する。容量電極を必要とする論理セルは比較的高周波、例えば、２００〜３００ＭＨｚ以上で動作する論理回路である。具体的にはフリップフロップ３２、クロックバッファ回路（図示せず）等が相当する。これらセルは、例えばノイズ解析ツールの結果から抽出できる。
【０１３２】
次に、論理セル、配線等が形成された領域及びその周辺の所定の領域をダミーパターン形成禁止領域に指定し、そのダミーパターン形成禁止領域を除く領域をダミーパターン形成領域に指定する。
【０１３３】
次に、上述のダミーパターン形成の考え方に基づいた所定のルールに従って、指定されたダミーパターン形成領域にダミーパターンを生成する。メガセル３１ａの上層は配線パターンが比較的少なく、ダミーパターンを生成する必要のある領域である。例えば、シールド用配線の上層に２層に渡って重なるように、ダミーパターン３５ｃ、３５ｄを形成する。
【０１３４】
次に、容量電極を必要とする論理セル、例えばフリップフロップ３２に対し、所定の容量を満たすダミーパターンの中から容量電極パターン３６ｃ、３６ｄを選択する。シールド用配線を形成することによって、信号配線の容量へ悪影響を及ぼすことを防ぐことができる。
【０１３５】
図１０（ｂ）に本実施例の配線層におけるＸ―Ｘ方向で切断した断面の模式図を示す。絶縁層３４ｃで覆われた多層配線が形成されており、シールド用配線３４ｂによって、信号配線３３ａと容量電極パターン３６ｃ、３６ｄが遮蔽されている。
【０１３６】
このようなシールド効果は平面上のパターンにおいても得られる。図１１に本実施例における他の領域での設計パターンを示す。例えば、フリップフロップ４５の電源線４６の近傍に信号配線４５ａが配置されている場合、信号配線４５ａ側にあるダミーパターン４７ａではなく、電源線４６を挟んで反対側にあるダミーパターンを容量電極４７ｂとして選択する。電源線４６による信号配線４５ａに対するシールド効果が得られる。
【０１３７】
更に、デザインルールへの適合性等を含めた最終的なマスク検証を実施してパターン設計を完了する。得られたパターン設計データは図１に示すパターン設計装置１０内の、例えばＲＡＭ１３に記憶される。その後、半導体装置を製造する工程は図５及び図６に示した方法と基本的に同じであり、簡潔に述べる。
【０１３８】
先ず、パターン設計データをデータ変換によって、マスク作成用データとする。次に、所定の製造工程によってマスクを作成する。更に、所定の製造工程によって設計されたパターンを有する半導体装置を製造する。得られた半導体装置は、例えば論理回路の基本構成単位の相補型ＭＯＳ素子から成っており、図５（ｂ）に示した半導体装置と基本的に同じである。
【０１３９】
以上、本実施例において述べたように、電源ノイズ源となる論理セルの電源線及びグランド線に容量電極を接続することにより、回路動作時のノイズを抑制し、優れた性能を有する半導体装置が得られる。
【０１４０】
配線パターンの比較的少ないメガセルが配置されている領域には、ダミーパターンを多く、また、大きく挿入でき、比較的大きな容量電極を形成することが容易にできる。更に、
メガセル内配線でダミーパターン中間層にシールド用配線を形成することにより、メガセル内の信号配線への悪影響を防止できる。
【０１４１】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【０１４２】
また、本発明は、以下の付記に記載されるような構成が考えられる。
【０１４３】
付記１として、前記異なるレイヤは、前記電源線及びグランド線のレイヤよりも上層にあることを特徴とする請求項３に記載の半導体装置。
【０１４４】
付記２として、前記異なるレイヤにある容量電極が、前記の電源線及びグランド線と交差していることを特徴とする請求項３に記載の半導体装置。
【０１４５】
付記３として、前記容量電極が、信号配線から離れた前記ダミーパターンから選択されていることを特徴とする請求項１に記載の半導体装置。
【０１４６】
付記４として、前記複数のダミーパターンのなかで、信号配線から距離が離れたダミーパターンを前記容量電極としていることを特徴とする請求項１に記載の半導体装置。
【０１４７】
付記５として、前記容量電極が、入出力インターフェイス回路の上層レイヤにあり、前記入出力インターフェイス回路と交差することを特徴とする請求項１に記載の半導体装置。
【０１４８】
付記６として、前記容量電極がシールド用配線を挟んで信号配線と異なるレイヤにあることを特徴とする請求項１に記載の半導体装置。
【０１４９】
付記７として、前記シールド用配線がメガセルの上層のレイヤにあることを特徴とする請求項１に記載の半導体装置。
【０１５０】
付記８として、同一のレイヤにおいて、前記電源線或いは前記電源グランド線を挟んで、前記容量電極と信号配線とが形成され、前記電源線或いは前記電源グランド線と前記容量電極が接続していることを特徴とする請求項１に記載の半導体装置。
【図面の簡単な説明】
【０１５１】
【図１】本発明による第１の実施例におけるパターン設計方法を実行し、実際のパターンを生成するコンピュータであるパターン設計装置を示すブロック図。
【図２】本発明による第１の実施例における半導体装置の設計手順、特にパターン形成方法を説明するフローチャート。
【図３】本発明による第１の実施例におけるパターン設計方法によって生成する半導体装置の論理セルの配置及び配線構造の一部を示すパターン設計模式図。
【図４】本発明による第１の実施例におけるパターン設計方法によって生成する半導体装置の論理セルの配置及び配線構造の一部を示すパターン設計模式図。
【図５】本発明による第１の実施例における（ａ）マスク及び半導体基板の平面模式図、（ｂ）半導体装置の断面模式図。
【図６】本発明による第２の実施例におけるパターン設計方法によって生成する半導体装置の論理セルの配置及び配線構造の一部を示すパターン設計模式図。
【図７】本発明による第３の実施例におけるパターン設計方法によって生成する半導体装置の論理セルの配置及び配線構造の一部を示すパターン設計模式図。
【図８】本発明による第４の実施例におけるパターン設計方法によって生成する半導体装置の論理セルの配置及び配線構造の一部を示すパターン設計模式図。
【図９】本発明による第５の実施例におけるパターン設計方法によって生成する半導体装置の論理セルの配置及び配線構造の一部を示すパターン設計模式図。
【図１０】本発明による第６の実施例におけるパターン設計方法によって生成する半導体装置の論理セルの配置及び配線構造の一部を示すパターン設計模式図、並びに半導体装置の一部を示す断面の模式図。
【図１１】本発明による第６の実施例におけるパターン設計方法によって生成する半導体装置の論理セルの配置及び配線構造の一部を示すパターン設計模式図。
【符号の説明】
【０１５２】
１０  パターン設計装置
１１  ＣＰＵ
１２  ＲＯＭ
１３  ＲＡＭ
１４  表示部
１５  入力部
１６  入出力インターフェイス
１７  コントローラ
１７ａ  記憶媒体
１８  ネットワーク接続部
１９  バスライン
２０、２０ａ、３０  半導体装置
２１、３１  論理セル
２２、３２、４５  フリップフロップ
２３、３３、４６  電源線
２４、３４、４６ａ  グランド線
２５、２５ａ、２５ｂ、３５，３５ａ、３５ｂ、３５ｃ、３５ｄ  ダミーパターン
４７ａ  ダミーパターン
２６、２６ａ、２６ｂ、２６ｃ、４７ｂ  容量電極パターン
３６、３６ａ、３６ｂ、３６ｃ、３６ｄ、３７  容量電極パターン
２７、２７ａ、２７ｂ、３７ａ、３７ｂ、４８  容量配線
２５ｂ、２８，３３ａ、４５ａ  信号配線
３１ａ  メガセル
３４ｂ  シールド用メタル
３４ｃ  絶縁層
３６ｅ、３７ｅ  ビア
３８  インターフェイス回路
３９  パッド電極
４０  マスク
４１  パターン
４２、５０  半導体基板
４３  チップ領域
５１  Ｎ型ウェル領域
５２  Ｐ型ウェル領域
５３  素子分離領域
５４  ゲート絶縁膜
５５  ゲート電極膜
５６  側壁絶縁膜
５６ａ  第１層間絶縁膜
５７  エクステンション領域
５８  ソース及びドレイン領域
５９  第１配線層
６０  第２層間絶縁膜
６１  第２配線層
６２  第３層間絶縁膜
６３  第３配線層
６４  第４層間絶縁膜
【図１】
2006032742.tif 000003
【図２】
2006032742.tif 000004
【図３】
2006032742.tif 000005
【図４】
2006032742.tif 000006
【図５】
2006032742.tif 000007
【図６】
2006032742.tif 000008
【図７】
2006032742.tif 000009
【図８】
2006032742.tif 000010
【図９】
2006032742.tif 000011
【図１０】
2006032742.tif 000012
【図１１】
2006032742.tif 000013