(57)【要約】【課題】  キャパシタとＭＯＳトランジスタとを同一半導体基板上に備えた半導体装置において、キャパシタの絶縁破壊を防止する。【解決手段】  Ｐ型半導体基板１の全面に高耐圧ＭＯＳトランジスタのゲート絶縁膜となるＳｉＯ２膜１１を形成する。高耐圧ＭＯＳトランジスタ形成領域Ｒ１及びキャパシタ形成領域Ｒ４に隣接したトレンチ絶縁膜７ａ，７ｂのエッジを覆うＳｉＯ２膜１１ａの部分上にホトレジスト層１２を選択的に形成し、このホトレジスト層１２をマスクとして、ＳｉＯ２膜１１をエッチングにより除去する。このエッチング時にホトレジスト層１２がマスクとなるため、キャパシタに隣接するトレンチ絶縁膜７a，７ｂのエッジが過度にえぐられることがない。このエッチング時に残ったＳｉＯ２膜１１ａとその後に形成するＳｉＯ２膜とをキャパシタ絶縁膜とする。【選択図】  図２
2006222418.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に、キャパシタと、少なくとも一つのＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、
前記半導体基板のキャパシタ形成領域及びＭＯＳトランジスタ形成領域に隣接して素子分離絶縁膜を形成する工程と、
前記キャパシタ形成領域に不純物イオンを注入して下部電極層を形成する工程と、
前記半導体基板上の全面に第１の絶縁膜を形成する工程と、
前記キャパシタ形成領域に隣接した前記素子分離絶縁膜のエッジを覆う前記第１の絶縁膜の部分上及び前記ＭＯＳトランジスタ形成領域の前記第１の絶縁膜上にホトレジスト層を形成する工程と、
前記ホトレジスト層をマスクとして前記第１の絶縁膜をエッチングする工程と、
少なくとも前記キャパシタ形成領域に第２の絶縁膜を形成し、前記第１の絶縁膜と前記第２の絶縁膜とをキャパシタ絶縁膜とする工程と、
前記ＭＯＳトランジスタ形成領域に形成された前記第１の絶縁膜上にゲート電極を、前記キャパシタ絶縁膜上に上部電極層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面に、キャパシタと、少なくとも一つのＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、
前記半導体基板のキャパシタ形成領域及びＭＯＳトランジスタ形成領域に隣接して素子分離絶縁膜を形成する工程と、
前記キャパシタ形成領域に隣接した素子分離絶縁膜のエッジを覆い、前記キャパシタ形成領域に開口部を有するホトレジスト層を形成する工程と、
前記ホトレジスト層をマスクとして前記開口部に不純物イオンを注入して下部電極層を形成する工程と、
前記半導体基板上の全面に第１の絶縁膜を形成する工程と、
前記キャパシタ形成領域に形成された前記第１の絶縁膜をエッチングする工程と、
少なくとも前記キャパシタ形成領域に第２の絶縁膜を形成し、前記第２の絶縁膜をキャパシタ絶縁膜とする工程と、
前記ＭＯＳトランジスタ形成領域に形成された前記第１の絶縁膜上にゲート電極を、前記キャパシタ絶縁膜上に上部電極層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜の膜厚をＴ１、前記第２の絶縁膜の膜厚をＴ２とすると、
Ｔ１＞Ｔ２  なる関係を満たすことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記素子分離絶縁膜はトレンチ絶縁膜であることを特徴とする請求項１、請求項２、請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
半導体基板の表面に、キャパシタと、第１の膜厚を有するゲート絶縁膜、第２の膜厚を有するゲート絶縁膜、第３の膜厚を有するゲート絶縁膜をそれぞれ備える第１，第２及び第３のＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、
前記半導体基板のキャパシタ形成領域，第１，第２及び第３のＭＯＳトランジスタ形成領域の各領域に隣接して素子分離絶縁膜を形成する工程と、
前記キャパシタ形成領域に不純物イオンを注入して下部電極層を形成する工程と、
前記半導体基板上の全面に第１の絶縁膜を形成する工程と、
前記キャパシタ形成領域に隣接した前記素子分離絶縁膜のエッジを覆う前記第１の絶縁膜の部分上及び前記第１のＭＯＳトランジスタ形成領域の前記第１の絶縁膜上にホトレジスト層を形成する工程と、
前記ホトレジスト層をマスクとして前記キャパシタ形成領域、前記第２及び第３のＭＯＳトランジスタ形成領域に形成された前記第１の絶縁膜をエッチングする工程と、
前記半導体基板上の全面に第２の絶縁膜を形成する工程と、
前記第３のＭＯＳトランジスタ形成領域に形成された前記第２の絶縁膜をエッチングする工程と、
少なくとも前記第３のＭＯＳトランジスタ形成領域に第３の絶縁膜を形成する工程と、
前記第１の領域に形成された前記第１の絶縁膜を第１のＭＯＳトランジスタのゲート絶縁膜とし、前記第２の領域に形成された前記第２の絶縁膜を第２のＭＯＳトランジスタのゲート絶縁膜とし、前記第３のＭＯＳトランジスタ形成領域に形成された前記第３の絶縁膜を第３のＭＯＳトランジスタのゲート絶縁膜とし、前記キャパシタ領域に形成された前記第２の絶縁膜をキャパシタ絶縁膜とし、前記第１のＭＯＳトランジスタのゲート絶縁膜上に第１のゲート電極を、前記第２のＭＯＳトランジスタのゲート絶縁膜上に第２のゲート電極を、前記第３のＭＯＳトランジスタのゲート絶縁膜上に第３のゲート電極を、前記キャパシタ絶縁膜上に上部電極層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の表面に、キャパシタと、第１の膜厚を有するゲート絶縁膜、第２の膜厚を有するゲート絶縁膜、第３の膜厚を有するゲート絶縁膜をそれぞれ備える第１，第２及び第３のＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、
前記半導体基板のキャパシタ形成領域，第１，第２及び第３のＭＯＳトランジスタ形成領域に隣接して素子分離絶縁膜を形成する工程と、
前記キャパシタ形成領域に隣接した素子分離絶縁膜のエッジを覆い、前記キャパシタ形成領域に開口部を形成する工程と、
前記ホトレジスト層をマスクとして前記開口部に不純物イオンを注入して下部電極層を形成する工程と、
前記半導体基板上の全面に第１の絶縁膜を形成する工程と、
前記キャパシタ形成領域，前記第２及び第３の領域に形成された前記第１の絶縁膜をエッチングする工程と、
前記半導体基板上の全面に第２の絶縁膜を形成する工程と、
前記第３の領域に形成された前記第２の絶縁膜をエッチングする工程と、
少なくとも前記第３のＭＯＳトランジスタ形成領域に第３の絶縁膜を形成する工程と、
前記第１の領域に形成された前記第１の絶縁膜を第１のＭＯＳトランジスタのゲート絶縁膜とし、前記第２の領域に形成された前記第２の絶縁膜を第２のＭＯＳトランジスタのゲート絶縁膜とし、前記第３の領域に形成された前記第３の絶縁膜を第３のＭＯＳトランジスタのゲート絶縁膜とし、前記キャパシタ形成領域に形成された前記第２の絶縁膜をキャパシタ絶縁膜とし、前記第１のＭＯＳトランジスタのゲート絶縁膜上に第１のゲート電極を、前記第２のＭＯＳトランジスタのゲート絶縁膜上に第２のゲート電極を、前記第３のＭＯＳトランジスタのゲート絶縁膜上に第３のゲート電極を、前記キャパシタ絶縁膜上に上部電極層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜の膜厚をＴ１、前記第２の絶縁膜の膜厚をＴ２、前記第３の絶縁膜の膜厚をＴ３とすると、
Ｔ１＞Ｔ２＞Ｔ３  なる関係を満たすことを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
【請求項８】
前記素子分離絶縁膜はトレンチ絶縁膜であることを特徴とする請求項５、請求項６、請求項７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、キャパシタとＭＯＳトランジスタとを同一半導体基板上に備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、ＭＯＳトランジスタとキャパシタとを備えた半導体装置が知られている。一方、近年の半導体装置の高集積化に伴い、アクティブ領域のアイソレーションには局部酸化法（ＬＯＣＯＳ）に代わって、シャロウ・トレンチ・アイソレーション法（以下、ＳＴＩ法という）が広く利用されている。このＳＴＩ法とは、高密度プラズマ化学気層成長（ＨＤＰＣＶＤ）により、二酸化シリコン等の絶縁材料を、半導体基板中の浅いトレンチ溝に充填し、これをフィールド絶縁膜とするものである。
【０００３】
以下で、従来のＳＴＩ法を利用したキャパシタと高耐圧ＭＯＳトランジスタとを同一半導体基板上に備えた半導体装置の製造方法について図面を参照しながら説明する。図８、図９、及び図１０は従来例に係るキャパシタと高耐圧ＭＯＳトランジスタとを同一半導体基板上に備えた半導体装置の製造方法を示す断面図であり、キャパシタ形成領域Ｒ４を示したものである。
【０００４】
まず、図８（ａ）に示すように、Ｐ型シリコン基板２００にトレンチ絶縁膜５０が形成されたＳＴＩ構造を形成する。次に、Ｐ型シリコン基板２００の表面に、各トレンチ絶縁膜５０に隣接してダミー酸化膜５１（例えば、熱酸化膜又は、ＣＶＤ法によるＴＥＯＳ膜）を例えば、５〜１０ｎｍの膜厚に形成する。
【０００５】
次に、キャパシタ形成領域Ｒ４にＮ型不純物、例えばヒ素イオンをイオン注入することでＰ型シリコン基板２００表面にキャパシタの下部電極層５２（Ｎ＋層）を形成する。次に、ダミー酸化膜５１をエッチング除去して、図８（ｂ）に示すように、Ｐ型シリコン基板２００の表面及びトレンチ絶縁膜５０を覆うようにＳｉＯ２膜５３を２０ｎｍの膜厚に形成する。このＳｉＯ２膜５３は、不図示の高耐圧ＭＯＳトランジスタのゲート絶縁膜となるものである。
【０００６】
そして、ＳｉＯ２膜５３はキャパシタ絶縁膜としては厚すぎるため、図９（ａ）に示すように、ＳｉＯ２膜５３をエッチング除去し、その後、図９（ｂ）に示すように熱酸化によりキャパシタ絶縁膜５４を例えば、７ｎｍの膜厚にて形成する。
【０００７】
次に、図１０に示すようにキャパシタ絶縁膜５４上にポリシリコン層から成る上部電極層５５を形成する。これにより、下部電極層５２、キャパシタ絶縁膜５４及び上部電極層５５から成るキャパシタが形成される。
【特許文献１】特開２００２−２６２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来に係る半導体装置の製造方法では、図９（ａ）に示すように、ＳｉＯ２膜５３のオーバーエッチング時にトレンチ絶縁膜５０のエッジが大きくえぐられる。これは、トレンチ絶縁膜５０中には前記イオン注入時に不純物イオンが注入されているからであり、不純物イオンが注入されていない状態に比べてそのエッチングレートが高くなるからである。
【０００９】
また、Ｐ型シリコン基板２００の表面には前記イオン注入時に不純物イオンが注入されているため、キャパシタ絶縁膜５４の形成時に増速酸化が生じる。このため、図９（ｂ）に示すように、下部電極層５２の端の角部６０ではキャパシタ絶縁膜５４の膜厚が薄くなってしまう。
【００１０】
従って、その後、図１０に示すように上部電極層５５を形成させて、キャパシタを形成させたとしても、上述のとおりキャパシタ絶縁膜５４の膜厚が薄い部分があること、及び膜厚が一定でないことから、電界集中が起こり、この部分のキャパシタ絶縁膜５４の絶縁破壊が生じやすく、キャパシタの寿命が短いという問題があった。
【課題を解決するための手段】
【００１１】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、半導体基板の表面に、キャパシタと、少なくとも一つのＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、前記半導体基板のキャパシタ形成領域及びＭＯＳトランジスタ形成領域に隣接して素子分離絶縁膜を形成する工程と、前記キャパシタ形成領域に不純物イオンを注入して下部電極層を形成する工程と、前記半導体基板上の全面に第１の絶縁膜を形成する工程と、前記キャパシタ形成領域に隣接した前記素子分離絶縁膜のエッジを覆う前記第１の絶縁膜の部分上及び前記ＭＯＳトランジスタ形成領域の前記第１の絶縁膜上にホトレジスト層を形成する工程と、前記ホトレジスト層をマスクとして前記第１の絶縁膜をエッチングする工程と、少なくとも前記キャパシタ形成領域に第２の絶縁膜を形成し、前記第１の絶縁膜と前記第２の絶縁膜とをキャパシタ絶縁膜とする工程と、前記ＭＯＳトランジスタ形成領域に形成された前記第１の絶縁膜上にゲート電極を、前記キャパシタ絶縁膜上に上部電極層を形成する工程と、を備えることを特徴とする。かかる製造方法によれば、キャパシタ絶縁膜のエッジがエッチングにより削られず、均一で膜質の優れたキャパシタ絶縁膜が形成できる。また、キャパシタ絶縁膜の両端を高耐圧の厚い絶縁膜で形成させ、それ以外を薄い絶縁膜で形成させたときは、厚い絶縁膜の部分で耐圧を確保することができる。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板の表面に、キャパシタと、少なくとも一つのＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、前記半導体基板のキャパシタ形成領域及びＭＯＳトランジスタ形成領域に隣接して素子分離絶縁膜を形成する工程と、前記キャパシタ形成領域に隣接した素子分離絶縁膜のエッジを覆い、前記キャパシタ形成領域に開口部を有するホトレジスト層を形成する工程と、前記ホトレジスト層をマスクとして前記開口部に不純物イオンを注入して下部電極層を形成する工程と、前記半導体基板上の全面に第１の絶縁膜を形成する工程と、前記キャパシタ形成領域に形成された前記第１の絶縁膜をエッチングする工程と、少なくとも前記キャパシタ形成領域に第２の絶縁膜を形成し、前記第２の絶縁膜をキャパシタ絶縁膜とする工程と、前記ＭＯＳトランジスタ形成領域に形成された前記第１の絶縁膜上にゲート電極を、前記キャパシタ絶縁膜上に上部電極層を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、キャパシタに隣接するトレンチ絶縁膜のエッジがエッチングにより削られず、その結果として均一で膜質の優れたキャパシタ絶縁膜が形成できるため、電界集中が起こらず、キャパシタの絶縁破壊を防止することが出来る。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００１５】
図１（ａ）に示すように、Ｐ型のシリコン基板１の表面にＳｉＯ２膜２（二酸化シリコン膜）を熱酸化により形成する。これに続いて、ＳｉＯ２膜２上に、ＣＶＤ法により約５０ｎｍの膜厚を有するポリシリコン膜３、１２０ｎｍの膜厚を有するＳｉ３Ｎ４膜４（窒化シリコン膜）を形成する。さらに、Ｓｉ３Ｎ４膜４上に、複数の開口部５ｈを有するホトレジスト層５を形成する。
【００１６】
次に、図１（ｂ）に示すように、複数の開口部５ｈを有するホトレジスト層５をマスクとして、開口部５ｈに露出されたＳｉ３Ｎ４膜４，ポリシリコン膜３，ＳｉＯ２膜２を順番にエッチングし、さらにＰ型シリコン基板１の表面をエッチングして、トレンチ溝６ａ，６ｂ，６ｃ，６ｄ，６ｅを形成する。トレンチ溝６の深さは１μｍであることが好ましい。
【００１７】
次に、図１（ｃ）に示すように、例えば、ＨＤＰＣＶＤ法によりＳｉＯ２膜７（ＨＤＰＣＶＤ膜）をトレンチ溝６ａ，６ｂ，６ｃ，６ｄ，６ｅ内を含めて全面に堆積する。そして、図１（ｄ）に示すように、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  Ｍｅｔｈｏｄ）を用いて、ＳｉＯ２膜７の表面をポリッシングする。このとき、Ｓｉ３Ｎ４膜４はＣＭＰ終点検出膜として働き、Ｓｉ３Ｎ４膜４が露出したことを光学的手法により検出した時点でＣＭＰを停止する。このようにして、トレンチ溝６ａ，６ｂ，６ｃ，６ｄ，６ｅにそれぞれ選択的に埋め込まれたトレンチ絶縁膜７a，７ｂ，７ｃ，７ｄ，７ｅが素子分離絶縁膜として形成される。
【００１８】
その後、図２（ａ）に示すように、Ｓｉ３Ｎ４膜４をホット燐酸などの薬品を用いて除去し、ポリシリコン膜３をドライエッチングにより除去し、さらにＳｉＯ２膜２を必要に応じてエッチング除去する。これにより、素子分離構造として微細化に適した、ＳＴＩ構造が形成される。ここで、図２（ａ）においてＲ１は高耐圧ＭＯＳトランジスタ形成領域、Ｒ２は中耐圧ＭＯＳトランジスタ形成領域、Ｒ３は低耐圧ＭＯＳトランジスタ形成領域、Ｒ４はキャパシタ形成領域である。これらのＲ１，Ｒ２，Ｒ３，Ｒ４の各領域は隣接するトレンチ絶縁膜７ａ，７ｂ，７ｃ，７ｄ，７ｅによって互いに絶縁される。
【００１９】
次に、図２（ｂ）に示すように、トレンチ絶縁膜７ａ，７ｂ，７ｃ，７ｄ，７ｅが形成されたＰ型シリコン基板１の表面に、各トレンチ絶縁膜７ａ，７ｂ，７ｃ，７ｄ，７ｅに隣接したＲ１，Ｒ２，Ｒ３，Ｒ４の各領域にダミー酸化膜８（例えば、熱酸化膜又は、ＣＶＤ法によるＴＥＯＳ膜）を例えば、５〜１０ｎｍの膜厚に形成する。
【００２０】
そして、図２（ｂ）に示すように、キャパシタ形成領域Ｒ４以外の領域Ｒ１，Ｒ２，Ｒ３のダミー酸化膜８上に露光及び現像処理によりホトレジスト層９を選択的に形成し、このホトレジスト層９をマスクとしてキャパシタ形成領域Ｒ４にＮ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶで、注入量２×１０１４／ｃｍ２の注入条件でイオン注入することでキャパシタの下部電極層１０（Ｎ＋層）を形成する。ここで、ダミー酸化膜８はイオン注入によるシリコン基板１のダメージを緩和する役割を有する。
【００２１】
次に、ホトレジスト層９を除去した後にダミー酸化膜８をエッチング除去して、Ｐ型シリコン基板１の表面を露出する。その後、図２（ｃ）に示すように、Ｒ１，Ｒ２，Ｒ３，Ｒ４の各領域のＰ型シリコン基板１の表面及びトレンチ絶縁膜７ａ，７ｂ，７ｃ，７ｄ，７ｅを覆うようにＳｉＯ２膜１１（例えば、熱酸化膜又は、ＣＶＤ法によるＴＥＯＳ膜もしくはＨＴＯ膜）を例えば、２０ｎｍの膜厚に形成する。
【００２２】
次に、図２（ｄ）に示すように、高耐圧ＭＯＳトランジスタ形成領域Ｒ１のＳｉＯ２膜１１ａ上、及びキャパシタ形成領域Ｒ４のトレンチ絶縁膜７ａ，７ｂのエッジを覆うＳｉＯ２膜１１ａの部分上に露光及び現像処理によりホトレジスト層１２を選択的に形成する。そして、このホトレジスト層１２をマスクとして、ＳｉＯ２膜１１をエッチングにより除去する。
【００２３】
キャパシタ形成領域Ｒ４に隣接するトレンチ絶縁膜７ａ，７ｂのエッジはホトレジスト層１２がマスクとなるため、エッチングされることはない。従って、従来例のようにトレンチ絶縁膜７ａ，７ｂのエッジが過度にえぐられるという不具合が防止される。
【００２４】
ここで、高耐圧ＭＯＳトランジスタ形成領域Ｒ１に残存したＳｉＯ２膜１１ａが、高耐圧ＭＯＳトランジスタのゲート絶縁膜１１ａ（膜厚Ｔ１＝２０ｎｍ）となる。なお、実際には後述するＳｉＯ２膜１１ｂ及びＳｉＯ２膜１１ｃが加わって高耐圧用のゲート絶縁膜（１１ａ＋１１ｂ＋１１ｃ）となる。
【００２５】
次に、図３（ａ）に示すように、ホトレジスト層１２を除去した後、Ｐ型シリコン基板１を熱酸化してキャパシタ形成領域Ｒ４、中耐圧ＭＯＳトランジスタ形成領域Ｒ２、及び低耐圧ＭＯＳトランジスタ形成領域Ｒ３に、高耐圧ＭＯＳトランジスタのゲート絶縁膜１１ａよりも薄い、例えば７ｎｍのＳｉＯ２膜１１ｂを形成する。ここで、キャパシタ形成領域Ｒ４のトレンチ絶縁膜７ａ及び７ｂのエッジを覆うように形成されたＳｉＯ２膜１１ａ（膜厚Ｔ１＝２０ｎｍ）とＳｉＯ２膜１１ｂ（膜厚Ｔ２＝７ｎｍ）とが全体としてキャパシタ絶縁膜１３となる。
【００２６】
なお、実際には後述するＳｉＯ２膜１１ｃが重なってキャパシタ用絶縁膜（１１ａ＋１１ｂ＋１１ｃ，１１ｂ＋１１ｃ）となる。また、中耐圧ＭＯＳトランジスタ形成領域Ｒ２に形成されたＳｉＯ２膜１１ｂは、そのまま中耐圧ＭＯＳトランジスタのゲート絶縁膜１１ｂ（膜厚Ｔ２＝７ｎｍ）となる。なお、実際には後述するＳｉＯ２膜１１ｃが重なって中耐圧用のゲート絶縁膜（１１ｂ＋１１ｃ）となる。
【００２７】
次に、図３（ｂ）に示すように、キャパシタ形成領域Ｒ４、高耐圧ＭＯＳトランジスタ形成領域Ｒ１、及び中耐圧ＭＯＳトランジスタ形成領域Ｒ２上をホトレジスト層１４で被覆して、低耐圧ＭＯＳトランジスタ形成領域Ｒ３のＳｉＯ２膜１１ｂをエッチング除去して、Ｐ型シリコン基板１を露出する。
【００２８】
次に、図３（ｃ）に示すように、ホトレジスト層１４を除去した後に、シリコン基板１を熱酸化し、低耐圧ＭＯＳトランジスタ形成領域Ｒ３に中耐圧ＭＯＳトランジスタのゲート絶縁膜１１ｂよりも薄い、例えば３ｎｍのＳｉＯ２膜１１ｃを形成する。これが、低耐圧ＭＯＳトランジスタのゲート絶縁膜１１ｃ（膜厚３ｎｍ）となる。
【００２９】
次に、図３（ｄ）に示すようにシリコン基板１全面におよそ２００ｎｍのポリシリコン膜１５を形成する。次に、当該ポリシリコン膜１５上に形成した不図示のホトレジスト層をマスクとして、図４（ａ）に示すように高耐圧ＭＯＳトランジスタのゲート絶縁膜１１ａ上にゲート電極１６ａ、中耐圧ＭＯＳトランジスタのゲート絶縁膜１１ｂ上にゲート電極１６ｂ、低耐圧ＭＯＳトランジスタのゲート絶縁膜１１ｃ上にゲート電極１６ｃ、キャパシタ絶縁膜１３上に上部電極層１７を形成する。
【００３０】
次に、高耐圧ＭＯＳトランジスタのイオン注入層形成領域上に開口部を有する不図示のホトレジスト層をマスクとして、Ｎ型不純物、例えばリンイオンを加速電圧３０ＫｅＶ、注入量３×１０１２／ｃｍ２の注入条件でイオン注入する。これにより、高耐圧ＭＯＳトランジスタ形成領域Ｒ１の高耐圧ＭＯＳトランジスタのソース・ドレイン領域にイオン注入層１８（Ｎ−層）を形成する（図４（ｂ））。次にＣＶＤ法によるＴＥＯＳ膜等により酸化膜を堆積させた後、当該酸化膜をエッチバックして、少なくともゲート電極１６ａの側壁部に側壁絶縁膜４０を形成する。
【００３１】
次に、図４（ｃ）に示すようにＲ１，Ｒ２，Ｒ３の各領域のＭＯＳトランジスタのイオン注入層形成領域上に開口部を有する不図示のホトレジスト層をマスクとして、Ｎ型不純物、例えばヒ素イオンを加速電圧６０ＫｅＶ、注入量２×１０１５／ｃｍ２の注入条件でイオン注入する。これにより、Ｒ１，Ｒ２，Ｒ３の各領域のＭＯＳトランジスタのソース・ドレイン領域にイオン注入層１９（Ｎ＋層）を形成する。
【００３２】
これにより、キャパシタ形成領域Ｒ４にはキャパシタが形成され、高耐圧ＭＯＳトランジスタ形成領域Ｒ１には高耐圧ＭＯＳトランジスタが形成され、中耐圧ＭＯＳトランジスタ形成領域Ｒ２には中耐圧ＭＯＳトランジスタが形成され、低耐圧ＭＯＳトランジスタ形成領域Ｒ３には低耐圧ＭＯＳトランジスタが形成される。
【００３３】
以上より第１の実施形態によれば、キャパシタ形成領域Ｒ４に隣接するトレンチ絶縁膜７ａ，７ｂのエッジはホトレジスト層１２がマスクとなるため、ＳｉＯ２膜１１のエッチングの際に、従来例のようにトレンチ絶縁膜７ａ，７ｂのエッジが過度にえぐられることはない。そして、その結果として膜質の優れたキャパシタ絶縁膜１３が形成され、電界集中が起こらず、キャパシタの絶縁破壊を防止することができる。
【００３４】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３５】
図５（ａ）に示すように、上記第１の実施形態に係る半導体装置の製造方法と同様の工程により、Ｐ型シリコン基板１００にトレンチ絶縁膜２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅが形成されたＳＴＩ構造を形成する。
【００３６】
次に、図５（ｂ）に示すように、Ｐ型シリコン基板１００の表面に、各トレンチ絶縁膜２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅに隣接したＲ１，Ｒ２，Ｒ３，Ｒ４の各領域にダミー酸化膜２１（例えば、熱酸化膜又は、ＣＶＤ法によるＴＥＯＳ膜）を例えば、５〜１０ｎｍの膜厚に形成する。
【００３７】
そして、キャパシタ形成領域Ｒ４に隣接したトレンチ絶縁膜２０a，２０ｂのエッジを覆うようにダミー酸化膜２１上及びトレンチ絶縁膜２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ上に露光及び現像処理によりホトレジスト層２３を選択的に形成し、キャパシタ形成領域に開口部２２を形成する。
【００３８】
次に、このホトレジスト層２３をマスクにして開口部２２にＮ型不純物、例えばヒ素イオンを加速電圧７０ＫｅＶで、注入量２×１０１４／ｃｍ２の注入条件でイオン注入することでキャパシタの下部電極層２４（Ｎ＋層）を形成する。ここで、キャパシタ形成領域Ｒ４に隣接するトレンチ絶縁膜２０ａ，２０ｂをホトレジスト層２３で被覆しているため、不純物イオンがトレンチ絶縁膜２０ａ，２０ｂに注入されることがない。なお、ダミー酸化膜２１はイオン注入によるシリコン基板１００のダメージを緩和する役割を有する。
【００３９】
次に、ホトレジスト層２３を除去し、その後ダミー酸化膜２１をエッチング除去して、Ｐ型シリコン基板１００の表面を露出する。その後、図５（ｃ）に示すように、Ｐ型シリコン基板１００の表面及びトレンチ絶縁膜２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅを覆うようにＳｉＯ２膜２５（例えば、熱酸化膜又は、ＣＶＤ法によるＴＥＯＳ膜もしくはＨＴＯ膜）を例えば、２０ｎｍの膜厚に形成する。
【００４０】
次に、図５（ｄ）に示すように、高耐圧ＭＯＳトランジスタ形成領域Ｒ１のＳｉＯ２膜２５上に露光及び現像処理によりホトレジスト層２６を選択的に形成する。そして、このホトレジスト層２６をマスクとして、ＳｉＯ２膜２５をエッチングにより除去する。ここで、高耐圧ＭＯＳトランジスタ形成領域Ｒ１に残存したＳｉＯ２膜２５が、高耐圧ＭＯＳトランジスタのゲート絶縁膜２５ａ（膜厚Ｔ１＝２０ｎｍ）となる。なお、実際には後述するＳｉＯ２膜２５ｂ及びＳｉＯ２膜２５ｃが加わって高耐圧用のゲート絶縁膜（２５ａ＋２５ｂ+２５ｃ）となる。
【００４１】
ここで、キャパシタ形成領域Ｒ４に隣接するトレンチ絶縁膜２０ａ，２０ｂには、上述のとおり前記イオン注入による不純物が注入されていないため、そのエッチングレートは低く、エッチングされるとしてもトレンチ絶縁膜２０ａ，２０ｂのエッジが大きくえぐられることはない。
【００４２】
次に、図６（ａ）に示すように、ホトレジスト層２６を除去した後にＰ型シリコン基板１００を熱酸化してキャパシタ形成領域Ｒ４、中耐圧ＭＯＳトランジスタ形成領域Ｒ２、及び低耐圧ＭＯＳトランジスタ形成領域Ｒ３に、高耐圧ＭＯＳトランジスタのゲート絶縁膜２５ａよりも薄い、例えば７ｎｍのＳｉＯ２膜２５ｂを形成する。ここで、キャパシタ形成領域Ｒ４に形成されたＳｉＯ２膜２５ｂはそのままキャパシタ絶縁膜２７（膜厚Ｔ２＝７ｎｍ）となる。
【００４３】
なお、実際には後述するＳｉＯ２膜２５ｃが重なってキャパシタ用絶縁膜（２７＋２５ｃ）となる。また、中耐圧ＭＯＳトランジスタ形成領域Ｒ２に形成されたＳｉＯ２膜２５ｂはそのまま中耐圧ＭＯＳトランジスタのゲート絶縁膜２５ｂ（膜厚Ｔ２＝７ｎｍ）となる。なお、実際には後述するＳｉＯ２膜２５ｃが重なって中耐圧用のゲート絶縁膜（２５ｂ＋２５ｃ）となる。
【００４４】
次に、図６（ｂ）に示すように、高耐圧ＭＯＳトランジスタ形成領域Ｒ１、中耐圧ＭＯＳトランジスタ形成領域Ｒ２、キャパシタ形成領域Ｒ４上をホトレジスト層２８で被覆して、低耐圧ＭＯＳトランジスタ形成領域Ｒ３のＳｉＯ２膜２５ｂをエッチング除去して、Ｐ型シリコン基板１００を露出する。
【００４５】
次に、図６（ｃ）に示すように、ホトレジスト層２８を除去した後に、Ｐ型シリコン基板１００を熱酸化し、低耐圧ＭＯＳトランジスタ形成領域Ｒ３に中耐圧ＭＯＳトランジスタのゲート絶縁膜２５ｂよりも薄い、例えば３ｎｍのＳｉＯ２膜２５ｃを形成する。これが、低耐圧ＭＯＳトランジスタのゲート絶縁膜２５ｃ（膜厚３ｎｍ）となる。
【００４６】
次に、図６（ｄ）に示すようにＰ型シリコン基板１００全面におよそ２００ｎｍのポリシリコン膜２９を形成する。次に、当該ポリシリコン膜２９上に形成した不図示のホトレジスト層をマスクとして、図７（ａ）に示すように高耐圧ＭＯＳトランジスタのゲート絶縁膜２５ａ上にゲート電極３０ａ、中耐圧ＭＯＳトランジスタのゲート絶縁膜２５ｂ上にゲート電極３０ｂ、低耐圧ＭＯＳトランジスタのゲート絶縁膜２５ｃ上にゲート電極３０ｃ、キャパシタ絶縁膜２７上に上部電極層３１を形成する。
【００４７】
次に、図７（ｂ）に示すように高耐圧ＭＯＳトランジスタのイオン注入層形成領域上に開口部を有する不図示のホトレジスト層をマスクとして、Ｎ型不純物、例えばリンイオンを加速電圧３０ＫｅＶ、注入量３×１０１２／ｃｍ２の注入条件でイオン注入する。これにより、高耐圧ＭＯＳトランジスタ形成領域Ｒ１の高耐圧ＭＯＳトランジスタのソース・ドレイン領域にイオン注入層３２（Ｎ−層）を形成する。次に、ＣＶＤ法によるＴＥＯＳ膜等により酸化膜を堆積させた後、当該酸化膜をエッチバックして、少なくともゲート電極３０ａの側壁部に側壁絶縁膜４５を形成する。
【００４８】
次に、図７（ｃ）に示すようにＲ１，Ｒ２，Ｒ３の各領域のＭＯＳトランジスタのイオン注入層形成領域上に開口部を有する不図示のホトレジスト層をマスクとして、Ｎ型不純物、例えばヒ素イオンを加速電圧６０ＫｅＶ、注入量２×１０１５／ｃｍ２の注入条件でイオン注入する。これにより、Ｒ１、Ｒ２、Ｒ３の各領域のＭＯＳトランジスタのソース・ドレイン領域にイオン注入層３３（Ｎ＋層）を形成する。
【００４９】
これにより、キャパシタ形成領域Ｒ４にはキャパシタが形成され、高耐圧ＭＯＳトランジスタ形成領域Ｒ１には高耐圧のＭＯＳトランジスタが形成され、中耐圧ＭＯＳトランジスタ形成領域Ｒ２には中耐圧のＭＯＳトランジスタが形成され、低耐圧ＭＯＳトランジスタ形成領域Ｒ３には低耐圧のＭＯＳトランジスタが形成される。なお、この第２の実施形態によれば、下部電極層２４はホトレジスト層２３をマスクとしたイオン注入により形成しているので、第１の実施形態の下部電極層１０よりもその面積は小さくなり、その分キャパシタの容量値も小さくなり得る。そのため、その分を考慮して設計する必要がある。
【００５０】
以上より、第２の実施形態によれば、ホトレジスト層２３がマスクとなり、キャパシタに隣接するトレンチ絶縁膜２０ａ，２０ｂには不純物イオンが注入されないため、ＳｉＯ２膜２５のエッチングの際にトレンチ絶縁膜２０ａ，２０ｂのエッジが過度にえぐられることはない。そして、その結果として膜質の優れたキャパシタ絶縁膜２７が形成され、電界集中が起こらず、キャパシタの絶縁破壊を防止することができる。
【００５１】
なお、本発明の第１及び第２の実施形態では、Ｐ型シリコン基板から成る半導体装置の製造方法に本発明を適用した例を紹介したが、Ｎ型シリコン基板から成る半導体装置の製造方法に本発明を適用するものであっても良い。この場合の下部電極層２４形成のためのイオン注入は、例えばボロンイオンを加速電圧１５ＫｅＶ、注入量２×１０１４／ｃｍ２の注入条件で行うことができる。
【００５２】
また、本発明の第１及び第２の実施形態では、熱酸化により各トランジスタのゲート絶縁膜及びキャパシタ絶縁膜を形成させたが、これに限定されず、ＣＶＤ（化学的気相成長）やＰＶＤ（物理的気相成長）等の方法で形成させても良い。
【００５３】
さらに、本発明の第１及び第２の実施形態では、高耐圧ＭＯＳトランジスタのみＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース・ドレイン領域の例を説明したが、低耐圧または中耐圧ＭＯＳトランジスタでも同様にＬＤＤ構造を採用しても構わない。
【００５４】
また、本発明の第１及び第２の実施形態では、キャパシタと、ゲート絶縁膜の膜厚が異なる３種類のＭＯＳトランジスタとを同一半導体基板上に備えた半導体装置の製造方法について説明したが、これに限定されず、キャパシタと少なくとも一つのＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法について本発明を適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】従来の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】従来の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】従来の実施形態に係る半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００５６】
１  Ｐ型シリコン基板    ２  ＳｉＯ２膜    ３  ポリシリコン膜    
４  Ｓｉ３Ｎ４膜    ５  ホトレジスト膜    ５ｈ  開口部    ６トレンチ溝    
７ａ，７ｂ，７ｃ，７ｄ，７ｅ  トレンチ絶縁膜    ８  ダミー酸化膜
９  ホトレジスト層    １０  下部電極層    １１  ＳｉＯ２膜  
１１ａ  高耐圧ＭＯＳトランジスタのゲート絶縁膜
１１ｂ  中耐圧ＭＯＳトランジスタのゲート絶縁膜
１１ｃ  低耐圧ＭＯＳトランジスタのゲート絶縁膜
１２  ホトレジスト層    １３  キャパシタ絶縁膜
１４  ホトレジスト層    １５  ポリシリコン膜
１６ａ，１６ｂ，１６ｃ  ゲート電極  
１７  ゲート電極    １８  イオン注入層（Ｎ−）    １９  イオン注入層（Ｎ＋）
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ  トレンチ絶縁膜
２１  ダミー酸化膜    ２２  開口部      ２３  ホトレジスト層
２４  下部電極層      ２５  ＳｉＯ２膜
２５ａ  高耐圧ＭＯＳトランジスタのゲート絶縁膜
２５ｂ  中耐圧ＭＯＳトランジスタのゲート絶縁膜
２５ｃ  低耐圧ＭＯＳトランジスタのゲート絶縁膜
２６  ホトレジスト層    ２７  キャパシタ絶縁膜
２８  ホトレジスト層    ２９  ポリシリコン膜
３０ａ，３０ｂ，３０ｃ  ゲート電極    
３１  上部電極層    ３２  イオン注入層（Ｎ−）    ３３  イオン注入層（Ｎ＋）
５０  トレンチ絶縁膜    ５１  ダミー酸化膜    ５２  下部電極層
５３  ＳｉＯ２膜    ５４  キャパシタ絶縁膜    ５５  上部電極層    ６０  角部
１００  Ｐ型シリコン基板    ２００  Ｐ型シリコン基板
Ｒ１  高耐圧ＭＯＳトランジスタ形成領域
Ｒ２  中耐圧ＭＯＳトランジスタ形成領域
Ｒ３  低耐圧ＭＯＳトランジスタ形成領域
Ｒ４  キャパシタ形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006222418.tif 000010
【図９】
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【図１０】
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