(57)【要約】【課題】  消費電力と不要輻射を抑えて、外部メモリへのアドレスデータや書き込みデータの電流量の不足に起因するアドレスデータや書き込みデータのデータ化けを防止できるメモリ制御装置を提供することを目的とする。【解決手段】  外部メモリとメモリインターフェースとの間に接続されており、書き込みデータ８の前値を保存し、書き込みデータ８を、オフセット値Ｘ、および書き込みデータ９と前記保存された前値との前値差分データＹに分離して変換し、これらをエンコード書き込みデータ１５として外部メモリへ書き込むデータ信号エンコーダ１２と、外部メモリから読み出された、読み出しデータ９のオフセット値Ｘと前値差分データＹとの和をとって逆変換し、デコード読み出しデータ１６として出力するメモリ出力信号デコーダ１３を備える。【選択図】      図２
2006236012.tif 000002
【特許請求の範囲】
【請求項１】
外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、
前記書き込みデータの前値を保存し、前記書き込みデータを、オフセット値、および書き込みデータと前記保存された前値との前値差分データに分離して変換し、これらオフセット値と前値差分データを前記外部メモリへ書き込むデータ信号エンコーダと、
前記外部メモリから読み出された、前記オフセット値と前値差分データとの和をとって逆変換し、出力するメモリ出力信号デコーダ
を備えることを特徴とするメモリ制御装置。
【請求項２】
外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、
前記書き込みデータの前値を保存し、前記書き込みデータを、オフセット値、および書き込みデータと前記保存された前値との前値差分データに分離して変換し、前記書き込みデータを分離するとき、前記前値差分データに設定されたビット幅の可動域を超える差分が発生した場合、前記オフセット値を更新して前記前値差分データを前記設定されたビット幅に抑え、前値差分データを外部メモリへ記憶し、更新したオフセット値とオフセット値更新時のアドレスを記憶するデータ信号エンコーダと、
データ読み出し時に、前記データ信号エンコーダに記憶されたオフセット値変更時のアドレスと照合したオフセット値と、前記外部メモリから読み出された前値差分データの和をとって逆変換し、出力するメモリ出力信号デコーダと
を備えることを特徴とするメモリ制御装置。
【請求項３】
前記データ信号エンコーダは、前記書き込みデータを分離するとき、設定されたビット幅の可動域を超える差分が発生した場合、前記オフセット値を更新して前記前値差分データを前記設定されたビット幅に抑え、更新したオフセット値を前記外部メモリへ書き込み、
前記メモリ出力信号デコーダは、前記外部メモリから読み出された、前記更新したオフセット値と前値差分データとの和をとって逆変換すること
を特徴とする請求項１に記載のメモリ制御装置。
【請求項４】
前記データ信号エンコーダは、オフセット値の更新頻度を検出し、この検出するオフセット値の更新頻度が設定値を超えると前値差分データのビット幅を広げ、更新頻度が設定値以下になると前値差分データのビット幅を狭め、この制御されるビット幅により前記前値差分データを分離し、また更新されたビット幅と変更時のアドレスを保持し、
前記メモリ出力信号デコーダは、読み出し時に、前記データ信号エンコーダに保持されたビット幅変更時のアドレスと照合したオフセット値と前値差分データの和をとるように逆変換すること
を特徴とする請求項２または請求項３に記載のメモリ制御装置。
【請求項５】
前記データ信号エンコーダは、オフセット値の更新幅を検出し、検出するオフセット値の更新幅が設定値を超えると前値差分データのビット幅を広げ、更新幅が設定値以下になると前値差分データのビット幅を狭め、この制御されるビット幅により前記前値差分データを分離し、また更新されたビット幅と変更時のアドレスを保持し、
前記メモリ出力信号デコーダは、読み出し時に、前記データ信号エンコーダに保持されたビット幅変更時のアドレスと照合したオフセット値と、前値差分データの和をとるように逆変換すること
を特徴とする請求項２または請求項３に記載のメモリ制御装置。
【請求項６】
前記データ信号エンコーダは、前記アドレスデータより単位時間当たりのメモリアクセス量を検出し、この検出するメモリアクセス量が設定値を超えると前値差分データのビット幅を広げ、メモリアクセス量が設定値以下になると前値差分データのビット幅を狭め、この制御されるビット幅により前記前値差分データを分離し、また更新されたビット幅と変更時のアドレスを保持し、
前記メモリ出力信号デコーダは、読み出し時に、前記データ信号エンコーダに保持されたビット幅変更時のアドレスと照合したオフセット値と、前値差分データの和をとるように逆変換すること
を特徴とする請求項２または請求項３に記載のメモリ制御装置。
【請求項７】
前記データ信号エンコーダは、データ再生速度を検出し、この検出する再生速度が設定値を超えると前値差分データのビット幅を広げ、再生速度が設定値以下になると前値差分データのビット幅を狭め、この制御されるビット幅により前記前値差分データを分離し、また更新されたビット幅と変更時のアドレスを保持し、
前記メモリ出力信号デコーダは、読み出し時に、前記データ信号エンコーダに保持されたビット幅変更時のアドレスと照合したオフセット値と、前値差分データの和をとるように逆変換すること
を特徴とする請求項２または請求項３に記載のメモリ制御装置。
【請求項８】
外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、
前記アドレスデータより単位時間当たりのメモリアクセス量を検出し、アクセス頻度が小さい場合は、前記書き込みデータを分割して数回に分けて数ビットずつ同一アドレスに上書きして外部メモリに書き込むデータ信号エンコーダを備えること
を特徴とするメモリ制御装置。
【請求項９】
外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、
前記データの読み出しの速度に相当するデータ再生速度を検出し、データ再生速度が遅い場合は、書き込みデータを分割して数回に分けて数ビットずつ同一アドレスに上書きして外部メモリに書き込むデータ信号エンコーダを備えること
を特徴とするメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置に関するものである。
【背景技術】
【０００２】
従来、ディスク装置等で使用される外部接続メモリへのアクセスは、メモリを使用する各機能ブロックで使っているデータの形で指定されたアドレスへ書き込みを行い、順次読み出しを行っている。
【０００３】
図８に、従来のメモリ制御を有する装置の構成を示す。
１はメモリ制御を有する装置、４はこのメモリ制御を有する装置１に外部接続される外部メモリである。
【０００４】
メモリ制御を有する装置１には、外部メモリ４を使用する機能ブロック２と、この機能ブロック２からの要求である入出力データ６を受け取り、外部メモリ４にアドレスデータ７と書き込みデータ８を出力し、外部メモリ４からの読み出しデータ９を受け取るメモリインターフェース３と、このメモリインターフェース３と外部メモリ４を接続するＩ／Ｏセル５が備えられている。
【０００５】
上記構成により、メモリ制御を有する装置１は、機能ブロック２からの要求でメモリインターフェース３を介して外部メモリ４にアクセスし、機能ブロック２が指定したアドレスに対して書き込みデータ８の書き込みを行い、または読み出しデータ９の読み出しを行っている。
【０００６】
また、従来のメモリ制御を有する装置の他の一例が、特許文献１に開示されている。
この特許文献１に開示されているメモリ制御を有する装置は、外部メモリのデータバス幅と同サイズのレジスタを設け、外部メモリから１回のアクセスで読み出したデータを該レジスタに格納した後に、必要なデータを該レジスタから順次選択し、リード要求したＣＰＵ等の処理装置に出力することにより、外部メモリへのアクセス回数を必要最小限で済ませることで高速にデータを転送できるように高速アクセスの工夫をしている。
【特許文献１】特開２００３−４４３５４号公報（第１４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図８および特許文献１に示される従来のメモリ制御を有する装置では、基板上の配線、レイアウトや外部メモリの負荷容量等の要因により、外部メモリへのアドレスデータや書き込みデータの電流量が不足してしまう場合がある。その際、アドレスデータや書き込みデータのデータ化けが起こり、結果として読み出しデータが正しい値にならなくなる場合があるという問題を有している。
【０００８】
このような課題に対し、Ｉ／Ｏセルの電流能力を一律上げることでデータ化けの対策を行うことが可能ではあるが、消費電力や不要輻射の面で不利になってしまう。
そこで、本発明は、消費電力と不要輻射を抑えて、外部メモリへのアドレスデータや書き込みデータの電流量の不足に起因するアドレスデータや書き込みデータのデータ化けを防止できるメモリ制御装置を提供することを目的としたものである。
【課題を解決するための手段】
【０００９】
前述した目的を達成するために、本発明のうち請求項１に記載の発明は、外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、前記書き込みデータの前値を保存し、前記書き込みデータを、オフセット値、および書き込みデータと前記保存された前値との前値差分データに分離して変換し、これらオフセット値と前値差分データを前記外部メモリへ書き込むデータ信号エンコーダと、前記外部メモリから読み出された、前記オフセット値と前値差分データとの和をとって逆変換し、出力するメモリ出力信号デコーダを備えることを特徴とするものである。
【００１０】
上記構成によれば、書き込みデータは、オフセット値と前値差分データに分離されて外部メモリに書き込まれる。前記前値差分データの変化は少ない（特に、オーディオデータのとき）ことから、結果として外部メモリへの書き込みデータの変化量が入力した書き込みデータよりも少なくなり、よって外部メモリへのアドレスデータと書き込みデータの同時変化による瞬時の電流量が低減され、電流量不足を最低限に抑えることが可能となり、データ化けが抑えられ、さらに不要輻射の低減につながる。
【００１１】
また請求項２に記載の発明は、外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、前記書き込みデータの前値を保存し、前記書き込みデータを、オフセット値、および書き込みデータと前記保存された前値との前値差分データに分離して変換し、前記書き込みデータを分離するとき、前記前値差分データに設定されたビット幅の可動域を超える差分が発生した場合、前記オフセット値を更新して前記前値差分データを前記設定されたビット幅に抑え、前値差分データを外部メモリへ記憶し、更新したオフセット値とオフセット値更新時のアドレスを記憶するデータ信号エンコーダと、データ読み出し時に、前記データ信号エンコーダに記憶されたオフセット値変更時のアドレスと照合したオフセット値と、前記外部メモリから読み出された前値差分データの和をとって逆変換し、出力するメモリ出力信号デコーダとを備えることを特徴とするものである。
【００１２】
上記構成によれば、書き込みデータを分離するとき、前値差分データに設定されたビット幅の可動域を超える差分が発生した場合、オフセット値を更新して前値差分データを設定されたビット幅に抑え、前値差分データを外部メモリへ記憶し、更新したオフセット値とオフセット値更新時のアドレスが記憶される。このように、前値差分データのみが外部メモリに記憶され、この前値差分データの変化は少ない（特に、オーディオデータのとき）ことから、結果として外部メモリへの書き込みデータの変化量が入力した書き込みデータよりも少なくなり、よって外部メモリへのアドレスデータと書き込みデータの同時変化による瞬時の電流量が低減され、電流量不足を最低限に抑えることが可能となり、データ化けが抑えられ、さらに不要輻射の低減につながる。また外部メモリを有効に使用することが可能となる。
【００１３】
また請求項３に記載の発明は、請求項１に記載の発明であって、前記データ信号エンコーダは、前記書き込みデータを分離するとき、設定されたビット幅の可動域を超える差分が発生した場合、前記オフセット値を更新して前記前値差分データを前記設定されたビット幅に抑え、更新したオフセット値を前記外部メモリへ書き込み、前記メモリ出力信号デコーダは、前記外部メモリから読み出された、前記更新したオフセット値と前値差分データとの和をとって逆変換することを特徴とするものである。
【００１４】
上記構成によれば、書き込みデータを分離するとき、設定されたビット幅の可動域を超える差分が発生した場合、オフセット値が更新され前値差分データが設定されたビット幅に抑えられる。これにより、外部メモリへの前値差分データのビット幅が常に制限される。
【００１５】
また請求項４に記載の発明は、請求項２または請求項３に記載の発明であって、前記データ信号エンコーダは、オフセット値の更新頻度を検出し、この検出するオフセット値の更新頻度が設定値を超えると前値差分データのビット幅を広げ、更新頻度が設定値以下になると前値差分データのビット幅を狭め、この制御されるビット幅により前記前値差分データを分離し、また更新されたビット幅と変更時のアドレスを保持し、前記メモリ出力信号デコーダは、読み出し時に、前記データ信号エンコーダに保持されたビット幅変更時のアドレスと照合したオフセット値と前値差分データの和をとるように逆変換することを特徴とするものである。
【００１６】
上記構成によれば、オフセット値が更新されると、その更新頻度が検出され、この検出するオフセット値の更新頻度により前値差分データのビット幅が制御される。すなわち、オフセット値の更新頻度が設定値を超えると前値差分データのビット幅が広げられ、更新頻度が設定値以下になると前値差分データのビット幅が狭められる。この制御されるビット幅により前記前値差分データが分離される。よって、オフセット値の更新頻度が設定値を超えると、すなわち書き込みデータの変動が大きいと判断されると、前値差分データのビット幅が広くなることにより、オフセット値および前値差分データからなる外部メモリへの書き込みデータの変動が少なくなり、結果として外部メモリへの書き込みデータの変化量が入力した書き込みデータよりも少なくなり、よって外部メモリへのアドレスデータと書き込みデータの同時変化による瞬時の電流量が低減され、電流量不足を最低限に抑えることが可能となり、データ化けが抑えられ、さらに不要輻射の低減につながる。
【００１７】
また請求項５に記載の発明は、請求項２または請求項３に記載の発明であって、前記データ信号エンコーダは、オフセット値の更新幅を検出し、検出するオフセット値の更新幅が設定値を超えると前値差分データのビット幅を広げ、更新幅が設定値以下になると前値差分データのビット幅を狭め、この制御されるビット幅により前記前値差分データを分離し、また更新されたビット幅と変更時のアドレスを保持し、前記メモリ出力信号デコーダは、読み出し時に、前記データ信号エンコーダに保持されたビット幅変更時のアドレスと照合したオフセット値と、前値差分データの和をとるように逆変換することを特徴とするものである。
【００１８】
上記構成によれば、オフセット値の更新幅により、前値差分データのビット幅が制御される。
また請求項６に記載の発明は、請求項２または請求項３に記載の発明であって、前記データ信号エンコーダは、前記アドレスデータより単位時間当たりのメモリアクセス量を検出し、この検出するメモリアクセス量が設定値を超えると前値差分データのビット幅を広げ、メモリアクセス量が設定値以下になると前値差分データのビット幅を狭め、この制御されるビット幅により前記前値差分データを分離し、また更新されたビット幅と変更時のアドレスを保持し、前記メモリ出力信号デコーダは、読み出し時に、前記データ信号エンコーダに保持されたビット幅変更時のアドレスと照合したオフセット値と、前値差分データの和をとるように逆変換することを特徴とするものである。
【００１９】
上記構成によれば、単位時間当たりのメモリアクセス量により、前値差分データのビット幅が制御される。
また請求項７に記載の発明は、請求項２または請求項３に記載の発明であって、前記データ信号エンコーダは、データ再生速度を検出し、この検出する再生速度が設定値を超えると前値差分データのビット幅を広げ、再生速度が設定値以下になると前値差分データのビット幅を狭め、この制御されるビット幅により前記前値差分データを分離し、また更新されたビット幅と変更時のアドレスを保持し、前記メモリ出力信号デコーダは、読み出し時に、前記データ信号エンコーダに保持されたビット幅変更時のアドレスと照合したオフセット値と、前値差分データの和をとるように逆変換することを特徴とするものである。
【００２０】
上記構成によれば、データ再生速度により、前値差分データのビット幅が制御される。
また請求項８に記載の発明は、外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、前記アドレスデータより単位時間当たりのメモリアクセス量を検出し、アクセス頻度が小さい場合は、前記書き込みデータを分割して数回に分けて数ビットずつ同一アドレスに上書きして外部メモリに書き込むデータ信号エンコーダを備えることを特徴とするものである。
【００２１】
上記構成によれば、単位時間当たりのメモリアクセス量を検出し、アクセス頻度が小さい場合は、前記書き込みデータを分割して数回に分けて数ビットずつ同一アドレスに上書きして外部メモリに書き込むことにより、外部メモリへのアドレスデータと書き込みデータの同時変化が少なくなり、よって同時変化による瞬時の電流量が低減され、電流量不足を最低限に抑えることが可能となり、データ化けが抑えられ、さらに不要輻射の低減につながる。
【００２２】
また請求項９に記載の発明は、外部メモリに対して、指定されたアドレスデータに、入力した書き込みデータを書き込み、前記外部メモリより、指定されたアドレスデータのデータを読み出して出力するメモリ制御装置であって、前記データの読み出しの速度に相当するデータ再生速度を検出し、データ再生速度が遅い場合は、書き込みデータを分割して数回に分けて数ビットずつ同一アドレスに上書きして外部メモリに書き込むデータ信号エンコーダを備えることを特徴とするものである。
【００２３】
上記構成によれば、データ再生速度を検出し、データ再生速度が遅い場合は、前記書き込みデータを分割して数回に分けて数ビットずつ同一アドレスに上書きして外部メモリに書き込むことにより、外部メモリへのアドレスデータと書き込みデータの同時変化が少なくなり、よって同時変化による瞬時の電流量が低減され、電流量不足を最低限に抑えることが可能となり、データ化けが抑えられ、さらに不要輻射の低減につながる。
【発明の効果】
【００２４】
本発明のメモリ制御装置は、外部メモリへのアドレスデータと書き込みデータの同時変化による瞬時の電流量を低減でき、電流量不足を最低限に抑えることができ、データ化けを抑えることができ、さらに不要輻射を低減できる、という効果を有している。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、背景の技術の図８の構成と同一の構成には同一の符号を付して説明を省略する。
［実施の形態１］
図１は本発明の実施の形態１におけるメモリ制御装置を備えたメモリ制御を有する装置のブロック図である。
【００２６】
本発明のメモリ制御装置１０は、図１で示すように、メモリインターフェース３と、外部メモリ４との間に、Ｉ／Ｏセル５を介して接続されており、外部メモリ４に対して、機能ブロック２よりメモリインターフェース３を介して指定されたアドレスデータ７に、入力した書き込みデータ８を変換して書き込み、前記外部メモリ４より、指定されたアドレスデータ７のデータを読み出して逆変換し、メモリインターフェース３を介して機能ブロック２へ出力するメモリ制御装置である。このメモリ制御装置１０は、アドレス信号エンコーダ１１と、データ信号エンコーダ１２と、メモリ出力信号デコーダ１３から構成されている。
【００２７】
メモリ制御装置１０の詳細なブロック図を図２に示す。
アドレス信号エンコーダ１１は、例えば、アドレスデータ７が１ビットずつ変化するように各アドレスに対してアドレス信号エンコードでマッピングしておき、これにしたがってエンコーダして、エンコードアドレスデータ１４として外部メモリ４へ出力する。これにより、外部メモリ４をリングバッファとして使用する際、信号の同時変化量が最低限に抑えられる。
【００２８】
前記データ信号エンコーダ１２は、図２に示すように、前値保持回路１７とデータ比較分離器１６により構成されている。
前値保持回路１７は、書き込みデータ８の前値を保存する。
【００２９】
またデータ比較分離器１６は、書き込みデータ８と前値保持回路１７の出力値を比較し、予め設定されているオフセット値（設定オフセット値）Ｘ、および書き込みデータ８と前値との差分データ（前値差分データ）Ｙに分離し、これら設定オフセット値Ｘと前値差分データＹをエンコード書き込みデータ１５として出力する。
【００３０】
前記メモリ出力信号デコーダ１３は、エンコードしたデータを復元するデコーダであり、外部メモリ４からの読み出しデータ９として入力する、前記設定オフセット値Ｘと前値差分データＹとを加算して元のデータに戻し（逆変換し）、デコード読み出しデータ１６として出力するデータ復元器１８により構成されている。
【００３１】
上記構成による作用を説明する。
データ書き込み時には、例えば、ビット幅Ｐの書き込みデータ８の値を前値保持回路１７で保持しておき、書き込みデータ８と前値保持回路１７で保持されている前値をデータ比較分離器１７で比較する。そして、データ比較分離器１７において、書き込みデータ８を、予め設定しているビット幅Ｑの設定オフセット値Ｘと、ビット幅Ｒで書き込みデータ８と前値との差分データ（前値差分データ）Ｙに変換し、ビット幅Ｓ（＝Ｑ＋Ｒ）のエンコード書き込みデータ１５として外部メモリ４に書き込む。特に、ディスク装置等でオーディオデータを再生する場合などに外部メモリ４をリングバッファとして使用すると、オーディオデータは連続的なデータのため、前値との差分が大きくなることが比較的少なくなることで前値差分データＹの変化が少なくなり、結果としてエンコード書き込みデータ１５の変化量が書き込みデータ８よりも少なくなる。よって、外部メモリ４へのアドレスデータ７と書き込みデータ８の同時変化による瞬時の電流量を低減でき、電流量不足をメモリ制御装置１０により最低限に抑えることが可能となり、データ化けを抑えることができる。さらに、不要輻射の低減につながる。
【００３２】
また、データ読み出し時には、データ書き込み時とは反対に、データ復元器１８において、外部メモリ４から読み出されたビット幅Ｓの読み出しデータ９の、ビット幅Ｑの設定オフセット値Ｘとビット幅Ｒの前値差分データＹを加算することにより、ビット幅Ｐのデコード読み出しデータ１６を出力する。
［実施の形態２］
図３は本発明の実施の形態２におけるメモリ制御装置のブロック図である。なお、実施の形態１のメモリ制御装置と同一の構成には、同一の符号を付して説明を省略する。また実施の形態２のメモリ制御装置の接続は、図１に示す通りであり、全体としての機能は実施の形態１のメモリ制御装置１０と同様である。
【００３３】
この実施の形態２におけるメモリ制御装置１０のデータ信号エンコーダ１２は、実施の形態１と同様の前値保持回路１７と、データ比較分離器１６と、オフセット値保持回路１９により構成される。
【００３４】
データ比較分離器１６は、書き込みデータ８と前値保持回路１７の出力値を比較し、オフセット値Ｘ、および書き込みデータ８と前値との差分データ（前値差分データ）Ｙに分離し、この際、前値差分データＹを外部メモリ４へ記憶するビット幅が予め設定されており、その可動域を超える差分が発生した場合、オフセット値Ｘを更新（変更）して、前値差分データＹを設定されたビット幅に収め、この前値差分データＹをエンコード書き込みデータ１５として外部メモリ４へ書き込み、変更したオフセット値（変更オフセット値）Ｘを出力する。
【００３５】
前記オフセット値保持回路１９には、アドレスデータ７が入力され、データ比較分離器１６により変更オフセット値Ｘが入力されており、オフセット値保持回路１９は、入力した変更オフセット値Ｘ、および変更オフセット値Ｘを入力したときのアドレス（オフセット変更アドレス）を記憶（保持）し、また読み出し時には、読み出しアドレスと、記憶しているオフセット変更アドレスとを照合して変更オフセット値Ｘを読み出し、この変更オフセット値Ｘをメモリ出力信号デコーダ１３へ出力する。
【００３６】
メモリ出力信号デコーダ１３は、予め設定されオフセット値Ｘ、あるいはオフセット値保持回路１９から変更オフセット値Ｘを入力したときはこのオフセット値Ｘと、外部メモリ４からの読み出しデータ９の前値差分データＹを加算して元のデータに戻し（逆変換し）、デコード読み出しデータ１６として出力するデータ復元器１８により構成される。
【００３７】
上記構成による作用を説明する。
データ書き込み時には、例えば、ビット幅Ｐの書き込みデータ８の値を前値保持回路１７で保持しておき、書き込みデータ８と前値をデータ比較分離器１７で比較し、Ｑビット幅のオフセット値ＸとＲビット幅の前値差分データＹに分離し、ビット幅Ｒで前値差分データＹをエンコード書き込みデータ１５として外部メモリ４へ書きこむ。
【００３８】
そして、前値差分データＹを記憶するビット幅が予め設定されており、その可動域を超える差分が発生した場合、オフセット値Ｘを更新（変更）して、前値差分データＹを設定されたビット幅に収め、オフセット値保持回路１９にビット幅Ｑの変更オフセット値Ｘとオフセット変更アドレスＹを保持させる。
【００３９】
前述したように、ディスク装置等でオーディオデータを再生する場合などに外部メモリ４をリングバッファとして使用すると、オーディオデータは連続的なデータのため、前値との差分が大きくなることが比較的少なくなることにより前値差分データＹとともにオフセット値Ｘの変化も少ないため、オフセット値保持回路１９のワード数やビット幅は外部メモリ４の容量より少なく構成できる。また、エンコード書き込みデータ１５は前値差分データＹのみとなり、前値差分データＹのみが外部メモリ４に記憶され、この前値差分データの変化は少ない（特に、オーディオデータのとき）ことから、結果として外部メモリ４への書き込みデータ１５の変化量が、入力した書き込みデータ８よりも少なくなり、よって外部メモリ４へのアドレスデータ７と書き込みデータ８の同時変化による瞬時の電流量が低減され、電流量不足を最低限に抑えることが可能となり、データ化けが抑えられ、さらに不要輻射の低減につながる。また外部メモリ４を有効に使用することが可能となる。
【００４０】
また、データ読み出し時には、データ書き込み時とは反対に、読み出しアドレスと、オフセット値保持回路１９に記憶しているオフセット変更アドレスとを照合して変更オフセット値Ｘを読み出し、データ復元器１８でオフセット値Ｘと前値差分データＹを加算することにより、デコード読み出しデータ１６を出力する。
［実施の形態３］
図４は本発明の実施の形態３におけるメモリ制御装置のブロック図である。なお、実施の形態１のメモリ制御装置と同一の構成には、同一の符号を付して説明を省略する。また実施の形態３のメモリ制御装置の接続は、図１に示す通りであり、全体としての機能は実施の形態１のメモリ制御装置１０と同様である。
【００４１】
この実施の形態３におけるメモリ制御装置１０のデータ信号エンコーダ１２は、実施の形態１と同様の前値保持回路１７と、データ比較分離器１６と、オフセット更新カウンタ２０と、可動域制御回路２２と、可動域保持回路２３により構成されている。
【００４２】
データ比較分離器１６は、書き込みデータ８と前値保持回路１７の出力値を比較し、オフセット値Ｘと前値差分データＹに分離し、この際、前値差分データＹを外部メモリ４へ記憶するビット幅が予め設定されており、その可動域を超える差分が発生した場合、オフセット値Ｘを更新（変更）して、前値差分データＹを設定されたビット幅に収め、また可動域制御回路２２より入力する前値差分データの可動域幅により前値差分データＹのビット幅を変更し、オフセット値Ｘと前値差分データＹをエンコード書き込みデータ１５として外部メモリ４へ書き込み、変更したオフセット値Ｘをオフセット更新カウンタ２０へ出力する。
【００４３】
オフセット更新カウンタ２０は、データ比較分離器１６より入力したオフセット値Ｘの更新頻度を検出してカウントアップし、オフセット更新頻度２１として可動域制御回路２２へ出力する。
【００４４】
可動域制御回路２２は、オフセット更新カウンタ２０で検出したオフセット更新頻度２１が設定値を越えると前値差分データＹのビット幅を広げ、オフセット更新頻度２１が設定値以下となると前値差分データＹのビット幅を狭めるよう前値差分データの可動域幅を切り換えてデータ比較分離器１６と可動域保持回路２３へ出力する。このように、オフセット更新頻度２１により前値差分データＹのビット幅を制御している。
【００４５】
可動域保持回路２３には、アドレスデータ７が入力され、可動域制御回路２２より前値差分データの可動域幅が入力されており、可動域保持回路２３は、入力した可動域幅と可動域変更時のアドレスを記憶し、読み出し時には、読み出しアドレスと、記憶している可動域変更時アドレスとを照合して可動域幅を読み出し、この可動域幅をメモリ出力信号デコーダ１３へ出力する。
【００４６】
またメモリ出力信号デコーダ１３は、外部メモリ４からの読み出しデータ９と、可動域保持回路２３より入力した可動域幅２４から前値差分データＹのビット幅を割り出し、前値差分データＹを求め、この求めた前値差分データＹとオフセット値Ｘとから元のデータに戻し（逆変換し）、デコード読み出しデータ１６として出力するデータ復元器１８により構成される。
【００４７】
上記構成による作用を説明する。
データ書き込み時には、例えば、ビット幅Ｐの書き込みデータ８の値を前値保持回路１７で保持しておき、書き込みデータ８と前値をデータ比較分離器１７で比較する。そして、設定されているビット幅Ｑでオフセット値、ビット幅Ｒで前値との差分データ（前置差分データ）Ｙになるように書き込みデータ８を変換し、ビット幅Ｓ（＝Ｑ＋Ｙ）のエンコード書き込みデータ１５として外部メモリ４に書き込む。さらに、オフセット値Ｘが更新されたときにオフセット更新カウンタ２０をカウントアップし、オフセット更新頻度２１として可動域制御回路２２へ出力する。可動域制御回路２２では、オフセット更新頻度２１から、ある周期で一定回数以上の更新があった場合、信号の値が大きく変わりやすいと判断して前値差分データＹのビット幅を広げる。よって、データが比較的大きく変動する際にも結果としてエンコード書き込みデータ１５の変化量が書き込みデータ８よりも少なくなり、外部メモリ４へのアドレスデータ７と書き込みデータ８の同時変化による瞬時の電流量を低減でき、電流量不足を、メモリ制御装置１０により最低限に抑えることが可能となり、データ化けを抑えることができる。さらに、不要輻射の低減につながる。
【００４８】
また、可動域が変更になったとき、可動域保持回路２３に可動域幅と可動域変更時のアドレス値を記憶しておく。さらにオフセット更新頻度２１が設定値以下となると前値差分データＹのビット幅を狭めるよう前値差分データの可動域幅を切り換えることにより、出力されるエンコード書き込みデータ１５（前値差分データＹ）のビット幅が狭くなり、外部メモリ４を有効に使用することができる。
【００４９】
またデータ読み出し時には、データ復元器１８で、外部メモリ４からの読み出しデータ９と可動域保持回路２３に保持している可動域幅２４から前値差分データＹのビット幅を割り出し、オフセット値Ｘと前値差分データＹから元のデータに戻し、デコード読み出しデータ１６を出力する。
【００５０】
なお、オフセット値Ｘは外部メモリ４に書き込む構成だけではなく、実施の形態２で前述したようにオフセット値保持回路１９を搭載して内部に保持し、外部メモリ４には前値差分データのみを書き込む構成でもよい。
［実施の形態４］
図５は本発明の実施の形態４におけるメモリ制御装置のブロック図である。なお、実施の形態１のメモリ制御装置と同一の構成には、同一の符号を付して説明を省略する。また実施の形態４のメモリ制御装置の接続は、図１に示す通りであり、全体としての機能は実施の形態１のメモリ制御装置１０と同様である。
【００５１】
この実施の形態４におけるメモリ制御装置１０のデータ信号エンコーダ１２は、実施の形態３と同様の前値保持回路１７、データ比較分離器１６、および可動域保持回路２３と、オフセット更新幅検出器２５と、可動域制御回路２２により構成されている。
【００５２】
オフセット更新幅検出器２５は、比較分離器１６のオフセット値Ｘの更新幅を検出し、オフセット更新幅２６を可動域制御回路２２へ出力する。
前記可動域制御回路２２は、オフセット更新幅検出器２５で検出したオフセット更新幅２６が設定値を超えると前値差分データＹのビット幅を広げ、更新幅が設定値以下になると前値差分データＹのビット幅を狭めるよう、前値差分データＹの可動域を切り換え、可動域幅をデータ比較分離器１６と可動域保持回路２３へ出力する。このように、オフセット更新幅２６により前値差分データＹのビット幅を制御している。
【００５３】
またメモリ出力信号デコーダ１３は、外部メモリ４からの読み出しデータ９と、可動域保持回路２３より入力した可動域幅２４から前値差分データＹのビット幅を割り出し、前値差分データＹを求め、求めた前値差分データＹとオフセット値Ｘとから元のデータに戻し（逆変換し）、デコード読み出しデータ１６として出力するデータ復元器１８により構成される。
【００５４】
上記構成による作用を説明する。
データ書き込み時には、例えば、ビット幅Ｐの書き込みデータ８の値を前値保持回路１７で保持しておき、書き込みデータ８と前値をデータ比較分離器１７で比較する。そして、予め設定しているビット幅Ｑでオフセット値、ビット幅Ｒで前値との差分データになるように書き込みデータ８を変換し、ビット幅Ｓ（＝Ｑ＋Ｒ）のエンコード書き込みデータ１５として外部メモリ４に書き込む。さらに、オフセット値Ｘが更新されたときにオフセット更新幅検出器２５からオフセット更新幅２６を可動域制御回路２２へ出力する。可動域制御回路２２では、オフセット更新幅２６が設定値を超えると前値差分データＹのビット幅を広げる。よって、データが比較的大きく変動する際にも結果としてエンコード書き込みデータ１５の変化量が書き込みデータ８よりも少なくなり、外部メモリ４へのアドレスデータ７と書き込みデータ８の同時変化による瞬時の電流量を低減でき、電流量不足を、メモリ制御装置１０により最低限に抑えることが可能となり、データ化けを抑えることができる。さらに、不要輻射の低減につながる。
【００５５】
また、可動域が変更になったとき、可動域保持回路２３に可動域幅と可動域変更時のアドレス２４を記憶しておく。さらにオフセット更新幅２６が設定値以下になると前値差分データＹのビット幅を狭めるよう前値差分データＹの可動域幅を切り換えることにより、出力されるエンコード書き込みデータ１５（前値差分データＹ）のビット幅が狭くなり、外部メモリ４を有効に使用することができる。
【００５６】
またデータ読み出し時には、データ復元器１８で、外部メモリ４からの読み出しデータ９と可動域保持回路２３に保持している可動域幅と可動域変更時のアドレス２４から前値差分データのビット幅を割り出して、オフセット値Ｘと前値差分データＹから元のデータに戻し、デコード読み出しデータ１６を出力する。
【００５７】
なお、オフセット値は外部メモリ４に書き込む構成だけではなく、実施の形態２で前述したようにオフセット値保持回路１９を搭載して内部に保持し、外部メモリ４には前値差分データのみを書き込む構成でもよい。
［実施の形態５］
図６は本発明の実施の形態５におけるメモリ制御装置のブロック図である。なお、実施の形態１のメモリ制御装置と同一の構成には、同一の符号を付して説明を省略する。また実施の形態５のメモリ制御装置の接続は、図１に示す通りであり、全体としての機能は実施の形態１のメモリ制御装置１０と同様である。
【００５８】
この実施の形態５におけるメモリ制御装置１０は、データ信号エンコーダ１２で構成され、このデータ信号エンコーダ１２は、メモリアクセス量検出回路２７と、書き込みデータビット幅制御装置２９から構成されている。
【００５９】
メモリアクセス量検出回路２７は、アドレスデータ７より外部メモリ４へのアクセス量を検出する。
また書き込みデータビット幅制御装置２９は、メモリアクセス量検出回路２７で検出したメモリアクセス量２８によりアクセス頻度が小さいと判断する場合は、書き込みデータ８を分割して数回に分けて数ビットずつ同一アドレスに上書きするエンコード書き込みデータ１５として外部メモリ４へ出力する。
【００６０】
上記構成による作用を説明する。
書き込み時には、書き込みアドレスのアクセス量をメモリアクセス量検出回路２７で検出し、アクセス頻度が小さい場合は、書き込みデータを分割して数回に分けて数ビットずつ同一アドレスに上書きして外部メモリ４に書き込みを行う。よって、エンコード書き込みデータ１５の変化量をメモリアクセス量２８に応じて可能な限り減らすことができ、外部メモリ４へのアドレスデータ７と書き込みデータ８の同時変化による瞬時の電流量を低減でき、電流量不足を、メモリ制御装置１０により最低限に抑えることが可能となり、データ化けを抑えることができる。さらに、不要輻射の低減につながる。
【００６１】
データを読み出す場合には、読み出したいアドレスにアクセスすれば、読み出すことができる。
［実施の形態６］
図７は本発明の実施の形態６におけるメモリ制御装置のブロック図である。なお、実施の形態１のメモリ制御装置と同一の構成には、同一の符号を付して説明を省略する。また実施の形態６のメモリ制御装置の接続は、図１に示す通りであり、全体としての機能は実施の形態１のメモリ制御装置１０と同様である。さらに実施の形態６では、データの読み出しの速度に相当する再生速度３０のデータが入力されている。
【００６２】
この実施の形態６におけるメモリ制御装置１０は、データ信号エンコーダ１２で構成され、このデータ信号エンコーダ１２は、書き込みデータビット幅制御装置２９から構成されている。
【００６３】
書き込みデータビット幅制御装置２９には、新たにデータ再生速度３０が入力されており、書き込みデータビット幅制御装置２９は、このデータ再生速度３０を検出する機能（装置）を備え、データ再生速度３０が遅いことが検出されると、書き込みデータ８を分割して数回に分けて数ビットずつ同一アドレスに上書きするエンコード書き込みデータ１５として外部メモリ４へ出力する。
【００６４】
上記構成による作用を説明する。
書き込み時には、再生速度３０が遅い場合は、書き込みデータを分割して数回に分けて数ビットずつ同一アドレスに上書きして外部メモリ４に書き込みを行う。よって、エンコード書き込みデータ１５の変化量を再生速度３０に応じて可能な限り減らすことができ、外部メモリ４へのアドレスデータ７と書き込みデータ８の同時変化による瞬時の電流量を低減でき、電流量不足を、メモリ制御装置１０により最低限に抑えることが可能となり、データ化けを抑えることができる。さらに、不要輻射の低減につながる。
【００６５】
データを読み出す場合には、読み出したいアドレスにアクセスすれば、読み出すことができる。
［他の実施の形態］
上記実施の形態３または実施の形態４における、オフセット更新カウンタ２０またはオフセット更新幅検出器２５に代えて、実施の形態５のメモリアクセス量検出回路２７または実施の形態６のデータ再生速度３０を検出する機能（装置）を設けるようにしてもよい。
【００６６】
このとき、メモリアクセス量検出回路２７に代えるとき、可動域制御回路２２は、メモリアクセス量が設定値を超えると前値差分データＹのビット幅を広げ、設定値以下になると前値差分データＹのビット幅を狭める前値差分データの可動域幅を切り換えて出力する。このように、メモリアクセス量により前値差分データＹのビット幅を制御する。
【００６７】
またデータ再生速度３０を検出する機能（装置）に代えるとき、可動域制御回路２２は、再生速度が設定値を超えると前値差分データＹのビット幅を広げ、設定値以下になると前値差分データＹのビット幅を狭める前値差分データの可動域幅を切り換えて出力する。このように、データ再生速度により前値差分データＹのビット幅を制御する。
【００６８】
なお、他の実施の形態においても、オフセット値Ｘは外部メモリ４に書き込む構成だけではなく、実施の形態２で前述したようにオフセット値保持回路１９を搭載して内部に保持し、外部メモリ４には前値差分データのみを書き込む構成でもよい。
【産業上の利用可能性】
【００６９】
本発明にかかるメモリ制御装置は、ＤＲＡＭ等の外部メモリを接続して使う外部メモリ制御を有する半導体装置に有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１におけるメモリ制御装置を備えたメモリ制御を有する装置の要部構成図である。
【図２】同メモリ制御装置の構成図である。
【図３】本発明の実施の形態２におけるメモリ制御装置の構成図である。
【図４】本発明の実施の形態３におけるメモリ制御装置の構成図である。
【図５】本発明の実施の形態４におけるメモリ制御装置の構成図である。
【図６】本発明の実施の形態５におけるメモリ制御装置の構成図である。
【図７】本発明の実施の形態６におけるメモリ制御装置の構成図である。
【図８】従来のメモリ制御装置を備えたメモリ制御を有する装置の要部構成図である。
【符号の説明】
【００７１】
１    メモリ制御を有する装置
２    機能ブロック
３    メモリインターフェース
４    外部メモリ
５    Ｉ／Ｏセル
６    入出力データ
７    アドレスデータ
８    書き込みデータ
９    読み出しデータ
１０  メモリ制御装置
１１  アドレス信号エンコーダ
１２  データ信号エンコーダ
１３  メモリ出力信号デコーダ
１４  エンコードアドレスデータ
１５  エンコード書き込みデータ
１６  デコード読み出しデータ
１７  前値保持回路
１８  データ復元器
１９  オフセット値保持回路
２０  オフセット更新カウンタ
２１  オフセット更新頻度
２２  可動域制御回路
２３  可動域保持回路
２４  可動域幅と更新アドレス
２５  オフセット更新幅検出器
２６  オフセット更新幅
２７  メモリアクセス量検出器
２８  メモリアクセス量
２９  書き込みデータビット幅制御装置
３０  再生速度
【図１】
2006236012.tif 000003
【図２】
2006236012.tif 000004
【図３】
2006236012.tif 000005
【図４】
2006236012.tif 000006
【図５】
2006236012.tif 000007
【図６】
2006236012.tif 000008
【図７】
2006236012.tif 000009
【図８】
2006236012.tif 000010