(57)【要約】【課題】  近年の微細化・低温化された半導体装置は、配線間の寸法が極めて細く、アスペクト比が極めて大きくなっている。また微細化にともない熱処理温度を高くできなくなり、微細配線間を埋設する最適な絶縁膜が形成できない。本発明は微細配線間を埋設する最適なＢＰＳＧ膜等の絶縁膜を成膜できる半導体装置の製造方法を提供することにある。【解決手段】  成膜手順として、オゾンＯ３を含む酸化ガスで成膜装置のチャンバーを充満させた後に、ソースガスを導入することで成膜する。オゾン／ＴＥＯＳの重量比を３．７以上、成膜速度を４５ｎｍ／ｍｉｎ以下とすることステップカバレッジの良い、膜収縮率が低い良質の絶縁膜が得られる。【選択図】  図９
2006013374.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜を形成する半導体装置の製造方法において、オゾンを含む酸化ガスをチャンバー内に流す工程と、前記オゾンの流量に反応する流量に比して少ない流量のシリコン及び不純物を含んだソースガスを流し、反応律速させて半導体基板上に絶縁膜を成膜する成膜工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜がＢＰＳＧ膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ソースガスはテトラエトキシシラン（ＴＥＯＳ）を含み、前記オゾンとＴＥＯＳとの重量比（オゾン／ＴＥＯＳ）を３．７以上とし成膜することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜の成膜速度を４５ｎｍ／ｍｉｎ以下として成膜することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記成膜工程は、前記成膜速度よりも早い成膜速度で成膜する第２の成膜工程をさらに有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
成膜された前記絶縁膜を、６００℃以上７５０℃以下の温度で、不活性ガスまたは、酸素あるいはスチーム雰囲気中で熱処理することを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に半導体基板上に絶縁膜を形成させる半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、半導体基板上にパターニングしてできる凹凸面を含む全面に絶縁膜を形成し、配線間を絶縁するとともに基板表面の平坦化を行っている。しかし、近年の微細化、高集積化された半導体デバイスの製造において、配線間の寸法が極めて細く、アスペクト比が極めて大きくなり、これらの高アスペクト比の配線間に絶縁膜を埋設させることが非常に困難になってきている。
【０００３】
またデバイスの低温化の要求により、埋設された絶縁膜の改質をより一層困難にさせている。埋設そのものであればＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜のような塗布膜でも良いが、塗布膜を改質し、硬化させるためには９００℃以上の高温の熱処理が必要とされ、トランジスタ特性に悪影響を及ぼすため、未だＣＶＤ技術による埋設が主流となっている。
【０００４】
ＣＶＤ技術による絶縁膜の埋設は古くからＮＳＧ（Ｎｏｎ−ｄｏｐｅ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜やＢＰＳＧ膜（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｕｓ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）が使用されているが、ＤＲＡＭのゲート間埋設に関してはシームの発生が無いことや埋設性能、低温での膜の改質、耐クラック性能という面で依然ＢＰＳＧが最も優れた膜であり主流である。
【０００５】
またＢＰＳＧ膜の形成方法においても、近年多くの試みにより埋設性の改善が試みられている。以下に従来のＢＰＳＧ膜の成膜方法を示す。図１にＢＰＳＧ成膜装置の成膜チャンバーの模式図、図２にその成膜手順、ガスフローを示す。
【０００６】
従来例１の成膜手順を図２（Ａ）に示す。チャンバー１１中の一定温度の保持されたヒーターを有するサセプタ１２上にウェハ１０を導入する。一旦チャンバーの真空引きを行った後、Ｏ２ガスまたはＮ２ガスをチャンバーの中に導入し、オート・プレッシャ・コントローラ１７を用い、圧力約６００Ｔｏｒｒの圧力に保持する。
【０００７】
続いてＴＥＯＳ，ＴＥＢ，ＴＥＰＯの原料ガスをヘリウムもしくは窒素をキャリアガスとしてリキッド・フロー・コントローラ（ＬＦＣ）を用い、装置に導入する。この時オゾンに関してはオゾン濃度を安定させるためにチャンバーを介さないバイパスの排気ライン１６に流して安定させておく。続いて、圧力安定に用いていた酸素を止めると同時に、オゾンをチャンバー側の配管１５に切り替える。
【０００８】
ＢＰＳＧ膜はＴＥＯＳ，ＴＥＢ，ＴＥＰＯがオゾンと反応することにより成膜が開始される。所定の膜厚の成膜が終了したら、チャンバーに残留するガスを抜き、サイクルパージ等を行い、ウェハをチャンバーより取り出す。ウェハを取り出した後は、拡散炉にて７００℃６０分のスチーム処理を行うあるいはランプアニーラ等を用いて９００℃３０秒程度のスチーム処理を行うことで配線間の埋設が終了する。
【０００９】
従来例２として、特開２００３−８６６７２や特開２００１−３３８９７６に開示された成膜手順を図２（Ｂ）に示す。配線間の微細スペースを埋設するために、細い配線間の埋設ステップとして、最初に常圧に近い成膜速度の遅いＢＰＳＧ膜を使い、引き続き生産性能を上げる目的で２００Ｔｏｒｒ前後の成膜速度の速いＢＰＳＧ膜を使用するような方法が行われている。
【００１０】
実際はトランジスタ特性や素子に悪影響を与えない通常のリン、ボロン約５．０ｗｔ％，３．２ｗｔ％といった濃度において、通常使用される４８０℃程度の温度で、最初常圧に近い圧力で成膜速度の遅い約６０〜１００ｎｍ／ｍｉｎで成膜し配線間を埋設させる。配線間埋設後には低圧での成膜速度の速い３００〜５００ｎｍ／ｍｉｎで成膜するといった２段階の成膜が行われている。
【００１１】
また特開平１１−１４５１２６号公報には、枚様式の成膜装置において成膜時のパーティクルの発生防止のため反応室内に酸化ガスを導入した後に、原料ガスを導入する技術が開示されている。しかし課題及び現象が全くの異なり膜質についての記載はない。
【００１２】
【特許文献１】特開２００３−８６６７２号公報
【特許文献２】特開２００１−３３８９７６号公報
【特許文献３】特開平１１−１４５１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら近年の微細化・低温化された半導体装置に対しては、従来の埋設性能では不十分な状況になっている。主な原因としては配線間の寸法が極めて細く、アスペクト比が極めて大きくなる一方、微細化にともない熱処理温度を高くできなくなり、７５０℃以下といった低温の熱処理条件においてはＢＰＳＧの塑性変形が殆ど起こらないためである。
【００１４】
元来ＢＰＳＧ膜の段差被覆性（ステップカバレッジ）は１００％をやや下回るため、図３（Ａ）のように垂直な配線形状の配線間埋設の場合、成膜直後（ａｓ．ｄｅｐｏ）においても僅かに隙間（シーム）が発生する。ここで高温の熱処理を行うとＢＰＳＧの塑性変形が発生してシームは消去されるが、低温の熱処理であるとシームの中に残った空孔がそのまま配線間に残り、図３（Ｂ）のようにいわゆるボイド２４を発生してしまう。
【００１５】
従来例２の成膜においても、配線幅５０ｎｍ、高さ２５０ｎｍでほぼ垂直な配線形状の配線間の埋設を実施した場合、成膜後８００℃以上のスチーム処理においては問題無く埋設可能であるが、７００℃のスチーム処理においては充分な埋設性能が得られず、配線間にボイドを発生してしまう。配線間のボイドは後工程のビアホールの配線材料埋設時にビアホール間にブリッジを形成してしまい、ビアホール間ショートを引き起こしてしまう。
【００１６】
なおＢＰＳＧ膜のボイドを防止する方法としては不純物濃度をより高くし、ＢＰＳＧの融点を下げることにより低温にて埋設させる方法もある。但しこれはＢＰＳＧ膜表面からの不純物の外方拡散を引き起こしやすく、表面の異物やＴｒ特性の悪化を招くので良策ではない。何より近年の低温化プロセスにおいては、ＢＰＳＧ膜も充分リフローできる温度を加えることができないため、かなり不純物濃度を高くしないと埋設には至らないという問題があった。
【００１７】
なおこのような低温プロセスにおいてボイドの発生確率は初期のシームの大きさと、膜の熱処理による収縮率に大きく影響する。通常ＢＰＳＧ膜を熱処理することにより２〜４％の膜収縮が発生するが、これがシームの大きさを拡大させる要因となる。従って低温の熱処理プロセスにおいてボイドを発生させないＢＰＳＧを実現するためには、配線間の成膜においていかにステップカバレッジの良い、すなわちシームの小さい成膜ができるかという点と、いかに膜収縮の少ない成膜ができるかという点が最も重要となる。
【００１８】
本発明の目的は上記の物理現象に基づいて、微細配線間を埋設する最適なＢＰＳＧ膜等の絶縁膜を成膜できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本願発明の半導体装置の製造方法は、オゾンを含む酸化ガスをチャンバー内に流す工程と、前記オゾンの流量に反応する流量に比して少ない流量のシリコン及び不純物を含んだソースガスを流し、反応律速させて半導体基板上に絶縁膜を成膜する成膜工程とを有することを特徴とする。
【００２０】
本願発明の半導体装置の製造方法においては、前記絶縁膜がＢＰＳＧ膜であることを特徴とする。
【００２１】
本願発明の半導体装置の製造方法においては、前記ソースガスはテトラエトキシシラン（ＴＥＯＳ）を含み、前記オゾンとＴＥＯＳとの重量比（オゾン／ＴＥＯＳ）を３．７以上とし成膜することを特徴とする。
【００２２】
本願発明の半導体装置の製造方法においては、前記絶縁膜の成膜速度を４５ｎｍ／ｍｉｎ以下として成膜することを特徴とする。
【００２３】
本願発明の半導体装置の製造方法においては、前記成膜工程は、前記成膜速度よりも早い成膜速度で成膜する第２の成膜工程をさらに有することを特徴とする。
【００２４】
本願発明の半導体装置の製造方法においては、成膜された前記絶縁膜を、６００℃以上７５０℃以下の温度で、不活性ガスまたは、酸素あるいはスチーム雰囲気中で熱処理することを特徴とする
【発明の効果】
【００２５】
本願発明の半導体装置の製造方法においては、チャンバーの中に十分にＯ３ガスが満たされてからＴＥＯＳ等のソースガスを導入している、従って初期の膜においてもオゾン濃度が高い状態で成膜がされる。成膜初期段階よりＯ３／ＴＥＯＳ比の多い、膜収縮が小さく膜を堆積することにより、良好な埋設性を得ることができる。
【００２６】
オゾン／ＴＥＯＳの重量比を３．７以上、成膜速度を４５ｎｍ／ｍｉｎ以下とすることステップカバレッジの良い、膜収縮率が低い良質の絶縁膜が得られる。これらの絶縁膜を６００℃以下、７５０℃以下の不活性雰囲気または、酸素、あるいはスチーム雰囲気中で処理を行うことで、微細配線間を埋設する最適なＢＰＳＧ膜等の絶縁膜を成膜できる半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の半導体装置の製造方法について、図を参照して説明する。
【実施例１】
【００２８】
本発明の実施例１について図１、及び図４〜図１０を用いて説明する。図１に成膜装置の概念図、図４に成膜手順、図５、６，７にそれぞれの成膜手順におけるガスの流れ、図８，９，１０にそれぞれ得られたデータを示す。
【００２９】
図１の成膜装置１は、Ｏ２，Ｏ３およびＯ３，ＴＥＯＳ、ＴＥＰＯ，ＴＥＢ、キャリアガスＮ２／Ｈｅがそれぞれ供給されるガス供給管と、それぞれの流量をコントローラするマス・フロー・コントローラ（ＭＦＣ）及びリキッド・フロー・コントローラ（ＬＦＣ）と、各ガス供給管を開閉するバルブ１８−１〜９と、ガスをチャンバー１１へ導入するガス供給配管１５と、ガスをバイパスさせるバイパスライン１６と、チャンバー１１と、サセプタ１２と、シャワーヘッド１３と、分散版１４と、オート・プレッシャ・コントローラ１７と、ポンプと、を備えている。
【００３０】
図４（Ａ）に実施例１の成膜手順を示す。チャンバー１１内に半導体基板（ウェハ１０が装着され、真空引きし、高真空状態に保つ。酸化ガスがチャンバー１１に導入され、チャンバー１１内を圧力約６００Ｔｏｒｒに設定する。チャンバー内に酸化ガスが充満された後に、ソースガスが導入され、ソースガスと酸化ガスが反応して絶縁膜が成膜される手順である。
【００３１】
以下に手順を、図５，６，７を使って詳述する。まず、チャンバー１１中のサセプタ１２上に所定の配線のパターンが施された半導体基板（ウェハ）１０を導入する。ここでＢＰＳＧ成膜装置のサセプタ１２は４６０℃〜５００℃程度に保たれているものとする。ウェハ１０が挿入され、図５に示すようにバルブ１８−９が開かれ、酸素をチャンバー１１内に流しながら真空引きし、チャンバー内を高真空状態にする。オート・プレッシャ・コントローラ１７と、ポンプとによりチャンバー内の圧力を制御する。
【００３２】
成膜前の設定として図６に示すようにバルブ１８−９は閉じられ、バルブ１８−１〜５及びバルブ１８−８が開かれる。チャンバー１１中には酸化ガスとして、質量比１２〜２０ｗｔ％の酸素Ｏ２とオゾンＯ３の混合ガスを２０ｓｌｍ程度流し込み６００Ｔｏｒｒ前後に安定させる。ソースガス（ＴＥＯＳ、ＴＥＰＯ，ＴＥＢ）はバイパスライン１６を通ってそのまま排気される。成膜前にソースガスを供給するのは流量の安定のためであり、成膜直前から流すようにしてもよい。
【００３３】
チャンバー内に十分にオゾンＯ３及び酸素Ｏ２が満たされたところで、オート・プレッシャ・コントローラ１７にて６００Ｔｏｒｒの圧力を維持したまま、成膜するためにバルブ１８−５を閉め、バルブ１８−６を開くことで、ソースガスの流れをバイパスライン１６からガス供給管１５に切り替える（図７）。
【００３４】
シリコン及びリン、ボロンのソースガスとなるＴＥＯＳ（テトラエトキシシラン）、ＴＥＰＯ（テトラエトキシホスフェート）、ＴＥＢ（テトラエトキシボレート）のソースガスをチャンバー１１に導入し、成膜を開始する。これらのソースガスはＨｅ、Ｎ２などの不活性ガスをキャリアとしてチャンバー内に導入する。ＢＰＳＧ膜はＴＥＯＳ，ＴＥＢ，ＴＥＰＯがオゾンと反応することにより成膜が開始される。
【００３５】
標準的なプロセス条件としては３００ｍｍのシリコンウェハの成膜でチャンバーあたりのＴＥＯＳの標準的な流量は３００〜５００ｍｇ／ｍｉｎ、ＴＥＢを２５〜５０ｍｇ／ｍｉｎ，ＴＥＰＯは５０ｍｇ〜１２５ｍｇ／ｍｉｎ程度の範囲内で成膜を実施する。また、オゾン重量に対するＴＥＯＳ重量を１／４以下に抑えた条件で、成膜速度を４５ｎｍ／ｍｉｎ以下に抑制する。オゾン重量に対するＴＥＯＳ重量を１／４以下に抑えることで、オゾンを多く、オゾンの流量に対応する流量に比して少ない流量のソースガスを導入することで、反応律速状態で成膜させる。
【００３６】
本発明者が実験の結果、４８０℃、６００Ｔｏｒｒ、３００ｍｍシリコンウェハでＴＥＯＳ流量４５０ｍｇ／ｍｉｎ、ＴＥＢ  ７０ｍｇ／ｍｉｎ，ＴＥＰＯ８５ｍｇ／ｍｉｎ、酸素流量  １０ｓｌｍ、オゾン濃度１２．５ｗｔ％という成膜条件で、シャワーヘッドからウェハ表面までの距離を６．６ｍｍとした時、成膜速度約４０ｎｍ／ｍｉｎ、リン、ボロン濃度が５．０ｗｔ％，３．２ｗｔ％という膜が得られた。
【００３７】
なおこの条件において、ＴＥＯＳに対するＯ３の量を求めると、成膜時すなわち反応系の安定状態においてＴＥＯＳの重量が４５０ｍｇ／ｍｉｎ、Ｏ３の量は１０（Ｌ）／２２．４（Ｌ）×３２（ｇ）×１２．５（％）＝１．７９（ｇ）となるので、Ｏ３／ＴＥＯＳの重量比は３．９８となる。成膜速度は装置のウェハ-シャワーヘッド間隔の調整により変えることが可能であるが、これを変えることにより成膜速度を４５ｎｍ／ｍｉｎ以下に調整する。
【００３８】
以下に成膜データを示す。図８（Ａ）に成膜速度、図８（Ｂ）にボロン濃度及びリン濃度のウェハ−シャワーヘッド間隔依存性を示す。実際のシャワーヘッド間隔を変えての成膜速度の合わせこみに関してはこれらの図に示されるようなシャワーヘッドと成膜速度のデータを取得し、成膜速度が４５ｎｍ／ｍｉｎ以下となるようなウェハ-シャワーヘッド間隔を求め、それに伴い変化するボロン、リン濃度はＬＦＣにて調整を実施する。
【００３９】
最後に平坦部においても配線の高さ以上になるように所定の膜厚を成膜した後、チャンバー内に残留するガスを十分パージしてから、ウェハを取り出す。ウェハを取り出した後は、拡散炉にて７００℃６０分のスチーム処理を行うあるいはランプアニーラ等を用いて９００℃３０秒程度のスチーム処理を行うことで配線間の埋設が終了する。
【００４０】
上記方法で成膜を実施したＢＰＳＧ膜においては、配線間隔約５０ｎｍの配線が形成された半導体基板に対し、従来以上のステップカバレッジが得られる。また上記条件でＢＰＳＧ膜を約５００ｎｍ成膜し、７００℃６０ｍｉｎスチーム雰囲気中で処理を行なった場合、従来技術の同じリン、ボロン濃度にもかかわらず、ボイドは全く認められなかった。
【００４１】
更に本発明者が追加で実施した実験によれば、ＢＰＳＧの埋設に関しては成膜速度を低下させ、Ｏ３／ＴＥＯＳ流量比を上げることにより、スチーム処理後のボイドを無くすことが分かった。
【００４２】
図９（Ａ）、（Ｂ）に、成膜速度とＯ３／ＴＥＯＳ流量とを変えて、０．０５μm間隔、アスペクト比７の配線の埋設を実施した時のボイドの発生状況を示したグラフである。成膜速度は各ガス流量だけではなく、シャワーヘッド１３とウェハとの間隔によっても変るため、この間隔を６．４ｍｍ〜６．８ｍｍと変えて埋設の評価を実施した。その結果、図９（Ａ）のように成膜速度が４５ｎｍ／ｍｉｎ以下になるとおおよそボイドは無くなることが分かった。しかし成膜速度がたとえ４５ｎｍ／ｍｉｎ以下であっても、Ｏ３／ＴＥＯＳ比が３．７以下の成膜条件においてはボイドが見つかった。
【００４３】
一方、図９（Ｂ）はオゾン発生器のパワーを変えることにより、Ｏ３濃度を１２．５ｗｔ％と１５ｗｔ％と振った場合の同様の実験結果を示したものである。この結果においても４５ｎｍ／ｍｉｎ以下の成膜速度において概ねボイドを無くすことができたが、Ｏ３／ＴＥＯＳ比を４．３程度まで上げた水準においては、成膜速度が４７ｎｍ／ｍｉｎと比較的速いにも関わらず、ボイドの発生は無かった。
【００４４】
従って発明者の実験で得られたこととしては微細な配線間に対してＢＰＳＧ膜をボイド無く埋めこむ方法として、成膜速度が４５ｎｍ／ｍｉｎ以下でかつＯ３／ＴＥＯＳ流量比が３．７以上であれば良いということが分かった。
【００４５】
またこれらの実験において、成膜の最初のガスをチャンバーに流すシーケンスは前記のようにチェンバーに所定の圧力まで酸化ガスであるＯ３／Ｏ２を満たし、その後ソースガスであるＴＥＯＳ及びドーパントガスをチャンバーに流すという方法を行っている。この理由としてはチャンバー内にガスが満たされて定常状態の反応に達するまでの間、反応系内のＯ３／ＴＥＯＳ流量比を定常状態より下げないために実施している。発明者の更なる実験結果では、Ｏ３／ＴＥＯＳ比を決して下げないように３．７以上の流量比を保ったまま、同時にＯ３及びＴＥＯＳガスをチャンバーに導入しても同じ効果が得られることが分かった。
【００４６】
しかしながら、従来技術の方法のように、ＴＥＯＳでチャンバー内を先に満たしてしまうと、定常状態に達するまでにＯ３／ＴＥＯＳ比が下がってしまい、配線間にボイドが発生してしまうことが分かった。
【００４７】
発明の実施例で説明した方法において上記の効果が得られた理由は２つあると考えられる。１つは成膜速度を低下させていることにより、成膜直後のステップカバレッジそのものが向上しているためである。原因としてはＢＰＳＧ膜の成膜が十分反応律速になるためと考えられる。
【００４８】
図１０（Ａ）に成膜速度とステップカバレッジの関係を記す。成膜速度が遅くなるに従って、カバレッジは向上してくるが、成膜速度が４５ｎｍ／ｍｉｎ以下であれば、ほぼ一定であり９０％以上の良好なカバレッジを維持できている。近年の低温の熱処理プロセスにおいては、十分なリフロー効果は期待できないため、成膜された時点で良好なカバレッジであることが、熱処理後にボイドを発生させないために最も重要なことである。
【００４９】
もう一点は成膜直後のＢＰＳＧ膜の膜質が向上していることにより、熱処理後の膜収縮率が小さくなっているためである。図１０（Ｂ）にスチーム処理実施後の膜収縮率を示す。従来技術を用いた方法においては、７００℃の熱処理前後において、約３％の膜収縮が発生していた。
【００５０】
一方本発明の実施例を用いたＢＰＳＧ膜においては、熱処理前後において約２％程度しか膜収縮が発生していず、膜収縮率は成膜速度４５ｎｍ／ｍｉｎ以下であれば、ほぼ一定である。膜収縮率の大きいＢＰＳＧを用いると、たとえカバレッジが良好で成膜後にシームが小さい場合でもお熱処理を行うことでシームが拡大されてしまうため、ボイドを残してしまうことになる。本発明の成膜方法においては、成膜速度が小さく、Ｏ３が十分に供給されているため、膜収縮率が小さい膜が形成される。そのため良好な埋設性を得ることができる。
【００５１】
従って、成膜速度４５ｎｍ／ｍｉｎ以下であれば、最高のステップカバレッジと、最低の膜収縮率を有する最適な絶縁膜が得られることになる。
【００５２】
また成膜初期の過程において、本発明の成膜方法はチャンバーの中に十分にＯ３ガスが満たされてからＴＥＯＳ等の成膜ガスを導入している、従って初期の膜においてもオゾン濃度が高い状態で成膜がされている。Ｏ３とＴＥＯＳはわずかでもチャンバーで混合されると成膜が開始されてしまうが、０．０５μｍといったような近年の微細化された配線間においては、成膜初期の数ｎｍという薄い膜のステップカバレッジや膜収縮がボイドの原因となってしまう。成膜初期段階よりＯ３／ＴＥＯＳ比の多い、膜収縮が小さく膜を堆積することにより、良好な埋設性を得ることができる。
【００５３】
成膜手順として、オゾンＯ３を含む酸化ガスで成膜装置のチャンバーを充満させた後に、ソースガスを導入することで成膜する。オゾン／ＴＥＯＳの重量比を３．７以上、成膜速度を４５ｎｍ／ｍｉｎ以下とすることステップカバレッジの良好な、膜収縮率が低い良質の絶縁膜が得られる。これらの絶縁膜を６００℃以下、７５０℃以下の不活性雰囲気または、酸素、あるいはスチーム雰囲気中で処理を行うことで、微細配線間を埋設する最適なＢＰＳＧ膜等の絶縁膜を成膜できる半導体装置の製造方法が得られる。
【実施例２】
【００５４】
実施例２の成膜手順を図４（Ｂ）に示す。実施例２は実施例１における成膜過程を２段階に行うものである。真空引き、設定、成膜の第１段階までは実施例１と同様でありその説明を省略する。
【００５５】
実施例２においては成膜過程を実施例１と同一条件である低レート成膜である１段階と、高レートの成膜速度で成膜する第２段階とを有する。成膜の第１段階は低レート成膜として、実施例１の条件で微細な配線間の埋設が終了するまで実施する。すなわち５０ｎｍ程度の配線間隔を埋設する場合は、製品上最も薄い場合で２５ｎｍ以上の成膜を行う。実際は配線幅のばらつきや、パターンによっては広めの配線幅を有する個所もあるため、より厚く成膜しても良い。
【００５６】
所定の配線間の埋設に十分な膜厚を成膜した後は、埋設性は気にしなくても良いため、成膜の第２段階として、生産性能向上を目的に引き続き同一チャンバー内にて２００Ｔｏｒｒ程度の低圧にて３００ｎｍ〜５００ｎｍ／ｍｉｎ程度の高レート成膜を実施する。
【００５７】
最後に所定の膜厚を成膜した後、チャンバー内に残留するガスを十分パージしてから、ウェハを取り出す。ウェハを取り出した後は、拡散炉にて７００℃６０分のスチーム処理を行うあるいはランプアニーラ等を用いて９００℃３０秒程度のスチーム処理を行うことで配線間の埋設が終了する。
【００５８】
上記方法で成膜を実施したＢＰＳＧ膜においては、配線間隔約５０ｎｍの配線が形成された半導体基板に対し、実施例１と同様のステップカバレッジと特性が得られる。また上記条件でＢＰＳＧ膜を約１００ｎｍ成膜し、７００℃６０ｍｉｎスチーム雰囲気中で処理を行なった場合、従来技術の同じリン、ボロン濃度にもかかわらず、ボイドは全く認められなかった。
【００５９】
成膜手順として、オゾンＯ３を含む酸化ガスで成膜装置のチャンバーを充満させた後に、ソースガスを導入することで第１段階の成膜を微細な配線間の埋設が終了するまで実施する。さらに第２段階として圧力を下げて高レートの成膜を行う。
【００６０】
成膜の第１段階をオゾン／ＴＥＯＳの重量比を３．７以上、成膜速度を４５ｎｍ／ｍｉｎ以下とすることステップカバレッジの良いく、膜収縮率が低い良質の絶縁膜が得られる。これらの絶縁膜を６００℃以下、７５０℃以下の不活性雰囲気または、酸素、あるいはスチーム雰囲気中で処理を行うことで、微細配線間を埋設する最適なＢＰＳＧ膜等の絶縁膜を成膜できる半導体装置の製造方法が得られる。
【００６１】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００６２】
【図１】成膜装置の概念図である。
【図２】従来例における成膜手順を示す図である。
【図３】従来例における半導体基板の断面図である。
【図４】本発明における成膜手順を示す図である。
【図５】本発明おける真空引き時のガスの流れを示す図である。
【図６】本発明における設定時のガスの流れを示す図である。
【図７】本発明における成膜時のガスの流れを示す図である。
【図８】本発明おけるウェハヘッド間間隔依存を示す図である。
【図９】本発明におけるボイドの発生状況を示す図である。
【図１０】本発明における成膜の特性を示す図である。
【符号の説明】
【００６３】
１    成膜装置
１０    半導体基板（ウェハ）
１１    チャンバー
１２    サセプタ
１３    シャワーヘッド
１４    分散板
１５    ガス供給配管
１６    バイパスライン
１７    オート・プレッシャ・コントローラ
１８    バルブ
２０    半導体基板
２１    絶縁膜
２２    配線パターン
２３    ＢＰＳＧ膜
２４    ボイド
【図１】
2006013374.tif 000003
【図２】
2006013374.tif 000004
【図３】
2006013374.tif 000005
【図４】
2006013374.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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