(57)【要約】【課題】処理の高速化効果と同期回路設計の容易化をもたらすタイミング信号による同期回路生成装置を提供すること。【解決手段】クロック信号等の一定周期の同期信号に制御される同期レジスタを介し、多段に構成される組合せ回路から成るデジタル回路において、同期レジスタ間にある組合せ回路の伝播遅延から導かれる組合せ回路ごとに独自なタイミング信号を新たに生成し、一定周期の同期信号に換わって同期レジスタを制御するタイミング信号制御手段と、同期レジスタ間にある組合せ回路の最大遅延信号の到達を知らせるためのタイミング信号を生成するタイミング信号生成手段とを有するよう構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号等の一定周期の同期信号に制御される同期レジスタを介し、多段に構成される組合せ回路から成るデジタル回路において、同期レジスタ間にある組合せ回路の伝播遅延から導かれる組合せ回路ごとに独自なタイミング信号を新たに生成し、一定周期の同期信号に換わって同期レジスタを制御するタイミング信号制御手段と、同期レジスタ間にある組合せ回路の最大遅延信号の到達を知らせるためのタイミング信号を生成するタイミング信号生成手段とを有することを特徴とするタイミング信号による同期回路生成装置。
【請求項２】
前記タイミング信号制御手段は、デジタル回路を定義する記述言語やネットリストを基に、同期レジスタ回路に入力されるクロック信号等の一定周期の同期信号を削除及び前記タイミング信号生成手段により生成されたタイミング信号により同期レジスタを制御する回路追加を自動的に行うソフトウェアと、同期レジスタ間にある組合せ回路において最大遅延信号の到達を知らせるためのタイミング信号を生成する遅延回路を自動生成するソフトウェアとを有することを特徴とする請求項１記載のタイミング信号による同期回路生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期化されたデジタル回路の高速化に関する。
【背景技術】
【０００２】
多くのデジタル回路は、クロック信号等の一定周期の同期信号によって制御される同期レジスタを介し、多段に構成される組合せ回路から構成される。同期間隔は、レジスタ間にある最も時間の掛かる組合せ回路を考慮し、その最大遅延以上の時間間隔が必要となっている。
【０００３】
【特許文献１】特開平１１−２２４１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デジタル回路において、クロック信号等の一定周期の同期信号に制御される同期レジスタを介し、多段に構成される組合せ回路では、同期化の度に信号伝送に待ち時間が発生し、回路を実現するテクノロジーが持つ処理速度の最大性能を引き出せないという問題と、最適同期のための回路構成の検討や確認作業に多くの時間が掛かるという問題があった。
【０００５】
本発明は、上記問題に鑑みてなされたもので、その目的とする処は、処理の高速化効果と同期回路設計の容易化をもたらすタイミング信号による同期回路生成装置を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明は、クロック信号等の一定周期の同期信号に制御される同期レジスタを介し、多段に構成される組合せ回路から成るデジタル回路において、同期レジスタ間にある組合せ回路の伝播遅延から導かれる組合せ回路ごとに独自なタイミング信号を新たに生成し、一定周期の同期信号に換わって同期レジスタを制御するタイミング信号制御手段と、同期レジスタ間にある組合せ回路の最大遅延信号の到達を知らせるためのタイミング信号を生成するタイミング信号生成手段とを有することを特徴とするタイミング信号による同期回路生成装置であって、レジスタから次段のレジスタへのデータ伝送時間をレジスタ間ごとに独自に最適化することにより、回路全体の処理能力を最大限引き出すものである。
【発明の効果】
【０００７】
本発明は、タイミング信号による同期回路生成装置によって、ＬＳＩやプリント板のテクノロジー性能を限界まで引き出すことを可能とし、回路全体及び回路の部分最適化に用いられ、処理の高速化効果と同期回路設計の容易化をもたらす。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
図１は本発明の実施の形態を技術思想を含めて表したものである。
【００１０】
図１に示す実施の形態は、最適化前の回路情報１０（デジタル回路を定義する記述言語やネットリスト）の多段にある組合せ回路（１２、１４、・
・ ・ 、１６）を同期化による時間損失を最小限に抑えるため、多段にある組合せ回路（１２、１４、・
・ ・ 、１６）を同期クロックによる制御ではなく、最小データ伝送時間を達成するタイミング信号回路（３３、３６、・
・ ・ ）を生成し、同期レジスタ（３４、・
・ ・ 、３７）を制御するタイミング信号による同期回路３０を生成する。これを実現したのがタイミング信号による同期回路生成装置２０である。
【００１１】
タイミング信号による同期回路生成装置２０は、パーソナルコンピュータ、ワークステーション及び組込みＣＰＵとソフトウェアで構成される装置であって、タイミング信号制御手段２１により組合せ回路３２の伝送時間をタイミング信号３３で定義し、同期レジスタ３４を制御する回路を生成する。次段以降の回路も同様な処置がなされる。タイミング信号回路（３３，３６）は、同期レジスタ間にある組合せ回路の最大遅延に設計マージンを加えた遅延時間を作り出す遅延回路である。
【００１２】
タイミング信号生成手段２２は、タイミング信号を生成する手段を自動的又は半自動的に行うタイミング信号による同期回路生成装置２０を構成するパーソナルコンピュータ、ワークステーション、及び組込みＣＰＵで動作するソフトウェアであって、組合せ回路（３２、３５、・
・ ・ ）の信号到達を知らせるための前記遅延回路を配線遅延、又は配線遅延と遅延素子（バッファーゲート等）を用いて、物理レイアウト条件又は物理レイアウト情報として出力する機能を有する。前記遅延回路の遅延時間は、遅延時間計算２３によって、仮想的配線遅延と回路を構成する論理素子遅延から仮想的最大遅延信号の遅延値を算出する方法と、物理レイアウト情報から得られる物理的配線遅延と回路を構成する論理素子遅延から最大遅延信号の遅延を算出する機能を有する。
【００１３】
次に、図２のフローチャートを用いて、タイミング信号による同期回路生成装置４０とＬＳＩ設計で一般に用いられる論理合成ツール４４、更に、物理レイアウト情報まで合成する物理回路合成ツール４５を応用した実施の形態について説明する。
【００１４】
タイミング信号による同期回路生成装置４０は、組合せ回路の遅延時間算出４１の結果より、タイミング信号生成手段４２によりタイミング信号回路を生成し、タイミング信号制御手段４３によって全体回路を再構築する流れを示している。
【００１５】
図２に示す実施の形態では、タイミング信号生成及び全体回路の再構築を論理合成ツール４４を用いて合成する手法を用いている。更に、正確な遅延を求めるため、物理回路合成ツール４５を用いて物理設計を同時進行させることも可能となっている。クロック同期等の同期回路を基にタイミング信号による同期回路へ変換する図１に比べ、図２では、論理合成機能を用いて、直接的にタイミング信号による同期回路を生成する。
【００１６】
尚、本発明は、本発明の技術思想の範囲内において、上記実施形態に限定されるものではなく、対象となる回路形態により、適時変更されて適応するべきものである。入力データは、必ずしも同期信号のみとは限らず、その種類、数、入力タイミング等は上記実施形態に限定されない。又、対象となる回路は、処理途中での信号入力、処理途中からの信号出力、複数の同期信号など複雑な形態を成す場合が多いが、本発明の技術思想を基本として解決できるものである。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態で、最適化前の回路形態とタイミング信号による同期回路生成装置による最適後の回路形態を示すことにより本発明の技術思想を含めて説明するための図である。
【図２】本発明のタイミング信号による同期回路生成装置と外部ツールである論理合成や物理回路合成とを組合せた場合の一実施形態を説明するための図である。
【符号の説明】
【００１８】
１０                最適化前の回路情報
１１、１３、１５、１７  同期レジスタ
１２、１４、１６    多段に分割された組合せ回路
２０、４０          タイミング信号による同期回路生成装置
２１、４３          タイミング信号制御手段
２２、４２          タイミング信号生成手段
２３、４１          遅延時間計算
３０                タイミング信号による同期回路
３１、３４、３７    タイミング信号により制御される同期レジスタ
３２、３５          組合せ回路
３３、３６          タイミング信号
４４                論理合成ツール
４５                物理回路合成ツール
【図１】
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【図２】
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