(57)【要約】 【課題】電力消費量を低下させる好適な低電力ルーティングマルチプレクサを提供すること。【解決手段】本発明によるルーティングドライバ・マルチプレクサ回路は、マルチプレクサ（３１０）と、バッファ回路（３２０）であって、第１の回路（３３０Ａ）と第２の回路（３３０Ｂ）とにスプリットしており、両回路が該マルチプレクサからの出力信号を受信する、第１のステージ（３３０Ａ，３３０Ｂ）と、それぞれが該第１および第２の回路からの出力信号を受信する第１および第２の入力を有する、第２のステージ（３４０Ａ，３４０Ｂ）とを備えるバッファ回路とを備えた、ルーティングドライバ・マルチプレクサ回路。【選択図】図３
2006325210.tif 000002
【特許請求の範囲】
【請求項１】
ルーティングドライバ・マルチプレクサ回路であって、
マルチプレクサと、
バッファ回路であって、
第１の回路と第２の回路とにスプリットしており、両回路が該マルチプレクサからの出力信号を受信する、第１のステージと、
それぞれが該第１および第２の回路からの出力信号を受信する第１および第２の入力を有する、第２のステージと
を備えるバッファ回路と
を備えた、ルーティングドライバ・マルチプレクサ回路。
【請求項２】
前記第１の回路が前記第２の回路よりも高トリップポイントにスキューしている、請求項１に記載のルーティングドライバ・マルチプレクサ回路。
【請求項３】
前記第１の回路のＰ／Ｎ比が前記第２の回路のＰ／Ｎ比よりも大きい、請求項１に記載のルーティングドライバ・マルチプレクサ回路。
【請求項４】
前記第１および第２の回路のうちの一つに応答して前記マルチプレクサの出力をプルアップするように適合したプルアップ回路をさらに備える、請求項１に記載のルーティングドライバ・マルチプレクサ回路。
【請求項５】
前記第２のステージを無効化するように動作することが出来るバッファ無効回路をさらに備える、請求項１に記載のルーティングドライバ・マルチプレクサ回路。
【請求項６】
バッファを有効化または無効化するバッファ無効回路を制御するように動作することが出来る制御入力をさらに備える、請求項５に記載のルーティングドライバ・マルチプレクサ回路。
【請求項７】
前記第２のステージの電圧振幅を制限するように動作することが出来る電圧制限回路をさらに備える、請求項１に記載のルーティングドライバ・マルチプレクサ回路。
【請求項８】
前記電圧制限回路を有効化および無効化するように動作することが出来る制御入力をさらに備える、請求項７に記載のルーティングドライバ・マルチプレクサ回路。
【請求項９】
前記電圧制限回路が、前記第２のインバーティング・ステージの高電圧出力を低下させる、請求項７に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１０】
前記電圧制限回路が、前記第２のステージの低電圧出力を上昇させる、請求項７に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１１】
前記電圧制限回路が、前記第２のステージの低電圧出力を上昇させ、かつ、前記第２のステージの高電圧出力を低下させる、請求項７に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１２】
ルーティングドライバ・マルチプレクサ回路であって、
マルチプレクサと、
バッファ回路であって、
第１のインバータ回路と第２のインバータ回路とにスプリットしており、両インバータ回路が該マルチプレクサからの出力信号を受信する、第１のインバーティング・ステージであって、該第１および第２のインバータ回路の各々がＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備える、第１のインバーティング・ステージと、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタと出力とを備えた第２のインバーティング・ステージであって、該ＰＭＯＳトランジスタは、該第１のインバータ回路からの出力信号を受信するように動作することが出来、かつ、該第１のインバータ回路からの出力信号に応答して、該出力信号の電圧をプルアップするように動作することが出来、該ＮＭＯＳトランジスタは、該第２のインバータ回路からの出力信号を受信するように動作することが出来、かつ、該第１のインバータ回路からの出力信号に応答して、該出力信号の電圧をプルダウンするように動作することが出来る、第２のインバーティング・ステージと
を備えるバッファ回路と
を備えた、ルーティングドライバ・マルチプレクサ回路。
【請求項１３】
前記第１のインバータ回路のＮＭＯＳトランジスタのサイズに対する前記第１のインバータ回路のＰＭＯＳトランジスタのサイズの比が、前記第２のインバータ回路のＮＭＯＳトランジスタのサイズに対する前記第２のインバータ回路のＰＭＯＳトランジスタのサイズの比よりも大きい、請求項１２に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１４】
前記第２のインバーティング・ステージの遷移の間、前記第２のインバータ回路の出力信号電圧が前記第１のインバータ回路の出力信号電圧よりも低い、請求項１２に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１５】
前記第１および第２のインバータ回路の出力のうちの一つに応答して、前記マルチプレクサ出力の電圧をプルアップするように適合したプルアップ・トランジスタをさらに備える、請求項１２に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１６】
前記第２のインバーティング・ステージがターンオンするのを防ぐように動作することが出来るバッファ無効回路をさらに備える、請求項１２に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１７】
前記バッファ無効回路が、前記第１のインバータ回路の出力がプルダウンするのを防ぐように動作することが出来る第１のトランジスタと、前記第１のインバータ回路の出力をプルアップするように動作することが出来る第２のトランジスタとを備える、請求項１６に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１８】
前記第１および第２のトランジスタが、前記バッファ無効回路を有効化および無効化するように制御することが出来る、請求項１７に記載のルーティングドライバ・マルチプレクサ回路。
【請求項１９】
前記第２のインバーティング・ステージの電圧振幅を制限するように動作することが出来る電圧制限回路をさらに備える、請求項１２に記載のルーティングドライバ・マルチプレクサ回路。
【請求項２０】
前記電圧制限回路が、前記第２のインバーティングステージの入力と該第２のインバーティングステージの出力との間に接続されている、請求項１９に記載のルーティングドライバ・マルチプレクサ回路。
【請求項２１】
前記電圧制限回路が、前記第２のインバーティング・ステージのＰＭＯＳトランジスタと前記第２のインバーティング・ステージの出力との間に接続されている電圧制限ＮＭＯＳトランジスタを備える、請求項１９に記載のルーティングドライバ・マルチプレクサ回路。
【請求項２２】
前記電圧制限回路が、前記第２のインバーティング・ステージのＮＭＯＳトランジスタと前記第２のインバーティング・ステージの出力との間に接続されている電圧制限ＰＭＯＳトランジスタを備える、請求項１９に記載のルーティングドライバ・マルチプレクサ回路。
【請求項２３】
前記電圧制限回路が、前記第１のインバーティング・ステージのインバータ回路のうちの一つを無効化するように動作することが出来るトランジスタをさらに備える、請求項１９に記載のルーティングドライバ・マルチプレクサ回路。
【請求項２４】
前記電圧制限回路が、該電圧制限回路を活動化および非活動化するように動作することが出来る制御入力をさらに備える、請求項１９に記載のルーティングドライバ・マルチプレクサ回路。
【請求項２５】
ルーティングドライバ・マルチプレクサ回路の電力消費量を低下させる方法であって、
第１のルーティングドライバ・マルチプレクサ回路のバッファ・ステージを第１の回路と第２の回路とに分け、両回路が、マルチプレクサからの出力信号を受信し、出力信号を保有する工程と、
該第１の回路の出力を受信するような第１の入力と該第２の回路の出力を受信するような第２の入力とを有した、第２のルーティングドライバ・マルチプレクサ回路のバッファ・ステージにおいて、該第１および第２の回路からの出力信号を受信する工程
とを包含する方法。
【請求項２６】
前記第１の回路を前記第２の回路よりも高トリップポイントにスキューする工程をさらに包含する、請求項２５に記載の方法。
【請求項２７】
前記第１および第２の回路の出力信号のうちの少なくとも一つに応答して、前記マルチプレクサからの出力信号をプルアップする工程をさらに包含する、請求項２５に記載の方法。
【請求項２８】
前記第２のバッファ・ステージを選択的に無効化する工程をさらに包含する、請求項２５に記載の方法。
【請求項２９】
前記第２のバッファ・ステージの出力の電圧振幅を制限する工程をさらに包含する、請求項２５に記載の方法。
【請求項３０】
制御入力に応答して、前記第２のバッファ・ステージの出力の電圧振幅を制限する工程をさらに包含する、請求項２９に記載の方法。
【請求項３１】
前記制限する工程が、前記第２のバッファ・ステージの高電圧出力を低下させる工程を包含する、請求項２９に記載の方法。
【請求項３２】
前記制限する工程が、前記第２のバッファ・ステージの低電圧出力を上昇させる工程を包含する、請求項２９に記載の方法。
【請求項３３】
前記制限することが、前記第２のバッファ・ステージの低電圧出力を上昇させる工程と、該第２のバッファ・ステージの高電圧出力を低下させる工程とを包含する、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電力ルーティングマルチプレクサに関する。さらに詳しくは、本発明は、静的な電力消費量と動的な電力消費量とを低下させるルーティングドライバ・入力マルチプレクサ（ＤＩＭ）に関係する。
【背景技術】
【０００２】
電力消費量とは、プログラム可能なロジックデバイス（ＰＬＤ）のようなディープサブミクロンデバイスのデザインにおける増加量である。ＰＬＤは、プログラム可能な相互接続構造の一部として、多数のルーティングＤＩＭを含む。そのため、ルーティングＤＩＭの静的な電力消費量と動的な電力消費量との両方を低下させることにより、ＰＬＤにおける全電力消費量を低下させることが望ましい。
【０００３】
ルーティングＤＩＭの電力消費量を低下させるために提唱されてきたアプローチは数少ない。あるアプローチは、ＤＩＭが使用されているとき上記ＤＩＭをターンオフすることによって、ＤＩＭ内の静的な電力消費量を低下させる。このアプローチは、漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）に起因する電力損失を低下させることによって、静的な電力消費量を低下させる。動的な電力消費量もまた、ＤＩＭの電圧振幅を制限することによって低下させられる。ＤＩＭの電圧振幅を低下させることによって、ＤＩＭにより消費される電力を低下させることが出来るが、ＤＩＭの速度を低下させることにもなり、「弱（ｗｅａｋ）」高ロジック出力信号（ｈｉｇｈ  ｌｏｇｉｃ  ｏｕｔｐｕｔ  ｓｉｇｎａｌ）しか提供出来なくなる。電圧振幅を低下させたことによるこれらの副作用は、上記ＤＩＭデザインを組み込んだＰＬＤのパフォーマンスには顕著な影響を与えない。しかしながら、上記提唱されたＤＩＭデザインは、各ＤＩＭのサイズを顕著に大きくし得るので、これにより、ＰＬＤのサイズを大きくしてしまう。
【０００４】
前述を考慮すると、静的な電力消費量と動的な電力消費量とを低下させるＤＩＭであって、ＰＬＤのサイズを顕著に大きくすることなしに上記ＰＬＤの全電力消費量を低下させ得る、ＤＩＭを提供することが望ましい。また、電力消費量を低下させるための様々な技術を提供し得る複数の低下電力（ｒｅｄｕｃｅｄ−ｐｏｗｅｒ）ＤＩＭデザインであって、最適なＤＩＭがＰＬＤ内でのその役割（ｒｏｌｅ）または位置（ｐｏｓｉｔｉｏｎ）に基づいて選択され得るような、デザインを提供することも好適であり得る。
【発明の開示】
【課題を解決するための手段】
【０００５】
（簡単な要約）
本発明によれば、低電力なルーティングドライバ入力マルチプレクサ（ＤＩＭ）が提供される。ＤＩＭのサイズを顕著に大きくすることなしに、様々な異なる技術を用いて静的な電力消費量と動的な電力消費量との両方を低下させる、低電力ＤＩＭについての複数の実施形態が提供される。
【０００６】
本発明によれば、ＤＩＭの第１のステージを２つ（ｔｗｏ  ｈａｌｖｅｓ）に分けることにより、短絡回路電流（ｓｈｏｒｔ  ｃｉｒｃｕｉｔ  ｃｕｒｒｅｎｔ）を低下させ得る。第１のステージの各半分は、異なるトリップポイントを用いてデザインされており、これにより、電力供給源（ｓｕｐｐｌｙ）から接地への短絡回路パス（ｓｈｏｒｔ−ｃｉｒｃｕｉｔ  ｐａｔｈ）を制限する。上記短絡経路パスは、典型的なＤＩＭにおいては、スイッチ中に現れる。
【０００７】
本発明によれば、ＤＩＭ内のトランジスタをカットオフすることによって、漏洩電流を低下させ得る。
【０００８】
本発明によれば、電圧振幅を低下させたＤＩＭが提供される。電圧振幅は、高電圧レベルまたは低電圧レベルのどちらか一方から低下させられ得る。また、スイッチ中のＤＩＭの電力消費量を低下させるため、ＤＩＭ内の負荷（ｃｈａｒｇｅ）が再利用され得る。
【０００９】
本発明によれば、これらの電力低下技術を様々に組み合わせたものが用いられ得る。さらに、本発明によれば、ＤＩＭの動作モードを調整するため、制御信号が用いられ得る。例えば、ＤＩＭは、その速度要求に依存して、高速度、高電力モードと、低速度、低電力モードとの間で切り替えられ得る。
【００１０】
本発明は、さらに以下の手段を提供する。
（項目１）
ルーティングドライバ・マルチプレクサ回路であって、
マルチプレクサと、
バッファ回路であって、
第１の回路と第２の回路とにスプリットしており、両回路が該マルチプレクサからの出力信号を受信する、第１のステージと、
それぞれが該第１および第２の回路からの出力信号を受信する第１および第２の入力を有する、第２のステージと
を備えるバッファ回路と
を備えた、ルーティングドライバ・マルチプレクサ回路。
（項目２）
前記第１の回路が、前記第２の回路よりも、高トリップポイントにスキューしている、項目１に記載のルーティングドライバ・マルチプレクサ回路。
（項目３）
前記第１の回路のＰ／Ｎ比が、前記第２の回路のＰ／Ｎ比よりも大きい、項目１に記載のルーティングドライバ・マルチプレクサ回路。
（項目４）
前記第１および第２の回路のうちの一つに応答して前記マルチプレクサの出力をプルアップするように適合したプルアップ回路をさらに備える、項目１に記載のルーティングドライバ・マルチプレクサ回路。
（項目５）
前記第２のステージを無効化するように動作することが出来るバッファ無効回路をさらに備える、項目１に記載のルーティングドライバ・マルチプレクサ回路。
（項目６）
前記バッファを有効化および無効化するようなバッファ無効回路を制御するように動作することが出来る制御入力をさらに備える、項目５に記載のルーティングドライバ・マルチプレクサ回路。
（項目７）
前記第２のステージの電圧振幅を制限するように動作することが出来る電圧制限回路をさらに備える、項目１に記載のルーティングドライバ・マルチプレクサ回路。
（項目８）
前記電圧制限回路を有効化および無効化するように動作することが出来る制御入力をさらに備える、項目７に記載のルーティングドライバ・マルチプレクサ回路。
（項目９）
前記電圧制限回路が、前記第２のインバーティング・ステージの高電圧出力を低下させる、項目７に記載のルーティングドライバ・マルチプレクサ回路。
（項目１０）
前記電圧制限回路が、前記第２のステージの低電圧出力を上昇させる、項目７に記載のルーティングドライバ・マルチプレクサ回路。
（項目１１）
前記電圧制限回路が、前記第２のステージの低電圧出力を上昇させ、かつ、前記第２のステージの高電圧出力を低下させる、項目７に記載のルーティングドライバ・マルチプレクサ回路。
（項目１２）
ルーティングドライバ・マルチプレクサ回路であって、
マルチプレクサと、
バッファ回路であって、
第１のインバータ回路と第２のインバータ回路とにスプリットしており、両インバータ回路が該マルチプレクサからの出力信号を受信する、第１のインバーティング・ステージであって、該第１および第２のインバータ回路の各々がＮＭＯＳトランジスタとＰＭＯＳトランジスタとを備える、第１のインバーティング・ステージと、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタと出力とを備えた第２のインバーティング・ステージであって、該ＰＭＯＳトランジスタは、該第１のインバータ回路からの出力信号を受信するように動作することが出来、かつ、該第１のインバータ回路からの出力信号に応答して、該出力信号の電圧をプルアップするように動作することが出来、該ＮＭＯＳトランジスタは、該第２のインバータ回路からの出力信号を受信するように動作することが出来、かつ、該第１のインバータ回路からの出力信号に応答して、該出力信号の電圧をプルダウンするように動作することが出来る、第２のインバーティング・ステージと
を備えるバッファ回路と
を備えた、ルーティングドライバ・マルチプレクサ回路。
（項目１３）
前記第１のインバータ回路のＮＭＯＳトランジスタのサイズに対する、前記第１のインバータ回路のＰＭＯＳトランジスタのサイズの比が、前記第２のインバータ回路のＮＭＯＳトランジスタのサイズに対する、前記第２のインバータ回路のＰＭＯＳトランジスタのサイズの比よりも大きい、項目１２に記載のルーティングドライバ・マルチプレクサ回路。
（項目１４）
前記第２のインバーティング・ステージの遷移の間、前記第２のインバータ回路の出力信号電圧が、前記第１のインバータ回路の出力信号電圧よりも低い、項目１２に記載のルーティングドライバ・マルチプレクサ回路。
（項目１５）
前記第１および第２のインバータ回路の出力のうちの一つに応答して、前記マルチプレクサ出力の電圧をプルアップするように適合したプルアップ・トランジスタをさらに備える、項目１２に記載のルーティングドライバ・マルチプレクサ回路。
（項目１６）
前記第２のインバーティング・ステージがターンオンするのを防ぐように動作することが出来るバッファ無効回路をさらに備える、項目１２に記載のルーティングドライバ・マルチプレクサ回路。
（項目１７）
前記バッファ無効回路が、前記第１のインバータ回路の出力がプルダウンするのを防ぐように動作することが出来る第１のトランジスタと、前記第１のインバータ回路の出力をプルアップするように動作することが出来る第２のトランジスタとを備える、項目１６に記載のルーティングドライバ・マルチプレクサ回路。
（項目１８）
前記第１および第２のトランジスタが、前記バッファ無効回路を有効化および無効化するように制御することが出来る、項目１７に記載のルーティングドライバ・マルチプレクサ回路。
（項目１９）
前記第２のインバーティング・ステージの電圧振幅を制限するように動作することが出来る電圧制限回路をさらに備える、項目１２に記載のルーティングドライバ・マルチプレクサ回路。
（項目２０）
前記電圧制限回路が、前記第２のインバーティングステージの入力と該第２のインバーティングステージの出力との間に接続されている、項目１９に記載のルーティングドライバ・マルチプレクサ回路。
（項目２１）
前記電圧制限回路が、前記第２のインバーティング・ステージのＰＭＯＳトランジスタと、前記第２のインバーティング・ステージの出力との間に接続されている、電圧制限ＮＭＯＳトランジスタを備える、項目１９に記載のルーティングドライバ・マルチプレクサ回路。
（項目２２）
前記電圧制限回路が、前記第２のインバーティング・ステージのＮＭＯＳトランジスタと、前記第２のインバーティング・ステージの出力との間に接続されている、電圧制限ＰＭＯＳトランジスタを備える、項目１９に記載のルーティングドライバ・マルチプレクサ回路。
（項目２３）
前記電圧制限回路が、前記第１のインバーティング・ステージのインバータ回路のうちの一つを無効化するように動作することが出来るトランジスタをさらに備える、項目１９に記載のルーティングドライバ・マルチプレクサ回路。
（項目２４）
前記電圧制限回路が、該電圧制限回路を活動化および非活動化するように動作することが出来る制御入力をさらに備える、項目１９に記載のルーティングドライバ・マルチプレクサ回路。
（項目２５）
ルーティングドライバ・マルチプレクサ回路の電力消費量を低下させる方法であって、
第１のルーティングドライバ・マルチプレクサ回路のバッファ・ステージを第１の回路と第２の回路とに分け、両回路が、マルチプレクサからの出力信号を受信し、出力信号を保有することと、
該第１の回路の出力を受信するような第１の入力と該第２の回路の出力を受信するような第２の入力とを有した、第２のルーティングドライバ・マルチプレクサ回路のバッファ・ステージにおいて、該第１および第２の回路からの出力信号を受信すること
とを包含する方法。
（項目２６）
前記第１の回路を前記第２の回路よりも高トリップポイントにスキューすることをさらに包含する、項目２５に記載の方法。
（項目２７）
前記第１および第２の回路の出力信号のうちの少なくとも一つに応答して、前記マルチプレクサからの出力信号をプルアップすることをさらに包含する、項目２５に記載の方法。
（項目２８）
前記第２のバッファ・ステージを選択的に無効化することをさらに包含する、項目２５に記載の方法。
（項目２９）
前記第２のバッファ・ステージの出力の電圧振幅を制限することをさらに包含する、項目２５に記載の方法。
（項目３０）
制御入力に応答して、前記第２のバッファ・ステージの出力の電圧振幅を制限することをさらに包含する、項目２９に記載の方法。
（項目３１）
前記制限することが、前記第２のバッファ・ステージの高電圧出力を低下させることを包含する、項目２９に記載の方法。
（項目３２）
前記制限することが、前記第２のバッファ・ステージの低電圧出力を上昇させることを包含する、項目２９に記載の方法。
（項目３３）
前記制限することが、前記第２のバッファ・ステージの低電圧出力を上昇させることと、該第２のバッファ・ステージの高電圧出力を低下させることとを包含する、項目２９に記載の方法。
【００１１】
（摘要）
静的な電力消費量と動的な電力消費量とを低下させる低電力なルーティングマルチプレクサが提供される。ルーティングマルチプレクサのサイズを顕著に大きくすることなしに、その電力消費量を低下させるため、様々な異なる技術が用いられる。例えば、ルーティングマルチプレクサの電力消費量は、短絡回路電流を低下させ、漏洩電流を低下させ、電圧振幅を抑制し、マルチプレクサ内の負荷を再利用することによって、低下し得る。マルチプレクサの電力低下技術は、単一のマルチプレクサ・デザインと組み合わされ得る。低電力なルーティングマルチプレクサは、高速度、高電力モードや低速度、低電力モードのような、選択可能なモードにおいて動作するようにもデザインされ得る。
【００１２】
本発明のさらなる特徴、性質、および、様々な利点は、添付の図面と以下に述べられる好ましい実施形態に関する詳細な記述とによって、さらに明確化され得る。
【発明を実施するための最良の形態】
【００１３】
（詳細な記述）
図１は、従来のルーティングドライバ入力マルチプレクサ（ＤＩＭ）を示している。プログラム可能なロジックデバイス（ＰＬＤ）相互接続は、可変長のワイア部分と、ルーティングＤＩＭ１００のようなプログラム可能なルーティングスイッチとを含み得る。ルーティングＤＩＭ１００は、マルチプレクサ１１０、ならびに、２つのバッファ１３０および１４０を備えたドライバ１２０を含む。ＤＩＭという用語は、マルチプレクサとドライバ１００との両方を参照するのに用いられ得るが、マルチプレクサという用語とドライバという用語は、別々に用いられ得る。また、ＤＩＭマルチプレクサとＤＩＭドライバとは、それぞれ１１０と１２０とを参照する。
【００１４】
マルチプレクサ１１０は、６個のデータ入力１０２と、２個の第１のレベル選択入力１０４と、３個の第２のレベル選択入力１０６とを含む。６個のデータ入力１０２のうちの一つは、入力１０４と１０６とを通してマルチプレクサ１１０によって出力されるべきものとして選択され得る。第１のレベル選択入力１０４と第２のレベル選択入力１０６とは、メモリ・コンフィギュレーションビット、組み合わせロジック、あるいは、その他任意の適切な手段によって制御され得る。
【００１５】
マルチプレクサ１１０は、図面では、過度に複雑にならないように、６個のデータ入力を用いて図示されている。マルチプレクサ１１０が任意の適切な個数のデータ入力をサポートするようにデザインされ得ることが理解される。さらに、その他の適切なマルチプレクサ・デザインもまた、マルチプレクサ１１０の代わりになり得る。いくつかの実施形態において、マルチプレクサ１１０は、入力から出力への、詳細においては異なるいくつかのデータパスを有し得る。選択されたデータ入力１０２に適用された信号は、マルチプレクサ１１０からの出力であり、これは、バッファ１２０への入力でもある。
【００１６】
バッファ１２０は、２つのバッファステージ、すなわち、第１のステージ１３０と第２のステージ１４０とを含む。第１のステージ１３０と第２のステージ１４０とを構成するトランジスタのサイズは、図１に盛り込まれており、各ステージのＰ／Ｎ比と同様に、２つのステージの間の相対的なサイズを示している。ここに、Ｐ／Ｎ比とは、各ステージにおけるＰＭＯＳトランジスタのサイズとＮＭＯＳトランジスタのサイズとの比をいう。さらに、例示に用いているトランジスタのサイズは、典型的なＤＩＭと本発明の各実施形態との間の関係をより明確に説明出来るように与えられている。これらのトランジスタのサイズは、単に説明のためだけのものであって、ＤＩＭのパフォーマンスに関する要求に基づいてモディファイされ得る。
【００１７】
バッファ１２０の第１のステージ１３０は、レベル回復（ｌｅｖｅｌ−ｒｅｓｔｏｒｉｎｇ）トランジスタ１５０を含む。レベル回復トランジスタ１５０は、「弱」高ロジック入力信号（ｈｉｇｈ  ｌｏｇｉｃ  ｉｎｐｕｔ  ｓｉｇｎａｌ）を全（ｆｕｌｌ）高ロジック電圧（ｈｉｇｈ  ｌｏｇｉｃ  ｖｏｌｔａｇｅ）ＶＤＤにプルアップすることを可能にする。高ロジック入力信号がマルチプレクサ１１０を通してバッファ１２０に入力されたとき、マルチプレクサ１１０のＮＭＯＳパストランジスタ（ｐａｓｓ  ｔｒａｎｓｉｓｔｏｒ）は、高ロジック入力信号をおよそＶＴＮだけ低下させ得る。ここに、ＶＴＮとは、パストランジスタの閾値電圧を示す。結果として、「弱」高ロジック入力信号が得られる。本発明に関する実施形態の全てがレベルトランジスタ１５０のようなレベル回復トランジスタと共に図示されてはいるが、レベル回復トランジスタは必ずしも必要ではない。代わりに、マルチプレクサ１１０は、完全コンプリメンタリ（ｆｕｌｌｙ  ｃｏｍｐｌｅｍｅｎｔａｒｙ）（ＣＭＯＳ）デザインのような、高ロジック入力信号を低下させないマルチプレクサ・デザインを用いて置換され得る。代わりに、マルチプレクサのゲートにおける電圧であって、ドライバにおける供給電圧に比べて高い電圧を用いると、レベル回復の必要性をも排除し得る。
【００１８】
バッファ１２０に入力する「弱」高ロジック入力信号をさらに補償するために、第１のステージ１３０のＰ／Ｎ比が、低下したトリップポイント（すなわち、電圧であって、これよりも高いと高ロジックレベルであり、これよりも低いと低ロジックレベルであるとみなされる）にスキューされ得る。低下したトリップポイントは、第１のステージ１３０が「弱」高ロジック入力信号に対してより感応しやすくなるようにする。第１のステージ１３０は、Ｐ／Ｎ比を低下させることによって、低いほうのトリップポイントにスキューし得る。例えば、ＤＩＭ１００において、第１のステージ１３０のＰ／Ｎ比は１．５／２．５であるが、第２のステージ１４０のＰ／Ｎ比は、より慣例的な比である１０／４にセットされる。
【００１９】
プログラム可能なロジックデバイス（ＰＬＤ）は、プログラム可能な相互接続構造の一部として、ＤＩＭ１００のような多数のＤＩＭを有する。そのため、全ＤＩＭの電力消費量を低下させることによって、ＰＬＤにおける総電力消費量を低下させることが望ましい。この問題に対する一つのアプローチは、Ｊａｓｏｎ  Ｈ．ＡｎｄｅｒｓｏｎとＦａｒｉｄ  Ｎ．Ｎａｊｍとによる論文、Ａ  Ｎｏｖｅｌ  Ｌｏｗ−Ｐｏｗｅｒ  ＦＰＧＡ  Ｒｏｕｔｉｎｇ  Ｓｗｉｔｃｈ，Ｄｅｐａｒｔｍｅｎｔ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｃｏｍｐｕｔｅｒ  Ｅｎｇｉｎｅｅｒｉｎｇ，Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｔｏｒｏｎｔｏ，Ｔｏｒｏｎｔ，Ｏｎｔａｒｉｏ，Ｃａｎａｄａ，ｐａｇｅｓ  １〜８において記述されている。ここでは、上記論文の全体を援用する。
【００２０】
ＡｎｄｅｒｓｏｎとＮａｊｍとによって提唱されたＤＩＭデザインは、図２に示されている。ＤＩＭ２００は、バッファ１２０と同様な仕方で動作するバッファ２２０を含む以外に、追加的なＮＭＯＳトランジスタ２４４とＰＭＯＳトランジスタ２４８とを含む。バッファ２２０はまた、第１のステージ２３０と第２のステージ２４０とを含む。図示を簡単にするため、マルチプレクサ１１０は、この図では２個のＮＭＯＳパスゲート２１０によって置換されている。ＮＭＯＳパスゲート２１０は、マルチプレクサ１１０のようなマルチプレクサを通して伝播する入力信号の信号パス（ｓｉｇｎａｌ  ｐａｔｈ）を表している。選択されたデータ入力１０２への信号入力は、バッファ２２０に信号が入力される以前に、上記マルチプレクサの２つのＮＭＯＳパスゲートを通過している。
【００２１】
バッファ２２０は、ＮＭＯＳトランジスタ２４４とＰＭＯＳトランジスタ２４８とのセッティングに依存して、３つの異なるモードで動作し得る。高速度モードでは、ＰＭＯＳトランジスタ２４８がターンオンされ、第２のステージ２４０の出力が、そしてその結果としてバッファ２２０の出力が、全レール・トゥ・レール（ｆｕｌｌ  ｒａｉｌ−ｔｏ−ｒａｉｌ）の電圧振幅を有することが出来るようになり、かつ、電圧がＶＤＤである高ロジック信号を出力することが出来るようになる。ＮＭＯＳトランジスタ２４４もまた、この高速度モードにおいてはターンオンされ得る。低速度モードでは、ＰＭＯＳトランジスタ２４８はターンオフされ、ＮＭＯＳトランジスタ２４４はターンオンされる。結果として、第２のステージ２４０は、最高電圧レベルがほぼＶＤＤ−ＶＴＮに等しい低下した（または「弱」）高ロジック信号で動作する。バッファ２２０の低下した電圧振幅は、ＤＩＭ２００の電力消費量を低下させるが、ＤＩＭ２００の速度をも低下させる。最後に、スリープモードでは、ＮＭＯＳトランジスタ２４４とＰＭＯＳトランジスタ２４８とはターンオフされる。このことは、バッファ２２０の漏電電流を低下させ、結果として、バッファ２２０がアイドルのときに消費される電力消費量を低下させる。
【００２２】
バッファ２２０は電力の節約（ｐｏｗｅｒ  ｓａｖｉｎｇ）を提供するが、トランジスタ２４４および２４８は、超過速度ペナルティ（ｅｘｃｅｓｓｉｖｅ  ｓｐｅｅｄ  ｐｅｎａｌｔｙ）を回避するために、大型（ｌａｒｇｅ）に構成されなくてはならない。そのため、ＤＩＭ２００に関するアプローチは、結果として、非常に大型のＤＩＭデザインになる。
【００２３】
本発明によれば、現在のデザインの領域（ａｒｅａ）を顕著に大きくすることなしに、ＤＩＭにおける静的な電力消費量と動的な電力消費量とを低下させ得る、様々なＤＩＭデザインが提供される。
【００２４】
図３は、本発明によるＤＩＭ３００の実例を示している。ＤＩＭ３００は、スイッチ中に発生する短絡回路電流を低下させることによって、動的な電力消費量を低下させる。例えば、バッファ１２０が低ロジック出力レベルと高ロジック出力レベルとの間で遷移するとき、第２のステージ１４０内のＮＭＯＳおよびＰＭＯＳの両方がターンオンする際、短い期間（ｐｅｒｉｏｄ）が存在する。この期間の間、ＶＤＤから接地への短絡回路電流が存在する。ＤＩＭバッファにおける短絡回路電流を低下または排除することは、全ＤＩＭ電力消費量を低下させることになり得る。
【００２５】
ＤＩＭ３００において、バッファ３２０の第１のステージは２つにスプリット（ｓｐｌｉｔ）し、第１のステージ３３０Ａと第１のステージ３３０Ｂとにスプリットし得る。スプリットして出来た第１のステージ３３０Ａおよび３３０Ｂは、単一の第１ステージ１３０（図１）の場合とほぼ同じ総トランジスタ幅を占有するようにデザインされ得る。スプリットして出来た第１のステージ３３０Ａおよび３３０Ｂのそれぞれは、ＤＩＭ３００が典型的なＤＩＭ１００よりも顕著には大型化しないようにデザインされ得る。その他の実施形態では大型になり得るが、本発明によるこの実施例は、総トランジスタ幅を大きくすることなしにこの電力低下を達成することが可能であることを示している。
【００２６】
スプリットして出来た第１のステージ３３０Ａは、ＰＭＯＳトランジスタ３４０Ａにつながれている。ＰＭＯＳトランジスタ３４０Ａは、作動した際、ＤＩＭ３００の出力を高ロジックレベルにプルする。スプリットして出来た第１のステージ３３０Ｂは、ＮＭＯＳトランジスタ３４０Ｂにつながれている。ＮＭＯＳトランジスタ３４０Ｂは、作動した際、ＤＩＭ３００の出力を低ロジックレベルにプルする。スプリットして出来た第１のステージ３３０Ａおよび３３０Ｂは、第２のステージのトランジスタ３４０Ａおよび３４０Ｂの幅（ｗｉｄｔｈ）にほぼ比例してスプリットし得る。
【００２７】
スプリットして出来た第１のステージ３３０Ａおよび３３０ＢのＰ／Ｎ比は、第１のステージ３３０Ａが（例えば、第１のステージ１３０に比べて）高入力電圧レベルにターンオンされ得るように、第１のステージ３３０Ｂが低電圧レベルにターンオンされ得るようにセットされ得る。例えば、第１のステージ３３０Ａは、およそ１．４／１．４のＰ／Ｎ比を有し得るが、インバータ３３０Ｂは、およそ０．３／０．９のＰ／Ｎ比を有し得る。スプリットして出来た第１のステージ３３０Ａおよび３３０ＢのＰ／Ｎ比を変動させることによってトリップポイントをスキューさせると、結果として、ＰＭＯＳインバータ３４０ＡとＮＭＯＳインバータ３４０Ｂとの両方が同時にターンオンする時間の長さが短くなる。結果として、ＤＩＭ３００を通る短絡回路電流が低下する。
【００２８】
図４は、ＤＩＭ３００におけるバッファ３２０からスプリットして出来た第１のステージ３３０Ａおよび３３０Ｂの、本発明による動作を示している。入力信号４１０は、ＤＩＭ３００への入力信号を表しており、これは、マルチプレクサ・パスゲート３１０に入り、伝播して、スプリットして出来た第１のステージ３３０Ａおよび３３０Ｂの入力に入る。通常、第１のステージ（例えば、第１のステージ１３０）に対するトリップポイントは、高ロジック電圧レベルと低ロジック電圧レベルとの間の中間点にセットされる。しかしながら、ここでの実施形態においては、スプリットして出来た第１のステージ３３０Ａは、破線４０１によって表されているわずかに高い電圧レベルに切り替えられ、スプリットして出来た第１のステージ３３０Ｂは、破線４０２によって表されているわずかに低い電圧レベルに切り替えられる。そのため、入力信号４１０が低ロジック電圧レベルから高ロジック電圧レベルに遷移している間、スプリットして出来た第１のステージ３３０Ａは、スプリットして出来た第１のステージ３３０Ｂ（点４０３）よりも後に切り替えられる（点４０４）。言い換えれば、スプリットして出来た第１のステージ３３０ＡによってＰＭＯＳトランジスタ３４０Ａがターンオンされるよりも前に、スプリットして出来た第１のステージ３３０ＢによってＮＭＯＳトランジスタ３４０Ｂがターンオフされる。結果として、ＤＩＭ３００の出力が低電圧レベルから高電圧レベルへ遷移している間の短絡回路電流が低下する。同様に、入力信号４１０が高ロジック電圧レベルからもとの低ロジック電圧レベルへ遷移するとき、スプリットして出来た第１のステージ３３０Ａは、スプリットして出来た第１のステージ３３０Ｂ（点４０６）よりも前に切り替えられ（点４０５）、これにより、ＮＭＯＳトランジスタ３４０Ｂがターンオンされるよりも前にＰＮＯＳトランジスタ３４０Ａがターンオフされる。
【００２９】
図５は、本発明の別の実施形態によるＤＩＭ５００を示している。ＤＩＭ５００は、ＤＩＭが使用されていない間の漏洩電流を低下させることによって、また、ＤＩＭ３００の場合と同様な仕方によって短絡回路電流を低下させることによって、電力消費量を低下させる。ＤＩＭ５００の素子の全ては、ＤＩＭ３００内でのそれらの対応物と同様な仕方で振舞う。ＤＩＭ５００はまた、追加的なトランジスタ５３１および５３２、ならびに、制御入力５０５を含む。さらに、レベル回復トランジスタ５５０は、スプリットして出来た第１のステージ５３０Ａではなく、スプリットして出来た第１のステージ５３０Ｂに接続されている。
【００３０】
制御入力５０５は、ＤＩＭ５００を有効化および無効化出来るようにする。制御入力５０５が低ロジック値にセットされると、ＤＩＭ５００は無効化される。ＮＭＯＳトランジスタ５３１はターンオフされ、ＰＭＯＳトランジスタ５３２はターンオンされる。結果として、ＰＭＯＳトランジスタ５４０Ａのゲートは高ロジック状態を強いられ、これにより、ＰＭＯＳトランジスタ５４０Ａはターンオン出来なくなる。この無効化モードにおいては、ＰＭＯＳドライバ５４０Ａにターンオフを強いることによって、漏洩電流が低下する。制御入力５０５が高ロジック値にセットされたとき、ＤＩＭ５００は有効化され、ＤＩＭ３００の場合と同様な仕方で動作し得る。ＮＭＯＳトランジスタ５３１は大型に構成され得、ＰＭＯＳトランジスタ５３２は、本実施形態の速度低下を最小化するために小型（ｓｍａｌｌ）に構成され得る。例えば、ＮＭＯＳトランジスタ５３１は幅４を有し得るが、ＰＭＯＳトランジスタ５３２は幅０．３を有し得る。
【００３１】
図６は、ＤＩＭ５００のバリエーションであるＤＩＭ６００を示している。このバリエーションでは、ＮＭＯＳトランジスタ６３１のオーダーは、スプリットして出来たステージ６３０ＡのＮＭＯＳトランジスタを用いて切り替えられる。トランジスタのオーダーを切り替えることにより、上述のスプリットして出来た第１のステージ６３０ＡのＮＭＯＳトランジスタと同様に、下部のトランジスタがスプリットして出来た第１のステージ６３０Ｂにシェア（ｓｈａｒｅ）されることが可能になる。このバリアントは、ＮＭＯＳトランジスタを排除することによって領域の節約を提供するが、ＤＩＭの速度をも低下させる。
【００３２】
本発明の別の実施形態によるＤＩＭ７００Ａは、図７Ａに示されている。出力ＰＭＯＳトランジスタと直列に接続された大型のトランジスタを導入することによって動的な電力消費量を低下させるＤＩＭ２００とは異なり、ＤＩＭ７００Ａは、小型のロジックトランジスタを用いて電力消費量を低下させる。ＤＩＭ２００において、トランジスタ２４４および２４８は、ＤＩＭドライバの総ドライバ電流を供給し、これにより、トランジスタ２４４および２４８は、トランジスタ２４０のサイズと同程度、または、それよりも大型になる。対照的に、本実施例は、プレドライバ（ｐｒｅ−ｄｒｉｖｅｒ）・トランジスタ７３１，７３４，７３５を用いることによって、動的な電力消費量を低下させ、電圧レベルを調整する。これらのプレドライバ・トランジスタは、７３０Ａ内での遥かに小型のプレドライバ・トランジスタのサイズと同程度であればよく、これにより、主ドライバトランジスタと直列に配置されたＤＩＭ２００のトランジスタ２４４および２４８に比べて、領域を節約する。さらにこの回路はまた、ゲート負荷を再利用することによって、電力を低下させる。
【００３３】
ＤＩＭ７００Ａの素子の全ては、ＤＩＭ３００におけるそれらの対応物と同様な仕方で振舞う。ＤＩＭ７００Ａはまた、追加的なトランジスタ７３４，７３５、および７３１を含む。制御入力７０５は、ＤＩＭ７００Ａを高速度、高電力モードと、低速度、低電力モードとの間で切り替える。（このことは、有効化モードと無効化モードとの間でＤＩＭ５００を切り替えるＤＩＭ５００の制御入力５０５とは対照的である。）
制御入力７０５が高ロジックレベルにセットされると、ＤＩＭ７００Ａは、高速度、高電力モードで動作する。ＰＭＯＳトランジスタ７３４はターンオフし、また、ＮＭＯＳトランジスタ７３５の接続を断つ（ｄｉｓｃｏｎｎｅｃｔ）。ＮＭＯＳトランジスタ７３１はターンオンし、スプリットして出来た第１のステージ７３０Ａが通常に動作できるようにする。このようにして、高速度、高電力モードのＤＩＭ７００Ａは、ＤＩＭ３００の場合と同様な仕方で動作する。
【００３４】
制御入力７０５が低ロジックレベルにセットされると、ＤＩＭ７００Ａは、低速度、低電力モードで動作する。ＰＭＯＳトランジスタ７３４はターンオンし、ＮＭＯＳトランジスタ７３５をＰＭＯＳトランジスタ７４０Ａのゲートとドレインとの間に接続する。ＮＭＯＳトランジスタ７３１はターンオフし、スプリットして出来た第１のステージ７３０Ａの接地からの接続を断ち、上記スプリットして出来た第１のステージ７３１をＤＩＭ７００Ａの出力に接続する。このようにして、この低速度、低電力モードでは、ＤＩＭ７００Ａの出力は、ＮＭＯＳトランジスタ７３５の閾値電圧ＶＴＮによって抑えられ得、ＤＩＭ７００の最大出力をＶＤＤ−ＶＴＮに等しくする（ここに、ＶＴＮとは、ＮＭＯＳトランジスタ７３５のボディ・エフェクト（ｂｏｄｙ  ｅｆｆｅｃｔ）と同様に、閾値電圧を盛り込んだ量である）。さらに、ドライバＰＭＯＳトランジスタ７４０Ａのゲートノードは、ＶＤＤ−｜ＶＴＰ｜よりも下にプルダウンされ得るため、出力は、静的均衡（ｓｔａｔｉｃ  ｅｑｕｉｌｉｂｒｉｕｍ）ＶＤＤ−ＶＴＮ−｜ＶＴＰ｜に到達し得る。２つの閾値降下（ｔｈｒｅｓｈｏｌｄ  ｄｒｏｐ）のため、このアプローチに適合する速度を達成するためには、低Ｖｔトランジスタを用いる必要があり得る。
【００３５】
ＤＩＭ７００Ａは、ＰＭＯＳトランジスタ７４０Ａのゲート負荷を再利用することによって、さらなる電力の節約を提供する。通常は、低〜高遷移（ｌｏｗ−ｈｉｇｈ  ｔｒａｎｓｉｔｉｏｎ）の間、ＰＭＯＳトランジスタ７４０Ａのゲート負荷は、スプリットして出来た第１のステージ７３０Ａを通して、接地にドレインされる。しかしながら、ＤＩＭ７００Ａが低速度、低電力モードにあるにもかかわらず、低〜高遷移の間、ＰＭＯＳトランジスタ７４０Ａのゲート負荷は、ＤＩＭ７００Ａの出力をチャージアップする。このような負荷の再利用は、さらに、遷移のために供給される必要のあるエネルギーの総量をも低下させる。
【００３６】
本発明に関係した実施形態によれば、プレドライバ・トランジスタのオーダーは、ＤＩＭの機能に影響を与えることなく再編成され得る。例えば、トランジスタ７３４および７３５、または、トランジスタ７３１および７３３は、ＤＩＭ７００Ａのパフォーマンスに顕著な影響を与えることなしにスワップ（ｓｗａｐ）され得る。
【００３７】
図７Ｂ，７Ｃ、および７Ｄは、ＤＩＭ７００Ｂ，７００Ｃ、および７００Ｄを示している。これら全ては、本発明による、ＤＩＭ７００Ａのバリエーションの例である。ＤＩＭ７００Ｂにおいて、ＤＩＭ７００ＡのＰＭＯＳトランジスタ７３４は、ＮＭＯＳトランジスタ７３４Ｂによって置換される。ＰＭＯＳトランジスタをＮＭＯＳトランジスタを用いて置換することによって、ＰＭＯＳトランジスタ７３４の閾値電圧降下を排除することが出来、これにより、ドライバの速度を高めることが出来る。ＤＩＭ７００Ａの第２のバリエーションは、図７Ｃに示されている。ＤＩＭ７００Ｃは、トランジスタ７３４および７３５を単一のＮＭＯＳトランジスタ７３６を用いて置換することにより、小型の領域と高速度とを有することが可能になる。図７Ｄは、ＤＩＭ７００Ａの設定不能（ｎｏｎ−ｃｏｎｆｉｇｕｒａｂｌｅ）バージョンであるＤＩＭ７００Ｄを示している。ＤＩＭ７００Ｄは、常に低電力モードで動作し、高速度の動作を行なうようには構成され得ないが、ＤＩＭ７００Ａよりも少ないトランジスタを有し、より小型である。
【００３８】
図８Ａは、本発明による、ＤＩＭ７００Ａのさらに別のバージョンであるＤＩＭ８００Ａを示している。ＤＩＭ８００Ａにおいて、ＮＭＯＳトランジスタ７３５は、ＰＭＯＳトランジスタ８３５を用いて置換される。ＰＭＯＳトランジスタ８３５のゲートは、ＮＭＯＳ７３５のゲートに接続された信号を補完する信号に接続されている。ＤＩＭ８００Ａは、出力電圧振幅ＶＤＤ−｜ＶＴＰ｜を有する。ここに、ＶＴＰは、ＰＭＯＳトランジスタ８３５の閾値電圧を表す。有利にも、ＤＩＭ８００Ａの出力電圧振幅は、ＰＭＯＳトランジスタ８３５のボディエフェクトによる影響を余り受けず、回路の速度を高速化する。図８Ｂは、ＤＩＭ８００Ｂを示している。ＤＩＭ８００Ｂは、ＤＩＭ８００Ａの設定不能バージョンであり、ここでは、図７ＤにおけるＤＩＭ７００Ｄの場合と同様な仕方で、コンフィギュレーションビットとゲート・トランジスタとが排除されている。
【００３９】
図９は、本発明によるＤＩＭ９００を示しており、上記ＤＩＭ９００は、ＤＩＭ５００の特徴とＤＩＭ７００Ａの特徴とを組み合わせたものである。ＤＩＭ９００は、制御入力９０５Ａおよび９０５Ｂを含む。制御入力９０５Ａは、制御入力７０５（図７Ａ）と同様な仕方で、ＤＩＭ９００を高速度モードと低速度モードとの間で切り替える。制御入力９０５Ｂは、制御入力５０５（図５）と同様な仕方で、ＤＩＭ９００を有効化モードと無効化モードとの間で切り替える。制御入力９０５Ａおよび９０５Ｂは、ＤＩＭを無効化するためには、それぞれが低速度モードおよび無効化モードに置かれ（ｐｌａｃｅｄ）なくてはならない。ＤＩＭ９００の動作とその様々な動作モードは、ＤＩＭ５００とＤＩＭ７００Ａに関する上述の記述から理解され得る。
【００４０】
図１０は、本発明によるＤＩＭ１０００を示しており、上記ＤＩＭ１０００は、ＤＩＭ５００の特徴とＤＩＭ８００Ａの特徴とを組み合わせたものである。ＤＩＭ１０００は、制御入力１００５Ａおよび１００５Ｂを含む。制御入力１００５Ａは、制御入力８０５と同様な仕方で、ＤＩＭ１０００を高速度、高電力モードと、低速度、低電力モードとの間で切り替える。制御入力１００５Ｂは、制御入力５０５（図５）と同様な仕方で、ＤＩＭ１０００を有効化モードと無効化モードとの間で切り替える。ＤＩＭ９００の動作とその様々な動作モードは、ＤＩＭ５００とＤＩＭ８００Ａに関する上述の記述から理解され得る。
【００４１】
図１１は、本発明によるＤＩＭ１１００を示しており、上記ＤＩＭ１１００は、ＤＩＭ７００Ｄの特徴とＤＩＭ８００Ｂの特徴とを組み合わせたものである。ＤＩＭ７００Ｄは、ＮＭＯＳドライバとＰＭＯＳドライバ両方の閾値電圧降下により、ＤＩＭ８００Ｂよりも低い静的な出力電圧を有する。しかしながら、ＤＩＭ７００Ｄは、ゲート・プルダウン・トランジスタ７６０がマルチプレクサの出力に接続され、バッファ７３０Ｂの遅延を排除するという事実により、初期トランジエント（ｉｎｉｔｉａｌ  ｔｒａｎｓｉｅｎｔ）がやや速くなるという利点を有している。ＤＩＭ７００Ｄの利点とＤＩＭ８００Ｂの利点の両方は、ＤＩＭ１１００に示されているように、ＮＭＯＳとＰＭＯＳとの両方を用いてＰＭＯＳのゲートを切り替えることにより、組み合わされ得る。ＤＩＭ１１００は設定可能（ｃｏｎｆｉｇｕｒａｂｌｅ）ではないが、上述のＤＩＭ回路のいずれかと同様な仕方によって、制御入力を用いてデザインされ得る。
【００４２】
このようにして、低電力ルーティングマルチプレクサに対する回路と方法が提供されるのを見た。当業者は、本発明が上述された以外の実施形態で実施され得ることを理解し得る。上述の実施形態は、例示のために提供されたものであり、これに制限することを目的とはしていない。本発明は、以下の請求の範囲によってのみ制限される。例えば、本発明にしたがい、短絡回路電流を低下させることにより、漏洩電流を低下させることにより、出力電圧振幅を低下させることにより、あるいは、ゲート負荷を再利用することによって電力の節約を提供する、様々な実施形態が示されてきた。示された実施形態のいくつかは、上記の技術を一つ以上用いて電力消費量を低下させる。示された実施形態のいくつかは、異なる動作モードの間でＤＩＭが切り替えられることを可能にする制御入力を有する。示された実施形態に加えて、わずかなアレンジを加えただけのその他のバリエーションが存在し得ることが理解され得る。
【図面の簡単な説明】
【００４３】
【図１】図１は、従来のルーティングドライバ入力マルチプレクサ（ＤＩＭ）の説明図を示している。
【図２】図２は、大型領域、低電力のＤＩＭに関する説明図を示している。
【図３】図３は、本発明による低電力ＤＩＭに係る第１の実施形態に関する説明図を示している。
【図４】図４は、本発明による、第１のステージのスプリットに伴うＤＩＭの動作を説明するためのチャートを示している。
【図５】図５は、本発明による低電力ＤＩＭに係る第２の実施形態に関する説明図を示している。
【図６】図６は、本発明による低電力ＤＩＭに係る第３の実施形態に関する説明図を示している。
【図７Ａ】図７Ａは、本発明による低電力ＤＩＭに係る第４の実施形態に関するバリエーションのうちの一つについての説明図を示している。
【図７Ｂ】図７Ｂは、本発明による低電力ＤＩＭに係る第４の実施形態に関するバリエーションのうちの一つについての説明図を示している。
【図７Ｃ】図７Ｃは、本発明による低電力ＤＩＭに係る第４の実施形態に関するバリエーションのうちの一つについての説明図を示している。
【図７Ｄ】図７Ｄは、本発明による低電力ＤＩＭに係る第４の実施形態に関するバリエーションのうちの一つについての説明図を示している。
【図８Ａ】図８Ａは、本発明による低電力ＤＩＭに係る第５の実施形態に関するバリエーションのうちの一つについての説明図を示している。
【図８Ｂ】図８Ｂは、本発明による低電力ＤＩＭに係る第５の実施形態に関するバリエーションのうちの一つについての説明図を示している。
【図９】図９は、本発明による低電力ＤＩＭに係る第６の実施形態に関する説明図を示している。
【図１０】図１０は、本発明による低電力ＤＩＭに係る第７の実施形態に関する説明図を示している。
【図１１】図１１は、本発明による低電力ＤＩＭに係る第８の実施形態に関する説明図を示している。
【符号の説明】
【００４４】
３００  ＤＩＭ
３１０  マルチプレクサ・パスゲート
３２０  バッファ
３３０Ａ，３３０Ｂ  第１のステージ
３４０Ａ  ＰＭＯＳインバータ
３４０Ｂ  ＮＭＯＳインバータ
４１０  入力信号
【図１】
2006325210.tif 000003
【図２】
2006325210.tif 000004
【図３】
2006325210.tif 000005
【図４】
2006325210.tif 000006
【図５】
2006325210.tif 000007
【図６】
2006325210.tif 000008
【図７Ａ】
2006325210.tif 000009
【図７Ｂ】
2006325210.tif 000010
【図７Ｃ】
2006325210.tif 000011
【図７Ｄ】
2006325210.tif 000012
【図８Ａ】
2006325210.tif 000013
【図８Ｂ】
2006325210.tif 000014
【図９】
2006325210.tif 000015
【図１０】
2006325210.tif 000016
【図１１】
2006325210.tif 000017