(57)【要約】【課題】ＭＯＳスイッチがオフである間、ＭＥＭＳ可変コンデンサ内への電荷注入が、次第に減少させられることを可能にすることで、チャージエラーを低減する。【解決手段】ＭＥＭＳ（微小電気機械システム）のための制御回路は、ソースとドレインとゲートとを有する半導体スイッチを有する。該半導体スイッチは、可変コンデンサの空間的に配置された固定プレートと可動プレートとのうちの選択された一方に関連付けられ、且つ、該固定プレートと該可動プレートとのうちの該選択された一方を電圧源に選択的に接続するように構成される。電荷注入制御回路が、前記半導体スイッチに関連付けられて、前記コンデンサの前記固定プレートと前記可動プレートとのうちの前記選択された一方の中への電流注入を減衰させる。【選択図】図１
2006043870.tif 000002
【特許請求の範囲】
【請求項１】
ＭＥＭＳ（微小電気機械システム）のための制御回路であって、
固定プレートと、該固定プレートに対して所定の空間関係に配置された可動プレートとを有する可変コンデンサと、
ソース、ドレイン、及びゲートを有する半導体スイッチであって、前記コンデンサの前記固定プレートと前記可動プレートとのうちの選択された一方に関連付けられ、且つ、前記固定プレートと前記可動プレートとのうちの前記選択された一方を、電圧源に選択的に接続するように構成されることからなる、半導体スイッチと、
前記半導体スイッチに関連付けられた電荷注入制御回路であって、前記コンデンサの前記固定プレートと前記可動プレートとのうちの前記選択された一方の中への電流注入を減衰させる、電荷注入制御回路
とを備える、制御回路。
【請求項２】
前記電荷注入制御回路は、
前記半導体スイッチのゲートに接続される第１及び第２の半導体素子であって、
ａ）前記半導体スイッチが閉じている時に、蓄積された電荷が、大部分は前記半導体スイッチのチャンネルから前記ソースに流出することができるように、ゲート信号の電圧変化時間が設定される手法と、
ｂ）前記半導体スイッチが反転領域及び／又は蓄積領域に入る程度を制限するように、前記ゲートに印加される信号の電圧が制限される手法
とのうちの少なくとも１つの手法で、前記半導体スイッチの前記ゲートに印加される前記ゲート信号を変更することからなる、第１及び第２の半導体素子
を備える、請求項１に記載の制御回路。
【請求項３】
前記第１及び第２の半導体素子は、第１及び第２のＭＯＳＦＥＴトランジスタであり、
それらのドレインは、どちらも前記半導体スイッチの前記ゲートに接続され、
それらのソースは、基準電圧の供給源と、グランドとにそれぞれ接続される、請求項２に記載の制御回路。
【請求項４】
前記第１及び第２の半導体素子は、第３及び第４のＭＯＳＦＥＴトランジスタであり、
前記第３及び第４のＭＯＳＦＥＴトランジスタのドレインは、どちらも前記半導体スイッチの前記ゲートに接続されており、
前記第３及び第４のＭＯＳＦＥＴトランジスタは、ソースを有し、該ソースは、基準電圧の供給源と、所定の高電圧の供給源とにそれぞれ接続されることからなる、請求項２に記載の制御回路。
【請求項５】
前記第１及び第２の半導体素子は、基準電圧の供給源と、前記半導体スイッチの前記ゲートとの間に並列に接続される第１及び第２のダイオードであり、
前記半導体スイッチの前記ゲートは、前記半導体スイッチの開閉を制御する電圧源に抵抗を介して接続されることからなる、請求項２に記載の制御回路。
【請求項６】
前記電荷注入制御回路は、前記半導体スイッチの前記ゲートに並列に接続される容量性負荷を含む、請求項１に記載の制御回路。
【請求項７】
前記容量性負荷は、前記半導体スイッチの前記ゲートと、前記半導体スイッチの前記ゲートに対する電圧信号の印加を制御する電圧制御回路との間に配置される、請求項６に記載の制御回路。
【請求項８】
前記電圧制御回路は、電圧レベルシフタ回路を含む、請求項７に記載の制御回路。
【請求項９】
前記電圧レベルシフタ回路は、第１の電圧レベルを有する電圧源と、前記第１の電圧よりも低い電圧を有し、且つ、前記半導体スイッチの開閉を決定する制御信号の供給源とに接続され、
前記電圧レベルシフタ回路の出力は、前記容量性負荷に接続されることからなる、請求項８に記載の制御回路。
【請求項１０】
前記電荷注入回路と、制御信号の第１の電圧を第２のより高い電圧に上昇させるように構成される電圧レベルシフタ回路との間に配置される容量性負荷を更に備える、請求項１に記載の制御回路。
【請求項１１】
ディスプレイ装置であって、
複数の可変コンデンサであって、該複数の可変コンデンサの各々は、固定プレートと、該固定プレートに対して所定の空間関係に配置された可動プレートとを有する、複数の可変コンデンサと、
複数の半導体スイッチであって、該複数の半導体スイッチの各々は、前記コンデンサの前記固定プレートと前記可動プレートとのうちの選択された一方に関連付けられ、且つ、前記固定プレートと前記可動プレートとのうちの前記選択された一方を電圧源に選択的に接続するように構成される、複数の半導体スイッチと、
複数の半導体スイッチであって、該複数の半導体スイッチの各々は、ソース、ドレイン、及びゲートを有し、且つ、前記コンデンサの前記固定プレートと前記可動プレートとのうちの選択された一方に関連付けられ、且つ、前記固定プレートと前記可動プレートとのうちの前記選択された一方を電圧源に選択的に接続するように構成される、複数の半導体スイッチと、
複数の電荷注入制御回路であって、該複数の電荷注入制御回路の各々は、前記半導体スイッチが閉じている時に、それぞれのコンデンサの前記固定プレートと前記可動プレートとのうちの前記選択された一方の中への電荷注入を減衰させるために、半導体スイッチに関連付けられる、複数の電荷注入制御回路
とを備える、ディスプレイ装置。
【請求項１２】
前記固定プレートと前記可動プレートとの間の可変の距離に従って、光が、干渉されるか又は回折されることができるように、前記可動プレートは少なくとも部分的に透過性であり、前記固定プレートは反射性である、請求項１１に記載のディスプレイ装置。
【請求項１３】
前記複数の電荷注入制御回路の各々は、
半導体スイッチのゲートに接続される第１及び第２の半導体素子であって、
ａ）前記半導体スイッチが閉じている時に、電流が、大部分は前記半導体スイッチのチャンネルから前記ソースに流出することができるように、ゲート信号の電圧変化時間が設定される手法と、
ｂ）前記ゲートに印加される信号の電圧が、前記半導体スイッチの導通状態が変化する閾値電圧に近い電圧で且つ該閾値電圧を超える電圧を有する手法
とのうちの少なくとも１つの手法で、前記ゲートに印加される前記ゲート信号を変更することからなる、第１及び第２の半導体素子
を備える、請求項１１に記載のディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にＭＥＭＳ（微小電気機械システム）に関し、特に、チャージエラーを低減し、且つ、ＭＥＭＳアクチュエータの位置のより厳密な制御を可能にし、且つ、制御範囲を拡大する、ＭＥＭＳアクチュエータのための制御構成に関する。
【背景技術】
【０００２】
ＭＯＳ（金属酸化膜半導体）スイッチがオフに切り替わる時には、２つの仕組みによって電荷注入エラー（又はチャージ注入エラー：charge injection errors）が発生する。まず第１に、チャンネル電荷に起因する。チャンネル電荷は、トランジスタのチャンネル領域から、ドレイン接合とソース接合とに流出しなければならない。第２に、電荷は、ゲートとドレインとの間のキャパシタンスの重なり（overlap capacitance）に起因する。これらのことは、ＭＥＭＳデバイス内に障害を引き起こす可能性がある。この電荷は、可変コンデンサのようなデバイス内のギャップ（間隔）の程度を次第に減らす（狭める）可能性がある。該デバイスは、トランジスタに関連付けられており、ＭＥＭＳの制御は、正確に制御されることが可能である。最悪の場合において、これらの効果は、コンデンサに、引き込みモード（pull-in mode）に突入させ、望ましくないスナップダウン（又は瞬間的に落ちること、又は崩壊）を引き起こすのに十分である可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、ＭＯＳスイッチがオフである間、ＭＥＭＳ可変コンデンサ内への電荷注入が、次第に減少させられることを可能にする構成が必要である。
【課題を解決するための手段】
【０００４】
本発明の一実施例は、ＭＥＭＳ（微小電気機械システム）のための制御回路であって、
固定プレートと、該固定プレートに対して所定の空間関係に配置された可動プレートとを有する可変コンデンサと、
ソース、ドレイン、及びゲートを有する半導体スイッチであって、前記コンデンサの前記固定プレートと前記可動プレートとのうちの選択された一方に関連付けられ、且つ、前記固定プレートと前記可動プレートとのうちの前記選択された一方を、電圧源に選択的に接続するように構成されることからなる、半導体スイッチと、
前記半導体スイッチに関連付けられた電荷注入制御回路であって、前記コンデンサの前記固定プレートと前記可動プレートとのうちの前記選択された一方の中への電流注入を減衰させる、電荷注入制御回路
とを備える、制御回路である。
【発明の効果】
【０００５】
チャージエラー（電荷注入エラー）の原因を減らすことができる。
【実施例】
【０００６】
本発明の実施形態は、ＭＥＭＳコンデンサのギャップ（間隔）を正確に制御することに関する。図１は、本発明の一実施形態を示す。この実施形態において、可変コンデンサＣ１は、（接地されることが可能な）底面固定プレートと、たわんだ梁（図示せず）によってつるされる可動上面プレートとからなる。２つのプレート間の可変ギャップＡは、上部プレート、すなわち上面プレート上の電荷を制御することによって制御される。示されるように、半導体スイッチを介して上部プレートに、注入制御回路が接続される。
【０００７】
簡単に言うと、この構成は、固定プレートと、該固定プレートに対して所定の空間関係に配置された可動プレートとを有する可変コンデンサと、ソース、ドレイン、及びゲートを有する半導体スイッチであって、前記コンデンサの固定プレートと可動プレートとのうちの選択された一方に関連付けられ、且つ、前記固定プレートと前記可動プレートとのうちの前記選択された一方を電圧源に選択的に接続するように構成される、半導体スイッチとを含む。電荷注入制御回路は、前記コンデンサの前記固定プレートと前記可動プレートとのうちの前記選択された一方の中への電流注入を減衰させるように半導体スイッチに関連付けられる。
【０００８】
更に詳細に言うと、図１のＣ１は、可変コンデンサを示す（たわみ部は図示せず）。Ｍ１は、ＮＭＯＳデバイスか、ＰＭＯＳデバイスか、又はＮＭＯＳ及びＰＭＯＳデバイスによって形成されたアナログスイッチである。Ｖ＿ｒｅｆは、アナログ基準電圧である。Ｅｎは、電荷注入制御回路によって生成されるイネーブル信号である。Ｃ１に対して電荷を「書き込む（又は注入する）」ための、及びギャップＡを変化させるためのＶ＿ｒｅｆが設定され、次いで、Ｍ１は、電荷制御回路によって生成されるＥｎによってオンに切り替えられる。適切な時間（回路の電気的な時定数の関数）の後に、Ｍ１は、オフに切り替えられる。
【０００９】
このプロセスは、Ｃ１上の電荷の量を変化させて、Ｃ１上に蓄積された静電荷が、可動プレートを固定プレートに向かって引き寄せる状態を引き起こす。
【００１０】
ＭＥＭＳアクチュエータのアレイを生成するために、図１の回路は、Ｎ行Ｍ列に、Ｎ×Ｍ回、複製される。Ｅｎは、合計でＮ個のＥｎ信号についての行信号とすることができ、Ｖ＿ｒｅｆは、Ｍ個のＶ＿ｒｅｆ信号についての列信号とすることができる。
【００１１】
しかしながら、従来技術に関連して先に言及したように、Ｍ１がオフに切り替えられる時に、Ｍ１によってＣ１上に注入される電荷によって、システム内に重大なエラーがもたらされる可能性がある。最悪の場合には、上述のように、Ｃ１を引き込みモードにさせ、スナップダウンを起こすさせるほどに、このチャージ（又は電荷の容量、又は電荷の充電による容量）が大きくなる可能性がある。或いは、この電荷は、ギャップＡが制御されることが可能な制御レベルを単に次第に小さくする可能性がある。
【００１２】
ＭＯＳスイッチがオフに切り替わる時には、２つの仕組みによって、チャージエラー（又はチャージ注入エラー、又は電荷注入エラー）が発生する。まず第１に、チャンネル電荷に起因する。チャンネル電荷は、トランジスタのチャンネル領域から、ドレイン接合とソース接合とに流出しなければならない。第２に、電荷は、ゲートとドレインとの間のキャパシタンスの重なり（overlap capacitance）に起因する。本明細書において記載される本発明の実施形態は、チャージエラーのこれらの原因を最小化する。
【００１３】
ＭＥＭＳアクチュエータのアレイの場合には、チップを、アレイの周辺において低電圧のロジックで動作する制御回路構成から構成することができるが、アレイそのものは、より高い電圧で動作することを必要とされる可能性がある。この場合には、各Ｅｎ行信号を、ハイ電圧レベルシフタ回路によって、制御ロジックからの低電圧（例えば５Ｖ）の出力から、アレイにとって適切な高電圧（例えば１２Ｖ）の信号へと電圧レベルをシフトさせることができる。
【００１４】
（例えば）１２Ｖで動作しているアレイにおいて、アレイ内のアナログＭＯＳスイッチのゲートは、０〜１２Ｖの電圧スウィング（又は電圧の揺れ、又は電圧の振動）を受ける可能性があり、このことは、ゲート−ドレイン結合と、チャンネル電荷注入とに起因して、著しいノイズを挿入させる可能性がある。ＭＯＳスイッチのゲート上の電圧スウィングを制限して、ＭＥＭＳデバイス内への電荷注入を低減することが望ましい。これを実現する実施形態が、以下に説明される。
【００１５】
電荷注入制御回路の第１及び第２の実施形態は、駆動トランジスタにおけるゲート電圧スウィングを減少させることによって、ＭＥＭＳ静電アクチュエータ内の電荷注入を低減することに向けられている。簡単に言うと、これらの回路は、第１及び第２の半導体素子を含み、該第１及び第２の半導体素子は、半導体スイッチのゲートに接続され、且つ、次のうちの少なくとも１つの手法でゲートに対して印加されるゲート信号を変更する。
ａ）半導体スイッチが閉じている時には、電流が、大部分は半導体スイッチのチャンネルからソースに流出するように、ゲート信号の電圧変化時間が設定される。
ｂ）半導体スイッチが反転領域（inversion region）、及び／又は、蓄積領域（accumulation region）に入る程度を制限するように、ゲートに印加される信号の電圧が制限される。
【００１６】
図２は、電荷注入制御回路の第１の実施形態の詳細を示す。理解されるように、この実施形態は、ＭＯＳスイッチの「オフ」ゲート電圧を制限して、ソースとドレインとの間で５０／５０で分布することが可能な、ゲート下にある電荷の代わりに、ソースとドレインとの間のキャパシタンスの差分に起因して、電荷の大部分がソース側に流れ出すことをくい止めることができる程度にまで、スイッチの閉まりを遅くするために、各アレイのサブ回路に対して２つのデバイスの追加を必要とする。
【００１７】
図２において、Ｍ１ｂとＣ１ｂとは、それぞれ図１のＭ１とＣ１とを表す。Ｍ６ｂとＭ７ｂとは、信号ｎｇａｔｅ＿ｖｂを調整するために使用される。該信号ｎｇａｔｅ＿ｖｂは、ＭＯＳスイッチＭ１ｂを、イネーブル／ディセーブルにする。Ｍ１ｂ（ＰＭＯＳ）をオンに切り替えるために、Ｍ７ｂ（ＮＭＯＳ）が、ｒｏｗ＿ｅｎｂをハイの電圧信号にすることによってアクティブにさせられる。Ｍ１ｂがオンの時には、Ｍ１ｂのゲートは、常にグランド（０Ｖ）に駆動される。Ｍ１ｂをオフに切り替えるためには、Ｍ１ｂのゲートを最大限のｖｐｐまで駆動する（それによって最大のカップリングノイズを挿入することになるであろう）代わりに、Ｍ１ｂのゲートは、Ｍ６ｂによってｖｒｅｆまでしか駆動されない。Ｍ１ｂのソースが、ｖｒｅｆにあるため、ｖｒeｆのゲート電圧は、Ｍ１ｂを完全にオフに切り替えるために必要とされる最小電圧である。Ｍ６ｂについてＮＭＯＳデバイスを使用することは、ｎｇａｔｅ＿ｖｂ上のターンオフ電圧勾配をなだらかにする（遅くする）利点を加える。そのことは、チャンネル電荷の分散により、Ｍ１ｂにおける電荷注入を低減する。
【００１８】
図３は、本発明の第２の実施形態を示す。この実施形態もまた、ＭＯＳスイッチの「オフ」ゲート電圧を制限することに向けられており、Ｍ１ｃとＣ１ｃとがそれぞれ、図１のＭ１とＣ１とを表すようになっている。図２において文字の末尾に「ｂ」が付く信号／素子の名称は、文字「ｂ」が文字「ｃ」に置き換えられた対応する名称を有することに留意されたい。図６において、文字「ｂ」は、文字「ｄ」によって置き換えられる。従って、図２における高電圧信号ｒｏｗ＿ｅｎｂは、図３と図６とにおいて、それぞれｒｏｗ＿ｅｎｃ、及びｒｏｗ＿ｅｎｄとなる。
【００１９】
信号ｒｏｗ＿ｅｎと、ｒｏｗ＿ｅｎ＿ｂａｒとは、可変コンデンサのギャップＡを変更する必要性に応じて印加される高電圧信号である。
【００２０】
Ｍ６ｃとＭ７ｃとは、信号ｎｇａｔｅ＿ｖｃを調整するために使用される。該信号ｎｇａｔｅ＿ｖｃは、ＮＭＯＳスイッチＭ１ｃを、イネーブル／ディセーブルにする。Ｍ１ｃ（ＮＭＯＳ）がオンに切り替えられる時には、Ｍ７ｃ（ＰＭＯＳ）は、ｒｏｗ＿ｅｎ＿ｂａｒｃを、ハイの電圧信号にすることによってアクティブにさせられる。Ｍ１ｃをオンに切り替えるために、Ｍ１ｃのゲートは、最大限の高電圧ｖｐｐにまで駆動される。Ｍ１ｃをオフに切り替えるためには、Ｍ１ｃのゲートを０Ｖに駆動する（それによって最大のカップリングノイズを挿入することになるであろう）代わりに、Ｍ１ｃのゲートは、Ｍ６ｃによってｖｒｅｆまでしか駆動されない。Ｍ１ｃのソースが、ｖｒｅｆにあるので、ｖｅｒｆのゲート電圧は、Ｍ１ｃを完全にオフに切り替えるために必要とされる最小電圧である。Ｍ６ｃのためにＰＭＯＳデバイスを使用することは、ｎｇａｔｅ＿ｖｃ上の電圧勾配をなだらかにする利点を加える。そのことは、チャンネル電荷により、Ｍ１ｃにおける電荷注入を低減する。
【００２１】
上記の実施形態をテストするために実行されたシミュレーションは、ＭＥＭＳアクチュエータによって提供される容量性負荷を表すために、ＭＯＳスイッチのドレイン上において１０ｆＦ（フェムトファラッド）の負荷キャパシタンスを用いた。第１及び第２の実施形態に対する結果が、それぞれ、図４Ａ〜図４Ｃと、図５Ａ〜図５Ｃとにおいて図示されている。全てのシミュレーションは、５ＶのＶｒｅｆと、９ＶのＶｐｐとを使用している。電荷注入におけるＭ６ｂとＭ６ｃとの有利な効果をを実証するために、図２において示される回路（すなわちＰＭＯＳスイッチ）がシミュレートされた。
【００２２】
図４Ａ〜図４Ｃ内に示されたグラフにおいて、「最適化されていないもの（Unoptimized）」というラベルが貼られた各トレースは、ＰＭＯＳスイッチのドレインの波形のトレースであり、そのゲートは、一番下の波形（又は、この場合にはその相補的な波形）によって直接的に駆動される。「最適化されたもの（optimized）」の波形は、追加デバイスＭ６ｂとＭ７ｂとを用いて、ＰＭＯＳスイッチのゲート上の電圧スウィングを制限する。最適化されていない場合には、容量性負荷に（一例としての）５．５４６ｆＣ（フェムトクーロン）が注入される。最適化されている場合には、容量性負荷に（一例としての）２．８５６ｆＣだけが注入される。
【００２３】
電荷注入におけるＭ６ｂとＭ６ｃとの有利な効果を実証するために、図３の回路（ＮＭＯＳスイッチ）がシミュレートされた。その結果は、図５Ａ〜図５Ｃ内にグラフで図示されている。
【００２４】
図５Ａ内において「最適化されていないもの（Unoptimized）」というラベルが貼られた波形は、ＮＭＯＳスイッチのドレインの波形のトレースであり、そのゲートは、図５Ｃ内に示される波形によって直接的に駆動される。「最適化されたもの（optimized）」の波形（図５Ｂ）は、追加デバイスＭ６ｃとＭ７ｃとを用いて、ＮＭＯＳスイッチのゲート上の電圧スウィングを制限する。最適化されていない場合には、容量性負荷に２．５６５ｆＣが注入される。最適化されている場合には、容量性負荷に１．１１５ｆＣだけが注入される。
【００２５】
図６は、電荷注入制御回路の第３の実施形態を示す。この実施形態は、ＭＯＳスイッチに対する「オン」ゲート電圧と、「オフ」ゲート電圧との両方を制限することに向けられており、２つのデバイスの追加と、各アレイのサブ回路に対する１つか又は２つの基準電圧の追加とを含む。基準電圧を、アレイ全体で共通にすることができ、その実施形態は、ＰＭＯＳアナログスイッチを利用する。
【００２６】
図６において、ｖｒｅｆに対して使用されることになる電圧の範囲に応じて、基準電圧ｖ＿ｇａｔｅ＿ｏｆｆとｖ＿ｇａｔｅ＿ｏｎとを設定することができる。例えば、ｖ＿ｇａｔｅ＿ｏｎを、最小のｖｒｅｆよりも約１Ｖ低い電圧に設定することができ、ｖ＿ｇａｔｅ＿ｏｆｆを、ほぼ最大のｖｒｅｆに設定することができ、従って、（Ｍ１ｄがオフの時の）蓄積電荷と、（Ｍ１ｄがオンの時の）反転電荷とが、最小化されることを保証する。
【００２７】
図６において示された回路の動作は、図４と図５とにおいて使用された条件セットと同じ条件セットを使用して検証された。図７は、図６の回路からのシミュレーション結果を示す。一番下の波形はｒｏｗ＿ｅｎｄであり、中央の波形はｎｇａｔｅ＿ｖｄであり、一番上の波形はＣ１ｄにかかる電圧である。
【００２８】
図７Ａの結果を、図４Ａの最適化されていない場合の結果と比較することができる。最適化されていない場合には、容量性負荷に（一例としての）５．５４６ｆＣが注入される（図４を参照）。図７Ｂの最適化されている場合には、容量性負荷に（単なる一例としての）１．４４５ｆＣが注入される。
【００２９】
図８は、各アレイのサブ回路に対する１つか又は複数のダイオードの追加と、並びに、ＮＭＯＳ又はＰＭＯＳのような能動デバイスを用いて実装されることができる抵抗の追加とを必要とする本発明の第４の実施形態を示す。この実施形態は、ＭＯＳスイッチの「オン」ゲート電圧と「オフ」ゲート電圧とを制限する。ＰＭＯＳスイッチの場合には、スイッチのゲート電圧を、この図において示される回路によって、許容可能な範囲付近のｖｒｅｆに制限することができる。
【００３０】
直列ダイオードを、適切なＶＴを有するように設計された単一ダイオードか、又はツェナーダイオードか、又はいくつかの他の数／組み合わせのダイオードによって置き換えることができることに留意されたい。「オン」ゲート電圧のみか、又は「オフ」ゲート電圧のみを制限することが望ましい場合がある。そのような場合には、（Ｄ２、Ｄ４、及びＤ６）か、又は（Ｄ１、Ｄ３、及びＤ５）が、必要ではない可能性がある。Ｒ１における抵抗を、消費される空間を最小化するために、ＭＯＳデバイスを使用して実現することができる。しかしながら、そのレジスタンスは、定常電流を最小化するために十分に大きくなければならない。
【００３１】
図９において示される結果は、図４Ａの最適化されていない場合と比較される。図９Ｃにおいて、そのトレースはｖｇａｔｅ（０〜９Ｖのデジタル）であり、中央のトレース（図９Ｂ）はＰＭＯＳデバイスのゲートの電圧であり、図９Ａにおいて示されるトレースは、１０ｆＦの負荷キャパシタンスにかかる電圧である。
【００３２】
図９Ａの結果は、図４Ａの最適化されていない場合の結果と比較される。最適化されていない場合には、容量性負荷に（一例としての）５．５４６ｆＣが注入される（図４Ａを参照）。図９Ａの最適化されている場合には、容量性負荷に２．０６３ｆＣが注入される。
【００３３】
本発明の実施形態によって、ＭＯＳスイッチのゲート電圧スウィングの大きさを減少させることにより、ＭＯＳスイッチがオフに切り替えられる時に電荷注入の結果として生じるチャージエラーが、最小化される。先の実施形態に関連して説明した概要は、この機能を実行することができる回路のいくつかの例を単に提供しているにすぎない。上述の回路は、各アレイのサブ回路において、繰り返し複製されることができるか、又は行／列制御信号を調整するために、行（又は列）ごとに一度だけ複製されることができる。これらの実施形態は、単独で用いられることを必要とされず、ＭＯＳスイッチのゲートにおけるターンオフ時間（オフに切り替わる時間）を増加させること、及び、相補型ＭＯＳスイッチ（ＣＭＯＳスイッチ）を用いることのような、電荷注入を低減する他の方法と連携して用いられることができることに留意されたい。
【００３４】
次の実施形態は、ＭＯＳスイッチのターンオフ時間を増加させることによって、ＭＥＭＳ静電アクチュエータアレイの制御において電荷注入を低減することに向けられている。
【００３５】
上述のように、ＭＯＳスイッチがオフに切り替わる時には、２つの仕組みによって、チャージエラーが発生する。まず第１に、チャンネル電荷に起因する。該チャンネル電荷は、トランジスタのチャンネル領域から、ドレイン接合とソース接合とに流出しなければならない。第２に、電荷は、ゲートとドレインとの間のキャパシタンスの重なりに起因する。
【００３６】
ＭＯＳトランジスタがオフに切り替わる時には、蓄積されたチャンネル電荷が、容量性結合、及び抵抗導通の状態にある、ソースノードとドレインノードとに流出する。高速にスイッチがオフに切り替わる条件下においては、ソースノードにおける電荷とドレインノードにおける電荷とが伝達するのに十分な時間が無いため、トランジスタ導通チャンネルは、非常に急速に消滅する。従って、データ保持ノード内に注入される電荷の割合は、ドレインキャパシタンスに対するソースキャパシタンスの比率とは無関係に５０パーセントに近づく。しかしながら、低速にスイッチがオフに切り替わる条件下においては、ソースノードにおける電荷と、ドレインノードにおける電荷との間の伝達が、非常に活発になるため、そのことが、両側における最終的な電圧を等しくさせる傾向にある。このことによって、チャンネル電荷の大部分が、より大きなキャパシタンスを有するノードに移動することが可能となる。
【００３７】
上述のように、ＭＥＭＳアクチュエータのアレイの場合には、チップは、アレイの周辺において低電圧のロジックで動作する制御回路構成からなる可能性があり、アレイそのものは、より高い電圧で動作することを必要とされる可能性がある。この場合には、各Ｅｎ行信号は、図１０内に示されるような従来のハイ電圧レベルシフタ回路によって、制御ロジックからの低電圧（例えば５Ｖ）の出力から、アレイにとって適切な高電圧（例えば１２Ｖ）の信号へと電圧レベルがシフトされることが可能である。この例において、半導体素子Ｍ１０ａ〜Ｍ１０ｆは、図示されるように、端子ｖｐｐ、端子Ｉｎ、及び端子ｇｎｄと、端子Ｏｕｔ、及び端子Ｏｕｔ＿Ｂａｒとの間に接続されている。電圧レベルシフト回路は、当該技術分野において周知であるため、電圧レベルシフト回路において多数の変形を使用することができ、簡潔にするために、この回路の構成、配置、及び動作に関して、これ以上の開示は行わない。
【００３８】
図１０内に示されるレベルシフト回路によって、例えば、Ｏｕｔか、又はＯｕｔ＿Ｂａｒを、行制御信号Ｅｎとして使用することができる。しかしながら、アレイの制御が、純粋にデジタルである場合であり、且つ、最大クロック速度でアレイの制御を実施することが望ましい時には、このレベルシフタ回路は、通常、出力における立ち上がり時間と立ち下がり時間とを最短化するように設計されるであろう。従って、各ＭＥＭＳデバイス内への電荷注入を最小化する取り組みにおいて、図１０の回路は、ＯｕｔとＯｕｔ＿Ｂａｒとにおける立ち上がり時間と立ち下がり時間とを増加させるように修正される。このことは、Ｍ１０ａ〜Ｍ１０ｆのうちの選択されたもののＷ／Ｌを減少させることによって、及び／又は、示されるようにＯｕｔとＯｕｔ＿Ｂａｒとに対して容量性負荷を追加することによって、行なわれる。
【００３９】
ＰＭＯＳスイッチ（例えばＭ１）によって注入される電荷は、そのスイッチのドレインにおける小さな（１０ｆＦ）の容量性負荷にかかる電圧を監視することによってモニタされて、そのゲートは、図１０における最適化されていないレベルシフタの出力に接続された。図１１Ａにおいて図示されるように、回路が９Ｖで動作しており、且つ、Ｖ＿ｒｅｆが５Ｖであると仮定すると、図１１Ｂは、ＰＭＯＳスイッチのドレイン内に注入された電荷を示しており、そのゲートは、最適化されていないレベルシフタの出力に接続された。
【００４０】
ＰＭＯＳスイッチ（例えばＭ１）によって注入される電荷は、そのスイッチのドレインにおける小さな（１０ｆＦ）の容量性負荷にかかる電圧を監視することによってモニタされ、そのゲートは、図１０において示されたタイプのレベルシフタであるが、容量性負荷が無いタイプの最適化されていないレベルシフタの出力に接続された。図１１Ａにおいて図示されるように回路が９Ｖで動作しており且つＶ＿ｒｅｆが５Ｖであると仮定すると、図１１Ｂは、ＰＭＯＳスイッチのドレイン内に注入される電荷を示し、そのゲートは、最適化されていないレベルシフタの出力に接続された。
【００４１】
ＰＭＯＳスイッチ（Ｍ１）構成がオフに切り替わると、スイッチのドレインに注入された電荷が、コンデンサにかかる電圧を５５７．２ｍＶだけ上昇させ、そのことが、１０ｆＦの負荷が与えられた５．５７２ｆＣとの相互関係を示す。図１２Ｂにおいて、ＰＭＯＳスイッチをオン及びオフに切り替えるＥｎ信号を調整することに対して２つの修正がなされる。すなわち、（ａ）レベルシフタにおけるドライバのＷ／Ｌが減少させられる。そして、（ｂ）２ｐＦの容量性負荷がＥｎ信号に加えられた。ソースキャパシタンスはドレインキャパシタンスよりもはるかに大きいので、Ｖ＿ｒｅｆ信号に加えられた前記２ｐＦの容量性負荷によって、チャンネル電荷の大部分は、スイッチのソースを介して流出することができるようになった。ｖｒｅｆ信号（ＭＯＳスイッチのソース）に加えられた２ｐＦの負荷は、大きなアレイ全体にわたってＶ＿ｒｅｆで動作させることによって生じる寄生キャパシタンスである点は、注目に値する。ＭＯＳスイッチのドレインは、関連付けられたＭＥＭＳデバイスにのみ接続されるため、そのノード上のキャパシタンスは極めて小さい。
【００４２】
ＰＭＯＳスイッチがオフに切り替わると、スイッチのドレインに注入された電荷が、３４０．０５ｍＶだけ電圧を上昇させ、そのことが、１０ｆＦの負荷が与えられた３．４００５ｆＣとの相互関係を示す。このことは、電荷注入の最小化における１．６倍の改善を表す。
【００４３】
従って、アナログＭＯＳスイッチがオフに切り替わるのにかかる時間を増加させることによって、チャンネル電荷の蓄積に起因してドレイン内に注入される電荷を、減少させることができる。短いターンオフ時間によって、チャンネル電荷は、ソースとドレインとの間でほぼ等しく分割させられる。信号ドライバを弱めて容量性負荷を加えることにより、より長いターンオフ時間が達成されることによって、且つ、ＭＯＳスイッチのソースキャパシタンス（基準電圧におけるキャパシタンス）が、ＭＯＳスイッチのドレインキャパシタンスよりもはるかに大きいことによって、ＭＯＳスイッチのソースとドレインとの間の電圧は、等しくさせられ、結果として、大部分のチャンネル電荷がチャンネルからソース端子の外に出ることになる。
【００４４】
従って、理解されるように、次のいずれかによって、注入ノイズを低減することができる。すなわち、１）チャンネル電荷の量を低減する。又は、２）ゲートのスルーレートを下げて、ドレインノードに対するソースノードのキャパシタンス比を高めることによって、ソースとドレインとの間でダンプされるチャンネル電荷の比を高める。又は、３）可変コンデンサノード上においてＮデバイスとＰデバイスとの両方を使用することによってチャンネル電荷を部分的に相殺する。
【００４５】
しかしながら、後者の方法は、可変コンデンサノード上における寄生キャパシタンスを本質的には２倍にする欠点を被る傾向がある。このキャパシタンスの低減は、電荷制御モードでＭＥＭＳアクチュエータを動作させる時に、スナップダウンの前に安定したギャップ範囲を拡大するために不可欠である。電圧制御モードにおいて、より狭い安定したギャップ範囲が利用可能であるが、キャパシタンスの最大化が有益である可能性があることに留意すべきである。
【００４６】
注入電荷（分配雑音：partition noise）を低減させることができ、その結果、１つしかデバイスが必要とされない場合には、ＮとＰとの両方の補償デバイスを使用する必要はなく、ドレインキャパシタンスを、約半分だけ低減することができる。
【００４７】
示されてはいないが、本発明の注入制御回路の実施形態は、ミラー及びアクチュエータのような機械的なデバイスを、その機械的なデバイスを制御するための電子制御回路構成と組み合わせる微小電気機械システム（ＭＥＭＳ）を制御するように適用されることが可能である。単なる一例として、１つのそのようなＭＥＭＳ構成は、回折光デバイス（ＤＬＤ）を含むことができる。そのような回折光デバイスにおいて、可変コンデンサは、固定された反射性のグランドプレートと、半透過性で（静電気的に）移動可能な第２のプレートとから構成される。プレート間の可変ギャップが、その中を通過する光の干渉か又は回折を生じさせるために使用されて、高解像度ディスプレイにおける空間光変調のためと、光通信システムにおける波長の管理のためとに使用されることが可能である。図１内に示される可変コンデンサの固定プレートと可動プレートとの間のギャップを制御することによって、従って可変コンデンサを、リニアに動作するモーターのように使用することによって、上述の干渉／回折を制御することができる可能性がある。
【００４８】
この制御の精度は、本発明の実施形態に関連して開示した注入制御回路によって達成されることが可能となる。
【００４９】
理解されるように、本発明は、限られた数の実施形態のみに関連して開示されてきたが、添付の特許請求の範囲によってのみ制限される本発明の範囲から逸脱することなく、様々な改変と修正とが実施されることができることは、当業者か又は回路設計の当業者か又はそれら回路設計に密接に関連する当業者にとって、自明のことであろう。
【００５０】
例えば、上記の開示は、レベルシフタを低速にすることに言及するが、行及び列ドライバのうちの少なくとも１つを低速にすることは本発明の範囲内にある。すなわち、レベルシフタの上記の例において使用される技法を、ＣＭＯＳインバータ及びそれに類するもののような他のタイプの行及び列ドライバに適用することができる。
【図面の簡単な説明】
【００５１】
【図１】可変コンデンサと、トランジスタのような半導体デバイスを介して該可変コンデンサに接続され、且つ、２つの電極のうちの上側の電極上の電荷の発生を制御する電荷注入制御回路とを示す、本発明の一実施形態の概略図である。
【図２】図１において示された構成に適用される注入制御回路の第１の実施形態を示す回路図である。
【図３】注入制御回路の第２の実施形態を示す回路図である。
【図４Ａ】図２において示された回路構成（第１の実施形態）の動作特性を示すグラフである。
【図４Ｂ】図２において示された回路構成（第１の実施形態）の動作特性を示すグラフである。
【図４Ｃ】図２において示された回路構成（第１の実施形態）の動作特性を示すグラフである。
【図５Ａ】図３において示された回路構成（第２の実施形態）の動作特性を示すグラフである。
【図５Ｂ】図３において示された回路構成（第２の実施形態）の動作特性を示すグラフである。
【図５Ｃ】図３において示された回路構成（第２の実施形態）の動作特性を示すグラフである。
【図６】注入制御回路の第３の実施形態を示す回路図である。
【図７Ａ】図６において示された回路構成（第３の実施形態）の動作特性を示すグラフである。
【図７Ｂ】図６において示された回路構成（第３の実施形態）の動作特性を示すグラフである。
【図７Ｃ】図６において示された回路構成（第３の実施形態）の動作特性を示すグラフである。
【図８】サブ回路の各アレイ内に１つか又は複数のダイオードを備え、且つ、ＭＯＳスイッチの「オン」と「オフ」とのゲート電圧を制限する注入制御回路の第４の実施形態の回路図である。
【図９Ａ】電荷注入時における、図８において示された回路構成（第４の実施形態）の動作特性を示すグラフである。
【図９Ｂ】電荷注入時における、図８において示された回路構成（第４の実施形態）の動作特性を示すグラフである。
【図９Ｃ】電荷注入時における、図８において示された回路構成（第４の実施形態）の動作特性を示すグラフである。
【図１０】本発明の一実施形態を含み、且つ、他の実施形態と共に使用されることが可能な変更されたレベルシフタ回路の一例を示す回路図である。
【図１１Ａ】最適化されていない、図１０において示されたタイプのレベルシフタ回路の動作特性を示すグラフである。
【図１１Ｂ】最適化されていない、図１０において示されたタイプのレベルシフタ回路の動作特性を示すグラフである。
【図１２Ａ】図１０において示されるように変更されたレベルシフタ回路の動作特性を示すグラフである。
【図１２Ｂ】図１０において示されるように変更されたレベルシフタ回路の動作特性を示すグラフである。
【符号の説明】
【００５２】
Ｃ１    可変コンデンサ
Ｃ１ｂ  可変コンデンサ
Ｃ１ｃ  可変コンデンサ
Ｃ１ｄ  可変コンデンサ
Ｃ１ｅ  可変コンデンサ
Ｄ１    ダイオード
Ｄ２    ダイオード
Ｄ３    ダイオード
Ｄ４    ダイオード
Ｄ５    ダイオード
Ｄ６    ダイオード
Ｍ１    半導体スイッチ
Ｍ１ｂ  半導体スイッチ
Ｍ１ｃ  半導体スイッチ
Ｍ１ｄ  半導体スイッチ
Ｍ１ｅ  半導体スイッチ
Ｍ６ｂ  第１の半導体素子
Ｍ７ｂ  第２の半導体素子
Ｍ６ｃ  第３の半導体素子
Ｍ７ｃ  第４の半導体素子
Ｍ６ｄ  第５の半導体素子
Ｍ７ｄ  第６の半導体素子
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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