(57)【要約】      （修正有）【課題】スキャンパステストやバウンダリスキャンテストなどのテスト方式をテスト対象の集積回路に組み込もうとした場合に問題となる、テスト用端子の増加を抑制することのできる集積回路のテスト方法を提供する。【解決手段】外部よりリセット信号ＴＲＳＴおよびテストクロック信号ＴＣＬＫを入力データとして入力しかつ内部発振回路ＯＳＣの出力ＯＳＣＯＵＴに基づきシフト動作を行うシフトレジスタＦＦ１，ＦＦ２をテスト対象の集積回路内に設け、当該シフトレジスタのパラレル出力がすべてＨとなったときに前記集積回路をテストモードにすることにより、テストモード入力用端子を省略することができる。また、テストモードにおいてはテストクロック信号ＴＣＬに実際のクロック波形を発生させるので、テストモード設定のデータ入力のために端子を追加する必要はない。【選択図】        図１
2006194727.tif 000002
【特許請求の範囲】
【請求項１】
内部に発振回路を備えた集積回路のテスト方法において、前記集積回路の外部よりリセット信号およびデータ信号を入力することができかつ前記発振回路の出力に基づきシフト動作を行う１段以上のシフトレジスタを前記集積回路内に設け、前記シフトレジスタの各段の出力が所定の値となったときに前記集積回路をテストモードにすることを特徴とする集積回路のテスト方法。
【請求項２】
テストモードでないときに前記リセット信号により前記シフトレジスタをリセットしておき、テストモードに移行させるときには前記リセット信号によるリセットを解除しかつリセット時の前記シフトレジスタのデータを反転させる信号を前記データ信号として入力することを特徴とする請求項１に記載の集積回路のテスト方法。
【請求項３】
テストモードに移行させるときには前記データ信号としてハイレベル（Ｈ）の信号を入力し、前記シフトレジスタの各段の出力の論理積信号をテストモード選択信号とし、該テストモード選択信号と前記データ信号との論理和信号を前記シフトレジスタへの入力データとし、前記テストモード選択信号がハイレベルになったときに前記集積回路をテストモードに移行させることを特徴とする請求項２に記載の集積回路のテスト方法。
【請求項４】
テストモードに移行させるときには前記データ信号としてローレベル（Ｌ）の信号を入力し、前記シフトレジスタの各段の出力の論理和信号をテストモード選択信号とし、該テストモード選択信号と前記データ信号との論理積信号を前記シフトレジスタへの入力データとし、前記テストモード選択信号がローレベルになったときに前記集積回路をテストモードに移行させることを特徴とする請求項２に記載の集積回路のテスト方法。
【請求項５】
前記発振回路の出力または前記データ信号のいずれかを前記テストモード選択信号に従い選択して前記集積回路のクロック信号とすることを特徴とする請求項３または４に記載の集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト時に集積回路を通常動作モードからテストモードに切り換え、スキャンチェーンなどを用いて行う集積回路のテスト方法に関する。
【背景技術】
【０００２】
従来、集積回路の機能確認或いは故障診断等のためのテストを行うためのテスト手法としては、スキャンパステストが知られている（例えば、特許文献１参照）。このスキャンパステストは、集積回路内にテスト対象回路と接続されたスキャンチェーンと呼ばれるシフトレジスタを設け、シリアル入力用端子，シリアル出力用端子，テストモード入力用端子，テストクロック入力用端子およびテストリセット入力用端子を設け、これらの端子を介してスキャンチェーンにテスト用データを入力すると共に、スキャンチェーンからのデータを獲得することにより、テスト対象回路のテストを行うものである。
また、スキャンパステストと並んで、バウンダリスキャンテストも一般に用いられている。このバウンダリスキャンテストはＩＥＥＥ１１４９．１で規格化されたテスト手法であり、その用途としては例えば、プリント基板に実装されたＩＣ同士の接続の確認を行うためのテストが挙げられる。バウンダリスキャンテスト手法はテスト対象であるディジタル回路の入出力部にバウンダリスキャンレジスタと呼ばれるシフトレジスタを接続し、さらに、ＴＡＰ（Test Access Port）コントローラと呼ばれる制御回路を追加してテスト制御を行う方法である。このバウンダリスキャンテスト手法は、テストクロック入力用端子，テストモード入力用端子，シリアル入力用端子，シリアル出力用端子およびテストリセット入力用端子を設け、これらの端子を介してバウンダリスキャンレジスタにテスト用データを入力すると共に、バウンダリスキャンレジスタからのデータを獲得することにより、テスト対象回路のテストを行うようになっている。
【０００３】
また、例えば特許文献２には、テスト対象の集積回路をプリント基板に実装後、スキャンパステスト或いはバウンダリスキャンテストによりテスト対象回路のテストを行う方法等も提案されている。
【特許文献１】特開２００１−９１５９４号公報  （第５，６頁、第１，５図）
【特許文献２】特開２００１−６６３５０号公報  （第３−６頁、第１−７図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述のようなスキャンパステストを行うためには、テストクロック入力用端子，テストモード入力用端子，シリアル入力用端子，シリアル出力用端子およびテストリセット入力用端子が必要である。また、バウンダリスキャンテストにおいても同様にテストクロック入力用端子，テストモード入力用端子，シリアル入力用端子，シリアル出力用端子およびテストリセット入力用端子が必要とされる。このため、これらのテスト方式をテスト対象の集積回路に組み込もうとした場合、テスト用端子の増加が問題となる。
そこで、この発明は上記の課題に着目してなされたもので、テスト用端子の増加を抑制することのできる集積回路のテスト方法を提供することを目的としている。
【課題を解決するための手段】
【０００５】
そこで、上記課題を解決するために、請求項１に係る発明は、内部に発振回路を備えた集積回路のテスト方法において、前記集積回路の外部よりリセット信号およびデータ信号を入力することができかつ前記発振回路の出力に基づきシフト動作を行う１段以上のシフトレジスタを前記集積回路内に設け、前記シフトレジスタの各段の出力が所定の値となったときに前記集積回路をテストモードにすることを特徴とする。
請求項２に係る発明は、請求項１に係る発明において、テストモードでないときに前記リセット信号により前記シフトレジスタをリセットしておき、テストモードに移行させるときには前記リセット信号によるリセットを解除しかつリセット時の前記シフトレジスタのデータを反転させる信号を前記データ信号として入力することを特徴とする。
請求項３に係る発明は、請求項２に係る発明において、テストモードに移行させるときには前記データ信号としてハイレベル（Ｈ）の信号を入力し、前記シフトレジスタの各段の出力の論理積信号をテストモード選択信号とし、該テストモード選択信号と前記データ信号との論理和信号を前記シフトレジスタへの入力データとし、前記テストモード選択信号がハイレベルになったときに前記集積回路をテストモードに移行させることを特徴とする。
【０００６】
請求項４に係る発明は、請求項２に係る発明のおいて、テストモードに移行させるときには前記データ信号としてローレベル（Ｌ）の信号を入力し、前記シフトレジスタの各段の出力の論理和信号をテストモード選択信号とし、該テストモード選択信号と前記データ信号との論理積信号を前記シフトレジスタへの入力データとし、前記テストモード選択信号がローレベルになったときに前記集積回路をテストモードに移行させることを特徴とする。
請求項５に係る発明は、請求項３または４に係る発明において、前記発振回路の出力または前記データ信号のいずれかを前記テストモード選択信号に従い選択して前記集積回路のクロック信号とすることを特徴とする。
【発明の効果】
【０００７】
この発明のテスト方法は、外部よりリセット信号およびデータ信号を入力することができかつ内部発振回路の出力に基づきシフト動作を行う１段以上のシフトレジスタをテスト対象の集積回路内に設け、前記シフトレジスタの各段の出力が所定の値となったときに前記集積回路をテストモードにすることにより、テストモード入力用端子を省略することができる。また、テストモードにおいては前記データ信号をテストクロックとする、言い換えればテストクロック入力用端子から前記データ信号を入力するので、データ信号のために端子を追加する必要はない。
【発明を実施するための最良の形態】
【０００８】
以下、図面を用いて本発明のテスト方法について説明する。
【実施例１】
【０００９】
図１に、第１の実施例として、テスト対象の集積回路に組み込まれて本発明のテスト方法に用いられるテスト用信号発生回路を示す。また、そのタイミングチャートを図２および図３に示す。図１において、テストクロック信号ＴＣＬＫおよびテストリセット信号ＴＲＳＴが入力される入力端子Ｔ１およびＴ２はそれぞれテスト対象の集積回路（以下、単に集積回路という）に設けられた入力端子であり、テストクロック信号ＴＣＬＫはテストモードにおける集積回路のクロック信号を与える信号である。２つのＤフリップフロップＦＦ１，ＦＦ２は２段のシフトレジスタを構成している。発振回路ＯＳＣは集積回路内に設けられた内部発振回路で、通常動作モードにおけるクロック信号を集積回路に供給するものであり、内部発振回路ＯＳＣの出力ＯＳＣＯＵＴが２段構成のシフトレジスタのシフトクロックとしてＤフリップフロップＦＦ１，ＦＦ２のクロック端子に入力されている。テストリセット信号ＴＲＳＴはＤフリップフロップＦＦ１，ＦＦ２のリセット端子に入力され、リセット信号ＴＲＳＴがＬ（ローレベル）になるとＤフリップフロップＦＦ１，ＦＦ２がリセットされてそのＱ出力ＦＦ１Ｄ，ＦＦ２ＤがＬとなる。マルチプレクサＭＵＸはその入力端子Ｓへ入力される信号に従い、２つの入力端子ＡおよびＢに入力される信号のいずれかを選択して当該信号を出力端子Ｏから集積回路に対するクロック信号ＣＬＫとして出力するものである。その入力端子Ａにはテストクロック信号ＴＣＬＫが入力され、入力端子Ｂには内部発振回路ＯＳＣの出力ＯＳＣＯＵＴが入力されている。マルチプレクサＭＵＸは、その入力端子Ｓへの入力信号がＨ（ハイレベル）であれば入力端子Ａへ入力される信号（ＴＣＬＫ）を選択し、Ｌであれば入力端子Ｂへ入力される信号（ＯＳＣＯＵＴ）を選択する。ゲート１および２は、それぞれオアゲートおよびアンドゲートである。２つのＤフリップフロップＦＦ１，ＦＦ２のＱ出力、すなわち２段構成のシフトレジスタのパラレル出力ＦＦ１Ｄ，ＦＦ２ＤはＡＮＤゲートにより論理積をとられてテストモード選択信号ＳＥＬを生成し、このテストモード選択信号ＳＥＬはマルチプレクサＭＵＸの入力端子Ｓおよびオアゲート１に入力されている。オアゲート１にはテストクロック信号ＴＣＬＫも入力されていて、テストモード選択信号ＳＥＬおよびテストクロックはオアゲート１により論理和をとられてＤフリップフロップＦＦ１のＤ端子（すなわちシフトレジスタの入力端子）に入力される。ＤフリップフロップＦＦ１のＱ出力ＦＦ１Ｄは上述のようにアンドゲート２に入力されるとともにＤフリップフロップＦＦ２のＤ端子に入力されている。
【００１０】
次に、タイミングチャートと合わせこの回路の動作を説明する。まず、テストモードではない通常動作について説明する。図２は通常動作モードのタイミングチャートであり、テストリセット信号ＴＲＳＴは初期化動作としてＬになることによりＤフリップフロップＦＦ１，ＦＦ２をリセットした後Ｈに戻る。なお、本回路の動作に限れば、通常動作モードではテストリセット信号ＴＲＳＴをＬのままとしてもよい。ＤフリップフロップＦＦ１，ＦＦ２のリセット後はアンドゲート２の出力、すなわちテストモード選択信号ＳＥＬがＬに確定し、マルチプレクサＭＵＸは内部発振回路ＯＳＣの出力ＯＳＣＯＵＴを集積回路に対するクロック信号ＣＬＫとして出力する。通常動作モードではテストクロック信号ＴＣＬＫをＬのままとするので、オアゲート１の出力もＬを保ち、２段構成のシフトレジスタのパラレル出力ＦＦ１Ｄ，ＦＦ２Ｄおよびテストモード選択信号ＳＥＬもＬを保つことになる。これにより、通常動作では集積回路に対し、内部発振回路ＯＳＣの出力ＯＳＣＯＵＴが常にクロック信号ＣＬＫとして供給される。
【００１１】
次に、図３によりテストモードに入るときの動作について説明する。テストモードにおいては集積回路が外部の試験機とデータのやりとりを行う必要があり、集積回路が内部発振回路ＯＳＣの出力ＯＳＣＯＵＴに従い動作していると外部の試験機と同期がとれないため、クロック信号ＣＬＫをＯＳＣＯＵＴから外部からのテストクロック信号ＴＣＬＫ信号に切り換えねばならない。従来はテストモードを設定してクロック信号ＣＬＫの切り替えを行う信号を外部から供給していたため、専用端子（テストモード入力用端子）が必要であった。本発明は、テストモードに切り換えるテストモード設定期間を設け、当該テストモード設定期間ではテストクロック信号ＴＣＬＫをクロック信号ではなくテストモード設定のためのデータ入力用信号として使うことにより、テストモードに切り換えるための専用端子を省くものである。図３において時刻ｔ2までは通常動作モードであり、通常動作モードでは上述のようにクロック信号ＣＬＫとして内部発振回路ＯＳＣの出力ＯＳＣＯＵＴが選択されている。通常動作モードではテストリセット信号ＴＲＳＴがＬとなってＤフリップフロップＦＦ１，ＦＦ２をリセットした後、時刻ｔ2より前の時刻ｔ1においてテストリセット信号ＴＲＳＴがＨとなってリセット入力を解除している。なお、図３では時刻ｔ2が時刻ｔ1の直前にある例を示しているが、これに限るものではなく、例えば時刻ｔ2が通常動作モードの初期であってもよい。テストリセット信号ＴＲＳＴがＨになり、テストクロック信号ＴＣＬＫ信号がＨであると（これによりオアゲート１の出力もＨとなる）、ＴＲＳＴ＝ＴＣＬＫ＝Ｈという条件を満たした後の最初のＯＳＣＯＵＴの立ち上がりで、ＤフリップフロップＦＦ１がそのＤ端子へのＨ入力を読み取り、そのＱ出力ＦＦ１ＤがＨとなる。ＯＳＣＯＵＴが次に立ち上がる時刻ｔ3においてＤフリップフロップＦＦ２の出力ＦＦ２ＤもＨとなり、アンドゲート２の入力が２つともＨとなることにより、アンドゲート２の出力であるテストモード選択信号ＳＥＬもＨになる。このテストモード選択信号ＳＥＬが、従来のテストモード入力用端子から入力されていたテストモード入力に替わるものである。テストモード選択信号ＳＥＬがＨとなった時刻ｔ3からテストモードとなる。Ｈとなったテストモード選択信号ＳＥＬはオアゲート１を介してＤフリップフロップＦＦ１のＤ端子に入力されるから、以降ＤフリップフロップＦＦ１，ＦＦ２のＱ出力ＦＦ１Ｄ，ＦＦ２Ｄはリセット信号が入力されるまでＨを保つ。また、マルチプレクサＭＵＸはテストモード選択信号ＳＥＬがＨになったことにより、クロック信号ＣＬＫをテストクロック信号ＴＣＬＫに切り換える。試験機はテストモード選択信号ＳＥＬがＨになったことを直接には検知できないが、内部発振回路ＯＳＣの発振周波数を勘案して所定の期間を設定し、ＴＲＳＴ＝ＴＣＬＫ＝Ｈという条件を満たしてから当該所定期間が経過した時刻ｔ4から、テストクロック信号ＴＣＬＫに実際のクロック波形を発生させて集積回路のテストを開始する。通常動作モードに復帰する場合には、テストリセット信号ＴＲＳＴによりリセットをかければよい。
【実施例２】
【００１２】
図４に、第２の実施例を示す。図１の回路と同じ部位には同じ記号を付して説明は省略する。本実施例は実施例１のセット入力端子付きＤフリップフロップＦＦ１，ＦＦ２をリセット入力端子付きＤフリップフロップＦＦ３，ＦＦ４に置き換え、実施例１のオアゲート１およびアンドゲート２をそれぞれアンドゲート３およびオアゲート４に置き換えたものである。また、マルチプレクサＭＵＸの２つの入力端子Ａ，Ｂへの入力信号が実施例１のものと入れ替わっている。本実施例の動作は、実施例１のものに対し、テストクロック信号ＴＣＬＫ，ＤフリップフロップＦＦ３，ＦＦ４の出力ＦＦ３Ｄ，ＦＦ４Ｄおよびテストモード選択信号ＳＥＬのＬ／Ｈを入れ替えただけのものであるから、詳細な説明は省略する。
なお、上述の実施例においてシフトレジスタをＦＦ１とＦＦ２、もしくはＦＦ３とＦＦ４の２段構成としたのはノイズ等により誤動作を防止するためであるが、２段に限るものではなく、１段でも３段以上でも構わない。１段の場合はそのＤフリップフロップのＱ出力がそのままテストモード選択信号ＳＥＬとなり、３段以上の場合はシフトレジスタのパラレル出力の全アンド（シフトレジスタを構成するＤフリップフロップがリセット端子付きの場合）もしくは全オア（シフトレジスタを構成するＤフリップフロップがセット端子付きの場合）をとってテストモード選択信号ＳＥＬとすればよい。
【図面の簡単な説明】
【００１３】
【図１】実施例１を説明するための回路図である。
【図２】通常動作モードのタイミングチャートである。
【図３】テストモードに入るときのタイミングチャートである。
【図４】実施例２を説明するための回路図である。
【符号の説明】
【００１４】
１，４                          オアゲート
２，３                          アンドゲート
ＣＬＫ                          クロック信号
ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４  Ｄフリップフロップ
ＯＳＣ                          内部発振回路
ＯＳＣＯＵＴ                    内部発振回路の出力
ＭＵＸ                          マルチプレクサ
Ｔ１，Ｔ２                      集積回路の入力端子
ＴＣＬＫ                        テストクロック信号
ＴＲＳＴ                        テストリセット信号
ＳＥＬ                          テストモード選択信号
【図１】
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【図２】
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【図３】
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【図４】
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