(57)【要約】【課題】  貫通電極を有する半導体装置の製造方法において、半導体装置の信頼性及び歩留まりの向上を図る。【解決手段】  パッド電極１１に対応した位置で半導体基板１０を貫通するビアホール１６を形成する。次に、ビアホール１６を含む半導体基板１０の裏面上に絶縁膜１７を形成する。次に、半導体基板１０の裏面上に、ビアホール１６の開口部の縁でオーバーハング部１８ａを有する補強用絶縁膜１８を形成する。そして、補強用絶縁膜１８をマスクとして、ビアホール１６の側壁の絶縁膜１７を残存させつつ、当該底部の絶縁膜１７をエッチングして除去する。次に、ビアホール１６を含む半導体基板１０の裏面に、貫通電極２１、配線層２２、及び導電端子２４を形成する。最後に、ダイシングにより半導体基板１０を半導体チップ１０Ａに切断分離する。【選択図】  図９
2006032695.tif 000002
【特許請求の範囲】
【請求項１】
表面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、
前記半導体基板の裏面の前記パッド電極に対応する位置から当該半導体基板の表面に貫通するビアホールを形成する工程と、
前記ビアホールの底部で露出する第１の絶縁膜をエッチングして除去する工程と、
前記ビアホール内を含む前記半導体基板の裏面上に第２の絶縁膜を形成する工程と、
前記ビアホールの開口部の縁から当該ビアホールの内側へ向かって突出するオーバーハング部を有する第３の絶縁膜を、前記第２の絶縁膜上に形成する工程と、
前記第３の絶縁膜をマスクとして、前記ビアホールの底部の第２の絶縁膜をエッチングして前記パッド電極を露出する工程と、
前記ビアホール内に、前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の絶縁膜は、ＣＶＤ法により、非コンフォーマルな条件で成膜されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
表面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、
前記半導体基板の裏面上に、前記パッド電極に対応する位置に開口部を有したハードマスクを形成する工程と、
前記ハードマスクをマスクとして前記半導体基板を当該裏面からエッチングして、前記開口部よりも開口径が大きく、かつ当該裏面から当該半導体基板の表面に貫通するビアホールを形成する工程と、
前記ビアホールの底部で露出する第１の絶縁膜をエッチングして除去する工程と、
前記ビアホール内及び前記ハードマスク上に、前記ビアホールの開口部の縁から当該ビアホールの内側へ向かって突出するオーバーハング部を有する第２の絶縁膜を形成する工程と、
前記ハードマスク上の前記第２の絶縁膜をマスクとして、前記ビアホールの底部の第２の絶縁膜をエッチングして前記パッド電極を露出する工程と、
前記ビアホール内に、前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
表面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、
前記半導体基板の裏面の前記パッド電極に対応する位置から当該半導体基板の表面に貫通するビアホールを形成する工程と、
前記ビアホールの底部で露出する第１の絶縁膜をエッチングして除去する工程と、
前記ビアホール内を含む前記半導体基板の裏面上に第２の絶縁膜を形成する工程と、
前記ビアホール内を除く前記第２の絶縁膜上に金属層を形成する工程と、
前記金属層をマスクとして、前記ビアホールの底部の第２の絶縁膜をエッチングして前記パッド電極を露出する工程と、
前記金属層を除去する工程と、
前記ビアホール内に、前記パッド電極と電気的に接続された貫通電極を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板の裏面上に、前記貫通電極と接続された配線層を形成する工程を有することを特徴とする請求項１,２,３,４のうちいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記配線層上に導電端子を形成する工程を有することを特徴とする請求項５項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、貫通電極を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
【０００３】
従来より、ＣＳＰの一種として、貫通電極を有したＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板を貫通してパッド電極と接続された貫通電極を有する。また、当該半導体装置は、当該裏面上に半田等の金属部材から成るボール状の導電端子が格子状に複数配列されたものである。
【０００４】
そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板（例えばプリント基板）上の配線パターンに接続している。
【０００５】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。
【０００６】
次に、従来例に係る貫通電極を有したＢＧＡ型の半導体装置の製造方法を図面を参照して説明する。図２４及び図２５は、従来例に係る半導体装置の製造方法を説明する断面図である。
【０００７】
図２４に示すように、最初に、表面に第１の絶縁膜である層間絶縁膜７２を介してパッド電極７１が形成された半導体基板７０を準備する。次に、必要に応じて支持体７３を、半導体基板７０の表面に樹脂層７４を介して接着する。次に、半導体基板７０の裏面に不図示のマスクパターンを形成して当該半導体基板７０をエッチングし、当該裏面のうちパッド電極７１に対応する位置から当該表面に至って半導体基板７０を貫通するビアホール７６を形成する。さらに、ビアホール７６の底部で露出する層間絶縁膜７２をエッチングして除去する。次に、ビアホール７６内を含む半導体基板７０の裏面上に第２の絶縁膜である絶縁膜７７を形成する。
【０００８】
次に、図２５に示すように、ビアホール７６の底部の絶縁膜７７を、反応性イオンエッチングによりエッチングしてパッド電極７１を露出する。次に、ビアホール７６内に、パッド電極と電気的に接続された不図示の貫通電極を形成する。また、上記貫通電極と電気的に接続した不図示の配線層を半導体基板７０の裏面上に形成し、さらに、上記配線層上を含む半導体基板７０の裏面上に不図示の保護層を形成する。そして、上記保護層の一部を開口して上記配線層の一部を露出し、その配線層上に不図示の導電端子を形成する。その後、半導体基板７０をダイシングにより複数の半導体チップに切断分離する。
【０００９】
上述した従来例に係る半導体装置の製造方法のうち、絶縁膜７７を形成する工程では、絶縁膜７７をＣＶＤ法で形成すると、ビアホール７６の底部において、成膜材料から成るガスの供給が不十分になる。これにより、ビアホール７６の底部の絶縁膜７７が、半導体基板７０の裏面上の絶縁膜７７よりも薄い膜厚を有して形成される。
【００１０】
そこで、反応性イオンエッチングによりビアホール７６の底部の絶縁膜７７をエッチングしてパッド電極７１を露出する工程では、上記膜厚の差を利用して、ビアホール７６の底部の絶縁膜７７を、エッチング用のマスクを用いずにエッチングして除去する。その際、ビアホール７６の底部の絶縁膜７７は、半導体基板７０の裏面上の絶縁膜７７よりも先にエッチングされて、パッド電極７１が露出される。ここで、上記エッチングを行う際、ビアホール７６の側壁の絶縁膜７７を残存させつつ、かつパッド電極７１を露出するように、エッチングを制御する必要がある。
【００１１】
なお、関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００３−３０９２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図２５に示すように、上記反応性イオンエッチングによるビアホール７６の底部の絶縁膜７７のエッチング工程では、半導体基板７０のうちビアホール７６の開口部における角部７０ａ,７０ｂの絶縁膜７７に対して電界集中が生じ、反応性イオンの濃度が他の部位に比して高くなっていた。これにより、当該角部７０ａ,７０ｂの絶縁膜７７のエッチングが加速され、その膜厚が極めて薄くなるか、もしくは絶縁膜７７が完全に除去されてしまう恐れがあった。
【００１３】
また、角部７０ａ,７０ｂ以外のビアホール７６の側壁に形成された絶縁膜７７も上記エッチングにより除去されて目減りする傾向にあった。従って、上記エッチングの後、ビアホール７６内に不図示の貫通電極を形成すると、当該貫通電極と半導体基板７０との絶縁不良が生じる場合があった。
【００１４】
結果として、完成した半導体装置の信頼性が低下すると共に、その歩留まりが低下していた。
【００１５】
そこで本発明は、貫通電極を有する半導体装置の製造方法において、半導体装置の信頼性及び歩留まりの向上を図る。
【課題を解決するための手段】
【００１６】
本発明の半導体装置の製造方法は、上記課題に鑑みて為されたものであり、以下の特徴を有するものである。即ち、本発明の半導体装置の製造方法は、表面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、半導体基板の裏面のパッド電極に対応する位置から当該半導体基板の表面に貫通するビアホールを形成する工程と、ビアホールの底部で露出する第１の絶縁膜をエッチングして除去する工程と、ビアホール内を含む半導体基板の裏面上に第２の絶縁膜を形成する工程と、ビアホールの開口部の縁から当該ビアホールの内側へ向かって突出するオーバーハング部を有する第３の絶縁膜を、第２の絶縁膜上に形成する工程と、第３の絶縁膜をマスクとして、ビアホールの底部の第２の絶縁膜をエッチングしてパッド電極を露出する工程と、ビアホール内に、パッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断して分離する工程と、を有することを特徴とする半導体装置の製造方法。ここで、第３の絶縁膜は、ＣＶＤ法により、非コンフォーマルな条件で成膜されることを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、表面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、半導体基板の裏面上に、パッド電極に対応する位置に開口部を有したハードマスクを形成する工程と、ハードマスクをマスクとして半導体基板を当該裏面からエッチングして、開口部よりも開口径が大きく、かつ当該裏面から当該半導体基板の表面に貫通するビアホールを形成する工程と、ビアホールの底部で露出する第１の絶縁膜をエッチングして除去する工程と、ビアホール内及びハードマスク上に、ビアホールの開口部の縁から当該ビアホールの内側へ向かって突出するオーバーハング部を有する第２の絶縁膜を形成する工程と、ハードマスク上の第２の絶縁膜をマスクとして、ビアホールの底部の第２の絶縁膜をエッチングしてパッド電極を露出する工程と、ビアホール内に、パッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断して分離する工程と、を有することを特徴とする。
【００１８】
また、本発明の半導体装置の製造方法は、表面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、半導体基板の裏面の前記パッド電極に対応する位置から当該半導体基板の表面に貫通するビアホールを形成する工程と、ビアホールの底部で露出する第１の絶縁膜をエッチングして除去する工程と、ビアホール内を含む半導体基板の裏面上に第２の絶縁膜を形成する工程と、ビアホール内を除く第２の絶縁膜上に金属層を形成する工程と、金属層をマスクとして、ビアホールの底部の第２の絶縁膜をエッチングしてパッド電極を露出する工程と、金属層を除去する工程と、ビアホール内に、パッド電極と電気的に接続された貫通電極を形成する工程と、半導体基板を複数の半導体チップに切断して分離する工程と、を有することを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、上記工程に加えて、半導体基板の裏面上に、貫通電極と接続された配線層を形成する工程と、配線層上に導電端子を形成する工程と、を有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、ビアホール内の底部の絶縁膜をエッチングにより除去してパッド電極を露出する際、半導体基板の裏面上に形成されてビアホールの開口部の縁でオーバーハング部を有した絶縁膜を、マスクとして用いる。もしくはビアホールの開口部を除く半導体基板の裏面の一部上に形成された金属層（即ちメタル層）をマスクとして用いる。
【００２１】
このエッチングにより、ビアホール内の底部の絶縁膜のみを除去してパッド電極を露出することが可能となる。従って、従来にみられたようなビアホール内の貫通電極と半導体基板との絶縁不良を極力抑止することが可能となる。
【００２２】
結果として、貫通電極を有する半導体装置の製造方法において、半導体装置の信頼性及び歩留まりの向上を図ることが可能となる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１乃至図９は、本実施形態に係る半導体装置の製造方法を説明する断面図である。なお、図１乃至図９は、半導体基板のうち、不図示のダイシングラインの近傍を示している。
【００２４】
最初に、図１に示すように、不図示の電子デバイスが形成された半導体基板１０を準備する。不図示の電子デバイスは、例えばＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。
【００２５】
さらに、半導体基板１０の表面には、不図示の電子デバイスと接続された外部接続用電極であるパッド電極１１が形成されている。パッド電極１１は、第１の絶縁膜である層間絶縁膜１２を介して半導体基板１０の表面に形成されている。
【００２６】
ここで、半導体基板１０は例えばシリコン（Ｓｉ）から成り、好ましくは約１３０μｍの膜厚を有している。また、パッド電極１１は、例えばアルミニウム（Ａｌ）から成り、好ましくは約１μｍの膜厚を有して形成される。また、層間絶縁膜１２は、例えばＢＰＳＧから成り、好ましくは約０．８μｍの膜厚を有して形成される。
【００２７】
また、半導体基板１０の表面には、必要に応じて支持体１３が形成されてもよい。この支持体１３は、樹脂層１４を介して半導体基板１０の表面に形成されている。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体１３は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成されている。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体１３は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。また、支持体１３はテープ状のものであってもよい。この支持体１３は、後の工程において除去されるものであってもよい。もしくは、支持体１３は、除去されずに残されてもよい。
【００２８】
次に、図２に示すように、半導体基板１０の裏面上に、選択的に第１のレジスト層１５ａを形成する。即ち、第１のレジスト層１５ａは、半導体基板１０の裏面上のうち、パッド電極１１に対応する位置に開口部を有している。次に、この第１のレジスト層１５ａをマスクとして、好ましくはドライエッチング法により、半導体基板１０をエッチングする。このエッチングにより、パッド電極１１に対応する位置の半導体基板１０を当該裏面から当該表面に至って貫通するビアホール１６が形成される。ビアホール１６の底部では、層間絶縁膜１２が露出され、その下方にパッド電極１１が接している。さらに、第１のレジスト層１５ａをマスクとして、ドライエッチングもしくはウェットエッチングにより、ビアホール１６の底部で露出する層間絶縁膜１２をエッチングして薄膜化するか、もしくは完全に除去する。あるいは、層間絶縁膜１２のエッチング工程は、この段階では行われずに、後述する他のエッチング工程と同時に行われてもよい。
【００２９】
次に、第１のレジスト層１５ａを除去した後、図３に示すように、ビアホール１６内を含む半導体基板１０の裏面上に、第２の絶縁膜である絶縁膜１７を形成する。ここで、絶縁膜１７は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。このプラズマＣＶＤ法は、コンフォーマルな成膜条件、即ち、ある面上において絶縁膜１７が略均一な膜厚を以って形成される条件（複数存在する）を有していることが好ましい。このときの上記膜厚は、約１μｍ〜２μｍであることが好ましい。このコンフォーマルな成膜条件としては、例えばその１つとして、低圧の反応室内において、プラズマ化された成膜材料のガスの供給がビアホール１６内で過剰とならない状態で、長時間にわたり成膜が行われるという条件が挙げられる。
【００３０】
ただし、ビアホール１６の底部の面上に形成される絶縁膜１７の膜厚は、半導体基板１０の裏面上に形成される絶縁膜１７の膜厚に比して、薄く形成される。この膜厚の差異は、成膜材料が、半導体基板１０の裏面上に比して、ビアホール１６の底部に到達しづらいことに起因して生じるものである。
【００３１】
次に、図４に示すように、絶縁膜１７上に、第３の絶縁膜である補強用絶縁膜１８を形成する。このときの補強用絶縁膜１８の膜厚は、約１μｍ〜２μｍであることが好ましい。補強用絶縁膜１８は、半導体基板１０の裏面におけるビアホール１６の開口部の縁から、当該ビアホールの内側へ向かって突出するオーバーハング部１８ａを有するようにして形成される。
【００３２】
この補強用絶縁膜１８は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。このプラズマＣＶＤ法は、非コンフォーマルな成膜条件、即ち、ある面上において絶縁膜１７が略均一な膜厚を以って形成されない条件（複数存在する）を有する。この非コンフォーマルな成膜条件としては、例えばその１つとして、プラズマ化された成膜材料のガスの供給がビアホール１６内で過剰となり、かつ印加電圧が低いという条件が挙げられる。当該プラズマＣＶＤ法は、絶縁膜１７を形成する際のコンフォーマルな成膜条件によるプラズマＣＶＤ法に比して、短時間で成膜することができる。
【００３３】
また、上記非コンフォーマルな成膜条件によるプラズマＣＶＤ法は、コンフォーマルな成膜条件によるプラズマＣＶＤ法に比してその製造コストが低い。これにより、オーバーハング部１８ａを有した補強用絶縁膜１８を形成する際の製造コストを極力低く抑えることが可能となる。
【００３４】
次に、図５のように、補強用絶縁膜１８をマスクとして、ビアホール１６の底部の絶縁膜１７（層間絶縁膜１２が残存している場合はこれも含む）をエッチングして除去する。このエッチングは、例えば反応性イオンエッチングであることが好ましいが、その他のエッチングであってもよい。
【００３５】
ここで、補強用絶縁膜１８のオーバーハング部１８ａにより、ビアホール１６の開口部の近傍における補強用絶縁膜１８の開口径は、当該ビアホール１６の開口径よりも小さくなっている。このオーバーハング部１８ａが、エッチングガスの流れを、ビアホール１６の側壁に極力及ばせないように制限するため、ビアホール１６の底部において、エッチングされる絶縁膜１７（もしくは絶縁膜１７及び層間絶縁膜１２）の領域が、当該ビアホール１６の側壁にまで及ぶことがない。また、当該ビアホール１６の側壁の絶縁膜１７が上記エッチングにより目減りすることを極力抑止することができる。
【００３６】
上記エッチングにより、ビアホール１６の側壁に形成された絶縁膜１７を残存させつつ、当該底部の絶縁膜１７を除去してパッド電極１１を露出することができる。
【００３７】
次に、図６に示すように、ビアホール１６を含む半導体基板１０の裏面の絶縁膜１７及び補強用絶縁膜１８上に、バリアシード層２０を形成する。バリアシード層２０は、不図示のバリアメタル層とシード層とから成る積層構造を有している。ここで、上記バリアメタル層は、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属から成る。上記シード層は、後述する配線層２２をメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。
【００３８】
バリアシード層２０は、例えば、スパッタ法、ＣＶＤ法、無電界メッキ法、もしくはその他の成膜方法によって形成される。
【００３９】
なお、ビアホール１６の側壁の絶縁膜１７もしくは補強用絶縁膜１８がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリアシード層２０は、銅（Ｃｕ）から成るシード層のみから成る単層構造を有していてもよい。
【００４０】
次に、ビアホール１６内を含むバリアシード層２０上に、例えば電界メッキ法により、例えば銅（Ｃｕ）から成る貫通電極２１、及びこの貫通電極２１と連続した配線層２２を形成する。メッキ膜厚は、貫通電極２１がビアホール１６内に完全もしくは不完全に埋め込まれるような厚さに調整される。ここで、貫通電極２１及び配線層２２は、バリアシード層２０を介して、ビアホール１６の底部で露出するパッド電極１１と電気的に接続される。また、ビアホール１６内の側壁は、絶縁膜１７及び補強用絶縁膜１８に覆われているため、従来にみられたようなビアホール内の貫通電極と半導体基板との絶縁不良が極力抑止される。
【００４１】
次に、図７に示すように、半導体基板１０の裏面の配線層２２上に、配線層２２を所定のパターンにパターニングするための第２のレジスト層１５ｂを選択的に形成する。第２のレジスト層１５ｂは、所定のパターンに対応して残存させる配線層２２の領域上に形成される。残存させる配線層２２の領域は、少なくともビアホール１６の形成位置を含む。
【００４２】
次に、第２のレジスト層１５ｂをマスクとして、不要な配線層２２及びバリアシード層２０をエッチングして除去する。もしくは、少なくとも不要な配線層２２をエッチングして除去する。このエッチングにより、配線層２２が所定の配線パターンにパターニングされる。
【００４３】
次に、図８に示すように、第２のレジスト層１５ｂを除去した後、半導体基板１０の裏面上に、これを覆うようにして、例えばレジスト材料等から成る保護層２３を形成する。保護層２３のうち配線層２２に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層２２上に、例えばハンダ等の金属から成るボール状の導電端子２４が形成される。
【００４４】
次に、図９に示すように、半導体基板１０の不図示のダイシングラインに沿ってダイシングを行い、当該半導体基板１０及びそれに積層された各層を切断分離する。これにより、複数の半導体置チップ１０Ａ及びそれに積層された各層から成る半導体装置が完成する。
【００４５】
上述したように、本実施形態の製造方法では、ビアホール１６の底部の絶縁膜１７（層間絶縁膜１２が残存している場合はこれも含む）をエッチングする際、補強用絶縁膜１８のオーバーハング部１８ａが、エッチングガスの流れを、ビアホール１６の側壁に極力及ばせないように制限する。これにより、ビアホール１６の底部において、エッチングされる絶縁膜１７の領域が、当該ビアホールの側壁にまで及ぶことを極力抑止することができる。また、当該ビアホール１６の側壁の絶縁膜１７が上記エッチングにより目減りすることを極力抑止することができる。即ち、ビアホール１６内の貫通電極２１と半導体基板１０との絶縁を保ちつつ、かつパッド電極１１を露出することが可能となる。
【００４６】
従って、従来にみられたようなビアホール内の貫通電極と半導体チップとの絶縁不良を極力抑止することが可能となる。結果として、貫通電極を有する半導体装置の製造方法において、半導体装置の信頼性及び歩留まりの向上を図ることが可能となる。
【００４７】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１０乃至図１７は、本実施形態に係る半導体装置の製造方法を説明する断面図である。なお、図１０乃至図１７は、第１の実施形態に係る図１０乃至図１７に示したものと同一の構成要素については、同一の符号を付して説明する。
【００４８】
最初に、図１０に示すように、不図示の電子デバイスが形成された半導体基板１０を準備する。さらに、半導体基板１０の表面には、不図示の電子デバイスから延びるパッド電極１１が形成されている。パッド電極１１は、第１の絶縁膜である層間絶縁膜１２を介して半導体基板１０の表面に形成されている。また、半導体基板１０の表面には、必要に応じて支持体１３が形成されてもよい。この支持体１３は、樹脂層１４を介して半導体基板１０の表面に形成されている。
【００４９】
次に、半導体基板１０裏面上に、ハードマスク３７を形成する。ハードマスク３７は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）のような硬質膜から成り、例えばＣＶＤ法により形成される。もしくは、ハードマスク３７は、シリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）以外の硬質材料から成り、ＣＶＤ法以外の成膜方法により形成されてもよい。
【００５０】
次に、ハードマスク３７上に、パッド電極１１に対応する位置で開口するようにして、第１のレジスト層３５ａを選択的に形成する。そして、この第１のレジスト層３５ａをマスクとして、ハードマスク３７を選択的にエッチングして除去する。このエッチングにより、ハードマスク３７のうちパッド電極１１に対応する位置に、開口部３７ａが形成される。
【００５１】
次に、第１のレジスト層３５ａを除去した後、図１１に示すように、ハードマスク３７をマスクとして、好ましくはドライエッチング法により、半導体基板１０をエッチングする。このエッチングにより、半導体基板１０の裏面から当該表面に至って貫通するビアホール１６が形成される。ここで、ビアホール１６は、ハードマスク３７の開口部３７ａよりも大きい開口径を有して形成される。即ち、上記開口部３７ａの縁は、ビアホール１６の内側へ向かって突出する。
【００５２】
これは、半導体基板１０の裏面のうちハードマスク３７の開口部３７ａの縁に位置する箇所では、エッチングの際に電界集中が生じて、当該エッチングが、ハードマスク３７の開口部３７ａの縁の下部に回り込むようにして進行するためである。
【００５３】
次に、ハードマスク３７をマスクとして、ドライエッチングもしくはウェとエッチングにより、ビアホール１６の底部で露出する層間絶縁膜１２をエッチングして薄膜化するか、もしくは完全に除去する。あるいは、層間絶縁膜１２のエッチング工程は、この段階では行われずに、後述する他のエッチング工程と同時に行われてもよい。
【００５４】
次に、図１２に示すように、ビアホール１６内及び半導体基板１０の裏面のハードマスク３７上に、これらを覆うようにして、第２の絶縁膜である絶縁膜３８を形成する。絶縁膜３８は、半導体基板１０の裏面におけるビアホール１６の開口部の縁から、当該ビアホール１６の内側へ向かって突出するオーバーハング部３８ａを有するようにして形成される。
【００５５】
この絶縁膜３８は、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成される。もしくは、絶縁膜３８は、プラズマＣＶＤ法以外の成膜方法により形成されてもよい。
【００５６】
ここで、ビアホール１６の底部の面上に形成される絶縁膜３８は、半導体基板１０の裏面のハードマスク３７上に形成される絶縁膜３８に比して、薄い膜厚を有して形成される。この膜厚の差異は、成膜材料が半導体基板１０の裏面上に比して、ビアホール１６の底部に到達しづらいことに起因して生じるものである。
【００５７】
次に、図１３に示すように、絶縁膜３８をマスクとして、ビアホール１６の底部の絶縁膜３８（層間絶縁膜１２が残存している場合はこれも含む）をエッチングして除去する。このエッチングは、例えば反応性イオンエッチングであることが好ましいが、その他のエッチングであってもよい。
【００５８】
ここで、絶縁膜３８のオーバーハング部３８ａの存在により、ビアホール１６の開口部の近傍における絶縁膜３８の開口径は、当該ビアホール１６の開口径よりも小さくなっている。このオーバーハング部３８ａが、エッチングガスの流れを、ビアホール１６の側壁に極力及ばせないように制限するため、ビアホール１６の底部において、エッチングされる絶縁膜３８（もしくは絶縁膜３８及び層間絶縁膜１２）の領域が、当該ビアホールの側壁にまで及ぶことがない。また、当該ビアホール１６の側壁の絶縁膜３８が上記エッチングにより目減りすることを極力抑止することができる。
【００５９】
上記エッチングにより、ビアホール１６の側壁に形成された絶縁膜３８を残存させつつ、当該底部の絶縁膜３８を除去してパッド電極１１を露出することができる。
【００６０】
次に、図１４に示すように、ビアホール１６を含む半導体基板１０の裏面の絶縁膜３８上に、バリアシード層４０を形成する。バリアシード層４０は、第１の実施形態におけるバリアシード層２０と同様の金属層から成り、当該バリアシード層２０の成膜方法と同様の成膜方法により形成される。
【００６１】
次に、ビアホール１６内を含むバリアシード層４０上に、例えば銅（Ｃｕ）から成る貫通電極４１、及びこの貫通電極４１と連続した配線層４２を、例えば電界メッキ法により形成する。即ち、貫通電極４１及び配線層４２は、第１の実施形態における貫通電極２１配線層２２と同様の金属から成り、当該貫通電極２１及び配線層２２の形成方法と同様の方法により形成される。ここで、貫通電極４１及び配線層４２は、バリアシード層４０を介して、ビアホール１６の底部で露出するパッド電極１１と電気的に接続される。また、ビアホール１６内の側壁は、絶縁膜３８に覆われているため、従来にみられたようなビアホール内の貫通電極と半導体基板との絶縁不良が極力抑止される。
【００６２】
次に、図１５に示すように、半導体基板１０の裏面の配線層４２上に、配線層４２を所定のパターンにパターニングするための第２のレジスト層３５ｂを選択的に形成する。第２のレジスト層３５ｂは、所定のパターンに対応して残存させる配線層４２の領域上に形成される。残存させる配線層４２の領域は、少なくともビアホール１６の形成位置を含む領域である。
【００６３】
次に、第２のレジスト層３５ｂをマスクとして、不要な配線層４２及びバリアシード層４０をエッチングして除去する。もしくは、少なくとも不要な配線層４２をエッチングして除去する。このエッチングにより、配線層４２が所定の配線パターンにパターニングされる。
【００６４】
次に、図１６に示すように、第２のレジスト層３５ｂを除去した後、半導体基板１０の裏面上に、これを覆うようにして、第１の実施形態の保護層２３と同様の材料から成る保護層４３を形成する。保護層４３のうち配線層４２に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層４２上に、第１の実施形態の導電端子２４と同様の導電端子４４が形成される。
【００６５】
次に、図１７に示すように、半導体基板１０の不図示のダイシングラインに沿ってダイシングを行い、当該半導体基板１０及びそれに積層された各層を切断分離する。これにより、複数の半導体置チップ１０Ａ及びそれに積層された各層から成る半導体装置が完成する。
【００６６】
上述したように、本実施形態の製造方法では、ビアホール１６の底部の絶縁膜３８（層間絶縁膜１２が残存している場合はこれも含む）をエッチングする際、ハードマスク３７上に形成された絶縁膜３８のオーバーハング部３８ａが、エッチングガスの流れを、ビアホール１６の側壁に極力及ばせないように制限する。これにより、ビアホール１６の底部において、エッチングされる絶縁膜３８の領域が、当該ビアホールの側壁にまで及ぶことを極力抑止することができる。また、当該ビアホール１６の側壁の絶縁膜３８が上記エッチングにより目減りすることを極力抑止することができる。即ち、ビアホール１６内の貫通電極４１と半導体基板１０との絶縁を保ちつつ、かつパッド電極１１を露出することが可能となる。
【００６７】
従って、従来にみられたようなビアホール内の貫通電極と半導体チップとの絶縁不良を極力抑止することが可能となる。結果として、貫通電極を有する半導体装置の製造方法において、半導体装置の信頼性及び歩留まりの向上を図ることが可能となる。
【００６８】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図１８乃至図２３は、本実施形態に係る半導体装置の製造方法を説明する断面図である。なお、図１８乃至図２３は、第１の実施形態に係る図１乃至図９に示したものと同一の構成要素については、同一の符号を付して説明する。
【００６９】
最初に、図１８に示すように、第１の実施形態と同様に、半導体基板１０を貫通するビアホール１６を形成する。さらに、ドライエッチングもしくはウェットエッチングにより、ビアホール１６の底部で露出する層間絶縁膜１２をエッチングして薄膜化するか、もしくは完全に除去する。あるいは、層間絶縁膜１２のエッチング工程は、この段階では行われずに、後述する他のエッチング工程と同時に行われてもよい。
【００７０】
次に、当該ビアホール１６内を含む半導体基板１０の裏面上に、第２の絶縁膜である絶縁膜５７を形成する。絶縁膜５７は、第１の実施形態における絶縁膜１７と同様に、例えばシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばＣＶＤ法により形成される。
【００７１】
次に、半導体基板１０裏面の絶縁膜５７上にメタル層５８を選択的に形成する。即ち、メタル層５８は、半導体基板１０の裏面におけるビアホール１６の開口部に対応して開口するように形成される。なお、図示しないが、メタル層５８は、ビアホール１６の開口部の縁でビアホール１６の内側へ向かって突出するオーバーハング部を有するようにして形成されてもよい。
【００７２】
メタル層５８は、例えばアルミニウム（Ａｌ）等の金属から成る。メタル層５８は、例えばチタン（Ｔｉ）、タングステン（Ｗ）等の金属、もしくはそれらの化合物等から成るものであってもよい。メタル層５８は、例えばスパッタ法もしくはその他の方法により形成される。
【００７３】
ここで、メタル層５８がスパッタ法により形成される場合、当該スパッタ法は、半導体装置の製造工程で一般的に用いられているような、低いバイアス電圧によるスパッタ法を用いることができる。この低いバイアス電圧によるスパッタ法によれば、その低いバイアス電圧ゆえに、メタル層５８はビアホール１６内には形成されずに、絶縁膜５７上のみに形成される。また、上記スパッタ法によるメタル層５８の形成工程は、第１の実施形態の補強用絶縁膜１８、もしくは第２の実施形態のハードマスク３７の形成工程に比して安価に行うことが可能となる。
【００７４】
次に、図１９に示すように、メタル層５８をマスクとして、ビアホール１６の底部の絶縁膜５７（層間絶縁膜１２が残存している場合はこれも含む）をエッチングして除去する。このエッチングは、例えば反応性イオンエッチングであることが好ましいが、その他のエッチングであってもよい。
【００７５】
ここで、上記エッチングの際、ビアホール１６の開口部の近傍におけるメタル層５８が、エッチングガスの流れを、当該ビアホール１６の側壁にまで極力及ばせないように制限する。これにより、少なくとも、当該ビアホール１６の側壁の絶縁膜５７が上記エッチングにより目減りすることを極力抑止することができる。ただし、メタル層５８がビアホール１６の開口部の縁で不図示のオーバーハング部を有して形成されていない場合、ビアホール１６の底部では、第１及び第２の実施形態に比して、エッチングされる絶縁膜５７（もしくは絶縁膜５７及び層間絶縁膜１２）の領域が、当該ビアホール１６の側壁に近接し易くなる傾向にある。当然ながら、メタル層５８が上記オーバーハング部を有して形成されている場合、当該オーバーハング部によりエッチングガスの流れがビアホール１６の底部に及ばないように制限されるため、エッチングされる絶縁膜５７の領域が当該ビアホール１６の側壁に近接し易くなる傾向を回避することができる。
【００７６】
従って、上記エッチングにより、ビアホール１６の側壁に形成された絶縁膜５７を残存させつつ、当該底部の絶縁膜５７を除去してパッド電極１１を露出することができる。
【００７７】
上記エッチングの後、メタル層５８を除去する。メタル層５８の除去は、例えばウェットエッチングもしくはそれ以外の方法により行われる。
【００７８】
次に、図２０に示すように、ビアホール１６を含む半導体基板１０の裏面の絶縁膜５７上に、バリアシード層６０を形成する。バリアシード層６０は、第１の実施形態におけるバリアシード層２０と同様の金属層から成り、当該バリアシード層２０の成膜方法と同様の成膜方法により形成される。
【００７９】
次に、ビアホール１６内を含むバリアシード層６０上に、例えば銅（Ｃｕ）から成る貫通電極６１、及びこの貫通電極６１と連続した配線層６２を、例えば電界メッキ法により形成する。即ち、貫通電極６１及び配線層６２は、第１の実施形態における貫通電極２１及び配線層２２と同様の金属から成り、当該貫通電極２１及び配線層２２の形成方法と同様の方法により形成される。ここで、貫通電極６１は、バリアシード層６０を介して、ビアホール１６の底部で露出するパッド電極１１と電気的に接続される。また、ビアホール１６内の側壁は、絶縁膜５７に覆われているため、従来にみられたようなビアホール内の貫通電極と半導体基板との絶縁不良が極力抑止される。
【００８０】
次に、図２１に示すように、半導体基板１０の裏面の配線層６２上に、配線層６２を所定のパターンにパターニングするためのレジスト層５５を選択的に形成する。レジスト層５５は、所定のパターンに対応して残存させる配線層６２の領域上に形成される。残存させる配線層６２の領域は、少なくともビアホール１６の形成位置を含む。
【００８１】
次に、レジスト層５５をマスクとして、不要な配線層６２及びバリアシード層６０をエッチングして除去する。もしくは、少なくとも不要な配線層６２をエッチングして除去する。このエッチングにより、配線層６２が所定の配線パターンにパターニングされる。
【００８２】
次に、図２２に示すように、レジスト層５５を除去した後、半導体基板１０の裏面上に、これを覆うようにして、第１の実施形態の保護層２３と同様の材料から成る保護層６３を形成する。保護層６３のうち配線層６２に対応する位置には開口部が設けられる。そして、当該開口部で露出する配線層６２上に、第１の実施形態の導電端子２４と同様の導電端子６４が形成される。
【００８３】
次に、図２３に示すように、半導体基板１０の不図示のダイシングラインに沿ってダイシングを行い、当該半導体基板１０及びそれに積層された各層を切断分離する。これにより、複数の半導体チップ１０Ａ及びそれに積層された各層から成る半導体装置が完成する。
【００８４】
上述したように、本実施形態の製造方法では、ビアホール１６の底部の絶縁膜５７（層間絶縁膜１２が残存している場合はこれも含む）をエッチングする際、ビアホール１６の開口部の近傍におけるメタル層５８が、エッチングガスの流れを、当該ビアホール１６の側壁にまで極力及ばせないように制限する。これにより、当該ビアホール１６の側壁の絶縁膜５７が上記エッチングにより目減りすることを極力抑止することができる。従って、従来にみられたようなビアホール内の貫通電極と半導体チップとの絶縁不良を極力抑止することが可能となる。結果として、貫通電極を有する半導体装置の製造方法において、半導体装置の信頼性及び歩留まりの向上を図ることが可能となる。
【００８５】
なお、上述した第１、第２の及び第３の実施形態において、貫通電極２１,４１,６１及び配線層２２，４２，６２を形成する工程は、上述した工程に限定されず、その他の工程により形成されてもよい。例えば、貫通電極２１,４１,６１及び配線層２２，４２，６２を形成する工程は、バリアシード層２０，４０，６０上のうち配線層２２，４２，６２を形成しない領域に、配線層２２，４２，６２のパターンニングのための不図示のレジスト層を形成し、これをマスクとしたメッキ法により行われてもよい。
【００８６】
また、貫通電極２１,４１,６１及び配線層２２,４２,６２は、銅（Ｃｕ）以外の金属から成り、メッキ法以外の方法により形成されてもよい。例えば、貫通電極２１,４１,６１及び配線層２２,４２,６２は、ＣＶＤ法により形成されてもよい。もしくは、貫通電極２１,４１,６１及び配線層２２,４２,６２は、スズ（Ｓｎ）をメッキ形成した後に銅（Ｃｕ）のメッキ形成を行うことにより形成されてもよい。もしくは貫通電極２１,４１,６１及び配線層２２,４２,６２は、アルミニウム（Ａｌ）もしくはアルミニウム合金等から成り、例えば、スパッタ法により形成されてもよい。また、貫通電極２１,４１,６１と配線層２２,４２,６２は、それぞれ別工程によって形成されてもよい。
【００８７】
また、上述した第１、第２の及び第３の実施形態は、配線層２２,４２,６２、もしくは導電端子２４,４４,６４の形成に制限されない。即ち、ビアホール１６の開口部で露出する貫通電極２１,４１,６１と不図示の回路基板との電気的な接続が可能であれば、配線層２２,４２,６２もしくは導電端子２４,４４,６４は必ずしも形成される必要は無い。例えば、ビアホール１６の開口部で露出する貫通電極２１,４１,６１が、配線層２２,４２,６２及び導電端子２４,４４,６４を介さずに不図示の回路基板と接続されてもよい。もしくは、配線層２２,４２,６２を介さずに、ビアホール１６の開口部で露出する貫通電極２１,４１,６１上に導電端子２４,４４,６４が形成され、当該導電端子２４,４４,６４が不図示の回路基板と接続されてもよい。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２１】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２２】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２３】本発明の第３の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２４】従来例に係る半導体装置の製造方法を説明する断面図である。
【図２５】従来例に係る半導体装置の製造方法を説明する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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