(57)【要約】【課題】電力用のような高耐圧用途に使用できるボディ部分のプロファイルのばらつきの少ないＤＭＯＳを提供することを課題とする。【解決手段】半導体基板の主表面に形成された第一導電型のウェルの所定の領域に形成された第二導電型のＤＭＯＳのボディ部分と、半導体基板上に形成されたゲート誘電膜と、ゲート誘電膜上にボディ部分の端部を跨ぐように形成されたゲート電極と、ゲート電極の両側の半導体基板の主表面に形成された第一の導電型の拡散層（但し、拡散層の少なくとも一方がボディ部内に形成されている）と、ボディ部分内に形成されたボディ部分より高い不純物濃度の第二導電型のコンタクト層とを含み、ボディ部分は、深さ方向のボディ部分とウェルとの濃度差が、半導体基板表面におけるボディ部分とウェルとの濃度差より大きい領域を備えていることを特徴とする半導体装置により上記課題を解決する。【選択図】図１
2006032493.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主表面に形成された第一導電型のウェルの所定の領域に、第二導電型の不純物イオンの注入を、注入量、注入エネルギー又は両方を異ならせて複数回行うことにより、ＤＭＯＳのボディ部分を形成する工程と、
（ｂ）少なくともウェル内のゲート電極形成領域の半導体基板上にゲート誘電膜を形成し、該ゲート誘電膜上にゲート電極をボディ部分の端部を跨ぐように形成する工程と、
（ｃ）第一導電型の不純物イオンの注入により、ゲート電極の両側に第一の導電型の拡散層を形成する（但し、拡散層の少なくとも一方がボディ部内に形成されている）工程と、
（ｄ）ボディ部分内に、第二導電型の不純物を、ボディ部分における不純物濃度より高濃度に注入して第二導電型のコンタクト層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記（ａ）工程が、前記所定の領域を一回のフォトマスクにて規定し、該フォトマスクを用いて、少なくとも２回以上第二導電型の不純物イオンを注入し、更にアニール処理することからなる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ボディ部分が、その表面より不純物濃度の高い領域をボディ部分内に有する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置が、第二導電型のウェル内に形成された論理回路用ＭＯＳトランジスタを更に備え、前記第二導電型のウェルが、前記ボディ部分と同時に形成される請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体装置が、第二導電型のソース又はドレインの電界緩和用拡散層と第二導電型のチャネルを有する高耐圧ＭＯＳトランジスタを更に備え、前記ボディ部分が、前記ＭＯＳトランジスタのソース又はドレインの電界緩和用拡散層と同時に形成される請求項１に記載の半導体装置の製造方法。
【請求項６】
（ｃ）工程の後、（ｄ）工程の前に、アニール処理することで、ボディ部分と拡散層のアニール処理を同時に行う請求項１に記載の半導体装置の製造方法。
【請求項７】
アニール処理が、７００〜９００℃の範囲の温度で行われる請求項２又は６に記載の半導体装置の製造方法。
【請求項８】
半導体基板の主表面に形成された第一導電型のウェルの所定の領域に形成された第二導電型のＤＭＯＳのボディ部分と、半導体基板上に形成されたゲート誘電膜と、ゲート誘電膜上にボディ部分の端部を跨ぐように形成されたゲート電極と、ゲート電極の両側の半導体基板の主表面に形成された第一の導電型の拡散層（但し、拡散層の少なくとも一方がボディ部内に形成されている）と、ボディ部分内に形成されたボディ部分より高い不純物濃度の第二導電型のコンタクト層とを含み、
ボディ部分は、深さ方向のボディ部分とウェルとの濃度差が、半導体基板表面におけるボディ部分とウェルとの濃度差より大きい領域を備えていることを特徴とする半導体装置。
【請求項９】
前記ボディ部分が、半導体基板表面のボディ部分の濃度に対して、１．５倍以上の濃度の領域を深さ方向に備えている請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極の両側の拡散層が、ソース／ドレインである請求項８に記載の半導体装置。
【請求項１１】
前記ゲート電極の両側の拡散層が、ソース及びドレインのいずれか一方であり、選択されなかったドレイン及びソースのいずれか一方が、半導体基板の裏面に設けられている請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、電力用のような高耐圧用途に使用できるＤＭＯＳ｛横型拡散ＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ、以下ＬＤＭＯＳと記載)又は縦型拡散ＭＯＳ（Ｖｅｒｔｉｃａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ、以下ＶＤＭＯＳと記載）｝を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電力用のような高耐圧回路を含む集積回路における高耐圧トランジスタの一つとして、ＤＭＯＳが知られている。このＤＭＯＳのボディ部分(チャネル部分)は、従来、自己整合的に製造されてきた。この製造法による工程は、論理回路ＭＯＳの製造工程との工程併用が可能であることから、特に論理回路ＭＯＳとＤＭＯＳを混在させた半導体装置の製造には従来よく用いられてきた。
【０００３】
従来のＤＭＯＳの内、ＬＤＭＯＳの製造方法を簡単に図７（ａ）〜（ｅ）に示す。まず、ＣＭＯＳプロセスの周知の製造手順によりＮウェル４１１を半導体基板（Ｓｉ基板）４１０中に形成し、次にゲート誘電膜４４０とゲート電極４４１を形成する（図７（ａ））。図７（ａ）中、４３０はフィールド酸化膜を意味する。
【０００４】
次に、フォトレジスト４２０のソース側に開口部を設け、ソース側のゲート電極端をマスクとしてボディ部分に不純物イオンを注入してボディ注入層４１４を得、その不純物イオンを１０００℃以上の高温で熱拡散させることでボディ部分４１５を形成する(図７（ｃ）と（ｄ））。
【０００５】
この際に不純物の等方拡散で横方向へ伸びた不純物により、ゲート電極４４１に対して自己整合的に、ゲート電極４４１下に、ＤＭＯＳのチャネル部（図７（ｅ）のＡの部分）を形成することができる。
【０００６】
その後は、周知の製造手順により、Ｎ＋拡散層４１７と４１８を形成し、Ｐ＋コンタクト層４１６を形成する。更に、層間絶縁膜４６０を形成し、次いで金属配線４７０を形成する。以上の工程によりＬＤＭＯＳを製造している。図７（ｅ）中、４４２はサイドウォールスペーサ、４９１〜４９３は、それぞれ、ソース端子、ゲート端子及びドレイン端子を意味する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら従来用いられてきた、自己整合的にＬＤＭＯＳを形成する方法では、以下に示すようにいくつかの問題点がある。
【０００８】
（１）ボディ部分に不純物を注入した後、ゲート電極下への１０００℃以上の高温での長時間の熱処理によるドライブイン工程が必要なため、熱処理による注入不純物の再分布により、プロファイルがばらつくという問題がある。特にＬＤＭＯＳの部分では横方向へ拡散した不純物のプロファイルがチャネル領域を形成するため、微細な素子（一般に１．０μｍ以下のチャネル長）では特に、熱拡散ゆらぎによるプロファイルばらつきが無視できなくなる。そのため、上記方法は、閾値電圧、オン抵抗等の重要な特性もばらつきやすい製造方法である。
【０００９】
図８は、熱拡散によりＮチャネル型ＬＤＭＯＳのボディ部分を形成する際のプロファイルを示したものである。ボディ部分は、Ｐ型不純物の横方向への拡散のみでプロファイルを形成する必要がある。そのとき、基板表面では必ずＮウェルのＮ型不純物濃度以上のＰ型不純物濃度を確保しなければならない(図中のα)。αが熱拡散のばらつき要因を含むため、αは大きな値になるように制御する必要がある。加えてＮウェルとＮ+ソース間のパンチスルー耐圧を確保するためには、高いＰ型不純物濃度を確保する必要があり、その面からも、Ｐ型不純物を濃く拡散させその結果、ボディ部分の表面Ｐ型濃度αは高くなる傾向があった。
【００１０】
一方、αが大きくなるとＬＤＭＯＳの閾値Ｖｔｈも大きくなり、実効的に、飽和領域では下記（１）式、線形領域では下記（２）式で表されるＬＤＭＯＳのドライブ電流Ｉｄは飽和領域・線形領域のいずれも、Ｖｇｓ−Ｖｔｈ（Ｖｇｓ：ゲート電圧）の値が小さくなるに伴い、小さくならざるを得ない。
【００１１】
【数１】
2006032493.tif 000003
【００１２】
そのため、大きなドライブ電流が得られる、即ちオン抵抗が小さいＬＤＭＯＳを形成するのは原理的に困難である。具体的には、チャネル長が１．０μｍ以下のＬＤＭＯＳでは、Ｖｔｈを１．０Ｖ以下に設定することが困難である。
【００１３】
（２）自己整合方式では、ボディ部分注入の際、注入エネルギーがマスクとなるゲート電極厚みの制約を受けるので、深さ方向のプロファイルには限度がある。
【００１４】
（３）既存の論理回路ＭＯＳとＬＤＭＯＳとを同時に製造する際に、ＬＤＭＯＳのボディ部分を熱拡散により形成する方法は、熱拡散工程が既存の論理回路ＭＯＳ特性を変動させるため、論理回路ＭＯＳ特性の調整、もしくは設計回路の再設計が必要となる。
【００１５】
（４）上記（３）において論理回路ＭＯＳ特性を変動させないためには、ＬＤＭＯＳと論理回路ＭＯＳのゲート電極を別の工程で形成する必要があり、工程の増大につながる。
【００１６】
この（３）と（４）の問題を図示したものが図９（ａ）と（ｂ）である。ＬＤＭＯＳのボディ部分と論理回路ＭＯＳの閾値調整用注入を行った後、両ＭＯＳのゲート電極４１４を同時に形成し（図９（ａ））、後にＬＤＭＯＳボディ部分形成のための熱拡散を行うと、既に注入済みの論理回路ＭＯＳ閾値調整用注入の不純物が拡散してしまい、閾値等の特性が変動してしまう（図９（ｂ））。論理回路ＭＯＳの特性変動を避けようとするならば、先にＬＤＭＯＳ部分のゲート電極形成とボディ部分形成の熱処理を実施した後に、論理回路ＭＯＳの閾値調整用注入とゲート電極形成を実施する必要があるため、工程の増大を招く。図４（ａ）と（ｂ）中、４５０と４５１は注入層、４５２は特性が変動した部分を意味する。
【００１７】
（１）と（２）の問題を回避する取り組みとしては、モトローラの製造方法（特開平１１−３５４７９３号公報：特許文献１）が挙げられる（図１０（ａ）〜（ｄ））。この方法によれば、自己整合に用いるマスクにはゲート電極の代わりにあらかじめ厚みが異なる誘電体層４５３を設けてボディ部分４１５の形成を行い、その後にゲート電極４４１を形成する。しかし、この方法においても、自己整合と熱拡散の製造方法を用いることから前述の（１）と（２）の問題を根本的に解決できなかった。
【００１８】
【特許文献１】特開平１１−３５４７９３号公報
【課題を解決するための手段】
【００１９】
かくして本発明によれば、（ａ）半導体基板の主表面に形成された第一導電型のウェルの所定の領域に、第二導電型の不純物イオンの注入を、注入量、注入エネルギー又は両方を異ならせて複数回行うことにより、ＤＭＯＳのボディ部分を形成する工程と、
（ｂ）少なくともウェル内のゲート電極形成領域の半導体基板上にゲート誘電膜を形成し、該ゲート誘電膜上にゲート電極をボディ部分の端部を跨ぐように形成する工程と、
（ｃ）第一導電型の不純物イオンの注入により、ゲート電極の両側に第一の導電型の拡散層を形成する（但し、拡散層の少なくとも一方がボディ部内に形成されている）工程と、
（ｄ）ボディ部分内に、第二導電型の不純物を、ボディ部分における不純物濃度より高濃度に注入して第二導電型のコンタクト層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００２０】
また、本発明によれば、半導体基板の主表面に形成された第一導電型のウェルの所定の領域に形成された第二導電型のＤＭＯＳのボディ部分と、半導体基板上に形成されたゲート誘電膜と、ゲート誘電膜上にボディ部分の端部を跨ぐように形成されたゲート電極と、ゲート電極の両側の半導体基板の主表面に形成された第一の導電型の拡散層（但し、拡散層の少なくとも一方がボディ部内に形成されている）と、ボディ部分内に形成されたボディ部分より高い不純物濃度の第二導電型のコンタクト層とを含み、
ボディ部分は、深さ方向のボディ部分とウェルとの濃度差が、半導体基板表面におけるボディ部分とウェルとの濃度差より大きい領域を備えていることを特徴とする半導体装置が提供される。
【発明の効果】
【００２１】
多段イオン注入によりＤＭＯＳのボディ部分を形成することにより、ソース−ドレイン間の耐圧を得るために十分深いプロファイルを実現できるため、熱処理によるドライブイン工程を最小限にできる。これにより、ばらつきの少ないプロファイル及びチャネル長の制御が可能となる。このとき、熱処理が最小限なので、既存論理回路ＭＯＳと同時にＤＭＯＳを形成しても論理回路ＭＯＳの特性を変動させることはない。
【００２２】
また、深いイオン注入による耐圧確保の調整と、浅いイオン注入による閾値電圧の制御を独立して行うことができるため、十分な耐圧を確保しながら、精度のよい閾値電圧の制御が可能となる。
【００２３】
更に、従来の熱拡散による技術では、耐圧確保に必要な深いプロファイルを得るために高濃度の注入が必要であったが、本発明では図１に示すように少ないドーズ量で深いプロファイルが得られるため、欠陥が少なく、リークが少ない特性が得られる。
【００２４】
更に、従来必要であった、閾値電圧制御のためのフォト・イオン注入工程も不要のためコストダウンも可能となる。
【００２５】
また更に、論理回路ＭＯＳのウェル、閾値電圧制御用のマスクを共用することで、マスクの増加なしに論理回路ＭＯＳとＤＭＯＳを共存させた半導体装置が実現できる。
【００２６】
更に、高耐圧ＭＯＳのソース／ドレイン部の電界緩和用拡散層とボディ部分を同時に形成することにより、高耐圧ＭＯＳとの共存も実現できる。
【００２７】
なお、Ｎチャネル型ＤＭＯＳとＮチャネル型既存論理回路ＭＯＳ及び／又はＰチャネル型高耐圧ＭＯＳとの間、Ｐチャネル型ＤＭＯＳとＰチャネル型既存論理回路ＭＯＳ及び／又はＮチャネル型高耐圧ＭＯＳとの間で、工程の共用も可能である。
【００２８】
また、ＤＭＯＳボディ部分の活性化のアニールと拡散層活性化のアニールを共用することで、工程の簡略化が実現できる。
【００２９】
以上により、本発明では、図１に示すように、αのばらつきを図８より小さくでき、Ｖｔｈのばらつきも小さくすることができるため、１．０Ｖ以下、具体的にはＶｔｈ＝０．５〜０．７Ｖにすることが可能となる。そのため、精度良くオン抵抗が小さいＤＭＯＳを製造することが可能になる。従来例との比較では、例えばゲート電圧Ｖｇｓ＝３．３Ｖの設計をした場合、飽和領域においては、従来例（Ｖｔｈ＝１．５Ｖ）に対して本発明（Ｖｔｈ＝０．７Ｖ）では（１）式より約２倍のドライブ電流Ｉｄを得ることができる。
同一ドライブ電流の素子を製造するとした際には、素子面積を約１／２に低減でき、大幅な小チップ面積化も可能となる。線形領域(ドレイン電圧Ｖｄｓ＝０．１Ｖ)においても、（２）式より本発明では従来例に対して約１．５倍のドライブ電流が得られる。また、半導体装置を形成するために必要な論理回路ＭＯＳとの拡散やマスクの共用が可能になり、ローコストで低いオン抵抗であるＤＭＯＳを含む半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の半導体装置を説明する。
まず、半導体基板の主表面には、第一導電型のウェルが形成され、この第一導電型のウェルの所定の領域には第二導電型のＤＭＯＳのボディ部分が形成されている。
【００３１】
ここで半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３２】
次に、ウェルとボディ部分は、それぞれ第一導電型と第二導電型を有する。第一導電型は、ｐ型又はｎ型であり、第二導電型は、第一導電型と反対の導電型である。ｐ型を与える不純物としては、半導体基板がシリコン基板の場合、ホウ素が挙げられ、ｎ型を与える不純物としては、リン、砒素等が挙げられる。
【００３３】
また、ボディ部分は、深さ方向のボディ部分とウェルとの濃度差が、半導体基板表面におけるボディ部分とウェルとの濃度差より大きい領域（例えば、Ｖｔｈが０．７Ｖのときでは、１．５倍以上、より好ましくは２〜１０倍）を備えている。この領域を備えていることで、精度良くオン抵抗が小さく、耐圧を確保したＤＭＯＳを得ることができる。
【００３４】
ボディ部分は、半導体表面側は閾値に対応した濃度（例えば〜Ｅ１７／ｃｍ3）に設定されるのに対して、深い位置にソースＮ＋拡散〜Ｎｗｅｌｌ間の耐圧を確保しうる濃度領域（例えば１Ｅ１７〜５Ｅ１８／ｃｍ3、Ｎ＋拡散下でのボディ拡散幅０．６〜１．５μｍ）を備えており、おのおのを個々に制御できる。
このため、表面濃度と深さ方向で耐圧の確保で必要な部分の濃度差としては、１〜１０倍程度であり、ボディの深さとしては、０．７〜２μｍ程度で形成できる。
【００３５】
なお、多段の注入でボディを形成するという点のメリットとしては、例えば、ドライブを使用しないため、（１）ボディを浅く、濃く形成できる結果、ボディ設計が容易になること、（２）チャネル長の縮小が可能となることが挙げられる。
【００３６】
ボディ部分の深さは、半導体装置の性能に応じて適宜変更可能であるが、通常０．７〜２μｍ程度である。一方、ウェルの深さは、通常２〜８μｍ程度である。
【００３７】
なお、ボディの濃度設定が、ＬＤＭＯＳの耐圧に影響するとともに、ボディ部の抵抗がオン耐圧へ影響を及ぼすが、本発明では、表面の閾値を決める注入と耐圧を決める注入を別々で制御できるため、ボディの設計には有利である。
【００３８】
また、ボディ部分の幅は、所望するＤＭＯＳのチャネル長に応じて設定でき、例えば２．２〜３μｍ程度である。また、チャネル長としては、拡散によるドライブを必要としないため、例えば０．２〜０．５μｍでの形成が可能である。
【００３９】
ウェルの幅は、ＤＭＯＳの機能を妨げない限り特に限定されないが、ボディ部分、拡散層、コンタクト層及びゲート電極下の領域を含みうる幅であることが好ましい。
【００４０】
更に、半導体基板上には、ゲート誘電膜と、ゲート誘電膜上にボディ部分の端部を跨ぐように形成されたゲート電極とを有している。
【００４１】
ゲート誘電膜としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート誘電膜は、例えば、２〜１４ｎｍ程度、好ましくは４〜９ｎｍ程度の膜厚（ゲート酸化膜換算）とすることが適当である。ゲート誘電膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００４２】
ゲート電極は、ボディ部分の端部を跨ぐようにゲート誘電膜上に形成されている。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。
ゲート電極の膜厚は、例えば９０〜３００ｎｍ程度の膜厚であることが適当である。
【００４３】
更に、ゲート電極の両側の半導体基板の主表面には、第一の導電型の拡散層を備えている。拡散層の不純物濃度は、１Ｅ１９〜５Ｅ２０／ｃｍ3程度の範囲が好ましい。また、拡散層の少なくとも一方は、ボディ部分内に形成されている。拡散層は、ゲート電極の両端に整合していてもよいが、図２（ａ）に示すように、一方又は両方の拡散層１１７と１１８がオフセットされていてもよい。更に、図２（ｂ）及び（ｃ）に示すように、分離膜１３２をゲート電極１４１の端部に形成することで、拡散層１１８を分離してもよい。
図２（ａ）〜（ｃ）中、１１０は半導体基板、１１１はウェル、１１５はボディ部分、１１６はコンタクト層、１１７と１１８は拡散層、１３０はフィールド酸化膜、１３１と１３２は分離膜、１４１はゲート電極を意味する。
【００４４】
拡散層は、ＬＤＭＯＳの場合は、ソース／ドレインに対応する。例えば、また、ＶＤＭＯＳの場合は、ソース又はドレインの一方に対応し、選択されなかった側のドレイン又はソースは、通常半導体基板の裏面に設けられる。
【００４５】
また、ボディ部分内には、ボディ部分より高い不純物濃度の第二導電型のコンタクト層を有している。不純物濃度が高くない場合、オーミックな接合ができず、コンタクト抵抗が高くなり、オン耐圧が低下するので好ましくない。また、コンタクト層の不純物濃度は、ボディ部分の不純物濃度より１００倍以上高いことが好ましく、５００〜１０００倍であることがより好ましい。
【００４６】
ボディ部内に形成される拡散層１１７とコンタクト層１１６とは、図２（ｃ）に示すように互いに接していてもよく、図２（ａ）及び（ｂ）に示すように接していなくてもよい。図２（ａ）及び（ｂ）では、拡散層１１７とコンタクト層１１６間に分離膜１３１を形成することで両層を分離している。なお、図２（ａ）及び（ｂ）では、拡散層１１７をソースとして、拡散層１１８をドレインとして使用できる。
【００４７】
本発明の半導体装置は、上記構成を有する限り、具体的な構造は特に限定されない。例えば、ＬＤＭＯＳやＶＤＭＯＳに適用可能である。
【００４８】
上記ＤＭＯＳは、半導体基板上に複数並列させてもよい。並列の様式は、特に限定されず、公知の様式が採用できる。その内、例えば図３（ａ）及び（ｂ）に示すように、コンタクト層１１６及び拡散層１１８を中心として、ＬＤＭＯＳの構成をミラー反転するように並列させてもよい。この構成によれば、隣り合うＬＤＭＯＳ間でコンタクト層１１６及び拡散層１１８を共有できるので、ＬＤＭＯＳの占有面積を縮小できる。
【００４９】
次に、本発明の半導体装置の製造方法を説明する。
まず、半導体基板の主表面に形成された第一導電型のウェルの所定の領域に、第二導電型の不純物イオンの注入を、注入量、注入エネルギー又は両方を異ならせて複数回行うことにより、ＤＭＯＳのボディ部分を形成する（工程（ａ））。
【００５０】
注入回数は、形成を所望するボディ部分の深さに応じて設定される。つまり、深い場合は、回数が増え、浅い場合は回数が減る。例えば、ボディ部分の深さが、０．８〜１．０μｍの場合、３回程度に分けて行うことが好ましい。
【００５１】
ここで、不純物イオンの注入は、チャネリングによる注入深さのばらつきの低減の観点から、深い側から行うことが好ましい。従って、注入エネルギーは、段階的に小さくすることが好ましい。
【００５２】
また、注入量は、半導体基板表面の濃度に対して、深さ方向で表面と同等以上の濃度の領域を深さ方向に備えたボディ部分を所望する場合、中間の注入は、表面と深い部分の注入プロファイルによる濃度の落ち込みに起因したソース／ドレイン間リーク発生が起きないような注入量を設定するのが望ましい。例えば、最初と最後の注入量に対して、中間の注入量が、０.５〜１倍程度であることが好ましい。
【００５３】
より具体的には、不純物イオンがホウ素イオンである場合、１３０〜１６０ｋｅｖと２〜５Ｅ１３ｉｏｎｓ／ｃｍ2、６０〜８０ｋｅｖと３〜８Ｅ１２ｉｏｎｓ／ｃｍ2及び２０〜３０ｋｅｖと２〜６Ｅ１２ｉｏｎｓ／ｃｍ2の３回注入を行うことが好ましい。
【００５４】
また、耐圧の設定によっては、更に高濃度領域下に低濃度の注入を追加し、ボディとＮｗｅｌｌ間のＰＮ接合部の電界緩和を行う場合もある。
【００５５】
特に、中間のイオン注入は、Ｖｔｈ制御用の注入と耐圧確保用の注入を別々に制御しつつ行う場合、両注入領域間の注入プロファイルの落ち込み（Ｐ−領域に対して、Ｎ−又はＰ−の極端に薄い領域（〜Ｅ１６／ｃｍ3））を無くすために行われる。この注入の結果、ソース／ドレイン間のリーク電流を低減できる。
【００５６】
この工程（ａ）は、前記所定の領域を一回のフォトマスクにて規定し、該フォトマスクを用いて、第二導電型の不純物イオンを複数回（少なくとも二回以上）注入し、更にアニール処理することが好ましい。一回のフォトマスクで規定することで、フォトマスクの形成工程を削減できる。また、この際のアニール温度は、７５０〜９００℃であることが好ましい。
【００５７】
次に、少なくともウェル内のゲート電極形成領域の半導体基板上にゲート誘電膜を形成し、該ゲート誘電膜上にゲート電極をボディ部分の端部を跨ぐように形成する（工程（ｂ））。
【００５８】
ゲート誘電膜の形成方法は、その種類に応じて適宜選択できる。例えば、熱酸化法、ＣＶＤ法、蒸着法、ゾルゲル法等が挙げられる。ゲート電極の形成方法は、その種類に応じて適宜選択できる。例えば、ＣＶＤ法、蒸着法、ゾルゲル法等が挙げられる。
【００５９】
次いで、第一導電型の不純物イオンの注入により、ゲート電極の両側で、ウェルとボディ部分の表面層に、第一の導電型の拡散層を形成する（工程（ｃ））。
【００６０】
具体的な注入条件としては、不純物イオンがリンイオンである場合、１５〜２０ｋｅｖの注入エネルギーと５Ｅ+1４〜５Ｅ+１５ｉｏｎｓ／ｃｍ2の注入量であることが好ましい。
【００６１】
最後に、ボディ部分内に、第二導電型の不純物を、ボディ部分における不純物濃度より高濃度に注入して第二導電型のコンタクト層を形成する（工程（ｄ））。
【００６２】
具体的な注入条件としては、不純物イオンがホウ素イオンである場合、１０〜２０ｋｅｖの注入エネルギーと５Ｅ＋１４〜５Ｅ＋１５ｉｏｎｓ／ｃｍ2の注入量であることが好ましい。
【００６３】
工程（ｃ）の後、（ｄ）工程の前に、アニール処理することで、ボディ部分と拡散層のアニール処理を同時に行ってもよい。その際のアニール温度は、７００〜９００℃の範囲であることが好ましい。
【００６４】
なお、ＬＤＭＯＳでは、拡散層がソース／ドレインに対応する。一方、ＶＤＭＯＳでは、拡散層は、ソース又はドレインの一方に対応し、選択されなかったドレイン又はソースは、半導体基板の裏面に形成される。
【００６５】
更に、本発明の製造方法は、論理回路用ＭＯＳトランジスタ及び／又は高耐圧ＭＯＳトランジスタとＤＭＯＳとを混載した半導体装置の製造に適用できる。
【００６６】
具体的には、半導体装置が、第二導電型のウェル内に形成された論理回路用ＭＯＳトランジスタをＤＭＯＳと同一の半導体基板に更に備える場合、前記第二導電型のウェルを、前記ボディ部分と同時に形成できる。また、半導体装置が、第二導電型のソース又はドレインの電界緩和用拡散層と第二導電型のチャネルを有する高耐圧ＭＯＳトランジスタを更に備える場合、前記ボディ部分を、前記ＭＯＳトランジスタのソース又はドレインの電界緩和用拡散層と同時に形成できる。同時に形成することで、半導体装置の製造工程を削減することができる。
【００６７】
なお、論理回路用ＭＯＳトランジスタ及び高耐圧ＭＯＳトランジスタは、特に限定されず、公知の構成をいずれも採用できる。例えば、論理回路用ＭＯＳトランジスタとしては、第二導電型のウェル中にソース／ドレインを備え、ソースとドレイン間の半導体基板上にゲート誘電膜を介してゲート電極を備える構成が挙げられる。ソース／ドレインは、ＬＤＤ構造を有していてもよい。
【００６８】
高耐圧ＭＯＳトランジスタとしては、前記論理回路用ＭＯＳトランジスタとほぼ同じ構成を備えているが、ゲート電極とソース及び／又はドレインとがオフセットされている。
更に、オフセットされた半導体基板の表面層には、第二導電型のソース及び／又はドレインの電界緩和用拡散層が形成されている。
【００６９】
本発明の半導体装置は、電力用のような高耐圧用途に使用でき、より具体的には、前記用途中、出力トランジスタ、スイッチングトランジスタ等に使用できる。
【実施例】
【００７０】
以下、実施例を用いて更に詳細に本発明を説明する。
以下の実施例では、Ｎチャネル型ＬＤＭＯＳ及びＶＤＭＯＳを挙げているが、Ｎチャネル型ＬＤＭＯＳ及びＶＤＭＯＳに限定されるものではなく、Ｐチャネル型ＬＤＭＯＳ及びＶＤＭＯＳにおいても同様の実施が可能であることはいうまでもない。
【００７１】
実施例１
図４（ａ）〜（ｍ）は、実施例１の半導体装置の概略工程断面図である。
・工程（ａ）
まず、図４（ａ）に示すように、半導体基板（Ｓｉ基板）１１０のウェル形成領域に、31Ｐ+イオンをエネルギー４００ＫｅＶ、注入量１Ｅ１３ｉｏｎｓ／ｃｍ2のイオン注入を行い、１１５０℃で６時間の熱処理の実施によりＸｊ〜４μｍ、濃度２Ｅ１６／ｃｍ3のＮウェル１１１を形成する。
【００７２】
その後、ＳｉＮｘ膜を堆積して、素子分離領域に開口部を有するフォトレジストを用いてＳｉＮｘ膜を除去する。次いで、ＳｉＮｘ膜をトランジスタ領域の酸化保護膜として用いて、１０５０℃で２時間の熱酸化処理を行い、素子分離領域に約６００ｎｍの熱酸化膜（フィールド酸化膜１３０）を形成する。この後、ＳｉＮｘ膜を全面剥離する。なお、ウェル形成とフィールド酸化膜形成の工程の順序については、入れ替えても問題はない。
【００７３】
次に半導体基板１１０上のボディ部分１１５を形成する領域に、開口部を有するフォトレジスト１２０を設ける（図４（ｂ））。
【００７４】
次に、図４（ｃ）〜（ｅ）に示すように、ボディ部分１１５を形成するために、Ｐ型の不純物イオンを複数回にわたって注入する。図４（ｃ）〜（ｅ）中、１１２〜１１４は、１〜３回目のボディ注入層を意味する。
【００７５】
実施例１によれば、イオン種11Ｂ+のイオン注入を、エネルギーが１５０ＫｅＶ、注入量が１〜５Ｅ１３ｉｏｎｓ／ｃｍ2、エネルギーが１００ＫｅＶ、注入量が５Ｅ１２ｉｏｎｓ／ｃｍ2と、エネルギーが３０ｋｅＶ、注入量が１Ｅ１２ｉｏｎｓ／ｃｍ2との計３回行う。
【００７６】
次に、図４（ｆ）に示すように、基板中の不純物を活性化させるために、アニール処理を７５０℃で３０分行うことによって、ボディ部分１１５を形成する。このときの熱処理温度は、不純物の拡散が伴わないように、１０００℃以下、望ましくは７００〜９００℃程度の温度で実施されるため、ボディ部分形成領域が熱拡散の影響を受けず、結果としてＬＤＭＯＳのチャネル長の制御が精度よく行われる。
【００７７】
また、このアニール処理は、以下のソース／ドレイン注入後の不純物の活性化のためのアニールと共用することも可能である。共用すれば、アニール工程を１回削減できる。
・工程（ｂ）
このアニール処理の後、図４（ｇ）に示すように、通常のＭＯＳ型トランジスタの形成方法に従い、ＬＤＭＯＳのゲート誘電膜１４０を５ｎｍ程度形成する。
その後、図４（ｈ）に示すように、ゲート電極１４１を形成する。
【００７８】
次に、図４（ｉ）に示すように、ゲート電極の側壁にサイドウォールスペーサ１４２を形成する。
・工程（ｃ）
次に、図４（ｊ）に示すように、Ｎ+拡散層（ソース／ドレイン）１１７と１１８を形成する。
・工程（ｄ）
次に表面濃度が〜１Ｅ２０／ｃｍ3程度で、深さのＸｊが０．１〜０．２μｍ程度のＰ＋コンタクト層１１６の形成を行う。
【００７９】
その後、図４（ｋ）に示すように、層間絶縁膜１６０として、酸化膜１００ｎｍとＢＰＳＧ膜１μｍの積層膜を形成する。次いで、９００℃で１０分の熱処理によりソース／ドレイン注入の活性化及びＢＰＳＧ膜のリフローによる平坦化を行う。
【００８０】
次に、コンタクトホール１６５形成する（図４（ｌ））。
次に、金属配線１７０形成する。その後、層間絶縁膜、ソース端子１９１、ゲート端子１９２、ドレイン端子１９３等の所定の形成工程を経てＬＤＭＯＳを形成できる（図４（ｍ））。
【００８１】
図４（ｍ）に示すように、Ａ部の長さは、ＬＤＭＯＳのチャネル長である。Ａ部は、熱拡散の影響をあまり受けないので、高精度のチャネル長制御、更には閾値制御が可能である。
【００８２】
実施例２
実施例１は、ドレイン領域となるＮウェル中にボディ部分を形成した構造である。ボディ部分は、この構造以外に、図４（ｍ’）に示すように、Ｐウェル中に形成されていてもよい。
【００８３】
実施例３
図５（ａ）〜（ｃ）は、論理回路用ＭＯＳとＬＤＭＯＳとを同時に形成する際の概略工程断面図である。
・工程（ａ）
図５（ａ）において、ＬＤＭＯＳのボディ部分２１５を形成する注入領域を規定するフォトレジスト２２０に開口部を設けると共に、論理回路ＭＯＳのＰウェル２１５１となる部分にも同時にフォトレジスト２２０に開口部を設け、不純物の注入を実施する。図５（ａ）中、２１０は半導体基板、２１１はＮウェル、２１２〜２１４は、それぞれ１〜３回目のボディ注入層、２３０はフィールド酸化膜を意味する。
【００８４】
上記工程により、ＬＤＭＯＳの１〜３回目のボディ注入層２１１〜２１３形成に使用されるマスクを、論理回路ＭＯＳのＰウェル形成マスクと併用でき、マスクコストの削減できると共に、工程数を減らすことができる。
【００８５】
その後、アニール処理により論理回路ＭＯＳのＰウェル２１５１とＬＤＭＯＳボディ部分２１５を形成する（図５（ｂ））。
・工程（ｂ）〜（ｄ）
次いで、ゲート誘電膜２４０、ゲート電極２４１、サイドウォールスペーサ２４２、Ｎ+拡散層（ソース／ドレイン）２１７と２１８、コンタクト層２１６を形成する（図５（ｃ）。
【００８６】
上記工程により論理回路用ＭＯＳとＬＤＭＯＳを有する半導体装置を形成できる。
なお、通常のＣＭＯＳ形成方法で使用されているＬＤＤ（Ｌｉｇｈｔ  Ｄｏｓｅ  Ｄｉｆｆｕｓｉｏｎ）工程をゲート電極形成後に付加できることはいうまでもない。
【００８７】
実施例４
図６（ａ）〜（ｈ）は、実施例４の半導体装置の概略工程断面図である。
・工程（ａ）
まず、半導体基板（Ｓｉ基板）３１０のウェル形成領域に、31Ｐ+イオンをエネルギー１８０ＫｅＶ、注入量１Ｅ１３ｉｏｎｓ／ｃｍ2の注入を行い、１２００℃で３時間の熱処理の実施により、Ｘｊ〜４μｍ、濃度２Ｅ１６／ｃｍ3のＮウェル３１１'を形成する。その後、Ｎ型のドーパントを固相拡散により、濃度〜１Ｅ２０／ｃｍ3、深さＸｊ〜１μｍの埋め込みＮ＋拡散層（ドレイン）３１７を形成する。その上にＳｉにリンをドープしたエピタキシャル成長膜を４μｍ堆積させて、濃度〜２Ｅ１６／ｃｍ3のＮ型エピタキシャル膜３１１を形成する（図６（ａ））。
【００８８】
その後、ＳｉＮｘ膜を堆積して、素子分離領域に開口部を有するフォトレジストを用いてＳｉＮｘ膜を除去する。次いで、ＳｉＮｘ膜をトランジスタ領域の酸化保護膜として用いて、１０５０℃で２時間の熱酸化処理を行い、素子分離領域に約６００ｎｍの熱酸化膜（フィールド酸化膜３３０）を形成する。この後、ＳｉＮｘ膜を全面剥離する。
【００８９】
次に、半導体基板３１０上において、ボディ部分３１５を形成する領域に開口部を有するフォトレジスト３２０を設ける。更に、ボディ部分３１５を形成するために、Ｐ型の不純物イオンを複数回にわたって注入する。図６（ｂ）中、３１２〜３１４は、それぞれ１〜３回目のボディ注入層を意味する。
【００９０】
実施例４によれば、イオン種11Ｂ+のイオン注入を、エネルギーが１５０ＫｅＶ、注入量が１〜５Ｅ１３ｉｏｎｓ／ｃｍ2、エネルギーが１００ＫｅＶ、注入量が５Ｅ１２ｉｏｎｓ／ｃｍ2と、エネルギーが３０ｋｅＶ、注入量が１Ｅ１２ｉｏｎｓ／ｃｍ2との計３回行う（図６（ｂ））。
【００９１】
次に、図６（ｃ）に示すように、基板中の不純物を活性化させるために、アニール処理を７５０℃で３０分行うことによって、ボディ部分３１５を形成する。このときの熱処理温度は、不純物の拡散が伴わないように、１０００℃以下、望ましくは７００〜９００℃程度の温度で実施されるため、ボディ部分形成領域が熱拡散の影響を受けず、結果としてＶＤＭＯＳのチャネル長の制御が精度よく行われる。
【００９２】
また、このアニール処理は、拡散層形成用の不純物の活性化のためのアニールと共用することも可能である。共用すれば、アニール工程を１回削減できる。
・工程（ｂ）
このアニール処理の後、図６（ｄ）に示すように、通常のＭＯＳ型トランジスタの形成方法に従い、ＶＤＭＯＳのゲート誘電膜３４０を５ｎｍ程度形成する。
その後、図６（ｅ）に示すように、ゲート電極３４１を形成する。
【００９３】
次に、図６（ｆ）に示すように、ゲート電極の側壁にサイドウォールスペーサ３４２を形成する。
・工程（ｃ）
次に、図６（ｇ）に示すように、表面濃度が〜１Ｅ２０／ｃｍ3程度で、深さのＸｊが０．１〜０．２μｍ程度の拡散層（ソース）３１８を形成する。
・工程（ｄ）
次に表面濃度が〜１Ｅ２０／ｃｍ3程度で、深さのＸｊが０．１〜０．２μｍ程度のＰ+コンタクト層３１６を形成する。
【００９４】
その後、図６（ｈ）に示すように、層間絶縁膜３６０として、酸化膜１００ｎｍとＢＰＳＧ膜１μｍの積層膜を形成する。次いで、９００℃で１０分の熱処理により拡散層（ソース）３１８の活性化及びＢＰＳＧ膜のリフローによる平坦化を行う。
【００９５】
次に、金属配線３７０形成する。次いで、半導体基板３１０の裏面を研磨することにより埋め込みＮ+拡散層３１７を露出させ、半導体基板裏面に電極３７０'を形成する。その後、ソース端子３９１、ゲート端子３９２、ドレイン端子３９３等の所定の形成工程を経てＶＤＭＯＳを形成できる（図６（ｈ））。
【００９６】
実施例５
図６（ｈ’）は、Ｓｉ基板表面側からドレインを引き出した場合の実施例であり、Ｎ+拡散層３１７を引き出すためのＮ+拡散層３１７'をＮ型エピタキシャル膜３１１中に形成している。Ｎ+拡散層３１７'は１Ｅ１９／ｃｍ3以上の濃度で形成する。
【図面の簡単な説明】
【００９７】
【図１】本発明のＮ型ＬＤＭＯＳのボディ部分の濃度プロファイルを示す概念図である。
【図２】本発明のＤＭＯＳの概略断面図である。
【図３】本発明のＤＭＯＳの概略断面図である。
【図４】本発明のＤＭＯＳの概略工程断面図である。
【図５】本発明のＤＭＯＳと論理回路ＭＯＳとを同時形成工程を説明するための概略工程断面図である。
【図６】本発明のＤＭＯＳの概略工程断面図である。
【図７】従来のＬＤＭＯＳの概略工程断面図である。
【図８】従来のＮ型ＬＤＭＯＳの概略断面図と、そのＬＤＭＯＳのボディ部分の濃度プロファイルを示す概念図である。
【図９】従来のＤＭＯＳと論理回路ＭＯＳとを同時形成工程を説明するための概略工程断面図である。
【図１０】従来のＤＭＯＳと論理回路ＭＯＳとを同時形成工程を説明するための概略工程断面図である。
【符号の説明】
【００９８】
１１０、２１０、３１０、４１０：半導体基板
１１１、２１１、３１１’、４１１：Ｎウェル
１１２、２１２、３１２：１回目のボディ注入層
１１３、２１３、３１３：２回目のボディ注入層
１１４、２１４、３１４：３回目のボディ注入層
１１５、２１５、３１５、４１５：ボディ部分
１１７、１１８、２１７、２１８、３１７、３１７’、３１８、４１７、４１８：拡散層
１１６、２１６、３１６、４１６：コンタクト層
１２０、２２０、３２０、４２０：フォトレジスト
１３０、２３０、３３０、４３０：フィールド酸化膜
１３１、１３２：分離膜
１４０、２４０、３４０、４４０：ゲート誘電膜
１４１、２４１、３４１、４４１：ゲート電極
１４２、２４２、３４２、４４２：サイドウォールスペーサ
１６０、３６０、４６０：層間絶縁膜
１６５：コンタクトホール
１７０、３７０、４７０：金属配線
１９１、３９１、４９１：ソース端子
１９２、３９２、４９２：ゲート端子
１９３、３９３、４９３：ドレイン端子
２１５１：Ｐウェル
３１１：Ｎ型エピタキシャル膜
３７０’：電極
４１４：ボディ注入層
４５０、４５１：注入層
４５２：特性が変動する領域
４５３：誘電体層
Ａ：ＬＤＭＯＳのチャネル長
【図１】
2006032493.tif 000004
【図２】
2006032493.tif 000005
【図３】
2006032493.tif 000006
【図４】
2006032493.tif 000007
【図５】
2006032493.tif 000008
【図６】
2006032493.tif 000009
【図７】
2006032493.tif 000010
【図８】
2006032493.tif 000011
【図９】
2006032493.tif 000012
【図１０】
2006032493.tif 000013
【手続補正書】
【提出日】平成17年7月11日(2005.7.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
この（３）と（４）の問題を図示したものが図９（ａ）と（ｂ）である。ＬＤＭＯＳのボディ部分と論理回路ＭＯＳの閾値調整用注入を行った後、両ＭＯＳのゲート電極４１４を同時に形成し（図９（ａ））、後にＬＤＭＯＳボディ部分形成のための熱拡散を行うと、既に注入済みの論理回路ＭＯＳ閾値調整用注入の不純物が拡散してしまい、閾値等の特性が変動してしまう（図９（ｂ））。論理回路ＭＯＳの特性変動を避けようとするならば、先にＬＤＭＯＳ部分のゲート電極形成とボディ部分形成の熱処理を実施した後に、論理回路ＭＯＳの閾値調整用注入とゲート電極形成を実施する必要があるため、工程の増大を招く。図９（ａ）と（ｂ）中、４５０と４５１は注入層、４５２は特性が変動した部分を意味する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
実施例２
実施例２は、ドレイン領域となるＮウェル中にボディ部分を形成した構造である。ボディ部分は、この構造以外に、図４（ｍ’）に示すように、Ｐウェル中に形成されていてもよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
【図１】本発明のＮ型ＬＤＭＯＳのボディ部分の濃度プロファイルを示す概念図である。
【図２】本発明のＤＭＯＳの概略断面図である。
【図３】本発明のＤＭＯＳの概略断面図である。
【図４】本発明のＤＭＯＳの概略工程断面図である。
【図５】本発明のＤＭＯＳと論理回路ＭＯＳとを同時形成工程を説明するための概略工程断面図である。
【図６】本発明のＤＭＯＳの概略工程断面図である。
【図７】従来のＬＤＭＯＳの概略工程断面図である。
【図８】従来のＮ型ＬＤＭＯＳのボディ部分の濃度プロファイルを示す概念図である。
【図９】従来のＤＭＯＳと論理回路ＭＯＳとを同時形成工程を説明するための概略工程断面図である。
【図１０】従来のＤＭＯＳと論理回路ＭＯＳとを同時形成工程を説明するための概略工程断面図である。