(57)【要約】【課題】応答速度の速いコンパレータ回路を提供する。【解決手段】  差動増幅回路とラッチ回路からなり、等化（イコライズ）トランジスタを有するコンパレータ回路において、イコライズトランジスタに入力される制御信号のＨｉｇｈレベルの電位をクロック信号のＨｉｇｈレベルの電位よりも低下したものとする。増幅・ラッチ停止時から増幅・ラッチ活性時に移行するときにイコライズトランジスタから発生するスイッチングノイズが低減されるので、出力端子からＨｉｇｈ／Ｌｏｗ信号がすばやく出力される。【選択図】図１
2006222748.tif 000002
【特許請求の範囲】
【請求項１】
カレントミラー負荷回路及び一対の信号が入力される差動対トランジスタとから構成され、前記一対の信号に対応する出力信号を出力する差動増幅回路と、
一方の入力が他方の出力となるように構成された一対の反転増幅器で構成され、前記差動増幅回路からの前記出力信号を受け、前記出力信号を増幅するラッチ回路と、
前記差動増幅回路からの前記出力信号を等化するための等化用トランジスタと、
クロック信号を受けて、前記等化用トランジスタの制御電極に入力される制御信号を発生させる制御信号発生回路と、
前記クロック信号を受けて、前記ラッチ回路の活性状態を制御する制御トランジスタとを備え、
前記制御信号発生回路は、前記クロック信号よりもＨｉｇｈレベルの電位が低下した制御信号を発生させることを特徴とするコンパレータ回路。
【請求項２】
前記制御信号発生回路は定電流回路及び抵抗回路を備え、
前記制御信号発生回路は、前記定電流回路から出力される電圧を前記抵抗回路で降圧させることによって前記制御信号を発生させることを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記抵抗回路はスイッチ機能を有し、かつ、前記クロック信号によって制御されることを特徴とする請求項２に記載のコンパレータ回路。
【請求項４】
前記抵抗回路は、トランジスタであることを特徴とする請求項２に記載のコンパレータ回路。
【請求項５】
前記クロック信号は、インバータを介して前記制御トランジスタに入力されることを特徴とする請求項１に記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高速Ａ／Ｄコンバータなどにおいて、二つの微小信号を高速に比較し、その大小関係に応じたデジタル値を出力する高速・高精度のコンパレータ回路に関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータなどに用いられているコンパレータ回路としては、増幅器と、クロック信号に同期してデジタル値を出力するラッチ回路から構成されているものが知られている。このような従来のコンパレータ回路の一例を図３（ａ）に示す。この図に示されたコンパレータ回路は、ＮＭＯＳトランジスタＭ１、Ｍ２と、ＰＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６とから構成されたカレントミラー負荷回路とを有する差動増幅回路と、二つの反転増幅器（インバータ）を一方の入力が他方の出力となるように接続して構成したラッチ回路とを結合して構成されている。
【０００３】
二つの反転増幅器は、ＮＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ１１、及びＮＭＯＳトランジスタＭ８とＰＭＯＳトランジスタＭ１２とでそれぞれ構成されている。また、出力信号ＯＵＴＰ、ＯＵＴＮの等化（イコライズ）用としてＮＭＯＳトランジスタＭ９が備えられ、クロック信号ＣＬＫに同期して反転増幅器を動作させるトランジスタＭ１０を備えている。
【０００４】
カレントミラー負荷回路を有する差動増幅回路においては、トランジスタＭ１、Ｍ２のソースが電流源Ｉ１に接続されており、対になった二つの入力信号ＩＮＰ、ＩＮＮがそれぞれトランジスタＭ１、Ｍ２のゲートに印加される。トランジスタＭ１、Ｍ２のドレインにはトランジスタＭ３、Ｍ４のドレイン、ゲート及びトランジスタＭ５、Ｍ６のゲートがそれぞれ接続されている。トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６のソースは、電源電圧ＶＤＤに接続され、トランジスタＭ５、Ｍ６のドレインは、反転増幅器（インバータ）の入力及び出力に接続されている。
【０００５】
二つの反転増幅器により構成されたラッチ回路においては、出力端子ＯＵＴＰとＯＵＴＮとの間にトランジスタＭ９が接続され、そのゲートにクロック信号ＣＬＫが印加される。このクロック信号ＣＬＫがＨｉｇｈレベルの時、トランジスタＭ９が導通し、出力端子ＯＵＴＰとＯＵＴＮが同電位となる。つまり、イコライズされる。同時に、トランジスタＭ１０のゲートにクロック信号ＣＬＫが印加され、非導通となるので、ラッチ回路は非活性状態となる。
【０００６】
トランジスタＭ７、Ｍ８のソースは接地電位に接続され、トランジスタＭ７のゲートがトランジスタＭ８のドレインと出力端子ＯＵＴＰに接続されている。また、トランジスタＭ８のゲートはトランジスタＭ７のドレインと出力端子ＯＵＴＮに接続されている。トランジスタＭ１０のソースは電源電圧ＶＤＤに接続されており、ドレインはトランジスタＭ１１、Ｍ１２のソースに接続されている。トランジスタＭ１１、Ｍ１２のゲートは、それぞれ出力端子ＯＵＴＰ、ＯＵＴＮに接続されており、ドレインはそれぞれ出力端子ＯＵＴＮ、ＯＵＴＰに接続されている。
【０００７】
従来のコンパレータ回路の動作を説明する。
クロック信号ＣＬＫがＨｉｇｈレベルで、トランジスタＭ９が導通すると、出力端子ＯＵＴＰ、ＯＵＴＮは同電位にイコライズされる。同時に、トランジスタＭ１０が非導通状態となるので、二つの入力信号ＩＮＰ、ＩＮＮはトランジスタＭ１、Ｍ２のゲートに印加されるが、出力端子ＯＵＴＰ、ＯＵＴＮは同電位にイコライズされているため、カレントミラー負荷回路を有する差動増幅回路による入力信号の差動増幅は行われない。
【０００８】
次にクロック信号ＣＬＫがＬｏｗレベルに遷移すると、トランジスタＭ９は非導通となり、トランジスタＭ１、Ｍ２に印加された入力信号ＩＮＰ、ＩＮＮの電位差がカレントミラー負荷回路を有する差動増幅回路において僅かに増幅され、出力端子ＯＵＴＰ、ＯＵＴＮに出力される。同時に、トランジスタＭ１０が導通状態になり、トランジスタＭ７、Ｍ１１及びトランジスタＭ８、Ｍ１２から成る二つの反転増幅器で構成されたラッチ回路が動作（活性化）し、カレントミラー負荷回路を有する差動増幅回路により増幅された出力端子ＯＵＴＰ、ＯＵＴＮの僅かな電位差が急激に拡大し、電源電位或いは接地電位レベルまで増幅され、この増幅された電位が出力端子ＯＵＴＰ、ＯＵＴＮに保持される（図３（ｂ）参照）。
【０００９】
この種のコンパレータ回路としては、例えば、下記特許文献１、２に開示されたものがある。
【特許文献１】特開平５−６７９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上説明したように、前述のコンパレータ回路は、クロック信号ＣＬＫがＬｏｗレベルに遷移すると増幅・ラッチを行う。しかし、このクロック信号ＣＬＫが立ち下がるときに、トランジスタＭ９がスイッチングノイズを発生することがある。このスイッチングノイズは出力端子ＯＵＴＰとＯＵＴＮへ伝わる。そうなると、クロック信号ＣＬＫが立ち下がるときに出力端子ＯＵＴＰ及びＯＵＴＮからの出力が増幅・ラッチ停止時に比べて一時的に低下してしまう（図３（ｂ））。したがって、出力端子ＯＵＴＰとＯＵＴＮから出力される値の分離が遅れるので、コンパレータ回路の応答速度が低下するという問題があった。
本発明の課題は、上記問題点を解決して、応答速度の低下を抑えたコンパレータ回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係るコンパレータ回路は、カレントミラー負荷回路及び一対の信号が入力される差動対トランジスタとから構成され、一対の信号に対応する出力信号を出力する差動増幅回路を有し、一方の入力が他方の出力となるように構成された一対の反転増幅器で構成され、差動増幅回路からの出力信号を受け、その出力信号を増幅するラッチ回路を有し、差動増幅回路からの出力信号を等化するための等化用トランジスタと、クロック信号を受けて、等化用トランジスタの制御電極に入力される制御信号を発生させる制御信号発生回路と、クロック信号を受けて、ラッチ回路の活性／非活性状態を制御する制御トランジスタとを備え、制御信号発生回路は、クロック信号よりもＨｉｇｈレベルの電位が低下した制御信号を発生させることを特徴とする
【発明の効果】
【００１２】
本発明に係るコンパレータ回路では、従来の回路に対して、等化用トランジスタからのスイッチングノイズ発生を抑えられる。したがって、差動増幅回路の出力端子へ伝わるスイッチングノイズを抑えられるので、ラッチ回路が活性化されたときに出力端子から出力される値の分離が早く、コンパレータ回路の応答速度を高速に保つことができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の最良の形態を示す実施例について、図面を用いて説明する。尚、図中、各構成成分の大きさ、形状、配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、同一の構成要素については同一の記号を付与し、重複した説明を省略する。
【実施例１】
【００１４】
図１は、本発明に係るコンパレータ回路の実施例１の回路図である。図１を用いて本発明の実施例１を説明する。
【００１５】
実施例１のコンパレータ回路は、ＮＭＯＳトランジスタＭ１、Ｍ２と、ＰＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６とから構成されたカレントミラー負荷回路とを有する差動増幅回路と、２つの反転増幅器（インバータ）を一方の入力が他方の出力となるように接続して構成したラッチ回路とを結合して構成されている。ＮＭＯＳトランジスタＭ１、Ｍ２は、一対の信号が入力される差動対トランジスタである。
【００１６】
２つの反転増幅器は、ＮＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ１１、及びＮＭＯＳトランジスタＭ８とＰＭＯＳトランジスタＭ１２とでそれぞれ構成されている。また、出力信号ＯＵＴＰ、ＯＵＴＮの等化（イコライズ）用としてＮＭＯＳトランジスタＭ９が備えられ、クロック信号に同期して反転増幅器を動作させるトランジスタＭ１０を備えている。
クロック信号ＣＬＫを反転させてトランジスタＭ１０のゲートに印加する為に、実施例１においては、クロック信号をインバータＩＮＶ１を介してトランジスタＭ１０のゲートに入力している。
【００１７】
カレントミラー負荷を有する差動増幅器においては、トランジスタＭ１、Ｍ２のソースが定電流源Ｉ１に接続され、２つの入力信号ＩＮＰ、ＩＮＮがそれぞれトランジスタＭ１、Ｍ２のゲート電極に印加される。トランジスタＭ１、Ｍ２のドレインには、それぞれトランジスタＭ３、Ｍ４のドレイン及びゲートが接続され、またトランジスタＭ５、Ｍ６のゲート電極が接続されている。トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６のソース電極は電源電圧ＶＤＤに接続され、トランジスタＭ５、Ｍ６のドレインは反転増幅器の入力及び出力に接続されている。
【００１８】
２つの反転増幅器により構成されたラッチ回路において、出力端子ＯＵＴＰとＯＵＴＮとの間にトランジスタＭ９が接続され、そのゲート電極に制御信号が印加される。トランジスタＭ７、Ｍ８のソース電極は接地電位に接続され、トランジスタＭ７のゲート電極がトランジスタＭ８のドレイン電極と出力端子ＯＵＴＰに接続され、トランジスタＭ８のゲート電極がトランジスタＭ７のドレイン電極と出力端子ＯＵＴＮに接続されている。
【００１９】
トランジスタＭ１０のソース電極は電源電圧ＶＤＤに接続されており、ドレイン電極はトランジスタＭ１１、Ｍ１２のソース電極に接続されている。トランジスタＭ１１、Ｍ１２のゲート電極はそれぞれ出力端子ＯＵＴＰ、ＯＵＴＮに接続され、ドレイン電極はそれぞれＯＵＴＮ、ＯＵＴＰに接続されている。
【００２０】
さらに本実施例のコンパレータ回路は制御信号発生回路を有する。制御信号発生回路は定電流回路Ｉ２及びＮＭＯＳトランジスタＭ１３、Ｍ１４、Ｍ１５からなる。定電流回路Ｉ２は電源電圧ＶＤＤを受けて定電流を発生させ、これをノードＶ１に出力する。トランジスタＭ１４のソース電極及びゲート電極はノードＶ１に接続されている。トランジスタＭ１３のソース電極及びゲート電極はトランジスタＭ１４のドレインに接続され、ドレインは接地されている。トランジスタＭ１３及びＭ１４は抵抗素子として働く。そして、トランジスタＭ１５のソース電極はノードＶ１に接続され、ゲート電極はＣＬＫを受け、ドレインは接地されている。
【００２１】
以下、図１の回路の動作を説明する。
先ず、クロック信号ＣＬＫがＬｏｗレベルとなる。すると、インバータＩＮＶ１を介してＰＭＯＳトランジスタＭ１０にＨｉｇｈレベル信号が与えられるので、トランジスタＭ１０は非導通となる。
【００２２】
一方、トランジスタＭ１５も非導通となるので、ノードＶ１は接地されなくなる。ただし、ノードＶ１の電位は電源電圧ＶＤＤとはならず、定電流回路Ｉ２から出力される電流値にトランジスタＭ１３及びＭ１４の抵抗値の合計が乗ぜられた電位となる。この電位は電源電圧ＶＤＤよりも低く設定されている。したがって、トランジスタＭ９に印加される電圧はＶＤＤよりも低いものとなる。
【００２３】
また、２つの入力信号ＩＮＰ、ＩＮＮは、トランジスタＭ１、Ｍ２のゲート電極に印加されるが、トランジスタＭ９が導通して出力端子ＯＵＴＰとＯＵＴＮは同電位となっている、つまりイコライズされているため、カレントミラー負荷の差動増幅器による増幅動作は行われない。
【００２４】
次に、クロック信号ＣＬＫがＨｉｇｈレベルとなる。すると、トランジスタＭ１５は導通するので、ノードＶ１は接地される。当然、トランジスタＭ９にはノードＶ１を通じて接地電位が供給され、トランジスタＭ９は非導通状態となる。
なおこのとき、ノードＶ１は接地されるものの、電源電圧ＶＤＤと接地電位は定電流回路Ｉ２を介して接地されているので、電源電圧ＶＤＤと接地電位とがショートし、過大な電流が流れてしまうことはない。
【００２５】
トランジスタＭ９が非導通状態となると、トランジスタＭ１、Ｍ２に印加された入力信号ＩＮＰ、ＩＮＮの電位差がカレントミラー負荷を有する差動増幅器により僅かに増幅され、出力端子ＯＵＴＰとＯＵＴＮに出力される。また、僅かではあるが、トランジスタＭ７、Ｍ８による増幅動作も行われる。
【００２６】
一方、Ｌｏｗレベルのクロック信号ＣＬＫがインバータＩＮＶ１を介してＰＭＯＳトランジスタＭ１０に与えられるので、トランジスタＭ１０が導通状態となる。
【００２７】
この状態で、トランジスタＭ７、Ｍ１１及びトランジスタＭ８、Ｍ１２から成る２つの反転増幅器で構成されたラッチ回路が動作し、カレントミラー負荷の差動増幅器により増幅された出力端子の僅かな電位差が急激に増幅され、出力端子ＯＵＴＰとＯＵＴＮの電位が電源電位ＶＤＤ或いは接地電位に保持される。
【００２８】
以上説明したように、実施例１のコンパレータ回路においては、イコライズトランジスタＭ９に入力されるＨｉｇｈレベル電位はクロック信号ＣＬＫのＨｉｇｈレベル電位よりも低下したものとなる。一方、イコライズトランジスタＭ９に入力されるＬｏｗレベル電位は接地電位であるので、イコライズトランジスタＭ９に入力される信号は、クロック信号ＣＬＫよりも振幅の小さいものとなる。そのため、トランジスタＭ９からのスイッチングノイズ発生を抑えられる。したがって、出力端子ＯＵＴＰとＯＵＴＮへ伝わるスイッチングノイズも抑えられるので、ラッチ回路が活性化されたときのＯＵＴＰとＯＵＴＮから出力される値の分離が早く、コンパレータ回路の応答速度を高速に保つことができる。
【実施例２】
【００２９】
図２は、本発明に係るコンパレータ回路の実施例２の回路図である。実施例２は、実施例１の回路からインバータを取り除き、さらに制御信号発生回路を変形させたものである。図２を用いて本発明の実施例１を説明する。
【００３０】
第２実施例の制御信号発生回路は、定電流回路Ｉ２、Ｉ２´及びＮＭＯＳトランジスタＭ１３、Ｍ１４、Ｍ１５、Ｍ１６からなる。定電流回路Ｉ２、Ｉ２´は電源電圧ＶＤＤを受けて定電流を発生さる。さらに定電流回路Ｉ２は、発生させた定電流をノードＶ１に出力する。トランジスタＭ１４のソース電極及びゲート電極はノードＶ１に接続されている。トランジスタＭ１３のソース電極及びゲート電極はトランジスタＭ１４のドレインに接続され、ドレインは接地されている。そして、トランジスタＭ１５のソース電極はノードＶ１に接続され、ドレインは接地されている。さらに、トランジスタＭ１６のソース電極はトランジスタＭ１５のゲート電極に接続され、ゲート電極は定電流回路Ｉ２´に接続され、ドレインは接地されている。
【００３１】
以下、図２の回路の動作を説明する。
先ず、クロック信号ＣＬＫがＨｉｇｈレベルとなると、ＰＭＯＳトランジスタＭ１０にＨｉｇｈレベル信号が与えられるので、トランジスタＭ１０は非導通となる。
一方、トランジスタＭ１６が導通するので、トランジスタＭ１５に接地電位が与えられ、トランジスタＭ１５は非導通となる。したがって、ノードＶ１は接地されなくなる。ただし、ノードＶ１の電位は電源電圧ＶＤＤとはならず、定電流回路Ｉ２から出力される電流値にトランジスタＭ１３及びＭ１４の抵抗値の合計が乗ぜられた電位となる。この電位は電源電圧ＶＤＤよりも低く設定されている。したがって、トランジスタＭ９に印加される電圧はＶＤＤよりも低いものとなる。
【００３２】
クロック信号ＣＬＫがＨｉｇｈレベルとなったときの以降の動作は、実施例１においてクロック信号ＣＬＫがＬｏｗレベルとなったときの動作と同様である。
【００３３】
次に、クロック信号ＣＬＫがＬｏｗレベルとなる。すると、トランジスタＭ１６が非導通となるので、トランジスタＭ１５に定電流回路Ｉ２´の出力が与えられ、トランジスタＭ１５は導通する。したがって、ノードＶ１は接地される。当然、トランジスタＭ９にはノードＶ１を通じて接地電位が供給され、トランジスタＭ９は非導通状態となる。
【００３４】
なおこのとき、ノードＶ１は接地されるものの、電源電圧ＶＤＤと接地電位は定電流回路Ｉ２´を介して接地されているので、電源電圧ＶＤＤと接地電位とがショートし、過大な電流が流れてしまうことはない。
クロック信号ＣＬＫがＨｉｇｈレベルとなったときの以降の動作は実施例１と同様である。
【００３５】
本発明の実施例２は、以上のような動作をするので、実施例１と同様の理由により、実施例１と同様の効果を奏する。
【図面の簡単な説明】
【００３６】
【図１】本発明に係るコンパレータ回路の実施例１の回路図である。
【図２】本発明に係るコンパレータ回路の実施例２の回路図である。
【図３】従来のコンパレータ回路の１例を示す回路図、及び従来のコンパレータ回路のＣＬＫ信号と出力信号の関係を示す波形図である。
【符号の説明】
【００３７】
Ｍ１、Ｍ２、Ｍ７、Ｍ８、Ｍ９、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６  ＮＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ１０、Ｍ１１、Ｍ１２  ＰＭＯＳトランジスタ
Ｉ１、Ｉ２    定電流源
ＩＮＶ１  インバータ
【図１】
2006222748.tif 000003
【図２】
2006222748.tif 000004
【図３】
2006222748.tif 000005