(57)【要約】【課題】  使用するメモリ容量を増加させることなく、さらに出力階調値をさげることなく、さまざまなマトリクスサイズに対応できるようにした画像処理装置および方法を提供する。【解決手段】  多値ディザ方式における補正テーブルを「閾値」と「閾値に対応した出力階調値」という対の構造とすることによって、これらの構成からなる補正テーブルを格納するメモリのアドレスとデータを１画素当たりの閾値数、または、マトリクス上の各画素における閾値数で制御する。【選択図】図１
2006013773.tif 000002
【特許請求の範囲】
【請求項１】
入力画像の各画素の入力階調値を所定のサイズのマトリクス単位で出力画像の各画素の出力階調値に補正する画像処理装置において、
前記マトリクスのサイズに対応して前記入力画像の主走査方向および副走査方向にカウントを行い前記入力画像の画素が前記マトリクスのどの位置にあるかを示す位置情報を出力するマトリクスカウンタと、
前記出力画像の１画素当たりの閾値数と前記マトリクスカウンタから出力された前記位置情報に基づき前記出力階調値を選択する選択信号およびアドレスを生成するアドレス生成手段と、
各アドレスに前記出力階調値の１画素当たりの閾値数に対応する数の閾値と出力階調値との対を記憶し、前記アドレス生成手段で生成されたアドレスの指定により前記閾値および前記出力階調値を読み出す補正テーブルと、
前記補正テーブルから読み出された閾値と前記入力画像の入力階調値とを比較する比較手段と、
前記出力階調値の１画素当たりの閾値数および前記選択信号および前記比較手段の出力に基づき前記補正テーブルから読み出された出力階調値を選択する出力制御手段と
を具備することを特徴とする画像処理装置。
【請求項２】
入力画像の各画素の入力階調値を所定のサイズのマトリクス単位で出力画像の各画素の出力階調値に補正する画像処理装置において、
前記マトリクスのサイズに対応して前記入力画像の主走査方向および副走査方向にカウントを行い前記入力画像の画素が前記マトリクスのどの位置にあるかを示す位置情報を出力するマトリクスカウンタと、
前記マトリクスカウンタから出力された前記位置情報に基づき予め設定された前記マトリクス上における前記出力画像の各画素の閾値数を出力するとともに、基本アドレスを出力する基本アドレス生成手段と、
前記基本アドレス生成手段から出力された基本アドレスに基づきアドレスを生成するアドレス生成手段と、
各アドレスに前記出力階調値の閾値と出力階調値との対を記憶し、前記アドレス生成手段で生成されたアドレスの指定により前記閾値および前記出力階調値を読み出す補正テーブルと、
前記補正テーブルから読み出された閾値と前記出力階調値を前記基本アドレス生成手段で生成された基本アドレスにしたがって並び替える並び替え手段と、
前記並び替え手段により並び替えられた前記閾値と前記入力画像の入力階調値とを比較する比較手段と、
前記基本アドレス生成手段から出力された閾値数および前記比較手段の出力に基づき前記並び替え手段により並び替えられた前記出力階調値を選択する出力制御手段と
を具備することを特徴とする画像処理装置。
【請求項３】
入力画像の各画素の入力階調値を所定のサイズのマトリクス単位で出力画像の各画素の出力階調値に補正する画像処理する画像処理装置において、
前記マトリクスのサイズに対応して前記入力画像の主走査方向および副走査方向にカウントを行い前記入力画像の画素が前記マトリクスのどの位置にあるかを示す位置情報をマトリクスカウンタにより出力し、
前記出力画像の１画素当たりの閾値数と前記マトリクスカウンタから出力された前記位置情報に基づき前記出力階調値を選択する選択信号およびアドレスをアドレス生成手段により生成し、
各アドレスに前記出力階調値の１画素当たりの閾値数に対応する数の閾値と出力階調値との対を記憶し、前記アドレス生成手段で生成されたアドレスの指定により前記閾値および前記出力階調値を補正テーブルより読み出し、
前記補正テーブルから読み出された閾値と前記入力画像の入力階調値とを比較手段により比較し、
前記出力階調値の１画素当たりの閾値数および前記選択信号および前記比較手段の出力に基づき前記補正テーブルから読み出された出力階調値を選択する
ことを特徴とする画像処理方法。
【請求項４】
入力画像の各画素の入力階調値を所定のサイズのマトリクス単位で出力画像の各画素の出力階調値に補正する画像処理する画像処理方法において、
前記マトリクスのサイズに対応して前記入力画像の主走査方向および副走査方向にカウントを行い前記入力画像の画素が前記マトリクスのどの位置にあるかを示す位置情報をマトリクスカウンタにより出力し、
前記マトリクスカウンタから出力された前記位置情報に基づき予め設定された前記マトリクス上における前記出力画像の各画素の閾値数を出力するとともに、基本アドレスを基本アドレス生成手段により出力し、
前記基本アドレス生成手段から出力された基本アドレスに基づきアドレスをアドレス生成手段により生成し、
各アドレスに前記出力階調値の閾値と出力階調値との対を記憶し、前記アドレス生成手段で生成されたアドレスの指定により前記閾値および前記出力階調値を補正テーブルにより読み出し、
前記補正テーブルから読み出された閾値と前記出力階調値を前記基本アドレス生成手段で生成された基本アドレスにしたがって並び替え手段により並び替え、
前記並び替え手段により並び替えられた前記閾値と前記入力画像の入力階調値とを比較手段により比較し、
前記基本アドレス生成手段から出力された閾値数および前記比較手段の出力に基づき前記並び替え手段により並び替えられた前記出力階調値を選択する
ことを特徴とする画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像の色の濃淡変化を表す階調値を入力画像と出力画像との間で変更することにより画像の処理を行う画像処理装置および方法に関し、特に、補正テーブルを閾値と該閾値に対応してあらかじめ設定された出力階調値で構成することにより、メモリサイズを増加させず出力階調値をさげることなく、様々なマトリクスサイズに対応できるようにした画像処理装置および方法に関する。
【背景技術】
【０００２】
一般に、コンピュータから送信された多値画像データを印刷装置などで画像出力する際に入力画像の階調値に対する出力画像の階調値の再現性を高める方法として多値ディザ方式があり、多値ディザ方式は入力階調値を出力階調値に補正する補正テーブルをｍ×ｎマトリクス状に配列することで階調を表現している。
【０００３】
多値ディザ方式による階調のマトリクス単位での表現によって、１ドット（画素）単位では再現できない階調がマトリクス単位で表現することが可能になる。つまり、３〜１６階調程度の多階調とすることで、小さなマトリクスサイズで連続した階調を再現できるようにしている。
【０００４】
補正テーブルのマトリクスサイズは入力される画像データの種類や色などにより最適なサイズが異なるため上記多値ディザ方式の回路では複数のマトリクスサイズに対応するにあたり、大容量のメモリ素子が必要になる。
【０００５】
大容量のメモリ素子は回路規模を増大させ、実装をより困難にすると共にコスト上昇の要因になり生産性に満足することができない。
【０００６】
特許文献１に開示された従来技術において、階調値変換にディザマトリクスを用いた場合、出力データの出力階調値に応じてディザマトリクステーブルとして使用するメモリ素子の制御信号、アドレスバス、データバスをコントロールする手段を設けることにより、様々な出力階調値に対応する階調変換回路が要するメモリ素子の容量を必要最低限にし、かつ低階調値でのディザマトリクスの面積を大きくできることから低階調値における出力画像の品位の向上を図ることを可能にしている。
【特許文献１】特開２０００−０３２２６４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に示された従来技術においては、補正テーブルを画像出力装置の階調値に対応した閾値テーブルにすることでメモリ容量を削減し、マトリクスサイズを画像出力装置に応じて変更できるようにしているが、実装できる補正テーブルが限られてしまうほか、画像出力装置の階調値を小さくしなければマトリクスサイズを大きくすることができないという問題がある。
【０００８】
そこで、本発明は、閾値と閾値に対応した出力階調値により構成される補正テーブルを格納するメモリ内の格納アドレスとデータを１画素当たりの閾値数またはマトリクス上の各画素の閾値数で制御することによりメモリ容量を増加させず、出力階調値をさげることなく、さまざまなマトリクスサイズに対応できるようにした画像処理装置および方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１の発明は、入力画像の各画素の入力階調値を所定のサイズのマトリクス単位で出力画像の各画素の出力階調値に補正する画像処理装置において、前記マトリクスのサイズに対応して前記入力画像の主走査方向および副走査方向にカウントを行い前記入力画像の画素が前記マトリクスのどの位置にあるかを示す位置情報を出力するマトリクスカウンタと、前記出力画像の１画素当たりの閾値数と前記マトリクスカウンタから出力された前記位置情報に基づき前記出力階調値を選択する選択信号およびアドレスを生成するアドレス生成手段と、各アドレスに前記出力階調値の１画素当たりの閾値数に対応する数の閾値と出力階調値との対を記憶し、前記アドレス生成手段で生成されたアドレスの指定により前記閾値および前記出力階調値を読み出す補正テーブルと、前記補正テーブルから読み出された閾値と前記入力画像の入力階調値とを比較する比較手段と、前記出力階調値の１画素当たりの閾値数および前記選択信号および前記比較手段の出力に基づき前記補正テーブルから読み出された出力階調値を選択する出力制御手段とを具備することを特徴とする。
【００１０】
また、請求項２の発明は、入力画像の各画素の入力階調値を所定のサイズのマトリクス単位で出力画像の各画素の出力階調値に補正する画像処理装置において、前記マトリクスのサイズに対応して前記入力画像の主走査方向および副走査方向にカウントを行い前記入力画像の画素が前記マトリクスのどの位置にあるかを示す位置情報を出力するマトリクスカウンタと、前記マトリクスカウンタから出力された前記位置情報に基づき予め設定された前記マトリクス上における前記出力画像の１画素当たりの閾値数を出力するとともに、基本アドレスを出力する基本アドレス生成手段と、前記基本アドレス生成手段から出力された基本アドレスに基づきアドレスを生成するアドレス生成手段と、各アドレスに前記出力階調値の閾値と出力階調値との対を記憶し、前記アドレス生成手段で生成されたアドレスの指定により前記閾値および前記出力階調値を読み出す補正テーブルと、前記補正テーブルから読み出された閾値と前記出力階調値を前記基本アドレス生成手段で生成された基本アドレスにしたがって並び替える並び替え手段と、前記並び替え手段により並び替えられた前記閾値と前記入力画像の入力階調値とを比較する比較手段と、前記基本アドレス生成手段から出力された閾値数および前記比較手段の出力に基づき前記並び替え手段により並び替えられた前記出力階調値を選択する出力制御手段とを具備することを特徴とする。
【００１１】
また、請求項３の発明は、入力画像の各画素の入力階調値を所定のサイズのマトリクス単位で出力画像の各画素の出力階調値に補正する画像処理する画像処理装置において、前記マトリクスのサイズに対応して前記入力画像の主走査方向および副走査方向にカウントを行い前記入力画像の画素が前記マトリクスのどの位置にあるかを示す位置情報をマトリクスカウンタにより出力し、前記出力画像の１画素当たりの閾値数と前記マトリクスカウンタから出力された前記位置情報に基づき前記出力階調値を選択する選択信号およびアドレスをアドレス生成手段により生成し、各アドレスに前記出力階調値の１画素当たりの閾値数に対応する数の閾値と出力階調値との対を記憶し、前記アドレス生成手段で生成されたアドレスの指定により前記閾値および前記出力階調値を補正テーブルより読み出し、前記補正テーブルから読み出された閾値と前記入力画像の入力階調値とを比較手段により比較し、前記出力階調値の１画素当たりの閾値数および前記選択信号および前記比較手段の出力に基づき前記補正テーブルから読み出された出力階調値を選択することを特徴とする。
【００１２】
また、請求項４の発明は、入力画像の各画素の入力階調値を所定のサイズのマトリクス単位で出力画像の各画素の出力階調値に補正する画像処理する画像処理方法において、前記マトリクスのサイズに対応して前記入力画像の主走査方向および副走査方向にカウントを行い前記入力画像の画素が前記マトリクスのどの位置にあるかを示す位置情報をマトリクスカウンタにより出力し、前記マトリクスカウンタから出力された前記位置情報に基づき予め設定された前記マトリクス上における前記出力画像の１画素当たりの閾値数を出力するとともに、基本アドレスを基本アドレス生成手段により出力し、前記基本アドレス生成手段から出力された基本アドレスに基づきアドレスをアドレス生成手段により生成し、各アドレスに前記出力階調値の閾値と出力階調値との対を記憶し、前記アドレス生成手段で生成されたアドレスの指定により前記閾値および前記出力階調値を補正テーブルにより読み出し、前記補正テーブルから読み出された閾値と前記出力階調値を前記基本アドレス生成手段で生成された基本アドレスにしたがって並び替え手段により並び替え、前記並び替え手段により並び替えられた前記閾値と前記入力画像の入力階調値とを比較手段により比較し、前記基本アドレス生成手段から出力された閾値数および前記比較手段の出力に基づき前記並び替え手段により並び替えられた前記出力階調値を選択することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、入力画像データの入力階調値に対する出力階調値を算出して該出力階調値を用いることにより画像出力を行う多値ディザ方式におけるマトリクス状に配列された補正テーブルを閾値と閾値に対応した出力階調値とし、該補正テーブルを格納するメモリ内の格納アドレスとデータを入力画像の１画素当たりの閾値数、またはマトリクス上の各画素の閾値数で制御するように構成したので、メモリサイズを増加させず出力階調値をさげることなく、様々なマトリクスサイズに対応することが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係わる画像処理装置および方法の一実施例を添付図面を参照して詳細に説明する。
【実施例１】
【００１５】
図１は、この発明に係わる画像処理装置および方法を適用して構成した装置の構成図である。
【００１６】
コンピュータ（以下、「ＰＣ」という）から送信された多値画像データを出力する場合に、入力された多値画像データにより近い階調で出力を行う多値ディザ方式があり、この多値ディザ方式における入力された多値画像データの入力階調値を出力階調値に補正する補正テーブルがある。補正テーブルはｍ×ｎマトリクス状に配列することでマトリクス単位で階調を表現できるようにしている。
【００１７】
図１において、この画像処理装置の構成図は、マトリクスカウンタ１０１、アドレス生成部１０２、メモリ１０３、データ比較部１０４、出力制御部１０５を具備して構成される。
【００１８】
マトリクスカウンタ１０１は、あらかじめ設定されたｍ×ｎのマトリクスサイズ（ｍ≠ｎ or ｍ＝ｎ）に従って主走査と副走査方向の両方向に順次、カウントしていくことで多値ディザ方式により処理を行う入力画像データのマトリクス上の配置場所を示しているマトリクスＩＤを出力するものである。
【００１９】
アドレス生成部１０２は、マトリクスカウンタ１０１で出力したマトリクスＩＤと１画素当たりに設定された閾値の数量（以下、「閾値数」という）に基づいてアドレスとセレクト信号に変換して出力するものである。
【００２０】
メモリ１０３は、アドレス生成部１０２で出力されたアドレスに格納されている閾値と出力階調値から構成されている補正テーブルを閾値データ０〜１５と出力階調値データ０〜１５として出力するものである。
【００２１】
このときの閾値データ０、閾値データ１、・・・、閾値データ１５それぞれは「１２」「２０」などの具体的な数字であり、出力階調値データ０、出力階調値データ１、・・・、出力階調値データ１５それぞれも同様に具体的な数字である。
【００２２】
例えば、補正テーブルの一行一列目の閾値データと出力階調値データはそれぞれ「８」「１６」のように格納されている。（以下、同様の記述）
データ比較部１０４は、上記多値ディザ処理を行う入力画像データとメモリ１０３から出力された閾値データを比較して比較した結果を比較対象となった閾値データ数だけ出力するものである。
【００２３】
出力制御部１０５は、アドレス生成部１０２に入力した１画素当たりの閾値数とアドレス生成部１０２により出力したセレクト信号とデータ比較部１０４の比較結果とによってメモリ１０３から出力した出力階調値データを選択して出力するものである。
【００２４】
次に、上記構成による処理内容を説明する。
【００２５】
ここで、ＰＣにから入力される画像データの階調値を２５６階調（８bit）、プリンタ等の画像出力装置にから出力される画像データの階調値を１６階調（４bit）、１画素あたりの閾値数が１６の時の最大マトリクスサイズ６４画素とし、１画素あたりの閾値数が２の場合、最大マトリクスサイズ５１２画素とする。
【００２６】
このとき、メモリの容量は「６４画素×（（８bit＋４bit）×１６対）」で「１２２８８bit」である。
【００２７】
２５６階調の画像データが入力されると、マトリクスカウンタ１０１は、マトリクスのサイズに従って主走査、副走査方向にカウントを行い、入力された画像データがマトリクス上のどの位置であるかを示すマトリクスＩＤを出力する。その値は、０から「マトリクスサイズ−１」となるので全部で９bit分のデータとして出力される。
【００２８】
マトリクスカウンタ１０１により出力されたマトリクスＩＤをアドレス生成部１０２で１画素あたりの閾値数に従ってアドレスとセレクト信号に変換して出力を行う。
【００２９】
例えば、上記に示す１画素あたりの閾値数が「１６」の場合においては、マトリクスＩＤのbit８〜bit０のうちbit５〜bit０までがアドレスであり、１画素あたりの閾値数が「８」の時は、マトリクスＩＤのbit６〜bit１がアドレスであってbit０がセレクト信号である。１画素あたりの閾値数が「４」の時は、マトリクスＩＤのbit７〜bit２がアドレスであってbit１とbit０がセレクト信号であり、１画素あたりの閾値数が「２」の時は、マトリクスＩＤのbit８〜bit３がアドレスであってbit２〜bit０がセレクト信号である。
【００３０】
アドレス生成部１０２により変換されたアドレスにしたがって、メモリ１０３において閾値と画像を出力する際の階調値である出力階調値の対により構成される補正テーブルを閾値データ０〜１５、出力階調値データ０〜１５として出力する。このときの補正テーブルの構成を図６に示す。
【００３１】
出力された閾値データ０〜１５と入力画像データをデータ比較部１０４で受け取る。受け取った双方のデータ同士を比較し、その結果を比較結果０〜１５として出力する。
【００３２】
そして、出力制御部１０５でアドレス生成部１０２からのセレクト信号、メモリ１０３からの出力階調値データ０〜１５、データ比較部１０４からの比較結果０〜１５をそれぞれ受けて、また１画素当たりの閾値数を考慮して出力画像データとして出力を行う。
【００３３】
上記に示す例のうち、１画素あたりの閾値数が「１６」である場合には、セレクト信号は存在しない状態（無効の状態）となるため、この場合には比較結果０〜１５によってメモリ１０３から出力される出力階調値データ０〜１５に基づいて出力画像を制御する。
【００３４】
図２は、この発明に係わる画像処理装置のアドレス生成部１０２の内部構造を示す図である。
【００３５】
図２には、マトリクスＩＤ１０、１画素当たりの閾値数１１、セレクト信号１２、アドレス１３、セレクタ（１４−Ａ〜１４−Ｆ）、エンコーダ１５を具備して構成されている。
【００３６】
マトリクスＩＤ１０は、図１に示すマトリクスカウンタ１０１で出力されたマトリクス上の配置場所を示しているＩＤである。
【００３７】
１画素当たりの閾値１１は、あらかじめ設定された閾値が入力される。
【００３８】
セレクト信号１２は、アドレス生成部１０３で加工された結果の一つとして出力される信号である。
【００３９】
アドレス１３は、セレクタ（１４−Ａ〜１４−Ｆ）により出力された５つの出力データをあわせたものである。
【００４０】
セレクタ（１４−Ａ〜１４−Ｆ）は、マトリクスＩＤとエンコーダ１５からの信号を受け付けてセレクトし、アドレス信号を出力するものである。
【００４１】
エンコーダ１５は、１画素あたりの閾値数の入力を受けてあらかじめ設定した閾値数に対するエンコード値に基づいてエンコードを行うものである。
【００４２】
ここで、図１に設定した値を用いた場合、入力されるマトリクスＩＤ１０の値は、０から「マトリクスサイズ−１」となるので「９bit」としてマトリクスカウンタ１０１から出力されてくる。これを[８：０]と表す。つまり、bit８、bit７、bit６、・・・、bit１、bit０のことである。
【００４３】
さらに、１画素あたりの閾値数を「２」とした場合、上記よりマトリクスＩＤのbit２〜bit０がセレクト信号となりbit８〜bit３がアドレスとなるので、セレクト信号１２は、[２：０]と表すことができ、このときのセレクト信号１２は、マトリクスＩＤのbit２〜bit０が出力される。
【００４４】
これらによってアドレス生成部１０２では、マトリクスＩＤと１画素あたりの閾値数とを入力値として、セレクト信号とアドレスを生成することができるようになる。
【００４５】
図３は、この発明に係わる画像処理装置の出力制御部１０５の内部構造を示す図である。
【００４６】
図３には、１画素あたりの閾値数２１、セレクト信号２２が入力され、出力階調値データ２３が出力されるまでの処理構造を示しており、デコーダ２４、論理積回路Ａ（２５−Ａ〜２５−Ｐ）、論理積回路Ｂ（２６−Ａ〜２６−Ｏ）、マスク（２７−Ａ〜２７−Ｐ）、論理和回路２８を具備して構成されている。
【００４７】
デコーダ２４は、１画素あたりの閾値数とセレクト信号を入力データとして図４に示す機能表に基づいてデコードを行う。例えば、１画素あたりの閾値数を「１６」、セレクト信号が「ＸＸＸ」である場合には、デコーダの出力データ（Ｙ０〜Ｙ１５）として全て「１」が出力される。また、１画素あたりの閾値数を「２」、セレクト信号が「０００」である場合には、デコーダの出力データＹ０，Ｙ１が共に「１」であり、その他の出力データ（Ｙ２〜Ｙ１５）が「０」が出力される。「Ｘ」は「０」または「１」のどちらの値でも無視されることを意味する。
【００４８】
論理積回路Ａ（２５−Ａ〜２５−Ｐ）は、デコーダ２４の出力とデータ比較部１０４により比較された結果を入力データとして論理積演算を行う。
【００４９】
論理積回路Ｂ（２６−Ａ〜２６−Ｏ）は、論理積回路Ａの出力データのうち隣接する２つのデータを入力データとして否定演算と論理積演算を行うものである。
【００５０】
例えば、論理積回路Ｂ（２６−Ａ）は、デコーダ２４の出力データＹ０と比較結果のbit０のデータとを入力として論理積演算した論理積回路Ａ（２５−Ａ）の出力データと、デコーダ２４の出力データＹ１と比較結果のbit１のデータとを入力として論理積演算した論理積回路Ａ（２５−Ｂ）の出力結果を否定演算したものとを論理積演算したデータを出力する。
【００５１】
マスク（２７−Ａ〜２７−Ｐ）は、メモリ１０３からの出力階調値データと論理積回路Ｂの出力データとを入力データとして図５に示す機能表に基づく演算を行う。
【００５２】
例えば、出力階調値データが「Ｄ」であり、論理積回路Ｂの出力データが「１」である場合には、マスクの出力データとして「Ｄ」が出力される。つまり入力されてきた出力階調値データそのままをマスクの出力データにする。
【００５３】
論理和回路２８は、マスク（２７−Ａ〜２７−Ｐ）から出力されたデータを入力データとし、論理和演算を行う。
【００５４】
これにより、出力階調値データつまり、１６階調に変換された出力画像データを出力することができるようになる。
【００５５】
図４は、出力制御部１０５におけるデコーダ３０４の機能表である。
【００５６】
図４において、図３に示した出力制御部１０５の内部構造におけるデコーダ２４の機能表であり、１画素当たりの閾値を「Ａ」とし、図３のセレクト信号２３を「Ｂ[２：０]」とし、デコーダ２４から出力されるデータ（Ｙ０〜Ｙ１５）を一覧に示している。
【００５７】
例えば、機能表の最上段に示すレコードとして「Ａ」が「１６」であり、「Ｂ[２：０]」が「ＸＸＸ」である場合にデコーダ２４から出力されるデータ（Ｙ０〜Ｙ１５）全てが「１」であることを示している。
【００５８】
図５は、出力制御部１０５におけるマスク（３０７−Ａ〜３０７−Ｐ）の機能表である。
【００５９】
図５には、図３に示したマスク（２７−Ａ〜２７−Ｐ）の機能表を示している。
【００６０】
例えば、マスク（２７−Ａ〜２７−Ｐ）に入力される出力階調値データを「Ｄ」とし、論理積回路Ｂからの出力されるデータを「ＥＮ」とし、演算結果を「Ｙ」とした場合に「ＥＮ」の値が「０（ゼロ）」のとき演算結果「Ｙ」も「０（ゼロ）」であり、「ＥＮ」の値が「１」のとき演算結果「Ｙ」は出力階調値「Ｄ」であることを示している。
【００６１】
すなわち、論理積回路Ｂから出力されるデータ「ＥＮ」が「１」である場合には、出力階調値データをそのままマスク（２７−Ａ〜２７−Ｐ）の出力データとすることを示している。
【００６２】
図６は、この発明に係わるメモリ１０３の内容を示す図である。
【００６３】
図６には、メモリの格納データとして閾値と閾値に対する出力階調値を対に持っている場合を示している。
【００６４】
例えば、１画素あたりの閾値数が「１６」のとき、マトリクスＩＤがｎ（ｎ：０〜６３）である場合に補正テーブルは、「閾値：１６ｎ〜１６ｎ＋１５」「出力階調値：１６ｎ〜１６ｎ＋１５」となり、閾値数が「８」のとき、マトリクスＩＤがｎ（ｎ：０〜１２７）である場合に補正テーブルは、「閾値：８ｎ〜８ｎ＋７」「出力階調値：８ｎ〜８ｎ＋７」となり、閾値数が「４」のとき、マトリクスＩＤがｎ（ｎ：０〜２５５）である場合に補正テーブルは、「閾値：４ｎ〜４ｎ＋３」「出力階調値：４ｎ〜４ｎ＋３」となり、マトリクスＩＤがｎ（ｎ：０〜５１１）である場合に補正テーブルは、「閾値：２ｎ〜２ｎ＋１」「出力階調値：２ｎ〜２ｎ＋１」となる。
【００６５】
つまり、閾値と閾値に対する出力階調値を対に持つことで連続しない入力階調値に対しても同じ出力階調値を必要とする補正テーブルを設定することが可能となる。
【００６６】
図７は、入力階調値が連続しない場合の例をグラフィカルに示している図である。
【００６７】
図７におけるような入力階調値が連続しない場合に、補正テーブルを閾値のみで構成すると、１つの出力階調値に対して特定の１つの閾値しか設定することができない。
【００６８】
このような連続しない入力階調値においては、入力階調値において同じ出力階調値を必要とする場合の補正テーブルを設定することはできない。
【００６９】
図８は、入力階調値が連続しない場合の例を定量表現した図である。
【００７０】
図８には、図７で示した連続しない入力階調値のデータが入力された場合の閾値に対する出力階調値を定量的に表現している。
【００７１】
例えば、閾値が「８０」である場合では出力階調値が「６」であることを示しており、また閾値が「１１２」である場合においても出力階調値が「６」であることを示している。これにより閾値に対して出力階調値が連続していないことを示しており、本発明ではこの場合においても補正テーブルを閾値と閾値に対する出力階調値で構成しているので入力階調値に対して同じ出力階調値を必要とする補正テーブルを設定することができるようになる。
【００７２】
図９と図１０は、一般的な多値ディザ方式における出力画像の閾値の偏りを示す図である。
【００７３】
図９において、入力階調値の低濃度領域に多くの閾値を必要としており、それに対して中高濃度領域ではほとんど閾値を必要としない場合のグラフを示している。
【００７４】
図１０において、入力階調値の高濃度領域に多くの閾値を必要としており、それに対して低中濃度領域ではほとんど閾値を必要としない場合のグラフを示している。
【００７５】
以上の実施例１の構成と処理によって、本発明の画像処理装置では、図７に示すような入力画像データの入力階調値が連続しない場合であっても、連続しない入力階調値に対して同じ出力階調値を必要とする補正テーブルを設定することが可能になる。
【００７６】
さらに、１画素あたりの閾値数でディザマトリクスのサイズを決定し、１画素あたりの閾値数を「（２のｎ乗）の逆数」とするような構成にしているため、出力階調値を小さくすることなく、ディザマトリクスサイズを（２のｎ乗）倍にすることが可能となる。
【実施例２】
【００７７】
図１１は、この発明に係わる実施例２における画像処理装置および方法を適用して構成した装置の構成図である。
【００７８】
図１１において、マトリクスカウンタ２０１、基本アドレス生成部２０２、アドレス生成部２０３、メモリ２０４、データ並び替え部２０５、データ比較部２０６、出力制御部２０７を具備して構成される。
【００７９】
マトリクスカウンタ２０１は、あらかじめ設定されたマトリクスサイズに従って主走査と副走査の両方向に順次、カウントしていくことで多値ディザ方式により処理を行う入力画像データのマトリクス上の配置場所を示しているマトリクスＩＤを出力するものである。
【００８０】
基本アドレス生成部２０２は、あらかじめマトリクス上の各画素における閾値数を保持しておき、マトリクスカウンタ２０１により出力されたマトリクスＩＤに従って閾値数データと基本アドレスを出力する。
【００８１】
アドレス生成部２０３は、基本アドレス生成部２０２により生成されたアドレスを上位ビットと下位ビットに分けて、上位ビットを下位ビットに従ってアドレスを出力する。
【００８２】
メモリ２０４は、アドレス生成部２０３により出力されたアドレスそれぞれにあらかじめ格納されている閾値と出力階調値をそれぞれ出力する。
【００８３】
データ並び替え部２０５は、メモリ２０４により出力されたアドレスそれぞれに対する閾値と出力階調値を基本アドレス生成部で生成した基本アドレスに従って並び替えを行い、並び替え後の閾値データと出力階調値データをそれぞれ出力する。
【００８４】
データ比較部２０６は、入力された画像データとデータ並び替え部２０５によって並び替えが行われた閾値データそれぞれに対して比較し、それぞれの比較結果を出力するものである。
【００８５】
出力制御部２０７は、データ並び替え部２０５により並び替えが行われた後の出力階調値データとデータ比較部２０６により比較された結果を受けて、出力データの制御を行い、出力画像データを出力するものである。
【００８６】
次に実施例２における構成の処理内容を説明する。
【００８７】
ここで、実施例２において、入力画像データの階調値を２５６階調、出力データの階調値を１６階調、ディザマトリクス上の各画素における閾値数の最大値を１６とし、最小値を２とする。さらに、全ての画素の閾値数が１６の場合の最大マトリクスサイズを６４画素、全ての画素の閾値数が２の場合の最大マトリクスサイズを５１２画素とする。
【００８８】
このとき、メモリの容量は、「６４画素×（（８bit＋４bit）×１６対）」で「１２２８８bit」となる。
【００８９】
２５６階調の画像データが入力されるとマトリクスカウンタ２０１は、マトリクスサイズに従って主走査、副走査方向にカウントを行い、入力された画像データがマトリクス上のどの位置であるかを示すマトリクスＩＤとマトリクス制御信号を出力する。このときのマトリクスＩＤは、０から「マトリクスＩＤ−１」となるので９bitのデータとして出力される。
【００９０】
出力されたマトリクスＩＤを受けて基本アドレス生成部２０２は、あらかじめ保持しておいたマトリクス上の各画素における閾値数に従って基本アドレスを生成し、閾値数データと基本アドレスを出力する。
【００９１】
出力された閾値データはマトリクスＩＤが示す画素の閾値数となり、基本アドレスはマトリクスＩＤが「０（ゼロ）」のときは「０（ゼロ）」、マトリクスＩＤがＭ（Ｍは１以上）のときは「０〜Ｍ−１」の各画素の閾値数の合計を出力する。このときのマトリクスＩＤのＭは、閾値数が２の場合で最大マトリクスサイズが５１２画素であるから１〜５１１の範囲になる。
【００９２】
これらにより閾値数の合計最大値は「閾値数１６×６４画素」で１０２４（２の１０乗）となり、基本アドレスは１０bitとなる。このときの補正テーブルの例を図２０に示す。
【００９３】
図２０に示した補正テーブルにおける基本アドレス生成部２０２のアドレスについて説明する。
【００９４】
基本アドレス生成部２０２は、
（１）マトリクスＩＤが「０」のとき基本アドレスを「０」、閾値数データを「１２」
（２）マトリクスＩＤが「１」のとき基本アドレスを「１２」、閾値数データを「９」
（３）マトリクスＩＤが「２」のとき基本アドレスを「２１」、閾値数データを「１４」
（４）マトリクスＩＤが「３」のとき基本アドレスを「３５」、閾値数データを「１６」
と出力する。すなわち、基本アドレスは基本アドレス区間における各画素の補正テーブルの先頭アドレスを示し、閾値数データは先頭アドレスからの有効範囲を示している。
【００９５】
基本アドレス生成部２０２により出力した基本アドレスと閾値数データのうち、基本アドレスについてアドレス生成部２０３で処理を行う。アドレス生成部２０３では、基本アドレス１０bitのうち６４画素（２の６乗）の上位６bitを閾値数１６（２の４乗）の下位４bitに基づいて処理を行い、アドレスを生成する。
【００９６】
例えば、基本アドレス下位４bitが全て０（ゼロ）の場合には、生成されるアドレスは基本アドレスの上位６bitとし、基本アドレスの下位４bitがＮ（Ｎ：１〜１５）の場合には、生成されるアドレスＮ〜１５に基本アドレスの上位６bitを、アドレス０〜Ｎ−１に基本アドレスの上位６bitに＋１したものを出力する。
【００９７】
メモリ２０４では、アドレス生成部２０３で生成されたアドレス（０〜Ｎ−１、Ｎ〜１５）に基づいて格納されている閾値と出力階調値により構成された補正テーブルをアドレスそれぞれに対して出力する。
【００９８】
メモリ２０４により出力された閾値と出力階調値のそれぞれの数値（データ）を基本アドレス生成部２０２により生成された基本アドレスの下位４ビットにしたがって並び替えを行い、並び替えられた後の閾値それぞれをデータ比較部２０６に対して出力し、出力階調値それぞれを出力制御部２０７に出力する。
【００９９】
例えば、基本アドレスの下位４bitが０のときは、閾値と出力階調値の並び替えをせずに出力する。それに対して基本アドレスの下位４bitがＮ（Ｎ：１〜１５）のときは、閾値データＮ〜１５を閾値データ０〜１５−Ｎに並び替え、閾値データ０〜Ｎ−１を閾値データＮ〜１５に並び替えを行い、出力階調値データＮ〜１５を出力階調値データ０〜１５−Ｎに並び替え、出力階調値データ０〜Ｎ−１を出力階調値データＮ〜１５に並び替えを行う。このときの基本アドレス空間における補正テーブルをメモリのアドレス空間に変換した場合の補正テーブルの例を図２１に示す。
【０１００】
データ並び替え部２０５から出力された閾値データ０〜１５と入力画像データとを受け付けて、データ比較部２０６で双方を比較して結果を出力制御部２０７に出力する。
【０１０１】
データ比較部２０６での比較結果とデータ並び替え部２０５からの出力階調値データと基本アドレス生成部２０２からの閾値数データをそれぞれ受け付けて、出力階調値データを比較結果と閾値数データにより選択し、出力画像データとして出力する。
【０１０２】
つまり、閾値数データがＬ（Ｌ：２〜１６）のときは、補正テーブルは並び替え後の閾値データ０〜Ｌ−１、出力階調値データ０〜Ｌ−１となるので、比較結果０〜Ｌ−１に従って並び替え後の出力階調値データ０〜Ｌ−１から出力画像データを選択する。
【０１０３】
上記に示すようなマトリクス上の各画素の閾値数の合計でディザマトリクスサイズを決定するという構成により、出力階調値は一定のままで、画像の出力を行うプリンタなどの画像出力装置や入力されてくる画像データに応じて、様々なディザマトリクスの構築が可能となる。
【０１０４】
図１２は、この発明に係わる実施例２の基本アドレス生成部２０２の内部構造を示す図である。
【０１０５】
図１２には、閾値数設定レジスタ３０、加算器３１、基本アドレスセレクタ３２−Ａ、閾値数データセレクタ３２−Ｂを有して構成されている。
【０１０６】
閾値数設定レジスタ３０は、マトリクスカウンタ２０１により入力画像データのマトリクス上の配置場所を示すマトリクスＩＤに基づいてあらかじめ設定された（保持された）閾値数データを出力するものである。
【０１０７】
加算器３１は、閾値数データを順に加算するものである。
【０１０８】
図１２に示す例では、まず閾値数データ０は閾値数データの先頭データであるので他のデータを加算することなく、基本アドレスセレクタ３２−ＡにＤ１として入力する。次に、閾値数データ１に初期データである閾値数データ０を加算した値を基本アドレスセレクタ３２−ＡにＤ２として入力する。以下同様に、閾値数データ５１０まで処理を行う。
【０１０９】
基本アドレスセレクタ３２−Ａは、閾値数設定レジスタ３０から出力されて加算器３１により加算されたデータとマトリクスＩＤを入力データとし、マトリクスＩＤに基づいて基本アドレスをセレクトするものである。
【０１１０】
閾値数データセレクタ３２−Ｂは、閾値数設定レジスタ３０から出力された値とマトリクスＩＤを入力データとし、マトリクスＩＤに基づいて閾値数データをセレクトするものである。
【０１１１】
これにより基本アドレス生成部では、閾値数データと基本アドレスを生成することができる。
【０１１２】
図１３は、この発明に係わる実施例２の基本アドレス生成部における機能表である。
【０１１３】
図１３には、マトリクスＩＤに基づいてセレクトを行う閾値数データまたは基本アドレスデータの表である。
【０１１４】
図１４は、この発明に係わる実施例２のアドレス生成部２０３の内部構造を示す図である。
【０１１５】
図１４には、デコーダ４０、加算器４１を有して構成されている。
【０１１６】
デコーダ４０は、生成された基本アドレスのうち基本アドレス[３：０]を受け付けて、図１５に示す機能表に基づいてデコードして出力するものである。
【０１１７】
加算器４１は、デコーダ４０によりデコードされたデータと生成された基本アドレスのうち基本アドレス[９：４]とを加算して、基本アドレス６個分のアドレス[５：０]を出力するものである。
【０１１８】
これにより、アドレスが生成される。
【０１１９】
図１５は、この発明に係わる実施例２のアドレス生成部２０３のデコーダ４０における機能表である。
【０１２０】
図１５には、基本アドレス下位４ビット（基本アドレス[３：０]）に対してデコードされる値（Ｙ０〜Ｙ１５）が示されている。例えば、基本アドレス下位４ビットが１０進数において「１２」である場合に、デコードされる値はＹ０〜Ｙ１１までが「１」、Ｙ１２〜Ｙ１５までが「０」にデコードされることを示している。
【０１２１】
図１６は、この発明に係わる実施例２の出力制御部２０７の内部構造を示す図であり、図１７は、この発明に係わる実施例２の出力制御部２０７のデコーダ５０における機能表である
図１６には、デコーダ５０、論理積回路Ｃ（５１−Ａ〜５１−Ｐ）、論理積回路Ｄ（５１−Ａ〜５１−Ｏ）、マスク５３、論理和回路５４を具備して構成される。
【０１２２】
デコーダ５０は、１画素あたりの閾値数を入力データとして図１７に示す機能表に基づいてデコードを行う。
【０１２３】
例えば、１画素あたりの閾値数を「８」である場合には、デコーダの出力データ（Ｙ０〜Ｙ７）に「１」、出力データ（Ｙ８〜Ｙ１５）に「０」が出力される。
【０１２４】
論理積回路Ａ（５１−Ａ〜５１−Ｐ）は、デコーダ５０の出力とデータ比較部２０６により比較された結果を入力データとして論理積演算を行う。
【０１２５】
論理積回路Ｂ（５２−Ａ〜５２−Ｏ）は、論理積回路Ａの出力データのうち隣接する２つのデータを入力データとして否定演算と論理積演算を行うものである。
【０１２６】
例えば、論理積回路Ｂ（５２−Ａ）は、デコーダ５０の出力データＹ０と比較結果のbit０のデータとを入力として論理積演算した論理積回路Ａ（５１−Ａ）の出力データと、デコーダ５０の出力データＹ１と比較結果のbit１のデータとを入力として論理積演算した論理積回路Ａ（５１−Ｂ）の出力結果を否定演算しものとを論理積演算したデータを出力する。
【０１２７】
マスク（５３−Ａ〜５３−Ｐ）は、メモリ２０４からの並び替え後の出力階調値データと論理積回路Ｂの出力データとを入力データとして図５に示す機能表に基づく演算を行う。
【０１２８】
例えば、出力階調値データが「Ｄ」であり、論理積回路Ｂの出力データが「１」である場合には、マスクの出力データとして「Ｄ」が出力される。
【０１２９】
論理和回路５４は、マスク（５３−Ａ〜５３−Ｐ）から出力されたデータを入力データとし、論理和演算を行う。
【０１３０】
これにより、出力階調値データつまり、１６階調に変換された出力画像データを出力することができるようになる。
【０１３１】
図１８は、この発明に係わる実施例２のデータ並び替え部２０５の閾値データにおける機能表であり、図１９は、この発明に係わる実施例２のデータ並び替え部２０５の出力階調値データにおける機能表である。
【０１３２】
基本アドレスの下位４ビット（０から１５）に対して並び替え後の閾値データまたは出力階調値データが示されている。
【０１３３】
図２０と図２１は、図１１〜図１９に示す構成において設定可能な補正テーブルの例を示す図である。
【０１３４】
図２０と図２１には、実施例２の図１１〜図１９に示す構成において出力階調値を設定した場合の連続しない入力階調値における補正テーブルの例を示している。
【０１３５】
図２０は、マトリクスサイズを４画素とし、マトリクス上の各画素の設定は、
（１）マトリクスＩＤ：０，閾値数：１２，閾値：閾値０−１〜閾値０−１２，出力階調値：出力階調値０−１〜出力階調値０−１２
（２）マトリクスＩＤ：１，閾値数：９，閾値：閾値１−１〜閾値１−９，出力階調値：出力階調値１−１〜出力階調値１−９
（３）マトリクスＩＤ：２，閾値数：１４，閾値：閾値２−１〜閾値２−１４，出力階調値：出力階調値２−１〜出力階調値２−１４
（４）マトリクスＩＤ：３，閾値数：１６，閾値：閾値３−１〜閾値３−１６，出力階調値：出力階調値３−１〜出力階調値３−１６
とした場合の補正テーブルの構造を示している。
【０１３６】
例えば、上位６ビットの０番地全てを出力する。つまり下位４ビットの０〜１５番地までの値を出力し、そのうちの「マトリクスＩＤ：０」の閾値数分（＝１２）だけ有効として処理を行う。
【０１３７】
これによりメモリに閾値と出力階調値を詰めた状態で使用することができる。
【０１３８】
図２１は、この発明に係わる実施例２のメモリのアドレス空間における補正テーブルを示す図である。
【０１３９】
図２１において、マトリクスＩＤが「０」のとき、つまり基本アドレスが「０」のとき、アドレス生成部２０３はアドレス０〜１５全てに「０」を出力し、メモリ４〜１９は閾値データ０〜１５に閾値０−１〜０−１２と１−１〜１−４を出力し、出力階調値データ０〜１５に出力階調値０−１〜０−１２と１−１〜１−４を出力する。データ並び替え部２０５は、閾値データ０〜１５にそのまま閾値０−１〜０−１２と１−１〜１−４を出力し、出力階調値データ０〜１５にそのまま出力階調値０−１２と１−１〜１−４を出力する。
【０１４０】
また、マトリクスＩＤが「１」のとき、つまり基本アドレスが「１２」のとき、アドレス生成部２０３はアドレス１２〜１５に「０」をアドレス０〜１１に「１」を出力する。メモリ４〜１９は閾値データ０〜１５に閾値１−５〜１−９、２−１〜２−７、１−１〜１−４を順に出力し、出力階調値データ０〜１５に出力階調値１−５〜１−９、２−１〜２−７、１−１〜１−４を順に出力する。データ並び替え部２０５は、閾値データ１２〜１５を閾値データ０〜３に並び替え、閾値データ０〜１１を閾値データ４〜１５に並び替え、出力階調値データ１２〜１５を出力階調値データ０〜３に並び替え、出力階調値データ０〜１１を出力階調値データ４〜１５に並び替える。
【０１４１】
そして、並び替えが行われた後の閾値データ０〜１５に閾値１−１〜１−９、２−１〜２−７を出力し、並び替えが行われた後の出力階調値データ０〜１５に出力階調値１−１〜１−９、２−１〜２−７を出力する。
【０１４２】
また、マトリクスＩＤが「２」のとき、つまり基本アドレスが「２１」のとき、アドレス生成部２０３はアドレス５〜１５に「１」を、アドレス０〜４に「２」を出力する。メモリ４〜１９は、閾値データ０〜１５に閾値２−１２〜２−１４、３−１〜３−２、２−１〜２−１１を順に出力し、出力階調値データ０〜１５に出力階調値２−１２〜２−１４、３−１〜３−２、２−１〜２−１１を順に出力する。このときデータ並び替え部２０５は、閾値データ５〜１５を閾値データ０〜１０に並び替え、閾値データ０〜４を閾値データ１１〜１５に並び替え、出力階調値データ５〜１５を出力階調値データ０〜１０に並び替える。
【０１４３】
そして、並び替えが行われた後の閾値データ０〜１５に閾値２−１〜２−１４、３−１〜３−２を出力し、並び替えが行われた後の出力階調値データ０〜１５に出力階調値２−１〜２−１４、３−１〜３−２を出力する。
【０１４４】
また、マトリクスＩＤが「３」のとき、つまり基本アドレスが「３５」のとき、アドレス生成部２０３はアドレス３〜１５に「２」を、アドレス０〜２に「３」を出力する。メモリ４〜１９は、閾値データ０〜１５に閾値３−１４〜３−１６、３−１〜３−１３を順に出力し、出力階調値データ０〜１５に出力階調値３−１４〜３−１６、３−１〜３−１３を順に出力する。このときデータ並び替え部２０５は、閾値データ３〜１５を閾値データ０〜１２に並び替え、閾値データ０〜２を閾値データ１３〜１５に並び替える。
【０１４５】
そして、並び替えが行われた後の閾値データ０〜１５に閾値３−１〜３−１６を出力し、並び替えが行われた後の出力階調値データ０〜１５に出力階調値３−１〜３−１６を出力する。
【０１４６】
このような並び替えを行って出力を行うような構成によって、並び替えが行われた後の閾値データ０〜１５と並び替えが行われた後の出力階調値データ０〜１５には、マトリクス上の画素ごとに対応した補正テーブルが出力することができるようになる。
【０１４７】
以上の実施例２の構成と処理によって、本発明の画像処理装置では、連続しない入力階調値に対して同じ値の出力階調値を必要とする補正テーブルを設定することができるようになり、さらにマトリクス上の画素ごとに閾値数を設定することができる。
【０１４８】
これによって、メモリの容量を増加させることなく、幅広い入力画像データに応じた閾値数を設定することが可能となる。
【０１４９】
従って、本発明を適用することにより、画像出力装置の種類や入力されてくる入力画像データの種類に応じて多彩なディザマトリクスの構築が可能になるという効果を期待できる。
【０１５０】
なお、上記フローチャートに示す処理は、コンピュータにより実行可能な画像処理プログラムによっても実現できる。
【０１５１】
本発明は、上記し、且つ図面に示す実施例に限定することなく、その要旨を変更しない範囲内で適宜変形して実施できるものである。
【産業上の利用可能性】
【０１５２】
本発明は、コンピュータから送信された多値画像データを多値ディザ方式を用いて画像処理する画像処理装置に適用可能であり、特に、多値ディザ方式の補正テーブルに閾値とその閾値に対する出力階調値を設けたので装置に搭載するメモリの容量を増やすことなく、また出力階調値を下げることなくあらゆる多値ディザ方式におけるマトリクスサイズに対応するのに有用である。
【図面の簡単な説明】
【０１５３】
【図１】この発明に係わる画像処理装置の構成を示す図。
【図２】この発明に係わる画像処理装置のアドレス生成部１０２の内部構造を示す図。
【図３】この発明に係わる画像処理装置の出力制御部１０５の内部構造を示す図。
【図４】この発明に係わる画像処理装置の出力制御部１０５におけるデコーダの機能表。
【図５】この発明に係わる画像処理装置の出力制御部１０５におけるマスクの機能表。
【図６】この発明に係わる画像処理装置のメモリ１０３の内容を示す図。
【図７】入力階調値が連続しない場合の例をグラフィカルに示している図。
【図８】入力階調値が連続しない場合の例を定量表現した図。
【図９】通常の多値ディザ方式における出力画像の閾値の偏りを示す図。
【図１０】通常の多値ディザ方式における出力画像の閾値の偏りを示す図。
【図１１】この発明に係わる実施例２における画像処理装置を適用して構成した装置の構成図。
【図１２】この発明に係わる実施例２の基本アドレス生成部２０２の内部構造を示す図。
【図１３】この発明に係わる実施例２の基本アドレス生成部２０２における機能表。
【図１４】この発明に係わる実施例２のアドレス生成部２０３の内部構造を示す図。
【図１５】この発明に係わる実施例２のアドレス生成部２０３のデコーダにおける機能表。
【図１６】この発明に係わる実施例２の出力制御部２０７の内部構造を示す図。
【図１７】この発明に係わる実施例２の出力制御部２０７のデコーダにおける機能表。
【図１８】この発明に係わる実施例２のデータ並び替え部２０５の閾値における機能表。
【図１９】この発明に係わる実施例２のデータ並び替え部２０５の出力階調値における機能表。
【図２０】この発明に係わる実施例２の基本アドレス空間における補正テーブルを示す図。
【図２１】この発明に係わる実施例２のメモリのアドレス空間における補正テーブルを示す図。
【符号の説明】
【０１５４】
１０１      マトリクスカウンタ
１０２      アドレス生成部
１０３      メモリ
１０４      データ比較部
１０５      出力制御部
２０１      マトリクスカウンタ
２０２      基本アドレス生成部
２０３      アドレス生成部
２０４      メモリ
２０５      データ並び替え部
２０６      データ比較部
２０７      出力制御部
【図１】
2006013773.tif 000003
【図２】
2006013773.tif 000004
【図３】
2006013773.tif 000005
【図４】
2006013773.tif 000006
【図５】
2006013773.tif 000007
【図６】
2006013773.tif 000008
【図７】
2006013773.tif 000009
【図８】
2006013773.tif 000010
【図９】
2006013773.tif 000011
【図１０】
2006013773.tif 000012
【図１１】
2006013773.tif 000013
【図１２】
2006013773.tif 000014
【図１３】
2006013773.tif 000015
【図１４】
2006013773.tif 000016
【図１５】
2006013773.tif 000017
【図１６】
2006013773.tif 000018
【図１７】
2006013773.tif 000019
【図１８】
2006013773.tif 000020
【図１９】
2006013773.tif 000021
【図２０】
2006013773.tif 000022
【図２１】
2006013773.tif 000023