(57)【要約】【課題】  大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な、超伝導ランダムアクセスメモリのデバイス構造を提供する。【解決手段】  最上層の超伝導グランド層である第１の超伝導グランド層（Ｍ７）上に、ジョセフソン接合（ＪＪ）を含んだ超伝導ループと、複数層の超伝導配線層（Ｍ８〜Ｍ11）と、第１の抵抗層（ＲＥＳ１）とを有している。第１の超伝導グランド層（Ｍ７）下に、複数の超伝導配線層（Ｍ２、Ｍ４、Ｍ６）と、複数の超伝導グランド層（Ｍ１、Ｍ３、Ｍ５）と、第２の抵抗層（ＲＥＳ２）とを有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
最上層の超伝導グランド層である第１の超伝導グランド層上に、ジョセフソン接合を含んだ超伝導ループと、複数層の超伝導配線層と、第１の抵抗層とを有し、
前記第１の超伝導グランド層下に、複数の超伝導配線層と、複数の超伝導グランド層と、第２の抵抗層とを有することを特徴とする超伝導ランダムアクセスメモリ。
【請求項２】
前記超伝導ループは、前記複数層の超伝導配線層の積層方向に沿って形成されている請求項１に記載の超伝導ランダムアクセスメモリ。
【請求項３】
前記第１の超伝導グランド層上の前記超伝導配線層のうちの最上層の超伝導配線層は、超伝導ループの制御配線と、電源パッドと、グランドパッドとを構成する請求項１または２に記載の超伝導ランダムアクセスメモリ。
【請求項４】
前記超伝導ループは、超伝導配線層によって構成された下部配線部分と、該下部配線部分とは別層の超伝導配線層によって構成された上部配線部分と、該下部配線部分と該上部配線部分とを連結するさらに別層の超伝導配線層によって構成された部分とを含む請求項１乃至３のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項５】
前記第１の超伝導グランド層下に配置された超伝導配線層と複数の超伝導グランド層とにより構成されたストリップライン構造の超伝導パッシブトランスミッションライン（ＰＴＬ）をさらに有する請求項１乃至４のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項６】
前記第１の超伝導グランド層下に配置された前記超伝導配線層によって構成された電源線路のインダクタンス形成層と、前記第２の抵抗層とによって、ジョセフソン接合を含んだ回路に直流電流を供給する請求項１乃至５のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項７】
前記電源線路のインダクタンス形成層は、前記第１の超伝導グランド層と、前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素としての他の超伝導グランド層との間に、位置する請求項６に記載の超伝導ランダムアクセスメモリ。
【請求項８】
前記電源線路のインダクタンス形成層は、層間コンタクトによって断面一筆書き状に連結された複数層の超伝導配線層によって構成されている請求項６または７に記載の超伝導ランダムアクセスメモリ。
【請求項９】
前記超伝導パッシブトランスミッションライン（ＰＴＬ）は、前記第２の抵抗層の下方に、配置されている請求項５乃至８のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項１０】
前記超伝導パッシブトランスミッションライン（ＰＴＬ）は、前記第２の抵抗層の上方に、配置されている請求項５乃至８のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項１１】
前記超伝導ループの内側の絶縁層内に、高透磁率材料から成る層を含む請求項１乃至１０のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項１２】
前記電源線路のインダクタンス形成層に隣接する絶縁層に、高透磁率材料から成る層を含む請求項１乃至１１のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項１３】
前記高透磁率材料は、パーマロイまたはミューメタル等の高透磁率の軟磁性材料である請求項１１または１２に記載の超伝導ランダムアクセスメモリ。
【請求項１４】
前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素である誘電体層としての絶縁層内に、高誘電率材料から成る層を含む請求項５乃至１３のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項１５】
前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素である誘電体層としての絶縁層は、高誘電率材料から成る請求項５乃至１３のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項１６】
前記高誘電率材料は、ＨｆＯ２、Ｎｂ２Ｏ５、またはＡｌ２Ｏ３等のＨｉｇｈ−ｋ材料である請求項１４または１５に記載の超伝導ランダムアクセスメモリ。
【請求項１７】
前記超伝導パッシブトランスミッションライン（ＰＴＬ）が複数積層されている請求項５乃至１５のいずれか１つに記載の超伝導ランダムアクセスメモリ。
【請求項１８】
基板上に複数の超伝導配線層、複数の超伝導グランド層、および第２の抵抗層を形成する工程と、
前記複数の超伝導配線層、前記複数の超伝導グランド層、および前記第２の抵抗層前の上方に、第１の超伝導グランド層を形成する工程と、
前記第１の超伝導グランド層の上方に、ジョセフソン接合を含んだ超伝導ループ、複数層の超伝導配線層、および第１の抵抗層を形成する工程とを有し、
前記ジョセフソン接合を形成する以降の工程は摂氏２００度未満の低温プロセスで行うことを特徴とする超伝導ランダムアクセスメモリの製造方法。
【請求項１９】
前記低温プロセスには、スパッタ法を含む請求項１８に記載の超伝導ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超伝導集積回路に関し、特に、単一磁束量子（ＳＦＱ： Single Flux Quantum）素子を用いた超伝導ランダムアクセスメモリのデバイス構造に関する。
【背景技術】
【０００２】
従来、超伝導ランダムアクセスメモリ（ＲＡＭ： Random Access Memory）のデバイス構造として、超伝導グランド層上に形成された２つ又は３つの超伝導層と、１つの抵抗層とで構成されたデバイス構造が報告されている（非特許文献１、非特許文献２）。
【０００３】
図７に、この種の従来のデバイス構造の断面概略図を示す。このデバイス構造は、酸化したシリコン基板上に形成されたＮｂ超伝導グランド層（Ｍ１）と、２層のＮｂ超伝導配線層（Ｍ２、Ｍ３）と、Ｍｏ抵抗体層（ＲＥＳ１）と、Ｎｂ／ＡｌＯｘ／Ｎｂジョセフソン接合部（ＪＪ）と、ＳｉＯ２層間絶縁層とで構成されている。Ｎｂ／ＡｌＯｘ／Ｎｂジョセフソン接合部の下部のＮｂ層（Ｍ２）は、配線層として使用されている。
【０００４】
超伝導ランダムアクセスメモリのデバイス構造は、そのメモリセルの構造に特徴がある。メモリセルは、これまでに様々な回路が提案されているが、基本的には、単一磁束量子を蓄える超伝導ループと、この超伝導ループに磁束量子を出し入れするためのジョセフソン接合或いはジョセフソン接合で構成されたゲートが挿入された構成を有し、ジョセフソン接合を通しての磁束量子の出し入れを制御するための少なくとも１つ以上の制御配線を具備する。通常、この制御配線は、超伝導ループまたはジョセフソン接合で構成されたゲートに磁気的に結合するように配置されている。
【０００５】
上記従来技術のデバイス構造により、メモリセルの基本要素であるジョセフソン接合を含む超伝導ループと、この超伝導ループに磁気的に結合する様に配置された制御配線とを構成することができる。実際に、このデバイス構造を用いて、４Ｋビットの超伝導ランダムアクセスメモリが開発されている（非特許文献２）。
【０００６】
【非特許文献１】IEEE Journal of Solid-state circuits, vol.24, no.5, pp.1363-1371, 1989
【非特許文献２】IEEE Trans. Applied Superconductivity, vol.5, no.2, pp.2447-2452, 1995
【非特許文献３】Extended Abstracts of ISEC ’01, 175-176
【特許文献１】特開２００４−７２１４１号公報
【特許文献２】特開２００５−３９２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
超伝導ランダムアクセスメモリの大規模化（大容量化）、特にデバイスのサイズをいたずらに大型化することなく高い集積度でもって大規模化を図るためには、メモリセルの小型化が必要である。メモリセルを小型化するためには、ジョセフソン接合を含む超伝導ループのレイアウト面積を縮小する必要がある。超伝導ループはインダクタンスで構成されるため、超伝導ループのレイアウト面積を縮小するためには、単位長さ当りのインダクタンスが大きい超伝導ループを得られるデバイス構造が必要になる。しかし、従来の超伝導ランダムアクセスメモリのデバイス構造では、単位長さ当りのインダクタンスを大きく確保することが困難であり、この結果、メモリセルを小型化することが困難であった。
【０００８】
また、超伝導ランダムアクセスメモリの大規模化に伴い、多数のメモリセルアレイ間の信号伝播を高速に行う必要があるが、従来のデバイス構造では超伝導配線層が３層以下であるため、この信号伝播のための特別な配線層を設けることができず、高速化の足かせとなる。また、このように限られた層で信号伝播の高速化を図ろうとすると平面的に並ぶ配線数を増やすことになるが、この場合、デバイスの集積度が低下する。
【０００９】
さらに、１つの超伝導配線層を電源供給と信号伝搬との２つの目的で兼用しているため、電源電流に起因した磁場の影響が生じやすく、回路の動作マージンが減少するという問題点もあった。加えて、電源線路にインダクタンスを形成する場合、レイアウト面積が増大するという問題点もあった。
【００１０】
また、Ｎｂ／ＡｌＯｘ／Ｎｂ接合は一般に、摂氏２００度以上の温度に対して特性が劣化するため、素子作製の際にこれ以上の高温のプロセスを採用することができない。例えば、ＳｉＯ２層間絶縁層は、それがジョセフソン接合形成後に形成される場合には低温のプロセスであるスパッタ法で形成しなければならない。この場合、ＳｉＯ２膜による段差部の被覆性が十分でないことがあり、良好な絶縁特性を得ることができないことがある。
【００１１】
それ故、本発明の課題は、従来技術の問題点を解決し、大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な、超伝導ランダムアクセスメモリのデバイス構造を提供することである。
【課題を解決するための手段】
【００１２】
本発明によれば、以下の態様１〜２０が得られる。
【００１３】
（１）最上層の超伝導グランド層である第１の超伝導グランド層上に、ジョセフソン接合を含んだ超伝導ループと、複数層の超伝導配線層と、第１の抵抗層とを有し、前記第１の超伝導グランド層下に、複数の超伝導配線層と、複数の超伝導グランド層と、第２の抵抗層とを有することを特徴とする超伝導ランダムアクセスメモリ。
【００１４】
（２）前記超伝導ループは、前記複数層の超伝導配線層の積層方向に沿って形成されている態様１の超伝導ランダムアクセスメモリ。
【００１５】
（３）前記第１の超伝導グランド層上の前記超伝導配線層のうちの最上層の超伝導配線層は、超伝導ループの制御配線と、電源パッドと、グランドパッドとを構成する態様１または２の超伝導ランダムアクセスメモリ。
【００１６】
（４）前記超伝導ループは、超伝導配線層によって構成された下部配線部分と、該下部配線部分とは別層の超伝導配線層によって構成された上部配線部分と、該下部配線部分と該上部配線部分とを連結するさらに別層の超伝導配線層によって構成された部分とを含む態様１乃至３のいずれか１つの超伝導ランダムアクセスメモリ。
【００１７】
（５）前記第１の超伝導グランド層下に配置された超伝導配線層と複数の超伝導グランド層とにより構成されたストリップライン構造の超伝導パッシブトランスミッションライン（ＰＴＬ）をさらに有する態様１乃至４のいずれか１つの超伝導ランダムアクセスメモリ。
【００１８】
（６）前記第１の超伝導グランド層下に配置された前記超伝導配線層によって構成された電源線路のインダクタンス形成層と、前記第２の抵抗層とによって、ジョセフソン接合を含んだ回路に直流電流を供給する態様１乃至５のいずれか１つの超伝導ランダムアクセスメモリ。
【００１９】
（７）前記電源線路のインダクタンス形成層は、前記第１の超伝導グランド層と、前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素としての他の超伝導グランド層との間に、位置する態様６の超伝導ランダムアクセスメモリ。
【００２０】
（８）前記電源線路のインダクタンス形成層は、層間コンタクトによって断面一筆書き状に連結された複数層の超伝導配線層によって構成されている態様６または７の超伝導ランダムアクセスメモリ。
【００２１】
（９）前記超伝導パッシブトランスミッションライン（ＰＴＬ）は、前記第２の抵抗層の下方に、配置されている態様５乃至８のいずれか１つの超伝導ランダムアクセスメモリ。
【００２２】
（１０）前記超伝導パッシブトランスミッションライン（ＰＴＬ）は、前記第２の抵抗層の上方に、配置されている態様５乃至８のいずれか１つの超伝導ランダムアクセスメモリ。
【００２３】
（１１）前記超伝導ループの内側の絶縁層内に、高透磁率材料から成る層を含む態様１乃至１０のいずれか１つの超伝導ランダムアクセスメモリ。
【００２４】
（１２）前記電源線路のインダクタンス形成層に隣接する絶縁層に、高透磁率材料から成る層を含む態様１乃至１１のいずれか１つの超伝導ランダムアクセスメモリ。
【００２５】
（１３）前記高透磁率材料は、パーマロイまたはミューメタル等の高透磁率の軟磁性材料である態様１１または１２の超伝導ランダムアクセスメモリ。
【００２６】
（１４）前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素である誘電体層としての絶縁層内に、高誘電率材料から成る層を含む態様５乃至１３のいずれか１つの超伝導ランダムアクセスメモリ。
【００２７】
（１５）前記超伝導パッシブトランスミッションライン（ＰＴＬ）の構成要素である誘電体層としての絶縁層は、高誘電率材料から成る態様５乃至１３のいずれか１つの超伝導ランダムアクセスメモリ。
【００２８】
（１６）前記高誘電率材料は、ＨｆＯ２、Ｎｂ２Ｏ５、またはＡｌ２Ｏ３等のＨｉｇｈ−ｋ材料である態様１４または１５の超伝導ランダムアクセスメモリ。
【００２９】
（１７）前記超伝導パッシブトランスミッションライン（ＰＴＬ）が複数積層されている態様５乃至１５のいずれか１つの超伝導ランダムアクセスメモリ。
【００３０】
（１８）基板上に複数の超伝導配線層、複数の超伝導グランド層、および第２の抵抗層を形成する工程と、前記複数の超伝導配線層、前記複数の超伝導グランド層、および前記第２の抵抗層前の上方に、第１の超伝導グランド層を形成する工程と、前記第１の超伝導グランド層の上方に、ジョセフソン接合を含んだ超伝導ループ、複数層の超伝導配線層、および第１の抵抗層を形成する工程とを有し、前記ジョセフソン接合を形成するよりも前の工程は摂氏２００度以上の高温プロセスを必要に応じて行う一方、該ジョセフソン接合を形成する以降の工程は摂氏２００度未満の低温プロセスで行うことを特徴とする超伝導ランダムアクセスメモリの製造方法。
【００３１】
（１９）前記低温プロセスには、スパッタ法を含む態様１８の超伝導ランダムアクセスメモリの製造方法。
【００３２】
（２０）前記高温プロセスには、プラズマＣＶＤ法を含む態様１８または１９の超伝導ランダムアクセスメモリの製造方法。
【発明の効果】
【００３３】
本発明による超伝導ランダムアクセスメモリのデバイス構造は、大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模なものである。
【発明を実施するための最良の形態】
【００３４】
以下、本発明について説明する。
【００３５】
本発明によるデバイス構造の特徴は、最上層の超伝導グランド層である第１の超伝導グランド層上に、ジョセフソン接合を含んだ超伝導ループと、複数層の超伝導配線層とを形成する一方、第１の超伝導グランド層下には、電源線路のインダクタンス形成層を含む電源（バイアス電流）供給層と、複数の超伝導配線層と複数の超伝導グランド層とによる複数のストリップライン構造とを形成している点にある。
【００３６】
本発明において、超伝導パッシブトランスミッションライン（ＰＴＬ）は、所望の特性インピーダンスを有するストリップライン又はマイクロストリップラインと、ＳＦＱ素子で構成されたドライバ回路及びレシーバ回路とで構成される。超伝導パッシブトランスミッションラインは、理想的な伝送線路であり、ストリップラインの構成要素の１つである絶縁層の誘電率に応じた光のスピードで、信号を殆ど減衰なしに伝播させることができる。パッシブトランスミッションライン（ＰＴＬ）に関しては、非特許文献３、特許文献１に詳しく記載されている。
【００３７】
また、本発明において、電源線路のインダクタンス形成層は、バイアス電流供給線路にインダクタンスを挿入する役割を有する。単一磁束量子素子で構成された回路（ＳＦＱ回路）では、ジョセフソン接合に所望の直流のバイアス電流を供給するために、バイアス電流供給線路にバイアス抵抗を挿入して電流の分配を行う。ＳＦＱ回路の電力の大部分は、このバイアス抵抗で消費される。したがって、ＳＦＱ回路の消費電力を下げるためにはこのバイアス抵抗を小さくする必要があるが、バイアス抵抗を小さくするとジョセフソン接合がスイッチした時にバイアス電流供給線路を通して隣接するジョセフソン接合に与える影響が大きくなる。このため、バイアス電流供給線路に適切な大きさのインダクタンスを挿入してジョセフソン接合がスイッチした時のバイアス電流供給線路の高周波的な負荷を大きくし、これによって、隣接するジョセフソン接合に影響が伝わらないようにすることができる。本発明の電源線路のインダクタンス形成層は、このインダクタンスをバイアス電流供給線路に挿入する役割を持つ。
【００３８】
第１の超伝導グランド層の上部、即ち、本ランダムアクセスメモリの最上部に、メモリセルを構成する超伝導ループおよび制御配線を形成することで、超伝導ループと制御配線との間の磁気的な結合、即ち、相互インダクタンスを効率的に得られるようにしている。メモリセルのレイアウトサイズを縮小するためには、超伝導ループの単位長さあたりのインダクタンスが可及的大きい構造が望ましい。仮に、メモリセルを構成する超伝導ループおよび制御配線等の上部にも超伝導グランド層が配置されると、超伝導ループおよび制御配線等が第１の超伝導グランド層と上部の超伝導グランド層とで囲まれた構造になるため、超伝導ループおよび制御配線等の単位長さあたりのインダクタンスの低下につながる。この様に、メモリセルを構成する超伝導ループおよび制御配線を最上部に形成することで、インダクタンスの低下につながる超伝導グランド層に囲まれた構造を避けることができる。また、超伝導ループが形成される絶縁層内と、電源線路のインダクタンス形成層に隣接する絶縁層内とに、パーマロイ等の高透磁率材料を挿入することで、単位長さあたりのインダクタンスをさらに効率的に得られるようにしている。
【００３９】
一方、超伝導パッシブトランスミッションライン（ＰＴＬ）の小型化を行うためには、その基本要素であるストリップライン又はマイクロストリップライン構造において、線幅を可及的小さくする必要がある。ストリップラインの特性インピーダンスは、設計により所望の値に設定される。同じ特性インピーダンスであればグランドを上下に配置するストリップライン構造の方が、グランドが上下のうちの一方に配置されるマイクロストリップライン構造よりも線幅を小さく設定できる。本発明では、例えば、第１の超伝導グランド層下に、複数の超伝導配線層と複数の超伝導グランド層とよる複数のストリップライン構造を形成している。さらにストリップライン構造の絶縁層内に高誘電率材料を挿入することで、ストリップラインのキャパシタンスを大きくすることができる。このため、同じ特性インピーダンスのストリップラインに対して、ストリップラインの線幅をさらに縮小して小型化を図ることができる。
【００４０】
また、この直流電源層を第１の超伝導グランド層下に配置することで、直流電源層が発生する磁場を効率的にシールドすることができるため、ジョセフソン接合（ＪＪ）を含む超伝導ループ等の回路や超伝導パッシブトランスミッションラインに対して直流電源層が発生する磁場の影響を殆ど与えず、これに起因した回路の動作マージンの減少を防ぐことができる。
【００４１】
さらに、製造プロセス工程上、ジョセフソン接合及びジョセフソン接合を含んだ超伝導ループを最上部に形成することは、下層の超伝導層、抵抗層、及び絶縁層を形成した後に、最後にジョセフソン接合を含む層を形成することを意味する。一般に、ジョセフソン接合は、１ｎｍ程度の非常に薄いバリア層を含む超伝導層で構成されるため、製造時の温度や膜のストレス及び静電気等に起因したダメージにより劣化しやすいという特徴がある。この様な製造時のプロセス環境の影響を受けやすいジョセフソン接合を含む層を最終工程で形成することで、下層の超伝導層、抵抗層、及び絶縁層を形成する際の影響を全て排除できる。このため、ジョセフソン接合層形成以前の製造プロセス工程には様々なプロセス技術を使用することができるという特徴もある。例えば、２００度以上の高温の処理が必要とされるプラズマＣＶＤによるＳｉＯ２絶縁膜形成技術や、静電気等のダメージが入りやすいＣＭＰ（ケミカルメカニカルポリッシング）平坦化技術、酸アルカリ系の洗浄技術等を使用することができる。
【００４２】
尚、本発明の多層構造は、例えば特許文献２に示された様な平坦化技術を用いた多層配線形成方法により効果的に実現することができる。
【００４３】
次に、本発明のより具体的な実施例を、図面を参照して説明する。
【実施例１】
【００４４】
図１は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例１を示す断面概略図である。
【００４５】
本実施例は、酸化したシリコン基板上に、１１層のＮｂ超伝導層（Ｍ１〜Ｍ11）と、２つの抵抗層（ＲＥＳ１、ＲＥＳ２）と、ジョセフソン接合部（ＪＪ）と、層間コンタクト（Ｃ１〜Ｃ10）と、ＳｉＯ２層間絶縁層とを備えている。
【００４６】
ジョセフソン接合部（ＪＪ）は、Ｎｂ／ＡｌＯｘ／Ｎｂの３層で構成され、この接合部の下層のＮｂ層が、Ｍ８層になっている。
【００４７】
また、最上部のＭ11層を除く全てのＮｂ層は、ＳｉＯ２層間絶縁層により平坦化されている。
【００４８】
本実施例では、Ｍ７層を第１の超伝導グランド層とし、この超伝導グランド層上に、Ｍ８、Ｍ９、及びＭ10層ならびにジョセフソン接合部（ＪＪ）で構成された超伝導ループと、この超伝導ループに磁気的に結合するように配置された制御配線（Ｍ11）とが形成されている。
【００４９】
この様に、超伝導ループは、単位長さ当り大きなインダクタンスが得られるように、基板面に対して垂直方向に形成されている。
【００５０】
Ｍ11層で構成された制御配線と超伝導ループとの間の磁気的な結合（相互インダクタンス）を大きくするためには、超伝導ループの上部配線部分（Ｍ10）と下部配線部分（Ｍ８）との間隔を大きくする必要がある。このため、本実施例では、Ｍ９層を挿入してこの間隔を大きくしている。
【００５１】
また、第１の超伝導グランド層（Ｍ７）下には、Ｍ６で形成された電源線路のインダクタンス形成層（ＰＬ−Ｌ）が形成されている。
【００５２】
電源パッドから供給された直流のバイアス電流は、第２の抵抗（ＲＥＳ２）と、電源線路のインダクタンス形成層（ＰＬ−Ｌ）とで構成されたインダクタンスを介して、ジョセフソン接合（ＪＪ）に供給される。第１の超伝導グランド層（Ｍ７）下に配置されたこの電源線路のインダクタンス形成層（ＰＬ−Ｌ）により、直流電流供給線路に効率的に任意の大きさのインダクタンスを形成できるという効果がある。
【００５３】
さらに、第１の超伝導グランド層（Ｍ７）下には、Ｍ４、Ｍ３、およびＭ５層で構成された第１の超伝導パッシブトランスミッションライン（ＰＴＬＸ）と、Ｍ２、Ｍ１、およびＭ３層で構成された第２の超伝導パッシブトランスミッションライン（ＰＴＬＹ）とが形成されている。
【００５４】
メモリセルの基本構成要素である超伝導ループや制御配線とは別の層であり、高速の信号伝搬のための配線層（ＰＴＬＸ、ＰＴＬＹ）を第１の超伝導グランド層（Ｍ７）下に形成することで、メモリセルのレイアウト面積を縮小できるという効果がある。
【００５５】
また、本実施例では、直流電源を供給する電源線路のインダクタンス形成層（ＰＬ−Ｌ）を、第１の超伝導グランド層（Ｍ７)と、第１および第２の超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ）との間のＭ６層で形成している。即ち、電源線路のインダクタンス形成層（ＰＬ−Ｌ）が、第１の超伝導グランド層（Ｍ７）と、超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ）の構成要素である第２の超伝導グランド層（Ｍ５）とで挟まれた構成になっているため、直流のバイアス電流により電源線路のインダクタンス形成層（ＰＬ−Ｌ）近辺に発生する磁場を、効率的にシールドすることができる。このため、第１の超伝導グランド層（Ｍ７）上のジョセフソン接合（ＪＪ）を含む超伝導ループ等の回路や、第２の超伝導グランド層（Ｍ５）下の超伝導パッシブトランスミッションライン層（ＰＴＬＸ 、ＰＴＬＸ）の回路は、直流のバイアス電流により発生する磁場の影響を殆ど受けないため、これに起因した回路の動作マージンの減少を防ぐことができるという効果がある。
【００５６】
本実施例では、ジョセフソン接合部（ＪＪ）の下に多層の超伝導層および抵抗層が形成された構造になっている。Ｎｂ／ＡｌＯｘ／Ｎｂ接合は一般に、摂氏２００度以上の温度に対して特性が劣化するため、素子作製の際にこれ以上の高温のプロセスを採用することができない。しかし、本実施例では、ジョセフソン接合部（ＪＪ）よりも下側に存在する超伝導層（Ｍ１〜Ｍ７）、抵抗層（ＲＥＳ１、ＲＥＳ２）、コンタクト（Ｃ１〜Ｃ７）、及びこれらの間のＳｉＯ２層間絶縁層の形成時には、未だジョセフソン接合部を形成していないことになるため、これらの配線層等を形成する際に高温の製造プロセスを採用することができるという効果がある。例えば、ＳｉＯ２層間絶縁層は、それが従来のごとくジョセフソン接合形成後に形成される場合には低温のプロセスであるスパッタ法で形成されるが、本実施例のようにジョセフソン接合形成前に形成するのであれば摂氏４００度程度の高温プロセスであるプラズマＣＶＤ法で形成することもできる。プラズマＣＶＤによって形成されるＳｉＯ２膜は、段差部の被覆性がよく、良好な絶縁特性が得られるという特徴がある。
【００５７】
以上説明した様に、本実施例のデバイス構造により、大部分の配線層が高温のプロセスで形成でき、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な超伝導ランダムアクセスメモリのデバイス構造を実現できるという効果がある。
【実施例２】
【００５８】
図２は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例２を示す断面概略図である。
【００５９】
本実施例は、第１の超伝導グランド層下に配置した電源線路のインダクタンス形成層（ＰＬ−Ｌ１、ＰＬ−Ｌ２）を２つの層のＮｂ超伝導層（Ｍ６とＭ７）で構成した点が、図１に示した実施例１と異なっている。その他の構造は、実施例１と同様であるため、説明は省略する。
【００６０】
本実施例でも、実施例１と同様の効果が得られる。さらに、本実施例では、電源線路のインダクタンス形成層を２層のＮｂ超伝導層で構成しているため、実施例１に比べてより大きな値のインダクタンスを効率的に形成することができるという効果がある。ＳＦＱ回路では、原理的にはバイアス抵抗を零にして、インダクタンスのみでバイアス電流の分配を行うことが可能である。この場合には、動作マージンを確保するためにかなり大きなインダクタンスを形成する必要があり、本実施例のデバイス構造により容易に実現することができる。
【実施例３】
【００６１】
図３は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例３を示す断面概略図である。
【００６２】
本実施例は、実施例１と、第１の超伝導グランド層（Ｍ７）下に配置された電源線路のインダクタンス形成層（ＰＬ−Ｌ）及び第２の抵抗層（ＲＥＳ２）と、第１及び第２の超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ）との上下の順番を入れ替えた構成になっている。即ち、第１の超伝導グランド層（Ｍ７）下に第１及び第２の超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ）を配置し、その下に電源線路のインダクタンス形成層（ＰＬ−Ｌ）及び第２の抵抗層（ＲＥＳ２）が配置されている点で、図１に示した実施例１と異なっている。その他の構造は、実施例１と同様であるため、説明は省略する。
【００６３】
本実施例でも、実施例１と同様の効果が得られる。さらに、本実施例では電源線路のインダクタンス形成層（ＰＬ−Ｌ）及びバイアス抵抗として使用される第２の抵抗層（ＲＥＳ２）を一番下の基板直上に形成している。冷凍機のコールドヘッドで冷却を行う場合には基板を通して冷却されるため、消費電力の大部分を占める第２の抵抗層（ＲＥＳ２）を基板に最も近接して配置する本実施例は高い冷凍効率が得られるという効果がある。
【実施例４】
【００６４】
図４は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例４を示す断面概略図である。
【００６５】
本実施例は、実施例１のデバイス構造において、第１の超伝導グランド層（Ｍ７）上の超伝導ループ内のＳｉＯ２層間絶縁層内と、電源線路のインダクタンス形成層（ＰＬ−Ｌ）に隣接する絶縁層内とにそれぞれ、高透磁率材料であるパーマロイで形成したパターンを挿入した点と、第１の超伝導グランド層（Ｍ７）下の超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の絶縁層内に、高誘電率材料である酸化ハフニウム（ＨｆＯ２）で形成したパターンを挿入した点とが、図１に示した実施例１と異なっている。その他の構造は、実施例１と同様であるため、説明は省略する。
【００６６】
本実施例は、実施例１と同様の効果を有し、さらに、超伝導ループ内の層間絶縁層内及び電源線路のインダクタンス形成層（ＰＬ−Ｌ）に隣接する絶縁層内に、高透磁率材料で形成されたパターンを挿入することで、超伝導ループ及び電源線路の単位長さ当りのインダクタンスを増大させることができるため、超伝導ループ及び電源線路のインダクタンスのレイアウト面積をさらに縮小することができるという効果がある。
【００６７】
本実施例はまた、超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の絶縁層内に、高誘電率材料で形成したパターンを挿入することで、超伝導パッシブトランスミッションラインの単位長さ当りのキャパシタンスを増大させることができるため、超伝導パッシブトランスミッションラインのレイアウト面積をさらに縮小することができるという効果がある。
【００６８】
本実施例では、高透磁率材料としてパーマロイを使用したが、これ以外にも、ミューメタル等の高透磁率の軟磁性材料を使用しても、同様の効果を得ることができる。
【００６９】
また、本実施例では、高誘電率材料として酸化ハフニウム（ＨｆＯ２）を使用したが、これ以外にも、Ｎｂの陽極酸化膜（Ｎｂ２Ｏ５）やアルミニウム酸化物（Ａｌ２Ｏ３）等の半導体のゲート酸化膜として使用されるＨｉｇｈ−ｋ材料を使用しても、同様の効果を得ることができる。
【実施例５】
【００７０】
図５は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例５を示す断面概略図である。
【００７１】
図４に示した実施例４においては、超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の構成要素である絶縁層内に高誘電率材料で形成したパターンを挿入したが、本実施例は、超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の構成要素である絶縁層を全て高誘電率材料で形成した点で、実施例４と異なっている。その他の構造は、実施例４と同様であるため、説明は省略する。
【００７２】
本実施例でも、実施例４と同様の効果が得られ、さらに、実施例４に比べて高誘電率材料のパターンを形成する必要がないため製造プロセスが簡単になるという効果がある。
【実施例６】
【００７３】
図６は、本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例５を示す断面概略図である。
【００７４】
本実施例は、下部の２つの超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)の下にさらに２つの超伝導パッシブトランスミッションライン（ＰＴＬＸ、ＰＴＬＹ)を挿入した点で、図４に示した実施例４と異なっている。その他の構造は、実施例４と同様であるため、説明は省略する。
【００７５】
大規模な超伝導ランダムアクセスメモリの構成では、高速の信号伝搬を行うために、信号配線の並列化を行う場合が想定される。通常、この様な場合は、メモリセルの面積の増大につながるが、本実施例の様に超伝導パッシブトランスミッションライン層を多層化することで、メモリセルの面積を増大せずに大規模な超伝導ランダムアクセスメモリを構成できるという効果がある。
【００７６】
本実施例では、超伝導パッシブトランスミッションラインを２つ追加して全部で４層の超伝導パッシブトランスミッションライン層を具備するようにしたが、必要に応じてさらに多層に配置することも可能である。
【産業上の利用可能性】
【００７７】
以上、本発明の実施例について説明してきたが、本発明はこれら実施例に限定されるものではなく、当該特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。例えば、本発明は、超伝導ランダムアクセスメモリのデバイス構造に限らず、その他のＳＦＱ回路デバイス類への適用の可能性を有している。
【図面の簡単な説明】
【００７８】
【図１】本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例１を説明するための断面概略図である。
【図２】本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例２を説明するための断面概略図である。
【図３】本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例３を説明するための断面概略図である。
【図４】本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例４を説明するための断面概略図である。
【図５】本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例５を説明するための断面概略図である。
【図６】本発明の超伝導ランダムアクセスメモリのデバイス構造の実施例６を説明するための断面概略図である。
【図７】従来の技術の超伝導ランダムアクセスメモリのデバイス構造を説明するための断面概略図である。
【符号の説明】
【００７９】
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ10、Ｃ11、Ｃ12、Ｃ13、Ｃ14    層間コンタクト層
ＪＪ    ジョセフソン接合部
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ10、Ｍ11、Ｍ12、Ｍ13、Ｍ14、Ｍ15    ニオブ（Ｎｂ）超伝導層
ＰＬ−Ｌ、ＰＬ−Ｌ１、ＰＬ−Ｌ２    インダクタンス形成層
ＰＴＬＸ、ＰＴＬＹ    超伝導パッシブトランスミッションライン
ＲＥＳ１、ＲＥＳ２    抵抗層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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