(57)【要約】【課題】  従来のメタルゲート技術では、nMOSFET及びpMOSFETのゲート電極が異なる金属で形成され、製造プロセスが複雑化するという問題があった。本発明では、nMOSFETとpMOSFETで同一のメタルゲート有し、集積化容易なCMOS半導体装置を提供する。  【解決手段】  nMOSFET、pMOSFETから形成される半導体装置において、nMOSFET、pMOSFETの前記金属ゲート電極は、Ti、Zr、Hf、Ta及びLa等の希土類金属元素、もしくはこれら金属のボライド、シリサイド、ジャーマナイド化合物のいずれか一つの同一の金属材料からなり、nMOSFET及びpMOSFETの前記絶縁膜の少なくとも金属電極側は異なる絶縁膜材料としたことを特徴とする。【選択図】  図１
2006222385.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成された金
属ゲート電極とを具備するnMOSFET及びpMOSFETから形成される半導体装置において、nMOS
FET及びpMOSFETの前記金属電極はTi、Zr、Hf、Ta及びLa等の希土類金属元素、もしくはこ
れら金属のボライド、シリサイド、ジャーマナイド化合物のいずれか一つの同一の金属材
料からなり、nMOSFET及びpMOSFETの前記絶縁膜の少なくとも金属電極側は異なる絶縁膜材
料からなることを特徴とするＣＭＯＳ半導体装置。
【請求項２】
前記pMOSFETの前記絶縁膜の少なくとも前記金属電極側は、Zr、Hf、Ti、Ta、Nb、V及び
La等の希土類元素のいずれかを含む酸化物からなり、前記nMOSFETの前記絶縁膜の少なく
とも前記金属電極側は、Al、Si、Geのいずれかを含む絶縁体からなることを特徴とする請
求項1に記載のＣＭＯＳ半導体装置。
【請求項３】
前記pMOSFETの酸化物からなる絶縁膜および前記nMOSFETの絶縁体からなる絶縁膜はいず
れも単層からなることを特徴とする請求項2に記載のＣＭＯＳ半導体装置。
【請求項４】
前記nMOSFETの前記絶縁膜は、前記Zr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素のいず
れかを含む酸化物上に前記Al、Si、Geのいずれかを含む絶縁体が形成された積層構造から
なることを特徴とする請求項1または2に記載のＣＭＯＳ半導体装置。
【請求項５】
前記pMOSFETの前記絶縁膜は、前記Al、Si、Geのいずれかを含む絶縁体上にZr、Hf、Ti
、Ta、Nb、V及びLa等の希土類元素のいずれかを含む酸化物が形成された積層構造からな
ることを特徴とする請求項1または2に記載のＣＭＯＳ半導体装置。
【請求項６】
前記nMOSFETの前記酸化物に含まれるZr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素の原
子密度が、前記pMOSFETの前記酸化物に含まれるZr、Hf、Ti、Ta、Nb、V及びLa等の希土類
元素の原子密度の50%以下であることを特徴とする請求項1または2に記載のＣＭＯＳ半導
体装置。
【請求項７】
前記nMOSFETのAl、Si、Geのいずれかを含む絶縁体の厚さが、ワンモノレイヤー以上、2
nm以下であることを特徴とする請求項４記載のＣＭＯＳ半導体装置。
【請求項８】
前記pMOSFETのZr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素のいずれかを含む酸化物の
厚さが、ワンモノレイヤー以上、2nm以下であることを特徴とする請求項５記載のＣＭＯ
Ｓ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に金属ゲート電極を用いたCMOS半導体装置の素子構
造に関する。
【背景技術】
【０００２】
半導体装置の集積化及び性能向上のためにMOSFETの微細化が進むにつれ、ゲート絶縁膜
はより薄膜化することが必要となる。しかし、ゲート長が50nm以下のCMOS（Complementar
y Metal-Oxide-Semiconductor）デバイスでは、従来のポリシリコンゲート電極を用いた
場合、もはや性能向上が実現されなくなる。これは、この技術世代ではゲート絶縁膜のSi
O2 換算膜厚が2nm以下となり、ポリシリコンゲート電極の界面空乏化によるゲート容量の
低下が顕在化するためである。ゲート電極の空乏化は、電極の電荷密度を増加させること
で低減するが、Si中の不純物濃度は最大でも2×1020cm-3程度であり、この場合でもSiO2
換算で0.5nmに相当する容量低下が起こってしまう。絶縁膜厚が2nm以下となるようなCMOS
技術世代ではこの容量低下は深刻な問題となる。
【０００３】
そこで、ゲート電極材料として金属を用いるメタルゲート技術が注目を集めている。金
属は、原子密度と同程度の高い電荷密度を持つため、金属をゲート電極として用いた場合
、メタルゲート電極の空乏化は無視することができる。以上の理由からCMOSデバイスにお
いては今後、メタルゲート電極の導入が必須であると考えられている。
【０００４】
メタルゲート電極を用いたCMOSデバイスにおいて低い閾値電圧を実現するためには、ゲ
ート電極である金属の仕事関数が、nMOSFET、pMOSFETでそれぞれ3.9〜4.4eV程度及び4.7
〜5.2eV程度であることが必要である。
【０００５】
これまで、この条件を満たす手段としてはnMOSFET、pMOSFETにそれぞれ異なる金属を用
いる方法が一般的であり、Ti、Ta、TaSiN、Al等はnMOSFETに、Mo、Ni、Pt、Ru、RuO2、Ir
O2、TiAlN、TaAlN等はpMOSFETに適した仕事関数を有することが報告されている（例えば
下記非特許文献１、２）。
しかしながら、nMOSFET及びpMOSFETのゲート電極をそれぞれ異なる金属で形成する場合、ゲート電極を作り分ける必要があるため、製造プロセスが複雑化し、製造コストが増大するという問題が生じる。
【０００６】
現在、nMOSFET及びpMOSFETでゲート電極を作り分ける方法として、固相拡散、イオン注
入、合金化、フルシリサイド等が挙げられているものの、これらの方法で形成可能で、且
つ前述したnMOSFET及びpMOSFETの仕事関数の最適条件を満たす金属の組み合わせは少なく
、さらに製造プロセス的に集積化も容易なメタルゲート技術は未だ確立されていないのが
現状である。
【非特許文献１】V.Narayanan VLSI2004 192
【非特許文献２】S.B.Samavedam et al.,IEDM2002 433
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述したように、今後必須となるメタルゲート技術の導入にあたり、従来は、nMOSFET
及びpMOSFETのゲート電極が異なる金属で形成されるため、製造プロセスが複雑化すると
いう問題が生じていた。本発明は、この問題点を解決すべくなされたもので、nMOSFETとp
MOSFETで同一のメタルゲートを有し、集積化容易なCMOS半導体装置を提供することを目的
とする。  
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するために半導体基板と、前記半導体基板上に形成された絶
縁膜と、前記絶縁膜上に形成された金属ゲート電極とを具備するnMOSFET及びpMOSFETから
形成される半導体装置において、nMOSFET及びpMOSFETの前記金属ゲート電極は、Ti、Zr、
Hf、Ta及びLa等の希土類金属元素、もしくはこれら金属のボライド、シリサイド、ジャー
マナイド化合物のいずれか一つの同一の金属材料からなり、nMOSFET及びpMOSFETの前記絶
縁膜の少なくとも金属電極側は異なる絶縁膜材料からなることを特徴とするCMOS半導体装
置を提供する。
【０００９】
より具体的には、例えば、異なる絶縁膜材料として、前記pMOSFETの前記絶縁膜の少な
くとも前記金属電極側は、Zr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素のいずれかを含
む酸化物からなり、前記nMOSFETの前記絶縁膜の少なくとも前記金属電極側は、Al、Si、G
eのいずれかを含む絶縁体を用いることを特徴とするCMOS半導体装置を提供する。
【発明の効果】
【００１０】
本発明によれば、pMOSFET、nMOSFETで同一の金属ゲート電極を用いたdualφ-CMOS半導
体装置を実現することが出来る。また、pMOSFET、nMOSFETで異なる金属を用いる場合と比
較すると、ゲート電極をpMOSFET、nMOSFETで作り分ける必要がなくなる他、ゲート加工工
程も簡便化するため、メタルゲートを用いた、集積化の容易なCMOS半導体装置を実現する
ことができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態について説明する。
【００１２】
図1は、本発明に係わる半導体装置の第一の実施例を示す断面図である。半導体基板と
してSi基板1の表面領域は、n型半導体領域4とp型半導体領域5が設けられ、それぞれの領
域にpMOSFET、nMOSFETが形成されている。前記n型、p型半導体領域4、5は、いわゆるウェ
ルとして形成される。n型半導体領域4の表面上には例えばZr、Hf、Ti、Ta、Nb、V及びLa
等の希土類元素といった、Al、Si及びGeに比べてゲート電極8の金属原子との結合エネル
ギーの小さな金属原子のいずれかを含む酸化物10からなるゲート絶縁膜が形成されており
、p型半導体領域5の表面上には、AlN、AlON、Al2O3、SiO2、SiN、SiON、HfSiON、GeO2、G
eON等、ゲート電極の金属原子との結合エネルギーの大きなAl、Si及びGeのいずれかを含
む、ゲート絶縁膜10とは異なる絶縁膜9が形成されている。ゲート絶縁膜9及びゲート絶縁
膜10上にはTi、Zr、Hf、Ta及び希土類金属元素もしくはこれら金属のボライド、シリサイ
ド、ジャーマナイド化合物のいずれか一つからなる、ゲート電極8が形成されている。ゲ
ート電極8の上には、さらに、Wなどの高融点金属等が形成されていてもよい。尚、図1の
その他の構成である素子分離領域7、ソース、ドレイン領域2、エクステンション領域3、
ゲート側壁絶縁膜6は、通常の半導体プロセスにより形成可能である。
【００１３】
図8はhigh-k絶縁膜であるHfSiONをゲート絶縁膜10として用い、SiO2をゲート絶縁膜9と
して用いた場合の金属ゲート電極の実効仕事関数φmeffを示したものである。
【００１４】
金属ゲート電極は、ErGex(0<X<1)、LAB<SUB>6、Ta及びTaBのいずれかからなる。いずれ
の金属電極においても、SiO2上では4~4.5eV程度のnMOSFETに適した実効仕事関数を、HfSi
ON上では4.7〜4.8eV程度のpMOSFETに適した実効仕事関数を示している。つまり、この材
料の組み合わせによれば単一の金属をゲート電極として用いたdualφ-CMOSが実現される
。
【００１５】
このようにゲート絶縁膜種によって金属電極の実効仕事関数が異なる現象は、金属電極
中の原子と、絶縁膜中の原子が、金属電極/絶縁膜界面で結合し、それぞれの原子の電気
陰性度の差に起因して形成されるダイポール(dipole)によって実効仕事関数が変調される
ことによるものである。   
以下、金属電極がTaの場合を例に、その原理について説明する。
【００１６】
TaとHfは、その結合エネルギーが小さく結合を作りにくい。これはTaとHfでは安定な化
合物が存在しないことからも明らかである。一方、TaとOは、結合エネルギーが大きく、T
aとHfの組み合わせに比べ結合を作り易い。従って、金属電極直下の絶縁膜がHf系の酸化
物である場合、金属ゲート電極/絶縁膜界面では、図9に示すような金属電極中のTa(Ｍ)と
ゲート絶縁膜中のOとの結合が支配的となる。Ta及びOのPaulingの電気陰性度はそれぞれ1
.5、3.5であるため、金属電極/絶縁膜界面ではダイポール(dipole)δ+／δ−が形成され
る。界面で結合を作る原子のうち、金属電極側の原子よりも、絶縁膜側の原子の方が大き
な電気陰性度を持つ場合、図9のエネルギーバンド図に示すように、このダイポール(dipo
le)によって実効仕事関数は増加する方向に変調を受ける。従ってHf酸化物上でTaの実効
仕事関数は上昇する。
【００１７】
一方、SiとTaの結合エネルギーはHfとTaとの場合に比べ大きく、金属ゲート電極直下の
絶縁膜がSiO2である場合、金属電極/絶縁膜界面では、電極のTaと絶縁膜中のSi原子との
結合がより多く形成されるため、TaとOの結合は絶縁膜がHfSiONの場合と比べて減少する
。Ta及びSiのPaulingの電気陰性度はそれぞれ1.5、1.8であるため、やはり実効仕事関数
は増加する方向に変調を受けるが、ここでの電気陰性度差は0.3であり、2.0もの電気陰性
度差があったTaとＯの場合と比較すると小さい。このため、SiO2上では、TaはHf系の酸化
物上の場合と比べると物質本来の仕事関数を保つ。このようにして、Hf酸化物上とSiO2上
とで、Taの実効仕事関数に違いが生じる。
【００１８】
絶縁膜/金属ゲート電極界面に形成されたダイポール(dipole)によって生じる絶縁膜種
による実効仕事関数の違いは、電極の金属原子の電気陰性度が小さいほど大きい。これは
、電極の金属原子の電気陰性度が小さいほど、この金属原子と結合するO及びSiとの電気
陰性度差が大きくなるからである。共有結合のし易さが同じであれば、電気陰性度の差が
大きい程結合エネルギーは大きく、結合を作り易い。つまり、電極の金属原子の電気陰性
度が小さいほど金属電極/絶縁膜界面で形成される結合の数が増え、ダイポール(dipole)
が実効仕事関数に及ぼす影響が増す。これは、図8で、Paulingの電気陰性度が1.5であるT
a及びTa化合物におけるHf酸化物上とSiO2上とでの実効仕事関数差に比較して、Paulingの
電気陰性度が1.1とより小さいLa及びErの化合物におけるHf酸化物上とSiO2上とでの実効
仕事関数差の方が大きいことからも明らかである。
【００１９】
さらに、本発明の実施例による効果は、pMOSFET側で金属ゲート電極の仕事関数が大き
く上昇することによって得られるものであるから、ゲート電極に用いられる金属は、本来
はnMOSFETに適した低い仕事関数を持つものでなければならない。つまり、ゲート電極８
に用いられる金属は、電気陰性度及び仕事関数が低いものであればよい。よってゲート電
極８に用いられる金属は、図8に示したTa、La、Erに限らず、Zr、Hf、Ti、Ta及びLa等の
希土類金属元素のいずれかであってよい。
【００２０】
また、ゲート電極8の材料は、上記Zr、Hf、Ti、Ta及びLa等の希土類金属元素といった
金属単体に限らず、その化合物でもよい。金属化合物の電子密度は十分高く、金属単体同
様ゲート電極界面空乏化の問題を解決することが出来る。さらに、一般的に化合物は金属
単体に比べ化学的に安定であり、融点も高いため、金属ゲート電極と絶縁膜との反応を抑
え、耐熱性を向上させることができる。しかし、化合物化する相手元素は、電気陰性度、
仕事関数の観点から制限を受ける。
【００２１】
図11は、Ta、TaB、TaN、TaCの、high-k絶縁膜であるHfSiON上及び、SiO2上での実効仕
事関数φmeffを、図12は、これらTa化合物のHfSiON上とSiO2上とでの実効仕事関数差の化
合物化相手元素の電気陰性度依存性を示したものである。
【００２２】
図11から分かるように、TaN及びTaCではSiO2上においても実効仕事関数の値は4.8eV程
度であり、n-poly互換程度の値が得られない。
【００２３】
さらに、図12から、化合物化する相手元素の電気陰性度が大きいほど、絶縁膜種による
実効仕事関数差が減少することが明らかである。これは、絶縁膜中の金属原子よりも大き
な電気陰性度を持つゲート電極側の化合物化相手元素と、絶縁膜中の金属原子が界面で結
合することにより、図9に示したダイポール(dipole)とは逆向きの図10に示すようなダイ
ポール(dipole)δ−／δ＋が形成されるためである。その影響は当然ながら化合物化相手
元素の電気陰性度が大きいほど顕著になる。図10に示すように、図9と逆向きのダイポー
ル(dipole)には、ゲート電極の仕事関数を減少させる効果があるため、両方のダイポール
(dipole)の効果が相殺して、結果的にダイポール(dipole)による仕事関数変調の効果が弱
まってしまうのである。つまり、化合物化する相手元素は、金属単体の仕事関数をある程
度保ち、且つ電気陰性度がある程度小さいものであればよく、化合物種としては、ボライ
ド、シリサイド、ジャーマナイドが挙げられる。
【００２４】
また上述したように、絶縁膜種によって実効仕事関数に差が生じるのは、ゲート電極の
金属原子の電気陰性度と、その金属原子と結合する絶縁膜側の原子の電気陰性度との差が
、nMOSFETとpMOSFETで異なることに起因している。すなわち、ゲート電極の金属原子が同
一である場合、この金属原子と結合する絶縁膜側の原子の電気陰性度が、nMOSFETとpMOSF
ETで大きく異なるほどnMOSFETとpMOSFETでのゲート電極の実効仕事関数差は大きくなる。
pMOSFETの金属電極/絶縁膜界面で、電極の金属原子と主に結合するのは、絶縁膜がゲート
絶縁膜10としての条件を満たす限り、絶縁膜中の金属原子の種類に係わらず絶縁膜側のO
である。よって、nMOSFETで電極の金属原子と結合する絶縁膜側の原子は、Oと電気陰性度
差が大きい、つまり電気陰性度が小さいものほど望ましい。これは、nMOSFETで電極の金
属原子と結合する絶縁膜側の原子の電気陰性度が小さいほど、nMOSFETでは金属電極の実
効仕事関数が上昇せず、本来の低い仕事関数を保つことを意味している。
【００２５】
以上のことから、nMOSFETでのゲート絶縁膜のゲート電極側（絶縁膜9）はゲート電極の
金属原子との結合エネルギーの大きな原子を含む絶縁体で、pMOSFETのゲート絶縁膜のゲ
ート電極側はゲート電極の金属原子との結合エネルギーの小さな原子を含む酸化物であれ
ばよい。上述したように、その効果はnMOSFETでのゲート絶縁膜のゲート電極側（絶縁膜9
）中の、ゲート電極の金属原子と結合する原子の電気陰性度が小さいほど増大する。この
ことから、絶縁膜9は、図8に示した例で用いられたSiO2に限定されるものではなく、AlN
、AlON、Al2O3、SiO2、SiN、SiON、GeO2、GeON等といった、Al、Si及びGeを含む絶縁体の
いずれかであってよい。絶縁膜10も図8の例で用いたHf酸化物に限らず、Zr、Hf、Ti、Ta
、Nb、V及びLa等希土類元素といったAl、Si及びGeに比べゲート電極の金属原子との結合
エネルギーが小さい原子を1つは含む酸化物のいずれかであってよい。
【００２６】
また、以上で説明したように、本発明の実施例による効果の大きさは、ゲート電極及び
ゲート絶縁膜の構成元素の仕事関数及び電気陰性度のバランスによって決定されるもので
ある。すなわち、本発明の実施例による効果を得ることが出来る絶縁膜種は、ゲート電極
材料の種類やもう一方の絶縁膜種によって異なるものであり、本発明の趣旨を逸脱しない
限り、材料は適宜選択することができる。
【００２７】
例えば、図8の例でpMOSFETのゲート絶縁膜として用いたHfSiONは、ゲート電極の金属原
子との結合エネルギーが小さいHf及びゲート電極の金属原子との結合エネルギーが大きい
Siを両方含むため、ゲート絶縁膜9及びゲート絶縁膜10としての条件を共に満たしている
。図8に示した例では、もう一方の絶縁膜種がゲート絶縁膜10として必要な条件であるZr
、Hf、Ti、Ta、Nb、V及びLa等の希土類金属元素を一切含まないSiO2であるため、相対的
にHfSiON上での実効仕事関数の方が高くなり、HfSiONはpMOSFETの絶縁膜として機能して
いるのである。つまり、もう一方の絶縁膜種が、HfO2のようにゲート絶縁膜9として必要
な条件であるAl、Si及びGeを一切含まないものであった場合は、相対的にHfSiON上での実
効仕事関数の方が低くなり、HfSiONはnMOSFETの絶縁膜として機能する。このときnMOSFET
での実効仕事関数の上昇幅は、絶縁膜がSiO2であるような場合と比べて大きいが、ダイポ
ール(dipole)の影響がないときの仕事関数が求められる実効仕事関数に比べて小さい電極
材料ではこのような絶縁膜の組み合わせは有効である。
【００２８】
以上で詳述したように、少なくともpMOSFETの絶縁膜は酸化物で、pMOSFETの絶縁膜に含
まれるZr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素の原子密度と、nMOSFETの絶縁膜に含
まれるZr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素の原子密度に差があり、その大小関
係が、pMOSFET、nMOSFETでのAl、Si及びGe の原子密度の大小関係と逆であるような場合
は本発明の実施例による良好な効果を得ることができる。これは、このような条件を満た
す絶縁膜の組み合わせの場合、Zr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素の原子密度
が大きいということは、Al、Si及びGe の原子密度が小さいということを意味しており、
その分電気陰性度差の大きい電極金属原子とOとの結合が多く形成され、実効仕事関数が
より上昇するためである。Zr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素の原子密度がよ
り大きい、すなわちAl、Si及びGe の原子密度がより小さい絶縁膜はpMOSFETの絶縁膜とし
て機能し、Zr、Hf、Ti、Ta、Nb、V及びLa等の希土類元素の原子密度がより小さい、すな
わちAl、Si及びGe の原子密度がより大きい絶縁膜はnMOSFETの絶縁膜として機能する。こ
の場合に十分な大きさの効果を得るためには、nMOSFETの前記絶縁膜に含まれるZr、Hf、T
i、Ta、Nb、V及びLa等の希土類元素の原子密度がpMOSFETの前記絶縁膜に含まれるZr、Hf
、Ti、Ta、Nb、V及びLa等の希土類元素の原子密度の50%以下であることが望ましい。
【００２９】
このように、pMOSFET、nMOSFETの絶縁膜の構成元素の種類の違いに加え、その原子密度
差も考慮することにより、pMOSFET、nMOSFETの実仕事関数の最適化を図ることが可能とな
る。
【００３０】
以下で絶縁膜9及び絶縁膜10と記述されるものは、前述した原子密度差の条件を満たす
絶縁膜の組み合わせの場合に限り、絶縁膜9及び絶縁膜10としての条件を共に満たす絶縁
膜も含むこととする。
【００３１】
以上より、pMOSFET、nMOSFET のゲート絶縁膜のゲート電極側（絶縁膜10及び9）と、ゲ
ート電極のゲート絶縁膜側（ゲート電極8）を、適切な材料の組み合わせにより形成する
ことで、pMOSFET、nMOSFET のゲート電極を同一の金属で形成した場合でも、それぞれに
適した異なる実効仕事関数を有することが可能であり、図1 に示すような構造を形成する
ことにより、単一のメタルゲート電極によるdual-φCMOSを実現することができる。
【００３２】
図2は、本発明に係わる半導体装置の第二の実施例を示す断面図である。
【００３３】
図2の半導体装置のpMOSFETのSi基板/ゲート絶縁膜/ゲート電極の断面図を拡大したもの
が図3である。n型Si基板4上に、酸化物10からなるゲート絶縁膜が形成されている。ゲー
ト絶縁膜10の上にはゲート電極8が形成されている。ゲート電極８の上には、さらに、Wな
どの高融点金属等が形成されていてもよい。
【００３４】
図2の半導体装置のnMOSFETのSi基板/ゲート絶縁膜/ゲート電極の断面図を拡大したもの
が図4である。p型Si基板上に、ゲート絶縁膜が形成されている。第二の実施例が第一の実
施例と異なる点は、図4から分かるように、ゲート絶縁膜が積層構造を成しており、その
下層は酸化物10からなり、その上に下層とは異なる絶縁膜9が形成されている点である。
それ以外の構成については第一の実施例と同様であるので詳細な説明は省略する。
【００３５】
第一の実施例で説明したように、ゲート電極/ゲート絶縁膜界面で形成されるdipoleに
よるものであるため、ゲート絶縁膜９の厚さは制限を受けるものではなく、ゲート絶縁膜
９は、金属電極と酸化膜10との間にワンモノレイヤー以上あればよい。絶縁膜9は、ゲー
ト容量低下をなるべく低減するためには極力薄膜化することが必要であり、具体的には、
絶縁膜9 はワンモノレイヤー以上2nm以下であることが望ましい。
【００３６】
ゲート絶縁膜9の上にはゲート電極8が形成されている。ゲート電極８の上には、さらに
、Wなどの高融点金属等が形成されていてもよい。
【００３７】
図5は本発明に関わる半導体装置の第三の実施例を示す断面図である。
【００３８】
図5の半導体装置のpMOSFETのSi基板/ゲート絶縁膜/ゲート電極の断面図を拡大したもの
が図6である。n型半導体領域4上に、ゲート絶縁膜が形成されている。ゲート絶縁膜は積
層構造を成しており、その下層は絶縁膜9からなり、その上に下層とは異なる絶縁膜10 が
形成されている点が第一の実施例と異なる。第一の実施例で説明したように、ゲート電極
/ゲート絶縁膜界面で形成されるdipoleによるものであるため、ゲート絶縁膜10の厚さは
制限を受けるものではなく、絶縁膜10は、金属電極と酸化膜10との間にワンモノレイヤー
以上あればよい。ゲート絶縁膜10は、ゲート容量低下をなるべく低減するためには極力薄
膜化することが必要であり、具体的には、絶縁膜10 はワンモノレイヤー以上2nm以下であ
ることが望ましい。ゲート電極８の上には、さらに、Wなどの高融点金属等が形成されて
いてもよい。
【００３９】
図5の半導体装置のnMOSFETのSi基板/ゲート絶縁膜/ゲート電極の断面図を拡大したもの
が図7である。p型半導体領域5上に、酸化物9からなるゲート絶縁膜が形成されている。ゲ
ート絶縁膜9の上にはゲート電極8が形成されている。ゲート電極8の上には、さらに、Wな
どの高融点金属等が形成されていてもよい。
【００４０】
図13乃至図16図は第二の実施例で示した本発明に係わる半導体装置のSi基板/ゲート
絶縁膜/ゲート電極の積層構造の製造方法を模式的に説明するための工程断面図である。
【００４１】
まず、図13に示すようにSi基板１に素子分離のための領域をシャロー・トレンチ法で形
成し、各素子形成予定領域を分離する。次に、n型半導体領域4及びp型半導体領域5を形成
した後、基板表面にゲート絶縁膜10を形成する。次に、図14に示すようにnMOSFET側のゲ
ート絶縁膜10上にのみ選択的にゲート絶縁膜９を堆積する。ゲート絶縁膜9は、ゲート容
量低下をなるべく低減するために極力薄膜化することが望ましい。ゲート絶縁膜９の堆積
方法は特に限定されるものではないが、例えば、均一な薄膜を形成することが出来るALD(
Atomic Layer Deposition)法を用いるのが望ましい。次に、図15に示すようにゲート絶縁
膜10及びゲート絶縁膜9上に同一の金属ゲート材料を堆積し、nMOSFET、pMOSFETの各ゲー
ト電極8を同時に形成する。製膜法としては、CVD法、蒸着法、スパッタ法等が挙げられる
。その後、図16に示すようにリソグラフィー及びRIE等のエッチングによりゲート電極及
びゲート絶縁膜を加工する。
【００４２】
図2の素子分離領域7、ソース、ドレイン領域2、エクステンション領域3、ゲート側壁絶
縁膜6は、上記工程後、或いは工程中に適宜、通常の半導体プロセスを用いることにより
形成することができる。
【００４３】
図2に示す構造では、ゲート電極がnMOSFET、pMOSFETで同一であるため、従来のゲート
電極がpMOSFET、nMOSFETで異なる場合と異なり、ゲート電極を作り分ける必要がない。ま
た、本構造のようにゲート絶縁膜9が非常に薄くてもよい場合、ゲート絶縁膜構造がpMOSF
ET、nMOSFETで異なる場合でも、一回のゲートRIEでゲート加工が可能である。よって、本
発明の実施例によればメタルゲートを用いたdualφ-CMOSを簡略なプロセスによって製造
することが可能である。
【００４４】
さらにまた、上記実施例ではゲートをＲＩＥプロセスで加工して形成するトランジスタ
について説明したが、メタルゲートの耐熱性を考慮して、いわゆるダマシンを用いてゲー
ト加工を行い形成するトランジスタにも本発明は、適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第一の実施例に係わるCMOS半導体装置の断面図。
【図２】本発明の第二の実施例に係わるCMOS半導体装置の断面図。
【図３】本発明の実施例に係わるCMOS半導体装置のうちpMOSFETの断面図。
【図４】本発明の実施例に係わるCMOS半導体装置のうちnMOSFETの断面図。
【図５】本発明の第三の実施例に係わる半導体装置の断面図。
【図６】本発明の実施例に係わるCMOSデバイスのうちpMOSFETの断面図。
【図７】本発明の実施例に係わるCMOSデバイスのうちnMOSFETの断面図。
【図８】金属ゲート電極のHfSiON上及びSiO2上での実効仕事関数を示す図。
【図９】ゲート電極/ゲート絶縁膜界面にdipoleが形成された場合のエネルギーバンド図。
【図１０】ゲート電極/ゲート絶縁膜界面にdipoleが形成された場合のエネルギーバンド図。
【図１１】Ta単体及びTa化合物のHfSiON上及びSiO2上での実効仕事関数を示す図。
【図１２】Ta化合物のHfSiON上とSiO2上とでの実効仕事関数差の化合物化相手元素の        電気陰性度依存性を説明するための説明図。
【図１３】本発明の第二の実施例に係わる半導体装置製造工程の一例を示す工程断面図。
【図１４】本発明の第二の実施例に係わる半導体装置製造工程の一例を示す工程断面図。
【図１５】本発明の第二の実施例に係わる半導体装置製造工程の一例を示す工程断面図。
【図１６】本発明の第二の実施例に係わる半導体装置製造工程の一例を示す工程断面図。
【符号の説明】
【００４６】
1・・・Si半導体基板、2・・・ソース、ドレイン電極、3・・・エクステンション領域
4・・・ｎ型半導体領域、5・・・p型半導体領域、6・・・ゲート側壁、7・・・素子分離
領域、8・・・ゲート電極、9・・・ゲート絶縁膜、10・・・ゲート絶縁膜
【図１】
2006222385.tif 000003
【図２】
2006222385.tif 000004
【図３】
2006222385.tif 000005
【図４】
2006222385.tif 000006
【図５】
2006222385.tif 000007
【図６】
2006222385.tif 000008
【図７】
2006222385.tif 000009
【図８】
2006222385.tif 000010
【図９】
2006222385.tif 000011
【図１０】
2006222385.tif 000012
【図１１】
2006222385.tif 000013
【図１２】
2006222385.tif 000014
【図１３】
2006222385.tif 000015
【図１４】
2006222385.tif 000016
【図１５】
2006222385.tif 000017
【図１６】
2006222385.tif 000018