(57)【要約】【課題】  エミッタ抵抗を低減でき電流利得特性を向上させたバイポーラトランジスタの製造方法及び、このバイポーラトランジスタを有する半導体装置の製造方法を提供する。【解決手段】コレクタ領域の表面に第1酸化膜を形成する工程と、第1酸化膜の表面にベース層を形成する工程と、ベース層の表面に第2酸化膜を形成した後にベース層をパターニングするとともに、コレクタ電極形成位置の第1酸化膜をエッチングすることにより前記第2酸化膜と等しい膜厚にする工程と、エミッタ電極を形成するためのエミッタ用開口及びコレクタ電極を形成するためのコレクタ用開口を形成する工程とを有することとした。【選択図】図4
2006128334.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ領域の表面に第1酸化膜を形成する工程と、
前記第1酸化膜の表面にベース層を形成する工程と、
前記ベース層の表面に第2酸化膜を形成した後に前記ベース層をパターニングするとともに、コレクタ電極形成位置の前記第1酸化膜をエッチングすることにより薄膜化する工程と、
エミッタ電極を形成するためのエミッタ用開口及び前記コレクタ電極を形成するためのコレクタ用開口を形成する工程とを有することを特徴とするバイポーラトランジスタの製造方法。
【請求項２】
前記第2酸化膜を形成した後に、前記コレクタ用開口形成位置の前記第2酸化膜と前記ベース層とをエッチングにより除去し、さらに、前記第1酸化膜の一部をエッチングして、この第1酸化膜の膜厚を予め薄膜化することを特徴とする請求項1に記載のバイポーラトランジスタの製造方法。
【請求項３】
前記第1酸化膜の膜厚が前記第2酸化膜の膜厚と略等しくなるようにエッチングすることを特徴とする請求項2に記載のバイポーラトランジスタの製造方法。
【請求項４】
バイポーラトランジスタを有する半導体装置の製造方法において、
前記バイポーラトランジスタは、コレクタ領域の表面に第1酸化膜を形成した後、この第1酸化膜の表面にベース層を形成し、その後、前記ベース層の表面に第2酸化膜を形成した後に前記ベース層をパターニングするとともに、コレクタ電極形成位置の前記第1酸化膜をエッチングすることにより薄膜化し、エミッタ電極を形成するためのエミッタ用開口及び前記コレクタ電極を形成するためのコレクタ用開口を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタの製造方法及びバイポーラトランジスタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、高周波、広帯域での動作が可能なトランジスタとして、シリコンゲルマニウムヘテロ接合バイポーラトランジスタ（以下、「SiGeHBT（Si Ge Hetero junction Bipolar Transistor）」という。）が知られている。
【０００３】
このSiGeHBTは、それぞれ材質の異なる半導体により形成したベース領域とエミッタ領域とを接合（ヘテロ接合）させ、ベース領域のバンドギャップを小さくすることにより高周波、広帯域での動作を可能にしたトランジスタである。
【０００４】
このSiGeHBT100は、図8に示すように、P型のSi（シリコン）基板101の内部にN型不純物を注入したN型埋め込み領域102を形成しており、このN型埋め込み領域102の上部には、N型の不純物を含有させたSiからなるN型エピタキシャル層103を形成している。
【０００５】
また、N型エピタキシャル層103の表面には、所定のパターニングを施したLOCOS酸化膜104を形成しており、このLOCOS酸化膜104が形成されていない部分のN型エピタキシャル層103内部の所定位置には、N型の不純物を拡散させたN型コレクタ取り出し層105と、N型コレクタ層106とを形成している。
【０００６】
そして、N型コレクタ層106の表面を含むLOCOS酸化膜104の上部の所定位置には、P型の不純物を含有させたP型エピタキシャルベース層107を形成しており、このP型エピタキシャルベース層107の表面側内部には、N型不純物を拡散させたN型エミッタ領域108を形成している。
【０００７】
そして、N型エミッタ領域表面には、多結晶Siからなるエミッタ電極109を形成しており、N型コレクタ取り出し層105の表面には、多結晶Siからなるコレクタ電極110を形成している。
【０００８】
なお、図8に示す符号111は、LOCOS酸化膜104を介してP型の不純物を拡散させたP型素子分離領域であり、符号112は酸化膜により形成した層間絶縁膜であり、符号113は層間絶縁膜112に形成したコンタクトホールに形成したメタルコンタクト電極であり、符号114はメタルコンタクト電極113と導通させた配線層であり、符号115は第1の酸化膜、符号116は、第2の酸化膜である。
【０００９】
このように構成したSiGeHBT100のN型エミッタ電極109及びN型コレクタ電極110を形成する際は、図9に示すように、まず、P型のSi基板101の内部にN型埋め込み領域102を形成し、その後、P型のSi基板101上にN型エピタキシャル層103を形成し、このN型エピタキシャル層103の表面に第1の酸化膜115を形成した半導体基体を用意する。
【００１０】
このとき、このN型エピタキシャル層103の所定位置には、予めN型コレクタ取り出し層102と、LOCOS酸化膜104を形成しておく。
【００１１】
次に、図10に示すように、N型エピタキシャル層103とP型エピタキシャルベース層107との接合部となる部分の第1の酸化膜115を除去した後、この第1の酸化膜115を除去した部分からN型の不純物を拡散させることによりN型コレクタ領域106を形成し、その後、この上面にP型エピタキシャルベース層107を形成する。
【００１２】
次に、N型コレクタ取り出し層105の上部のP型エピタキシャルベース層107を除去した後、残ったP型エピタキシャルベース層107及び第1の酸化膜115の表面に第2の酸化膜116を形成する。
【００１３】
次に、図11に示すように、N型コレクタ領域106の上部の第2の酸化膜116をエッチングして、P型エピタキシャルベース層107の表面を露出させることによりエミッタ用開口117を形成すると同時に、N型コレクタ取り出し層105の上部の第1の酸化膜115及び第2の酸化膜116をエッチングして、N型コレクタ取り出し層105の表面を露出させることによりコレクタ用開口118を形成する。
【００１４】
次に、図12に示すように、エミッタ用開口117とコレクタ用開口118を含む第2の酸化膜116の表面に多結晶Si層を形成した後、この多結晶Si層にN型の不純物を拡散させ、その後、エミッタ電極109及びコレクタ電極110となる部分以外の多結晶Si層を除去することによってエミッタ電極109とコレクタ電極110とを形成していた（たとえば、特許文献１参照。）。
【特許文献１】特開2000-114267号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このように、上記従来のSiGeHBT100は、エミッタ用開口117とコレクタ用開口118とを同時に形成する際に、エミッタ用開口117形成部では、P型エピタキシャルベース層107とエミッタ電極109との接合部となる部分のP型エピタキシャルベース層107の表面が露出するまで第2の酸化膜116をエッチングし、コレクタ用開口118形成部では、コレクタ電極110とN型コレクタ取り出し層105との接合部となるN型コレクタ取り出し層105の表面が露出するまで第2の酸化膜116と第1の酸化膜115とをエッチングしなければならなかった。
【００１６】
その結果、エミッタ用開口117形成部でP型エピタキシャルベース層107の表面が露出するまで第2の酸化膜115をエッチングした段階では、コレクタ用開口118においてN型コレクタ取り出し層105の表面は露出していない状態となっている。
【００１７】
そのため、コレクタ用開口118においてN型コレクタ取り出し層105の表面が露出するまでさらにエッチングを行うと、エミッタ用開口117形成部では、P型エピタキシャルベース層107の表面がエッチングにより傷ついてしまうおそれがあった。
【００１８】
このように、P型エピタキシャルベース層107の表面が傷ついてしまうと、P型エピタキシャルベース層107とエミッタ電極109との接合部におけるエミッタ抵抗が増大してしまい、SiGeHBT100の電流利得特性が劣化するといった問題があった。
【課題を解決するための手段】
【００１９】
そこで、請求項1に係る本発明では、コレクタ領域の表面に第1酸化膜を形成する工程と、第1酸化膜の表面にベース層を形成する工程と、ベース層の表面に第2酸化膜を形成した後にベース層をパターニングするとともに、コレクタ電極形成位置の第1酸化膜をエッチングすることにより薄膜化する工程と、エミッタ電極を形成するためのエミッタ用開口及びコレクタ電極を形成するためのコレクタ用開口を形成する工程とを有することとした。
【００２０】
また、請求項2に係る本発明では、第2酸化膜を形成した後に、コレクタ用開口形成位置の第2酸化膜とベース層とをエッチングにより除去し、さらに、第1酸化膜の一部をエッチングして、この第1酸化膜の膜厚を予め薄膜化することとした。
【００２１】
また、請求項3に係る本発明では、第1酸化膜の膜厚が第2酸化膜の膜厚と略等しくなるようにエッチングすることとした。
【００２２】
また、請求項4に係る本発明では、バイポーラトランジスタを有する半導体装置の製造方法において、バイポーラトランジスタは、コレクタ領域の表面に第1酸化膜を形成した後、この第1酸化膜の表面にベース層を形成し、その後、ベース層の表面に第2酸化膜を形成した後にベース層をパターニングするとともに、コレクタ電極形成位置の第1酸化膜をエッチングすることにより薄膜化し、エミッタ電極を形成するためのエミッタ用開口及びコレクタ電極を形成するためのコレクタ用開口を形成することとした。
【発明の効果】
【００２３】
本発明では、以下に記載するような効果を奏する。
【００２４】
請求項1に係る本発明では、コレクタ領域の表面に第1酸化膜を形成する工程と、第1酸化膜の表面にベース層を形成する工程と、ベース層の表面に第2酸化膜を形成した後にベース層をパターニングするとともに、コレクタ電極形成位置の第1酸化膜をエッチングすることにより薄膜化する工程と、エミッタ電極を形成するためのエミッタ用開口及びコレクタ電極を形成するためのコレクタ用開口を形成する工程とを有することとしたため、エピタキシャル成長させたベース層の表面に傷を付けることなくエミッタ用開口を形成することができ、このエミッタ用開口にエミッタ電極を形成することによってエミッタ抵抗を低減して、電流利得特性を向上させたバイポーラトランジスタを製造することができる。
【００２５】
また、請求項2に係る本発明では、第2酸化膜を形成した後に、コレクタ用開口形成位置の第2酸化膜とベース層とをエッチングにより除去し、さらに、第1酸化膜の一部をエッチングして、この第1酸化膜の膜厚を予め薄膜化することとしたため、同一のエッチング工程により第1酸化膜を薄膜化することができ、製造工程の増加を防止しながらエミッタ抵抗を低減し、電流利得特性を向上させたバイポーラトランジスタを製造することができる。
【００２６】
また、請求項3に係る本発明では、第1酸化膜の膜厚が第2酸化膜の膜厚と略等しくなるようにエッチングすることとしたため、必要最小限のエッチング量によりエミッタ用開口及びコレクタ用開口を同時に形成でき、製造コストを低減できる。
【００２７】
また、請求項4に係る本発明では、バイポーラトランジスタを有する半導体装置の製造方法において、バイポーラトランジスタは、コレクタ領域の表面に第1酸化膜を形成した後、この第1酸化膜の表面にベース層を形成し、その後、ベース層の表面に第2酸化膜を形成した後にベース層をパターニングするとともに、コレクタ電極形成位置の第1酸化膜をエッチングすることにより薄膜化し、エミッタ電極を形成するためのエミッタ用開口及びコレクタ電極を形成するためのコレクタ用開口を形成することとしたため、バイポーラトランジスタのエミッタ抵抗を低減することにより低消費電力化を測った半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２８】
本発明に係るバイポーラトランジスタを有する半導体装置の製造方法は、同一の半導体基板上に、ヘテロ結合を有するバイポーラトランジスタと、MOS（Metal Oxide Silicon）トランジスタ、又は各種受動素子とを形成した半導体装置を製造する方法である。
【００２９】
そして、バイポーラトランジスタを形成する工程では、第1導電型の半導体基板の内部に第2導電型の埋め込みコレクタ層を形成し、この埋め込みコレクタ層の内部にエピタキシャル法を用いて第2導電型のコレクタ層を形成する。
【００３０】
その後、このコレクタ層の表面に、第1酸化膜を形成した後、この第1酸化膜にコレクタ層とベース層との接合部を形成するための開口部を形成する。
【００３１】
次に、この開口部を含む第1酸化膜の表面に、エピタキシャル法を用いてベース層を形成し、このベース層の表面に第2酸化膜を形成する。
【００３２】
ここで、コレクタ電極を形成する位置の第2酸化膜と、ベース層とをエッチングにより除去することによりベース層に所定のパターニングを施すとともに、第1酸化膜の表層部の一部とをエッチングにより除去することによって第1酸化膜の膜厚を減じて、このとき残存する第1酸化膜の膜厚と、ベース層の表面に形成した第2酸化膜の膜厚とを略等しく形成する。
【００３３】
その後、ベース層上の第2酸化膜の所定位置と、コレクタ電極を形成する位置の第1酸化膜とを同時にエッチングすることにより、エミッタ用開口とコレクタ用開口とを形成し、このエミッタ用開口にエミッタ電極を形成するとともに、コレクタ用開口にコレクタ電極を形成する。
【００３４】
そのため、エミッタ用開口を形成する際の第1酸化膜のエッチングによりエピタキシャル成長させたベース層の表面に傷を付けるおそれがないので、このエミッタ用開口にエミッタ電極を形成した場合のエミッタ抵抗が低減して、バイポーラトランジスタの電流利得が増大する。
【００３５】
以下に、本発明に係るバイポーラトランジスタを有する半導体装置の製造方法について、図面を参照して具体的に説明する。
【００３６】
なお、ここでは、同一の半導体基板上にSiGeHBTと、NチャネルMOSトランジスタ（以下、「NMOS」という。）と、PチャネルMOSトランジスタ（以下、「PMOS」という。）とを同時に形成する際の製造工程を例に挙げて説明を行うが、説明を簡単化するためにSiGeHBTの形成領域のみを図示して説明を行うこととする。
【００３７】
図1に示すSiGeHBT1を形成する際には、まず、図2に示すP型のSi基板2の表面に、熱酸化法を用いて酸化膜（SiO2膜）を200nm〜300nmの厚さとなるように形成した後、この酸化膜に対して、所定のパターニングを施したレジストマスクを用いてドライエッチングを行うことによりSiGeHBT1形成領域の酸化膜に開口を形成する。
【００３８】
次に、1200℃程度の温度下で、この開口からP型のSi基板2にSb（アンチモン）を気相拡散させることにより、N型埋め込み領域3を形成した後、フッ酸などの薬液によりP型のSi基板2の表面に残存する酸化膜を除去し、その後、このP型のSi基板2の表面にエピタキシャル法を用いてP（リン）を含有させたN型エピタキシャル層4を形成する。
【００３９】
このN型エピタキシャル層4は、抵抗値を1.0〜1.5Ω/cm程度とし、厚さが0.4〜0.6μm程度となるように形成する。
【００４０】
次に、N型エピタキシャル層4の表面にLOCOS（LO Cal Oxidation of Silicon）技術を用いて250〜400nm程度の厚さのLOCOS酸化膜5を形成した後、所定のパターニングを施したレジストマスクを用いてLOCOS酸化膜5の所定位置に開口を形成する。
【００４１】
次に、このLOCOS酸化膜5及びN型エピタキシャル層4の表面に、熱酸化法を用いて10〜30nmの厚さの酸化膜を形成した後、所定のレジストマスクを用いてN型エピタキシャル層4内部の所定位置にN型不純物をイオン注入することによりN型コレクタ取り出し層6を形成する。
【００４２】
このとき行うイオン注入では、Pイオンを1MeVのエネルギーにより5×1012/cm2のドーズ量で注入し、次に、Pイオンを500KeVのエネルギーにより5×1012/cm2のドーズ量で注入し、次に、As（ヒ素）イオンを440KeVのエネルギーにより3.8×1012/cm2のドーズ量で注入し、次に、Asイオンを270KeVのエネルギーにより3.8×1012/cm2のドーズ量で注入し、次に、B（ボロン）イオンを20KeVのエネルギーにより2.7×1012/cm2のドーズ量で注入することによりSiGeHBT1形成領域のN型エピタキシャル層4内部の所定位置にN型コレクタ取り出し層6を形成している。
【００４３】
また、このとき行うイオン注入により、PMOS形成領域のN型エピタキシャル層4の内部にN型well領域を形成している。
【００４４】
次に、所定のレジストマスクを用いてN型エピタキシャル層4内部の所定位置にP型不純物をイオン注入することによりP型素子分離領域7を形成する。
【００４５】
このとき行うイオン注入では、Bイオンを600KeVのエネルギーにより3×1012/cm2のドーズ量で注入し、次に、Bイオンを190KeVのエネルギーにより6×1012/cm2のドーズ量で注入し、次に、Bイオンを70KeVのエネルギーにより5×1012/cm2のドーズ量で注入し、次に、Bイオンを20KeVのエネルギーにより2×1012/cm2のドーズ量で注入することによりSiGeHBT1形成領域のN型エピタキシャル層4内部の所定位置にP型素子分離領域7を形成している。
【００４６】
また、このとき行うイオン注入により、同時にNMOS形成領域のN型エピタキシャル層4内部にP型well領域を形成している。
【００４７】
さらに、このときPMOS及びNMOS形成領域では、PMOS及びNMOSのVth（閾値電圧）を調整するために必要に応じてイオン注入を行うことにより、複数のVthを有するPMOS及びNMOSを形成することが可能であるが、ここではその工程を省略する。
【００４８】
次に、LOCOS酸化膜5以外の酸化膜をフッ酸などの薬液を用いて除除することによりN型エピタキシャル層4の表面を露出させる。
【００４９】
次に、所定のパターニングを施したレジストマスクを用いて、PMOS及びNMOS形成領域のN型エピタキシャル層4表面に熱酸化による酸化膜を5〜8nmの厚さとなるように形成することにより、PMOS及びNMOSのゲート酸化膜を形成する。
【００５０】
ここで、PMOS形成領域及びNMOS形成領域では、以下のような工程により各ゲート電極と、各ソース領域と、各ドレイン領域とを形成している。
【００５１】
まず、前工程で形成したゲート酸化膜の表面に、減圧CVD（Chemical Vapor Deposition）法を用いてP-DAS（P-Doped Amorphose Silicon）からなる低抵抗半導体層を略100nmの厚さとなるように形成した後、常圧CVD法を用いてタングステンシリサイド層を略100nmの厚さとなるように形成する。
【００５２】
次に、RIE（Reactive Ion Etching）法を用いたドライエッチングにより、不要な部分のタングステンシリサイド及びP-DASを除去することによりPMOS及びNMOSのゲート電極を形成した後、略800℃の温度下で10分間程度の熱処理を施す。
【００５３】
次に、所定のレジストマスクを用いてイオン注入を行うことにより、PMOS形成領域のソース・ドレイン形成領域に耐圧向上のためのP型層とN型層とを形成する。
【００５４】
このとき行うイオン注入では、BF（フッ化水素）イオンを600KeVのエネルギーにより2×1013/cm2のドーズ量で注入してP型層を形成し、次に、Asイオンを150KeVのエネルギーにより2×1013/cm2のドーズ量で注入してN型層を形成している。
【００５５】
次に、所定のレジストマスクを用いてイオン注入を行うことにより、NMOS形成領域のソース・ドレイン形成領域に耐圧向上のためのN型層とP型層とを形成する。
【００５６】
このとき行うイオン注入では、Asイオンを40KeVのエネルギーにより2×1014/cm2のドーズ量で注入してN型層を形成し、次に、Bイオンを30KeVのエネルギーにより7×1012/cm2のドーズ量で注入してP型層を形成している。
【００５７】
次に、減圧CVD法を用いて酸化膜を略30nmの厚さとなるように形成した後、850℃の酸素雰囲気中で30分間程度の熱処理を行うことにより不純物を活性化させる。
【００５８】
次に、減圧CVD法を用いてP-DASを略130nmの厚さとなるように形成した後、全面エッチバックを行うことによってPMOS及びNMOSの各ゲート電極側壁にLDD（Lightly Doped Drain）サイドウォールを形成する。
【００５９】
次に、所定のレジストマスクを用いてイオン注入を行うことにより、PMOS形成領域の所定位置に、PMOSのソース領域とドレイン領域とを形成する。
【００６０】
このとき行うイオン注入では、BFイオンを50KeVのエネルギーにより1×1015/cm2のドーズ量で注入してPMOSソース領域及びドレイン領域を形成している。
【００６１】
次に、所定のレジストマスクを用いてイオン注入を行うことにより、NMOS形成領域の所定位置に、このNMOSのソース領域とドレイン領域とを形成する。
【００６２】
このとき行うイオン注入では、Asイオンを50KeVのエネルギーにより5×1015/cm2のドーズ量で注入してNMOSのソース領域及びドレイン領域を形成している。
【００６３】
また、ここで行うイオン注入により、AsイオンをSiGeHBT形成領域のN型コレクタ取り出し層6にも注入している。
【００６４】
次に、全面エッチバックを行うことにより、LDDサイドウォールを除去する。
【００６５】
このようにしてPNMOS及びNMOSの各ゲート電極と各ソース領域及びドレイン領域を形成した後、減圧CVD法を用いて第1酸化膜8を略100nmの厚さとなるように形成し、その後、略850℃の窒素雰囲気中で略30分間程度の熱処理を行うことにより図2に示す半導体基体を形成する。
【００６６】
次に、SiGeHBT1の形成領域では、図3に示すように、所定のパターニングを施したレジストマスクを用いてN型エピタキシャル層4内部の所定位置にイオン注入を行うことによりN型コレクタ層9を形成する。
【００６７】
このとき行うイオン注入では、後にSiGeHBT1のベース・コレクタ接合部となる部分のP型エピタキシャル層4の表面からPイオンを300KeVのエネルギーにより2×1012/cm2のドーズ量で注入してN型コレクタコレクタ層9を形成している。
【００６８】
次に、N型コレクタ層9を形成する際に用いたものと同一のレジストマスクを用いてN型コレクタ層9上部の第1酸化膜8をドライエッチングすることにより、第1酸化膜8の膜厚を10nm〜30nm程に薄膜化した後、さらに、フッ酸などの薬液を用いてこの第1酸化膜8をウェットエッチングすることにより、N型コレクタ層9の表面に傷を付けることなく第1酸化膜8を除去する。
【００６９】
次に、表面を露出させたN型コレクタ層9と第1酸化膜8との表面に、BとGe（ゲルマニウム）を含有させたP型エピタキシャルベース層10を形成する。
【００７０】
このとき形成するP型エピタキシャルベース層10は、非選択エピタキシャル法を用いて形成するため、N型コレクタ層9の表面には、単結晶のSiGe層からなるP型エピタキシャルベース層10が形成され、第1酸化膜8の表面には、多結晶のSiGe層からなるP型エピタキシャルベース層10が形成される。
【００７１】
この単結晶のSiGe層からなるP型エピタキシャルベース層10は、後にSiGeHBT1の真性ベース層となり、多結晶のSiGe層からなるP型エピタキシャルベース層10は、後にSiGeHBT1のベース取り出し層となる。
【００７２】
次に、P型エピタキシャルベース層10の表面に、減圧CVD法を用いて第2の酸化膜11を100nm〜200nmの厚さとなるように形成した後、略800℃の窒素雰囲気中で10分間程度の熱処理を行うことにより、図3に示す半導体基体を形成する。
【００７３】
次に、図4に示すように、SiGeHBT1の真性ベース層及びベース取り出し層となる部分のP型エピタキシャルベース層10上に形成した第2酸化膜11のみを被覆するようにパターニングした膜厚調整用レジストマスク12を用いて、不要な部分の第2酸化膜11とP型エピタキシャルベース層10と第1酸化膜8の表層部をドライエッチングにより除去し、その後、膜厚調整用レジストマスク12を除去する。
【００７４】
特に、ここで行うドライエッチングでは、ドライエッチング終了時の第1酸化膜8の膜厚と、P型エピタキシャルベース層10の表面に残存している第2酸化膜11の膜厚とが略等しくなるように第1酸化膜8の表面をエッチングするようにしている。
【００７５】
こうすることによって、後にエミッタ電極を形成するためのエミッタ用開口とコレクタ電極を形成するためのコレクタ用開口とを同時に形成する際に、第2酸化膜と第1酸化膜とを同一の深さまでエッチングすることによってエミッタ用開口とコレクタ用開口とを形成することができる。
【００７６】
そのため、P型エピタキシャルベース層10の表面が露出するまで第2酸化膜11をエッチングした時点で、同時にN型コレクタ引き出し層6の表面が露出することになり、P型エピタキシャルベース層10の表面を傷つけることなくエミッタ用開口を形成することができるので、このエミッタ用開口にエミッタ電極を形成した場合にエミッタ抵抗を低減することができる。
【００７７】
次に、図5に示すように、減圧CVD法を用いて保護酸化膜13を10〜50nmの厚さとなるように形成する。
【００７８】
次に、図6に示すように、所定のパターニングを施したレジストマスクを用いて保護酸化膜13と第2酸化膜11の所定位置をドライエッチングすることにより、エミッタ電極16を形成するためのエミッタ用開口14を形成するとともに、保護酸化膜13と第1酸化膜8の所定位置をドライエッチングすることによりコレクタ電極17を形成するためのコレクタ用開口15を警醒する。
【００７９】
特に、ここでは上記のように、予めエミッタ用開口14形成位置の第2酸化膜11の膜厚と、コレクタ用開口15形成位置の第1酸化膜8の膜厚とが等しくなるように形成しておいたため、保護酸化膜13及び第2酸化膜11と、保護酸化膜13及び第1酸化膜8とを同一量ドライエッチングすることによって、P型エピタキシャルベース層10の表面とN型コレクタ取り出し層6の表面とが同時に露出するようにエミッタ用開口14とコレクタ用開口15とを形成することができる。
【００８０】
そのため、P型エピタキシャルベース層10の表面の結晶性を傷つけることなくエミッタ用開口14を形成することができるので、エミッタ抵抗を低減し、電流利得特性に優れたSiGeHBT1を形成することができる。
【００８１】
また、このとき行うドライエッチングにより、PMOS及びNMOSの形成領域の各ソース・ドレイン領域表面の酸化膜を除去してソース用開口及びドレイン用開口を形成するようにしている。
【００８２】
次に、図7に示すように、図6に示す半導体基体の表面に、減圧CVD法を用いて多結晶Si層を100〜150nmの厚さとなるように形成した後、この多結晶Si層の表面に、同じく減圧CVD法を用いて酸化膜を10〜20nmの厚さとなるように形成する。
【００８３】
なお、このとき形成する多結晶Si層及び酸化膜はPMOS及びNMOSの形成領域にも形成するようにしている。
【００８４】
次に、所定のパターニングを施したレジストマスクを用いてSiGeHBT1の形成領域及びNMOSの形成領域の多結晶Si層にイオン注入を行う。
【００８５】
ここでは、Asイオンを30〜40KeVのエネルギーにより1×1015〜16/cm2のドーズ量で注入するようにしている。
【００８６】
次に、所定のパターニングを施したレジストマスクを用いてPMOSの形成領域の多結晶Si層にイオン注入を行う。
【００８７】
ここでは、BFイオンを30〜50KeVのエネルギーにより1×1015〜16/cm2のドーズ量で注入するようにしている。
【００８８】
次に、所定のパターニングを施したレジストマスクを用いて多結晶Si層の所定位置をドライエッチングすることにより、SiGeHBT1のエミッタ電極16とコレクタ電極17とを形成するとともに、PMOS及びNMOSの各ソース電極及びドレイン電極を形成し、その後、これらエミッタ電極16、コレクタ電極17、PMOS及びNMOSの各ソース電極と各ドレイン電極の表面の酸化膜をフッ酸などの薬液を用いて除去する。
【００８９】
次に、1000℃の窒素雰囲気中でRTA（rapid thermal anneal）処理を施すことによりエミッタ電極16からP型エピタキシャルベース層10の内部にAsを熱拡散させることによってエミッタ領域18を形成する。
【００９０】
また、このとき同時に、NMOSのソース電極及びドレイン電極からソース領域及びドレイン領域にAsを拡散させることにより、このソース領域及びドレイン領域の表面にN型層を形成するとともに、PMOSのソース電極及びドレイン電極からソース領域及びドレイン領域にBを拡散させることにより、このソース領域及びドレイン領域の表面にP型層を形成するようにしている。
【００９１】
次に、エミッタ電極16とコレクタ電極17とP型エピタキシャルベース層10の表面を露出させている部分に酸化防止膜としてCo（コバルト）又はTi（チタン）を用いて金属膜（図示略。）形成した後、略500℃の窒素雰囲気中で30秒間程度RTP（rapid thermal process）による熱処理を施すことにより金属シリサイドを形成する。
【００９２】
次に、アンモニア過水などの薬液を用いて保護酸化膜13の表面に形成された未反応の金属膜を除去した後、再度RTPにより略700℃の窒素雰囲気中で30秒間程度の熱処理を施すことにより金属シリサイドを低抵抗化する。
【００９３】
次に、図7に示す半導体基体の表面に、減圧CVDを用いて酸化膜を500〜800nmの厚さとなるように形成した後、HDP-CVD法（高密度プラズマ化学気相成長法）を用いてTEOS（テトラエトキシシラン）を原料とした酸化膜を1500〜2000nmの厚さとなるように形成することによって層間絶縁膜19を形成する。
【００９４】
次に、CMP法（化学的機械的研磨法）を用いてこの層間絶縁膜19の表面を平坦化した後、所定のパターニングを施したレジストマスクを用いて層間絶縁膜19の所定位置をドライエッチングすることによりエミッタ電極16の表面、コレクタ電極17の表面、ベース取り出し層となる部分のP型エピタキシャルベース層10の表面にまで達する開口をそれぞれ形成し、この開口のそれぞれにメタル電極20を形成する。
【００９５】
最後に、このメタル電極20の表面に多層配線層21を形成して図1に示すようなSiGeHBT1を形成する。
【００９６】
本発明では、このようにSiGeHBT1を形成しているため、エピタキシャル法により形成したN型コレクタ領域9の表面を傷つけることなくエミッタ用開口14を形成することができるので、このエミッタ用開口14にエミッタ電極を形成した場合にエミッタ抵抗を低減でき、SiGeHBT1の電流利得を増加できるだけでなく、このSiGeHBT1の消費電力を低減することができる。
【図面の簡単な説明】
【００９７】
【図１】本発明に係るSiGeHBTを示す断面説明図である。
【図２】本発明に係るSiGeHBTの製造工程を示す断面説明図である。
【図３】本発明に係るSiGeHBTの製造工程を示す断面説明図である。
【図４】本発明に係るSiGeHBTの製造工程を示す断面説明図である。
【図５】本発明に係るSiGeHBTの製造工程を示す断面説明図である。
【図６】本発明に係るSiGeHBTの製造工程を示す断面説明図である。
【図７】本発明に係るSiGeHBTの製造工程を示す断面説明図である。
【図８】従来のSiGeHBTを示す断面説明図である。
【図９】従来のSiGeHBTの製造工程を示す断面説明図である。
【図１０】従来のSiGeHBTの製造工程を示す断面説明図である。
【図１１】従来のSiGeHBTの製造工程を示す断面説明図である。
【図１２】従来のSiGeHBTの製造工程を示す断面説明図である。
【符号の説明】
【００９８】
1  SiGeHBT
2  P型の半導体基板
3  N型埋め込み領域
4  N型エピタキシャル層
5  LOCOS酸化膜
6  N型コレクタ取り出し層
7  P型素子分離領域
8  第1酸化膜
9  N型コレクタ層
10  P型エピタキシャルベース層
11  第2酸化膜
12  膜厚調整用レジストマスク
13  保護酸化膜
14  エミッタ用開口
15  コレクタ用開口
16  エミッタ電極
17  コレクタ電極
18  エミッタ領域
19  層間絶縁膜
20  メタル電極
21  多層配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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