(57)【要約】【課題】  下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる半導体装置及びその製造方法を得る。【解決手段】  本発明に係る半導体装置は、凹部を有するシリコン酸化膜と、凹部内に形成された下部電極と、下部電極の上端近傍に設けられたシリコン窒化膜と、下部電極を覆うように形成された酸化タンタル膜と、酸化タンタル膜上に形成された上部電極とを有する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
凹部を有するシリコン酸化膜と、
前記凹部内に形成された下部電極と、
前記下部電極の上端近傍に設けられたシリコン窒化膜と、
前記下部電極を覆うように形成された酸化タンタル膜と、
前記酸化タンタル膜上に形成された上部電極とを有することを特徴とする半導体装置。
【請求項２】
前記シリコン窒化膜は前記シリコン酸化膜上に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シリコン窒化膜は、前記凹部の側壁に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記シリコン窒化膜の高さは、前記シリコン酸化膜の高さよりも高いことを特徴とする請求項３記載の半導体装置。
【請求項５】
凹部を有するシリコン酸化膜と、
前記凹部内及び前記シリコン酸化膜上に延在するように形成された下部電極と、
前記下部電極を覆うように形成された酸化タンタル膜と、
前記酸化タンタル膜上に形成された上部電極とを有することを特徴とする半導体装置。
【請求項６】
半導体基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン酸化膜及び前記シリコン窒化膜をパターニングして凹部を形成する工程と、
全面に下部電極を形成する工程と、
前記凹部内にレジストを形成する工程と、
前記レジストをマスクにして、前記下部電極の上端が前記シリコン窒化膜の側壁にくるまで前記下部電極をエッチングする工程と、
前記レジストを除去する工程と、
前記下部電極を覆うように酸化タンタル膜を形成する工程と、
前記酸化タンタル膜上に上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜に凹部を形成する工程と、
前記凹部の側壁にシリコン窒化膜を形成する工程と、
全面に下部電極を形成する工程と、
前記凹部内にレジストを形成する工程と、
前記レジストをマスクにして、前記下部電極の上端が前記シリコン窒化膜の側壁にくるまで前記下部電極をエッチングする工程と、
前記レジストを除去する工程と、
前記下部電極を覆うように酸化タンタル膜を形成する工程と、
前記酸化タンタル膜上に上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
前記シリコン窒化膜を形成した後に、前記シリコン酸化膜を選択的にエッチングして、前記シリコン窒化膜の高さを前記シリコン酸化膜の高さよりも高くする工程を更に有することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
半導体基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜に凹部を形成する工程と、
全面に下部電極を形成する工程と、
前記凹部内及び前記凹部近傍の前記シリコン酸化膜上にレジストを形成する工程と、
前記レジストをマスクにして前記下部電極をエッチングする工程と、
前記レジストを除去する工程と、
前記下部電極を覆うように酸化タンタル膜を形成する工程と、
前記酸化タンタル膜上に上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘電体膜として酸化タンタル膜を用いたコンケーブ型容量素子を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭは、メモリセル選択用ＭＩＳＦＥＴと、このＭＩＳＦＥＴに直列に接続された情報蓄積用の容量素子を有する。この容量素子としては、微細化を図り、ある程度の容量を確保するため、層間絶縁膜に凹部を形成し、凹部内に下部電極、誘電体膜及び上部電極を形成したコンケーブ型容量素子が用いられる。そして、小さな占有面積で高いキャパシタ容量を実現するために、誘電体膜として、比誘電率が高い酸化タンタル膜（Ｔａ２Ｏ５膜）が用いられる（例えば、特許文献１参照）。
【０００３】
図８は、従来の半導体装置を示す断面図である。半導体基板１１上にコバルトシリサイド層１２を形成し、その上に層間絶縁膜としてシリコン酸化膜（ＳｉＯ２膜）１３を形成している。そして、シリコン酸化膜１３に凹部を形成し、凹部内に窒化チタン膜（ＴｉＮ）１６、酸化タンタル膜１８及び窒化チタン膜１９を形成している。ここで、下部電極である窒化チタン膜１６の上端は、シリコン酸化膜１３の凹部の側壁に位置する。
【０００４】
【特許文献１】特開２００２−１２４６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
誘電体膜である酸化タンタル膜は、シリコン酸化膜上での成膜が困難であり、シリコン酸化膜上での膜厚は非常に薄くなる。そのため、従来の半導体装置では、下部電極の上端近傍で酸化タンタル膜が薄くなっており、この部分で下部電極と上部電極の間にリークが生じるという問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、凹部を有するシリコン酸化膜と、凹部内に形成された下部電極と、下部電極の上端近傍に設けられたシリコン窒化膜と、下部電極を覆うように形成された酸化タンタル膜と、酸化タンタル膜上に形成された上部電極とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００８】
本発明により、下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について図１及び図２を用いて説明する。
【００１０】
まず、図１（ａ）に示すように、シリコン等からなる半導体基板１１上に例えばコバルト（Ｃｏ）等をスパッタ法等により形成し、ＲＴＡ（Rapid Thermal Annealing）法等で７５０℃程度の熱処理を６０秒程度行うことにより、半導体基板１１上にコバルトシリサイド層（ＣｏＳｉ２）１２を形成する。次に、この上に、層間絶縁膜としてシリコン酸化膜１３をプラズマＣＶＤ法等を用いて４００ｎｍ程度形成する。そして、この上に、シリコン窒化膜（ＳｉＮ）１４を１００ｎｍ程度形成する。
【００１１】
次に、図１（ｂ）に示すように、写真製版処理及びドライエッチング法等を用いて、シリコン酸化膜１３及びシリコン窒化膜１４をパターニングして凹部１５を形成する。そして、図１（ｃ）に示すように、シリコン窒化膜１４上及び凹部１５内を含む全面に、下部電極として窒化チタン膜１６をスパッタ法等により形成する。
【００１２】
次に、図２（ａ）に示すように、写真製版処理等により、凹部１５内にレジスト１７を形成する。そして、レジスト１７をマスクにして、窒化チタン膜１６をドライエッチング法によりエッチバックする。この際に、窒化チタン膜１６の上端がシリコン窒化膜１４の側壁にくるまで窒化チタン膜１６をエッチングする。その後、図２（ｂ）に示すように、レジスト１７を除去する。
【００１３】
次に、図２（ｃ）に示すように、窒化チタン膜１６を覆うように、誘電体膜である酸化タンタル膜１８を形成する。そして、酸化タンタル膜１８上に、上部電極として窒化チタン膜１９をＣＶＤ法等により形成する。さらに、写真製版処理及びドライエッチング法により窒化チタン膜１９及び酸化タンタル膜１８をパターニングする。
【００１４】
以上の構成により製造された実施の形態１に係る半導体装置は、シリコン酸化膜上にシリコン窒化膜を設け、下部電極の上端近傍にシリコン酸化膜ではなくシリコン窒化膜が存在するようにしている。ここで、シリコン酸化膜に比べてシリコン窒化膜上では酸化タンタル膜を厚く形成できる。このため、下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる。
【００１５】
実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について図３及び図４を用いて説明する。ただし、図１又は図２と同様の構成要素には同じ番号を付し、説明を省略する。
【００１６】
まず、図３（ａ）に示すように、半導体基板１１上にコバルトシリサイド層１２を形成する。そして、層間絶縁膜としてシリコン酸化膜１３をプラズマＣＶＤ法等を用いて５００ｎｍ程度形成する。
【００１７】
次に、図３（ｂ）に示すように、写真製版処理及びドライエッチング法等を用いて、シリコン酸化膜１３をパターニングして凹部２１を形成する。
【００１８】
次に、図３（ｃ）に示すように、全面に５０ｎｍ程度のシリコン窒化膜２２を形成した後、ドライエッチング法を用いたエッチバックを行って、凹部２１の側壁のみシリコン窒化膜２２が残るようにする。
【００１９】
次に、図４（ａ）に示すように、シリコン酸化膜１３上及び凹部２１内を含む全面に、下部電極として窒化チタン膜１６をスパッタ法等により形成する。そして、写真製版処理等により、凹部２１内にレジスト１７を形成する。そして、レジスト１７をマスクにして、窒化チタン膜１６をドライエッチング法によりエッチバックする。この際に、窒化チタン膜１６の上端がシリコン窒化膜２２の側壁にくるまで窒化チタン膜１６をエッチングする。その後、図４（ｂ）に示すように、レジスト１７を除去する。
【００２０】
次に、図４（ｃ）に示すように、窒化チタン膜１６を覆うように、誘電体膜である酸化タンタル膜１８を形成する。そして、酸化タンタル膜１８上に、上部電極として窒化チタン膜１９をＣＶＤ法等により形成する。さらに、写真製版処理及びドライエッチング法により窒化チタン膜１９及び酸化タンタル膜１８をパターニングする。
【００２１】
以上の構成により製造された実施の形態２に係る半導体装置は、凹部の側壁にシリコン窒化膜を設け、下部電極の上端近傍にシリコン酸化膜ではなくシリコン窒化膜が存在するようにしている。このため、下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる。
【００２２】
図５は、実施の形態２に係る半導体装置の近傍に配線層が存在する場合を示す断面図である。実施の形態２に係る半導体装置はシリコン窒化膜２２が存在するため、容量素子を形成した領域と配線層２３の間隔が非常に狭い場合でも、配線層２３と窒化チタン膜１６の短絡を防ぐことができる。
【００２３】
また、層間絶縁膜がシリコン酸化膜のみであるため、以降の工程で層間絶縁膜の上部からシリコン基板へ接続孔を形成するのも実施の形態１と比べて容易である。
【００２４】
実施の形態３．
本発明の実施の形態３に係る半導体装置の製造方法について図３（ａ）〜（ｃ）及び図６を用いて説明する。ただし、図１〜図４と同様の構成要素には同じ番号を付し、説明を省略する。
【００２５】
まず、実施の形態２と同様にして図３（ａ）〜（ｃ）の工程を行って、凹部２１の側壁にシリコン窒化膜２２を形成する。そして、図６（ａ）に示すように、シリコン酸化膜１３を選択的にエッチングして、シリコン窒化膜２２の高さがシリコン酸化膜１３の高さよりも高くなるようにする。
【００２６】
次に、図６（ｂ）に示すように、シリコン酸化膜１３上及び凹部２１内を含む全面に、下部電極として窒化チタン膜１６をスパッタ法等により形成する。そして、写真製版処理等により、凹部２１内にレジスト１７を形成する。そして、レジスト１７をマスクにして、窒化チタン膜１６をドライエッチング法によりエッチバックする。この際に、シリコン酸化膜１３上の窒化チタン膜１６が無くなるまで窒化チタン膜１６をエッチングする。その後、図６（ｃ）に示すように、レジスト１７を除去する。
【００２７】
次に、図６（ｄ）に示すように、窒化チタン膜１６を覆うように、誘電体膜である酸化タンタル膜１８を形成する。そして、酸化タンタル膜１８上に、上部電極として窒化チタン膜１９をＣＶＤ法等により形成する。さらに、写真製版処理及びドライエッチング法により窒化チタン膜１９及び酸化タンタル膜１８をパターニングする。
【００２８】
以上の構成により製造された実施の形態３に係る半導体装置は、凹部の側壁にシリコン窒化膜を設け、下部電極の上端近傍にシリコン酸化膜ではなくシリコン窒化膜が存在するようにしている。このため、下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる。また、シリコン窒化膜の高さがシリコン酸化膜の高さよりも高くなっているため、下部電極の上端がシリコン窒化膜よりも高い領域にある場合でも、当該効果を奏する。
【００２９】
実施の形態４．
本発明の実施の形態４に係る半導体装置の製造方法について図７を用いて説明する。ただし、図１〜図４と同様の構成要素には同じ番号を付し、説明を省略する。
【００３０】
まず、図７（ａ）に示すように、半導体基板１１上に、コバルトシリサイド層１２及びシリコン酸化膜１３を形成する。そして、写真製版処理及びドライエッチング法等を用いて、シリコン酸化膜１３をパターニングして凹部２１を形成する。
【００３１】
次に、図７（ｂ）に示すように、シリコン酸化膜１３上及び凹部２１内を含む全面に、下部電極として窒化チタン膜１６をスパッタ法等により形成する。そして、写真製版処理等により、凹部２１内及び凹部近傍のシリコン酸化膜１３上にレジスト１７を形成する。そして、レジスト１７をマスクにして、窒化チタン膜１６をドライエッチング法によりエッチバックする。その後、図７（ｃ）に示すように、レジスト１７を除去する。
【００３２】
次に、図７（ｄ）に示すように、窒化チタン膜１６を覆うように、誘電体膜である酸化タンタル膜１８を形成する。そして、酸化タンタル膜１８上に、上部電極として窒化チタン膜１９をＣＶＤ法等により形成する。さらに、写真製版処理及びドライエッチング法により窒化チタン膜１９及び酸化タンタル膜１８をパターニングする。
【００３３】
以上の構成により製造された実施の形態４に係る半導体装置は、下部電極が凹部内だけでなく、シリコン酸化膜上にも延在している。即ち、下部電極の上端は、凹部側壁ではなく、凹部の外側に位置する。このため、下部電極の上端近傍で酸化タンタル膜が薄膜化するのを防ぎ、この部分での下部電極と上部電極の間のリークを防ぐことができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（１）である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（２）である。
【図３】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図（１）である。
【図４】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図（２）である。
【図５】本発明の実施の形態２に係る半導体装置の近傍に配線層が存在する場合を示す断面図である。
【図６】本発明の実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施の形態４に係る半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置を示す断面図である。
【符号の説明】
【００３５】
１１  半導体基板
１２  コバルトシリサイド層
１３  シリコン酸化膜
１４，２２  シリコン窒化膜
１５，２１  凹部
１６  窒化チタン膜（下部電極）
１７  レジスト
１８  酸化タンタル膜
１９  窒化チタン膜（上部電極）
２３  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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