(57)【要約】【課題】アイドル状態及びバンクアクティブ状態で発生する不要な電流消費を減少させることができる半導体メモリ素子を提供すること。【解決手段】バンクに対して読み出し動作又は書き込み動作がなされる間だけ連続パルス状の駆動クロック（ＣＬＫ＿ＡＬ、ＣＬＫ＿ＣＬ）を供給する駆動クロック供給手段（３００、４００）と、駆動クロック（ＣＬＫ＿ＡＬ、ＣＬＫ＿ＣＬ）に同期し、外部から印加されたアドレス（ＢＵＦ＿ＯＵＴ）をアディティブレイテンシに対応する時間だけ遅延させて、内部カラムアドレス（ＡＴ＿ＣＯＬ）として出力する遅延手段（１００）とを備える。【選択図】図６
2006309913.tif 000002
【特許請求の範囲】
【請求項１】
バンクに対して読み出し動作又は書き込み動作がなされる間だけ連続パルス状の駆動クロックを供給する駆動クロック供給手段と、
前記駆動クロックに同期し、外部から印加されたアドレスを、アディティブレイテンシ又は書き込みレイテンシに対応する時間だけ遅延させて、読み出しアドレス又は書き込みアドレスとして出力する遅延手段と、
前記読み出しアドレス又は前記書き込みアドレスが活性化されている間、前記読み出しアドレス又は前記書き込みアドレスを前記内部カラムアドレスとして出力するアドレス出力手段と
を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記駆動クロック供給手段が、
前記バンクに対して読み出し動作又は書き込み動作がなされる間、第１の駆動クロックを供給する第１の駆動クロック供給部と、
前記バンクに対して書き込み動作がなされる間、第２の駆動クロックを供給する第２の駆動クロック供給部と
を備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記遅延手段が、
前記第１の駆動クロックに同期して駆動される複数のフリップフロップを備え、アディティブレイテンシに対応する時間だけ前記内部アドレスを遅延させてＡＬアドレスとして出力し、該ＡＬアドレスを読み出しＣＡＳ信号に応じて読み出しアドレスとして出力する読み出しアドレス生成部と、
前記第２の駆動クロックに同期して駆動される複数のフリップフロップを備え、ＣＡＳレイテンシに対応する時間だけ前記ＡＬアドレスを遅延させてＣＬアドレスに出力し、該ＣＬアドレスを書き込みＣＡＳ信号に応じて書き込みアドレスとして出力する書き込みアドレス生成部と
を備えることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記第１の駆動クロック供給手段が、
バンクアドレス、ＣＡＳ信号及びプリチャージ信号を受信して、前記バンクの読み出し及び書き込み動作を感知し、カラム駆動信号を出力するカラムアクセス感知部と、
該カラムアクセス感知部の前記カラム駆動信号が活性化されている間、内部クロックを前記第１の駆動クロックとして出力する第１の出力制御部と
を備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記第２の駆動クロック供給手段が、
前記バンクアドレス、内部読み出し信号、内部書き込み信号、及び前記プリチャージ信号を受信して、前記バンクの書き込み動作を感知し、書き込み区間信号を出力する書き込み区間感知部と、
該書き込み区間感知部の前記書き込み区間信号が活性化されている間、内部クロックを前記第２の駆動クロックに出力するための第２の出力制御部と
を備えることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記ＣＡＳ信号が、前記内部読み出し信号又は前記内部書き込み信号が活性化される際に活性化される信号であることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記カラムアクセス感知部が、
第１のバンクに対する読み出し又は書き込み動作の際、第１のカラムアクセス信号を生成する第１のカラムアクセス信号生成部と、
第２のバンクに対する読み出し又は書き込み動作の際、第２のカラムアクセス信号を生成する第２のカラムアクセス信号生成部と、
前記第１及び第２のカラムアクセス信号の活性化に応答して、前記カラム駆動信号を出力するカラムアクセス信号出力部と
を備えることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記第１のカラムアクセス信号生成部が、
反転した前記プリチャージ信号がゲートに入力され、ソース端が第１の内部電圧の供給端に接続された第１のＰＭＯＳトランジスタと、
第１のバンクアドレスを反転させる第１のインバータと、
該第１のインバータの出力信号がゲートに入力され、ソース端が前記第１のＰＭＯＳトランジスタのドレイン端に接続された第２のＰＭＯＳトランジスタと、
前記第１のバンクアドレスがゲートに入力され、ドレイン端が前記第２のＰＭＯＳトランジスタのドレイン端に接続された第１のＮＭＯＳトランジスタと、
前記ＣＡＳ信号がゲートに入力され、前記第１のＮＭＯＳトランジスタのソース端及び第２の内部電圧の供給端の間にドレイン−ソース経路を有する第２のＮＭＯＳトランジスタと、
パワーアップ信号がゲートに入力され、前記第１の内部電圧の供給端及び前記第２のＰＭＯＳトランジスタのドレイン端の間にソース−ドレイン経路を有する第３のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの接続ノードの電圧をラッチして、前記第１のカラムアクセス信号として出力するラッチ部と
を備えることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記カラムアクセス信号出力部が、
前記第１及び第２のカラムアクセス信号が入力される第１のＮＯＲゲートと、
該第１のＮＯＲゲートの出力信号を反転させて、前記カラム駆動信号として出力する第２のインバータと
を備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記書き込み区間感知部が、
前記内部読み出し信号又は前記プリチャージ信号が活性化される際、駆動オフ信号を活性化させる駆動オフ制御部と、
前記第１のバンクに対する書き込み動作を感知して、第１のバンク書き込み区間信号を生成する第１の書き込み区間信号生成部と、
前記第２のバンクに対する書き込み動作を感知して、第２のバンク書き込み区間信号を生成する第２の書き込み区間信号生成部と、
前記第１及び第２のバンク書き込み区間信号の活性化に応答して、前記書き込み区間信号を出力する書き込み区間信号出力部と
を備えることを特徴とする請求項７に記載の半導体メモリ素子。
【請求項１１】
前記第１の書き込み区間信号生成部が、
前記駆動オフ信号がゲートに入力され、ソース端が第１の内部電圧の供給端に接続された第１のＰＭＯＳトランジスタと、
第１のバンクアドレスを反転させる第１のインバータと、
該第１のインバータの出力信号がゲートに入力され、ソース端が前記第１のＰＭＯＳトランジスタのドレイン端に接続された第２のＰＭＯＳトランジスタと、
前記第１のバンクアドレスがゲートに入力され、ドレイン端が前記第２のＰＭＯＳトランジスタのドレイン端に接続された第１のＮＭＯＳトランジスタと、
前記内部書き込み信号がゲートに入力され、前記第１のＮＭＯＳトランジスタのソース端及び第２の内部電圧の供給端の間にドレイン−ソース経路を有する第２のＮＭＯＳトランジスタと、
パワーアップ信号がゲートに入力され、前記第１の内部電圧の供給端及び前記第２のＰＭＯＳトランジスタのドレイン端の間にソース−ドレイン経路を有する第３のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタの接続ノードの電圧をラッチして、前記第１のバンク書き込み区間信号として出力するラッチ部と
を備えることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項１２】
前記書き込み区間信号出力部が、
前記第１及び第２のバンク書き込み区間信号が入力される第１のＮＯＲゲートと、
該第１のＮＯＲゲートの出力信号を反転させて、前記書き込み区間信号として出力する第１のインバータと
を備えることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記読み出しアドレス生成部が、
前記ＣＡＳ信号に応答して、前記内部アドレスを伝達する第１のトランスファーゲートと、
該第１のトランスファーゲートの出力信号をラッチして出力するラッチ部と、
該ラッチ部の出力信号を遅延させて、第１及び第２のフリーＡＬアドレスとして出力する第１の遅延部と、
ＡＬ情報信号に応答して、前記第１のフリーＡＬアドレス及び前記第２のフリーＡＬアドレスのうちのいずれか１つを選択し、前記ＡＬアドレスとして出力するＡＬ選択部と、
前記読み出しＣＡＳ信号に応答して、前記ＡＬアドレスを前記読み出しアドレスとして出力する第２のトランスファーゲートと
を備えることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項１４】
前記第１の遅延部が、
前記ラッチ部の出力信号を前記第１の駆動クロックに同期させ、前記第１のフリーＡＬアドレス、又は前記第２のフリーＡＬアドレスを出力する直列に接続された複数のフリップフロップを備えることを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１５】
前記フリップフロップが、
入力クロックに応答して入力信号を伝達する第４のトランスファーゲートと、
該第４のトランスファーゲートの出力信号をラッチする第１のラッチ部と、
入力クロックに応答して、前記第１のラッチ部の出力信号を伝達する第５のトランスファーゲートと、
該第５のトランスファーゲートの出力信号をラッチして出力する第２のラッチ部と
を備えることを特徴とする請求項１４に記載の半導体メモリ素子。
【請求項１６】
前記書き込みアドレス生成部が、
前記２の駆動クロックに応答して、前記ＡＬアドレスをＣＡＳレイテンシに対応する遅延時間を有する第１及び第２のフリーＣＬアドレスとして出力する第２の遅延部と、
ＣＬ情報信号に応答して、前記第１及び第２のフリーＣＬアドレスのうちのいずれか１つを選択し、前記ＣＬアドレスとして出力するＣＬ選択部と、
書き込みＣＡＳ信号に応答して、前記ＣＬアドレスを前記書き込みアドレスとして出力する第３のトランスファーゲートと
を備えることを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１７】
前記第２の遅延部が、
前記ＡＬアドレスを前記第２の駆動クロックに同期させて、前記第１のフリーＣＬアドレス又は前記第２のフリーＣＬアドレスとして出力する直列に接続された複数のフリップフロップを備えることを特徴とする請求項１６に記載の半導体メモリ素子。
【請求項１８】
前記フリップフロップが、
入力クロックに応答して入力信号を伝達する第４のトランスファーゲートと、
該第４のトランスファーゲートの出力信号をラッチする第１のラッチ部と、
入力クロックに応答して、前記第１のラッチ部の出力信号を伝達する第５のトランスファーゲートと、
該第５のトランスファーゲートの出力信号をラッチして出力する第２のラッチ部と
を備えることを特徴とする請求項１７に記載の半導体メモリ素子。
【請求項１９】
バンクに対する読み出し又は書き込み動作の際、第１の駆動クロックを供給する第１の駆動クロック供給手段と、
バンクに対する書き込み動作の際、第２の駆動クロックを供給する第２の駆動クロック供給手段と、
前記第１の駆動クロックに同期し、ＣＡＳ信号に応じて印加された内部アドレスをアディティブレイテンシに対応する時間だけ遅延させてＡＬアドレスとして出力し、該ＡＬアドレスを読み出しＣＡＳ信号に応じて読み出しアドレスとして出力する読み出しアドレス生成手段と、
前記第２の駆動クロックに同期し、前記ＡＬアドレスをＣＡＳレイテンシに対応する時間だけ遅延させてＣＬアドレスに出力し、該ＣＬアドレスを書き込みＣＡＳ信号に応じて書き込みアドレスとして出力する書き込みアドレス生成手段と、
前記読み出しアドレス又は前記書き込みアドレスをラッチして内部カラムアドレスとして出力するアドレス出力手段と
を備えることを特徴とする半導体メモリ素子。
【請求項２０】
前記第１の駆動クロック供給部が、
バンクアドレス、ＣＡＳ信号及びプリチャージ信号を受信して、バンクの読み出し及び書き込み動作を感知し、カラム駆動信号を出力するカラムアクセス感知部と、
該カラムアクセス感知部のカラム駆動信号が活性化されている間、内部クロックを前記第１の駆動クロックとして出力する第１のクロック出力制御部と
を備えることを特徴とする請求項１９に記載の半導体メモリ素子。
【請求項２１】
前記第２の駆動クロック供給手段が、
前記バンクアドレス、内部読み出し信号、内部書き込み信号、及び前記プリチャージ信号を受信して、バンクの書き込み動作を感知する書き込み区間感知部と、
該書き込み区間感知部の書き込み区間信号が活性化されている間、内部クロックを前記第２の駆動クロックとして出力する第２の出力制御部と
を備えることを特徴とする請求項２０に記載の半導体メモリ素子。
【請求項２２】
前記ＣＡＳ信号は、前記内部読み出し信号又は前記内部書き込み信号の活性化の際に活性化される信号であることを特徴とする請求項２１に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、アイドル状態及びバンクアクティブ状態で発生する不要な電流消費を減少するための半導体メモリ素子に関する。
【背景技術】
【０００２】
一般に、半導体メモリ素子内の特定のセルをアクセスするためには、特定のセルが接続されたワードラインとビットラインとを選択する過程が必要である。このような、ワードライン及びビットラインを選択するためには、特定のセルに対するコマンド及びアドレスの印加が要求される。そして、コマンド及びアドレスを受け取った素子が対応する動作を行うには、所定の時間がかかる。
【０００３】
実際に、ワードラインを活性化させるためのローアクティブコマンド及びローアドレスを印加してから、ｔＲＣＤ（RAS To CAS Delay）という所定の時間が経過して始めて、ビットラインを選択するためのカラムアドレスを読み出しコマンド又は書き込みコマンドと共に印加することができる。
【０００４】
一方、ＤＤＲ II ＳＤＲＡＭにおいては、ユーザがＥＭＲＳ（Extended Mode Register Set）内のアディティブレイテンシ（Additive Latency）を設定することにより、読み出しコマンド及び書き込みコマンドの印加時点（タイミング）を調節できるようにする。
【０００５】
即ち、ＤＤＲ II ＳＤＲＡＭにおいて、ユーザは、ローアクティブコマンドを印加し、設計で定められたｔＲＣＤ遅延時間が経過される前でも、アディティブレイテンシを設定することによって読み出しコマンド及び書き込みコマンドを印加することができる。
【０００６】
例えば、半導体メモリ素子のｔＲＣＤが３クロックに設定されていた場合、ユーザは、アディティブレイテンシを２クロックに設定すれば、ローアクティブコマンドを印加し、１クロック後に読み出しコマンド及び書き込みコマンドを印加することができる。一方、アディティブレイテンシを０クロックに設定すれば、従来のようにローアクティブコマンドを印加し、ｔＲＣＤである３クロックが経過した後に読み出しコマンド及び書き込みコマンドを印加することができる。
このように、ユーザがコマンドの印加時点を選択できる理由は、ＤＤＲ II ＳＤＲＡＭが印加された読み出しコマンド及び書き込みコマンドを直ちに使用するのではなく、これを用いて実際の素子の駆動を行わせる内部信号をさらに生成するためである。
【０００７】
即ち、読み出しコマンド及び書き込みコマンドは、それぞれ内部的には読み出しＣＡＳ信号及び書き込みＣＡＳ信号により生成される。活性化時点としては、読み出しＣＡＳ信号は、読み出しコマンドの印加からアディティブレイテンシＡＬに該当する遅延時間後に内部的に活性化される。そして、書き込みＣＡＳ信号は、書き込みコマンドの印加から書き込みレイテンシ（ＡＬ＋ＣＬ＋１）に該当する遅延時間後に内部的に活性化される。
【０００８】
一方、読み出しコマンド及び書き込みコマンドと共に入力されたカラムアドレスも、上記と同様の遅延時間を有することになる。
【０００９】
次に、前述した遅延時間で内部カラムアドレスが生成される過程を、図面を参照して具体的に説明する。
【００１０】
図１は、一般的な半導体メモリ素子内のカラムアドレスシフティング装置の構成を示すブロック図である。
【００１１】
図１に示されているように、一般に半導体メモリ素子は、アドレスシフティング部１０、１２、１４、１６をアドレスビット単位で備え、内部アドレスＢＵＦ＿ＯＵＴ＜０：３＞がアディティブレイテンシ（Additive Latency）又はＣＡＳレイテンシ（Cas Latency）に対応する遅延を受けて、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤ又は書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに同期して内部カラムアドレスＡＴ＿ＣＯＬ＜０：３＞に出力されるようにする。
【００１２】
ここで、印加される内部アドレスＢＵＦ＿ＯＵＴは、図１には示されていないが、アドレスバッファの出力信号であって、外部アドレスが内部電圧のレベルに変換され、内部クロックＣＬＫＰ４に同期した信号である。
【００１３】
図２は、従来の技術に係る半導体メモリ素子内のアドレスシフティング部１０〜１６の各々の内部構成を示す回路図である。
【００１４】
図２に示されているように、従来の技術に係る半導体メモリ素子内のアドレスシフティング部は、ＣＡＳ信号ＣＡＳＰ６に応答して、印加された内部アドレスＢＵＦ＿ＯＵＴをアディティブレイテンシに対応する時間だけ遅延させてＡＬアドレスＲＡ＿ＯＵＴとして出力し、この出力されたＡＬアドレスＲＡ＿ＯＵＴを読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに同期させて読み出しアドレスとして出力する読み出しアドレス生成部２０と、内部書き込み信号ＷＴＰ６に応答して書き込みアドレス生成部３０に書き込み区間クロックＣＬＫを供給し、これを新たな内部読み出し信号ＲＤＰ６の印加時まで持続する書き込み区間クロック供給部５０と、書き込み区間クロックＣＬＫに応答して、印加されたＡＬアドレスＲＡ＿ＯＵＴをＣＡＳレイテンシに対応する時間だけ遅延させた後ＣＬアドレスＷＡ＿ＯＵＴとして出力し、この出力されたＣＬアドレスＷＡ＿ＯＵＴを書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに同期させて書き込みアドレスとして出力する書き込みアドレス生成部３０と、読み出しアドレス又は書き込みアドレスをラッチして内部カラムアドレスＡＴ＿ＣＯＬとして出力する出力部４０とを備える。
【００１５】
そして、書き込み区間クロック供給部５０は、内部書き込み信号ＷＴＰ６及び内部読み出し信号ＲＤＰ６を受信して、書き込み区間信号ＷＴ＿ＡＤＤＥＮを生成する書き込み区間感知部５２と、書き込み区間信号ＷＴ＿ＡＤＤＥＮの活性化の間だけ内部クロックＣＬＫＰ４を書き込み区間クロックＣＬＫとして出力するクロック出力部５４とを備える。
【００１６】
クロック出力部５４は、書き込み区間信号ＷＴ＿ＡＤＤＥＮ及び内部クロックＣＬＫＰ４を入力とするＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力信号を反転させて書き込み区間クロックＣＬＫとして出力するインバータＩ１とを備える。
【００１７】
読み出しアドレス生成部２０は、ＣＡＳ信号ＣＡＳＰ６に応答して内部アドレスＢＵＦ＿ＯＵＴを伝達するトランスファーゲートＴＧ１と、トランスファーゲートＴＧ１の出力信号をラッチして出力するラッチ部２２と、ラッチ部２２の出力信号を遅延させて第１及び第２のフリーＡＬアドレスＡＬ１＿ＡＤＤ、ＡＬ２＿ＡＤＤを生成する遅延部２４と、３ビットのＡＬ情報信号ＡＬ＜０：２＞に応答して内部アドレスＢＵＦ＿ＯＵＴ、第１のフリーＡＬアドレスＡＬ１＿ＡＤＤ及び第２のフリーＡＬアドレスＡＬ２＿ＡＤＤのうちのいずれか１つを選択し、ＡＬアドレスＲＡ＿ＯＵＴとして出力するＡＬ選択部２６と、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに応答してＡＬアドレスＲＡ＿ＯＵＴを読み出しアドレスとして出力するトランスファーゲートＴＧ２とを備える。
【００１８】
読み出しアドレス生成部２０内の遅延部２４は、ラッチ部２２の出力信号を内部クロックＣＬＫＰ４に同期させて出力するための、直列接続された第１及び第２のフリップフロップ２４ａ、２４ｂを備える。従って、第１のフリップフロップ２４ａは、ラッチ部２２の出力信号を内部クロックＣＬＫ４に同期させて第１のフリーＡＬアドレスＡＬ１＿ＡＤＤとして出力し、第２のフリップフロップ２４ｂは、第１のフリップフロップ２４ａの出力信号を内部クロックＣＬＫＰ４に同期させ、第１のフリーＡＬアドレスＡＬ１＿ＡＤＤに比べて１クロック遅れた第２のフリーＡＬアドレスＡＬ２＿ＡＤＤを出力する。
【００１９】
書き込みアドレス生成部３０は、書き込み区間クロックＣＬＫに応答して、ＡＬアドレスＲＡ＿ＯＵＴをＣＡＳレイテンシに対応する遅延時間を有する第１及び第２のフリーＣＬアドレスＣＬ３＿ＡＤＤ、ＣＬ４＿ＡＤＤとして出力する遅延部３２と、ＣＬ情報信号ＣＬ＜３：４＞に応答して、第１及び第２のフリーＣＬアドレスＣＬ３＿ＡＤＤ、ＣＬ４＿ＡＤＤのうちのいずれか１つを選択し、ＣＬアドレスＷＡ＿ＯＵＴとして出力するＣＬ選択部３４と、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに応答して、ＣＬアドレスＷＡ＿ＯＵＴを書き込みアドレスとして出力するトランスファーゲートＴＧ３とを備える。
【００２０】
書き込みアドレス生成部３０内の遅延部３２は、入力信号ＲＡ＿ＯＵＴを書き込み区間クロックＣＬＫに同期させて出力する、直列接続された第１〜第５のフリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅを備える。従って、第４のフリップフロップ３２ｄは、ＡＬアドレスＲＡ＿ＯＵＴを３クロック遅延させて第１のフリーＣＬアドレスＣＬ３＿ＡＤＤとして出力し、第５のフリップフロップ３２ｅは、第４のフリップフロップ３２ｄの出力信号を１クロック遅延させた第２のフリーＣＬアドレスＣＬ４＿ＡＤＤを出力する。
【００２１】
参考に、ＣＡＳ信号ＣＡＳＰ６は、半導体メモリ素子内のカラム系動作を発生させる読み出しコマンドＲＤ又は書き込みコマンドＷＴの印加時に、内部的に発生する信号である。そして、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤは、ＣＡＳ信号ＣＡＳＰ６をアディティブレイテンシに対応する時間だけ遅延させて生成された信号であり、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴは、ＣＡＳ信号ＣＡＳＰ６を書き込みレイテンシに対応する時間だけ遅延させて生成された信号である。また、ＡＬ情報信号ＡＬ＜０：２＞は、ＥＭＲＳに設定されたアディティブレイテンシに関する情報であり、ＣＬ情報信号ＣＬ＜３：４＞は、ＣＡＳレイテンシ＋１に関する情報を有する。
【００２２】
図３は、図２の書き込み区間感知部５２の内部構成を示す回路図である。
【００２３】
図３に示されているように、書き込み区間感知部５２は、内部読み出し信号ＲＤＰ６をゲート入力とし、内部電圧ＶＤＤの供給端に自身のソース端が接続されたＰＭＯＳトランジスタＰＭ１と、内部書き込み信号ＷＴＰ６をゲート入力とし、ＰＭＯＳトランジスタＰＭ１のドレイン端に自身のドレイン端が接続され、内部電圧ＶＳＳの供給端に自身のソース端が接続されたＮＭＯＳトランジスタＮＭ１と、パワーアップ信号ＰＷＲＵＰをゲート入力とし、内部電圧ＶＤＤの供給端とＰＭＯＳトランジスタＰＭ１のドレイン端との間にソース−ドレイン経路を有するＰＭＯＳトランジスタＰＭ２と、ＰＭＯＳトランジスタＰＭ２のドレイン端の信号をラッチして書き込み区間信号ＷＴ＿ＡＤＤＥＮを出力するラッチ部５２ａとを備える。
【００２４】
書き込み区間感知部５２は、内部書き込み信号ＷＴＰ６に応答して、書き込み区間信号ＷＴ＿ＡＤＤＥＮを論理レベル「Ｈ」（ハイレベル）に活性化させ、内部読み出し信号ＲＤＰ６に応答して、書き込み区間信号ＷＴ＿ＡＤＤＥＮを論理レベル「Ｌ」（ローレベル）に非活性化させる。即ち、内部書き込み信号ＷＴＰ６の活性化の際、書き込み区間信号ＷＴ＿ＡＤＤＥＮが活性化され、この活性化状態にある期間（以下、活性化区間と記す）は新たな内部読み出し信号ＲＤＰ６が印加されるまで維持される。
【００２５】
そして、書き込み区間感知部５２は、半導体メモリ素子の初期駆動の際、内部電圧のレベルが安定に維持されない場合、論理レベル「Ｌ」に非活性化されるパワーアップ信号ＰＷＲＵＰに応答して、書き込み区間信号ＷＴ＿ＡＤＤＥＮを論理レベル「Ｈ」に初期化させる。
【００２６】
図２及び図３に示された半導体メモリ素子が、外部から印加されたアドレスを、アディティブレイテンシ又は書き込みレイテンシに対応する遅延を有する内部カラムアドレスＡＴ＿ＣＯＬとして生成する過程を、図４のタイミングチャートを参照して説明する。
【００２７】
図４は、従来の技術に係る半導体メモリ素子が読み出し動作の際、内部カラムアドレスＡＴ＿ＣＯＬを生成する過程を示したタイミングチャートである。ここでは、アディティブレイテンシは「２」としている。
【００２８】
まず、読み出しコマンドＲＤと共に外部アドレスが印加される。従って、読み出しコマンドＲＤによってＣＡＳ信号ＣＡＳＰ６が活性化され、このとき内部アドレスＢＵＦ＿ＯＵＴが有効なアドレス情報（「valid」と示す。以下、同様）を有している。
【００２９】
読み出しアドレス生成部２０は、ＣＡＳ信号ＣＡＳＰ６の活性化に応答して活性化されたトランスファーゲートＴＧ１を介して内部アドレスＢＵＦ＿ＯＵＴを受信する。
【００３０】
続いて、トランスファーゲートＴＧ１の出力信号は、ラッチ部２２にラッチされた後、遅延部２４内の第１のフリップフロップ２４ａによって、読み出しコマンドＲＤを印加してから１つ目の内部クロックＣＬＫＰ４に同期して第１のフリーＡＬアドレスＡＬ１＿ＡＤＤとして出力され、第２のフリップフロップ２４ｂによって２つ目の内部クロックＣＬＫＰ４に同期して第２のフリーＡＬアドレスＡＬ２＿ＡＤＤとして出力される。
【００３１】
次いで、ＡＬ選択部２６は、ＡＬ情報信号ＡＬ＜０：２＞に応じて、アディティブレイテンシ（２クロック）を有する第２のフリーＡＬアドレスＡＬ２＿ＡＤＤをＡＬアドレスＲＡ＿ＯＵＴとして出力し、この出力されたＡＬアドレスＲＡ＿ＯＵＴは、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤにより活性化されたトランスファーゲートＴＧ２を介して読み出しアドレスとして出力される。
【００３２】
出力部４０は、読み出しアドレスをラッチして、内部のカラムアドレスＡＴ＿ＣＯＬとして最終的に出力する。
【００３３】
図示されているように、読み出しコマンドＲＤと共に印加された外部アドレスは、アディティブレイテンシ（２クロック）を満たす「ａ」で示した時点で、内部カラムアドレスＡＴ＿ＣＯＬとして出力されることが分かる。内部カラムアドレスＡＴ＿ＣＯＬは、新たな読み出しコマンド又は書き込みコマンドが印加されるまで維持される。
【００３４】
図５は、従来の技術に係る半導体メモリ素子が書き込み動作の際に、内部カラムアドレスＡＴ＿ＣＯＬを生成する過程を示したタイミングチャートである。ここで、アディティブレイテンシは「２」であり、ＣＡＳレイテンシは「３」である。
【００３５】
まず、書き込みコマンドＷＴと共に外部アドレスが印加される。従って、書き込みコマンドＷＴによりＣＡＳ信号ＣＡＳＰ６が活性化され、このとき内部アドレスＢＵＦ＿ＯＵＴが有効なアドレス情報を有している。
【００３６】
読み出しアドレス生成部２０は、ＣＡＳ信号ＣＡＳＰ６の活性化に応答して、内部アドレスＢＵＦ＿ＯＵＴを受信し、これを、アディティブレイテンシ（２クロック）に対応する遅延を有するＡＬアドレスＲＡ＿ＯＵＴとして出力する（図５の「ｂ」で示した時点を参照)。
【００３７】
次いで、書き込みアドレス生成部３０内の第１〜第５のフリップフロップ３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅは、書き込み区間クロックＣＬＫに同期させて入力信号を出力するので、ＡＬアドレスＲＡ＿ＯＵＴを印加してから３つ目の書き込み区間クロックＣＬＫに同期した第１のフリーＣＬアドレスＣＬ３＿ＡＤＤと、４つ目の書き込み区間クロックＣＬＫに同期した第２のフリーＣＬアドレスＣＬ４＿ＡＤＤとを出力する。
【００３８】
そして、ＣＬ選択部３４は、ＣＬ情報信号ＣＬ＜３：４＞に応じてＣＡＳレイテンシ＋１、即ち４クロックを有する第２のフリーＣＬアドレスＣＬ４＿ＡＤＤをＣＬアドレスＷＡ＿ＯＵＴとして出力し（図５の「ｃ」で示した時点を参照)、これは、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴによって活性化されたトランスファーゲートＴＧ３によって書き込みアドレスとして出力される。
【００３９】
ここで、書き込み区間クロックＣＬＫは、書き込みコマンドＷＴを印加する時に、活性化される内部書き込み信号ＷＴＰ６に応答して、書き込み区間クロック供給部５０が生成するものであり、これは、新たな読み出しコマンドＲＤが印加され、内部読み出し信号ＲＤＰ６が活性化されるまで持続される。
【００４０】
最後に、書き込みアドレスは、出力部４０にラッチされて内部カラムアドレスＡＴ＿ＣＯＬとして出力される。
【００４１】
一方、前述したように、従来の技術に係る半導体メモリ素子は、内部カラムアドレスの生成過程により、アイドル状態及びバンクの活性化状態で不要な電流消費を生じる問題を有する。
【００４２】
これは、外部アドレスをアディティブレイテンシに対応する時間だけ遅延させる読み出しアドレス生成部内の複数のフリップフロップ、及びＡＬアドレスをＣＡＳレイテンシに対応する時間だけ遅延させる書き込みアドレス生成部内の複数のフリップフロップにより生じる。
【００４３】
詳しく説明すると、読み出しアドレス生成部内の複数のフリップフロップは、有効なアドレスが印加されたか否かに関係なく、内部クロックにより持続的に駆動され、書き込みアドレス生成部内の複数のフリップフロップは、１回の書き込みコマンドが印加されると、新たな読み出しコマンドが印加されるまで持続的に駆動される。
【００４４】
例えば、４００ＭＨｚで駆動される半導体メモリ素子において、１つのビットのカラムアドレスを生成する読み出しアドレス生成部及び書き込みアドレス生成部内のフリップフロップにより消費されるアイドル状態及びバンクアクティブ状態での電流は４００μＡである。半導体メモリ素子は、１６ビットのアドレスを受信するので、アイドル状態及びバンクアクティブ状態で約６．４ｍＡの不要な電流が余分に消費される。
【発明の開示】
【発明が解決しようとする課題】
【００４５】
本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、その目的は、アイドル状態及びバンクアクティブ状態で発生する不要な電流消費を減少させることができる半導体メモリ素子を提供することにある。
【課題を解決するための手段】
【００４６】
そこで、上記の目的を達成するための本発明の第１の半導体メモリ素子は、バンクに対して読み出し動作又は書き込み動作がなされる間だけ連続パルス状の駆動クロックを供給する駆動クロック供給手段と、前記駆動クロックに同期し、外部から印加されたアドレスを、アディティブレイテンシに対応する時間だけ遅延させて内部カラムアドレスとして出力させる遅延手段とを備える。
【００４７】
望ましくは、前記駆動クロック供給手段は、バンクに対して読み出し動作又は書き込み動作がなされる間、第１の駆動クロックを供給する第１の駆動クロック供給部と、バンクに対して書き込み動作がなされる間、第２の駆動クロックを供給する第２の駆動クロック供給部とを備える。
【００４８】
また、望ましくは、前記遅延手段は、前記第１の駆動クロックに同期して駆動される複数のフリップフロップを備え、アディティブレイテンシに対応する時間だけ、前記内部アドレスを遅延させてＡＬアドレスとして出力し、該ＡＬアドレスを読み出しＣＡＳ信号に同期させて読み出しアドレスとして出力する読み出しアドレス生成部と、前記第２の駆動クロックに同期して駆動される複数のフリップフロップを備え、ＣＡＳレイテンシに対応する時間だけ前記ＡＬアドレスを遅延させた後、書き込みＣＡＳ信号に同期させて書き込みアドレスとして出力する書き込みアドレス生成部とを備える。
【００４９】
また、本発明の第２の半導体メモリ素子は、バンクに対する読み出し又は書き込み動作の際、第１の駆動クロックを供給する第１の駆動クロック供給手段と、バンクに対する書き込み動作の際、第２の駆動クロックを供給する第２の駆動クロック供給手段と、ＣＡＳ信号に応答して印加された内部アドレスをアディティブレイテンシに対応するＡＬアドレスとして出力し、読み出しＣＡＳ信号に同期させて読み出しアドレスとして出力し、前記第１の駆動クロックに同期して駆動される読み出しアドレス生成手段と、前記第２の駆動クロックに同期し、前記ＡＬアドレスをＣＡＳレイテンシに対応する時間だけ遅延させて書き込みアドレスとして出力する書き込みアドレス生成手段と、前記読み出しアドレス又は前記書き込みアドレスをラッチして内部カラムアドレスとして出力するアドレス出力手段とを備える。
【発明の効果】
【００５０】
本発明は、実際内部カラムアドレスの生成が要求される書き込み動作及び読み出し動作の間だけフリップフロップを駆動させるので、アイドル状態及びバンクアクティブ状態で発生する不要な電流消費を減少させる。
【発明を実施するための最良の形態】
【００５１】
以下、添付された図面を参照して本発明の好ましい実施の形態をさらに詳細に説明する。
【００５２】
図６は、本発明の第1の実施の形態に係る半導体メモリ素子の構成を示すブロック図である。
【００５３】
図６に示されているように、本発明の実施の形態に係る半導体メモリ素子は、バンクに対する読み出し又は書き込み動作の際、第１の駆動クロックＣＬＫ＿ＡＬを供給する第１の駆動クロック供給部３００と、バンクに対する書き込み動作の際、第２の駆動クロックＣＬＫ＿ＣＬを供給する第２の駆動クロック供給部４００と、第１の駆動クロックＣＬＫ＿ＡＬに同期し、ＣＡＳ信号ＣＡＳＰ６に応じて、印加された内部アドレスＢＵＦ＿ＯＵＴをアディティブレイテンシに対応する時間だけ遅延させてＡＬアドレスＲＡ＿ＯＵＴとして出力し、このＡＬアドレスＲＡ＿ＯＵＴを読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに応じて読み出しアドレスとして出力する読み出しアドレス生成部１００と、第２の駆動クロックＣＬＫ＿ＣＬに同期し、ＡＬアドレスＲＡ＿ＯＵＴをＣＡＳレイテンシに対応する時間だけ遅延させてＣＬアドレスＷＡ＿ＯＵＴとして出力し、このＣＬアドレスＷＡ＿ＯＵＴを書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに応じて書き込みアドレスとして出力する書き込みアドレス生成部２００と、読み出しアドレス又は書き込みアドレスをラッチして内部カラムアドレスＡＴ＿ＣＯＬとして出力する出力部５００とを備える。
【００５４】
ここで、読み出しアドレス生成部１００、書き込みアドレス生成部２００及び出力部５００は、第１及び第２の駆動クロック供給部３００、４００から第１及び第２駆動クロックＣＬＫ＿ＡＬ、ＣＬＫ＿ＣＬが入力され、印加されるアドレスＢＵＦ＿ＯＵＴを設定されたレイテンシだけ遅延させて内部カラムアドレスＡＴ＿ＣＯＬとして出力する１つの遅延ブロックである。
【００５５】
第１の駆動クロック供給部３００は、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞、ＣＡＳ信号ＣＡＳＰ６、及びプリチャージ信号ＰＣＧ６が入力され、バンクの読み出し及び書き込み動作を感知するためのカラムアクセス感知部３２０と、カラムアクセス感知部３２０のカラム駆動信号ＷＴ＿ＲＤ＿ＥＮが活性された状態にある期間（以下、活性化区間と記す）で内部クロックＣＬＫＰ４を第１の駆動クロックＣＬＫ＿ＡＬとして出力する出力制御部３４０とを備える。
【００５６】
第２の駆動クロック供給部４００は、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞、内部読み出し信号ＲＤＰ６、内部書き込み信号ＷＴＰ６、及びプリチャージ信号ＰＣＧ６を受信し、バンクの書き込み動作を感知する書き込み区間感知部４２０と、書き込み区間感知部４２０の書き込み区間信号ＷＴ＿ＡＤＤＥＮの活性化区間で内部クロックＣＬＫＰ４を第２の駆動クロックＣＬＫ＿ＣＬとして出力する出力制御部４４０とを備える。
【００５７】
読み出しアドレス生成部１００は、ＣＡＳ信号ＣＡＳＰ６に応答して内部アドレスＢＵＦ＿ＯＵＴを伝達するトランスファーゲートＴＧ４と、トランスファーゲートＴＧ４の出力信号をラッチして出力するラッチ部１２０と、ラッチ部１２０の出力信号を遅延させて第１及び第２のフリーＡＬアドレスＡＬ１＿ＡＤＤ、ＡＬ２＿ＡＤＤを生成する遅延部１４０と、ＡＬ情報信号ＡＬ＜０：２＞に応答して、第１のフリーＡＬアドレスＡＬ１＿ＡＤＤ及び第２のフリーＡＬアドレスＡＬ２＿ＡＤＤのうちのいずれか１つを選択してＡＬアドレスＲＡ＿ＯＵＴとして出力するＡＬ選択部１６０と、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに応答してＡＬアドレスＲＡ＿ＯＵＴを読み出しアドレスとして出力するトランスファーゲートＴＧ５とを備える。
【００５８】
読み出しアドレス生成部１００内の遅延部１４０は、ラッチ部１２０の出力信号を第１の駆動クロックＣＬＫ＿ＡＬに同期させて出力する直列に接続された第１及び第２のフリップフロップ１４２、１４４を備える。従って、第１のフリップフロップ１４２は、ラッチ部１２０の出力信号を第１の駆動クロックＣＬＫ＿ＡＬに同期させて第１のフリーＡＬアドレスＡＬ１＿ＡＤＤとして出力し、第２のフリップフロップ１４４は、第１のフリップフロップ１４２の出力信号を第１の駆動クロックＣＬＫ＿ＡＬに同期させ、第１のフリーＡＬアドレスＡＬ１＿ＡＤＤに対して１クロック遅れた第２のフリーＡＬアドレスＡＬ２＿ＡＤＤを出力する。
【００５９】
書き込みアドレス生成部２００は、書き込み区間クロックＣＬＫに応答して、ＡＬアドレスＲＡ＿ＯＵＴをＣＡＳレイテンシに対応する遅延時間を有する第１及び第２のフリーＣＬアドレスＣＬ３＿ＡＤＤ、ＣＬ４＿ＡＤＤとして出力する遅延部２２０と、ＣＬ情報信号ＣＬ＜３：４＞に応答して、第１及び第２のフリーＣＬアドレスＣＬ３＿ＡＤＤ、ＣＬ４＿ＡＤＤのうちいずれか１つを選択してＣＬアドレスＷＡ＿ＯＵＴとして出力するＣＬ選択部２４０と、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに応答して、ＣＬアドレスＷＡ＿ＯＵＴを書き込みアドレスとして出力するトランスファーゲートＴＧ６とを備える。
【００６０】
書き込みアドレス生成部２００内の遅延部２２０は、ＡＬアドレスＲＡ＿ＯＵＴを受信し、これを第２の駆動クロックＣＬＫ＿ＣＬに同期させて第１及び第２のフリーＣＬアドレスＣＬ３＿ＡＤＤ、ＣＬ４＿ＡＤＤとして出力する直列に接続された第１〜第５のフリップフロップ２２１、２２３、２２５、２２７、２２９を備える。従って、第４のフリップフロップ２２７は、ＡＬアドレスＲＡ＿ＯＵＴを３クロック遅延させて第１のフリーＣＬアドレスＣＬ３＿ＡＤＤとして出力し、第５のフリップフロップ２２９は、第４のフリップフロップ２２７の出力信号を１クロック遅延させた第２のフリーＣＬアドレスＣＬ４＿ＡＤＤを出力する。
【００６１】
前述したように、本発明に係る半導体メモリ素子は、バンクに対する読み出し動作又は書き込み動作が発生した場合にのみ、駆動クロックＣＬＫ＿ＡＬ、ＣＬＫ＿ＣＬを供給する第１及び第２の駆動クロック供給部３００、４００を備えることにより、読み出し及び書き込みアドレス生成部１００、２００内のフリップフロップ１４２、１４４、２２１、２２３、２２５、２２７、２２９の活性化区間を調節する。従って、読み出し及び書き込み動作がない状態でフリップフロップにより発生する電流消費を防止する。
【００６２】
一方、読み出しアドレス生成部１００と書き込みアドレス生成部２００との出力ノードは共通のノードである。これは、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤ及び書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴが１つの時点で同時に活性化されず、読み出しアドレス生成部１００及び書き込みアドレス生成部２００のうちのいずれか１つだけがアドレスを出力するためである。また、読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤ及び書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに同期して出力される読み出しアドレス及び書き込みアドレスは、異なるレイテンシを有し、生成される回路が異なるだけで、同じカラム系アドレスであるため、共通した出力ノードを介して最終的に内部カラムアドレスＡＴ＿ＣＯＬとして出力される。
【００６３】
一方、前述した本発明に係る半導体メモリ素子は、バンク情報を受信して読み出し及び書き込み区間を感知する。これは、誤った内部カラムアドレスが生成されることを防止するためである。これに関しては、書き込み区間感知部４２０がバンク情報を受信しない場合に関する回路例及び動作タイミングチャートを、実施の形態として具体的に説明する。
【００６４】
図７は、図６の書き込み区間感知部４２０の内部構成を示す回路図であって、バンク情報を受信しない場合の回路図である。
【００６５】
図７に示されているように、バンク情報を受信しない書き込み区間感知部４２０は、内部書き込み信号ＷＴＰ６の活性化の際、書き込み区間信号ＷＴ＿ＡＤＤＥＮを活性化させ、内部読み出し信号ＲＤＰ６又はプリチャージ信号ＰＣＧ６が活性化されている間、書込み区間信号ＷＴ＿ＡＤＤＥＮを非活性化させる。
【００６６】
図８は、図７に示された書き込み区間感知部４２０を備える場合の半導体メモリ素子の動作を示すタイミングチャートである。図８を参照してバンク情報を受信しない場合に発生する問題を説明する。
【００６７】
まず、第１のバンクＢＫ０に対するアクティブコマンドＡＣＴが印加され、次に、内部クロックＣＬＫＰ４に同期して第２のバンクＢＫ１に対するアクティブコマンドＡＣＴが印加される。そして、次の内部クロックＣＬＫＰ４に同期して第１のバンクＢＫ０に対する書き込みコマンドＷＴが印加される。
【００６８】
従って、書き込み区間感知部４２０が、書き込みコマンドＷＴにより活性化された内部書き込み信号ＷＴＰ６に応答して書き込み区間信号ＷＴ＿ＡＤＤＥＮを活性化させる。これにより、書き込み区間信号ＷＴ＿ＡＤＤＥＮの活性化区間の間だけ第２の駆動クロックＣＬＫ＿ＣＬが供給され、書き込みアドレス生成部２００内の第１〜第５フリップフロップ２２１、２２３、２２５、２２７、２２９がＣＡＳレイテンシに対応する書き込みアドレスを生成するようになる。
【００６９】
この時、第１のバンクＢＫ０に対する書き込み動作が終了する前に、第２のバンクＢＫ１に対する書き込みコマンドＷＴが印加され、内部書き込み信号ＷＴＰ６が活性化される。
【００７０】
その後、第１のバンクＢＫ０に対するプリチャージコマンドＰＣＧが印加され、プリチャージ信号ＰＣＧ６が活性化される。従って、書き込み区間感知部４２０がプリチャージ信号ＰＣＧ６に応答して書き込み区間信号ＷＴ＿ＡＤＤＥＮを非活性化させるので、第２の駆動クロックＣＬＫ＿ＣＬが供給されない。よって、第２の駆動クロックＣＬＫ＿ＣＬによって動作する書き込みアドレス生成部２００内の第１〜第５フリップフロップ２２１、２２３、２２５、２２７、２２９は駆動せず、オフになる。
【００７１】
即ち、第２のバンクＢＫ１に対する書き込み動作が行われているにも拘わらず、駆動クロックＣＬＫ＿ＣＬが印加されず、フリップフロップの駆動がオフになるため、誤った内部カラムアドレスＡＴ＿ＣＯＬが出力される。
【００７２】
このように、書き込み区間感知部４２０がバンクに対する情報なしに内部書き込み信号ＷＴＰ６及びプリチャージ信号ＰＣＧだけを受信して駆動する場合、誤ったアドレスが出力される問題が発生する。
【００７３】
従って、本発明ではバンク情報を受信し、バンクに対する読み出し動作及び書き込み動作を感知して内部カラムアドレスＡＴ＿ＣＯＬを生成する。これに関しては、各ブロックの内部回路図及び動作タイミングチャートを用いて、以下に説明する。
【００７４】
図９は、図６のフリップフロップ１４２の内部構成を示す回路図である。
【００７５】
図９に示されているように、フリップフロップ１４２は、入力クロックｉｎＣＬＫの論理レベル「Ｈ」に応答して入力信号ＩＮを伝達するトランスファーゲートＴＧ７と、トランスファーゲートＴＧ７の出力信号をラッチするラッチ部１４２ａと、入力クロックｉｎＣＬＫの論理レベル「Ｌ」に応答してラッチ部１４２ａの出力信号を伝達するトランスファーゲートＴＧ８と、トランスファーゲートＴＧ８の出力信号をラッチして出力するラッチ部１４２ｂとを備える。
【００７６】
前述したようなフリップフロップ１４２は、印加された入力信号ＩＮを入力クロックｉｎＣＬＫに同期させて出力するので、入力信号ＩＮが入力クロックｉｎＣＬＫに同期して印加される場合に、出力信号ＯＵＴは入力信号ＩＮに比べて１クロックだけ遅れて出力されるようになる。
【００７７】
図１０は、図６のカラムアクセス感知部３２０の内部構成を示す回路図である。
【００７８】
図１０に示されているように、カラムアクセス感知部３２０は、バンクアドレスＢＫＡ０に対する読み出し又は書き込み動作の際、カラムアクセス信号ＲＤ＿ＢＫ０を生成する第１のカラムアクセス信号生成部３２２と、カラムアドレスＢＫＡ１に対する読み出し又は書き込み動作の際、カラムアクセス信号ＲＤ＿ＢＫ１を生成する第２のカラムアクセス信号生成部３２４と、カラムアクセス信号ＲＤ＿ＢＫ０又はＲＤ＿ＢＫ１の活性化に応答して、カラム駆動信号ＷＴ＿ＲＤ＿ＥＮを出力する出力部３２６とを備える。
【００７９】
ここで、第１及び第２のカラムアクセス信号生成部３２２、３２４は、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞と共に印加されるＣＡＳ信号ＣＡＳＰ６の活性化によって読み出し及び書き込み動作のスタートを感知し、カラム駆動信号ＷＴ＿ＲＤ＿ＥＮを活性化させ、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞と共に印加されるプリチャージ信号ＰＣＧ６の活性化によって読み出し及び書き込み動作の終了を感知し、カラム駆動信号ＷＴ＿ＲＤ＿ＥＮを非活性化させる。
【００８０】
即ち、バンクに対する読み出しコマンドＲＤ又は書き込みコマンドＷＴを印加してから、バンクに対するプリチャージコマンドＰＣＧが印加されるまで、カラム駆動信号ＷＴ＿ＲＤ＿ＥＮの活性化状態が維持される。
【００８１】
一方、第１及び第２のカラムアクセス信号生成部３２２、３２４は、回路構成が同じなので、第１のカラムアクセス信号生成部３２２に関してのみ具体的に説明する。
【００８２】
第１のカラムアクセス信号生成部３２２は、反転されたプリチャージ信号ＰＣＧ６がゲートに入力され、自身のソース端が内部電圧ＶＤＤの供給端に接続されたＰＭＯＳトランジスタＰＭ２と、バンクアドレスＢＫ＿ＡＤＤ０を反転させるインバータＩ２と、インバータＩ２の出力信号がゲートに入力され、ＰＭＯＳトランジスタＰＭ２のドレイン端に自身のソース端が接続されたＰＭＯＳトランジスタＰＭ３と、バンクアドレスＢＫ＿ＡＤＤ０がゲートに入力され、ＰＭＯＳトランジスタＰＭ３のドレイン端に自身のドレイン端が接続されたＮＭＯＳトランジスタＮＭ２と、ＣＡＳ信号ＣＡＳＰ６がゲートに入力され、ＮＭＯＳトランジスタＮＭ２のソース端及び内部電圧ＶＳＳの供給端の間にドレイン−ソース経路を有するＮＭＯＳトランジスタＮＭ３と、パワーアップ信号ＰＷＲＵＰがゲートに入力され、内部電圧ＶＤＤの供給端及びＰＭＯＳトランジスタＰＭ３のドレイン端の間にソース−ドレイン経路を有するＰＭＯＳトランジスタＰＭ４と、ＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ２の接続ノードの電圧をラッチしてカラムアクセス信号ＲＤ＿ＢＫ０を出力するラッチ部３２２ａとを備える。
【００８３】
また、出力部３２６は、カラムアクセス信号ＲＤ＿ＢＫ０及びＲＤ＿ＢＫ１を入力とするＮＯＲゲートＮＲ１と、ＮＯＲゲートＮＲ１の出力信号を反転させてカラム駆動信号ＷＴ＿ＲＤ＿ＥＮとして出力するインバータＩ３とを備える。
【００８４】
図１１は、図６の書き込み区間感知部４２０の内部構成を示す回路図である。
【００８５】
図１１に示されているように、書き込み区間感知部４２０は、内部読み出し信号ＲＤＰ６又はプリチャージ信号ＰＣＧ６の活性化の際、駆動オフ信号を活性化させる駆動オフ制御部４２２と、第１のバンクに対する書き込み動作を感知してバンク書き込み区間信号ＷＴ＿ＢＫ０を生成する第１の書き込み区間信号生成部４２４と、第１のバンクに対する書き込み動作を感知してバンク書き込み区間信号ＷＴ＿ＢＫ１を生成する第２の書き込み区間信号生成部４２６と、バンク書き込み区間信号ＷＴ＿ＢＫ０又はＷＴ＿ＢＫ１の活性化に応答して書き込み区間信号ＷＴ＿ＡＤＤＥＮを出力する出力部４２８とを備える。
【００８６】
このような書き込み区間感知部４２０は、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞を通して該当するバンクに対する書き込み動作可否を感知し、該当するバンクに内部読み出し信号ＲＤＰ６又はプリチャージ信号ＰＣＧ６が印加されるまで書き込み区間信号ＷＴ＿ＡＤＤＥＮを活性化させる。
【００８７】
一方、第１及び第２の書き込み区間信号生成部４２４、４２６は、回路構成が同じなので、第１の書き込み区間信号生成部４２６に関してのみ説明する。
【００８８】
第１の書き込み区間信号生成部４２６は、駆動オフ信号がゲートに入力され、自身のソース端が内部電圧ＶＤＤの供給端に接続されたＰＭＯＳトランジスタＰＭ５と、バンクアドレスＢＫＡ０を反転させるインバータＩ４と、インバータＩ４の出力信号がゲートに入力され、ＰＭＯＳトランジスタＰＭ５のドレイン端に自身のソース端が接続されたＰＭＯＳトランジスタＰＭ６と、バンクアドレスＢＫＡ０がゲートに入力され、ＰＭＯＳトランジスタＰＭ６のドレイン端に自身のドレイン端が接続されたＮＭＯＳトランジスタＮＭ４と、内部書き込み信号ＷＴＰ６がゲートに入力され、ＮＭＯＳトランジスタＮＭ４のソース端及び電源電圧ＶＳＳの供給端の間にドレイン−ソース経路を有するＮＭＯＳトランジスタＮＭ５と、パワーアップ信号ＰＷＲＵＰがゲートに入力され、電源電圧ＶＤＤの供給端及びＰＭＯＳトランジスタＰＭ６のドレイン端の間にソース−ドレイン経路を有するＰＭＯＳトランジスタＰＭ７と、ＰＭＯＳトランジスタＰＭ６及びＮＭＯＳトランジスタＮＭ４の接続ノードの電圧をラッチしてバンク書き込み区間信号ＲＤ＿ＢＫ０を出力するラッチ部４２４ａとを備える。
【００８９】
そして、出力部４２８は、バンク書き込み区間信号ＲＤ＿ＢＫ０及びＲＤ＿ＢＫ１を入力とするＮＯＲゲートＮＲ３と、ＮＯＲゲートＮＲ３の出力信号を反転させて書き込み区間信号ＷＴ＿ＡＤＤＥＮに出力するインバータＩ５とを備える。
【００９０】
一方、本発明に係る半導体メモリ素子が読み出し動作及び書き込み動作の際、内部カラムアドレスを生成する過程を、半導体メモリ素子の動作を示すタイミングチャートを参照して説明する。
【００９１】
図１２は、本発明に係る半導体メモリ素子が読み出し動作の際、内部カラムアドレスを生成する過程を示すタイミングチャートである。
【００９２】
図１２に示されているように、アクティブコマンドＡＣＴが印加された後、次の内部クロックＣＬＫＰ４に同期して読み出しコマンドＲＤが印加される。従って、読み出しコマンドＲＤによりＣＡＳ信号ＣＡＳＰ６が活性化され、このとき内部アドレスＢＵＦ＿ＯＵＴが有効なアドレス情報を有する。
【００９３】
続いて、第１の駆動クロック供給部３００内のカラムアクセス感知部３２０がＣＡＳ信号ＣＡＳＰ６に応答してカラム駆動信号ＷＴ＿ＲＤ＿ＥＮを活性化させるので、出力制御部３４０がカラム駆動信号ＷＴ＿ＲＤ＿ＥＮの活性化区間で内部クロックＣＬＫＰ４を第１の駆動クロックＣＬＫ＿ＡＬに供給する。
【００９４】
次いで、読み出しアドレス生成部１００は、ＣＡＳ信号ＣＡＳＰ６の活性化に応答して内部アドレスＢＵＦ＿ＯＵＴを受信した後、アディティブレイテンシ時間の間遅延させ、この遅延された内部アドレスＢＵＦ＿ＯＵＴを読み出しＣＡＳ信号ＣＡＳＰ６＿ＲＤに同期させて内部カラムアドレスＡＴ＿ＣＯＬに出力する。
【００９５】
この時、読み出しアドレス生成部１００の遅延部１４０内の第１及び第２のフリップフロップ１４２、１４４は第１の駆動クロックＣＬＫ＿ＡＬにより駆動される。
【００９６】
従って、その後、第１の駆動クロック供給部３００がプリチャージ信号ＰＣＧ６の活性化に応答してカラム駆動信号ＷＴ＿ＲＤ＿ＥＮを非活性化させ、第１の駆動クロックＣＬＫ＿ＡＬを供給しなければ、遅延部１４０内の第１及び第２のフリップフロップ１４２、１４４の駆動はオフされる。
【００９７】
このように、本発明に係る半導体メモリ素子は、読み出し動作及び書き込み動作を表すカラム駆動信号ＷＴ＿ＲＤ＿ＥＮを生成し、カラム駆動信号ＷＴ＿ＲＤ＿ＥＮが活性化されている間だけ第１の駆動クロックＣＬＫ＿ＡＬを供給する。従って、内部アドレスＢＵＦ＿ＯＵＴをアディティブレイテンシに対応する時間だけ遅延させるフリップフロップ１４２、１４４はカラム駆動信号ＷＴ＿ＲＤ＿ＥＮが活性化されている間だけ駆動されるので、従来、内部カラムアドレスの生成が必要でないアイドル状態及びバンクアクティブ状態で消費される電流を減らすことができる。
【００９８】
特に、本発明は、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞を介して特定のバンクに対する書き込み動作及び読み出し動作を区分し、特定のバンクに対するプリチャージコマンドＰＣＧが印加される前までカラム駆動信号ＷＴ＿ＲＤ＿ＥＮを維持するので、１つのコマンドによる動作が終了する前に新たなコマンドが印加されて、内部カラムアドレスＡＴ＿ＣＯＬが誤って生成される現象を防止することができる。
【００９９】
図１３は、本発明に係る半導体メモリ素子が書き込み動作の際、内部カラムアドレスを生成する過程を示すタイミングチャートである。
【０１００】
図１３に示されているように、活性化コマンドＡＣＴが印加された後、次の内部クロックＣＬＫＰ４に書き込みコマンドＷＴがアドレスと共に印加される。従って、書き込みコマンドＷＴにより内部書き込み信号ＷＴＰ６及びＣＡＳ信号ＣＡＳＰ６が活性化され、このとき内部アドレスＢＵＦ＿ＯＵＴが有効なアドレス情報を有する。
【０１０１】
次に、第１の駆動クロック供給部３００は、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞及びＣＡＳ信号ＣＡＳＰ６に応答してカラムアクセス信号ＷＴ＿ＲＤ＿ＥＮを活性化させ、カラムアクセス信号ＷＴ＿ＲＤ＿ＥＮの活性化区間の間、内部クロックＣＬＫＰ４が第１の駆動クロックＣＬＫ＿ＡＬに出力されるようにする。
【０１０２】
また、第２の駆動クロック供給部４００は、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞及び内部書き込み信号ＷＴＰ４に応答して書き込み区間信号ＷＴ＿ＡＤＤＥＮを活性化させ、書き込み区間信号ＷＴ＿ＡＤＤＥＮの活性化区間の間、内部クロックＣＬＫＰ４が第２の駆動クロックＣＬＫ＿ＣＬに出力されるようにする。
【０１０３】
続いて、ＣＡＳ信号ＣＡＳＰ６に応答して内部アドレスＢＵＦ＿ＯＵＴを印加された読み出しアドレス生成部１００は、アディティブレイテンシに対応する時間の間、これを遅延させてＡＬアドレスＲＡ＿ＯＵＴとして出力する。この時、読み出しアドレス生成部１００内のフリップフロップ１４２、１４４は第１の駆動クロックＣＬＫ＿ＡＬに同期して駆動される。
【０１０４】
次に、書き込みアドレス生成部２００は、第１〜第５のフリップフロップ２２１、２２３、２２５、２２７、２２９を介してＡＬアドレスＲＡ＿ＯＵＴをＣＡＳレイテンシに対応する時間だけ遅延させた後、書き込みＣＡＳ信号ＣＡＳＰ６＿ＷＴに同期させて書き込みアドレスとして出力し、出力部５００は、書き込みアドレスをラッチして内部カラムアドレスＡＴ＿ＣＯＬとして出力する。
【０１０５】
ここで、読み出しアドレス生成部１００及び書き込みアドレス生成部２００内の第１〜第５のフリップフロップ１４２、１４４、２２１、２２３、２２５、２２７、２２９は、それぞれ第１及び第２の駆動クロックＣＬＫ＿ＡＬ、ＣＬＫ＿ＣＬに同期して駆動される。
【０１０６】
その後、プリチャージコマンドＰＣＧが印加されて活性化されたプリチャージ信号ＰＣＧ６に応答して第１の駆動クロック供給部３００がカラムアクセス信号ＷＴ＿ＲＤ＿ＥＮを非活性化させ、第１の駆動クロックＣＬＫ＿ＡＬが供給されなくなる。そして、第２の駆動クロック供給部４００もまた書き込み区間信号ＷＴ＿ＡＤＤＥＮを非活性化させて、第２の駆動クロックＣＬＫ＿ＣＬが供給されなくなる。
【０１０７】
従って、第１及び第２の駆動クロックＣＬＫ＿ＡＬ、ＣＬＫ＿ＣＬが供給されないので、読み出しアドレス生成部３００及び書き込みアドレス生成部４００内のフリップフロップの駆動がオフされる。
【０１０８】
このように、本発明に係る半導体メモリ素子は、バンクアドレスＢＫ＿ＡＤＤ＜０：１＞及び書き込みコマンドＷＴを介して、特定のバンクに対する書き込み動作がなされる間だけ活性化される書き込み駆動信号ＷＴ＿ＡＤＤＥＮを生成し、第２の駆動クロックＣＬＫ＿ＣＬを供給する。従って、ＡＬアドレスＲＡ＿ＯＵＴをＣＡＳレイテンシに対応する時間だけ遅延させる第１〜第５のフリップフロップ２２１、２２３、２２５、２２７、２２９は書き込み駆動信号ＷＴ＿ＡＤＤＥＮが活性化されている間だけ駆動され、従来、フリップフロップの駆動によりアイドル状態及びバンクアクティブ状態で発生していた不要な電流消費を防止することができる。
【０１０９】
一方、上記では、２つのバンクを備える場合の半導体メモリ素子を一例として説明したが、これによって、バンクに対する書き込み動作及び読み出し動作の際にのみ内部カラムアドレスを生成するという本発明の概念は制限を受けない。
【０１１０】
本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１１１】
【図１】一般的な半導体メモリ素子内のカラムアドレスシフティング装置の構成を示すブロック図である。
【図２】図１に示されたカラムアドレスシフティング装置の細部の構成を示すブロック図である。
【図３】図２の書き込み区間感知部の内部構成を示す回路図である。
【図４】従来の技術に係る半導体メモリ素子が読み出し動作の際に内部カラムアドレスを生成する過程を示すタイミングチャートである。
【図５】従来の技術に係る半導体メモリ素子が書き込み動作の際に内部カラムアドレスを生成する過程を示すタイミングチャートである。
【図６】本発明の実施の形態に係る半導体メモリ素子内のカラムアドレスシフティング装置の細部の構成を示すブロック図である。
【図７】バンク情報を受信しない場合の図６の書き込み区間感知部の内部構成を示す回路図である。
【図８】図７に示された書き込み区間感知部を備える場合の半導体メモリ素子の動作を示すタイミングチャートである。
【図９】図６のフリップフロップの内部構成を示す回路図である。
【図１０】図６のカラムアクセス感知部の内部構成を示す回路図である。
【図１１】図６の書き込み区間感知部の内部構成を示す回路図である。
【図１２】本発明に係る半導体メモリ素子が読み出し動作の際に内部カラムアドレスを生成する過程を示すタイミングチャートである。
【図１３】本発明に係る半導体メモリ素子が書き込み動作の際に内部カラムアドレスを生成する過程を示すタイミングチャートである。
【符号の説明】
【０１１２】
１００      読み出しアドレス生成部
２００      書込みアドレス生成部
３００      第１の駆動クロック供給部
４００      第２の駆動クロック供給部
５００      出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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