(57)【要約】【課題】  寄生抵抗を低減した電界効果トランジスタを提供し、素子の性能および信頼性を向上させることを目的とする。【解決手段】  基板上に、窒化物半導体からなるチャネル層１３と、チャネル層１３上に位置し窒化物半導体からなる電子供給層１４とを含む積層体を有し、この積層体表面にソース電極１６、ドレイン電極１７及びゲート電極１８を備えた電界効果トランジスタであって、チャネル層１３において、ソース電極１６及びドレイン電極１７各々の下のｎ型不純物濃度が、ゲート電極１８の下のｎ型不純物濃度よりも高く、電子供給層１４において、ソース電極１６及びドレイン電極１７各々の下のｎ型不純物濃度が、ゲート電極１８の下のｎ型不純物濃度よりも高い電界効果トランジスタを提供する。【選択図】  図１
2006222160.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、窒化物半導体からなるチャネル層と、前記チャネル層上に位置し窒化物半導体からなる電子供給層とを含む積層体を有し、
前記積層体表面にソース電極、ドレイン電極及びゲート電極を備えた電界効果トランジスタであって、
前記チャネル層において、前記ソース電極及び／又は前記ドレイン電極各々の下のｎ型不純物濃度が、前記ゲート電極の下のｎ型不純物濃度よりも高く、
前記電子供給層において、前記ソース電極及び／又は前記ドレイン電極各々の下のｎ型不純物濃度が、前記ゲート電極の下のｎ型不純物濃度よりも高い
電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタであって、
前記電子供給層上にコンタクト層を有し、前記ソース電極及び／又は前記ドレイン電極と前記電子供給層との間に、前記コンタクト層がある電界効果トランジスタ。
【請求項３】
請求項２に記載の電界効果トランジスタであって、
前記電子供給層の一部に形成された溝に、前記ゲート電極が形成されている電界効果トランジスタ。
【請求項４】
請求項１に記載の電界効果トランジスタであって、
前記電子供給層上に、コンタクト層を介することなく、ソース電極とドレイン電極とゲート電極が形成されている電界効果トランジスタ。
【請求項５】
請求項１または請求項２に記載の電界効果トランジスタであって、
前記電子供給層と絶縁膜を有し、前記絶縁膜が前記ゲート電極と前記電子供給層の間にある電界効果トランジスタ。
【請求項６】
請求項５に記載の電界効果トランジスタであって、
前記電子供給層の一部に形成された溝に前記絶縁膜と前記ゲート電極が形成されている電界効果トランジスタ。
【請求項７】
請求項１乃至請求項６のいずれかに記載の電界効果トランジスタであって、
前記電子供給層上にキャップ層を有する電界効果トランジスタ。
【請求項８】
電界効果トランジスタの製造方法であって、
基板上に、チャネル層を窒化物半導体で形成する工程と、
前記チャネル層上に分極電荷を生じる電子供給層を窒化物半導体で形成する工程と、
前記チャネル層及び前記電子供給層における、ソース電極及び／又はドレイン電極の下に対応する位置にｎ型不純物を添加する工程と、
前記ｎ型不純物を活性化する工程を含む電界効果トランジスタの製造方法。
【請求項９】
請求項８に記載の電界効果トランジスタの製造方法であって、
前記ｎ型不純物を活性化する工程が９００℃〜１４００℃の高温熱処理である電界効果トランジスタの製造方法。
【請求項１０】
請求項８または請求項９に記載の電界効果トランジスタの製造方法であって、
前記ｎ型不純物を添加する工程と、
前記ｎ型不純物を活性化する工程を同時に行う電界効果トランジスタの製造方法。
【請求項１１】
請求項８乃至請求項１０のいずれかに記載の電界効果トランジスタの製造方法であって、
前記ソース電極及び前記ドレイン電極と前記電子供給層の間にコンタクト層を、前記ｎ型不純物を有する窒化物半導体で形成し、
９００℃〜１４００℃の高温熱処理を行うことによって、前記コンタクト層が有するｎ型不純物を拡散させる工程を含む電界効果トランジスタの製造方法。
【請求項１２】
請求項８乃至請求項１０のいずれかに記載の電界効果トランジスタの製造方法であって、
ゲート電極をマスクとして用いてイオン注入を行う工程を含む電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は窒化物材料を用いた電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどの窒化物半導体は、高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度を有しており、高周波のパワーデバイス材料として有望である。
【０００３】
特にＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置では、ＡｌＧａＮとＧａＮのヘテロ接合界面付近に、二次元電子ガスとよばれる、電子が高濃度で蓄積する領域が形成される。
【０００４】
ＡｌＧａＮ／ＧａＮヘテロ接合構造において、ＡｌＧａＮとＧａＮとの自発分極の差とＡｌＧａＮが受ける引っ張り応力によるピエゾ分極が存在するため、ＡｌＧａＮとＧａＮのヘテロ接合界面付近に、１×１０１３ｃｍ−２を超える非常に高い二次元電子ガス濃度の領域ができることが知られている。上述の二次元電子ガス濃度の値は、現在高周波トランジスタとして普及しているＡｌＧａＡｓ／ＩｎＧａＡｓ系に比べ、３〜５倍の電子濃度に相当する。
【０００５】
さらにＡｌＧａＮ／ＧａＮヘテロ接合構造における二次元電子ガスは１×１０５Ｖ／ｃｍ程度の高電界領域で、ＡｌＧａＡｓ／ＩｎＧａＡｓ系の２倍以上の電子速度を有している。
【０００６】
これらの特徴により、ＡｌＧａＮ／ＧａＮヘテロ接合構造を用いた電界効果トランジスタ（FET ： Field Effect Transistor）は、大ドレイン電流を実現できるため、パワーデバイスとして非常に有望視されている。この種の半導体装置では、寄生抵抗の低減化が必須となる。
【０００７】
例えば、寄生抵抗の低減化を目的とする従来のＦＥＴ技術として、電子供給層とソース電極およびドレイン電極との間に、ｎ型不純物濃度の高い、または、Ａｌ濃度の低い、低抵抗のコンタクト層を挿入したＦＥＴがある（例えば、特許文献１）。
【０００８】
図８に従来の半導体装置９０を示す。半導体装置９０は、サファイア基板９１上に低温ＧａＮバッファ層９２、アンドープＧａＮ層９３、ｎ−ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）電子供給層９４、電子供給層９４よりＡｌ濃度の低いｎ＋−ＡｌｙＧａ１−ｙＮ（０≦ｙ≦１、ｙ≦ｘ）で作成されたコンタクト層９５が順次積層されており、電子供給層９４中に２次元電子ガス層９９が形成されている。
【０００９】
このｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５上にはソース電極９６及びドレイン電極９７が形成され、ゲート領域直下のｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５が除去されてｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４が露出され、このゲート領域にはゲート電極９８が形成されている。
【００１０】
半導体装置９０では、ｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５のｎ型不純物濃度をｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４のｎ型不純物濃度よりも高くすること、及びｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５のＡｌ組成ｙをｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４のＡｌ組成ｘよりも小さくすることを特徴としている。
【００１１】
その結果、半導体装置９０において、ｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５が無い場合に比べて、ソース電極９６及びドレイン電極９７と半導体層との接触抵抗を低減できることから、トランジスタの寄生抵抗を低減することができ、特性及び信頼性の向上に寄与できるとしている。
【特許文献１】特開２０００−２７７７２４公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の半導体装置９０では、トランジスタの寄生抵抗が十分に低減しないという問題が生じる。図９は、半導体装置９０におけるＢ−Ｂの断面での電子に対するポテンシャル分布を示したものである。
【００１３】
半導体装置９０において、ＡｌＧａＮとＧａＮの自発分極の差及びＡｌＧａＮ層に生じるピエゾ分極の効果により、アンドープＧａＮ層９３とｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４との界面には正の分極電荷が、ｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４とｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５の界面には負の分極電荷が発生する。
【００１４】
このことは、図９に示すポテンシャル分布において、アンドープＧａＮ層９３とｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４との界面でポテンシャルが低くなり、ｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４とｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５の界面ではポテンシャルが高くなることに相当する。
【００１５】
窒化物系半導体においては、ｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４とｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５の界面に発生する分極電荷が１×１０１３ｃｍ−２以上と極めて大きい。そのため、ｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４とｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５の界面に大きなポテンシャル障壁が存在することになる。
【００１６】
また、ｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５中のｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４との界面近傍には、上述のポテンシャル障壁によって、不純物濃度やＡｌ組成に依存しない空乏層領域が発生する。
【００１７】
以上のことから、ｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５を設けることによって、ソース電極９６及びドレイン電極９７から、チャネルを形成する２次元電子ガス層９９に至る途中にポテンシャル障壁が位置し、同時に空乏層領域という高抵抗の領域が介在することになる。上述のポテンシャル障壁と空乏層によって、トランジスタの寄生抵抗が高くなっている。
【００１８】
これらに対して、ｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層が無い場合には、ソース電極９６と２次元電子ガス９９の間のポテンシャル障壁がｎ＋−ＡｌｙＧａ１−ｙＮコンタクト層９５が有る場合ほど高くはならない。
【００１９】
これは、ｎ−ＡｌｘＧａ１−ｘＮ電子供給層９４と、金属材料で構成されるソース電極９６及びドレイン電極９７との接触界面のポテンシャル障壁が、発生する分極電荷に依存せず、材料固有の物性で決まるショットキー障壁であるからである。そのため、ソース電極９６と２次元電子ガス９９の間に空乏層も存在しない。
【００２０】
以上述べたように、従来の半導体装置９０においては、ソース電極９６及びドレイン電極９７との接触抵抗をコンタクト層９５に挿入することによって低減しているが、コンタクト層９５と電子供給層９４との界面に発生する、大きなポテンシャル障壁と空乏層による高抵抗化がおき、トランジスタの寄生抵抗を十分に低減することはできない。
【００２１】
本発明は、窒化物系半導体における従来のヘテロ接合ＦＥＴの問題点を鑑みてなされたものであり、寄生抵抗を低減した電界効果トランジスタを提供し、素子の性能および信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００２２】
本発明の一つの態様に係る電界効果トランジスタは、基板上に、窒化物半導体からなるチャネル層と前記チャネル層上に位置し、窒化物半導体からなる電子供給層とを含む積層体を有し、前記積層体表面にソース電極、ドレイン電極及びゲート電極を備えた電界効果トランジスタであって、前記チャネル層において、前記ソース電極及び／又は前記ドレイン電極各々の下のｎ型不純物濃度が、前記ゲート電極の下のｎ型不純物濃度よりも高く、前記電子供給層において、前記ソース電極及び／又は前記ドレイン電極各々の下のｎ型不純物濃度が、前記ゲート電極の下のｎ型不純物濃度よりも高いものである。
【００２３】
本発明の他の態様に関わる電界効果トランジスタの製造方法は、基板上に、チャネル層を窒化物半導体で形成する工程と、前記チャネル層上に分極電荷を生じる電子供給層を窒化物半導体で形成する工程と、前記チャネル層及び／又は前記電子供給層における、ソース電極及びドレイン電極の下に対応する位置にｎ型不純物を添加する工程と、前記ｎ型不純物を活性化する工程を含む電界効果トランジスタの製造方法である。
【発明の効果】
【００２４】
本発明によれば、寄生抵抗を低減した電界効果トランジスタを提供し、素子の性能および信頼性を向上させることが可能となる
【発明を実施するための最良の形態】
【００２５】
第１の実施の形態．
以下、発明の実施の形態について、図面を参照しながら詳細に説明する。図１は、本実施形態に係る電界効果トランジスタ（FET : Field Effect Transistor）１の断面図を示している。
【００２６】
ＦＥＴ１は、サファイア、ＳｉＣ、ＧａＮ、Ｓｉ、もしくはＡｌＮからなる基板１１上にＧａＮバッファ層１２、ＩｎＧａＮまたはＧａＮから形成されるチャネル層１３、ＡｌＧａＮ電子供給層１４、ｎ＋−ＧａＮコンタクト層１５が下から順に積層されている。
【００２７】
ＧａＮバッファ層１２は、例えば層厚が２〜３μｍであるとよい。ＧａＮバッファ層１２は、基板１１と基板１１上に積層される層との格子不整合を緩和するために設けられた層である。また、ｎ＋−ＧａＮコンタクト層１５は、電極と窒化物半導体層との接触抵抗を低減するために設けられた層である。ｎ＋−ＧａＮコンタクト層１５において、層厚が５〜２０ｎｍ、ｎ型不純物濃度が１〜２×１０２０ｃｍ−３であることが好ましい。
【００２８】
チャネル層１３中には、チャネル層１３とＡｌＧａＮ電子供給層１４との格子定数の違いから生じるピエゾ分極と、チャネル層１３とＡｌＧａＮ電子供給層１４との自発分極の違いから生じる２次元電子ガス領域２０が生じている。
【００２９】
ｎ＋−ＧａＮコンタクト層１５は中央のゲート領域が選択的にエッチング除去され、表面が露出したＡｌＧａＮ電子供給層１４を介して、ゲート電極１８が形成されている。また、ｎ＋−ＧａＮコンタクト層１５を介してソース電極１６、ドレイン電極１７が形成されている。
【００３０】
ｎ＋−ＧａＮコンタクト層１５の下には、ｎ＋−ＧａＮコンタクト層１５からＡｌＧａＮ電子供給層１４、チャネル層１３にかけて、高濃度ｎ型不純物領域１９が形成されている。高濃度ｎ型不純物領域１９は、ｎ＋−ＧａＮコンタクト層１５に添加されたｎ型不純物が、熱処理によってチャネル層１３まで拡散することによって作成された領域である。
【００３１】
つまり、本実施の形態に係るＦＥＴ１は、チャネル層１３において、ソース電極１６及びドレイン電極１７それぞれの下のｎ型不純物濃度が、ゲート電極１８の下のｎ型不純物濃度よりも高く、且つ、電子供給層１４において、ソース電極１６及びドレイン電極１７それぞれの下のｎ型不純物濃度が、ゲート電極１８の下のｎ型不純物濃度よりも高くなっている。
【００３２】
本実施の形態のＦＥＴ１では、ゲート電極１８に印加される電圧によって、ソース電極１６とドレイン電極１７との間に流れる電流を制御している。チャネル層１３中には、ＡｌＧａＮ電子供給層１４との界面近傍に２次元電子ガス領域２０が存在するため、大ドレイン電流を流すことが可能となる。
【００３３】
また、本実施の形態のＦＥＴ１では、チャネル層１３において、ソース電極１６及びドレイン電極１７それぞれの下のｎ型不純物濃度が、ゲート電極１８の下のｎ型不純物濃度よりも高く、且つ、電子供給層１４において、ソース電極１６及びドレイン電極１７それぞれの下のｎ型不純物濃度が、ゲート電極１８の下のｎ型不純物濃度よりも高くなっているので、ソース電極１６及びドレイン電極１７と２次元電子ガス領域２０との間の抵抗が著しく減少している。
【００３４】
また、高濃度に添加したｎ型不純物が活性化して正に帯電しているため、電子供給層１４とコンタクト層１５との界面に存在する負の分極電荷を打ち消すことができる。このことにより、電子供給層１４とコンタクト層１５との界面に存在するポテンシャル障壁が低くなり、ＦＥＴ１の寄生抵抗を低減することが可能となる。
【００３５】
ＡｌＧａＮ電子供給層１４は、その一部または全部にアンドープ層を用いても良い。電子供給層１４にアンドープ層を用いることにより、ゲート電流を低減する効果がある。
【００３６】
さらに、ＡｌＧａＮ電子供給層１４を薄くすること、またはドライエッチングによってゲート電極１８の下に位置するＡｌＧａＮ電子供給層１４に溝を作成し、ゲート電極を埋め込むリセスゲート構造にすることでゲート電流を低減することが可能である。
【００３７】
これらはいずれもゲート電流が低減すると同時に、ゲート電極に印加される逆電圧の閾値を低くする効果があり、ゲート電極１８の下のＡｌＧａＮ電子供給層１４の厚さを５ｎｍ以下にすれば、閾値が正のノーマリーオフ型ＦＥＴが得られる。
【００３８】
ＦＥＴは、ノーマリーオン型とノーマリーオフ型の二種類に分けられるが、ノーマリーオン型は、ゲート電極に印加される逆電圧がゼロのときに、ソース電極とドレイン電極との間に電流が流れるＦＥＴであり、ノーマリーオフ型は、ゲート電極に印加される逆電圧がゼロのときに、ソース電極とドレイン電極の間に流れる電流がゼロのＦＥＴである。
【００３９】
図２には、図１の高濃度ｎ型不純物領域１９内におけるＡ−Ａでの断面でのポテンシャル分布を模式的に示す。ＡｌＧａＮ電子供給層１４には、高濃度のｎ型不純物がドープされていることから、ポテンシャル分布は大きく湾曲している。また、ＡｌＧａＮ電子供給層１４とｎ＋−ＧａＮコンタクト層１５との界面に存在する負電荷を相殺することが可能となり、ＡｌＧａＮ電子供給層１４とｎ＋−ＧａＮコンタクト層１５との界面に存在するポテンシャル障壁の高さを低くすることができる。
【００４０】
ポテンシャル障壁が低くなることで、電子がポテンシャル障壁をトンネルすることが可能になる。また、ポテンシャル分布が湾曲するため、ＡｌＧａＮ電子供給層１４とｎ＋−ＧａＮコンタクト層１５との界面のポテンシャル障壁の厚さが薄くなって電子がトンネルする確率が高くなる。このことから、ソース電極１６及びドレイン電極１７と２次元電子ガス２０との間の抵抗が低減されている。
【００４１】
次に、第一の実施の形態に係るＦＥＴ１の製造方法について、図３を参照して説明する。サファイア基板１１上に、例えば有機金属気相成長法（MOVPE : Metal Organic Vapor Phase Epitaxy）を用いて、バッファ層１２、チャネル層１３、電子供給層１４、ｎ＋−コンタクト層１５を下から順番に積層させる（図３（ａ）参照）。
【００４２】
基板１１は、サファイアだけでなく、ＳｉＣ、ＧａＮ、Ｓｉ、ＡｌＮを用いてもよい。バッファ層１２はＧａＮで構成される。チャネル層１３は、アンドープＧａＮまたはアンドープＩｎＧａＮで構成され、層厚が２〜３μｍであるのが好ましい。電子供給層１４は、ＡｌＧａＮで構成され、組成の一例として、層厚が２０ｎｍでＳｉを１×１０１８ｃｍ−３添加したＡｌ０．２５Ｇａ０．７５Ｎで構成されているのが好ましい。
【００４３】
コンタクト層１５は、ＧａＮで構成され、電子供給層１４より、ｎ型不純物濃度を多くする必要性がある。これは、本実施の形態に係るＦＥＴ１において、高濃度ｎ型不純物領域１９を作成するために、コンタクト層１５のｎ型不純物を拡散させる必要性があるからである。組成の一例として、層厚が５ｎｍでＳｉドープ量を２×１０２０ｃｍ−３であるのが好ましい。
【００４４】
コンタクト層１５が積層された後に、フォトリソグラフィを用いてパターニングされたフォトレジスト２１を形成する。フォトレジスト２１をエッチングマスクとして、ｎ＋−ＧａＮコンタクト層１５を、例えばＩＣＰ法によるドライエッチングを用いて選択的にエッチング除去する（図３（ｂ）参照）。フォトレジスト２１を除去した後、窒素雰囲気中で熱処理（例えば、１１５０℃、３０分間）を行い、Ｓｉの拡散・活性化により高濃度ｎ型不純物領域１９を形成する（図３（ｃ）参照）。
【００４５】
ｎ型不純物は、窒化物半導体に添加しただけでは電子を供給する働きが十分に発揮されず、活性化することによって電子を供給する働きが行われる。そこで、本実施の形態においては、９００℃以上１４００℃以下という高温で処理することによって、ｎ型不純物をチャネル層１３まで拡散させていると同時に活性化を行っている。
【００４６】
熱処理を行ったあとに、Ｔｉ／Ａｌより構成されるソース電極１６、ドレイン電極１７（例えば、Ｔｉ層の厚さ１０ｎｍ、Ａｌ層の厚さ２００ｎｍ）を、例えば電子銃蒸着およびリフトオフ法を用いて、ｎ＋−ＧａＮ層１５を介して設置する。ソース電極１６及びドレイン電極１７は、例えば６５０℃、３０秒のランプアニールを行うことでオーミック接合を形成する。
【００４７】
Ｐｔ／Ａｕより構成されるゲート電極１８（例えば、Ｐｔ層の厚さ１０ｎｍ、Ａｕ層の厚さ２００ｎｍ）を、電子銃蒸着およびリフトオフ法を用いて、電子供給層１４を介して形成する。
【００４８】
本実施の形態に係るＦＥＴ１に添加されたＳｉは、９００℃以上１４００℃以下（例えば、１１５０℃）の熱処理により略全て活性化させることが可能である。これにより、ｎ＋−ＧａＮコンタクト層１５中の活性化Ｓｉの密度を、ＭＯＶＰＥで作成したＦＥＴにおけるコンタクト層中のＳｉ濃度よりも高くすることができ、ソース電極１６及びドレイン電極１７とｎ＋−ＧａＮコンタクト層１５との接触抵抗を低減できる効果が得られる。
【００４９】
また、ｎ＋−ＧａＮコンタクト層１５をドライエッチングする工程において、電子供給層１４の表面に損傷を受けるが、熱処理により、この損傷を回復させることができる。これにより、信頼性に優れたＦＥＴが得ることが可能となる。このように、信頼性に優れたＦＥＴは活用例として、携帯電話や衛星通信、ＷＬＡＮなどの無線通信システムを構成するマイクロ波増幅器に使用される半導体装置があげられる。
【００５０】
本実施の形態で示した基板材料、窒化物半導体材料、電極材料、および製法における条件はこれに限定されるものではなく、ＧａＮ系ヘテロ接合電界効果トランジスタの製造に使われている材料や構造に、広く本発明を適用することができる。
【００５１】
例えば、基板材料にはサファイアの他に、ＳｉＣ、ＧａＮ、Ｓｉ、ＡｌＮなどを用いることができるし、バッファ層１２には、その一部にＡｌＮ層やＡｌＧａＮ層、ＩｎＡｌＧａＮ層などを含む多層構造を用いることもできる。
【００５２】
第２の実施の形態．
第２の実施の形態に係るＦＥＴ２の構成図を図４に示す。第２の実施の形態においては、本発明をコンタクト層のないＦＥＴに適用したものである。動作原理や構成要素で第１の実施の形態と同様のものは省略する。
【００５３】
第１の実施の形態に係るＦＥＴ１と異なる点は、ｎ＋−ＧａＮコンタクト層１５が無く、ソース電極１６及びドレイン電極１７が電子供給層１４を介して形成されていることである。
【００５４】
従来ＡｌＧａＮ層に低い接触抵抗でオーミック電極を形成するのは難しかったが、本発明の適用により、ソース電極１６及びドレイン電極１７の下の電子供給層１４のポテンシャル分布は、大きく湾曲してポテンシャル障壁が薄くなり、電極／半導体界面で電子のトンネルする確率が高くなるために、低い接触抵抗が容易に得られるようになる。
【００５５】
次に、第２の実施の形態の製造方法について図５を参照して説明する。ＳｉＣ基板１１上に、例えば有機金属気相成長法（ＭＯＶＰＥ）を用いて、ＧａＮバッファ層１２（例えば、層厚が２〜３μｍ）、アンドープＧａＮまたはアンドープＩｎＧａＮで構成されるチャネル層１３、ＡｌＧａＮ電子供給層１４（例えば、層厚３０ｎｍ）を順次積層する（図５（ａ）参照）。
【００５６】
次に、フォトリソグラフィを用いてパターニングされたフォトレジスト２１を形成し、これをマスクとして、Ｓｉのイオン注入を行う。（例えば、面密度１×１０１５ｃｍ−２、加速エネルギー２５ｋｅＶの条件で行う）（図５（ｂ）参照）。
【００５７】
イオン注入後、フォトレジスト２１を除去し、表面保護のためＡｌＮ膜２３（図示せず）をスパッタ法で成膜する。表面保護ＡｌＮ膜２３を成膜後、窒素雰囲気中で高温熱処理（例えば１３００℃、３０分間）を行い、Ｓｉを拡散させ、活性化させることにより高濃度ｎ型不純物領域１９を形成する（図５（ｃ））。また、上述の熱処理を行うことによって、イオン注入による電子供給層１４の欠陥を除去することが可能である。
【００５８】
その後、ＡｌＮ膜２３をエッチング除去し、Ｔｉ／Ａｕ（例えば、Ｔｉ層の厚さ１０ｎｍ、Ａｕ層の厚さ３００ｎｍ）より構成されるソース電極１６、ドレイン電極１７を、電子銃蒸着及びリフトオフ法を用いて、高濃度ｎ型不純物領域１９を介して設置する。ソース電極１６及びドレイン電極１７を設置後、ランプアニール（例えば８００℃、３０秒）することでオーミック接合を形成する。
【００５９】
次に、Ｎｉ／Ａｕ（例えば、Ｎｉ層の厚さ１５ｎｍ、Ａｕ層の厚さ４００ｎｍ）より構成されるゲート電極１８を、電子銃蒸着およびリフトオフ法を用いて、ＡｌＧａＮ電子供給層１４を介して形成してＦＥＴ２を得る。
【００６０】
本実施の形態に係るＦＥＴ２においては、高濃度ｎ型不純物領域１９をイオン注入により形成されている。イオン注入によることで、Ｓｉを拡散させる場所の特定が容易になり、Ｓｉの拡散を２次元電子ガス領域２０までに制御することが可能となる。
【００６１】
第３の実施の形態．
第３の実施の形態に係るＦＥＴ３の構成図を図６に示す。第３の実施の形態においては、本発明をゲート電極１８とＡｌＧａＮ電子供給層１４との間に絶縁膜が挿入されているＭＩＳゲート構造を持つＦＥＴに対して適用したものである。動作原理や構成要素で第１の実施の形態と同様のものは省略する。
【００６２】
第１の実施の形態に係るＦＥＴ１と異なる点は、ｎ＋−ＧａＮコンタクト層１５が無く、ソース電極１６及びドレイン電極１７が電子供給層１４を介して形成されており、ゲート電極１８とＡｌＧａＮ電子供給層１４との間に絶縁膜２２が挿入されていることである。
【００６３】
次に、第３の実施の形態の製造方法について図７を参照して説明する。Ｓｉ基板１１上に、例えば分子線エピタキシー法（ＭＢＥ）を用いて、ＧａＮバッファ層１２（例えば層厚が２〜３μｍ）、アンドープＧａＮまたはアンドープＩｎＧａＮで構成されるチャネル層１３、ＡｌＧａＮ電子供給層１４（例えば層厚が５ｎｍ）を順次積層する。電子供給層１４を積層した後、減圧気相成長法（ＬＰＣＶＤ）を用いてＳｉＯ２絶縁膜２２を成膜する（図７（ａ）参照）。
【００６４】
次に、厚さ５００ｎｍのＭｏからなるゲート電極１８を、電子銃蒸着およびリフトオフ法を用いて形成する。ゲート電極１８をマスクとして、Ｓｉのイオン注入を行う。（例えば、面密度８×１０１５ｃｍ−２、加速エネルギー２５ｋｅＶの条件で行う）（図７（ｂ）参照）。
【００６５】
Ｓｉイオン注入後に、ランプアニールを用いての熱処理（例えば、２００℃２分間）を行い、Ｓｉを拡散・活性化させることにより高濃度ｎ型不純物領域１９を形成する（図７（ｃ）参照）。
【００６６】
最後に、Ｎｂ／Ａｌ（例えば、Ｎｂ層の厚さ１５ｎｍ、Ａｌ層の厚さ３００ｎｍ）より構成されるソース電極１６、ドレイン電極１７を、電子銃蒸着およびリフトオフ法を用いて、高濃度ｎ型不純物領域１９を介して設置し、ランプアニール（例えば６５０℃、３０秒）することでオーミック接合を形成してＦＥＴ３を得る。
【００６７】
本実施の形態においては、ゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極１８と高濃度ｎ型不純物領域１９の間で目合せが不要なセルフアラインプロセスを実現している。そのため、高い歩留まりの得られる量産性に優れたＦＥＴを製造することが可能となる。
【００６８】
また、ゲート電極１８と高濃度ｎ型不純物領域１９の横方向の距離をゼロにできることから、ソース電極−ゲート電極間、ゲート電極−ドレイン電極間の寄生抵抗を著しく低減することができる。
【００６９】
さらに、電子供給層１４を薄くすること、またはドライエッチングによってゲート電極１８の下に位置する電子供給層１４に溝を作成し、絶縁膜を溝に作成し、絶縁膜を介してゲート電極を埋め込むリセスゲート構造にすることでゲート電流を低減することが可能である。
【００７０】
上述の第二、第三の実施の形態においても、第一の実施の形態と同様に、基板材料、窒化物半導体材料、電極材料、および製法における条件はこれに限定されるものではなく、ＧａＮ系ヘテロ接合電界効果トランジスタの製造に使われている材料や構造に、広く本発明を適用することができるのは言うまでもない。例えば絶縁膜２２はＳｉＯ２に限定されず、ＡｌＮ、ＳｉＮ、Ａｌ２Ｏ３、ＭｇＯなどを用いることができる。
【００７１】
また、構造と製造方法の組み合わせがこれらに限定されず、例えば第一の実施の形態における高濃度ｎ型不純物領域を、イオン注入を用いて形成してもよい。また、ｎ＋−ＧａＮコンタクト層を用いた構造でもＭＩＳゲート構造を実現できることは明らかである。
【００７２】
さらに、比較的低い濃度（１×１０１８ｃｍ−３以下）でＳｉが添加されている、あるいは不純物を添加しないＧａＮキャップ層を電子供給層上にエピタキシャル成長し、ＧａＮキャップ層をエッチング除去せず、第二もしくは第三の実施の形態の製法に従ってＦＥＴを製造することもできる。このような層構造を採ることにより、ＧａＮキャップ層とＡｌＧａＮ電子供給層との界面に生じるポテンシャル障壁により、ゲートリーク電流を低減する効果が得られる。
【００７３】
また、上述の第一、第二、第三いずれの実施の形態においても、チャネル層あるいは電子供給層におけるｎ型不純物濃度の高い領域が、ソース電極下及びドレイン電極下の両方である必要はなく、ソース電極下又はドレイン電極下のいずれか一方のみであってもよい。このような構造は例えば、第一の実施の形態では、コンタクト層１５をエッチング除去する工程においてソース電極側あるいはドレイン電極側いずれか一方のみコンタクト層１５を残す、第二の実施の形態では、ｎ型不純物をイオン注入する工程においてソース電極側あるいはドレイン電極側いずれか一方にのみイオン注入することで得ることができる。このように高ｎ型不純物濃度領域をソース電極側又はドレイン電極側のいずれか一方のみにすることは、両方ともを高ｎ型不純物濃度とする場合に比べて、寄生抵抗の低減効果がやや小さくなる一方で高い耐圧を得られるという効果がある。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態に係る電界効果トランジスタの断面図。
【図２】本発明の第１の実施の形態に係る電界効果トランジスタのＡ−Ａ断面におけるポテンシャル概念図。
【図３】本発明の第１の実施の形態に係る電界効果トランジスタの製造方法。
【図４】本発明の第２の実施の形態に係る電界効果トランジスタの断面図。
【図５】本発明の第２の実施の形態に係る電界効果トランジスタの製造方法。
【図６】本発明の第３の実施の形態に係る電界効果トランジスタの断面図。
【図７】本発明の第３の実施の形態に係る電界効果トランジスタの製造方法。
【図８】従来の電界効果トランジスタの構成図。
【図９】従来の電界効果トランジスタのＢ−Ｂ断面におけるポテンシャル概念図。
【符号の説明】
【００７５】
１  第１の実施の形態に係る電界効果トランジスタ  
１１  基板  １２  ＧａＮバッファ層  １３  チャネル層
１４  ＡｌＧａＮ電子供給層  １５  ｎ＋−ＧａＮコンタクト層
１６  ソース電極  １７  ドレイン電極  １８  ゲート電極
１９  高濃度ｎ型不純物領域  ２０  ２次元電子ガス領域
２１  フォトレジスト  ２２  絶縁膜  ２３  表面保護膜
９０  従来の半導体装置  ９１  サファイア基板  ９２  低温ＧａＮバッファ層
９３  アンドープＧａＮ層  ９４  電子供給層  ９５  コンタクト層
９６  ソース電極９６  ９７  ドレイン電極  ９８  ゲート電極
９９  ２次元電子ガス層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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