(57)【要約】【課題】  半導体装置が微細化しても細線効果による性能低下を抑制できる、高集積化に適した新たな３次元半導体装置及びその製造方法を提供することである。【解決手段】  上記課題を解決した半導体装置は、半導体層中にこの半導体層表面に垂直に形成されたトレンチと、前記トレンチの側面及び底面の前記半導体層中に形成され、前記トレンチの深さ方向に形成された複数の素子分離と、前記トレンチの側面に沿って形成され、絶縁膜と電極とを備えた複数の機能素子と、前記電極に接続し、前記複数の機能素子を第１の方向に接続する第１の配線と、前記トレンチの側面及び底面の前記半導体層中に形成され、前記素子分離により分離され、前記機能素子を前記第１の方向は異なる第２の方向に電気的に接続する第２の配線とを具備する。【選択図】図２
2006128390.tif 000002
【特許請求の範囲】
【請求項１】
半導体層中にこの半導体層表面に垂直に形成されたトレンチと、
前記トレンチの側面及び底面の前記半導体層中に形成され、前記トレンチの深さ方向に形成された複数の素子分離と、
前記トレンチの側面上に形成され、絶縁膜と電極とを備えた複数の機能素子と、
前記電極に接続し、前記複数の機能素子を第１の方向に接続する第１の配線と、
前記トレンチの側面及び底面の前記半導体層中に形成され、前記素子分離により分離され、前記機能素子を前記第１の方向は異なる第２の方向に電気的に接続する第２の配線とを具備することを特徴とする半導体装置。
【請求項２】
半導体層中にこの半導体層表面に垂直に形成されたトレンチと、
前記トレンチの側面及び底面の前記半導体層中に形成され、この半導体層表面に垂直な方向に形成された複数の素子分離と、
前記トレンチの側面上に形成され、第１及び第２の絶縁膜と第１及び第２の電極とを含み、前記トレンチの側面上で垂直及び水平方向に２次元配列した複数の記憶素子と、
前記第２の電極に接続し、前記複数の記憶素子を第１の方向に接続する第１の配線と、
前記トレンチの側面及び底面の半導体層中に形成され、前記素子分離により分離され、前記複数の記憶素子を前記第１の方向は異なる第２の方向に電気的に接続する第２の配線とを具備することを特徴とする半導体装置。
【請求項３】
半導体層中にこの半導体層表面に垂直に形成されたトレンチと、
前記トレンチの側面に沿って形成され、前記トレンチの底面に平行に形成された複数の配線と、
前記複数の配線の端部付近で階段状に配置され、前記複数の配線とそれぞれ接続され、各々の回路が交差しないように形成された複数のコンタクトプラグとを具備することを特徴とする半導体装置。
【請求項４】
半導体基板中にこの半導体基板表面に垂直な第１のトレンチを形成する工程と、
前記第１のトレンチの内面を含む全面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１のシリコン膜を形成する工程と、
前記第１の絶縁膜及び第１のシリコン膜を含む前記第１のトレンチの側面及び底面中に前記トレンチの深さ方向に素子分離を形成する工程と、
前記第１のシリコン膜及び素子分離表面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２のシリコン膜を形成する工程と、
前記第１のトレンチの底部に形成された前記第１及び第２の絶縁膜及び第１及び第２のシリコン膜を除去する工程と、
前記第１のトレンチの内部にこのトレンチの底面に平行に第３の絶縁膜と第４の絶縁膜との交互積層膜を形成する工程と、
前記交互積層膜の中央に第２のトレンチを形成する工程と、
前記第３の絶縁膜を除去する工程と、
前記第４の絶縁膜をマスクとして前記第２のシリコン膜、第２の絶縁膜、第１のシリコン膜及び第１の絶縁膜を除去する工程と、
前記除去により露出した前記半導体基板に導電性与える不純物を導入する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板中にこの半導体基板表面に垂直な第１のトレンチを形成する工程と、
前記第１のトレンチの内面を含む全面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１のシリコン膜を形成する工程と、
前記第１の絶縁膜及び第１のシリコン膜を含む前記第１のトレンチの側面及び底面に前記トレンチの深さ方向に素子分離を形成する工程と、
前記第１のシリコン膜及び素子分離表面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２のシリコン膜を形成する工程と、
前記第１のトレンチの底部に形成された前記第１及び第２の絶縁膜及び第１及び第２のシリコン膜を除去する工程と、
前記第１のトレンチの内部にこのトレンチの底面に平行に第３の絶縁膜と第４の絶縁膜との交互積層膜を形成する工程と、
前記交互積層膜の中央に第２のトレンチを形成する工程と、
前記第２のトレンチの底面に電極を形成する工程と、
前記第３の絶縁膜を除去する工程と、
前記電極に電位を与えつつ前記第４の絶縁膜をマスクとして前記第２のシリコン膜、第２の絶縁膜、第１のシリコン膜及び第１の絶縁膜を除去する工程と、
前記電極に電位を与えつつ前記半導体基板に導電性を与える不純物を導入する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板にトレンチを形成する工程と、
前記トレンチの側面上にマスクを形成する工程と、
前記トレンチ底面に電極を形成する工程と、
加工イオン種をイオン化させる工程と、
前記半導体基板に前記加工イオン種と反対の極性の電位を与える工程と、
前記電極に前記加工イオン種と同じ極性の電位を与える工程と、
前記電極近傍に形成された電場により前記加工イオン種の軌道を横方向に曲げて前記半導体基板に加工イオンを導き、前記マスクを使用して前記半導体基板を加工する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板中にこの半導体基板表面に垂直なトレンチを形成する工程と、
前記トレンチの側面に沿ってこのトレンチの底面に平行で深さが異なる複数の配線を形成する工程と、
前記トレンチの内部を絶縁膜で埋める工程と、
前記配線の端部のトレンチ端面に近接して、前記複数の配線の最も深い位置に形成された第１の配線に達する第１のコンタクトホールをこの第１の配線より上方に形成された前記配線を横切って前記絶縁膜中に形成する工程と、
前記コンタクトホールを形成する工程を繰り返して、前記複数の配線にそれぞれ達する複数のコンタクトホールを階段状に形成する工程と、
前記コンタクトホールの側面に第２の絶縁膜を形成する工程と、
前記コンタクトホール内を導電性材料で埋める工程とを具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、高集積な３次元半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
集積回路は、回路を構成する素子の微細化によって高集積化を達成してきている。しかしながら、微細化をさらに進めると細線効果と呼ばれる１つの物理限界に達する。細線効果は、例えば、金属配線が２０ｎｍ以下のサイズになると、抵抗が指数関数的に大きくなる現象である。これは、室温での金属中の電子の平均自由工程が２０ｎｍ程度であるため、配線幅が２０ｎｍ以下になると金属配線の壁に電子が衝突するために電子の流れが阻害されて、抵抗が増すと考えられている。このため、２次元的な微細化には限界がある。
【０００３】
３次元素子の一例が特許文献１に開示されている。この素子は、独立した四角いトレンチを形成し、その中に同心的に電極等を配置した不揮発性メモリである。この構造ではトレンチの大きさを小さくすることには限界があり、配線幅が２０ｎｍに相当する半導体装置に適用することは困難である。
【０００４】
また、３次元素子を製造するための技術課題の１つに、例えば、トレンチの側壁への加工のような横方向のエッチング若しくはドーピング技術がある。横方向への異方性エッチング技術が、特許文献２に開示されている。この技術では、半導体センサの感度バラツキを低減するために、シリコン基板１の内部に横方向に延びる空洞２を形成している。この空洞２は、縦に形成した溝４の底部に正の固定電荷を有する材料、例えば、氷５３、ｐｎ接合７１を設け、底部に対して垂直に入射した反応性エッチングのイオンの軌道を底部の固定電荷の近傍で横方向に曲げて横方向のエッチングを行うことにより形成する。この方法では、底部に与える固定電荷量を安定させて、横方向エッチング量を制御することが課題である。
【０００５】
したがって、新たな３次元素子構造、例えば、トレンチ等の側面に複数の半導体素子を形成した構造及びその製造技術の開発が要求されている。
【特許文献１】公開特許公報  特開平５−３１５６２２号
【特許文献２】公開特許公報  特開２００２−２３１９６６号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体装置が微細化しても細線効果による性能低下を抑制できる、高集積化に適した３次元半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題は、以下の本発明に係る半導体装置及びその製造方法によって解決される。
【０００８】
本発明の１態様による半導体装置は、半導体層中にこの半導体層表面に垂直に形成されたトレンチと、前記トレンチの側面及び底面の前記半導体層中に形成され、前記トレンチの深さ方向に形成された複数の素子分離と、前記トレンチの側面に沿って形成され、絶縁膜と電極とを備えた複数の機能素子と、前記電極に接続し、前記複数の機能素子を第１の方向に接続する第１の配線と、前記トレンチの側面及び底面の前記半導体層中に形成され、前記素子分離により分離され、前記機能素子を前記第１の方向は異なる第２の方向に電気的に接続する第２の配線とを具備する。
【０００９】
本発明の他の１態様による半導体装置は、半導体層中にこの半導体層表面に垂直に形成されたトレンチと、前記トレンチの側面及び底面の前記半導体層中に形成され、この半導体層表面に垂直な方向に形成された複数の素子分離と、前記トレンチの側面上に形成され、第１及び第２の絶縁膜と、第１及び第２の電極とを含み、前記トレンチの側面上で垂直及び水平方向に２次元配列した複数の記憶素子と、前記第２の電極に接続し、前記複数の記憶素子を第１の方向に接続する第１の配線と、前記トレンチの側面及び底面の半導体層中に形成され、前記素子分離により分離され、前記複数の記憶素子を前記第１の方向は異なる第２の方向に電気的に接続する第２の配線とを具備する。
【００１０】
本発明のさらに他の１態様による半導体装置は、半導体基板中にこの半導体基板表面に垂直に形成されたトレンチと、前記トレンチの側面に沿って形成され、前記トレンチの底面に平行に形成された複数の配線と、前記複数の配線の端部付近で階段状に配置され、前記複数の配線とそれぞれ接続され、各々の回路が交差しないように形成された複数のコンタクトプラグとを具備する。
【００１１】
本発明の他の１態様による半導体装置の製造方法は、半導体基板中にこの半導体基板表面に垂直な第１のトレンチを形成する工程と、前記第１のトレンチの内面を含む全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１のシリコン膜を形成する工程と、前記第１の絶縁膜及び第１のシリコン膜を含む前記第１のトレンチの側面及び底面に前記トレンチの深さ方向に素子分離を形成する工程と、前記第１のシリコン膜及び素子分離表面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２のシリコン膜を形成する工程と、前記第１のトレンチの底部に形成された前記第１及び第２の絶縁膜及び第１及び第２のシリコン膜を除去する工程と、前記第１のトレンチの内部にこのトレンチの底面に平行に第３の絶縁膜と第４の絶縁膜との交互積層膜を形成する工程と、前記交互積層膜の中央に第２のトレンチを形成する工程と、前記第３の絶縁膜を除去する工程と、前記第４の絶縁膜をマスクとして前記第２のシリコン膜、第２の絶縁膜、第１のシリコン膜及び第１の絶縁膜を除去する工程と、前記除去により露出した前記半導体基板に導電性を与える不純物を導入する工程とを具備する。
【００１２】
本発明のさらに他の１態様による半導体装置の製造方法は、半導体基板中にこの半導体基板表面に垂直な第１のトレンチを形成する工程と、前記第１のトレンチの内面を含む全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１のシリコン膜を形成する工程と、前記第１の絶縁膜及び第１のシリコン膜を含む前記第１のトレンチの側面及び底面に前記トレンチの深さ方向に素子分離を形成する工程と、前記第１のシリコン膜及び素子分離表面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第２のシリコン膜を形成する工程と、前記第１のトレンチの底部に形成された前記第１及び第２の絶縁膜及び第１及び第２のシリコン膜を除去する工程と、前記第１のトレンチの内部にこのトレンチの底面に平行に第３の絶縁膜と第４の絶縁膜との交互積層膜を形成する工程と、前記交互積層膜の中央に第２のトレンチを形成する工程と、前記第２のトレンチの底面に電極を形成する工程と、前記第３の絶縁膜を除去する工程と、前記電極に電位を与えつつ前記第４の絶縁膜をマスクとして前記第２のシリコン膜、第２の絶縁膜、第１のシリコン膜及び第１の絶縁膜を除去する工程と、前記電極に電位を与えつつ前記半導体基板に導電性を与える不純物を導入する工程とを具備する。
【００１３】
本発明のさらに他の１態様による半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチの側面上にマスクを形成する工程と、前記トレンチ底面に電極を形成する工程と、加工イオン種をイオン化させる工程と、前記半導体基板に前記加工イオン種と反対の極性の電位を与える工程と、前記電極に前記加工イオン種と同じ極性の電位を与える工程と、前記電極近傍に形成された電場により前記加工イオン種の軌道を横方向に曲げて前記半導体基板に加工イオンを導き、前記マスクを使用して前記半導体基板を加工する工程とを具備する。
【００１４】
本発明のさらに他の１態様による半導体装置の製造方法は、半導体基板中にこの半導体基板表面に垂直なトレンチを形成する工程と、前記トレンチの側面に沿ってこのトレンチの底面に平行で深さが異なる複数の配線を形成する工程と、前記トレンチの内部を絶縁膜で埋める工程と、前記配線の端部のトレンチ端面に近接して、前記複数の配線の最も深い位置に形成された第１の配線に達する第１のコンタクトホールをこの第１の配線より上方に形成された前記配線を横切って前記絶縁膜中に形成する工程と、前記コンタクトホールを形成する工程を繰り返して、前記複数の配線にそれぞれ達する複数のコンタクトホールを階段状に形成する工程と、前記コンタクトホールの側面に第２の絶縁膜を形成する工程と、前記コンタクトホール内を導電性材料で埋める工程とを具備する。
【発明の効果】
【００１５】
本発明によって、半導体装置が微細化しても細線効果による性能低下を抑制できる、高集積化に適した３次元半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明は、半導体層の表面に形成された、例えば、トレンチのような溝の側面に、複数の半導体機能素子、例えば、ＭＯＳ（metal oxide semiconductor）トランジスタ、記憶素子を形成することによって、高集積化を実現した半導体装置及びその製造方法に関するものである。上記の半導体層として、半導体基板、例えば、シリコン基板だけでなく、半導体基板上に形成した半導体層（単結晶層、多結晶層若しくは非晶質層を含む）若しくはＳＯＩ（silicon on insulator）基板等を使用することができる。
【００１７】
本発明の概念を、図１を例に説明する。図１は、本発明の３次元半導体装置を最も単純化した形態で、半導体基板１０に形成した横長のトレンチ１４の長い側面の両面にＭＯＳトランジスタ１１０をトレンチ１４の深さ方向に１列だけ形成した３次元半導体装置１００である。図１（ａ）は、平面レイアウト図であり、（ｂ）は、（ａ）に破断線１Ｂ−１Ｂで示したトレンチ１４の側面上に形成されたＭＯＳトランジスタ１１０の断面図であり、（ｃ）は、（ａ）に破断線１Ｃ−１Ｃで示した断面図である。
【００１８】
ＭＯＳトランジスタ１１０は、トレンチ１４の側面上に形成されたゲート絶縁膜２０、ゲート電極２６及び半導体基板１０中に形成されたソース／ドレイン４６を含む。複数のＭＯＳトランジスタ１１０は、トレンチ１４の長い側面に形成され、素子分離３４によって分離される。素子分離３４は、トレンチ１４の側面及び底面の半導体基板１０中にトレンチ１４の深さ方向に形成される。ゲート電極２６は、トレンチ１４の長手方向である第１の方向にＭＯＳトランジスタ１１０を接続して、ワード線として働く。ソース／ドレイン４６は、コンタクト５８を介してビット線に接続される。なお、トレンチ１４の底面には底部電極３８が形成され、トレンチ１４の内部は埋め込み絶縁膜５６で埋められ、半導体基板１０の表面は、埋め込み絶縁膜５６の一部で覆われる。
【００１９】
このようなＭＯＳトランジスタ１１０をトレンチ１４の側面上にトレンチ１４の深さ方向に複数行並べて形成することによって３次元半導体装置を形成できる。本発明によれば、半導体基板１０表面に形成する機能素子が微細化された場合でも、トレンチ１４の深さ方向での加工寸法の制約は厳しくなく、各構成素子の加工寸法を必要な大きさにできる。そのため、高集積化を実現する場合に、従来の平面的な２次元配列の半導体装置で微細化において問題となる上記の課題、すなわち、細線効果による性能の低下を解決できる。
【００２０】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図面では、対応する部分は、一貫して対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００２１】
（第１の実施形態）
本発明の第１の実施形態は、半導体基板に細長い複数のトレンチを形成して、その両側のそれぞれの側面に２次元配列した機能素子、例えば、ＮＡＮＤ型メモリセル、を形成した３次元半導体記憶装置である。
【００２２】
図２は、本実施形態の３次元半導体記憶装置１５０を説明するための斜視図である。本実施形態は、トレンチ１４の側面上に記憶セル１６０を２次元配列させて形成したＮＡＮＤ型メモリセルアレイ１５０である。図は、３次元半導体記憶装置１５０の構造を分かりやすくするために、一部を省略している。各記憶セル１６０は、ゲート絶縁膜２０、フローティングゲート（ＦＧ）２２、電極間絶縁膜２４、及びコントロールゲート（ＣＧ）２６を含む。トレンチ１４の長手方向に形成された記憶セル１６０、例えば、記憶セル１６０（Ａ１）から１６０（Ｅ１）、のＦＧ２２は、図示しないが半導体基板１０、例えば、シリコン基板中と同時に形成された素子分離３４によって分離され、ＣＧ２６によってトレンチ１４の長手方向（半導体基板１０表面に平行な方向）である第１の方向に接続される。ＣＧ２６の表面にはシリサイド層５４が形成され、ワード線として働く。トレンチ１４側面上の深さ方向に形成された複数個（図では４個）の記憶セル１６０、例えば、記憶セル１６０（Ａ１）から１６０（Ａ４）は、トレンチ１４の側面の半導体基板１０、例えば、シリコン基板中に形成されたソース／ドレイン４６によりトレンチ１４の深さ方向である第２の方向に直列接続され、ビット線コンタクト５８を介してビット線（図示せず）に接続される。
【００２３】
本実施形態のＮＡＮＤ型メモリセルアレイ１５０の製造プロセスを、図３から図１１を用いて以下に説明する。本実施形態では、ｎチャネルＮＡＮＤ型メモリセルアレイ１５０を例に説明するが、ｐチャネルでも同様に製造することができる。
【００２４】
（１）まず、図３に示したように、半導体基板１０、例えば、シリコン基板にトレンチ１４及びウェル１６を形成する。図３（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線３Ｂ−３Ｂで示したトレンチ１４深さの中央付近で切断したシリコン基板１０表面に平行な断面図である。
【００２５】
シリコン基板１０上に第１の絶縁膜（マスク絶縁膜）１２を形成する。第１の絶縁膜１２は、トレンチ１４を形成する際のマスクとして使用するもので、例えば、熱酸化若しくはＣＶＤ（chemical vapor deposition）で形成したシリコン酸化膜（ＳｉＯ２膜）若しくはシリコン窒化膜（ＳｉＮ膜）を使用することができる。第１のマスク絶縁膜１２にリソグラフィ及びエッチングによって、細長いトレンチ１４のパターンを形成する。この第１の絶縁膜１２をマスクとして、例えば、ＲＩＥ（reactive ion etching）により記憶セル１６０を形成するための深いトレンチ１４を形成する。トレンチ１４の長手方向の側面は、（１００）面若しくはこれに近い面であることが好ましい。これは、この（１００）面の界面準位密度が、他の結晶面よりも小さいためにＭＯＳトランジスタの形成に適しているためである。
【００２６】
その後、トレンチ１４の側面及び底面に斜め方向から、ｐ型不純物、例えば、ホウ素（Ｂ）を高エネルギーでイオン注入し、その後、アニールを行ってウェル１６を形成する。
【００２７】
このようにして、図３に示したように、シリコン基板１０にトレンチ１４及びウェル１６を形成できる。
【００２８】
（２）次に、図４に示したようにトレンチ１４内にゲート絶縁膜２０及びＦＧ２２となる第１のシリコン膜２２ａを形成する。図４（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線４Ｂ−４Ｂで示したトレンチ１４深さの中央付近で切断したシリコン基板１０表面に平行な断面図である。
【００２９】
まず、トレンチ１４の内面を含む全面にゲート絶縁膜２０を形成する。ゲート絶縁膜として、例えば、熱酸化により形成したＳｉＯ２膜、ＳｉＮ膜を酸化したシリコン酸窒化膜（ＳｉＯＮ膜）、若しくはこれらの膜よりも誘電率が高い、ハフニウムシリケート膜（ＨｆＳｉＯ膜）、ハフニウムシリコンオキシナイトライド膜（ＨｆＳｉＯＮ膜）のような、高誘電率絶縁膜を使用できる。ゲート絶縁膜２０は、トレンチ１４の側面に均一に成膜できる、例えば、熱酸化、ＣＶＤ若しくはＡＬＤ（atomic layer deposition）によって形成することが好ましい。
【００３０】
その後、ゲート絶縁膜２０上の全面に第１のシリコン膜２２ａを堆積する。第１のシリコン膜２２ａは、後にＦＧ２２に加工される。第１のシリコン膜２２ａとして、ｎ型不純物、例えば、リン（Ｐ）、ヒ素（Ａｓ）を高濃度に含むシリコン膜を使用でき、トレンチ１４の側面及び底面に一様に堆積できる、例えば、ＣＶＤにより形成する。
【００３１】
そして、シリコン基板１０表面に形成されたゲート絶縁膜２０及び第１のシリコン膜２２ａを、例えば、ＣＭＰ（chemical mechanical polishing）によって除去し、シリコン基板１０表面を露出させる。その後、第２の絶縁膜（埋め込み絶縁膜）３０を厚く堆積して、トレンチ１４を第２の絶縁膜３０で埋める。シリコン基板１０表面に堆積した第２の埋め込み絶縁膜３０を、例えば、ＣＭＰによって除去すると同時に平坦化する。
【００３２】
このようにして、図４に示したようにトレンチ１４内にゲート絶縁膜２０及びＦＧ２２となる第１のシリコン膜２２ａを形成できる。
【００３３】
（３）次に、図５に示したようにトレンチ１４の側面及び底面に素子分離３４を形成する。図５（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線５Ｂ−５Ｂで示したトレンチ１４深さの中央付近で切断したシリコン基板１０表面に平行な断面図であり、（ｃ）は、（ａ）に切断線５Ｃ−５Ｃで示したトレンチ１４の長手方向の側面の断面図である。
【００３４】
まず、全面に第３の絶縁膜（マスク絶縁膜）３２、例えば、ＳｉＮ膜を形成する。第３の絶縁膜３２に、素子分離、例えば、シャロートレンチアイソレーション（ＳＴＩ：shallow trench isolation）３４を形成するためのパターンをリソグラフィ及びエッチングにより形成する。図５から理解されるように、ＳＴＩ３４のパターンは、トレンチ１４を横切って、両側のシリコン基板１０上を結んで形成される。
【００３５】
この第３の絶縁膜３２をマスクとして、シリコン基板１０のトレンチ１４の側面、ゲート絶縁膜２０、第１のシリコン膜２２ａ及び第２の絶縁膜３０を同時にＲＩＥによりトレンチ１４の底面までエッチングする。さらにトレンチ１４の底面のシリコン基板１０をエッチングして、トレンチ１４の側面及び底面にＳＴＩ用トレンチ３４ｔを形成する。その結果、ＳＴＩ用トレンチ３４ｔによって、ゲート絶縁膜２０及び第１のシリコン膜２２ａは、トレンチ１４の長手方向に分断される。そして、第４の絶縁膜（素子分離絶縁膜）３４ａを全面に堆積してＳＴＩ用トレンチ３４ｔを埋める。第４の絶縁膜３４ａとして、例えば、ＣＶＤ−ＳｉＯ２膜を使用できる。
【００３６】
このようにして、図５に示したＳＴＩ用トレンチ３４ｔ内を第４の素子分離絶縁膜３４ａで埋めたＳＴＩ３４を形成できる。
【００３７】
（４）次に、図６に示したように、第１のシリコン膜２２ａ上に、電極間絶縁膜２４及びＣＧ２６となる第２のシリコン膜２６ａを形成する。図６（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線６Ｂ−６Ｂで示したトレンチ１４深さの中央付近で切断したシリコン基板１０表面に平行な断面図である。
【００３８】
まず、シリコン基板１０上の第４の素子分離絶縁膜３４ａを、例えば、ＣＭＰにより除去し、さらに、第３のマスク絶縁膜３２を除去して表面を平坦化する。
【００３９】
そして、トレンチ１４中央の第２の埋め込み絶縁膜３０及び素子分離絶縁膜３４中に第２のトレンチ３６を、トレンチ１４の形成と同様のプロセスで形成する。第２のトレンチ３６は、トレンチ１４の側面に形成した第１のシリコン膜２２ａ表面及びトレンチ１４底面の第１のシリコン膜２２ａ及び素子分離絶縁膜３４ａ表面を露出させるように形成する。
【００４０】
次に、第２のトレンチ３６内の第１のシリコン膜２２ａ上を含む全面に、トレンチ３６の側面のカバレジが良い、例えば、ＣＶＤ、ＡＬＤにより電極間絶縁膜材料膜２４ａを堆積する。電極間絶縁膜として、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、酸化アルミニウム（Ａｌ２Ｏ３）を使用することができる。さらに、電極間絶縁膜材料膜２４ａ上の全面に第２のシリコン膜２６ａを堆積する。第２のシリコン膜２６ａは、第１のシリコン膜２２ａと同様に、ｎ型不純物、例えば、リン（Ｐ）、ヒ素（Ａｓ）を高濃度に含む、例えば、ＣＶＤ−シリコン膜である。
【００４１】
そして、第２のシリコン膜２６ａによって囲まれた新たな第３のトレンチ３７底部のシリコン基板１０を露出させるために、第３のトレンチ３７の底部の第２のシリコン膜２６ａ、電極間絶縁膜２４、第１のシリコン膜２２ａ及びゲート絶縁膜２０を、例えば、ＲＩＥによって除去する。同時に第３のトレンチ３７底部の素子分離絶縁膜３４ａも、例えば、ＲＩＥにより除去して、第３のトレンチ３７底面を平坦にする。
【００４２】
その後、シリコン基板１０表面に堆積した第２のシリコン膜２６ａ及び電極間絶縁膜材料膜２４ａを、例えば、ＣＭＰにより除去して、シリコン基板１０表面を露出する。
【００４３】
このようにして、図６に示したように、第２のトレンチ３６の第１のシリコン膜２２ａ上に電極間絶縁膜材料膜２４ａ及び第２のシリコン膜２６ａを堆積した第３のトレンチ３７を形成できる。
【００４４】
（５）次に、トレンチ１４の側面にシリコン基板１０表面に平行な水平方向に分離した複数の記憶セル１６０を形成するための前プロセスとして、図７に示したように、第３のトレンチ３７の内部にエッチング特性の異なる２種類の絶縁膜４０，４２の積層膜及び横方向（水平方向）に加工を行うためのトレンチ底部電極３８を形成する。図７（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線７Ｂ−７Ｂで示したトレンチ１４深さの中央付近のシリコン基板１０表面に平行な断面図である。
【００４５】
まず、シリコン基板１０表面に平行な水平な方向にだけ成膜する方法により、エッチング特性の異なる２種類の絶縁膜を交互に第３のトレンチ３７の底面に水平に堆積する。水平な方向にだけ成膜する方法として、例えば、ターゲットとシリコン基板１０の距離を大きくしたロングスロースパッタ、シリコン基板１０に垂直な成分だけをコリメータにより分離して堆積させるコリメータ付きスパッタ、堆積させる物質をイオン化して、シリコン基板１０にバイアスを印加して堆積するイオナイズスパッタ等がある。初めにエッチングし易い第５の絶縁膜４０−１、例えば、ＳｉＯ２膜を堆積する。次に、第５の絶縁膜４０−１の上に第５の絶縁膜４０よりエッチングされ難い第６の絶縁膜（マスク絶縁膜）４２−１、例えば、ＳｉＮ膜を堆積する。このように、第５の絶縁膜４０と第６の絶縁膜４２の堆積を交互にｎ回繰り返し、最後に第５の絶縁膜４０−（ｎ＋１）を堆積して第３のトレンチ３７を絶縁膜４０，４２の交互積層膜で埋める。ここで、第５の絶縁膜４０の厚さは、ＣＧのゲート電極間隔になり、第６のマスク絶縁膜４２の厚さは、ＣＧのゲート電極の幅になる。この第６の絶縁膜４２の厚さは、シリコン基板１０表面に形成する機能素子の加工寸法とは独立して設定できるため、ＣＧの幅を上記の細線効果が起きない幅に大きくすることができる。第５の絶縁膜４０及び第６の絶縁膜４２は、互いにエッチング特性が異なる膜であれば、その組み合わせは、ＳｉＯ２膜とＳｉＮ膜に限定されることはない。
【００４６】
第３のトレンチ３７以外のシリコン基板１０上に堆積した、第５の絶縁膜４０と第６の絶縁膜４２との積層膜を、例えば、ＣＭＰにより除去して表面を平坦化する。そして、シリコン基板１０上に保護膜として第７の絶縁膜（保護絶縁膜）４３を形成する。第７の絶縁膜は、第６の絶縁膜４２と同じ膜、例えば、ＳｉＮ膜であることが好ましい。
【００４７】
その後、第３のトレンチ３７内に形成した積層膜の中央に図７（ａ）に示したように、第４のトレンチ４４を形成する。そして、第４のトレンチ４４の底面に底部電極３８を水平方向にだけ堆積できる方法で形成する。底部電極３８を形成する前に、極薄い絶縁膜（図示せず）を形成して、底部電極３８とシリコン基板１０とを絶縁する。底部電極３８の形成方法は、後で（第２の実施形態で）詳しく説明する。底部電極３８材料として、シリコンとシリサイドを形成する金属、例えば、チタン（Ｔｉ）、ｎ型不純物を高濃度に含むシリコン等を使用することができる。シリサイドを形成する金属を使用する場合には、後で述べるように、アニールを行ってシリサイド化する。底部電極３８を絶縁するために形成した上記の極薄い絶縁膜は、このシリサイド化を妨げない厚さとする。
【００４８】
このようにして、第３のトレンチ３７の内部にエッチング特性の異なる２種類の絶縁膜４０，４２の積層膜及びトレンチ底部電極３８を形成した、図７に示した構造を形成できる。
【００４９】
（６）次に、図８に示したように、第２のシリコン膜２６ａ、第１のシリコン膜２２ａを含む膜をトレンチ１４の側面に垂直に、すなわち、基板表面平行な水平方向に加工して、トレンチ１４の側面にそれぞれが水平方向に分離された記憶セル１６０を形成する。図８（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線８Ｂ−８Ｂで示したトレンチ１４深さの中央付近で切断したシリコン基板１０表面に平行な断面図であり、（ｃ）は、（ｂ）に切断線８Ｃ−８Ｃで示した断面を含むトレンチ１４の長手方向の側面を横方向から見た図である。
【００５０】
まず、トレンチ１４の中央に前の工程（５）で形成した積層絶縁膜４０，４２のうち、エッチングされ易い第５の絶縁膜４０、例えば、ＳｉＯ２膜をバッファフッ酸（ＢＨＦ）で除去する。
【００５１】
そして、残された第６の絶縁膜４２、例えば、ＳｉＮ膜をマスクとして、トレンチ１４の側面に形成されている第２のシリコン膜２６ａ、電極間絶縁膜２４ａ、第１のシリコン膜２２ａ及びゲート絶縁膜２０を水平方向に加工して記憶セル１６０を形成する。この水平方向の加工は、ウェットエッチング若しくはＲＩＥにより行うことができる。
【００５２】
ウェットエッチングの場合には、シリコン膜２２ａ，２６ａは、硝酸及びフッ酸を含む溶液で、ＳｉＯ２を含む絶縁膜２４ａ，２０は、フッ酸を含む溶液で除去することができる。しかし、サイドエッチによって記憶セル１６０がマスク寸法より小さくなることがある。
【００５３】
ＲＩＥの場合には、後で詳しく述べるが、ハロゲン系のエッチングガスを正にイオン化して、底部電極３８に正電位を、シリコン基板１０に負電位を印加して加工する。正のエッチングイオンは、底部電極３８の電位で反発して、負の基板電位に引かれて横方向（水平方向）に向きを変えて第２のシリコン膜２６ａ等を横方向からエッチングする。その結果、第２のシリコン膜２６ａは、トレンチ１４の深さ方向で分離されて水平方向に延びるＣＧ２６になる。このＣＧ２６は、同じ深さに形成された記憶セル１６０を水平方向に接続する。また、これらの第２のシリコン膜２６ａ等が除去された部分では、シリコン基板１０（ウェル１６）が露出する。
【００５４】
このようにして、図８に示されたように、トレンチ１４の側面にトレンチ１４の深さ方向に分離されて２次元配列した記憶セル１６０が形成される。
【００５５】
（７）次に、図９に示したように、ソース／ドレイン４６を形成し、記憶セル１６０間に層間絶縁膜４８を形成する。図９（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線９Ｂ−９Ｂで示したトレンチ１４深さの中央付近で切断したシリコン基板１０表面に平行な断面図であり、（ｃ）は、（ａ）に切断線９Ｃ−９Ｃで示したトレンチ１４の長手方向の側面の断面図である。
【００５６】
前の工程（６）で、トレンチ１４内に露出したシリコン基板１０に、ｎ型不純物、例えば、Ａｓをドープしてソース／ドレイン４６を形成する。Ａｓのドーピングを行う前に、シリコン基板１０表面のソース／ドレイン４６を形成する領域に対応する第７の保護絶縁膜４３の一部を除去する。Ａｓのドーピングは、例えば、Ａｓを含むガス雰囲気中で高温に加熱する熱拡散、イオンドーピングによって行うことができる。イオンドーピングは、後で詳細に説明するように、Ａｓを正にイオン化して、底部電極３８に正電位を、シリコン基板１０に負電位を印加して行う。
【００５７】
その後、必要に応じて底部電極３８をシリサイド化するためのアニールを行う。シリサイドは、底部電極３８がシリコン基板１０に形成されている第４のトレンチ４４底面上だけで底部電極３８、例えば、Ｔｉとシリコンが反応して形成される。素子分離絶縁膜３４、例えば、ＳｉＯ２膜は、底部電極３８と反応しないためトレンチ４４底面のＳＴＩ３４上では、シリサイドが形成されない。このシリサイドアニール時に、底部電極３８とシリコン基板１０とを絶縁するために形成した極薄い絶縁膜（図示せず）は、分解して消滅する。
【００５８】
そして、マスクとして使用してきた第６の絶縁膜４２及び第７の絶縁膜４３、例えば、ＳｉＮ膜を、例えば、熱リン酸によって除去する。さらに、シリサイド化しない底部電極３８の一部若しくは全部を除去する。上記したように、底部電極３８をシリサイド化しておくと、ＳＴＩ３４上の未反応の底部電極３８を除去することができ、底部電極３８は自己整合的にＳＴＩ３４部分で分離される。
【００５９】
その後、ゲート電極間の溝を埋めるために第８の絶縁膜（層間絶縁膜）４８ａを全面に堆積する。第８の絶縁膜４８ａとして、例えば、ＣＶＤにより堆積するＳｉＯ２膜を使用することができる。そして、シリコン基板１０表面に堆積した第８の絶縁膜４８ａを、例えば、ＣＭＰにより除去する。シリコン基板１０表面を保護するために、第９の絶縁膜５０、例えば、ＳｉＯ２膜を全面に形成する。
【００６０】
さらに、トレンチ１４内の第８の絶縁膜４８ａに第５のトレンチ５２を、リソグラフィ及びエッチングにより形成する。第５のトレンチ５２は、コントロールゲート２６表面を露出するように形成する。これによって、第８の絶縁膜４８ａは、記憶セル１６０間を水平方向に分離する層間絶縁膜４８になる。
【００６１】
このようにして、図９に示したようにソース／ドレイン４６及び層間絶縁膜４８を形成できる。
【００６２】
（８）次に、ＣＧ２６表面にシリサイド５４を形成する。第５のトレンチ５２内を含む全面に、トレンチ内のカバレジの良い、例えば、ロングスロースパッタによってシリサイド用金属５４ｍを堆積して、図１０に示したように、第５のトレンチ５２を埋める。図１０は、トレンチ１４の長手方向に垂直な断面図である。シリサイド用金属５４ｍとして、高温のアニールによりシリコンと反応してシリサイドを形成し、未反応の金属は、ウェット処理により除去できる金属が好ましく、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）を用いることがでる。この状態で高温のアニールを行い、図１０に示したようにシリサイド用金属５４ｍに接するＣＧ２６の表面にシリサイド５４を形成する。その結果、ＣＧ２６は、ポリシリコン上にシリサイド５４が形成された、いわゆるポリサイドになる。
【００６３】
このシリサイの形成のあたって、シリサイド用金属５４ｍを堆積する前にシリコン基板１０表面のソース／ドレイン４６上の第９の絶縁膜５０の一部を除去して、ＣＧ２６表面とソース／ドレイン４６表面とを同時にシリサイド化して、いわゆるサリサイドを形成することもできる。
【００６４】
その後、未反応のシリサイド用金属５４ｍをウェット処理、例えば、硫酸（Ｈ２ＳＯ４）と過酸化水素水（Ｈ２Ｏ２）の混合液により除去する。
【００６５】
（９）次に、図１１に示したように、ビット線コンタクト５８を形成する。図１１（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線１１Ｂ−１１Ｂで示したトレンチ１４深さの中央付近で切断したシリコン基板１０表面に平行な断面図である。
【００６６】
シリサイド用金属５４ｍを除去して形成されたトレンチ５２の内部を含む全面に第１０の絶縁膜（埋め込み絶縁膜）５６、例えば、ＣＶＤ−ＳｉＯ２膜を堆積してトレンチ５２を埋める。その後、例えば、エッチバック、ＣＭＰによりシリコン基板１０表面に堆積した第１０の絶縁膜５６を、一部を残して薄くして平坦化する。
【００６７】
次に、トレンチ１４の幅の中央の底部電極３８上及び表面のソース／ドレイン４６上の第１０の絶縁膜５６中に、それぞれビット線コンタクトホール５８ｈ−１，５８ｈ−２をリソグラフィ及びエッチングにより形成する。そして、これらのコンタクトホール５８ｈを高融点金属、例えば、タングステン（Ｗ）で埋めて、ビット線コンタクトプラグ５８−１，５８−２を形成する。
【００６８】
このようにして、トレンチ１４内の側面に、記憶セル１６０が２次元配列したＮＡＮＤ型メモリセルアレイ１５０を形成できる。
【００６９】
その後、周辺回路等の素子の形成、多層配線等の半導体装置に必要な工程を行って、３次元ＮＡＮＤ型メモリセルアレイ１５０を含む半導体装置を完成する。
【００７０】
以上説明してきたように、本実施形態の半導体装置は、シリコン基板１０表面に形成する機能素子の加工寸法に拘わらず、シリコン基板１０表面に垂直に形成したトレンチ１４の側面上に細線効果を抑制できる十分な大きさを有する配線及び機能素子を備えることができる。
【００７１】
したがって、本実施形態によって、半導体装置が微細化しても細線効果による性能低下を抑制でき、高集積化に適した３次元半導体装置及びその製造方法を提供することができる。
【００７２】
（第２の実施形態）
第２の実施形態は、トレンチのような凹部の側面を底面に平行な方向に加工する方法である。本実施形態では、第１の実施形態の工程（６）のように、シリコン基板１０に設けたトレンチ１４の側面若しくは側面に形成された膜を、底面に平行な方向に加工する場合を例に説明するが、これに限定されることはない。ここでは、ＲＩＥでエッチングする場合を例に、図１２から図１７を用いて本実施形態の加工プロセスを説明する。
【００７３】
（１）図１２（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、例えば、第１の実施形態の工程（５）から（６）において説明したような方法で、シリコン基板１０に形成したトレンチ１４の側面に、被加工膜６０及びマスク絶縁膜６２を形成した図である。図１２（ｂ）は、トレンチ１４端部の長手方向の断面図である。被加工膜６０は、例えば、半導体膜（Ｓｉ膜）である。マスク絶縁膜６２は、例えば、ＳｉＮ膜であり、複数のマスク絶縁膜６２が、トレンチ１４底面に平行に、トレンチ１４の長手方向に形成されている。
【００７４】
このトレンチ１４の底面に底部電極３８を形成するが、シリコン基板１０と底部電極３８とを絶縁するために極薄い絶縁膜（図示せず）をシリコン基板１０上に予め形成する。そして、図１３に示したように、底部電極材料３８ｍ、例えば、Ｔｉを、水平な面だけに選択的に堆積する方法、例えば、ロングスロースパッタでトレンチ１４の底面及びシリコン基板１０の表面に形成する。図１３（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、トレンチ１４端部の長手方向の断面図である。図１３（ｂ）から分かるように、底部電極３８とシリコン基板１０表面の底部電極材料３８ｍとは、トレンチ１４の端部で分断されていて、接続されていない。そのため、底部電極３８にバイアスを印加するために、トレンチ１４の外部に形成する配線と底部電極３８とを接続する必要がある。
【００７５】
そこで、図１４に示したように、トレンチ１４内部をステップカバレジが良く、リフロー性に優れた絶縁膜（埋め込み絶縁膜）６４、例えば、ボロン・リンガラス（ＢＰＳＧ：boro-phospho silicate glass）で埋める。シリコン基板１０表面に形成された埋め込み絶縁膜６４を、例えば、ＣＭＰ、エッチバックによって除去して、シリコン基板１０表面の底部電極材料３８ｍを露出させる。図１４（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、トレンチ１４端部の長手方向の断面図である。
【００７６】
さらに、図１４に示したように、トレンチ１４内の端部近くに底部電極３８に達するコンタクトホール６６ｈを埋め込み絶縁膜６４中にリソグラフィ及びエッチングによって形成する。このコンタクトホール６６ｈの内部を含む全面に金属膜６６ｍ、例えば、Ｔｉ、を形成する。このようにして、図１４に示したように、トレンチ１４内の端部に底部電極３８に接続する底部電極コンタクトプラグ６６を形成できる。これによって、底部電極３８は、コンタクトプラグ６６及びシリコン基板１０表面の金属膜６６ｍに接続される。金属膜６６ｍは、ウェーハ端まで連続している。
【００７７】
次に、図１５に示したように、コンタクトプラグ６６部分を除く、トレンチ１４周囲の表面に堆積している金属膜６６ｍ及び底部電極材料３８ｍをリソグラフィ及びエッチングにより除去する。図１５（ａ）は、トレンチ１４の長手方向に垂直な断面図であり、（ｂ）は、トレンチ１４端部の長手方向の断面図である。
【００７８】
さらに、底部電極コンタクトプラグ６６の周囲を除く、トレンチ１４内の埋め込み絶縁膜６４をリソグラフィ及びエッチングにより除去して、新たなトレンチ６８を形成する。トレンチ６８は、底部電極３８及びトレンチ１４側面のマスク絶縁膜６２を露出するように形成される。このようにして、トレンチ１４の側面に形成された被加工膜６０を横方向に底部電極３８を使用して加工する準備が完了する。
【００７９】
次に、上記のシリコン基板１０を加工装置、例えば、ＲＩＥ装置２００に装着する。ＲＩＥ装置２００の一例を図１６に示す。ＲＩＥ装置２００は、シリコン基板１０を搭載するステージ２１０、表面側からシリコン基板１０を固定するクランプ２２０、及び上部電極２３０を備える。ステージ２１０とクランプ２２０とは絶縁されており、ステージ２１０には、負の基板バイアスを印加するために負電圧が与えられ、クランプ２２０には、底部電極３８に正電位を与えるために正電圧が印加される。クランプ２２０の電圧は、可変であることが好ましい。ＲＩＥ加工の周波数は、電子がトレンチ１４の入り口付近にチャージアップして、エッチャント２４０がトレンチ１４内に到達するのを妨害する、いわゆるエレクトロンシェーディング（electron shading）を抑制するために、２７ＭＨｚ以上にすることが好ましい。
【００８０】
次に、トレンチ１４内の底面に平行な横方向の加工を図１７を参照して説明する。
【００８１】
正電荷を有するエッチャント２４０は、負の基板バイアスに引かれてトレンチ１４に垂直に入射する。底部電極３８にバイアスが印加されていなければ、図１７（ａ）に示したように、エッチャント２４０はそのまま直進して、トレンチ１４の底面（底部電極３８を含む）のみをエッチングする。
【００８２】
底部電極３８に弱い正バイアスを印加すると、図１７（ｂ）に示したように、正のエチャントは、底部電極３８によって形成される電場Ｅによって底部電極３８付近で反発して垂直方向の速度を失う。そして、トレンチ１４側面の負の基板バイアスに引かれて横方向に進み、トレンチ１４の深い部分の側面を底面に平行な横方向からエッチングする。
【００８３】
底部電極３８の正バイアスをさらに大きくすると、図１７（ｃ）に示したように、底部電極３８によって形成される電場Ｅは、トレンチ１４の中央部まで広がる。その結果、正のエッチャントが垂直方向の速度を失う位置が、底部電極３８から遠くなる。そして、正のエッチャントは、その深さのトレンチ１４側面の負の基板バイアスに引かれて、（ｂ）よりもトレンチ１４の入口に近い深さのトレンチ１４側面を横方向からエッチングする。
【００８４】
このようにして、底部電極３８に与える正バイアスを適切に変化させることによって、トレンチ１４内の異なる深さの側面を、トレンチ１４の底面に平行な横方向から加工、例えば、エッチングすることができる。
【００８５】
このトレンチ１４の底面に平行な横方向の本実施形態の加工方法は、エッチングに限らずイオン種を利用する他の処理にも適用できる。例えば、ここで使用したエッチャントを正電荷を有するドーパントに置き換えることによって、トレンチ１４の側面に横方向からドーピングすることが可能である。
【００８６】
さらに、本実施形態は、基板内に形成したトレンチに限定されることなく、基板上に設けられた半導体層中に垂直に形成されたトレンチ状の凹部の側面をその底面に平行な方向に加工する場合にも適用することができる。また、トレンチ状の凹部は、垂直方向に限定されることなく水平方向等任意の方向に形成されたものでよく、その凹部の底面に平行な方向に凹部の側面を加工することが、本実施形態により可能である。
【００８７】
（第３の実施形態）
第３の実施形態は、第１の実施形態のＣＧ２６、すなわち、ワード線２６のように、トトレンチ１４の側面に沿ってレンチ１４の底面に平行に形成され、垂直方向に配列した複数の配線に接続するコンタクトの構造及びその製造方法である。
【００８８】
図１８は、本実施形態の一例である３次元配線コンタクト３００の構造を示す図である。図１８は、トレンチ１４端部近くのトレンチ１４側面の図である。本実施形態は、トレンチ１４内で深さが異なる複数の配線２６１から２６ｎに対して、配線コンタクトプラグ７０１から７０ｎを形成する表面の位置を、最も深い位置に形成された配線２６ｎから順にトレンチ端部からの距離を少しずつ大きくして位置を変えて、それぞれの配線２６ｎから２６１に対応する複数の配線コンタクトプラグ７０ｎから７０１を形成したものである。なお、図においてＳＴＩ３４から左側の位置に機能素子、例えば、記憶セルが、トレンチ１４側面上に２次元配列して形成されている。各配線２６は、配線間絶縁膜４８により絶縁されている。各配線コンタクトホール７０ｈの内面は、絶縁膜７６で覆われ、交差する配線２６と配線コンタクトプラグ７０とを絶縁している。
【００８９】
本実施形態の製造方法の一例を図１９から図２１を参照して説明する。
【００９０】
図１９は、第１の実施形態の工程（９）が終了したように、トレンチ１４内にメモリセル及びビット線コンタクトを形成した後の、トレンチ１４端部のトレンチ１４側面の配線２６を示す図である。ただし、ビット線コンタクトは、省略している。トレンチ１４の側面には、トレンチ１４の底面に平行に、垂直方向に配列する複数の配線２６１から２６ｎが形成されている。また、シリコン基板１０の表面は、平坦化されている。
【００９１】
これらの配線２６１から２６ｎのそれぞれにリソグラフィ及びエッチングによりそれぞれ配線コンタクトプラグ７０１から７０ｎを形成する。各配線２６は、トレンチ１４の側壁から等距離の同一平面内に形成されている。そのため、配線コンタクトプラグ７０は、配線２６の長手方向にそれぞれ位置を変えて形成される。
【００９２】
まず、図２０（ａ）に示したように、保護絶縁膜５０の全面にマスク絶縁膜７２、例えば、ＳｉＮ膜を形成する。このマスク絶縁膜７２のトレンチ１４端に近接する位置に、トレンチ１４の最も深い位置に形成された配線２６ｎに達する配線コンタクトホール７０ｈｎのパターンをリソグラフィ及びエッチングにより形成する。このマスク絶縁膜７２をマスクとして配線コンタクトホール７０ｈｎをエッチング、例えば、ＲＩＥにより、配線２６１から２６ｎ−１を横切って形成する。
【００９３】
次に、図２０（ｂ）に示したように、コンタクトホール７０ｈｎ内を含む全面にレジスト７４を形成し、トレンチ１４内側のコンタクトホール７０ｈｎに隣接する位置のレジスト７４及びマスク絶縁膜７２にコンタクトホール７０ｈｎ−１のパターンを形成する。このレジスト７４とマスク絶縁膜７２をマスクとして、配線２６ｎ−１に達する配線コンタクトホール７０ｈｎ−１を形成する。この配線コンタクトホール７０ｈｎ−１は、前に形成した配線コンタクトホール７０ｈｎより深さが浅い。
【００９４】
これを順に繰り返し、図２１（ａ）に示したように、配線２６１から２６ｎに達するそれぞれ深さが異なる配線コンタクトホール７０ｈ１から７０ｈｎを形成する。
【００９５】
次に、図２１（ｂ）に示したように各コンタクトホール７０ｈ内を含む全面に薄い絶縁膜７６、例えば、ＣＶＤ−ＳｉＯ２膜を形成する。この絶縁膜７６は、深い位置の配線２６に達する配線コンタクトプラグ７０とそれと交差する浅い位置の配線２６とを絶縁する。その後、コンタクトホール７０ｈの底面の絶縁膜７６を、例えば、ＲＩＥにより除去して、各コンタクトホール７０ｈの底面に接続されるべき配線２６を露出する。
【００９６】
その後、各コンタクトホール７０ｈ内を含む全面にコンタクトプラグ金属、例えば、リンドープポリシリコン、タングステン（Ｗ）、を堆積する。そして、表面を、例えば、ＣＭＰにより平坦化し、マスク絶縁膜を除去７２して、配線２６１から２６ｎにそれぞれ接続する配線コンタクトプラグ７０１から７０ｎが完成する。
【００９７】
このようにして、図２１（ｂ）に示した、同一の垂直面内に形成された深さが異なる複数の配線に対する３次元配線コンタクト３００を形成できる。
【００９８】
本実施形態の配線コンタクト構造は、基板表面に高集積化された２次元のメモリセルを形成する場合に、素子の微細化によって配線の抵抗が急激に増加する細線効果が生じる２０ｎｍ以下の加工寸法が要求される場合であっても、配線及びコンタクトプラグが、３次元的に形成されるため、細線効果を抑制できる大きさに加工寸法を設定することが可能である。
【００９９】
これまでに説明したように、本発明の半導体装置は、トレンチの側面に機能素子、例えば、ＮＡＮＤ型記憶セルを２次元配列することによって、半導体装置が微細化しても細線効果による性能低下を抑制した３次元構造の半導体装置及びその製造方法を提供するものである。本発明によれば、半導体基板の表面に形成する機能素子の加工寸法に拘わらず、トレンチ側面に形成する各機能素子の加工寸法を十分に大きくできるため、微細化によって高集積化を実現する場合に従来の平面的に２次元配列した半導体装置で問題になる細線効果による性能の低下を抑制できる。
【０１００】
本発明は、これまでに説明してきた実施形態に限定されることなく、本発明の精神及び範囲を逸脱しない限り、種々の変形、変更をして実施することができる。
【図面の簡単な説明】
【０１０１】
【図１】図１は、本発明の概念を説明するために示す単純化した３次元半導体装置の一例を示す図である。（ａ）は、平面レイアウト図であり、（ｂ）は、（ａ）に破断線１Ｂ−１Ｂで示したトレンチ１４の側面上に形成されたＭＯＳトランジスタ１１０の断面図であり、（ｃ）は、（ａ）に破断線１Ｃ−１Ｃで示した断面図である。
【図２】図２は、本発明の第１の実施形態の３次元半導体記憶装置の一例を説明するために示す斜視図である。
【図３】図３は、本発明の第１の実施形態の３次元ＮＡＮＤ型半導体記憶装置の製造プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線３Ｂ−３Ｂで示したトレンチ深さの中央付近で切断したシリコン基板表面に平行な断面図である。
【図４】図４は、図３に続く第１の実施形態の半導体記憶装置の製造プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線４Ｂ−４Ｂで示したトレンチ深さの中央付近で切断したシリコン基板表面に平行な断面図である。
【図５】図５は、図４に続く第１の実施形態の半導体記憶装置の製造プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線５Ｂ−５Ｂで示したトレンチ深さの中央付近で切断したシリコン基板表面に平行な断面図であり、（ｃ）は、（ａ）に切断線５Ｃ−５Ｃで示したトレンチの長手方向の側面の断面図である。
【図６】図６は、図５に続く第１の実施形態の半導体記憶装置の製造プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線６Ｂ−６Ｂで示したトレンチ深さの中央付近で切断したシリコン基板１０表面に平行な断面図である。
【図７】図７は、図６に続く第１の実施形態の半導体記憶装置の製造プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線７Ｂ−７Ｂで示したトレンチ深さの中央付近で切断したシリコン基板表面に平行な断面図である。
【図８】図８は、図７に続く第１の実施形態の半導体記憶装置の製造プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線８Ｂ−８Ｂで示したトレンチ深さの中央付近で切断したシリコン基板表面に平行な断面図であり、（ｃ）は、（ａ）に切断線８Ｃ−８Ｃで示したトレンチの長手方向の側面の断面図である。
【図９】図９は、図８に続く第１の実施形態の半導体記憶装置の製造プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線９Ｂ−９Ｂで示したトレンチ深さの中央付近で切断したシリコン基板表面に平行な断面図であり、（ｃ）は、（ａ）に切断線９Ｃ−９Ｃで示したトレンチの長手方向の側面の断面図である。
【図１０】図１０は、図９に続く第１の実施形態の半導体記憶装置の製造プロセスの一例を説明するために示すトレンチの長手方向に垂直な断面図である。
【図１１】図１１は、図１０に続く第１の実施形態の半導体記憶装置の製造プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、（ａ）に切断線１１Ｂ−１１Ｂで示したトレンチ深さの中央付近で切断したシリコン基板表面に平行な断面図である。
【図１２】図１２は、本発明の第２の実施形態による加工プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、トレンチ端部の長手方向の断面図である。
【図１３】図１３は、図１２に続く第２の実施形態による加工プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、トレンチ端部の長手方向の断面図である。
【図１４】図１４は、図１３に続く第２の実施形態による加工プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、トレンチ端部の長手方向の断面図である。
【図１５】図１５は、図１４に続く第２の実施形態による加工プロセスの一例を説明するために示す図である。（ａ）は、トレンチの長手方向に垂直な断面図であり、（ｂ）は、トレンチ端部の長手方向の断面図である。
【図１６】図１６は、第２の実施形態を実施するために使用するＲＩＥ装置の一例を説明するために示す図である。
【図１７】図１７は、第２の実施形態による半導体基板の加工の一例を説明するために示す図である。
【図１８】図１８は、本発明の第３の実施形態の３次元半導体記憶装置の配線コンタクトの一例を説明するために示す図である。
【図１９】図１９は、本発明の第３の実施形態の３次元半導体記憶装置の配線コンタクトの製造プロセスの一例を説明するために示す断面図である。
【図２０】図２０（ａ），（ｂ）は、図１９に続く第３の実施形態の３次元半導体記憶装置の配線コンタクトの製造プロセスの一例を説明するために示す断面図である。
【図２１】図２１（ａ），（ｂ）は、図２０（ｂ）に続く第３の実施形態の３次元半導体記憶装置の配線コンタクトの製造プロセスの一例を説明するために示す断面図である。
【符号の説明】
【０１０２】
１０…半導体基板（シリコン基板），１２…第１の絶縁膜（マスク絶縁膜），１４…トレンチ，１６…ウェル，２０…ゲート絶縁膜，２２…フローティングゲート（ＦＧ），２４…電極間絶縁膜，２６…コントロールゲート（ＣＧ）、ゲート電極，３０…第２の絶縁膜（埋め込み絶縁膜），３２…第３の絶縁膜（マスク絶縁膜），３４…素子分離（ＳＴＩ），３６…第２のトレンチ，３７…第３のトレンチ，３８…底部電極，４０…第５の絶縁膜，４２…第６の絶縁膜（マスク絶縁膜），４３…第７の絶縁膜（保護絶縁膜），４４…第４のトレンチ，４６…ソース／ドレイン，４８…第８の絶縁膜（電極間絶縁膜），５０…第９の絶縁膜（保護絶縁膜），５２…第５のトレンチ，５４…シリサイド層，５６…第１０の絶縁膜（埋め込み絶縁膜），５８…ビット線コンタクトプラグ，６０…被加工膜，６２…マスク絶縁膜，６４…埋め込み絶縁膜，６６…底部電極コンタクトプラグ，６８…トレンチ，７０…配線コンタクトプラグ，７２…マスク絶縁膜，７４…レジスト，７６…絶縁膜，１００…３次元半導体装置，１１０…ＭＯＳトレンジスタ，１５０…ＮＡＮＤ型メモリセルアレイ，１６０…記憶セル，２００…加工装置（ＲＩＥ装置），２１０…基板ステージ，２２０…クランプ，２３０…上部電極，３００…３次元コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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