(57)【要約】      （修正有）【課題】メモリ回路用のゲイン・セル、複数のゲイン・セルから形成されたメモリ回路、およびこのようなゲイン・セルおよびメモリ回路を製造する方法を提供する。【解決手段】メモリ・ゲイン・セル６４は、ストレージ・キャパシタ３８と、ストレージ・キャパシタに電気的に結合された、ストレージ・キャパシタを充放電するための書込みデバイスと、読取りデバイスとを含む。読取りデバイスは、それぞれがソースおよびドレインの間に電気的に結合された１つまたは複数の半導電性カーボン・ナノチューブ５０を含む。読取りゲート６０およびストレージ・キャパシタによってそれぞれの半導電性カーボン・ナノチューブの一部がゲートされ、それによって、それぞれの半導電性カーボン・ナノチューブの中をソースからドレインへ流れる電流が調整される。この電流は、ストレージ・キャパシタによって蓄積されている電荷に比例する。【選択図】図１４
2006013504.tif 000002
【特許請求の範囲】
【請求項１】
蓄積電荷を保持する能力を有する第１のストレージ・キャパシタと、
ソース、ドレイン、読取りゲートおよび少なくとも１つの半導電性カーボン・ナノチューブを含む読取りデバイスと
を備え、
前記少なくとも１つの半導電性カーボン・ナノチューブが、前記ソースに電気的に結合された第１の端部と、前記ドレインに電気的に結合された第２の端部と、前記第１の端部と前記第２の端部の間に位置する第１の部分とを有し、前記読取りゲートおよび前記第１のストレージ・キャパシタによって前記第１の部分がゲートされ、それによって前記少なくとも１つの半導電性カーボン・ナノチューブを通って前記ソースから前記ドレインへ流れる電流が規制（regulate）され、前記第１の部分がゲートされたときに前記少なくとも１つの半導電性カーボン・ナノチューブを流れる前記電流が、前記第１のストレージ・キャパシタによって蓄積された前記電荷によって決まる
メモリ・ゲイン・セル。
【請求項２】
前記第１のストレージ・キャパシタに電気的に結合され、前記蓄積電荷を画定するために前記第１のストレージ・キャパシタを充放電するように適合された書込みデバイスをさらに備える、請求項１に記載のメモリ・ゲイン・セル。
【請求項３】
前記書込みデバイスがＭＯＳＦＥＴを含む、請求項２に記載のメモリ・ゲイン・セル。
【請求項４】
前記第１の部分が、前記第１のストレージ・キャパシタと前記読取りゲートの間に位置する、請求項１に記載のメモリ・ゲイン・セル。
【請求項５】
前記少なくとも１つの半導電性カーボン・ナノチューブが、前記第１のストレージ・キャパシタの上に第２の部分を含む、請求項１に記載のメモリ・ゲイン・セル。
【請求項６】
蓄積電荷を保持する能力を有する第２のストレージ・キャパシタをさらに備え、前記第２のストレージ・キャパシタによって蓄積された前記電荷が、前記読取りデバイスによって前記第１の部分がゲートされたときに前記少なくとも１つの半導電性カーボン・ナノチューブを流れる前記電流に影響を及ぼす、請求項１に記載のメモリ・ゲイン・セル。
【請求項７】
前記少なくとも１つの半導電性カーボン・ナノチューブが、前記第２のストレージ・キャパシタの上に第２の部分を含み、前記第１の部分が前記第２のストレージ・キャパシタの上にはない、請求項６に記載のメモリ・ゲイン・セル。
【請求項８】
前記第２のストレージ・キャパシタに電気的に結合され、前記蓄積電荷を画定するために前記第２のストレージ・キャパシタを充放電するように適合された書込みデバイスをさらに備える、請求項６に記載のメモリ・ゲイン・セル。
【請求項９】
前記書込みデバイスがＭＯＳＦＥＴを含む、請求項８に記載のメモリ・ゲイン・セル。
【請求項１０】
さらに、前記第１の端部と前記第２の端部の間の前記少なくとも１つの半導電性カーボン・ナノチューブをゲートするように適合された導電材料の分路を、前記第１の部分とは一致しない第２の部分の上に備えた、請求項１に記載のメモリ・ゲイン・セル。
【請求項１１】
前記分路が、前記第２の部分から電気的に分離されており、そのため、前記第１の部分が前記読取りゲートによってゲートされたときにだけ前記第２の部分が前記分路によってゲートされる、請求項１０に記載のメモリ・ゲイン・セル。
【請求項１２】
前記分路が、前記第２の部分に電気的に結合されており、そのため、前記第２の部分が絶え間なくゲートされる、請求項１０に記載のメモリ・ゲイン・セル。
【請求項１３】
メモリ・セル・アレイ中に配置された相互接続された複数の請求項１に記載のメモリ・ゲイン・セルを含むメモリ回路。
【請求項１４】
ストレージ・キャパシタと、
前記ストレージ・キャパシタに電気的に結合され、蓄積電荷を画定するために前記ストレージ・キャパシタを充放電するように適合された書込みデバイスと、
ソース、ドレイン、前記ストレージ・キャパシタの上の読取りゲートおよび少なくとも１つの半導電性カーボン・ナノチューブを含む読取りデバイスと
を備え、
前記少なくとも１つの半導電性カーボン・ナノチューブが、前記ソースに電気的に結合された第１の端部と、前記ドレインに電気的に結合された第２の端部と、前記第１の端部と前記第２の端部の間の部分とを有し、前記部分が、前記ストレージ・キャパシタと前記読取りゲートの間に配置されており、そのため、前記部分が前記読取りゲートおよび前記ストレージ・キャパシタによってゲートされ、それによって前記少なくとも１つの半導電性カーボン・ナノチューブを通って前記ソースから前記ドレインへ流れる電流が規制され、前記電流が、前記ストレージ・キャパシタの前記蓄積電荷によって決まる
メモリ・ゲイン・セル。
【請求項１５】
前記部分をゲートするのに有効な電圧が前記読取りゲートに供給されたときに、前記読取りゲートが、前記少なくとも１つの半導電性カーボン・ナノチューブの前記部分の抵抗率を変化させる、請求項１４に記載のメモリ・ゲイン・セル。
【請求項１６】
前記ストレージ・キャパシタによって蓄積された前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記部分の抵抗率を変化させる、請求項１４に記載のメモリ・ゲイン・セル。
【請求項１７】
前記書込みデバイスがＭＯＳＦＥＴを含む、請求項１４に記載のメモリ・ゲイン・セル。
【請求項１８】
前記ＭＯＳＦＥＴが、
前記ストレージ・キャパシタに電気的に結合されたドレインと、
ソースと、
前記ＭＯＳＦＥＴの前記ソースと前記ドレインとに挟まれたチャネル領域と、
前記チャネル領域から電気的に分離されたゲート電極と
を備え、
前記ゲート電極が、前記チャネル領域の抵抗率を制御し、前記ＭＯＳＦＥＴの前記ソースから前記ＭＯＳＦＥＴの前記ドレインにキャリヤを移動させることによって前記ストレージ・キャパシタの前記蓄積電荷を充放電するように動作する、
請求項１７に記載のメモリ・ゲイン・セル。
【請求項１９】
メモリ・セル・アレイ中に配置された相互接続された複数の請求項１４に記載のメモリ・ゲイン・セルを含むメモリ回路。
【請求項２０】
第１および第２のストレージ・キャパシタと、
それぞれが前記第１および第２のストレージ・キャパシタのうちの一方に電気的に結合され、対応する蓄積電荷を画定するために前記第１および第２のストレージ・キャパシタのうちの対応する一方のストレージ・キャパシタを個別に充放電するように適合された第１および第２の書込みデバイスと、
ソース、ドレイン、読取りゲートおよび少なくとも１つの半導電性カーボン・ナノチューブを含む読取りデバイスと
を備え、
前記少なくとも１つの半導電性カーボン・ナノチューブが、前記ソースに電気的に結合された第１の端部と、前記ドレインに電気的に結合された第２の端部と、前記第１の端部と前記第２の端部の間の第１の部分とを有し、前記読取りゲートならびに前記第１および第２のストレージ・キャパシタによって前記第１の部分がゲートされ、それによって前記少なくとも１つの半導電性カーボン・ナノチューブを通って前記ソースから前記ドレインへ流れる電流が規制され、前記電流が、それぞれの前記第１および第２のストレージ・キャパシタによって保持された前記蓄積電荷によって決まる
メモリ・ゲイン・セル。
【請求項２１】
前記少なくとも１つの半導電性カーボン・ナノチューブが、前記第１の端部と前記第１の部分の間の第２の部分と、前記第２の端部と前記第１の部分の間の第３の部分とを含み、前記第２の部分が前記第１のストレージ・キャパシタの上にあり、前記第３の部分が前記第２のストレージ・キャパシタの上にある、請求項２０に記載のメモリ・ゲイン・セル。
【請求項２２】
前記第１の部分をゲートするのに有効な電圧が前記読取りゲートに供給されたときに、前記読取りゲートが、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分の抵抗率を変化させる、請求項２１に記載のメモリ・ゲイン・セル。
【請求項２３】
前記第１のストレージ・キャパシタの前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第２の部分の抵抗率を変化させる、請求項２１に記載のメモリ・ゲイン・セル。
【請求項２４】
前記第２のストレージ・キャパシタの前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第３の部分の抵抗率を変化させる、請求項２１に記載のメモリ・ゲイン・セル。
【請求項２５】
前記第１のストレージ・キャパシタと前記第２のストレージ・キャパシタが分離領域によって分離されており、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分が、前記分離領域と前記読取りゲートの間に配置されている、請求項２０に記載のメモリ・ゲイン・セル。
【請求項２６】
前記読取りデバイスによってゲートされたときに前記少なくとも１つの半導電性カーボン・ナノチューブを流れる前記電流が、それぞれの前記第１および第２のストレージ・キャパシタの前記蓄積電荷によって決まる、請求項２０に記載のメモリ・ゲイン・セル。
【請求項２７】
前記第１および第２の書込みデバイスがそれぞれＭＯＳＦＥＴを含む、請求項２０に記載のメモリ・ゲイン・セル。
【請求項２８】
前記ＭＯＳＦＥＴが、
前記ストレージ・キャパシタに電気的に結合されたドレインと、
ソースと、
前記ＭＯＳＦＥＴの前記ソースと前記ドレインとに挟まれたチャネル領域と、
前記チャネル領域から電気的に分離されたゲート電極と
を備え、
前記ゲート電極が、前記チャネル領域の抵抗率を制御し、前記ＭＯＳＦＥＴの前記ソースから前記ＭＯＳＦＥＴの前記ドレインにキャリヤを移動させることによって、前記第１および第２のストレージ・キャパシタのうちの対応する一方のストレージ・キャパシタの前記蓄積電荷を充放電するように動作する、
請求項２７に記載のメモリ・ゲイン・セル。
【請求項２９】
メモリ・セル・アレイ中に配置された相互接続された複数の請求項２０に記載のメモリ・ゲイン・セルを含むメモリ回路。
【請求項３０】
第１および第２のストレージ・キャパシタと、
それぞれが前記第１および第２のストレージ・キャパシタのうちの一方に電気的に結合され、対応する蓄積電荷を画定するために前記第１および第２のストレージ・キャパシタのうちの対応する一方のストレージ・キャパシタを個別に充放電するように適合された第１および第２の書込みデバイスと、
ソース、ドレイン、第１および第２の読取りゲートおよび少なくとも１つの半導電性カーボン・ナノチューブを含む読取りデバイスと
を備え、
前記少なくとも１つの半導電性カーボン・ナノチューブが、前記ソースに電気的に結合された第１の端部と、前記ドレインに電気的に結合された第２の端部と、前記第１の端部と前記第２の端部の間の第１および第２の部分とを有し、前記第１の部分が、前記第１の読取りゲートおよび前記第１のストレージ・キャパシタによってゲートされ、前記第２の部分が、前記第２の読取りゲートおよび前記第２のストレージ・キャパシタによってゲートされ、それによって前記少なくとも１つの半導電性カーボン・ナノチューブを通って前記ソースから前記ドレインへ流れる電流が規制され、前記電流が、それぞれの前記第１および第２のストレージ・キャパシタによって保持された前記蓄積電荷によってきまり、
さらに、
前記第１および第２の部分とは一致しない第３の部分の上に、前記第１の端部と前記第２の端部の間の前記少なくとも１つの半導電性カーボン・ナノチューブをゲートするように適合された導電材料の分路
を備えたメモリ・ゲイン・セル。
【請求項３１】
前記分路が、前記第１および第２の部分が前記第１および第２の読取りゲートによってゲートされているときにだけ前記少なくとも１つの第３の部分の抵抗率を変化させることによって、前記少なくとも１つの第３の部分をゲートするように構成されている、請求項３０に記載のメモリ・ゲイン・セル。
【請求項３２】
前記分路が、前記少なくとも１つの第３の部分の抵抗率を変化させることによって前記少なくとも１つの第３の部分を連続的にゲートするように構成されている、請求項３０に記載のメモリ・ゲイン・セル。
【請求項３３】
前記第１の部分をゲートするのに有効な電圧が前記第１の読取りゲートに供給されたときに、前記第１の読取りゲートが、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分の抵抗率を変化させる、請求項３０に記載のメモリ・ゲイン・セル。
【請求項３４】
前記第２の部分をゲートするのに有効な電圧が前記第２の読取りゲートに供給されたときに、前記第２の読取りゲートが、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第２の部分の抵抗率を変化させる、請求項３０に記載のメモリ・ゲイン・セル。
【請求項３５】
前記第１のストレージ・キャパシタの前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分の抵抗率を変化させる、請求項３０に記載のメモリ・ゲイン・セル。
【請求項３６】
前記第２のストレージ・キャパシタの前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第２の部分の抵抗率を変化させる、請求項３０に記載のメモリ・ゲイン・セル。
【請求項３７】
前記第１および第２の読取りゲートによってゲートされたときに前記少なくとも１つの半導電性カーボン・ナノチューブを流れる前記電流が、それぞれの前記第１および第２のストレージ・キャパシタの前記蓄積電荷によって決まる、請求項３０に記載のメモリ・ゲイン・セル。
【請求項３８】
前記第１および第２の書込みデバイスがそれぞれＭＯＳＦＥＴを含む、請求項３０に記載のメモリ・ゲイン・セル。
【請求項３９】
前記ＭＯＳＦＥＴが、
前記ストレージ・キャパシタに電気的に結合されたドレインと、
ソースと、
前記ＭＯＳＦＥＴの前記ソースと前記ドレインとに挟まれたチャネル領域と、
前記チャネル領域から電気的に分離されたゲート電極と
を備え、
前記ゲート電極が、前記チャネル領域の抵抗率を制御し、前記ＭＯＳＦＥＴの前記ソースから前記ＭＯＳＦＥＴの前記ドレインにキャリヤを移動させることによって前記第１および第２のストレージ・キャパシタのうちの対応する一方のストレージ・キャパシタの前記蓄積電荷を充放電するように動作する、
請求項３８に記載のメモリ・ゲイン・セル。
【請求項４０】
前記読取りゲートが前記第１のストレージ・キャパシタの上に垂直にスタックされている、請求項３０に記載のメモリ・ゲイン・セル。
【請求項４１】
前記第２の読取りゲートが前記第２のストレージ・キャパシタの上に垂直にスタックされている、請求項３０に記載のメモリ・ゲイン・セル。
【請求項４２】
メモリ・セル・アレイ中に配置された相互接続された複数の請求項３０に記載のメモリ・ゲイン・セルを含むメモリ回路。
【請求項４３】
ゲイン・セルのための構造を形成する方法であって、
電荷を蓄積するように適合されたストレージ・キャパシタを形成するステップと、
カーボン・ナノチューブ合成をサポートする能力を有する触媒材料のシード・パッド上で少なくとも１つの半導電性カーボン・ナノチューブを合成するステップであって、前記少なくとも１つの半導電性カーボン・ナノチューブの第１の部分が前記ストレージ・キャパシタの上にあるステップと、
前記少なくとも１つの半導電性カーボン・ナノチューブの第２の部分の上に、電気的に分離された関係で読取りゲートを形成するステップと
を含む方法。
【請求項４４】
前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１および第２の部分が、前記読取りゲートと前記ストレージ・キャパシタの間に配置される、請求項４３に記載の方法。
【請求項４５】
前記少なくとも１つの半導電性カーボン・ナノチューブを合成するステップが、
前記少なくとも１つの半導電性カーボン・ナノチューブを化学蒸着プロセスによって形成するステップを含む、
請求項４３に記載の方法。
【請求項４６】
前記化学蒸着プロセスの炭素質反応物が前記シード・パッドを横切って水平に導かれる、請求項４５に記載の方法。
【請求項４７】
前記読取りゲートを形成する前に、前記少なくとも１つの半導電性カーボン・ナノチューブの上に誘電層を共形に付着させるステップであって、前記誘電層が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分から前記読取りゲートを電気的に分離するステップをさらに含む、請求項４３に記載の方法。
【請求項４８】
前記ストレージ・キャパシタを前記読取りゲートから分離する誘電層を付着させるステップをさらに含む、請求項４３に記載の方法。
【請求項４９】
蓄積電荷を画定するために前記ストレージ・キャパシタを充放電するための、前記ストレージ・キャパシタに電気的に結合された書込みデバイスを形成するステップをさらに含む、請求項４３に記載の方法。
【請求項５０】
ゲイン・セルのための構造を形成する方法であって、
それぞれが電荷を蓄積するように適合された第１および第２のストレージ・キャパシタを形成するステップと、
カーボン・ナノチューブ合成をサポートする能力を有する触媒材料のシード・パッド上で少なくとも１つの半導電性カーボン・ナノチューブを合成するであって、前記少なくとも１つの半導電性カーボン・ナノチューブの第１の部分が前記第１のストレージ・キャパシタの上にあり、前記少なくとも１つの半導電性カーボン・ナノチューブの第２の部分が前記第２のストレージ・キャパシタの上にあるステップと、
前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１および第２の部分のうちの対応する一方の部分の上に、電気的に分離された第１および第２の読取りゲートを形成するステップと
を含む方法。
【請求項５１】
前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分が、前記第１の読取りゲートと前記第１のストレージ・キャパシタの間に垂直に配置される、請求項５０に記載の方法。
【請求項５２】
前記少なくとも１つの半導電性カーボン・ナノチューブの前記第２の部分が、前記第２の読取りゲートと前記第１のストレージ・キャパシタの間に垂直に配置される、請求項５０に記載の方法。
【請求項５３】
前記第１および第２の部分とは一致しない第３の部分の上に、前記第１の端部と前記第２の端部の間の前記少なくとも１つの半導電性カーボン・ナノチューブをゲートするように適合された導電材料の分路を形成するステップを含む、請求項５０に記載の方法。
【請求項５４】
前記分路を形成するステップが、
前記第１および第２の部分が前記第１および第２の読取りゲートによってゲートされるときにだけ前記第３の部分の抵抗率を変化させることによって前記第３の部分をゲートするように前記分路を構成するステップをさらに含む、
請求項５３に記載の方法。
【請求項５５】
前記分路を形成するステップが、
前記第３の部分の抵抗率を変化させることによって前記第３の部分を絶え間なくゲートするように前記分路を構成するステップをさらに含む、
請求項５３に記載の方法。
【請求項５６】
前記第３の部分が、前記第１および第２のストレージ・キャパシタのうちの一方のストレージ・キャパシタの上にある、請求項５３に記載の方法。
【請求項５７】
それぞれが前記第１および第２のストレージ・キャパシタのうちの一方のストレージ・キャパシタに電気的に結合された、それぞれの蓄積電荷を画定するために前記第１および第２のストレージ・キャパシタのうちの前記対応する一方のストレージ・キャパシタを充放電するための第１および第２の書込みデバイスを形成するステップをさらに含む、請求項５１に記載の方法。
【請求項５８】
ゲイン・セルのための構造を形成する方法であって、
それぞれが電荷を蓄積するように適合された第１および第２のストレージ・キャパシタを形成するステップと、
カーボン・ナノチューブ合成をサポートする能力を有する触媒材料のシード・パッド上で少なくとも１つの半導電性カーボン・ナノチューブを合成するステップであって、前記少なくとも１つの半導電性カーボン・ナノチューブの第１の部分が前記第１のストレージ・キャパシタの上にあり、前記少なくとも１つの半導電性カーボン・ナノチューブの第２の部分が前記第２のストレージ・キャパシタの上にあり、前記第１のストレージ・キャパシタと前記第２のストレージ・キャパシタの間の分離領域の上に第３の部分があるステップと、
前記少なくとも１つの半導電性カーボン・ナノチューブの前記第３の部分の上に、電気的に分離された読取りゲートを形成するステップと
を含む方法。
【請求項５９】
前記少なくとも１つの半導電性カーボン・ナノチューブを合成するステップが、
前記少なくとも１つの半導電性カーボン・ナノチューブを化学蒸着プロセスによって形成するステップ
をさらに含む、請求項５８に記載の方法。
【請求項６０】
前記化学蒸着プロセスの炭質反応物が前記シード・パッドを横切って水平に導かれる、請求項５９に記載の方法。
【請求項６１】
それぞれが前記第１および第２のストレージ・キャパシタのうちの一方のストレージ・キャパシタに電気的に結合された、それぞれの蓄積電荷を画定するために前記第１および第２のストレージ・キャパシタのうちの前記対応する一方のストレージ・キャパシタを充放電するための第１および第２の書込みデバイスを形成するステップをさらに含む、請求項５８に記載の方法。
【請求項６２】
ゲイン・セルから作動状態を読み取る方法であって、
第１のストレージ・キャパシタ上の第１の蓄積電荷を画定するステップと、
第２のストレージ・キャパシタ上の第２の蓄積電荷を画定するステップと、
少なくとも１つの半導電性カーボン・ナノチューブの中を流れている電流を読み取るステップと
を含み、
前記電流が、前記第１および第２の蓄積電荷ならびに単一の読取りデバイスに供給されるゲート電圧の大きさによって決まる
方法。
【請求項６３】
前記第１および第２の蓄積電荷を読み取るステップが、
前記少なくとも１つの半導電性カーボン・ナノチューブの第１の部分をゲートするのに有効な電圧を前記読取りデバイスの読取りゲートに供給し、それによって前記少なくとも１つの半導電性カーボン・ナノチューブの中をソースからドレインへ流れる前記電流を規制するステップ
を含む、請求項６２に記載の方法。
【請求項６４】
前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分が、前記読取りゲートと、前記第１および第２のストレージ・キャパシタのうちの一方のストレージ・キャパシタとの間に配置される、請求項６３に記載の方法。
【請求項６５】
前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分が、前記読取りゲートと、前記第１のストレージ・キャパシタと前記第２のストレージ・キャパシタとを分離する分離領域との間に配置される、請求項６３に記載の方法。
【請求項６６】
前記少なくとも１つの半導電性カーボン・ナノチューブの第２の部分を絶え間なくゲートするステップをさらに含む、請求項６２に記載の方法。
【請求項６７】
前記第１の部分が前記読取りゲートによってゲートされているときにだけ前記少なくとも１つの半導電性カーボン・ナノチューブの第２の部分をゲートするステップをさらに含む、請求項６２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体構造および半導体デバイス、ならびにこれらの製造方法に関し、詳細には、メモリ・ゲイン・セルおよびメモリ回路、ならびに該メモリ・ゲイン・セルおよびメモリ回路を製造するための方法に関する。
【背景技術】
【０００２】
ランダム・アクセス・メモリ（ＲＡＭ）デバイスでは、そのメモリ・セルに読取り操作および書込み操作を実行することによって、記憶された２値データまたは２値作動状態を操作しこれらにアクセスすることができる。例示的なＲＡＭデバイスには、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）およびスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が含まれる。一般に、高２値作動状態（すなわち高論理レベル）はほぼ電源電圧に等しく、低２値作動状態（すなわち低論理レベル）はほぼ基準電圧に等しい。基準電圧は普通、接地電位である。ＳＲＡＭメモリ・セルは、保持された値が新しい値によって上書きされるまで、または電力が失われるまで、記憶された２値作動状態を保持するように設計されている。対照的に、ＤＲＡＭメモリ・セルは、数ミリ秒ごとに定期的にリフレッシュされない限り、記憶された２値作動状態を失う。リフレッシュは、保持された値を感知し、保持された値をＤＲＡＭセルへ再び書き込み、それによってＤＲＡＭメモリ・セルを元の状態に戻すことによって実施される。この制限にもかかわらず、ＤＲＡＭメモリ・セルから構成されたメモリ回路は、達成可能なセル密度がはるかに大きく必要とされる電力が小さいため、多くの応用で、ＳＲＡＭメモリ・セルに基づくメモリ回路よりも好まれる。
【０００３】
それぞれのＳＲＡＭメモリ・セルに必要な面積は、ＳＲＡＭメモリ回路のデータ記憶容量を決定する１つの要因となる。この面積は、それぞれのメモリ・セルを構成している要素の数およびそれぞれの要素のフィーチャ・サイズによって決まる。従来のＳＲＡＭメモリ・セルは、４つの交差結合したトランジスタまたは２つのトランジスタと、２つの抵抗器と、２つのセル・アクセス・トランジスタとを有する４〜６個のトランジスタからなる。ＤＲＡＭメモリ・セルは、電荷を保持するための単一のキャパシタと、キャパシタに電荷として記憶され保持された値にアクセスするための単一のトランジスタとから製作することができ、メモリ・セルごとに多数のトランジスタを必要とするＳＲＡＭメモリ・セルとは対照的である。ＳＲＡＭセルの絶対サイズは、リソグラフィ技術の進歩に起因するフィーチャ・サイズの低減によって改善することができる。しかし、ＳＲＡＭセル・サイズをさらに低減するためには、基本セル構成のより根本的な変更が必要かもしれない。ＤＲＡＭセルに優る点があるにもかかわらず、従来のＳＲＡＭセルは製造コストが高く、消費される基板表面の面積が大きく、そのためセル密度が制限される。
【０００４】
ゲイン・セルの動作は、ＳＲＡＭセルおよびＤＲＡＭセルの動作と対照をなす。従来のゲイン・セルでは、ストレージ・キャパシタによって保持された電荷が、遠隔アクセス回路によってセンス・ソース線およびセンス・ドレイン線上で感知される電流を調整するゲートの働きをする。ＤＲＡＭセルと同様に、ゲイン・セルの保持された値は定期的にリフレッシュされなければならない。ゲイン・セルはＤＲＡＭセルほどコンパクトではないが、ＤＲＡＭセルよりも高速に動作する。ゲイン・セルはＳＲＡＭセルよりも動作が遅いが、ＳＲＡＭセルよりもコンパクトである。したがって、ゲイン・セルは、オンチップ・キャッシュ・メモリなどの応用に対する適当な候補である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、それぞれのゲイン・セルが１セル当たりに消費する面積が従来のＳＲＡＭセルよりも小さく、ストレージ・キャパシタを記憶デバイスとして含み、単純化されたアクセス要件を特徴とするメモリ回路が求められている。
【課題を解決するための手段】
【０００６】
本発明の原理によれば、メモリ・ゲイン・セルは、ストレージ・キャパシタと、ストレージ・キャパシタに電気的に結合され、蓄積電荷を画定するためにストレージ・キャパシタを充放電するための書込みデバイスと、読取りデバイスとを含む。読取りデバイスは、ソース、ドレイン、ストレージ・キャパシタの上の読取りゲート、およびソースおよびドレインに電気的に結合された第１および第２の端部を有する少なくとも１つの半導電性カーボン・ナノチューブを含む。それぞれの半電導性カーボン・ナノチューブの第１の端部と第２の端部の間の部分は、読取りゲートおよびストレージ・キャパシタによってゲートされ、それによってそれぞれの半電導性カーボン・ナノチューブを通してソースからドレインへ流れる電流が規制（regulate）される。この電流の大きさはストレージ・キャパシタに蓄積された電荷によって決まる。本発明のある代替実施形態では、メモリ・ゲイン・セルが追加のストレージ・キャパシタを含む。相互接続されたメモリ・ゲイン・セルのアレイからメモリ回路を構築することができる。
【０００７】
本明細書に含まれ本明細書の一部を構成する添付図面には本発明の実施形態が示されており、これらの添付図面は、上記の本発明の大まかな説明および以下の実施形態の詳細な説明とともに、本発明の原理を説明する。
【発明を実施するための最良の形態】
【０００８】
図１を参照すると、半導体材料の基板１２上にパッド構造１０が形成されている。基板１２は、基板をｎ型またはｐ型にする比較的低い濃度のドーパントを含む単結晶シリコン・ウェーハであることが好ましい。一般に、パッド構造１０は窒化物（Ｓｉ３Ｎ４）の層を含む絶縁体であり、基板１２を乾燥酸素雰囲気また水蒸気に高温環境で暴露することによって成長させた二酸化シリコン（ＳｉＯ２）層などの薄い酸化物１１によって基板１２から分離されている。後に説明する分離された基板領域を画定するために、パッド構造１０上には、パターン形成されたレジスト層１４が形成されている。
【０００９】
本明細書での用語「垂直」、「水平」などの使用は、基準となる視点を確立するために例として示したものであり、限定を目的としたものではない。本明細書で使用する用語「水平」は、基板１２の通常の平面または表面に対して平行な平面と定義され、基板の向きとは無関係である。用語「垂直」は、上で定義した水平に対して垂直な方向を指す。「〜上」、「〜の上方」、「〜の下方」、「側」（「側壁」の場合など）、「高い」、「低い」、「上方」、「下方」、「〜の下」、などの用語は水平面に関して定義される。本発明の趣旨および範囲から逸脱することなく他のさまざまな視点を基準として使用することができることを理解されたい。
【００１０】
図２を参照する。これらの図では図１と同じフィーチャは図１と同じ参照符号を有する。次の製造段階では、パターン形成されたレジスト層１４をリソグラフィ・テンプレートとして使用して、パッド構造１０および基板１２を標準エッチング・プロセスによってパターン形成して、基板１２にトレンチを画定する。レジスト１４を剥離した後、化学蒸着（ＣＶＤ）によって共形に付着させた二酸化シリコンなどの適当な誘電材料の共形層でこのトレンチを完全に埋めることによって、分離領域１６を形成する。活性領域１８の上の誘電材料を除去し、分離領域１６および活性領域１８によって画定された複合表面を、化学機械研磨（ＣＭＰ）プロセスまたは他の適当な平坦化技法によって平らに研磨し、平坦化する。パターン形成されたパッド構造１０は平坦化操作の研磨止めの働きをし、この平坦化操作の後に基板１２から除去される。この平坦化操作の結果、分離領域１６と基板１２の活性領域１８との間に共面の表面が形成される。分離領域１６は、その中および表面に半導体デバイスを構築することができる基板１２の活性領域１８の寸法および配置を画定する。
【００１１】
図３を参照する。これらの図では図２と同じフィーチャは図２と同じ参照符号を有する。次の製造段階では、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として示される半導体書込みデバイス２０を形成する。活性領域１８上に、パターン形成されたゲート誘電体２１を形成する。ゲート誘電体２１は、乾燥酸素雰囲気または水蒸気によって成長させた酸化物（すなわちＳｉＯ２）を含むことが好ましい．ゲート誘電体２１の厚さは、要求される書込みデバイス２０の性能によって異なる。
【００１２】
次いで、ゲート誘電体の上に導電材料の層を付着させ、この導電材料上に絶縁材料の層を付着させ、選択された領域を標準リソグラフィ／エッチング・プロセスによって除去することによって、書込みデバイス２０のゲート電極２２を形成する。パターン形成後、導電材料からなるゲート電極２２の上に絶縁材料の自己整合キャップ２９を形成する。それぞれの活性領域１８のゲート電極２２は、対応するゲート誘電体２１の上にある。電極２２の導電材料は、適当なドーパントの存在によって高導電性となった多結晶シリコン（「ポリシリコン」）とすることができる。代替実施形態では、ゲート電極２２が、モリブデン、チタン、タンタル、ニッケルなどの１種または数種の金属、金属ケイ化物または金属窒化物から形成され、ゲート誘電体２１が、Ｓｉ３Ｎ４、酸窒化物ＳｉＯｘＮｙ、ＳｉＯ２とＳｉ３Ｎ４とからなるゲート誘電体スタック、およびＴａ２Ｏ５のような金属酸化物を含む、当業者が認める高誘電率（高ｋ）材料の多くの候補のなかの任意の材料から形成される。ただし高ｋ材料の候補はこれらに限定されるわけではない。
【００１３】
ゲート電極２２の両側に、例えば当業者によく知られている技法を使用して、ソース延長領域２４およびドレイン延長領域２６を形成する。簡単に説明すると、ゲート電極２２を自己整合イオン注入マスクとして使用して、ｐ型延長領域またはｎ型延長領域２４、２６に適したドーパント種を基板１２に注入し、ドーパントを活性化させるために基板１２を熱アニールする。次いでゲート電極２２に、当業者によく知られているＳｉ３Ｎ４などの材料から側壁スペーサ２８を形成する。ゲート電極２２および側壁スペーサ２８をドーパント種を注入するための自己整合マスクとして使用して、深くドープされたソース領域３０および深くドープされたドレイン領域３２を形成する。ドーパント種を注入してソースおよびドレイン領域３０、３２を形成する技法は当業者によく知られている。簡単に説明すると、ゲート電極２２および側壁スペーサ２８を自己整合イオン注入マスクとして使用して、基板１２の活性領域１８に、ｐ型またはｎ型のソースおよびドレイン領域３０、３２に適したドーパント種を注入し、続いてドーパントを活性化させるために基板１２を熱アニールする。ソース領域３０とドレイン領域３２の間に画定された基板１２の部分はチャネル２３を含み、その抵抗率は、電源からゲート電極２２に供給されゲート誘電体２１を通してチャネル２３に静電的に結合される電圧によって制御される。
【００１４】
ゲート電極２２は、整列してメモリ回路の１列を形成する書込みデバイス２０どうしを結合するため、図３（Ｂ）の平面の奥および手前に向かって延びている。ゲート電極２２のゲート誘電体２１の上にある部分は、メモリ回路を構成する全く同じ多くのゲイン・セルのうちの１つであるメモリ・ゲイン・セル６４（図１４）の書込みデバイス２０の個々のゲート電極として動作する。ゲート電極２２と概ね平行なゲート電極２２と同様の他の書込み線が、メモリ回路の他の列の書込みデバイス２０どうしを結合している。
【００１５】
図４を参照する。これらの図では図３と同じフィーチャは図３と同じ参照符号を有する。次の製造段階では、基板１２上に、ＳｉＯ２または他の誘電体などの電気絶縁材料の層３４を例えばＣＶＤによって付着させ、次いでこの層を、キャップ２９を研磨止めとして使用したＣＭＰプロセスまたは他の適当な平坦化技法によって研磨して平らにする。次いで、Ｓｉ３Ｎ４などの他の絶縁物質の研磨止め層３６を層３４の上に付着させる。
【００１６】
図５を参照する。これらの図では図４と同じフィーチャは図４と同じ参照符号を有する。次の製造段階では、標準リソグラフィ／異方性エッチング・プロセスを使用して、層３４、３６、分離領域１６の誘電材料、および書込みデバイス２０に隣接した基板１２に開口を形成する。開口の形成に使用するリソグラフィ・ステップは、研磨止め層３６の上にレジストを塗布するステップと、放射パターンでレジストを露光するステップと、従来の現像剤を利用してレジストのパターンを現像するステップとを含む。使用するエッチング・ステップは、マスクされていない領域の層３４、３６および分離領域１６の誘電材料を除去し、適当な深さまで基板１２に侵入する能力を有する、反応性イオン・エッチング（ＲＩＥ）などの従来のドライ・エッチング・プロセスを含む。レジスト層を剥離した後、開口の底、および導電プラグ３９を基板１２から分離するのに有効な垂直範囲の開口の側壁に、熱酸化物、Ｓｉ３Ｎ４などの適当な誘電体の層４０を形成する。開口を埋める導電プラグ３９は、最初に濃くドープされたポリシリコンなどの共形の導体層を形成し、次いでこの層を、研磨止め層３６の上部水平面で止まるＣＭＰプロセスまたは他の適当な平坦化技法によって平らに研磨して形成する。
【００１７】
図６を参照する。これらの図では図５と同じフィーチャは図５と同じ参照符号を有する。次の製造段階では、一定時間の異方性ドライ・エッチング・プロセスによって導電プラグ３９を、ドレイン領域３２の高さよりも低い、分離領域１６の上下の境界の間の深さまで凹ませる。パターン形成された層３６は、プラグ３９を凹ませるこのエッチング・プロセスのハード・マスクとして機能する。このプロセスは、垂直層４０を形成している材料に対しても選択的である。分離領域１６および層３４が層４０によって保護されない場合には、このエッチング・プロセスは、分離領域１６を形成している材料および層３４を形成している材料に対しても選択的でなければならない。
【００１８】
図７を参照する。これらの図では図６と同じフィーチャは図６と同じ参照符号を有する。次の製造段階では、凹んだ導電プラグ３９の上面の深さまで、基板１２の側壁から垂直層４０を除去する。次いで、標準リソグラフィ／エッチング・プロセスによって、ソース領域３０に達するコンタクト開口４２（図１９）をあける。簡単に説明すると、基板１２にレジスト層４４を塗布し、従来の方法によってパターン形成して、層３６の上にマスクされた領域とマスクされていない領域とを画定し、次いで、マスクされていない領域の層３４および３６の一部分を異方性ドライ・エッチング・プロセスによって除去する。
【００１９】
図８を参照する。これらの図では図７と同じフィーチャは図７と同じ参照符号を有する。次の製造段階では、パターン形成されたレジスト層４４を剥離する。導電プラグ３９の上の凹みを別の導電プラグ４５で埋める。導電プラグ４５は、最初に濃くドープされたポリシリコンなどの共形の導体層を付着させて凹みを埋め、次いで、層３６の上面をやはり研磨止めとして利用したＣＭＰプロセスまたは他の適当な平坦化技法によって平らに研磨して形成する。このようにして、導電プラグ３９、４５と書込みデバイス２０のドレイン領域３２との間の接触を確立する。この例示的な実施形態では、垂直層４０が導電プラグ３９、４５を基板１２からも分離して、深いトレンチ・キャパシタの構成をとるストレージ・キャパシタ３８を画定する。この実施形態では、導電プラグ３９、４５がストレージ・キャパシタ３８の片側を形成し、基板１２がストレージ・キャパシタ３８のもう片側となり、垂直層４０がキャパシタ誘電体を画定する。導電プラグ４５を提供するこのプロセスではさらに、コンタクト開口４２の中に、ソース領域３０への接触を画定するコンタクト４２ａも形成される。基板１２は、接地電位などの基準電圧に接続される。
【００２０】
図９を参照する。これらの図では図８と同じフィーチャは図８と同じ参照符号を有する。次の製造段階では、ストレージ・キャパシタ３８を埋めている導電材料の上にゲート誘電層４６を形成する。層４６は、カーボン・ナノチューブの合成を触媒しないＳｉＯ２などの誘電材料の薄膜から形成される。ストレージ・キャパシタ３８を埋めている導電材料がポリシリコンである場合、層４６は標準酸化プロセスによって形成することができる。層４６を形成するこのプロセスではさらに、コンタクト４２ａの上に一時キャップ４３が形成される。このキャップは、書込みビット線５８（図１２）が形成される前に除去される。
【００２１】
層３６上の予め選択しておいた特定の位置に、従来のリフトオフ・プロセスまたは標準リソグラフィ／エッチング・プロセスによって小さなシード・パッド４８を形成する。シード・パッド４８は、半導電性カーボン・ナノチューブの成長を促進する適当な化学反応条件下で適当なＣＶＤ反応物に暴露されたときにナノチューブの合成または成長の核となりこれを支持する能力を有する任意の触媒材料によって構成される。この触媒材料は、鉄、ニッケル、コバルト、これらの金属の化合物、例えば金属酸化物、およびこれらの金属の合金とすることができる。ただしこれらに限定されるわけではない。
【００２２】
１つまたは複数の半導電性カーボン・ナノチューブ５０を成長させる。これらはシード・パッド４８からゲート誘電層４６の上に水平に延び、全体的にストレージ・キャパシタ３８の導電プラグ４５の上に横たわる。カーボン・ナノチューブ５０は、気体のまたは気化させた炭素質反応物にシード・パッド４８を暴露するＣＶＤプロセスまたはプラズマ増強ＣＶＤプロセスによって合成する。適当な反応物には、一酸化炭素（ＣＯ）と水素（Ｈ２）、エチレン（Ｃ２Ｈ４）、メタン（ＣＨ４）、キシレン（Ｃ６Ｈ４（ＣＨ３）２）、アセチレン（Ｃ２Ｈ２）、Ｃ２Ｈ２とアンモニア（ＮＨ３）の混合物、Ｃ２Ｈ２と窒素（Ｎ２）の混合物、Ｃ２Ｈ２とＨ２の混合物、およびエタノール（Ｃ２Ｈ６Ｏ）とＮ２の混合物が含まれる。ただしこれらに限定されるわけではない。反応物は、シード・パッド４８の触媒材料上で半導電性カーボン・ナノチューブ５０を合成する化学反応を促進するのに適した成長条件下で供給する。ナノチューブの合成は、カーボン・ナノチューブ５０とシード・パッド４８の間の界面に反応物の炭素原子が付加することによって起こると考えられる。シード・パッド４８の触媒材料は、カーボン・ナノチューブ５０を形成する反応の活性化エネルギーを低減させるが、それ自体はその化学反応によって変化したりまたは消費されたりしない。ナノチューブ条件／反応物、またはシード・パッド４８を構成する触媒材料のタイプ、あるいはその両方は、半導電性を特徴とするカーボン・ナノチューブ５０が選択的に成長されるように選択する。カーボン・ナノチューブ５０の水平方向の成長および所望の方向への伸長は、反応物の流れを、シード・パッド４８の表面を横切って水平に、ストレージ・キャパシタ３８の上面を横切る方向へ導くことによって促進することができる。
【００２３】
図１０を参照する。これらの図では図９と同じフィーチャは図９と同じ参照符号を有する。次の製造段階では、標準リソグラフィおよびエッチング・プロセスによってカーボン・ナノチューブ５０を切り詰める。具体的には、それぞれのカーボン・ナノチューブ５０のシード・パッド４８と接触していたほうの端部、および必要ならばこれとは反対側のそれぞれのカーボン・ナノチューブ５０の自由端を短くする。シード・パッド４８は、適当な水性エッチング剤を使用した湿式化学エッチングなどの従来のエッチング・プロセスによって除去する。
【００２４】
図１１を参照する。これらの図では図１０と同じフィーチャは図１０と同じ参照符号を有する。次の製造段階では、ゲート誘電層４６およびストレージ・キャパシタ３８の上に、適当な絶縁材料のゲート誘電体５２を形成する。ある実施形態ではゲート誘電体５２を、原子層付着によってＳｉＯ２層を付着させ、この層を標準リソグラフィ／エッチング・プロセスによってパターン形成することによって形成する。ゲート誘電体５２はあるいは、Ｓｉ３Ｎ４、ＳｉＯｘＮｙ、ＳｉＯ２とＳｉ３Ｎ４とからなるゲート誘電体スタック、およびＴａ２Ｏ５のような金属酸化物を含む、当業者が認める高誘電率（高ｋ）材料の多くの候補のうちの任意の材料からなるパターン形成された層から形成することもできる。ただし高ｋ材料の候補はこれらに限定されるわけではない。ゲート誘電体５２の誘電材料は、ゲート誘電体４６の外周よりも内側の部分のカーボン・ナノチューブ５０を共形に覆い、これをカプセル封入する。ゲート誘電体５２を構成している誘電材料のパターン形成後、カーボン・ナノチューブ５０の両端の自由端は露出している。
【００２５】
図１２を参照する。これらの図では図１１と同じフィーチャは図１１と同じ参照符号を有する。次の製造段階では、高濃度ドープされたポリシリコンなどの導体層を標準リソグラフィ／エッチング・プロセスにかけることによって、センス・ドレイン５４、センス・ソース５６、書込みビット線５８および読取りゲート電極６０を形成する。書込みビット線５８は、書込みデバイス２０のソース領域３０に達するコンタクト４２ａ、および隣接する活性領域１８に製造された他のメモリ・ゲイン・セル６４の同様の書込みデバイス２０の対応するコンタクト４２ａに電気的に結合される。センス・ドレイン５４は、カーボン・ナノチューブ５０の一方の自由端に電気的に結合され、センス・ソース５６は、カーボン・ナノチューブ５０のこれとは反対側の自由端に電気的に結合される。センス・ドレインおよびセンス・ソース５４、５６はそれぞれ、ゲイン・セル６４と同種のまたはゲイン・セル６４と全く同じ隣接する他のゲイン・セルのカーボン・ナノチューブ５０の両端に電気的に結合されるように基板１２の表面を横切って延び、したがってこれらはそれぞれ、メモリ・アレイの１つの行の複数のゲイン・セル６４の共通ドレインおよびソースの役目を果たす。読取りゲート電極６０はゲート誘電体５２の上に形成され、ゲート誘電体５２は読取りゲート電極６０をストレージ・キャパシタ３８から電気的に分離する。カーボン・ナノチューブ５０は、両端がそれぞれセンス・ドレインおよびセンス・ソース５４、５６に結合されたチャネル領域を画定する。カーボン・ナノチューブ５０によって画定されるチャネル領域は、電源から読取りゲート電極６０に供給されゲート誘電体５２を通してチャネル領域に静電的に結合される電圧によって制御される抵抗率を有する。この諸要素の組合せは、全体が参照符号６１によって指示される読取りデバイスを画定する。
【００２６】
図１３を参照する。これらの図では図１２と同じフィーチャは図１２と同じ参照符号を有する。次の製造段階では、基板１２上に、ＳｉＯ２または他の誘電体などの絶縁材料の層６２を例えばＣＶＤによって付着させ、次いでこの層を、ＣＭＰプロセスまたは他の適当な平坦化技法によって研磨して平らにする。絶縁層６２は、センス・ドレイン５４、センス・ソース５６、ビット線５８および読取りゲート電極６０を埋め、これらを電気的に分離する。
【００２７】
図１４を参照する。これらの図にでは図１３と同じフィーチャが図１３と同じ参照符号を有する。次の製造段階では、標準リソグラフィ／エッチング・プロセスによって、対応するゲート電極６０の上のそれぞれの活性領域１８の中に、付着させたアルミニウム、タングステンなどの導電材料の層から読取りゲート・コンタクト６６を形成することで、それぞれのメモリ・ゲイン・セル６４の製造を完了させる。次いで、付着させたアルミニウム、タングステンなどの導電材料の層から読取りビット線６８を、標準リソグラフィ／エッチング・プロセスによって形成する。読取りビット線６８は、完成したメモリ・アレイの中のそれぞれのメモリ・ゲイン・セル６４の読取りゲート・コンタクト６６に電気的に結合されている。それぞれが１つの活性領域１８上に製造されたゲイン・セル６４のアレイは、それぞれのメモリ・ゲイン・セル６４を個別にアドレスする周辺回路によって制御される。
【００２８】
カーボン・ナノチューブ５０は、メモリ・ゲイン・セル６４の読取りデバイス６１にチャネルを供給し、そのため、従来のメモリ・ゲイン・セルとは対称的に、読取りデバイス６１（図１２）をストレージ・キャパシタ３８の上方に直接にスタックすることができる。したがって、メモリ・ゲイン・セル６４は、従来のゲイン・セルよりもコンパクトな垂直デバイス設計に依拠し、したがって、メモリ・ゲイン・セル６４ごとに消費される基板１２上の空間を節約する。
【００２９】
使用時、複数のゲイン・セル６４が周辺回路に電気的に結合されて、メモリ回路を画定する。この周辺回路は、特定のゲイン・セル６４の書込みデバイス２０を個別にアドレスし、アドレスされたメモリ・ゲイン・セル６４のストレージ・キャパシタ３８を充電して、２つの相互排除（mutually-exclusive）／自己保全（self-maintaining）２値作動状態０（すなわちオフ）および１（すなわちオン）のうちの一方をセットするために使用される。この目的のため、書込みデバイス２０は、書込みビット線５８によって選択された特定のゲイン・セル６４のゲート電極２２に、ソース領域３０とドレイン領域３２を分離しているチャネル２３の抵抗率を変化させる電圧を印加する。ソース領域３０からドレイン領域へ、続いてドレイン領域３２とストレージ・キャパシタ３８の間で移動するキャリヤが、ストレージ・キャパシタ３８を充電または放電して、２値作動状態をセットする。その後、ストレージ・キャパシタ３８が書込みビット線５８から電気的に分離され、メモリ・ゲイン・セル６４にデータ・ビットが記憶される。
【００３０】
周辺回路は、特定のゲイン・セル６４の読取りデバイス６１をアドレスして、アドレスされたメモリ・ゲイン・セル６４のストレージ・キャパシタ３８の２値作動状態（すなわち蓄積電荷またはデータ・ビット）を感知する。記憶されている２値作動状態は、周辺回路によって読取りゲート電極６０に給電されてその下のカーボン・ナノチューブ５０に電流が流れるようになったときに、センス・ソースとセンス・ドレイン５４、５６の間のカーボン・ナノチューブ５０を流れる電流によって検出される。ストレージ・キャパシタ３８およびゲート電極６０は、カーボン・ナノチューブ５０をゲートして、センス・ソースとセンス・ドレイン５４、５６の間に電流が流れるようにする。カーボン・ナノチューブ５０を流れる電流は、ストレージ・キャパシタ３８の蓄積電荷の関数であり、アドレスされたメモリ・ゲイン・セル６４の２値作動状態を反映する。より具体的には、カーボン・ナノチューブ５０を通ってセンス・ソース５４からセンス・ドレイン５６へ流れる電流は、ストレージ・キャパシタ３８が低レベル（すなわちオフ）に充電されている場合よりも高レベル（すなわちオン）に充電される場合のほうが大きい。
【００３１】
本発明のメモリ・ゲイン・セル６４は、ゲイン・セル記憶デバイスとしてストレージ・キャパシタ３８を含む点で従来のゲイン・セルとは異なっており、単純化されたアクセス要件を特徴としている。ストレージ・キャパシタ３８を読取りデバイス６１にスタックすることによって、従来のゲイン・セルから形成されたメモリ回路で可能な密度よりも高いセル密度を達成することができる．メモリ・ゲイン・セル６４は、読み取られるときに、読取りゲート電極６０とストレージ・キャパシタ３８とによって２重にゲートされる。
【００３２】
メモリ・ゲイン・セル６４の製造を、特定の順序の製造段階およびステップによって説明した。しかし、この順序が記載の順序とは異なっていてもよいことを理解されたい。例えば２つ以上のステップの順序を、示した順序から変更することができる。さらに、２つ以上のステップを同時に、または部分的に同時に実施することができる。さらに、さまざまなステップを省略し、他のステップを追加することもできる。このような変更は全て本発明の範囲に含まれることを理解されたい。
【００３３】
本発明のさまざまな代替実施形態を図１５〜１７に示す。これらの実施形態では、これまでに説明した単一のストレージ・キャパシタを有する実施形態とは対照的に、メモリ・ゲイン・セルが、単一の読取りデバイスおよび一対のストレージ・キャパシタを有する。しかし、以下に説明するゲイン・セルは、３つ以上のストレージ・キャパシタおよび単一の読取りデバイスを含むことができるので、本発明はそれだけに限定されない。追加のストレージ・キャパシタは、カーボン・ナノチューブおよび単一の読取りデバイスの下に追加される。
【００３４】
図１５を参照する。この図では図１４と同じフィーチャは図１４と同じ参照符号を有する。本発明の代替実施形態によれば、ゲイン・セル７０は、それぞれがストレージ・キャパシタ３８（図８）と同様の構造を有する一対のストレージ・キャパシタ３８ａ、３８ｂを含む。図１５では、ストレージ・キャパシタ３８の構成要素に対応するストレージ・キャパシタ３８ａ、３８ｂの構成要素がそれぞれ、添字「ａ」または「ｂ」の付いた同じ参照符号を有する。ストレージ・キャパシタ３８ａ、３８ｂは、ストレージ・キャパシタ３８を形成する製造プロセスと同一の製造プロセスによって構築される。ストレージ・キャパシタ３８ａ、３８ｂはそれぞれ、書込みデバイス２０（図３（Ｂ））と同様の対応する書込みデバイス（図示せず）に結合されており、この対応する書込みデバイスは、書込みビット線５８（図１２）と同様の書込みビット線（図１５では見ることができない）によって隣接するゲイン・セル７０の書込みデバイスに結合されている。２つのストレージ・キャパシタ３８ａ、３８ｂの存在は、ゲイン・セル７０が、１ゲイン・セルあたり２つ以上のビットを記憶することを可能にする。ストレージ・キャパシタ３８ａ、３８ｂは後に説明するように読取りデバイス７２を共用する。センス・ドレイン５４とセンス・ソース５６の間に結合されたカーボン・ナノチューブ５０は、その対応する部分がそれぞれのストレージ・キャパシタ３８ａ、３８ｂの上に横たわるように向きが定められている。センス・ドレインおよびセンス・ソース５４、５６はそれぞれ、対応するスペーサ７４、７６によって覆われている。
【００３５】
ゲイン・セル７０の読取りデバイス７２は、それぞれ電気絶縁スペーサ８２、８４によって覆われた導電材料からなる一対の読取りゲート７８、８０を含む。読取りゲート７８、８０に関連したゲート誘電体５２ａ、５２ｂの誘電材料がそれぞれ、読取りゲート７８、８０の下にあるカーボン・ナノチューブ５０の部分を覆い、これを封入している。センス・ドレインおよびセンス・ソース５４、５６との接触を確立するため、カーボン・ナノチューブ５０の両端はゲート誘電体５２ａ、５２ｂによって覆われておらず、２つの読取りゲート７８、８０間のカーボン・ナノチューブ５０の一部もゲート誘電体５２ａ、５２ｂによって覆われていない。半導電性カーボン・ナノチューブ５０は、両端がそれぞれセンス・ドレインおよびセンス・ソース５４、５６に結合されたチャネル領域を画定する。導電層８６は、読取りゲート７８、８０およびスペーサ８２、８４の下にない部分のカーボン・ナノチューブ５０を、低電気抵抗を特徴とする、絶え間なく導通した状態に維持する分路（shunt）を画定する。読取りゲート７８、８０、スペーサ８２、８４および導電層８６は、当業者によく知られているプロセスによって形成される。スペーサ８２、８４の幅を調整して、対応するストレージ・キャパシタ３８ａ、３８ｂによってゲートされるカーボン・ナノチューブ５０の特定の部分の長さを調整することができる。
【００３６】
ゲイン・セル７０の２つの「ビット」はカーボン・ナノチューブ５０によって直列に結合されている。したがって、読取りゲート７８、８０がしきい電圧を供給すると、カーボン・ナノチューブ５０はオフ状態のしきい電流を伝導する。一方のストレージ・キャパシタ３８ａまたは３８ｂが対応する書込みデバイスによって２値数１を提供するようにセットされており、対応する読取りゲート７８、８０に読取り電圧が供給されると、その下のカーボン・ナノチューブ５０の部分が導電性になり、それによってセンス・ソース５６からセンス・ドレイン５４へ流れる電流が増大する。この電流は、センス・ドレイン５４に結合されたメモリ回路の周辺回路によって検出される。特定のストレージ・キャパシタ３８ａ、３８ｂを区別するため、読取りゲート７８、８０には異なる読取り電圧が供給され、その結果、対応するその下のカーボン・ナノチューブ５０の部分に示差的な識別可能な電流が流れる。両方の読取りゲート７８、８０に読取り電圧が供給され、両方のストレージ・キャパシタ３８ａ、３８ｂが高レベルに充電されているとき、カーボン・ナノチューブ５０に流れる電流は、一方のストレージ・キャパシタ３８ａ、３８ｂだけが充電されているときよりも大きくなる。
【００３７】
図１６を参照する。この図では図１５と同じフィーチャは図１５と同じ参照符号を有する。本発明の代替実施形態によれば、ゲイン・セル９０の導電層８６が、読取りゲート７８、８０と直列に接続されている。導電層８６には、ゲイン・セル９０からデータを読み取るときにだけ電圧が供給される。ゲート誘電体９１が、センス・ドレイン５４およびセンス・ソース５６にそれぞれ結合されたカーボン・ナノチューブ５０の両端の自由端の近くの部分を除くカーボン・ナノチューブ５０の全ての部分から、読取りデバイス７２の読取りゲート７８、８０および導電層８６を電気的に分離している。ゲイン・セル９０を読み取るときには、カーボン・ナノチューブ５０の異なる部分に容量結合された読取りゲート７８、８０および導電層８６に同時に電圧が供給されて、これらの異なる部分が導電性になる。前述のとおり、スペーサ８２、８４の幅を調整して、対応するストレージ・キャパシタ３８ａ、３８ｂによってゲートされるカーボン・ナノチューブの特定の部分の長さを調整することができる。セル動作は、ストレージ・キャパシタ３８ａ、３８ｂのさまざまな２値作動状態についてゲイン・セル７０（図１５）に関して説明した動作と同様である。
【００３８】
図１７を参照する。この図では図１６と同じフィーチャは図１６と同じ参照符号を有する。本発明の代替実施形態によれば、ゲイン・セル９２が、ストレージ・キャパシタ３８ａ、３８ｂに挟まれたその下のカーボン・ナノチューブ５０の領域をゲートする読取りゲート９４を含む。読取りゲート９４は絶縁スペーサ９６によって覆われており、ゲート誘電体９７によってカーボン・ナノチューブ５０から分離されている。読取りゲート９４は、ストレージ・キャパシタ３８ａ、３８ｂの上の大部分のカーボン・ナノチューブ５０の上にはなく、その代わりに、層３４の上のカーボン・ナノチューブ５０の部分だけをゲートする。ストレージ・キャパシタ３８ａの上のカーボン・ナノチューブ５０の部分は、ストレージ・キャパシタ３８ａによって保持された電荷に比例する抵抗を有する。同様に、ストレージ・キャパシタ３８ｂの上のカーボン・ナノチューブ５０の部分は、ストレージ・キャパシタ３８ｂによって保持された電荷に比例する抵抗を有する。したがって、ストレージ・キャパシタ３８ａ、３８ｂの一方または両方によってカーボン・ナノチューブ５０がゲートされたとき、センス・ドレイン５４とセンス・ソース５６の間を流れる電流は、カーボン・ナノチューブ５０の１つまたは複数の部分の電気抵抗が低いほど大きくなる。当業者には理解されるように、センス・ドレイン５４、センス・ソース５６および読取りゲート９４は、ストレージ・キャパシタ３８ａ、３８ｂに自己整合させることができる。メモリ回路の周辺回路によって読取りゲート９４に電圧が印加されると、その下のカーボン・ナノチューブ５０の区間または部分が導電性となり、そのため、増大した電流がセンス・ドレインおよびセンス・ソース５４、５６から流れる。検出される電流はそれぞれのストレージ・キャパシタ３８ａ、３８ｂの電荷状態に比例し、これによって周辺回路は、ストレージ・キャパシタ３８ａ、３８ｂがどちらも高レベルに充電されていないこと、あるいは一方または両方のストレージ・キャパシタ３８ａ、３８ｂが高レベルに充電されていることを区別することができる。ゲイン・セル９２を読み取るときにストレージ・キャパシタ３８ａ、３８ｂを区別できるように、それぞれのストレージ・キャパシタ３８ａ、３８ｂによって蓄積され、キャパシタ電圧を決定する、電荷は異なっていなければならない。
【００３９】
本発明をさまざまな実施形態を記載することによって示し、これらの実施形態をかなり詳細に説明したが、添付の請求項の範囲をこのような詳細に制限し、またはどんな形であれこれに限定することは出願者の意図するところではない。当業者なら、追加の利点および変更に容易に気づくであろう．したがって、本発明は、その幅広い態様において、特定の詳細、代表的な装置および方法、および図示し説明した例に限定されない。したがって、出願者の全体的な発明の概念の趣旨または範囲から逸脱することなくこのような詳細を逸脱することができる。
【図面の簡単な説明】
【００４０】
【図１】（Ａ）基板の一部分の概略上面図である。        （Ｂ）概ね（Ａ）の線１Ｂ−１Ｂに沿って切った断面図である。        （Ｃ）概ね（Ａ）の線１Ｃ−１Ｃに沿って切った断面図である。
【図２】後続の製造段階における図１と同様の図である。
【図３】後続の製造段階における図２と同様の図である。
【図４】後続の製造段階における図３と同様の図である。
【図５】後続の製造段階における図４と同様の図である。
【図６】後続の製造段階における図５と同様の図である。
【図７】後続の製造段階における図６と同様の図である。
【図８】後続の製造段階における図７と同様の図である。
【図９】後続の製造段階における図８と同様の図である。
【図１０】後続の製造段階における図９と同様の図である。
【図１１】後続の製造段階における図１０と同様の図である。
【図１２】後続の製造段階における図１１と同様の図である。
【図１３】後続の製造段階における図１２と同様の図である。
【図１４】後続の製造段階における図１３と同様の図である。
【図１５】本発明のメモリ・ゲイン・セルの代替実施形態の概略断面図である。
【図１６】本発明のメモリ・ゲイン・セルの代替実施形態の概略断面図である。
【図１７】本発明のメモリ・ゲイン・セルの代替実施形態の概略断面図である。
【符号の説明】
【００４１】
１０  パッド構造
１１  薄い酸化層
１２  基板
１４  レジスト層
１６  分離領域
１８  活性領域
２０  書込みデバイス
２１  ゲート誘電体
２２  ゲート電極
２３  チャネル
２４  ソース延長領域
２６  ドレイン延長領域
２８  側壁スペーサ
２９  自己整合キャップ
３０  ソース領域
３２  ドレイン領域
３４  絶縁層
３６  絶縁研磨止め層
３８  ストレージ・キャパシタ
３８ａ  ストレージ・キャパシタ
３８ｂ  ストレージ・キャパシタ
３９  導電プラグ
３９ａ  導電プラグ
３９ｂ  導電プラグ
４０  垂直誘電層
４０ａ  垂直誘電層
４０ｂ  垂直誘電層
４２  コンタクト開口
４２ａ  コンタクト
４４  レジスト層
４５  導電プラグ
４５ａ  導電プラグ
４５ｂ  導電プラグ
４６  ゲート誘電層
４６ａ  ゲート誘電層
４６ｂ  ゲート誘電層
４８  シード・パッド
５０  半導電性カーボン・ナノチューブ
５２  ゲート誘電体
５２ａ  ゲート誘電体
５２ｂ  ゲート誘電体
５４  センス・ドレイン
５６  センス・ソース
５８  書込みビット線
６０  読取りゲート電極
６１  読取りデバイス
６２  絶縁層
６４  メモリ・ゲイン・セル
６６  読取りゲート・コンタクト
６８  読取りビット線
７０  ゲイン・セル
７２  読取りデバイス
７４  スペーサ
７６  スペーサ
７８  読取りゲート
８０  読取りゲート
８２  絶縁スペーサ
８４  絶縁スペーサ
８６  導電層
９０  ゲイン・セル
９１  ゲート誘電体
９２  ゲイン・セル
９４  読取りゲート
９６  絶縁スペーサ
９７  ゲート誘電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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