(57)【要約】【課題】電源電圧に応じてオーバー駆動期間を設定できる半導体メモリ素子及びそのビットライン感知増幅器の駆動方法を提供すること。【解決手段】半導体メモリ素子は、ビットライン感知増幅器と、駆動電圧をビットライン感知増幅器に出力する制御部とを備え、制御部が、ビットライン感知増幅器のイネーブル信号ＳＡＥＮを遅延させて検出信号ＤＥＴ＿ＥＮを出力する遅延手段（１００）と、基準電圧及びフィードバック電圧ＶＦＤを比較してオーバー駆動終了信号ＯＶＤＯＦＦを出力する感知手段（２００）と、イネーブル信号及びオーバー駆動終了信号に応答して第１及び第２駆動制御信号ＲＴＯＥＮ０、ＲＴＯＥＮ１を生成する駆動制御信号生成手段（３００）と、プルアップ電源ラインＲＴＯを駆動する駆動手段（ＭＮ０、ＭＮ１）と、プルアップ電源ラインに印加された電圧を受けてフィードバック電圧を生成するフィードバック手段（４００）とを備える。【選択図】図６
2006309916.tif 000002
【特許請求の範囲】
【請求項１】
感知増幅器の駆動電圧によって駆動されるビットライン感知増幅器と、
フィードバック感知増幅器の駆動電圧及び基準電圧を比較して、前記感知増幅器の駆動電圧を前記ビットライン感知増幅器に出力する制御部と
を備え、
前記ビットライン感知増幅器を安定化させることを特徴とする半導体メモリ素子。
【請求項２】
前記感知増幅器の駆動電圧が、オーバードライブ電圧及びノーマル駆動電圧のうち、前記制御部によって選択されるいずれかであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記制御部が、
前記ビットライン感知増幅器イネーブル信号を、固定された時間の間遅延させ、検出信号を出力する遅延手段と、
前記検出信号に応答して前記基準電圧及びフィードバック電圧を比較し、オーバー駆動終了信号を出力する感知手段と、
前記ビットライン感知増幅器イネーブル信号及び前記オーバー駆動終了信号に応答して、第１駆動制御信号及び第２駆動制御信号を生成する駆動制御信号生成手段と、
前記第１及び第２駆動制御信号に応答して、前記ビットライン感知増幅器のプルアップ電源ラインを駆動する駆動手段と、
前記ビットライン感知増幅器の前記プルアップ電源ラインに印加された電圧を受けて、ビットラインの増幅状態を表す前記フィードバック電圧を生成するフィードバック手段と
を備えることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記駆動手段が、
前記第１駆動制御信号に応答して、前記ビットライン感知増幅器の前記プルアップ電源ラインを前記オーバードライブ電圧で駆動する第１駆動手段と、
前記第２駆動制御信号に応答して、前記ビットライン感知増幅器の前記プルアップ電源ラインを前記ノーマル駆動電圧で駆動する第２駆動手段と
を備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記ノーマル駆動電圧が、コア電圧であり、
前記オーバードライブ電圧が、電源電圧であることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記第１駆動手段が、電源電圧端と前記ビットライン感知増幅器の前記プルアップ電源ラインとの間に接続され、前記第１駆動制御信号をゲート入力とする第１ＭＯＳトランジスタを備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記第２駆動手段が、コア電圧端と前記ビットライン感知増幅器の前記プルアップ電源ラインとの間に接続され、前記第２駆動制御信号をゲート入力とする第２ＭＯＳトランジスタを備えることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記感知手段が、前記遅延手段の出力信号をイネーブル信号とし、前記基準電圧と前記フィードバック電圧とを差動入力とする差動増幅回路を備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項９】
前記フィードバック手段が、
前記ビットライン感知増幅器の前記プルアップ電源ラインに印加された電圧に対して、実際のビットラインの寄生成分の影響を反映するためのビットラインモデリング回路を備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記基準電圧が、前記コア電圧のレベルであることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記ビットラインモデリング回路が、
ビットラインの寄生成分をモデリングしたＲＣレプリカと、
前記ビットライン感知増幅器イネーブル信号に応答して、前記ビットライン感知増幅器の前記プルアップ電源ラインに印加された電圧で前記ＲＣレプリカを駆動するＭＯＳトランジスタと
を備えることを特徴とする請求項１０に記載の半導体メモリ素子。
【請求項１２】
前記フィードバック手段が、
前記ビットラインモデリング回路の出力電圧を分配して、前記フィードバック電圧として出力する電圧分配部をさらに備えることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１３】
前記電圧分配部が、
前記ＲＣレプリカの出力端と接地電圧との間に直列に接続され、実質的に同じ抵抗値を有する第１抵抗性素子及び第２抵抗性素子を備えることを特徴とする請求項１２に記載の半導体メモリ素子。
【請求項１４】
前記基準電圧が、前記コア電圧の１／２レベルであることを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１５】
前記遅延手段が、
前記ビットライン感知増幅器イネーブル信号を入力とする遅延部と、
前記遅延部の前記出力信号及び前記ビットライン感知増幅器イネーブル信号を入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を入力とするインバータと
を備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１６】
前記駆動制御信号生成手段が、
前記ビットライン感知増幅器イネーブル信号及び前記オーバー駆動終了信号を論理積する第１論理積手段と、
前記ビットライン感知増幅器イネーブル信号及び前記第１論理積手段の出力信号を論理積する第２論理積手段と
を備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１７】
前記駆動制御信号生成手段が、
前記ビットライン感知増幅器イネーブル信号を入力とする第１インバータと、
該第１インバータの出力信号を入力とする第２インバータと、
前記オーバー駆動終了信号を入力とする第３インバータと、
該第３インバータの出力信号及び前記ビットライン感知増幅器イネーブル信号を入力とする第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力信号及び前記第２インバータの出力信号を入力とする第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力信号を入力とする第４インバータと、
前記第１ＮＡＮＤゲートの出力信号を入力とする第５インバータと、
前記第４インバータの出力信号をバッファリングして、前記第２駆動制御信号を出力する第１バッファと、
前記第５インバータの出力信号をバッファリングして、第１駆動制御信号を出力する第２バッファと
を備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項１８】
フィードバック感知増幅器の駆動電圧及び基準電圧を比較して、感知増幅器の駆動電圧を出力する第１ステップと、
前記感知増幅器の駆動電圧でビットライン感知増幅器を駆動する第２ステップと
を含み、
前記ビットライン感知増幅器を安定的に駆動することを特徴とする半導体メモリ素子のビットライン感知増幅器の駆動方法。
【請求項１９】
前記感知増幅器の前記駆動電圧が、オーバードライブ電圧及びノーマル駆動電圧のうち、選択されたいずれかであることを特徴とする請求項１８に記載の半導体メモリ素子のビットライン感知増幅器の駆動方法。
【請求項２０】
前記フィードバック感知増幅器の駆動電圧と基準電圧とを比較する前記第１ステップが、
ビットライン感知増幅器イネーブル信号を固定された時間の間遅延させ、検出信号を出力するステップと、
前記検出信号に応答して前記基準電圧及びフィードバック電圧を比較し、オーバー駆動終了信号を出力するステップと、
前記ビットライン感知増幅器イネーブル信号及び前記オーバー駆動終了信号に応答して、第１駆動制御信号及び第２駆動制御信号を生成するステップと、
前記第１及び第２駆動制御信号に応答して、ビットライン感知増幅器のプルアップ電源ラインを駆動するステップと、
前記ビットライン感知増幅器の前記プルアップ電源ラインに印加された電圧を受けて、ビットラインの増幅状態を表す前記フィードバック電圧を生成するステップと
を含むことを特徴とする請求項１８に記載の半導体メモリ素子のビットライン感知増幅器の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に関し、特に、半導体メモリ素子のビットラインオーバー駆動制御に関する。
【背景技術】
【０００２】
持続的な半導体メモリチップサイズの縮小に伴い、電源電圧の低電圧化が加速し、これに伴い低電圧環境下で要求される性能を満足させるための設計技術が要求されている。
【０００３】
現在、ほとんどの半導体メモリチップは、外部電圧（電源電圧ＶＤＤ）が入力されて、内部電圧を生成する内部電圧発生回路をチップ内に搭載し、チップの内部回路の動作に必要な電圧を自ら供給するようになっている。その中でも、ＤＲＡＭのようにビットライン感知増幅器を用いるメモリ素子の場合、セルデータを感知するためにコア電圧ＶＣＯＲＥを用いている。
【０００４】
ローアドレスによって選択されたワードラインがアクティブになれば、そのワードラインに接続された複数のメモリセルのデータがビットラインに伝達され、ビットライン感知増幅器は、ビットライン対の電圧差を感知及び増幅する。このような数千個のビットライン感知増幅器が一度に動作するので、この時、ビットライン感知増幅器のプルアップ電源ライン（通常、「ＲＴＯライン」と言う）を駆動するのに用いられるコア電圧ＶＣＯＲＥ端から多量の電流が消費される。ところが、動作電圧が低くなるにつれ、コア電圧ＶＣＯＲＥも低くならざるをえず、このような低いコア電圧ＶＣＯＲＥを利用して、短時間に多くのセルのデータを増幅することは困難である。
【０００５】
このような問題を解決するために、ビットライン感知増幅器の動作の初期（メモリセルとビットラインとの間の電荷共有直後）にビットライン感知増幅器のＲＴＯラインを一定時間の間コア電圧ＶＣＯＲＥよりも高い電圧（通常、電源電圧ＶＤＤ）で駆動するビットライン感知増幅器のオーバー駆動方式が採用されるようになった。
【０００６】
図１は、ＤＲＡＭコアの一部の構成を示すブロック図である。
【０００７】
上述したように、ＤＲＡＭでメモリセルからデータを読み出すためには、ビットラインに印加されたセルデータを増幅するためのビットライン感知増幅器ＢＬＳＡが必要となる。したがって、１つのビットライン対に対して１つのビットライン感知増幅器ＢＬＳＡが割り当てられ、メモリセルがアレイ状に配置されるのと同様に、数多くのビットライン感知増幅器ＢＬＳＡがアレイ状に配置されている。
【０００８】
図１に示されているように、ビットライン感知増幅器アレイ１０には、複数のビットライン感知増幅器ＢＬＳＡが、１つのプルアップ電源ラインであるＲＴＯラインＲＴＯと１つのプルダウン電源ライン（通常、「ＳＢライン」と言う）ＳＢとを共有して配列されており、各ビットライン感知増幅器アレイ１０の一方には、ＲＴＯラインとＳＢラインとを駆動するためのＢＬＳＡ駆動部１５が配置されており、これが繰り返し配置されて、ビットライン感知増幅器アレイ１０とＢＬＳＡ駆動部１５とがアレイ状に配列されている。
【０００９】
図２は、ＤＲＡＭコアの一部の構成を詳細に示す回路図である。
【００１０】
図２に示されているように、ビットライン感知増幅器ＢＬＳＡは、種々の形態で具現され得るが、通常ＲＴＯラインとビットライン対ＢＬ、／ＢＬとの間に接続された２つのＰＭＯＳトランジスタ、及び、ＳＢラインとビットライン対ＢＬ、／ＢＬとの間に接続された２つのＮＭＯＳトランジスタを備えて構成される。図２では、ビットラインＢＬとワードラインＷＬとが交差する場所に１つのＮＭＯＳトランジスタと１つのキャパシタとからなるメモリセルが配置され、それらのメモリセルがアレイ状に配列されることを示している。尚、図示していないが、ビットライン感知増幅器ＢＬＳＡとメモリセルとの間には、ビットライン分離部、ビットラインイコライズ／プリチャージ部、カラム選択部などが存在する。
【００１１】
一方、ＢＬＳＡ駆動部１５は、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０（オーバー駆動制御信号）に応答して、電源電圧ＶＤＤでＲＴＯラインを駆動する第１ＲＴＯラインドライバＰＭＯＳトランジスタＰ１と、第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１に応答して、コア電圧ＶＣＯＲＥでＲＴＯラインを駆動する第２ＲＴＯラインドライバＰＭＯＳトランジスタＰ２と、ＳＢライン駆動制御信号ＳＢＥＮに応答して、接地電圧ＶＳＳでＳＢラインを駆動するＳＢラインドライバトランジスタＮ１を備える。
【００１２】
また、ＢＬＳＡ駆動部１５は、ビットラインイコライズ信号ＢＬＥＱに応答して、ビットライン感知増幅器ＢＬＳＡが動作しない時、ビットライン感知増幅器ＢＬＳＡのＲＴＯライン及びＳＢラインをビットラインプリチャージ電圧ＶＢＬＰでイコライズ／プリチャージする３つのＮＭＯＳトランジスタを備える。
【００１３】
一方、ここでは、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０及び第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１がローアクティブ信号である場合の回路図を例示したが、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０及び第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１がハイアクティブ信号である場合には、ドライバトランジスタＰ１、Ｐ２をＮＭＯＳトランジスタで具現することもある。
【００１４】
図３は、図２に示した回路の動作に関するタイミングチャートである。
【００１５】
図３に示されているように、まずアクティブコマンドＡＣＴが印加される前には、ＢＬＳＡ駆動部１５のドライバトランジスタＰ１、Ｐ２、Ｎ１は、全てオフされており、ビットラインイコライズ信号ＢＬＥＱが論理レベルハイにアクティブになって、ＲＴＯラインとＳＢラインとが全てビットラインプリチャージ電圧ＶＢＬＰにプリチャージされている。
【００１６】
その後、時刻ｔ０でアクティブコマンドＡＣＴが印加されると、一定時間後である時刻ｔ１でワードラインＷＬがアクティブになり、ビットラインイコライズ信号ＢＬＥＱが論理レベルローに遷移して、ＲＴＯラインとＳＢラインとに対するビットラインプリチャージ電圧ＶＢＬＰの供給を遮断する。
【００１７】
一方、ワードラインＷＬがアクティブになれば、メモリセルに格納されたデータが電荷共有によりビットラインＢＬ、／ＢＬに誘起され、一定時間後である時刻ｔ２で第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０が論理レベルローにアクティブになり、ＳＢ駆動制御信号ＳＢＥＮは、論理レベルハイにアクティブになり、これによりＲＴＯラインは、第１ＲＴＯラインドライバＰＭＯＳトランジスタＰ１により電源電圧ＶＤＤで駆動され、ＳＢラインは、ＳＢラインドライバトランジスタＮ１により接地電圧ＶＳＳで駆動される。
【００１８】
以後、予定されたオーバー駆動時間が経過すれば、時刻ｔ３で第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０が論理レベルハイに非アクティブになり、第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１が論理レベルローにアクティブになって、ＲＴＯラインは、第２ＲＴＯラインドライバＰＭＯＳトランジスタＰ２によりコア電圧ＶＣＯＲＥで駆動される。
【００１９】
一方、時刻t３以後には、カラム選択部がアクティブになって、ビットライン感知増幅器ＢＬＳＡで増幅されたセルデータをデータバスに出力し、増幅されたセルデータをメモリセルに再度格納する処理を行い、図示していないが、プリチャージコマンドが印加されるにつれて、ビットラインＢＬ、／ＢＬとＲＴＯライン及びＳＢラインとをビットラインプリチャージ電圧ＶＢＬＰにプリチャージする。
【００２０】
従来では、上述したようなビットライン感知増幅器ＢＬＳＡの駆動方式を採用する場合、オーバー駆動期間を内部的に決定された遅延ロジックを使用して、固定された特定の期間の間オーバー駆動を強制的に実行する方式を使用してきた。
【００２１】
図４は、従来の技術に係るＲＴＯライン駆動制御信号の生成手段を示すブロック図である。
【００２２】
図４の回路は、ビットライン感知増幅器のイネーブル信号ＳＡＥＮを利用して、オーバー駆動イネーブル信号ＯＶＤＥＮを生成する遅延回路４０と、ビットライン感知増幅器のイネーブル信号ＳＡＥＮ及びオーバー駆動イネーブル信号ＯＶＤＥＮに応答して、第１及び第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ０、ＲＴＯＥＮ１を生成するＲＴＯライン駆動制御信号生成部４５と、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０に応答して、ＲＴＯラインを電源電圧ＶＤＤで駆動する第１ドライバＮＭＯＳトランジスタＭＮ０と、第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１に応答して、ＲＴＯラインをコア電圧ＶＣＯＲＥで駆動する第２ドライバＮＭＯＳトランジスタＭＮ１とを備える。ここでは、図２とは異なり、ＲＴＯラインドライバトランジスタをＮＭＯＳトランジスタで具現している。
【００２３】
図５Ａは、図４の回路の動作を示すタイミングチャートであって、以下、これを参照して図４の回路の動作を説明する。
【００２４】
図５Ａに示されているように、ビットライン感知増幅器のイネーブル信号ＳＡＥＮが論理レベルハイにアクティブになれば、遅延回路４０がこれを受信してビットライン感知増幅器のイネーブル信号ＳＡＥＮがアクティブになった時点から一定時間の間、論理レベルハイにアクティブになるオーバー駆動イネーブル信号ＯＶＥＤＮを生成する。
【００２５】
そして、ＲＴＯライン駆動制御信号生成部４５は、ビットライン感知増幅器のイネーブル信号ＳＡＥＮとオーバー駆動イネーブル信号ＯＶＥＤＮとを適切に組み合わせて、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０と第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１とを生成する。
【００２６】
よって、オーバー駆動期間は、オーバー駆動イネーブル信号ＯＶＥＤＮにより画定されることが分かる。また、図４に示されているように、遅延回路４０は、遅延部Ｄを利用したパルス生成回路として簡単に具現できるが、オーバー駆動期間は、遅延回路４０内の遅延部Ｄの遅延時間により固定されている。
【００２７】
図５Ｂと図５Ｃとは、ＲＴＯラインとビットラインとの電圧波形を示す波形図である。
【００２８】
図５Ｂは、低い電源電圧ＶＤＤ＿Ｌの場合を示しており、通常、遅延部Ｄの遅延量は、低い電源電圧ＶＤＤ＿Ｌの動作時の安定した増幅特性を確保するのに充分な時間で決定される。このように低い電源電圧ＶＤＤ＿Ｌの動作時を基準にして、オーバー駆動期間を決定するようになれば、図５Ｃの場合のように、相対的に高い電源電圧ＶＤＤ＿Ｈで動作する場合、過度のオーバー駆動を招いて、過度に上昇したビットラインの電荷が第２ドライバＮＭＯＳトランジスタＭＮ１を介してコア電圧ＶＣＯＲＥ端に逆流する。ＶＡは、過度のオーバー駆動によるビットラインＢＬの過度上昇電圧幅を示したものである。
【００２９】
このような逆流現象は、コア電圧ＶＣＯＲＥの電位を不安定にし、コア電圧ＶＣＯＲＥの変動を抑制するためには、強制的に電荷を放電させる回路を必要とするので、電流消費の増加を招くようになる。ビットライン感知増幅器ＢＬＳＡが繰り返し駆動されれば、コア電圧ＶＣＯＲＥの電位上昇がさらに大きくなって、エラーまで誘発する虞がある。
【００３０】
一方、このような問題点を考慮してオーバー駆動期間を低減すると、図５Ｂに示されているように、低い電源電圧ＶＤＤ＿Ｌで動作する場合、ビットライン増幅速度が低下するという問題が生じる。
【００３１】
その結果、従来のＲＴＯライン駆動制御信号の生成方式を利用する場合、適切なオーバー駆動期間を設定するのに多くの困難が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００３２】
本発明は、上記の従来の技術の問題点を解決するためになされたものであって、その目的は、電源電圧ＶＤＤに応じて、適切なオーバー駆動期間を設定できる半導体メモリ素子及びそのビットライン感知増幅器の駆動方法を提供することにある。
【課題を解決するための手段】
【００３３】
そこで、本発明の半導体メモリ素子は、感知増幅器の駆動電圧によって駆動されるビットライン感知増幅器と、フィードバック感知増幅器の駆動電圧及び基準電圧を比較して、前記感知増幅器の駆動電圧を前記ビットライン感知増幅器に出力する制御部とを備え、前記ビットライン感知増幅器を安定化させることを特徴とする。
【００３４】
また、本発明の半導体メモリ素子のビットライン感知増幅器の駆動方法は、フィードバック感知増幅器の駆動電圧及び基準電圧を比較して、感知増幅器の駆動電圧を出力するステップと、前記感知増幅器の駆動電圧でビットライン感知増幅器を駆動するステップとを含み、前記ビットライン感知増幅器を安定的に駆動することを特徴とする。
【００３５】
従来のように固定された遅延ロジックにより、オーバー駆動期間を設定する場合には、電源電圧ＶＤＤに関係なく適切なオーバー駆動期間を設定することが不可能である。本発明では、ビットラインの増幅状態を類推できるフィードバック回路と、該回路の出力レベルを感知するための感知回路とを備えて、電源電圧ＶＤＤに応じて最適のオーバー駆動期間が決定されるようにした。この場合、低い電源電圧ＶＤＤ環境でも安定した増幅速度を確保することができ、高い電源電圧ＶＤＤの環境で生じるコア電圧端ＶＣＯＲＥへの電荷逆流を防止できる。
【発明の効果】
【００３６】
本発明によれば、電源電圧ＶＤＤの高低に無関係に適切なオーバー駆動を具現することができる。すなわち、低い電源電圧ＶＤＤ＿Ｌの環境では、安定した増幅速度を確保することができ、且つ、高い電源電圧ＶＤＤ＿Ｈの環境で生じるコア電圧端ＶＣＯＲＥへの電荷逆流を防止できる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の最も好ましい実施の形態を、添付した図面を参照して説明する。
【００３８】
図６は、本発明の実施の形態に係る半導体メモリ素子のＲＴＯライン駆動制御信号の生成手段を示すブロック図である。
【００３９】
図６の回路は、ビットライン感知増幅器のイネーブル信号ＳＡＥＮを遅延させるブラインド遅延回路１００と、ブラインド遅延回路１００から出力される検出イネーブル信号ＤＥＴ＿ＥＮに応答して、基準電圧ＶＲＥＦＣ（ＶＣＯＲＥ／２レベルである）及びフィードバック電圧ＶＦＤを比較し、オーバー駆動終了信号ＯＶＤＯＦＦを出力する感知部２００と、ビットライン感知増幅器のイネーブル信号ＳＡＥＮ及びオーバー駆動終了信号ＯＶＤＯＦＦに応答して、第１及び第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ０、ＲＴＯＥＮ１を生成するＲＴＯライン駆動制御信号生成部３００と、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０に応答して、ＲＴＯラインを電源電圧ＶＤＤで駆動する第１ドライバＮＭＯＳトランジスタＭＮ０と、第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１に応答して、ＲＴＯラインをコア電圧ＶＣＯＲＥで駆動する第２ドライバＮＭＯＳトランジスタＭＮ１と、ＲＴＯラインに印加された電圧を受けて、ビットラインの増幅状態を示すフィードバック電圧ＶＦＤを生成するフィードバック回路４００とを備える。
【００４０】
図７は、図６の回路の動作原理を説明するためのタイミングチャートである。
【００４１】
図７に示されているように、アクティブコマンドが印加された後、ビットライン感知増幅器のイネーブル信号ＳＡＥＮが論理レベルハイにアクティブになれば、ＲＴＯライン駆動制御信号生成部３００の動作により、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０（オーバー駆動制御信号）を論理レベルハイに遷移させる。初期センシングの際には、ブラインド遅延回路１００内の遅延ロジックの遅延時間ｔＤだけ、感知部２００の動作と無関係に第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０を論理レベルハイにアクティブにして、ＲＴＯラインを電源電圧ＶＤＤで駆動するようになる。以下では、このようにブラインド遅延回路１００により強制的なオーバー駆動が行われる期間をブラインドオーバー駆動期間と記すこととし、ブラインドオーバー駆動時間は、ブラインド遅延回路１００によりｔＤで設定される。これは、初期に感知部２００を直にイネーブルさせれば、感知部２００の応答があまりにも速い場合は、オーバー駆動動作が行われない可能性まで考慮したものであって、ブラインドオーバー駆動時間ｔＤは、感知部２００の性能とフィードバック回路４００の構成によって、多様に調整することができる。
【００４２】
一方、ブラインドオーバー駆動期間以後、検出イネーブル信号ＤＥＴ＿ＥＮが論理レベルハイにアクティブになれば、感知部２００がイネーブルされて、基準電圧ＶＲＥＦＣとフィードバック電圧ＶＦＤとを比較し始める。この時、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦＣよりも低い期間では、オーバー駆動終了信号ＯＶＤＯＦＦが論理レベルロー状態を維持するようになり、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦＣよりも高ければ、オーバー駆動終了信号ＯＶＤＯＦＦを論理レベルハイに遷移させる。
【００４３】
オーバー駆動終了信号ＯＶＤＯＦＦが論理レベルハイに遷移すれば、ＲＴＯライン駆動制御信号生成部３００の動作により、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０が論理レベルローに非アクティブになり、これと同時に、第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１が論理レベルハイに遷移されて、ＲＴＯラインをコア電圧ＶＣＯＲＥで駆動するようになる。
【００４４】
以後、ビットライン感知増幅器のイネーブル信号ＳＡＥＮが論理レベルローに非アクティブになれば、ＲＴＯラインに対するコア電圧ＶＣＰＲＥの供給を中断し、ＲＴＯラインをビットラインプリチャージ電圧ＶＢＬＰにプリチャージする。
【００４５】
従って、オーバー駆動期間は、感知部２００の反応に応じて決定される可変性がある。図７の符号（ａ）、（ｂ）、及び（ｃ）を付した部分は、それぞれオーバー駆動終了信号ＯＶＤＯＦＦ、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０、第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１の遷移時点が存在し得る可変期間を示したものであって、ビットライン感知増幅器のイネーブル信号ＳＡＥＮがアクティブになった時点を基準として、ブラインドオーバー駆動時間ｔＤの後からビットライン感知増幅器のイネーブル信号ＳＡＥＮが非アクティブになる時点までの期間において可変的であることが分かる。このように、ブラインドオーバー駆動時間ｔＤ以後の感知部２００により決定されるオーバー駆動期間を可変オーバー駆動期間と言い、可変オーバー駆動時間をｔＶとすれば、全体的なオーバー駆動時間は、ｔＤ＋ｔＶとなる。
【００４６】
図８は、図６に示されているブラインド遅延回路１００のロジックの具現例を示すブロック図である。
【００４７】
図８に示されているように、ブラインド遅延回路１００は、ビットライン感知増幅器のイネーブル信号ＳＡＥＮを遅延させる遅延部１１０と、遅延部１１０の出力信号及びビットライン感知増幅器のイネーブル信号ＳＡＥＮを入力とするＮＡＮＤゲートＮＡＮＤ１と、ＮＡＮＤゲートＮＡＮＤ１の出力信号を入力として検出イネーブル信号ＤＥＴ＿ＥＮを出力するインバータＩＮＶ１とを備える。
【００４８】
上記のように、ブラインド遅延回路１００は、一種のパルス生成回路で簡単に具現でき、図８のブラインド遅延回路１００は、図７に示しているように、ビットライン感知増幅器のイネーブル信号ＳＡＥＮがアクティブになって時点を基準として、遅延部１１０の遅延時間ｔＤだけ経過した時点からビットライン感知増幅器のイネーブル信号ＳＡＥＮが非アクティブになる時点まで論理レベルハイにアクティブになる検出イネーブル信号ＤＥＴ＿ＥＮを生成できる。
【００４９】
図９は、図６の感知部１１０のロジックの具現例を示す回路図である。
【００５０】
図９に示されているように、感知部２００は、基準電圧ＶＲＥＦＣとフィードバック電圧ＶＦＤとを差動入力とする差動増幅器回路で容易に具現できる。ここでは、検出イネーブル信号ＤＥＴ＿ＥＮに制御されるバイアストランジスタが接地電圧端ＶＳＳ側に備えられたＮＭＯＳタイプ差動増幅器回路として具現された場合を例示している。
【００５１】
感知部２００は、検出イネーブル信号ＤＥＴ＿ＥＮによりイネーブルされ、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦＣよりも低ければ、論理レベルローのオーバー駆動終了信号ＯＶＤＯＦＦを出力し、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦＣよりも高ければ、論理レベルハイのオーバー駆動終了信号ＯＶＤＯＦＦを出力する。
【００５２】
図１０は、図６のＲＴＯライン駆動制御信号生成部３００のロジックの具現例を示すブロック図である。
【００５３】
ＲＴＯライン駆動制御信号生成部３００は、ビットライン感知増幅器のイネーブル信号ＳＡＥＮを入力とするインバータＩＮＶ２と、インバータＩＮＶ２の出力信号を入力とするインバータＩＮＶ３と、オーバー駆動終了信号ＯＶＤＯＦＦを入力とするインバータＩＮＶ４と、インバータＩＮＶ４の出力信号及びビットライン感知増幅器のイネーブル信号ＳＡＥＮを入力とするＮＡＮＤゲートＮＡＮＤ２と、ＮＡＮＤゲートＮＡＮＤ２の出力信号及びインバータＩＮＶ３の出力信号を入力とするＮＡＮＤゲートＮＡＮＤ３と、ＮＡＮＤゲートＮＡＮＤ３の出力信号を入力とするインバータＩＮＶ５と、ＮＡＮＤゲートＮＡＮＤ２の出力信号を入力とするインバータＩＮＶ６と、インバータＩＮＶ５の出力信号をバッファリングして、第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１を出力するバッファ３１０＿Ａと、インバータＩＮＶ６の出力信号をバッファリングして、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０を出力するバッファ３１０＿Ｂとを備える。
【００５４】
ここで、バッファ３１０＿Ａ、３１０＿Ｂは、一般的なバッファリング作用と共に昇圧作用を行うようにして、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０及び第２ＲＴＯライン駆動制御信号ＲＴＯＥＮ１によるＲＴＯラインのスイッチングの際に、スルーレート特性を確保することが好ましい。
【００５５】
図１１は、図６のフィードバック回路４００のロジックの具現例を示す回路図である。
【００５６】
図１１に示されているように、フィードバック回路４００は、ＲＴＯラインに印加された電圧に対して実際のビットラインの寄生成分の影響を反映するためのビットラインモデリング回路４２０と、ビットラインモデリング回路４２０の出力電圧ＢＬ＿ｎｏｄｅを分配して、フィードバック電圧ＶＦＤとして出力する電圧分配部４４０とを備える。
【００５７】
ここで、ビットラインモデリング回路４２０は、ビットラインの寄生成分をモデリングしたＲＣレプリカ（replica）及びビットライン感知増幅器のイネーブル信号ＳＡＥＮを入力とするインバータＩＮＶ７と、インバータＩＮＶ７の出力信号に応答して、ＲＴＯラインに印加された電圧でＲＣレプリカを駆動するＰＭＯＳトランジスタＰ３とを備える。
【００５８】
また、電圧分配部４４０は、ビットラインモデリング回路４２０の出力電圧端ＢＬ＿ｎｏｄｅと接地電圧との間に直列に接続された抵抗Ｒ１及びＲ２を備える。抵抗Ｒ１及びＲ２は、図１１に示されているように、それぞれダイオード接続されたＮＭＯＳトランジスタで具現できる。ここで、抵抗Ｒ１及びＲ２の抵抗値が同じ場合（Ｒ１＝Ｒ２）、フィードバック電圧ＶＦＤは、ＢＬ＿ｎｏｄｅ／２のレベルとなる。もちろん、抵抗Ｒ１及びＲ２の抵抗値が異なるように設定し、抵抗比に応じて電圧の分配比を調整し、フィードバック電圧ＶＦＤを調節することができる。
【００５９】
一方、上記のように、ビットラインモデリング回路４２０において、ＲＴＯラインに印加された電圧をそのまま伝達せずに、ＰＭＯＳトランジスタＰ３とＲＣレプリカとを介して出力する理由は、実際にビットライン感知増幅器ＢＬＳＡが動作する時、ビットライン感知増幅器ＢＬＳＡのプルアップ駆動能力とビットラインの寄生成分とがビットラインの増幅状態に影響を及ぼすためである。したがって、ＰＭＯＳトランジスタＰ３でビットライン感知増幅器ＢＬＳＡのプルアップ駆動能力をモデリングし、ＲＣレプリカでビットラインの寄生成分による遅延をモデリングすれば、実際のビットラインの増幅状態を正確に反映できる。また、同じビットラインであってもＲＴＯラインからの距離により、場所毎に寄生成分の値が異なるため、ビットラインの任意の地点（例えば、ＲＴＯラインから最も遠く離れた地点）を決定し、その地点での寄生成分の値を抵抗ＲとキャパシタＣとでモデリングすることが好ましい。
【００６０】
また、ビットラインモデリング回路４２０の出力電圧ＢＬ＿ｎｏｄｅをそのままフィードバックせずに、これを１／２に分配してフィードバックする理由は、感知部２００の比較基準入力としてＶＣＯＲＥ／２に該当する基準電圧ＶＲＥＣを使用するためであり、電圧分配部４４０を使用せずに、ビットラインモデリング回路４２０の出力電圧ＢＬ＿ｎｏｄｅをそのままフィードバックする場合には、感知部２００の比較基準入力としてコア電圧ＶＣＯＲＥを使用すればよい。
【００６１】
図１２は、図６の回路の電源電圧ＶＤＤのレベルに伴う動作を例示するタイミングチャートである。
【００６２】
図１２に示されているように、ビットライン感知増幅器のイネーブル信号ＳＡＥＮが論理レベルハイにアクティブになれば、第１ＲＴＯライン駆動制御信号ＲＴＯＥＮ０が論理レベルハイにアクティブになって、ブラインド遅延回路１００内の遅延ロジックの遅延時間ｔＤの間、ブラインドオーバー駆動を行う。この時、ＲＴＯラインの電位は、ある程度のレベルに上昇した状態になる。
【００６３】
一方、ブラインドオーバー駆動が終了する時点において（フィードバック回路４００と感知部２００とにより、多少の遅延が生じる）、検出イネーブル信号ＤＥＴ＿ＥＮが論理レベルハイにアクティブになって、感知部２００が動作して可変オーバー駆動動作を始める。
【００６４】
図１２の（ｂ）は、低い電源電圧ＶＤＤ＿Ｌである場合における波形を示しており、図１２の（ｃ）は、高い電源電圧ＶＤＤ＿Ｈである場合における波形を示している。
【００６５】
従って、どの時点で可変オーバー駆動動作を終了するのかが重要であるが、この時点を決定する信号がオーバー駆動終了信号ＯＶＤＯＦＦであり、オーバー駆動終了信号ＯＶＤＯＦＦの遷移時点は、上述したように感知部２００の反応に依存する。
【００６６】
ブラインドオーバー駆動が終了する時点において、ビットラインＢＬの電位はコア電圧ＶＣＯＲＥの電位よりも低い。この時、フィードバック電圧ＶＦＤは、当然に基準電圧ＶＲＥＦＣよりも低い状態になり、これに伴いオーバー駆動動作が続けて維持される。
【００６７】
このようにオーバー駆動動作が続けば、ＲＴＯラインとビットラインＢＬとの電位もまた続けて上昇するようになり、ビットラインＢＬの電位がコア電圧ＶＣＯＲＥレベルに達すれば、フィードバック電圧ＶＦＤが基準電圧ＶＲＥＦＣよりも高くなるので、オーバー駆動終了信号ＯＶＤＯＦＦが論理レベルハイに遷移する。
【００６８】
低い電源電圧ＶＤＤ＿Ｌの環境では、ＲＴＯラインの傾斜が緩やかなために、ビットラインＢＬをコア電圧ＶＣＯＲＥレベルまで上昇させるのに相対的に長い時間がかかり（図１２の（ｂ）参照）、高い電源電圧ＶＤＤ＿Ｈの環境では、ビットラインＢＬをコア電圧ＶＣＯＲＥレベルまで上昇させるのに相対的に短い時間がかかる（図１２の（ｃ）参照）。
【００６９】
以上で述べた通り、本発明を採用する場合、ビットラインＢＬの増幅状態をフィードバックしてオーバー駆動する時間が決定されるので、電源電圧ＶＤＤの高低に無関係に適切なオーバー駆動動作が可能になる。すなわち、低い電源電圧ＶＤＤ＿Ｌの環境では、充分なオーバー駆動時間を確保することによって、ビットラインＢＬの増幅速度の低下を防止でき、高い電源電圧ＶＤＤ＿Ｈの環境では、ＲＴＯラインとビットラインＢＬとの過度な電位上昇を抑制して、コア電圧端ＶＣＯＲＥへの電荷逆流現象及び不必要な電流消費を根本的に防止できる。
【００７０】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００７１】
例えば、上述した実施の形態では、ＲＴＯラインドライバトランジスタとしてＮＭＯＳトランジスタを使用する場合を一例に挙げて説明したが、これを他の種類のドライバトランジスタに変更することもできる。さらに、上述した実施の形態で例示した論理ゲート及びトランジスタは、入力される信号の極性に応じて、その位置及び種類を適宜変更することができる。
【００７２】
また、上述した実施の形態では、電源電圧ＶＤＤでＲＴＯラインを駆動するオーバードライバとコア電圧ＶＣＯＲＥでＲＴＯラインを駆動するノーマルドライバとのそれぞれが直接ＲＴＯラインを駆動するオーバー駆動方式を一例に挙げて説明したが、オーバードライバがＲＴＯラインを直接駆動せずに、コア電圧端ＶＣＯＲＥを駆動する間接駆動方式を採用することもできる。
【００７３】
また、上述した実施の形態では、ノーマル駆動電圧としてコア電圧ＣＯＲＥを使用し、オーバードライブ電圧として電源電圧ＶＤＤを使用する場合を一例に挙げて説明したが、半導体メモリで用いられる全ての内部電圧は電源電圧ＶＤＤの影響を受けるので、ノーマル駆動電圧及びオーバードライブ電圧として別の電圧源を使用するもできる。
【図面の簡単な説明】
【００７４】
【図１】ＤＲＡＭコアの一部の構成を示すブロック図である。
【図２】ＤＲＡＭコアの一部の構成を示す回路図である。
【図３】図２の回路の動作を示すタイミングチャートである。
【図４】従来の技術に係るＲＴＯライン駆動制御信号の生成手段を示すブロック図である。
【図５Ａ】図４の回路の動作を示すタイミングチャートである。
【図５Ｂ】ＲＴＯラインとビットラインとの電圧波形を示す波形図である。
【図５Ｃ】ＲＴＯラインとビットラインとの電圧波形を示す波形図である。
【図６】本発明の実施の形態に係る半導体メモリ素子のＲＴＯライン駆動制御信号の生成手段を示すブロック図である。
【図７】図６の回路の動作原理を説明するためのタイミングチャートである。
【図８】図６のブラインド遅延回路のロジックの一例を示すブロック図である。
【図９】図６の感知部のロジックの一例を示す回路図である。
【図１０】図６のＲＴＯライン駆動制御信号生成部のロジックの一例を示すブロック図である。
【図１１】図６のフィードバック回路のロジックの一例を示す回路図である。
【図１２】図６の回路の電源電圧ＶＤＤのレベルに応じた動作を例示するタイミングチャートである。
【符号の説明】
【００７５】
１００      ブラインド遅延回路
２００      感知部
３００      ＲＴＯライン駆動制御信号生成部
４００      フィードバック回路
【図１】
2006309916.tif 000003
【図２】
2006309916.tif 000004
【図３】
2006309916.tif 000005
【図４】
2006309916.tif 000006
【図５Ａ】
2006309916.tif 000007
【図５Ｂ】
2006309916.tif 000008
【図５Ｃ】
2006309916.tif 000009
【図６】
2006309916.tif 000010
【図７】
2006309916.tif 000011
【図８】
2006309916.tif 000012
【図９】
2006309916.tif 000013
【図１０】
2006309916.tif 000014
【図１１】
2006309916.tif 000015
【図１２】
2006309916.tif 000016