(57)【要約】  【構成】  バッファ回路１６が形成された論理回路領域１２と、バッファ回路１６の予備であるインバータ回路２０が形成された空領域１４とを含むＬＳＩ１０において、インバータ回路２０に含まれるトランジスタＴ５、Ｔ６のソース、ドレインおよびゲートを第１配線ＶＤＤまたは第２配線ＧＮＤの直下に配置し、コンタクトホールを介して第１配線ＶＤＤまたは第２配線ＧＮＤと接続する。そして、バッファ回路１６をインバータ回路２０に置き換える必要が生じたとき、トランジスタＴ５、Ｔ６のドレインおよびゲートと第１配線ＶＤＤおよび第２配線ＧＮＤとの間のコンタクトホールを消去し、ゲートを前段の論理回路の出力に、ドレインを後段の論理回路の入力にそれぞれ接続する。  【効果】  バッファ回路をインバータ回路に置き換えても、第１配線ＶＤＤおよび第２配線ＧＮＤのレイアウトを変更する必要がないので、ＬＳＩのレイアウト図を容易に変更することができる。【選択図】  図２
2006222303.tif 000002
【特許請求の範囲】
【請求項１】
第１領域に形成された論理回路、第２領域に形成された予備回路、並びに前記論理回路および前記予備回路に所定の電圧を供給することができる電源配線を含む半導体装置において、
前記予備回路のトランジスタのソース、ドレインおよびゲートが前記電源配線の直下に配置されていることを特徴とする、半導体装置。
【請求項２】
前記電源配線は電源電圧を供給する第１配線と接地された第２配線とを含み、前記予備回路は、そのソースおよびドレインが前記第１配線の直下に配置されたｐ型ＭＯＳトランジスタ、並びにそのソースおよびドレインが前記第２配線の直下に配置されたｎ型ＭＯＳトランジスタを含む、請求項１記載の半導体装置。
【請求項３】
前記ｐ型ＭＯＳトランジスタのゲートおよび前記ｎ型ＭＯＳトランジスタのゲートは前記第２配線の直下に配置された、請求項１または２記載の半導体装置。
【請求項４】
前記ｐ型ＭＯＳトランジスタのソースおよびドレインはそれぞれコンタクトホールを介して前記第１配線に接続され、前記ｎ型ＭＯＳトランジスタのソース、ドレインおよびゲート並びに前記ｐ型トランジスタのゲートはそれぞれコンタクトホールを介して前記第２配線に接続された、請求項２または３記載の半導体装置。
【請求項５】
第１領域に形成された論理回路、第２領域に形成された予備回路、並びに前記論理回路および前記予備回路に所定の電圧を供給することができる電源配線を含む半導体装置の設計変更方法において、
予備回路に含まれるトランジスタのソース、ドレインおよびゲートを電源配線の直下に配置する配置工程、および
前記予備回路に含まれる前記トランジスタのソース、ドレインおよびゲートと前記電源配線との間にそれぞれ第１コンタクトホールを開孔する第１開孔工程を含む、半導体装置の設計変更方法。
【請求項６】
前記論理回路に含まれるトランジスタのソース、ドレインおよびゲートと前記電源配線との間にそれぞれ第２コンタクトホールを開孔する第２開孔工程、および
前記第１コンタクトホールのうち前記予備回路を能動化するために不要な前記第１コンタクトホールを消去する消去工程をさらに含む、請求項５記載の半導体装置の設計変更方法。
【請求項７】
前記電源配線は前記電源電圧を供給する第１配線と接地された第２配線とを含み、前記予備回路は、そのソースおよびドレインが前記第１配線の直下に配置されたｐ型ＭＯＳトランジスタ、並びにそのソースおよびドレインが前記第２配線の直下に配置されたｎ型ＭＯＳトランジスタを含む、請求項５または６記載の半導体装置の設計変更方法。
【請求項８】
前記ｐ型ＭＯＳトランジスタのゲートおよび前記ｎ型ＭＯＳトランジスタのゲートは前記第２配線の直下に配置された、請求項５ないし７のいずれかに記載の半導体装置の設計変更方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその設計変更方法に関し、特にたとえばスタンダードセル方式の半導体装置およびその設計変更方法に適用され、論理回路が形成された第１領域、予備回路が形成された第２領域および論理回路に所定の電圧を供給する電源配線を含む、半導体装置およびその設計変更方法に関する。
【背景技術】
【０００２】
従来のこの種の半導体装置の一例が、特許文献１に開示されている。この従来技術は、半導体装置のレイアウト設計が完了した後に一部の論理回路を変更する必要が生じたとき、その論理回路をあらかじめ半導体装置内に配置された予備回路に置き換えることができる半導体装置を開示している。
【特許文献１】特開平９−２３７８４０号公報［Ｈ０１Ｌ  ２１／８２］
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、変更が必要になった論理回路を、あらかじめ半導体装置内に配置された予備回路に置き換えるためには、信号配線だけでなく電源配線のレイアウトも変更しなければならない。このため、半導体装置のレイアウト図の変更が複雑になるという問題がある。
【０００４】
それゆえに、この発明の主たる目的は、予備回路を利用して行うレイアウト図の変更を容易に行うことができる、半導体装置およびその設計変更方法を提供することである。
【課題を解決するための手段】
【０００５】
請求項１の発明は、第１領域に形成された論理回路、第２領域に形成された予備回路、並びに論理回路および予備回路に所定の電圧を供給することができる電源配線を含む半導体装置において、予備回路のトランジスタのソース、ドレインおよびゲートが電源配線の直下に配置されていることを特徴とする、半導体装置である。
【０００６】
請求項１の発明では、予備回路に含まれるトランジスタのソース、ドレインおよびゲートは電源配線の直下に配置されている。したがって論理回路を予備回路に置き換える場合、電源配線のレイアウトを変更することなく予備回路のトランジスタと電源配線とを接続することができる。つまり、トランジスタのソース、ドレインおよびゲートは電源配線の直下に配置されているので、ソース、ドレインおよびゲートと電源配線との間にそれぞれコンタクトホールを開孔すればそれらは接続される。この結果、論理回路を予備回路に置き換えることに伴うレイアウト図の変更を容易に行うことができる。また、予備回路を動作させないときには、電源配線からソース、ドレインおよびゲートにそれぞれ所定の電圧を与えることにより、論理回路の動作中に予備回路のトランジスタが誤動作することを防止することができる。
【０００７】
請求項２の発明は、請求項１に従属し、電源配線は電源電圧を供給する第１配線と接地された第２配線とを含み、予備回路は、そのソースおよびドレインが第１配線の直下に配置されたｐ型ＭＯＳトランジスタ、並びにそのソースおよびドレインが第２配線の直下に配置されたｎ型ＭＯＳトランジスタを含む、半導体装置である。この場合、ｐ型ＭＯＳトランジスタのソースおよびドレインは、その上方にコンタクトホールを開孔することによって電源電圧を供給する第１配線に接続され、ｎ型ＭＯＳトランジスタのソースおよびドレインは、その上方にコンタクトホールを開孔することによって接地された第２配線に接続される。このように、第１配線および第２配線のレイアウトを変更することなく、コンタクトホールを開孔するだけで予備回路に含まれるｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタに所定の電圧をそれぞれ供給することができる。この結果、論理回路の換わりに予備回路を動作させたり、論理回路の動作中に予備回路のトランジスタが誤動作することを防止したりすることができる。
【０００８】
請求項３の発明は、請求項１または２に従属し、ｐ型ＭＯＳトランジスタのゲートおよびｎ型ＭＯＳトランジスタのゲートは第２配線の直下に配置された、半導体装置である。この場合、予備回路のｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタは、第２配線のレイアウトを変更しなくても、コンタクトホールが開孔されればそのゲートを第２配線と接続することができる。このため、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのすべてのゲートを第２配線に接続することにより、論理回路の動作中に予備回路が誤動作することを防止することができる。
【０００９】
請求項４の発明は、請求項２または３に従属し、ｐ型ＭＯＳトランジスタのソースおよびドレインはそれぞれコンタクトホールを介して第１配線に接続され、ｎ型ＭＯＳトランジスタのソース、ドレインおよびゲート並びにｐ型トランジスタのゲートはそれぞれコンタクトホールを介して第２配線に接続された、半導体装置である。この場合、コンタクトホールを開孔するだけで、予備回路のｐＭＯＳトランジスタのソースおよびドレインは第１配線と接続され、ｎＭＯＳトランジスタのソースおよびドレインは第２配線と接続される。このため、第１配線および第２配線のレイアウトを変更しなくても、予備回路のトランジスタの誤動作を確実に防止することができる。
【００１０】
請求項５の発明は、第１領域に形成された論理回路、第２領域に形成された予備回路、並びに論理回路および予備回路に所定の電圧を供給することができる電源配線を含む半導体装置の設計変更方法において、予備回路に含まれるトランジスタのソース、ドレインおよびゲートを電源配線の直下に配置する配置工程、および予備回路に含まれるトランジスタのソース、ドレインおよびゲートと電源配線との間にそれぞれ第１コンタクトホールを開孔する第１開孔工程を含む、半導体装置の設計変更方法である。
【００１１】
請求項５の発明では、まず予備回路に含まれるトランジスタのソース、ドレインおよびゲートを電源配線の直下に配置する。次に、ソース、ドレインおよびゲートと電源配線との間に第１コンタクトホールを開孔する。この結果、開孔された第１コンタクトホールを介してソース、ドレインおよびゲートと電源配線とが接続され、予備回路に含まれるトランジスタのソース、ドレインおよびゲートにはそれぞれ所定の電圧を与えられる。このため、第１領域に形成された論理回路が動作しているとき、予備回路のトランジスタが誤動作することを防止することができる。
【００１２】
請求項６の発明は、請求項５に従属し、論理回路に含まれるトランジスタのソース、ドレインおよびゲートと電源配線との間にそれぞれ第２コンタクトホールを開孔する第２開孔工程、および第１コンタクトホールのうち予備回路を能動化するために不要な第１コンタクトホールを消去する消去工程をさらに含む、半導体装置の設計変更方法である。
【００１３】
請求項６の発明では、まず論理回路に含まれるトランジスタのソース、ドレインおよびゲートと電源配線との間に第２コンタクトホールを開孔する。次に、第１コンタクトホールのうち予備回路を能動化するために不要な第１コンタクトホールを消去する。この結果、論理回路のトランジスタのソース、ドレインおよびゲートには、第２コンタクトホールを介して電源配線と接続されてそれぞれ所定の電圧が与えられるので、トランジスタがフローティング状態となって誤動作することはない。次に、予備回路のトランジスタのソース、ドレインおよびゲートにそれぞれ開孔されていた第１コンタクトホールのうち、トランジスタを能動化するために不要なコンタクトホールが消去される。この結果、論理回路に換わって予備回路が動作する。
【００１４】
請求項７の発明は、請求項５または６に従属し、電源配線は電源電圧を供給する第１配線と接地された第２配線とを含み、予備回路は、そのソースおよびドレインが第１配線の直下に配置されたｐ型ＭＯＳトランジスタ、並びにそのソースおよびドレインが第２配線の直下に配置されたｎ型ＭＯＳトランジスタを含む、半導体装置の設計変更方法である。この場合、ｐ型ＭＯＳトランジスタのソースおよびドレインは、その上方にコンタクトホールを開孔することによって電源電圧を供給する第１配線に接続され、ｎ型ＭＯＳトランジスタのソースおよびドレインは、その上方にコンタクトホールを開孔することによって接地された第２配線に接続される。このように、第１配線および第２配線のレイアウトを変更することなく、コンタクトホールを開孔するだけで予備回路に含まれるｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタに所定の電圧をそれぞれ供給することができる。この結果、論理回路の換わりに予備回路を動作させたり、論理回路の動作中に予備回路のトランジスタがフローティング状態となって誤動作することを防止したりすることができる。
【００１５】
請求項８の発明は、請求項５ないし７のいずれかに従属し、ｐ型ＭＯＳトランジスタのゲートおよびｎ型ＭＯＳトランジスタのゲートは第２配線の直下に配置された、半導体装置の設計変更方法である。この場合、予備回路のｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタは、第２配線のレイアウトを変更しなくても、コンタクトホールが開孔されればそのゲートを第２配線と接続することができる。このため、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのすべてのゲートを第２配線と接続することにより、論理回路の動作中に予備回路のトランジスタがフローティング状態となって誤動作することを防止することができる。
【発明の効果】
【００１６】
この発明によれば、論理回路の一部を予備回路に置き換えるときに電源配線のレイアウトを変更しなくてもよいので、半導体装置のレイアウト図を容易に変更することができる。
【００１７】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【発明を実施するための最良の形態】
【００１８】
図１（ａ）を参照して、この発明のＬＳＩ１０は、スタンダードセルによって構成される論理回路が形成される複数の論理回路領域１２と、論理回路同士を接続する信号配線が形成される複数の空領域１４とを含み、各論理回路領域１２と各空領域１４とは互いに隣接して配置されている。また、論理回路領域１２および空領域１４には論理回路を構成する各トランジスタのソース、ドレインまたはゲートに所定の電圧を印加する電源配線が形成されている。ここで、電源配線には電源電圧ＶＤＤを印加する第１配線ＶＤＤと接地された第２配線ＧＮＤとが含まれる。
【００１９】
ＬＳＩ１０の論理回路領域１２には、バッファ回路１６およびアンド回路１８がそれぞれ配置されている。バッファ回路１６の入力には、図示されていない論理回路領域１２に配置された論理回路の出力が接続されている。アンド回路１８の一方の入力にはバッファ回路１６の出力が接続され、アンド回路１８の他方の入力には図示されていない論理回路領域１２に配置された論理回路の出力が接続され、アンド回路１８の出力は図示されていない論理回路領域１２に配置された論理回路の入力に接続されている。空領域１４には信号配線（図示しない）および電源配線が配置されているだけでなく、論理回路の一部を置き換えるときに使用する可能性があるインバータ回路２０が予備の回路として形成されている。なお、第１配線ＶＤＤおよび第２配線ＧＮＤは省略されている。
【００２０】
次に、図１（ａ）のバッファ回路１６、アンド回路１８およびインバータ回路２０についてトランジスタを用いて表した回路図を図１（ｂ）に示す。これらの回路はいずれもｐ型のＭＯＳトランジスタとｎ型のＭＯＳトランジスタとから構成される周知の回路であるため、詳細な説明は省略する。第１配線ＶＤＤは論理回路領域１２および空領域１４の上端に沿って横方向に延在し、第２配線ＧＮＤは論理回路領域１２および空領域の下端１４に沿って横方向に延在している。
【００２１】
インバータ回路２０に含まれるｐ型のＭＯＳトランジスタＴ５のソースおよびドレインは第１配線ＶＤＤに接続され、ｎ型のＭＯＳトランジスタＴ６のソースおよびドレインと、ＭＯＳトランジスタＴ５、Ｔ６のゲートは第２配線ＧＮＤに接続されている。この結果、ＭＯＳトランジスタＴ５、Ｔ６のドレイン、ソースおよびゲートはそれぞれ所定の電位に固定されるので、バッファ回路１６、アンド回路１８などの論理回路が動作中のとき、インバータ回路２０のＭＯＳトランジスタＴ５、Ｔ６がフローティング状態となることはない。このため、インバータ回路２０のＭＯＳトランジスタＴ５、Ｔ６が誤動作することはない。
【００２２】
図２（ａ）を参照して、レイアウト設計の完了後にバッファ回路１６をインバータ回路２０に置き換えることが必要になった場合について説明する。このとき、インバータ回路２０の入力にはバッファ回路１６の入力に接続されていた論理回路の出力が接続される。また、アンド回路１８の一方の入力に接続する論理回路をバッファ回路１６から、空領域１４に形成しておいたインバータ回路２０に置き換えるため、アンド回路１８の一方の入力に接続されていたバッファ回路１６の出力に換えて、インバータ回路２０の出力が接続される。
【００２３】
図２（ａ）のバッファ回路１６、アンド回路１８およびインバータ回路２０についてトランジスタを用いて表した回路図を図２（ｂ）に示す。設計変更により不要となったバッファ回路１６を構成する２つのｐ型のＭＯＳトランジスタＴ１、Ｔ３のドレインおよびソースはいずれも第１配線ＶＤＤに接続され、２つのｎ型のＭＯＳトランジスタＴ２、Ｔ４のソース、ドレインおよびＭＯＳトランジスタＴ１〜Ｔ４のゲートはいずれも第２配線ＧＮＤに接続される。また、ＭＯＳトランジスタＴ１〜Ｔ４のソース、ドレインおよびゲートに接続された信号配線はすべて消去される。この結果、ＭＯＳトランジスタＴ１〜Ｔ４のドレイン、ソースおよびゲートはそれぞれ所定の電位に固定されるので、インバータ回路２０、アンド回路１８などの論理回路が動作中のとき、バッファ回路１６のＭＯＳトランジスタＴ１〜Ｔ４がフローティング状態になることはない。
【００２４】
次に、インバータ回路２０の入力となるＭＯＳトランジスタＴ５、Ｔ６のゲートが前段に配置された論理回路の出力に接続される。また、出力となるＭＯＳトランジスタＴ５、Ｔ６のドレインがアンド回路１８の一方の入力に接続される。この結果、バッファ回路１６に換わってインバータ回路２０が動作する。
【００２５】
次に、図３（ａ）を参照して、インバータ回路２０が形成された空領域１４について詳細に説明する。空領域１４はｐ型のシリコン基板２２を含み、インバータ回路２０を構成するＭＯＳトランジスタＴ６がｐ型のシリコン基板２２に、ＭＯＳトランジスタＴ５がシリコン基板２２に形成されたｎ型ウエル２４にそれぞれ形成されている。
【００２６】
シリコン基板２２上に形成された層間絶縁膜２６の上面には、空領域１４の上端に沿って横方向に延在する第１配線ＶＤＤおよび空領域１４の下端に沿って横方向に延在する第２配線ＧＮＤが配置されている。なお、層間絶縁膜２６の上面には、論理回路領域１２に形成された論理回路同士を接続するための信号配線も配置されているが、見やすくするために信号配線は省略されている。
【００２７】
ＭＯＳトランジスタＴ５は、コンタクトホールＣ１、Ｃ２が開孔されればそのソース領域Ｓ１およびドレイン領域Ｄ１と第１配線ＶＤＤとが接続されるように、第１配線ＶＤＤの直下に配置されるように形成される。同様にして、ＭＯＳトランジスタＴ６は、コンタクトホールＣ３、Ｃ４が開口されればそのソース領域Ｓ２およびドレイン領域Ｄ２と第２配線ＧＮＤとが接続されるように、第２配線ＧＮＤの直下に配置されるように形成される。さらに、ＭＯＳトランジスタＴ５のゲート電極およびＭＯＳトランジスタＴ６のゲート電極が共通ゲート電極Ｇとして一体的に形成され、コンタクトホールＣ５が開孔されれば第２配線ＧＮＤと接続されるように第２配線ＧＮＤの直下に配置される。
【００２８】
次に、ＭＯＳトランジスタＴ５のソース領域Ｓ１およびドレイン領域Ｄ１と第１配線ＶＤＤとをそれぞれ接続するコンタクトホールＣ１、Ｃ２が開孔される。また、ＭＯＳトランジスタＴ６のソース領域Ｓ２およびドレイン領域Ｄ２と第２配線ＧＮＤとをそれぞれ接続するコンタクトホールＣ３、Ｃ４が開孔される。さらに、共通ゲート電極Ｇと第２配線ＧＮＤとを接続するコンタクトホールＣ５が開孔される。このようにして、空領域１４に予備のインバータ回路２０が配置される。
【００２９】
図３（ａ）のＢ−Ｂラインの断面図である図３（ｂ）を参照して、第２配線ＧＮＤの直下にソース領域Ｓ２、ドレイン領域Ｄ２および共通ゲート電極Ｇが位置するようにＭＯＳトランジスタＴ６が配置されているので、コンタクトホールＣ３〜Ｃ５が開孔されればソース領域Ｓ２、ドレイン領域Ｄ２および共通ゲート電極ＧはそれぞれコンタクトホールＣ３〜Ｃ５を介して上方に配置された第２配線ＧＮＤと接続される。
【００３０】
図３（ｃ）を参照して、バッファ回路１６に換えて予備のインバータ回路２０を用いる場合、インバータ回路２０に接続される電源配線および信号配線について説明する。まず、ＭＯＳトランジスタＴ５のドレイン領域Ｄ１と第１配線ＶＤＤとを接続するコンタクトホールＣ２が消去され、ＭＯＳトランジスタＴ６のドレイン領域Ｄ２と第２配線ＧＮＤとを接続するコンタクトホールＣ４および共通ゲート電極Ｇと第２配線ＧＮＤとを接続するコンタクトホールＣ５がそれぞれ消去される。そして、配線２８およびコンタクトホールＣ８を介して共通ゲート電極Ｇに前段の論理回路の出力が接続され、ＭＯＳトランジスタＴ５のドレイン領域Ｄ１とＭＯＳトランジスタＴ６のドレイン領域Ｄ２とがそれぞれコンタクトホールＣ６およびＣ７を介して配線３０に接続され、配線３０が次段のアンド回路１８の一方の入力に接続される。このようにして、第１配線ＶＤＤおよび第２配線ＧＮＤのレイアウトを変更することなく、信号配線を変更するだけでバッファ回路１６をインバータ回路１８に置き換えたレイアウト図の変更が完了する。
【００３１】
図４を参照して、このＬＳＩ１０の設計に使用するＥＷＳ（Engineering Work Station）４０は、ＣＰＵ４２を含む。ＣＰＵ４２には、モニタ４４、ＨＤＤ４６、キーボード４８、マウス５０およびパターンジェネレータ５２が接続されている。ＨＤＤ４６には、ＬＳＩ１０の設計に必要な各種のスタンダードセルのレイアウトパターンが格納されたライブラリ４６ａが登録されている。ＣＰＵ４２は、ライブラリ４６ａから設計に必要なスタンダードセルのレイアウトパターンを読み出し、読み出されたスタンダードセルのレイアウトパターンを利用してＬＳＩ１０のレイアウト図を作成する。ＣＰＵ４２は、ＬＳＩ１０のレイアウト図を作成すると、ＬＳＩ１０の製造に必要なマスクを製作するために、作成されたレイアウト図をパターンジェネレータ５２に出力する。また、オペレータは、ＬＳＩ１０の設計に必要な情報やＣＰＵ４２に対する命令をキーボード４８およびマウス５０を用いて入力したり、レイアウト図などの作成された図面をモニタ４４に表示させて確認したりすることができる。
【００３２】
次に、ＬＳＩ１０の設計手順について説明する。ＬＳＩ１０の設計は外部仕様に基づいて機能設計、論理設計、回路設計およびレイアウト設計の順に行われて、レイアウト図が作成される。図５を参照して、空領域１４に予備の論理回路のレイアウトパターンを配置する処理フローを説明する。
【００３３】
ステップＳ１では、回路設計により作成された回路図に基づいて、論理回路領域１２に配置する論理回路のレイアウトパターンをライブラリ４６ａから読み出し、読み出したレイアウトパターンを順次接続してＬＳＩ１０のレイアウト図を作成する。このとき、ＬＳＩ１０のレイアウト図を作成しながら、信号配線および電源配線を行うために必要な領域を適宜確保して空領域１４とする。このようにして作成されたレイアウト図には、それぞれ複数の領域からなる論理回路領域１２および空領域１４が含まれる。
【００３４】
ステップＳ３では、空領域１４の変数ｍを１とする。ステップＳ５ではモニタ４４に空領域１４を表示し、ステップＳ７では表示された空領域１４にスタンダードセルからなる予備の論理回路を配置できるスペースがあるか否かを判断する。その結果ＹＥＳと判断した場合は、ステップＳ９で、ライブラリ４６ａに格納されている論理回路の中から、空領域１４に予備の論理回路として配置可能な論理回路が選択されるまで待機し、ステップＳ１１で、選択された論理回路のレイアウトパターンを空領域１４に配置する。具体的には、予備の論理回路を構成するｐ型のＭＯＳトランジスタのソースおよびドレインを第１配線ＶＤＤの直下に、ｎ型のＭＯＳトランジスタのソースおよびドレインを第２配線ＧＮＤの直下に、すべてのゲートを第２配線ＧＮＤの直下に位置するようにそれぞれ配置する。
【００３５】
ステップＳ１３では、予備の論理回路内の信号配線が消去されるまで待機し、ステップＳ１５では、予備の論理回路内に含まれるＭＯＳトランジスタのソース、ドレインおよびゲートの上部にコンタクトホールを開孔する。具体的には、ｐ型のＭＯＳトランジスタのソースおよびドレインを第１配線ＶＤＤに接続し、ｎ型のＭＯＳトランジスタのソースおよびドレインを第２配線ＧＮＤに接続し、すべてのゲートを第２配線ＧＮＤに接続するためのコンタクトホールを開孔する。この結果、将来のレイアウト図の変更に備えて空領域１４に予備の論理回路が配置される。また、予備の論理回路内のＭＯＳトランジスタは、フローティング状態になることはない。
【００３６】
ステップＳ７でＮＯと判断した場合は、ステップＳ１７で変数ｍをインクリメントし、ステップＳ１９で変数ｍが空領域の個数Ｍよりも大きいか否かを判断する。その結果、ＮＯと判断した場合はステップＳ５に戻り、ＹＥＳと判断した場合はレイアウト設計を終了する。この結果、予備の論理回路が配置可能なすべての空領域１４に、そのレイアウトパターンが配置される。
【００３７】
次に、ＬＳＩ１０の製造後にレイアウト図の一部を変更する必要が生じたときの処理フローについて、図６および図７を参照して説明する。まず、ステップＳ３１では論理回路領域１２の変数ｎを１とし、ステップＳ３３では論理回路領域１２に配置された論理回路をモニタ４４に表示する。ステップＳ３５では、モニタ４４に表示された論理回路を空領域１４に配置された予備の論理回路に置き換える指示がオペレータからあったか否かを判断する。その結果、ＹＥＳと判断した場合は、ステップＳ４３でモニタ４４に表示された論理回路の信号配線が消去されるまで待機する。具体的には、ＭＯＳトランジスタのソース、ドレイン、ゲートに接続された信号配線および他の論理回路と接続された信号配線が消去されるまで待機する。
【００３８】
ステップＳ４５では、モニタ４４に表示された論理回路を構成するＭＯＳトランジスタのソース、ドレインおよびゲートをそれぞれ第１配線ＶＤＤまたは第２配線ＧＮＤのいずれかと接続するため、コンタクトホールが追加されるまで待機する。具体的には、ｐ型のＭＯＳトランジスタのソースおよびドレインを第１配線ＶＤＤに、ｎ型のＭＯＳトランジスタのソースおよびドレインを第２配線ＧＮＤに、すべてのゲートを第２配線ＧＮＤにそれぞれ接続できるようにコンタクトホールが開孔されるまで待機する。
【００３９】
ステップＳ４７では空領域１４の変数ｍを１とし、ステップＳ４９では空領域１４に配置された予備の論理回路をモニタ４４に表示する。ステップＳ５１では、オペレータから表示された予備の論理回路への置き換え指示があったか否かを判断する。その結果、ＹＥＳと判断した場合は、予備の論理回路を構成するＭＯＳトランジスタの信号配線が接続されるまで待機する。例えばインバータ回路２０の場合、ＭＯＳトランジスタＴ５のドレイン領域Ｄ１とＭＯＳトランジスタＴ６のドレイン領域Ｄ２とがアンド回路１８の一方の入力に接続され、共通ゲート電極Ｇが前段の論理回路の出力に接続されるまで待機する。
【００４０】
ステップＳ５５では、予備の論理回路に形成されたコンタクトホールのうち置き換えた後に不要となるコンタクトホールが消去されるまで待機する。例えばインバータ回路２０の場合、ＭＯＳトランジスタＴ５、Ｔ６のドレイン領域Ｄ１、Ｄ２および共通ゲート電極Ｇの上方に開孔されたコンタクトホールＣ２、Ｃ４、Ｃ５が消去されるまで待機する。そして、コンタクトホールＣ２、Ｃ４、Ｃ５が消去されると、ステップＳ５７に進む。
【００４１】
ステップＳ５１でＮＯと判断した場合は、ステップＳ５７で変数ｍをインクリメントし、ステップＳ５９でインクリメントした変数ｍが空領域の個数Ｍよりも大きいか否かを判断する。その結果、ＮＯと判断した場合はステップＳ４９に戻り、ＹＥＳと判断した場合は、ステップＳ６１でオペレータから設計変更が終了したとの指示があったか否かを判断する。その結果、ＹＥＳと判断した場合は後述するステップＳ３７に進み、ＮＯと判断した場合はステップＳ６３で“置き換え可能な予備のスタンダードセルはありません”とモニタ４４に表示した後、レイアウト設計の変更処理を終了する。
【００４２】
ステップＳ３５でＮＯと判断した場合、ステップＳ３７で変数ｎをインクリメントし、ステップＳ３９で変数ｎが論理回路領域１２の個数Ｎよりも大きいか否かを判断する。その結果、ＮＯと判断した場合はステップＳ３３に戻り、ＹＥＳと判断した場合はステップＳ４１で“予備のスタンダードセルへの置き換えが完了しました”とモニタ４４に表示した後、レイアウト設計の変更処理を終了する。このようにして、論理回路領域１２に配置された論理回路のうち、置き換えが必要な回路をすべて予備の論理回路に置き換えたレイアウト図の変更が終了する。
【００４３】
以上の説明からわかるように、インバータ回路（予備回路）２０のＭＯＳトランジスタＴ５、Ｔ６のソース領域Ｓ１、Ｓ２、ドレインＤ１、Ｄ２および共通ゲート電極Ｇは電源配線の直下に配置されている。したがってバッファ回路（論理回路）１６をインバータ回路２０に置き換える場合、電源配線のレイアウトを変更することなくインバータ回路２０のＭＯＳトランジスタＴ５、Ｔ６と電源配線とが接続される。つまり、ＭＯＳトランジスタＴ５、Ｔ６のソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１、Ｄ２、共通ゲート電極Ｇは電源配線の直下に配置されているので、目的に応じて必要なコンタクトホールを開孔するだけで電源配線と接続される。
【００４４】
また、インバータ回路２０に含まれるＭＯＳトランジスタＴ５、Ｔ６のソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１、Ｄ２および共通ゲート電極Ｇをそれぞれ電源配線の直下に配置する。次に、ソース領域Ｓ１、Ｓ２、ドレイン領域Ｄ１、Ｄ２および共通ゲート電極Ｇと電源配線とをコンタクトホールＣ１〜Ｃ５を介して接続する。この結果、空領域（第２領域）１４に形成されたトランジスタＴ５、Ｔ６のソース、ドレインおよびゲートは所定の電圧を与えられるので、論理回路領域（第１領域）１２に形成されたバッファ回路１６が動作しているときにインバータ回路２０が誤動作することはない。
【００４５】
さらに、バッファ回路１６をインバータ回路に置き換えるとき、バッファ回路１６のＭＯＳトランジスタＴ１〜Ｔ４のソース、ドレインおよびゲートには、コンタクトホールを介してそれぞれ電源配線と接続されて所定の電圧が与えられる。このため、インバータ回路２０が動作しているときに、バッファ回路１６のＭＯＳトランジスタＴ１〜Ｔ４がフローティング状態になることはない。
【図面の簡単な説明】
【００４６】
【図１】この発明の一実施例であるＬＳＩのレイアウト変更前の回路図である。
【図２】図１実施例のＬＳＩのレイアウト変更後の回路図である。
【図３】空領域に配置された予備の論理回路に含まれるＭＯＳトランジスタを示す断面図である。
【図４】ＬＳＩの設計に使用するＥＷＳのブロック図である。
【図５】ＥＷＳによるＬＳＩのレイアウト設計を示すフロー図である。
【図６】ＥＷＳによるＬＳＩのレイアウト設計の変更を示すフロー図である。
【図７】ＥＷＳによるＬＳＩのレイアウト設計の変更を示す他のフロー図である。
【符号の説明】
【００４７】
１０…ＬＳＩ
１２…論理回路領域
１４…空領域
１６…バッファ回路
２０…インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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