(57)【要約】【課題】  ＭＯＳトランジスタを備え、発振回路として好適に適用される半導体装置であって、回路動作が高速で、且つ良好な制御性を有する半導体装置を提供する。【解決手段】  半導体装置１０は、それぞれが、ドレイン１３ｂと、ドレイン１３ｂを挟んで配設される一対のソース１３ａと、ドレイン１３ｂと一対のソース１３ａとの間にそれぞれ配設される一対のゲート電極１２とを有する複数のトランジスタ１４−１〜１４−３が列状に配設されている。隣接する２つのトランジスタ１４では、一対のソース１３ａの内の各一方のソース１３ａが互いに隣接し、互いに隣接するソース１３ａの間にダミーゲート電極１２ａが配設され、ダミーゲート電極１２ａが互いに隣接するソース１３ａと同電位に維持されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
それぞれが、ドレイン拡散層と、該ドレイン拡散層を挟んで配設される一対のソース拡散層と、前記ドレイン拡散層と前記一対のソース拡散層との間にそれぞれ配設される一対のゲート電極とを有する複数のＭＯＳトランジスタが列状に配設される半導体装置であって、
隣接する２つのＭＯＳトランジスタでは、前記一対のソース拡散層の内の各一方のソース拡散層が互いに隣接し、該互いに隣接するソース拡散層の間にダミーゲート電極が配設され、該ダミーゲート電極が該互いに隣接するソース拡散層と同電位に維持されていることを特徴とする半導体装置。
【請求項２】
前記複数のＭＯＳトランジスタの内で列の端部に配設されるＭＯＳトランジスタには、前記一方のソース拡散層に隣接するダミー拡散層と、該ダミー拡散層と前記一方のソース拡散層との間に配設されるミーゲート電極とが形成される、請求項１に記載の半導体装置。
【請求項３】
前記互いに隣接するソース拡散層は、前記互いに隣接するソース拡散層の合計幅よりも小さな幅を有し前記ダミーゲート電極の上部に配設されるソース配線に共通に接続される、請求項１又は２に記載の半導体装置。
【請求項４】
前記ドレイン拡散層の上部には、前記ソース配線と同層に形成されており、前記ドレイン拡散層とほぼ同じ幅のドレイン配線が配設される、請求項３に記載の半導体装置。
【請求項５】
前記ドレイン拡散層の上部には、前記ソース配線と同層に形成されており、前記ドレイン拡散層よりも狭い幅のドレイン配線が配設される、請求項３に記載の半導体装置。
【請求項６】
前記ゲート電極と前記ダミーゲート電極とから成る電極集合に含まれる各電極が、互いに等しい幅を有し、且つ、等間隔に配設されている、請求項１〜５の何れか一に記載の半導体装置。
【請求項７】
前記ゲート電極とダミーゲート電極とを含む電極集合に含まれる各電極の電極間の間隔と電極幅との比が４．１未満である、請求項１〜６の何れか一に記載の半導体装置。
【請求項８】
複数列状に配設される複数のＭＯＳトランジスタが複数列にわたって配列されており、第１列のＭＯＳトランジスタがＰＭＯＳトランジスタであり、該第１列に隣接する第２列のＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記第１列及び第２列にそれぞれ配設され且つ行方向に並ぶ２つのＭＯＳトランジスタがＣＭＯＳ回路に接続される、請求項１〜７の何れか一に記載の半導体装置。
【請求項９】
前記ＰＭＯＳトランジスタのドレイン拡散層と、対応するＮＭＯＳトランジスタのドレイン拡散層とが行方向に延びるドレイン配線で接続されており、該ドレイン配線の端部が、前記ドレイン拡散層の行方向の端部よりも内側にある、請求項８に記載の半導体装置。
【請求項１０】
複数行のＣＭＯＳ回路が、リングオシレータとして接続されている、請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを備える半導体装置に関し、更に詳細には、発振回路として好適に適用できる半導体装置に関する。
【背景技術】
【０００２】
リングオシレータは、奇数個のインバータ素子をリング状に接続した発振回路である。このような発振回路は、半導体基板上でインバータ素子をＭＯＳトランジスタ等で構成することによって、小さな面積で形成することが可能であり、半導体装置のクロック回路等に用いられる。発振回路は、近年益々高速化され、発振周波数が１ＧＨｚを越えつつある。
【０００３】
ところで、発振回路の高速化に伴って、必要な電圧を印加しても所望の動作速度が得られない問題が生じている。これは、近年の微細化された半導体装置で層間及び線間の寄生容量が無視できなくなり、回路動作の遅延を招いていることが一因であると考えられている。上記問題に対して、特許文献１は、拡散層の上方に形成される配線を、拡散層との重なりが少なくなるように形成した半導体装置を記載している。
【特許文献１】特開２０００−２１６２６３号公報（図１等）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体装置では、上記配線と拡散層との重なりが少なくなるように形成することによって、これらの間の寄生容量を低減し、回路動作の遅延を抑制している。しかし、近年の発振回路の高速化に伴い、上記配線と拡散層との間の寄生容量だけでなく、半導体装置の内部の様々な層間及び線間の寄生容量が、回路動作の高速化を妨げる要因となっている。従って、半導体装置の回路動作の高速化のためには、それらの寄生容量についても低減することが必要である。
【０００５】
また、半導体装置の高速化に伴って、製造される半導体装置によって、発振周波数がばらつく問題が生じている。しかし、特許文献１では、この問題については述べられていない。
【０００６】
本発明者は、発振回路として構成される半導体装置であって、回路動作が高速で、且つ、発振周波数のばらつきを抑えることができる半導体装置を実現するための検討を行った。発振回路の一例として、図８に回路を示すリングオシレータについて検討した。リングオシレータ６０は、インバータ素子６１をリング状に接続した回路であって、論理値は、リングを一周する度に反転し、その結果、所定の周波数で発振する。リングオシレータの各インバータ素子６１は、ＣＭＯＳ回路によって構成される。
【０００７】
図９は、リングオシレータ６０のＣＭＯＳ回路の内、ＰＭＯＳ側回路を構成する半導体装置を示す平面図である。図１０は、図９をＸ−Ｘ方向に沿って見た断面を示している。半導体装置７０は、半導体基板１１と、半導体基板１１上に等間隔に配列された、ポリシリコンから成るゲート電極１２とを備える。ゲート電極１２の両脇の半導体基板１１の表面部分には、ｐ型の不純物が注入された拡散層１３が形成されている。拡散層１３は、トランジスタ１４のソース１３ａ又はドレイン１３ｂを構成し、半導体装置７０の端部から、ソース１３ａ−ドレイン１３ｂ−ソース１３ａ−ドレイン１３ｂ−・・・−ドレイン１３ｂ−ソース１３ａの順で配列されている。
【０００８】
全てのソース１３ａは、図示しない配線を介して共通の電源線に接続されている。また、ドレイン１３ｂの両脇の一対のゲート電極１２は、図示しない配線等を介して前段のドレイン１３ｂに接続されている。１つのトランジスタ１４は、１つのドレイン１３ｂと、ドレイン１３ｂの両脇の一対のソース１３ａと、これらソース１３ａ及びドレイン１３ｂの間の半導体基板１１上に配設された一対のゲート電極１２とから構成され、半導体装置７０は、符号１４−１〜１４−３に示す３つのトランジスタを備えている。トランジスタ１４−１〜１４−３が、図８のインバータ素子６１−１〜６１−３を構成する、ＣＭＯＳ回路のＰＭＯＳトランジスタにそれぞれ対応する。
【０００９】
半導体基板１１上には、ゲート電極１２を覆って第１絶縁層１５が成膜されている。第１絶縁層１５を貫通して、ソース１３ａに達するソース側第１コンタクト１６ａ、及び、ドレイン１３ｂに達するドレイン側第１コンタクト１６ｂが、それぞれ形成されている。第１絶縁層１５上には、ソース側第１コンタクト１６ａに接続してソース側第１配線１７ａが、ドレイン側第１コンタクト１６ｂに接続してドレイン側第１配線１７ｂが、それぞれ形成されている。
【００１０】
第１絶縁層１５上には、ソース側第１配線１７ａ及びドレイン側第１配線１７ｂを覆って、第２絶縁層１８が成膜されている。第２絶縁層１８を貫通して、ソース側第１配線１７ａに達するソース側第２コンタクト１９ａ、及び、ドレイン側第１配線１７ｂに達するドレイン側第２コンタクト１９ｂが、それぞれ形成されている。
【００１１】
第２絶縁層１８上には、ソース側第２コンタクト１９ａに接続してソース側第２配線２０ａが、ドレイン側第２コンタクト１９ｂに接続してドレイン側第２配線２０ｂが、それぞれ形成されている。第２絶縁層１８上には、ソース側第２配線２０ａ及びドレイン側第２配線２０ｂを覆って、第３絶縁層２１が成膜されている。
【００１２】
配線１７ａ，１７ｂ，２０ａ，２０ｂは、例えばアルミニウム等から、コンタクト１６ａ，１６ｂ，２０ａ，２０ｂは例えばポリシリコン等から構成されている。ゲート電極１２及びドレイン側第２配線２０ｂは、紙面手前側から引き出され、ソース側第２配線２０ａは、紙面奥側から引き出される。
【００１３】
本発明者は、第１の検討として、半導体装置７０の回路動作の高速化を妨げる層間及び線間の寄生容量について、検討した。図１１に、図１０の１つのトランジスタ１４を拡大して示す。同図では、絶縁層１５，１８，２１については、記載を省略した。ソース側第１配線１７ａとドレイン側第１配線１７ｂとの間、及び、ソース側第２配線２０ａとドレイン側第２配線２０ｂとの間が近接し、大きな寄生容量が発生する。配線の幅は、例えば０．３０μｍである。
【００１４】
また、ドレイン１３ｂと、ドレイン１３ｂの両脇のゲート電極１２、又は、ドレイン１３ｂの上方のドレイン側第１配線１７ｂ、ドレイン側第２配線２０ｂとの間でも大きな寄生容量が発生する。ドレイン１３ｂとドレイン側第２配線２０ｂとの間の寄生容量は、従来殆ど問題とされていなかったが、近年の半導体装置の微細化、及び、高速化に従って、無視できなくなっている。従って、半導体装置の回路動作を高速化させるためには、これらの寄生容量を減少させることが必要である。
【００１５】
第２の検討として、本発明者は、一般にゲート電極の幅を小さくすると寄生容量低減の目的では好ましいものの、隣接するゲート電極間の間隔とゲート電極の幅（Ｌ値）との比、即ちアスペクト比が大きくなると、発振周波数の制御性が低下することに着目した。本発明者は、実験例１の半導体装置として、図９に示した半導体装置７０で、装置内のＬ値を一定とし、アスペクト比を様々な値に変化させた半導体装置を製造した。また、実験例２の半導体装置として、図９に示した半導体装置７０で、トランジスタ１４−１〜１４−３をＮＭＯＳトランジスタとして構成した半導体装置について、装置内のＬ値を一定とし、アスペクト比を様々な値に変化させた半導体装置を製造した。製造された半導体装置について、ゲート電極の幅（製造Ｌ値）とアスペクト比との関係を調べた。
【００１６】
図１２に結果を示す。グラフ（ｉ）は、実験例１の半導体装置の結果を、グラフ（ii）は、実験例２の半導体装置の結果をそれぞれ示し、グラフ（ｉ）は、縦軸方向に原点をずらして示している。破線は、各アスペクト比における平均値を示している。なお、ゲートのマスクパターンを形成する際には、ポジ型のレジストを用いて露光を行った。
【００１７】
同図中に矢印で示すように、アスペクト比が大きくなると、製造Ｌ値が小さくなるとともに、そのばらつきが大きくなることが判る。製造Ｌ値のばらつきは、発振回路の発振波形の乱れを引き起こし、発振周波数のばらつきを生じさせる。従って、半導体装置の回路動作の制御性を高めるためには、アスペクト比を小さく設計することが必要である。本発明者の実験によれば、発振周波数が１ＧＨｚ以上の半導体装置では、アスペクト比を４．１未満とすることが望ましいことが分かった。
【００１８】
なお、アスペクト比の増大に伴って製造Ｌ値のばらつきが大きくなる原因については、次のように考えられる。つまり、レジストを露光して、ゲートのマスクパターンを形成する際に、アスペクト比の増大に伴って、非露光領域に周囲で反射された光が侵入する。このため、マスクパターンの幅が変化し易くなり、製造Ｌ値のばらつきが大きくなるものである。
【００１９】
第３の検討として、本発明者は、半導体装置内のアスペクト比のばらつきが発振周波数に影響を与える点に着目した。本発明者は、実験例３の半導体装置として、図８に示されるリングオシレータとして構成される半導体装置であって、図９に示した半導体装置７０として構成されるＰＭＯＳ側回路と、図９に示した半導体装置７０で、トランジスタ１４−１〜１４−３をＮＭＯＳトランジスタとして構成したＮＭＯＳ側回路とを備え、ゲート電極１２の間隔Ｄ1〜Ｄ3を何れも０．８μｍとした半導体装置を製造した。ＰＭＯＳ側回路及びＮＭＯＳ側回路で、各ゲート電極１２のＬ値はそれぞれ一定とした。
【００２０】
また、実験例４の半導体装置として、実施例３の半導体装置で、ゲート電極１２の間隔Ｄ1〜Ｄ3を、それぞれ０．７μｍ、０．８μｍ、及び０．９μｍとしたリングオシレータを製造した。
【００２１】
実験例３、４の半導体装置を動作させ、発振周期について調べた。図１３のグラフ（ｉ）、（ii）に、実験例３、４の半導体装置の発振信号の波形をそれぞれ示す。同図で、実験例３の半導体装置の発振周期が設計値に近かったのに対して、実験例４の半導体装置の発振周期は設計値より長かった。
【００２２】
実験例４の半導体装置の発振周期が設計値と異なった原因について検討した。実験例３の半導体装置では、装置内でアスペクト比が一定のため、製造Ｌ値が設計されたＬ値に近かったのに対して、実験例４の半導体装置では、装置内でアスペクト比が一定でないため、製造Ｌ値がばらついたことが判った。従って、実験例４の半導体装置では、回路動作の制御性が低下し、発振周期が設計値よりも長くなったと考えられる。従って、半導体装置の回路動作の制御性を高めるためには、半導体装置内でＬ値及びアスペクト比を一定に設計することが必要である。
【００２３】
ところで、装置内部の層間及び線間の間隔を広げるためには、図９の従来の半導体装置で、トランジスタ１４−１〜１４−３で共有されているソース１３ａを分離することによって、トランジスタ１４−１〜１４−３を個々のトランジスタに分離する構成が考えられる。しかし、この構成では、ゲート電極の配置の自由度が小さく、ゲート電極間の間隔やピッチを一定に設計することが容易でない。また、トランジスタ１４−１〜１４−３を分離することによる面積の増大が大きい。
【００２４】
本発明は、ＭＯＳトランジスタを備え、発振回路として好適に適用される半導体装置であって、回路動作が高速で、且つ良好な制御性を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明に係る半導体装置は、それぞれが、ドレイン拡散層と、該ドレイン拡散層を挟んで配設される一対のソース拡散層と、前記ドレイン拡散層と前記一対のソース拡散層との間にそれぞれ配設される一対のゲート電極とを有する複数のＭＯＳトランジスタが列状に配設される半導体装置であって、
隣接する２つのＭＯＳトランジスタでは、前記一対のソース拡散層の内の各一方のソース拡散層が互いに隣接し、該互いに隣接するソース拡散層の間にダミーゲート電極が配設され、該ダミーゲート電極が該互いに隣接するソース拡散層と同電位に維持されていることを特徴とする。
【発明の効果】
【００２６】
本発明に係る半導体装置は、互いに隣接するソース拡散層の間にダミーゲート電極が配設されることにより、ゲート電極とダミーゲート電極とから成る電極集合に含まれる各電極の配置の自由度を高めることが出来る。各電極の配置の自由度が高まり、各電極が規則的に配置されることによって、製造Ｌ値のばらつきを抑制し、回路動作の制御性を高めることが出来る。
【００２７】
本発明の好適な実施態様では、前記複数のＭＯＳトランジスタの内で列の端部に配設されるＭＯＳトランジスタには、前記一方のソース拡散層に隣接するダミー拡散層と、該ダミー拡散層と前記一方のソース拡散層との間に配設されるミーゲート電極とが形成される。このダミーゲート電極が形成されることによって、このダミーゲート電極に隣接するゲート電極の製造Ｌ値のばらつきを抑制することが出来る。
【００２８】
本発明の好適な実施態様では、前記互いに隣接するソース拡散層は、前記互いに隣接するソース拡散層の合計幅よりも小さな幅を有し前記ダミーゲート電極の上部に配設されるソース配線に共通に接続される。ソース配線と、ドレイン拡散層に接続されるドレイン配線との間の間隔が広がり、これらの配線の間の寄生容量を低減できる。また、ソース配線とドレイン配線との間の寄生容量を抑制しつつ、ドレイン拡散層の幅を縮小することによって、ドレイン拡散層の面積を縮小出来る。これによって、ドレイン拡散層と、ドレイン拡散層の両脇のゲート電極、又は、ドレイン拡散層の上方のドレイン配線との間の寄生容量を低減できる。
【００２９】
更に、ソース配線とドレイン配線との間の寄生容量を抑制しつつ、各拡散層の幅を縮小化することによって、ソース拡散層の数の増加による半導体装置の面積の増大を抑えることが出来る。なお、ダミー拡散層とダミー拡散層に隣接するソース拡散層とが、それらの拡散層の合計幅よりも小さな幅を有しダミーゲート電極の上部に配設されるソース配線に共通に接続されることも好ましい態様である。
【００３０】
本発明では、前記ドレイン拡散層の上部には、前記ソース配線と同層に形成されており、前記ドレイン拡散層とほぼ同じ幅のドレイン配線が配設されてもよく、ドレイン配線を形成する製造プロセスを容易にすることが出来る。或いはこれに代えて、前記ドレイン拡散層の上部には、前記ソース配線と同層に形成されており、前記ドレイン拡散層よりも狭い幅のドレイン配線が配設されてもよく、ドレイン配線とソース配線又はドレイン拡散層との間の寄生容量を低減することが出来る。
【００３１】
本発明の好適な実施態様では、前記ゲート電極と前記ダミーゲート電極とから成る電極集合に含まれる各電極が、互いに等しい幅を有し、且つ、等間隔に配設されている。製造Ｌ値のばらつきを抑制し、回路動作の制御性を高めることが出来る。更に好適には、前記ゲート電極とダミーゲート電極とを含む電極集合に含まれる各電極の電極間の間隔と電極幅との比が４．１未満である。製造Ｌ値のばらつきを十分に抑え、発振周波数が１ＧＨｚ以上の半導体装置で、発振周波数のばらつきを十分に抑制できる。
【００３２】
本発明では、複数列状に配設される複数のＭＯＳトランジスタが複数列にわたって配列されており、第１列のＭＯＳトランジスタがＰＭＯＳトランジスタであり、該第１列に隣接する第２列のＭＯＳトランジスタがＮＭＯＳトランジスタであり、前記第１列及び第２列にそれぞれ配設され且つ行方向に並ぶ２つのＭＯＳトランジスタがＣＭＯＳ回路に接続されてもよい。
【００３３】
好ましくは、前記ＰＭＯＳトランジスタのドレイン拡散層と、対応するＮＭＯＳトランジスタのドレイン拡散層とが行方向に延びるドレイン配線で接続されており、該ドレイン配線の端部が、前記ドレイン拡散層の行方向の端部よりも内側にある。ドレイン配線とソース配線又はドレイン拡散層との間の寄生容量を低減できる。本発明では、複数行のＣＭＯＳ回路が、リングオシレータとして接続されていてもよい。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。図１は、本発明の第１実施形態に係る半導体装置の平面図である。図２は、図１の半導体装置をII−II方向に沿って見た断面を示している。同図において、図９、１０に示した従来の半導体装置７０と同様の構成を有している部分には、同じ符号を付している。半導体装置１０は、図９に示した半導体装置７０と同様に、図８に示したリングオシレータ６０を構成するＣＭＯＳ回路の内のＰＭＯＳ側回路を構成する。
【００３５】
半導体装置１０では、拡散層１３は、半導体装置１０の端部から、ソース１３ａ−ソース１３ａ−ドレイン１３ｂ−ソース１３ａ−ソース１３ａ−ドレイン１３ｂ−・・・−ドレイン１３ｂ−ソース１３ａ−ソース１３ａの順で配列されている。相互に隣接するソース１３ａの間に形成されたゲート電極１２は、ダミーゲート電極１２ａであって、図示しない配線等を介してソース１３ａと同じ電位に接続されている。
【００３６】
１つのトランジスタ１４は、１つのドレイン１３ｂと、ドレイン１３ｂの両脇の一対のソース１３ａと、これらソース１３ａ及びドレイン１３ｂの間の半導体基板１１上に配設された一対のゲート電極１２とから構成される。半導体装置１０は、符号１４−１〜１４−３に示す３つのトランジスタを備えている。半導体装置１０の両端に形成されたソース１３ａは、ダミーのソースである。ソース側第１配線１７ａは、隣接する２つのソース側第１コンタクト１６ａに接続して形成されている。
【００３７】
本実施形態では、ダミーゲート電極１２ａを含む全てのゲート電極１２のＬ値が０．２３μｍで、ダミーゲート電極１２ａを含みゲート電極１２間の間隔が０．５７μｍに設定されている。アスペクト比は、約２．５である。
【００３８】
図３に、図２の１つのトランジスタ１４及びその近傍を拡大して示す。同図では、絶縁層１５，１８，２１については、記載を省略した。本実施形態の半導体装置によれば、拡散層１３が、半導体装置１０の端部から、ソース１３ａ−ソース１３ａ−ドレイン１３ｂ−ソース１３ａ−ソース１３ａ−ドレイン１３ｂ−・・・−ドレイン１３ｂ−ソース１３ａ−ソース１３ａの順で配列され、ソース側第１配線１７ａが、隣接する２つのソース側第１コンタクト１６ａに接続して形成されることによって、ソース側第１配線１７ａで、設計上必要とされる幅を、隣接する２つのソース側第１コンタクト１６ａの間で確保することが出来る。
【００３９】
従って、ソース側第１配線１７ａの端部が、ソース側第１コンタクト１６ａからドレイン側第１配線１７ｂ側へ突出する距離を、従来の半導体装置７０に比して小さくし、ソース側第１配線１７ａとドレイン側第１配線１７ｂとの間隔を大きくし、これら第１配線１７ａ，１７ｂの間の寄生容量を低減することが出来る。また、ドレイン側第２配線２０ｂとソース側第２配線２０ａとの間隔が大きくなり、ソース側第１配線１７ａとの間の距離と同程度か、又は大きくなる。これによって、これら第２配線２０ａ，２０ｂの間の寄生容量を低減できる。
【００４０】
更に、第１配線１７ａ，１７ｂの間、又は、第２配線２０ａ，２０ｂの間の寄生容量を低減しつつ、ドレイン１３ｂの幅を縮小できる。これによって、ドレイン１３ｂの面積を縮小し、ドレイン１３ｂと、ドレイン１３ｂの両脇のゲート電極１２、又は、ドレイン１３ｂの上方のドレイン側第１配線１７ｂ、ドレイン側第２配線２０ｂとの間の寄生容量を低減できる。これらの寄生容量の減少によって、半導体装置の回路動作を高速化させることが出来る。また、寄生容量を抑制しつつ、各拡散層１３の幅を縮小化することによって、ソース１３ａの数の増加による半導体装置１０の大面積化を抑制できる。
【００４１】
本実施形態の半導体装置によれば、また、半導体装置内で、アスペクト比が４．１未満で、且つ、Ｌ値及びアスペクト比が同一に設計されているため、製造Ｌ値のばらつきを小さくすることが出来る。これによって、回路動作の制御性を高めることが出来る。なお、半導体装置１０の両端のダミーゲート電極１２ａは、トランジスタ１４−１〜１４−３の一部として構成されないが、これら両端のダミーゲート電極１２ａを配設することによって、両端のダミーゲート電極１２ａに隣接するゲート電極１２の製造Ｌ値のばらつきを抑制することが出来る。
【００４２】
ゲート電極１２間の間隔は、アスペクト比が４．１未満となる範囲で適宜に設定できる。ゲート電極１２間の間隔を大きくすると、第１配線１７ａ，１７ｂの間、及び、第２配線２０ａ，２０ｂの間の間隔が大きくなり、これら配線の間の寄生容量を低減できるが、半導体装置１０が大面積化する。従って、ゲート電極１２間の間隔は、配線の間の寄生容量と、半導体装置１０のサイズとのバランスを考慮して設定することが望ましい。また、半導体装置１０で、両端のソース１３ａ及び両端のソース側第１コンタクト１６ａは形成しなくても、他の部分を同様の形状に形成することによって、同様の効果を得ることが出来る。
【００４３】
図４は、本発明の第２実施形態に係る半導体装置の平面図である。半導体装置３０は、図８に示したリングオシレータを構成する半導体装置であって、図１に示した半導体装置１０として構成されるＰＭＯＳ側回路３１と、図１に示した半導体装置１０で、トランジスタ１４−１〜１４−３をＮＭＯＳトランジスタとして構成したＮＭＯＳ側回路３２とを備える。ＰＭＯＳ側回路３１とＮＭＯＳ側回路３２とは、各トランジスタ１４−１〜１４−３を対向させて、相互に平行に配列されている。
【００４４】
ＰＭＯＳ側回路３１のドレイン側第２配線２０ｂは、ＮＭＯＳ側回路３２の側に延在し、ＮＭＯＳ側回路３２のドレイン側第２配線２０ｂに接続されている。ＰＭＯＳ側回路３１及びＮＭＯＳ側回路３２で、各トランジスタ１４−１〜１４−３の一対のゲート電極１２は、第３コンタクト３３及び第３配線３４を介して相互に接続されている。また、第３配線３４から、第４コンタクト３５及び第４配線３６を介して、それぞれ前段のドレイン側第２配線２０ｂに接続されている。トランジスタ１４−３のドレイン側第２配線２０ｂとトランジスタ１４−１の第３配線３４とを接続する第４配線３６は、第４配線３６から延在する外部出力配線３７に接続される。
【００４５】
ＮＭＯＳ側回路３２では、ダミーゲート電極１２ａを含む全てのゲート電極１２のＬ値が０．１７μｍで、ダミーゲート電極１２ａを含みゲート電極１２間の間隔が０．６３μｍに設定されている。アスペクト比は、約３．７である。
【００４６】
半導体装置３０で、ＰＭＯＳ側回路３１及びＮＭＯＳ側回路３２で、相互に対向する各トランジスタ１４−１〜１４−３の組が、図８の各インバータ素子６１−１〜６１−３にそれぞれ対応する。また、第３配線３４が、図８の入力端子６２に、第４コンタクト３５及び第４配線３６が、図８の配線６３に、外部出力配線３７が、図８の外部出力線６４にそれぞれ対応する。
【００４７】
第２実施形態及び従来の半導体装置をそれぞれ製造し、実施例及び比較例の半導体装置とした。従来の半導体装置は、図８に示されるリングオシレータであって、図９に示した半導体装置７０として構成されるＰＭＯＳ側回路と、図９に示した半導体装置７０で、トランジスタ１４−１〜１４−３をＮＭＯＳトランジスタとして構成したＮＭＯＳ側回路とを備える。
【００４８】
実施例及び比較例の半導体装置について、動作周波数と印加された電圧との関係を調べる実験を行った。結果を図５に示す。同図中、グラフ（ｉ）が、実施例の半導体装置の結果を、グラフ（ii）が、比較例の半導体装置の結果をそれぞれ示している。同図から、比較例の半導体装置では１．１９９Ｖの電圧で１．６ＧＨｚの動作周波数を達成するのに対して、実施例の半導体装置では比較例の半導体装置より小さい１．０９９Ｖの電圧で同じ動作周波数を達成できることが判る。
【００４９】
図６は、本発明の第３実施形態に係る半導体装置の平面図である。半導体装置４０では、図１の半導体装置１０で、ドレイン側第２配線２０ｂが、紙面手前の配線の引出し側にのみ形成されている。本実施形態の半導体装置によれば、ドレイン側第２配線２０ｂと、ドレイン側第２配線２０ｂに隣接するソース側第２配線２０ａ、又は、ドレイン側第２配線２０ｂの下方のドレイン側第１配線１７ｂ、ドレイン１３ｂとの間で、それぞれの延在方向に重なりが少なくなることによって、これらの間の寄生容量を低減できる。
【００５０】
図７は、本発明の第４実施形態に係る半導体装置の平面図である。半導体装置４１では、図１の半導体装置１０で、ドレイン側第２配線２０ｂの幅が、設計上許容される範囲で最小値である０．１５μｍに設定されている。本実施形態の半導体装置によれば、ドレイン側第２配線２０ｂとソース側第２配線２０ａとの間隔が大きくなることによって、これらの間の寄生容量を低減できる。また、ドレイン側第２配線２０ｂと、その下方のドレイン側第１配線１７ｂ、ドレイン１３ｂとの間の重なりが少なくなることによって、これらの間の寄生容量を低減できる。
【００５１】
以上、本発明をその好適な実施態様に基づいて説明したが、本発明に係る半導体装置は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態に係る半導体装置の平面図である。
【図２】図１のII−II方向に沿った断面を示す断面図である。
【図３】図２の１つのトランジスタ及びその近傍を拡大して示す断面図である。
【図４】本発明の第２実施形態に係る半導体装置の平面図である。
【図５】実施例及び比較例の半導体装置について、動作周波数と電圧との関係を示すグラフである。
【図６】本発明の第３実施形態に係る半導体装置の平面図である。
【図７】本発明の第４実施形態に係る半導体装置の平面図である。
【図８】リングオシレータの一例を示す回路図である。
【図９】従来の半導体装置の一例の平面図である。
【図１０】図９のＸ−Ｘ方向に沿って見た断面を示す断面図である。
【図１１】図１０の１つのトランジスタを拡大して示す断面図である。
【図１２】製造Ｌ値とアスペクト比との関係を示すグラフである。
【図１３】発振信号の波形を示すグラフである。
【符号の説明】
【００５３】
１０，３０，４０，４１：半導体装置
１１：半導体基板
１２：ゲート電極
１２ａ：ダミーゲート電極
１３：拡散層
１３ａ：ソース拡散層
１３ｂ：ドレイン拡散層
１４，１４−１，１４−２，１４−３：トランジスタ
１５：第１絶縁層
１６ａ：ソース側第１コンタクト
１６ｂ：ドレイン側第１コンタクト
１７ａ：ソース側第１配線
１７ｂ：ドレイン側第１配線
１８：第２絶縁層
１９ａ：ソース側第２コンタクト
１９ｂ：ドレイン側第２コンタクト
２０ａ：ソース側第２配線
２０ｂ：ドレイン側第２配線
２１：第３絶縁層
３１：ＰＭＯＳ側回路
３２：ＮＭＯＳ側回路
３３：第３コンタクト
３４：第３配線
３５：第４コンタクト
３６：第４配線
３７：外部出力配線
６０：リングオシレータ
６１，６１−１，６１−２，６１−３：インバータ素子
６２：インバータ素子の入力端子
６３：配線
６４：外部出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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