(57)【要約】【課題】高温プロセスに弱い、シリコン・ゲルマニウムのような格子歪みを有する半導体層を持つ素子の分離方法を提供し、素子分離端でのリーク電流を低減し、信頼性の確保を可能にすることを目的としている。【解決手段】素子分離端にゲート絶縁膜を介して直接ゲートがかからないような構造を形成することを特徴とする。具体的には、ゲート絶縁膜およびゲートの一部を形成した後にトレンチ構造を形成して絶縁膜を埋め込み、素子分離端とゲートの間にはゲート絶縁膜と埋め込んだ絶縁膜が存在するように形成する。さらに、ゲート電極の一部およびトレンチの側壁を同時に酸化することで酸化レートの差異からゲート電極の一部がトレンチ側壁よりも厚く酸化され、ゲート電極の一部が素子分離端にかからないようにすることでゲート電圧の影響を小さくし、素子分離端でチャネルが形成されないようにすることを特徴としている。【選択図】  図１１
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、格子歪みを有する半導体層を含んだ半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上にゲート電極としての第１の導伝膜を形成する第１の導伝膜形成工程と、前記第１の導伝膜上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、前記第１の絶縁膜の上に第2の絶縁膜を形成する第2の絶縁膜形成工程と、所望のパターンに前記第１及び第2の絶縁膜を除去して前記第１の導伝膜を露出させる第１及び第２の絶縁膜加工工程と、露出させた前記第１の導伝膜、ゲート絶縁膜、及び半導体基板に前記第１及び第2の絶縁膜のパターンマスクを用いてドライエッチングを行い、溝を形成するトレンチ形成工程と、前記第１の導伝膜、ゲート絶縁膜、及び半導体基板からなるトレンチの側壁を酸化するトレンチ側壁酸化工程と、前記半導体基板全面に第3の絶縁膜を堆積し、溝を埋め込む絶縁膜埋め込み工程と、第３の絶縁膜表面を平坦化し、前記第２の絶縁膜表面を露出させる平坦化工程と、前記第２の絶縁膜を除去する第２の絶縁膜除去工程と、第１の絶縁膜を除去し、前記第１の導伝膜表面を露出させるウエットエッチング工程と、前記半導体基板全面に第2の導伝膜を形成する第２の導伝膜形成工程と、前記第１および第２の導伝膜からなるゲート電極をドライエッチングにより整形するゲート電極整形工程を含む半導体装置の製造方法。
【請求項２】
前記トレンチ側壁酸化工程において、前記第１の導伝膜の側壁が酸化される膜厚は、前記半導体基板の側壁が酸化される膜厚より厚くなることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ側壁酸化工程において、酸化の温度は800℃以下であることを特徴とする請求項1及び2に記載の半導体装置の製造方法。
【請求項４】
前記トレンチ側壁酸化工程において、半導体基板の側壁の酸化膜厚は10nm以下であることを特徴とする請求項1から３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板はシリコンで形成され、格子歪みを有する半導体層はシリコン・ゲルマニウム層であることを特徴とする請求項1から４に記載の半導体装置の製造方法。
【請求項６】
前記トレンチ側壁酸化工程において、酸化の前洗浄として用いる薬液はアンモニアと過酸化水素水を含んだ薬液で、格子歪みを有する層はシリコン・ゲルマニウムであり、ゲルマニウム原子を選択的にエッチングしてから側壁酸化を行うことを特徴とする請求項1から５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板はシリコン・ゲルマニウムで形成され、格子歪みを有する半導体層はシリコンであることを特徴とする請求項1から４に記載の半導体装置の製造方法。
【請求項８】
前記トレンチ側壁酸化工程において、酸化の前洗浄として用いる薬液はアンモニアと過酸化水素水を含んだ薬液で、前記半導体基板はシリコン・ゲルマニウムであり、ゲルマニウム原子を選択的にエッチングしてから側壁酸化を行うことを特徴とする請求項1から４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、格子歪みを有する半導体層を含んだ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
市場ではネットワークのユビキタス化及び、携帯機器のウェアラブル化に向けて、LSIやメモリのさらなる高速、高集積、及び低消費電力化が強く要望されている。国際半導体技術ロードマップ（ITRS1999）によれば、設計ルールの世代交代は一層加速されている。しかしながら、LSIの微細化が進展するにつれ、配線遅延の増大、ゲート絶縁膜薄層化によるリーク電流増加などの問題により、これまでと同じように微細化によるLSI性能向上の効果は得られなくなってきた。その壁を打ち破るため、低誘電率層間絶縁材料（low-K）、高誘電率絶縁膜（high-K）、及びシリコン・ゲルマニウム（SiGe）といった新しい材料を導入したデバイス構造の提案がなされてきた。
【０００３】
シリコン・ゲルマニウムはシリコンに比較してキャリア（正孔）の移動度が高い。このため、電界効果トランジスタのp型チャネルとして用いると高速化が実現できる。しかし、シリコン上に形成したシリコン・ゲルマニウム・チャネルは格子歪みを有するため、熱による格子緩和を引き起こして転位が発生しないように作製プロセスの低温化が必須となる。
【０００４】
例えば、900℃以上で長時間保つ炉アニールや酸化プロセスは、シリコン・ゲルマニウム・チャネル形成後は適用できない。CMOSの微細化の進展に伴い、ドーピングプロファイル維持の目的でプロセス低温化が進んでいるものの、初めの工程である素子分離プロセスにおいては、代表的なLOCOS法（Local Oxidation of Si）、STI法(Shallow Trench Isolation)共に高温酸化プロセスを含んでいる。
【０００５】
LOCOS法では素子分離のために100nm以上の厚い熱酸化膜を形成するため、高温酸化プロセスが必要となる。一方、STI法では、低温（約600℃）の高密度プラズマCVDによる酸化膜等をエッチングした溝に埋め込んで素子分離膜を形成する。一見、高温プロセスは不要だが、信頼性の観点から、エッチングした溝のエッジである素子分離端でのゲート酸化膜厚減少や、尖ったエッジで電界集中が起こってゲート絶縁膜の信頼性が低下する問題があった。この問題を解決するために、従来は900℃以上の高温でエッジの丸め酸化を行って膜厚を厚くし、電界の集中を緩和する対策を取っている。
【０００６】
【特許文献１】
特開平９−１９９７３０号公報
【特許文献２】
特開平１０−１５０２０４号公報
【０００７】
【発明が解決しようとする課題】
本発明は、高温プロセスに弱い、シリコン・ゲルマニウムのような格子歪みを有する半導体層を持つ素子の分離方法を提供し、素子分離端でのリーク電流を低減し、信頼性の確保を可能にすることを目的としている。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、素子分離端にゲート絶縁膜を介して直接ゲートがかからないような構造を形成することを特徴とする。
【０００９】
具体的には、ゲート絶縁膜およびゲートの一部を形成した後にトレンチ構造を形成して絶縁膜を埋め込み、素子分離端とゲートの間にはゲート絶縁膜と埋め込んだ絶縁膜が存在するように形成する。さらに、ゲート電極の一部およびトレンチの側壁を同時に酸化することで酸化レートの差異からゲート電極の一部がトレンチ側壁よりも厚く酸化され、ゲート電極の一部が素子分離端にかからないようにすることでゲート電圧の影響を小さくし、素子分離端でチャネルが形成されないようにすることを特徴としている。
【００１０】
本発明に係る半導体装置の製造方法は、格子歪みを有する半導体層を含んだ半導体基板上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上にゲート電極としての第１の導伝膜を形成する第１の導伝膜形成工程と、第１の導伝膜上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、第１の絶縁膜の上に第2の絶縁膜を形成する第2の絶縁膜形成工程と、所望のパターンに第１及び第2の絶縁膜を除去して第１の導伝膜を露出させる第１及び第２の絶縁膜加工工程と、露出させた第１の導伝膜、ゲート絶縁膜、及び半導体基板に第１及び第2の絶縁膜のパターンマスクを用いてドライエッチングを行い、溝を形成するトレンチ形成工程と、第１の導伝膜、ゲート絶縁膜、及び半導体基板からなるトレンチの側壁を酸化するトレンチ側壁酸化工程と、半導体基板全面に第3の絶縁膜を堆積し、溝を埋め込む絶縁膜埋め込み工程と、第３の絶縁膜表面を平坦化し、第２の絶縁膜表面を露出させる平坦化工程と、第２の絶縁膜を除去する第２の絶縁膜除去工程と、第１の絶縁膜を除去し、第１の導伝膜表面を露出させるウエットエッチング工程と、半導体基板全面に第2の導伝膜を形成する第２の導伝膜形成工程と、第１および第２の導伝膜からなるゲート電極をドライエッチングにより整形するゲート電極整形工程を含んでおり、ゲート絶縁膜およびゲート電極の一部となる第１の導伝膜を形成した後にトレンチ構造を形成して絶縁膜を埋め込み、その後再びゲート電極の一部となる第2の導伝膜を堆積し、素子分離端とゲート電極の間にはゲート絶縁膜と埋め込んだ絶縁膜が少なくとも存在するように形成される。
【００１１】
本発明に係る半導体装置の製造方法によると、ゲート電極の一部と素子分離端の間には膜厚が薄いゲート絶縁膜のみでなく、膜厚が厚い埋め込んだ絶縁膜も挿入されるため、素子分離端におけるゲート電圧の影響が小さくなって、素子分離端でのチャネル形成を抑制することができる。その結果、素子分離端におけるリーク電流を低減することができ、信頼性も向上すると考えられる。
【００１２】
本発明に係る半導体装置の製造方法におけるトレンチ側壁酸化工程において、第１の導伝膜の側壁が酸化される膜厚は、半導体基板の側壁が酸化される膜厚より厚く形成される。その結果、ゲート電極の側壁と半導体基板の側壁の位置にオフセットが生じ、素子分離端となる半導体側壁の側壁部分にはゲート電極がかからない構造が形成される。よって、素子分離端におけるゲート電圧の影響が小さくなって、素子分離端でのチャネル形成を抑制することができ、リーク電流を低減することができる。また、信頼性も向上すると考えられる。
【００１３】
本発明に係る半導体装置の製造方法におけるトレンチ側壁酸化工程において、酸化の温度は800℃以下である。本発明に係る半導体装置の製造方法によると、800℃以下の温度で酸化するため、歪みを持つ層が緩和せずに保たれる。その結果、歪みを持つ層が有するキャリアの高移動度特性を生かした半導体装置を形成することができる。
【００１４】
本発明に係る半導体装置の製造方法におけるトレンチ側壁酸化工程において、半導体基板の側壁の酸化膜厚は10nm以下で形成される。本発明に係る半導体装置の製造方法によると、側壁酸化膜厚が10nm以下のため、側壁で露出される歪みを持つ層が過剰に酸化されてリーク電流が増加することを防ぐことができる。
【００１５】
本発明に係る半導体装置の製造方法における半導体基板はシリコンで形成され、格子歪みを有する半導体層はシリコン・ゲルマニウム層であることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法におけるトレンチ側壁酸化工程において、酸化の前洗浄として用いる薬液はアンモニアと過酸化水素水を含んだ薬液で、格子歪みを有する層はシリコン・ゲルマニウムであり、ゲルマニウム原子を選択的にエッチングしてから酸化される。本発明に係る半導体装置の製造方法によると、
アンモニアと過酸化水素水を含んだ薬液で、側壁に露出されるシリコン・ゲルマニウム層のゲルマニウム原子を選択的にエッチングし、ゲルマニウム濃度を低くしてから側壁酸化が行われるため、シリコン・ゲルマニウム層の酸化膜中で良く見られるゲルマニウムの凝集や、結合が弱いゲルマニウム-酸素の結合が少なくなる。その結果、リーク電流が低減でき、信頼性も向上することができると考えられる。
【００１７】
本発明に係る半導体装置の製造方法における半導体基板はシリコン・ゲルマニウムで形成され、格子歪みを有する半導体層はシリコンであることが好ましい。
【００１８】
本発明に係る半導体装置の製造方法におけるトレンチ側壁酸化工程において、酸化の前洗浄として用いる薬液はアンモニアと過酸化水素水を含んだ薬液で、半導体基板はシリコン・ゲルマニウムであり、ゲルマニウム原子を選択的にエッチングしてから側壁酸化される。本発明に係る半導体装置の製造方法によると、
アンモニアと過酸化水素水を含んだ薬液で、側壁に露出されるシリコン・ゲルマニウム層のゲルマニウム原子を選択的にエッチングし、ゲルマニウム濃度を低くしてから側壁酸化が行われるため、シリコン・ゲルマニウム層の酸化膜中で良く見られるゲルマニウムの凝集や、結合が弱いゲルマニウム-酸素の結合が少なくなる。その結果、リーク電流が低減でき、信頼性も向上することができると考えられる。
【００１９】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第1の実施形態を図面に基づいて説明する。図1〜図11に本発明に係る半導体装置の製造方法を示す。図1に示すように、半導体基板16はシリコン層11、埋め込み酸化膜層12（約400nm）、埋め込み酸化膜上のシリコン層13（約150nm）、格子歪みを持ったシリコン・ゲルマニウム層14（ゲルマニウム濃度約30％、膜厚約15nm）及びシリコン・ゲルマニウム層上のシリコン層（シリコン・キャップ層（約15nm））15で形成されている。例えば、ＳＯＩ（Silicon on Insulator）基板上にシリコン・ゲルマニウム層及びシリコン・キャップ層をUHV-CVD（Ultra High Vacuum−Chemical Vapor Deposition）法によりエピタキシャル成長すれば、図１に示される半導体基板16が形成される。
【００２０】
次に、図2に示すように、半導体基板16を全面にわたって酸化を行い、最終的にゲート絶縁膜となるシリコン酸化膜21を形成する。ここで注意すべき点は2つあり、一つ目はシリコン・ゲルマニウム層が格子歪みを保ったまま緩和しない800℃以下の温度で行うこと、もう一つはシリコン・キャップ層のみ酸化し、シリコン・ゲルマニウム層まで酸化しないことである。例えば、700〜800℃のウエット雰囲気で10分程度酸化を行い、膜厚約6nmのシリコン酸化膜を形成する。この時、シリコン・キャップ層の膜厚は酸化前洗浄や酸化によって約5nmに減少する。
【００２１】
続いて、ゲート電極の一部となる第１の導電膜として、約100nmのポリシリコン膜22をLPCVD法（Low Pressure Chemical Vapor Deposition）等を用いて堆積する。次に、ポリシリコン膜22の表面を熱酸化し、第１の絶縁膜として保護酸化膜23を約10nm形成する。その後、第２の絶縁膜としてシリコン窒化膜24を200nm程度、LPCVD法等で堆積する。次に、図３に示すようにレジストもしくは絶縁膜をシリコン窒化膜24上に新たに形成してパターニングを行い（図示せず）、これをマスクとしてポリシリコン膜22、シリコン酸化膜21、シリコン・キャップ層15、シリコン・ゲルマニウム層14、及び埋め込み酸化膜上のシリコン層13をドライエッチングで除去する。
【００２２】
こうして埋め込み酸化膜層12を底面とし、側壁４１を有するトレンチ構造を形成する（図４）。次に、図５に示すように、酸化前の洗浄を行った後、側壁４１を750℃のドライもしくはウェット酸化で5nm程度酸化して側壁酸化膜５１を形成する。この時の酸化条件もゲート絶縁膜を形成した時と同様の理由で800℃以下に設定される。
【００２３】
その後、図６に示すように、第３の絶縁膜として、低温で形成できるシリコン酸化膜61を形成し、トレンチを埋める。例えばTEOS（Tetraethylorthosilicate）を原料としたLPCVD法を用いて約600℃で堆積を行う。この後、図７に示すように、CMP（Chemical Mechanical Polishing）による平坦化を行う。この時、シリコン窒化膜24を少し残した状態で平坦化が行われる。なお、図７以降の図面では、理解を容易にするため、シリコン酸化膜61の幅を誇張している。
【００２４】
次に、図８に示すように、露出したシリコン窒化膜24を150℃程度でボイルした熱リン酸によるウェットエッチングで全て除去し、続いて露出した保護酸化膜23を希フッ酸によるウェットエッチングで除去し、ポリシリコン膜22を露出させる。自然酸化膜が形成されないように連続して第2の導電膜であるポリシリコン層91を半導体基板全面にわたって堆積する（図９）。
【００２５】
図10(a)、(b)に示すように、ポリシリコン膜22とポリシリコン層91からなるゲート電極101をドライエッチングによって形成する。ここで、図10(a)、(b)はそれぞれ図10(c)のトランジスタ上面図において101A、101Bの方向に切った断面図を示している。
【００２６】
この後は通常のCMOSプロセスを用いてサイドウォール111、やソース・ドレイン112、層間絶縁膜113、及びコンタクトホール114を形成し、ゲート、ソース・ドレイン、ボディをそれぞれ独立に制御できるようにメタル配線115、116、117を形成し、MOSFETを完成させる。ただし、ソース・ドレイン形成時の活性化熱処理工程は、30秒以下の急速熱処理（RTA）とは言え、シリコン・ゲルマニウム層14が緩和しないように注意する必要がある。たとえば、ゲルマニウム濃度が30％の歪みシリコン・ゲルマニウム層14（厚み約15nm）を持つ半導体基板に対しては、1000〜900℃でRTAを行うようにする。
【００２７】
こうして形成された歪みシリコン・ゲルマニウム層を持つMOSFET（図１１(a)、(b)）は、従来のSTIで分離された同じく歪みシリコン・ゲルマニウム層を持つMOSFET（図１２(a)、(b)）と比べて素子分離端が大きく改善される。図11及び図12の(a)、(b)はそれぞれ図10(c)の101A、101Bの方向に切った断面図を示している。図11(a)と図12(a)はどちらも同じ構造であるが、素子分離端をゲート電極が横切る図11(b)と図12(b)では素子分離端付近の構造が大きく異なる。
【００２８】
図11に示す本実施形態の場合、図11(b)に示される円118で囲まれる素子分離端におけるボディ側壁１１９とゲート電極の間にはゲート絶縁膜のみでなくトレンチを埋め込んだLPCVD-TEOS膜が存在するため、ゲート電極の一部が素子分離端のボディ側壁１１９にかからない。一方、従来例を示す図12(b)では、円１２１で囲まれる素子分離端における尖った角部分からボディ側壁の一部まで、薄いゲート絶縁膜のみを介してゲート電極が形成されている。
【００２９】
よって、本実施形態は従来に比べて素子分離端における側壁へのゲート電圧の影響を小さくできるため、素子分離端の側壁、特に側壁のシリコン・ゲルマニウム層でのチャネル形成を抑制でき、結果として次の2つの効果を得ることができる。一つはシリコン・ゲルマニウム層と側壁酸化界面の質の悪いチャネル形成によるリーク電流増加の抑制、もう一つは閾値電圧の低下によるキンクの発生を防げることである。
【００３０】
図１２に示す構造において側壁のシリコン・ゲルマニウム層でチャネルが形成され、リークやキンクがある場合のドレイン電流-ゲート電圧特性（Id-Vg特性）131、132と図１１に示す本実施例を用いて作成した場合のId−Vg特性133を図１３に示す。本実施例を用いて作成した場合のId−Vg特性133はリーク電流が小さく、キンクもない良好な電気特性を得ることができる。
【００３１】
また、本実施形態では素子分離端の尖った角部分をゲート電極が覆わないため、従来に比べて電界集中が緩和される。その結果ゲート絶縁膜の信頼性も向上すると考えられる。加えて、本発明における製造方法は、歪みを持つシリコン・ゲルマニウム層の耐熱性に配慮して温度設計されているため、歪み緩和が抑制され、ナローバンドギャップや高移動度と言った優れた特性を発揮するMOSFETを形成することができる。
【００３２】
【発明の効果】
本発明に係る半導体装置の製造方法によると、ゲート電極の一部と素子分離端の間には膜厚が薄いゲート絶縁膜のみでなく、膜厚が厚い埋め込んだ絶縁膜も挿入されるため、素子分離端におけるゲート電圧の影響が小さくなって、素子分離端でのチャネル形成を抑制することができる。その結果、素子分離端におけるリーク電流を低減することができ、信頼性も向上すると考えられる。
【００３３】
本発明に係る半導体装置の製造方法におけるトレンチ側壁酸化工程において、第１の導伝膜の側壁が酸化される膜厚は、半導体基板の側壁が酸化される膜厚より厚く形成される。その結果、ゲート電極の側壁と半導体基板の側壁の位置にオフセットが生じ、素子分離端となる半導体側壁の側壁部分にはゲート電極がかからない構造が形成される。よって、素子分離端におけるゲート電圧の影響が小さくなって、素子分離端でのチャネル形成を抑制することができ、リーク電流を低減することができる。また、信頼性も向上すると考えられる。
【００３４】
本発明に係る半導体装置の製造方法によると、800℃以下の温度で酸化するため、歪みを持つ層が緩和せずに保たれる。その結果、歪みを持つ層が有するキャリアの高移動度特性を生かした半導体装置を形成することができる。
【００３５】
本発明に係る半導体装置の製造方法によると、側壁酸化膜厚が10nm以下のため、側壁で露出される歪みを持つ層が過剰に酸化されてリーク電流が増加することを防ぐことができる。
【００３６】
本発明に係る半導体装置の製造方法における半導体基板はシリコンで形成され、格子歪みを有する半導体層はシリコン・ゲルマニウム層であることが好ましい。
【００３７】
本発明に係る半導体装置の製造方法におけるトレンチ側壁酸化工程において、酸化の前洗浄として用いる薬液はアンモニアと過酸化水素水を含んだ薬液で、格子歪みを有する層はシリコン・ゲルマニウムであり、ゲルマニウム原子を選択的にエッチングしてから酸化される。本発明に係る半導体装置の製造方法によると、
アンモニアと過酸化水素水を含んだ薬液で、側壁に露出されるシリコン・ゲルマニウム層のゲルマニウム原子を選択的にエッチングし、ゲルマニウム濃度を低くしてから側壁酸化が行われるため、シリコン・ゲルマニウム層の酸化膜中で良く見られるゲルマニウムの凝集や、結合が弱いゲルマニウム-酸素の結合が少なくなる。その結果、リーク電流が低減でき、信頼性も向上することができると考えられる。
【００３８】
本発明に係る半導体装置の製造方法における半導体基板はシリコン・ゲルマニウムで形成され、格子歪みを有する半導体層はシリコンであることが好ましい。
【００３９】
本発明に係る半導体装置の製造方法におけるトレンチ側壁酸化工程において、酸化の前洗浄として用いる薬液はアンモニアと過酸化水素水を含んだ薬液で、半導体基板はシリコン・ゲルマニウムであり、ゲルマニウム原子を選択的にエッチングしてから側壁酸化される。本発明に係る半導体装置の製造方法によると、
アンモニアと過酸化水素水を含んだ薬液で、側壁に露出されるシリコン・ゲルマニウム層のゲルマニウム原子を選択的にエッチングし、ゲルマニウム濃度を低くしてから側壁酸化が行われるため、シリコン・ゲルマニウム層の酸化膜中で良く見られるゲルマニウムの凝集や、結合が弱いゲルマニウム-酸素の結合が少なくなる。その結果、リーク電流が低減でき、信頼性も向上することができると考えられる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図２】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図３】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図４】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図５】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図６】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図７】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図８】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図９】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図１０】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図１１】本発明の実施形態に係る半導体装置の製造方法を示す各工程断面図
【図１２】従来の半導体装置の製造方法で作製された歪みを有するシリコン・ゲルマニウム層を持つMOSFETの断面図
【図１３】本発明の実施形態に係る半導体装置の製造方法で作製された歪みを有するシリコン・ゲルマニウム層を持つMOSFET、及び従来の半導体装置の製造方法で作製された歪みを有するシリコン・ゲルマニウム層を持つMOSFETのId−Vg特性図
【符号の説明】
１１    シリコン層
１２    シリコン酸化膜層
１３    シリコン層
１４    シリコン・ゲルマニウム層
１５    シリコン・キャップ層
１６    半導体基板
２１      シリコン酸化膜（ゲート絶縁膜）
２２      ポリシリコン膜（第１の導電膜）
２３      保護酸化膜（第１の絶縁膜）
２４      シリコン窒化膜（第２の絶縁膜）
４１      側壁
５１    側壁酸化膜
６１    LPCVD−TEOS膜（第３の絶縁膜）
９１    ポリシリコン膜（第２の導電膜）
１０１  ゲート電極
１１１  サイドウォール
１１２  ソース・ドレイン
１１３    層間絶縁膜
１１４    ボディ(ウェル)
１１５    ゲート・コンタクト
１１６    ソース・ドレイン・コンタクト
１１７    ボディ・コンタクト
１１８    本実施形態の素子分離端
１１９    ボディ側壁
１２１  従来の素子分離端
１３１  従来の素子分離端を持つ歪みシリコン・ゲルマニウム層を有するMOSFETのId-Vg特性曲線
１３２  従来の素子分離端を持つ歪みシリコン・ゲルマニウム層を有するMOSFETのId-Vg特性曲線
１３３  本実施形態の素子分離端を持つ歪みシリコン・ゲルマニウム層を有するMOSFETのId-Vg特性曲線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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