(57)【要約】【課題】  トランジスタのソースおよびドレイン層上に形成されたシリサイド膜がソースおよびドレイン層の接合部を突き抜けることを抑制する半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、シリコンを有する半導体基板１０の主面上に半導体領域Ｓと絶縁体領域Ｉとを形成し、半導体領域および絶縁体領域上にシリコンを主成分とする半導体膜９０を堆積し、シリコンと反応することによってシリサイド膜を形成する金属膜１００を半導体膜上に堆積し、半導体基板を熱処理することによって半導体領域では金属膜と半導体膜および該半導体膜の下の半導体領域のシリコンとを反応させて第１のシリサイド膜１１０を形成し、絶縁体領域では金属膜と半導体膜のシリコンとを反応させて第２のシリサイド膜１２０を形成し、第１のシリサイド膜および第２のシリサイド膜におけるシリコンと金属との組成の相違に基づいて、第２のシリサイド膜を選択的に除去する。【選択図】  図４
2006128605.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを主成分とする半導体基板の主面上に、シリコンを有する半導体領域と絶縁体領域とを形成するステップと、
前記半導体領域および前記絶縁体領域上にシリコンを主成分とする半導体膜を堆積するステップと、
シリコンと反応することによってシリサイド膜を形成する金属膜を前記半導体膜上に堆積するステップと、
前記半導体基板を熱処理することによって、前記半導体領域では前記金属膜と前記半導体膜および該半導体膜の下の前記半導体領域のシリコンとを反応させて第１のシリサイド膜を形成し、前記絶縁体領域では前記金属膜と前記半導体膜のシリコンとを反応させて第２のシリサイド膜を形成するステップと、
前記第１のシリサイド膜および前記第２のシリサイド膜におけるシリコンと金属との組成の相違に基づいて、前記第２のシリサイド膜を選択的に除去するステップとを具備する半導体装置の製造方法。
【請求項２】
前記半導体膜の膜厚は、２０ｎｍ以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項３】
前記金属膜は、ニッケルからなることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項４】
前記金属膜の膜厚は、前記半導体膜の膜厚の１．２倍以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項５】
前記第１のシリサイド膜におけるシリコンと金属との組成は、ＮｉｘＳｉ（１≦ｘ≦２）であり、前記第２のシリサイド膜におけるシリコンと金属との組成は、ＮｉｙＳｉ（２＜ｙ）であることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
シリコンを主成分とする半導体基板の主面上に、シリコンを有する半導体領域と絶縁体領域とを形成するステップと、
前記半導体領域および前記絶縁体領域上にシリコンを主成分とする半導体膜を堆積するステップと、
シリコンと反応することによってシリサイド膜を形成する第1の金属膜を前記半導体膜上に堆積するステップと、
前記第1の金属膜よりも融点の高い第２の金属または第２の金属の化合物からなるキャップ膜を前記第1の金属膜上に形成するステップと、
前記半導体基板を前記第２の金属または第２の金属の化合物の融点よりも低温で熱処理することによって、前記半導体領域では前記第1の金属膜と前記半導体膜および該半導体膜の下の前記半導体領域のシリコンとを反応させて第１のシリサイド膜を形成し、前記絶縁体領域では前記第1の金属膜と前記半導体膜のシリコンとを反応させて第２のシリサイド膜を形成するステップと、
前記第１のシリサイド膜および前記第２のシリサイド膜におけるシリコンと金属との組成の相違に基づいて、前記第２のシリサイド膜および前記キャップ膜を選択的に除去するステップとを具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時、半導体装置の微細化が進んでいる。これに伴い、トランジスタのソースおよびドレイン領域におけるエクステンション層およびコンタクト層の接合深さを浅く形成する必要がある。しかし、単に、エクステンション層およびコンタクト層を浅くすると、ソースおよびドレイン層の寄生抵抗が増大する。この抵抗の増加を抑制するために、ソースおよびドレイン領域上にシリサイド層を形成する手法がしばしば用いられる。シリサイド膜は、金属とシリコンとの反応によって形成される。よって、金属膜をソースおよびドレイン領域上に直接堆積すると、ソースおよびドレイン領域のシリコンがシリサイド化によって浸食されるので、シリサイド層の底部からソースおよびドレイン層の接合部までの深さが浅くなる。さらにエクステンション層およびコンタクト層が浅く形成されると、シリサイド膜もしくはシリサイド膜から拡散した金属原子はソースまたはドレイン拡散層の接合部まで達するおそれがある。シリサイド膜がコンタクト層の接合部まで達すると、ソースおよびドレイン領域において接合リークが発生する。
【０００３】
金属膜がソースおよびドレイン領域のシリコンと反応することを抑制するために、ソースおよびドレイン領域に予めシリコン膜を選択的にエピタキシャル成長させる技術（エレベーテッド・ソース−ドレイン技術）がある。しかし、ソースおよびドレイン領域に均一の膜厚でシリコンを選択的にエピタキシャル成長させることは困難である。特に、ソースおよびドレイン領域のエッジ部分において、選択的にエピタキシャル成長させたシリコンの膜厚が薄くなる傾向がある。そのため、ソースおよびドレイン領域のエッジ部分においても他の部分と同様にシリコンがシリサイド化によって浸食されるので、シリサイド層の底部からソースおよびドレイン層の接合部までの深さがこのエッジ部分において浅くなる。従って、シリサイド層もしくはシリサイド膜から拡散した金属原子は、依然としてこのエッジ部分でソースまたはドレイン拡散層の接合部まで達するおそれがある。さらに、エレベーテッド・ソース−ドレイン技術で用いるシリコンの選択エピタキシャル成長技術自体が非常に技術的な難易度の高い技術であり、この技術を用いることは半導体装置の製造工程の複雑化につながる。
【特許文献１】特開２００４−４７６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トランジスタのソースおよびドレイン層上に形成されたシリサイド膜がソースおよびドレイン層の接合部を突き抜けることを抑制する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体装置の製造方法は、シリコンを主成分とする半導体基板の主面上に、シリコンを有する半導体領域と絶縁体からなる絶縁体領域とを形成するステップと、前記半導体領域および前記絶縁体領域上にシリコンを主成分とする半導体膜を堆積するステップと、シリコンと反応することによってシリサイド膜を形成する金属膜を前記半導体膜上に堆積するステップと、前記半導体基板を熱処理することによって、前記半導体領域では前記金属膜と前記半導体膜および該半導体膜の下の前記半導体領域のシリコンとを反応させて第１のシリサイド膜を形成し、前記絶縁体領域では前記金属膜と前記半導体膜のシリコンとを反応させて第２のシリサイド膜を形成するステップと、前記第１のシリサイド膜および前記第２のシリサイド膜におけるシリコンと金属との組成の相違に基づいて、前記第２のシリサイド膜を選択的に除去するステップとを具備する。
【０００６】
本発明に係る他の実施形態に従った半導体装置の製造方法は、シリコンを主成分とする半導体基板の主面上に、シリコンを有する半導体領域と絶縁体領域とを形成するステップと、前記半導体領域および前記絶縁体領域上にシリコンを主成分とする半導体膜を堆積するステップと、シリコンと反応することによってシリサイド膜を形成する第1の金属膜を前記半導体膜上に堆積するステップと、前記第1の金属膜よりも融点の高い第２の金属または第２の金属の化合物からなるキャップ膜を前記第1の金属膜上に形成するステップと、前記半導体基板を前記第２の金属または第２の金属の化合物の融点よりも低温で熱処理することによって、前記半導体領域では前記第1の金属膜と前記半導体膜および該半導体膜の下の前記半導体領域のシリコンとを反応させて第１のシリサイド膜を形成し、前記絶縁体領域では前記第1の金属膜と前記半導体膜のシリコンとを反応させて第２のシリサイド膜を形成するステップと、前記第１のシリサイド膜および前記第２のシリサイド膜におけるシリコンと金属との組成の相違に基づいて、前記第２のシリサイド膜および前記キャップ膜を選択的に除去するステップとを具備する。
【発明の効果】
【０００７】
半導体装置の製造方法によれば、トランジスタのソースおよびドレイン領域上に形成されたシリサイド膜がソースおよびドレイン領域の接合部を突き抜けることを抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第1の実施形態）
図１から図６は、本発明に係る実施形態に従ったＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造方法の流れを断面で示したフロー図である。図１に示すように、まず、半導体基板としてｐ型のシリコン基板１０を用意する。シリコン酸化膜から成る素子分離部２０（例えば、ＳＴＩ(Shallow Trench Isolation)）がシリコン基板１０の主面に形成される。次に、絶縁膜およびポリシリコンを順に形成し、この絶縁膜およびポリシリコンの積層構造膜をパターニングすることによってゲート絶縁膜３０およびゲート電極４０が形成される。
【００１０】
図２に示すように、次に、２〜１０ｎｍのシリコン窒化膜を堆積し、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行う。これにより、シリコン窒化膜から成るオフセットスペーサ５０がゲート電極４０の側壁に形成される。次に、ゲート電極４０およびオフセットスペーサ５０をマスクとして砒素等のｎ型の不純物をイオン注入する。これにより、ｐ型のシリコン基板１０の主面上にｎ型のソース・ドレイン拡散層のエクステンション層６０が自己整合的に形成される。
【００１１】
図３に示すように、次に、シリコン窒化膜を再度堆積し、ＲＩＥ等の異方性エッチングを行う。これにより、シリコン窒化膜から成るゲート側壁膜７０が形成される。次に、ゲート電極４０、オフセットスペーサ５０およびゲート側壁膜７０をマスクとして砒素や燐等のｎ型の不純物をイオン注入し、さらに、ＲＴＡ（Rapid Thermal Anneal）等の高温かつ短時間の熱処理を行う。これにより、ｐ型のシリコン基板１０の主面にｎ＋型のソースおよびドレイン拡散層のコンタクト領域８０が自己整合的に形成される。このとき、ｎ型の不純物は、ポリシリコンから成るゲート電極４０にも導入され、ゲート電極４０はｎ型のドープトポリシリコンになる。
【００１２】
図４に示すように、次に、シリコン基板１０の主面全体に膜厚ＴＳｉのアモルファスシリコン膜９０を堆積する。ここで、アモルファスシリコン膜９０は、ソース・ドレイン領域８０およびゲート電極４０を含む半導体領域Ｓの表面上だけでなく、素子分離部２０、オフセットスペーサ５０およびゲート側壁膜７０を含む絶縁体領域Ｉの表面上にも堆積される。次に、シリコンと反応することによってシリサイド膜を形成する金属膜としてニッケル膜１００をアモルファスシリコン膜９０上に堆積する。ニッケル膜１００の膜厚はＴＭである。代表的には、アモルファスシリコン膜９０の膜厚ＴＳｉが６ｎｍであり、ニッケル膜１００の膜厚ＴＭは１０ｎｍである。
【００１３】
次に、４００℃以下の温度、例えば、３５０℃で第１のＲＴＡを行う。これにより、半導体領域Ｓでは、ニッケル膜１００は、アモルファスシリコン膜９０と反応するだけでなく、アモルファスシリコン膜９０の下にあるソース・ドレイン領域８０およびゲート電極４０の表面にあるシリコンとも反応する。その結果、ニッケルシリサイド（ＮｉｘＳｉ）が第１のシリサイド膜１１０として形成される。一方、絶縁体領域Ｉでは、ニッケル膜１００は、アモルファスシリコン膜９０と反応する。その結果、ニッケルシリサイド（ＮｉｙＳｉ）が第２のシリサイド膜１２０として形成される。
【００１４】
このとき、半導体領域Ｓにおいて、ニッケル膜１００は、アモルファスシリコン膜９０およびソース・ドレイン領域８０、あるいは、アモルファスシリコン膜９０およびゲート電極４０から充分にシリコンの供給を受けることができる。従って、第１のシリサイド膜１１０は、ＮｉｘＳｉ（１≦ｘ≦２）の組成を有するニッケルシリサイドになる。一方、半導体領域Ｉにおいて、ニッケル膜１００は、シリコン酸化膜またはシリコン窒化膜から成る素子分離部２０または側壁膜７０上に存在する。よって、ニッケル膜１００は、アモルファスシリコン膜９０のみからシリコンの供給を受ける。その結果、シリサイド化に寄与できるシリコンが少ないために、第２のシリサイド膜１２０は、ニッケルリッチなＮｉｙＳｉ（ｙ＞２）という組成を有するニッケルシリサイドになる。
【００１５】
尚、第１のＲＴＡを４００℃より高い温度で処理すると、半導体領域Ｓと絶縁体領域Ｉとの境界近傍にあるニッケル膜１００が、ソース・ドレイン層８０に流れ込む。それにより第１のシリサイド膜１１０の膜厚がソース・ドレイン層８０のエッジ部分においてのみ厚く形成されてしまう。よって、第１のＲＴＡは４００℃以下の温度で処理することが好ましい。
【００１６】
ニッケルの含有率が高い第２のシリサイド膜１２０（ＮｉｙＳｉ（ｙ＞２））は、通常のサリサイドプロセスで用いる硫酸過水液、アンモニア過水液、あるいは、希塩酸と過酸化水素水との混合溶液で除去することができる。一方、ニッケルの含有率が比較的低い第１のシリサイド膜１１０（ＮｉｘＳｉ（１≦ｘ≦２））は、硫酸過水液、アンモニア過水液、あるいは、希塩酸と過酸化水素水との混合溶液によってエッチングすることは困難である。即ち、硫酸過水液、アンモニア過水液、あるいは、希塩酸と過酸化水素水との混合溶液を用いた場合、第２のシリサイド膜１２０は、第１のシリサイド膜１１０に対してエッチング速度が速く、選択比が高い。これにより、図５に示すように、第２のシリサイド膜１２０を選択的に除去し、第１のシリサイド膜１１０を残すことができる。
【００１７】
次に、５００℃〜５３０℃の温度で第２のＲＴＡを行う。これにより、図６に示すように、第１のシリサイド膜１１０は、さらにシリコンと反応し、ＮｉｘＳｉ（１≦ｘ≦２）から抵抗の低いニッケルモノシリサイド（ＮｉＳｉ）に変化する。これにより、第１のシリサイド膜１１０のシート抵抗を小さくすることができる。
【００１８】
その後、ソース・ドレイン領域およびゲート電極４０上の第１のシリサイド膜１１０に接続する配線層が形成される。さらに、保護膜等が堆積され、半導体装置が完成する。
【００１９】
図７を参照して、アモルファスシリコン膜９０の膜厚ＴＳｉおよびニッケル膜１００の膜厚ＴＭについて考察する。図７は、ニッケル膜１００およびアモルファスシリコン膜９０の膜厚比ＴＭ／ＴＳｉおよび第２のシリサイド膜１２０の選択エッチング前後の抵抗比ρｓｂ／ρｓａに関するグラフである。ρｓｂは、選択エッチング処理前の第２のシリサイドのシート抵抗であり、ρｓａは、選択エッチング処理後の第２のシリサイドのシート抵抗である。
【００２０】
図７のグラフは、次の実験的により得られた。シリコン基板上に絶縁膜、アモルファスシリコン膜およびニッケル膜を順次積層する。次に、約３５０℃のＲＴＡ処理を行うことによりアモルファスシリコンとニッケルとを反応をさせる。絶縁膜上に形成されたシリサイド膜のシート抵抗（ρｓｂ）を測定し、その後、第２のシリサイド膜を選択的にエッチングする。このエッチング後に再度第２のシリサイド膜のシート抵抗（ρｓａ）を測定する。その結果、図７に示すグラフが得られた。
【００２１】
選択エッチング処理後に第２のシリサイドが全て除去されている場合には、シート抵抗ρｓａは無限大になるので抵抗比ρｓｂ／ρｓａは０になる。一方、選択エッチング処理後に第２のシリサイドが残存している場合には、抵抗比ρｓｂ／ρｓａは高くなる。さらに、第２のシリサイドが全くエッチングされていない場合には、抵抗比ρｓｂ／ρｓａは１．０に等しくなる。
【００２２】
膜厚比ＴＭ／ＴＳｉが１．０以下の場合には、抵抗比ρｓｂ／ρｓａは０．７近傍であり、第２のシリサイドが残存していることがわかる。膜厚比ＴＭ／ＴＳｉが１．２である場合には、抵抗比ρｓｂ／ρｓａは０．５になり、第２のシリサイドが半分程度除去されたことがわかる。さらに、膜厚比ＴＭ／ＴＳｉが１．３以上になると、抵抗比ρｓｂ／ρｓａは０になり、第２のシリサイドが全て除去されたことがわかる。このことから膜厚比ＴＭ／ＴＳｉは少なくとも１．２以上である必要があり、さらに好ましくは、膜厚比ＴＭ／ＴＳｉは１．３以上である。
【００２３】
通常、第２のシリサイド層の組成を、ＮｉｙＳｉ（ｙ＝１）とするためには、第１のＲＴＡ条件にもよるが少なくとも膜厚比ＴＭ／ＴＳｉを約０．５以下にする必要がある。また、膜厚比ＴＭ／ＴＳｉが約１．３のときに、第２のシリサイド層の組成は、ＮｉｙＳｉ（ｋ＞２）となる。一方、第１のシリサイド層１１０は、ソース・ドレイン領域８０またはゲート電極４０からシリコンの供給を受けることができるので、本実施例で用いた第１のＲＴＡ条件では、膜厚比ＴＭ／ＴＳｉにかかわらず、その組成はＮｉｘＳｉ（１≦ｘ≦２）となる。
【００２４】
本実施形態では、このように第１のシリサイド膜１１０および第２のシリサイド膜１２０におけるシリコンと金属との組成の相違に基づいて、第２のシリサイド膜１２０を選択的に除去する。
【００２５】
次に、膜厚ＴＭおよびＴＳｉの制限について説明する。膜厚比ＴＭ／ＴＳｉが１．２以上の条件のもと、膜厚ＴＭが厚過ぎる場合には、半導体領域Ｓにおいてソース・ドレイン領域８０のシリコンの多くがシリサイド化により侵食される。これにより、第１のシリサイド層１１０の底面とソース・ドレイン領域８０の接合面との距離ｄ（図６参照）が小さくなり、第１のシリサイド層１１０がソース・ドレイン領域８０の接合部を突き抜ける可能性が生じる。また、同条件のもと、膜厚ＴＳｉが厚過ぎる場合には、絶縁領域Ｉにおいてシリコンがニッケル膜１００へ充分に供給される。したがって、第２のシリサイド膜１２０の組成が、第１のシリサイド膜１１０の組成と同じ（ＮｉｘＳｉ（１≦ｘ≦２））になる。その結果、第２のシリサイド膜１２０を選択的にエッチングすることができなくなってしまう。これらの理由から、ソース・ドレイン拡散層へ食い込むニッケルシリサイド（ＮｉＳＩ）膜の深さを３０ｎｍ以下と仮定すると、膜厚ＴＳｉは２０ｎｍ以下、膜厚ＴＭは３０ｎｍ以下であることが好ましい。尚、ソース・ドレイン拡散層へ食い込むニッケルシリサイド膜の深さの許容範囲は、ソース・ドレイン拡散層の深さに依存する。素子の微細化が進んでいる現在では、ソース・ドレイン拡散層へ食い込むニッケルシリサイド膜の深さを３０ｎｍ以下に抑えることが好ましい。
【００２６】
例えば、堆積するニッケルの膜厚（TNi）がアモルファスシリコンの膜厚(ＴＳｉ)の１．３倍であると仮定し、最終的に形成されるニッケルモノシリサイド（ＮｉＳｉ）膜の膜厚をＴＮｉＳｉとすると、一般に式１が成立する。
ＴＮｉＳｉ＝１．８×ＴＮｉ＝１．８×１．３×ＴＳｉ      （式１）
【００２７】
このとき、ソース・ドレイン拡散層へ食い込むニッケルシリサイド膜の深さをＤＮｉＳｉとすると、式２が成立する。
ＤＮｉＳｉ＝ＴＮｉＳｉ−ＴＳｉ＝（１．８×１．３−１）×ＴＳｉ  （式２）
【００２８】
ＤＮｉＳｉを３０ｎｍ以下とすると、シリコン膜の膜厚ＴＳｉは、約２２ｎｍ以下となり、ニッケル膜の膜厚ＴＮｉは約３０nm以下となる。
【００２９】
本実施形態による半導体装置の製造方法は、エレベーテッド・ソースドレイン技術によって形成された半導体装置と同様の構造を備えた半導体装置を、選択エピタキシャル成長技術を用いることなく製造することができる。即ち、図４に示すように、ソース・ドレイン領域８０上にアモルファスシリコン膜９０を堆積することによって、第１のシリサイド膜１１０の底面とソース・ドレイン拡散層のｐｎ接合面との距離ｄを大きくすることができる。これにより、ソース・ドレイン領域８０における接合リークを抑制することができる。
【００３０】
本実施形態は、選択エピタキシャル成長技術を必要とせず、アモルファスシリコン膜９０の堆積工程によって実現され得る。アモルファスシリコン膜９０の堆積工程は、選択エピタキシャル成長技術よりも簡単に実行可能であるので、本実施形態は、サイクルタイムの削減およびコストの低減につながる。
【００３１】
一般に、アモルファスシリコン膜は、ポリシリコン膜に比較して成膜温度を低くすることができる。例えば、ポリシリコンの成膜温度は、６００℃以上であるのに対して、アモルファスシリコンの成膜温度は、５００〜５５０℃である。成膜温度が高いと、ソース・ドレイン領域の拡散層のプロファイルが変化し、並びに、その拡散層内の不純物の活性化率が低下する。
【００３２】
従って、ニッケル膜１００の形成前にアモルファスシリコン膜９０を形成した場合、ソース・ドレイン領域８０の拡散層のプロファイルが変化せず、並びに、その拡散層内の不純物の活性化率が低下しない。
【００３３】
また、アモルファスシリコン膜９０は、ポリシリコンと異なり、結晶粒界を有しない。このため、アモルファスシリコン膜９０は、ポリシリコンと比較して、ニッケル膜との反応が均一に行われる。その結果、アモルファスシリコン膜９０を用いて形成されるニッケルシリサイド膜は、ポリシリコンを用いて形成されるニッケルシリサイド膜よりも膜厚の均一性において良好である。
【００３４】
本実施形態では、シリサイド膜にニッケルシリサイドを用いたが、これに代えて、コバルトシリサイド（ＣｏＳｉ２）、パラジウムシリサイド、プラチナシリサイドなどのシリサイド材料を用いてもよい。この変形例は、シリサイド材料に依って膜厚比ＴＭ／ＴＳｉおよび選択エッチングの条件を調整することによって本実施形態と同様の効果を得ることができる。
【００３５】
絶縁体領域Ｉ上にアモルファスシリコン膜９０が無く、ニッケル膜１００が設けられた場合には、シリサイド化の工程において絶縁体領域Ｉ上のニッケルが凝集し、ソース・ドレイン領域８０へ流入する可能性がある。これは、ソース・ドレイン領域８０のエッジ部において接合リークを引き起こす原因となる。本実施形態によれば、半導体領域Ｓ上だけでなく、絶縁体領域Ｉ上にもアモルファスシリコン膜９０が設けられている。よって、絶縁体領域Ｉ上のニッケル膜１００は、アモルファスシリコン膜９０と反応するので、ニッケルがソース・ドレイン領域８０へ流入しない。よって、ソース・ドレイン領域８０のエッジ部における接合リークを抑制することができる。
【００３６】
本実施形態において、半導体膜（９０）およびゲート電極４０は、アモルファスシリコンおよびポリシリコンに代えて、ゲルマニウム等が混合したシリコン化合物であってもよい。
【００３７】
本実施形態では、ｎ型のＭＯＳＦＥＴの製造方法を示したが、ｐ型のＭＯＳＦＥＴに適用することも可能である。さらに、フォトリソグラフィ技術を用いて同一の基板上にｎ型のＭＯＳＦＥＴとｐ型のＭＯＳＦＥＴを同時に形成することも可能である。
【００３８】
（第２の実施形態）
次に、本発明に係る第２の実施形態に従った半導体装置の製造方法を説明する。
【００３９】
図８は、従来例において、ニッケル膜が凝集する様子を示している。絶縁領域Iの絶縁膜上に形成された金属膜（ニッケル膜）はＲＴＡによって凝集する。この凝集した金属は、ソース・ドレイン領域８０の端部へ流入する。これは、ソース・ドレイン領域８０の端部において距離ｄ（図６参照）を小さくするので、接合リークの原因となり得る。
【００４０】
第１の実施形態では、絶縁領域Iとニッケル膜１００との間にアモルファスシリコン膜９０を設けることによって、ソース・ドレイン領域８０への金属の流入を抑制することができる。
【００４１】
しかし、第１の実施形態において、絶縁領域Iの絶縁膜（シリコン酸化膜）上にアモルファスシリコンを約６ｎｍ堆積し、ニッケル膜を約１０ｎｍ堆積した後に、約３５０℃のＲＴＡ処理を行うと、ニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２）））膜がシリコン酸化膜上で凝集していることが分かった。
【００４２】
ＲＴＡ工程において、金属がソース・ドレイン層８０の端部へ流入することを完全に抑制するためには、ニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２））膜の凝集現象を抑制することが必要である。
【００４３】
そこで、第２の実施形態では、ニッケルよりも融点の高い金属からなるキャップ膜１０１をニッケル膜１００上に形成する。これにより、ニッケルシリサイド膜の凝集を防止し、ソース・ドレイン領域８０への金属の流入を効果的に抑制することができる。
【００４４】
図９および図１０は、本発明に係る第２の実施形態に従った半導体装置の製造方法の流れを示す断面図である。まず、図１から図３を参照して上述したように、ゲート電極４０、ソース・ドレイン領域８０等をシリコン基板１０上に形成する。
【００４５】
次に、図９に示すように、シリコン基板１０の主面全体にアモルファスシリコン膜９０（例えば、約６ｎｍ）および第１の金属膜としてのニッケル膜１００（例えば、約１０ｎｍ）を堆積する。ここのプロセスは、第１の実施形態のプロセスと同じである。
【００４６】
続いて、ニッケル膜１００上にキャップ膜１０１を、１０ｎｍ〜１００ｎｍ（例えば、３０ｎｍ）堆積する。キャップ膜１０１は、第1の金属膜としてのニッケル膜１００よりも融点の高い第２の金属からなる。例えば、第２の金属は、タングステン、モリブデン、チタン、ジルコニウム、タンタル、ハフニウム、バナジウムまたはニオブのいずれかである。また、キャップ膜１０１は、第２の金属の化合物であってもよい。例えば、第２の金属の化合物は、窒化タングステン、窒化モリブデン、窒化チタン、窒化ジルコニウム、窒化タンタル、窒化ハフニウム、窒化バナジウムまたは窒化ニオブのいずれかである。
【００４７】
次に、例えば、３５０℃で第１のＲＴＡを行う。第１のＲＴＡの温度は、ニッケル膜１００の融点以上かつキャップ膜１０１の融点以下である。これにより、第１の実施形態と同様に、半導体領域Ｓでは、ニッケル膜１００は、アモルファスシリコン膜９０と反応するだけでなく、アモルファスシリコン膜９０の下にあるソース・ドレイン領域８０およびゲート電極４０の表面にあるシリコンとも反応する。その結果、ニッケルシリサイド（ＮｉｘＳｉ（１＜ｘ＜２））が第１のシリサイド膜１１０として形成される。一方、絶縁体領域Ｉでは、ニッケル膜１００は、アモルファスシリコン膜９０と反応する。その結果、ニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２））が第２のシリサイド膜１２０として形成される。
【００４８】
このＲＴＡ工程において、キャップ膜１０１は、シリコンやニッケルと反応しないためそのままの状態で残存する。これにより、キャップ膜１０１は、素子分離部２０上に形成されたニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２））膜１２０を物理的な力によって押さえ込んでいる。その結果、ニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２））膜１２０は、ＲＴＡ工程において凝集せず、ソース・ドレイン領域８０の端部へ流れ込まない。
【００４９】
キャップ膜１０１およびニッケルの含有率の高いニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２））膜１２０は、硫酸過水液、アンモニア過水液、あるいは、希塩酸と過酸化水素水との混合溶液で除去することができる。よって、キャップ膜１０１およびニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２））膜１２０を選択的にエッチングし、ニッケルシリサイド（ＮｉｘＳｉ（１≦ｘ≦２））膜１１０を残存させることができる。
【００５０】
その後、第２のＲＴＡ処理以降のプロセスは、第１の実施形態と同様である。これにより、図６に示すような半導体装置が完成する。
【００５１】
第２の実施形態によれば、キャップ膜１０１が、素子分離部２０上に形成されたニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２））膜１２０を物理的な力によって押さえ込んでいる。その結果、ニッケルシリサイド（ＮｉｙＳｉ（ｙ＞２））膜１２０がソース・ドレイン領域８０の端部へ流れ込まないので、ソース・ドレイン領域８０の端部での接合リークを防止することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る実施形態に従ったＭＩＳＦＥＴの製造方法を示した断面図。
【図２】図１に続くＭＩＳＦＥＴの製造方法を示した断面図。
【図３】図２に続くＭＩＳＦＥＴの製造方法を示した断面図。
【図４】図３に続くＭＩＳＦＥＴの製造方法を示した断面図。
【図５】図４に続くＭＩＳＦＥＴの製造方法を示した断面図。
【図６】図５に続くＭＩＳＦＥＴの製造方法を示した断面図。
【図７】膜厚比ＴＭ／ＴＳｉおよび抵抗比ρｓｂ／ρｓａを示すグラフ。
【図８】従来例において、ニッケル膜が凝集する様子を示した図。
【図９】本発明に係る第２の実施形態に従った半導体装置の製造方法を示す断面図。
【図１０】図９に続く半導体装置の製造方法を示す断面図。
【符号の説明】
【００５３】
１０…シリコン基板
２０…素子分離部
４０…ゲート電極
５０…スペーサ
６０…エクステンション層
７０…側壁膜
８０…ソース・ドレイン領域
９０…アモルファスシリコン膜
１００…ニッケル膜
１１０…第１のシリサイド膜
１２０…第２のシリサイド膜
Ｓ…半導体領域
Ｉ…絶縁体領域
ＴＳｉ…アモルファスシリコン膜９０の膜厚
ＴＭ…ニッケル膜１００の膜厚
【図１】
2006128605.tif 000003
【図２】
2006128605.tif 000004
【図３】
2006128605.tif 000005
【図４】
2006128605.tif 000006
【図５】
2006128605.tif 000007
【図６】
2006128605.tif 000008
【図７】
2006128605.tif 000009
【図８】
2006128605.tif 000010
【図９】
2006128605.tif 000011
【図１０】
2006128605.tif 000012