(57)【要約】【課題】出力段のトランジスタの特性に関わらず、アイドリング電流が所定の値となる電力増幅回路を提供する【解決手段】直列に接続され、接続点における電圧を出力電圧として出力する正側出力抵抗及び負側出力抵抗と、ゲート電圧に応じた電流を正側出力抵抗に流す正側トランジスタと、ゲート電圧に応じた電流を負側出力抵抗に流す負側トランジスタと、入力電圧に応じた正側バイアス電圧及び負側バイアス電圧を生成するバイアス生成部と、正側バイアス電圧と、正側トランジスタのソース電圧とが略同一となるように、正側トランジスタのゲート端子に印加する電圧を制御する正側制御部と、負側バイアス電圧と、負側トランジスタのソース電圧とが略同一となるように、負側トランジスタのゲート端子に印加する電圧を制御する負側制御部とを備える電力増幅回路を提供する。【選択図】図１
2006222770.tif 000002
【特許請求の範囲】
【請求項１】
与えられる入力電圧に応じた出力電圧を出力する電力増幅回路であって、
直列に接続され、接続点における電圧を前記出力電圧として出力する正側出力抵抗及び負側出力抵抗と、
ソース端子が前記正側出力抵抗に接続され、ゲート端子に与えられる電圧に応じた電流を前記正側出力抵抗に流す正側トランジスタと、
ソース端子が前記負側出力抵抗に接続され、ゲート端子に与えられる電圧に応じた電流を前記負側出力抵抗に流す負側トランジスタと、
前記入力電圧に応じた正側バイアス電圧を生成する正側バイアス生成部と、
前記入力電圧に応じた負側バイアス電圧を生成する負側バイアス生成部と、
前記正側バイアス電圧と、前記正側トランジスタのソース電圧とが略同一となるように、前記正側トランジスタの前記ゲート端子に印加する電圧を制御する正側制御部と、
前記負側バイアス電圧と、前記負側トランジスタのソース電圧とが略同一となるように、前記負側トランジスタの前記ゲート端子に印加する電圧を制御する負側制御部と
を備える電力増幅回路。
【請求項２】
前記正側バイアス生成部は、前記入力電圧に所定の電圧を加えて前記正側バイアス電圧を生成し、
前記負側バイアス生成部は、前記入力電圧から前記所定の電圧を減じて前記負側バイアス電圧を生成する
請求項１に記載の電力増幅回路。
【請求項３】
前記正側制御部は、非反転入力端子に前記正側バイアス電圧を受け取り、反転入力端子に前記正側トランジスタの前記ソース電圧を受け取る増幅器を有し、
前記負側制御部は、非反転入力端子に前記負側バイアス電圧を受け取り、反転入力端子に前記負側トランジスタの前記ソース電圧を受け取る増幅器を有する
請求項１に記載の電力増幅回路。
【請求項４】
前記正側バイアス生成部は、
前記入力電圧に所定の電圧を加える昇圧部と、
前記昇圧部の出力端と、前記正側出力抵抗及び前記負側出力抵抗間の前記接続点との間に直列に設けられ、前記昇圧部が出力する電圧を分圧した電圧を、前記正側バイアス電圧として前記正側制御部に供給する２つの正側分圧抵抗と
を有し、
前記負側バイアス生成部は、
前記入力電圧から前記所定の電圧を減じる降圧部と、
前記降圧部の出力端と、前記正側出力抵抗及び前記負側出力抵抗間の前記接続点との間に直列に設けられ、前記降圧部が出力する電圧を分圧した電圧を、前記負側バイアス電圧として前記負側制御部に供給する２つの負側分圧抵抗と
を有する請求項２に記載の電力増幅回路。
【請求項５】
前記正側出力抵抗の抵抗値は、前記２つの正側分圧抵抗のそれぞれの抵抗値より小さく、
前記負側出力抵抗の抵抗値は、前記２つの負側分圧抵抗のそれぞれの抵抗値より小さい
請求項４に記載の電力増幅回路。
【請求項６】
前記２つの正側分圧抵抗の抵抗比、及び前記２つの負側分圧抵抗の抵抗比を制御することにより、前記電力増幅回路の出力インピーダンスを制御する抵抗制御部を更に備える
請求項４に記載の電力増幅回路。
【請求項７】
前記正側バイアス生成部は、
前記入力電圧に所定の電圧を加える昇圧部と、
コレクタ端子が第１の正側分圧抵抗を介して所定の正電位に接続され、エミッタ端子が第２の正側分圧抵抗を介して前記接続点に接続され、ゲート端子に前記昇圧部が出力する電圧を受け取り、コレクタ電圧を前記正側バイアス電圧として前記正側制御部に供給する正側バイアストランジスタと
を有し、
前記負側バイアス生成部は、
前記入力電圧から前記所定の電圧を減じる降圧部と、
コレクタ端子が第１の負側分圧抵抗を介して所定の負電位に接続され、エミッタ端子が第２の負側分圧抵抗を介して前記接続点に接続され、ゲート端子に前記降圧部が出力する電圧を受け取り、コレクタ電圧を前記負側バイアス電圧として前記負側制御部に供給する負側バイアストランジスタと
を有する
請求項１に記載の電力増幅回路。
【請求項８】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに印加するべき入力電圧が与えられ、前記入力電圧に基づいて、前記被試験デバイスに電源電力を供給する電力増幅回路と、
前記電源電力が供給された前記被試験デバイスの動作を検出し、前記被試験デバイスの良否を判定する判定部と
を備え、
前記電力増幅回路は、
直列に接続され、接続点における電圧を電源電圧として前記被試験デバイスに出力する正側出力抵抗及び負側出力抵抗と、
ソース端子が前記正側出力抵抗に接続され、ゲート端子に与えられる電圧に応じた電流を前記正側出力抵抗に流す正側トランジスタと、
ソース端子が前記負側出力抵抗に接続され、ゲート端子に与えられる電圧に応じた電流を前記負側出力抵抗に流す負側トランジスタと、
前記入力電圧に応じた正側バイアス電圧を生成する正側バイアス生成部と、
前記入力電圧に応じた負側バイアス電圧を生成する負側バイアス生成部と、
前記正側バイアス電圧と、前記正側トランジスタのソース電圧とが略同一となるように、前記正側トランジスタの前記ゲート端子に印加する電圧を制御する正側制御部と、
前記負側バイアス電圧と、前記負側トランジスタのソース電圧とが略同一となるように、前記負側トランジスタの前記ゲート端子に印加する電圧を制御する負側制御部と
を有する試験装置。
【請求項９】
前記試験装置は、複数の前記被試験デバイスを並行して試験し、前記電力増幅回路を、前記被試験デバイス毎に備える
請求項８に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、与えられる入力電圧に応じた出力電圧を出力する電力増幅回路、及び被試験デバイスを試験する試験装置に関する。
【背景技術】
【０００２】
従来、例えば半導体回路等の被試験デバイスを試験する場合、被試験デバイスを駆動するための電源電力を被試験デバイスに供給している。当該電源電力は、電力増幅回路によって生成される。
【０００３】
電力増幅回路は、与えられる入力電圧に応じた電源電圧を出力し、また被試験デバイスの消費電流に応じて電源電流を出力する。従来、電力増幅回路として、パワーデバイスとして機能する２つのトランジスタを備えるプッシュプル回路が用いられている。プッシュプル回路は、電源電流を出力しない状態で、パワーデバイスにアイドリング電流を流すことにより、パワーデバイスの動作点を所望の領域に調整する回路である。
【０００４】
関連する特許文献等は、現在認識していないため、その記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電力増幅回路のアイドリング電流は、パワーデバイスの特性によって変化する。例えば、同一の構成を有する電力増幅回路であっても、パワーデバイスの特性のばらつきにより、流れるアイドリング電流は一定にならない。このため、電力増幅回路の特性が設計値と一致しない場合がある。また、複数の電力増幅回路を並列に使用する場合、それぞれの電力増幅回路の特性にばらつきが生じてしまう。
【０００６】
また、パワーデバイスは、温度変動と共に、流れる電流量が変化する。このため、電力増幅回路の電源投入時から定常状態になるまで、アイドリング電流が変動し、電力増幅回路の特性も変動してしまう。
【０００７】
また、このような電力増幅回路を用いて被試験デバイスの試験を行うと、被試験デバイスに所望の電源電力を供給することができない場合があり、試験を精度よく行なうことができない。
【０００８】
また、このようなパワーデバイスの特性のばらつき等の影響を低減するために、電力増幅回路の出力段に抵抗値の高い抵抗を挿入することも考えられるが、出力インピーダンスの悪化を招くと共に、パワーデバイスを駆動するために高電圧を印加する必要があり、電力増幅回路の消費電力の増大を招いてしまう。
【０００９】
このため本発明は、上述した課題を解決することのできる電力増幅回路及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の第１の形態においては、与えられる入力電圧に応じた出力電圧を出力する電力増幅回路であって、直列に接続され、接続点における電圧を出力電圧として出力する正側出力抵抗及び負側出力抵抗と、ソース端子が正側出力抵抗に接続され、ゲート端子に与えられる電圧に応じた電流を正側出力抵抗に流す正側トランジスタと、ソース端子が負側出力抵抗に接続され、ゲート端子に与えられる電圧に応じた電流を負側出力抵抗に流す負側トランジスタと、入力電圧に応じた正側バイアス電圧を生成する正側バイアス生成部と、入力電圧に応じた負側バイアス電圧を生成する負側バイアス生成部と、正側バイアス電圧と、正側トランジスタのソース電圧とが略同一となるように、正側トランジスタのゲート端子に印加する電圧を制御する正側制御部と、負側バイアス電圧と、負側トランジスタのソース電圧とが略同一となるように、負側トランジスタのゲート端子に印加する電圧を制御する負側制御部とを備える電力増幅回路を提供する。
【００１１】
正側バイアス生成部は、入力電圧に所定の電圧を加えて正側バイアス電圧を生成し、負側バイアス生成部は、入力電圧から所定の電圧を減じて負側バイアス電圧を生成してよい。正側制御部は、非反転入力端子に正側バイアス電圧を受け取り、反転入力端子に正側トランジスタのソース電圧を受け取る増幅器を有し、負側制御部は、非反転入力端子に負側バイアス電圧を受け取り、反転入力端子に負側トランジスタの前記ソース電圧を受け取る増幅器を有してよい。
【００１２】
正側バイアス生成部は、入力電圧に所定の電圧を加える昇圧部と、昇圧部の出力端と、正側出力抵抗及び負側出力抵抗間の接続点との間に直列に設けられ、昇圧部が出力する電圧を分圧した電圧を、正側バイアス電圧として正側制御部に供給する２つの正側分圧抵抗とを有し、負側バイアス生成部は、入力電圧から所定の電圧を減じる降圧部と、降圧部の出力端と、正側出力抵抗及び負側出力抵抗間の接続点との間に直列に設けられ、降圧部が出力する電圧を分圧した電圧を、負側バイアス電圧として負側制御部に供給する２つの負側分圧抵抗とを有してよい。
【００１３】
正側出力抵抗の抵抗値は、２つの正側分圧抵抗のそれぞれの抵抗値より小さく、負側出力抵抗の抵抗値は、２つの負側分圧抵抗のそれぞれの抵抗値より小さいことが好ましい。電力増幅回路は、２つの正側分圧抵抗の抵抗比、及び２つの負側分圧抵抗の抵抗比を制御することにより、電力増幅回路の出力インピーダンスを制御する抵抗制御部を更に備えてよい。
【００１４】
正側バイアス生成部は、入力電圧に所定の電圧を加える昇圧部と、コレクタ端子が第１の正側分圧抵抗を介して所定の正電位に接続され、エミッタ端子が第２の正側分圧抵抗を介して接続点に接続され、ゲート端子に昇圧部が出力する電圧を受け取り、コレクタ電圧を正側バイアス電圧として正側制御部に供給する正側バイアストランジスタとを有し、負側バイアス生成部は、入力電圧から所定の電圧を減じる降圧部と、コレクタ端子が第１の負側分圧抵抗を介して所定の負電位に接続され、エミッタ端子が第２の負側分圧抵抗を介して接続点に接続され、ゲート端子に降圧部が出力する電圧を受け取り、コレクタ電圧を負側バイアス電圧として負側制御部に供給する負側バイアストランジスタとを有してよい。
【００１５】
本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに印加するべき入力電圧が与えられ、入力電圧に基づいて、被試験デバイスに電源電力を供給する電力増幅回路と、電源電力が供給された被試験デバイスの動作を検出し、被試験デバイスの良否を判定する判定部とを備え、電力増幅回路は、直列に接続され、接続点における電圧を電源電圧として被試験デバイスに出力する正側出力抵抗及び負側出力抵抗と、ソース端子が正側出力抵抗に接続され、ゲート端子に与えられる電圧に応じた電流を正側出力抵抗に流す正側トランジスタと、ソース端子が負側出力抵抗に接続され、ゲート端子に与えられる電圧に応じた電流を負側出力抵抗に流す負側トランジスタと、入力電圧に応じた正側バイアス電圧を生成する正側バイアス生成部と、入力電圧に応じた負側バイアス電圧を生成する負側バイアス生成部と、正側バイアス電圧と、正側トランジスタのソース電圧とが略同一となるように、正側トランジスタのゲート端子に印加する電圧を制御する正側制御部と、負側バイアス電圧と、負側トランジスタのソース電圧とが略同一となるように、負側トランジスタのゲート端子に印加する電圧を制御する負側制御部とを有する試験装置を提供する。
【００１６】
試験装置は、複数の被試験デバイスを並行して試験し、電力増幅回路を、被試験デバイス毎に備えてよい。
【００１７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の実施形態に係る電力増幅回路１００の構成の第１例を示す図である。電力増幅回路１００は、与えられる入力電圧に応じた出力電圧を出力する回路である。本例においては、正側制御部４０−１及び負側制御部４０−２が、出力段の正側トランジスタ７２−１及び負側トランジスタ７２−２のソース電圧を一定値に制御することにより、出力段に流れるアイドリング電流を一定に制御し、これらのトランジスタを所望の動作領域で駆動させる。
【００２０】
電力増幅回路１００は、正側バイアス生成部１０−１、負側バイアス生成部１０−２、正側制御部４０−１、負側制御部４０−２、正側出力部７０−１、及び負側出力部７０−２を備える。
【００２１】
正側バイアス生成部１０−１及び負側バイアス生成部１０−２は、与えられる入力電圧に基づいて、正側バイアス電圧及び負側バイアス電圧を生成する。本例において、正側バイアス生成部１０−１は、入力電圧に所定の電圧を加えて正側バイアス電圧を生成し、負側バイアス生成部１０−２は、入力電圧から所定の電圧を減じて負側バイアス電圧を生成する。
【００２２】
正側バイアス生成部１０−１は、昇圧部１４−１及びノレータ１２−１を有する。昇圧部１４−１は、一端に入力電圧を受け取り、他端がノレータ１２−１を介して正電位Ｖｐｐに接続される。昇圧部１４−１は、受け取った入力電圧に所定の電圧を加えて出力する。本例において昇圧部１４−１は、ツェナーダイオードを有する。昇圧部１４−１は、入力電圧を、ツェナーダイオードによって定まる昇圧値だけ昇圧して、正側バイアス電圧を生成する。
【００２３】
負側バイアス生成部１０−２は、降圧部１４−２及びノレータ１２−２を有する。降圧部１４−２は、一端に入力電圧を受け取り、他端がノレータ１２−２を介して負電位Ｖｎｎに接続される。降圧部１４−２は、受け取った入力電圧から所定の電圧を減じて出力する。ここで、昇圧部１４−１において昇圧される電圧量と、降圧部１４−２において降圧される電圧量とは、略等しい。本例において降圧部１４−２は、昇圧部１４−１におけるツェナーダイオードと略同一の特性のツェナーダイオードを有する。降圧部１４−２は、入力電圧を、ツェナーダイオードによって定まる降圧値だけ降圧して、負側バイアス電圧を生成する。
【００２４】
正側出力部７０−１は、正側トランジスタ７２−１及び正側出力抵抗７４−１を有する。また、負側出力部７０−２は、負側トランジスタ７２−２及び負側出力抵抗７４−２を有する。ここで、正側出力抵抗７４−１の抵抗値と、負側出力抵抗７４−２の抵抗値とは略等しい。また、本例において正側トランジスタ７２−１は、ｎ型ＭＯＳＦＥＴであり、負側トランジスタ７２−２は、ｐ型ＭＯＳＦＥＴである。
【００２５】
正側トランジスタ７２−１は、ドレイン端子が所定の正電位Ｖｐｐに接続され、ソース端子が正側出力抵抗７４−１に接続され、ゲート端子に与えられる電圧に応じた電流を正側出力抵抗７４−１に流す。また、負側トランジスタ７２−２は、ドレイン端子が所定の負電位Ｖｎｎに接続され、ソース端子が負側出力抵抗７４−２に接続され、ゲート端子に与えられる電圧に応じた電流を負側出力抵抗７４−２に流す。
【００２６】
正側出力抵抗７４−１及び負側出力抵抗７４−２は、正側トランジスタ７２−１のソース端子と、負側トランジスタ７２−２のソース端子との間に直列に接続される。また、正側出力抵抗７４−１と負側出力抵抗７４−２との接続点における電圧が、出力電圧として外部に出力される。
【００２７】
正側制御部４０−１は、正側バイアス生成部１０−１が出力する正側バイアス電圧と、正側トランジスタ７２−１のソース電圧が略同一となるように、正側トランジスタのゲート端子に印加する電圧を制御する。つまり、正側制御部４０−１は、正側バイアス電圧と、当該ソース電圧とが略同一となるように正側トランジスタ７２−１が正側出力抵抗７４−１に流す電流を制御する。正側制御部４０−１は、非反転入力端子に正側バイアス電圧を受け取り、反転入力端子に正側トランジスタ７２−１のソース電圧を受け取る差動増幅器４２−１を有してよい。
【００２８】
負側制御部４０−２は、負側バイアス生成部１０−２が出力する負側バイアス電圧と、負側トランジスタ７２−２のソース電圧が略同一となるように、負側トランジスタのゲート端子に印加する電圧を制御する。つまり、負側制御部４０−２は、負側バイアス電圧と、当該ソース電圧とが略同一となるように負側トランジスタ７２−２が負側出力抵抗７４−２に流す電流を制御する。負側制御部４０−２は、非反転入力端子に負側バイアス電圧を受け取り、反転入力端子に負側トランジスタ７２−２のソース電圧を受け取る差動増幅器４２−２を有してよい。
【００２９】
このような構成により、電力増幅回路１００のアイドリング時に正側出力抵抗７４−１及び負側出力抵抗７４−２に流れるアイドリング電流は一定となる。すなわち、アイドリング電流Ｉｄは、昇圧部１４−１が昇圧する電圧をＶＢ＿ｐ、降圧部１４−２が降圧する電圧をＶＢ＿ｎ、正側出力抵抗７４−１の抵抗値をＲｏ＿ｐ、負側出力抵抗７４−２の抵抗値をＲｏ＿ｎとすると、下式であたえられる。
Ｉｄ＝（ＶＢ＿ｐ−ＶＢ＿ｎ）／（Ｒｏ＿ｐ＋Ｒｏ＿ｎ）    ・・・式（１）
【００３０】
また、正側制御部４０−１及び負側制御部４０−２は、アイドリング電流が式（１）に示した値となるように、正側トランジスタ７２−１及び負側トランジスタ７２−２を制御する。このように、本例における電力増幅回路１００は、正側トランジスタ７２−１及び負側トランジスタ７２−２の特性に関わらず、アイドリング電流を所定の値に制御することができる。このため、これらのトランジスタを所定の動作領域で動作させることができる。また、複数の電力増幅回路１００を並列に使用する場合、トランジスタの特性のばらつきに関わらず、それぞれの電力増幅回路１００におけるアイドリング電流を一定値に制御することができる。
【００３１】
図２は、電力増幅回路１００の構成の第２例を示す図である。本例における電力増幅回路１００は、アイドリング電流を一定に制御し、且つ出力段における消費電力を抑えながら出力インピーダンスを調整可能な回路である。本例における電力増幅回路１００は、図１に示した電力増幅回路１００の構成に対し、正側バイアス生成部１０−１及び負側バイアス生成部１０−２の構成が異なる。他の構成要素については、図１において説明した電力増幅回路１００の構成要素と同一である。
【００３２】
正側バイアス生成部１０−１は、図１において説明した正側バイアス生成部１０−１の構成に加え、正側バッファトランジスタ１６−１、第１の正側分圧抵抗１８−１、及び第２の正側分圧抵抗２０−１を更に有する。また、負側バイアス生成部１０−２は、図１において説明した負側バイアス生成部１０−２の構成に加え、負側バッファトランジスタ１６−２、第１の負側分圧抵抗１８−２、及び第２の負側分圧抵抗２０−２を更に有する。
【００３３】
正側バッファトランジスタ１６−１は、コレクタ端子が所定の正電位Ｖｐｐに接続され、エミッタ端子が第１の正側分圧抵抗１８−１に接続され、ベース端子が昇圧部１４−１の出力端に接続される。また負側バッファトランジスタ１６−１は、コレクタ端子が所定の負電位Ｖｎｎに接続され、エミッタ端子が第１の負側分圧抵抗１８−２に接続され、ベース端子が降圧部１４−２の出力端に接続される。本例において正側バッファトランジスタ１６−１は、ｎｐｎ型バイポーラトランジスタであり、負側バッファトランジスタ１６−２は、ｐｎｐ型バイポーラトランジスタである。
【００３４】
第１の正側分圧抵抗１８−１、第２の正側分圧抵抗２０−１、第２の負側分圧抵抗２０−２、及び第１の負側分圧抵抗１８−２は、正側バッファトランジスタ１６−１のエミッタ端子から、負側バッファトランジスタ１６−２のエミッタ端子にかけて、順に直列に接続される。
【００３５】
第１の正側分圧抵抗１８−１及び第２の正側分圧抵抗２０−１は、昇圧部１４−１により昇圧された電圧を、正側バッファトランジスタ１６−１を介して受け取り、受け取った電圧をそれぞれの抵抗値の比で分圧し、正側バイアス電圧として正側制御部４０−１に供給する。つまり、第１の正側分圧抵抗１８−１と、第２の正側分圧抵抗２０−１との接続点における電圧が、正側バイアス電圧として正側制御部４０−１に供給される。
【００３６】
第１の負側分圧抵抗１８−２及び第２の負側分圧抵抗２０−２は、降圧部１４−２により昇圧された電圧を、負側バッファトランジスタ１６−２を介して受け取り、受け取った電圧をそれぞれの抵抗値の比で分圧し、負側バイアス電圧として負側制御部４０−２に供給する。つまり、第１の負側分圧抵抗１８−２と、第２の負側分圧抵抗２０−２との接続点における電圧が、負側バイアス電圧として負側制御部４０−２に供給される。ここで、第１の正側分圧抵抗１８−１の抵抗値と、第１の負側分圧抵抗１８−２の抵抗値とは略等しく、第２の正側分圧抵抗２０−１の抵抗値と、第２の負側分圧抵抗２０−２の抵抗値とは略等しい。
【００３７】
また、第２の正側分圧抵抗２０−１と第２の負側分圧抵抗２０−２との接続点は、正側出力抵抗７４−１と負側出力抵抗７４−２との接続点に接続される。このような構成により、アイドリング電流Ｉｄは、正側バッファトランジスタ１６−１のベース−エミッタ間電圧をＶｂｅ＿ｐ、負側バッファトランジスタ１６−２のベース−エミッタ間電圧をＶｂｅ＿ｎ、第１の正側分圧抵抗１８−１の抵抗値をＲｃ１＿ｐ、第２の正側分圧抵抗２０−１の抵抗値をＲｃ２＿ｐ、第１の負側分圧抵抗１８−２の抵抗値をＲｃ１＿ｎ、第２の負側分圧抵抗２０−２の抵抗値をＲｃ２＿ｎとすると、下式で与えられる。
Ｉｄ＝（（ＶＢ＿ｐ−Ｖｂｅ＿ｐ）×Ｒｃ２＿ｐ／（Ｒｃ１＿ｐ＋Ｒｃ２＿ｐ）
−（ＶＢ＿ｎ−Ｖｂｅ＿ｎ）×Ｒｃ２＿ｎ／（Ｒｃ１＿ｎ＋Ｒｃ２＿ｎ））
／（Ｒｏ＿ｐ＋Ｒｏ＿ｎ）            ・・・式（２）
【００３８】
式（２）より明らかなように、アイドリング電流Ｉｄは、出力段のトランジスタの特性によらず、一定値となる。また、電力増幅回路１００の出力インピーダンスＺｏは、下式で与えられる。
Ｚｏ＝Ｒｏ＿ｐ×（Ｒｃ１＿ｐ＋Ｒｃ２＿ｐ）／Ｒｃ２＿ｐ
＝Ｒｏ＿ｎ×（Ｒｃ１＿ｎ＋Ｒｃ２＿ｎ）／Ｒｃ２＿ｎ
・・・式（３）
【００３９】
式（３）から明らかなように、出力インピーダンスＺｏは、正側及び負側における第１の分圧抵抗１８と第２の分圧抵抗２０の比を調整することにより、制御することができる。つまり、出力インピーダンスＺｏを大きくする場合であっても、抵抗値の小さい正側及び負側における出力抵抗７４を用いることができ、電力増幅回路１００の電源として与えられる正電位Ｖｐｐ及び負電位Ｖｎｎを低く抑えることができる。このため、電力増幅回路１００における消費電力を抑えつつ、出力インピーダンスＺｏを制御することができる。
【００４０】
本例においては、正側出力抵抗７４−１の抵抗値は、２つの正側分圧抵抗（１８−１、２０−１）のそれぞれの抵抗値より小さく、負側出力抵抗７４−２の抵抗値は、２つの負側分圧抵抗（１８−２、２０−２）のそれぞれの抵抗値より小さいことが好ましい。例えば、それぞれの出力抵抗の抵抗値は１Ω以下であって、それぞれの分圧抵抗の抵抗値は、数ｋΩであってよい。
【００４１】
図３は、電力増幅回路１００の構成の第３例を示す図である。本例における電力増幅回路１００は、図２において説明した電力増幅回路１００において、正側トランジスタ７２−１及び負側トランジスタ７２−２の極性を逆転した構成を有する。つまり、本例における電力増幅回路１００の正側トランジスタ７２−１は、ｐ型ＭＯＳＦＥＴであり、負側トランジスタ７２−２は、ｎ型ＭＯＳＦＥＴである。
【００４２】
この場合、正側出力抵抗７４−１は、正側トランジスタ７２−１のソース端子と、所定の正電位Ｖｐｐとの間に設けられ、負側出力抵抗７４−２は、負側トランジスタ７２−２のソース端子と、所定の負電位Ｖｎｎとの間に設けられる。また、正側トランジスタ７２−１のドレイン端子と、負側トランジスタ７２−２のドレイン端子とは接続され、当該接続点における電圧が、出力電圧として外部に出力される。このような構成によっても、図１又は図２において説明した電力増幅回路１００と同様に、出力段のトランジスタの特性に関わらず、アイドリング電流を所定値にすることができる。
【００４３】
また、図３に示すように、正側及び負側のバイアス生成部１０において、バッファトランジスタ１６のコレクタ端子と所定の正電位Ｖｐｐとの間に、第１の分圧抵抗１８が設けられ、バッファトランジスタ１６のソース端子に、第２の分圧抵抗２０が接続されていてもよい。この場合、バッファトランジスタ１６のコレクタ端子と、第１の分圧抵抗１８との接続点における電圧が、バイアス電圧として正側又は負側の制御部４０に供給される。このような構成によっても、図２において説明した電力増幅回路１００と同様に、出力インピーダンスＺｏを調整することができる。
【００４４】
図４は、電力増幅回路１００の構成の第４例を示す図である。本例における電力増幅回路１００は、正側及び負側のバイアス生成部１０において、抵抗によりバイアス電圧を生成する。ツェナーダイオードの順方向電圧、及びトランジスタのベース−エミッタ間電圧にはばらつきが生じやすいため、これらを用いてバイアス電圧を生成すると、所望のバイアス電圧を生成できない場合がある。これに対し、抵抗は抵抗値を精度よく調整して形成することができるため、本例における電力増幅回路１００は、所望のバイアス電圧を精度よく生成することができる。
【００４５】
正側バイアス生成部１０−１は、昇圧部１４−１として抵抗を用いる。また、本例における正側バイアス生成部１０−１は、図２において説明した正側バイアス生成部１０−１の構成に対し、正側バッファトランジスタ１６−１を有さない。第１の正側分圧抵抗１８−１及び第２の正側分圧抵抗２０−１は、昇圧部１４−１の出力端と、正側出力抵抗７４−１及び負側出力抵抗７４−２の接続点との間に直列に設けられる。
【００４６】
また、負側バイアス生成部１０−２は、図４に示すように、正側バイアス生成部１０−１と同様の構成を有する。このような構成により、上述したように、所望のバイアス電圧を精度よく生成することができる。
【００４７】
ここで、昇圧部１４−１として機能する抵抗の抵抗値は、第１の正側分圧抵抗１８−１及び第２の正側分圧抵抗２０−１の抵抗値より十分小さいことが好ましい。例えば、ノレータ１２−１に流れる電流の略全てが、昇圧部１４−１に流れるような抵抗値を有することが好ましい。また同様に、降圧部１４−２として機能する抵抗の抵抗値は、第１の負側分圧抵抗１８−２及び第２の負側分圧抵抗２０−２の抵抗値より十分小さいことが好ましい。
【００４８】
図５は、電力増幅回路１００の構成の第５例を示す図である。本例における電力増幅回路１００は、図４において説明した電力増幅回路１００の構成に対し、正側及び負側のバイアス生成部１０において、ボルテージフォロワ回路２２を更に有する。
【００４９】
正側バイアス生成部１０−１は、昇圧部１４−１の出力端と、第１の正側分圧抵抗１８−１との間に、ボルテージフォロワ回路２２−１を有する。また、負側バイアス生成部１０−２は、降圧部１４−２の出力端と、第１の負側分圧抵抗１８−２との間に、ボルテージフォロワ回路２２−２を有する。このような構成により、昇圧部１４−１又は降圧部１４−２が生成した電圧を、精度よく第１の正側分圧抵抗１８−１又は第１の負側分圧抵抗１８−２に伝送することができる。
【００５０】
また、電力増幅回路１００は、第１の分圧抵抗１８及び第２の分圧抵抗２０の抵抗値を制御する抵抗制御部を更に有していてもよい。これにより、電力増幅回路１００の出力インピーダンスを所望の値に制御することができる。
【００５１】
図６は、電力増幅回路１００が備える抵抗制御部３０を説明する図である。抵抗制御部３０は、正側及び負側のバイアス生成部１０における第１の分圧抵抗１８及び第２の分圧抵抗２０の抵抗値を制御する。図６においては、正側バイアス生成部１０−１における第１の正側分圧抵抗１８−１及び第２の正側分圧抵抗２０−１の抵抗値を制御する場合について説明する。
【００５２】
式（３）に関連して説明したように、抵抗制御部３０は、第１の正側分圧抵抗１８−１及び第２の正側分圧抵抗２０−１の抵抗比を制御することにより、出力インピーダンスの値を容易に制御することができる。第１の正側分圧抵抗１８−１及び第２の正側分圧抵抗２０−１は、例えば可変抵抗であってよい。また、正側バイアス生成部１０における分圧抵抗の抵抗値を制御した場合、抵抗制御部３０は、負側バイアス生成部１０における分割抵抗の抵抗値も、同様に制御する。
【００５３】
図７は、本発明の実施形態に係る試験装置２００の構成の一例を示す図である。試験装置２００は、複数の被試験デバイス３００を並行して試験する装置であって、複数のパターン発生部（１２０−１〜１２０−ｎ、但しｎは任意の整数）、複数の電力増幅回路（１００−１〜１００−ｎ）、テスタ制御部１１０、及び判定部１３０を備える。被試験デバイス３００は、例えば半導体回路等の電子デバイスである。
【００５４】
複数の電力増幅回路１００は、複数の被試験デバイス３００に対応して設けられる。複数の電力増幅回路１００は、それぞれ図１から図６において説明した電力増幅回路１００と同一の構成を有し、対応する被試験デバイス３００に電源電力を供給する。
【００５５】
複数のパターン発生部１２０−１は、複数の被試験デバイス３００に対応して設けられる。それぞれのパターン発生部１２０−１は、被試験デバイス３００の試験を行うための試験パターンを、対応する被試験デバイス３００に供給する。
【００５６】
テスタ制御部１１０は、複数のパターン発生部１２０、及び複数の電力増幅回路１００を制御し、それぞれの被試験デバイス３００に所定の試験パターン及び電源電圧を供給させる。また判定部１３０は、電源電力が供給された被試験デバイス３００の動作を検出し、それぞれの被試験デバイス３００の良否を判定する。例えば、判定部１３０は、被試験デバイス３００が出力する出力信号に基づいて良否を判定してよく、また被試験デバイス３００に供給される電源電流を検出し、当該電源電流に基づいて被試験デバイス３００の良否を判定してもよい。
【００５７】
本例におけるそれぞれの電力増幅回路１００における昇圧部１４−１及び降圧部１４−２は、同一の昇圧電圧及び降圧電圧を生成することが好ましい。例えば、それぞれの昇圧部１４−１及び降圧部１４−２は、同一の特性を有するツェナーダイオードによって構成されてよい。これにより、それぞれの電力増幅回路１００におけるアイドリング電流を同一にすることができる。このため、それぞれの被試験デバイス３００の試験を精度よく行なうことができる。
【００５８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００５９】
以上から明らかなように、本発明によれば、出力段のトランジスタの特性に関わらず、アイドリング電流が所定の値となる電力増幅回路を提供することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係る電力増幅回路１００の構成の第１例を示す図である。
【図２】電力増幅回路１００の構成の第２例を示す図である。
【図３】電力増幅回路１００の構成の第３例を示す図である。
【図４】電力増幅回路１００の構成の第４例を示す図である。
【図５】電力増幅回路１００の構成の第５例を示す図である。
【図６】抵抗制御部３０を説明する図である。
【図７】本発明の実施形態に係る試験装置２００の構成の一例を示す図である。
【符号の説明】
【００６１】
１０・・・バイアス生成部、１２・・・ノレータ、１４−１・・・昇圧部、１４−２・・・降圧部、１６・・・バッファトランジスタ、１８・・・分圧抵抗、２０・・・分圧抵抗、２２・・・ボルテージフォロワ回路、３０・・・抵抗制御部、４０・・・制御部、４２・・・差動増幅器、７０・・・出力部、７２・・・トランジスタ、７４・・・出力抵抗、１００・・・電力増幅回路、１１０・・・テスタ制御部、１２０・・・パターン発生部、１３０・・・判定部、２００・・・試験装置、３００・・・被試験デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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