(57)【要約】【課題】ＣＡＭマクロをテストするための組み込み型自己テスト回路（ＢＩＳＴ）回路において、信号分配にかかわる配線チャネル領域、バッファ、ＦＦなどの物量およびＬＳＩピン数の削減を可能とし、チップへの実装を容易化する手段を提供するものである。【解決手段】ＲＡＭ用ＡＰＧ１０１とＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅの間にＣＡＭテスト用データジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃを挿入し、アドレス信号１２から直接、あるいはデコードしてＣＡＭマクロの書き込みデータを生成する。ＡＰＧ１０１は全メモリマクロに対して共通であり、ＣＡＭ固有のテストは制御信号１４によって挿入したデータジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃの動作を切り替えることにより行うことができる。データジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃは、被検査回路であるＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅの近傍に配置する。【選択図】  図１
2006236515.tif 000002
【特許請求の範囲】
【請求項１】
複数のＲＡＭマクロと、
複数のＣＡＭマクロと、
前記複数のＲＡＭマクロおよび前記複数のＣＡＭマクロをテストする第１のテストパターンを発生するよう構成され、前記複数のＲＡＭマクロおよび前記複数のＣＡＭマクロに共通に接続されたテストパターン発生回路と、
前記テストパターン発生回路から入力された前記第１のテストパターンに基づき前記複数のＣＡＭマクロのうち対応する少なくとも１つのＣＡＭマクロをテストする第２のテストパターンを生成するよう構成され、前記対応する少なくとも１つのＣＡＭマクロに接続されたデータジェネレータと
を具備して成り、
前記複数のＲＡＭマクロ、前記複数のＣＡＭマクロ、前記テストパターン発生回路、および前記データジェネレータは、単一の半導体集積回路チップ上に形成され、
前記データジェネレータと前記対応する少なくとも１つのＣＡＭマクロとを接続する配線の長さが、前記テストパターン発生回路と前記データジェネレータとを接続する配線の長さよりも短く、
前記データジェネレータと前記対応する少なくとも１つのＣＡＭマクロとを接続する配線の本数が、前記テストパターン発生回路と前記データジェネレータとを接続する配線の本数よりも多い
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記データジェネレータは、ＣＡＭマクロに書き込むデータの各ビットに対して３値すなわち｛０，１，Ｘ｝の３状態の出力が可能であることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記データジェネレータは、ＣＡＭマクロの全アドレスに対して互いに異なるデータを生成する機能を有することを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記データジェネレータは、ＣＡＭマクロの全アドレスに対して互いに異なるデータを生成する手段として、アドレス信号を入力信号としてメモリマクロへの書き込みデータを生成することを特徴とする半導体記憶装置。
【請求項５】
請求項２において、
前記データジェネレータは、任意の１ビットのみ反転したデータをＣＡＭマクロに生成する機能を有することを特徴とする半導体記憶装置。
【請求項６】
請求項５において、
前記データジェネレータは、任意の１ビットのみ反転したデータをＣＡＭマクロに生成する手段として、アドレス信号を入力信号としてメモリマクロへの書き込みデータを生成するためのデコーダ回路を有することを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記データジェネレータ機能とＣＡＭ機能とが単一のマクロ内に実現されていることを特徴とする半導体記憶装置。
【請求項８】
請求項７において、
前記マクロに供給するテストパターンを、前記テストパターン発生回路の出力とＬＳＩの外部入力ピンからの入力とから選択することが可能であることを特徴とする半導体記憶装置。
【請求項９】
請求項７において、
前記データジェネレータにおいて、メモリマクロへの書き込みデータを生成するための入力信号を、アドレス信号とデータ信号とから選択することが可能であることを特徴とする半導体記憶装置。
【請求項１０】
複数のＲＡＭマクロと、
複数のＣＡＭマクロと、
前記複数のＲＡＭマクロおよび前記複数のＣＡＭマクロをテストする第１のテストパターンを発生するよう構成され、前記複数のＲＡＭマクロおよび前記複数のＣＡＭマクロに共通に接続されたテストパターン発生回路と、
前記テストパターン発生回路から入力された前記第１のテストパターンに基づき前記複数のＣＡＭマクロのうち対応する複数のＣＡＭマクロをテストする第２のテストパターンを生成するよう構成され、前記対応する複数のＣＡＭマクロに共通に接続されたデータジェネレータと
を具備して成り、
前記複数のＲＡＭマクロ、前記複数のＣＡＭマクロ、前記テストパターン発生回路、および前記データジェネレータは、単一の半導体集積回路チップ上に形成され、
前記データジェネレータと前記対応する複数のＣＡＭマクロとを接続する配線の長さが、前記テストパターン発生回路と前記データジェネレータとを接続する配線の長さよりも短く、
前記データジェネレータと前記対応する複数のＣＡＭマクロとを接続する配線の本数が、前記テストパターン発生回路と前記データジェネレータとを接続する配線の本数よりも多い
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０において、
前記ジェネレータは、ＣＡＭマクロに書き込むデータの各ビットに対して３値すなわち｛０，１，Ｘ｝の３状態の出力が可能であることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
前記データジェネレータは、ＣＡＭマクロの全アドレスに対して互いに異なるデータを生成する機能を有することを特徴とする半導体記憶装置。
【請求項１３】
請求項１２において、
前記データジェネレータは、ＣＡＭマクロの全アドレスに対して互いに異なるデータを生成する手段として、アドレス信号を入力信号としてメモリマクロへの書き込みデータを生成することを特徴とする半導体記憶装置。
【請求項１４】
請求項１１において、
前記データジェネレータは、任意の１ビットのみ反転したデータをＣＡＭマクロに生成する機能を有することを特徴とする半導体記憶装置。
【請求項１５】
請求項１４において、
前記データジェネレータは、任意の１ビットのみ反転したデータをＣＡＭマクロに生成する手段として、アドレス信号を入力信号としてメモリマクロへの書き込みデータを生成するためのデコーダ回路を有することを特徴とする半導体記憶装置。
【請求項１６】
請求項１０において、
前記データジェネレータ機能とＣＡＭ機能とが単一のマクロ内に実現されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６において、
前記マクロに供給するテストパターンを、前記テストパターン発生回路の出力とＬＳＩの外部入力ピンからの入力とから選択することが可能であることを特徴とする半導体記憶装置。
【請求項１８】
請求項１６において、
前記データジェネレータにおいて、メモリマクロへの書き込みデータを生成するための入力信号を、アドレス信号とデータ信号とから選択することが可能であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、特に半導体記憶装置（半導体メモリ）の試験を行うためのテスト回路を内蔵した半導体記憶装置に関する。
【背景技術】
【０００２】
従来、ＲＡＭ−ＢＩＳＴ（RAM-Built-In Self Test）回路の構成として、複数のＲＡＭ（Random Access Memory）マクロに対し各マクロと１対１対応のＢＩＳＴ回路を搭載し、それぞれ入出力データを授受するものがある（例えば、特許文献１の図６参照）。
また、従来、ＢＩＳＴ回路を削減する構成として、ＢＩＳＴ回路の共通部分を１つ持ち、各ＲＡＭマクロの近傍に配置したＲＡＭマクロのアレイ構成に依存するデータ入出力回路との間で入出力データを授受するものがある（例えば、特許文献１の図１参照）。
また、従来、ＣＡＭ（Content Addressable Memory）を含むメモリＢＩＳＴの構成として、ＣＡＭを含む複数のメモリマクロに対し、共通のＢＩＳＴ回路から入出力データを直接授受するものがある（例えば、特許文献２参照）。
【０００３】
【特許文献１】特開２０００−１１１６１８号公報
【０００４】
【特許文献２】米国特許第５，５３５，１６４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、大規模集積回路（ＬＳＩ：Large Scale Integration）チップに内蔵されたメモリマクロをテストする方法として、外部のテスト装置によるものと、 ＲＡＭ（Random Access Memory）マクロテスト用組み込み型自己テスト（ＢＩＳＴ：Built-in Self Test）回路（以下ＲＡＭ−ＢＩＳＴ）によるものがある。
【０００６】
従来のＲＡＭ−ＢＩＳＴのテストパターン発生器（以下ＡＰＧ）は、アドレスの初期化・インクリメント・デクリメントと、書き込みデータ・期待値データ・制御信号の切り替えの機能を持つ。各信号は、セレクタにより外部ピン入力との間で選択可能である。上記特許文献１の図１および図２に開示されているように、書き込みデータ・期待値データは、その配線本数を削減するために、１ビットまたは２ビットの信号を分配し、それぞれＲＡＭマクロの入出力データビットの偶数ビット・奇数ビットに割り当てることにより、必要な書き込みデータ（Ａｌｌ０／１またはストライプ、チェッカーボード等のパターン）を生成することができる。
【０００７】
また、ＣＡＭ（Content Addressable Memory）にＲＡＭ−ＢＩＳＴの発想を適用した例として、上記特許文献２に開示された構成が挙げられる。その構成は具体的には以下の通りである。すなわち、ＦＩＧ１に開示されているように、ＣＡＭを含む構成が異なる複数のメモリマクロに対し共通のＢＩＳＴ回路を持ち、各マクロとアドレス信号、書き込み・検索データ信号、制御信号、期待値データ信号、パス・フェイル信号などの入出力信号を授受する構成である。マクロごとに必要な信号種が異なる場合は、ＢＩＳＴ回路に与える制御信号よって適切な信号が選択される。
【０００８】
ＣＡＭのテストに対しＢＩＳＴを適用した場合、ＣＡＭの検索動作のテストを行うためには、例えばアドレスごとに異なるデータを書き込む、あるいは任意の１ビットのみハイレベルまたはローレベルを書き込むなど、ＲＡＭとは異なるデータを生成する機能を実装する必要がある。上記特許文献２に開示された構成によってこれを実現しようとすると、ＢＩＳＴ回路から供給されるデータのビット幅を増やしてＣＡＭのデータビット幅分の書き込みデータを供給することになる。しかし、近年ＣＡＭのデータ幅は大幅に増加する傾向にあり、ＡＰＧからチップ内に点在するＣＡＭマクロへの信号の分配を行うためには、ビット幅の大きなデータを転送するために配線チャネル領域、バッファ、ＦＦなどの物量が増大してしまう。更に、同等のテストをＬＳＩピンからも可能にするとき、ＣＡＭのデータのビット幅分のピン数必要になる。以上の問題点から、チップへの実装が困難である。
【０００９】
図９に、従来技術によるＢＩＳＴ回路を有する半導体メモリ装置の構成の一例を示す。図９の装置は、「メモリＢＩＳＴのテストパターン発生器（ＡＰＧ）１０１」、「メモリテスト用の外部入力信号端子１０２」、「ＣＡＭマクロおよび近傍のテスト用回路ブロック１０３Ａ，１０３Ｄ」、「ＲＡＭマクロおよび近傍のテスト用回路ブロック１０３Ｂ，１０３Ｃ」、メモリマクロの出力をメモリマクロごとに論理和を取った信号である「各メモリマクロのパス・フェイル信号１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，１７Ｅ，１７Ｆ，１７Ｇ，１７Ｈ」、全てのメモリマクロのパス・フェイル信号を入力し、その論理和を取った信号を出力する「テスト結果判定回路１０７」、およびその出力である「全メモリマクロのパス・フェイル信号１８」を含んでいる。
ＣＡＭマクロおよび近傍のテスト用回路ブロック１０３Ａ，１０３Ｄは、ＣＡＭマクロＣＡＭ１、ＣＡＭ２、ＣＡＭ３で示される「被検査ＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅ」と、「メモリマクロ出力信号と期待値データとの比較回路１０６Ａ，１０６Ｂ，１０６Ｅ，１０６Ｆ，１０６Ｇ，１０６Ｈ」とを含む。
ＲＡＭマクロおよび近傍のテスト用回路ブロック１０３Ｂ，１０３Ｃは、ＲＡＭマクロＲＡＭ１、ＲＡＭ２で示される「被検査ＲＡＭマクロ１０５Ｂ，１０５Ｃ」と、「メモリマクロ出力信号と期待値データとの比較回路１０６Ｃ，１０６Ｄ」とを含む。
一般に、被検査メモリマクロ１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄ，１０５Ｅは互いに異なるサイズを有し、チップ内の任意の場所に配置される。
ＡＰＧ１０１により生成したアドレス信号１１，１２、書き込みデータ信号１３Ａ，１３Ｂ、制御信号１４は各メモリマクロのテスト用回路ブロック１０３Ａ，１０３Ｂ，１０３Ｃおよび１０３Ｄに分配される。
【００１０】
図１０に、ＡＰＧ１０１から被検査メモリマクロ１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄ，１０５Ｅに至る信号の分配系について、図９に示したブロック図をＬＳＩチップに実装した場合の配置・配線の概略図を示す。テスト信号と一般論理からの信号とを選択するセレクタおよび出力信号分配系は省略してある。分配系の論理ゲートや配線は、一般論理で使用しない領域を使用して実装されるため、必ずしも最短の距離では結ばれない。
例として、被検査ＣＡＭマクロ１０５Ａが２０４８ワード５７６ビット構成の場合に、マクロ１０５Ａをテストするために必要な入力信号本数を考える。ＣＡＭマクロ用書き込み・検索データ信号１３Ａは、ＡＰＧ１０１で生成され、被検査ＣＡＭマクロ１０５Ａへ分配されるが、前述の理由からデータビット幅と同数の信号が必要であるため、５７６ビットのデータを生成するためには５７６本の信号線が必要である。この他、アドレス信号１１が１１本、メモリマクロイネーブル信号１５が読み出し、書き込み、検索の各イネーブル信号で３本、合計で５９０本の信号が分配されることになる。
これらの信号を分配する際、配線チャネル領域、バッファ、ＦＦなどの多くの物量を必要とする。更に、同等のテストをＬＳＩピンからも可能にするとき、ＣＡＭのデータのビット幅分だけ、ピン数が必要になる。前述の例では、入力信号だけで少なくとも５９０ピンがテストのために必要になるが、２０００ピン超の多ピンパッケージを用いたとしても、信号配線の過半をテスト用に割り当てなければならず、実用的ではない。
【００１１】
以上のように、面積、設計の複雑さ、ＬＳＩピン数の制限などから、ＣＡＭマクロをテストするためのＢＩＳＴを組み込んだチップ実装はきわめて困難なものとなる。本発明は、データビットの生成をＣＡＭマクロの近傍で行うことにより、ＣＡＭマクロのデータ生成に関わる信号分配の物量およびＬＳＩピン数の削減を可能とし、チップへの実装を容易化する手段を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の半導体記憶装置のうち代表的なものの一例を示せば以下の通りである。すなわち、半導体記憶装置は、複数のＲＡＭマクロと、複数のＣＡＭマクロと、前記複数のＲＡＭマクロおよび前記複数のＣＡＭマクロをテストする第１のテストパターンを発生するよう構成され、前記複数のＲＡＭマクロおよび前記複数のＣＡＭマクロに共通に接続されたテストパターン発生回路と、前記テストパターン発生回路から入力された前記第１のテストパターンに基づき前記複数のＣＡＭマクロのうち対応する少なくとも１つのＣＡＭマクロをテストする第２のテストパターンを生成するよう構成され、前記対応する少なくとも１つのＣＡＭマクロに接続されたデータジェネレータとを具備して成り、前記複数のＲＡＭマクロ、前記複数のＣＡＭマクロ、前記テストパターン発生回路、および前記データジェネレータは、単一の半導体集積回路チップ上に形成され、前記データジェネレータと前記対応する少なくとも１つのＣＡＭマクロとを接続する配線の長さが、前記テストパターン発生回路と前記データジェネレータとを接続する配線の長さよりも短く、前記データジェネレータと前記対応する少なくとも１つのＣＡＭマクロとを接続する配線の本数が、前記テストパターン発生回路と前記データジェネレータとを接続する配線の本数よりも多いことを特徴とする。
【００１３】
本発明の半導体記憶装置では、ＲＡＭ用テストパターン発生回路ＡＰＧとＣＡＭマクロとの間に論理（具体的にはデータジェネレータＤＧ）が挿入されており、ＲＡＭ用アドレス信号から直接、あるいは上記論理を通してＲＡＭ用アドレス信号をデコードしてＣＡＭマクロの書き込みデータを生成する。ＡＰＧは複数のメモリマクロに対して共通であり、例えば、単一の半導体チップ上に形成された全てのメモリマクロに対して共通にすることができ、メモリマクロのうちＣＡＭマクロに固有のテストは、挿入された上記論理を切り替えることにより行うことができる。挿入された上記論理は、被検査回路であるＣＡＭマクロの近傍に配置される。
【発明の効果】
【００１４】
本発明によれば、半導体チップ上に形成されたＣＡＭ−ＢＩＳＴ回路の信号分配の物量およびＬＳＩピン数の削減が可能となる。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照して本発明の実施例を詳細に説明する。
図１に、本発明によるＢＩＳＴ回路を有する半導体メモリ装置の構成の一例を示す。図１の装置は、「メモリＢＩＳＴのテストパターン発生器（ＡＰＧ）１０１」、「メモリテスト用の外部入力信号端子１０２」、「ＣＡＭマクロおよび近傍のテスト用回路ブロック１０３Ａ，１０３Ｄ」、「ＲＡＭマクロおよび近傍のテスト用回路ブロック１０３Ｂ，１０３Ｃ」、メモリマクロの出力をメモリマクロごとに論理和を取った信号である「各メモリマクロのパス・フェイル信号１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，１７Ｅ，１７Ｆ，１７Ｇ，１７Ｈ」、全てのメモリマクロのパス・フェイル信号の論理和を取った信号である「テスト結果判定回路１０７」、およびその出力である「全メモリマクロのパス・フェイル信号１８」を含んでいる。
ＣＡＭマクロおよび近傍のテスト用回路ブロック１０３Ａ，１０３Ｄは、ＣＡＭマクロＣＡＭ１、ＣＡＭ２、ＣＡＭ３で示される「被検査ＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅ」と、ＡＰＧ１０１からの信号を受けて被検査ＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅの書き込みデータを生成するＤＧ１、ＤＧ２で示される「ＣＡＭテスト用データジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃ」、「メモリマクロ出力信号と期待値データとの比較回路１０６Ａ，１０６Ｂ，１０６Ｅ，１０６Ｆ，１０６Ｇ，１０６Ｈ」を含む。
ＲＡＭマクロおよび近傍のテスト用回路ブロック１０３Ｂ，１０３Ｃは、ＲＡＭマクロＲＡＭ１、ＲＡＭ２で示される「被検査ＲＡＭマクロ１０５Ｂ，１０５Ｃ」と、「メモリマクロ出力信号と期待値データとの比較回路１０６Ｃ，１０６Ｄ」を含む。
【００１６】
一般に、被検査メモリマクロ１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄ，１０５Ｅは互いに異なるサイズを有し、チップ内の任意の場所に配置される。また、ＣＡＭテスト用データジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃは、被検査ＣＡＭマクロのごく近傍に配置される。具体的には、例えば、データジェネレータ１０４Ａとそれに対応する少なくとも１つのＣＡＭマクロ１０５Ａとを接続する配線の長さが、テストパターン発生回路１０１とデータジェネレータ１０４Ａとを接続する配線の長さよりも短くなるように配置される。データジェネレータ１０４Ｂ，１０４Ｃと、ＣＡＭマクロ１０５Ｄ，１０５Ｅと、テストパターン発生回路１０１との間のそれぞれの配置関係も同様である。さらに、データジェネレータは、例えば、データジェネレータ１０４Ａとそれに対応する少なくとも１つのＣＡＭマクロ１０５Ａとを接続する配線の本数が、テストパターン発生回路１０１とデータジェネレータ１０４Ａとを接続する配線の本数よりも多くなる、すなわち、データジェネレータへ入力する配線数がデータジェネレータから出力する配線数より少なくなくように構成される。これにより、少ない配線数で長い距離を配線し、かつ、配線数が多くなる部分は短く配線するという構成が実現され、以てこの回路全体を実装する半導体集積回路チップの面積を効果的に低減することが可能となる。
【００１７】
図１１に示すように、複数の（図１１中では２個の）ＣＡＭマクロ（ＣＡＭ２，ＣＡＭ３）間で単一のデータジェネレータ１０４Ｂを共用する構成でもよい。例えば、図１１中に示すＣＡＭ２とＣＡＭ３のように、複数のＣＡＭマクロが近接して配置されているような場合には、その近接する複数のＣＡＭマクロ間で単一のデータジェネレータを共用しても、データジェネレータとＣＡＭマクロとの間を接続する配線の長さをある程度短く抑えることが可能であり、チップ面積の増大にはつながりにくい。その上、データジェネレータの個数も削減でき半導体チップ上の全体的な回路構成の簡素化をも実現できる。そのため、特に、複数のＣＡＭマクロが互いに近接して配置されている場合は、図１１の構成が好適である。
【００１８】
テストパターン発生回路ＡＰＧは、複数のＲＡＭマクロ１０５Ｂ，１０５Ｃおよび複数のＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅをテストする第１のテストパターンＡＤＤＲＥＳＳ−１を発生するよう構成され、また、複数のＲＡＭマクロ１０５Ｂ，１０５Ｃおよび複数のＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅに共通に接続されている。
データジェネレータＤＧ１，ＤＧ２，ＤＧ３は、テストパターン発生回路ＡＰＧから入力された第１のテストパターンＡＤＤＲＥＳＳ−１に基づき複数のＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅのうち対応する少なくとも１つ（図１の例では１つ、図１１の例では１つまたは２つ）のＣＡＭマクロをテストする第２のテストパターン（端子ｄに入力される信号２２Ａ，２２Ｂ）を生成するよう構成され、その対応する少なくとも１つのＣＡＭマクロに接続されている。
具体的には、例えば、ＡＰＧ１０１により生成したアドレス信号１１，１２、書き込みデータ信号１３、制御信号１４は各メモリマクロのテスト用回路ブロック１０３Ａ，１０３Ｂ，１０３Ｃおよび１０３Ｄに分配される。アドレス信号１２と制御信号１４を受け取ったＣＡＭテスト用データジェネレータ１０４Ａ，１０４Ｂは、被検査ＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅの書き込みデータビット幅分のデータを生成し、被検査ＣＡＭマクロ１０５Ａ，１０５Ｄ，１０５Ｅに供給する。
【００１９】
図８に、ＡＰＧ１０１から被検査メモリマクロ１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄ，１０５Ｅに至る信号の分配系について、図１１に示した半導体記憶装置のブロック図を単一の半導体集積回路（ＬＳＩ）チップ２０１に実装した場合の配置・配線の概略図を示す。複数（同図中では２個）のＲＡＭマクロ、複数のＣＡＭマクロ（同図中では３個）、テストパターン発生回路ＡＰＧ１０１、およびデータジェネレータＤＧ１（１０４Ａ），ＤＧ２（１０４Ｂ）は、単一の半導体集積回路チップ２０１上にモノリシックに形成されている。テスト信号と一般論理からの信号とを選択するセレクタおよび出力信号分配系は省略してある。分配系の論理ゲートや配線は、一般論理で使用しない領域を使用して実装されるため、必ずしも最短の距離では結ばれない。
【００２０】
前述の図９および図１０との相違は、ＣＡＭマクロテスト用のデータジェネレータ１０４Ａ，１０４Ｂに相当する論理が各ＣＡＭマクロのテスト用回路ブロック１０３Ａ，１０３Ｄのメモリマクロ近傍に配置されている点である。すなわち、前述のように、例えば、データジェネレータ１０４Ａとそれに対応する少なくとも１つのＣＡＭマクロ１０５Ａとを接続する配線の長さが、テストパターン発生回路１０１とデータジェネレータ１０４Ａとを接続する配線の長さよりも短くなるように配置される。データジェネレータ１０４ＢとＣＡＭマクロ１０５Ｄ，１０５Ｅとを接続する配線の長さも、同様に、テストパターン発生回路１０１とデータジェネレータ１０４Ｂとを接続する配線の長さより短くなるように配置される。
例として、被検査ＣＡＭマクロ１０５Ａが２０４８ワード５７６ビット構成の場合に、マクロ１０５Ａをテストするために必要な入力信号本数を考える。ＣＡＭのデータ生成に用いるアドレス信号１２、書き込みデータ信号１３、データジェネレータ制御信号１４は、ＡＰＧ１０１で生成され、被検査ＣＡＭマクロ１０５Ａへ分配されるが、データビット幅分のデータ生成を後述する図２のデータジェネレータ１０４Ａを用いて行うことによって、それぞれ１１本、２本、７本の合計２０本の信号線で５７６ビットのデータを生成することが可能である。この他、アドレス信号１１が１１本、メモリマクロイネーブル信号１５が読み出し、書き込み、検索の各イネーブル信号で３本、合計で３４本の信号が分配されることになる。
【００２１】
これは、前述の図９および図１０による実装結果５９０本に対して５．７％の配線チャネル領域、バッファ数、ＦＦ数で必要な機能を実現できることを示している。更に、ＬＳＩピンからもテストを可能にするときテストピン１０２が必要になるが、ＡＰＧ１０１から各ＣＡＭマクロのテスト用回路ブロック１０３Ａ，１０３Ｄまでの信号線の分配ビット数と同数の３４ピン程度の入力ピンで同等のテストを行うことができる。このため、面積、設計の複雑さ、ＬＳＩピン数の制限などの観点から見ても、ＣＡＭマクロをテストするためのＢＩＳＴを組み込んだチップ実装はきわめて容易なものとなる。
このように、ＣＡＭテスト用データジェネレータ１０４Ａ，１０４Ｂの配置が被検査ＣＡＭマクロのごく近くであることと、ＡＰＧ１０１からＣＡＭテスト用データジェネレータ１０４Ａ，１０４Ｂへ分配されるアドレス信号１２、書き込みデータ信号１３が高々数十ビットであることにより、信号分配の物量およびＬＳＩピン数の削減を可能とし、チップへの実装を容易化することができる。
【００２２】
図２に、図１に示したブロック図のうち、ＣＡＭマクロと、その近傍のテスト用回路１０３Ａを示すブロック図の一例を示す。ＣＡＭブロック１０３Ａにおいて、書き込みデータ信号２２Ａにかかわる信号はＣＡＭテスト用データジェネレータ１０４Ａを経由して被検査ＣＡＭマクロ１０５Ａに入力される。被検査メモリマクロ１０５Ａへの入力信号２１Ａ，２２Ａ，２３Ａは、ＭＵＸにより一般論理からの信号とテスト信号１１，２７Ａ，１５とから選択できるようになっている。被検査メモリマクロ１０５Ａからの出力信号２４Ａ，２５Ａ，２６Ａは、一般論理へ接続されるとともに、期待値データ１６との比較回路１０６Ａ，１０６Ｂへ入力され、ＡＰＧ１０１から別途供給されるアドレス１１および期待値データ１６と比較される。比較の結果が一致していれば、メモリマクロのパス・フェイル信号１７Ａ，１７Ｂにローレベルが出力され、不一致であればハイレベルが出力される。
【００２３】
図３に、図１に示したブロック図のうち、ＲＡＭマクロと、その近傍のテスト用回路１０３Ｂを示すブロック図の一例を示す。被検査メモリマクロ１０５Ｂへの入力信号２１Ｂ，２２Ｂ，２３Ｂは、ＭＵＸにより一般論理からの信号とテスト信号１１，１３，１５とから選択できるようになっている。被検査メモリマクロ１０５Ｂからの出力信号２４Ｂは、一般論理へ接続されるとともに、期待値データ１６との比較回路１０６Ｃへ入力され、ＡＰＧ１０１から別途供給される期待値データ１６と比較される。比較の結果が一致していれば、メモリマクロのパス・フェイル信号１７Ｃにローレベルが出力され、不一致であればハイレベルが出力される。
【００２４】
図１において、各メモリマクロのパス・フェイル信号１７Ａ，１７Ｂ，１７Ｃ，１７Ｄ，１７Ｅ，１７Ｆ，１７Ｇ，１７Ｈの全ての論理和１８がハイレベルであれば、チップ全体としてメモリマクロの欠陥を検出することができる。
【００２５】
図４Ａ〜図７Ａは、図２に示したテスト回路１０３Ａを構成するＣＡＭテスト用のデータジェネレータ１０４Ａの具体的な動作・機能を示す。また、図４Ｂ〜図７Ｂは、それぞれ図４Ａ〜図７Ａに示したデータジェネレータの機能の説明におけるアドレスおよびライトデータの例を示す。この例では、ターナリすなわち３値のＣＡＭを対象とし、ＣＡＭマクロへのデータの書き込みを２サイクルで行い、２サイクルの書き込みデータ｛００，１１，０１｝がそれぞれメモリセルの３値｛０，１，Ｘ｝を表すものとする。データＸは不定値を表し、データ０，１のいずれに対してもマッチする。入力アドレス信号は数十ビットであり、例えば２０４８ワードならば１１ビットである。出力信号はＣＡＭマクロの書き込みデータで、数百ビットに及ぶ場合があり、例えば５７６ビットという幅を持つ。本発明は、このようなデータビット幅が大きなＣＡＭマクロのテストに際して特に有効である。
【００２６】
図４Ａ、図５Ａに、各アドレスにそれぞれ異なるデータを書き込む場合の動作・機能を模式的に示す。また、図４Ｂ、図５Ｂは、その場合のアドレスおよびライトデータの例を示す。この例では、アドレス信号１２をデコーダ回路１０８Ａによってデコードすることにより、アドレスと同じ値のビットにのみ、他と異なるデータを生成することが可能である。このテストパターンは、検索動作において、１ビットのみ一致、あるいは１ビットのみ不一致といった、回路形式によって最も動作マージンが小さいケースを網羅的にテストするときに用いることができる。
【００２７】
図６Ａに、特定のアドレスにのみ特定のデータを書き込む場合の動作・機能を模式的に示す。また、図６Ｂは、その場合のアドレスおよびライトデータの例を示す。この例では、アドレス信号１２をそのまま書き込み信号２７Ａとすることにより、全アドレスに対してユニークな書き込みデータを与えるとともに、最上位ビットのみ全ビット｛Ｘ｝を生成することが可能である。このテストパターンは、検索動作において、最上位と任意のアドレスを一致させた場合のエンコーダの動作をテストするときに用いることができる。
【００２８】
図７Ａに、通常のＲＡＭテストと同等の動作・機能を模式的に示す。また、図７Ｂは、その場合のアドレスおよびライトデータの例を示す。２ビットの書き込みデータ信号１３を偶数ビット、奇数ビットにそれぞれ割り当て、ＲＡＭテスト用の書き込みデータ（Ａｌｌ０／１またはストライプ、チェッカーパターン等の簡単なパターン）を生成することが可能である。これは、書き込み、読み出しというＲＡＭとしての動作をテストするときに用いることができる。
【００２９】
図４Ａ〜図７Ａの動作・機能は、ＡＰＧ１０１から分配される制御信号１４によって切り替えることができる。
【００３０】
以上の本実施例によれば、ＣＡＭマクロのテストに必要なデータビットの生成をＣＡＭマクロの近傍で行うことにより、従来のＲＡＭテスト用のＡＰＧがすでに持つアドレスと書き込みデータ信号と少数の制御信号を分配するのみでテストが可能となるため、信号分配の物量およびＬＳＩピン数の削減を可能とし、チップへの実装を容易化する。また、オンチップＣＡＭ／ＲＡＭマクロを複数個搭載したＬＳＩの面積低減が可能となり、特に、データビット幅が数百ビットに及ぶＣＡＭマクロに適用すれば極めて有効である。さらに、通信関連機器の機能・性能の向上に伴い、オンチップＣＡＭの需要とデータビット幅はますます拡大する傾向にあり、単一の半導体記憶装置上に形成されるＣＡＭマクロの数は飛躍的に増大する傾向にあるため、上述の如くチップ面積低減を実現できる本実施例の構成は、ＣＡＭ−ＢＩＳＴ回路として極めて有用性の高いものである。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体集積回路として構成されたＢＩＳＴ回路の一実施例を示すブロック図である。
【図２】図１に示したブロック図のうち、ＣＡＭマクロとデータジェネレータとを含むテスト回路の一例を示すブロック図である。
【図３】図１に示したブロック図のうち、ＲＡＭマクロとテスト回路の一例を示すブロック図である。
【図４Ａ】図２に示したテスト回路におけるデータジェネレータの機能のうち、任意の１ビットのみ反転したデータをＣＡＭマクロに書き込む機能を説明する図である。
【図４Ｂ】図４Ａに示したデータジェネレータの機能の説明におけるアドレスおよびライトデータの例を示す図である。
【図５Ａ】図２に示したテスト回路におけるデータジェネレータの機能のうち、任意の１ビットのみ不定値｛Ｘ｝であるデータをＣＡＭマクロに書き込む機能を説明する図である。
【図５Ｂ】図５Ａに示したデータジェネレータの機能の説明におけるアドレスおよびライトデータの例を示す図である。
【図６Ａ】図２に示したテスト回路におけるデータジェネレータの機能のうち、ＣＡＭマクロの全アドレスに対して互いに異なるデータを書き込む機能を説明する図である。
【図６Ｂ】図６Ａに示したデータジェネレータの機能の説明におけるアドレスおよびライトデータの例を示す図である。
【図７Ａ】図２に示したテスト回路におけるデータジェネレータの機能のうち、ＣＡＭマクロにチェッカーパターンを書き込む機能を説明する図である。
【図７Ｂ】図７Ａに示したデータジェネレータの機能の説明におけるアドレスおよびライトデータの例を示す図である。
【図８】図１に示したブロック図をＬＳＩチップに実装した場合の配置・配線の概略図である。
【図９】従来技術の一例を示すブロック図である。
【図１０】図９に示したブロック図をＬＳＩチップに実装した場合の配置・配線の概略図である。
【図１１】本発明の半導体集積回路として構成されたＢＩＳＴ回路の、図１の例とは異なる他の実施例を示すブロック図である。
【符号の説明】
【００３２】
１１  アドレス信号０、すなわちＲＡＭのアドレス信号
１２  アドレス信号１、すなわちＲＡＭのアドレス信号およびＣＡＭのデータ生成に用いる信号
１３  書き込みデータ信号
１３Ａ  ＣＡＭマクロ用書き込み・検索データ信号
１３Ｂ  ＲＡＭマクロ用書き込みデータ信号
１４  データジェネレータ制御信号
１５  メモリマクロイネーブル信号
１６  メモリマクロ出力期待値データ信号
１７Ａ，１７Ｂ，１７Ｅ，１７Ｆ，１７Ｇ，１７Ｈ  ＣＡＭマクロのパス・フェイル信号
１７Ｃ，１７Ｄ  ＲＡＭマクロのパス・フェイル信号
１８  全メモリマクロのパス・フェイル信号
２１Ａ，２１Ｂ  メモリマクロアドレス信号（メモリマクロ入力信号）
２２Ａ，２２Ｂ  メモリマクロ書き込み・検索データ信号（メモリマクロ入力信号）
２３Ａ，２３Ｂ  メモリマクロイネーブル信号（メモリマクロ入力信号）
２４Ａ，２４Ｂ  メモリマクロ読み出しデータ信号
２５Ａ  ＣＡＭマクロ検索マッチアドレス信号
２６Ａ  ＣＡＭマクロ検索マッチ信号
２７Ａ，２７Ｂ  データジェネレータ出力信号
２８Ａ  データジェネレータの第１サイクルのデータ信号
２９Ａ  データジェネレータの第２サイクルのデータ信号
１０１  メモリＢＩＳＴのテストパターン発生器（ＡＰＧ）
１０２  メモリテスト用の外部入力信号端子
１０３Ａ，１０３Ｄ  ＣＡＭマクロおよび近傍のテスト用回路ブロック
１０３Ｂ，１０３Ｃ  ＲＡＭマクロおよび近傍のテスト用回路ブロック
１０４Ａ，１０４Ｂ，１０４Ｃ  ＣＡＭテスト用データジェネレータ
１０５Ａ，１０５Ｄ，１０５Ｅ  被検査ＣＡＭマクロ
１０５Ｂ，１０５Ｃ  被検査ＲＡＭマクロ
１０６Ａ，１０６Ｂ，１０６Ｃ，１０６Ｄ，１０６Ｅ，１０６Ｆ，１０６Ｇ，１０６Ｈ  メモリマクロ出力信号と期待値データとの比較回路
１０７  テスト結果判定回路
１０８Ａ  ＣＡＭ書き込みデータ生成用デコーダ
２０１  半導体集積回路（ＬＳＩ）チップ。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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