(57)【要約】【課題】  データ保持のためにリフレッシュを要するメモリセルを有する半導体記憶装置において、リード／ライト動作とリフレッシュ動作とを接近した状態に設定することを可能とし、テストの精度、品質向上を実現可能とする設計方式の半導体記憶装置の提供。【解決手段】  半導体記憶装置は、テスト時に、第１のモードでは、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを常に第１の固定値に設定し、第２のモードでは、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを常に第２の固定値に設定する制御回路（１１６、１１８、１２１）を備えている。【選択図】              図１
2006059489.tif 000002
【特許請求の範囲】
【請求項１】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、
リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置において、
テスト時に、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを固定値に設定する制御回路を備えている、ことを特徴とする半導体記憶装置。
【請求項２】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、
リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置において、
テスト時に、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを固定値に設定する制御回路を備えている、ことを特徴とする半導体記憶装置。
【請求項３】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、
リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置において、
テスト時に、第１のモードでは、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを常に第１の固定値に設定し、
第２のモードでは、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを常に第２の固定値に設定する制御回路を備えている、ことを特徴とする半導体記憶装置。
【請求項４】
テスト時に、リフレッシュ要求が発生したとき、ただちにリフレッシュ動作を行なわず、前記リフレッシュ要求を、フリップフロップに記憶しておき、
リード／ライトコマンドが入力されたとき、前記リフレッシュ要求が前記フリップフロップに記憶されている場合に、リフレッシュを行い、前記リフレッシュの終了に引き続いて前記リード／ライト動作を実行し、
リフレッシュが決まって先に行なわれ、その直後に、前記リード／ライト動作が行なわれるように制御する回路を備えている、ことを特徴とする請求項１又は３に記載の半導体記憶装置。
【請求項５】
リフレッシュ要求が発生したとき、前記リフレッシュ要求を記憶するフリップフロップと、
リフレッシュ動作の実行を制御するためのリフレッシュ信号を生成するリフレッシュ信号発生回路と、
前記リフレッシュ信号、及び、リード／ライトアクセス要求を受けて前記リフレッシュ信号発生回路でのリフレッシュ信号の生成を禁止するリフレッシュ禁止信号を出力するタイミング制御回路と、
を備え、
テスト時に、前記リフレッシュ要求が発生したとき、ただちにリフレッシュ動作を行なわず、前記リフレッシュ要求を、前記フリップフロップに記憶しておき、
リード／ライトコマンドが入力されたとき、前記リフレッシュ要求が前記フリップフロップに記憶されている場合に、前記リフレッシュ信号発生回路は、前記リフレッシュ禁止信号の活性状態への遷移に応じて、活性状態のリフレッシュ信号を生成し、前記メモリセルアレイでのリフレッシュ動作を開始させるように制御し、
リフレッシュ動作の終了時、引き続いて、前記リード／ライトコマンドに基づくリード／ライト動作を実行するように制御する回路を備えている、ことを特徴とする請求項１又は３に記載の半導体記憶装置。
【請求項６】
所定のリフレッシュ周期ごとにトリガー信号を出力するタイマーと、
前記タイマーからのトリガー信号を受け、リフレッシュ要求信号として記憶するフリップフロップと、
前記フリップフロップからのリフレッシュ要求信号を入力し、入力されるリフレッシュ禁止信号に基づき、リフレッシュパルスを生成するリフレッシュパルス発生回路と、
前記リフレッシュパルス発生回路からのリフレッシュパルス出力を受けてリフレッシュアドレスを生成するリフレッシュアドレス発生回路と、
リフレッシュ時、及び、リード／ライトアクセス時に、活性状態のリフレッシュ禁止信号を生成するタイミングコントロール回路と、
を備え、
テスト時に、前記タイマーからトリガー信号が出力された時、前記トリガー信号を前記フリップフロップにリフレッシュ要求信号として記憶し、その後、リード／ライトコマンドが入力され、前記タイミングコントロール回路からの前記リフレッシュ禁止信号が活性化されたことを受けて、前記リフレッシュパルス発生回路が、リフレッシュパルスを生成してリフレッシュ動作を行い、
リフレッシュ動作終了に続いて、前記リード／ライトコマンドに対応するリード／ライト動作が実行される、ことを特徴とする請求項１又は３に記載の半導体記憶装置。
【請求項７】
通常動作時には、前記タイマーからのトリガー信号が出力された時、前記トリガー信号を、前記リフレッシュ要求信号として前記フリップフロップで記憶し、
前記リフレッシュ禁止信号が活性状態でない場合、前記リフレッシュ要求信号に応答して前記リフレッシュパルス発生回路がリフレッシュパルスを生成してリフレッシュ動作を行い、
前記リフレッシュパルスに基づき、前記タイミングコントロール回路からの前記リフレッシュ禁止信号が活性化され、リフレッシュ動作終了により、前記リフレッシュ禁止信号が非活性化される、ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
テスト時に、リフレッシュ要求が発生したとき、ただちにリフレッシュ動作を行なわず、前記リフレッシュ要求をフリップフロップに記憶しておき、
リード／ライトコマンドが入力されたとき、リード／ライト動作を実行し、前記リード／ライト動作終了時、前記リフレッシュ要求がフリップフロップに記憶されている場合、引き続いて、前記リフレッシュを実行し、
常に、リード／ライト動作が先に行なわれ、その直後に、前記リフレッシュを実行するように制御する回路を備えている、ことを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項９】
リフレッシュ要求が発生したとき、前記リフレッシュ要求を記憶するフリップフロップと、
リフレッシュ動作の実行を制御するリフレッシュ信号を生成するリフレッシュ信号発生回路と、
前記リフレッシュ信号、及びリード／ライトアクセスを受けて前記リフレッシュ信号発生回路でのリフレッシュ信号の生成を禁止するリフレッシュ禁止信号を出力するタイミングコントロール回路と、
を備え、
テスト時に、リフレッシュ要求が発生したとき、ただちにリフレッシュ動作を行なわず、前記リフレッシュ要求をフリップフロップに記憶しておき、リード／ライトコマンドが入力されたとき、リード／ライト動作を実行し、前記リフレッシュ禁止信号を活性状態とし、リード／ライト動作の終了時、前記リフレッシュ要求が前記フリップフロップに記憶されている場合、前記リフレッシュ信号発生回路は、前記タイミングコントロール回路からの前記リフレッシュ禁止信号の活性状態から非活性状態への遷移に応答して、活性状態のリフレッシュ信号を生成し、リフレッシュ動作が行われる、ことを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項１０】
所定のリフレッシュ周期ごとにトリガー信号を出力するタイマーと、
前記タイマーからのトリガー信号を受け、リフレッシュ要求信号として記憶するフリップフロップと、
前記フリップフロップからのリフレッシュ要求信号を入力し、入力されるリフレッシュ禁止信号に基づき、リフレッシュパルスを生成するリフレッシュパルス発生回路と、
前記リフレッシュパルス発生回路からのリフレッシュパルス出力を受けてリフレッシュアドレスを生成するリフレッシュアドレス発生回路と、
リフレッシュ時、及び、リード／ライトアクセス時に、活性状態のリフレッシュ禁止信号を生成するタイミングコントロール回路と、
を備え、
テスト時に、前記タイマーからのトリガー信号が出力された時、前記トリガー信号を前記フリップフロップに前記リフレッシュ要求信号として記憶し、その後、リード／ライトコマンドが入力された場合、リード／ライト動作を行い、
前記リード／ライト動作の終了に伴い、前記タイミングコントロール回路から出力される前記リフレッシュ禁止信号の活性状態から非活性状態への遷移に応答して、前記リフレッシュパルス発生回路がリフレッシュパルスを生成し、リフレッシュ動作が行われる、ことを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項１１】
通常動作時には、前記タイマーからのトリガー信号が出力されたのちに、リード／ライトコマンドが入力された場合、前記タイマーからのトリガー信号によって活性状態に設定されるリフレッシュ要求信号を受け、前記リフレッシュパルス発生回路が、リフレッシュパルスを生成して前記リフレッシュ動作を行い、前記タイミングコントロール回路はリフレッシュ禁止信号を活性状態とし、
リフレッシュ動作の終了により、前記タイミングコントロール回路は前記リフレッシュ禁止信号を非活性状態とし、その後、リード／ライトコマンドに対応するリード／ライト動作が行われる、ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記リフレッシュ要求が、前記半導体記憶装置外部から入力される構成とされている、ことを特徴とする請求項６又は９に記載の半導体記憶装置。
【請求項１３】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置をテストするテスト回路において、
前記半導体記憶装置のテスト時、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを固定値に設定する制御回路を備えていることを特徴とするテスト回路。
【請求項１４】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、
リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置をテストするテスト回路において、
前記半導体記憶装置のテスト時、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを固定値に設定する制御回路を備えている、ことを特徴とするテスト回路。
【請求項１５】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、
リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置をテストするテスト回路において、
前記半導体記憶装置のテスト時、第１のモードでは、リフレッシュ要求の発生のタイミングによらずに、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを常に第１の固定値に設定し、
第２のモードでは、リフレッシュ要求の発生のタイミングによらずに、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを常に第２の固定値に設定する制御回路を備えている、ことを特徴とするテスト回路。
【請求項１６】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置をテストするにあたり、
リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを固定値に設定する工程を含み、
前記半導体記憶装置におけるリフレッシュとリード／ライト動作の相互干渉をテスト可能としてなる、ことを特徴とするテスト方法。
【請求項１７】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置をテストするにあたり、
リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを固定値に設定する工程を含み、
前記半導体記憶装置におけるリフレッシュとリード／ライト動作の相互干渉をテスト可能としてなる、ことを特徴とするテスト方法。
【請求項１８】
データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する機能を備えた半導体記憶装置をテストするにあたり
第１のモードでは、リフレッシュ要求の発生のタイミングによらずに、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを常に第１の固定値に設定する工程と、
第２のモードでは、リフレッシュ要求の発生のタイミングによらずに、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを常に第２の固定値に設定する工程と、
を含み、
前記半導体記憶装置におけるリフレッシュとリード／ライト動作の相互干渉をテスト可能としてなる、ことを特徴とするテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、データ保持にリフレッシュを必要とするメモリセルを有する半導体記憶装置のリフレッシュによるアクセス速度の低下を回避する半導体記憶装置及びテスト方法に関する。
【背景技術】
【０００２】
データ保持にリフレッシュを必要とするダイナミック型のメモリセルでセルアレイを構成し、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）として機能させる半導体記憶装置（「擬似ＳＲＡＭ」ともいう）が、従来より用いられており、低消費電力ＳＲＡＭと機能互換とし、ＤＲＡＭメモリセルを採用することで、ＳＲＡＭでは不可能であって大容量化を実現したモバイル用途ＲＡＭファミリ（「Mobile  Specified  RAM  Family」；「ＭＳＲＡＭ」ともいう）等も開発されている（後記非特許文献１参照）。疑似ＳＲＡＭは、ＤＲＡＭのようにアドレスを行アドレス、列アドレスに分けて別々に与える必要が無く、ＲＡＳ（ロウアドレスストローブ）やＣＡＳ（カラムアドレスストローブ）のようなタイミング信号も必要としない。擬似ＳＲＡＭ等の半導体記憶装置においては、リフレッシュ周期を規定するタイマーと、リフレッシュアドレス発生回路とを備え、タイマーでのタイムアウトにより生成されるトリガー信号によりリフレッシュが行われる。すなわち、タイマーによって一定の時間間隔でリフレッシュ動作を起動しており、その発生タイミングは、通常、装置外部から制御することはできない。以下、特許文献１の記載に基づき説明する。
【０００３】
疑似ＳＲＡＭにおいては、タイマーで制御されるセルフリフレッシュ動作と、装置外部から入力される信号に応答して不定期に発生するリード／ライト動作とが、互いに独立に発生することになり、両者の時間間隔を装置外部から制御することはできない。そして、セルフリフレッシュ動作と、リード／ライト動作が時間的に重なると、よく知られているように、誤動作が発生する。例えば、セルフリフレッシュ動作では、保持すべきデータが破壊される誤動作等の発生、リード／ライト動作では、誤データの読み出しや書き込みが行われる場合がある。このような誤動作を防止するため、例えば、一方の動作中に他方の動作が発生したときは、既に起動している一方の動作が完了するまでは、他方の動作を開始させずに、待機させるような対策がとられている。
【０００４】
一例として、セルフリフレッシュ動作中に、リード要求（リードコマンド）が発生したときは、直ちにリード動作を行わずに、待機させ、セルフリフレッシュ動作が終了してから、リード動作を行う制御が用いられている。
【０００５】
しかしながら、セルフリフレッシュ動作とリード／ライト動作の発生タイミングが近接した場合に、動作間の干渉によって、誤動作が発生する可能性がある。例えば、
（Ａ）ワード線間の干渉、
（Ｂ）動作間の時間間隔が短いことによるプリチャージ不足、
（Ｃ）一方の動作で発生したパルス信号による他方の動作へのディスターブ（擾乱）、
などが挙げられる。
【０００６】
従って、製品の出荷前に、セルフリフレッシュ動作と、読出し・書き込み動作との時間間隔が近接したときの動作確認を行う必要がある。
【０００７】
このような問題点に対処するため、特許文献１には、データの保持にリフレッシュを必要とする複数のメモリセルを有する半導体記憶装置の制御方法において、通常動作モードにおけるリフレッシュ動作のタイミングは、前記半導体記憶装置の内部で発生されたリフレッシュ制御信号の発生タイミングをトリガーとして設定され、テスト動作モードにおけるリフレッシュ動作のタイミングは、外部入力信号状態変化検出信号をトリガーとして、読出し・書込み動作のタイミングとの時間間隔が、外部で設定した時間間隔となるよう設定される構成が開示されている。
【０００８】
また、ＤＲＡＭセルを用いたＳＲＡＭ仕様の半導体記憶装置において、内部リフレッシュ実行時に、外部アクセスを中止させるため、ＷＡＩＴピンを具備し、ＷＡＩＴピンを介してＣＰＵ（コントローラ）とハンドシェイクする機能を備えた構成も知られている（後記非特許文献２参照）。
【０００９】
図４は、データ保持にリフレッシュを要するダイナミック型のメモリセルを備え、セルフリフレッシュを行い、ハンドシェイク機能（ＷＡＩＴピン）を備えた従来の半導体記憶装置（擬似ＳＲＡＭ）の典型的な構成を例示した図である。
【００１０】
図４を参照すると、この半導体記憶装置は、メモリアレイ１０１と、アドレスデコーダ（ロウアドレスデコーダ、カラムアドレスデコーダ）１０２と、センスアンプ／ライトアンプ１０３を備えたセルアレイコア１００と、データ端子ＤＱの入出力データを保持し、書き込みデータをデータバスからセルアレイコア１００へ転送し、セルアレイコア１００からの読み出しデータをデータバスから受け取りデータ端子に出力するデータI／Ｏレジスタ１１５を備えている。さらに、アドレス端子ＡＤＤに入力されたアドレス信号を保持するレジスタ１１１と、チップセレクトコマンドＣＳを保持するレジスタ１１２と、リード／ライトコマンドを保持するレジスタ１１３と、ＷＡＩＴピンより出力するＷＡＩＴ信号を保持出力するレジスタ１１４と、リフレッシュ周期を規定するタイマー１１６と、タイマー１１６でタイムアウト時に出力されるトリガー信号を受けてセットされ、活性状態のリフレッシュ要求信号を出力するＳＲ型のフリップフロップ１１７と、フリップフロップ１１７からのリフレッシュ要求信号を受け、リフレッシュパルス信号ＲＥＦを生成するリフレッシュパルス発生回路１１８’と、リフレッシュパルス信号ＲＥＦを受けてリフレッシュアドレスを生成出力するリフレッシュアドレス発生回路１１９と、リフレッシュアドレスとレジスタ１１１からの入力アドレスの一方をロウアドレスとしてアドレスデコーダ１０２（ロウアドレスデコーダ）に出力するマルチプレクサ１２０を備えている。さらに、半導体記憶装置の各種タイミング動作を制御する信号を生成する内部タイミングコントロール回路１２１’と、レジスタ１１３からリード／ライトコマンドを入力し、リード／ライト動作の制御を行うリード／ライトコントロール回路１２２と内部タイミングコントロール回路１２１’からの信号を受け、リフレッシュとリード／ライト要求が重なったときに、ＷＡＩＴ信号を生成するＷＡＩＴ信号発生回路１２３と、リード／ライトコントロール回路１２２と内部タイミングコントロール回路１２１’からの信号を受けリード／ライトパルスを生成するリード／ライトパルス発生回路１２４と、リード／ライトパルス発生回路１２４からのリード／ライトパルスＲ／Ｗと、リフレッシュパルス発生回路１１８’からのリフレッシュパルスＲＥＦを受け、ロウ系の活性化（例えば選択ワード線の活性化）を制御するロウイネーブル信号ＲＥ、センスアンプを活性化させるセンスイネーブル信号ＳＥ、及び、カラム系の活性化を制御するカラムイネーブル信号ＣＥを生成するコントローラ１２５と、を備えている。なお、図４において、ＣＬＫは、半導体記憶装置に入力される同期用の外部クロック信号から生成された内部クロック信号である。
【００１１】
図４に示す半導体記憶装置において、リード／ライトコマンドが確定したとき（クロック信号の立ち上がりエッジ）、リフレッシュ要求がない場合、リード／ライトアクセスを実行する。なお、バースト長は８とする。
【００１２】
図５は、このときの半導体記憶装置の動作の一例を示すタイミング図である。図５において、ＣＬＫは、同期用のクロック信号、ＡＤＤ−Ｒ／Ｗコマンドは、アドレス信号とリード／ライトコマンド、Ｒｅｆｒｅｓｈ要求は、図４のフリップフロップ１１７から出力されるリフレッシュ要求信号、Ｒｅｆｒｅｓｈ禁止は、内部タイミングコントロール回路１２１’からリフレッシュパルス発生回路１１８’に供給されるリフレッシュ禁止信号、Ｃｏｒｅ（Ｗｏｒｄ）は、セルアレイコアの選択ワード線であり、Ｒ／Ｗはリード／ライトアクセスの選択ワード線のパルス波形、Ｒｅｆｒｅｓｈはリフレッシュアドレスに対応する選択ワード線のパルス波形をそれぞれ示している。
【００１３】
図５に示す例では、タイミングｔ０において、クロック信号ＣＬＫの立ち上がりエッジで、リード／ライトコマンドがレジスタ１１３に取り込まれ、アドレスＡ０がレジスタ１１１に取り込まれる。このとき、リフレッシュ要求はなく、セルアレイコア１００の選択ワード線が活性化され、例えば、リード動作が行なわれる。リード／ライトコマンド入力により、内部タイミングコントロール回路１２１’からのリフレッシュ禁止信号が活性化され、リフレッシュが禁止される。すなわち、活性状態のリフレッシュ禁止信号を受けるリフレッシュパルス発生回路１１８’では、リフレッシュパルスを生成せず、このため、リフレッシュの実行は行なわれず、リード／ライトアクセスが行なわれる。レイテンシー「３」で、すなわち、タイミングｔ３のクロックサイクルから、バースト長８分の読み出しデータ信号Ｑ（０）〜Ｑ（７）がデータ端子ＤＱから出力される。なお、図５に示す例では、データ信号Ｑ（０）〜Ｑ（７）は、クロック信号ＣＬＫの立ち上がりと立ち下がりエッジに同期して出力されている。
【００１４】
図５に示す制御動作を行うリフレッシュパルス発生回路１１８’（図４参照）は、フリップフロップ１１７からのリフレッシュ要求信号と、内部タイミングコントロール回路１２１’からのリフレッシュ禁止信号の反転を入力とする不図示のゲート回路（例えばＡＮＤ）と、ゲート回路の出力の活性状態（例えばハイレベル）への遷移を受けてワンショットパルスを生成するワンショットパルス生成回路（不図示）を備えて構成される。また、内部タイミングコントロール回路１２１’は、リフレッシュパルスＲＥＦと、レジスタ１１３からの出力（リード／ライトアクセス要求）のいずれかが活性状態（ハイレベル）のとき、リフレッシュ禁止信号を活性状態（ハイレベル）としている。リード／ライトアクセス要求が処理されず、リフレッシュ要求が先に行われる場合、リフレッシュ禁止信号はリフレッシュ終了後もリード／ライト動作が終了するまで、活性状態に設定される。図５及び図６に示す例では、内部タイミングコントロール回路１２１’は、リード／ライト動作終了により（リード／ライトパルスのハイレベルからロウレベルへの遷移により）、リフレッシュ禁止信号を活性状態（ハイレベル）から非活性状態（ロウレベル）にリセットされる構成とされている。
【００１５】
リード／ライトアクセス時に、タイマー１１６でタイムアウトが発生し、リフレッシュ要求が発生しても、リフレッシュ禁止信号が活性状態（ハイレベル）のときは、リフレッシュパルス発生回路１１８’は、入力されたリフレッシュ要求をマスクし、リフレッシュパルスＲＥＦは生成されない。
【００１６】
そして、リード／ライト動作に遅れて（Ｒ／Ｗパルスがハイレベルからロウレベルとなる）、リフレッシュ要求が発生すると、リフレッシュ動作が行なわれる。すなわち、タイマー１１６でタイムアウト時（図５の「Ｒｅｆｒｅｓｈ要求」の「Ｔｉｍｅｒ」参照）、フリップフロップ１１７がセットされ、リフレッシュ要求信号が活性状態（ハイレベル）に設定される。このとき、リフレッシュ禁止信号は非活性状態（ロウレベル）であるため、活性状態のリフレッシュ要求信号を入力とするリフレッシュパルス発生回路１１８’は、リフレッシュパルスＲＥＦを出力し、リフレッシュアドレス発生回路１１９からのリフレッシュアドレスがアドレスデコーダ１０２に供給され、リフレッシュが行われる。そして、リフレッシュパルスＲＥＦの活性化に応じて、内部タイミングコントロール回路１２１’により、リフレッシュ禁止信号も活性状態に設定される。リフレッシュが終了、すなわちリフレッシュパルスＲＥＦが活性状態（ハイレベル）から非活性状態（ロウレベル）へ遷移すると（図５のＷｏｒｄの「Ｒｅｆｒｅｓｈ」の立と下がり遷移参照）、リフレッシュ禁止信号は、内部タイミングコントロール回路１２１’により、非活性状態（ロウレベル）に設定される。そして、フリップフロップ１１７もリセットされ、リフレッシュ要求信号もリセットされる。
【００１７】
図４に示す半導体記憶装置において、リフレッシュがリード／ライトコマンドよりも先のとき、レイテンシーは「５」となる。以下、このときの半導体記憶装置について、図６を参照して説明する。
【００１８】
図６を参照すると、タイマー１１６のタイムアウトが発生すると（図６の「Ｒｅｆｒｅｓｈ要求」の「Ｔｉｍｅｒ」参照）、リフレッシュ要求信号が活性状態（ハイレベル）とされ、リフレッシュ禁止信号が非活性状態（ロウレベル）であることから、リフレッシュパルス発生回路１１８’はリフレッシュパルスＲＥＦを生成し、リフレッシュ動作が行われ、内部タイミングコントロール回路１２１’は、リフレッシュ禁止信号を活性状態（ハイレベル）に設定する。図６のタイミングｔ０で、リード／ライトコマンドが入力されると、リード／ライト動作はリフレッシュ動作の終了まで待機され、リフレッシュ動作が終了してから、セルアレイコア１００でのリード／ライト動作が行われ、レイテンシー５で、データがデータ端子ＤＱから出力される。図６に示すように、リード／ライトよりもリフレッシュが先に行われる場合、リフレッシュ禁止信号はリフレッシュ終了後も、リード／ライト動作が終了するまで、活性状態（ハイレベル）に設定され、リード／ライト動作終了により非活性状態（ロウレベル）にリセットされている。
【００１９】
このように、リード／ライトが先のときは、レイテンシーは「３」、リフレッシュが先のときは、レイテンシーは「５」となり、読み出しデータの出力タイミングが異なる。
【００２０】
また、リフレッシュとリード／ライトアクセスが時間的に衝突すると、活性状態のＷＡＩＴ信号が出力され、コントローラ又はＣＰＵへ、リフレッシュ終了までの待機（ＷＡＩＴ）の指示が行なわれる。
【００２１】
【特許文献１】特開２００３−１７８５９８号公報
【非特許文献１】ＮＥＣメモリ製品情報モバイル用途ＲＡＭ、インターネット＜ULR：http://www.necel.com/memory/japanese/products/msram/info.html>
【非特許文献２】MICRON  4MEGx16,2MEGx16 ASYNC/PAGE/Burst CellularRAM MEMORY，第５頁、第１０頁、インターネット＜URL：http://douwnload.micron.com/pdf/products/psram/burst_celluarram.pdf>
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上記したように、従来の半導体記憶装置においては、リード／ライトが先のときは、レイテンシーは３、リフレッシュが先のときは、レイテンシーは５となり、読み出しデータの出力タイミングが異なる。
【００２３】
半導体記憶装置内のタイマー１１６でのタイムアウトに基づきランダムに発生しているリフレッシュ要求と、外部からのリード／ライト要求が衝突すると、ＷＡＩＴ信号を出力する等して、コントローラ又はＣＰＵへ、リード／ライト動作を、リフレッシュ終了まで遅らせている（データのレイテンシーを延ばしている）。このランダム性のために、リード／ライト動作とリフレッシュ動作の相互干渉をチェックするテストに、膨大な時間を要し、テストコストが上昇し、また品質の保証も困難となる。
【００２４】
リフレッシュ要求とリード／ライト要求がぶつかったときには、ＣＰＵあるいはテスタ等においては、半導体記憶装置から出力されるＷＡＩＴ信号でこれを認識しているが、リフレッシュ要求とリード／ライト要求がぶつかっていないときには、リード／ライト動作とリフレッシュとが最接近している状態を確認することができない。このため、的確な品質保証ができない。
【００２５】
すなわち、リード／ライト動作とリフレッシュとが最接近の状態に設定して相互干渉等のテストを行うことは容易でなく、このテストを行おうとすると、前述したように、テストコストの増大を招く。
【００２６】
したがって、本発明の目的は、データ保持のためにリフレッシュを要するメモリセルを有する半導体記憶装置において、リード／ライト動作とリフレッシュ動作とを接近した状態を設定自在とし、テストの精度、品質向上を実現可能とする設計方式の半導体記憶装置及びテスト回路及び方法を提供することにある。
【課題を解決するための手段】
【００２７】
本願で開示される発明の概略を説明すれば、以下の構成からなる。
【００２８】
本発明の１つのアスペクト（側面）にしたがう半導体記憶装置は、データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する半導体記憶装置において、テスト時、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを固定値に設定する制御回路を備えている。
【００２９】
本発明においては、テスト時、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを固定値に設定する制御回路を備えた構成としてもよい。
【００３０】
本発明の他のアスペクト（側面）にしたがう半導体記憶装置は、データ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する半導体記憶装置において、テスト時に、第１のモードでは、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを常に第１の固定値に設定し、第２のモードでは、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを常に第２の固定値に設定する制御回路を備えている。
【００３１】
本発明のさらに他のアスペクト（側面）にしたがう方法はデータ保持にリフレッシュを必要とするメモリセルを複数備えたメモリセルアレイを有し、リフレッシュがリード／ライトよりも先であるか、リード／ライトがリフレッシュよりも先であるかに応じて、レイテンシーを可変に制御する半導体記憶装置をテストするにあたり、
前記半導体記憶装置のテスト時、第１のモードでは、リフレッシュ要求の発生のタイミングによらずに、リフレッシュを決まってリード／ライト動作の直前に発生させ、レイテンシーを常に第１の固定値に設定する工程と、
第２のモードでは、リフレッシュ要求の発生のタイミングによらずに、リフレッシュを決まってリード／ライト動作の直後に発生させ、レイテンシーを常に第２の固定値に設定する工程と、を含む。
【発明の効果】
【００３２】
本発明によれば、テスト時に、強制的にワーストタイミングの状態でリフレッシュを発生するように設定し、テスト時間の短縮、テストコスト削減、品質向上を図る。
【発明を実施するための最良の形態】
【００３３】
本発明をさらに詳細に説述すべく、添付図面を参照してこれを説明する。本発明の一実施の形態によれば、リード／ライトとリフレッシュの関係が前後することに対して、テスト時に、リード／ライトとリフレッシュの前後関係を作成し、リフレッシュ→リード／ライト（モード１）の最近接状態と、リード／ライト→リフレッシュ（モード２）の最近接状態を意図的に作成可能としている。
【００３４】
すなわち、モード１では、リフレッシュを決まってリード／ライト動作の直前に発生させ、常に、レイテンシーを一定値（例えば５）に固定する。モード２では、リフレッシュを決まってリード／ライト動作の直後に発生させ、常に、レイテンシーを一定値（例えば３）に固定する。モード１では、リード／ライトをリフレッシュの直後に固定して発生させ、リフレッシュをどこまで近接可能であるかテストが行われ、モード２では、リード／ライトをリフレッシュの直前に固定し、リフレッシュをどこまで近接可能であるかテストするものである。本発明において、モード１、２においては、通常動作時と異なり、リフレッシュ周期を規定するタイマーからの信号は、リフレッシュのトリガーとして用いられない。
【００３５】
本発明の一実施形態においては、リフレッシュ要求が発生したとき、前記リフレッシュ要求を記憶するフリップフロップ（１１７）と、リフレッシュ動作の実行を制御するためのリフレッシュ信号（好ましくはパルス信号）を生成するリフレッシュ信号発生回路（１１８）と、リフレッシュ信号、及び、リード／ライトアクセス要求を受けてリフレッシュ信号発生回路でのリフレッシュ信号の生成を禁止するリフレッシュ禁止信号を出力する内部タイミングコントロール回路（１２１）と、テスト制御回路（１２６）とを備え、テストモード時、第１のモードにおいて、リフレッシュ要求が発生したとき、ただちにリフレッシュ動作を行なわず、リフレッシュ要求をフリップフロップ（１１７）に記憶しておき、リード／ライトコマンドが入力されたとき、リフレッシュ要求が前記フリップフロップ（１１７）に記憶されている場合に、リフレッシュ信号発生回路（１１８）は、前記リフレッシュ禁止信号の活性状態への遷移に応じて、活性状態のリフレッシュ信号を生成し、前記メモリセルアレイでのリフレッシュ動作を開始させるように制御し、リフレッシュ動作の終了時、引き続いて、前記リード／ライトコマンドに基づくリード／ライト動作を実行する制御が行われる。
【００３６】
テスト時に、第２のモードにおいては、リフレッシュ要求が発生したとき、ただちにリフレッシュ動作を行なわず、リフレッシュ要求をフリップフロップ（１１７）に記憶しておき、リード／ライトコマンドが入力されたとき、リード／ライト動作を実行し、前記リフレッシュ禁止信号を活性状態とし、リード／ライト動作の終了時、前記リフレッシュ要求が前記フリップフロップ（１１７）に記憶されている場合、前記リード／ライト動作の終了に伴い、内部タイミングコントロール回路（１２１）から出力される前記リフレッシュ禁止信号の活性状態から非活性状態への遷移に応答して、リフレッシュ信号発生回路（１１８）がリフレッシュ信号を生成し、リフレッシュ動作が行われる、以下、実施例に即して詳細に説明する。
【実施例】
【００３７】
図１は、本発明の一実施例に係る半導体記憶装置の構成を示す図である。図１を参照すると、本発明の一実施例は、図４に示した回路に、テスト（Ｔｅｓｔ）制御回路１２６を備え、テスト時における、リフレッシュ発生を制御するようにしたものである。特に制限されないが、図１に示す例では、テスト（Ｔｅｓｔ）制御回路１２６は、半導体記憶装置内に設けられている。このテスト制御回路１２６を、半導体記憶装置外部にテスト回路として設ける構成としてもよいことは勿論である。なお、以下では、本実施例について、図４に示した構成との相違点を中心に説明し、同一構成についての説明は適宜省略する。
【００３８】
テスト制御回路１２６は、テスト制御入力を受けてラッチ及びデコードし、テスト時に、リフレッシュをリード／ライト動作の直前に発生させ、ビジー状態（レイテンシー追加）を常に再現する第１のリフレッシュ発生モードと、リフレッシュをリード／ライト動作の直後に発生させ、レディ状態（レイテンシー最小）を常に再現する第２のリフレッシュ発生モードを選択的に設定する。
【００３９】
テスト制御回路１２６からは、リフレッシュパルス発生回路１１８、内部タイミングコントロール回路１２１に制御信号（第１、第２のリフレッシュ発生モード）１２７、１２８が供給され、また、内部タイミングコントロール回路１２１からテスト制御回路１２６に、制御信号の出力タイミングを制御する信号１２９が供給される。内部タイミングコントロール回路１２１は、テスト制御回路１２６からの制御信号１２８を入力し、テスト時の第１のリフレッシュ発生モードのときは、レイテンシーを第１の固定値に設定し、第２のリフレッシュ発生モードのときは、レイテンシーを第２の固定値に設定し、ＷＡＩＴ信号発生回路１２３に通知する。ＷＡＩＴ信号発生回路１２３は、第１のリフレッシュ発生モードでは、第１の固定値のレイテンシーに対応する期間ＷＡＩＴ信号を出力し、第２のリフレッシュ発生モードでは、第２の固定値のレイテンシーに対応する期間ＷＡＩＴ信号を出力する。
【００４０】
テスト時に、第１のリフレッシュ発生モードの場合、タイマー１１６からトリガー信号が出力された時、トリガー信号をフリップフロップ１１７にリフレッシュ要求信号として記憶し、リード／ライトコマンドがコマンドレジスタ１１３に入力され、内部タイミングコントロール回路１２１から活性状態のリフレッシュ禁止信号が出力されると、これを受けて、リフレッシュパルス発生回路１１８が、リフレッシュパルスを生成してリフレッシュ動作を行い、リフレッシュ動作終了に続いて、リード／ライトコマンドに対応するリード／ライト動作が実行される。
【００４１】
テスト時に、第２のリフレッシュ発生モードの場合、タイマー１１６からのトリガー信号が出力された時、このトリガー信号はフリップフロップ１１７にリフレッシュ要求信号として記憶され、その後、リード／ライトコマンドがコマンドレジスタ１１３に入力された場合、リード／ライト動作を行い、リード／ライト動作の終了に伴い、内部タイミングコントロール回路１２１から出力されるリフレッシュ禁止信号の活性状態から非活性状態への遷移に応答して、リフレッシュパルス発生回路１１８は、リフレッシュパルスを生成し、リフレッシュ動作が行われる。
【００４２】
なお、通常動作時には、タイマー１１６からのトリガー信号が出力された時、トリガー信号を、リフレッシュ要求信号としてフリップフロップ１１７で記憶し、リフレッシュ禁止信号が活性状態でない場合、リフレッシュ要求信号に応答してリフレッシュパルス発生回路１１８がリフレッシュパルスを生成してリフレッシュ動作を行い、リフレッシュパルスに基づき、内部タイミングコントロール回路１２１からのリフレッシュ禁止信号が活性化され、リフレッシュ動作終了により、リフレッシュ禁止信号が非活性化される。通常時のこの動作は、図５に示した動作と同様とされる。
【００４３】
また、通常動作時には、タイマー１１６からのトリガー信号が出力されたのちに、リード／ライトコマンドが入力された場合、タイマー１１６からのトリガー信号によって活性状態に設定されるリフレッシュ要求信号を受け、リフレッシュパルス発生回路１１８が、リフレッシュパルスを生成してリフレッシュ動作を行い、内部タイミングコントロール回路１２１は、リフレッシュ禁止信号を活性状態とし、リフレッシュ動作の終了により、内部タイミングコントロール回路１２１は、リフレッシュ禁止信号を非活性状態とし、その後、リード／ライトコマンドに対応するリード／ライト動作が行われる。通常時のこの動作は、図６に示した動作と同様とされる。このように、通常動作時は、リフレッシュと、リード／ライトの前後関係に応じてレイテンシーが可変に設定される。
【００４４】
図２は、本発明の一実施例の動作（第１のリフレッシュ発生モード）を説明するためのタイミング図である。図２において、ＣＬＫは同期用のクロック信号、ＡＤＤ−Ｒ／Ｗコマンドは、アドレス信号とリード／ライトコマンド、Ｒｅｆｒｅｓｈ要求は、フリップフロップ１１７から出力されるリフレッシュ要求信号、Ｒｅｆｒｅｓｈ禁止は、内部タイミングコントロール回路１２１から、リフレッシュパルス発生回路１１８に供給されるリフレッシュ禁止信号、Ｃｏｒｅ（Ｗｏｒｄ）は、セルアレイコアの選択ワード線であり、Ｒ／Ｗはリード／ライトアクセスの選択ワード線のパルス波形、Ｒｅｆｒｅｓｈはリフレッシュアドレスに対応する選択ワード線のパルス波形をそれぞれ示している。またＳＴＢ（Ｔｅｓｔ判定タイミング）はＤＱ端子からの読み出しデータを、テスタのコンパレータで期待値データと比較判定するストローブタイミング信号（テスタ内部の信号）である。
【００４５】
図２に示す例では、テスト時において、タイマー１１６からのリフレッシュ要求が発生した時点（図２の「Ｒｅｆｒｅｓｈ要求」の矢印「Ｔｉｍｅｒ」で示す）では、ただちに、リフレッシュ動作は行わず、タイミングｔ０におけるクロック信号ＣＬＫの立ち上がりで、リード／ライトアクセス及びアドレスＡ０がコマンドレジスタ１１３及びレジスタ１１１に取り込まれ、内部タイミングコントロール回路１２１から、リフレッシュパルス発生回路１１８に、活性状態（ハイレベル）のリフレッシュ禁止信号が出力されると、リフレッシュパルスＲＥＦが出力され、セルアレイコア１００のリフレッシュ動作が行われる。これに対して、通常動作時には、図５と同様、タイマー１１６でのタイムアウトによりリフレッシュ要求が発生すると、リード／ライトアクセスと衝突していない場合、リフレッシュパルス発生回路１１８から、リフレッシュパルスＲＥＦが出力され、これを受けて、内部タイミングコントロール回路１２１から活性状態（ハイレベル）のリフレッシュ禁止信号が出力される。
【００４６】
再び、図２を参照すると、リフレッシュパルスＲＥＦがロウレベルとなり、リフレッシュ要求がロウレベルになると、タイミングｔ０から２クロックサイクル経過したタイミングｔ２のサイクルから、リード動作が開始される。リード／ライト動作が終了後、内部タイミングコントロール回路１２１は、リフレッシュ要求信号を非活性状態（ロウレベル）に設定する。そして、レイテンシー５でデータ端子ＤＱから読み出しデータＱ（０）〜Ｑ（７）が出力され（バースト長は８）、不図示のテスタのコンパレータにてストローブ信号ＳＴＢのタイミングで期待値データと比較される。
【００４７】
なお、リフレッシュ発生頻度は、タイマー１１６以外にも、外部から入力されるトリガー信号を用いてもよい。この場合、フリップフロップ１１７の前段に外部から入力されるトリガー信号とタイマー１１６からのトリガー信号を選択するセレクタ回路が設けられ、テスト時に、外部から入力されるトリガー信号が選択される。この場合、リフレッシュ動作のタイミングを外部から任意に設定することができる。
【００４８】
図３は、本発明の一実施例の動作（第２のリフレッシュ発生モード）を説明するためのタイミング図である。リード／ライトアクセス直後のリフレッシュ禁止信号の解除をトリガーとして、リード／ライトアクセス直後に連続してリフレッシュを行う。すなわち、本実施例においても、タイマー１１６でのタイムアウトは、リフレッシュのトリガーとして用いられず、リフレッシュ要求（図３の「Ｒｅｆｒｅｓｈ要求」の矢印「Ｔｉｍｅｒ」参照）は、フリップフロップ１１７に記憶される。タイミングｔ０で、リード／ライトアクセス、及びアドレスがコマンドレジスタ１１３、アドレスレジスタ１１１に取り込まれると、リード／ライト動作が実行され、選択ワード線が活性化される（図３の「Ｃｏｒｅ（Ｗｏｒｄ）」の選択ワード線Ｒ／Ｗ参照）。そして、リード／ライト動作終了後、内部タイミングコントロール回路１２１からのリフレッシュ禁止信号が活性状態（ハイレベル）から非活性状態（ロウレベル）にリセットされ、このリセットをトリガーとして、リフレッシュパルス発生回路１１８は、リフレッシュパルスＲＥＦを出力し、リフレッシュ動作が行われる。このとき、リフレッシュ禁止信号は再び活性化され、リフレッシュ終了により、リフレッシュ禁止信号は非活性化される。そして、レイテンシー３で読み出しデータがデータ端子ＤＱから出力される。
【００４９】
本実施例によれば、テスト時に、図２、図３に示すように、リフレッシュと、リード／ライト動作を、最近接状態にまで近接させて相互干渉状態をチェックすることができ、デバイスの品質を向上させることができる。
【００５０】
リフレッシュパルス発生回路１１８は、例えば、第１のリフレッシュ発生モードでは、リフレッシュ禁止信号の立ち上がりエッジに基づき、リフレッシュ要求信号が活性状態のとき、ワンショットパルス発生器（不図示）によりリフレッシュパルスＲＥＦを生成するように制御する回路を備える。また、リフレッシュパルス発生回路１１８は、例えば第２のリフレッシュ発生モードでは、リフレッシュ禁止信号の立ち下がりエッジに基づき、リフレッシュ要求信号が活性状態のとき、ワンショットパルス発生器（不図示）によりリフレッシュパルスＲＥＦを生成するように制御する回路を備える。また、リフレッシュパルス発生回路１１８は、通常動作時には、リフレッシュ禁止信号が非活性状態で、リフレッシュ要求信号が活性状態のとき、ワンショットパルス発生器（不図示）によりリフレッシュパルスＲＥＦを生成するように制御する回路を有する。特に制限されないが、リフレッシュパルス発生回路１１８は、通常動作と、テストモードにおける第１、第２のリフレッシュ発生モードを規定する制御信号１２７に基づき、これらの回路を切替え制御し、リフレッシュパルスを出力する構成としてもよい。
【００５１】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理に準ずる各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施例の半導体記憶装置の構成を示す図である。
【図２】本発明の一実施例の動作を説明するためのタイミング図である。
【図３】本発明の一実施例の動作を説明するためのタイミング図である。
【図４】従来の半導体記憶装置の構成の一例を示す図である。
【図５】従来の半導体記憶装置の動作を説明するためのタイミング図である。
【図６】従来の半導体記憶装置の動作を説明するためのタイミング図である。
【符号の説明】
【００５３】
１００  セルアレイコア
１０１  メモリアレイ
１０２  アドレスデコーダ
１０３  センスアンプ・ライトアンプ部
１１１  アドレスレジスタ
１１２、１１３  コマンドレジスタ
１１４  レジスタ（ＷＡＩＴ出力レジスタ）
１１５  データＩ／Ｏレジスタ回路
１１６  タイマー
１１７  ＳＲフリップフロップ
１１８、１１８’  リフレッシュパルス発生回路
１１９  リフレッシュアドレス発生回路
１２０  マルチプレクサ
１２１、１２１’  内部タイミングコントロール回路
１２２  リード／ライトコントロール回路
１２３  ＷＡＩＴ信号発生回路
１２４  リード／ライトパルス発生回路
１２５  コントローラ
１２６  テスト制御回路
１２７、１２８、１２９  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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