(57)【要約】      （修正有）【課題】半導体記憶装置の製造方法。【解決手段】領域１０Ｃを画定する素子分離溝を形成する工程と、半導体層１０の上部コーナー部１１を熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、半導体層１０の上方に、耐酸化膜５０を形成する工程と、領域１０Ａ，１０Ｂにおいて、素子分離溝に隣接した半導体層１０の上部のコーナー部１１を熱酸化によりラウンディングする第２ラウンド酸化工程と、素子分離溝に分離絶縁層２０を形成する工程と、半導体層１０の上方にトンネル絶縁層３１を形成する工程と、トンネル絶縁層３１の上方にフローティングゲート電極３２を形成する工程と、フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２を形成する工程と、半導体層１０にソースおよびドレイン領域を形成する工程とを含み、第１ラウンド酸化工程における熱酸化温度は、第２ラウンド酸化工程に熱酸化温度より高い。【選択図】      図３
2006013335.tif 000002
【特許請求の範囲】
【請求項１】
トンネル効果を利用するトランジスタを含む半導体記憶装置の製造方法であって、
半導体層をエッチングし、前記トンネル効果を利用するトランジスタの形成領域を画定する素子分離溝を形成する工程と、
少なくとも前記トンネル効果を利用するトランジスタの形成領域において、前記素子分離溝に隣接した前記半導体層の上部のコーナー部を、熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、
前記トンネル効果を利用するトランジスタの形成領域において、前記半導体層の上方に、耐酸化膜を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域以外の領域において、前記素子分離溝に隣接した前記半導体層の上部のコーナー部を、熱酸化によりラウンディング形状にする第２ラウンド酸化工程と、
前記素子分離溝に分離絶縁層を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層の上方にトンネル絶縁層を形成する工程と、
前記トンネル絶縁層の上方にフローティングゲート電極を形成する工程と、
前記フローティングゲート電極に印加する電圧を制御するコントロールゲートを形成する工程と、
少なくとも前記トンネル効果を利用するトランジスタの形成領域における前記半導体層に、ソースおよびドレイン領域を形成する工程と、を含み、
前記第１ラウンド酸化工程における熱酸化の温度は、前記第２ラウンド酸化工程における熱酸化の温度より高い、半導体記憶装置の製造方法。
【請求項２】
請求項１において、
前記コントロールゲートを形成する工程は、前記フローティングゲート電極の下方の前記半導体層内に不純物領域を形成する工程である、半導体記憶装置の製造方法。
【請求項３】
トンネル効果を利用するトランジスタを含む半導体記憶装置の製造方法であって、
第１導電型の半導体層をエッチングし、第１領域、第２領域、および前記トンネル効果を利用するトランジスタの形成領域を画定する素子分離溝を形成する工程と、
少なくとも前記トンネル効果を利用するトランジスタの形成領域において、前記素子分離溝に隣接した前記半導体層の上部のコーナー部を、熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、
前記トンネル効果を利用するトランジスタの形成領域において、前記半導体層の上方に、耐酸化膜を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域以外の領域において、前記素子分離溝に隣接した前記半導体層の上部のコーナー部を、熱酸化によりラウンディング形状にする第２ラウンド酸化工程と、
前記素子分離溝に分離絶縁層を形成する工程と、
前記第１領域および前記第２領域の前記半導体層の上方にゲート絶縁層を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層の上方にトンネル絶縁層を形成する工程と、
少なくとも前記ゲート絶縁層および前記トンネル絶縁層の上方であって、前記第１ないし第３領域に、フローティングゲート電極を形成する工程と、
前記第１領域において、前記フローティングゲート電極の下方の前記半導体層内に、コントロールゲートとして機能する第２導電型の第１不純物領域を形成する工程と、
前記第２領域において、前記フローティングゲート電極の側方の前記半導体層にソースおよびドレイン領域となる前記第２導電型の第２不純物領域を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域において、前記フローティングゲート電極の側方の前記半導体層にソースおよびドレイン領域となる前記第１導電型の第３不純物領域を形成する工程と、を含み、
前記第１ラウンド酸化工程における熱酸化の温度は、前記第２ラウンド酸化工程における熱酸化の温度より高い、半導体記憶装置の製造方法。
【請求項４】
請求項３において、
前記第１領域および前記第２領域の前記半導体層に、第１導電型のウェルを形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層に、第２導電型のウェルを形成する工程と、を含む、半導体記憶装置の製造方法。
【請求項５】
請求項３または４において、
前記第１領域において、前記フローティングゲート電極の側方の前記半導体層に前記第１不純物領域に比べて不純物濃度が高い第４不純物領域を形成する工程を有する、半導体記憶装置の製造方法。
【請求項６】
請求項３〜５のいずれかにおいて、
前記ゲート絶縁層を形成する工程と、前記トンネル絶縁層を形成する工程と、は同一のプロセスで行われる、半導体記憶装置の製造方法。
【請求項７】
請求項３〜６のいずれかにおいて、
前記第２領域に、さらに、トンネル効果を利用するトランジスタを形成する、半導体記憶装置の製造方法。
【請求項８】
請求項１において、
前記コントロールゲートは、前記フローティングゲート電極の上方に形成される、半導体記憶装置の製造方法。
【請求項９】
トンネル効果を利用するトランジスタを含む半導体記憶装置であって、
半導体層と、
前記トンネル効果を利用するトランジスタの形成領域を画定する分離絶縁層と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層の上方に形成されたトンネル絶縁層と、
前記トンネル絶縁層の上方に形成されたフローティングゲート電極と、
前記フローティング電極に印加する電圧を制御するコントロールゲートと、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層に形成されたソースおよびドレイン領域と、を含み、
前記分離絶縁層に隣接した前記半導体層の上部のコーナー部は、ラウンディング形状を有し、
前記トンネル効果を利用するトランジスタの形成領域における前記コーナー部の曲率は、前記トンネル効果を利用するトランジスタの形成領域以外の領域における前記コーナー部の曲率より大きい、半導体記憶装置。
【請求項１０】
請求項９において、
前記コントロールゲートは、前記フローティングゲート電極の下方の前記半導体層内に形成された不純物領域である、半導体記憶装置。
【請求項１１】
請求項９において、
前記コントロールゲートは、前記フローティングゲート電極の上方に形成されている、半導体記憶装置。
【請求項１２】
トンネル効果を利用するトランジスタを含む半導体記憶装置であって、
第１導電型の半導体層と、
第１領域、第２領域、および、前記トンネル効果を利用するトランジスタ形成領域を画定する分離絶縁層と、
前記第１領域の前記半導体層の上方に形成された第１ゲート絶縁層と、
前記第２領域の前記半導体層の上方に形成された第２ゲート絶縁層と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層の上方に形成されたトンネル絶縁層と、
少なくとも前記第１ゲート絶縁層、前記第２ゲート絶縁層、および、前記トンネル絶縁層の上方であって、前記第１領域、前記第２領域、および、前記トンネル効果を利用するトランジスタの形成領域に形成されたフローティングゲート電極と、
前記第１領域において、前記フローティングゲート電極の下方の前記半導体層内に形成された、コントロールゲートとして機能する第２導電型の第１不純物領域と、
前記第２領域において、前記半導体層に形成されたソースおよびドレイン領域として機能する第２導電型の第２不純物領域と、
前記トンネル効果を利用するトランジスタの形成領域において、前記半導体層に形成されたソースおよびドレイン領域として機能する第１導電型の第３不純物領域と、を含み、
前記分離絶縁層に隣接した前記半導体層の上部のコーナー部は、ラウンディング形状を有し、
前記トンネル効果を利用するトランジスタの形成領域における前記コーナー部の曲率は、前記トンネル効果を利用するトランジスタの形成領域以外の領域における前記コーナー部の曲率より大きい、半導体記憶装置。
【請求項１３】
請求項１２において、
前記第１領域および前記第２領域の前記半導体層に形成された第１導電型の第１ウェルと、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層に形成された第２導電型の第２ウェルと、を含む、半導体記憶装置。
【請求項１４】
請求項１２または１３において、
前記第１領域において、前記フローティングゲート電極の側方の前記半導体層に形成された、前記第１不純物領域に比べて不純物濃度が高い第４不純物領域を含む、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネル効果を利用するトランジスタを含む半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置のうちの一例として、トンネル効果を利用するトランジスタを含むものがある。たとえば、半導体層上にトンネル絶縁層を介して形成されたフローティングゲート電極と、フローティングゲート電極上にゲート絶縁層を介して形成されたコントロールゲート電極と、半導体層内に形成されたソースおよびドレイン領域と、からなる、いわゆるスタックトゲート型の半導体記憶装置が挙げられる。
【０００３】
また、たとえば、特許文献１には、コントロールゲートが半導体層内のｎ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる半導体記憶装置（以下、「一層ゲート型の半導体記憶装置」ともいう）が提案されている。
【特許文献１】特開昭６３−１６６２７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高速動作が可能な半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体記憶装置の製造方法は、
トンネル効果を利用するトランジスタを含む半導体記憶装置の製造方法であって、
半導体層をエッチングし、前記トンネル効果を利用するトランジスタの形成領域を画定する素子分離溝を形成する工程と、
少なくとも前記トンネル効果を利用するトランジスタの形成領域において、前記素子分離溝に隣接した前記半導体層の上部のコーナー部を、熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、
前記トンネル効果を利用するトランジスタの形成領域において、前記半導体層の上方に、耐酸化膜を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域以外の領域において、前記素子分離溝に隣接した前記半導体層の上部のコーナー部を、熱酸化によりラウンディング形状にする第２ラウンド酸化工程と、
前記素子分離溝に分離絶縁層を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層の上方にトンネル絶縁層を形成する工程と、
前記トンネル絶縁層の上方にフローティングゲート電極を形成する工程と、
前記フローティングゲート電極に印加する電圧を制御するコントロールゲートを形成する工程と、
少なくとも前記トンネル効果を利用するトランジスタの形成領域における前記半導体層に、ソースおよびドレイン領域を形成する工程と、を含み、
前記第１ラウンド酸化工程における熱酸化の温度は、前記第２ラウンド酸化工程における熱酸化の温度より高い。
【０００６】
本発明において、特定のもの（以下、「Ａ」という）の上方の他の特定のもの（以下、「Ｂ」という）とは、Ａ上に直接形成されたＢと、Ａ上に、Ａ上の他のものを介して形成されたＢと、を含む。
【０００７】
この半導体記憶装置の製造方法によれば、前記第１ラウンド酸化工程と、前記第２ラウンド酸化工程と、を含み、前記第１ラウンド酸化工程における熱酸化の温度は、前記第２ラウンド酸化工程における熱酸化の温度より高い。これにより、トンネル効果を利用する前記トランジスタの形成領域における前記コーナー部の曲率を、トンネル効果を利用する前記トランジスタの形成領域以外の領域における前記コーナー部の曲率より大きくすることができる。その結果、前記トンネル絶縁層を形成する工程において、前記コーナー部に隣接した前記トンネル絶縁層の端部を、前記トンネル絶縁層の中央部より薄く形成することができる。前記トンネル絶縁層の端部が薄く形成されることによって、トンネル効果を効率良く生じさせることができる。言い換えるならば、電荷の移動（注入／放出）効率を良くすることができ、トンネル電流を大きくすることができる。したがって、トンネル効果を利用する前記トランジスタ以外のトランジスタのゲート絶縁層と同一の膜厚であって、かつ均一な膜厚のトンネル絶縁層を有する半導体記憶装置に比べ、より高速に動作可能な半導体記憶装置を提供することができる。また、デバイス面積の縮小化を図ることのできる半導体記憶装置を提供することができる。
【０００８】
本発明に係る半導体記憶装置の製造方法において、
前記コントロールゲートを形成する工程は、前記フローティングゲート電極の下方の前記半導体層内に不純物領域を形成する工程であることができる。
【０００９】
本発明に係る半導体記憶装置の製造方法は、
トンネル効果を利用するトランジスタを含む半導体記憶装置の製造方法であって、
第１導電型の半導体層をエッチングし、第１領域、第２領域、および前記トンネル効果を利用するトランジスタの形成領域を画定する素子分離溝を形成する工程と、
少なくとも前記トンネル効果を利用するトランジスタの形成領域において、前記素子分離溝に隣接した前記半導体層の上部のコーナー部を、熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、
前記トンネル効果を利用するトランジスタの形成領域において、前記半導体層の上方に、耐酸化膜を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域以外の領域において、前記素子分離溝に隣接した前記半導体層の上部のコーナー部を、熱酸化によりラウンディング形状にする第２ラウンド酸化工程と、
前記素子分離溝に分離絶縁層を形成する工程と、
前記第１領域および前記第２領域の前記半導体層の上方にゲート絶縁層を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層の上方にトンネル絶縁層を形成する工程と、
少なくとも前記ゲート絶縁層および前記トンネル絶縁層の上方であって、前記第１ないし第３領域に、フローティングゲート電極を形成する工程と、
前記第１領域において、前記フローティングゲート電極の下方の前記半導体層内に、コントロールゲートとして機能する第２導電型の第１不純物領域を形成する工程と、
前記第２領域において、前記フローティングゲート電極の側方の前記半導体層にソースおよびドレイン領域となる前記第２導電型の第２不純物領域を形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域において、前記フローティングゲート電極の側方の前記半導体層にソースおよびドレイン領域となる前記第１導電型の第３不純物領域を形成する工程と、を含み、
前記第１ラウンド酸化工程における熱酸化の温度は、前記第２ラウンド酸化工程における熱酸化の温度より高い。
【００１０】
本発明に係る半導体記憶装置の製造方法において、
前記第１領域および前記第２領域の前記半導体層に、第１導電型のウェルを形成する工程と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層に、第２導電型のウェルを形成する工程と、を含むことができる。
【００１１】
本発明に係る半導体記憶装置の製造方法において、
前記第１領域において、前記フローティングゲート電極の側方の前記半導体層に前記第１不純物領域に比べて不純物濃度が高い第４不純物領域を形成する工程を有することができる。
【００１２】
本発明に係る半導体記憶装置の製造方法において、
前記ゲート絶縁層を形成する工程と、前記トンネル絶縁層を形成する工程と、は同一のプロセスで行われることができる。
【００１３】
本発明に係る半導体記憶装置の製造方法において、
前記第２領域に、さらに、トンネル効果を利用するトランジスタを形成することができる。
【００１４】
本発明に係る半導体記憶装置の製造方法において、
前記コントロールゲートは、前記フローティングゲート電極の上方に形成されることができる。
【００１５】
本発明に係る半導体記憶装置は、
トンネル効果を利用するトランジスタを含む半導体記憶装置であって、
半導体層と、
前記トンネル効果を利用するトランジスタの形成領域を画定する分離絶縁層と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層の上方に形成されたトンネル絶縁層と、
前記トンネル絶縁層の上方に形成されたフローティングゲート電極と、
前記フローティング電極に印加する電圧を制御するコントロールゲートと、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層に形成されたソースおよびドレイン領域と、を含み、
前記分離絶縁層に隣接した前記半導体層の上部のコーナー部は、ラウンディング形状を有し、
前記トンネル効果を利用するトランジスタの形成領域における前記コーナー部の曲率は、前記トンネル効果を利用するトランジスタの形成領域以外の領域における前記コーナー部の曲率より大きい。
【００１６】
本発明に係る半導体記憶装置において、
前記コントロールゲートは、前記フローティングゲート電極の下方の前記半導体層内に形成された不純物領域であることができる。
【００１７】
本発明に係る半導体記憶装置において、
前記コントロールゲートは、前記フローティングゲート電極の上方に形成されていることができる。
【００１８】
本発明に係る半導体記憶装置は、
トンネル効果を利用するトランジスタを含む半導体記憶装置であって、
第１導電型の半導体層と、
第１領域、第２領域、および、前記トンネル効果を利用するトランジスタ形成領域を画定する分離絶縁層と、
前記第１領域の前記半導体層の上方に形成された第１ゲート絶縁層と、
前記第２領域の前記半導体層の上方に形成された第２ゲート絶縁層と、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層の上方に形成されたトンネル絶縁層と、
少なくとも前記第１ゲート絶縁層、前記第２ゲート絶縁層、および、前記トンネル絶縁層の上方であって、前記第１領域、前記第２領域、および、前記トンネル効果を利用するトランジスタの形成領域に形成されたフローティングゲート電極と、
前記第１領域において、前記フローティングゲート電極の下方の前記半導体層内に形成された、コントロールゲートとして機能する第２導電型の第１不純物領域と、
前記第２領域において、前記半導体層に形成されたソースおよびドレイン領域として機能する第２導電型の第２不純物領域と、
前記トンネル効果を利用するトランジスタの形成領域において、前記半導体層に形成されたソースおよびドレイン領域として機能する第１導電型の第３不純物領域と、を含み、
前記分離絶縁層に隣接した前記半導体層の上部のコーナー部は、ラウンディング形状を有し、
前記トンネル効果を利用するトランジスタの形成領域における前記コーナー部の曲率は、前記トンネル効果を利用するトランジスタの形成領域以外の領域における前記コーナー部の曲率より大きい。
【００１９】
本発明に係る半導体記憶装置において、
前記第１領域および前記第２領域の前記半導体層に形成された第１導電型の第１ウェルと、
前記トンネル効果を利用するトランジスタの形成領域における前記半導体層に形成された第２導電型の第２ウェルと、を含むことができる。
【００２０】
本発明に係る半導体記憶装置において、
前記第１領域において、前記フローティングゲート電極の側方の前記半導体層に形成された、前記第１不純物領域に比べて不純物濃度が高い第４不純物領域を含むことができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２２】
１．デバイスの構造
図１は、本発明を適用した実施の形態に係る半導体記憶装置１００を模式的に示す斜視図である。図２は、図１に示す半導体記憶装置１００を模式的に示す平面図である。図３は、図２のＡ−Ａ線に沿った断面図である。図４は、図２のＢ−Ｂ線に沿った断面図である。図５は、図２のＣ−Ｃ線に沿った断面図である。図６は、図２のＤ−Ｄ線に沿った断面図である。なお、図１のＸ−Ｘ線は、図２のＸ−Ｘ線に対応する。
【００２３】
本実施の形態に係る半導体記憶装置１００は、図１〜図６に示すように、半導体層１０と、トレンチ酸化膜２２と、分離絶縁層２０と、耐酸化膜５０と、ゲート絶縁層３０と、トンネル絶縁層３１と、フローティングゲート電極３２と、コントロールゲートである第１不純物領域４２と、ソースおよびドレイン領域である第２不純物領域３６と、ソースおよびドレイン領域である第３不純物領域３８と、第４不純物領域３５と、を含む。なお、図１において、ゲート絶縁層３０およびトンネル絶縁層３１の図示は省略している。
【００２４】
半導体層１０としては、たとえばｐ型のシリコン基板を用いることができる。分離絶縁層２０は、半導体層１０を第１領域１０Ａと、第２領域１０Ｂと、第３領域１０Ｃとに画定する。第１領域１０Ａおよび第２領域１０Ｂにおける分離絶縁層２０は、図４および図５に示すように、半導体層１０の上方に、トレンチ酸化膜２２を介して形成されている。第３領域１０Ｃにおける分離絶縁層２０は、図６に示すように、半導体層１０の上方に、トレンチ酸化膜２２および耐酸化膜５０を介して形成されている。
【００２５】
第１領域１０Ａには、図４に示すように、半導体層１０内に形成されたｐ型のウェル１６、ｐ型の半導体層１０の上に形成されたゲート絶縁層（第１ゲート絶縁層）３０、ゲート絶縁層（第１ゲート絶縁層）３０の上に形成されたフローティングゲート電極３２、フローティングゲート電極３２の下の半導体層１０内に形成されたｎ型の第１不純物領域４２、および、フローティングゲート電極３２の側方の半導体層１０内であって、第１不純物領域４２に隣接して形成されたｎ型の第４不純物領域３５が設けられている。ｎ型の第１不純物領域４２は、コントロールゲートとして機能する。ｎ型の第４不純物領域３５は、コントロールゲート（第１不純物領域）４２と電気的に接続され、コントロールゲートに電圧を印加するためのコンタクト部となる。ｎ型の第４不純物領域３５は、ｎ型の第１不純物領域４２に比べて不純物濃度を高くすることができる。これにより、第４不純物領域３５と配線（図示せず）との良好なコンタクトを得ることができる。
【００２６】
第２領域１０Ｂには、図５に示すように、後述する書き込み動作および読み出し動作を行うためのｎ型トランジスタ１００Ｂが形成されている。ｎ型トランジスタ１００Ｂとしては、たとえば、ｎ型ＭＯＳトランジスタなどを用いることができる。ｎ型トランジスタ１００Ｂは、半導体層１０内に形成されたｐ型のウェル１６と、ｐ型の半導体層１０の上に形成されたゲート絶縁層（第２ゲート絶縁層）３０と、ゲート絶縁層（第２ゲート絶縁層）３０の上に形成されたフローティングゲート電極３２と、フローティングゲート電極３２の側方であって、半導体層１０内に形成されたｎ型の第２不純物領域３６と、を含む。ｎ型の第２不純物領域３６は、フローティングゲート電極３２を挟むように形成されている。第２不純物領域３６は、ソース領域またはドレイン領域となる。
【００２７】
第３領域１０Ｃには、図６に示すように、後述する消去動作を行うためのｐ型トランジスタ１００Ｃが形成されている。本実施の形態に係る半導体記憶装置１００において、ｐ型トランジスタ１００Ｃは、後述するデバイスの動作の項で説明するように、トンネル効果を利用するトランジスタである。ｐ型トランジスタ１００Ｃとしては、たとえば、ｐ型ＭＯＳトランジスタなどを用いることができる。ｐ型トランジスタ１００Ｃは、半導体層１０内に形成されたｎ型のウェル１４と、ｎ型のウェル１４の上に形成されたトンネル絶縁層３１と、トンネル絶縁層３１の上に形成されたフローティングゲート電極３２と、フローティングゲート電極３２の側方であって、ｎ型のウェル１４内に形成された第３不純物領域３８と、を有する。ｐ型の第３不純物領域３８は、フローティングゲート電極３２を挟むように形成されている。第３不純物領域３８は、ソース領域またはドレイン領域となる。
【００２８】
図３に示すように、半導体層１０の上部のコーナー部１１に隣接したトンネル絶縁層３１の端部の膜厚は、トンネル絶縁層３１の中央部の膜厚より薄い。具体的には、半導体層１０の上部のコーナー部１１に隣接したトンネル絶縁層３１の端部の膜厚は、たとえば７ｎｍ程度である。トンネル絶縁層３１の中央部の膜厚は、たとえば１０ｎｍ程度である。
【００２９】
図３に示すように、トンネル効果を利用するトランジスタ１００Ｃの形成領域における、分離絶縁層２０に隣接した半導体層１０の上部のコーナー部１１の曲率は、トンネル効果を利用するトランジスタ１００Ｃの形成領域以外の領域における、分離絶縁層２０に隣接した半導体層１０の上部のコーナー部１１の曲率より大きい。より具体的には、第３領域１０Ｃにおけるコーナー部１１の曲率は、たとえば、第１領域１０Ａおよび第２領域１０Ｂにおけるコーナー部１１の曲率より大きい。
【００３０】
フローティングゲート電極３２は、図１〜図３に示すように、第１領域１０Ａ、第２領域１０Ｂ、および第３領域１０Ｃに亘って連続的に形成されている。
【００３１】
フローティングゲート電極３２とコントロールゲートであるｎ型の第１不純物領域４２との重なり面積は、書き込みを行うためのトランジスタ１００Ｂにおけるｐ型のウェル１６上の活性化領域とフローティングゲート電極３２との重なり面積、および、消去を行うためのトランジスタ１００Ｃにおけるｎ型のウェル１４上の活性化領域とフローティングゲート電極３２との重なり面積に比べて、大きいことが好ましい。これにより、効率良く書き込みを行うことができる。その理由は、以下の通りである。
【００３２】
本実施の形態に係る半導体記憶装置１００では、第１領域１０Ａのコントロールゲート（第１不純物領域）４２、第２領域１０Ｂのｎ型トランジスタ１００Ｂのソースおよびドレイン（第２不純物領域）３６、および、第３領域１０Ｃのｐ型トランジスタ１００Ｃのソースおよびドレイン（第３不純物領域）３８に印加した電圧により、第１領域１０Ａにおけるフローティングゲート電極３２と第１ゲート絶縁層３０を介したｎ型の第１不純物領域４２との間に形成される容量と、第２領域１０Ｂにおけるフローティングゲート電極３２と第２ゲート絶縁層３０を介したｐ型のウェル１６上の活性化領域との間に形成される容量と、第３領域１０Ｃにおけるフローティングゲート電極３２とトンネル絶縁層３１を介したｎ型のウェル１４上の活性化領域との間に形成される容量と、の比（容量比）が決定される。この容量比に応じて、フローティングゲート電極３２に印加される電圧が決まる。すなわち、コントロールゲート（第１不純物領域）４２に印加した電圧に、上述した容量比を乗じた値の電圧が、フローティングゲート電極３２に印加されることになる。そして、第１領域１０Ａにおけるフローティングゲート電極３２と、第１ゲート絶縁層３０を介したｎ型の第１不純物領域４２との間に形成される容量は、他の容量に比して大きい方が、フローティングゲート電極３２に印加される電圧は高くなる。したがって、フローティングゲート電極３２と第１不純物領域４２との重なり面積は、トランジスタ１００Ｂにおけるｐ型のウェル１６上の活性化領域とフローティングゲート電極３２との重なり面積、および、トランジスタ１００Ｃにおけるｎ型のウェル１４上の活性化領域とフローティングゲート電極３２との重なり面積に比べて大きい方が、効率良く書き込みを行うことができる。
【００３３】
２．デバイスの動作
次に、本実施の形態に係る半導体記憶装置１００の動作について説明する。なお、下記の半導体記憶装置１００の動作は一例であり、本発明の趣旨を逸脱しない限り、種々の変更が可能である。
【００３４】
本実施の形態に係る半導体記憶装置１００は、いわゆる一層ゲート型の半導体記憶装置である。コントロールゲートは、第１領域１０Ａの半導体層１０内に形成されたｎ型の第１不純物領域４２である。フローティングゲート電極３２は、第１〜第３領域１０Ａ〜１０Ｃの半導体層１０の上方に形成されている。コントロールゲート（第１不純物領域）４２は、フローティングゲート電極３２に印加される電圧を制御する。第２領域１０Ｂの半導体層１０の上方に形成されたフローティングゲート電極３２をゲート電極とするトランジスタ１００Ｂは、書き込み動作および読み出し動作を行う。第３領域１０Ｃの半導体層１０の上方に形成されたフローティングゲート電極３２をゲート電極とするトランジスタ１００Ｃは、消去動作を行う。
【００３５】
図７は、本実施の形態にかかる半導体記憶装置１００の等価回路を示す図である。本実施の形態に係る半導体記憶装置１００には、選択トランジスタ１００Ｄが設けられている。なお、選択トランジスタ１００Ｄは、図１〜図６には特に図示していない。図７に示すように、選択トランジスタ１００Ｄのゲート電極は、ワード線ＷＬと電気的に接続されている。選択トランジスタ１００Ｄのドレイン領域は、ビット線ＢＬと電気的に接続されている。選択トランジスタ１００Ｄのソース領域は、ｎ型トランジスタ１００Ｂの第２不純物領域（ドレイン領域）３６（図５参照）と電気的に接続されている。ｎ型トランジスタ１００Ｂの他方の第２不純物領域（ソース領域）３６（図５参照）は、たとえばグランド線に接続されている。
【００３６】
本実施の形態に係る半導体記憶装置１００において、第２領域１０Ｂのｎ型トランジスタ１００Ｂは、書き込み動作を行う。書き込み動作は、第２領域１０Ｂのｎ型トランジスタ１００Ｂにチャネルホットエレクトロン（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：以下、「ＣＨＥ」とも言う。）を発生させて、フローティングゲート電極３２にＣＨＥを注入することにより行われる。具体的には、以下の通りである。
【００３７】
第２領域１０Ｂのｎ型トランジスタ１００Ｂのドレイン領域３６に、選択トランジスタ１００Ｄを介して、たとえば８Ｖの電圧を印加する。第２領域１０Ｂのｎ型トランジスタ１００Ｂのソース領域３６を、たとえば接地する。コントロールゲートとして機能するｎ型の第１不純物領域４２に、第４不純物領域３５を介して、たとえば８Ｖの電圧を印加する。ｎ型の第１不純物領域４２に、たとえば８Ｖの電圧を印加することにより、フローティングゲート電極３２に、たとえば約７．２Ｖの電圧を印加することができる。各部を上述のような電圧状態にすることによって、第２領域１０Ｂにおけるｎ型トランジスタ１００Ｂのドレイン領域３６近傍でＣＨＥを発生させることができる。そして、このＣＨＥが、フローティングゲート電極３２に注入される。これにより、書き込みが行われる。
【００３８】
次に、読み出し動作について説明する。読み出し動作は、フローティングゲート電極３２に電子が注入されている（書き込みがされている）か否かによって、第２領域１０Ｂのｎ型トランジスタ１００Ｂのしきい値が変動することを利用して行われる。たとえば、コントロールゲート４２、および第２領域１０Ｂのｎ型トランジスタ１００Ｂの第２不純物領域（ドレイン領域）３６に所定の電圧を印加して、ｎ型トランジスタ１００Ｂに電流が流れるか否かを計測することによって、読み出しが行われる。
【００３９】
次に、消去動作について説明する。消去の際には、いわゆるトンネル効果を利用する。具体的には以下の通りである。フローティングゲート電極３２の電圧は、書き込み動作時と同様に、第１領域１０Ａ、第２領域１０Ｂ、および、第３領域１０Ｃの活性化領域と、ゲート絶縁層３０またはトンネル絶縁層３１を介したフローティングゲート電極３２との間に形成される容量による比（容量比）に応じて、フローティングゲート電極３２に印加される電圧が決まる。そして、コントロールゲートとして機能するｎ型の第１不純物領域４２と第２領域１０Ｂのｎ型トランジスタ１００Ｂの第２不純物領域（ソースおよびドレイン領域）３６とを、たとえば接地する。そして、第３領域１０Ｃに形成されたｎ型トランジスタ１００Ｃの第３不純物領域（ソースおよびドレイン領域）３８に、たとえば１８Ｖの電圧を印加する。そうすると、フローティングゲート電極３２と第３領域１０Ｃの活性化領域との間に高い電圧差が生じる。その結果、トンネル効果が生じて、電子がトンネル絶縁層３１を通過する。すなわち、フローティングゲート電極３２から、ｎ型トランジスタ１００Ｃのドレイン領域３８へ、電子を引き抜くことができる。
【００４０】
３．デバイスの製造方法
次に、図１〜図６に示す半導体記憶装置１００の製造方法について、図８〜図１６を参照して説明する。図８〜図１６はそれぞれ、図１〜図６に示す半導体記憶装置１００の一製造工程を模式的に示す断面図であり、それぞれ図３に示す断面に対応している。
【００４１】
（１）まず、図８に示すように、半導体層１０上に、パッド層２６を形成する。パッド層２６の材質は、たとえば酸化シリコン、酸化窒化シリコンなどを挙げることができる。パッド層２６が酸化シリコンからなる場合には、熱酸化法、ＣＶＤ法などにより形成することができる。パッド層２６が酸化窒化シリコンからなる場合には、ＣＶＤ法などにより形成することができる。パッド層２６の膜厚は、たとえば５〜２０ｎｍである。
【００４２】
次に、図８に示すように、パッド層２６上に、ストッパ層２４を形成する。ストッパ層２４としては、たとえば窒化シリコン層、多結晶シリコン層、非晶質シリコン層、あるいは、窒化シリコン層、多結晶シリコン層、および非晶質シリコン層のうちの少なくとも２種からなる多層構造などを挙げることができる。ストッパ層２４の形成方法としては、たとえばＣＶＤ法などを挙げることができる。ストッパ層２４は、後述する化学的機械的研磨法（以下、「ＣＭＰ法」という）におけるストッパとして機能するのに十分な膜厚、たとえば５０〜１５０ｎｍの膜厚を有する。
【００４３】
（２）次に、図９に示すように、ストッパ層２４の上に、所定のパターンのレジスト層Ｒ１を形成する。レジスト層Ｒ１は、後述する素子分離溝２８（図１０参照）が形成されることになる領域の上方において、開口されている。次に、レジスト層Ｒ１をマスクとして、ストッパ層２４およびパッド層２６をエッチングする。このエッチングは、たとえばドライエッチングにより行われる。次に、レジスト層Ｒ１をアッシングにより除去する。
【００４４】
（３）次に、図１０に示すように、ストッパ層２４をマスクとして、半導体層１０をエッチングし、素子分離溝２８を形成する。素子分離溝２８の深さは、デバイスの設計で異なるが、たとえば３００〜５００ｎｍである。半導体層１０のエッチングは、ドライエッチングにより行うことができる。
【００４５】
（４）次に、図１１に示すように、熱酸化法により、素子分離溝２８における半導体層１０の露出面を酸化し、トレンチ酸化膜２２を形成する。以下、この工程を「第１ラウンド酸化工程」という。この第１ラウンド酸化工程により、第１領域１０Ａ、第２領域１０Ｂ、および第３領域１０Ｃにおいて、素子分離溝２８に隣接した半導体層１０の上部のコーナー部１１をラウンディング形状にすることができる。第１ラウンド酸化工程における熱酸化の温度は、後述する第２ラウンド酸化工程における熱酸化の温度より高い。第１ラウンド酸化工程における熱酸化の温度は、たとえば１１５０℃程度で行うことができる。
【００４６】
（５）次に、図１２に示すように、トンネル効果を利用するトランジスタ１００Ｃ（図７参照）の形成領域、すなわち第３領域１０Ｃを覆うように、耐酸化膜５０を形成する。耐酸化膜５０は、半導体層１０の上方に形成される。より具体的には、耐酸化膜５０は、トレンチ酸化膜２２およびストッパ層２４の上に形成される。耐酸化膜５０としては、たとえばＳｉ３Ｎ４などを用いることができる。耐酸化膜５０は、たとえばＣＶＤ法などにより形成することができる。
【００４７】
（６）次に、図１３に示すように、トンネル効果を利用するトランジスタ１００Ｃ（図７参照）の形成領域１０Ｃ以外の領域、すなわち、たとえば第１領域１０Ａおよび第２領域１０Ｂにおいて、素子分離溝２８に隣接した半導体層１０の上部のコーナー部１１を、熱酸化によりラウンディング形状にする。以下、この工程を「第２ラウンド酸化工程」ともいう。第２ラウンド酸化工程により、第１領域１０Ａおよび第２領域１０Ｂにおける、素子分離溝２８に隣接した半導体層１０の上部のコーナー部１１は、第１ラウンド酸化工程後よりも、より緩やかな丸みを帯びたラウンディング形状となる。また、第２ラウンド酸化工程により、第１領域１０Ａおよび第２領域１０Ｂにおける、トレンチ酸化膜２２の膜厚は、第１ラウンド酸化工程後よりも、より厚く形成される。上述したように、第２ラウンド酸化工程における熱酸化の温度は、第１ラウンド酸化工程における熱酸化の温度より低い。第２ラウンド酸化工程における熱酸化の温度は、たとえば１０５０℃程度で行うことができる。
【００４８】
第２ラウンド酸化工程において、第３領域１０Ｃは、耐酸化膜５０によって覆われている。そのため、第３領域１０Ｃの酸化を防ぐことができる。そして、上述したように、第２ラウンド酸化工程により、第１領域１０Ａおよび第２領域１０Ｂにおけるコーナー部１１は、第１ラウンド酸化工程後よりも、より緩やかな丸みを帯びたラウンディング形状となる。すなわち、トンネル効果を利用するトランジスタ１００Ｃの形成領域１０Ｃにおけるコーナー部１１の曲率を、トンネル効果を利用するトランジスタ１００Ｃの形成領域１０Ｃ以外の領域におけるコーナー部１１の曲率より大きくすることができる。より具体的には、第３領域１０Ｃにおけるコーナー部１１の曲率を、たとえば、第１領域１０Ａおよび第２領域１０Ｂにおけるコーナー部１１の曲率より大きくすることができる。
【００４９】
また、第２ラウンド酸化工程により、第１領域１０Ａおよび第２領域１０Ｂにおけるコーナー部１１は、第１ラウンド酸化工程後よりも、より緩やかな丸みを帯びたラウンディング形状となることにより、第１領域１０Ａおよび第２領域１０Ｂにおいて、素子分離溝２８の上端部における段差がなだらかになる。そのため、後述する工程において、絶縁層２１（図１４参照）を良好に埋め込むことができる。
【００５０】
（７）次に、素子分離溝２８を埋め込むようにして、絶縁層２１を全面に堆積する。絶縁層２１の膜厚は、素子分離溝２８を埋め込み、少なくともストッパ層２４を覆うような膜厚、たとえば５００〜８００ｎｍである。絶縁層２１の材質は、たとえば、酸化シリコンなどからなる。絶縁層２１の堆積方法としては、たとえば高密度プラズマＣＶＤ法、熱ＣＶＤ法、ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００５１】
次に、図１４に示すように、絶縁層２１をＣＭＰ法により平坦化する。この平坦化は、ストッパ層２４が露出するまで行う。つまり、ストッパ層２４をストッパとして、絶縁層２１を平坦化する。なお、このとき、耐酸化膜５０の上部も研磨され、除去される。
【００５２】
（８）次に、図１５に示すように、ストッパ層２４およびパッド層１２を除去する。この際、耐酸化膜５０の上端部も除去される。ストッパ層２４の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。パッド層１２の除去は、たとえばフッ酸によるウェットエッチングにより行なわれる。
【００５３】
次に、図１５に示すように、半導体層１０の露出面に、犠牲酸化膜２７を熱酸化法により形成する。犠牲酸化膜２７の膜厚は、たとえば１０〜２０ｎｍである。次に、図１５に示すように、第３領域１０Ｃにｎ型のウェル１４を形成する。ｎ型のウェル１４の形成は、たとえば、以下のように行うことができる。まず、第３領域１０Ｃ以外を覆うレジスト層（図示せず）を形成する。このレジスト層をマスクとして、リン，ヒ素などのｎ型不純物を１回もしくは複数回にわたって半導体層１０に注入する。これにより、半導体層１０内にｎ型のウェル１４を形成することができる。
【００５４】
次に、必要に応じて、図１５に示すように、第１領域１０Ａおよび第２領域１０Ｂにｐ型のウェル１６を形成することができる。ｐ型のウェル１６の形成は、たとえば、以下のように行うことができる。まず、第１領域１０Ａおよび第２領域１０Ｂ以外を覆うレジスト層（図示せず）を形成する。このレジスト層をマスクとして、ボロンなどのｐ型不純物を１回もしくは複数回にわたって半導体層１０に注入する。これにより、半導体層１０内にｐ型のウェル１６を形成することができる。なお、上述の例では、ｎ型のウェル１４を形成した後に、ｐ型のウェル１６を形成する例について述べたが、ｐ型のウェル１６を形成した後に、ｎ型のウェル１４を形成することもできる。
【００５５】
次に、図１５に示すように、第１領域１０Ａに、ｎ型の第１不純物領域４２を形成する。ｎ型の第１不純物領域４２の形成は、たとえば、以下のように行うことができる。まず、第１領域１０Ａ以外を覆うレジスト層（図示せず）を形成する。このレジスト層をマスクとして、リン，ヒ素などのｎ型不純物を１回もしくは複数回にわたって半導体層１０に注入する。これにより、半導体層１０内にｎ型の第１不純物領域４２を形成することができる。
【００５６】
次に、犠牲酸化膜２７を、フッ酸などのエッチャントを用いてエッチングする。この際、半導体層１０の上面に対して突出している絶縁層２１の突出部２１ａもエッチング除去される。そして、図１６に示すように、分離絶縁層２０が形成される。分離絶縁層２０により、半導体層１０は、第１領域１０Ａ、第２領域１０Ｂ、および第３領域１０Ｃに画定される。
【００５７】
（９）次に、図１６に示すように、犠牲酸化膜２７を除去することによって露出した半導体層１０の上に、ゲート絶縁層３０およびトンネル絶縁層３１を形成する。ゲート絶縁層３０およびトンネル絶縁層３１は、同一のプロセスで形成することができる。これにより、製造工程を簡素化することができる。ゲート絶縁層３０およびトンネル絶縁層３１は、たとえば、熱酸化法により形成することができる。
【００５８】
（１０）次に、図１〜図６に示すように、ゲート絶縁層３０およびトンネル絶縁層３１の上に、フローティングゲート電極３２を形成する。フローティングゲート電極３２は、第１領域１０Ａから第３領域１０Ｃに亘って連続して形成される。フローティングゲート電極３２は、半導体層１０の上方に、たとえば、ポリシリコン層からなる導電層（図示せず）を形成し、この導電層をパターニングすることで形成される。
【００５９】
次に、図１、図２、図４〜図６に示すように、フローティングゲート電極３２をマスクとしてコンタクト領域、ソース領域、あるいはドレイン領域となる不純物領域の形成を行う。具体的には、第１領域１０Ａでは、ｎ型の第４不純物領域３５が形成され、第２領域１０Ｂでは、ｎ型の第２不純物領域３６が形成され、第３領域１０Ｃでは、ｐ型の第３不純物領域３８が形成される。より具体的には、以下の通りである。
【００６０】
まず、第３領域１０Ｃのみを覆うように、すなわち、第１領域１０Ａおよび第２領域１０Ｂは覆わずに、たとえばレジスト層などを形成する。次に、フローティングゲート電極３２をマスクとして、ｎ型の不純物を半導体層１０内に、たとえばイオン注入などにより導入する。これにより、ｎ型の第４不純物領域３５および第２不純物領域３６が形成される。次に、第１領域１０Ａおよび第２領域１０Ｂのみを覆うように、すなわち、第３領域１０Ｃは覆わずに、たとえばレジスト層などを形成する。次に、フローティングゲート電極３２をマスクとして、ｐ型の不純物を半導体層１０内に、たとえばイオン注入などにより導入する。これにより、ｐ型の第３不純物領域３８が形成される。
【００６１】
なお、選択トランジスタ１００Ｄ（図７参照）のゲート絶縁層、ゲート電極、ソース領域およびドレイン領域を形成する工程は、上述したゲート絶縁層３０の形成工程、フローティングゲート電極３２の形成工程、各不純物領域の形成工程と同一の工程で行うことができる。
【００６２】
以上の工程により、本実施の形態に係る半導体記憶装置１００を製造することができる。
【００６３】
４．作用・効果
本実施の形態に係る半導体記憶装置１００の製造方法によれば、第１ラウンド酸化工程と、第２ラウンド酸化工程と、を含み、第１ラウンド酸化工程における熱酸化の温度は、第２ラウンド酸化工程における熱酸化の温度より高い。これにより、トンネル効果を利用するトランジスタ１００Ｃの形成領域におけるコーナー部１１の曲率を、トンネル効果を利用するトランジスタ１００Ｃの形成領域以外の領域におけるコーナー部１１の曲率より大きくすることができる。その結果、トンネル絶縁層３１を形成する工程において、コーナー部１１に隣接したトンネル絶縁層３１の端部を、トンネル絶縁層３１の中央部より薄く形成することができる。トンネル絶縁層３１の端部が薄く形成されることによって、トンネル効果を効率良く生じさせることができる。言い換えるならば、電荷の移動（注入／放出）効率を良くすることができ、トンネル電流を大きくすることができる。したがって、トンネル効果を利用するトランジスタ１００Ｃ以外のトランジスタ、たとえばトランジスタ１００Ａ，１００Ｂのゲート絶縁層３０と同一の膜厚であって、かつ均一な膜厚のトンネル絶縁層を有する半導体記憶装置に比べ、より高速に動作可能な半導体記憶装置１００を提供することができる。また、デバイス面積の縮小化を図ることのできる半導体記憶装置１００を提供することができる。デバイス面積の縮小化を図ることができる理由は、以下のとおりである。
【００６４】
トンネル効果を利用する消去方法では、フローティングゲート電極３２と第３不純物領域３８との間に、大きな電界強度が印加される。そのためには、コントロールゲート４２に印加される電圧および容量カップリング（容量比）を大きくする。ここで、従来と同程度の書込み・消去特性を求めるならば、本実施の形態に係る半導体記憶装置１００では、電荷の移動効率が良好なため、コントロールゲート４２に印加される電圧または容量カップリングを小さくすることができる。容量カップリングは、フローティングゲート電極３２とコントロールゲート４２との重なり合う面積に依存している。すなわち、容量カップリングを小さくする場合は、フローティングゲート電極３２とコントロールゲート４２との重なり合う面積を小さくすることができる。半導体記憶装置１００の中で、大きな面積を占めるフローティングゲート電極３２とコントロールゲート４２との重なり合う面積を小さくできることにより、デバイス面積の縮小化を図ることができる。
【００６５】
本実施の形態に係る半導体記憶装置１００の製造方法によれば、第１ラウンド酸化工程と、第２ラウンド酸化工程と、を含み、第２ラウンド酸化工程における熱酸化の温度は、第１ラウンド酸化工程における熱酸化の温度より低い。これにより、トンネル効果を利用するトランジスタ１００Ｃの形成領域以外の領域におけるコーナー部１１の曲率を、トンネル効果を利用するトランジスタ１００Ｃの形成領域におけるコーナー部１１の曲率より小さくすることができる。その結果、ゲート絶縁層３０を形成する工程において、コーナー部１１に隣接したゲート絶縁層３０の端部の薄膜化を防ぐことができる。すなわち、トンネル効果を利用するトランジスタ１００Ｃの形成領域１０Ｃ以外の領域、たとえば、第１領域１０Ａおよび第２領域１０Ｂにおけるゲート耐圧の低下や、寄生トランジスタ素子の形成といった影響を極力回避することができる。
【００６６】
本実施の形態に係る半導体記憶装置１００の製造方法によれば、通常のＣＭＯＳトランジスタの製造プロセスと同様の工程で行うことができる。そのため、煩雑な工程を経ることなく半導体記憶装置１００を形成することができる。また、ＭＯＳトランジスタで構成されるＩＣと同一の基板（半導体層１０）に、本実施の形態に係る半導体記憶装置１００を混載することができる。
【００６７】
以上、本発明の好適な実施の形態について述べたが、本発明はこれらに限定されず、各種の態様を取りうる。たとえば、上述した本発明の実施の形態では、トンネル効果を利用するトランジスタ１００Ｃによって消去動作を行う一層ゲート型の半導体記憶装置１００の例について説明したが、本発明は、トンネル効果を利用する半導体記憶装置であれば、特に限定されず適用可能である。たとえば、書き込みと消去とを同一のトランジスタ（同一箇所）で行う一層ゲート型の半導体記憶装置に本発明を適用することもできる。この場合、書き込みと消去とを行うトランジスタとして、本発明に係るトンネル効果を利用するトランジスタを適用することができる。また、たとえば、いわゆるスタックトゲート型トランジスタに本発明を適用することもできる。スタックトゲート型トランジスタとは、トンネル絶縁層の上方にフローティングゲート電極が形成され、コントロールゲートがフローティングゲート電極の上方にゲート絶縁層を介して形成されたトランジスタである。この場合、上述した実施の形態に係る半導体記憶装置１００と同様、スタックトゲート型トランジスタのトンネル絶縁層の端部を薄くすることができる。
【００６８】
また、上述した本発明の実施の形態では、トンネル効果を利用するトランジスタ１００Ｃの形成領域１０Ｃ以外の領域は、たとえば第１領域１０Ａおよび第２領域１０Ｂである場合について説明したが、トンネル効果を利用するトランジスタ１００Ｃの形成領域１０Ｃ以外の領域はこれらに限定されない。たとえば、周辺ロジック領域などを挙げることができる。
【００６９】
また、たとえば、フローティングゲート電極３２の平面形状として、図１および図２に示す平面形状を例示したが、フローティングゲート電極３２の平面形状は、各領域１０Ａ，１０Ｂ，１０Ｃ間での各容量比を所望の値にすることができるならば、特に限定されることはない。
【００７０】
また、たとえば、上述した実施の形態において、各半導体層におけるｐ型とｎ型とを入れ替えても本発明の趣旨を逸脱するものではない。
【００７１】
また、本発明に係る半導体記憶装置は、たとえば、液晶パネルの画質や色合いを調整する調整用の半導体記憶装置として好適に用いることができる。液晶パネルの調整用の半導体記憶装置として用いる場合、通常のＣＭＯＳトランジスタの製造プロセスと同様の工程で形成することができるため、液晶表示ドライバＩＣと同時に形成することができるという利点がある。その結果、製造工程を増加させることなく、特性の優れた半導体記憶装置が混載された表示用ドライバＩＣを提供することができる。
【００７２】
また、たとえば、本実施の形態に係る半導体記憶装置を用いてメモリセルアレイを構成する場合には、面積効率を考慮して鏡面配置にして、メモリセルアレイを構成することができる。
【図面の簡単な説明】
【００７３】
【図１】実施の形態にかかる半導体記憶装置を模式的に示す斜視図。
【図２】実施の形態にかかる半導体記憶装置を模式的に示す平面図。
【図３】図２のＡ−Ａ線に沿った断面図。
【図４】図２のＢ−Ｂ線に沿った断面図。
【図５】図２のＣ−Ｃ線に沿った断面図。
【図６】図２のＤ−Ｄ線に沿った断面図。
【図７】実施の形態かかる半導体記憶装置の等価回路を示す図。
【図８】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【図９】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【図１０】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【図１１】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【図１２】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【図１３】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【図１４】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【図１５】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【図１６】図１〜図６に示す半導体記憶装置の製造工程を示す図。
【符号の説明】
【００７４】
１０  半導体層、１１  コーナー部、１２  パッド層、１４  ｎ型のウェル、１６  ｐ型のウェル、２０  分離絶縁層、２１  絶縁層、２２  トレンチ酸化膜、２４  ストッパ層、２６  パッド層、２７  犠牲酸化膜、２８  素子分離溝、３０  ゲート絶縁層、３１  トンネル絶縁層、３２  フローティングゲート電極、３５  第４不純物領域、３６  第２不純物領域、３８  第３不純物領域、４２  第１不純物領域、５０  耐酸化膜、１００  半導体記憶装置
【図１】
2006013335.tif 000003
【図２】
2006013335.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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