(57)【要約】【課題】  画素の微細化を可能にし感度を高めた閾値変調型イメージセンサを提供する【解決手段】  光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサであり、イメージセンサは、第１導電型の基板に形成され光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域(PD)と、第１導電型の基板に形成され光電変換領域に連結する第１導電型のウエル領域(FPW)と、当該ウエル領域上に形成されたリング状ゲート電極(GT)と、ウエル領域内であってリング状ゲート電極の内側に形成された第２導電型のソース領域(SC)と、ウエル領域に隣接しリング状ゲート電極及び光電変換領域の外側に形成された第２導電型のドレイン領域（DR）とを有する。そして、ウエル領域内であってリング状ゲート電極の下に電荷を蓄積するポテンシャルポケット領域(HPK)を有し、ゲート電極の幅が、光電変換領域に近接する部分(d1)がそれ以外の部分(d2)よりも短く形成されている。これにより、ポケット領域のポテンシャルの深さをほぼ均一にすることができる。【選択図】  図５
2006013285.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され、前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し、前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積するポテンシャルポケット領域とを有し、
前記ゲート電極の幅が、前記光電変換領域に近接する部分がそれ以外の部分よりも短く形成されていることを特徴とするイメージセンサ。
【請求項２】
光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し、前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積するポテンシャルポケット領域とを有し、
前記ポテンシャルポケット領域のチャネル方向の幅が、前記光電変換領域に近接する部分がそれ以外の部分よりも短く形成されていることを特徴とするイメージセンサ。
【請求項３】
光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し、前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下の領域に、前記ソース領域側に偏在することなく、前記電荷を蓄積するポテンシャルポケット領域とを有し、
前記ポテンシャルポケット領域の前記電荷に対するポテンシャルの高さが、前記光電変換領域に近接する部分とそれ以外の部分とで、高々１００ｍＶ以内であることを特徴とするイメージセンサ。
【請求項４】
光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域に隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積する第１導電型のポテンシャルポケット領域とを有し、
当該ポテンシャルポケット領域の不純物濃度が、前記光電変換領域に近接する部分でそれ以外の部分よりも薄いことを特徴とするイメージセンサ。
【請求項５】
光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積する第１導電型のポテンシャルポケット領域とを有し、
前記リング状ゲート電極に近接する前記ドレイン領域が、前記基板の表面であって前記ポテンシャルポケット領域に近接する表面領域と、前記基板の表面より深い領域であって前記ポテンシャルポケット領域から離間された深さ領域とを有することを特徴とするイメージセンサ。
【請求項６】
請求項１乃至５のいずれかにおいて、
さらに、前記基板内に埋め込まれ、前記ウエル領域と光電変換領域を囲み、当該ウエル領域及び光電変換領域を基板から分離する第２導電型の分離領域を有し、当該分離領域は前記ドレイン領域に結合していることを特徴とするイメージセンサ。
【請求項７】
請求項１、２、４、５のいずれかにおいて、
前記ポテンシャルポケット領域は、前記リング状ゲート電極と同等のリング状の形状をなし、ほぼ同じポテンシャルの深さを有することを特徴とするイメージセンサ。
【請求項８】
請求項１乃至５のいずれかにおいて、
更に、前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、
前記埋設分離領域は、平面的に見て、前記ゲート電極を包含する形状に形成されていることを特徴とするイメージセンサ。
【請求項９】
付記１乃至５のいずれかにおいて、
更に、前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、
前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が低い第１の状態から、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が高い第２の状態に遷移するとき、前記ドレイン電圧を先に上昇させた後に前記ゲート電圧を降下させることを特徴とするイメージセンサ。
【請求項１０】
請求項１乃至５のいずれかにおいて、
更に、前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、
前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が低い第１の状態から、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が高い第２の状態に遷移するとき、前記ゲート電圧を前記第１の状態と第２の状態における電圧の中間電圧にした後に、前記ドレイン電圧を上昇させ、その後に前記ゲート電圧を第２の状態に降下させることを特徴とするイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、閾値変調型イメージセンサに関し、特に、画素の微細化を可能にした閾値変調型イメージセンサに関する。
【背景技術】
【０００２】
ＣＣＤを利用したイメージセンサが広く利用されている。しかし、ＣＣＤイメージセンサは、画素の構造が複雑であり、通常のＣＭＯＳプロセスとは異なるプロセスを必要とすることから、周辺の信号処理回路と同一チップ内に作り込むことが容易でない。一方、ＣＭＯＳプロセスで製造可能なイメージセンサとして、ＣＭＯＳイメージセンサが提案されている。一般的なＣＭＯＳイメージセンサは、１画素内にフォトダイオードなどの光電変換素子に複数個のトランジスタを有するものであり、画素サイズの微細化が困難である。
【０００３】
かかる画素の微細化を可能にするものとして、受光量に応じたＭＯＳトランジスタの閾値変調を利用した閾値変調型イメージセンサが提案されている。例えば、特許文献１、２、３に示される通りである。この閾値変調型ＣＭＯＳセンサは、検出トランジスタと共通のウエル領域内に形成されたフォトダイオードが電荷（ホールまたは電子などのキャリア）を生成し、その電荷をウエル領域内に蓄積し、その電荷の蓄積に伴う検出用ＭＯＳトランジスタの閾値の変化をイメージ信号として出力する。画素が１個のフォトダイオードと１個のトランジスタにより構成されるので、画素サイズの微細化に適している。
【０００４】
更に、検出トランジスタを、リング状のゲート電極と、リング内のソース領域と、リング外のドレイン領域で構成することで、絶縁材料による画素分離領域をなくして、画素分離領域に起因するリーク電流を抑制することも提案されている。例えば、特許文献３の図１６に記載されている。このイメージセンサでは、ウエル領域内に電荷を蓄積するポテンシャルのポケットを形成し、そのポテンシャルポケット内に光電変換された電荷を効率的に蓄積して、蓄積電荷による検出トランジスタの閾値電圧の変化を大きくし、感度を高めている。
【特許文献１】特開平１１−１９５７７８号公報
【特許文献２】特開２００２−３５３４３３号公報
【特許文献３】特開２００２−３２９８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記の閾値変調型イメージセンサでは、感度向上のためのポテンシャルポケットが、リング内のソース領域に近接しドレイン領域から離間して設けられる。ポテンシャルポケット領域をドレイン領域から離間させることで、ドレイン領域との接合容量を低減し、少ない電荷でもポテンシャルポケット領域による閾値の変化を大きくして、感度を高めている。
【０００６】
そのため、ゲート電極の下のチャネル領域において、ポテンシャルポケット領域がソース領域側の偏在し、それによりゲート電極の幅が大きくなり、画素の微細化を妨げる要因になっている。
【０００７】
そこで、本発明の目的は、画素の微細化を可能にした閾値変調型イメージセンサを提供することにある。
【０００８】
さらに、本発明の目的は、画素を微細化できる新規な構造を有する閾値変調型イメージセンサを提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の第１の側面は、光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサである。このイメージセンサは、第１導電型の基板に形成され光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、当該ウエル領域上に形成されたリング状ゲート電極と、前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、前記ウエル領域に隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域とを有する。そして、前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積するポテンシャルポケット領域を有し、前記ゲート電極の幅が、前記光電変換領域に近接する部分がそれ以外の部分よりも短く形成されている。
【００１０】
上記の目的を達成するために、本発明の第２の側面は、光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサである。このイメージセンサは、第１導電型の基板に形成され光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、当該ウエル領域上に形成されたリング状ゲート電極と、前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、前記ウエル領域に隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域とを有する。そして、前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積するポテンシャルポケット領域を有し、前記ポテンシャルポケット領域のチャネル方向の幅が、前記光電変換領域に近接する部分がそれ以外の部分よりも短く形成されている。
【００１１】
上記の目的を達成するために、本発明の第３の側面は、光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサである。このイメージセンサは、第１導電型の基板に形成され光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、当該ウエル領域上に形成されたリング状ゲート電極と、前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、前記ウエル領域に隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域とを有する。そして、前記ウエル領域内であって前記リング状ゲート電極の下に、前記ソース領域側に偏在することなく、前記電荷を蓄積するポテンシャルポケット領域を有し、前記ポテンシャルポケット領域の前記電荷に対するポテンシャルの高さが、前記光電変換領域に近接する部分とそれ以外の部分とで、高々１００ｍＶ以内であることを特徴とする。
【００１２】
上記の目的を達成するために、本発明の第４の側面は、光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサであって、このイメージセンサは、第１導電型の基板に形成され光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、当該ウエル領域上に形成されたリング状ゲート電極と、前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、前記ウエル領域に隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域とを有する。そして、前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積する第１導電型のポテンシャルポケット領域を有し、当該ポテンシャルポケット領域の不純物濃度が、前記光電変換領域に近接する部分でそれ以外の部分よりも薄く形成されている。
【００１３】
上記の目的を達成するために、本発明の第５の側面は、光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサであって、このイメージセンサは、第１導電型の基板に形成され光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、当該ウエル領域上に形成されたリング状ゲート電極と、前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、前記ウエル領域に隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域とを有する。そして、前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積する第１導電型のポテンシャルポケット領域を有し、前記リング状ゲート電極に近接する前記ドレイン領域が、前記基板の表面であって前記ポテンシャルポケット領域に近接する表面領域と、前記基板の表面より深い領域であって前記ポテンシャルポケット領域から離間された深さ領域とを有する。
【００１４】
上記の目的を達成するために、本発明の第６の側面は、上記第１〜５の側面のイメージセンサにおいて、更に、前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が低い第１の状態から、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が高い第２の状態に遷移するとき、前記ドレイン電圧を先に上昇させた後に前記ゲート電圧を降下させることを特徴とする。
【００１５】
上記の目的を達成するために、本発明の第７の側面は、上記第１〜５の側面のイメージセンサにおいて、更に、前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が低い第１の状態から、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が高い第２の状態に遷移するとき、前記ゲート電圧を前記第１の状態と第２の状態における電圧の中間電圧にした後に、前記ドレイン電圧を上昇させ、その後に前記ゲート電圧を第２の状態に降下させることを特徴とする。
【発明の効果】
【００１６】
上記の本発明の側面１〜５によれば、ゲート電極の下にポテンシャルポケット領域をソース領域側に偏在させることなく設けることができ、ゲート電極幅を狭くして、画素領域を微細化することができる。また、ポテンシャルポケット領域のポテンシャルの深さをほぼ均一にして、光感度を高くすることができる。
【００１７】
更に、上記の本発明の側面６、７によれば、微細化された画素領域を有することにより、ゲート電圧の変動によりウエル領域内に蓄積された電荷が基板側に掃き出されやすくなる構造の不都合を回避することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１９】
図１、図２は、閾値変調型イメージセンサ（Vth Modulation Image Sensor: VMIS）の平面図とその断面図である。図１の平面図に示されるように、光電変換素子であるフォトダイオードＰＤと、それに連結して設けられる検出トランジスタ（ゲートＧＴとソースＳＣとドレインＤＲからなる）とからなる画素が、マトリクス状に配置されている。各検出トランジスタは、リング状のゲートＧＴを有し、リング状ゲート内にソース領域ＳＣが設けられ、リング状ゲートの外にドレイン領域ＤＲが設けられている。そして、ドレイン領域ＤＲは、リング状ゲートとフォトダイオードＰＤとを囲み、全ての画素に共通に設けられ、画素間を分離する絶縁膜分離領域は設けられていない。
【００２０】
また、図２の断面図に示されるように、Ｐ型の基板Ｓｕｂに形成され光電変換素子（フォトダイオード）を構成するＮ型のシールド領域ＳＨＤ及びその下のＰ型の光電変換領域ＰＤと、基板Ｓｕｂに形成されＰ型の光電変換領域ＰＤに連結するＰ型のウエル領域ＦＰＷと、当該ウエル領域上に形成されたリング状ゲート電極ＧＴと、ウエル領域ＦＰＷ内であってリング状ゲート電極ＧＴの内側に形成されたＮ型のソース領域ＳＣと、ウエル領域ＦＰＷに隣接しリング状ゲート電極ＧＴ及び光電変換領域ＰＤの外側に形成されたＮ型のドレイン領域ＤＲとを有する。そして、ウエル領域ＦＰＷ内であってリング状ゲート電極ＧＴの下に、光電変換領域ＰＤで発生した電荷を蓄積する高濃度Ｐ型のポテンシャルポケット領域ＨＰＫを有する。ポテンシャルポケット領域ＨＰＫは、ウエル領域ＦＰＷよりも高濃度であり、ホールに対してポテンシャルの溝を形成する。
【００２１】
Ｐ型のウエル領域ＦＰＷと光電変換領域ＰＤは、基板表面から基板の深さ領域に埋設されたＮ型の分離領域Ｎ−ＩＳＯにより囲まれ、グランドに接続された基板Ｓｕｂから電気的に隔離されてフローティング状態である。そして、フォトダイオード領域に入射された光により、光電変換領域ＰＤでホールと電子の対が発生し、電子はシールド領域ＳＨＤ側に移動し、ホールはウエル領域ＦＰＷ内のポテンシャルポケット領域ＨＰＫに蓄積される。ポテンシャルポケット領域ＨＰＫにホールが蓄積されると、その蓄積されたホールにより、検出トランジスタの閾値電圧が低下する。そこで、検出トランジスタを、そのドレインを所定の高電位に接続し、ゲートに所定の電位を印加するソースフォロワにしておけば、閾値電圧の低下によりソース電圧が上昇し、ソース線を介して光量を検出することができる。
【００２２】
なお、この例では検出トランジスタがＮチャネルトランジスタであるので、ポテンシャルポケット領域ＨＰＫは、電荷のうちホールに対してポテンシャルが周囲より低くなっているホールのポケット領域であり、Ｐウエル領域内の高濃度Ｐ型領域により形成される。したがって、検出トランジスタがＰチャネルトランジスタでありウエル領域がＮ型の場合は、電子に対してポテンシャルが低くなる高濃度Ｎ型のポケット領域になる。
【００２３】
図１、２から明らかなとおり、このイメージセンサは、画素間を分離する絶縁材料の分離領域がなく、共通のドレイン領域ＤＲが、画素間を分離する分離領域としての機能を有する。シリコン酸化膜などを利用した分離領域をなくすことにより、分離酸化膜の欠陥によるリークをなくして、入射光に対する感度を高めることができる。また、分離領域をなくすことにより、開口率を高めることも期待できる。
【００２４】
図１の平面図及び図２の断面図に示されるとおり、ポテンシャルポケット領域ＨＰＫは、ゲート電極ＧＴの下の領域において、ソース領域ＳＣに近接し、ドレイン領域ＤＲから離間した位置に、偏在している。このような構成にすることで、ポテンシャルポケット領域ＨＰＫを狭くして蓄積電荷を集中させ、同じ信号電荷量に対するソース電圧の変化を大きくすることができる。また、高い正電圧が印加されるドレイン領域ＤＲから離間してポテンシャルポケット領域ＨＰＫを設けることで、ポテンシャルポケット領域ＨＰＫとドレイン領域との間の接合容量を低減し、同じ信号電荷量に対するソース電圧の変化の感度を高めることができる。
【００２５】
しかしながら、上記のようなポテンシャルポケット領域ＨＰＫをソース領域ＳＣ側にかたよって設けることにより、ゲート電極ＧＴのゲート幅を狭くすることが困難になり、画素領域の微細化を困難にする。そこで、上記のポテンシャルポケット領域ＨＰＫの偏在をなくして、リング状のゲート電極の下の領域に全体に、ポテンシャルポケット領域ＨＰＫを設けることが考えられる。
【００２６】
図３は、別の閾値変調型イメージセンサの平面図とその断面図である。図１，２と同じ引用番号が与えられている。図３（Ａ）の平面図及び図３（Ｂ）の断面図に示されるように、ポテンシャルポケット領域ＨＰＫは、ゲート電極ＧＴの下の領域全域にわたって、偏在することなく設けられている。図１，２のようにポテンシャルポケット領域ＨＰＫをドレイン領域から離間して偏在させることをなくすことにより、ゲート電極の幅を狭くすることができ、画素面積を小さくすることができる。
【００２７】
図４は、図３のイメージセンサの問題点を示す図である。図４（Ａ）は、図３（Ｂ）と同じ断面図であり、図４（Ｂ）は、断面図内の破線矢印で示した位置におけるホールのポテンシャル図である。つまり、破線矢印に沿って、光電変換領域ＰＤ上のドレイン領域ＤＲ（１）と、光電変換領域ＰＤ側のポケット領域ＨＰＫ（ＰＤ）と、ソース領域ＳＣと、光電変換領域ＰＤ以外のポケット領域ＨＰＫ（Non-ＰＤ）と、ドレイン領域ＤＲ（２）とが存在する。そして、ＰＤ側のポケット領域ＨＰＫ（ＰＤ）の近傍には、シールド領域ＳＨＤとしての浅いＮ型ドレイン領域ＤＲ（１）が設けられるだけであるのに対して、光電変換領域ＰＤと反対側またはそれ以外のポケット領域ＨＰＫ（Non-ＰＤ）の近傍には、浅いドレイン領域ＤＲ（２）と基板内に設けられる分離領域Ｎ−ＩＳＯ（２）が設けられている。したがって、ＰＤ側のポケット領域ＨＰＫ（ＰＤ）よりもＰＤ以外の領域側のポケット領域ＨＰＫ（Non-ＰＤ）のほうが、分離領域Ｎ−ＩＳＯ（２）の高電位の影響を受けて、そのポテンシャルポケットが浅くなる蛍光にある。つまり、図４（Ｂ）に示される通りである。
【００２８】
このように、単純にゲート電極の下の全領域にポテンシャルポケット領域ＨＰＫを形成すると、光電変換領域ＰＤに近いポケット領域と、基板内に設けられた分離領域Ｎ−ＩＳＯ（２）に近接する反対側のポケット領域とで、そのポテンシャルの高さが不均一になるという問題を招く。このようなポテンシャルの不均一性は、少ない光量に対する感度の低下を招くことになる。つまり、ポテンシャルポケット領域ＨＰＫのポテンシャルの不均一により、少ない光量により発生したホールは、ポテンシャルの低い領域ＨＰＫ（ＰＤ）に先に蓄積され、その状態では、図４（Ｂ）に示されるように、両ポテンシャルポケット領域ＨＰＫのポテンシャルの差は解消されない。そのため、リング状の検出トランジスタのおいて、ＰＤ側の閾値電圧がより高いままとなり、その閾値電圧は不均一のままとなり、閾値が低下する領域と低下しない領域とが併存することになる。そして、ソースフォロワ接続された検出トランジスタの場合、ソース電圧は、低い閾値電圧により律則されるので、少ないホールによってＰＤ領域近傍の高い閾値電圧が多少低下したとしても、ＰＤ領域以外の領域では低い閾値電圧であり、検出トランジスタのソース電圧に変動は生じない。その結果、ＰＤ側のポテンシャルポケット領域ＨＰＫに充分ホールが蓄積されて全体のポテンシャル高さが均一になった後でなければ、ソース電圧が変動せず、少ない光量に対する感度が悪くなる。
【００２９】
図５は、第１の実施の形態におけるイメージセンサの断面図とホールポテンシャル図とを示す図である。本実施の形態のイメージセンサの平面形状は、図３（Ａ）と同様であり、但し、ゲート電極ＧＴの幅が光電変換領域ＰＤ側で狭くなっている点で異なる。すなわち、図５（Ａ）の断面図に示されるように、ゲート電極ＧＴのゲート幅を、光電変換領域ＰＤに面している部分ｄ１で、それ以外の部分ｄ２よりも狭くしている。そして、ゲート電極ＧＴの下のフローティングＰ型ウエル領域ＦＰＷには、全面にわたって高濃度Ｐ型のポテンシャルポケット領域ＨＰＫが形成されている。そのため、ＰＤ側のポテンシャルポケット領域ＨＰＫ（ＰＤ）の幅ｄ１が、基板内のＮ型分離領域Ｎ−ＩＳＯ（２）側のポテンシャルポケット領域ＨＰＫ（Non-PD）の幅ｄ２よりも狭くなっている。ただし、ポテンシャルポケット領域ＨＰＫがソース領域側に偏在していないので、無駄にゲート電極のゲート幅を広くする必要はない。
【００３０】
ポケット領域のポテンシャルの深さは、近接するＮ型領域ＤＲ（１）とソース領域ＳＣから離れるにしたがって深くなる。つまり、ポケット領域のポテンシャル形状は、ポアッソン方程式にしたがって決まり、ポケット領域とその周囲の領域との境界でのポテンシャルの変化は、その距離に対してほぼ２次関数的に低下する。そこで、ＰＤ側のゲート幅を狭くすることで、そこのポケット領域ＨＰＫ（ＰＤ）の幅を狭くすることで、そこのポテンシャルの深さを浅くすることができる。つまり、図５（Ｂ）のホールポテンシャル図に示されるように、ポテンシャルポケット領域ＨＰＫのポテンシャル深さの差は無くなっている。その結果、リング状のゲート電極ＧＴの下のポケット領域ＨＰＫのポテンシャルの深さの不均一性を解消することができる。好ましくは、このポテンシャルの深さの差は、リング全域において、例えば１００ｍＶ程度の範囲内に収まるようにすることが望ましい。
【００３１】
図６は、第２の実施の形態におけるイメージセンサの断面図とホールポテンシャル図とを示す図である。この例では、リング状のゲート電極ＧＴの幅ｄ１，ｄ２はほぼ一定であり、ポテンシャルポケット領域ＨＰＫの幅もほぼ一定であるが、ＰＤ側のポテンシャルポケット領域ＨＰＫのＰ型不純物濃度を、ＰＤ領域以外の基板内のＮ型分離領域Ｎ−ＩＳＯ（２）に隣接するポテンシャルポケット領域ＨＰＫのＰ型不純物濃度よりも低くしている。平面図と断面図に示されるとおり、ポケット領域ＨＰＫは、ＰＤ側の領域をＰ＋（高濃度Ｐ型領域）とし、それ以外の領域をＰ＋＋（より高濃度Ｐ型領域）としている。このように、濃度差を設けることにより、ＰＤ側のポケット領域のポテンシャル深さを浅くすることができ、基板内の分離領域Ｎ−ＩＳＯ（２）に近接するポケット領域とのポテンシャルの不均一性をなくすことができる。
【００３２】
かかる構造にするための具体的なプロセスは、後述するポケット領域形成のイオン注入において、リング状のポケット領域全域にＢイオン、３５ｋｅＶ、４．３Ｅ１２（atm/cm2）程度でイオン注入を行い、ＰＤ領域に近接する領域以外の領域に、再度Ｂイオン、３５ｋｅＶ、０．５Ｅ１２程度のイオン注入を行う。つまり、ＰＤ領域に近接するポケット領域には４．３Ｅ１２、それ以外の領域には４．８Ｅ１２のイオン注入が行われ、不純物濃度差が生成される。
【００３３】
図７は、第３の実施の形態におけるイメージセンサの断面図とホールポテンシャル図とを示す図である。この例でも、リング状のケート電極ＧＴの幅ｄ１，ｄ２はほぼ一定であり、ポテンシャルポケット領域ＨＰＫの幅もほぼ一定であり、更に、不純物濃度もほぼ一定である。但し、基板内に設けられるＮ型分離領域Ｎ−ＩＳＯを、ゲート電極ＧＴの近傍でゲート電極から離間するようなオフセット構造OFFSETを設けている。つまり、図７（Ａ）の平面図は、基板内に形成されるＮ型分離領域Ｎ−ＩＳＯと、ゲート電極ＧＴ及び光電変換領域ＰＤとの関係が示されているが、ゲート電極ＧＴのフォトダイオードＰＤ側に近接しない領域で、Ｎ型分離領域Ｎ−ＩＳＯはオフセットＯＦＦＳＥＴを有して形成される。つまり、図７（Ｂ）の断面図の矢印１０に示すとおり、Ｎ型分離領域Ｎ−ＩＳＯ（２）は、ポケット領域ＨＰＫから離間して設けられる。
【００３４】
このような構成にすることで、基板内のＮ型分離領域Ｎ−ＩＳＯによるポケット領域ＨＰＫへの影響は、リング状のポケット領域ＨＰＫにおいてほぼ均一になり、ポケット領域ＨＰＫが同じ濃度、同じ幅であっても、そのポテンシャル深さはほぼ均一になる。その結果、前述した小光量に対する感度低下を抑制することができる。
【００３５】
以下、第１の実施の形態によるイメージセンサに基づいて、イメージセンサの全体構成、プロセス工程、動作原理について順に説明する。
【００３６】
［全体構成と画素回路］
図８は、本実施の形態にかかるイメージセンサの全体構成と画素の回路を示す図である。図８（Ａ）の全体構成図に示されるように、画素アレイ２０内には、行方向に延びるゲート線Gateと、列方向に延びるドレイン線Drain及びソース線Sourceが設けられ、それらの交差位置に画素ＰＸが設けられる。ゲート線は、行選択回路２２により所定の電圧に駆動され、ドレイン線はドレイン駆動回路２４により所定の電圧に駆動され、ソース線は読み出し回路２６に接続される。読み出し回路２６は、画素内に入射した光量に応じて変化するソース電圧を読み出し信号として検出する。
【００３７】
図８（Ｂ）の画素回路図に示されるように、検出トランジスタＤ−Ｔｒのゲート、ドレイン、ソースは、それぞれゲート線、ドレイン線、ソース線に接続され、更に、検出トランジスタＤ−Ｔｒのドレインの一部のＮ型領域ＤＲ（１）と、Ｐ型ウエル領域ＦＰＷと連結するＰ型の光電変換領域ＰＤとでフォトダイオードＰＤが形成される。その構成は、図５，６，７の断面図に示した通りである。そして、入射光に応答してフォトダイオードの光電変換領域ＰＤで発生したホールが、検出トランジスタＤ−Ｔｒの閾値電圧を低下させる。読み出し状態では、ドレイン線とゲート線に例えば３Ｖが印加され、ソース線の電位がゲート電圧から閾値電圧低下した電位になるので、上記のホール発生による閾値電圧の低下は、ソース線電圧の上昇を招き、その変化が読み出し回路２６により検出される。読み出し回路２６の構成は、例えば、ノイズキャンセルのための二重相関サンプリング回路と、ソース電圧の増幅回路と、サンプリングした電圧のデジタル信号への変換を行うアナログ・ディジタル変換回路ＡＤＣとによる。
【００３８】
［製造プロセス］
図９〜図２５により、本実施の形態のイメージセンサの製造プロセスを説明する。図８で説明したように、イメージセンサは、画素アレイと周辺駆動回路及び読み出し回路とで構成されるので、これらが同じチップ内に形成されれば、コストを下げることができる。そこで、以下の説明では、画素部とその周辺回路であるロジック回路部とを対比して、或いは個別に説明する。
【００３９】
図９は、左側に画素部、右側にロジック回路部の断面図を示す。工程（Ａ）では、ロジック回路側に、P型シリコン基板Si-Subの表面に、素子分離用のシャロウトレンチアイソレーションSTIを形成する。このとき画素部にはSTIは形成しない。画素部に形成される複数の画素は、基板内全面に記載したＮ型の分離領域N-ISOで素子分離される。アイソレーションSTIはシリコン基板をエッチングして狭い溝を形成し、その溝を酸化膜を埋め込んで形成するため、結晶欠陥を発生しやすい。したがって、周辺ロジック回路の素子分離をSTIプロセスで行う場合には、画素部においては、アイソレーションSTIによる素子分離を採用しないことが、リーク電流を低減し、感度向上に寄与する。
【００４０】
次に、図９の工程（Ｂ）では、ロジック回路部のＮチャネルトランジスタ形成領域にボロンＢを２回イオン注入(B+, 300k, 3E13, B+,30k, 0.5〜1.5E13)により所定の深さのＰウエル領域P-Wellを形成する。また、ロジック回路部のＰチャネルトランジスタ形成領域にリンＰのイオン注入(P+, 600k, 3E13) と ヒ素As+のイオン注入(As+, 160k, 1〜3E13) により所定の深さのＮウエル領域N-Wellを形成する。
【００４１】
続いて、基板全面にシリコン窒化膜SiN(5〜20nm)を堆積して、画素部のみこれをエッチングで除去し、画素部には、熱酸化によりシリコン基板表面にシリコン酸化膜（SiO2）を形成する。このとき周辺ロジック回路部は窒化膜SiNで覆われているので酸化されない。また、画素部のシリコン酸化膜SiO2は検出トランジスタのゲート酸化膜GOXになる。
【００４２】
以下、3.0μｍピッチサイズの画素のウエル形成工程を説明する。
【００４３】
図１０の工程（Ｃ）にて、画素部の光電変換領域ＰＤに対応する位置を開口するレジストＲＧＴを形成し、ボロンＢの２回のイオン注入（B+, 400k, 0.5〜1.5E12, B+, 250k, 0.5〜1.5E12）を行って、注入ピーク深さ〜0.88μｍと〜0.62μｍのP型注入領域ＰＤを形成する。この領域ＰＤが、図５〜７のＰ型の光電変換領域となる。図１０の平面図において、1.1μｍ×1.4μｍの矩形が、レジストの開口部である。
【００４４】
次に、図１１の工程（Ｄ）にて、画素部全体を露出して、基板内に埋設されるＮ型分離領域N-ISOと、Ｐ型フローティングウエル領域ＦＰＷと、Ｐ型のポテンシャルポケット領域ＨＰＫと、検出トランジスタの閾値電圧調整用のＮ型不純物領域ＣＨとが、以下の不純物、リンＰ、ボロンＢ、ヒ素Ａｓ、のイオン注入により形成される。
（１）埋設Ｎ型分離領域N-ISO
P+  1200k   0.5〜1.5E12       注入ピーク深さ〜1.20μｍ
P+  900k    0.5〜1.5E12       注入ピーク深さ〜0.98μｍ
P+  550k    1〜2E12           注入ピーク深さ〜0.63μｍ
（２）Ｐ型フローティングウエル領域ＦＰＷとＰ型のポテンシャルポケット領域ＨＰＫ
B+  130k    0.5〜1.5E12       注入ピーク深さ〜0.37μｍ
B+  35k     3〜5E12           注入ピーク深さ〜0.10μｍ
（３）閾値電圧調整用のＮ型不純物領域ＣＨ
As+  90k    1〜3E12           注入ピーク深さ〜0.03μｍ  図１２の工程（Ｅ）にて、フォトダイオード領域と検出トランジスタ領域を除く領域に開口を有するレジストＲＧＴを形成し、リンＰとヒ素Ａｓのイオン注入を以下の通り行い、基板表面から基板内の深さ領域まで延びるＮ型の分離領域N-ISOを形成する。これにより、基板表面から延びるＮ型分離領域N-ISOは、基板内に埋設されたＮ型分離領域N-ISOと結合して、Ｐ型ウエル領域ＦＰＷと光電変換領域ＰＤとを、基板及び他の画素から分離する。
P+  470k   2〜5E12          注入ピーク深さ〜0.55μｍ
P+  270k   2〜5E12          注入ピーク深さ〜0.33μｍ
P+  100k   1〜5E13          注入ピーク深さ〜0.13μｍ
As+  80k   5E13〜2E14       注入ピーク深さ〜0.03μｍ
上記のイオン注入により、図１１の工程（Ｄ）でのボロンＢのイオン注入領域ＦＰＷ、ＨＰＫは打ち消されて、Ｎ型領域になる。
【００４５】
次に、図１３の工程（Ｆ）にて、今度は、検出トランジスタのゲート領域よりわずかに広い開口するレジストＲＧＴを形成して、基板深くＰ型不純物領域ＶＰＷを形成する。この形成は、以下のボロンＢのイオン注入による。
B+  600k   2〜4E12    注入ピーク深さ 〜1.15μｍ
B+  500k   2〜4E12    注入ピーク深さ 〜1.0μｍ
このイオン注入により、ゲート電極直下の埋め込みＮ型分離領域N-ISOの厚さを薄くする。つまり、ポテンシャルポケット領域ＨＰＫが形成されるフローティングウエル領域ＦＰＷと、基板Ｓｕｂとの間に、幅が狭い急峻な不純物濃度プロファイルを有するＮ型の埋設分離領域が形成される。この工程（Ｆ）により、画素部のイオン注入によるウエル領域形成工程は終了する。
【００４６】
更に、このイオン注入では、図１３の断面図に示されるように、イオン注入装置のチルト角をやや斜めに（例えば８°）に傾けることで、ボロンＢのイオンが、Ｐ型ウエル領域ＦＰＷと光電変換領域ＰＤとを連結する領域に打ち込まれないようにする。つまり、レジストＲＧＴの開口部に傾斜が存在する場合、イオン注入によりレジスト傾斜部分に対応して基板の浅い領域に不純物が注入される、いわゆるピーキングが起きることが知られている。かかるピーキングの発生により、Ｐ型ウエル領域内のポケット領域ＨＰＫと光電変換領域ＰＤとの間のホール伝播経路内に、Ｐ型不純物であるボロンＢが注入されると、ホール伝播経路内に別の浅いポテンシャルポケット領域が形成されてしまう。かかるポケット領域の存在は、伝播中のホールを蓄積し、光量検出に必要なポテンシャルポケット領域ＨＰＫへのホールの蓄積量を減らして感度の低下を招く。したがって、工程（Ｆ）では、イオン注入角を傾けて、ピーキングによる浅いＰ型領域が、光電変換領域ＰＤ側に形成されないようにしている。
【００４７】
図１４は、工程（Ｆ）のピーキング現象について説明する図である。平面図の破線矢印で示した方向にボロンイオンが注入されて、Ｐ型不純物領域ＶＰＷが形成される。その時の、Ａ断面方向とＢ断面方向のピーキング現象が示されている。Ａ断面では、８°のチルト角により光電変換領域ＰＤ部とゲート部との間にはピーキングによる不純物領域は形成されないが、それとは反対側には、ピーキングによる不純物領域が基板表面から深さ領域にわたって形成される。一方、Ｂ断面では、注入方向が紙面に対して斜め方向となるので、レジスト開口部の両側で、ピーキングによる不純物領域が基板表面から深さ領域にわたって形成される。
【００４８】
図１５は、工程（Ｆ）により形成されるレジストの開口領域＜ＶＰＷ＞を示す平面図である。ピーキングの発生により不純物領域ＶＰＷは、光電変換領域ＰＤに連結する領域を除いて、基板の浅い領域にも形成される。したがって、ゲートＧＴの真下に形成されるべきポテンシャルポケット領域ＨＰＫが、この浅い不純物領域ＶＰＷによって打ち消されないようにする必要がある。そのために、レジスト開口領域＜ＶＰＷ＞の形状を、光電変換領域ＰＤに連結する領域を除いて、ゲートＧＴの領域より広くする必要がある。ゲートＧＴの下のポテンシャルポケット領域ＨＰＫと光電変換領域ＰＤとの連結領域に、浅い不純物領域ＶＰＷの形成を避けるために、チルト角をもってボロンのイオン注入を行っているが、上記連結領域以外ではピーキングによる浅い不純物領域が形成される。そこで、上記のレジスト開口領域の形状にすることで、イオン注入に伴って生じるピーキングによる浅い不純物領域が、ゲートＧＴの真下に形成されないようにしている。つまり、レジスト開口領域＜ＶＰＷ＞が、ＰＤと連結する領域を除いてゲートＧＴを包含するような広い形状にしている。
【００４９】
図１６の工程（Ｇ）では、ロジック回路部を被覆していたシリコン窒化膜を除去し、熱酸化によりロジック回路部には、〜8nm程度の薄いゲート酸化膜GOX2を形成する。一方、画素部には、既に形成されていた熱酸化膜（〜30nm）に加えて、工程（Ｇ）の熱酸化膜が加わったゲート酸化膜ＧＯＸ１が形成される。また、ロジック回路部において、一部の領域のゲート酸化膜ＧＯＸ２を除去し、再度熱酸化して、より薄いゲート酸化膜（〜3nm）を形成してもよい。
【００５０】
図１７の工程（Ｈ）では、画素部とロジック回路部の両方にゲート電極が形成される。ゲート電極の材料となるポリシリコン層（〜180nm）を堆積して、画素部と周辺ロジック回路部のＮチャネルトランジスタ部にのみ、リンイオンP+を、20k, 4E15〜6E15でイオン注入を行い、800℃,60分程度のアニールを行う。これにより、画素部とロジック回路部のＮチャネルトランジスタ部にＮ型にドープされたポリシリコンゲートを形成する。ロジック回路部のＰチャネルトランジスタ部は、この時点ではノンドープのポリシリコンゲートがそのまま残る。
【００５１】
続いてシリコン窒化膜SiNを反射防止膜として〜30nm程度堆積し、ゲート電極のパターンを有するレジストを形成して、塩素系のエッチングガスによりポリシリコン層とシリコン窒化膜層との積層膜をエッチングして、ゲート電極形状にする。このゲート電極のパターニング工程は、画素部と周辺ロジック回路部とで同時に行われる。この時、ゲート電極のパターンは、画素部において、図５で説明したように、フォトダイオードＰＤ側で狭いゲート幅ｄ１、それ以外で広いゲート幅ｄ２に形成される。
【００５２】
そして、図示しないが、ロジック部において、ゲート電極をマスクにして、Ｎチャネル側のＮ型ソース、ドレイン低濃度領域ＬＤＤと、Ｐチャネル側のＰ型ソース、ドレイン低濃度領域ＬＤＤとがそれぞれ形成される。
【００５３】
図１８は、工程（Ｈ）でのゲート電極のパターニング工程を示す図である。左側の平面図にゲート電極の形状が示され、右側の断面図は図１７の画素部と同じである。この平面図に示されるように、ゲート電極ＧＴは、フォトダイオードＰＤ側でのゲート幅（ＧＴ１）が、それ以外の領域のゲート幅（ＧＴ２）よりも狭くなっている。これにより、ゲート電極の下に形成されるポテンシャルポケット領域ＨＰＫのポテンシャルレベルをほぼ均一にすることができる。具体的には、ゲートＧＴ１が0.39μｍ程度、それ以外のゲートＧＴ２が0.57μｍ程度に形成されて、非対称のゲート電極が形成される。
【００５４】
図１９の工程（Ｉ）にて、画素部全面を開口するレジストを形成して、ゲート電極ＧＴ１，ＧＴ２をマスクにするヒ素イオンＡｓ＋を、50k, 2E13〜1E14, 注入深さ〜0.01μｍで注入して、ゲート電極以外の基板表面に、Ｎ型のシールド領域、ドレイン領域ＤＲ、ソース領域ＳＣとを形成する。このヒ素イオンの注入により、基板表面のＰ型領域が打ち消されて、ゲート電極のセルフアラインメントにより、基板表面のゲート電極の真下にポテンシャルポケット領域ＨＰＫが形成される。この時、ゲート電極のポリシリコン層は比較的薄いが、窒化シリコンの反射防止膜が積層されているので、ヒ素イオンがゲート電極を貫通してチャネル領域に影響を与えることはない。
【００５５】
このように、非対称のゲート電極ＧＴ１，ＧＴ２によりポテンシャルポケット領域ＨＰＫの形状が画定されるので、ポテンシャルポケット領域ＨＰＫの形状も、フォトダイオードＰＤ側で狭く、それ以外の領域で広い形状に加工される。それにより、リング形状のポテンシャルポケット領域ＨＰＫのポテンシャルレベルをほぼ均一にすることができる。
【００５６】
図２０は、上記イオン注入の領域と画素部の構造との関係を示す図である。左側がイオン注入領域と注入イオンとを示す断面図であり、右側が図５の断面図と同じで各領域のＰ，Ｎ型を示す断面図である。左側のイオン注入領域の太い破線で囲った領域が、Ｎ型の分離領域N-ISOに対応することが理解できる。つまり、Ｎ型の分離領域は、Ｐ型ウエル領域ＦＰＷと光電変換領域ＰＤからなる画素領域を囲み、検出トランジスタが形成されるポテンシャルポケット領域ＨＰＫの下では、浅く且つ狭く形成され、フォトダイオードが形成される光電変換領域ＰＤでは、深く且つ厚く形成される。さらに、ゲート電極ＧＴ１，ＧＴ２の下の領域に全面にわたりポテンシャルポケット領域ＨＰＫが形成され、そのリング形状は非対称に形成されている。
【００５７】
図２１は、上記プロセスにより形成されたイメージセンサのポテンシャルポケット領域のポテンシャルを示す図である。横軸が図５の破線矢印方向の物理空間であり、縦軸がホールに対するポテンシャルの高さであり、上記プロセスと以下に示すゲート幅に対応して求めたシミュレーション結果である。ポテンシャル曲線ＰＴ１がゲート幅を均一にした場合であり、ポテンシャル曲線ＰＴ２が前述のとおりゲート幅を不均一にした場合である。ポテンシャル曲線ＰＴ２の場合は、フォトダイオード側のゲート幅を0.39μｍ、それ以外の領域のゲート幅を0.57μｍにしている。その結果、２カ所のポテンシャルポケット領域ＨＰＫのポテンシャルの深さはほぼ均一になっている。一方、ポテンシャル曲線ＰＴ１の場合は、フォトダイオード側のゲート幅を0.57μｍ、それ以外の領域のゲート幅も0.57μｍにしている。その結果、２カ所のポテンシャルポケット領域ＨＰＫのポテンシャルの深さは、フォトダイオード側が約０．７Ｖ程度低くなっている。  図２２の工程（Ｊ）において、基板全面にＣＶＤ法によるシリコン酸化膜３０を〜100nm堆積し、画素部を全面レジスタにより被覆した後、ロジック回路部のシリコン酸化膜を異方性エッチングによりゲート電極の側壁にサイドウオールSWALLを形成する。次に周辺ロジック回路部でNチャネルトランジスタ部にはリンイオンP+、15k、〜2E15の注入を行い、Pチャネルトランジスタ部にはボロンイオンB+、7k、2E15の注入を行い、活性化アニールRTA(1000℃、10s)を行ってそれぞれのソース・ドレイン領域NSD,PSDを形成する。このとき、Pチャネルトランジストのゲートは、ソース・ドレイン領域PSDへのイオン注入と活性化アニールによってソース・ドレイン領域の形成と同時にP+型にドープされる。
【００５８】
次に、コバルトCoまたはチタンTiのスパッタリングとアニールにより、ロジック回路部のシリコン基板表面とゲート電極上にCoSiまたはTiSiの金属シリサイドMSSDを形成する。画素部はシリコン酸化膜SiO2で表面が覆われているため、上記スパッタリングによるシリサイドは形成されない。
【００５９】
図２３の工程（Ｋ）において、前記の金属シリサイド形成後、プラズマCVD法によるシリコン酸化膜３２を〜20nm程度(下層)とシリコン窒化膜３４を〜70nm程度(上層)の積層膜を堆積する。続いて、プラズマCVD法によりシリコン酸化膜３６を〜100nm程度堆積して、ケミカル・メカニカル・ポリッシング（CMP）によりシリコン酸化膜３６を研磨して平坦化する。そして、画素部のソース、ドレイン、ゲート上にのみ開口するレジストパターンを形成して、SiO2膜/SiN膜/SiO2膜の積層膜３０，３２，３４，３６をエッチングしてシリコン基板表面に到達するコンタクトホールＭ１Ｃ１を開口する。さらに、レジストを剥離した後、リンイオンP+を、50k、3E14程度のコンタクト補償イオン注入を行い、活性化アニールとしてラピッド・サーマル・アニール(800℃、30s程度)を行う。続いて、ロジック部のコンタクト部を開口するレジストを形成し、SiO2膜/SiN膜/SiO2膜の積層膜３２，３４，３６をエッチングして、金属シリサイド層CoSi上に到達するコンタクトホールＭ１Ｃ２を開口する。
【００６０】
図２４は、画素部における工程（Ｋ）終了時における平面図である。図中の破線に沿った断面図が、図２３の画素部の断面図に対応する。その断面図と併せて見ると理解できるように、ゲート幅ｄ１，ｄ２は、フォトダイオードＰＤに連結する領域のゲート幅ｄ１が他の領域のゲート幅ｄ２よりも狭く形成されている。そして、ゲートと、ソースと、ドレインに対するコンタクトホールＭ１Ｃ１が、図示されるとおりの位置に形成される。ゲートＧＴに対するコンタクトホールＭ１Ｃ１は、広いゲート幅ｄ２の部分に形成される。
【００６１】
図２５は、工程（Ｌ）の平面図である。図２４の工程（Ｋ）にて、コンタクトホールＭ１Ｃ１が形成された後、以下の配線形成工程が行われる。まず、コンタクトホールＭ１Ｃ１内の配線形成が行われ、その上に第１メタル配線Ｍ１Ｌが形成される。この第１メタル配線Ｍ１Ｌは、行方向に延びるゲート線と、ソース、ドレイン領域のコンタクトホールＭ１Ｃ１に接続されるコンタクトパターンとにパターニングされる。更に、ソース、ドレイン領域のビアコンタクトＭ２Ｃが形成され、その上に第２メタル配線Ｍ２Ｌが形成され、列方向に延びるドレイン線とソース線とにパターニングされる。つまり、第１メタル配線Ｍ１Ｌで形成されるゲート線は、コンタクトホールＭ１Ｃ１を介してゲート電極に接続される。また、第２メタル配線Ｍ２Ｌで形成されるソース線とドレイン線は、ビアコンタクトＭ２Ｃと、第１メタル配線Ｍ１Ｌと、コンタクトホールＭ１Ｃ１とを介して、ソース領域、ドレイン領域と接続される。
【００６２】
以上が、第１の実施の形態の周辺ロジック回路を含むイメージセンサの製造工程である。第２の実施の形態の場合は、ゲート幅が均一になり、フォトダイオードに連結する領域のポテンシャルポケット領域ＨＰＫの濃度がそれ以外の領域よりも薄くなるように形成すればよい。また、第３の実施の形態の場合は、ゲート幅が均一、ポテンシャルポケット領域ＨＰＫの濃度も均一であり、フォトダイオードに連結する領域以外の領域において、基板表面から深さ方向に延びるＮ型分離領域N-ISOを、ゲート電極から離間して形成すればよい。
【００６３】
［動作原理］
図２６は、本実施の形態の閾値変調イメージセンサ（VMIS）の駆動方法を示す図である。図中には、３本のゲート線の電圧VG1〜VG3が示されている。また、図２７はリセット動作、図２８は蓄積動作、図２９は読み出し動作、図３０、図３１は非選択動作をそれぞれ示す図である。まず、概略的動作を説明すると、最初に、図２７に示されリセット動作により、Ｐ型ポテンシャルポケット領域ＨＰＫとＰ型フローティングウエル領域ＦＰＷとを完全空乏化して、蓄積されている電荷（ホール）を基板側に掃き出す。掃き出された電荷は、基板に接続されているグランド電源に吸収される。このとき、ゲートに８〜９Ｖ、ソースに６〜７Ｖ、ドレインに６〜７Ｖとそれぞれに高い正電圧を印加して、Ｐウエル領域内を完全に空乏化する。この完全空乏化により熱雑音を除去することができる。
【００６４】
次に、図２８に示される蓄積動作により、受光に応答して光電変換領域ＰＤに発生したホールをポテンシャルポケット領域ＨＰＫ内に蓄積する。このとき、ゲートには〜３Ｖ、ドレインには１〜１．５Ｖを印加する。このホールの蓄積により、検出トランジスタの閾値電圧が変化（低下）する。それにより、ゲート電圧から検出トランジスタの閾値電圧低下した電圧がソースに生成される。また、検出トランジスタをオン状態に保って、基板表面にＮ型のチャネル領域を形成し、シリコン基板とシリコン酸化膜との界面順位によるホールへの影響を抑制している。そして、所定時間の蓄積動作の後に、図２９に示される読み出し動作により、ソース電圧が検出信号電圧として出力される。このとき、ゲートには〜３Ｖが、ドレインには〜３Ｖが印加される。
【００６５】
図３０は、非選択時であり、共通のドレイン線、ソース線であって他のゲート線の画素において読み出しが行われている時の電圧関係を示す。他の画素の読み出しに伴ってドレイン電圧が〜３Ｖとなっていて、ソースに検出電圧が出力されないように、ゲート電圧が〜０Ｖになり、検出トランジスタがオフ状態にされている。また、図３１は、非選択時であり、共通のドレイン線、ソース線であって他のゲート線の画素においてリセットが行われている時の電圧関係を示す。他の画素のリセットに伴って、ドレイン電圧が６〜７Ｖ、ソース電圧が６〜７Ｖと高い正電圧が印加されているので、Ｐウエル領域が空乏化されないようにするために、ゲート電圧は〜０Ｖが印加されている。
【００６６】
図２６に戻り、ゲートＶＧ１について説明すると、リード／リセット／リード動作により、それまで蓄積してきた電荷によるソース電圧のリードが行われ、リセット動作の後に、再度リード動作が行われる。これにより、リセット前後のソース電圧の差を利用する相関サンプリング法により、検出トランジスタなどの閾値電圧のばらつきに伴うノイズを除去することができる。その後、次のリード動作まで蓄積動作が行われる。但し、蓄積動作中に、他のゲートＶＧ２，ＶＧ３にて、リード／リセット／リード動作が行われる時は、図３０、図３１に示した非選択時の動作が行われて、蓄積動作が中断され、他のリードや他のリセットによる影響を受けないようにされる。
【００６７】
図２６に示されるように、画素は、蓄積状態において、他のゲート線の画素の読み出しに伴って非選択状態（他の画素の読み出し）に移行する必要がある。蓄積状態では、ゲート電圧〜３Ｖ、ドレイン電圧１〜１．５Ｖであるが、非選択状態（他の画素の読み出し）では、ゲート電圧〜０Ｖ、ドレイン電圧〜３Ｖである。本実施の形態では、ゲート電極の下の全領域にポテンシャルポケット領域ＨＰＫを設けることで、Ｐ型ウエル領域の面積を小さくして、画素を小型化しているが、これに伴って、ドレイン電圧が１〜１．５Ｖと低い蓄積状態において、ゲート電圧を３Ｖから０Ｖに急激に下げると、容量カップリングによりＮ型の埋め込み分離領域N-ISOのポテンシャルが下がり、ホールを蓄積するポテンシャルポケット領域ＨＰＫとＰ型基板Ｓｕｂとの間の分離領域N-ISOのポテンシャル障壁が低くなり、蓄積したホールが基板側にリークする危険がある。特に、Ｐウエル領域ＦＰＷを小さくしたことにより、この危険性が高まっている。
【００６８】
そこで、本実施の形態では、蓄積状態から非選択（他の画素の読み出し）状態に移行するときは、（１）ドレイン電圧を先に〜３Ｖに上昇させてそれが印加されているＮ型埋め込み分離領域N-ISOのポテンシャルの高さを高くした後で、ゲート電圧を０Ｖに下げるように駆動する。あるいは、（２）ゲート電圧の低下を階段状、または傾斜状に行って、ＡＣ的な容量カップリングにより埋め込み分離領域N-ISOのポテンシャル障壁が低下しないようにしている。
【００６９】
図３２は、本実施の形態における駆動方法を示す波形図である。図３２（Ａ）は、上記（１）の駆動方法を示す波形図である。蓄積状態から非選択（他の画素の読み出し）状態に移行するとき、破線のように、ドレイン電圧が１〜１．５Ｖと低い状態のままゲート電圧を３Ｖから０Ｖに短時間で下げるのではなく、実線のように、ドレイン電圧を３Ｖに上昇させた後に、ゲート電圧を３Ｖから０Ｖに低下させる。このようにすることで、ドレイン電圧が印加されている埋め込み分離領域N-ISOのポテンシャル障壁を高くした状態で、ゲート電圧を降下させるので、ポテンシャルポケット領域ＨＰＫに蓄積されたホールが基板側にリークすることが防止される。
【００７０】
図３２（Ｂ）は、上記（２）の駆動方法を示す波形図である。この方法では、ドレイン電圧が１〜１．５Ｖと低い状態で、ゲート電圧を３Ｖから１．５Ｖに低下させ、ドレイン電圧を３Ｖに上昇させた後に、ゲート電圧を１．５Ｖから０Ｖに低下させている。つまり、ゲート電圧を階段状に低下させて、ＡＣ的な容量カップリングにより埋め込み分離領域N-ISOのポテンシャル両壁が大きく低下するのを回避している。あるいは、破線で示すように、ゲート電圧を傾斜状に低下させても良い。このように駆動することで、ＡＣ的な容量カップリングの影響を少なくすることができる。なお、ゲート電圧を階段状または傾斜状に降下させる場合は、ドレイン電圧の上昇は、ゲート電圧が０Ｖになった後に行っても良い。
【００７１】
以上説明したように、本実施の形態のイメージセンサによれば、画素サイズを小さくすることができると共に、ポテンシャルポケット領域ＨＰＫのポテンシャルの深さをほぼ均一にして、小光量に対する検出感度を高めることができる。また、上記の駆動方法を採用することにより、蓄積されたキャリアが基板側にリークすることが防止される。また、本実施の形態のイメージセンサでは、画素分離がドレイン領域により行われ、シリコン酸化物を利用した分離構造を有しないので、かかる分離構造によるリーク電流がなく、画素領域を小さくしても、検出感度が低下することは回避される。
【００７２】
以上の実施の形態をまとめると、以下の付記のとおりである。
【００７３】
（付記１）光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され、前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し、前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積するポテンシャルポケット領域とを有し、
前記ゲート電極の幅が、前記光電変換領域に近接する部分がそれ以外の部分よりも短く形成されていることを特徴とするイメージセンサ。
【００７４】
（付記２）光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し、前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積するポテンシャルポケット領域とを有し、
前記ポテンシャルポケット領域のチャネル方向の幅が、前記光電変換領域に近接する部分がそれ以外の部分よりも短く形成されていることを特徴とするイメージセンサ。
【００７５】
（付記３）光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し、前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下の領域に、前記ソース領域側に偏在することなく、前記電荷を蓄積するポテンシャルポケット領域とを有し、
前記ポテンシャルポケット領域の前記電荷に対するポテンシャルの高さが、前記光電変換領域に近接する部分とそれ以外の部分とで、高々１００ｍＶ以内であることを特徴とするイメージセンサ。
【００７６】
（付記４）光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域に隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積する第１導電型のポテンシャルポケット領域とを有し、
当該ポテンシャルポケット領域の不純物濃度が、前記光電変換領域に近接する部分でそれ以外の部分よりも薄いことを特徴とするイメージセンサ。
【００７７】
（付記５）光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第２導電型のシールド領域及びその下の第１導電型の光電変換領域と、
前記第１導電型の基板に形成され前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域内であって前記リング状ゲート電極の下に前記電荷を蓄積する第１導電型のポテンシャルポケット領域とを有し、
前記リング状ゲート電極に近接する前記ドレイン領域が、前記基板の表面であって前記ポテンシャルポケット領域に近接する表面領域と、前記基板の表面より深い領域であって前記ポテンシャルポケット領域から離間された深さ領域とを有することを特徴とするイメージセンサ。
【００７８】
（付記６）付記１乃至５のいずれかにおいて、
さらに、前記基板内に埋め込まれ、前記ウエル領域と光電変換領域を囲み、当該ウエル領域及び光電変換領域を基板から分離する第２導電型の分離領域を有し、当該分離領域は前記ドレイン領域に結合していることを特徴とするイメージセンサ。
【００７９】
（付記７）付記１、２、５のいずれかにおいて、
前記ポテンシャルポケット領域は、前記リング状ゲート電極と同等のリング状の形状をなし、ほぼ同じ不純物濃度を有することを特徴とするイメージセンサ。
【００８０】
（付記８）付記１、２、４、５のいずれかにおいて、
前記ポテンシャルポケット領域は、前記リング状ゲート電極と同等のリング状の形状をなし、ほぼ同じポテンシャルの深さを有することを特徴とするイメージセンサ。
【００８１】
（付記９）付記３、４、５のいずれかにおいて、
前記リング状ゲート電極は、全円周においてほぼ同じゲート幅を有し、
前記ポテンシャルポケット領域は、前記リング状ゲート電極と同等のリング状の形状を有することを特徴とするイメージセンサ。
【００８２】
（付記１０）付記１乃至５のいずれかにおいて、
前記ポテンシャルポケット領域は、前記ウエル領域よりも高い不純物濃度を有することを特徴とするイメージセンサ。
【００８３】
（付記１１）付記１乃至５のいずれかにおいて、
更に、前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、
前記埋設分離領域は、平面的に見て、前記ゲート電極を包含する形状に形成されていることを特徴とするイメージセンサ。
【００８４】
（付記１２）付記１乃至５のいずれかにおいて、
更に、前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、
前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が低い第１の状態から、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が高い第２の状態に遷移するとき、前記ドレイン電圧を先に上昇させた後に前記ゲート電圧を降下させることを特徴とするイメージセンサ。
【００８５】
（付記１３）付記１乃至５のいずれかにおいて、
更に、前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、
前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が低い第１の状態から、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が高い第２の状態に遷移するとき、前記ゲート電圧を前記第１の状態と第２の状態における電圧の中間電圧にした後に、前記ドレイン電圧を上昇させ、その後に前記ゲート電圧を第２の状態に降下させることを特徴とするイメージセンサ。
【００８６】
（付記１４）光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第１導電型の光電変換領域と、
前記第１導電型の基板に形成され、前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し、前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、
前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が低い第１の状態から、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が高い第２の状態に遷移するとき、前記ドレイン電圧を先に上昇させた後に前記ゲート電圧を降下させることを特徴とするイメージセンサ。
【００８７】
（付記１５）光電変換素子と、当該光電変換素子で発生した電荷に応じて閾値が変動する検出トランジスタとを有する画素を複数個有するイメージセンサにおいて、
第１導電型の基板に形成され、前記光電変換素子を構成する第１導電型の光電変換領域と、
前記第１導電型の基板に形成され、前記光電変換領域に連結する第１導電型のウエル領域と、
当該ウエル領域上に形成されたリング状ゲート電極と、
前記ウエル領域内であって前記リング状ゲート電極の内側に形成された第２導電型のソース領域と、
前記ウエル領域を囲むように隣接し、前記リング状ゲート電極及び前記光電変換領域の外側に形成された第２導電型のドレイン領域と、
前記ウエル領域と基板との間に埋め込まれ、前記ドレイン領域に連結する第２導電型の埋設分離領域を有し、
前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が低い第１の状態から、前記ゲート電極のゲート電圧より前記ドレイン領域のドレイン電圧が高い第２の状態に遷移するとき、前記ゲート電圧を前記第１の状態と第２の状態における電圧の中間電圧にした後に、前記ドレイン電圧を上昇させ、その後に前記ゲート電圧を第２の状態に降下させることを特徴とするイメージセンサ。
【図面の簡単な説明】
【００８８】
【図１】閾値変調型イメージセンサの平面図である。
【図２】閾値変調型イメージセンサの断面図である。
【図３】閾値変調型イメージセンサの平面図とその断面図である。
【図４】図３のイメージセンサの問題点を示す図である。
【図５】第１の実施の形態におけるイメージセンサの断面図とホールポテンシャル図とを示す図である。
【図６】第２の実施の形態におけるイメージセンサの断面図とホールポテンシャル図とを示す図である。
【図７】第３の実施の形態におけるイメージセンサの断面図とホールポテンシャル図とを示す図である。
【図８】本実施の形態にかかるイメージセンサの全体構成と画素の回路を示す図である。
【図９】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１０】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１１】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１２】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１３】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１４】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１５】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１６】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１７】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１８】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図１９】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図２０】第１の実施の形態におけるイオン注入の領域と画素部の構造との関係を示す図である。
【図２１】イメージセンサのポテンシャルポケット領域のポテンシャルを示す図である。
【図２２】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図２３】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図２４】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図２５】本実施の形態のイメージセンサの製造プロセスを示す図である。
【図２６】本実施の形態の閾値変調イメージセンサ（VMIS）の駆動方法を示す図である。
【図２７】リセット動作を示す図である。
【図２８】蓄積動作を示す図である。
【図２９】読み出し動作を示す図である。
【図３０】非選択動作を示す図である。
【図３１】非選択動作を示す図である。
【図３２】本実施の形態における駆動方法を示す波形図である。
【符号の説明】
【００８９】
Ｓｕｂ：基板、ＦＰＷ：ウエル領域、ＰＤ：光電変換領域
ＳＨＤ：シールド領域、ＤＲ：ドレイン領域、ＳＣ：ソース領域
ＧＴ：ゲート電極、ＨＰＫ：ポテンシャルポケット領域
Ｎ−ＩＳＯ：分離領域
【図１】
2006013285.tif 000003
【図２】
2006013285.tif 000004
【図３】
2006013285.tif 000005
【図４】
2006013285.tif 000006
【図５】
2006013285.tif 000007
【図６】
2006013285.tif 000008
【図７】
2006013285.tif 000009
【図８】
2006013285.tif 000010
【図９】
2006013285.tif 000011
【図１０】
2006013285.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006013285.tif 000017
【図１６】
2006013285.tif 000018
【図１７】
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【図１８】
2006013285.tif 000020
【図１９】
2006013285.tif 000021
【図２０】
2006013285.tif 000022
【図２１】
2006013285.tif 000023
【図２２】
2006013285.tif 000024
【図２３】
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【図２４】
2006013285.tif 000026
【図２５】
2006013285.tif 000027
【図２６】
2006013285.tif 000028
【図２７】
2006013285.tif 000029
【図２８】
2006013285.tif 000030
【図２９】
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【図３０】
2006013285.tif 000032
【図３１】
2006013285.tif 000033
【図３２】
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