(57)【要約】【課題】  メモリブロック端においてワード線ピッチの周期が乱れることに起因したワード線の倒れや加工精度の低下によって発生する不良を防ぐことができる半導体記憶装置を提供することを目的としている。【解決手段】  メモリブロック端にダミーワード線を複数本設置し、前記ダミーワード線に対してワードドライバを設置して、ダミーワード線の下に形成されるダミーメモリセルのしきい値状態を制御すると共に、外部からのデータを格納するメモリ領域を動作させる際にも、ダミーワード線に対してバイアスを印加することを特徴とする。メモリブロック端においてワード線ピッチの周期が乱れることに起因したワード線の倒れや加工精度の低下によって発生する不良を防ぎ、歩留まりが高くかつ信頼性の高い動作を実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリブロックと、前記メモリブロックが複数個配列されて構成されたメモリセルアレイにおいて、前記メモリセルユニット中の選択トランジスタに隣接した少なくとも１本のダミーワード線と、前記ダミーワード線のうち少なくとも１本のダミーワード線電位を制御するワードドライバとを備える半導体記憶装置。
【請求項２】
前記メモリセルユニットにはその両端に、選択トランジスタに隣接したダミーワード線が３本ずつ設けられ、そのうち少なくとも１本ずつのダミーワード線電位を制御するワードドライバがワードデコーダ内に設置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミーワード線電位を制御するワードドライバの制御信号が、他のダミーワード線電位を制御するワードドライバの制御信号と共通になっていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ダミーワード線電位を制御するワードドライバが、他のダミーワード線電位を同時に制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ダミーワード線電位を制御するワードドライバは、データ格納領域のワード線を制御するワードドライバと同じ構成であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記メモリセルユニットの最も外側に設置されたダミーワード線の線幅が、それ以外のダミーワード線の線幅と比較して最も広く設定されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記メモリセルユニットは複数の不揮発性メモリセルが並列に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記メモリセルは、メモリセルユニット内のビット線として反転層を用いることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記ダミーワード線の直下に形成されるダミーメモリセルが非導通状態となるよう、しきい値電圧を制御する手段を有する請求項７に記載の半導体記憶装置。
【請求項１０】
前記メモリセルユニットは複数の不揮発性メモリセルが直列に接続されたＮＡＮＤ型ＥＥＰＲＯＭであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記ダミーワード線の直下に形成されるダミーメモリセルが導通状態となるよう、しきい値電圧を制御する手段を有する請求項１０に記載の半導体記憶装置。
【請求項１２】
メモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリブロックと、前記メモリブロックが複数個配列されて構成されたメモリセルアレイにおいて、前記メモリセルユニットの両端に選択トランジスタに隣接し２本ずつのダミーワード線が設けられ、そのうち少なくとも１本ずつのダミーワード線電位を制御するワードドライバがワードデコーダ内に設置されていることを特徴とする半導体記憶装置。
【請求項１３】
前記ダミーワード線電位を制御するワードドライバの制御信号が、他のダミーワード線電位を制御するワードドライバの制御信号と共通になっていることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記ダミーワード線電位を制御するワードドライバが、他のダミーワード線電位を同時に制御することを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１５】
前記ダミーワード線電位を制御するワードドライバは、データ格納領域のワード線を制御するワードドライバと同じ構成であることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１６】
前記メモリセルユニットの最も外側に設置されたダミーワード線の線幅が、それ以外のダミーワード線の線幅と比較して最も広く設定されていることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１７】
前記メモリセルユニットは複数の不揮発性メモリセルが並列に接続されていることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１８】
前記メモリセルは、メモリセルユニット内のビット線として反転層を用いることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１９】
前記ダミーワード線の直下に形成されるダミーメモリセルが非導通状態となるよう、しきい値電圧を制御する手段を有する請求項１７に記載の半導体記憶装置。
【請求項２０】
前記メモリセルユニットは複数の不揮発性メモリセルが直列に接続されたＮＡＮＤ型ＥＥＰＲＯＭであることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項２１】
前記ダミーワード線の直下に形成されるダミーメモリセルが導通状態となるよう、しきい値電圧を制御する手段を有する請求項２０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な複数のメモリセルを構成してなる不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関するもので、特にＮＡＮＤセル型ＥＥＰＲＯＭ、ＡＮＤセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯＭ、ＮＯＲセル型ＥＥＰＲＯＭ等の半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種として、電気的書換えが可能なＥＥＰＲＯＭがあり、なかでも例えば非特許文献１に示されたメモリセルを複数個並列接続したＡＮＤ型ＥＥＰＲＯＭは高集積化を実現するものとして知られている。ＡＮＤセル型ＥＥＰＲＯＭにおける１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。そして複数のメモリセルがソースとドレインを共有する形で並列接続され、これを一つの単位としてデータ線に接続するものである。このようなＡＮＤ型セルがマトリクス状に配列されてメモリセルアレイが構成される。上記のように、複数のメモリセルがまとまってデータ線に接続されることから、データ線とのメモリセルとの間のコンタクトをメモリセル毎に設置する必要がなくなり、高集積なメモリセルアレイを実現することが可能となる。
【０００３】
まず、ＡＮＤ型ＥＥＰＲＯＭにおけるメモリアレイ、ブロック配置について詳しく説明する。図２は、上述したＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルアレイ中のブロック配置ならびにワードデコーダの配置を示している。図２における破線部の領域ＭＢは、同一のワード線や選択トランジスタのゲート信号を共有するＡＮＤセル群であり、メモリブロックと呼ぶ。各メモリブロック内のローカルドレイン線ＬＢＤは選択トランジスタＳＴＲＤを介して複数のメモリブロックをまたがって配置されているデータ線に接続されている。また各メモリブロック内のローカルソース線ＬＢＳは選択トランジスタＳＴＲＳを介して共通ソース線ＣＳに接続されている。各ブロックにはそれぞれ、データ線と接続された選択トランジスタのゲート信号ＳＴＤおよび共通ソース線と接続された選択トランジスタのゲート信号ＳＴＳ、メモリセルのワード線信号ＷＬ０〜ＷＬｍが接続されており、ロウアドレスに応じて供給されたＳＴＤ、ＳＴＳおよび同じくロウアドレスに応じてワードデコーダから供給されたワード線電圧によってメモリブロックＭＢならびにＡＮＤセルの行が選択される。ワードデコーダは、各ワード線毎にワードドライバが設置され、例えばＰＭＯＳとＮＭＯＳが直列接続されたインバータ型で構成されている。ワードドライバのＰＭＯＳ側のソースには高電圧側の電源ＶＰが、ＮＭＯＳ側のソースには低電圧側の電源ＶＮが接続されており、ワードドライバの入力信号は、ワード線選択信号ＳＧ０〜ＳＧｍが接続されている。
【０００４】
このようなＡＮＤ型ＥＥＰＲＯＭの動作は次の通りである。書込みは選択されたメモリセルのワード線に正の高電圧、例えば１８Ｖを印加するとともに、データ線には書込むデータに応じて０Ｖまたは５Ｖ程度の電圧を印加する。データ線に０Ｖが与えられた場合、その電位は選択トランジスタＳＴＲＤおよびローカルドレインＬＢＤを介して、メモリセルのチャネルに到達する。これにより、ファウラー・ノードハイム・トンネル電流により、選択されたメモリセルの浮遊ゲートにチャネルから電子が注入する。この状態が“０”である。一方、データ線に５Ｖが印加された場合、その電位は同じく選択メモリセルのチャネルに到達し、制御ゲートとチャネル間の電界を緩和する作用を及ぼす。この結果、選択メモリセルの浮遊ゲートへは電子注入が起こらない。この状態が“１”である。
【０００５】
データの消去は、選択されたメモリセルのワード線に負の高電圧を印加することで、ワード線単位で行う。この場合、ファウラー・ノードハイム・トンネル電流により、浮遊ゲートから基板方向へ電子が放出される。結果、選択メモリセルのしきい値電圧が負の方向へシフトし“１”状態となる。
【０００６】
読出しは、メモリセルのしきい値電圧の状態によって、ソースとドレインの間に流れる電流が変化することを利用して行う。選択メモリセルのワード線を読出しレベルに設定し、その時電流が流れれば、消去状態“１”と判断され、電流が流れなければ“０”と判断される。
【０００７】
このようなメモリセルアレイにおいて、各メモリブロック内では複数のワード線が規則的に並んでいるため、メモリブロックの中央ではワード線は線幅およびスペースともに周期的に配列されている。一方、メモリブロックの境界付近、例えばワード線ＷＬ０よりも上側またはワード線Ｗｍよりも下側の領域では、配線配列の周期性が乱れている。このため配線配列の周期性が保たれているメモリブロック中央のワード線、例えばＷＬ１〜ＷＬｍ−１と比較して、メモリブロック両端部のワード線、例えばＷＬ０またはＷＬｍの加工が不安定、つまり加工高精度が低下するという問題がある。このような周期の乱れは、メモリセルの微細化が進むことによってより顕著になる。例えば、0.1umプロセス以降の微細加工を実現するフォトリソグラフィ技術として、位相シフト法、特にレベンソン型位相シフト法が知られているが、このレベンソン型位相シフト法では、隣り合ったパタンの位相を反転させる必要があり、高解像度を実現するためには、その周期性を向上させることが重要となる。同時に照明系としての光源の位相が揃っていることも、高解像度の実現には必須となる。ただし、位相の揃った光源を用いた場合、パタンの周期に乱れがあると、粗密の境界部における現像面積の変化と光学的な要因により、特にメモリブロック端から２本目のワード線の線幅が細りやすい結果となる。これは、光強度の観点では寸法を揃えることはできるが、光強度のプロファイルの急峻度すなわちコントラストが異なるため、現像進行速度が異なってくるためである。上記の理由により、線幅の細いワード線が形成された場合、制御ゲートと浮遊ゲートのカップリングが異なり、メモリセル特性、例えば、書込みや消去の特性が大きく異なる恐れがある。さらには、線幅が著しく細く形成された場合には、ワード線が倒れ、隣接するワード線または選択トランジスタのゲート配線とショートし、不良を発生させる恐れがある。このような問題は、ＡＮＤ型ＥＥＰＲＯＭの一種であり、特許文献１または非特許文献３に示されたメモリにおいても同様である。
【０００８】
さらに、このような問題は、ＡＮＤ型ＥＥＰＲＯＭだけではなく、例えば非特許文献２に記載されたような、ＮＡＮＤ型ＥＥＰＲＯＭについても同様である。図３には、ＮＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルアレイ中のブロック配置ならびにワードデコーダの配置を示している。図３における破線部の領域ＭＢは、同一のワード線や選択トランジスタのゲート信号を共有するＮＡＮＤセル群であり、メモリブロックと呼ぶ。各メモリブロック内のローカルビット線ＬＢは選択トランジスタＳＴＲＤを介して複数のメモリブロックをまたがって配置されているデータ線に接続されている。また各メモリブロック内のローカルビット線ＬＢは選択トランジスタＳＴＲＳを介して共通ソース線ＣＳに接続されている。
【０００９】
ＮＡＮＤセル型ＥＥＰＲＯＭにおける１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する点でＡＮＤ型ＥＥＰＲＯＭと同様である。ただし、複数のメモリセルがソースとドレインを共有する形で並列接続されているＡＮＤ型ＥＥＰＲＯＭと異なり、複数のメモリセルが直列に接続されていることが特徴である。このようなＡＮＤ型セルがマトリクス状に配列されてメモリセルアレイが構成される。上記のように、直列接続された複数のメモリセルがまとまってデータ線に接続されることから、データ線とのメモリセルとの間のコンタクトをメモリセル毎に設置する必要がなくなり、高集積なメモリセルアレイを実現することが可能となる。各ブロックにはそれぞれ、データ線と接続された選択トランジスタのゲート信号ＳＴＤおよび共通ソース線と接続された選択トランジスタのゲート信号ＳＴＳ、メモリセルのワード線信号ＷＬ０〜ＷＬｍが接続されており、ロウアドレスに応じて供給されたＳＴＤ、ＳＴＳおよび同じくロウアドレスに応じてワードデコーダから供給されたワード線電圧によってメモリブロックＭＢならびにＮＡＮＤセルの行が選択される。
【００１０】
このようなＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイにおいても、各メモリブロック内では複数のワード線が規則的に並んでいるため、メモリブロックの中央ではワード線は線幅およびスペースともに周期的に配列されている。一方、メモリブロックの境界付近、例えばワード線ＷＬ０よりも上側またはワード線Ｗｍよりも下側の領域では、配線配列の周期性が乱れている。このため配線配列の周期性が保たれているメモリブロック中央のワード線、例えばＷＬ１〜ＷＬｍ−１と比較して、メモリブロック両端部のワード線、例えばＷＬ０またはＷＬｍの加工が不安定、つまり加工高精度が低下するという問題がある。メモリセルの微細化にしたがって、周期の乱れを原因とする加工精度が低下する点に関しては、ＡＮＤ型ＥＥＰＲＯＭと問題を同じくする。よってＡＮＤ型ＥＥＰＲＯＭだけでなく、ＮＡＮＤ型ＥＥＰＲＯＭにおいても各メモリブロック端におけるワード線幅の細りや倒れが問題となる。
【００１１】
【特許文献１】特開２００１−１５６２７５号公報
【非特許文献１】小林  他、「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング (T. Kobayashi et al, IEEE International Electron Devices Meeting)」、2001年、p29-32
【非特許文献２】アライ  他  「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング（F. Arai et al, IEEE International Electron Devices Meeting）」、2000年、p.775-778
【非特許文献３】笹子  他、「アイトリプルイー・インターナショナル・エレクトロン・デバイス・ミーティング (Y. Sasago et al, IEEE International Electron Devices Meeting)」、2003年、p29-32
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、従来のＡＮＤ型ＥＥＰＲＯＭなどの半導体記憶装置においては、メモリブロック内における選択トランジスタのゲート信号近傍に配置されたワード線の加工精度が、他のワード線に比べて低く、ワード線幅が狙い目よりも細く加工される可能性がある。この場合メモリセルの書込みや消去などの特性が他のワード線のメモリセルと大きく異なることになり、動作不良を起こす可能性がある。また、線幅の細りが著しい場合には、ワード線が倒れ、隣接するワード線または選択トランジスタのゲート信号とショートする不良を発生させる可能性があった。
【００１３】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、メモリブロック内の選択トランジスタ近傍におけるワード線パタンの周期性乱れが原因で起こる、ワード線幅細りやワード線倒れによる不良を防ぐことができ、信頼性の高い半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の請求項１に記載した半導体記憶装置は、メモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリブロックと、前記メモリブロックが複数個配列されて構成されたメモリセルアレイにおいて、前記メモリセルユニット中の選択トランジスタに隣接した少なくとも１本のダミーワード線と、前記ダミーワード線のうち少なくとも１本のダミーワード線電位を制御するワードドライバとを備えることを特徴としている。
【００１５】
また、請求項２に記載したように、本発明の半導体記憶装置は、前記メモリユニットにおいて、その両端に、選択トランジスタに隣接したダミーワード線が３本ずつ設けられ、そのうち少なくとも１本ずつのダミーワード線電位を制御するワードドライバがワードデコーダ内に設置されていることを特徴としている。
【００１６】
また、請求項３に記載したように、本発明の半導体記憶装置は、前記ダミーワード線電位を制御するワードドライバの制御信号が、他のダミーワード線電位を制御するワードドライバの制御信号と共通になっていることを特徴とする。
【００１７】
さらに、請求項４に記載したように、本発明の半導体記憶装置は、前記ダミーワード線電位を制御するワードドライバが、他のダミーワード線電位を同時に制御することを特徴とする。
【００１８】
また、請求項５に記載したように、本発明の半導体記憶装置は、前記ダミーワード線電位を制御するワードドライバは、データ格納領域のワード線を制御するワードドライバと同じ構成であることを特徴としている。
【００１９】
また、請求項６に記載したように、本発明の半導体記憶装置は、前記メモリセルユニットの最も外側に設置されたダミーワード線の線幅が、それ以外のダミーワード線の線幅と比較して最も広く設定されていることを特徴とする。
【００２０】
また、請求項７に記載したように、本発明の半導体記憶装置は、前記メモリセルユニットは複数の不揮発性メモリセルが並列に接続されていることを特徴としている。
【００２１】
また、請求項８に記載したように、本発明の半導体記憶装置は、前記不揮発性メモリセルは、メモリセルユニット内のビット線として反転層を用いることを特徴としている。
【００２２】
また、請求項９に記載したように、本発明の半導体記憶装置は、前記ダミーワード線の直下に形成されるダミーメモリセルが非導通状態となるよう、しきい値電圧を制御する手段を有することを特徴としている。
【００２３】
また、請求項１０に記載したように、本発明の半導体記憶装置は、前記メモリセルユニットが複数の不揮発性メモリセルが直列に接続されたＮＡＮＤ型ＥＥＰＲＯＭであることを特徴とする。
【００２４】
また、請求項１１に記載したように、本発明の半導体記憶装置は、前記ダミーワード線の直下に形成されるダミーメモリセルが導通状態となるよう、しきい値電圧を制御する手段を有することを特徴としている。
【００２５】
本発明の請求項１２に記載した半導体記憶装置は、メモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリブロックと、前記メモリブロックが複数個配列されて構成されたメモリセルアレイにおいて、前記メモリセルユニットの両端に選択トランジスタに隣接し２本ずつのダミーワード線が設けられ、そのうち少なくとも１本ずつのダミーワード線電位を制御するワードドライバがワードデコーダ内に設置されていることを特徴とする。
【００２６】
また、請求項１３に記載したように、本発明の半導体記憶装置は、前記ダミーワード線電位を制御するワードドライバの制御信号が、他のダミーワード線電位を制御するワードドライバの制御信号と共通になっていることを特徴とする。
【００２７】
また、請求項１４に記載したように、本発明の半導体記憶装置は、前記ダミーワード線電位を制御するワードドライバが、他のダミーワード線電位を同時に制御することを特徴とする。
【００２８】
また、請求項１５に記載したように、本発明の半導体記憶装置は、前記ダミーワード線電位を制御するワードドライバは、データ格納領域のワード線を制御するワードドライバと同じ構成であることを特徴とする。
【００２９】
また、請求項１６に記載したように、本発明の半導体記憶装置は、前記メモリセルユニットの最も外側に設置されたダミーワード線の線幅が、それ以外のダミーワード線の線幅と比較して最も広く設定されていることを特徴とする。
【００３０】
また、請求項１７に記載したように、本発明の半導体記憶装置は、前記メモリセルユニットは複数の不揮発性メモリセルが並列に接続されていることを特徴とする。
【００３１】
また、請求項１８に記載したように、本発明の半導体記憶装置は、前記不揮発性メモリセルは、メモリセルユニット内のビット線として反転層を用いることを特徴とする。
【００３２】
また、請求項１９に記載したように、本発明の半導体記憶装置は、前記ダミーワード線の直下に形成されるダミーメモリセルが非導通状態となるよう、しきい値電圧を制御する手段を有することを特徴としている。
【００３３】
また、請求項２０に記載したように、本発明の半導体記憶装置は、前記メモリセルユニットが複数の不揮発性メモリセルが直列に接続されたＮＡＮＤ型ＥＥＰＲＯＭであることを特徴とする。
【００３４】
また、請求項２１に記載したように、本発明の半導体記憶装置は、前記ダミーワード線の直下に形成されるダミーメモリセルが導通状態となるよう、しきい値電圧を制御する手段を有することを特徴としている。
【発明の効果】
【００３５】
本発明によると、階層化ビット線構造を持つメモリセルアレイにおいて、各メモリブロック内の選択トランジスタ近傍におけるワード線パタンの周期性乱れが原因で起こる、ワード線幅細りやワード線倒れによって発生する不良を抑制することができ、歩留まりの向上と信頼度の高いチップを実現できる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について図面を参照して説明する。
【実施例１】
【００３７】
図４は、本発明第１の実施例に係る半導体記憶装置について説明するものである。図４で示すメモリセルアレイは階層ビット線構造を有し、図中のメモリブロックＭＢは、ＡＮＤ型セルであってもＮＡＮＤ型セルであっても構わない。従来のＡＮＤ型およびＮＡＮＤ型メモリブロックと異なる点は、ワード線ＷＬ０〜ＷＬｍの外側にダミーワード線ＤＷＴ０〜ＤＷＴ２およびＤＷＢ０〜ＤＷＢ２を有する点である。メモリブロックの端部に配置されたワード線パタンは加工精度が低下し、特に端から２本目のワード線は線幅が細る可能性があるため、図１に示すように、メモリブロック内においてワード線の外側にダミーワード線を配置すれば、実際に外部データを格納するメモリセル部（以下、本体メモリセル）のワード線（以下、本体ワード線と呼ぶ）を高精度に加工することが可能となる。また、ワード線の外側に配置するダミーワード線を両側に３本ずつ設置することで、例えば端から２本目のダミーワード線ＤＷＴ１およびＤＷＢ１が線幅細りにより倒れたとしても、接触してショートするのは、ダミーワード線ＤＷＴ０、ＤＷＴ２、ＤＷＢ０、ＤＷＢ２のいずれかであり、実際に外部データを格納するメモリセル部のワード線とショートし不良を発生させることはない。また本実施例では、ダミーワード線（ＤＷＴ０〜ＤＷＴ２、ＤＷＢ０〜ＤＷＢ２）についても、本体ワード線（ＷＬ０〜ＷＬｍ）と同様のワードドライバを設置することに特徴がある。以下では、具体的にＡＮＤ型メモリアレイにおける実施の形態について図５を用いて説明する。図５はメモリブロックＭＢが実際にＡＮＤ型のメモリアレイ構成である場合について示しており、その他の構成は図４と全く同じである。例えばメモリセルＭＣに注目した場合、同じローカルドレイン線にはダミーワード線下に形成されるダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２が並列接続されている。これらもメモリセルＭＣと同様に、浮遊ゲートを持つＦＥＴＭＯＳ構造を有している。図６には、本実施例におけるデータ線への接続部近傍の上面図を示す。選択トランジスタのゲート配線ＳＴＤと本体ワード線ＷＬ０の間には、ダミーワード線ＤＷＴ０〜ＤＷＴ２が配置されている。また選択トランジスタのゲート配線に対してメモリアレイと反対側にはコンタクトＣＴが配置され、データ線に接続されている。ここで、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  ＩＳＯＬＡＴＩＯＮ）などで形成された絶縁領域ＦＩＥＬＤが、ワード線と垂直方向のメモリセル間を電気的に素子分離している。また、ＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルのソースおよびドレインを形成する拡散層配線ＬＢＳおよびＬＢＤがワード線と垂直方向に延在している。また図には記載していないがワード線の下かつローカルソース線ＬＢＳとローカルドレイン線ＬＢＤの間には浮遊ゲートが形成されている。図６では、本体ワード線（ＷＬ０、ＷＬ１）の下だけでなく、ダミーワード線ＤＷＴ０〜ＤＷＴ２にも浮遊ゲートならびにソース、ドレインが形成されてメモリセルを為している。
【００３８】
フラッシュメモリにおいては、製造過程、特にエッチングなどのプロセス工程において、浮遊ゲートがチャージアップする現象、すなわち浮遊ゲートに正または負の電荷が帯電する現象が発生することが知られている。このとき、例えば、ダミーワード線下のメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２のいずれか１つでも浮遊ゲートが正方向にチャージアップしてしまった場合、ダミーワード線をある固定の電圧、例えば０Ｖにしか設定できないと、前記ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２が導通状態となる可能性がある。ＡＮＤ型メモリセルアレイのようにセルが並列に配置されるアレイ構成の場合、ダミーセルが常に導通状態となってしまうと、本体メモリセルの正常な読出しが不可能となる。
【００３９】
本実施例のように、ダミーワード線に対しても、本体ワード線と同じくワードドライバが配置され、ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２のしきい値状態を制御できれば、例えダミーメモリセルが正に帯電していても、製品のテストを行う際、適正なしきい値状態に戻すことができる。以下、その方法について図５および図７を用いて説明する。図７はテスト時における動作タイミングの一例を示したものである。
【００４０】
製品出荷前のテストを行う際、まずタイミングｔ０において、ワードデコーダＷＤの電源ＶＰを例えば１８Ｖに、ＶＮを例えば０Ｖに設定すると同時に、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２およびＳＤＢ０〜ＳＤＢ２と本体ワード線選択信号ＳＧ０〜ＳＧｍを１８Ｖの高電圧に立ち上げる。またデータ線ＤＬ０〜ＤＬｎを０Ｖとし選択トランジスタのゲート信号ＳＴＤおよびＳＴＳを３Ｖ程度に設定する。次にタイミングｔ１において、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２およびＳＤＢ０〜ＳＤＢ２を０Ｖに設定すると、ダミーワード線ＤＷＴ０〜ＤＷＴ２およびＤＷＢ０〜ＤＷＢ２はワードデコーダＷＤの高電圧側の電源ＶＰと接続され、１８Ｖの高電圧が印加される。一方、本体ワード線選択信号ＳＧ０〜ＳＧｍは１８Ｖに設定したままであり、本体ワード線ＷＬ０〜ＷＬｍには、ワードデコーダＷＤの低電圧側の電源ＶＮと接続されているため、０Ｖが印加されることになる。ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２のチャネルにはデータ線ＤＬ０〜ＤＬｎより選択トランジスタを介して０Ｖが印加されているため、制御ゲート、すなわちダミーワード線と、チャネルとの間の高電圧によってファウラー・ノードハイム・トンネル電流が流れダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２の浮遊ゲートに電子が注入され、しきい値が上昇する。一方の本体メモリセルのワード線には０Ｖしか印加されないため、上記のような電子注入は発生しない。一定時間バイアスを印加した後、タイミングｔ２において、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２およびＳＤＢ０〜ＳＤＢ２を１８Ｖとする。これによって、ダミーワード線は、ワードドライバＷＤの低電圧側の電源ＶＮと接続されて０Ｖとなり、ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２への電子注入が停止することになる。次にタイミングｔ３においてワードドライバＷＤの高電圧側の電源ＶＰを０Ｖに立下げ、続くタイミングｔ４においてダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２およびＳＤＢ０〜ＳＤＢ２を０Ｖにすることで、一連の動作を完了する。例え、製造工程においてダミーワード線下のダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２が正に帯電していたとしても、上記動作によりダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２の浮遊ゲートに電子が注入され、ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２のしきい値状態は高い方向へシフトすることになり、製品出荷後に本体メモリセルが動作不良となることはない。さらに、ダミーワード毎にそのしきい値が適正な状態にあるか否かを確認することで、不良の発生をより確実に阻止することが可能となる。ダミーワード線毎にしきい値状態を確認した結果、訂正なしきい値状態に達していない場合には、該当するダミーワード線に対して図７に示した電子注入動作を追加して行うことで、適正なしきい値状態にすることが可能である。
【００４１】
さらに、本体メモリセルを読出す際に、ダミーワード線を０Ｖまたは−２Ｖ程度の負電圧に設定することにより、ダミーメモリセルにおけるリーク電流を抑制し、誤読出しを防止することが可能である。
【００４２】
図７では、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２およびＳＤＢ０〜ＳＤＢ２を同時に制御し、ダミーワード線ＤＷＴ０〜ＤＷＴ２およびＤＷＢ０〜ＤＷＢ２に同時に対して同時にバイアスを印加していたが、図８に示すように、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２ｍならびにＳＤＢ０〜ＳＤＢ２を共通の配線ＳＤＴおよびＳＤＢとして駆動しても構わない。また、さらにＳＤＴとＳＤＢを共通の配線とすることで、論理回路が発生させる信号数を低減できる効果がある。
【００４３】
また、図９に示すように、例えば３本のダミーワード線を１つのワードドライバで制御する構成をとってもよい。本体ワード線と比較して、ワードドライバが駆動しなければならない負荷が３倍になるため、ダミーワード線の立ち上げおよび立下げには時間を要することになりテスト時間が若干増加するが、このようにすれば、メモリブロックＭＢあたりのワードドライバ数を低減することができ、ワードデコーダＷＤのレイアウト面積を低減することが可能となる。
【００４４】
本実施例においては、ワードドライバの構成としてインバータ型を例に説明したが、他の形態、例えばＮＭＯＳのトランスファＭＯＳを用いた構成であっても構わない。
【実施例２】
【００４５】
図１０を用いて本発明第２の実施例について説明する。
【００４６】
図１０は、メモリブロックＭＢ内のメモリセルが直列されたＮＡＮＤ型セルであること以外は図５と同じである。従来のＮＡＮＤ型メモリブロックと異なる点は、ワード線ＷＬ０〜ＷＬｍの外側にダミーワード線ＤＷＴ０〜ＤＷＴ２およびＤＷＢ０〜ＤＷＢ２を有する点である。メモリブロックの端部に配置されたワード線パタンは加工精度が低下し、特に端から２本目のワード線は線幅が細る可能性があるため、図１０に示すように、メモリブロック内においてワード線の外側にダミーワード線を配置すれば、実際に外部データを格納するメモリセル部（以下、本体メモリセル）のワード線（以下、本体ワード線と呼ぶ）を高精度に加工することが可能となる。また、ワード線の外側に配置するダミーワード線を両側に３本ずつ設置することで、例えば端から２本目のダミーワード線ＤＷＴ１およびＤＷＢ１が線幅細りにより倒れたとしても、接触してショートするのは、ダミーワード線ＤＷＴ０、ＤＷＴ２、ＤＷＢ０、ＤＷＢ２のいずれかであり、実際に外部データを格納するメモリセル部のワード線とショートし不良を発生させることはない。また本実施例では、ダミーワード線（ＤＷＴ０〜ＤＷＴ２、ＤＷＢ０〜ＤＷＢ２）についても、本体ワード線（ＷＬ０〜ＷＬｍ）と同様のワードドライバを設置することに特徴がある。
【００４７】
例えばメモリセルＭＣに注目した場合、同じローカルビット線ＬＢにはダミーワード線下に形成されるダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２が直列接続されている。これらもメモリセルＭＣと同様に、浮遊ゲートを持つＦＥＴＭＯＳ構造を有している。フラッシュメモリにおいては、製造過程、特にエッチングなどのプロセス工程において、浮遊ゲートがチャージアップする現象、すなわち浮遊ゲートに正または負の電荷が帯電する現象が発生することが知られている。このとき、例えば、ダミーワード線下のメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２のいずれか１つでも浮遊ゲートが負の方向にチャージアップしてしまった場合、ダミーワード線をある固定の電圧、例えば０Ｖにしか設定できないと、前記ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２が非導通となる可能性がある。ＮＡＮＤ型メモリセルアレイのようにセルが直列に配置されるアレイ構成の場合、ダミーセルが常に非導通状態となってしまうと、本体メモリセルの正常な読出しが不可能となる。
【００４８】
本実施例のように、ダミーワード線に対しても、本体ワード線と同じくワードドライバが配置され、ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２のしきい値状態を制御できれば、例えダミーメモリセルが大きく負に帯電していても、製品のテストを行う際、適正なしきい値状態に戻すことができる。以下、その方法について図１０および図１１を用いて説明する。図１１はテスト時における動作タイミングの一例を示したものである。
【００４９】
製品出荷前のテストを行う際、まずタイミングｔ０において、ワードデコーダＷＤの電源ＶＰを例えば１０Ｖに、ＶＮを例えば０Ｖに設定すると同時に、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２およびＳＤＢ０〜ＳＤＢ２を１０Ｖの高電圧に立ち上げる。ダミーワード線ＤＷＴ０〜ＤＷＴ２、ＤＷＢ０〜ＤＷＢ２には、ワードドライバの低電圧側の電源ＶＮより０Ｖが印加される。また、本体ワード線選択信号ＳＧ０〜ＳＧｍは０Ｖに設定し、本体ワード線ＷＬ０〜ＷＬｍにはワードデコーダの高電圧側電源ＶＰから１０Ｖが供給される。次にタイミングｔ１において、データ線ＤＬ０〜ＤＬｎ、共通ソース線ＣＳ、およびメモリのウェルＶＷＥＬＬに２０Ｖの高電圧を印加する。ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２は基板に２０Ｖ、制御ゲートに０Ｖが印加されているので、電子が基板側に引き抜かれ、しきい値が低下する。一方、本体メモリセルのワード線には１０Ｖが印加されているため、電界が緩和されて、浮遊ゲートから基板へ電子が引き抜かれることはない。一定時間バイアスを印加した後、タイミングｔ２において、データ線ＤＬ０〜ＤＬｎ、共通ソース線ＣＳ、およびメモリのウェルＶＷＥＬＬを０Ｖに設定する。これによって、ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２の浮遊ゲートからの電子引抜きが停止することになる。次にタイミングｔ３においてワードデコーダＷＤの電源ＶＰを０Ｖに、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２およびＳＤＢ０〜ＳＤＢ２を０Ｖにすることで、一連の動作を完了する。
【００５０】
例え、製造工程においてダミーワード線下のダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２が大きく負に帯電していたとしても、上記動作によりダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２の浮遊ゲートから電子が放出され、ダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２のしきい値状態は低い方向へシフトすることになり、製品出荷後に本体メモリセルが動作不良となることはない。さらに、ダミーワード毎にそのしきい値が適正な状態にあるか否かを確認することで、不良の発生をより確実に阻止することが可能となる。ダミーワード線毎にしきい値状態を確認した結果、訂正なしきい値状態に達していない場合には、該当するダミーワード線に対して図１１に示した電子放出動作を追加して行うことで、適正なしきい値状態にすることが可能である。図１１ではダミーワード線ＤＷＴ０〜ＤＷＴ２、ＤＷＢ０〜ＤＷＢ２の下に形成されるダミーメモリセルＤＣＴ０〜ＤＣＴ２およびＤＣＢ０〜ＤＣＢ２のみしきい値状態を低い方向へシフトさせたが、本体ワード線の選択信号ＳＧ０〜ＳＧｍをダミーワード線選択信号と同様に制御することで、本体メモリセルのしきい値状態を低い方向へシフトさせても構わない。
【００５１】
さらに、本体メモリセルを読出す際には、ダミーワード線を他の非選択ワード線と同じく５Ｖ程度の正電圧に設定することにより、ダミーメモリセルが確実に導通状態となるようにし、誤読出しを防止することが可能である。
【００５２】
また本体メモリセルの消去を行う際、非選択メモリブロックに設置されたダミーワード線には、同じ非選択メモリブロックのワード線と同じ電圧、例えば１０Ｖ程度の高電圧を印加して過剰に消去されないよう制御しても良い。
【００５３】
図１１では、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２およびＳＤＢ０〜ＳＤＢ２を同時に制御し、ダミーワード線ＤＷＴ０〜ＤＷＴ２およびＤＷＢ０〜ＤＷＢ２に同時に対して同時にバイアスを印加していたが、図８に示すように、ダミーワード線選択信号ＳＤＴ０〜ＳＤＴ２ｍならびにＳＤＢ０〜ＳＤＢ２を共通の配線ＳＤＴおよびＳＤＢとして駆動しても構わない。このようにすれば、論理回路が発生させるべき信号数を低減できる効果がある。さらにＳＤＴとＳＤＢを共通の配線とすることで、上記効果を増すことが可能である。また、図９に示すように、例えば３本のダミーワード線を１つのワードドライバで制御する構成をとってもよい。本体ワード線と比較して、ワードドライバが駆動しなければならない負荷が３倍になるため、ダミーワード線の立ち上げおよび立下げには時間を要することになりテスト時間が若干増加するが、このようにすれば、メモリブロックＭＢあたりのワードドライバ数を低減することができ、ワードデコーダＷＤのレイアウト面積を低減することが可能となる。
【００５４】
また、本実施例においては、ワードドライバの構成としてインバータ型を例に説明したが、他の形態、例えばＮＭＯＳのトランスファＭＯＳを用いた構成であっても構わない。
【実施例３】
【００５５】
図１２、１３を用いて本発明第３の実施例について説明する。本発明第１の実施例では、ダミーワード線の下に、本体ワード線と同じくメモリセルが形成される場合について記述したが、本実施例では、ダミーワード線の下にメモリセルが形成されない場合について詳細に述べる。図１３は本実施例における、データ線への接続部近傍の上面図を示したものである。選択トランジスタのゲート配線ＳＴＤと本体ワード線ＷＬ０の間にダミーワード線ＤＷＴ０〜ＤＷＴ２が配置されている。ワード線の外側に配置するダミーワード線を両側に３本ずつ設置することで、例えば端から２本目のダミーワード線ＤＷＴ１およびＤＷＢ１が線幅細りにより倒れたとしても、接触してショートするのは、ダミーワード線ＤＷＴ０、ＤＷＴ２、ＤＷＢ０、ＤＷＢ２のいずれかであり、実際に外部データを格納するメモリセル部のワード線とショートし不良を発生させることはない。ここで、図１３が図６と異なるのは、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、ダミーワード線ＤＷＴ１の下でローカルソース線を切断している点である。これにより、ダミーワード線ＤＷＴ０の下にはローカルソース線が存在せず、メモリセルとして機能しない状態になる。ゆえに、ダミーワード線ＤＷＴ０下にはメモリセルが存在せず、メモリブロックの等価回路は図１２で示したとおりとなる。ここで、図１３ではデータ線への接続部近傍を例にして、選択トランジスタにもっとも近いダミーワード線ＤＷＴ０の下にはメモリセルが形成されないことを説明したが、共通ソース線への接続部近傍についても、図１３と同様のレイアウトとすることで、選択トランジスタに最も近いダミーワード線ＤＷＢ０の下にメモリセルを形成しないようにすることが可能である。このようにすれば、ダミーワード線ＤＷＴ０およびＤＷＢ０は特に制御しなくとも本体メモリに影響を与えることはなく、したがってダミーワード線ＤＷＴ０およびＤＷＢ０を制御するためのワードドライバが不要となる。よってワードデコーダＷＤ内に配置しなければならないワードドライバ数を削減できワードデコーダのレイアウト面積を小さくすることが可能となる。ダミーワード線ＤＷＴ０およびＤＷＢ０はフローティングでも構わないし、ある固定の電圧ＶＬ、例えば０Ｖを印加しておけばよい。
【００５６】
図１３では、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、ダミーワード線ＤＷＴ１の下でローカルソース線ＬＢＳを切断している場合について記載しているが、ダミーワード線ＤＷＴ１とＤＷＴ０の間でローカルソース線ＬＢＳを切断している場合でも同様である。
【００５７】
図１２では、ダミーのメモリセルが形成されるダミーワード線ＤＷＴ１、ＤＷＴ２およびＤＷＢ１、ＤＷＢ２に対してそれぞれ個別にドライバを設けて制御していたが、図１４に示すように、図１２におけるダミーワード線選択信号ＳＤＴ１とＳＤＴ２およびＳＴＢ１とＳＤＢ２をそれぞれ共通の信号ＳＤＴおよびＳＤＢとして制御しても良い。このようにすれば、論理回路が発生させなければならない信号数を低減できる効果がある。さらにＳＤＴとＳＤＢを共通にすれば、その効果はより一層大きくなる。
【００５８】
また、図１５に示すように、例えばダミーワード線ＤＷＴ１とＤＷＴ２、ＤＷＢ１とＤＷＢ２をそれぞれ１つのワードドライバで制御する構成をとってもよい。本体ワード線と比較して、ワードドライバが駆動しなければならない負荷が２倍になるため、ダミーワード線の立ち上げおよび立下げには時間を要することになりテスト時間が若干増加するが、このようにすれば、メモリブロックＭＢあたりのワードドライバ数を低減することができ、ワードデコーダＷＤのレイアウト面積を低減することが可能となる。
【００５９】
本実施例においては、ワードドライバの構成としてインバータ型を例に説明したが、他の形態、例えばＮＭＯＳのトランスファＭＯＳを用いた構成であっても構わない。
【実施例４】
【００６０】
図１および１６、１７を用いて、本発明第４の実施例について説明する。
【００６１】
図１７は本実施例における、データ線への接続部近傍の上面図を示したものである。選択トランジスタのゲート配線ＳＴＤと本体ワード線ＷＬ０の間にダミーワード線ＤＷＴ０〜ＤＷＴ２が配置されている。ワード線の外側に配置するダミーワード線を両側に３本ずつ設置することで、例えば端から２本目のダミーワード線ＤＷＴ１およびＤＷＢ１が線幅細りにより倒れたとしても、接触してショートするのは、ダミーワード線ＤＷＴ０、ＤＷＴ２、ＤＷＢ０、ＤＷＢ２のいずれかであり、実際に外部データを格納するメモリセル部のワード線とショートし不良を発生させることはない。ここで、図１７が実施例３の図１３と異なるのは、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、ダミーワード線ＤＷＴ２の下でローカルソース線を切断している点である。これにより、ダミーワード線ＤＷＴ０およびＤＷＴ１の下にはローカルソース線が存在せず、メモリセルとして機能しない状態になる。ゆえに、ダミーワード線ＤＷＴ０およびＤＷＴ１の下に、メモリセルは存在しない。本実施例のメモリブロック構成およびワードデコーダ構成を示したものが図１である。また図１６には、図１中のメモリブロック内の等価回路をあわせて示した。ここで、図１７ではデータ線への接続部近傍を例にして、選択トランジスタにもっとも近いダミーワード線ＤＷＴ０およびＤＷＴ１の下にはメモリセルが形成されないことを説明したが、共通ソース線への接続部近傍についても、図１７と同様のレイアウトとすることで、選択トランジスタに最も近いダミーワード線ＤＷＢ０およびＤＷＢ１の下にメモリセルを形成しないようにすることが可能である。このようにすれば、ダミーワード線ＤＷＴ０、ＤＷＴ１およびＤＷＢ０、ＤＷＢ１は特に制御しなくとも本体メモリに影響を与えることはなく、したがってダミーワード線ＤＷＴ０、ＤＷＴ１およびＤＷＢ０、ＤＷＢ１を制御するためのワードドライバが不要となる。よってワードデコーダＷＤ内に配置しなければならないワードドライバ数を削減できワードデコーダのレイアウト面積を小さくすることが可能となる。ダミーワード線ＤＷＴ０、ＤＷＴ１およびＤＷＢ０、ＤＷＢ１はフローティングでも構わないし、ある固定の電圧ＶＬ、例えば０Ｖを印加しておけばよい。
【００６２】
図１７では、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、ダミーワード線ＤＷＴ２の下でローカルソース線ＬＢＳを切断している場合について記載しているが、ダミーワード線ＤＷＴ１とＤＷＴ２の間でローカルソース線ＬＢＳを切断している場合でも同様である。
【００６３】
本実施例においては、ワードドライバの構成としてインバータ型を例に説明したが、他の形態、例えばＮＭＯＳのトランスファＭＯＳを用いた構成であっても構わない。
【実施例５】
【００６４】
本発明第５の実施例について図１８から図２０を用いて説明する。図６、図１３および図１７では、ダミーワード線ＤＷＴ０〜ＤＷＴ２およびＤＷＢ０〜ＤＷＢ２の線幅を等しく設定していたが、本実施例では、メモリアレイの最も外側に位置するダミーワード線ＤＷＴ０およびＤＷＢ０の線幅を他のダミーワード線よりも太く設定することが特徴である。図１８、１９および図２０は本実施例における、データ線への接続部近傍の上面図を示したものであり、それぞれ図６、１３および図１７に対応している。このようにすれば、ダミーワード線ＤＷＴ０およびＤＷＢ０がより精度良く形成できる効果がある。
【実施例６】
【００６５】
本発明第６の実施例について図２１から２５を用いて説明する。実施例１から６までは、メモリブロックにおいて本体ワード線の両側にそれぞれ３本のダミーワード線を配置した場合について述べたものである。本実施例では本体ワード線の両側に２本ずつのダミーワード線を配置する場合について述べる。
【００６６】
例えば、選択トランジスタのゲート配線などがワード線のごく近傍に配置されるなどの場合、上記選択トランジスタのゲート配線パタンの影響を受け、ワード線パタンの粗密の境界部における現像面積の変化と光学的な要因により、特にメモリブロック端のワード線が細りやすくなる可能性がある。このような場合には、ダミーワード線をメモリブロックの両側に３本ずつ配置する必要はなく、ダミーワード線をメモリブロックの両側に２本ずつ設置する方が好ましい。選択トランジスタに最も近いダミーワード線パタンが倒れた場合、そのダミーワード線は、隣接するダミーワード線または選択トランジスタのゲート信号とショートすることになるが、本体ワード線には影響を与えることはない。ダミーワード線がメモリブロックの両側に２本ずつの配置となっても、その制御方法は３本の場合と変わることはない。ダミーワード線の本数を低減でき、上記ダミーワード線を制御するワードドライバの数も低減できるため、チップ面積を縮小することが可能となる。
【００６７】
図２１は、メモリブロックがＡＮＤ型ＥＥＰＲＯＭで構成される場合のメモリブロック構成およびワードデコーダ構成を示している。また図２２は図２１に対応した、データ線への接続部近傍の上面図を示したものである。図２２に示すとおり、ダミーワード線ＤＷＴ０、ＤＷＴ１、ＤＷＢ０、ＤＷＢ１の下には必ずメモリセルが形成される。このため図２１に示すように、ダミーワード線ＤＷＴ０、ＤＷＴ１、ＤＷＢ０、ＤＷＢ１に対して、それぞれを制御することが可能なワードドライバを備えることが特徴である。
【００６８】
また本実施例の別の形態として、図２３に示すワードデコーダ構成にすることも可能である。図２３では、ダミーワード線選択信号ＳＤＴ０とＳＤＴ１、およびＳＤＢ０とＳＤＢ１を共通の信号ＳＤＴおよびＳＤＢとしていることが特徴である。このようにすれば、論理回路が制御しなければならない信号数を低減することができ、回路規模の縮小とチップ面積の低減を実現できる。また、さらに図２４に示す構成をとることも可能である。図２４ではダミーワード線ＤＷＴ０とＤＷＴ１、およびＤＷＢ０とＤＷＢ１を共通のドライバで駆動することが特徴である。このようにすればワードデコーダ内に設置すべきドライバ数を低減することができ、チップ面積を縮小する効果がある。
【００６９】
図２１ではＡＮＤ型ＥＥＰＲＯＭのメモリブロックについて記述したが、図２５に示すようにＮＡＮＤ型ＥＥＰＲＯＭのメモリブロックであっても同じ効果を有する。
【００７０】
本実施例においては、ワードドライバの構成としてインバータ型を例に説明したが、他の形態、例えばＮＭＯＳのトランスファＭＯＳを用いた構成であっても構わない。
【実施例７】
【００７１】
本発明第７の実施例について、図２６および図２７を用いて説明する。本実施例は、実施例４における図１のメモリブロックＭＢに、反転層をローカルビット線として用いるメモリセルアレイを適用したものである。上記、反転層をローカルビット線として用いるメモリセルアレイの等価回路を図２６に、メモリアレイの上面図を図２７にそれぞれ示す。
図２７に示すように、ワード線と直交する方向に補助ゲートＡＧ０〜ＡＧ３が延在されており、前記補助ゲートＡＧ０〜ＡＧ３に正電圧を印加する際にゲート直下のＳｉ基板に形成される反転層をローカルビット線として用いることが、本メモリセルアレイの特徴である。このようなメモリセルアレイにおいても、本体ワード線ＷＬ０〜ＷＬｍの外側にダミーワード線ＤＷＴ０〜ＤＷＴ２およびＤＷＢ０〜ＤＷＢ２を配置することで、本体ワード線を高精度に加工することが可能となる。
【００７２】
図２７に示したとおり、例えばデータ線との接続部において、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、補助ゲートＡＧ１およびＡＧ３の直下において、ダミーワード線ＤＷＴ１とＤＷＴ２の間まで延在している。これにより、ダミーワード線ＤＷＴ０およびＤＷＴ１と補助ゲートＡＧ１およびＡＧ３が交差する領域において、ローカルビット線が形成されないように設定されている。同様に、共通ソース線との接続部において、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、補助ゲートＡＧ０およびＡＧ２の直下において、ダミーワード線ＤＷＢ１とＤＷＢ２の間まで延在している。これにより、ダミーワード線ＤＷＢ０およびＤＷＢ１と補助ゲートＡＧ０およびＡＧ２が交差する領域において、ローカルビット線が形成されないように設定されている。上記により、ダミーワード線ＤＷＴ０、ＤＷＴ１、ＤＷＢ０、ＤＷＢ１の直下にはメモリセルが形成されないように設定できる。ゆえに実施例４におけるＡＮＤ型ＥＥＰＲＯＭの例と同じく、ダミーワード線ＤＷＴ０、ＤＷＴ１およびＤＷＢ０、ＤＷＢ１にはある固定の電位ＶＬ、例えば０Ｖを印加するとともに、ダミーワード線ＤＷＴ２およびＤＷＢ２にはワードドライバを設置して、それぞれのダミーワード線直下に形成されるダミーメモリセルのしきい値状態を制御することを可能とする。ダミーメモリセルのしきい値制御を行う方法として、本体メモリセルの書込みに用いるソース・サイド・インジェクション方式を用いても良いし、ワード線にのみ正の高電圧例えば１８Ｖを印加してファウラー・ノードハイム・トンネル電流によって浮遊ゲートに電子を注入してもよい。特に後者の方式を用いれば、並列に配置されている他のメモリセルまたはダミーメモリセルの浮遊ゲートが大きく正に帯電していても、確実に対象とする浮遊ゲートに電子を注入することができる効果がある。
【実施例８】
【００７３】
本発明第８の実施例について、図２８および図２９を用いて説明する。本実施例は、実施例６における図２１のメモリブロックＭＢに、反転層をローカルビット線として用いるメモリセルアレイを適用したものである。上記、反転層をローカルビット線として用いるメモリセルアレイの等価回路を図２８に、メモリアレイの上面図を図２９にそれぞれ示す。
【００７４】
図２９に示すように、ワード線と直交する方向に補助ゲートＡＧ０〜ＡＧ３が延在されており、前記補助ゲートＡＧ０〜ＡＧ３に正電圧を印加する際にゲート直下のＳｉ基板に形成される反転層をローカルビット線として用いることが、本メモリセルアレイの特徴である。このようなメモリセルアレイにおいても、本体ワード線ＷＬ０〜ＷＬｍの外側にダミーワード線ＤＷＴ０〜ＤＷＴ１およびＤＷＢ０〜ＤＷＢ１を配置することで、本体ワード線を高精度に加工することが可能となる。
【００７５】
図２９に示したとおり、例えばデータ線との接続部において、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、補助ゲートＡＧ１およびＡＧ３の直下において、ダミーワード線ＤＷＴ０の下まで延在している。同様に、共通ソース線との接続部において、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、補助ゲートＡＧ０およびＡＧ２の直下において、ダミーワード線ＤＷＢ０の下まで延在している。これにより、ダミーワード線ＤＷＴ０、ＤＷＴ１、ＤＷＢ０およびＤＷＢ１の下にはダミーメモリセルが形成される。ゆえに実施例６におけるＡＮＤ型ＥＥＰＲＯＭの例と同じく、ダミーワード線ＤＷＴ０、ＤＷＴ１およびＤＷＢ０、ＤＷＢ１に対してそれぞれワードドライバを設置して、それぞれのダミーワード線直下に形成されるダミーメモリセルのしきい値状態を制御することを可能とする。ダミーメモリセルのしきい値制御を行う方法として、本体メモリセルの書込みに用いるソース・サイド・インジェクション方式を用いても良いし、ワード線にのみ正の高電圧例えば１８Ｖを印加してファウラー・ノードハイム・トンネル電流によって浮遊ゲートに電子を注入してもよい。特に後者の方式を用いれば、並列に配置されている他のメモリセルまたはダミーメモリセルの浮遊ゲートが大きく正に帯電していても、確実に対象とする浮遊ゲートに電子を注入することができる効果がある。
また、実施例６における図２３あるいは図２４におけるメモリブロックＭＢに本実施例に示したメモリセルアレイを適用しても良い。
【００７６】
さらに図３０および３１に示すように、例えばデータ線との接続部において、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、補助ゲートＡＧ１およびＡＧ３の直下において、ダミーワード線ＤＷＴ０とＤＷＴ１の間まで延在させ、ダミーワード線ＤＷＴ０の下にはダミーメモリセルを形成しないレイアウトにしても良い。同様に共通ソース線との接続部において、ＳＴＩなどで形成された絶縁領域ＦＩＥＬＤが、補助ゲートＡＧ０およびＡＧ２の直下において、ダミーワード線ＤＷＢ０とＤＷＢ１の間まで延在させ、ダミーワード線ＤＷＢ０の下にはダミーメモリセルを形成しないようにレイアウトしても良い。このようにすれば、ダミーワード線ＤＷＴ０およびＤＷＢ０に対してワードドライバを設ける必要がなくなり、ワードデコーダのレイアウト面積を縮小することが可能となる。
【産業上の利用可能性】
【００７７】
本発明は不揮発性半導体メモリ装置に利用可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明第４の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図。
【図２】従来のＡＮＤ型ＥＥＰＲＯＭにおける、メモリブロック構成とワードデコーダ構成を示す図。
【図３】従来のＮＡＮＤ型ＥＥＰＲＯＭにおける、メモリブロック構成とワードデコーダ構成を示す図。
【図４】本発明第１の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図。
【図５】本発明第１の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、メモリブロックがＡＮＤ型ＥＥＰＲＯＭで構成された場合の具体例を示した図。
【図６】本発明第１の実施の形態に係る半導体記憶装置における、メモリブロック端の上面図。
【図７】本発明第１の実施の形態に係る半導体記憶装置における、ダミーワード部の制御方法を示したタイミング図。
【図８】本発明第１の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、図４とはワードデコーダの構成が異なる図。
【図９】本発明第１の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、図４、図８とはワードデコーダの構成が異なる図。
【図１０】本発明第２の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図。
【図１１】本発明第２の実施の形態に係る半導体記憶装置における、ダミーワード部の制御方法を示したタイミング図。
【図１２】本発明第３の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図。
【図１３】本発明第３の実施の形態に係る半導体記憶装置における、メモリブロック端の上面図。
【図１４】本発明第３の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、図１２とはワードデコーダの構成が異なる図。
【図１５】本発明第１の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、図１２、図１４とはワードデコーダの構成が異なる図。
【図１６】本発明第４の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、メモリブロックがＡＮＤ型ＥＥＰＲＯＭで構成された場合の具体例を示した図。
【図１７】本発明第４の実施の形態に係る半導体記憶装置における、メモリブロック端の上面図。
【図１８】本発明第５の実施の形態に係る半導体記憶装置における、メモリブロック端の上面図。
【図１９】本発明第５の実施の形態に係る半導体記憶装置における、メモリブロック端の上面図であり、ダミーワード線と素子分離領域との関係において図１８と異なる図。
【図２０】本発明第５の実施の形態に係る半導体記憶装置における、メモリブロック端の上面図であり、ダミーワード線と素子分離領域との関係において図１８および図１９と異なる図。
【図２１】本発明第６の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図。
【図２２】本発明第６の実施の形態に係る半導体記憶装置における、メモリブロック端の上面図。
【図２３】本発明第６の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、図２１とはワードデコーダの構成が異なる図。
【図２４】本発明第６の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、図２１、図２３とはワードデコーダの構成が異なる図。
【図２５】本発明第６の実施の形態に係る半導体記憶装置における、メモリブロック構成とワードデコーダ構成を示す図であり、図２１とはメモリブロックを構成するメモリセルアレイが異なる図。
【図２６】本発明第７の実施の形態に係る半導体記憶装置における、メモリブロック構成を示す図。
【図２７】本発明第７の実施の形態に係る半導体記憶装置における、メモリブロックの上面図。
【図２８】本発明第８の実施の形態に係る半導体記憶装置における、メモリブロック構成を示す図。
【図２９】本発明第８の実施の形態に係る半導体記憶装置における、メモリブロックの上面図。
【図３０】本発明第８の実施の形態に係る半導体記憶装置における、メモリブロック構成を示す図であり、図２８とは異なる構成を有するメモリブロック構成を示す図。
【図３１】本発明第８の実施の形態に係る半導体記憶装置における、メモリブロックの上面図であり、ダミーワード線と素子分離領域との関係において図２９と異なる図。
【符号の説明】
【００７９】
WL0〜WLm…ワード線、
DWT0〜DWT2,DWB0〜DWB2…ダミーワード線、
STS,STD…選択トランジスタゲート信号、
MB…メモリブロック、
WD…ワードドライバ、
DL0〜DLn…データ線、
VP…ワード線High側電圧、
VN…ワード線Low側電圧、
SG0〜SGm…ワード線選択信号、
STR(STRD、STRS)…選択トランジスタ、
SDT0〜SDT2,SDB0〜SDB2,SDT,SDB…ダミーワード線選択信号、
CS…共通ソース線、
MC…メモリセル、
DC(DCT0〜DCT2、DCB0〜DCB2)…ダミーセル、
LB(LBD,LBS)…ローカルビット線、
ACTIVE…アクティブ領域、
FIELD…フィールド領域、
CT…コンタクト、
AG（AG0〜AG3）…補助ゲート配線、
INV（INV0〜INV5）…反転層配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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