(57)【要約】【課題】  強誘電体メモリの信頼性を向上させる技術を提供する。【解決手段】  水素保護膜中のシーム、ボイド等の不具合の発生や、容量コンタクトを開口する時に凸部の水素保護膜が過度にエッチングされることを抑制することができる。また、特殊な装置を準備する必要性や高温での熱処理を行う必要性が低い。そのため、水素保護膜に発生していた水素のリークパスの発生が効率的に抑制され、後工程における水素雰囲気曝露による強誘電体膜の還元劣化を抑制することができる。したがって、強誘電体容量素子１３２への水素の浸入を抑制することを目的として強誘電体容量素子１３２の上面に形成される水素保護膜１１３の水素バリア性を十分に発揮させることができる。この結果、効率的に強誘電体メモリ１００の歩留まりおよびデータ保持特性を向上させることができる。【選択図】  図１
2006032734.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板上に設けられ、下部電極と、強誘電体膜と、上部電極と、水素保護膜とが、この順に積層してなる強誘電体キャパシタと、
を備え、
前記上部電極の前記水素保護膜と接する側の面の平坦度が、前記強誘電体膜の前記上部電極と接する側の面の平坦度よりも大きいことを特徴とする強誘電体メモリ。
【請求項２】
請求項１に記載の強誘電体メモリにおいて、
前記上部電極と前記水素保護膜との間に膜を備え、
前記上部電極の上面の少なくとも一部が、前記膜により埋め込まれていることを特徴とする強誘電体メモリ。
【請求項３】
請求項２に記載の強誘電体メモリにおいて、
前記上部電極の前記面の上部に設けられている凹部の底部が、前記膜により埋め込まれていることを特徴とする強誘電体メモリ。
【請求項４】
請求項２または３に記載の強誘電体メモリにおいて、
前記上部電極の上面全面が、前記膜により覆われていることを特徴とする強誘電体メモリ。
【請求項５】
請求項１乃至４いずれかに記載の強誘電体メモリにおいて、
前記上部電極が平坦化されていることを特徴とする強誘電体メモリ。
【請求項６】
請求項５に記載の強誘電体メモリにおいて、
前記上部電極がＣＭＰ法を用いて平坦化されていることを特徴とする強誘電体メモリ。
【請求項７】
請求項５に記載の強誘電体メモリにおいて、
前記上部電極がエッチングを用いて平坦化されていることを特徴とする強誘電体メモリ。
【請求項８】
半導体基板を用意する工程と、
前記半導体基板上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記上部電極上に膜を形成する工程と、
前記膜上に水素保護膜を形成する工程と、
を含み、
前記膜が前記上部電極の少なくとも一部を埋め込むことを特徴とする強誘電体メモリの製造方法。
【請求項９】
半導体基板を用意する工程と、
前記半導体基板上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記上部電極を平坦化する工程と、
前記工程において平坦化された上部電極上に水素保護膜を形成する工程と、
を含むことを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体膜の備える分極保持特性を利用したメモリ素子の技術開発が活発に行われている。この強誘電体メモリを構成するため、通常は強誘電体容量形成の後に、層間膜、スルーホール、配線、パッシベーションなどを形成する必要がある。しかしながら、強誘電体膜の性質はこれらの工程を経ることによって容易に変化し、これにより強誘電体メモリの性能や信頼性が低下することが知られている。そのため、強誘電体容量形成後にこれらの工程を経ることによる強誘電体膜の特性の変化が最小限になるようなメモリ素子の構成及び製造方法が望まれている。
【０００３】
かかる強誘電体膜の特性変化を引き起こす要因としては、半導体プロセス中の還元雰囲気による酸化物強誘電体膜の還元劣化や応力に起因する強誘電体膜の格子歪みによる分極特性の変化等が一般に知られている。
【０００４】
かかる問題を解決する強誘電体記憶装置の一例が特許文献１に記載されている。
【０００５】
【特許文献１】特開平７−１１１３１８号公報
【特許文献２】特開平７−３８００３号公報
【特許文献３】特開平１０−２２９１６９号公報
【特許文献４】特開平１１−３０７７３５号公報
【０００６】
特許文献１記載の技術によれば、下部電極、強誘電体膜、上部電極を順次積層して得られる強誘電体容量上に窒化アルミニウム（ＡｌＮ）あるいは窒化チタン（ＴｉＮ）からなる水素保護膜が形成されている。ここで、ＡｌＮ及びＴｉＮは膜密度が比較的高く水素を透過させ難いという性質がある。そのため、水素が強誘電体膜にまで到達して還元反応が起こることを抑制する効果がある。
【０００７】
また、ＡｌＮ及びＴｉＮは導電性を有するため、容量コンタクトを開口する際にこの部分の水素保護膜を除去する必要が無い。よって水素保護膜の遮蔽効果を損なうことなく容量コンタクトを開口することが出来る。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
【０００９】
特許文献１の図１においては、強誘電体膜の表面は全て平坦に記載されている。しかしながら、実際には強誘電体膜は多結晶の状態で用いられる場合が多く、表面には凹凸が存在する。特に強誘電体膜が柱状結晶構造である場合は、成長速度の遅い結晶面が表面に現れてファセットが構成され、そのファセットの境界部で鋭角の凹凸が生じる。
【００１０】
図１２は、強誘電体膜表面の凹凸を考慮して、強誘電体容量を記載した断面図である。水素保護膜１３は凹凸のある上部電極１１上に形成される。水素保護膜１３の形成には、水素を放出しない成膜方法であるスパッタ法などが用いられる。しかしながら、スパッタ法では凹凸のある表面に均一に成長させることは難しく、特に上部電極１１の凹部において水素保護膜１３の膜中にシーム１４やボイド１５などが形成される場合がある。ここで、シーム１４やボイド１５が形成された箇所では水素保護膜１３の膜厚が局所的に薄くなるため、水素のリークパスになりやすいと考えられる。
【００１１】
また、図１３は、かかる強誘電体容量の上に容量カバー膜１６を形成し、容量コンタクト１７を開口した状態を示す断面図である。上部電極１１および水素保護膜１３を確実に導通するためには、容量コンタクト１７を開口する際のエッチングを、水素保護膜１３の凹部が露出するまで行う必要がある。そのため、凸部ではエッチング時間が過剰となり、水素保護膜１３が局所的に薄くなる。また、その他の箇所においても、容量コンタクト１７を開口する時に水素保護膜１３の表面がエッチングされることにより、水素保護膜１３中に存在していたシーム１４の開口部が広がったり、ボイド１５が表面に露出したりすることにより、それぞれの部分における水素保護膜１３の膜厚がさらに薄くなり、より水素を透過させやすくなるものと考えられる。
【００１２】
以上のように、従来の技術においては、水素保護膜１３が凹凸のある上部電極１１上に形成されることによって、水素保護膜１３に局所的な水素のリークパスが発生しやすくなり、リークパスを介して浸入した水素によって強誘電体膜１０が還元されるという点で改善の余地を有していた。
【００１３】
ここで、水素保護膜１３中に存在する水素のリークパスの面密度が増大すると、このリークパスを含有する強誘電体容量の割合が増加し、歩留まりの低下を招く。そのため、かかるリークパスの面密度を減少させることが必要である。
【００１４】
上記の課題を解決する方法の一つの例として、強誘電体膜表面の平坦化が考えられており、強誘電体膜の凹部での電界集中に起因するリーク電流の抑制、強誘電体膜の微視的な膜厚ばらつきによる分極特性のばらつきの抑制などを目的とした技術が存在する。また、かかる従来技術のうち、強誘電体膜の分極特性を損なうことなく平坦化を目指した技術としては、特許文献２〜特許文献４に記載された技術等が挙げられる。しかしながら、いずれも６５０℃以上の高温での熱処理が必要であったり、平坦化のための特別な機構を有する装置を用意する必要がある等の制約があるという点で改善の余地を有していた。
【００１５】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、強誘電体メモリの信頼性を向上させる技術を提供することにある。
【課題を解決するための手段】
【００１６】
本発明によれば、半導体基板と、該半導体基板上に設けられ、下部電極と、強誘電体膜と、上部電極と、水素保護膜とが、この順に積層してなる強誘電体キャパシタと、を備え、上部電極の水素保護膜と接する側の面の平坦度が、強誘電体膜の上部電極と接する側の面の平坦度よりも大きいことを特徴とする強誘電体メモリが提供される。
【００１７】
本発明によれば、上部電極の水素保護膜と接する側の面の平坦度が、強誘電体膜の上部電極と接する側の面の平坦度よりも大きいことにより、強誘電体キャパシタへの水素の浸入を抑制することを目的として形成される水素保護膜の水素バリア性を向上させることができる。したがって、強誘電体メモリの歩留まりおよび特性を向上させることができる。この結果、強誘電体メモリの信頼性を向上させることができる。
【００１８】
本発明によれば、半導体基板を用意する工程と、半導体基板上に下部電極を形成する工程と、下部電極上に強誘電体膜を形成する工程と、強誘電体膜上に上部電極を形成する工程と、上部電極上に膜を形成する工程と、膜上に水素保護膜を形成する工程と、を含み、膜が上部電極の少なくとも一部を埋め込むことを特徴とする強誘電体メモリの製造方法が提供される。
【００１９】
本発明によれば、膜が上部電極の少なくとも一部を埋め込むため、上部電極の上面が強誘電体膜の上面よりも平坦になり、強誘電体キャパシタへの水素の浸入を抑制することを目的として形成される水素保護膜の水素バリア性を向上させることができる。したがって、効率的に強誘電体メモリの歩留まりおよび特性を向上させることができる。この結果、効率的に強誘電体メモリの信頼性を向上させることができる。
【００２０】
本発明によれば、半導体基板を用意する工程と、半導体基板上に下部電極を形成する工程と、下部電極上に強誘電体膜を形成する工程と、強誘電体膜上に上部電極を形成する工程と、上部電極を平坦化する工程と、上記工程において平坦化された上部電極上に水素保護膜を形成する工程と、を含むことを特徴とする強誘電体メモリの製造方法が提供される。
【００２１】
本発明によれば、上部電極を平坦化し、平坦化された上部電極上に水素保護膜を形成するため、上部電極の上面が強誘電体膜の上面よりも平坦になり、強誘電体キャパシタへの水素の浸入を抑制することを目的として形成される水素保護膜の水素バリア性を向上させることができる。したがって、効率的に強誘電体メモリの歩留まりおよび特性を向上させることができる。この結果、効率的に強誘電体メモリの信頼性を向上させることができる。
【発明の効果】
【００２２】
本発明によれば、強誘電体メモリの信頼性を向上させる技術が提供される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２４】
第１の実施の形態
図１に、本実施形態に係る強誘電体メモリ１００のメモリセル部の断面図を示す。メモリセルは、半導体基板１０１と、半導体基板１０１上に設けられ、拡散層１０２とゲート電極１０３とを含むメモリセルトランジスタ１３０と、ＳｉＯ２などにより構成される層間絶縁膜１０７内に設けられた第１メタル配線１０５と、ＳｉＯ２などにより構成される容量カバー膜１１６内に設けられた強誘電体キャパシタである強誘電体容量素子１３２と、強誘電体容量素子１３２の上に設けられたＳｉＯ２、Ｓｉ３Ｎ４などにより構成されるパッシベーション膜１１９内の第２メタル配線１１８とを有する。拡散層１０２と第1メタル配線１０５とは第1プラグ１０４を介して接続され、第1メタル配線１０５と強誘電体容量素子１３２とは第２プラグ１０６を介して接続され、強誘電体容量素子１３２と第２メタル配線１１８とは容量コンタクト１１７を介して接続されている。
【００２５】
図２は、図１の強誘電体容量素子１３２の部分を拡大した断面図である。強誘電体容量素子１３２は、下から、層間絶縁膜１０７中のプラグ１０６と電気的に接続され、導電性を有する下部バリア膜１０８、下部電極１０９、強誘電体膜１１０、上部電極１１１、膜である第２上部電極１１２、水素保護膜１１３の順に積層されて形成されている。ここで、第２上部電極１１２は上部電極１１１の表面の一部を埋め込むように形成されており、主に上部電極１１１の上面に設けられている凹部の底部を埋め込むように形成されている。かかる上部電極１１１と第２上部電極１１２とで構成される膜の表面は、強誘電体膜１１０の表面よりも平坦度が大きくなっている。
【００２６】
ここで、平坦度ｆｌａｔｎｅｓｓ（ｖ）とは、点ｖに対し、ｖの周りの点の位置の分布からｖの平坦の度合いを表す指標であり、次の式のように定義することができる。
【００２７】
ｆｌａｔｎｅｓｓ（ｖ）＝Ｎ（ｖ）  ・・（１）
【００２８】
ここで、Ｎ（ｖ）とは、平面の特徴を表す関数（面積、法線ベクトル、点の数など）のことである。
【００２９】
また、上部電極１１１と第２上部電極１１２とで構成される膜の表面は、少なくとも強誘電体膜１１０の表面よりも平坦度が大きくなっているとは、上部電極１１１の表面に存在する凹部の平均アスペクト比が強誘電体膜１１０の表面に存在する凹部の平均アスペクト比よりも大きいこととして定義してもよい。ここで、凹部とは、たとえば、上部電極１１１の表面形状を数式化したときに極小値を含む部分と、凹関数から凸関数への変曲点と、凸関数から凹関数への変曲点とを含む部分のことをさし、凹部の平均アスペクト比とは、凹部における横方向の長さと縦方向の長さとの比のことをさす。また、凹部の底部とは極小値を含む部分の近傍のことをさす。
【００３０】
さらに、上部電極１１１と第２上部電極１１２とで構成される膜の表面は、少なくとも強誘電体膜１１０の表面よりも平坦度が大きくなっているとは、上部電極１１１の表面に存在する凹部の面密度が強誘電体膜１１０の表面に存在する凹部の面密度よりも小さいこととして定義してもよい。ここで、凹部の面密度とは、たとえば、上部電極１１１の表面に存在する凹部の数を上部電極１１１の表面積で除したものである。
【００３１】
さらにまた、上部電極１１１と第２上部電極１１２とで構成される膜の表面は、少なくとも強誘電体膜１１０の表面よりも平坦度が大きくなっているとは、上部電極１１１の表面に存在する凸部の平均高さが強誘電体膜１１０の表面に存在する凸部の平均高さよりも小さいこととして定義してもよい。ここで、凸部とは、たとえば、上部電極１１１の表面形状を数式化したときに、極大値を含む部分と、凹関数から凸関数への変曲点と、凸関数から凹関数への変曲点とを含む部分のことをさし、凸部の平均高さとは、たとえば、上部電極１１１の表面に存在する凸部の高さを平均したものである。
【００３２】
下部バリア膜１０８は、ＴｉおよびＴｉＮの積層膜により構成され、下部電極１０９を形成する際に層間絶縁膜１０７へ下部電極１０９を構成する成分が拡散することを抑制する機能を有する。
【００３３】
下部電極１０９は、たとえば、Ｒｕなどにより構成され、強誘電体膜１１０は、たとえば、ＰＺＴ(ＰｂＺｒｘＴｉ１−ｘＯ３)などの分極保持特性を有する膜により構成され、上部電極１１１は、たとえば、Ｒｕなどにより構成されている。
【００３４】
強誘電体膜１１０が、分極保持特性を有する膜により構成されることにより、強誘電体メモリ１００を不揮発性のメモリ素子とすることができる。
【００３５】
第２上部電極１１２は、たとえば、ＴｉＮ、ＡｌＮなどの導電性を有する材料などにより構成されており、上部電極１１１の上側の面を強誘電体膜１１０の上側の面よりも平坦化するために設けられる。ここで、上部電極１１１を構成する材料としてＲｕを用いた場合には、Ｒｕは強誘電体容量素子１３２の電極として用いられる白金族元素としては例外的に、酸素ラジカルを用いることによって容易にエッチングすることが可能であるが、この場合エッチングは等方的に進行するため、制御性良く上部電極１１１の平坦化を行うことは容易ではない。したがって、制御性良く平坦化を行う目的で用いられる第２上部電極１１２を構成する材料としては、上部電極１１１よりも容易に加工できる材料を用いることが好ましく、なかでも、ＴｉＮやＡｌＮは、ＴｉやＡｌがＣｌラジカルと容易に反応し、比較的蒸気圧が高い生成物を生じるため特に好ましく用いられる。
【００３６】
水素保護膜１１３を構成する材料としては、膜密度が高く、水素を容易には透過させず、化学的に安定であり、導電性を有する材料が用いられ、たとえば、ＴｉＮあるいはＡｌＮなどが用いられる。また、前述のように、第２上部電極１１２を構成する材料として、導電性を有し、水素バリア性を有する材料などを用いてもよい。したがって、第２上部電極１１２と水素保護膜１１３とを同一の材料で構成してもよい。
【００３７】
以下、図３を参照して本実施形態に係る強誘電体メモリ１００の製造方法の一例を説明する。
【００３８】
通常の半導体集積回路の製造プロセスにより、半導体基板１０１上に拡散層１０２およびゲート電極１０３を備えるＭＯＳトランジスタであるメモリセルトランジスタ１３０、第１プラグ１０４、第１メタル配線１０５が形成される。第１メタル配線１０５上には、第２プラグ１０６が層間絶縁膜１０７の表面に達するように形成される（図３ （ａ））。続いて第２プラグ１０６上に強誘電体容量素子１３２を形成する（図３（ｂ））。
【００３９】
強誘電体容量素子１３２の形成方法を、強誘電体容量素子１３２の部分の製造方法を示した工程断面図である図５を用いて詳しく説明する。
【００４０】
図５（ａ）に示すように、層間絶縁膜１０７上にＴｉおよびＴｉＮの積層膜などからなる下部バリア膜１０８、たとえば、Ｒｕなどからなる下部電極１０９、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３)などからなる強誘電体膜１１０、Ｒｕなどからなる上部電極１１１、ＴｉＮなどからなる第２上部電極１１２を、スパッタ法などを用いて、下からこの順に成膜する。
【００４１】
次に、ドライエッチング法などを用いて、ＢＣｌ３、Ｃｌ２などの水素原子を含まないガスにより、第２上部電極１１２をエッチバックする（図５（ｂ））。エッチバックの際、上部電極１１１の一部が表面に露出するように、第２上部電極１１２のエッチング量を調整する。ついで、第２上部電極１１２上に、たとえばＴｉＮなどからなる水素保護膜１１３を形成する（図５（ｃ））。
【００４２】
続いて、上記工程により形成した積層膜である水素保護膜１１３を、既知の技術を用いてエッチング等することにより強誘電体容量素子１３２を形成する（図５（ｄ））。
【００４３】
強誘電体容量素子１３２を形成した後の工程を図４に戻って説明する。強誘電体容量素子１３２上にＳｉＯ２膜などの膜を堆積した後、これを平坦化することにより容量カバー膜１１６を形成する。さらに、強誘電体容量素子１３２上に容量コンタクト１１７として、Ｗプラグを既知の技術を用いて形成する（図４（ａ））。
【００４４】
次に、容量カバー膜１１６および容量コンタクト１１７の上に、第２メタル配線１１８、パッシベーション膜１１９を形成し、強誘電体メモリ１００を完成する（図４（ｂ））。
【００４５】
以下、本実施形態に係る強誘電体メモリ１００の効果を説明する。
【００４６】
前述の従来の技術においては、水素保護膜１３が凹凸のある上部電極１１上に形成されることによって、水素保護膜１３に局所的な水素のリークパスが発生しやすくなり、リークパスを介して浸入した水素によって強誘電体膜１０が還元されるという点で改善の余地を有していた。また、強誘電体膜１０の還元を抑制し、水素のリークパスの発生を抑制する技術として強誘電体膜１０上面の平坦化が挙げられるが、特殊な装置を準備する必要や高温での熱処理を必要とするという点で改善の余地を有していた。これに対して、強誘電体メモリ１００においては、上部電極１１１上に形成される第２上部電極１１２が、第２上部電極１１２をエッチバックなどすることにより、上部電極１１１および第２上部電極１１２により構成される表面の平坦性を得ることを目的として形成される。すなわち、上部電極１１１を構成する材料として、化学的に安定な白金族の元素が用いられることが多いため、上部電極１１１は加工が難しく、上部電極１１１をエッチバックにより平坦化することは容易ではないからである。また、水素保護膜１１３は、上部電極１１１および第２上部電極１１２により構成される平坦化された面上に形成される。したがって、前述の従来技術における改善の余地である水素保護膜中のシーム、ボイドなどの不具合の発生や、容量コンタクト１１７を開口する際に凸部の水素保護膜が過度にエッチングされることを抑制することができる。また、特殊な装置を準備する必要性や高温での熱処理を行う必要性が低い。そのため、水素保護膜における水素のリークパスの発生が効果的に抑制され、後工程における水素雰囲気曝露による強誘電体膜１１０の還元劣化を抑制することができる。したがって、強誘電体容量素子１３２への水素の浸入を抑制することを目的として強誘電体容量素子１３２の上に形成される水素保護膜１１３の水素バリア性を十分に発揮させることができる。この結果、効率的に強誘電体メモリ１００の歩留まりおよびデータ保持特性を向上させることができる。
【００４７】
また、膜である第２上部電極１１２が上部電極１１１の凹部を埋め込むことにより、上部電極１１１の凹部が第２上部電極１１２により埋設されるため、上部電極１１１および第２上部電極１１２により構成される面の平坦性を、より得ることができる。そのため、容量コンタクトを開口する時に凸部の水素保護膜が過度にエッチングされることを、より抑制することができる。したがって、水素保護膜に発生していた水素のリークパスの発生が、より効率的に抑制され、後工程における水素雰囲気曝露による強誘電体膜の還元劣化を、より抑制することができる。この結果、強誘電体容量素子１３２への水素の浸入を抑制することを目的として強誘電体容量素子１３２の上に形成される水素保護膜１１３の水素バリア性を、より発揮させることができる。
【００４８】
また、第２上部電極１１２のエッチバック量の最適値は、強誘電体膜１１０上面の凹凸の形状、上部電極１１１の形状、および第２上部電極１１２の形状などに大きく依存するものと考えられる。そのため、エッチング量を上部電極１１１の上面の一部が露出する範囲内とすることによって、より平坦な面が得られるものと考えられる。
【００４９】
第２の実施の形態
図６に本実施形態に係る強誘電体メモリ１００の、強誘電体容量素子１３２の断面図を示す。本実施形態において、平坦度および平坦度が大きくなっていることの定義は第１の実施の形態に記載したものと同様である。
【００５０】
第１の実施の形態においては、図２に示すように、第２上部電極１１２が上部電極１１１上の一部のみを被覆して埋め込んでいるのに対し、本実施形態においては第２上部電極１１２のほぼ全面を被覆している点で第１の実施の形態と異なる。
【００５１】
図７は、本実施形態に係る強誘電体メモリ１００の構成要素である強誘電体容量素子１３２の部分の製造方法を示す工程断面図である。強誘電体容量素子１３２以外の製造工程は、第1の実施の形態において説明した製造方法と同一である。
【００５２】
第１の実施の形態においては、図５（ｂ）に示すように、第２上部電極１１２をエッチバックする際のエッチング量を、上部電極１１１の一部が表面に露出するように設定していた。これに対し、本実施形態においては、図７（ｂ）に示すように、たとえばエッチング時間を短縮することなどにより、第２上部電極１１２をエッチバックする際のエッチング量を設定し、上部電極１１１が露出されずに上部電極１１１の上面全面が第２上部電極１１２に覆われるようにしている。
【００５３】
ここで、第２上部電極１１２のエッチング量の最適値は、強誘電体膜１１０上面の凹凸の形状や上部電極１１１の被覆形状および第２上部電極１１２の被覆形状などに大きく依存すると考えられる。そのため、強誘電体膜１１０、上部電極１１１および第２上部電極１１２の形状や状態によっては、第２上部電極１１２によって上部電極１１２の上面全面を被覆することによって、上面電極１１１および第２上部電極１１２により構成される面を、より平坦化させることが可能である。この場合、エッチバック膜厚は上部電極１１１が露出しない範囲に設定すればよいため、エッチバック膜厚の許容範囲が広がる。これにより、エッチバック工程において、エッチバック膜厚のバラツキが許容範囲内に入る確率が向上する。したがって、エッチバック工程の、より高い再現性を得ることができる。
【００５４】
第３の実施の形態
図８に、本実施形態に係る強誘電体メモリ１００の強誘電体容量素子１３２の部分の断面図を示す。強誘電体容量素子１３２の構成要素は第１の実施形態と同一である。本実施形態は、第２上部電極１１２を形成しない点において第１の実施の形態と異なる。なお、本実施形態において、平坦度および平坦度が大きくなっていることの定義は第１の実施の形態に記載したものと同様である。
【００５５】
本実施形態に係る強誘電体容量素子１３２は、下部バリア膜１０８、下部電極１０９、強誘電体膜１１０、上部電極１１１、水素保護膜１１３が下から順に積層されて構成される。上部電極１１１は強誘電体膜１１０の上面のほぼ全面を被覆し、かつ、上部電極１１１の上面は少なくとも強誘電体膜１１０の上面よりも平坦である。
【００５６】
図９は本実施形態における強誘電体メモリ１００の構成要素である強誘電体容量素子１３２の部分の製造方法の一例を示す工程断面図である。強誘電体容量素子１３２以外の製造方法は第１の実施の形態と同一である。
【００５７】
図９（ａ）に示すように、層間絶縁膜１０７上に、下から、ＴｉＮなどにより構成される下部バリア膜１０８、Ｒｕなどからなる下部電極１０９、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）などからなる強誘電体膜１１０、Ｒｕなどからなる上部電極１１１をこの順に積層する。次に、ドライエッチング法などによって上部電極１１１をエッチングする（図９（ｂ））。上部電極１１１のエッチング時間は強誘電体膜１１０の上面が露出しない範囲に設定する。
【００５８】
ここで、上部電極１１１表面の凸部は凹部と比較して、エッチングガスが衝突しやすいため、凸部が優先的にエッチングされ、面の平坦性が向上する。  
【００５９】
ついで、平坦化された上部電極１１１上にＴｉＮからなる水素保護膜１１３を形成する（図９（ｃ））。続いて、積層膜である水素保護膜１１３を既知の技術を用いてエッチングすることにより強誘電体容量素子１３２を得る（図９（ｄ））。
【００６０】
上部電極１１１のエッチング時間やエッチング条件を強誘電体膜１１０の上面が露出しない範囲であり、かつ、上部電極１１１の上面の凸部がエッチングされることにより上部電極１１１上面の平坦性が向上する範囲に設定することにより、第２上部電極を形成することなく上部電極１１１を平坦化することができる。そのため、第２上部電極を形成する製造工程を減少させることができる。したがって、効率的に水素リークパスの面密度を減少させることができ、強誘電体メモリ１００の歩留まりおよびデータ保持特性を効率的に向上させることができる。
【００６１】
第４の実施の形態
図１０に、本実施形態に係る強誘電体メモリ１００の強誘電体容量素子１３２の部分の断面図を示す。本実施形態に係る強誘電体容量素子１３２は、下部バリア膜１０８、下部電極１０９、強誘電体膜１１０、上部電極１１１、水素保護膜１１３が、下からこの順に積層されている。上部電極１１１は強誘電体膜１１０の上面を被覆し、かつ、その上面は少なくとも強誘電体膜１１０の上面よりも平坦である。ここで、上部電極１１１は積層膜であってもよいし、単層膜であってもよい。なお、本実施形態において、平坦度および平坦度が大きくなっていることの定義は第１の実施の形態に記載したものと同様である。
【００６２】
図１１は本実施形態における強誘電体メモリ１００の構成要素である強誘電体容量素子１３２の部分の製造工程の一例を示す工程断面図である。強誘電体容量素子１３２の部分以外の製造工程は第１の実施の形態と同一である。
【００６３】
図１１（ａ）に示すように、層間絶縁膜上１０７上に、ＴｉＮなどにより構成される下部バリア膜１０８、Ｒｕなどからなる下部電極１０９、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）などからなる強誘電体膜１１０、Ｒｕなどからなる上部電極１１１を下からこの順に形成する。次に、化学的機械的研磨（ＣＭＰ）技術を用いて上部電極１１１の上面を平坦化する(図１１（ｂ））。ついで、平坦化された上部電極１１１上にＴｉＮなどからなる水素保護膜１１３を形成する（図１１（ｃ））。続いて、水素保護膜１１３を既知の技術を用いてエッチングすることにより強誘電体容量素子１３２を得る（図１１（ｄ））。
【００６４】
本実施形態において、上部電極１１１の平坦化にＣＭＰ技術を用いることにより、平坦な上部電極１１１の上面を得ることができる。そのため、上部電極１１１上に形成される水素保護膜１１３の微視的な膜厚均一性が、より向上し、水素のリークパスが、より減少する。したがって、強誘電体容量素子１３２への水素の浸入を防止することを目的として強誘電体容量素子１３２の上面に形成される水素保護膜１１３の水素バリア性を発揮させることが出来る。この結果、強誘電体メモリ１００の歩留まりおよびデータ保持特性を向上させることができる。
【００６５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６６】
たとえば、上記実施形態においては、水素保護膜１１３を構成する材料としてＡｌＮやＴｉＮなどのように導電性を有する材料を用いた形態について説明したが、水素を透過し難い性質を有する材料であり、水素保護膜１１３の遮蔽効果を損なうことなく容量コンタクト１１７を開口することができる材料であればよい。
【００６７】
また、上記実施形態においては、第２上部電極１１２を構成する材料として、ＴｉＮやＡｌＮなどを用いる形態について説明したが、上部電極１１１よりも容易に加工できる材料であり、制御性良く平坦化を行うことができる材料であればよい。
【００６８】
また、第３の実施の形態および第４の実施の形態においては、平坦化の方法としてエッチングまたはＣＭＰプロセスを用いたが、他の方法であっても上部電極１１１を平坦化できる方法であればよい。
【図面の簡単な説明】
【００６９】
【図１】実施の形態に係る強誘電体メモリのメモリセル部を模式的に示した断面図である。
【図２】実施の形態に係る強誘電体メモリの強誘電体容量部を模式的に示した断面図である。
【図３】実施の形態に係る強誘電体メモリの製造工程を模式的に示した工程断面図である。
【図４】実施の形態に係る強誘電体メモリの製造工程を模式的に示した工程断面図である。
【図５】実施の形態に係る強誘電体メモリを構成する強誘電体容量の製造工程を模式的に示した工程断面図である。
【図６】実施の形態に係る強誘電体メモリの強誘電体容量部を模式的に示した断面図である。
【図７】実施の形態に係る強誘電体メモリを構成する強誘電体容量の製造工程を模式的に示して工程断面図である。
【図８】実施の形態に係る強誘電体メモリの強誘電体容量部を模式的に示した断面図である。
【図９】実施の形態に係る強誘電体メモリを構成する強誘電体メモリを構成する強誘電体容量の製造工程を模式的に示した工程断面図である。
【図１０】実施の形態に係る強誘電体メモリの強誘電体容量部を模式的に示した断面図である。
【図１１】実施の形態に係る強誘電体メモリの強誘電体容量部を模式的に示した断面図である。
【図１２】従来技術に係る強誘電体容量を模式的に示した断面図である。
【図１３】従来技術に係る強誘電体容量の容量コンタクトを開口した状態を模式的に示した断面図である。
【符号の説明】
【００７０】
１００      強誘電体メモリ
１０１      半導体基板
１０２      拡散層
１０３      ゲート電極
１０４      プラグ
１０５      メタル配線
１０６      プラグ
１０７      層間絶縁膜
１０８      下部バリア膜
１０９      下部電極
１１０      強誘電体膜
１１１      上部電極
１１２      第２上部電極
１１３      水素保護膜
１１６      容量カバー膜
１１７      容量コンタクト
１１８      メタル配線
１１９      パッシベーション膜
１３０      メモリセルトランジスタ
１３２      強誘電体容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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