(57)【要約】【課題】  コマンドを分割してシリアル転送する際の処理効率を向上させることができる遊技機を提供する。【解決手段】  主制御基板２０は、払出制御基板７０に対する２バイトのコマンドを分割して生成する演算処理部２１０と、１バイトの記憶容量を有する送信バッファレジスタ２４０および送信シフトレジスタ２５０と、シリアル転送中でない場合にレジスタ間のコマンドの受け渡しを許可し、該コマンドを送信バッファレジスタ２４０からクリアするシリアル管理部２８０とを備え、演算処理部２１０は、分割したコマンドを、所定の間隔を空けて連続的に送信バッファレジスタ２４０への書き込みを行う。【選択図】  図３
2006051224.tif 000002
【特許請求の範囲】
【請求項１】
遊技の進行を制御する主制御基板と、該主制御基板からのコマンドに基づいて遊技に関連する所定の構成部を制御する下位制御基板とを備えた遊技機であって、
前記主制御基板および前記下位制御基板の一方の制御基板は、
当該制御基板における所定の制御処理を実現するために所定の間隔で割り込み処理を繰り返し実行し、該繰り返し実行される割り込み処理の一環として他方の制御基板に対する２バイト以上のコマンドを生成する送信側セントラルプロセッシングユニットと、
該生成されたコマンドを前記他方の制御基板へと１バイト単位でシリアル転送を実行する送信シリアル通信ユニットと
を備え、
前記送信シリアル通信ユニットは、
１バイトの記憶容量を有し、前記生成されたコマンドを前記送信側セントラルプロセッシングユニットから受け取り、該コマンドを記憶するバッファレジスタと、
１バイトの記憶容量を有し、前記バッファレジスタに記憶されたコマンドを受け取り、該コマンドをシリアルデータに変換するために記憶するシフトレジスタと
を備え、
前記送信側セントラルプロセッシングユニットは、前記繰り返し実行される割り込み処理のうちの所定の１回の割り込み処理内に、前記送信シリアル通信ユニットに対して、前記２バイト以上のコマンドのうちの２バイト分を１バイト毎に次々と引き渡し、
前記送信シリアル通信ユニットは、前記所定の１回の割り込み処理内に、前記引き渡された２バイト分のコマンドのうち最初に引き渡された先頭コマンドを、前記バッファレジスタ経由で前記シフトレジスタに格納すると共に、該先頭コマンドの次に引き渡された後続コマンドを、前記バッファレジスタに格納する
遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遊技機に関するものである。
【背景技術】
【０００２】
従来、遊技の進行を制御する主制御基板と、該主制御基板からのコマンドに基づいて遊技に関連する所定の構成部を制御する下位制御基板とを備えた遊技機においては、信号線やコネクタの削減などを目的として、制御基板間のコマンドの転送を、シリアル転送によって行うことが提案されている。制御基板間のシリアル転送は、パラレルデータとシリアルデータとの間の変換を行うシリアル通信ユニットを各制御基板に備えることによって実現される。
【０００３】
なお、遊技機では、各制御基板と種々の電子機器とが密集して配置され、また、遊技球と球通路との間や遊技球同士の摩擦などによって静電気が発生してしまうことがある。これらの要因による電気的ノイズに対してコマンド転送の信頼性を確保するため、制御基板間のコマンド転送の転送速度は、電気的ノイズに対する信頼性を確保可能な程度に設定されている。したがって、制御基板のＣＰＵによる演算処理速度に比べ、シリアル転送の転送速度は制限されている。
【０００４】
また、従来、制御基板間でシリアル転送されるコマンドのワード長が、シリアル通信ユニットによって取り扱い可能な容量を超える場合に、シリアル通信ユニットが取り扱い可能なワード長に、コマンドを分割してシリアル転送することも提案されている。下記特許文献１には、主制御基板と下位制御基板との間で、コマンドを分割してシリアル転送する遊技機が開示されている。
【０００５】
【特許文献１】特開２００３−１１１９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された遊技機は、主制御基板のＣＰＵの演算処理速度と、シリアル転送の転送速度との処理速度の差を考慮した上で、分割されたコマンドの一方についてのシリアル転送が完了するのに十分な時間を置いて、分割されたコマンドの他方をシリアル通信ユニットのレジスタに格納しており、主制御基板のＣＰＵがコマンドのシリアル転送に関わる期間が長くなるため、主制御基板における他の制御処理の進行の阻害や、主制御基板で実行される制御プログラムの複雑化を招いてしまうという問題があった。
【０００７】
本発明は、上記した課題を踏まえ、コマンドを分割して１バイト単位でシリアル転送する場合における円滑な遊技制御の実現を図ることができる遊技機を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記した課題を解決するため、本発明の遊技機は、遊技の進行を制御する主制御基板と、該主制御基板からのコマンドに基づいて遊技に関連する所定の構成部を制御する下位制御基板とを備えた遊技機であって、前記主制御基板および前記下位制御基板の一方の制御基板は、当該制御基板における所定の制御処理を実現するために所定の間隔で割り込み処理を繰り返し実行し、該繰り返し実行される割り込み処理の一環として他方の制御基板に対する２バイト以上のコマンドを生成する送信側セントラルプロセッシングユニットと、該生成されたコマンドを前記他方の制御基板へと１バイト単位でシリアル転送を実行する送信シリアル通信ユニットとを備え、前記送信シリアル通信ユニットは、１バイトの記憶容量を有し、前記生成されたコマンドを前記送信側セントラルプロセッシングユニットから受け取り、該コマンドを記憶するバッファレジスタと、１バイトの記憶容量を有し、前記バッファレジスタに記憶されたコマンドを受け取り、該コマンドをシリアルデータに変換するために記憶するシフトレジスタとを備え、前記送信側セントラルプロセッシングユニットは、前記繰り返し実行される割り込み処理のうちの所定の１回の割り込み処理内に、前記送信シリアル通信ユニットに対して、前記２バイト以上のコマンドのうちの２バイト分を１バイト毎に次々と引き渡し、前記送信シリアル通信ユニットは、前記所定の１回の割り込み処理内に、前記引き渡された２バイト分のコマンドのうち最初に引き渡された先頭コマンドを、前記バッファレジスタ経由で前記シフトレジスタに格納すると共に、該先頭コマンドの次に引き渡された後続コマンドを、前記バッファレジスタに格納することを特徴とする。
【０００９】
本発明の遊技機によれば、主制御基板のＣＰＵが１回の割り込み処理内を行う間に、シリアル転送可能なコマンドを２バイト分、シリアル通信ユニットのレジスタに格納することができ、主制御基板のＣＰＵがコマンドのシリアル転送に関わる期間を短縮することができる。その結果、主制御基板における他の制御処理の進行の阻害や、主制御基板で実行される制御プログラムの複雑化を抑制することができる。したがって、コマンドを分割してシリアル転送する場合における円滑な遊技制御を実現することができる。なお、前記下位制御基板は、遊技球の払出を制御する払出制御基板であっても良い。
【００１０】
上記の構成を有する本発明の遊技機は、以下の態様を採ることもできる。前記送信シリアル通信ユニットは、前記送信側セントラルプロセッシングユニットが複数回の前記割り込み処理を繰り返し実行する間に、前記引き渡された２つのコマンドのシリアル転送を完了することとしても良い。これによって、送信側セントラルプロセッシングユニットによる演算処理を阻害することなく、シリアル転送を実現することができる。例えば、前記送信側セントラルプロセッシングユニットは、数ミリ秒の間隔で前記割り込み処理を実行し、前記送信シリアル通信ユニットは、１秒間あたり数キロビットの転送速度で前記シリアル転送を実行する場合であっても良い。
【００１１】
また、前記送信側セントラルプロセッシングユニットと、前記送信シリアル通信ユニットとを、１チップに集積して構成しても良い。これによって、制御基板内でやり取りされる際におけるコマンドの改竄を防止することができる。
【発明を実施するための最良の形態】
【００１２】
以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用した遊技機について、次の順序で説明する。なお、本明細書において、信号名の先頭に「＃」が付されているものは、負論理であることを意味している。「ハイレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「ローレベル」は「０」レベルを意味している。
【００１３】
目次
Ａ．第１の実施例
Ａ−（１）．パチンコ機１０の構成
Ａ−（２）．パチンコ機１０の動作
Ａ−（２−１）．主制御基板２０のコマンド送信
Ａ−（２−２）．払出制御基板７０のコマンド受信
Ｂ．その他の実施形態
【００１４】
Ａ．第１の実施例：
Ａ−（１）．パチンコ機１０の構成：
本発明の実施例の１つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。図１に示したように、パチンコ機１０は、パチンコ店の島設備等に固定される外枠１１、外枠１１に嵌め込まれる内枠１２、内枠１２の中央上寄りに配置され遊技球による遊技が行われる遊技板１３、遊技板１３の前面に配置され中央部にガラス板を有するガラス枠１４、遊技者による遊技板１３への遊技球の発射の指示を受け付けるハンドル１５、プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット９０などを備える。
【００１５】
遊技板１３の中央部には、液晶ディスプレイ（Liquid Crystal Display、以下、ＬＣＤという）３５が設けられ、このＬＣＤ３５の下方には、遊技球の入賞を受け付ける入賞口６１が設けられている。この入賞口６１は、入賞した遊技球を検知する遊技球センサ６５、所定の場合に遊技球の導入経路を拡縮する遊技板駆動部６６を備える。パチンコ機１０は、発光ダイオード（Light Emitting Diode、ＬＥＤ）有する電飾５５，５６，５７，５８，５９を備える。電飾５５，５６は遊技板１３の左右の端にそれぞれ設けられ、電飾５７はＬＣＤ３５の上部に設けられ、電飾５８，５９は、ガラス枠１４の上部の左右にそれぞれ設けられている。内枠１２の正面中央には、音声を出力するスピーカ４５が内蔵されている。
【００１６】
図２は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技の進行を制御する主制御基板２０と、遊技球の払い出しを行う払出駆動部７５を制御する払出制御基板７０と、ＬＣＤ３５やスピーカ４５，電飾５５〜５９を用いた遊技進行に応じた演出を制御するサブ制御基板４０と、ＬＣＤ３５における動画像表示を制御する図柄制御基板３０とを備える。
【００１７】
主制御基板２０および払出制御基板７０，サブ制御基板４０，図柄制御基板３０の各基板は、種々の演算処理を行うセントラルプロセッシングユニット（Central Processing Unit、以下、ＣＰＵという），ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、ＲＯＭという），ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、ＲＡＭという）などの各基板に応じた電子部品が実装された回路基板である。これら各基板および払出駆動部７５は、図１に示した内枠１２の裏面（図示しない）に設けられている。
【００１８】
主制御基板２０と払出制御基板７０との間では、種々のコマンドがシリアル転送によって送信される。コマンドを正常に受信した基板は、コマンドを送信した基板に対して、正常にコマンドを受け取ったことを伝えるＡＣＫ（Acknowledge）信号を送信する。主制御基板２０から払出制御基板７０に対する主なコマンドとしては、遊技球の払い出しに関するコマンドや、払出制御基板７０に動作状態の報告を指示するコマンドがある。遊技球の払い出しに関するコマンドとしては、例えば、遊技球の払い出し個数を指定するコマンドの他、遊技球の払い出しの開始を指示するコマンドや、遊技球の払い出しの停止を指示するコマンドなどが考えられる。払出制御基板７０から主制御基板２０に対する主なコマンドとしては、払出制御基板７０の動作状態を伝えるコマンドがある。なお、主制御基板２０および払出制御基板７０の電気的な構成の詳細については後述する。
【００１９】
主制御基板２０からサブ制御基板４０に対してや、サブ制御基板４０から図柄制御基板３０に対しては、それぞれ種々のコマンドがパラレル転送によって送信される。主制御基板２０からサブ制御基板４０に対する主なコマンドとしては、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示するコマンドがある。サブ制御基板４０から図柄制御基板３０に対する主なコマンドとしては、主制御基板２０からのコマンドに基づくＬＣＤ３５における動画像の表示態様を指示するコマンドがある。
【００２０】
図３は、主制御基板２０および払出制御基板７０の電気的な構成の詳細を示すブロック図である。主制御基板２０は、主制御基板２０における種々の演算処理を行うＣＰＵとして、外部とのシリアル通信機能およびパラレル通信機能を有する主ＣＰＵ２００を備える。主ＣＰＵ２００には、演算処理を行う演算処理部２１０と、外部とのシリアル通信を行うシリアル通信ユニットとしてのシリアルＩＦ部２２０と、外部とのパラレル通信を行うパラレルＩＦ部２３０とが回路構成されている。払出制御基板７０とのコマンドのやり取りは、シリアルＩＦ部２２０を介して行われ、払出制御基板７０とのＡＣＫ信号のやり取りは、パラレルＩＦ部２３０を介して行われる。
【００２１】
シリアルＩＦ部２２０は、演算処理部２１０からパラレルデータＴＤａを受け取り、該データを記憶する送信バッファレジスタ２４０と、送信バッファレジスタ２４０に記憶されたデータを受け取り、該データをシリアルデータＳＤａｂに変換して払出制御基板７０にシリアル転送する送信シフトレジスタ２５０と、払出制御基板７０からシリアルデータＳＤｂａを受け取り、該データを記憶する受信シフトレジスタ２６０と、受信シフトレジスタ２６０に記憶されたデータを受け取り、該データを演算処理部２１０によってパラレルデータＲＤａとして読み出し可能に記憶する受信バッファレジスタ２７０と、シリアルＩＦ部２２０における各部の動作状態を管理するシリアル管理部２８０とを備え、これらを１チップに集積して構成されている。送信バッファレジスタ２４０および送信シフトレジスタ２５０，受信シフトレジスタ２６０，受信バッファレジスタ２７０は、それぞれ１バイトの記憶容量を有するレジスタである。
【００２２】
シリアル管理部２８０は、送信シフトレジスタ２５０および送信バッファレジスタ２４０に関して、送信シフトレジスタ２５０がシリアル転送中でない場合に、送信バッファレジスタ２４０から送信シフトレジスタ２５０へのデータの受け渡しを許可し、該受け渡し後に、該データを送信バッファレジスタ２４０から消去するように回路構成されている。
【００２３】
シリアル管理部２８０は、受信シフトレジスタ２６０および受信バッファレジスタ２７０に関して、受信バッファレジスタ２７０にデータが記憶されていない場合に、受信シフトレジスタ２６０から受信バッファレジスタ２７０へのデータの受け渡しを許可し、演算処理部２１０が受信バッファレジスタ２７０からパラレルデータＲＤａを読み出した後に、受信バッファレジスタ２７０からデータを消去するように回路構成されている。
【００２４】
なお、シリアルＩＦ部２２０によるシリアル転送の転送レートは、主ＣＰＵ２００を動作させるためのクロック信号を分周した信号に基づいて決定される。この転送レートを決定するクロック信号の分周比は、シリアルＩＦ部２２０が有するレジスタ（図示しない）の値によって設定することができる。
【００２５】
演算処理部２１０は、送信バッファレジスタ２４０に対して書き込み信号＃ＷＲａを立ち下げることによって、送信バッファレジスタ２４０へのパラレルデータＴＤａの書き込みを行い、受信バッファレジスタ２７０に対して読み出し信号＃ＲＥａを立ち下げることによって、受信バッファレジスタ２７０からのパラレルデータＲＤａの読み出しを行う。
【００２６】
演算処理部２１０は、シリアルＩＦ部２２０における種々の状態を示す信号を、シリアル管理部２８０から受ける。演算処理部２１０がシリアル管理部２８０から受ける信号としては、送信バッファレジスタ２４０がクリアされている際にハイレベルとされる送信バッファ空き信号ＴＥａと、送信シフトレジスタ２５０がシリアル転送中である際にハイレベルとされるシリアル転送中信号ＴＣａと、受信バッファレジスタ２７０にデータが記憶されている際にハイレベルとされる受信データ有り信号ＤＦａとがある。
【００２７】
図３に示すように、払出制御基板７０は、払出制御基板７０における種々の演算処理を行う払出ＣＰＵ７１０と、外部とのシリアル通信を行う回路が形成されたシリアルＩＦチップ７２０と、外部とのパラレル通信を行う回路が形成されたパラレルＩＦチップ７３０とを備える。主制御基板２０とのコマンドのやり取りは、シリアルＩＦチップ７２０を介して行われ、主制御基板２０とのＡＣＫ信号のやり取りは、パラレルＩＦチップ７３０を介して行われる。
【００２８】
シリアルＩＦチップ７２０は、払出ＣＰＵ７１０からパラレルデータＴＤｂを受け取り、該データを記憶する送信バッファレジスタ７４０と、送信バッファレジスタ７４０に記憶されたデータを受け取り、該データをシリアルデータＳＤｂａに変換して主制御基板２０にシリアル転送する送信シフトレジスタ７５０と、主制御基板２０からシリアルデータＳＤａｂを受け取り、該データを記憶する受信シフトレジスタ７６０と、受信シフトレジスタ７６０に記憶されたデータを受け取り、該データを払出ＣＰＵ７１０によってパラレルデータＲＤｂとして読み出し可能に記憶する受信バッファレジスタ７７０と、シリアルＩＦチップ７２０における各部の動作状態を管理するシリアル管理部７８０とを備え、これらを１チップに集積して構成されている。送信バッファレジスタ７４０および送信シフトレジスタ７５０，受信シフトレジスタ７６０，受信バッファレジスタ７７０は、それぞれ１バイトの記憶容量を有するレジスタである。
【００２９】
シリアル管理部７８０は、送信シフトレジスタ７５０および送信バッファレジスタ７４０に関して、送信シフトレジスタ７５０がシリアル転送中でない場合に、送信バッファレジスタ７４０から送信シフトレジスタ７５０へのデータの受け渡しを許可し、該受け渡し後に、該データを送信バッファレジスタ７４０から消去するように回路構成されている。
【００３０】
シリアル管理部７８０は、受信シフトレジスタ７６０および受信バッファレジスタ７７０に関して、受信バッファレジスタ７７０にデータが記憶されていない場合に、受信シフトレジスタ７６０から受信バッファレジスタ７７０へのデータの受け渡しを許可し、払出ＣＰＵ７１０が受信バッファレジスタ７７０からパラレルデータＲＤｂを読み出した後に、受信バッファレジスタ７７０からデータを消去するように回路構成されている。
【００３１】
なお、シリアルＩＦチップ７２０がシリアル転送されたコマンドをサンプリングするタイミングは、主制御基板２０の主ＣＰＵ２００を動作させるためのクロック信号を分周したサンプリングクロックに基づいて決定される。このサンプリングクロックを決定するクロック信号の分周比は、シリアルＩＦチップ７２０が有するレジスタ（図示しない）の値によって設定することができる。
【００３２】
払出ＣＰＵ７１０は、送信バッファレジスタ７４０に対して書き込み信号＃ＷＲｂを立ち下げることによって、送信バッファレジスタ７４０へのパラレルデータＴＤｂの書き込みを行い、受信バッファレジスタ７７０に対して読み出し信号＃ＲＥｂを立ち立ち下げることによって、受信バッファレジスタ７７０からのパラレルデータＲＤｂの読み出しを行う。
【００３３】
払出ＣＰＵ７１０は、シリアルＩＦチップ７２０における種々の状態を示す信号を、シリアル管理部７８０から受ける。払出ＣＰＵ７１０がシリアル管理部７８０から受ける信号としては、送信バッファレジスタ７４０がクリアされている際にハイレベルとされる送信バッファ空き信号ＴＥｂと、送信シフトレジスタ７５０がシリアル転送中である際にハイレベルとされるシリアル転送中信号ＴＣｂと、受信バッファレジスタ７７０にデータが記憶されている際にハイレベルとされる受信データ有り信号ＤＦｂとがある。
【００３４】
Ａ−（２）．パチンコ機１０の動作：
パチンコ機１０の動作のひとつとして、主制御基板２０と払出制御基板７０との間におけるコマンド転送の際の動作について説明する。本実施例のパチンコ機１０は、主制御基板２０から払出制御基板７０へのコマンド転送と、払出制御基板７０から主制御基板２０へのコマンド転送を行うことが可能である。以下の説明では、主制御基板２０から払出制御基板７０へのコマンド転送の際の動作について詳細に説明する。
【００３５】
Ａ−（２−１）．主制御基板２０のコマンド送信：
払出制御基板７０に対してコマンドを送信する主制御基板２０の動作について説明する。図４は、主制御基板２０の演算処理部２１０が実行するコマンド送信処理を示すフローチャートである。主制御基板２０の演算処理部２１０は、遊技の進行を制御する処理を実現するために所定の間隔（本実施例では、４ミリセカンド（以下、ｍｓと表記））で定時割り込み処理を繰り返し実行し、この繰り返し実行される定時割り込み処理の一環として、払出制御基板７０に対してコマンドを送信する場合に、図４に示したコマンド送信処理を実行する。
【００３６】
演算処理部２１０は、図４に示したコマンド送信処理を開始すると、払出制御基板７０に対するコマンドを生成する（ステップＳ１１０）。本実施例では、払出制御基板７０に対するコマンドは、シリアルＩＦ部２２０の各レジスタの記憶容量である１バイトよりも大きな２バイトのコマンドである。
【００３７】
コマンドを生成した後（ステップＳ１２０）、「送信バッファ空き信号ＴＥａがハイレベル」かつ「シリアル転送中信号ＴＣａがローレベル」であるか否か、すなわち、「送信バッファレジスタ２４０にデータが記憶されていない場合」かつ「送信シフトレジスタ２５０がシリアル転送中でない場合」であるか否かを判断する（ステップＳ１２０）。
【００３８】
「送信バッファ空き信号ＴＥａがハイレベル」かつ「シリアル転送中信号ＴＣａがローレベル」である場合（ステップＳ１２０）には、生成したコマンドの２バイトのうち上位１バイトである１バイト目を、送信バッファレジスタ２４０に書き込む（ステップＳ１３０）。その後、予め設定された書込待機期間Ｌｗａの待機を行った後（ステップＳ１４０）、生成したコマンドの残りの下位１バイトである２バイト目を、送信バッファレジスタ２４０に書き込み（ステップＳ１５０）、コマンド送信処理を終了する。
【００３９】
ここで、書込待機期間Ｌｗａは、送信バッファレジスタ２４０へのコマンドの１バイト目の書き込みから、この１バイト目が送信シフトレジスタ２５０へと受け渡しされるまでの期間である送信レジスタ引渡期間Ｌｂｓよりも長い期間であり、その定時割り込み処理の終了までに２バイト目の書き込み処理（図４のステップＳ１５０）を実行可能な時間を残す期間であり、次の定時割り込み処理の開始まで長引くような期間ではない。また、書込待機期間Ｌｗａは、コマンドの１バイト目のシリアル転送が完了するまでの期間であるシリアル転送期間Ｌｓｃよりも短い期間であり、定時割り込み処理の間隔である４ｍｓよりも短い期間である。本実施例では、書込待機期間Ｌｗａは、２．５マイクロセカンド（以下、μｓと表記）に設定されている。なお、本実施例のシリアルＩＦ部２２０のハードウェア仕様による送信レジスタ引渡期間Ｌｂｓは、約１．２５μｓである。また、２バイト目の書き込み処理（図４のステップＳ１５０）に要する演算処理部２１０の演算処理時間が、シリアルＩＦ部２２０の送信レジスタ引渡期間Ｌｂｓ以上である場合には、図４に示したコマンド待機処理における待機処理（ステップＳ１４０）は不要である。
【００４０】
図５は、コマンド送信処理が実行される際の主制御基板２０における各信号の様子を示すタイムチャートである。上述したコマンド送信処理にて、「送信バッファ空き信号ＴＥａがハイレベル」かつ「シリアル転送中信号ＴＣａがローレベル」であると判断されると（図４中のステップＳ１２０）、パラレルデータＴＤａにコマンドの１バイト目の出力が開始される（タイミングｔａ１）。その後、書き込み信号＃ＷＲａの立ち下がりによって、送信バッファレジスタ２４０にコマンドの１バイト目が書き込まれる（タイミングｔａ２，図４中のステップＳ１２０）。
【００４１】
送信バッファレジスタ２４０は、書き込まれたコマンドの１バイト目を送信シフトレジスタ２５０に引き渡し、この引き渡しが完了するとシリアル管理部２８０によってクリアされる。送信シフトレジスタ２５０は、送信バッファレジスタ２４０から受け取ったコマンドの１バイト目をシリアルデータＤａｂに出力する。シリアル転送中のシリアルデータＤａｂには、スタートビットＳＴに続いて、コマンドの１ビット目Ｄ０から８ビット目Ｄ７までの各ビットが続き、最後にストップビットＳＰが出力される。このように、コマンドの１バイト目のシリアル転送が開始されると、シリアル転送中信号ＴＣａはハイレベルとなる（タイミングｔａ３）。
【００４２】
コマンドの１バイト目の書き込み（タイミングｔａ２，図４中のステップＳ１２０）から、書込待機期間Ｌｗａの待機を経た後（図４中のステップＳ１４０）、コマンドの１バイト目と同様に、送信バッファレジスタ２４０にコマンドの２バイト目が書き込まれる（タイミングｔａ４，図４中のステップＳ１５０）。
【００４３】
この際の送信シフトレジスタ２５０は、コマンドの１バイト目をシリアル転送中であり、コマンドの２バイト目を送信バッファレジスタ２４０から受け取ることができないため、送信バッファレジスタ２４０は、書き込まれたコマンドの２バイト目を記憶して保持し、送信バッファ空き信号ＴＥａはローレベルとなる（タイミングｔａ４）。
【００４４】
その後、送信シフトレジスタ２５０によるコマンドの１バイト目のシリアル転送が終了すると、送信バッファレジスタ２４０は、記憶するコマンドの２バイト目を送信シフトレジスタ２５０に引き渡し、この引き渡しが完了するとシリアル管理部２８０によってクリアされ、送信バッファ空き信号ＴＥａはハイレベルとなる（タイミングｔａ５）。
【００４５】
その後、送信シフトレジスタ２５０は、コマンドの１バイト目と同様に、送信バッファレジスタ２４０から受け取ったコマンドの２バイト目をシリアルデータＤａｂに出力する（タイミングｔａ６〜ｔａ７）。
【００４６】
以上説明した主制御基板２０の動作によって、払出制御基板７０に対して２バイトのコマンドが送信される。本実施例の主制御基板２０は、払出制御基板７０に対してコマンドを送信してから所定の期間の間に、払出制御基板７０からＡＣＫ信号の返答がない場合には、コマンドを再送する。
【００４７】
なお、逆に、主制御基板２０に対してコマンドを送信する払出制御基板７０の動作は、演算処理部２１０に代えて払出ＣＰＵ７１０、送信バッファレジスタ２４０に代えて送信バッファレジスタ７４０、送信シフトレジスタ２５０に代えて送信シフトレジスタ７５０が、それぞれ上述した主制御基板２０の場合と同様の動作を行うことによって実現される。
【００４８】
なお、本実施例では、主ＣＰＵ２００は、４ミリセカンドの間隔で定時割り込み処理を繰り返し実行するのに対し、シリアルＩＦ部２２０は、１２００ｂｐｓ(Bit Per Second)の転送レートでシリアル転送を実行する。したがって、本実施例では、シリアルＩＦ部２２０が２バイトのコマンドをシリアル転送する時間は約１６．７ｍｓとなり、主ＣＰＵ２００は、その間に定時割り込み処理を約４回繰り返し実行することとなる。このように、主ＣＰＵ２００は、送信バッファレジスタ２４０にコマンドを書き込んでしまえば、そのコマンドの払出制御基板７０へのシリアル転送をシリアルＩＦ部２２０に任せることができる。なお、シリアル転送における１２００ｂｐｓの転送レートは、電気的ノイズに対するコマンド転送の信頼性を確保可能な転送レートであり、また、比較的安価なフォトカプラを用いたアイソレーションによってシリアル転送することが可能な転送レートである。
【００４９】
なお、主制御基板２０は、シリアル転送中（送信バッファレジスタ２４０にコマンドが有る状態）に、制御処理を中断することなく、入賞があれば入賞情報を記憶するなど他の制御処理を実行する。パチンコ機の場合、遊技板１３へと打ち出される遊技球は、１分間に最大１００個までと規制されているため、遊技球の打ち出し間隔は約６００ｍｓである。したがって、遊技球が入賞口６１に連続して入賞したとしても、主制御基板２０は、遊技球の検出情報を滞りなく処理し、賞球コマンドを払出制御基板７０にシリアル転送することができる。
【００５０】
Ａ−（２−２）．払出制御基板７０のコマンド受信：
主制御基板２０からのコマンドを受信する払出制御基板７０の動作について説明する。図６は、払出制御基板７０の払出ＣＰＵ７１０が実行するコマンド受信処理を示すフローチャートである。払出制御基板７０の払出ＣＰＵ７１０は、遊技球の払い出しを制御する一環として主制御基板２０からのコマンドを受信する場合に、図６に示したコマンド受信処理を実行する。
【００５１】
払出ＣＰＵ７１０は、コマンド受信処理を開始すると、「受信データ有り信号ＤＦｂがハイレベル」であるか否か、すなわち、「受信バッファレジスタ７７０にデータが記憶されている場合」であるか否かを判断する（ステップＳ２１０）。
【００５２】
ここで、コマンド受信処理において「受信データ有り信号ＤＦｂがハイレベル」であると判断される場合（ステップＳ２１０）には、主制御基板２０から払出制御基板７０に対して送信された２バイトのコマンドのうち、コマンドの１バイト目が受信バッファレジスタ７７０に記憶された状態である。
【００５３】
「受信データ有り信号ＤＦｂがハイレベル」である場合（ステップＳ２１０）には、受信バッファレジスタ７７０に記憶されているコマンドの１バイト目を読み出す（ステップＳ２２０）。その後、受信シフトレジスタ７６０を介して受信バッファレジスタ７７０に記憶されたコマンドの２バイト目を読み出し（ステップＳ２４０）、コマンド受信処理を終了する。
【００５４】
図７は、コマンド受信処理が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。前述した主制御基板２０におけるコマンド送信処理によって、シリアルデータＤａｂにコマンドの１バイト目が出力されると（タイミングｔｂ１〜ｔｂ２）、受信シフトレジスタ７６０にコマンドの１バイト目が記憶された後、受信バッファレジスタ７７０にコマンドの１バイト目が受け渡され、受信データ有り信号ＤＦｂはハイレベルとなる。
【００５５】
コマンドの１バイト目に続いて、シリアルデータＤａｂにコマンドの２バイト目が出力されると（タイミングｔｂ１〜ｔｂ２）、受信シフトレジスタ７６０にコマンドの２バイト目が記憶される。この際には、受信バッファレジスタ７７０からコマンドの１バイト目が読み出されておらず、受信バッファレジスタ７７０はシリアル管理部７８０によってクリアされていないため、受信シフトレジスタ７６０はコマンドの２バイト目の記憶を保持する。
【００５６】
その後、図６に示したコマンド受信処理にて、「受信データ有り信号ＤＦｂがハイレベル」であると判断されると（図６中のステップＳ２１０）、読み出し信号＃ＲＥｂの立ち下がりによって、受信バッファレジスタ７７０からパラレルデータＲＤｂにコマンドの１バイト目が出力され、コマンドの１バイト目が、払出ＣＰＵ７１０によって受信バッファレジスタ７７０から読み出される（タイミングｔｂ５〜ｔｂ６，図６中のステップＳ２２０）。
【００５７】
コマンドの１バイト目の読み出しが完了すると、受信バッファレジスタ７７０はシリアル管理部７８０によってクリアされ、受信データ有り信号ＤＦｂはローレベルとなる（タイミングｔｂ６）。その後、受信シフトレジスタ７６０から受信バッファレジスタへとコマンドの２バイト目が受け渡されると、受信データ有り信号ＤＦｂはハイレベルとなる（タイミングｔｂ７）。その後、コマンドの１バイト目と同様にして、受信バッファレジスタ７７０からコマンドの２バイト目が読み出される（タイミングｔｂ８〜ｔｂ９，図６中のステップＳ２４０）。
【００５８】
以上説明した払出制御基板７０の動作によって、主制御基板２０から送信された２バイトのコマンドが受信される。本実施例の払出制御基板７０は、主制御基板２０からコマンドを受信してから所定の期間の間に、主制御基板２０に対してＡＣＫ信号を送信する。
【００５９】
なお、本実施例では、シリアルＩＦチップ７２０のサンプリングタイミングは、転送レート（１２００ｂｐｓ）の１６倍である１９．２キロヘルツ（ｋＨｚ）に設定されている。本実施例では、シリアルＩＦチップ７２０は、スタートビット，コマンドの各データビット，ストップビットのビット毎に、それぞれ３回のサンプリングを行い、この３回のサンプリングで検出された値を多数決判定することによって、コマンド受信の信頼性の向上を図っている。
【００６０】
なお、逆に、払出制御基板７０からのコマンドを受信する主制御基板２０の動作は、払出ＣＰＵ７１０に代えて演算処理部２１０、受信シフトレジスタ７６０に代えて受信シフトレジスタ２６０、受信バッファレジスタ７７０に代えて受信バッファレジスタ２７０が、それぞれ上述した払出制御基板７０の場合と同様の動作を行うことによって実現される。
【００６１】
以上説明した第１の実施例のパチンコ機１０によれば、主制御基板２０の主ＣＰＵ２００が１回の定時割り込み処理内を行う間に、シリアルＩＦ部２２０がシリアル転送可能なコマンドを２バイト分、シリアルＩＦ部２２０の送信バッファレジスタ２４０，送信シフトレジスタ２５０に格納することができ、主制御基板２０の主ＣＰＵ２００がコマンドのシリアル転送に関わる期間を短縮することができる。その結果、主制御基板２０における他の制御処理の進行の阻害や、主制御基板２０で実行される制御プログラムの複雑化を抑制することができる。したがって、コマンドを分割してシリアル転送する場合における円滑な遊技制御を実現することができる。
【００６２】
Ｂ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、本発明の適用は、パチンコ機に限るものではなく、アレンジボールやスロットマシンなどの複数の制御基板を備えた遊技機に適用しても良い。また、コマンドを正常に受信できなかった側の基板は、そのコマンドを送信した側の基板に対して、コマンドの再送を要求することとしても良い。この場合に、再送の要求は、シリアル転送で行うこととしても良いし、パラレル転送で行うこととしても良い。これによって、コマンド転送の信頼性を向上させることができる。
【００６３】
また、サブ制御基板４０や図柄制御基板３０などの他の基板に、本発明を適用することとしても良い。例えば、主制御基板２０とサブ制御基板４０との間のコマンド転送に適用しても良い。主制御基板２０からサブ制御基板４０に対するコマンドとしては、ＬＣＤ３５における動画像表示の演出内容を指示する演出コマンドがある。
【００６４】
例えば、主制御基板２０は、演出指示を規定した３バイトの指示コマンドと、この指示コマンドのチェックサムを算出した１バイトのチェックコマンドとから成る計４バイトのコマンドを一群のコマンドとして生成し、４バイトの一群のコマンドを２回分に分けて、２回の定時割り込み処理にて２バイト毎にシリアル転送することとしても良い。
【００６５】
また、主制御基板２０は、３バイトの指示コマンドと、１バイトのチェックコマンドとの各ビットを反転させた４バイトの反転コマンドも併せて、計８バイトのコマンドを一群のコマンドとして生成し、８バイトの一群のコマンドを４回に分けて、４回の定時割り込み処理にて２バイト毎にシリアル転送することとしても良い。
【図面の簡単な説明】
【００６６】
【図１】パチンコ機１０の全体構成を示す正面図である。
【図２】パチンコ機１０の電気的な概略構成を示すブロック図である。
【図３】主制御基板２０および払出制御基板７０の電気的な構成の詳細を示すブロック図である。
【図４】主制御基板２０の演算処理部２１０が実行するコマンド送信処理を示すフローチャートである。
【図５】コマンド送信処理が実行される際の主制御基板２０における各信号の様子を示すタイムチャートである。
【図６】払出制御基板７０の払出ＣＰＵ７１０が実行するコマンド受信処理を示すフローチャートである。
【図７】コマンド受信処理が実行される際の払出制御基板７０における各信号の様子を示すタイムチャートである。
【符号の説明】
【００６７】
１０...パチンコ機
１１...外枠
１２...内枠
１３...遊技板
１４...ガラス枠
１５...ハンドル
２０...主制御基板
３０...図柄制御基板
３５...ＬＣＤ
４０...サブ制御基板
４５...スピーカ
５５，５６，５７，５８，５９...電飾
６１...入賞口
６５...遊技球センサ
６６...遊技板駆動部
７０，７０ｂ...払出制御基板
７５...払出駆動部
９０...カードユニット
２００...主ＣＰＵ
２１０...演算処理部
２２０...シリアルＩＦ部
２３０...パラレルＩＦ部
２４０...送信バッファレジスタ
２５０...送信シフトレジスタ
２６０...受信シフトレジスタ
２７０...受信バッファレジスタ
２８０...シリアル管理部
７１０...払出ＣＰＵ
７２０...シリアルＩＦチップ
７３０...パラレルＩＦチップ
７４０...送信バッファレジスタ
７５０...送信シフトレジスタ
７６０...受信シフトレジスタ
７７０...受信バッファレジスタ
７８０...シリアル管理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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