(57)【要約】      （修正有）【課題】  単層電極構造の電荷転送電極を形成するに際し、第２層導電性膜の平坦化工程に起因する膜減りを防止し、均一な膜厚の電荷転送電極を形成することにより電荷転送効率の改善を図る。【解決手段】  ゲート酸化膜の形成された半導体基板表面に、第１の電極を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、少なくとも前記第１の電極上の前記第２層導電性膜を除去し、平坦化する工程とを含み、前記平坦化する工程に先立ち、前記第２層導電性膜の上層の一部に除去抑制層を形成する工程を含む。【選択図】図３
2006013459.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、前記光電変換部で生起せしめられた電荷を転送する単層電極構造の電荷転送電極を備えた電荷転送部とを具備した固体撮像素子の製造方法において、
ゲート酸化膜が形成された半導体基板表面に、第１の電極を構成する第１層導電性膜のパターンを形成する工程と、
前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、
前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、
少なくとも前記第１の電極上の前記第２層導電性膜を除去し、前記第２の導電性膜の形成された前記半導体基板表面を平坦化する工程とを含む固体撮像素子の製造方法であって、
前記平坦化する工程に先立ち、前記第２層導電性膜の上層の一部に前記第２層導電性膜が除去されるのを抑制する除去抑制層を形成する工程を含む固体撮像素子の製造方法。
【請求項２】
請求項１に記載の固体撮像素子の製造方法であって、
前記除去抑制層を形成する工程は、等方性エッチングによりパターニングする工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項３】
請求項１に記載の固体撮像素子の製造方法であって、
前記除去抑制層を形成する工程は、前記半導体基板の周縁部にのみ選択的に除去抑制層を残留させる工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の固体撮像素子の製造方法であって、
前記平坦化する工程は、ＣＭＰ工程であることを特徴とする固体撮像素子の製造方法。
【請求項５】
請求項１乃至３のいずれかに記載の固体撮像素子の製造方法であって、
前記平坦化する工程は、前記第２層導電性膜上にレジストを塗布する工程と、前記レジストと前記第２層導電性膜のエッチング速度がほぼ等しくなる条件でエッチングするレジストエッチバック工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項６】
請求項１乃至５のいずれかに記載の固体撮像素子の製造方法であって、
前記平坦化工程の後、前記除去抑制層を除去する工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の固体撮像素子の製造方法であって、
前記除去抑制層が絶縁性材料であることを特徴とする固体撮像素子の製造方法。
【請求項８】
請求項１に記載の固体撮像素子の製造方法であって、
前記電荷転送部の形成に先立ち、
半導体基板表面に、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられるフィールド酸化膜の形成領域に、トレンチを形成する工程と、
前記トレンチ内にフィールド酸化膜を形成する工程と、
前記フィールド酸化膜の形成された前記半導体基板表面を平坦化する工程と、
前記半導体基板表面に、前記電荷転送電極、前記光電変換部および前記周辺回路部などの素子部を形成する工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項９】
請求項８に記載の固体撮像素子の製造方法であって、
前記フィールド酸化膜を形成する工程は、選択酸化（ＬＯＣＯＳ）工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項１０】
請求項８に記載の固体撮像素子の製造方法であって、
前記フィールド酸化膜を形成する工程は、前記トレンチにＣＶＤ法により絶縁膜を充填する工程を含むことを特徴とする固体撮像素子の製造方法。
【請求項１１】
請求項８乃至１０のいずれかに記載の固体撮像素子の製造方法であって、
前記半導体基板表面を平坦化する工程は、  
前記半導体基板表面にスピンコート法によりレジストを塗布する工程と、
レジストエッチバック法により、平坦化する工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項１２】
請求項８乃至１０のいずれかに記載の固体撮像素子の製造方法であって、
前記半導体基板表面を平坦化する工程は、
ＣＭＰ（化学的機械研磨）法により前記半導体基板表面を平坦化する工程とを含むことを特徴とする固体撮像素子の製造方法。
【請求項１３】
請求項１に記載の固体撮像素子の製造方法であって、
前記第１層導電性膜のパターンを形成する工程は、前記レジストの表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含む固体撮像素子の製造方法。
【請求項１４】
請求項１に記載の固体撮像素子の製造方法であって、
前記第１層導電性膜のパターンを形成する工程は、前記第２層導電性膜の表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含む固体撮像素子の製造方法。
【請求項１５】
請求項１に記載の固体撮像素子の製造方法であって、
前記第２層導電性膜を形成する工程に先立ち、前記第１の電極の表面にＣＭＰストッパとなるストッパ層を形成する工程を含み、
前記平坦化工程は、前記ストッパ層をストッパとしてＣＭＰを行う工程であることを特徴とする固体撮像素子の製造方法。
【請求項１６】
光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備した固体撮像素子において、前記電荷転送電極が、第１層導電性膜からなる第１の電極と、この第１の電極の側壁を覆う電極間絶縁膜を介して形成される第２層導電性膜からなる第２の電極との単層電極構造を有しており、
前記第２の電極または前記周辺回路部の少なくとも一部の表面が、前記第２層導電性膜と異なる材料で被覆された固体撮像素子。
【請求項１７】
請求項１６に記載の固体撮像素子であって、
前記周辺回路部のうち基板の周縁部に位置する表面全体が、前記第２層導電性膜と異なる材料で被覆された固体撮像素子。
【請求項１８】
請求項１６に記載の固体撮像素子であって、
前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられたフィールド酸化膜の表面レベルが、前記光電変換部の表面レベルと同程度であることを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の製造方法および固体撮像素子にかかり、特に単層電極ＣＣＤ（電荷結合素子）構造の固体撮像素子に関する。
【背景技術】
【０００２】
エリアセンサ等に用いられるＣＣＤを用いた固体撮像素子は、フォトダイオードなどの光電変換部と、この光電変換部からの信号電荷を転送するための電荷転送電極を備えた電荷転送部とを有する。電荷転送電極は、半導体基板に形成された電荷転送路上に複数個隣接して配置され、順次駆動される。
【０００３】
近年、固体撮像素子においては、高解像度化、高感度化への要求は高まる一方であり、ギガピクセル以上まで撮像画素数の増加が進んでいる。固体撮像素子の作りこまれた基板（シリコン基板）は、フィルタやレンズを積層して、実装される。このため、レンズと光電変換部との位置精度が重要となり、またその距離すなわち高さ方向の距離も、製造工程における位置精度と、使用時における感度（光電変換効率）面での大きな問題となる。
【０００４】
さらにまた、このような状況の中で、チップサイズを大型化することなく高解像度を得るためには、単位画素あたりの面積を縮小し、高集積化を図る必要がある。一方光電変換部を構成するフォトダイオードの面積を小さくすると感度が低下するため、フォトダイオード領域の面積は確保しなければならない。
そこで、電荷転送部および周辺回路の配線の微細化をはかり、配線の面積比率を低減することにより、フォトダイオード領域の占有面積を確保しつつチップの微細化をはかるべく種々の研究がなされている。
【０００５】
このような状況の中で配線の微細化により高集積化を実現するためには配線層間の層間絶縁膜の平坦性を保つことは重要な技術課題となる。そこで平坦性の向上のために、電荷転送部を単層電極構造とした構造が提案されている（例えば特許文献１）。
【０００６】
ところで、従来の単層構造の電荷転送電極を用いた固体撮像素子では、電荷転送電極として多結晶シリコンあるいはアモルファスシリコン層を用い、第１層配線を形成した後に、この第１層配線のパターン表面を酸化し、第２層目の転送電極となる多結晶シリコンあるいはアモルファスシリコン層を堆積し、レジストを塗布し、レジストエッチバック法により全面エッチングを行うことにより電極の単層化を実施している。
【０００７】
従来の単層構造の電荷転送電極を用いた固体撮像素子の製造工程図を図８（ａ）乃至（ｄ）、図９（ａ）乃至（ｄ）、図１０（ａ）乃至（ｂ）に示す。例えば、従来の方法では、ｎ型シリコン基板１表面に、膜厚１５〜３５ｎｍの酸化シリコン膜２ａと、膜厚５０ｎｍの窒化シリコン膜２ｂと、膜厚１０ｎｍの酸化シリコン膜２ｃを形成し、３層構造のゲート酸化膜２を形成する。
【０００８】
続いて、このゲート酸化膜２上に、第１層ドープトアモルファスシリコン膜３ａを形成し、酸化シリコン膜４と、窒化シリコン膜５とを形成する。
続いて、そしてこの上層にレジストを塗布する。
【０００９】
そして、図８（ａ）に示すように、フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、パターン幅０．３から数μｍのレジストパターンＲ１を形成する。ここでこのパターン幅は０．３μｍ以下でもよい。
【００１０】
この後、図８（ｂ）に示すように、このレジストパターンＲ１をマスクとし、酸化シリコン膜４と、窒化シリコン膜５とをエッチングし、第１の電極のパターニング用のマスクパターンを形成する。
そしてアッシングによりレジストパターンを剥離除去し（図８（ｃ））、このマスクパターンをマスクとし、ゲート酸化膜２の窒化シリコン膜２ｂをエッチングストッパとして第１層ドープトアモルファスシリコン膜３ａを選択的にエッチング除去し、第１の電極を形成する（図８（ｄ））。
【００１１】
続いて、熱酸化法により第１の電極のパターンの表面に電極間絶縁膜６を形成し（図９（ａ））、この上層に第２層ドープトアモルファスシリコン膜３ｂを形成する（図９（ｂ））。
こののち、表面全体にレジストＲ２を塗布し（図９（ｃ））、レジストエッチバックにより第２層ドープトアモルファスシリコン膜３ｂの平坦化を行う（図９（ｄ））。
【００１２】
そして、図１０（ａ）に示すように、所望のレジストパターンＲ３で被覆する。
この後、このレジストパターンＲ２をマスクとして、フォトダイオード領域３０上の第２層ドープトアモルファスシリコン膜３ｂを選択的にエッチング除去する。
【００１３】
そして、図１０（ｂ）に示すように、アッシングによりレジストパターンＲ２を除去する。
このようにして、第２層ドープトアモルファスシリコン膜３ｂからなる第２の電極を形成し、表面の平坦な固体撮像素子電極が形成される。
【００１４】
この方法の場合、第２層ドープトアモルファスシリコン膜をエッチバックして単層構造の電荷転送電極を製造する際、第２層多結晶シリコン膜３ｂの上層にスピンコートによりレジストを塗布し、レジストとこの第２層ドープトアモルファスシリコン膜とのエッチング速度が同程度となるようにエッチングし、表面の平坦化をはかる。
【００１５】
しかしながら、第１層ドープトアモルファスシリコン膜の密度の小さい領域がウェハの周縁部にある場合には、スピンコートでレジストを形成すると、図１０（ａ）に示すように、レジストＲ２の表面レベルが低くなってしまい、その結果、図１０（ｂ）に示すように、ウェハの周縁部で第２層ドープトアモルファスシリコン膜の膜減りが生じてしまうことがある。
また、周縁部に限らず、第１層ドープトアモルファスシリコン膜の密度の小さい領域では、パターン間でレジストの薄い領域が形成されることがある。このような場合、配線抵抗のばらつきを生じるという問題がある。
【００１６】
また、レジストエッチバックに限らず、化学機械研磨（ＣＭＰ：Chemical  Mechanical  Polishing）によって平坦化を行なう場合にも同様に、第２層ドープトアモルファスシ
リコン膜（第２層導電性膜）の膜厚のばらつきを生じることがある。
【００１７】
このような膜厚のばらつきは、配線抵抗のばらつきや転送効率の劣化を生じることになる。また電荷転送電極より上層の平坦化膜、マイクロレンズ、カラーフィルタなどの各種の膜の膜厚の不均一化や形状ばらつきの増大を招くことにもなり、シェーディング、感度ばらつき、迷光によるスミアの悪化などが発生すると言う問題もある。
【００１８】
このため、上述したような方法では、さらなる感度の向上に対応するのは困難であった。
【００１９】
【特許文献１】特開平１１−２６７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
このように、従来の固体撮像素子では、単層電極構造の電荷転送電極の形成に際し、第２層導電性膜を平坦化する際、レジストエッチバック工程あるいはＣＭＰ工程における膜減りを生じ、第２層ドープトアモルファスシリコン膜の膜厚が小さくなるという問題があった。
【００２１】
本発明は前記実情に鑑みてなされたもので、第１層導電性膜のパターン上に第２層導電性膜を形成し、第１層導電性膜上の第２層導電性膜を除去して平坦化することにより単層電極構造の電荷転送電極を形成するに際し、第２層導電性膜の平坦化工程に起因する膜減りを防止し、均一な膜厚の電荷転送電極を形成することにより電荷転送効率の改善を図ることを目的とする。
【課題を解決するための手段】
【００２２】
そこで本発明の固体撮像素子の製造方法では、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する単層電極構造の電荷転送電極を備えた電荷転送部とを具備した固体撮像素子の製造方法において、ゲート酸化膜の形成された半導体基板表面に、第１の電極を構成する第１層導電性膜のパターンを形成する工程と、前記第１の電極の少なくとも側壁に電極間絶縁膜となる絶縁膜を形成する工程と、前記第１の電極および前記電極間絶縁膜の形成された前記半導体基板表面に第２の電極を構成する第２層導電性膜を形成する工程と、少なくとも前記第１の電極上の前記第２層導電性膜を除去し、平坦化する工程とを含み、前記平坦化する工程に先立ち、前記第２層導電性膜の上層の一部に除去抑制層を形成する工程を含む。
【００２３】
かかる構成によれば、第２層シリコン系導電性膜上で、エッチングを抑制したい領域に除去抑制層を形成しておくことにより、周縁部でも表面レベルが低くならないようにすることができるため、電荷転送電極を単層化する際に生じるシリコン系導電性膜、特に第２層シリコン系導電性膜の膜減りを防止することができ、均一な膜厚の電荷転送電極を形成することができる。したがって、素子特性のばらつきを防止し、信頼性の高い固体撮像素子を形成することが可能となる。なお、レジストをスピン塗布する際、ウェハの周縁部でレジストの表面レベルが低下しやすいが、周縁部以外の領域でもレジストの表面レベルが低下しやすい領域では除去抑制層を形成しておくことにより過エッチングを防止することができる。
【００２４】
また本発明の固体撮像素子の製造方法では、前記除去抑制層を形成する工程が、等方性エッチングによりパターニングする工程を含むことを特徴とする。
除去抑制層を等方性エッチングにより形成することにより、水平部分が過エッチングされることなく所望の除去抑制層のパターンを形成することができる。
【００２５】
また本発明の固体撮像素子の製造方法では、前記除去抑制層を形成する工程が、半導体基板の周縁部にのみ選択的に除去抑制層を残留させる工程を含む。
【００２６】
また本発明の固体撮像素子の製造方法では、前記平坦化する工程が、ＣＭＰ工程であるものを含む。
【００２７】
また本発明の固体撮像素子の製造方法では、前記平坦化する工程は、前記第２層導電性膜上にレジストを塗布する工程と、前記レジストと前記第２層導電性膜のエッチング速度がほぼ等しくなる条件でエッチングするレジストエッチバック工程とを含む。
この構成によれば、除去抑制層を付加しているため、ウェハ周縁部でフォトレジストの表面レベルが低下した場合にも除去抑制層によりエッチングが抑制され、第２層シリコン系導電性膜の膜減りを防止することができる。
【００２８】
また本発明の固体撮像素子の製造方法では、前記平坦化工程の後、前記除去抑制層を除去する工程を含む。
除去抑制層を除去することにより、後続工程あるいは素子特性に影響を与えないようにすることができる。
【００２９】
また本発明の固体撮像素子の製造方法では、前記除去抑制層が絶縁性材料で構成されている。
この場合は除去することなくそのまま残してもよい。
【００３０】
また本発明の固体撮像素子の製造方法では、前記除去抑制層が導電性材料で構成されている。
この場合は除去することなくそのまま残してもよく、また第２層導電性膜の比抵抗の増大を防止することができる。
【００３１】
また、本発明の方法は、半導体基板表面に、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられるフィールド酸化膜の形成領域に、トレンチを形成する工程と、前記トレンチ内にフィールド酸化膜を形成する工程と、前記フィールド酸化膜の形成された前記半導体基板表面を平坦化する工程と、前記半導体基板表面に、前記電荷転送電極、前記光電変換部および前記周辺回路部などの素子部を形成する工程とを含むものを含む。
この方法により容易に表面の平坦化をはかることができる。この場合トレンチの深さとフィールド酸化膜の厚さとが一致するように形成できる場合には、特に平坦化工程は不要となる場合もある。
【００３２】
また、本発明の固体撮像素子の製造方法は、前記フィールド酸化膜を形成する工程は、選択酸化（ＬＯＣＯＳ）工程を含むものを含む。
この方法によれば長時間を要するが膜質の良好なフィールド酸化膜を形成することが可能となる。
【００３３】
また、本発明の固体撮像素子の製造方法は、前記フィールド酸化膜を形成する工程は、前記トレンチにＣＶＤ法により絶縁膜を充填する工程を含むものを含む。
この方法によれば、フィールド酸化膜の形成に要する時間の短縮を図ることができる。  なお、ＬＯＣＯＳとＣＶＤとを併用し、素子分離を重視するアンプ部付近ではＬＯＣＯＳ、平坦性を重視する部分ではＣＶＤというように同一基板面内で複数の方法を併用してもよい。
【００３４】
また、本発明の固体撮像素子の製造方法は、前記半導体基板表面を平坦化する工程は、前記半導体基板表面にスピンコート法によりレジストを塗布する工程と、レジストエッチバック法により、平坦化する工程とを含むものを含む。
【００３５】
また、本発明の固体撮像素子の製造方法は、前記半導体基板表面を平坦化する工程は、ＣＭＰ（化学的機械研磨）法により前記半導体基板表面を平坦化する工程とを含むものを含む。
【００３６】
また、本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンを形成する工程は、前記レジストの表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含むものを含む。
【００３７】
また、本発明の固体撮像素子の製造方法は、前記第１層導電性膜のパターンを形成する工程は、前記第２層導電性膜の表面レベルが前記半導体基板上で所定の値以下とならないように、ダミーパターンを含む前記パターンを形成する工程を含む。
【００３８】
半導体基板上の配線部、フォトダイオード部以外の領域などパターン密度の小さい領域、特にウェハ周縁部では、レジストの膜厚が小さくなり、表面レベルが低下しやすいが、この構成では、ダミーパターンの追加によりレジストエッチバックに先立ち、表面レベルが周縁部でも低くならないようにすることができるため、電荷転送電極を単層化する際に生じる導電性膜、特に第２層導電性膜の膜減りを防止することができる。したがって、均一な膜厚の電荷転送電極および周辺回路を形成することができるため、素子特性のばらつきを防止し、信頼性の高い固体撮像素子を形成することが可能となる。なお、レジストをスピン塗布する際、ウェハの周縁部でレジストの表面レベルが低下しやすいが、周縁部以外の領域でもレジストの表面レベルが低下しやすい領域ではダミーパターンによりレジストの表面レベルを上げるようにするのが望ましい。
【００３９】
また、本発明の固体撮像素子の製造方法は、前記第２層導電性膜を形成する工程に先立ち、前記第１の電極の表面にＣＭＰストッパとなるストッパ層を形成する工程を含み、前記平坦化工程は、前記ストッパ層をストッパとしてＣＭＰを行う工程であるものを含む。
【００４０】
この構成により、第１の電極が削られることなく、第１の電極上でＣＭＰを停止することができるため、平坦性が良好で、高歩留まりの電荷転送部を形成することが可能となる。ここで第２層導電性膜をシリコン系導電性膜で構成する場合には、窒化シリコンなどを用いるのが望ましい。また、第１の電極のパターニングに際し、酸化シリコンと窒化シリコンとの２層膜をマスクとして用い、これをこのまま残してＣＭＰストッパに用いることにより、工数を増大することなく、良好なパターニングを可能にするとともに、平坦性に優れた電荷転送部を形成することが可能となる。
【００４１】
また本発明の固体撮像素子では、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される周辺回路部とを具備した固体撮像素子において、前記電荷転送電極が、第１層導電性膜からなる第１の電極と、この第１の電極の側壁を覆う電極間絶縁膜を介して形成される第２層導電性膜からなる第２の電極との単層電極構造を有しており、前記第２の電極または前記周辺回路部の少なくとも一部の表面が、前記第２層導電性膜と異なる材料で被覆されている。
この構成により、第２層導電性膜と異なる材料で被覆されているため、固体撮像素子製造時にはエッチバックやＣＭＰ工程においてエッチングストッパとして作用させることができる。
【００４２】
また本発明の固体撮像素子は、前記周辺回路部のうち基板の周縁部に位置する表面全体が、前記第２層導電性膜と異なる材料で被覆されたものを含む。
この構成により、上記効果に加えて、実装時にはパッドとして用いるようにすることも可能である。
【００４３】
また本発明の固体撮像素子では、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられたフィールド酸化膜の表面レベルが、前記光電変換部の表面レベルと同程度であるものを含む。
【００４４】
この構成によれば、前記光電変換部の有効撮像領域を囲むように、周辺回路部および前記電荷転送部に設けられたフィールド酸化膜の表面レベルが、前記光電変換部の表面レベルと同程度であるため、素子領域の形成に際し、基板表面全体が平坦であることになり、フォトリソグラフィによるパターン精度が大幅に向上し、２層電極構造のみならず単層電極構造の場合にも有効である。
また表面レベルが平坦であるため、電荷転送電極を単層化する際に生じる導電性膜、特に第２層導電性膜の膜減りを防止することができる。したがって、均一な膜厚の電荷転送電極および周辺回路を形成することができるため、素子特性のばらつきを防止し、信頼性の高い固体撮像素子を形成することが可能となる。なお、レジストをスピン塗布する際、ウェハの周縁部でレジストの表面レベルが低下しやすいが、周縁部以外の領域でもレジストの表面レベルが低下しやすい領域ではダミーパターンによりレジストの表面レベルを上げるようにするのが望ましい。
ここで有効撮像領域とは、光電変換部と電荷転送部とを含むものとする。
なお第２層導電性膜のＣＭＰ（化学的機械研磨）工程やエッチバック工程などの平坦化工程に際して光電変換部の表面レベルと、電荷転送電極を形成する電荷転送部および周辺回路部のゲート酸化膜の上面レベル表面とが同程度とするのが望ましく、少なくとも光電変換部の形成された領域の基板の表面レベルと、フィールド絶縁膜の表面レベルとが同程度であればよい。
【発明の効果】
【００４５】
本発明の方法によれば、レジストエッチバック法あるいはＣＭＰ法により平坦化を行ない、単層電極構造の電荷転送電極を形成する際、膜減りの生じ易い領域に除去抑制層を形成することにより、下地のパターンの有無に起因する表面レベルのばらつきによる、第２層シリコン系導電性膜の膜減り、あるいは過エッチングなどによる膜減りを防止することができ、電荷転送効率の良好な固体撮像素子を形成することが可能となる。
【発明を実施するための最良の形態】
【００４６】
以下本発明の実施の形態について図面を参照しつ説明する。
（第１の実施の形態）
【００４７】
この固体撮像素子は、図１乃至図４にその電極形成工程を示すように、単層電極構造の電荷転送電極を備えた固体撮像素子を形成するに際し、レジストエッチバックを用いた平坦化処理によって第２層アモルファスシリコンで構成される第２の電極および配線を形成するに先立ち、前記第２層導電性膜の上層の一部に第２層導電性膜がエッチング除去されるのを抑制する除去抑制層（以下エッチング抑制層）を形成する工程を含む。このエッチング抑制層は、第２層導電性膜上であって第１の電極とは非対向である領域の一部に形成される。
【００４８】
これにより、レジストエッチバックによる平坦化処理によって第２層アモルファスシリコンで構成される第２の電極および配線についても、周縁部などで、レジストの表面レベルが低くなっている領域においても膜減りが生じることもない。したがって、電荷転送部および周辺回路部において、膜減りもなく、良好に表面の平坦化をはかることができる。
【００４９】
なお、図５および図６に全体の概要説明図（この図では周縁部は示されていない）を示すように、シリコン基板１には、複数のフォトダイオードを含むフォトダイオード領域３０が形成され、フォトダイオードで検出した信号電荷を転送するための電荷転送部４０が、フォトダイオード領域３０の間に形成される。図６は図５のＡ−Ａ断面図である。
【００５０】
電荷転送電極によって転送される信号電荷が移動する電荷転送チャネル３１は、図５では図示していないが、電荷転送部４０が延在する方向と交差する方向に、形成される。
【００５１】
なお、図５においては、電極間絶縁膜６の内、フォトダイオード領域３０を含む光電変換部と電荷転送部４０との境界近傍に形成されるものの記載を省略してある。
【００５２】
図６に示すように、シリコン基板１内には、フォトダイオード領域３０、電荷転送チャネル３３、チャネルストップ領域３２、電荷読み出し領域３４が形成され、シリコン基板１表面には、ゲート酸化膜２が形成される。ゲート酸化膜２表面には、酸化シリコン膜からなる電極間絶縁膜６と電荷転送電極３（第１層ドープトアモルファスシリコン膜３ａからなる第１の電極、第２層ドープトアモルファシリコン膜３ｂからなる第２の電極）が形成される。
【００５３】
電荷転送部４０は、上述したとおりであるが、図５に示すように、電荷転送部４０の電荷転送電極上面には中間層７０が形成される。７１は遮光膜、７２はＢＰＳＧ（borophospho  silicate  glass）からなる絶縁膜、７３はＰ−ＳｉＮからなる絶縁膜（パッシベーション膜）、７４は透明樹脂膜からなる平坦化層である。
【００５４】
固体撮像素子の上方には、フォトダイオード領域３０を除いて遮光膜７１が設けられ、さらにカラーフィルタ５０、マイクロレンズ６０が設けられる。また、カラーフィルタ５０とマイクロレンズ６０との間は、絶縁性の透明樹脂等からなる平坦化層６１が充填される。
また、図５では、いわゆるハニカム構造の固体撮像素子を示しているが、正方格子型の固体撮像素子にも適用可能であることはいうまでもない。
【００５５】
次にこの固体撮像素子の製造工程について詳細に説明する。
まず、不純物濃度１．０×１０１６ｃｍ−３程度のｎ型のシリコン基板１表面に、膜厚
１５〜３５ｎｍの酸化シリコン膜２ａと、膜厚５０ｎｍの窒化シリコン膜２ｂと、膜厚１０ｎｍの酸化シリコン膜２ｃを形成し、３層構造のゲート酸化膜２を形成する。
【００５６】
続いて、このゲート酸化膜２上に、ＰＨ３とＨｅとを添加したＳｉＨ４を反応性ガスと
して用いた減圧ＣＶＤ法により、膜厚０．４μｍのリンドープの第１層ドープトアモルファスシリコン膜３ａを形成する。このときの基板温度は６００〜７００℃とする。
【００５７】
この後、減圧ＣＶＤ法により膜厚１５ｎｍの酸化シリコン膜４と、膜厚５０ｎｍの窒化シリコン膜５とを形成する。
【００５８】
続いて、そしてこの上層にポジレジストを厚さ０．５〜１．４μｍとなるように塗布し、フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、レジストパターンＲ１を形成する（図１（ａ））。
【００５９】
この後、ＣＨＦ３とＣ２Ｆ６とＯ２とＨｅとの混合ガスを用いた反応性イオンエッチン
グにより、酸化シリコン膜４と、窒化シリコン膜５とをエッチングし（図１（ｂ））、第１層ドープトアモルファスシリコン膜３ａのパターニング用のマスクパターンを形成する。
そしてアッシングによりレジストパターンを剥離除去する（図１（ｃ））。
【００６０】
この後、ＨＢｒとＯ２との混合ガスを用いた反応性イオンエッチングによりこのマスクパターンをマスクとし、ゲート酸化膜２の窒化シリコン膜２ｂをエッチングストッパとして第１層ドープトアモルファスシリコン膜３ａを選択的にエッチング除去し、第１の電極および周辺回路の配線を形成する（図１（ｄ））。ここではＥＣＲ(電子サイクロトロン共鳴：Electron Cycrotoron Resonance)方式あるいはＩＣＰ（誘導結合Inductively Coupled Plasma）方式などのエッチング装置を用いるのが望ましい。
【００６１】
続いて、熱酸化法により第１の電極のパターンの側面に膜厚８０ｎｍの酸化シリコン膜からなる電極間絶縁膜６を形成する（図２（ａ））。
【００６２】
次に、ＳｉＨ４ガスにＰＨ３とＨｅとを添加した反応性ガスを用いた減圧ＣＶＤ法により膜厚０．４〜０．７μｍの第２層ドープトアモルファスシリコン膜３ｂを形成する（図２（ｂ））。このとき第２層ドープトアモルファスシリコン膜３ｂの膜厚は第１層ドープトアモルファスシリコン膜およびその上層の酸化シリコン膜４および窒化シリコン膜５の膜厚の合計膜厚と同程度かそれよりも厚くなるように形成する必要がある。
【００６３】
この後、減圧ＣＶＤ法により、エッチング抑制層７としての酸化シリコン膜を膜厚１５０ｎｍとなるように形成する。ここで、反応性ガスとしては、ＳｉＨ４（５０ｓｃｃｍ）とＮ２（２５００ｓｃｃｍ）との混合ガスを用い、圧力１．２Ｔｏｒｒ、基板温度７５０℃とした。
【００６４】
次いで、図２（ｃ）に示すように、エッチング抑制層７のパターニングのためのレジストパターンＲ２を形成する。
【００６５】
そして、図２（ｄ）に示すように、このレジストパターンＲ２をマスクとして、等方性エッチングを行い、エッチング抑制層７をパターニングする。
【００６６】
さらに、エッチング抑制層７のパターンの形成された第２層ドープトアモルファスシリコン膜３ｂの上層にレジストＲ３を塗布し、表面レベルが完全に平坦となるようにする（図３（ａ））。ここでレジストＲ３としては、ＯＦＰＲ８００を使用し膜厚７００〜８００ｎｍとなるように塗布した。
【００６７】
続いて、図３（ｂ）に示すように、レジストと第２層ドープトアモルファスシリコン膜３ｂのエッチング速度がほぼ同一となる条件で、全面エッチングを行い、第２層ドープトアモルファスシリコン膜３ｂの平坦化を行う。ここではエッチング抑制層７を形成しているため、レジストの表面レベルが基板周縁部で低くなっていても膜減りが生じることなく、所望の表面レベルの第２層ドープトアモルファスシリコン膜３ｂを得ることができる。      
【００６８】
この後、図３（ｃ）に示すように、レジストパターンＲ４によって素子形成部を被覆し、このレジストパターンＲ４をマスクとして酸化シリコン膜からなるエッチング抑制層７をエッチング除去する。
【００６９】
このようにして、図４（ａ）に示すように、膜減りが生じることなく、所望の表面レベルの第２層ドープトアモルファスシリコン膜３ｂを得ることができる。
【００７０】
この後、図４（ｂ）に示すように、周辺回路形成のためのレジストパターンＲ５を形成する。ここでは、固体撮像素子形成部および周辺回路部の一部を覆うようにレジストパターンＲ５を形成する。
【００７１】
そして、図４（ｃ）に示すように、このレジストパターンＲ５をマスクとして、フォトダイオード領域３０上の第２層ドープトアモルファスシリコン膜３ｂをエッチング除去するとともに周辺回路パターン３Ｓを残留させる。
そして、アッシングによりレジスト除去を行なうことにより、固体撮像素子形成部および周辺回路部の一部を覆うように第２層ドープトアモルファスシリコン膜３ｂが形成される。
【００７２】
このようにして、第２層ドープトアモルファスシリコン膜３ｂからなる第２の電極を形成し、表面の平坦な電荷転送電極が形成される。
【００７３】
そしてこの上層に遮光膜のパターン７１、膜厚７００ｎｍのＢＰＳＧ膜７２を形成し、８５０℃でリフローし平坦化する。そしてＰ−ＳｉＮからなる絶縁膜（パッシベーション膜）７３、透明樹脂膜からなる平坦化層７４を形成する。
この後、カラーフィルタ５０、平坦化層６１、マイクロレンズ６０などを形成して、図５および図６に示すような固体撮像素子を得る。
【００７４】
この方法によれば、基板周縁部すなわち周辺回路部の外側に窒化シリコン膜からなるエッチング抑制層７を形成しているため、膜減りを抑制し、エッチバックのためのレジストの表面レベルが低くなったとしても、周縁部での膜減りのない、高精度のパターン形成を実現することができ、機能的にも信頼性の高い動作特性を得ることができる。
【００７５】
以上のように、かかる構成によれば、基板周縁部など、第１の電極のパターン密度が小さいところ、特に基板周縁部など、スピン塗布によりレジストを塗布する際にレジストの表面レベルが低くなる箇所などに、エッチング抑制層のパターンを形成しておくことにより、平坦な第２の電極および周辺回路を形成することができる。したがって、特性のばらつきがなく、信頼性の高い固体撮像素子を形成することができる。
【００７６】
なお、エッチング抑制層としては、酸化シリコンに限定されることなく窒化シリコン膜などの他の絶縁膜との積層膜を用いてもよい。このエッチング抑制層はエッチング除去したが、エッチング除去することなく、残留させてもよい。この場合第２の電極または周辺回路部の少なくとも一部の表面が第２層導電性膜と異なる材料で被覆されることになる。
【００７７】
（実施例１）
他の工程については通例の方法を用い、エッチング抑制層７の形成およびパターニングについては、以下のような条件を用いた。すなわち、減圧ＣＶＤ法により、エッチング抑制層７としての酸化シリコン膜を膜厚１０〜３０ｎｍとなるように形成する（図２（ｂ））。ここで、反応性ガスとしては、ＳｉＨ４（５０ｓｃｃｍ）とＮ２（２５００ｓｃｃｍ）との混合ガスを用い、圧力１．２Ｔｏｒｒ、基板温度７５０℃とした。
【００７８】
そして、図２（ｃ）に示すように、エッチング抑制層７のパターニングのためのレジストパターンＲ２を形成する。
【００７９】
そして、図２（ｄ）に示すように、このレジストパターンＲ２をマスクとして、等方性エッチングを行い、エッチング抑制層７をパターニングする。このときのエッチング条件は希ＨＦ系のウェットエッチングを用いた。
【００８０】
この方法によれば、基板周縁部の外側に酸化シリコン膜からなるエッチング抑制層７を形成しているため、膜減りを抑制し、エッチバックのためのレジストの表面レベルが低くなったとしても、周縁部での膜減りのない、高精度のパターン形成を実現することができ、機能的にも信頼性の高い動作特性を得ることができる。
【００８１】
（実施例２）
他の工程については通例の方法を用い、エッチング抑制層７の形成およびパターニングについては、以下のような条件を用いた。すなわち、減圧ＣＶＤ法により、エッチング抑制層７としての窒化シリコン膜を膜厚１５０ｎｍとなるように形成する（図２（ｂ））。ここで、反応性ガスとしては、ＳｉＨ２Ｃｌ２（９０ｓｃｃｍ）とＮＨ３（９００ｓｃｃ
ｍ）との混合ガスを用い、圧力０．５Ｔｏｒｒ、基板温度７８０℃とした。
【００８２】
そして、図２（ｃ）に示すように、エッチング抑制層７のパターニングのためのレジストパターンＲ２を形成する。
【００８３】
そして、図２（ｄ）に示すように、このレジストパターンＲ２をマスクとして、異方性エッチングを行い、エッチング抑制層７をパターニングする。このときのエッチング条件はＣＨＦ３（３３ｓｃｃｍ）とＣ２Ｆ６（１３ｓｃｃｍ）と０２（７．５ｓｃｃｍ）とＨｅ（４０ｓｃｃｍ）との混合ガスを用い、圧力１５５０ｍＴｏｒｒ、パワー７００Ｗ、基板温度３０℃とした。
【００８４】
この方法によれば、基板周縁部の外側に窒化シリコン膜からなるエッチング抑制層７を形成しているため、膜減りを抑制し、エッチバックのためのレジストの表面レベルが低くなったとしても、周縁部での膜減りのない、高精度のパターン形成を実現することができ、機能的にも信頼性の高い動作特性を得ることができる。
【００８５】
（比較例１）
他の工程については通例の方法を用い、エッチング抑制層７を形成しない他は実施例１および２と同様に形成した。
【００８６】
この結果、実施例１，２ではそれぞれ、第１および第２の電極と、周辺回路部での基板面からの膜厚差が従来の０．２μｍに比べ０μｍと良好な平坦性が実現でき、大幅に良好な特性を得ることができた。
【００８７】
前記第１および第２の実施の形態ではエッチバックによって平坦化を行なう場合について説明したが、ＣＭＰによって平坦化を行なう場合にも適用可能であることはいうまでもない。
（第２の実施の形態）
【００８８】
本実施の形態の固体撮像素子は、周辺回路部および前記電荷転送部に設けられたフィールド酸化膜の表面レベルが、前記光電変換部の表面レベルと同程度となるようにし、素子領域の形成に際し、基板表面全体が平坦となるようにし、フォトリソグラフィによるパターン精度を高めるようにしたもので、電荷転送電極を単層化する際に生じる導電性膜、特に第２層導電性膜の膜減りを防止することができ、均一な膜厚の電荷転送電極および周辺回路を形成するものである。すなわち、図７（ａ）および（ｂ）に示すように、光電変換部と、前記光電変換部で生起せしめられた電荷を転送する電荷転送電極を備えた電荷転送部と、前記電荷転送部に接続される出力回路を含む周辺回路部とを具備した固体撮像素子においてその有効撮像領域（受光領域）Ａを囲むように枠状に形成されたフィールド酸化膜１０の表面が、フォトセンサを備えた光電変換部と電荷転送部の表面レベルと同一となるようにリセスロコス（Recess  LOCOS）法によって形成されたことを特徴とする。ここで図７（ａ）は固体撮像素子チップを示す概要図であり、ここで有効撮像領域は、光電変換部と垂直転送路（電荷転送部の一部）を含む受光領域と水平転送路（電荷転送部の一部）とで構成されており、その外側に周辺回路Ｏとしての出力回路が形成されている。ここでｐは固体撮像素子チップ周縁部に設けられたパッドである。また出力回路を含む周辺回路部は非撮像領域Ｂに相当する。
なお、図７（ａ）および（ｂ）に概要説明図を示すように、シリコン基板１には、光電変換部を構成する複数のフォトダイオード領域が形成され、フォトダイオードで検出した信号電荷を転送するための電荷転送部が、フォトダイオード領域の間に形成される。ここで図７（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断して得られる断面である。
フィールド絶縁膜以外の部分については、前記第１の実施の形態に示した通例の固体撮像素子と同様に形成されている。
【００８９】
すなわち、図７（ａ）および（ｂ）に示すように、フィールド酸化膜１０が基板１の表面に形成されたトレンチＴ内に形成され、基板１の表面レベルとフィールド酸化膜１０の表面レベルとが同一となるように形成されていることを特徴とする。
【００９０】
シリコン基板１表面に形成されたトレンチＴ内に、選択酸化によるフィールド酸化膜１０が形成されており、非撮像領域Ｂと有効撮像領域Ａとの界面での段差が０となるようにＣＭＰ処理がなされている。そしてシリコン基板１内にフォトダイオードを含む光電変換部が形成されると共に、このフォトダイオードによる光電電流を電荷転送部を介して読み出すように構成されている。
【００９１】
ここでは、シリコン基板１の非撮像領域および電荷転送部の素子分離領域に形成された、深さ６００ｎｍ程度のトレンチＴ内に選択酸化による厚さ６００ｎｍのフィールド酸化膜１０としての酸化シリコン膜が形成されている。このフィールド酸化膜１０上には、信号電荷を水平方向に転送する水平転送レジスタや信号処理回路および配線７が形成されている。
【００９２】
かかる構成によれば、図７（ａ）および（ｂ）に示すように、平坦な表面にパターンが形成されているため極めて高精度のパタ  ーン形成が可能となり、極めて微細な電荷転送部の形成が可能となる。また周辺回路部を含む配線３Ｓも微細化が可能となる。
なお前記実施の形態では、シリコン基板１表面に形成されたトレンチＴ内に、選択酸化によるフィールド酸化膜１０を形成したが、トレンチ内に酸化シリコン膜などを充填するようにしてもよい。
【産業上の利用可能性】
【００９３】
以上説明してきたように、本発明の方法によれば、第２層導電性膜をエッチバックにより平坦化して単層電極構造の電荷転送電極を形成するに際し、エッチバックに先立ち、膜減りの生じ易い領域にエッチング抑制層のパターンを形成しておくことにより、膜減りを防止しているため、特性のばらつきを低減し、信頼性の高い電荷転送電極を得ることができることから、微細でかつ高感度の固体撮像装置の形成に有効である。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図２】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図３】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図４】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図である。
【図５】本発明の第１の実施の形態の固体撮像素子を示す図である。
【図６】本発明の第１の実施の形態の固体撮像素子を示す断面図である。
【図７】本発明の第２の実施の形態の固体撮像素子を示す図である。
【図８】従来例の固体撮像素子の製造工程を示す図である。
【図９】従来例の固体撮像素子の製造工程を示す図である。
【図１０】従来例の固体撮像素子の製造工程を示す図である。
【符号の説明】
【００９５】
１  シリコン基板
２  ゲート酸化膜
３ａ  第１の電極（第１層ドープトアモルファスシリコン膜）
３ｂ  第２の電極（第２層ドープトアモルファスシリコン膜）
３  電荷転送電極
４  酸化シリコン膜
５  窒化シリコン膜
６  電極間絶縁膜
７  エッチング抑制層
３０  フォトダイオード領域
４０  電荷転送部
５０  カラーフィルタ
６０  マイクロレンズ
７０  中間層
【図１】
2006013459.tif 000003
【図２】
2006013459.tif 000004
【図３】
2006013459.tif 000005
【図４】
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【図５】
2006013459.tif 000007
【図６】
2006013459.tif 000008
【図７】
2006013459.tif 000009
【図８】
2006013459.tif 000010
【図９】
2006013459.tif 000011
【図１０】
2006013459.tif 000012