(57)【要約】【課題】  生産性を低下させることなく、従来よりもＯＮ抵抗の低いトレンチ型ＭＯＳＦＥＴを実現する。【解決手段】  本発明のトレンチ型ＭＯＳＦＥＴは、Ｐ型の高ドープドレイン部である基板１、Ｐ型の低ドープドレイン部であるエピタキシャル層２、Ｎ型のボディ部３、及びＰ型のソース拡散部７が、この順に隣接して形成された半導体基板にトレンチ部６が形成されており、トレンチ部６とは絶縁された状態で、トレンチ部６を覆うようにソース拡散部７が形成されているから、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下することができる。【選択図】  図１
2006128506.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、トレンチ部が設けられたトレンチ型ＭＯＳＦＥＴであって、
上記トレンチ部は上記ソース部によって覆われており、かつトレンチ部とソース部とは絶縁されていることを特徴とするトレンチ型ＭＯＳＦＥＴ。
【請求項２】
前記トレンチ部は、前記チャネルボディ部、及び前記低ドープドレイン部を貫通し、前記高ドープドレイン部に至っており、前記チャネルボディ部に囲まれた部分にチャネル導電を制御するゲート電極が設けられ、前記低ドープドレイン部に囲まれた部分に絶縁体部が設けられているものであることを特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項３】
前記ゲート電極の底部から前記半導体基板表面までの距離と、前記高ドープドレイン部と前記低ドープドレイン部との境界面から前記半導体基板表面までの距離とが、略等しいことを特徴とする請求項２に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項４】
前記トレンチ部は、前記高ドープドレイン部、及び前記低ドープドレイン部を貫通して、前記チャネルボディ部に至っており、上記高ドープドレイン部に囲まれた部分にチャネル導電を制御するゲート電極が設けられており、上記低ドープドレイン部に囲まれた部分に上記ゲート電極とは電気的に分離された下部電極が設けられていることを特徴とする請求項１に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項５】
前記下部電極を電気的に駆動する増幅器の出力が、上部ゲート電極に提供される電圧と関連づけられていることを特徴とする請求項４に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項６】
前記トレンチ部の垂直壁には、ゲート誘起チャネルが形成されていることを特徴とする請求項１乃至５のいずれか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項７】
前記チャネルボディ部の深さと前記ソース部の接合深さとの差により、チャネル長が規定されていることを特徴とする請求項１乃至６の何れか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項８】
前記半導体基板がシリコンであることを特徴とする請求項１乃至７の何れかに１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項９】
前記低ドープドレイン部がＳｉＧｅのエピタクシーによって形成されたものであることを特徴とする請求項１乃至８の何れか項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項１０】
前記低ドープドレイン部は、
不純物のドーピングレベルＮdriftと、前記トレンチ部間の幅Ｔｓとの積Ｔｓ×Ｎdriftが、３×１０１１〔ａｔｏｍｓ／ｃｍ２〕以上、３×１０１２〔ａｔｏｍｓ／ｃｍ２〕以下の範囲内のものであることを特徴とする請求項１乃至９の何れか１項に記載のトレンチ型ＭＯＳＦＥＴ。
【請求項１１】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、隣接する各部同士が接触するように、この順に形成された半導体基板上にトレンチ部が設けられたトレンチ型ＭＯＳＦＥＴの製造方法であって、
上記トレンチ部上に絶縁膜を形成した後に、当該絶縁膜が形成されたトレンチ部及び上記チャネル部上にアモルファスシリコン層を積層し、当該アモルファスシリコン層を結晶化することにより上記ソース部を形成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
【請求項１２】
前記アモルファスシリコンの結晶化が、不活性ガス雰囲気中における熱処理によってなされることを特徴とする請求項１１に記載のトレンチ型ＭＯＳＦＥＴの製造方法。
【請求項１３】
前記不活性ガスが窒素ガスであり、前記熱処理が、雰囲気温度５５０℃以上６００℃以下の範囲内で行われることを特徴とする請求項１２に記載のトレンチ型ＭＯＳＦＥＴの製造方法。
造方法。
【請求項１４】
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、隣接する各部同士が接触するように、この順に形成された半導体基板上にトレンチ部が設けられたトレンチ型ＭＯＳＦＥＴの製造方法であって、
上記トレンチ部上に絶縁膜を形成した後に、当該絶縁膜が形成されたトレンチ部及び上記チャネル部上にポリシリコン層を積層し、上記ソース部を形成することを特徴とするトレンチ型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造及びその製造方法に関し、特にＤＣ−ＤＣコンバータや、ハイサイド・ロードドライブ（high-side load drive）のような電源装置への応用に有用な、トレンチ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、垂直型のトレンチ型ＭＯＳＦＥＴ（以下、適宜「トレンチＭＯＳ」という）は、その構造的な効率が良く、ＯＮ抵抗特性が低いという利点があるため、電源制御用の電子装置として広く用いられている。
【０００３】
図８（ａ）〜（ｆ）は、従来の典型的なＮ−チャネル・トレンチ型ＭＯＳＦＥＴの製造工程を示す断面図である（例えば、非特許文献１参照）。ここで、トレンチ型ＭＯＳＦＥＴにおける２つの重要なパラメータ（key parameter）として、（ａ）ブレークダウン電圧（以下、適宜「ＢＶｄｓｓ」という。）、及び（ｂ）ＯＮ抵抗（以下、適宜「ＲＯＮ」という。）が挙げられる。
【０００４】
ＭＯＳＦＥＴを構成する各部分の物理的な配置、及びＯＮ抵抗に対する各部分の抵抗を図９に示す。同図において、Ｒsはソース部における拡散及び接触抵抗の抵抗値を、Ｒchは誘起された状態のＭＯＳＦＥＴ（induced MOSFET）チャネル部の抵抗値を、Ｒaccはゲートとドレインとのオーバーラップ（acumulation)の抵抗値を、Ｒdriftは低ドープドレイン部の抵抗値を、Ｒsubは高ドープドレイン部（基板）の抵抗値を、それぞれ示している。
【０００５】
ＭＯＳＦＥＴのＯＮ抵抗（ＲＯＮ）と図９に示した各部分の抵抗との間には、下記の式（１）の関係が成り立っている。
ＲＯＮ＝Ｒsub＋Ｒch＋Ｒacc＋Ｒdrift＋Ｒsub  …（１）
高いブレークダウン電圧（ＢＶｄｓｓ）を得るためには、一般に、ドリフト部にドープする不純物の濃度を低くする必要がある。しかし、ドリフト部にドープする不純物の濃度を低くすれば、Ｒdriftが高くなるから、ＭＯＳＦＥＴ全体としてのＯＮ抵抗（ＲＯＮ）が増加する。このように、ＲＯＮとＢＶｄｓｓとの間には、二律背反（トレードオフ）の関係がある。
【０００６】
従来のトレンチ型ＭＯＳＦＥＴにおける、特定のＯＮ抵抗（specific ON resistance）を小さくするための技術は、図１０に示すように、セルピッチを小さくすることに依存するものである。また、ブレークダウン電圧を増大させるための技術としては、トレンチの深さ及び形状を、例えば１１に示すもののように最適化することが挙げられる（例えば、特許文献１参照）。トレンチのコーナー部におけるブレークダウン電圧の低下を抑制するための、ＭＯＳＦＥＴ構造及びドーピングプロファイルを図１２示す（例えば、特許文献２参照）。
【０００７】
また、トレンチ型ＭＯＳＦＥＴに関する、上記した文献以外の従来技術としては、特許文献３に記載の半導体およびその製造方法、特許文献４に記載のｐ−チャネル・トレンチ型ＭＯＳＦＥＴ、及び特許文献５に記載の半導体装置およびその製造方法などが挙げられる。
【特許文献１】米国特許第５，１６８，３３１号明細書（１９９２年１２月１日公開）
【特許文献２】米国特許第４，８９３，１６０号明細書（１９９０年１月９日公開）
【特許文献３】特開平８−２３０９２号公報（１９９６年１月２３日公開）
【特許文献４】特開平１１−３５４７９４号公報（１９９９年１２月２４日公開）
【特許文献５】特開２００３−３２４１９７号公報（２００３年１１月１４日公開）
【非特許文献１】Krishna Shenai著,「Optimized Trench MOSFET Technologies for Power Devices」,IEEE Transactions on Electron Devices, vol. 39, no. 6, p1435-1443, June 1992年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、トレンチ型ＭＯＳＦＥＴに関する上記の従来技術には、以下に記す（ａ）〜（ｃ）のような問題点がある。
（ａ）ＯＮ抵抗を低下させるための主な手段であるセルピッチの微細化は、フォトリソグラフィー／エッチング工程により制限される。
（ｂ）トレンチ型ＭＯＳＦＥＴのサイズはセルピッチによって決定されており、セルピッチはトレンチのサイズとコンタクトのサイズとにより制限される。
（ｃ）ブレークダウン電圧の増大には、特別なトレンチ形状及び／又は追加的な製造工程を必要とするから、製造工程の複雑化、製造コストの増大、及び生産性の低下を招来する。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＯＮ抵抗の低下やブレークダウン電圧の増大といったトレンチ型ＭＯＳＦＥＴに要求される特性を、上記した問題点を招来することなく向上させることができる、トレンチ型ＭＯＳＦＥＴの構造を実現することである。
【課題を解決するための手段】
【００１０】
本発明のトレンチ型ＭＯＳＦＥＴにおいては、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下させるための主な手段として、下記の技術手段（ａ）（ｂ）及びこれらの組み合わせを用いている。
（ａ）ソース拡散抵抗を低下させるために、トレンチ部の上部全体を覆うように形成されたソース部。
（ｂ）垂直方向の電界強度を抑制したドリフト部。
【００１１】
また、上記のようにトレンチ部を覆うようにソース部を形成することにより、トレンチ型ＭＯＳＦＥＴのセルピッチを小さくすることが可能になるから、トランジスタのサイズを小さくすることができる。
【００１２】
本発明のトレンチ型ＭＯＳＦＥＴは、上記の課題を解決するために、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、トレンチ部が設けられたトレンチ型ＭＯＳＦＥＴであって、上記トレンチ部は上記ソース部によって覆われており、かつトレンチ部とソース部とは絶縁されていることを特徴としている。
【００１３】
上記の構成により、ソース部のコンタクトに関する制約を無くすことで、高密度化やＯＮ抵抗の低減といった、トレンチ型ＭＯＳＦＥＴの特性を改善することができる。すなわち、トレンチ部とソース部とを絶縁した状態でトレンチ部を覆うようにソース部を構成することにより、ＯＮ抵抗の低減を実現することができる。
【００１４】
また、従来のトレンチ型ＭＯＳＦＥＴでは、図１０に示すように、基板表面でトレンチ部によってソース部が分割されていたため、当該分割されていたソース部毎に個々にソースコンタクトをとるための孔を設ける必要があった。これに対し、本発明のトレンチ型ＭＯＳＦＥＴのソース部は、トレンチ部を覆う連続した面として構成されているから、ソース部へのコンタクト孔を設ける位置に制限がなくなり、ルールのゆるいプロセスによる高密度化が可能となる。
【００１５】
すなわち、本発明のトレンチ型ＭＯＳＦＥＴは、トレンチ部がソース部により覆われているから、従来のコンタクト孔を空けるための設計（及び工程）上の制約がなくなり、従来と同じレベルの微細プロセスが不要となる。これにより、従来よりも製造コストを低減することが可能となる。
【００１６】
また、チャネルボディ部は、当該チャネルボディ部に電位を与えるためのボディコンタクト部を備えている。本発明のトレンチ型ＭＯＳＦＥＴをパワー素子として使う場合には、一般的に、ボディコンタクト部はソース部と同電位で用いられるが、これらに異なる電位を与える事としてもよい。
【００１７】
なお、トレンチ部とソース部とを絶縁するための構成は、特に限定されるものではないが、例えば両者の間にゲート絶縁層を形成することとしてもよい。また、上記「第１の導電タイプ」と「第２の導電タイプ」とは、一方がＰ型であれば、他方がＮ型であることを示しており、本発明のトレンチ型ＭＯＳＦＥＴは、Ｐ型トレンチ型ＭＯＳＦＥＴとＮ型トレンチ型ＭＯＳＦＥＴの何れであってもよい。
【００１８】
前記トレンチ部は、前記チャネルボディ部、及び前記低ドープドレイン部を貫通し、前記高ドープドレイン部に至っており、前記チャネルボディ部に囲まれた部分にチャネル導電を制御するゲート電極が設けられ、前記低ドープドレイン部に囲まれた部分に絶縁体部が設けられているものであることが好ましい。
【００１９】
上記の構成により、トレンチ部の底部付近において、接合破壊が生じることを抑制することができる。すなわち、トレンチ部に設けられたゲート電極の下部に設けられている絶縁体部により、電界強度を抑制することができるから、トレンチ部の底部付近における接合破壊が防止されて耐圧性が向上する。これにより、トレンチ型ＭＯＳＦＥＴのブレークダウン電圧を大きくすることができる。
【００２０】
上記のように、トレンチ部にゲート電極と絶縁体部とを設けた構成とする場合、前記ゲート電極の底部から前記半導体基板表面までの距離と、前記高ドープドレイン部と前記低ドープドレイン部との境界面から前記半導体基板表面までの距離とが、略等しい構成とすることが好ましい。
【００２１】
これにより、ゲート電極によるチャネル導電を制御と、絶縁体部による接合破壊の防止とを効率よく実現することができる。本発明において、「ゲート電極の底部」とは、トレンチ部の底部側のゲート電極端をいい、距離が「略等しい」とは、一方が他方の０．９倍〜１．１倍の範囲内であることをいう。
【００２２】
また、前記トレンチ部は、前記高ドープドレイン部、及び前記低ドープドレイン部を貫通して、前記チャネルボディ部に至っており、上記高ドープドレイン部に囲まれた部分にチャネル導電を制御するゲート電極が設けられており、上記低ドープドレイン部に囲まれた部分に上記ゲート電極とは電気的に分離された下部電極が設けられているものであることが好ましい。
【００２３】
上記の構成により、トレンチ部の底部付近において、接合破壊が生じることを抑制することができる。すなわち、トレンチ部に設けられたゲート電極の下部に設けられている、ゲート電極とは電気的に分離された下部電極により、ドリフト部である低ドープドレイン部に、ドリフト部の深さ方向に対して垂直な方向（横方向）の電界を加えることができる。これにより、低ドープドレイン部において、トレンチ部の深さ方向（縦方向）の電界のみを加える場合に比して、低ドープドレイン部における位置（点）での電界をトータルとして緩和する（ベクトル的に小さくなる）ことができ、トレンチ部の底部付近における耐圧性が向上する。これにより、トレンチ型ＭＯＳＦＥＴのブレークダウン電圧を大きくすることができる。
【００２４】
従来のトレンチ型ＭＯＳＦＥＴでは、図１０に示すように、チャネルボディ部とドリフト部（低ドープドレイン部）との間がＰ／Ｎ接合となっており、この接合部やトレンチ部の底部付近において、接合破壊（耐圧不良）を起こすことがある。このような接合破壊は、その部分における縦方向の電界が大きいことが原因である。そこで、本発明は上記したように、縦方向の電界を緩和することにより、接合破壊の抑制を実現している。
【００２５】
上記のように、トレンチ部に下部電極を設けた構成とする場合、前記下部電極を電気的に駆動する増幅器の出力が、上部ゲート電極に提供される電圧と関連づけられている構成としてもよい。
【００２６】
ここで、「増幅器の出力が、上部ゲート電極に提供される電圧と関連づけられている」とは、例えば、増幅器の出力を上部ゲート電極に提供される電圧に比例した大きさにする構成を挙げることができるが、これに限られるものではなく、両者の間に何らかの関連付けがなされていればよい。
【００２７】
また、前記トレンチ部の垂直壁に、ゲート誘起チャネルが形成されていてもよく、トレンチ型ＭＯＳＦＥＴのチャネル長が、前記チャネルボディ部の深さと前記ソース部の接合深さとの差により規定された構成としてもよい。
【００２８】
ここで「前記チャネルボディ部の深さと前記ソース部の接合深さとの差」とは、前記基板の前記トレンチ部が設けられた側の基板表面からの、前記チャネルボディ部と前記低ドープドレイン部との接合部までの距離と、前記チャネルボディ部と前記ソース部との接合部までの距離との差、すなわちトレンチ部の深さ方向の前記チャネルボディ部の幅のことをいう。
【００２９】
本発明のトレンチ型ＭＯＳＦＥＴは、前記半導体基板をシリコンとしてもよく、前記低ドープドレイン部をＳｉＧｅのエピタクシーによって形成されたものとしてもよい。ＳｉＧｅで構成することにより低ドープドレイン部におけるキャリアの移動度が向上するため、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低くすることができる。
【００３０】
前記低ドープドレイン部は、不純物のドーピングレベルＮdriftと、前記トレンチ部間の幅Ｔｓとの積Ｔｓ×Ｎdriftが、３×１０１１〔ａｔｏｍｓ／ｃｍ２〕以上、３×１０１２〔ａｔｏｍｓ／ｃｍ２〕以下の範囲内のものであることが好ましい。
【００３１】
前記トレンチ部間の幅Ｔｓと不純物のドーピングレベルＮdriftとが、上記の関係を満たすように前記低ドープドレイン部を構成することにより、ブレークダウン電圧を増大させることができる。なお、トレンチ部間の幅Ｔｓとは、隣接するトレンチ部の側壁と側壁との間の距離、すなわちトレンチ部に挟まれた低ドープドレイン部の幅を意味している。
【００３２】
上記説明した本発明のトレンチ型ＭＯＳＦＥＴは、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、隣接する各部同士が接触するように、この順に形成された半導体基板上にトレンチ部が設けられたトレンチ型ＭＯＳＦＥＴの製造方法であって、上記トレンチ部上に絶縁膜を形成した後に、当該絶縁膜が形成されたトレンチ部及び上記チャネル部上にアモルファスシリコン層を積層し、アモルファスシリコン層を結晶化することにより上記ソース部を形成する方法により製造することができる。
【００３３】
また、前記アモルファスシリコンの結晶化が、不活性ガス雰囲気中における熱処理によってなされることとしてもよく、前記不活性ガスが窒素ガスであり、前記熱処理が、雰囲気温度５５０℃以上６００℃以下の範囲内で行われることとしてもよい。
【００３４】
また、本発明のトレンチ型ＭＯＳＦＥＴは、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、隣接する各部同士が接触するように、この順に形成された半導体基板上にトレンチ部が設けられたトレンチ型ＭＯＳＦＥＴの製造方法であって、上記トレンチ部上に絶縁膜を形成した後に、当該絶縁膜が形成されたトレンチ部及び上記チャネル部上にポリシリコン層を積層し、上記ソース部を形成する方法により製造することができる。
【発明の効果】
【００３５】
本発明に係るトレンチ型ＭＯＳＦＥＴは、以上のように、トレンチ部がソース部によって覆われているから、ソース部のコンタクト領域を広くすることができる。この結果、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下することができるという効果を奏する。さらに、ソース部のコンタクトに関し、コンタクトとトレンチとを一直線にするために要する、マージンの制約がなくなる。これにより、より小さいトレンチピッチを実現することができるという効果をも奏する。
【００３６】
また、本発明に係るトレンチ型ＭＯＳＦＥＴは、トレンチ部にゲート電極と下部電極とが設けられたダブルゲートトレンチ構造とすることにより、ドリフト部（低ドープドレイン部）の空乏層を制御できるから、ブレークダウン電圧を高くできるという効果を奏する。
【００３７】
上記した効果によりもたらされる、より一般的な効果としては、よりサイズが小さく、安価なトレンチ型ＭＯＳＦＥＴを実現できることが挙げられる。
【発明を実施するための最良の形態】
【００３８】
本欄においては、本発明の新規なトレンチ型ＭＯＳＦＥＴ及びその製造方法について詳細に説明することとする。本実施の形態においては、本発明をＰ型トレンチ型ＭＯＳＦＥＴに適用した場合を説明する。しかしながら、本発明の属する技術の分野における通常の知識を有する者であれば、本発明がＰ型のトレンチ型ＭＯＳＦＥＴＭＯＳＦＥＴに限られず、Ｎ型のトレンチ型ＭＯＳＦＥＴにも同様に適用可能であることが容易に理解できるであろう。
【００３９】
〔実施の形態１〕
本実施の形態のトレンチ型ＭＯＳＦＥＴは、半導体基板に形成されたトレンチ型ＭＯＳＦＥＴであって、半導体ウエハ（本実施の形態では、トレンチ型ＭＯＳＦＥＴが形成されている装置全体について、適宜、「半導体ウエハ」又は単に「ウエハ」という。）の裏側に形成された第１の導電タイプ（本実施例ではＰ型）である高ドープドレイン部と、上記高ドープドレイン部と接するように形成された第１の導電タイプである低ドープドレイン部（ドリフト部）と、上記低ドープ部とソース部との間に形成された第２の導電タイプ（本実施例ではＮ型）であるチャネルボディ部と、第２の導電タイプであるチャネルボディ部と接触するように形成されており、半導体基板の最上面に形成されている第１の導電タイプである高ドープソース部と、上記トレンチ部の垂直壁上に形成されているＭＯＳＦＥＴゲート誘起チャネルと、半導体基板の最上面からトレンチ部の底部が上記低ドープドレイン部に達し当該低ドープドレイン部分を貫通しており、半導体基板の最上面においてソース部により覆われているトレンチ部とを備えており、垂直トレンチ型ＭＯＳＦＥＴのチャネル長さは、第２の導電タイプであるチャネルボディ部の深さと第１の導電タイプの上記ソース部の接合深さにより規定されており、上記トレンチ部の垂直壁にはゲート絶縁体が堆積または成長されており、上記トレンチ部内には、半導体基板と上記ゲート絶縁膜層により分離されているゲート電極が堆積されており、連続した半導体の層として形成されている上記高ドープソース部は、絶縁体によって上記トレンチ部及び該トレンチ部に埋設されている上記ゲート電極から隔離されている構成を備えている。
【００４０】
本発明の一実施形態について、以下、図に基づいて説明する。
図１は、本発明の第１の実施形態として記載されたトレンチ型ＭＯＳＦＥＴの概略構造を示す断面図である。高度にドープされた基板（高ドープドレイン部）１上に、ドリフト部として機能するエピタキシャル層（低ドープドレイン部）２が形成されている。トレンチ型ＭＯＳＦＥＴのボディ部（チャネルボディ部）３は、ドリフト部２とは反対の極性のものである。ゲート電極５とゲート絶縁体（ゲート誘起チャネル）４とにより、トレンチ型ＭＯＳＦＥＴの誘導がなされる。ソース拡散部（ソース部）７は、上部金属層８と接触している。ドレイン９は、トレンチ型ＭＯＳＦＥＴの底側（上部金属層８とは反対側）に、メタライゼーションにより形成されている。なお、本実施の形態においては、以下、上部金属層８側を表面側といい、ドレイン９側を底側という。
【００４１】
本実施の形態のトレンチ型ＭＯＳＦＥＴは、基板１、エピタキシャル層２、ボディ部３、及びソース拡散部７がこの順に積層されてなる半導体基板において、ボディ部３及びエピタキシャル層２を貫通して、ボディ部３に到達するトレンチ部６が形成されており、このトレンチ部６の表面側端はソース拡散部７により覆われている。隣接するトレンチ部６の間の間隔と、ドリフト部であるエピタキシャル層２へドープする不純物の濃度とによって、エピタキシャル層２の特徴、すなわちＲＥＳＵＲＦ特性が決定されるようになっている。
【００４２】
また、ソース拡散部７はトレンチ部６の表面側を覆うように形成されている。これにより、当該ソース拡散部７の体積を大きくすることができるから、ソース拡散の抵抗を低下させることができる。このようにソース拡散部７を連続的に形成した構造（elevated source structure）は、例えば、Ｓｉエピタクシス（Si epitaxis）を用いて作製することができる。
【００４３】
図４（ａ）〜（ｆ）は、本実施の形態のトレンチ型ＭＯＳＦＥＴの製造工程を段階的に説明するための、各段階におけるトレンチ型ＭＯＳＦＥＴの概略構成を示す断面図である。
まず、最初のシリコンよりなる基板１としては、典型的には、その抵抗率が０．０１Ω．ｃｍ〜０．００５Ω．ｃｍの範囲内となるようにＰ型ドープされた、５００μｍ〜６５０μｍの厚みのものが用いられる。ただし、トレンチ型ＭＯＳＦＥＴが作製された後に、バックラッピング（back lapping）により、基板１の厚みは約１００μｍ〜１５０μｍにまで減少させられる。
【００４４】
Ｐ＋基板である基板１上に、当該基板１よりも低くドープされたＰ層をエピタキシャル成長させることにより、エピタキシャル層（ Epi layer）２を形成する。このようにして形成される、エピタキシャル層２の厚みＸepi、及び抵抗値をρepiは、トレンチ型ＭＯＳＦＥＴに求められる最終的な電気的特性によって設定すればよい。典型的には、トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低下させるためには、エピタキシャル層２の抵抗を低くするべきであるが、ブレークダウン電圧との間に二律背反（トレードオフ）の関係がある。本実施の形態のトレンチ型ＭＯＳＦＥＴの垂直方向における、典型的なドーピングプロファイルを図３に示す。
【００４５】
本実施の形態のトレンチ型ＭＯＳＦＥＴのボディ部３はＮ型であり、シリコン表面において５×１０１６〜７×１０１７〔ａｔｏｍｓ／ｃｍ３〕の範囲のドーピング濃度となるように、リン原子を打ち込む（implant）ことによって作製される。Ｎ型のボディ部３は、トレンチ型ＭＯＳＦＥＴの電気的特性によって異なるが、２μｍ〜５μｍの範囲内の深さＸｎにおいて、エピタキシャル層２との間のＰＮ接合が実現されるように設計される。例えば、４０Ｖで作動する装置であれば、エピタキシャル層２は、典型的にはＸｎが２．５μｍ〜３μｍの範囲となるように設計される。
【００４６】
ドリフト部であるエピタキシャル層２は、その正孔移動度の増大が実現されるようにＳｉＧｅ層を成長させて形成されたものとしてもよい。当該ＳｉＧｅ層からなるエピタキシャル層２は、複数回の堆積（deposit）により形成されたものであってもよい。例えば、ＳｉＨ６とＧｅＨ４とからなる気体と共に、垂直方向に堆積させるＣＶＤ反応物を用いることにより形成することとしてもよい。
【００４７】
ＳｉＧｅ層におけるＧｅの量を制御することにより、歪んだ（strained）Ｓｉ層を得ることができるから、エピタキシャル層２における正孔移動度を増大させることができる。
【００４８】
図４（ａ）に示すように、ボディ部３の上側（ウエハの最上層）には、ＳｉＯ２層２１とＣＶＤ酸化物層２２とが堆積されている。これらＳｉＯ２層２１及びＣＶＤ酸化物層２２は、トレンチ部６を規定するために、公知のフォトエッチング技術を用いてパターニングされる。このように、ＳｉＯ２層２１とＣＶＤ酸化物層２２とが積み重なったものを、エッチングマスクとして用いエッチングすることにより、基板１、エピタキシャル層２及びボディ部３にトレンチ部６が形成される。
【００４９】
本実施の形態のトレンチ型ＭＯＳＦＥＴでは、典型的にはトレンチ部６の深さは約１．５μｍ〜５μｍの範囲内であり、チャネル部（channel body）の深さはトレンチ部６の深さよりも若干浅いものとしている。また、トレンチ部６の幅は、通常、０．５μｍ〜３μｍの範囲内とされる。トレンチ部６の底はエピタキシャル層２と基板１との境界と略同じ位置に位置しており、トレンチ部６はドリフト部に囲まれた部分を有している。
【００５０】
図４（ａ）に示すように、トレンチ部６をエッチングにより形成した後に、表面酸化物（ＳｉＯ２）を、熱により成長させて５ｎｍ〜１０ｎｍとした後に、当該表面酸化物を取り除く。これにより、トレンチ部６を形成するエッチング工程により半導体の垂直方向の表面に生じたダメージを取り除くことができる。続いて、本実施の形態では、５ｎｍ〜１０ｎｍの厚さになるようにトレンチ部６の側面にＳｉＯ２を熱的に成長させる。このようにして、ＳｉＯ２層２４がトレンチ部６の側面に形成される。そして、トレンチ部６は、ＣＶＤ酸化物２５により満たされた後に、図４（ｂ）に示すように、トレンチ部６の底部にのみＣＶＤ酸化物２５が残されるようエッチバックされる。本実施の形態では、エピタキシャル層２とボディ部３との境界よりも若干基板１側近い位置まで、トレンチ部６にＣＶＤ酸化物２５が堆積されるようにエッチバックされる。
【００５１】
ＳｉＯ２層２４を取り除いた後、ゲート酸化物（ＳｉＯ２）をトレンチ型ＭＯＳＦＥＴの最高作動電圧に応じた厚みまで成長させた後に、トレンチ部６を電極ゲート電極５の材料で満たす。本実施の形態では、ゲート電極５の材料として典型的な材料であるポリシリコンを用いた。また、リンと共にポリシリコンをドープするためのドーピング源として、ＰＯＣｌ３を用いた。
【００５２】
上記のようにドーピングを行った後、ウエハの平坦な表面からポリシリコンを取り除くためにポリシリコンの平坦化を行った。これにより、ゲート電極５を構成するポリシリコンは、トレンチ部６を満たす部分のみに残される。図４（ｃ）に示す状態から、ＳｉＯ２層２１とＣＶＤ酸化物層２２との積層物を取り除いた後に、ウエハ全体を酸化することにより、ポリシリコンのゲート電極５の上端面を酸化層２７で覆って、ゲート電極５を孤立させる。なお、図４（ｃ）では、説明の便宜のためにＳｉＯ２層２１及びＣＶＤ酸化物層２２も存在している状態でゲート電極５上に酸化層２７が形成しているが、実際は、酸化層２７が形成された状態においては、ウエハ上にエピタキシャル層２１及び酸化層２７は存在しない。
【００５３】
続いて、図４（ｄ）に示すように、ドープされていないアモルファスＳｉ層２８がウエハの上面（基板１とは反対側の面）に積層される。当該アモルファスＳｉ層２８は、窒素ガス雰囲気中において、５５０℃〜６００℃で約１２時間の熱的な処理が成されることにより、固相状態で結晶化させられる。アモルファスＳｉ層２８はＳｉと接触しているから、上記の処理により結晶化が生じる。なお、アモルファスＳｉ層２８と接触しているＳｉはボディ部３である。この結果、アモルファスＳｉ層２８が結晶化して、Ｓｉ層２９がトレンチ部６の最上層（基板１とは反対側の最外層）に形成される（図４（ｅ））。
【００５４】
上記のようにして図４（ｅ）に示すウエハを作製した後に、公知の方法により、上部金属層８、及びドレイン９を形成し、エピタキシャル層２９をＰ型としてソース拡散部７として、図４（ｆ）に示すように本実施の形態のトレンチ型ＭＯＳＦＥＴを作製することができる。
【００５５】
図５は、チャネルボディ拡散部１０の配置を説明するための、トレンチ型ＭＯＳＦＥＴの概略斜視図である。ソース拡散部７とチャネルボディ拡散部１０は、公知のよく知られた、フォトレジストマスキング及びイオン打ち込み（ion implantation）を用いた方法によって形成することができる。Ｐ＋型であるソース拡散部７は、０．２μｍ〜０．５μｍの間の深さにおいてＰＮ接合が形成されるように、約１×１０１５〜３×１０１５の濃度（dose）となるようにＰ型のドーパント（１１Ｂ＋、又はＢＦ２＋）を打ち込んで形成される。同様にして、チャネルボディ拡散部１０は、０．２μｍ〜０．５μｍの間の深さにおいて接合が形成されるように、約１×１０１５〜３×１０１５の濃度となるように、Ｎ型のドーパント（３１Ｐ＋、又は７５Ａｓ＋）を打ち込んで形成される。
【００５６】
上記の工程の代わりに、Ｐ型のソース拡散部７、及びＮ型のチャネルボディ拡散部１０には、サリサイド工程（silicidation process）を用いることができる。）
最後に、層間の絶縁体層、コンタクト１１、及び上部金属層８が、従来公知の典型的なＩＣ装置の製造方法により形成される。
【００５７】
バックラッピングにより、ウエハを１００μｍ〜１５０μｍの厚みにまで薄くした後に、メタライゼーション堆積（stack）が、ウエハ裏面（基板１）になされ、４３０℃のフォーミングガス（forming gas）中での１０分間の処理により合金化（alloy）される。
【００５８】
本実施の形態の装置は、以上のように、ソース拡散部７をウエハの全面に広がる連続構成としているから、ソース拡散抵抗を低下させることができる。また、ソース拡散抵抗をさらに低くするには、このソース拡散部をケイ素化合物により構成してもよい。
【００５９】
〔実施の形態２〕
本発明の第２実施の形態としてのトレンチ型ＭＯＳＦＥＴを、以下、図に基づいて説明する。本実施の形態においては、上記の実施の形態で説明した部材と同じ機能のものには、同じ記号を付して、適宜、説明を省略する。
【００６０】
図２は、本実施の形態のトレンチ型ＭＯＳＦＥＴの概略構成を示す断面図である。同図に示すように、本実施の形態のトレンチ型ＭＯＳＦＥＴは、トレンチ部６内において、ゲート電極５の下に下部電極１５が形成されている点において上記実施の形態とは異なるが、この点を除他の構成は、図１を参照して説明したものと同じである。
【００６１】
トレンチ部６中の、ゲート電極５はボディ部３のチャンネル誘導を制御するものであり、下部電極１５はドリフト部であるエピタキシャル層２を制御するものである。本実施の形態のトレンチ型ＭＯＳＦＥＴは、トレンチ部６のエピタキシャル層２に囲まれている部分に下部電極１５が設けられている。従って、エピタキシャル層２にゲート電極５からの縦方向の電圧に加えて、下部電極１５からの横方向の電圧を加えることができる。これにより、エピタキシャル層２のある位置における電界をトータルとして緩和することができる。このように下部電極１５を設けることにより、エピタキシャル層２において耐圧不良が生じること抑制できる。
【００６２】
図２に示すＭＯＳＦＥＴの製造工程を図６（ａ）〜（ｆ）に基づいて説明する。同図（ａ）〜（ｆ）は、本実施の形態におけるトレンチ型ＭＯＳＦＥＴの製造工程を段階的に説明するための、各段階におけるトレンチ型ＭＯＳＦＥＴの概略を示す断面図である。
【００６３】
図６（ａ）に示すように、トレンチ部６をエッチングにより形成した後に、表面酸化物（ＳｉＯ２）を熱により成長させて５ｎｍ〜１０ｎｍとした後に、当該表面酸化物を取り
除く。これにより、トレンチ部６を形成するエッチング工程により半導体の垂直方向の表面に生じたダメージを取り除くことができる。続いて、本実施の形態では、５ｎｍ〜１０ｎｍの厚さになるように、トレンチ部６の側面にＳｉＯ２を熱的に成長させる。このようにして、ＳｉＯ２層２４がトレンチ部６の側面に形成される。そして、トレンチ部６は、ポリシリコン（PolySi）を堆積した後に、図６（ｂ）に示すように、トレンチ部６の底部にのみポリシリコンが残されるようにエッチバックして下部電極１５を形成する。
【００６４】
本実施の形態では、エピタキシャル層２とボディ部３との境界よりも若干基板１側近い位置まで、トレンチ部６にポリシリコンが堆積されるようにエッチバックして、下部電極１５を形成している。また、下部電極１５を形成するポリシリコンは、Ｎ型又はＰ型の不純物と共にドープされる。このように、本実施の形態では、ＣＶＤ酸化物２５ではなくポリシリコンよりなる下部電極１５が、トレンチ部６の底部（ゲート電極５よりも底側）に形成されている。
【００６５】
ＳｉＯ２層２４を取り除いた後、ゲート酸化物（ＳｉＯ２）をトレンチ型ＭＯＳＦＥＴの最高作動電圧に応じた厚みまで成長させた後に、トレンチ部６を電極ゲート電極５の材料で満たす。本実施の形態では、ゲート電極５の材料としては、典型的な材料であるポリシリコンを用いた。また、リンと共にポリシリコンをドープするためのドーピング源として、ＰＯＣｌ３を用いた。
【００６６】
上記のようにドーピングを行った後、ウエハの平坦な表面からポリシリコンを取り除くためのポリシリコンの平坦化を行った。これにより、ゲート電極５を構成するポリシリコンは、トレンチ部６を満たす部分のみに残ることとなる。図６（ｃ）に示す状態から、ＳｉＯ２層２１とＣＶＤ酸化物層２２との積層物を取り除いた後に、ウエハ全体を酸化する。これにより、ポリシリコンのゲート電極５の上端面を酸化層２７で覆って、ゲート電極５を孤立させる。
【００６７】
続いて、図６（ｄ）に示すように、ドープされていないアモルファスＳｉ層２８が、ウエハの上面（基板１とは反対側の面）に積層される。アモルファスＳｉ層２８は、窒素ガス雰囲気中において、５５０℃〜６００℃で約１２時間の熱的な処理が成されることにより、固相状態で結晶化させられるものである。アモルファスＳｉ層２８は、Ｓｉと接触しているから、上記の処理により結晶化が生じる。この結果、アモルファスＳｉ層２８が結晶化して、Ｓｉ層２９がトレンチ部６の最上層（基板１とは反対側の最外層）に形成されることとなる（図６（ｅ））。
【００６８】
上記のようにして図６（ｅ）に示すウエハを作製した後に、公知の方法により、上部金属層８、及びドレイン９を形成し、エピタキシャル層２９をＰ型としてソース拡散部７として、図６（ｆ）に示すように本実施の形態のトレンチ型ＭＯＳＦＥＴを作製する。
【００６９】
本実施の形態のトレンチ型ＭＯＳＦＥＴは、上記説明したように、ドリフト部であるエピタキシャル層２がトレンチ部６により囲まれている。これにより、ドリフト部６における消耗（depletion）及び側面の電界を、トレンチ部６中に埋められている下部電極１５により制御することができる。このように、下部電極１５で電界強度を抑制することにより、本発明のトレンチ型ＭＯＳＦＥＴは高いブレークダウン電圧を得ることができる。
【００７０】
上記の効果を得るためには、トレンチ部６距離Ｔｓ（図２参照）とドリフト部のドーピング濃度Ｎdriftとが共に最適化されることが好ましく、一般には、Ｎdrift×Ｔｓは３×１０１１〔ａｔｏｍｓ／ｃｍ２〕以上、３×１０１２〔ａｔｏｍｓ／ｃｍ２〕以下の範囲内であることが好ましく、約１０１２ａｔｏｍｓ／ｃｍ２であることがより好ましい。
【００７１】
本実施の形態のトレンチ型ＭＯＳＦＥＴは、２つのゲート電極が重ねて設けられたダブルゲート構造である点において、上述した実施の形態と異なっている。重ねて設けられているゲート電極のうち、上側のゲート電極５によってボディ部３の表面反転により形成されたＭＯＳトランジスタチャネルを制御する。そして、下側のゲート電極である下部電極１５は、上側のゲート電極５とは異なる電圧源に接続しても、又はゲート電極５と同じ電圧源に接続してもよい。下部電極１５は、ＯＦＦ状態のときに、電界部を広げるために、エピタキシャル層２を空乏化させる（deplete）機能を果たし、これによって、トレンチ型ＭＯＳＦＥＴのブレークダウン電圧を増大させることができる。
【００７２】
ここで、仮にポリシリコンよりなる下部電極１５が直接ゲート電極５に接続された構成ととすると、ゲートとドレインとのオーバーラップによる容量が増加するから、ミラー効果も大きくなる。この問題を避けるために、ポリシリコンからなる下側のゲート電極１５は、図７に示すように、メインゲートの電圧により駆動される単一ゲインバッファ増幅器（unity-gain buffer-amplifier）からの出力に接続された構成とすることが好ましい。
【００７３】
なお、図７中において、Ｇ１はゲート電極５を、Ｇ２は下部電極１５を示しており、Ａはゲート電極５（Ｇ１）に供給された電圧と関連づけられた電位（本実施の形態では、Ｇ１に供給された電圧に比例した電位）で、Ｇ２を駆動する増幅器を示している。
【００７４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００７５】
本発明のトレンチ型ＭＯＳＦＥＴは、スイッチング等の用途に適用することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態であるＰ−チャネル・トレンチ型ＭＯＳＦＥＴの概略を示す断面図である。
【図２】本発明の他の実施の形態であるトレンチ型ＭＯＳＦＥＴの概略構造を示す断面図である。
【図３】本発明の実施の形態のトレンチ型ＭＯＳＦＥＴの垂直方向における、不純物のドーピングプロファイルを示すグラフである。
【図４】（ａ）〜（ｆ）は、本発明の実施の形態のトレンチ型ＭＯＳＦＥＴの製造工程を段階的に説明する、各段階におけるトレンチ型ＭＯＳＦＥＴの概略構成を示す断面図である。
【図５】トレンチ型ＭＯＳＦＥＴに埋め込まれたチャネル層であるゲート絶縁体と、チャネルボディ拡散部１０の配置とを示す、トレンチ型ＭＯＳＦＥＴの斜視図である。
【図６】（ａ）〜（ｆ）は、本発明の他の実施の形態のトレンチ型ＭＯＳＦＥＴの製造工程を段階的に説明する、各段階におけるトレンチ型ＭＯＳＦＥＴの概略構成を示す断面図である。
【図７】図２に示す本発明の他の実施形態であるダブルゲート構造のトレンチ型ＭＯＳＦＥＴを駆動する等価回路を示している。
【図８】従来のトレンチ型ＭＯＳＦＥＴの製造工程を示す概略断面図であり、（ａ）はＥｐｉ（ｎ−ｅｐｉ）層とボディ部（拡散部、ｐ−ｂａｓｅ）が作製された段階、（ｂ）はＳｉＯ２の開口構造が作製された段階を示し、（ｃ）は（ｂ）の開口構造によりエッチング部が規定されたトレンチ構造が作製された段階を示し、（ｄ）はトレンチ構造部にポリシリコンを堆積した後エッチバックされた段階を示し、（ｅ）は酸化物をエッチングしＮ＋（ソース部）とＰ＋（ボディ部）とを打ち込んだ段階を示し、（ｆ）は層間の絶縁体を堆積し（Interlevel dielectric deposition）メタライゼーションを行った段階を示している。
【図９】従来のＰチャネルトレンチ型ＭＯＳＦＥＴについて、その構造とＯＮ抵抗の構造とを示している断面図である。
【図１０】従来のＰチャネルトレンチ型ＭＯＳＦＥＴについて、周期的な構造及びセルピッチを示している断面図である。
【図１１】トレンチの深さ及び形状を最適化することにより、ブレークダウン電圧を増大させる従来のＰチャネルトレンチ型ＭＯＳＦＥＴの構造を示す断面図である。
【図１２】トレンチのコーナー部におけるブレークダウン電圧が低下することを抑制するための、ＭＯＳＦＥＴ構造及びドーピングプロファイルの構成を示す断面図である。
【符号の説明】
【００７７】
１    基板（高ドープドレイン部）
２    エピタキシャル層（低ドープドレイン部）
３    ボディ部（チャネルボディ部）
４    ゲート絶縁体（ゲート誘起チャネル）
５    ゲート電極
６    トレンチ部
７    ソース拡散部（ソース部）
１５    下部電極
【図１】
2006128506.tif 000003
【図２】
2006128506.tif 000004
【図３】
2006128506.tif 000005
【図４】
2006128506.tif 000006
【図５】
2006128506.tif 000007
【図６】
2006128506.tif 000008
【図７】
2006128506.tif 000009
【図８】
2006128506.tif 000010
【図９】
2006128506.tif 000011
【図１０】
2006128506.tif 000012
【図１１】
2006128506.tif 000013
【図１２】
2006128506.tif 000014