(57)【要約】【課題】  従来の、ＳＲＡＭやロジック回路等の半導体素子あるいはＬＳＩの、α線、或いは宇宙線によるソフトエラーのエラー率計算方法では、マルチビットエラーが発生した場合、パターンが実際と異なるという問題があった。【解決手段】  発生したイオンによる電荷が水平にイオンが走った場合、従来は、VH（High電位）側NMOSノード３に対するVL（Low電位）側NMOSノードの領域６、VH側NMOSノード３に対するVH側PMOSノードの領域５、VL側PMOSノード４に対するVH側PMOSノード５の領域、VL側PMOSノード４に対するVL側NMOSノードの領域６はエラーとは関係ないとして計算では考慮しなかった。本発明では、このHigh-Lowが問題となるノードのペアとなる領域に電荷が発生した場合、従来エラーに関係ないと見なしていた電荷によるエラー抑制効果をソフトエラーシミュレーションに組込むようにした。これにより、マルチビットエラーのパターンが実測に合うようになった。【選択図】図１
2006013008.tif 000002
【特許請求の範囲】
【請求項１】
状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎にエラー判定を行い、モンテカルロ統計計算によりエラー率を算定するソフトエラー率計算装置のソフトエラー率計算方法において、
エラーに関わる電荷収集領域をｎ分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQn、前記電荷収集領域でのエラーを生じる臨界電荷量（正の実数）をQcn、重み付け係数を実数Anとしたとき、Σ(（Qn/Qcn）*An)＞１の不等式が満たされる場合にエラーと判定することを特徴とするソフトエラー率計算方法。
【請求項２】
エラー判定の前記不等式は少なくとも（Qn/Qcn）*Anの項を２つ以上持つことを特徴とする請求項１に記載のソフトエラー率計算方法。
【請求項３】
状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎にエラー判定を行い、モンテカルロ統計計算によりエラー率を算定するソフトエラー率計算装置のソフトエラー率計算方法において、
エラーに関わる電荷収集領域をｎ分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQn、前記電荷収集領域でのエラーを生じる臨界電荷量（正の実数）をQcn、重み付け係数を実数An、電源電圧をVdd、オフセット電位をｄ、容量CcnをQcn＝Ccn*Vddを満たす臨界容量とすると、Σ(（Qn/Ccn）*An)＞Vdd+ｄの不等式が満たされる場合にエラーと判定することを特徴とするソフトエラー率計算方法。
【請求項４】
エラー判定の前記不等式は少なくとも（Qn/Ccn）*Anの項を２つ以上持つことを特徴とする請求項３に記載のソフトエラー率計算方法。
【請求項５】
エラー判定の前記不等式において、前記重み付け係数の実数Anが、エラーを助長する場合は正、エラーを抑制する場合は負の値とすることを特徴とする請求項１乃至請求項４のいずれか一項に記載のソフトエラー率計算方法。
【請求項６】
状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎にエラー判定を行い、モンテカルロ統計計算によりエラー率を算定するソフトエラー率計算装置において、
エラーに関わる電荷収集領域をｎ分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQn、前記電荷収集領域でのエラーを生じる臨界電荷量（正の実数）をQcn、重み付け係数を実数Anとしたとき、Σ(（Qn/Qcn）*An)＞１の不等式が満たされる場合にエラーと判定することを特徴とするソフトエラー率計算装置。
【請求項７】
エラー判定の前記不等式は少なくとも（Qn/Qcn）*Anの項を２つ以上持つことを特徴とする請求項６に記載のソフトエラー率計算装置。
【請求項８】
状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎にエラー判定を行い、モンテカルロ統計計算によりエラー率を算定するソフトエラー率計算装置において、
エラーに関わる電荷収集領域をｎ分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQn、前記電荷収集領域でのエラーを生じる臨界電荷量（正の実数）をQcn、重み付け係数を実数An、電源電圧をVdd、オフセット電位をｄ、容量CcnをQcn＝Ccn*Vddを満たす臨界容量とすると、Σ(（Qn/Ccn）*An)＞Vdd+ｄの不等式が満たされる場合にエラーと判定することを特徴とするソフトエラー率計算装置。
【請求項９】
エラー判定の前記不等式は少なくとも（Qn/Ccn）*Anの項を２つ以上持つことを特徴とする請求項８に記載のソフトエラー率計算装置。
【請求項１０】
エラー判定の前記不等式において、前記重み付け係数の実数Anが、エラーを助長する場合は正、エラーを抑制する場合は負の値としたことを特徴とする請求項６乃至請求項９のいずれか一項に記載のソフトエラー率計算装置。
【請求項１１】
エラー判定の前記不等式を計算アルゴリズムに組込んだことを特徴とする請求項６乃至請求項１０のいずれか一項に記載のソフトエラー率計算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトエラー抑制の基礎となるα線ソフトエラー率、或いは中性子や陽子やπ中間子などの宇宙線によるソフトエラー率を計算する計算方法及び計算装置に係り、特に、フリップフロップ回路等を用いた状態保持型の半導体記憶素子としてのＳＲＡＭやロジック回路等の半導体素子あるいはＬＳＩのソフトエラー率を計算するのに好適な計算方法及び計算装置に関する。
【背景技術】
【０００２】
半導体素子やＬＳＩにおけるα線ソフトエラーは、充填材中のウラン・トリチウム等の放射性元素の原子が崩壊して発生するα線が、ｐｎ接合を通過した際に生じる電子・正孔対による過渡電流によって、回路内でビット反転、つまり"０"を"１"、あるいは"１"を"０"にするために発生する。このα線ソフトエラー対策としては、放射性元素による汚染を防ぐことで解決が図られた。
【０００３】
一方、α線と同様な、宇宙線中の中性子に起因によるソフトエラー現象も問題になってきている。この現象がα線ソフトエラー並かそれ以上の重大事であると認識されたのは、T. J. O'Gorman,"The Effect of Cosmic Rays on the Soft Error Rate of a DRAM at ground level", IEEE Electron Dev., vol. ED-41, p.533, 1994 以降である。地上に降り注ぐ宇宙線の中性子が半導体を構成する原子（例えば、シリコン）と衝突し、原子核が壊れて高エネルギーのイオン化した二次粒子を発生し、それが走行することでα線と同様に電子・正孔対を発生させるため、ソフトエラーに繋がる。このソフトエラーは、原因が宇宙から降り注ぐ透過力の強い中性子のために、放射性元素による汚染を防ぐ手法では対応できない。更に航空機の飛行する高高度では、中性子数は増加し、同じく宇宙線である陽子やπ中間子によるソフトエラーも生じる。
【０００４】
そこで、半導体記憶装置の構造、具体的には不純物分布・電位分布、記憶素子の配置をソフトエラーに強くなるように設計しなければならない。そのためには、前もってこのような半導体記憶装置の構造におけるソフトエラー率が予測できなければならない。ゆえに、α線ソフトエラー率計算方法や宇宙線ソフトエラー率計算方法、或いは計算装置が必要とされる。
【０００５】
このようなソフトエラー率計算としては、モンテカルロシミュレーションを用いて、宇宙線に起因するイオン化した二次粒子が有感度領域体積を横切る際の電荷を収集して、臨界電荷量以上の発生電荷が生じた時をソフトエラーとして判定し、そのイベントを平均してエラー率を判定する方法がある。文献としては、P. C. Murley and G. R. Srinivasan,"Soft-error Monte Carlo modering program, SEMM",IBM J. Res. Develop. Vol. 40, No. 1, p.109, 1996や、Y. Tosaka et al.,"Impact of Cosmic Ray Neutron Induced Soft Errors on Advanced Submicron CMOS circuits",1996 Symp. VLSI Technology Dig. Tech. Papers, p.148が挙げられる。他の例として、特開２００２−２８０５３０号や特願２００２−３１８４８９号が挙げられる。
【特許文献１】特開２００２−２８０５３０号
【特許文献２】特願２００２−３１８４８９号
【非特許文献１】T. J. O'Gorman,"The Effect of Cosmic Rays on the Soft Error Rate of a DRAM at ground level", IEEE Electron Dev., vol. ED-41, p.533, 1994
【非特許文献２】P. C. Murley and G. R. Srinivasan,"Soft-error Monte Carlo modering program, SEMM",IBM J. Res. Develop. Vol. 40, No. 1, p.109, 1996
【非特許文献３】Y. Tosaka et al.,"Impact of Cosmic Ray Neutron Induced Soft Errors on Advanced Submicron CMOS circuits",1996 Symp. VLSI Technology Dig. Tech. Papers, p.148
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来、ソフトエラー率計算において、α線や宇宙線中性子を起源とする二次粒子（イオン）によって拡散層領域を含む有感度領域で発生した電荷量を直接計算するか、デバイスシミュレーターに基づいて収集電荷量と発生電荷量との比である電荷収集率をあらかじめ求めることで、収集される電荷量を計算し、その電荷が臨界値を越える場合にエラー判定を行い、統計的なエラー率を算出していた。
【０００７】
図４に従来のソフトエラー率計算における、デバイス上面からみた電荷収集領域を示す。CMOSデバイスであるので、NMOS領域１とPMOS領域２がある。エラーが生じるのはHigh電位であるNMOSのSD領域（ソース／ドレイン領域）３と、Low電位であるPMOSのSD領域４である。破線で囲ったLow電位であるNMOSのSD領域６やHigh電位であるPMOSのSD領域５での電荷発生は無視している。
【０００８】
まず図５のようにイオンがHigh電位であるNMOSのSD領域３に入ると電荷（この場合は電子）が収集され、この収集電荷量Qnmos(正の実数とする)がNMOSでの臨界電荷量Qcnmos(正の実数とする)を越えるとエラーになる。すなわち、エラー判定式は
Qnmos＞Qcnmos                  ・・・・・（１）
となる。或いは書き換えて、
Qnmos/Qcnmos＞１              ・・・・・（２）
となる。
【０００９】
或いは、電源電圧Vdd（正の実数）と臨界電荷量Qcnmosが、臨界容量をCcnmos(正の実数とする)として
Qcnmos＝Ccnmos＊Vdd          ・・・・・（３）
の関係にあるなら、上式（１）、（２）は
Qnmos/ Ccnmos＞Vdd            ・・・・・（４）
となる。
【００１０】
次に図６のようにイオンがLow電位であるPMOSのSD領域４に入ると電荷（この場合は正孔）が収集され、この収集電荷量Qpmos(正の実数とする)がPMOSでの臨界電荷量Qcpmos(正の実数とする)を越えるとエラーになる。すなわち、エラー判定式は
Qpmos＞Qcpmos                  ・・・・・（５）
となる。或いは書き換えて、
Qpmos/Qcpmos＞１              ・・・・・（６）
となる。
【００１１】
或いは、電源電圧Vdd（正の実数）と臨界電荷量Qcpmosが、臨界容量をCcpmos(正の実数とする)として
Qcpmos＝Ccpmos＊Vdd            ・・・・・（７）
の関係にあるなら、上式（５）、（６）は
Qpmos/Ccpmos＞Vdd              ・・・・・（８）
となる。
【００１２】
更に、CMOS領域全体で考えるため、エラー判定は、High電位であるNMOSのSD領域３でのエラー判定と、Low電位であるPMOSのSD領域４でのエラー判定の論理和となる。
このソフトエラー率計算方法では、ソフトエラー率計算値は実測値に近い値が得られるが、メモリ等のエラー訂正手法(Error Check and Correct :ECC)でも修正できないマルチビットエラー（同時に複数箇所のデータが反転した場合のエラー）において、このエラーの発生パターンが、実際と異なるという問題があった。
【００１３】
本発明は斯かる問題点に鑑みてなされたものであり、その目的とするところは、デバイスにおけるTr（トランジスタ）配置変更に基づくマルチビットエラーが正確に予測でき、よりマルチビットエラー耐性の高いTr配置のレイアウト設計が可能となるソフトエラー率計算方法及び計算装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の請求項１に係る発明の要旨は、状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎にエラー判定を行い、モンテカルロ統計計算によりエラー率を算定するソフトエラー率計算装置のソフトエラー率計算方法において、エラーに関わる電荷収集領域をｎ分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQn、前記電荷収集領域でのエラーを生じる臨界電荷量（正の実数）をQcn、重み付け係数を実数Anとしたとき、Σ(（Qn/Qcn）*An)＞１の不等式が満たされる場合にエラーと判定することを特徴とするソフトエラー率計算方法に存する。
また、本発明の請求項２に係る発明の要旨は、エラー判定の前記不等式は少なくとも（Qn/Qcn）*Anの項を２つ以上持つことを特徴とする請求項１に記載のソフトエラー率計算方法に存する。
また、本発明の請求項３に係る発明の要旨は、状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎にエラー判定を行い、モンテカルロ統計計算によりエラー率を算定するソフトエラー率計算装置のソフトエラー率計算方法において、エラーに関わる電荷収集領域をｎ分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQn、前記電荷収集領域でのエラーを生じる臨界電荷量（正の実数）をQcn、重み付け係数を実数An、電源電圧をVdd、オフセット電位をｄ、容量CcnをQcn＝Ccn*Vddを満たす臨界容量とすると、Σ(（Qn/Ccn）*An)＞Vdd+ｄの不等式が満たされる場合にエラーと判定することを特徴とするソフトエラー率計算方法に存する。
また、本発明の請求項４に係る発明の要旨は、エラー判定の前記不等式は少なくとも（Qn/Ccn）*Anの項を２つ以上持つことを特徴とする請求項３に記載のソフトエラー率計算方法に存する。
また、本発明の請求項５に係る発明の要旨は、エラー判定の前記不等式において、前記重み付け係数の実数Anが、エラーを助長する場合は正、エラーを抑制する場合は負の値とすることを特徴とする請求項１乃至請求項４のいずれか一項に記載のソフトエラー率計算方法に存する。
また、本発明の請求項６に係る発明の要旨は、状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎にエラー判定を行い、モンテカルロ統計計算によりエラー率を算定するソフトエラー率計算装置において、エラーに関わる電荷収集領域をｎ分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQn、前記電荷収集領域でのエラーを生じる臨界電荷量（正の実数）をQcn、重み付け係数を実数Anとしたとき、Σ(（Qn/Qcn）*An)＞１の不等式が満たされる場合にエラーと判定することを特徴とするソフトエラー率計算装置に存する。
また、本発明の請求項７に係る発明の要旨は、エラー判定の前記不等式は少なくとも（Qn/Qcn）*Anの項を２つ以上持つことを特徴とする請求項６に記載のソフトエラー率計算装置に存する。
また、本発明の請求項８に係る発明の要旨は、状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎にエラー判定を行い、モンテカルロ統計計算によりエラー率を算定するソフトエラー率計算装置において、エラーに関わる電荷収集領域をｎ分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQn、前記電荷収集領域でのエラーを生じる臨界電荷量（正の実数）をQcn、重み付け係数を実数An、電源電圧をVdd、オフセット電位をｄ、容量CcnをQcn＝Ccn*Vddを満たす臨界容量とすると、Σ(（Qn/Ccn）*An)＞Vdd+ｄの不等式が満たされる場合にエラーと判定することを特徴とするソフトエラー率計算装置に存する。
また、本発明の請求項９に係る発明の要旨は、エラー判定の前記不等式は少なくとも（Qn/Ccn）*Anの項を２つ以上持つことを特徴とする請求項８に記載のソフトエラー率計算装置に存する。
また、本発明の請求項１０に係る発明の要旨は、エラー判定の前記不等式において、前記重み付け係数の実数Anが、エラーを助長する場合は正、エラーを抑制する場合は負の値としたことを特徴とする請求項６乃至請求項９のいずれか一項に記載のソフトエラー率計算装置に存する。
また、本発明の請求項１１に係る発明の要旨は、エラー判定の前記不等式を計算アルゴリズムに組込んだことを特徴とする請求項６乃至請求項１０のいずれか一項に記載のソフトエラー率計算装置に存する。
【発明の効果】
【００１５】
全体のソフトエラー率は従来と同様、実測値と変わりなく、その上で、マルチビットエラー（水平方向にイオンが走行する場合）において、方向によるエラーの抑制助長効果によってパターン依存性が組込まれ、実測のマルチビットエラーパターンを反映する。よって、デバイスにおけるTr配置変更に基づくマルチビットエラーが正確に予測でき、よりマルチビットエラー耐性の高いTr配置のレイアウト設計が可能となる。
【発明を実施するための最良の形態】
【００１６】
上記発明が解決しようとする課題として挙げたマルチビットエラーに関して、水平面をイオンが走行する場合、エラーが生じやすい場合や、逆にエラーの生じにくい場合があることがデバイスシミュレーションから分かった。このマルチビットエラーは、発生したイオンがデバイスの有感度領域の並んでいる水平面付近を走行した場合が多い。同じイオンで生じた電荷が、二箇所以上の場所で、同時にエラーを発生させるからである。
【００１７】
例として6Tr-SRAM（PMOSのロードTrとNMOSのドライバTrでインバータ回路をなし、このインバータ回路の２組がたすき掛けとなって、データを保持する仕組で、２つのNMOSのトランスファーTrでデータとその逆値を読み書きする）の場合、通常、VH（High電位）のNMOSノードに、イオンによる電荷が発生した場合にHigh-Lowが反転するが、同時期に、その反転を生じるのと同じだけの電荷がVL（Low電位）のNMOSノードにも発生した場合、反転を生じない。なぜなら、VHのNMOSノードに電荷（電子）が集まり、VHからVLに変ろうとすると、VLのNMOSノードはVLからVHに変ろうとするが、そうすると既に生じていた電荷（電子）がこのノードに集まり、VHに変ろうとするのを妨げるからである。
【００１８】
このことはPMOSにおいても言える。VLのPMOSノードにイオンによる電荷が発生した場合にHigh-Lowが反転するが、同時期に、その反転を生じるのと同じだけの電荷がVHのPMOSノードにも発生した場合、反転を生じない。理由はVLのPMOSノードに電荷（正孔）が集まり、VLからVHに変ろうとすると、VHのPMOSノードはVHからVLに変ろうとするが、そうすると既に生じていた電荷（正孔）がこのノードに集まり、VLに変ろうとするのを妨げるからである。
【００１９】
また、同じVL側でもPMOSノードにイオンによる電荷が発生した場合にHigh-Lowが反転するが、同時期に、その反転を生じるのと同じだけの電荷がVL側のNMOSノードにも発生した場合、反転を生じない。この場合、VLのPMOSノードに電荷（正孔）が集まり、VLからVHに変ろうとすると、NMOSノードもVHに変ろうとし、既に生じていた電荷（電子）がこのノードに集まり、VHに変ろうとするのを妨げるからである。
つまり、High-Lowが問題となるノードのペアとなる領域に電荷が発生した場合、常にその反転を抑制する働きを生じる。
【００２０】
このようなエラー抑制を生じる領域の例としては、前述のVH側NMOSノードに対する、VL側NMOSノードの領域がそうである。また、VH側NMOSノードに対するVH側PMOSノードの領域、VL側PMOSノードに対するVH側PMOSノードの領域、VL側PMOSノードに対するVL側NMOSノードの領域がそうである。
【００２１】
これらのうちの１つの事例を図７に示した。水平にイオンが走った場合、VHのNMOSノードに、イオンによる電荷が発生して、この領域で収集電荷がQnmos/Ccnmos＞Vddを満し、従来は計算上、反転するとしていた。しかし、３次元デバイスシミュレーションで厳密に検討すると、反転は生じない。これは従来技術では、破線で囲ったVLのNMOSノードをエラーとは関係ないとして計算では考慮しなかったためである。本発明では、このHigh-Lowが問題となるノードのペアとなる領域に電荷が発生した場合、従来エラーに関係ないと見なしていた電荷によるエラー抑制効果をソフトエラーシミュレーションに組込むようにした。これにより、マルチビットエラーのパターンが実測に合うことになる。
【００２２】
（第１の実施の形態）
次に、本発明の具体的な第１の実施の形態について、図面を参照して詳細に説明する。
図１にデバイス上面から電荷収集領域を示す。CMOSデバイスであるので、NMOS領域１とPMOS領域２がある。エラーが生じるのはHigh電位であるNMOSのSD領域３やLow電位であるPMOSのSD領域４である。High電位であるPMOSのSD領域５やLow電位であるNMOSのSD領域６はイオンが当たって電荷が発生してもエラーは生じない。しかし、High電位であるNMOSのSD領域３やLow電位であるPMOSのSD領域４にイオンが当たった場合、同時期に、High電位であるPMOSのSD領域５やLow電位であるNMOSのSD領域６にイオンが当たれば、エラーを生じにくくなる。
【００２３】
ここで、電荷収集量と臨界電荷量は全て正の実数として扱い、重み付け係数は実数で、エラー寄与乃至助長する場合は正、逆にエラーを抑制する場合は負の値とする。High電位であるNMOSのSD領域３での電荷収集量をQnmos_high、その臨界電荷量をQcnmos_high、重み付け係数をAnmos_high(正)、Low電位であるPMOSのSD領域４での電荷収集量をQpmos_low、その臨界電荷量をQcpmos_low、重み付け係数をApmos_low(正)、High電位であるPMOSのSD領域５での電荷収集量をQpmos_high、その臨界電荷量をQcpmos_high、重み付け係数をApmos_high(負)、Low電位であるNMOSのSD領域６での電荷収集量をQnmos_low、その臨界電荷量をQcnmos_low、重み付け係数をAnmos_low(負)、とした時、本発明の第１の実施の形態のエラー判定式は次のように置ける。
【００２４】
(Qnmos_high/Qcnmos_high)*Anmos_high+(Qpmos_low/Qcpmos_low)*Apmos_low
+(Qpmos_high/Qcpmos_high)*Apmos_high+(Qnmos_low/Qcnmos_low)*Anmos_low＞1
・・・・・（９）
【００２５】
この判定式においてHigh電位であるNMOSのSD領域３にのみにイオンが当たった場合、式は次のようになる。
(Qnmos_high/Qcnmos_high)*Anmos_high＞１  ・・・・・（１０）
【００２６】
ここでAnmos_high＝１とすれば、従来の判定式
Qnmos_high/Qcnmos_high＞１                ・・・・・（１１）
となる。
【００２７】
次に、Low電位であるPMOSのSD領域４にのみにイオンが当たった場合、式は次のようになる。
(Qpmos_low/Qcpmos_low)*Apmos_low＞１    ・・・・・（１２）
【００２８】
ここでApmos_low＝１とすれば、従来の判定式
Qpmos_low/Qcpmos_low＞１                ・・・・・（１３）
となる。
【００２９】
従って、本発明の第１の実施の形態のエラー判定式は、次のように置ける。
(Qnmos_high/Qcnmos_high)+(Qpmos_low/Qcpmos_low)
+(Qpmos_high/Qcpmos_high)*Apmos_high+(Qnmos_low/Qcnmos_low)*Anmos_low＞1
・・・・・（１４）
【００３０】
マルチビットエラーパターンを正確に計算するにはApmos_high、Anmos_lowの重み付け係数を、デバイスシミュレーションから求める必要があるが、Apmos_high＝Anmos_low＝-1とすれば、抑制効果を簡易に組込んだマルチビットエラーパターンが計算できる。すなわち
(Qnmos_high/Qcnmos_high)+(Qpmos_low/Qcpmos_low)
-(Qpmos_high/Qcpmos_high)-(Qnmos_low/Qcnmos_low)＞1
・・・・・（１５）
となる。
【００３１】
（第２の実施の形態）
次に、本発明の具体的な第２の実施の形態について、図面を参照して詳細に説明する。
図２にデバイス上面から電荷収集領域を示す。図１と異なるのは、ソフトエラーが生じる領域として、SD領域に加えて、トランジスタのチャネル領域（CH領域）も含むことである。CH領域は電荷収集率がSD領域よりも小さいが、この領域にイオンが当たればエラーを生じる。
【００３２】
エラーが生じるのはHigh電位であるNMOSのSD領域３(とCH領域７)やLow電位であるPMOSのSD領域４(とCH領域８)である。High電位であるPMOSのSD領域５(とCH領域９)、Low電位であるNMOSのSD領域６(とCH領域１０)は、イオンが当たって電荷が発生してもエラーは生じない。しかし、High電位であるNMOSのSD領域３(とCH領域７)やLow電位であるPMOSのSD領域４(とCH領域８)にイオンが当たった場合、同時期に、High電位であるPMOSのSD領域５(とCH領域９)やLow電位であるNMOSのSD領域６(とCH領域１０)にイオンが当たれば、エラーを生じにくくなる。
【００３３】
ここで、電荷収集量と臨界電荷量は全て正の実数として扱い、重み付け係数は実数で、エラー寄与乃至助長する場合は正、逆にエラーを抑制する場合は負の値とする。
まず、High電位であるNMOSの領域において、SD領域３での電荷収集量をQnmossd_high (CH領域７での電荷収集量をQnmosch_high)、SD領域３での臨界電荷量をQcnmossd_high (CH領域７での臨界電荷量をQcnmosch_high)、SD領域３での重み付け係数をAnmossd_high(正) (CH領域７での重み付け係数をAnmosch_high(正))と置く。
【００３４】
次に、Low電位であるPMOSの領域において、SD領域４での電荷収集量をQpmossd_low (CH領域８での電荷収集量をQpmosch_low)、SD領域４での臨界電荷量をQcpmossd_low (CH領域８での臨界電荷量をQcpmosch_low)、SD領域４での重み付け係数をApmossd_low(正) (CH領域８での重み付け係数をApmosch_low(正))と置く。
【００３５】
エラー抑制の働く領域であるHigh電位であるPMOSの領域において、SD領域５での電荷収集量をQpmossd_high(CH領域９での電荷収集量をQpmosch_high)、SD領域５での臨界電荷量をQcpmossd_high(CH領域９での臨界電荷量をQcpmosch_high)、SD領域５での重み付け係数をApmossd_high(負) (CH領域９での重み付け係数をApmosch_high(負))とおく。
【００３６】
同じくエラー抑制の働く領域であるLow電位であるNMOSの領域において、SD領域６での電荷収集量をQnmossd_low (CH領域１０での電荷収集量をQnmosch_low)、SD領域６での臨界電荷量をQcnmossd_low(CH領域１０での臨界電荷量をQcnmosch_low)、SD領域６での重み付け係数をAnmoscd_low(負)(CH領域１０での重み付け係数をAnmosch_low(負))、とした時、本発明の第２の実施形態のエラー判定式は次のように置ける。
【００３７】
(Qnmossd_high/Qcnmossd_high)*Anmossd_high
+(Qpmossd_low/Qcpmossd_low)*Apmossd_low
+(Qpmossd_high/Qcpmossd_high)*Apmossd_high
+(Qnmossd_low/Qcnmossd_low)*Anmossd_low
+(Qnmosch_high/Qcnmosch_high)*Anmosch_high
+(Qpmosch_low/Qcpmosch_low)*Apmosch_low
+(Qpmosch_high/Qcpmosch_high)*Apmosch_high
+(Qnmosch_low/Qcnmosch_low)*Anmosch_low＞1
・・・・・（１６）
【００３８】
この場合も、マルチビットエラーパターンを正確に計算するには、重み付け係数をデバイスシミュレーションから求める必要があるが、重みを±１（エラー助長項を＋１、エラー抑制項−１）とすれば抑制効果を簡易に組込んだマルチビットエラーパターンが計算できる。
【００３９】
（第３の実施の形態）
次に、本発明の具体的な第３の実施の形態について、図面を参照して詳細に説明する。
再度図１をもって示す。
ここでは臨界電荷量の代わりに、電源電圧Vddとの積で臨界電荷量となる臨界容量を用いることが、本発明の第１の実施の形態と異なる点である。電源電圧はオフセット電位ｄを含め、(Vdd + ｄ)の形になる。
【００４０】
ここで、電荷収集量と臨界容量は全て正の実数として扱い、重み付け係数は実数で、エラー寄与乃至助長する場合は正、逆にエラーを抑制する場合は負の値とする。High電位であるNMOSのSD領域３での電荷収集量をQnmos_high、その臨界容量をCcnmos_high、重み付け係数をAnmos_high(正)、Low電位であるPMOSのSD領域４での電荷収集量をQpmos_low、その臨界容量をCcpmos_low、重み付け係数をApmos_low(正)、High電位であるPMOSのSD領域５での電荷収集量をQpmos_high、その臨界容量をCcpmos_high、重み付け係数をApmos_high(負)、Low電位であるNMOSのSD領域６での電荷収集量をQnmos_low、その臨界容量をCcnmos_low、重み付け係数をAnmos_low(負)、とした時、本発明の第３の実施形態のエラー判定式を次のように置く。
【００４１】
(Qnmos_high/Ccnmos_high)*Anmos_high+(Qpmos_low/Ccpmos_low)*Apmos_low
+(Qpmos_high/Ccpmos_high)*Apmos_high+(Qnmos_low/Ccnmos_low)*Anmos_low＞Vdd+d
・・・・・（１７）
【００４２】
この判定式においてHigh電位であるNMOSのSD領域３にのみにイオンが当たった場合、式は次のようになる。
(Qnmos_high/Ccnmos_high)*Anmos_high＞Vdd＋d  ・・・・・（１８）
【００４３】
ここでAnmos_high＝１、d＝0とすれば、従来の判定式
Qnmos_high/Ccnmos_high＞Vdd                  ・・・・・（１９）
となる。
【００４４】
次に、Low電位であるPMOSのSD領域４にのみにイオンが当たった場合、式は次のようになる。
(Qpmos_low/Ccpmos_low)*Apmos_low＞Vdd＋d  ・・・・・（２０）
【００４５】
Apmos_low＝１、d＝0とすれば、
従来の判定式
Qpmos_low/Ccpmos_low＞Vdd
となる。
【００４６】
従って、本発明の第３の実施の形態のエラー判定式は、次のようにおける。
(Qnmos_high/Ccnmos_high)+(Qpmos_low/Ccpmos_low)
+(Qpmos_high/Ccpmos_high)*Apmos_high+(Qnmos_low/Ccnmos_low)*Anmos_low＞Vdd
・・・・・（２１）
【００４７】
マルチビットエラーパターンを正確に計算するにはApmos_high、Anmos_lowの重み付け係数を、デバイスシミュレーションから求める必要があるが、Apmos_high＝Anmos_low＝-1とすれば、抑制効果を簡易に組込んだマルチビットエラーパターンが計算できる。
【００４８】
すなわち
(Qnmos_high/Qcnmos_high)+(Qpmos_low/Qcpmos_low)
-(Qpmos_high/Qcpmos_high)-(Qnmos_low/Qcnmos_low)＞Vdd
・・・・・（２２）
【００４９】
この判定式を用いると、Vdd毎にエラー判定が変えられるため、ソフトエラー率の電源電圧依存性が容易に計算できる。
【００５０】
（第４の実施の形態）
次に、本発明の具体的な第４の実施の形態について、図面を参照して詳細に説明する。
再度図２をもって示す。すなわちソフトエラーが生じる領域として、SD領域に加えて、トランジスタのチャネル領域（CH領域）も含む例である。
【００５１】
ここでは臨界電荷量の代わりに、電源電圧Vddとの積で臨界電荷量となる臨界容量を用いることが、本発明の第２の実施の形態と異なる点である。電源電圧はオフセット電位ｄを含め、(Vdd＋ｄ)の形になる。
ここで、電荷収集量と臨界容量は全て正の実数として扱い、重み付け係数は実数で、エラー寄与乃至助長する場合は正、逆にエラーを抑制する場合は負の値とする。
【００５２】
まず、High電位であるNMOSの領域において、SD領域３での電荷収集量をQnmossd_high (CH領域７での電荷収集量をQnmosch_high)、SD領域３での臨界容量をCcnmossd_high (CH領域７での臨界容量をCcnmosch_high)、SD領域３での重み付け係数をAnmossd_high(正) (SD領域７での重み付け係数をAnmosch_high(正))と置く。
【００５３】
次に、Low電位であるPMOSの領域において、SD領域４での電荷収集量をQpmossd_low (CH領域８での電荷収集量をQpmosch_low)、SD領域４での臨界容量をCcpmossd_low (CH領域８での臨界容量をCcpmosch_low)、SD領域４での重みをApmossd_low(正) (CH領域８での重みをApmosch_low(正))と置く。
【００５４】
エラー抑制領域の働く領域であるHigh電位であるPMOSの領域において、SD領域５での電荷収集量をQpmossd_high (CH領域９での電荷収集量Qpmosch_high)、SD領域５での臨界容量をCcpmossd_high (CH領域９での臨界容量をCcpmosch_high)、SD領域５での重みをApmossd_high(負) (CH領域９での重みをApmosch_high(負))と置く。
【００５５】
同じくLow電位であるNMOSエラー抑制領域の働く領域において、SD領域６での電荷収集量をQnmossd_low (CH領域１０での電荷収集量をQnmosch_low)、SD領域６での臨界容量をCcnmossd_low (CH領域１０での臨界容量をCcnmosch_low)、SD領域６での重みをAnmossd_low(負) (CH領域１０での重みをAnmosch_low(負))と置く。
【００５６】
本発明の第４の実施の形態のエラー判定式は次のように置ける。
(Qnmossd_high/Ccnmossd_high)*Anmossd_high
+(Qpmossd_low/Ccpmossd_low)*Apmossd_low
+(Qpmossd_high/Ccpmossd_high)*Apmossd_high
+(Qnmossd_low/Ccnmossd_low)*Anmossd_low
+(Qnmosch_high/Ccnmosch_high)*Anmosch_high
+(Qpmosch_low/Ccpmosch_low)*Apmosch_low
+(Qpmosch_high/Ccpmosch_high)*Apmosch_high
+(Qnmosch_low/Ccnmosch_low)*Anmosch_low＞Vdd＋d
・・・・・（２３）
【００５７】
この場合も、マルチビットエラーパターンを正確に計算するには、重みをデバイスシミュレーションから求める必要があるが、重みを±１（エラー助長項を＋１、エラー抑制項−１）とすれば抑制効果を簡易に組込んだマルチビットエラーパターンが計算できる。
【００５８】
（第５の実施の形態）
次に、本発明によるエラー率計算装置の具体的な例を、第５の実施の形態として図３に示す。このエラー率計算装置は、コンピュータを含む演算装置１２、デバイスレイアウトデータ記憶手段１３、ソフトエラーに対する有感度領域電荷収集率記憶手段１４、臨界電荷量記憶手段１５（或いは臨界容量記憶手段）、ソフトエラー率が出力される演算結果出力部１６で構成される。
【００５９】
デバイスレイアウトデータ記憶手段１３、有感度領域電荷収集率記憶手段１４、電荷量記憶手段１５（或いは臨界容量記憶手段）から演算装置１２に読み込まれたデバイスレイアウトデータ、有感度領域電荷収集率、臨界電荷量（或いは臨界容量）を使って、本発明の第１の実施の形態、乃至第４の実施の形態で示したエラー判定式に基づいて、エラーの発生率を多数回の試行するモンテカルロ統計計算で、統計的なソフトエラー率を算出する。算出されたソフトエラー率の演算結果は演算結果出力部１６に出力される。演算結果出力部１６は表示器や外部へ演算結果のデータを出力するインターフェース部で構成される。
【００６０】
なお、デバイスレイアウトデータ記憶手段１３、有感度領域電荷収集率記憶手段１４、臨界電荷量記憶手段１５（或いは臨界容量記憶手段）はエラー率計算装置の外部記憶手段に設けて、外部からデータを取り込むように構成することもできる。
【００６１】
以上、第１の実施の形態乃至第５の実施の形態について説明したが、第１、第２の実施の形態について、エラーに関わる電荷収集領域をｎ分割するよう一般化してみれば次のように考えることができる。即ち、フリップフロップ回路等を用いた状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎に、エラー判定を行うことでエラー率を算定するモンテカルロ統計計算において、エラーに関わる電荷収集領域を、電荷の収集状況が異なる領域毎や、該電荷収集領域でのエラーを生じる臨界電荷量（正の実数）が異なる領域毎で分割し、第n番目分割領域（nは１以上の整数）での収集電荷量（正の実数）をQnとし、その収集領域でのエラーを生じる臨界電荷量（正の実数）がn毎に異なる値Qcnとし、重みを実数Anとすると、エラー判定の不等式が、
Σ(（Qn/Qcn）*An)＞１
の形式になり、この不等式が満たされる場合にエラーと判定する。該エラー判定の不等式は少なくとも（Qn/Qcn）*Anの項を２つ以上持っているものに対し計算が可能なソフトエラー率計算方法である。
【００６２】
また、第３、第４の実施の形態について、エラーに関わる電荷収集領域をｎ分割するよう一般化してみれば次のように考えることができる。即ち、フリップフロップ回路等を用いた状態保持型の半導体記憶素子を対象とし、電荷が発生した場合毎に、エラー判定を行うことでエラー率を算定するモンテカルロ統計計算において、エラーに関わる電荷収集領域を、電荷の収集状況が異なる領域毎や、該電荷収集領域でのエラーを生じる臨界電荷量（正の実数）が異なる領域毎で分割し、第n番目分割領域（nは１以上の整数）の電荷収集領域の収集電荷量（正の実数）をQnとし、その収集領域でのエラーを生じる臨界電荷量（正の実数）がn毎に異なる値Qcnとし、重みを実数Anとする。この時、電源電圧Vddに対して、Qcn＝Ccn*Vddを満たす容量Ccnを臨界容量とすると、オフセット電位をｄとして、エラー判定の不等式が、
Σ(（Qn/Ccn）*An)＞Vdd+ｄ
の形式になり、この不等式が満たされる場合にエラーと判定する。該エラー判定の不等式は少なくとも（Qn/Ccn）*Anの項を２つ以上の持っているものに対し計算が可能なソフトエラー率計算方法である。
【００６３】
以上、具体的な実施の形態によって本発明を説明したが、本発明は上記実施の形態に示したものに限らず、本発明の要旨を逸脱しない範囲で変形が可能であることは言うまでもない。
【産業上の利用可能性】
【００６４】
本発明は、ＳＲＡＭやロジック回路等の半導体素子あるいはＬＳＩのα線ソフトエラー率、中性子や陽子やπ中間子などの宇宙線によるソフトエラー率を計算する計算方法及び計算装置に利用できる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１、第３の実施の形態を説明するための図（デバイス上面からみた、エラー判定に関与する、イオンによって発生した電荷を収集領域示す図）である。
【図２】本発明の第２、第４の実施の形態を説明するための図（デバイス上面からみた、エラー判定に関与する、イオンによって発生した電荷を収集領域示す図）である。
【図３】本発明の第５の実施の形態を説明するための図（エラー計算装置）である。
【図４】従来例を説明するための図（デバイス上面からみた、エラー判定に関与する、イオンによって発生した電荷を収集領域示す図）である。
【図５】従来例を説明するための図（デバイス上面からみた、エラー判定に関与する、イオンによって発生した電荷を収集領域示す図）である。
【図６】従来例を説明するための図（デバイス上面からみた、エラー判定に関与する、イオンによって発生した電荷を収集領域示す図）である。
【図７】マルチビットエラーを説明するための図である。
【符号の説明】
【００６６】
１・・・NMOS領域
２・・・PMOS領域
３・・・High側NMOS-SD領域
４・・・Low側PMOS-SD領域
５・・・High側PMOS-SD領域
６・・・Low側NMOS-SD領域
７・・・High側NMOS-CH領域
８・・・Low側PMOS-CH領域
９・・・High側PMOS-CH領域
１０・・・Low側NMOS-CH領域
１１・・・イオン
１２・・・エラー率計算装置
１３・・・デバイスレイアウトデータ記憶手段
１４・・・有感度領域電荷収集率記憶手段
１５・・・臨界電荷量記憶手段
１６・・・演算結果出力部
【図１】
2006013008.tif 000003
【図２】
2006013008.tif 000004
【図３】
2006013008.tif 000005
【図４】
2006013008.tif 000006
【図５】
2006013008.tif 000007
【図６】
2006013008.tif 000008
【図７】
2006013008.tif 000009