(57)【要約】【課題】  チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成する。【解決手段】  半導体膜９からシリコン基板１内の所定深さＤまでアモルファス化し、この状態でソース／ドレインとなる不純物を導入する。そして、低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。この低温固相エピタキシャル成長法に要する処理温度は４５０℃〜６５０℃程度であり、半導体膜９内への不純物の熱拡散は抑えられ、初期の急峻なステッププロファイルが維持される。【選択図】  図４
2006278974.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の半導体領域内に第１導電型の第１の不純物を導入し、前記第１の不純物を活性化する工程と、
前記半導体領域上に薄い半導体膜を形成する工程と、
前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、
非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、
前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第２の導電型の第２の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、
熱処理を施すことにより、導入された前記第２の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記非晶質化の工程において、前記半導体領域内の前記ソース領域及び前記ドレイン領域の界面となる深さよりも深く非晶質化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理を、４５０℃〜６５０℃の範囲内の温度で実行することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜を、６５０℃以下の温度で形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を、６５０℃以下の温度で形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体膜を、選択エピタキシャル成長法により形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
活性領域が画定され、前記活性領域に第１導電型の第１の不純物が導入されてなる半導体基板と、
前記活性領域に第２導電型の第２の不純物が導入されて形成されたソース領域及びドレイン領域と、
前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極と
を含み、
前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、
前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第１の不純物の濃度が急峻な階段状に増加するように形成されていることを特徴とする半導体装置。
【請求項８】
前記チャネル領域の前記表層は、前記半導体領域上に形成された薄い半導体膜からなることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は、高誘電率材料から形成されていることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記ゲート電極は、金属材料から形成されていることを特徴とする請求項７〜９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ等の半導体装置及びその製造方法に関し、特に高性能ＣＭＯＳトランジスタに適用して好適である。
【背景技術】
【０００２】
近時では、ＣＭＯＳトランジスタの更なる微細化の要請が高まっており、この要請に応えるために、ゲート長の短縮化が進められている。しかしながら、当該短縮化が進むと、いわゆる短チャネル効果の問題が顕在化する。そこで、チャネル領域の不純物濃度を増加させることにより、この短チャネル効果を抑制する工夫がなされている。ところが、チャネル領域の不純物濃度を増加させると、不純物散乱によるキャリア移動度の劣化を招来し、結果として駆動電流向上が阻害される。このように、ゲート長の短縮化の実現を図る場合、短チャネル効果抑制の要請とキャリア移動度の劣化抑制の要請とは、トレードオフの関係にある。
【０００３】
上記の問題に対して、短チャネル効果を抑制するも、移動度の劣化をもたらさない理想的なデバイス構造として、いわゆるエピ・チャネル（epi. channel）トランジスタやレトロクレードチャネル（retrograde channel）トランジスタが提案されてきた。これらのトランジスタは、チャネル領域の表層が極めて低い不純物濃度或いはノンドープの状態とされ、下層では高い不純物濃度の状態とされてなるものである。これらのトランジスタでは、キャリアが当該表層内に形成される反転層を移動することで不純物散乱による移動度の劣化が抑制され、当該表層下の高不純物濃度の下層によりドレイン空乏層の伸びを防ぎ短チャネル効果が抑制される。
【０００４】
【特許文献１】特開２００４−１５３２４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のトランジスタ構造は、デバイスの構成モデルとしては理想的なものであるが、これらの構造を実現する好適な手法が未だ案出されていない現況にある。特に、前者のエピ・チャネルトランジスタの場合、このような不純物濃度の理想的なステッププロファイルは、不純物が活性化アニール時や他の熱プロセスにおいて拡散するため、実現は極めて困難であった。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板の半導体領域内に第１導電型の第１の不純物を導入し、前記第１の不純物を活性化する工程と、前記半導体領域上に薄い半導体膜を形成する工程と、前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第２の導電型の第２の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、熱処理を施すことにより、導入された前記第２の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程とを含む。
【０００８】
本発明の半導体装置は、活性領域が画定され、前記活性領域に第１導電型の第１の不純物が導入されてなる半導体基板と、前記活性領域に第２導電型の第２の不純物が導入されて形成されたソース領域及びドレイン領域と、前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極とを含み、前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第１の不純物の濃度が急峻な階段状に増加するように形成されている。
【発明の効果】
【０００９】
本発明によれば、高いソース／ドレイン不純物活性化とチャネル領域における理想的なステッププロファイルとを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１０】
−本発明の基本骨子−
本発明者は、チャネル領域における不純物濃度の理想的なステッププロファイルを容易且つ確実に実現すべく鋭意検討し、以下のように本発明に想到した。
【００１１】
先ず、初期状態として略完全なステッププロファイルの状態を確保すべく、基板の半導体領域内に不純物を導入し、チャネル拡散層を形成しておき、その後に選択エピタキシャル成長法等によりチャネル拡散層上にチャネル領域の表層となる不純物を含まない半導体膜を形成する。
【００１２】
上記の初期状態を前提とした場合、製造工程において初期状態の略完全なステッププロファイルを可及的に維持するには、処理温度を比較的低温に抑えて不純物の拡散を抑止することが必要である。諸工程のうち、ソース領域及びドレイン領域（及びエクステンション領域）に導入された不純物を活性化する熱処理では、通常９５０℃〜１０５０℃程度の高温を要する。本発明者は、この点に特に着目し、当該不純物活性化工程を低温で行うべく、いわゆる低温固相エピタキシャル成長法を用いることに想到した。
【００１３】
即ちこの場合、半導体膜から半導体領域内の所定深さまで非晶質化（アモルファス化）し、この状態でソース領域及びドレイン領域（及びエクステンション領域）となる不純物を導入する。所定深さとしては、深い接合を形成するソース領域及びドレイン領域からも不純物拡散を抑止し、高い活性化率を実現する観点から、ソース領域及びドレイン領域の半導体領域内の接合界面よりも深い位置とすることを要する。そして、例えば低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。この低温固相エピタキシャル成長法に要する処理温度は４５０℃〜６５０℃程度であり、半導体膜内への不純物の熱拡散は抑えられる。従って、高い不純物活性化が得られると共に、表層の半導体層には不純物を拡散させることなく初期の急峻なステッププロファイルを維持することができる。これにより、短チャネル耐性が高く、駆動能力に優れた半導体装置が実現する。
【００１４】
ここで、製造工程の全体を通じて処理温度を低温に抑え、初期のステッププロファイルを確実に維持するため、ゲート絶縁膜の形成工程及びゲート電極の形成工程においても、処理温度を６５０℃以下とする。具体的な方策としては、ゲート絶縁膜を高誘電体材料を用いて例えばＣＶＤ法により形成し、ゲート電極を金属材料を用いて例えばスパッタ法又はＣＶＤ法により形成する。特に、ゲート絶縁膜を通常の熱酸化法で形成する場合、処理温度として８００℃以上の高温を要する。これに対して、高誘電体材料を用いてＣＶＤ法により形成する場合、処理温度を６５０℃以下の低温とすることができる。ゲート電極を金属材料を用いてスパッタ法により形成する場合も同様に、処理温度を６５０℃以下の低温とすることができる。
【００１５】
ここで、チャネル拡散層を形成した後に半導体基板のアモルファス化を行う技術が特許文献１に開示されている。しかしながらこの場合、チャネル拡散層として、Ｐ型不純物であるＩｎイオンを基板表層にイオン注入してＰ型チャネル拡散層を形成する。そして、重いＩｎイオンを導入したことに起因してＰ型チャネル拡散層の基板との界面に発生する転移ループ欠陥層が形成されてしまい、リーク電流が生じることを防止する観点から、Ｐ型チャネル拡散層の後に基板内に深いアモルファス化を行うことにより、言わば転移ループ欠陥層を基板下方に押し下げる。
【００１６】
これに対して本発明は、チャネル拡散層を実質的にノンドープ状態の半導体膜から構成し、上記のステッププロファイルを確実に実現するための技術である。従って、本発明と特許文献１の発明とは明らかに別発明である。
【００１７】
また、ソース領域及びドレイン領域と一部重畳されるエクステンション領域のみをアモルファス化して低温固相エピタキシャル成長法で不純物活性化を行う技術も開発されているが、この場合にも特許文献１の課題と同様に、エクステンション領域端のチャネル中に残る転移ループ欠陥層により、リーク電流が生じてしまう。
【００１８】
−本発明を適用した具体的な実施形態−
以下、上記した基本骨子を踏まえ、本発明をＣＭＯＳトランジスタに適用した具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、説明の便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に説明する。
図１〜図４は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００１９】
初めに、図１（ａ）に示すように、シリコン基板１上に、Ｐ型ＭＯＳトランジスタの活性領域２及びＮ型ＭＯＳトランジスタの活性領域３をそれぞれ画定する。
【００２０】
詳細には、半導体基板、ここではシリコン基板１上のＰ型ＭＯＳトランジスタの素子分離領域及びＮ型ＭＯＳトランジスタの素子分離領域にそれぞれ素子分離構造を形成し、活性領域２，３を画定する。素子分離構造としては、ＳＴＩ（Shallow Trench Isolation）法により、リソグラフィー及びドライエッチングにより素子分離領域に形成した溝４ａをシリコン酸化物等の絶縁物で充填してなるＳＴＩ素子分離構造４を形成する。なお、このＳＴＩ素子分離構造４の代わりに、例えば素子分離領域をＬＯＣＯＳ法によりフィールド酸化してなるフィールド酸化膜を形成するようにしても良い。
【００２１】
続いて、図１（ｂ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２にＮ型のウェル５及びＮ型の下部チャネル層６を、ＮＭＯＳトランジスタの活性領域３にＰ型のウェル７及びＰ型の下部チャネル層８をそれぞれ形成する。
【００２２】
詳細には、先ず、活性領域２，３の表面に熱酸化法により薄い犠牲酸化膜１０を形成する。
次に、活性領域３側のみを覆うレジストマスク（不図示）を形成し、Ｎ型ウェルを形成すべく活性領域２にＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが４００ｋｅＶ、ドーズ量が２×１０13／ｃｍ2及び加速エネルギーが１５０ｋｅＶ、ドーズ量が３×１０12／ｃｍ2の条件でイオン注入する。Ｐの代わりに砒素（Ａｓ）をイオン注入するようにしても良い。
【００２３】
次に、引き続き活性領域３側を覆うレジストマスクを用い、Ｎ型チャネル層を形成すべく活性領域２の表層にＮ型不純物、ここでは砒素（Ａｓ）を例えば加速エネルギーが８０ｋｅＶ、ドーズ量が３×１０12／ｃｍ2の条件でイオン注入する。Ａｓの代わりにリン（Ｐ）をイオン注入するようにしても良い。
【００２４】
次に、活性領域３側を覆うレジストマスクを灰化処理等により除去した後、活性領域２側のみを覆うレジストマスク（不図示）を形成する。そして、このレジストマスクを用いて、Ｐ型ウェルを形成すべく活性領域３にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが１８０ｋｅＶ、ドーズ量が２×１０13／ｃｍ2及び加速エネルギーが５０ｋｅＶ、ドーズ量が４×１０12／ｃｍ2の条件でイオン注入する。
【００２５】
次に、引き続き活性領域２側を覆うレジストマスクを用い、Ｐ型チャネル層を形成すべく活性領域３の表層にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが８ｋｅＶ、ドーズ量が５×１０12／ｃｍ2の条件でイオン注入する。ここで、Ｂの代わりにインジウム（Ｉｎ）をイオン注入するようにしても良い。
【００２６】
そして、活性領域２側を覆うレジストマスクを灰化処理等により除去し、処理温度が１０００℃で１０秒間程度の熱処理（アニール処理）を施す。このアニール処理により、イオン注入された不純物が活性化され、またイオン注入によって入った欠陥が回復され、活性領域２にはＮ型のウェル５及びＮ型の下部チャネル層６が、活性領域３にはＰ型のウェル７及びＰ型の下部チャネル層８がそれぞれ形成される。なお、Ｐ型、Ｎ型ＭＯＳトランジスタの活性領域を形成する（不純物注入の）順番は逆でも構わない。
【００２７】
続いて、図１（ｃ）に示すように、下部チャネル層６，８上にそれぞれノンドープ状態（不純物濃度が１×１０16／ｃｍ3程度以下）の上部チャネル層９を形成する。
【００２８】
詳細には、先ず、活性領域２，３の犠牲酸化膜１０をウェットエッチング等により除去する。
そして、選択エピタキシャル成長法により、下部チャネル層６，８上それぞれノンドープ状態の半導体膜、ここではシリコン膜を１０ｎｍ程度の膜厚に成長させ、上部チャネル層９を形成する。
【００２９】
続いて、図１（ｄ）に示すように、上部チャネル層９から下部チャネル層６，８を含むシリコン基板１内の所定深さまで、アモルファス化する。
詳細には、比較的重い元素、ここではＧｅを用いて上部チャネル層９から基板内部へ注入し、上部チャネル層９から下部チャネル層６，８を含むシリコン基板１内の所定深さ（破線Ｄで示す）まで、非晶質化（アモルファス化）する。ここで、所定深さＤとしては、後述するソース領域１７，２２及びドレイン領域１８，２３のシリコン基板１との接合界面よりも深い位置とすることを要する。なお、Ｇｅの代わりに、ＳｉやＡｒを注入するようにしても良い。
【００３０】
続いて、図１（ｅ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２には、上部チャネル層９上にゲート絶縁膜１１を介してゲート電極１２及びキャップ絶縁膜２０を、ＮＭＯＳトランジスタの活性領域３には、上部チャネル層９上にゲート絶縁膜１３を介してゲート電極１４及びキャップ絶縁膜２０を、それぞれ形成する。
【００３１】
詳細には、活性領域２及び３において、上部チャネル層９上に高誘電体材料、ここでは（ＨｆＳｉＯＮ）を用いてゲート絶縁膜１１及び１３を形成する。ここで、ゲート絶縁膜１１は、例えばＣＶＤ法により、処理温度を６５０℃以下、例えば４５０℃として形成する。この場合、処理温度が６５０℃以下の低温であるため、下部チャネル層６，８の不純物の各上部チャネル層９への拡散が抑止される。なお、ゲート絶縁膜１１の材料としては、（ＨｆＳｉＯＮ）の代わりに（ＨｆＳｉＯ2，ＺｒＯ2等）を用いても良い。
【００３２】
次に、活性領域２及び３において、ゲート絶縁膜１１及び１３上に金属材料、ここでは（Ｗ／ＴｉＮ）を用いて金属膜（不図示）を堆積した後、キャップ材料として例えばシリコン酸化膜を堆積する。この金属膜は、例えばスパッタ法により、処理温度を６５０℃以下、例えば１００℃として形成する。この場合、処理温度が６５０℃以下の低温であるため、下部チャネル層６，８の不純物の各上部チャネル層９への拡散が抑止される。
【００３３】
そして、活性領域２，３のゲート電極形成領域のみを開口するレジストマスク（不図示）を形成する。このレジストマスクを用いて、活性領域２，３の各シリコン酸化膜、各金属膜及びゲート絶縁膜１１，１３をパターニングする。このパターニングにより、活性領域２にはゲート絶縁膜１１を介したゲート電極１２及びキャップ絶縁膜２０が、活性領域３にはゲート絶縁膜１３を介したゲート電極１４及びキャップ絶縁膜２０がそれぞれパターン形成される。
【００３４】
続いて、図２（ａ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２にＰ型のエクステンション領域１５を形成する。
詳細には、活性領域３側のみを覆うレジストマスク３１を形成し、活性領域２にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが０．５ｋｅＶ、ドーズ量が１×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２では、キャップ絶縁膜２０及びゲート電極１２がマスクとなり、ゲート電極１２の両側にＰ型のエクステンション領域１５が形成される。また、イオン注入領域は先にアモルファス化されているため、チャネリングによる接合深さの増加を防ぐことができる。
【００３５】
続いて、図２（ｂ）に示すように、Ｎ型ＭＯＳトランジスタの活性領域３にＮ型のエクステンション領域１９を形成する。
詳細には、活性領域３側を覆うレジストマスク３１を灰化処理等により除去した後、活性領域２側のみを覆うレジストマスク３２を形成する。そして、このレジストマスク３２を用い、活性領域３にＮ型不純物、ここでは砒素（Ａｓ）を例えば加速エネルギーが５ｋｅＶ、ドーズ量が１．５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域３では、キャップ絶縁膜２０及びゲート電極１４がマスクとなり、ゲート電極１４の両側にＮ型のエクステンション領域１９が形成される。また、イオン注入領域は先にアモルファス化されているため、チャネリングによる接合深さの増加を防ぐことができる。
【００３６】
続いて、図２（ｃ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２におけるキャップ絶縁膜２０及びゲート電極１２の両側面にサイドウォールスペーサ１６を、Ｎ型ＭＯＳトランジスタの活性領域３におけるキャップ絶縁膜２０及びゲート電極１４の両側面にサイドウォールスペーサ２１を、それぞれ同時に形成する。
詳細には、活性領域２側を覆うレジストマスク３２を灰化処理等により除去した後、ゲート電極１２及び１４を覆うように全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、活性領域２ではキャップ絶縁膜２０及びゲート電極１２の両側面のみにシリコン酸化膜を、活性領域３ではキャップ絶縁膜２０及びゲート電極１４の両側面のみにシリコン酸化膜をそれぞれ残し、サイドウォールスペーサ１６，２１を形成する。
【００３７】
続いて、図３（ａ）に示すように、Ｐ型ＭＯＳトランジスタの活性領域２にＰ型のソース領域１７及びドレイン領域１８を形成する。
詳細には、活性領域３側のみを覆うレジストマスク３３を形成し、活性領域２にＰ型不純物、ここではホウ素（Ｂ）を例えば加速エネルギーが５ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域２では、キャップ絶縁膜２０、ゲート電極１２及びサイドウォールスペーサ１６がマスクとなり、サイドウォールスペーサ１６の両側にＰ型のエクステンション領域１５と一部重畳するように、エクステンション領域１５よりも深いＰ型のソース領域１７及びドレイン領域１８が形成される。ここで、アモルファス化された所定深さＤは、ソース領域１７及びドレイン領域１８のシリコン基板１との接合界面よりも深いため、エクステンション領域１５、ソース領域１７及びドレイン領域１８はアモルファス化された部位に形成される。
【００３８】
続いて、図３（ｂ）に示すように、Ｎ型ＭＯＳトランジスタの活性領域３にＮ型のソース領域２２及びドレイン領域２３を形成する。
詳細には、活性領域３側を覆うレジストマスク３３を灰化処理等により除去し、活性領域２側のみを覆うレジストマスク３４を形成し、活性領域３にＮ型不純物、ここではリン（Ｐ）を例えば加速エネルギーが２０ｋｅＶ、ドーズ量が５×１０15／ｃｍ2の条件でイオン注入する。このとき活性領域３では、キャップ絶縁膜２０、ゲート電極１４及びサイドウォールスペーサ２１がマスクとなり、サイドウォールスペーサ２１の両側にＮ型のエクステンション領域１９と一部重畳するように、エクステンション領域１９よりも深いＮ型のソース領域２２及びドレイン領域２３が形成される。ここで、アモルファス化された所定深さＤは、ソース領域２２及びドレイン領域２３のシリコン基板１との接合界面よりも深いため、エクステンション領域１９、ソース領域２２及びドレイン領域２３はアモルファス化された部位に形成される。
【００３９】
続いて、図４（ａ）に示すように、低温固相エピタキシャル成長法により、上記のアモルファス化の後に導入した各種不純物を活性化すると共に、アモルファス部分を再結晶化する。
詳細には、先ず、活性領域２側を覆うレジストマスク３４を灰化処理等により除去する。
そして、処理温度を４５０℃〜６５０℃の範囲内、ここでは６００℃とし、３０分間の低温固相エピタキシャル成長法により、上記のアモルファス化の後に導入した各種不純物、即ち活性領域２側ではエクステンション領域１５、ソース領域１７及びドレイン領域１８のＰ型不純物、活性領域３側ではエクステンション領域１９、ソース領域２２及びドレイン領域２３のＮ型不純物を活性化すると共に、アモルファス部分、即ちシリコン基板１の所定深さＤから上方の部分（下部チャネル層６，８を含む）及び上部チャネル層９を再結晶化する。ここで、所定深さＤの位置において、アモルファス部分が再結晶化された際の履歴として、残留欠陥面（破線Ｒで示す）が残る。
【００４０】
なお、低温固相エピタキシャル成長の時間は、アモルファス部分が全て結晶化する範囲でできるだけ短時間とするのが望ましい。
【００４１】
この場合、処理温度が６５０℃以下の低温であるため、下部チャネル層６，８の不純物の各上部チャネル層９へ拡散が抑止される。更には、低温処理であるため、エクステンション領域１５，１９、ソース領域１７，２２及びドレイン１８，２３の各種不純物は各上部チャネル層９へ拡散することなく、十分に活性化される。尚、ここではエクステンション及びソース・ドレイン領域形成の順番（イオン注入の順番）を、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴの順としたが、これは逆でも良い。更に、エクステンション不純物の注入後に、パンチスルーストッパとしてポケット不純物の注入を行っても良い。
【００４２】
続いて、図４（ｂ）に示すように、ソース領域１７，２２上及びドレイン１８，２３上にシリサイド層２４を形成する。
詳細には、活性領域２，３上を含む全面に、スパッタ法等により金属、例えばＣｏまたはＮｉを堆積し、６５０℃以下の低温、ここでは４００℃で３０秒間の熱処理を施すことにより、堆積した金属とソース領域１７，２２及びドレイン１８，２３のシリコンとを反応させ、シリサイド層２４を形成する。その後、未反応の金属をウェットエッチングにより除去し、更に６５０℃以下の低温、ここでは５００℃で３０秒間の熱処理を施し、最終的なシリサイド層を形成する。ここで、ゲート電極１２，１４上にはそれぞれキャップ絶縁膜２０が形成されているため、ウェットエッチング時のゲート電極１２，１４のエッチングを防止することができる。
【００４３】
しかる後、層間絶縁膜や各種接続孔、配線の形成等を経て、活性領域２にはＰ型ＭＯＳトランジスタ、活性領域３にはＮ型ＭＯＳトランジスタをそれぞれ備えてなるＣＭＯＳトランジスタを完成させる。
【００４４】
本実施形態では、製造工程の全体を通じて処理温度を６５０℃以下の低温に抑え、低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。これにより、各上部チャネル層９内への不純物の熱拡散は抑えられ、高い不純物活性化が得られると共に、各上部チャネル層９には不純物を拡散させることがない。従って、チャネル領域、即ち活性領域２側では上部チャネル層９及び下部チャネル層６、活性領域３側では上部チャネル層９及び下部チャネル層８では、各上部チャネル層９となるシリコン膜を形成した直後における初期の急峻なステッププロファイルが維持された状態で、ＣＭＯＳトランジスタが完成する。
【００４５】
一例として、活性領域２のＰ型ＭＯＳトランジスタのチャネル領域における濃度プロファイルを調べてみた。ここでは、図５（図４（ｂ）に対応する）に示す破線Ｌのように、Ｐ型ＭＯＳトランジスタのチャネル領域の深さ方向に沿って濃度プロファイルを調べた。その結果、図６に示すように、上部チャネル層９の不純物濃度は極めて低く、実質的にノンドープ状態（不純物の非含有状態）とされているのに対して、下部チャネル層６の不純物濃度は十分に高い値を示し、ウェル２の不純物濃度は下部チャネル層６の不純物濃度から漸減する。ここで、上部チャネル層９と下部チャネル層６との界面で不純物濃度が急激に変化する、いわゆるステッププロファイルが実現していることが判る。
【００４６】
本実施形態のＣＭＯＳトランジスタでは、動作時において、キャリアが実質的にノンドープ状態である各上部チャネル層９を移動することで移動度の劣化が抑制され、高不純物濃度である下部チャネル層６，８により短チャネル効果が抑制される。このように、本実施形態によれば、チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成して、チャネル長の更なる短縮化に対応可能な信頼性の高いＣＭＯＳトランジスタを得ることができる。
【００４７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４８】
（付記１）半導体基板の半導体領域内に第１導電型の第１の不純物を導入し、前記第１の不純物を活性化する工程と、
前記半導体領域上に薄い半導体膜を形成する工程と、
前記半導体膜から前記半導体領域内の所定深さまで非晶質化する工程と、
非晶質化された前記半導体膜上にゲート絶縁膜を介したゲート電極をパターン形成する工程と、
前記ゲート電極の両側における前記半導体膜から前記半導体領域内に第２の導電型の第２の不純物を導入し、ソース領域及びドレイン領域を形成する工程と、
熱処理を施すことにより、導入された前記第２の不純物を活性化すると共に、前記半導体膜及び前記半導体領域の非晶質化された部分を再結晶化する工程と
を含むことを特徴とする半導体装置の製造方法。
【００４９】
（付記２）前記非晶質化の工程において、前記半導体領域内の前記ソース領域及び前記ドレイン領域の界面となる深さよりも深く非晶質化することを特徴とする付記１に記載の半導体装置の製造方法。
【００５０】
（付記３）前記熱処理を、４５０℃〜６５０℃の範囲内の温度で実行することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００５１】
（付記４）前記ゲート絶縁膜を、６５０℃以下の温度で形成することを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記５）前記ゲート絶縁膜を、高誘電率材料から形成することを特徴とする付記４に記載の半導体装置の製造方法。
【００５３】
（付記６）前記ゲート電極を、６５０℃以下の温度で形成することを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００５４】
（付記７）前記ゲート電極を、金属材料から形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００５５】
（付記８）前記半導体膜を、選択エピタキシャル成長法により形成することを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記９）活性領域が画定され、前記活性領域に第１導電型の第１の不純物が導入されてなる半導体基板と、
前記活性領域に第２導電型の第２の不純物が導入されて形成されたソース領域及びドレイン領域と、
前記活性領域の前記ソース領域と前記ドレイン領域との間におけるチャネル領域上に、ゲート絶縁膜を介してパターン形成されたゲート電極と
を含み、
前記活性領域は、前記ソース領域及び前記ドレイン領域の界面となる深さよりも深い部分に残留欠陥面が形成され、表面から前記残留欠陥面までの領域が非晶質状態から再結晶化されており、
前記チャネル領域は、その表層が実質的に不純物の非含有状態とされ、前記表層との界面で前記第１の不純物の濃度が急峻な階段状に増加するように形成されていることを特徴とする半導体装置。
【００５７】
（付記１０）前記チャネル領域の前記表層は、前記半導体領域上に形成された薄い半導体膜からなることを特徴とする付記９に記載の半導体装置。
【００５８】
（付記１１）前記半導体膜は、選択エピタキシャル成長法により形成されてなることを特徴とする付記１０に記載の半導体装置。
【００５９】
（付記１２）前記ゲート絶縁膜は、高誘電率材料から形成されていることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置。
【００６０】
（付記１３）前記ゲート電極は、金属材料から形成されていることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置。
【図面の簡単な説明】
【００６１】
【図１】本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】本実施形態によるＣＭＯＳトランジスタにおけるチャネル領域の不純物濃度分布を説明するための概略断面図である。
【図６】本実施形態によるＣＭＯＳトランジスタにおけるチャネル領域の不純物濃度分布を示す特性図である。
【符号の説明】
【００６２】
１  シリコン基板
２  Ｐ型ＭＯＳトランジスタの活性領域
３  Ｎ型ＭＯＳトランジスタの活性領域
４  ＳＴＩ素子分離構造
５，７ウェル
６，８  下部チャネル層
９  上部チャネル層
１０  犠牲酸化膜
１１，１３  ゲート絶縁膜
１２，１４  ゲート電極
１５，１９  エクステンション領域
１６，２１  サイドウォールスペーサ
１７，２２  ソース領域
１８，２３  ドレイン領域
２４  シリサイド層
３１，３２，３３，３４  レジストマスク
【図１】
2006278974.tif 000003
【図２】
2006278974.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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