(57)【要約】【課題】同一半導体基板上に形成された仕様の異なる複数のメモリを同時に検査することで検査時間の短縮を図り、しかも端子数の削減を図る。【解決手段】第１の仕様のメモリ２は、第１の活性化制御信号ロウアドレスストローブ信号ＲＡＳが有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。第２の仕様のメモリ３は、第２の活性化制御信号チップセレクト信号ＣＳが有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。制御信号生成回路４は、第１仕様のメモリに対する第１の活性化制御信号と第２仕様のメモリに対する第２の活性化制御信号とを互いに背反的に有効化して生成出力する。【選択図】図１
2006059492.tif 000002
【特許請求の範囲】
【請求項１】
第１の活性化制御信号が有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する第１仕様のメモリと、
第２の活性化制御信号が有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、前記一部共有のアドレスバスに与えられた前記テスト用アドレスをとらえてリードまたはライトを実行する第２仕様のメモリと、
前記第１仕様のメモリに対する前記第１の活性化制御信号と前記第２仕様のメモリに対する前記第２の活性化制御信号とを互いに背反的に有効化して生成出力する制御信号生成回路と
を備えた半導体装置。
【請求項２】
前記制御信号生成回路は、活性化制御の原信号とテストモード信号とを入力として、前記テストモード信号が両メモリ同時アクセスを指示するときは、前記活性化制御の原信号をそのまま前記第１の活性化制御信号とし、前記活性化制御の原信号を論理反転して前記第２の活性化制御信号とする信号変換機能を有している請求項１に記載の半導体装置。
【請求項３】
前記制御信号生成回路は、さらにメモリ選択信号を入力し、前記テストモード信号が各メモリ個別アクセスを指示するときは、前記メモリ選択信号が前記第１仕様のメモリの選択を指示するときに、前記活性化制御の原信号をそのまま前記第１の活性化制御信号とし、前記第２の活性化制御信号は無効状態に固定し、前記メモリ選択信号が前記第２仕様のメモリの選択を指示するときに、前記活性化制御信号を論理反転して前記第２の活性化制御信号とし、前記第１の活性化制御信号は無効状態に固定する請求項２に記載の半導体装置。
【請求項４】
前記第１仕様のメモリおよび前記第２仕様のメモリは、互いに異なるタイミングで前記テスト用クロックに同期してアドレスをラッチする請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
前記第１仕様のメモリおよび前記第２仕様のメモリに代えて、仕様の異なる３つ以上のメモリを備え、前記制御信号生成回路は前記３つ以上のメモリに対する活性化制御信号を生成出力するように構成されている請求項１から請求項４までのいずれかに記載の半導体装置。
【請求項６】
第１の活性化制御信号が有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する第１仕様のメモリと、
第２の活性化制御信号が有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、前記一部共有のアドレスバスに与えられた前記テスト用アドレスをとらえてリードまたはライトを実行する第２仕様のメモリと、
前記テスト用クロック、前記テスト用アドレスおよび前記第１の活性化制御信号を生成出力するとともに、前記第１仕様のメモリおよび前記第２仕様のメモリからのデータ出力信号を入力して良否判定を行う自己テスト回路と、
前記自己テスト回路からの前記第１の活性化制御信号を論理反転して前記第２の活性化制御信号を生成出力する信号変換回路と
を備えた半導体装置。
【請求項７】
前記第１仕様のメモリおよび前記第２仕様のメモリは、互いに異なるタイミングで前記テスト用クロックに同期してアドレスをラッチする請求項６に記載の半導体装置。
【請求項８】
前記第１仕様のメモリおよび前記第２仕様のメモリに代えて、仕様の異なる３つ以上のメモリを備え、前記信号変換回路は前記３つ以上のメモリに対する活性化制御信号を生成出力するように構成されている請求項６または請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、仕様の異なる複数のメモリを混載した半導体装置にかかわり、特には複数メモリの同時検査の技術に関する。
【背景技術】
【０００２】
近年、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）やロジック回路を同一の半導体基板上に形成する混載メモリシステムＬＳＩが実用化されている。昨今のシステムの高度化、高機能に伴い、仕様の異なる多数のメモリを混載する傾向にある。こういったシステムＬＳＩを構成するすべてのメモリやロジックは、当然ながら出荷前に検査する必要がある。搭載されるメモリの数やメモリの記憶容量が増えれば増えるほど、検査時間は長くなり、検査コストが増大する。また、チップコストにおける検査コストの比率が増大する。今後、検査コストの削減は大きな課題となってくる。
【０００３】
以下に従来の半導体装置について説明する。
【０００４】
図６は従来の半導体装置の構成を示すブロック図である。１０１はシステムＬＳＩ、１０２は第１仕様のメモリ、１０３は第２仕様のメモリである。第１仕様のメモリ１０２と第２仕様のメモリ１０３とは仕様が互いに異なる。これらのメモリは、外部よりメモリを検査するときに使用する複数の端子を有している。なお、ここでは簡単のため、メモリ以外のロジック回路等、他の回路については図示を省略している。
【０００５】
第１仕様のメモリ１０２には、データ入力信号ＤＩ（ｉ本）、アドレス信号ＡＤ（ｈ本）、クロック信号ＣＬＫ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ１、ロウアドレスストローブ信号ＲＡＳがチップ外部より入力されている。また、データ出力信号ＤＯ（ｉ本）がトライステートバッファＴＢ３を介してチップ外部に出力される。トライステートバッファＴＢ３は出力イネーブル信号ＯＥで制御されるようになっている。
【０００６】
また、第２仕様のメモリ１０３には、データ入力信号ＤＩ（ｊ本）、アドレス信号ＡＤ（ｇ本）、クロック信号ＣＬＫ、チップセレクト信号ＣＳ、ライトイネーブル信号ＷＥ２がチップ外部より入力されている。また、データ出力信号ＤＯ（ｊ本）がトライステートバッファＴＢ４を介してチップ外部に出力される。トライステートバッファＴＢ４は、出力イネーブル信号ＯＥをインバータＩＮＶ４で反転した出力イネーブル信号ＯＥＢで制御されるようになっている。
【０００７】
ここで、クロック信号ＣＬＫはクロック入力端子から第１仕様のメモリ１０２と第２仕様のメモリ１０３に共通に入力されている。また、データ入力信号ＤＩ、アドレス信号ＡＤ、データ出力信号ＤＯは、各メモリに必要な本数だけ共有化された端子から入力または出力されており、端子数としては各メモリに入力される信号本数のうち、多い方の信号本数分だけ存在する。
【０００８】
ここで例えば、第１仕様のメモリ１０２は３クロックで動作する仕様のメモリであり、第２仕様のメモリ１０３は１クロックで動作する仕様のメモリであるとする。この場合、制御信号が互いに異なるため、当然ながら同時にアクセスすることはできない。したがって検査時には、片方のメモリの検査の終了を待って、もう片方のメモリの検査へ進むようになっている。
【０００９】
すなわち、仕様の異なる複数のメモリに対する検査はシリアル検査となる。その結果、メモリ数が増えれば増えるほど検査時間は長くなり、検査コストが増大する。
【００１０】
そこで、検査時間の短縮、検査コストの低減を目指して、仕様の異なる複数のメモリに対する同時の検査方法も提案されている。すなわち、仕様の異なる複数のメモリを制御可能とするための信号変換回路についての言及がなされている（例えば、特許文献１参照）。
【特許文献１】特開平１１−２０３８９３号公報（第１７頁、第２０図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の同時検査方法に関する特許文献１においては、信号変換回路の具体例やアクセス手法については、何も開示していない。
【００１２】
仕様の異なる複数のメモリについて同時検査を行うに際し、第１仕様のメモリと第２仕様のメモリに対するテスト用クロック、テスト用アドレス、活性化制御信号を別々にすれば、同時検査を効果的に行うことができる。しかし、その場合、端子数の大幅な増加を招き、コストアップを招来する。
【００１３】
本発明は上記従来の問題点を解決するもので、仕様の異なる複数のメモリを混載した半導体装置において、端子数の削減を図りながら、同時検査によって検査時間および検査コストの削減を可能とすることを目的とする。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１５】
本発明による半導体装置は、
第１の活性化制御信号が有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する第１仕様のメモリと、
第２の活性化制御信号が有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、前記一部共有のアドレスバスに与えられた前記テスト用アドレスをとらえてリードまたはライトを実行する第２仕様のメモリと、
前記第１仕様のメモリに対する前記第１の活性化制御信号と前記第２仕様のメモリに対する前記第２の活性化制御信号とを互いに背反的に有効化して生成出力する制御信号生成回路と
を備えた構成とされている。
【００１６】
一部共有のアドレスバスに第１仕様のメモリ用のテスト用アドレスと第２仕様のメモリ用のテスト用アドレスとが時分割で与えられる。制御信号生成回路は、第１仕様のメモリに対する第１の活性化制御信号と第２仕様のメモリに対する第２の活性化制御信号とを互いに背反的に有効化して生成出力する。
【００１７】
共通のテスト用クロックが第１仕様のメモリと第２仕様のメモリとに入力され、第１仕様のメモリに対するテスト用アドレスと第２仕様のメモリに対するテスト用アドレスが一部共有のアドレスバスを介してシリアルに第１仕様のメモリと第２仕様のメモリとに与えられる。また、第１仕様のメモリに対して第１の活性化制御信号が与えられ、第２仕様のメモリに対して第２の活性化制御信号が与えられるが、第１の活性化制御信号が有効のときは第２の活性化制御信号は無効であり、逆に、第２の活性化制御信号が有効のときは第１の活性化制御信号は無効である。
【００１８】
第１の活性化制御信号が有効のタイミングにおいては、第１仕様のメモリが活性化され、このとき第２の活性化制御信号が無効であるので、第２仕様のメモリは非活性の状態にある。第１の活性化制御信号によってアクセスされた第１仕様のメモリでは、テスト用クロックを基準に動作し、一部共有のアドレスバスに第１仕様のメモリ用に与えられたテスト用アドレスをとらえてリードまたはライトが実行される。
【００１９】
次に、第２の活性化制御信号が有効のタイミングにおいては、第２仕様のメモリが活性化され、このとき第１の活性化制御信号が無効であるので、第１仕様のメモリは非活性の状態にある。第２の活性化制御信号によってアクセスされた第２仕様のメモリでは、テスト用クロックを基準に動作し、一部共有のアドレスバスに第２仕様のメモリ用に与えられたテスト用アドレスをとらえてリードまたはライトが実行される。
【００２０】
上記の第１仕様のメモリの活性化と第２仕様のメモリの活性化を繰り返すことにより、共通の信号で２つの仕様の異なるメモリを同時進行的に検査することができる。
【００２１】
上記構成によれば、アドレスバスにおいて、第１仕様のメモリ用のテスト用アドレスと第２仕様のメモリ用のテスト用アドレスとを時分割で独立に入力するため、それぞれのアドレスバスを一部共有化することができ、また、テスト用クロックも共有しているので、端子数を削減できる。それでいて、仕様の異なる複数のメモリに対するアクセスを同時進行的に時分割で実行するため、検査時間の短縮および検査コストの削減を図ることができる。
【００２２】
上記の構成の半導体装置において、前記制御信号生成回路については、次の構成が好ましい。すなわち、
前記制御信号生成回路について、活性化制御の原信号とテストモード信号とを入力として、前記テストモード信号が両メモリ同時アクセスを指示するときは、前記活性化制御の原信号をそのまま前記第１の活性化制御信号とし、前記活性化制御の原信号を論理反転して前記第２の活性化制御信号とする信号変換機能を有するものとして制御信号生成回路を構成する。
【００２３】
テストモード信号が両メモリ同時アクセスを指示しているモードのときは、活性化制御の原信号を第１の活性化制御信号とし、活性化制御の原信号を反転して第２の活性化制御信号とする。結果として、第１の活性化制御信号と第２の活性化制御信号とは互いに背反的に有効化される制御信号となる。その結果として、前述の、端子数を削減しながら仕様の異なる複数のメモリに対する同時進行的アクセスの実現による検査時間の短縮および検査コストの削減を有利に進めることができる。
【００２４】
あるいは、上記構成の半導体装置において、前記制御信号生成回路について、さらにメモリ選択信号を入力し、前記テストモード信号が各メモリ個別アクセスを指示するときは、前記メモリ選択信号が前記第１仕様のメモリの選択を指示するときに、前記活性化制御の原信号をそのまま前記第１の活性化制御信号とし、前記第２の活性化制御信号は無効状態に固定し、前記メモリ選択信号が前記第２仕様のメモリの選択を指示するときに、前記活性化制御信号を論理反転して前記第２の活性化制御信号とし、前記第１の活性化制御信号は無効状態に固定するものとして制御信号生成回路を構成する。
【００２５】
この構成によれば、テストモードを切り替えることにより、仕様の異なる複数のメモリを同時に検査するか、個別にまたはシリアルに検査するかを選択することができる。
【００２６】
また、本発明による半導体装置は、
第１の活性化制御信号が有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する第１仕様のメモリと、
第２の活性化制御信号が有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、前記一部共有のアドレスバスに与えられた前記テスト用アドレスをとらえてリードまたはライトを実行する第２仕様のメモリと、
前記テスト用クロック、前記テスト用アドレスおよび前記第１の活性化制御信号を生成出力するとともに、前記第１仕様のメモリおよび前記第２仕様のメモリからのデータ出力信号を入力して良否判定を行う自己テスト回路と、
前記自己テスト回路からの前記第１の活性化制御信号を論理反転して前記第２の活性化制御信号を生成出力する信号変換回路と
を備えた構成とされている。
【００２７】
従来、同時検査をするには仕様の異なる複数のメモリ毎に必要であった自己テスト回路を、上記構成によれば、１つの自己テスト回路にまとめることができ、回路規模、チップ面積の増加を抑制し、チップコストを削減できる。
【００２８】
また、上記の構成の半導体装置において、前記第１仕様のメモリおよび前記第２仕様のメモリは、互いに異なるタイミングで前記テスト用クロックに同期してアドレスをラッチするものとする。
【００２９】
なお、前記第１仕様のメモリおよび前記第２仕様のメモリに代えて、仕様の異なる３つ以上のメモリを備えた半導体装置に上記の各構成を適用するのでもよい。
【発明の効果】
【００３０】
以上のように本発明によれば、端子数の削減を図りながら、仕様の異なる複数のメモリに対するアクセスを同時進行的に時分割で実行することで、検査時間の短縮とチップコストの削減を実現する優れた半導体装置を提供できる。
【００３１】
また、自己テスト回路を共通化して、回路規模、チップ面積の増加を抑制し、チップコストを削減できる優れた半導体装置を提供する。
【発明を実施するための最良の形態】
【００３２】
以下、本発明にかかわる半導体装置の実施の形態を図面に基づいて詳細に説明する。
【００３３】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置（システムＬＳＩ）の構成を示すブロック図である。１はシステムＬＳＩ、２は第１仕様のメモリ、３は第２仕様のメモリであり、これら２つのメモリは仕様が互いに異なっている。４は制御信号生成回路、ＴＢ１，ＴＢ２はトライステートバッファ、ＩＮＶ１はインバータである。ここでは簡単のため、メモリ以外のロジック回路等、他の回路については図示を省略している。
【００３４】
検査時に使用される信号として、第１仕様のメモリ２には、データ入力信号ＤＩ（ａ本）、アドレス信号ＡＤ（ｃ本）、クロック信号ＣＬＫ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、制御信号生成回路４からのロウアドレスストローブ信号ＲＡＳが入力され、データ出力信号ＤＯ（ａ本）が出力されている。制御信号生成回路４には活性化制御の原信号ＲＡＳ０とテストモード信号ＴＭとメモリ選択信号ＭＳとが入力され、これらに基づいてロウアドレスストローブ信号ＲＡＳが生成され、第１仕様のメモリ２へ入力される。ロウアドレスストローブ信号ＲＡＳは前述の第１の活性化制御信号に対応する。トライステートバッファＴＢ１は、出力イネーブル信号ＯＥにより出力を制御される。
【００３５】
また、第２仕様のメモリ３には、第１仕様のメモリ２と共通のクロック信号ＣＬＫ、ライトイネーブル信号ＷＥ、データ入力信号ＤＩ（ｂ本）、アドレス信号ＡＤ（ｄ本）が入力されているとともに、制御信号生成回路４からのチップセレクト信号ＣＳが入力され、データ出力信号ＤＯ（ｂ本）が出力されている。チップセレクト信号ＣＳは、制御信号生成回路４において活性化制御の原信号ＲＡＳ０とテストモード信号ＴＭとメモリ選択信号ＭＳとに基づいて生成される。チップセレクト信号ＣＳは前述の第２の活性化制御信号に対応する。
【００３６】
トライステートバッファＴＢ２は、出力イネーブル信号ＯＥをインバータＩＮＶ１で反転させた出力イネーブル信号ＯＥＢにより出力を制御される。
【００３７】
ここで、第１仕様のメモリ２と第２仕様のメモリ３とに一部が共通のデータ入力信号ＤＩ、アドレス信号ＡＤの端子数は、これらのメモリに入力される信号本数のうち、多い方の本数分だけ存在する。また、第１仕様のメモリ２と第２仕様のメモリ３とに一部が共通のデータ出力信号ＤＯの端子数は、これらのメモリから出力される信号本数のうち、多い方の本数分だけ存在する。また、トライステートバッファＴＢ１，ＴＢ２は各メモリの出力データ本数分だけ存在する。
【００３８】
図２は制御信号生成回路４の回路図である。ＩＮＶ２，ＩＮＶ３はインバータ、ＡＮＤ１，ＡＮＤ２はＡＮＤゲート、ＯＲ１，ＯＲ２はＯＲゲート、ＥＸＯＲ１はエクスクルーシブＯＲゲートである。また、破線で囲まれたエクスクルーシブＯＲゲートＥＸＯＲ１は信号変換回路５を構成している。
【００３９】
テストモード信号ＴＭがインバータＩＮＶ２で反転された信号とメモリ選択信号ＭＳとがＡＮＤゲートＡＮＤ１に入力され、ＡＮＤゲートＡＮＤ１の出力信号と外部端子から入力される活性化制御の原信号ＲＡＳ０がＯＲゲートＯＲ１に入力され、ＯＲゲートＯＲ１からロウアドレスストローブ信号（第１の活性化制御信号）ＲＡＳが第１仕様のメモリ２に対して出力されている。
【００４０】
また、テストモード信号ＴＭがインバータＩＮＶ２で反転された信号とメモリ選択信号ＭＳがインバータＩＮＶ３で反転された信号とがＡＮＤゲートＡＮＤ２に入力され、ＡＮＤゲートＡＮＤ２の出力信号と外部端子からの活性化制御の原信号ＲＡＳ０がＯＲゲートＯＲ２に入力されている。ＯＲゲートＯＲ２の出力信号とテストモード信号ＴＭとがエクスクルーシブＯＲゲートＥＸＯＲ１に入力され、エクスクルーシブＯＲゲートＥＸＯＲ１からチップセレクト信号（第２の活性化制御信号）ＣＳが第２仕様のメモリ３に対して出力されている。
【００４１】
このように構成された制御信号生成回路４の動作を表１を用いて説明する。
【表１】
2006059492.tif 000003
【００４２】
テストモード信号ＴＭがハイレベルのときは、同時検査モードになり、第２仕様のメモリ３に入力されるチップセレクト信号ＣＳは、メモリ選択信号ＭＳの状態によらず、活性化制御の原信号ＲＡＳ０を反転させた信号となり、第１仕様のメモリ２に入力されるロウアドレスストローブ信号ＲＡＳは、活性化制御の原信号ＲＡＳ０と同じ極性の信号となる。
【００４３】
また、テストモード信号ＴＭがローレベルのときは、シリアル検査モードになり、メモリ選択信号ＭＳがローレベルであれば、チップセレクト信号ＣＳはハイレベル固定で、第２仕様のメモリ３は動作せず、ロウアドレスストローブ信号ＲＡＳは活性化制御の原信号ＲＡＳ０となり、第１仕様のメモリ２は動作状態となる。
【００４４】
また、テストモード信号ＴＭがローレベル、メモリ選択信号ＭＳがハイレベルであれば、チップセレクト信号ＣＳは活性化制御の原信号ＲＡＳ０となり、第２仕様のメモリ３は動作状態となる。ロウアドレスストローブ信号ＲＡＳはハイレベル固定で、第１仕様のメモリ２は動作しない。
【００４５】
次に、上記構成のシステムＬＳＩ１の動作を図３、図４を用いて説明する。図３は同時ライト時のタイミングチャート、図４は同時リード時のタイミングチャートである。
【００４６】
先ず、同時ライト時の動作を図３を用いて説明する。同時ライト時にはテストモード信号ＴＭがハイレベル固定とされる。ライトイネーブル信号ＷＥがローレベルのときにライト動作が実行される。
【００４７】
クロック信号ＣＬＫ、ライトイネーブル信号ＷＥ、アドレス信号ＡＤは、第１仕様のメモリ２、第２仕様のメモリ３に共通に入力される。ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳは第１仕様のメモリ２に入力される。テストモード信号ＴＭがハイレベルであるため、第２仕様のメモリ３に入力されるチップセレクト信号ＣＳは、活性化制御の原信号ＲＡＳ０の反転信号となっている。一方、ロウアドレスストローブ信号ＲＡＳは、活性化制御の原信号ＲＡＳ０と同じものになっている。結果として、チップセレクト信号ＣＳは、ロウアドレスストローブ信号ＲＡＳの反転信号となっている。
【００４８】
第２仕様のメモリ３は１クロック動作仕様のメモリであり、チップセレクト信号ＣＳ、ライトイネーブル信号ＷＥがともにローレベルのとき（タイミングｔＢ）にライト動作が行われる。また、アドレス信号ＡＤについては、第１仕様のメモリ２用のアドレスと、第２仕様のメモリ３用のアドレスが時分割に入力されており、タイミングｔＢでは第２仕様のメモリ３用のアドレスＢ−ＡＤＤを取り込むことになる。
【００４９】
一方、第１仕様のメモリ２は３クロック動作仕様のメモリであり、タイミングｔＡ１でロウアドレスを取り込み、タイミングｔＡ２でコラムアドレスを取り込み、ライト動作を行う。
【００５０】
また、タイミングｔＢにおいては、第１仕様のメモリ２では、ロウアドレスストローブ信号ＲＡＳがハイレベルであるため、プリチャージ期間となる。したがって、この期間中に１クロック動作で第２仕様のメモリ３をライトする仕組みである。
【００５１】
第１仕様のメモリ２に対するロウアドレスストローブ信号ＲＡＳと第２仕様のメモリ３に対するチップセレクト信号ＣＳとが互いに論理を反転しているので、第１仕様のメモリ２に対するライトと第２仕様のメモリ３に対するライトとを衝突なく連続的に遂行することができる。
【００５２】
この仕組みにより、アドレスバス、テストクロック、一部の制御信号（ＷＥ）等の信号を共有し、かつアドレスを時分割に入力することで端子数の削減を図りつつ、第１仕様のメモリ２がプリチャージ期間中に第２仕様のメモリ３のライト動作を行い、第１仕様のメモリ２と第２仕様のメモリ３を共通のライトイネーブル信号ＷＥのもとで同時進行的に時分割でライトすることができる。したがって、検査時間を短縮することができ、検査コストの削減を図ることができる。
【００５３】
次に、同時リード時の動作を図４を用いて説明する。各信号線の役割については、前述の同時ライトの動作で述べたので省略する。同時リード時にもテストモード信号ＴＭがハイレベル固定とされる。ライトイネーブル信号ＷＥがハイレベル固定とされることにより、リード動作が設定される。
【００５４】
前述のように、第１仕様のメモリ２は３クロック動作仕様であり、第２仕様のメモリ３は１クロック動作仕様である。また、第２仕様のメモリ３に入力されるチップセレクト信号ＣＳは、同時ライトのときと同様に、テストモード信号ＴＭをハイレベルとすることで、結果的に、第１仕様のメモリ２に入力されるロウアドレスストローブ信号ＲＡＳの反転信号になっている。
【００５５】
第１仕様のメモリ２に対するロウアドレスストローブ信号ＲＡＳと第２仕様のメモリ３に対するチップセレクト信号ＣＳとが互いに論理を反転しているので、第１仕様のメモリ２に対するリードと第２仕様のメモリ３に対するリードとを衝突なく連続的に遂行することができる。
【００５６】
第１仕様のメモリ２はタイミングｔＡ３でロウアドレスを取り込み、タイミングｔＡ４でコラムアドレスを取り込み、リード動作を行い、タイミングｔＢ２でプリチャージ期間になるとともに、データ出力（Ａ１）を行う。また、出力イネーブル信号ＯＥはｔＡ４からｔＢ２の期間にハイレベルとなり、その間、トライステートバッファＴＢ１が出力可能な状態となり、第２仕様のメモリ３と共有しているＤＯ端子へとデータを出力する。
【００５７】
一方、第２仕様のメモリ３においては、タイミングｔＢ２でチップセレクト信号ＣＳがローレベルとなることでリード動作を行い、前述の同時ライトのときと同様に共有化されたＡＤ端子に入力される時分割されたアドレス（Ｂ−ＡＤＤ）信号を取り込み、アドレスを確定する。また、出力イネーブル信号ＯＥの反転信号である出力イネーブル信号ＯＥＢはｔＢ２からｔＢ３の期間にハイレベルとなり、その間、トライステートバッファＴＢ２が出力可能な状態となり、第１仕様のメモリ２と共有しているＤＯ端子へとデータを出力する。
【００５８】
このように、第１仕様のメモリ２の出力データと第２仕様のメモリ３の出力データは出力タイミングが異なり、かつ、出力イネーブル信号ＯＥＢは出力イネーブル信号ＯＥの反転信号なので、第１仕様のメモリ２から出力されるデータと第２仕様のメモリ３から出力されるデータは原理的に衝突しない。
【００５９】
よって、同時ライト動作のときと同様に、信号を共有し、かつアドレスを時分割に入力することで端子数の削減を図りつつ、第１仕様のメモリ２がプリチャージ期間中に第２仕様のメモリ３のリード動作を行い、第１仕様のメモリ２と第２仕様のメモリ３を共通の出力イネーブル信号ＯＥのもとで同時進行的に時分割でリードすることができる。したがって、検査時間を短縮することができ、検査コストの削減を図ることができる。
【００６０】
以上の同時ライトと同時リード動作は、第１仕様のメモリ２がプリチャージ中に第２仕様のメモリ３をアクセスするという方式であるため、ポーズ検査のように、連続してリード／ライトしなくても良い検査では有効である。
【００６１】
例えば第２仕様のメモリ３を毎サイクル連続アクセスする検査をしたいときは、テストモード信号ＴＭをローレベルに、かつメモリ選択信号ＭＳをハイレベルにすればよい。この場合、第１仕様のメモリ２は動作せず、第２仕様のメモリ３のみの検査が可能となる。第２仕様のメモリ３には任意波形の活性化制御の原信号ＲＡＳ０をそのまま入力できるので、第２仕様のメモリ３の連続アクセス検査が可能となる。
【００６２】
同様に、テストモード信号ＴＭをローレベルに、かつメモリ選択信号ＭＳをローレベルにすれば、第１仕様のメモリ２のみの検査が可能となる。
【００６３】
（実施の形態２）
図５は本発明の実施の形態２における半導体装置（システムＬＳＩ）の構成を示すブロック図である。１はシステムＬＳＩ、２は第１仕様のメモリ、３は第２仕様のメモリ、６は自己テスト回路、ＴＢ１，ＴＢ２はトライステートバッファ、ＩＮＶ１，ＩＮＶ４は信号変換回路としてのインバータである。自己テスト回路６は、第１仕様のメモリ２または第２仕様のメモリ３を検査する信号を生成出力し、第１仕様のメモリ２または第２仕様のメモリ３の検査結果のデータ出力を入力して良否判定するものである。
【００６４】
自己テスト回路６に対する信号授受のための外部端子として、自己テスト回路６の動作、非動作を決定する信号を入力するＲＥＳＥＴ端子、クロック信号を入力するＣＬＯＣＫ端子、第１仕様のメモリ２の検査結果を出力するＲＥＳＵＬＴＡ端子、第２仕様のメモリ３の検査結果を出力するＲＥＳＵＬＴＢ端子が存在する。自己テスト回路６は、第１仕様のメモリ２および第２仕様のメモリ３に対して、データ入力信号ＤＩ、アドレス信号ＡＤ、クロック信号ＣＬＫ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥおよびロウアドレスストローブ信号ＲＡＳを出力している。また、第１の仕様のメモリ２、第２の仕様のメモリ３からトライステートバッファＴＢ１，ＴＢ２を介して出力されるデータ出力信号ＤＯが自己テスト回路６に入力されている。
【００６５】
本実施の形態２は、１つの自己テスト回路６で仕様の異なる複数のメモリを同時進行的に検査するものであり、実施の形態１で用いたメモリ選択信号ＭＳを使用していない。また、第２仕様のメモリ３に入力されるチップセレクト信号ＣＳは、自己テスト回路６から出力されるロウアドレスストローブ信号ＲＡＳをインバータ（信号変換回路）ＩＮＶ４で直接反転させた信号としている。実施の形態１で使用したテストモード信号ＴＭは用いない。
【００６６】
以上のように構成された半導体装置について、以下にその動作を説明する。
【００６７】
自己テスト回路６は、ＲＥＳＥＴ端子よりリセット信号を受けることにより動作を開始する。すなわち、第１仕様のメモリ２と第２仕様のメモリ３に対する同時検査を開始する。自己テスト回路６は、第１仕様のメモリ２と第２仕様のメモリ３を検査する信号を生成出力する。第１仕様のメモリ２と第２仕様のメモリ３を同時にリード／ライトする方法は、実施の形態１と同一であるので、説明を省略する。
【００６８】
第１仕様のメモリ２、第２仕様のメモリ３より出力されたデータ出力信号ＤＯは自己テスト回路６に入力され、自己テスト回路６で生成される期待値データと比較され、良否判定される。そして、第１仕様のメモリ２の検査結果がＲＥＳＵＬＴＡ端子に出力され、第２仕様のメモリ３の検査結果がＲＥＳＵＬＴＢ端子に出力される。
【００６９】
システムＬＳＩに混載されたメモリの検査において、外部端子から入力されるテスト信号で検査する実施の形態１の場合だけでなく、システムＬＳＩに内蔵する自己テスト回路を用いて検査することも可能である。前述同様のアドレスの時分割入力とともに、インバータＩＮＶ４による信号変換回路を使用して、仕様の異なる複数のメモリを同時に検査する。これにより、検査時間の短縮と検査コストの削減が可能となる。
【００７０】
元来、各仕様のメモリごとに１つずつ自己テスト回路を用いれば、同時検査が可能である。しかし、自己テスト回路の必要個数が多くなる。これに対して、本発明実施の形態２では１つの自己テスト回路で済むため、システムＬＳＩ全体としての回路面積を削減でき、チップコストの削減を実現できる。
【００７１】
なお、実施の形態１および実施の形態２で、第１仕様のメモリ２を３クロック動作仕様、第２仕様のメモリ３を１クロック動作仕様としたが、このクロック数に限られるものではなく、メモリ数も２つに限られるものではない。
【００７２】
また、実施の形態１および実施の形態２で説明した制御信号生成回路は、何らかの手段で信号を変換する機能を有すればよく、この回路構成に限定されるものではない。
【産業上の利用可能性】
【００７３】
本発明は、仕様の異なる複数のメモリを混載した半導体装置において、端子数の削減を図りながら、同時アクセスを可能とし、検査時間を短縮し、コストを削減する技術として有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１における半導体装置の構成を示すブロック図
【図２】本発明の実施の形態１における制御信号生成回路の回路図
【図３】本発明の実施の形態１，２における半導体装置の同時ライト動作を示すタイミングチャート
【図４】本発明の実施の形態１，２における半導体装置の同時リード動作を示すタイミングチャート
【図５】本発明の実施の形態２における半導体装置の構成を示すブロック図
【図６】従来の技術における半導体装置の構成を示すブロック図
【符号の説明】
【００７５】
１，１０１  システムＬＳＩ
２，１０２  第１仕様のメモリ
３，１０３  第２仕様のメモリ
４  制御信号生成回路
５  信号変換回路
６  自己テスト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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