(57)【要約】【課題】  水分の侵入に伴う劣化を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】  強誘電体キャパシタを形成した後、この強誘電体キャパシタに接続されたＡｌ配線３０（導電パッド）を形成する。次に、Ａｌ配線３０の周囲にシリコン酸化膜３２及びシリコン窒化膜３３を形成する。そして、シリコン酸化膜３２への水分の侵入を抑制する侵入抑制膜としてＡｌ2Ｏ3膜３５を形成する。【選択図】  図２Ｈ
2006278942.tif 000002
【特許請求の範囲】
【請求項１】
素子と、
前記素子に接続された導電パッドと、
前記導電パッドの周囲に形成されたシリコン酸化膜と、
前記シリコン酸化膜への水素及び水分の侵入を抑制する侵入抑制膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記侵入抑制膜は、絶縁膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
素子と、
前記素子に接続された導電パッドと、
前記導電パッドの周囲に形成されたシリコン酸化膜と、
前記シリコン酸化膜の上方に形成され、水素又は水分の侵入を防止する侵入抑制膜と、
を有することを特徴とする半導体装置。
【請求項４】
素子と、
前記素子に接続された導電パッドと、
前記導電パッドの周囲に形成されたシリコン酸化膜と、
前記シリコン酸化膜の上面及び側面を覆うように形成され、水素又は水分の侵入を防止する侵入抑制膜と、
を有することを特徴とする半導体装置。
【請求項５】
素子と、
前記素子に接続された導電パッドと、
前記導電パッドの周囲から素子が搭載されるチップの外周にかけて形成されたシリコン酸化膜と、
前記シリコン酸化膜における導電パッド周囲の部分からチップ外周の部分までを覆い、水分又は水素の侵入を抑制する侵入抑制膜と、
を有することを特徴とする半導体装置。
【請求項６】
素子を形成する工程と、
前記素子に接続された導電パッドを形成する工程と、
前記導電パッドの周囲にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜への水素及び水分の侵入を抑制する侵入抑制膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記侵入抑制膜として、絶縁膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
素子を形成する工程と、
前記素子に接続された導電パッドを形成する工程と、
前記導電パッドの周囲にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上方に、水素又は水分の侵入を防止する侵入抑制膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
素子を形成する工程と、
前記素子に接続された導電パッドを形成する工程と、
前記導電パッドの周囲にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上面及び側面を覆うように、水素又は水分の侵入を防止する侵入抑制膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
素子を形成する工程と、
前記素子に接続された導電パッドを形成する工程と、
前記導電パッドの周囲から素子が搭載されるチップの外周にかけてシリコン酸化膜を形成する工程と、
前記シリコン酸化膜における導電パッド周囲の部分からチップ外周の部分までを覆い、水分又は水素の侵入を抑制する侵入抑制膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発メモリであり、高集積化、駆動の高速化、耐久性の向上及び低消費電力化を実現できることから特に注目されている。
【０００３】
強誘電体キャパシタを構成する強誘電体膜の材料としては、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）及びＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。これらの材料では、１０〜３０μＣ／ｃｍ2程度の大きな残留分極量を得ることができる。しかし、これらの強誘電体膜に関して、シリコン酸化膜等の水との親和性の高い層間絶縁膜を介して外部から侵入した水分により強誘電体の特性が劣化することが知られている。外部から強誘電体メモリ（半導体装置）に侵入した水分は、層間絶縁膜及びメタル配線を形成する際の高温プロセス中に水素と酸素とに分解される。そして、強誘電体膜まで到達した水素が強誘電体膜の酸素と反応し、強誘電体膜に酸素欠陥が発生し、結晶性が低下するのである。
【０００４】
また、強誘電体メモリが製造された後にも、長期間使用されると、水素の侵入に伴って、強誘電体膜の残留分極量及び誘電率が低下し、強誘電体キャパシタの性能が劣化することがある。このような性能の劣化は、強誘電体キャパシタに限らず、他のトランジスタ等の半導体素子においても生じることがある。
【０００５】
一般的なロジック回路又は強誘電体キャパシタを搭載した半導体回路の全体図を図１９に示す。これは、１ショットで複数のチップが形成されるマルチチップ構成のものである。また、図２０に、１チップを拡大したものを示す。１チップは、図２０に示すように、チップ外周に配置されているＰＡＤ部と、その中に配置されている回路部とに区画される。そして、混載品の場合は、更に回路部がＦｅＲＡＭ部とロジック部に区画される。図２１は、図２０中のＸ−Ｙ線に沿った断面上のレイアウトを示す図である。このチップは、Ｘ側から、スクライブ部５０１、スクライブ部−ＰＡＤ境界部５０２、ＰＡＤ部５０３、ＰＡＤ部−回路境界部５０４、ＦｅＲＡＭ部（セル部）５０５、回路−回路境界部５０６、ロジック部５０７、ＰＡＤ部−回路境界部５０８、ＰＡＤ部５０９、スクライブ部−ＰＡＤ境界部５１０、及びスクライブ部５１１に区画される。そして、スクライブ部５０１及び５１１の更に外側は他のチップの領域である。
【０００６】
図２２は、一般的なロジック回路、又は強誘電体キャパシタを搭載した半導体回路のＰＡＤ部（Ａ〜Ｂの断面図）の構造を示す断面図である。図２２に示すように、ＰＡＤ配線部（配線部５２６）の上方には、パシベーション膜としてシリコン酸化膜５２２及びシリコン窒化膜５２３が形成されており、その上方にポリイミド層（ＰＩ層）５２４が形成されている。また、ＰＡＤ配線部５２６は配線コンタクト部５２５を介して配線部５２１の上方に形成されている。配線部５２１とＰＡＤ配線部５２６との間には、シリコン酸化膜５２７が形成されている。このような構造が一般的なＰＡＤ構造であるが、このＰＡＤ構造は次のような問題を抱えている。
【０００７】
第一に、シリコン酸化膜５２２は、水及び水素をバリアする機能はなく、寧ろ吸湿性を具えている。従って、シリコン酸化膜５２２が表面に露出している場合は、水及び水素を内部に透過させてしまう。
【０００８】
第二に、シリコン窒化膜５２３は、水をある程度バリアする機能を具えるが、水素は透過させてしまう。単純に水を防ぐ目的でシリコン窒化膜５２３を厚くすると、それに伴って水に対するバリア性能も向上する。しかし、シリコン窒化膜５２３を形成する過程で水素基を含むガス（例えばアンモニア）を利用するため、その影響で強誘電体キャパシタが劣化してしまう。このため、シリコン窒化膜を過度に厚くすることはできない。
【０００９】
第三に、ポリイミド層５２４についても、シリコン酸化膜５２２と同様に、水及び水素に対するバリア性が全くない。
【００１０】
従って、従来のＰＡＤ部構成及び回路部構成では下記のようなことが起こる。
（Ａ）ＰＡＤ部で、水及び水素が侵入する。
（Ｂ）回路部で、水素が侵入すると共に、若干の水が侵入する。
【００１１】
つまり、従来のＰＡＤ部構成では、水及び水素の侵入を十分に防ぐことができない。また、図２３に示すように、シリコン窒化膜５２３に亀裂が生じる虞もある。
【００１２】
これらの問題を改善するために、特許文献１及び４には、金属膜を用いて水分及び水素の侵入を防止しようとする技術が開示されている。その主な構造を図２４に示す。層間絶縁膜５３１上に、金属配線５３２、絶縁膜５３３、パッシベーション膜５３４及びボンディングパッド５３５が形成されている。この構造では、ＰＡＤ部の上に更に金属ＰＡＤ部を形成し、ＰＡＤ部上方のシリコン酸化膜の露出を塞いでいることが特徴である。しかし、この構造でも、下記のようなことが起こる。
（Ａ）ＰＡＤ部では、水の侵入がない。金属膜であるため水素のバリア性も高い。但し、現実にはＰＡＤ部上部の金属ＰＡＤ部は側壁に亀裂が入り易い。また、このような公知例の構成をとる場合、金属ＰＡＤ部を厚く形成してからＣＭＰ処理をして平坦にするか、メッキ処理する必要があるが、そのような記載が特許文献１及び４にはない。従って、特許文献１及び４に記載の方法で形成された構造は、図２５に示すようなものとなる。また、ＣＭＰ処理を施した後に得られる構造として、図２６のようなものが開示されているが、この構造の場合、ＰＡＤ部のＣＭＰ処理時にパッシベーション膜（シリコン窒素化膜）５３４にマイクロスクラッチが入る。
（Ｂ）回路部では、若干の水が侵入、水素はそのまま侵入する。
（Ｃ）第２の金属膜形成の際、パシベーション膜をエッチストッパとして使用しているため、表面に凹凸ができ、その微細な凹凸部から水素が入りやすい。
【００１３】
特許文献２にも、水分及び水素の侵入を防止しようとする技術が開示されている。その主な構造を図２７Ａ及び図２７Ｂに示す。半導体基板５４１上に、アルミニウム膜５４２、層間膜５４３、アルミニウム膜５４４及びカバー膜５４５が形成され、アルミニウム膜５４４にボンディングワイヤ５４６が接続されている。この構造では、ＰＡＤ部が完全に金属膜（アルミニウム膜５４４）で被膜されているが、下記のことが起こる。
（Ａ）ＰＡＤ部では、水の侵入がない。アルミニウム膜５４４の形成方法は記載されていないが、このような構造をとることにより、ＰＡＤ部だけにおいては、水の侵入がなくなり、水素の浸入も少なくなる。
（Ｂ）回路部についての記載がないが、当時の技術水準を考慮すると、回路部は図２８のような構造になると考えられる。このような構造では、上方から水及び水素が侵入してしまう。
【００１４】
特許文献３にも、水分及び水素の侵入を防止しようとする技術が開示されている。その主な構造を図２９に示す。半導体基板５５１上に、層間絶縁膜５５２、パッド金属膜５５３、ＰＳＧ膜５５４、シリコン窒化膜５５５及び金属膜５５６が形成されている。この構造では、ＰＡＤ部は完全に金属膜５５６で被膜されているが、下記のことが起こる。
（Ａ）ＰＡＤ部は金属膜５５６で被膜されているので、水分の侵入はない。但し、金属膜５５６がアルミニウム膜の場合、水素バリア性はそれほど高くないため、多少は水素が侵入する。また、ＰＡＤ部側壁の金属膜５５６はスパッタ法では厚く形成することができないため、後で亀裂が生じる可能性がある。
（Ｂ）回路部についての記載がないが、当時の技術水準を考慮すると、回路部は図３０のような構造になると考えられる。このような構造では、上方から水及び水素が侵入してしまう。
【００１５】
このように、これらの従来の技術を採用しても、水分の侵入に伴う強誘電体キャパシタ等の劣化を十分に抑制することは極めて困難である。
【００１６】
【特許文献１】特開平１０−９２８１７号公報
【特許文献２】特開平６−６９２７０号公報
【特許文献３】特開平４−５８５３１号公報
【特許文献４】特許第３３０５２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、水分及び水素の侵入に伴う劣化を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１９】
本発明に係る半導体装置には、素子と、前記素子に接続された導電パッドと、前記導電パッドの周囲に形成されたシリコン酸化膜と、が設けられている。更に、前記シリコン酸化膜への水素及び水分の侵入を抑制する侵入抑制膜が設けられている。
【００２０】
本発明に係る半導体装置の製造方法では、素子を形成した後、前記素子に接続された導電パッドを形成する。次に、前記導電パッドの周囲にシリコン酸化膜を形成する。そして、前記シリコン酸化膜への水素及び水分の侵入を抑制する侵入抑制膜を形成する。侵入抑制膜はＰＡＤ部のみではなく、回路上、スクライブ上まで延長されて形成されていることが好ましい。
【発明の効果】
【００２１】
本発明によれば、導電パッドの周囲の比較的水分を透過させやすいシリコン酸化膜への水分の侵入を抑制することができるため、外部からの水分の侵入に伴う劣化を抑制することができる。更に、ＰＡＤ部のみではなく回路上、スクライブ上まで侵入抑制膜が形成されている場合には、チップ表面からの水及び水素の侵入に伴う劣化をより一層抑制することができる。従って、耐湿性を大幅に向上することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００２３】
このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、強誘電体メモリの複数個のメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ（記憶部）１０１及びＭＯＳトランジスタ（スイッチング部）１０２が設けられている。
【００２４】
ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。但し、ビット線１０３、ワード線１０４及びプレート線１０５の配置は、上述のものに限定されない。
【００２５】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００２６】
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｈは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００２７】
本実施形態に係る半導体装置としては、図１０に示すように、左から、スクライブ部２０１、スクライブ部−ＰＡＤ部境界部２０２、ＰＡＤ部（パッド部）２０３、ＰＡＤ部−回路部境界部２０４、ロジック部２０５、回路−回路間境界部２０６、ＦｅＲＡＭ部（強誘電体キャパシタ部）２０７、ＰＡＤ部−回路部境界部２０８、ＰＡＤ部２０９、スクライブ部−ＰＡＤ部境界部２１０、及びスクライブ部２１１を備えたものを製造する。
【００２８】
以下の説明では、ＦｅＲＡＭ部２０７以外の領域については、ＦｅＲＡＭ部２０７の形成方法で代表できるため、その形成方法の説明は省略する。
【００２９】
なお、図１１に示すように、半導体装置の縦構造を分類すると、半導体装置は、配線層３０１、強誘電体層３０２及びトランジスタ層３０３から構成されているともいえる。トランジスタ層３０３には、ＦｅＲＡＭメモリに用いられるトランジスタ（図示せず）と、ロジック部２０５で用いられるトランジスタ（図示せず）が含まれている。ＦｅＲＡＭ２０７では、ＦｅＲＡＭキャパシタの近傍又は下側にトランジスタが位置し、ロジック部２０５では、ロジック回路の近傍又は下側にトランジスタが配置されている。なお、図面を簡略化するために、ロジック部２０５内のトランジスタは図面から省略している。
【００３０】
本実施形態においては、先ず、図２Ａ及び図１０に示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。このトランジスタは、図１中のＭＯＳトランジスタ１０２に相当する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ2膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８ａとしては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。
【００３１】
その後、Ｎ2雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＡｌ2Ｏ3膜８ｂを形成する。Ａｌ2Ｏ3膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１５０ｎｍ程度のＰｔ膜を形成する。
【００３２】
次に、同じく図２Ａに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えば、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度のＰＬＺＴ膜を形成する。次いで、Ａｒ及びＯ2を含有する雰囲気中で６５０℃以下での熱処理（ＲＴＡ：Rapid Thermal Annealing）を行い、更に、酸素雰囲気中で７５０℃でのＲＴＡを行う。この結果、強誘電体膜１０が完全に結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。
【００３３】
その後、同じく図２Ａに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、例えば、スパッタ法により、厚さが２００ｎｍ乃至３００ｎｍ程度の酸化イリジウム膜を形成する。
【００３４】
続いて、上部電極膜１１をパターニングすることにより、図２Ｂに示すように、上部電極１１ａを形成する。次に、パターニングによる損傷等を回復させるための酸素を含有する雰囲気中での熱処理を行う。次に、強誘電体膜１０のパターニングを行うことにより、同じく図２Ｂに示すように、容量絶縁膜１０ａを形成する。続いて、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。次いで、同じく図２Ｂに示すように、保護膜としてＡｌ2Ｏ3膜１２をスパッタリング法にて全面に形成する。次いで、スパッタリングによる損傷を緩和するために、酸素アニールを行う。保護膜（Ａｌ2Ｏ3膜１２）により、外部からの水素の強誘電体キャパシタへの侵入が防止される。
【００３５】
その後、同じく図２Ｂに示すように、Ａｌ2Ｏ3膜１２及び下部電極膜９のパターニングを行うことにより、下部電極９ａを形成する。続いて、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。下部電極９ａ、容量絶縁膜１０ａ及び上部電極１１ａを備えた強誘電体キャパシタは、図１中の強誘電体キャパシタ１０１に相当する。続いて、同じく図２Ｂに示すように、保護膜としてＡｌ2Ｏ3膜１３をスパッタリング法にて全面に形成する。次いで、キャパシタリークを低減させるために、酸素アニールを行う。
【００３６】
次に、図２Ｃに示すように、層間絶縁膜１４を高密度プラズマ法により全面に形成する。層間絶縁膜１４の厚さは、例えば１．５μｍ程度とする。次いで、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜１４の平坦化を行う。その後、Ｎ2Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜１４の表層部が若干窒化され、その内部に水分が浸入しにくくなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いていれば有効的である。
【００３７】
次いで、図２Ｄに示すように、トランジスタの高濃度拡散層２２上のシリサイド層５まで到達する孔を、層間絶縁膜１４、Ａｌ2Ｏ3膜１３、Ａｌ2Ｏ3膜８ｂ、シリコン酸化膜８ａ及びシリコン酸窒化膜７に形成する。その後、スパッタリング法により、Ｔｉ膜及びＴｉＮ膜を連続して孔内に形成することにより、バリアメタル膜（図示せず）を形成する。続いて、更に、孔内に、ＣＶＤ（化学気相成長）法にてＷ膜を埋め込み、ＣＭＰ法によりＷ膜の平坦化を行うことにより、Ｗプラグ１５を形成する。
【００３８】
その後、Ｗプラグ１５の酸化防止膜としてＳｉＯＮ膜（図示せず）を、例えばプラズマ増速ＣＶＤ法により形成する。続いて、上部電極１１ａまで到達するコンタクトホール及び下部電極９ａまで到達するコンタクトホールを、ＳｉＯＮ膜、層間絶縁膜１４、Ａｌ2Ｏ3膜１３及びＡｌ2Ｏ3膜１２に形成する。その後、損傷を回復させるために、酸素アニールを行う。次に、ＳｉＯＮ膜１６をエッチバックにより全面にわたって除去することにより、Ｗプラグ１５の表面を露出させる。次いで、同じく図２Ｄに示すように、上部電極１１ａの表面の一部、下部電極９ａの表面の一部、及びＷプラグ１５の表面が露出した状態で、バリアメタル膜、Ａｌ膜及びバリアメタル膜を形成し、これらのパターニングを行うことにより、配線１７を形成する。このとき、例えば、Ｗプラグ１５と上部電極１１ａとを配線１７の一部で互いに接続する。
【００３９】
その後、図２Ｅに示すように、例えば高密度プラズマ法によりシリコン酸化膜１９を全面に形成し、その表面を平坦化する。次いで、シリコン酸化膜１９上に、水素及び水分の侵入を防止する保護膜としてＡｌ2Ｏ3膜２０をチップの全面に形成する。更に、Ａｌ2Ｏ3膜２０上に、例えば高密度プラズマ法によりシリコン酸化膜２３を形成する。
【００４０】
その後、同じく図２Ｅに示すように、チップ全面にシリコン酸化膜２３、Ａｌ2Ｏ3膜２０及びシリコン酸化膜１９に、導電性バリア膜１８まで到達するビアホールを形成し、その内部にＷプラグ２４を埋め込む。
【００４１】
続いて、同じく図２Ｅに示すように、配線２５、シリコン酸化膜２６、チップ全面にＡｌ2Ｏ3膜２７、シリコン酸化膜２８、Ｗプラグ２９及びＡｌ配線３０を形成する。
【００４２】
次に、図２Ｆに示すように、シリコン酸化膜３２及びシリコン窒化膜３３を形成する。シリコン酸化膜３２の形成に当たっては、例えばＴＥＯＳ（tetraethylorthosilicate）を原料として用いる。また、シリコン酸化膜３２の厚さは１００ｎｍ〜１５００ｎｍ程度とする。シリコン酸化膜３２を形成した後に、そのＣＭＰを行う場合には、１２００ｎｍ程度以上とすることが好ましいが、ＣＭＰを行わないのであれば、１００ｎｍ程度としてもよい。シリコン窒化膜３３の厚さは１００ｎｍ〜１０００ｎｍ程度とする。
【００４３】
次いで、図２Ｇに示すように、シリコン酸化膜３２及びシリコン窒化膜３３に、Ａｌ配線３０の一部を露出する開口部３４を形成する。開口部３４の形成に当たっては、例えばレジストパターンを用いた異方性エッチングを行う。その後、水素及び水分のシリコン酸化膜３２への侵入をブロックする侵入抑制膜としてＡｌ2Ｏ3膜３５を全面に形成する。Ａｌ2Ｏ3膜３５の厚さは、スパッタ法で形成する場合は、例えば３０ｎｍ〜１００ｎｍ程度とすることが好ましく、ＭＯ−ＣＶＤ法で形成する場合は、１０ｎｍ以上形成すればよい。
【００４４】
続いて、図２Ｈに示すように、Ａｌ2Ｏ3膜３５にＡｌ配線３０の一部を露出する開口部３６を形成する。次に、ポリイミド層３７を形成し、ポリイミド層３７に開口部３６を露出する開口部３８を形成する。開口部３８及び３６から露出したＡｌ配線３０の一部がパッドとして用いられる。図１２は、Ａｌ配線３０の一部がパッドとして用いられる構造を示す断面図である。パッドの引き回しは、Ａｌ配線３０の層で行われていてもよく、下の配線層を用いて引き回し配線が形成されてもよい。
【００４５】
なお、侵入抑制膜であるＡｌ2Ｏ3膜３５は、図１３及び図１４Ｂに示すように、ＰＡＤ部開口部以外の領域に配置されている。半導体装置は、上述のように、スクライブ部２１１、スクライブ部−ＰＡＤ境界部２１０、ＰＡＤ部２０９、ＰＡＤ部−回路部境界部２０８、ＦｅＲＡＭ部（セル部）２０７、回路−回路境界部２０６、ロジック部２０５、及びＰＡＤ部−回路部境界部２０４等に区画することができる。また、レイアウトは、図１４Ａに示すようなものとなっている。但し、Ａｌ2Ｏ3膜３５はＰＡＤ部開口部には存在しない。なお、ＰＡＤ（パッド）下の配線は、Ａｌ−Ｃｕ配線でも埋め込みＣｕ配線でも構わない。
【００４６】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００４７】
このように、本実施形態によれば、シリコン酸化膜３２及びシリコン窒化膜３３がＡｌ2Ｏ3膜３５により覆われている。即ち、パッド用の開口部の側面だけでなく、強誘電体メモリの全体にわたって、シリコン窒化膜３３上にＡｌ2Ｏ3膜３５が形成されている。このため、パッド用の開口部から侵入してくる水素及び水分だけでなく、強誘電体メモリの表面から侵入してくる水素及び水分の内部への拡散を抑制することができる。従って、酸素欠損等に伴う強誘電体キャパシタの特性の劣化を抑制することができる。なお、従来の特許文献１〜３に記載された構造では、半導体チップの表面から侵入してくる水素及び水分をブロックすることが困難である。
【００４８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図３Ａ乃至図３Ｃは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００４９】
第２の実施形態においては、先ず、図３Ａに示すように、第１の実施形態と同様にして、シリコン酸化膜３２及びシリコン窒化膜３３の形成までの一連の処理を行う。
【００５０】
次に、図３Ｂに示すように、シリコン酸化膜３２及びシリコン窒化膜３３に、Ａｌ配線３０の一部を露出する開口部３４を等方性エッチングにより形成する。次いで、Ａｒ雰囲気中でスパッタエッチングを行うことにより、開口部３４の上端部を丸める。その後、第１の実施形態と同様にして、水素及び水分の侵入をブロックする侵入抑制膜としてＡｌ2Ｏ3膜３５を全面に形成する。
【００５１】
続いて、図３Ｃに示すように、Ａｌ2Ｏ3膜３５にＡｌ配線３０の一部を露出する開口部３６を形成する。次に、ポリイミド層３７を形成し、ポリイミド層３７に開口部３６を露出する開口部３８を形成する。開口部３８及び３６から露出したＡｌ配線３０の一部がパッドとして用いられる。なお、本実施形態においても、図１３、図１４Ａ及び図１４Ｂに示すように、Ａｌ2Ｏ3膜３５は、ＰＡＤ部開口部以外の領域に形成されている。
【００５２】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００５３】
このような第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５４】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図４は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す断面図である。
【００５５】
第３の実施形態においては、先ず、図４に示すように、第１の実施形態と同様にして、シリコン酸化膜３２の形成までの一連の処理を行う。次に、ＣＭＰ法等により、シリコン酸化膜３２を平坦化する。次いで、シリコン酸化膜３２上にシリコン窒化膜３３を形成する。
【００５６】
次に、同じく図４に示すように、シリコン酸化膜３２及びシリコン窒化膜３３に、Ａｌ配線３０の一部を露出する開口部３４を形成する。その後、水素及び水分の侵入をブロックする侵入抑制膜としてＡｌ2Ｏ3膜３５を全面に形成する。
【００５７】
続いて、同じく図４に示すように、Ａｌ2Ｏ3膜３５にＡｌ配線３０の一部を露出する開口部３６を形成する。次に、ポリイミド層３７を形成し、ポリイミド層３７に開口部３６を露出する開口部３８を形成する。開口部３８及び３６から露出したＡｌ配線３０の一部がパッドとして用いられる。なお、本実施形態においても、図１３、図１４Ａ及び図１４Ｂに示すように、Ａｌ2Ｏ3膜３５は、ＰＡＤ部開口部以外の領域に形成されている。
【００５８】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００５９】
このような第３の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００６０】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図５Ａ乃至図５Ｃは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００６１】
第４の実施形態においては、先ず、図５Ａに示すように、第３の実施形態と同様にして、シリコン酸化膜３２の平坦化までの一連の処理を行う。次に、シリコン酸化膜３２に、Ａｌ配線３０の一部を露出する開口部３４ａを形成する。次いで、全面に導電膜としてＴｉＮ膜４１を形成する。ＴｉＮ膜４１の厚さは、例えば５０ｎｍ〜２００ｎｍ程度とする。
【００６２】
その後、図５Ｂに示すように、ＴｉＮ膜４１をパターニングする。このパターニングでは、平面視で、ＴｉＮ膜４１のＡｌ配線３０と接している部分の外縁が当該Ａｌ配線３０の外縁よりも内側に位置するように、ＴｉＮ膜４１の区画を行う。つまり、ＴｉＮ膜４１のＡｌ配線３０と接している部分が島状に残るようにする。また、その他の部分については、島状に残る部分との間で短絡が生じない範囲内でできるだけ広く残すようにする。
【００６３】
続いて、図５Ｃに示すように、全面にシリコン窒化膜３３を形成する。次に、シリコン窒化膜３３に、ＴｉＮ膜４１のＡｌ配線３０と接している部分を露出する開口部３４ｂを形成する。次いで、ポリイミド層３７を形成し、ポリイミド層３７に開口部３６を露出する開口部３８を形成する。開口部３８及び３４ｂから露出したＴｉＮ膜４１及びＡｌ配線３０の積層体の一部がパッドとして用いられる。
【００６４】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００６５】
このような第４の実施形態においては、ＴｉＮ膜４１が水素及び水分の侵入をブロックする侵入抑制膜として機能する。つまり、ＴｉＮ膜４１のＡｌ配線３０に接している部分がパッド用の開口部からの水分等の侵入を抑制する。また、ＴｉＮ膜４１のＡｌ配線３０に接していない部分が、強誘電体メモリの表面から侵入してくる水分等の内部への拡散を抑制する。従って、第１の実施形態と同様に、酸素欠損等に伴う強誘電体キャパシタの特性の劣化を抑制することができる。
【００６６】
即ち、本実施形態では、図１５Ａ、図１５Ｂ、図１５Ｃ及び図１６に示すように、ＴｉＮ膜４１がＰＡＤ部開口部の近傍を除く領域に形成されている。図１５Ｂは、図１５Ａ中の破線で囲まれた領域を示す拡大図であり、図１５Ｃは、図１５Ｂに示す領域におけるＴｉＮ膜４１のレイアウトを示す図である。なお、本実施形態では、ＴｉＮ膜４１が最表面において露出されているが、この構成では、試験工程の針当て時に探針が滑る虞がある。このため、ＴｉＮ膜４１の上に薄くＡｌを含有する膜を形成することが好ましい。また、ＴｉＮ膜及びＡｌ含有膜の積層体を形成してもよい。
【００６７】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図６Ａ乃至図６Ｃは、本発明の第５の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００６８】
第５の実施形態においては、先ず、図６Ａに示すように、第１の実施形態と同様にして、Ａｌ配線３０の形成までの一連の処理を行う。次に、シリコン酸化膜３２を形成する。次いで、Ａｌ配線３０が露出するまでシリコン酸化膜３２の平坦化を行う。
【００６９】
その後、図６Ｂに示すように、シリコン酸化膜３２のエッチバックを行うことにより、シリコン酸化膜３２の表面をＡｌ配線３０の表面よりも低くする。続いて、水素及び水分の侵入をブロックする侵入抑制膜としてＡｌ2Ｏ3膜３５をチップ全面に形成する。更に、Ａｌ2Ｏ3膜３５上にシリコン窒化膜３３を形成する。
【００７０】
次に、図６Ｃに示すように、シリコン窒化膜３３及びＡｌ2Ｏ3膜３５にＡｌ配線３０の一部を露出する開口部４２を形成する。次いで、ポリイミド層３７を形成し、ポリイミド層３７に開口部４２を露出する開口部３８を形成する。開口部３８及び４２から露出したＡｌ配線３０の一部がパッドとして用いられる。なお、本実施形態においても、図１３、図１４Ａ及び図１４Ｂに示すように、Ａｌ2Ｏ3膜３５は、ＰＡＤ部開口部以外の領域に形成されている。
【００７１】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００７２】
このような第５の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００７３】
なお、シリコン窒化膜３２のエッチバックは行わなくてもよいが、エッチバックを行った場合の方が、より水分等が侵入しにくくなるため、好ましい。
【００７４】
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図７Ａ乃至図７Ｈは、本発明の第６の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００７５】
第６の実施形態においては、先ず、図７Ａに示すように、第３の実施形態と同様にして、シリコン酸化膜３２の平坦化までの一連の処理を行う。次に、シリコン酸化膜３２上に、平面視でＡｌ配線３０の一部と整合する開口部を備えたレジストパターン５１を形成する。
【００７６】
次に、図７Ｂに示すように、レジストパターン５１を用いてシリコン酸化膜３２の異方性エッチングを行うことにより、シリコン酸化膜３２に、Ａｌ配線３０の一部を露出する開口部３４ａを形成する。次いで、レジストパターン５１を除去する。その後、Ｎ2雰囲気中でシリコン酸化膜３２のアニールを行う。このアニールにより、シリコン酸化膜３２の脱水が行われるとともに、シリコン酸化膜３２の表面が窒化され、吸湿しにくくなる。第１〜第６の実施形態においても、同様のアニールを行うことが好ましい。また、このアニールは省略してもよい。
【００７７】
続いて、図７Ｃに示すように、水素及び水分の侵入をブロックする侵入抑制膜としてＡｌ2Ｏ3膜３５をチップ全面に形成する。
【００７８】
次に、図７Ｄに示すように、Ａｌ2Ｏ3膜３５上にシリコン窒化膜３３を形成する。
【００７９】
次いで、図７Ｅに示すように、シリコン窒化膜３３上に、平面視で、開口部３４ａの内側に形成された開口部を備えたレジストパターン５２を形成する。
【００８０】
その後、図７Ｆに示すように、レジストパターン５２を用いてシリコン窒化膜３３及びＡｌ2Ｏ3膜３５の異方性エッチングを行うことにより、シリコン窒化膜３３及びＡｌ2Ｏ3膜３５に、Ａｌ配線３０の一部を露出する開口部４２を形成する。続いて、レジストパターン５２を除去する。
【００８１】
次に、図７Ｇに示すように、ポリイミド層３７を形成する。次いで、図７Ｈに示すように、ポリイミド層３７に開口部４２を露出する開口部３８を形成する。開口部３８及び４２から露出したＡｌ配線３０の一部がパッドとして用いられる。なお、本実施形態においても、図１３、図１４Ａ及び図１４Ｂに示すように、Ａｌ2Ｏ3膜３５は、ＰＡＤ部開口部以外の領域に形成されている。
【００８２】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００８３】
このような第６の実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお、第２の実施形態と同様に、開口部３４ａを等方性エッチングにより形成し、Ａｒ雰囲気中でのスパッタエッチングを行ってもよい。
【００８４】
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図８Ａ乃至図８Ｉは、本発明の第７の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００８５】
第７の実施形態においては、先ず、図８Ａに示すように、第１の実施形態と同様にして、シリコン酸化膜３２の形成までの一連の処理を行う。次に、図８Ｂに示すように、Ａｌ配線３０が露出するまでシリコン酸化膜３２の平坦化を行う。
【００８６】
次いで、図８Ｃに示すように、シリコン窒化膜６１を全面に形成する。シリコン窒化膜６１の厚さは、例えば５０ｎｍ〜３００ｎｍ程度とする。その後、図８Ｄに示すように、シリコン窒化膜６１上に、水素及び水分の侵入をブロックする侵入抑制膜としてＡｌ2Ｏ3膜３５を全面に形成する。
【００８７】
続いて、図８Ｅに示すように、Ａｌ2Ｏ3膜３５上にシリコン窒化膜６２を形成する。シリコン窒化膜６２の厚さは、例えば１００ｎｍ〜１０００ｎｍ程度とする。次に、図８Ｆに示すように、シリコン窒化膜６２上に、平面視でＡｌ配線３０の一部と整合する開口部を備えたレジストパターン６３を形成する。
【００８８】
次いで、図８Ｇに示すように、レジストパターン６３を用いてシリコン窒化膜６２、Ａｌ2Ｏ3膜３５及びシリコン窒化膜６１の異方性エッチングを行うことにより、シリコン窒化膜６２、Ａｌ2Ｏ3膜３５及びシリコン窒化膜６１に、Ａｌ配線３０の一部を露出する開口部６４を形成する。その後、レジストパターン６３を除去する。
【００８９】
続いて、図８Ｈに示すように、ポリイミド層３７を形成する。次に、図８Ｉに示すように、ポリイミド層３７に開口部６４を露出する開口部３８を形成する。開口部３８及び６４から露出したＡｌ配線３０の一部がパッドとして用いられる。なお、本実施形態においても、図１３、図１４Ａ及び図１４Ｂに示すように、Ａｌ2Ｏ3膜３５は、ＰＡＤ部開口部以外の領域に形成されている。
【００９０】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００９１】
このような第７の実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお、シリコン窒化膜６２の形成を省略してもよい。また、第５の実施形態と同様に、シリコン酸化膜３２のエッチバックを行ってもよい。
【００９２】
（第８の実施形態）
次に、本発明の第８の実施形態について説明する。但し、ここでは、便宜上、半導体装置の断面構造については、その製造方法と共に説明する。図９Ａ乃至図９Ｊは、本発明の第８の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００９３】
第８の実施形態においては、先ず、図９Ａに示すように、第６の実施形態と同様にして、レジストパターン５１の形成までの一連の処理を行う。次に、図９Ｂに示すように、レジストパターン５１を用いてシリコン酸化膜３２の異方性エッチングを行うことにより、シリコン酸化膜３２に、Ａｌ配線３０の一部を露出する開口部３４ａを形成する。次いで、レジストパターン５１を除去する。その後、Ｎ2雰囲気中でシリコン酸化膜３２のアニールを行う。
【００９４】
続いて、図９Ｃに示すように、第４の実施形態と同様に、全面に導電膜としてＴｉＮ膜４１を形成する。次に、図９Ｄに示すように、ＴｉＮ膜４１上にレジストパターン７１を形成する。このとき、レジストパターン７１としては、平面視で、ＴｉＮ膜４１のＡｌ配線３０と接している部分の外縁が当該Ａｌ配線３０の外縁よりも内側に位置するような開口部が形成されたものを用いる。つまり、後のエッチングによって、ＴｉＮ膜４１のＡｌ配線３０と接している部分が島状に残るようにする。また、その他の部分については、島状に残る部分との間で短絡が生じない範囲内でできるだけ広くＴｉＮ膜４１を覆うようにする。
【００９５】
次いで、図９Ｅに示すように、レジストパターン７１を用いてＴｉＮ膜４１の異方性エッチングを行うことにより、ＴｉＮ膜４１を島状の部分とシリコン酸化膜３２を覆う部分とに区画する。
【００９６】
その後、図９Ｆに示すように、水素及び水分の侵入をブロックする侵入抑制膜としてＡｌ2Ｏ3膜３５を全面に形成する。続いて、図９Ｇに示すように、Ａｌ2Ｏ3膜３５上にシリコン窒化膜３３を形成する。
【００９７】
次に、図９Ｈに示すように、シリコン窒化膜３３上に、平面視で、開口部３４ａの内側に形成された開口部を備えたレジストパターン７２を形成する。次いで、図９Ｉに示すように、レジストパターン７２を用いてシリコン窒化膜３３及びＡｌ2Ｏ3膜３５の異方性エッチングを行うことにより、シリコン窒化膜３３及びＡｌ2Ｏ3膜３５に、ＴｉＮ膜４１のＡｌ配線３０と接している部分を露出する開口部７３を形成する。続いて、レジストパターン７２を除去する。
【００９８】
次に、図９Ｊに示すように、ポリイミド層３７を形成し、ポリイミド層３７に開口部７３を露出する開口部３８を形成する。開口部３８及び７３から露出したＴｉＮ膜４１及びＡｌ配線３０の積層体の一部がパッドとして用いられる。なお、本実施形態においても、図１３、図１４Ａ及び図１４Ｂに示すように、Ａｌ2Ｏ3膜３５は、ＰＡＤ部開口部以外の領域に形成されている。
【００９９】
このようにして、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【０１００】
このような第７の実施形態によっても、第４の実施形態と同様の効果を得ることができる。
【０１０１】
なお、これらの実施形態では、強誘電体キャパシタの構造をプレーナ構造としているが、スタック構造を採用してもよい。
【０１０２】
また、第１〜第８の実施形態において、スクライブ部２０１及び２１１におけるダイシングすると、シリコン酸化膜３２の側面が剥き出しになるが、通常、スクライブラインの内側には、図１７に示すように、水分保護膜として耐湿性リング２２０がチップ全体を囲むように形成されているため、ダイシングの後においても、チップの側壁から水分が侵入することはない。図１７には、一例として第８の実施形態における耐湿性リング２２０を示してある。
【０１０３】
また、図１８Ａに示すように、シリコン酸化膜３２の耐湿性リング２２０よりも外側の部分が内側の部分と繋がるような場合には、図１８Ｂに示すように、ＴｉＮ膜４１を用いてその部分を塞いでもよい。このような構造とするためには、例えば、次のようにすればよい。即ち、ＰＡＤを含むＡｌ配線３０を形成した後に、シリコン酸化膜３２を形成し、シリコン酸化膜３２のＰＡＤ上に位置する部分と耐湿性リング２２０の上方を同時に除去する。その後、ＴｉＮ膜（又は金属膜）をチップ全面に形成し、必要な部分にのみＴｉＮ膜（又は金属膜）を残存させる。このような構成とすることで、ダイシング後の水分の侵入をより確実に防ぐことができる。また、上部からの水及び水素の侵入は、ＴｉＮ膜４１により防がれる。
【０１０４】
また、半導体装置の種類も強誘電体メモリに限定されることはなく、ＤＲＡＭ、ＳＲＡＭ及びＬＳＩ等に本発明を適用してもよい。強誘電体キャパシタを形成しない場合には、シリコン酸化膜を形成してから侵入抑制膜を形成するまでの間に、３５０℃以上の熱処理を行うことが好ましい。例えば、温度：３６０℃、Ｎ2流量：２０リットル／分、時間：３０分間の条件で熱処理を行う。但し、４００℃以上の熱処理を行うと、Ａｌ配線等が変形する虞がある。一方、強誘電体キャパシタを形成する場合には、シリコン酸化膜を形成してから侵入抑制膜を形成するまでの間に、３５０℃以下の熱処理を行うことが好ましい。
【０１０５】
また、侵入抑制膜として、Ａｌ2Ｏ3膜３５の代わりに、酸化物膜、窒化物膜、炭化物膜又はポリイミド膜を形成してもよい。酸化物膜としては、酸化チタン膜及び塗布型酸化膜（例えばＳＯＧ（Spin on glass）膜）が挙げられる。窒化物膜としては、窒化シリコン膜、酸窒化シリコン膜及び窒化ホウ素膜が挙げられる。炭化物膜としては、炭化シリコン膜及びダイアモンドライクカーボン膜が挙げられる。侵入抑制膜の厚さは、例えば２０ｎｍ以上、好ましくは５０ｎｍ以上とする。なお、侵入抑制膜は１００ｎｍ程度あれば十分である。金属酸化物膜を形成する方法としては、例えばＭＯＣＶＤ法等のＣＶＤ法及びスパッタ法が挙げられる。そして、シリコン酸化膜に対して熱処理を行っている場合には、熱処理後にシリコン酸化膜を外気に触れさせることなく他のチャンバ内にウェハを移動し、そこで金属酸化物膜を形成することが好ましい。
【０１０６】
更に、導電膜として、ＴｉＮ膜４１の代わりに、Ｔｉ膜、Ａｌ膜又は酸化イリジウム膜等を形成してもよい。
【０１０７】
また、配線材料も特に限定されることはなく、Ａｌ配線、Ｃｕ配線及びＡｌ−Ｃｕ合金配線等を用いてもよい。特にＣｕ配線を形成する場合には、ダマシン法を採用することが好ましい。但し、Ｃｕ配線又はＡｌ−Ｃｕ合金配線を用いる場合であっても、パッドとしては、Ａｌ膜を用いることが好ましい。
【０１０８】
また、いずれの実施形態においても、強誘電体膜としては、例えば、ＰｂＺｒ1-xＴｉxＯ3膜、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3膜、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9膜、又はＢｉ4Ｔｉ2Ｏ12膜等を用いることができる。更に、配線材料として、Ａｌ及びＣｕの他に、Ａｌ−Ｃｕ合金等を用いてもよい。
【０１０９】
本願発明者が実際に第３の実施形態に沿った方法で製造した強誘電体メモリと従来の方法で製造した強誘電体メモリについて、６７２時間までの高温高湿試験を行ったところ、表１に示す結果が得られた。
【０１１０】
【表１】
2006278942.tif 000003
【０１１１】
表１に示すように、従来の方法では、多数の欠陥が生じたが、第３の実施形態に沿った方法では、極めて欠陥が少ない半導体装置が得られた。即ち、第３の実施形態に沿った方法では、水又は水素による還元のために生じる酸素欠損等に伴う強誘電体キャパシタの特性の劣化が抑制された。
【０１１２】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１１３】
（付記１）
素子と、
前記素子に接続された導電パッドと、
前記導電パッドの周囲に形成されたシリコン酸化膜と、
前記シリコン酸化膜への水素及び水分の侵入を抑制する侵入抑制膜と、
を有することを特徴とする半導体装置。
【０１１４】
（付記２）
前記素子は、強誘電体キャパシタであることを特徴とする付記１に記載の半導体装置。
【０１１５】
（付記３）
前記侵入抑制膜は、絶縁膜であることを特徴とする付記１又は２に記載の半導体装置。
【０１１６】
（付記４）
前記絶縁膜は、酸化物膜、窒化物膜及び炭化物膜からなる群から選択された１種の膜であることを特徴とする付記３に記載の半導体装置。
【０１１７】
（付記５）
前記絶縁膜には、前記導電パッドを露出する開口部が形成され、
前記絶縁膜は、前記シリコン酸化膜を覆っていることを特徴とする付記３又は４に記載の半導体装置。
【０１１８】
（付記６）
前記侵入抑制膜は、導電膜であることを特徴とする付記１又は２に記載の半導体装置。
【０１１９】
（付記７）
前記導電膜は、
前記導電パッドに接続された第１の部分と、
前記第１の部分から離間して配置され、前記シリコン酸化膜を覆う第２の部分と、
を有することを特徴とする付記６に記載の半導体装置。
【０１２０】
（付記８）
前記第１の部分の外縁は、平面視で前記導電パッドの外縁の内側に位置することを特徴とする付記７に記載の半導体装置。
【０１２１】
（付記９）
前記侵入抑制膜上に形成されたシリコン窒化膜を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【０１２２】
（付記１０）
前記侵入抑制膜と前記シリコン酸化膜との間に形成されたシリコン窒化膜を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【０１２３】
（付記１１）
素子と、
前記素子に接続された導電パッドと、
前記導電パッドの周囲に形成されたシリコン酸化膜と、
前記シリコン酸化膜の上方に形成され、水素又は水分の侵入を防止する侵入抑制膜と、
を有することを特徴とする半導体装置。
【０１２４】
（付記１２）
素子と、
前記素子に接続された導電パッドと、
前記導電パッドの周囲に形成されたシリコン酸化膜と、
前記シリコン酸化膜の上面及び側面を覆うように形成され、水素又は水分の侵入を防止する侵入抑制膜と、
を有することを特徴とする半導体装置。
【０１２５】
（付記１３）
素子と、
前記素子に接続された導電パッドと、
前記導電パッドの周囲から素子が搭載されるチップの外周にかけて形成されたシリコン酸化膜と、
前記シリコン酸化膜における導電パッド周囲の部分からチップ外周の部分までを覆い、水分又は水素の侵入を抑制する侵入抑制膜と、
を有することを特徴とする半導体装置。
【０１２６】
（付記１４）
前記侵入抑制膜が導電性を有する膜であって、導電パッド周囲の部分の前記侵入抑制膜が、他の部分の前記侵入抑制膜から電気的に分離されていることを特徴とする付記１３に記載の半導体装置。
【０１２７】
（付記１５）
素子を形成する工程と、
前記素子に接続された導電パッドを形成する工程と、
前記導電パッドの周囲にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜への水素及び水分の侵入を抑制する侵入抑制膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２８】
（付記１６）
前記素子として、強誘電体キャパシタを形成することを特徴とする付記１５に記載の半導体装置の製造方法。
【０１２９】
（付記１７）
前記侵入抑制膜として、絶縁膜を形成することを特徴とする付記１５又は１６に記載の半導体装置の製造方法。
【０１３０】
（付記１８）
前記絶縁膜として、酸化物膜、窒化物膜及び炭化物膜からなる群から選択された１種の膜を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
【０１３１】
（付記１９）
前記絶縁膜を、前記シリコン酸化膜を覆うように形成し、
前記絶縁膜に、前記導電パッドを露出する開口部を形成する工程を有することを特徴とする付記１７又は１８に記載の半導体装置の製造方法。
【０１３２】
（付記２０）
前記侵入抑制膜として、導電膜を形成することを特徴とする付記１５又は１６に記載の半導体装置の製造方法。
【０１３３】
（付記２１）
前記導電膜を、前記導電パッドに接続された第１の部分と、前記第１の部分から離間して配置され、前記シリコン酸化膜を覆う第２の部分と、に区画する工程を有することを特徴とする付記２０に記載の半導体装置の製造方法。
【０１３４】
（付記２２）
前記第１の部分の外縁を、平面視で前記導電パッドの外縁の内側に位置させることを特徴とする付記２１に記載の半導体装置の製造方法。
【０１３５】
（付記２３）
前記侵入抑制膜上にシリコン窒化膜を形成する工程を有することを特徴とする付記１５乃至２２のいずれか１項に記載の半導体装置の製造方法。
【０１３６】
（付記２４）
前記侵入抑制膜を形成する工程の前に、前記シリコン酸化膜上にシリコン窒化膜を形成する工程を有することを特徴とする付記１５乃至２２のいずれか１項に記載の半導体装置の製造方法。
【０１３７】
（付記２５）
素子を形成する工程と、
前記素子に接続された導電パッドを形成する工程と、
前記導電パッドの周囲にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上方に、水素又は水分の侵入を防止する侵入抑制膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１３８】
（付記２６）
素子を形成する工程と、
前記素子に接続された導電パッドを形成する工程と、
前記導電パッドの周囲にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上面及び側面を覆うように、水素又は水分の侵入を防止する侵入抑制膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１３９】
（付記２７）
素子を形成する工程と、
前記素子に接続された導電パッドを形成する工程と、
前記導電パッドの周囲から素子が搭載されるチップの外周にかけてシリコン酸化膜を形成する工程と、
前記シリコン酸化膜における導電パッド周囲の部分からチップ外周の部分までを覆い、水分又は水素の侵入を抑制する侵入抑制膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１４０】
（付記２８）
前記侵入抑制膜を導電性を有する膜で形成するとともに、導電パッド周囲の部分の前記侵入抑制膜が、他の部分の前記侵入抑制膜から電気的に分離して形成する工程を有することを特徴とする付記２７に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２Ａ】本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｄ】図２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｅ】図２Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｆ】図２Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｇ】図２Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図２Ｈ】図２Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図３Ａ】本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図４】本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図５Ａ】本発明の第４の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図５Ｃ】図５Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ａ】本発明の第５の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図６Ｃ】図６Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図７Ａ】本発明の第６の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図７Ｂ】図７Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図７Ｃ】図７Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図７Ｄ】図７Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図７Ｅ】図７Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図７Ｆ】図７Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図７Ｇ】図７Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図７Ｈ】図７Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ａ】本発明の第７の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｂ】図８Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｃ】図８Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｄ】図８Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｅ】図８Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｆ】図８Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｇ】図８Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｈ】図８Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図８Ｉ】図８Ｈに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ａ】本発明の第７の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｂ】図９Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｃ】図９Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｄ】図９Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｅ】図９Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｆ】図９Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｇ】図９Ｆに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｈ】図９Ｇに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｉ】図９Ｈに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図９Ｊ】図９Ｉに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。
【図１０】本発明の実施形態に係る半導体装置の断面上のレイアウトを示す図である。
【図１１】本発明の実施形態に係る半導体装置の縦構造を示す断面図である。
【図１２】Ａｌ配線３０の一部がパッドとして用いられる構造を示す断面図である。
【図１３】Ａｌ2Ｏ3膜３５を示す図である。
【図１４Ａ】本発明の実施形態に係る半導体装置のレイアウト（他のチップを含む）を示す図である。
【図１４Ｂ】Ａｌ2Ｏ3膜３５のレイアウトを示す図である。
【図１５Ａ】本発明の実施形態に係る半導体装置のレイアウトを示す図である。
【図１５Ｂ】図１５Ａ中の破線で囲まれた領域を示す拡大図である。
【図１５Ｃ】図１５Ｂに示す領域におけるＴｉＮ膜４１のレイアウトを示す図である。
【図１６】ＴｉＮ膜４１を示す図である。
【図１７】耐湿性リング２２０を示す図である。
【図１８Ａ】耐湿性リング２２０とＴｉＮ膜４１との関係を示す図である。
【図１８Ｂ】図１８Ａ中の破線で囲まれた領域を示す拡大図である。
【図１９】一般的なロジック回路又は強誘電体キャパシタを搭載した半導体回路を示す図である。
【図２０】１チップのレイアウトを示す図である。
【図２１】図２０中のＸ−Ｙ線に沿った断面上のレイアウトを示す図である。
【図２２】図２１中のＡ−Ｂ線に沿った断面図である。
【図２３】図２２に関し、亀裂が発生する位置を示す断面図である。
【図２４】特許文献１に記載の半導体装置の構造を示す断面図である。
【図２５】図２４に関し、亀裂が発生する位置を示す断面図である。
【図２６】特許文献１に記載の他の半導体装置の構造を示す断面図である。
【図２７Ａ】特許文献２に記載の半導体装置の構造を示す断面図である。
【図２７Ｂ】特許文献２に記載の半導体装置の構造を示す上面図である。
【図２８】特許文献２に記載の半導体装置において想定される回路部の構造を示す断面図である。
【図２９】特許文献３に記載の半導体装置の構造を示す断面図である。
【図３０】特許文献３に記載の半導体装置において想定される回路部の構造を示す断面図である。
【符号の説明】
【０１４２】
９ａ：下部電極
１０ａ：容量絶縁膜
１１ａ：上部電極
１２、１３、２０、２７、３５：Ａｌ2Ｏ3膜
３２：シリコン酸化膜
３３、６１、６２：シリコン窒化膜
４１：ＴｉＮ膜
１０１：強誘電体キャパシタ
１０２：ＭＯＳトランジスタ
１０３：ビット線
１０４：ワード線
１０５：プレート線
【図１】
2006278942.tif 000004
【図２Ａ】
2006278942.tif 000005
【図２Ｂ】
2006278942.tif 000006
【図２Ｃ】
2006278942.tif 000007
【図２Ｄ】
2006278942.tif 000008
【図２Ｅ】
2006278942.tif 000009
【図２Ｆ】
2006278942.tif 000010
【図２Ｇ】
2006278942.tif 000011
【図２Ｈ】
2006278942.tif 000012
【図３Ａ】
2006278942.tif 000013
【図３Ｂ】
2006278942.tif 000014
【図３Ｃ】
2006278942.tif 000015
【図４】
2006278942.tif 000016
【図５Ａ】
2006278942.tif 000017
【図５Ｂ】
2006278942.tif 000018
【図５Ｃ】
2006278942.tif 000019
【図６Ａ】
2006278942.tif 000020
【図６Ｂ】
2006278942.tif 000021
【図６Ｃ】
2006278942.tif 000022
【図７Ａ】
2006278942.tif 000023
【図７Ｂ】
2006278942.tif 000024
【図７Ｃ】
2006278942.tif 000025
【図７Ｄ】
2006278942.tif 000026
【図７Ｅ】
2006278942.tif 000027
【図７Ｆ】
2006278942.tif 000028
【図７Ｇ】
2006278942.tif 000029
【図７Ｈ】
2006278942.tif 000030
【図８Ａ】
2006278942.tif 000031
【図８Ｂ】
2006278942.tif 000032
【図８Ｃ】
2006278942.tif 000033
【図８Ｄ】
2006278942.tif 000034
【図８Ｅ】
2006278942.tif 000035
【図８Ｆ】
2006278942.tif 000036
【図８Ｇ】
2006278942.tif 000037
【図８Ｈ】
2006278942.tif 000038
【図８Ｉ】
2006278942.tif 000039
【図９Ａ】
2006278942.tif 000040
【図９Ｂ】
2006278942.tif 000041
【図９Ｃ】
2006278942.tif 000042
【図９Ｄ】
2006278942.tif 000043
【図９Ｅ】
2006278942.tif 000044
【図９Ｆ】
2006278942.tif 000045
【図９Ｇ】
2006278942.tif 000046
【図９Ｈ】
2006278942.tif 000047
【図９Ｉ】
2006278942.tif 000048
【図９Ｊ】
2006278942.tif 000049
【図１０】
2006278942.tif 000050
【図１１】
2006278942.tif 000051
【図１２】
2006278942.tif 000052
【図１３】
2006278942.tif 000053
【図１４Ａ】
2006278942.tif 000054
【図１４Ｂ】
2006278942.tif 000055
【図１５Ａ】
2006278942.tif 000056
【図１５Ｂ】
2006278942.tif 000057
【図１５Ｃ】
2006278942.tif 000058
【図１６】
2006278942.tif 000059
【図１７】
2006278942.tif 000060
【図１８Ａ】
2006278942.tif 000061
【図１８Ｂ】
2006278942.tif 000062
【図１９】
2006278942.tif 000063
【図２０】
2006278942.tif 000064
【図２１】
2006278942.tif 000065
【図２２】
2006278942.tif 000066
【図２３】
2006278942.tif 000067
【図２４】
2006278942.tif 000068
【図２５】
2006278942.tif 000069
【図２６】
2006278942.tif 000070
【図２７Ａ】
2006278942.tif 000071
【図２７Ｂ】
2006278942.tif 000072
【図２８】
2006278942.tif 000073
【図２９】
2006278942.tif 000074
【図３０】
2006278942.tif 000075