(57)【要約】【課題】  スパイラルインダクタのインダクタンス低下を低減することができるシールド層を備える半導体装置を提供する。【解決手段】  半導体素子による電子回路が形成された半導体基板と、半導体基板上に形成されるスパイラルインダクタと、半導体基板とスパイラルインダクタとの間に形成され、中心から外縁に向かって放射状に形成される複数の開口部を有するシールド層と、を備えることを特徴とする半導体装置。【選択図】      図１
2006059959.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子による電子回路が形成された半導体基板と、
前記半導体基板上に形成されるスパイラルインダクタと、
前記半導体基板と前記スパイラルインダクタとの間に形成され、中心から外縁に向かって放射状に形成される複数の開口部を有するシールド層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記シールド層は、下層に接してシリコン酸化膜またはシリコン窒化膜を備え、上層に接してポリイミド樹脂を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記シールド層は、ＡｌまたはＡｌを主成分とする合金であることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記シールド層は、ＣｕまたはＣｕを主成分とする合金であることを特徴とする、請求項２に記載の半導体装置。
【請求項５】
前記シールド層は、下層及び上層に接してポリイミド樹脂を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記シールド層は、ＣｕまたはＣｕを主成分とする合金であることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記開口部は、前記シールド層の中心に頂点を有し、前記頂点から外縁に向かって広がる略三角形の形状をしていることを特徴とする、請求項１に記載の半導体装置。
【請求項８】
前記開口部は、前記シールド層上に少なくとも４つ形成されることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
半導体素子による電子回路が形成された半導体基板と、
前記半導体基板上に形成され、第１の長さの配線と、前記第１の長さの配線と略直角をなし、かつ前記第１の長さの配線よりも短い第２の長さの配線とで構成される蛇行形状のインダクタと、
前記半導体基板と前記インダクタとの間に形成され、前記第１の長さの配線と交差する方向に互いに略平行に延びる複数の開口部を有するシールド層と、
を備えることを特徴とする半導体装置。
【請求項１０】
前記シールド層は、下層に接してシリコン酸化膜またはシリコン窒化膜を備え、上層に接してポリイミド樹脂を備えることを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
前記シールド層は、ＡｌまたはＡｌを主成分とする合金であることを特徴とする、請求項１０に記載の半導体装置。
【請求項１２】
前記シールド層は、ＣｕまたはＣｕを主成分とする合金であることを特徴とする、請求項１０に記載の半導体装置。
【請求項１３】
前記シールド層は、下層及び上層に接してポリイミド樹脂を備えることを特徴とする、請求項９に記載の半導体装置。
【請求項１４】
前記シールド層は、ＣｕまたはＣｕを主成分とする合金であることを特徴とする、請求項１３に記載の半導体装置。
【請求項１５】
前記開口部は、略長方形の形状をしていることを特徴とする、請求項９に記載の半導体装置。
【請求項１６】
半導体素子による電子回路が形成された半導体基板を準備するステップと、
前記半導体基板上にスパイラルインダクタを形成するステップと、
前記半導体基板と前記スパイラルインダクタとの間において、中心から外縁に向かって放射状の複数の開口部を有するシールド層を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記シールド層は、前工程の一環として形成されることを特徴とする、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記シールド層は、ＡｌまたはＡｌを主成分とする合金であることを特徴とする、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記シールド層は、ＣｕまたはＣｕを主成分とする合金であることを特徴とする、請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記シールド層は、後工程の一環として形成されることを特徴とする、請求項１６に記載の半導体装置の製造方法。
【請求項２１】
前記シールド層は、ＣｕまたはＣｕを主成分とする合金であることを特徴とする、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記開口部は、前記シールド層の中心に頂点を有し、前記頂点から外縁に向かって広がる略三角形の形状をしていることを特徴とする、請求項１６に記載の半導体装置の製造方法。
【請求項２３】
前記開口部は、前記シールド層上に少なくとも４つ形成されることを特徴とする、請求項２２に記載の半導体装置の製造方法。
【請求項２４】
半導体素子による電子回路が形成された半導体基板を準備するステップと、
前記半導体基板上において、第１の長さの配線と、前記第１の長さの配線と略直角をなし、かつ前記第１の長さの配線よりも短い第２の長さの配線とで構成される蛇行形状のインダクタを形成するステップと、
前記半導体基板と前記インダクタとの間において、前記第１の長さの配線と交差する方向に互いに略平行に延びる複数の開口部を有するシールド層を形成するステップと、
を含むことを特徴とする半導体装置。
【請求項２５】
前記シールド層は、前工程の一環として形成されることを特徴とする、請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記シールド層は、ＡｌまたはＡｌを主成分とする合金であることを特徴とする、請求項２５に記載の半導体装置。
【請求項２７】
前記シールド層は、ＣｕまたはＣｕを主成分とする合金であることを特徴とする、請求項２５に記載の半導体装置。
【請求項２８】
前記シールド層は、後工程の一環として形成されることを特徴とする、請求項２４に記載の半導体装置の製造方法。
【請求項２９】
前記シールド層は、ＣｕまたはＣｕを主成分とする合金であることを特徴とする、請求項２８に記載の半導体装置。
【請求項３０】
前記開口部は、略長方形の形状をしていることを特徴とする、請求項２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、高周波用受動素子であるインダクタを備えるマイクロ波半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話に代表される移動体通信機器が急速に普及し、それらに搭載される半導体装置の小型化及び薄膜化が要求されている。一般に、携帯電話などの移動体通信や衛星通信では、マイクロ波帯を中心とする高い周波数の電波が使われる。このマイクロ波帯を扱う半導体装置において、トランジスタやダイオードなどの能動素子と、キャパシタやインダクタなどの受動素子とを半導体基板上に一体に形成したものは、モノリシックマイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）と呼ばれ、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）などの高密度パッケージとの組み合わせにより、移動体通信機器の小型化及び高性能化に大きく貢献している。
【０００３】
ところで、ＭＭＩＣにおいて、インピーダンス整合回路のコイルとして使用されるインダクタは、一般にスパイラルインダクタと呼ばれる渦巻形状のインダクタである。また、スパイラルインダクタと、下層の半導体基板に形成される電子回路との電気的な干渉を抑制するために、通常はスパイラルインダクタと電子回路との間にシールド層が設けられる。
【０００４】
スパイラルインダクタを備える半導体装置が、例えば、特許文献１に記載されている。特許文献１に記載の半導体装置は、スパイラルインダクタと、下層の電子回路との間にメッシュ状のシールド層を備えている。また、スパイラルインダクタと、上層のアンテナとの間にもメッシュ状のシールド層を備えている。
【特許文献１】特開２００３−２４３５７０号公報（第８−９頁、第１１−１２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、高周用波受動素子であるインダクタと下層の電子回路との間にシールド層を設けることにより、相互の電気的な干渉が抑制でき、信頼性の高い半導体装置を実現することができる。しかしながら、その反作用として、インダクタとシールド層との電気的な結合が発生し、インダクタのインダクタンスが低下してしまうという問題がある。そこで、インダクタンスを大きくするために、従来はインダクタの巻き数を増やすことなどで対策していた。しかしながら、インダクタの巻き数を増やすと、インダクタの占有面積が大きくなり、それが半導体装置の小型化設計を阻む原因となってしまう。
【０００６】
特許文献１に記載の半導体装置においては、スパイラルインダクタとシールド層との電気的な結合に起因するインダクタンスの低下、及びその対策についての記載は特になされていない。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体素子による電子回路が形成された半導体基板と、半導体基板上に形成されるスパイラルインダクタと、半導体基板とスパイラルインダクタとの間に形成され、中心から外縁に向かって放射状に形成される複数の開口部を有するシールド層と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、シールド層に、中心から外縁に向かって放射状に形成される複数の開口部を設けることで、スパイラルインダクタと下層の電子回路との電気的な干渉を抑制できると共に、スパイラルインダクタの占有面積を増やすことなくインダクタンスを大きくすることができる。これにより、半導体装置の小型化設計が可能となる。
【発明を実施するための最良の形態】
【０００９】
（１）第１実施形態
〔構造及び製造方法〕
図１（ａ）は、第１実施形態に係るインダクタとシールド層の構造図で、上方からの平面図として、インダクタ１０７とシールド層１０５との空間的な重なりを示している。インダクタ１０７及びシールド層１０５は、マイクロ波半導体装置、いわゆるＭＭＩＣにおけるインピーダンス整合回路の一部として、半導体装置に集積される。
【００１０】
インダクタ１０７は、後述するように、Ｗ−ＣＳＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）の再配線層の一部として形成されるスパイラルインダクタであり、例えば、Ｃｕを材料としている。なお、Ｗ−ＣＳＰとは、半導体チップのサイズに限りなく近づけた高密度パッケージで、パッケージング工程をウエハ状態で行うものである。インダクタ１０７の一端部、例えば、端部１０７ａは、下層の半導体基板に形成される電子回路と電気的に接続される。また、インダクタ１０７の他端部、例えば、端部１０７ｂは、Ｗ−ＣＳＰの表面に形成される外部接続端子と電気的に接続される。なお、図１（ａ）においては、端部１０７ａ及び１０７ｂに接続される配線構造は省略している。
【００１１】
シールド層１０５は、インダクタ１０７と半導体基板に形成される電子回路との間において、インダクタ１０７と所定の間隔、例えば、５〜１０μｍ程度の間隔を有して形成される。シールド層１０５は、例えば、Ａｌを材料としている。シールド層１０５には、シールド層１０５の中心から外縁に向かって複数の開口部１０５ａが放射状に形成されている。ここで、図１（ａ）において、シールド層１０５には８個の開口部１０５ａが形成されているが、もちろん８個に限定するものではない。具体的には、後述する理由により、開口部１０５ａの数は少なくとも４個以上であればよい。また、図１（ａ）において、開口部１０５ａは略三角形の形状をしているが、もちろんこの形状に限定するものではない。開口部１０５ａの形状は、例えば、略長方形の形状などであってもよい。なお、シールド層１０５は、図示しない配線によってＧＮＤに接地されている。
【００１２】
図１（ｂ）は、インダクタ１０７及びシールド層１０５を備えるマイクロ波半導体装置の一部の断面構造を示している。なお、この断面図は、図１（ａ）のＡ−Ａ’におけるインダクタ１０７及びシールド層１０５の断面を含んでいる。
半導体基板１０１は、素子形成面１０１ａ側において、図示しない複数の半導体素子が形成されている。半導体素子は、例えば、トランジスタであり、周知の半導体製造技術により形成される。配線層１０３は、絶縁膜１０２を介して半導体素子上に形成され、複数の半導体素子を電気的に接続することで電子回路を構成する。絶縁膜１０２は、例えば、シリコン酸化膜（ＳｉＯ２）であり、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成される。配線層１０３は、例えば、Ａｌであり、スパッタ法などにより形成される。保護膜１０４は、機械的応力や不純物の進入から半導体基板１０１を保護するためのパッシベーションある。保護膜１０４は、例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（Ｓｉ３Ｎ４）などであり、ＣＶＤ法などにより形成される。シールド層１０５は、下層の半導体基板１０１に形成される電子回路と、上層に形成されるインダクタ１０７との電気的な相互干渉を抑制するための遮蔽層である。シールド層１０５の形成は、保護膜１０４上に、例えば、スパッタ法などでＡｌを堆積し、ホトリソエッチングによりパターン加工して行われる。このパターン加工によって、上述した開口部１０５ａも形成される。なお、シールド層１０５の材料として、Ａｌを使用する代わりにＣｕを使用することも可能である。ここまでの工程、すなわち、半導体基板１０１における半導体素子の形成、絶縁膜１０２の形成、配線層１０３の形成、保護膜１０４の形成及びシールド層１０５の形成は、すべて前工程として行われる。つまり、シールド層１０５の形成は、前工程の一環として行われる。なお、前工程とは、半導体基板上に、半導体素子や配線によって電子回路を形成する工程を言う。
【００１３】
保護膜１０４上及びシールド層１０５上には、保護膜１０６が形成される。保護膜１０６は、例えば、ポリイミド樹脂である。保護膜１０６の膜厚は、上述したシールド層１０５とインダクタ１０７との間隔に相当し、例えば、５〜１０μｍ程度の膜厚とする。インダクタ１０７は、高周波用受動素子のスパイラルインダクタであり、Ｗ−ＣＳＰの再配線層の一部として形成される。インダクタ１０７の形成は、例えば、スパッタ法などでＣｕを堆積し、ホトリソエッチングによりパターン加工して行われる。封止樹脂１０８は、保護膜１０６及びインダクタ１０７を封止する。封止樹脂１０８は、例えば、エポキシ樹脂などの熱硬化性樹脂である。ここまでの工程、すなわち、保護膜１０６の形成、インダクタ１０７の形成及び封止樹脂１０８の形成は、後工程であるＷ−ＣＳＰの封止工程の一環として行われる。なお、後工程とは、半導体素子や配線によって電子回路が形成された半導体基板を、パッケージに封止する工程を言う。
【００１４】
〔インダクタンス〕
図７（ａ）は、本発明の第１実施形態に係るインダクタ１０７とシールド層１０５の組み合わせ構造（図１（ａ））について、インダクタ１０７のインダクタンスを有限要素法によりシミュレートして求めた結果を示している。また、比較のため、従来技術で使用されるインダクタ５０７とシールド層５０５の組み合わせ構造によるシミュレーション結果も同時に示している。なお、従来技術で使用されるインダクタ５０７とシールド層５０５の組み合わせ構造は、図５に示す通りである。図５を簡単に説明すると、インダクタ５０７は、第１実施形態に係るインダクタ１０７と同一形状のスパイラルインダクタである。シールド層５０５には、複数の略正方形の開口部５０５ａがメッシュ状に形成されている。例えば、図５においては、開口部５０５ａが２５個形成されている。シミュレーションに当たり、８個の開口部１０５ａを除いたシールド層１０５のシールド面積と、２５個の開口部５０５ａを除いたシールド層５０５のシールド面積とが同一面積になるように設定した。また、インダクタ１０５及び５０５の巻き数を共に４．５巻きとし、動作周波数を０．９ＧＨｚとした。図７（ａ）のシミュレーション結果からわかるように、従来技術におけるインダクタ５０５のインダクタンスが１．８ｎＨであるのに対し、第１実施形態におけるインダクタ１０５のインダクタンスは３．０ｎＨと約６７％増加していることがわかる。
【００１５】
次に、図７（ｂ）は、本発明の第１実施形態に係るインダクタ１０７とシールド層１０５の組み合わせ構造（図１（ａ））について、インダクタ１０７のインダクタンスが、シールド層１０５の開口部１０５ａの数によってどのように変化するのかをシミュレートした結果を示している。また、比較のため、従来技術で使用されるインダクタ５０７とシールド層５０５との組み合わせ構造（図５）によるシミュレーション結果も同時に示している。シミュレーションは、開口部１０５ａの数を４個、８個、１６個の３通りで行い、それぞれ４個、８個、１６個の開口部１０５ａを除いたシールド層１０５のシールド面積がいずれも同じになるように設定した。その他の条件は、図７（ａ）のシミュレーションと同様である。すなわち、インダクタ１０５の巻き数を４．５巻きとし、動作周波数を０．９ＧＨｚとした。図7（ｂ）のシミュレーション結果からわかるように、開口部１０５ａの数を４個、８個、１６個としたいずれの場合においても、第１実施形態に係るインダクタ１０７のインダクタンスは、従来技術におけるインダクタ５０７のインダクタンス値１．８ｎＨを上回ることがわかる。これより、シールド層１０５に形成する開口部１０５ａの数は、少なくとも４個以上あればよいことがわかる。
【００１６】
〔作用効果〕
第１実施形態に係る半導体装置によれば、シールド層１０５に、シールド層１０５の中心から外縁に向かって複数の開口部１０５ａを放射状に形成することで、スパイラルインダクタであるインダクタ１０７と、下層の電子回路との電気的な干渉を抑制できると共に、インダクタ１０７の巻き数を増やすことなくインダクタ１０７のインダクタンスを大きくすることができる。これにより、半導体装置の小型化設計が可能となる。
【００１７】
（２）第２実施形態
〔構造及び製造方法〕
図２（ａ）は、第２実施形態に係るインダクタとシールド層の構造図で、上方からの平面図として、インダクタ２０８とシールド層２０６との空間的な重なりを示している。インダクタ２０８及びシールド層２０６は、マイクロ波半導体装置、いわゆるＭＭＩＣにおけるインピーダンス整合回路の一部として、半導体装置に集積される。
【００１８】
インダクタ２０８は、第１実施形態におけるインダクタ１０７（図１（ａ））と同様に、Ｗ−ＣＳＰの再配線層の一部として形成されるスパイラルインダクタであり、例えば、Ｃｕを材料としている。インダクタ２０８の一端部、例えば、端部２０８ａは、下層の半導体基板に形成される電子回路と電気的に接続される。また、インダクタ２０８の他端部、例えば、端部２０８ｂは、Ｗ−ＣＳＰの表面に形成される外部接続端子と電気的に接続される。なお、図２（ａ）においては、端部２０８ａ及び２０８ｂに接続される配線構造は省略している。
【００１９】
シールド層２０６は、インダクタ２０８と半導体基板に形成される電子回路との間において、インダクタ２０８と所定の間隔、例えば、５〜１０μｍ程度の間隔を有して形成される。シールド層２０６は、例えば、Ｃｕを材料としている。シールド層２０６には、第１実施形態におけるシールド層１０５と同様に、シールド層２０６の中心から外縁に向かって複数の開口部２０６ａが放射状に形成されている。ここで、第１実施形態でも述べたように、開口部２０６ａの数は少なくとも４個以上であればよく、また、開口部２０６ａの形状は略三角形以外にも、例えば、略長方形であってもよい。なお、シールド層２０６は、図示しない配線によってＧＮＤに接地されている。
【００２０】
図２（ｂ）は、インダクタ２０８及びシールド層２０６を備えるマイクロ波半導体装置の一部の断面構造を示している。なお、この断面図は、図３（ａ）のＡ−Ａ’におけるインダクタ２０８及びシールド層２０６の断面を含んでいる。
半導体基板２０１は、素子形成面２０１ａ側において、図示しない複数の半導体素子が形成されている。半導体素子は、例えば、トランジスタであり、周知の半導体製造技術により形成される。配線層２０３は、絶縁膜２０２を介して半導体素子上に形成され、複数の半導体素子を電気的に接続することで電子回路を構成する。絶縁膜２０２は、例えば、シリコン酸化膜（ＳｉＯ２）であり、ＣＶＤ法などにより形成される。配線層２０３は、例えば、Ａｌであり、スパッタ法などにより形成される。保護膜２０４は、機械的応力や不純物の進入から半導体基板２０１を保護するためのパッシベーションある。保護膜２０４は、例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（Ｓｉ３Ｎ４）などであり、ＣＶＤ法などにより形成される。ここまでの工程、すなわち、半導体基板２０１における半導体素子の形成、絶縁膜２０２の形成、配線層２０３の形成及び保護膜２０４の形成は、すべて前工程として行われる。
【００２１】
保護膜２０４上には保護膜２０５が形成される。保護膜２０５は、例えば、ポリイミド樹脂である。シールド層２０６は、下層の半導体基板２０１に形成される電子回路と、上層に形成されるインダクタ２０８との電気的な相互干渉を抑制するための遮蔽層であり、Ｗ−ＣＳＰの再配線層の一部として形成される。シールド層２０６の形成は、保護膜２０５上に、例えば、スパッタ法などでＣｕを堆積し、ホトリソエッチングによりパターン加工して行われる。このパターン加工によって、上述した開口部２０６ａも形成される。保護膜２０５上及びシールド層２０６上には、保護膜２０７が形成される。保護膜２０７は、例えば、ポリイミド樹脂である。保護膜２０７の膜厚は、上述したシールド層２０６とインダクタ２０８との間隔に相当し、例えば、５〜１０μｍ程度の膜厚とする。インダクタ２０８は、高周波用受動素子のスパイラルインダクタであり、Ｗ−ＣＳＰの再配線層の一部として形成される。インダクタ２０８の形成は、例えば、スパッタ法などでＣｕを堆積し、ホトリソエッチングによりパターン加工して行われる。封止樹脂２０９は、保護膜２０７及びインダクタ２０８を封止する。封止樹脂２０９は、例えば、エポキシ樹脂などの熱硬化性樹脂である。ここまでの工程、すなわち、保護膜２０５の形成、シールド層２０６の形成、保護膜２０７の形成、インダクタ２０８の形成及び封止樹脂２０９の形成は、後工程であるＷ−ＣＳＰの封止工程の一環として行われる。つまり、シールド層２０６の形成は、第１実施形態とは異なり、後工程の一環として行われる。
【００２２】
〔インダクタンス〕
本発明の第２実施形態に係るインダクタ２０８とシールド層２０６の組み合わせ構造（図２（ａ））についても、第１実施形態に係るインダクタ１０７とシールド層１０５の組み合わせ構造（図１（ａ））の場合と同様の結果が得られる。すなわち、従来技術で使用されるインダクタ５０７とシールド層５０５の組み合わせ構造（図５）に比較して、第２実施形態に係るインダクタ２０８のインダクタンスは約６７％増加する。また、シールド層２０６に形成する開口部２０６ａの数は、少なくとも４個以上であれば、インダクタ２０８のインダクタンスが、従来技術におけるインダクタ５０７のインダクタンスを上回る。
【００２３】
〔作用効果〕
第２実施形態に係る半導体装置によれば、シールド層２０６に、シールド層２０６の中心から外縁に向かって複数の開口部２０６ａを放射状に形成することで、スパイラルインダクタであるインダクタ２０８と、下層の電子回路との電気的な干渉を抑制できると共に、インダクタ２０８の巻き数を増やすことなく、インダクタ２０８のインダクタンスを大きくすることができる。これにより、半導体装置の小型化設計が可能となる。また、シールド層２０６の形成は、Ｗ−ＣＳＰの再配線層の一部として形成されるため、シール層２０６の形成と、インダクタ２０８の形成とをＷ−ＣＳＰの封止工程内で完結させることができる。
【００２４】
（３）第３実施形態
〔構造及び製造方法〕
図３（ａ）は、第３実施形態に係るインダクタとシールド層の構造図で、上方からの平面図として、インダクタ３０７とシールド層３０５との空間的な重なりを示している。インダクタ３０７及びシールド層３０５は、マイクロ波半導体装置、いわゆるＭＭＩＣにおけるインピーダンス整合回路の一部として、半導体装置に集積される。
【００２５】
インダクタ３０７は、Ｗ−ＣＳＰの再配線層の一部として形成される蛇行形状、いわゆるミアンダ形状のインダクタであり、例えば、Ｃｕを材料としている。インダクタ３０７の一端部、例えば、端部３０７ａは、下層の半導体基板に形成される電子回路と電気的に接続される。また、インダクタ３０７の他端部、例えば、端部３０７ｂは、Ｗ−ＣＳＰの表面に形成される外部接続端子と電気的に接続される。なお、図３（ａ）においては、端部３０７ａ及び３０７ｂに接続される配線構造は省略している。
【００２６】
シールド層３０５は、インダクタ３０７と半導体基板に形成される電子回路との間において、所定の間隔、例えば、５〜１０μｍ程度の間隔を有して形成される。シールド層３０５は、例えば、Ａｌを材料としている。シールド層３０５には、互いに平行な略長方形の開口部３０５ａが複数形成されている。ここで、図３（ａ）において、シールド層３０５には５個の開口部３０５ａが形成されているが、もちろん５個に限定するものではない。この開口部３０５ａは、インダクタ３０７の長辺部３０７ｃと直交するように配置される。なお、シールド層３０５は、図示しない配線によってＧＮＤに接地されている。
【００２７】
図３（ｂ）は、インダクタ３０７及びシールド層３０５を備えるマイクロ波半導体装置の一部の断面構造を示している。なお、この断面図は、図３（ａ）のＡ−Ａ’におけるインダクタ３０７及びシールド層３０５を含んでいる。
半導体基板３０１は、素子形成面３０１ａ側において、図示しない複数の半導体素子が形成されている。半導体素子は、例えば、トランジスタであり、周知の半導体製造技術により形成される。配線層３０３は、絶縁膜３０２を介して半導体素子上に形成され、複数の半導体素子を電気的に接続することで電子回路を構成する。絶縁膜３０２は、例えば、シリコン酸化膜（ＳｉＯ２）であり、ＣＶＤ法などにより形成される。配線層３０３は、例えば、Ａｌであり、スパッタ法などにより形成される。保護膜３０４は、機械的応力や不純物の進入から半導体基板３０１を保護するためのパッシベーションある。保護膜３０４は、例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（Ｓｉ３Ｎ４）などであり、ＣＶＤ法などにより形成される。シールド層３０５は、下層の半導体基板３０１に形成される電子回路と、上層に形成されるインダクタ３０７との電気的な相互干渉を抑制するための遮蔽層である。シールド層３０５の形成は、保護膜３０４上に、例えば、スパッタ法などでＡｌを堆積し、ホトリソエッチングによりパターン加工して行われる。このパターン加工によって、上述した開口部３０５ａも形成される。なお、シールド層３０５の材料として、Ａｌを使用する代わりにＣｕを使用することも可能である。ここまでの工程、すなわち、半導体基板３０１における半導体素子の形成、絶縁膜３０２の形成、配線層３０３の形成、保護膜３０４の形成及びシールド層３０５の形成は、すべて前工程として行われる。つまり、シールド層３０５の形成は、前工程の一環として行われる。
【００２８】
保護膜３０４上及びシールド層３０５上には、保護膜３０６が形成される。保護膜３０６は、例えば、ポリイミド樹脂である。保護膜３０６の膜厚は、上述したシールド層３０５とインダクタ３０７との間隔に相当し、例えば、５〜１０μｍ程度の膜厚とする。インダクタ３０７は、高周波用受動素子のミアンダ形状のインダクタであり、Ｗ−ＣＳＰの再配線層の一部として形成される。インダクタ３０７の形成は、例えば、スパッタ法などでＣｕを堆積し、ホトリソエッチングによりパターン加工して行われる。封止樹脂３０８は、保護膜３０６及びインダクタ３０７を封止する。封止樹脂３０８は、例えば、エポキシ樹脂などの熱硬化性樹脂である。ここまでの工程、すなわち、保護膜３０６の形成、インダクタ３０７の形成及び封止樹脂３０８の形成は、後工程であるＷ−ＣＳＰの封止工程の一環として行われる。
【００２９】
〔インダクタンス〕
本発明の第３実施形態に係るインダクタ３０７とシールド層３０５の組み合わせ構造（図３（ａ））について、インダクタ３０７のインダクタンスを有限要素法によりシミュレートして求めた。また、比較のため、従来技術で使用されるインダクタ６０７とシールド層６０５の組み合わせ構造について、インダクタ６０７のインダクタンスも同時にシミュレートして求めた。なお、従来技術で使用されるインダクタ６０７とシールド層６０５の組み合わせ構造は、図６に示す通りである。図６を簡単に説明すると、インダクタ６０７は、第３実施形態に係るインダクタ３０７と同一のミアンダ形状のインダクタである。シールド層６０５には、複数の略正方形の開口部６０５ａがメッシュ状に形成されている。例えば、図６においては、開口部６０５ａが２５個形成されている。シミュレーションに当たり、５個の開口部３０５ａを除いたシールド層３０５のシールド面積と、２５個の開口部６０５ａを除いたシールド層６０５のシールド面積とが同じになるように設定した。また、動作周波数を０．９ＧＨｚとした。シミュレーションの結果、従来技術におけるインダクタ６０７のインダクタンスが１．３ｎＨであるのに対し、第３実施形態に係るインダクタ３０７のインダクタンスは１．４ｎＨと約８％増加する。
【００３０】
〔作用効果〕
第３実施形態に係る半導体装置によれば、シールド層３０５に、互いに平行な略長方形の開口部３０５ａを、インダクタ３０７の長辺部３０７ｃと直交するように複数形成することで、ミアンダ形状のインダクタであるインダクタ３０７と、下層の電子回路との電気的な干渉を抑制できると共に、インダクタ３０７の折り返し数を増やすことなく、インダクタ３０８のインダクタンスを大きくすることができる。これにより、半導体装置の小型化設計が可能となる。
【００３１】
（４）第４実施形態
〔構造及び製造方法〕
図４（ａ）は、第４実施形態に係るインダクタとシールド層の構造図で、上方からの平面図として、インダクタ４０８とシールド層４０６との空間的な重なりを示している。インダクタ４０８及びシールド層４０６は、マイクロ波半導体装置、いわゆるＭＭＩＣにおけるインピーダンス整合回路の一部として、半導体装置に集積される。
【００３２】
インダクタ４０８は、第３実施形態におけるインダクタ３０７（図３（ａ））と同様に、Ｗ−ＣＳＰの再配線層の一部として形成されるミアンダ形状のインダクタであり、例えば、Ｃｕを材料としている。インダクタ４０８の一端部、例えば、端部４０８ａは、下層の半導体基板に形成される電子回路と電気的に接続される。また、インダクタ４０８の他端部、例えば、端部４０８ｂは、Ｗ−ＣＳＰの表面に形成される外部接続端子と電気的に接続される。なお、図４（ａ）においては、端部４０８ａ及び４０８ｂに接続される配線構造は省略している。
【００３３】
シールド層４０６は、インダクタ４０８と半導体基板に形成される電子回路との間において、所定の間隔、例えば、５〜１０μｍ程度の間隔を有して形成される。シールド層４０６は、例えば、Ｃｕを材料としている。シールド層４０６には、第３実施形態におけるシールド層３０５と同様に、互いに平行な略長方形の開口部４０６ａが複数形成されている。ここで、第３実施形態でも述べたように、開口部４０６ａの数は５個に限定するものではない。この開口部４０６ａは、インダクタ４０８の長辺部４０８ｃと直交するように配置される。なお、シールド層４０６は、図示しない配線によってＧＮＤに接地されている。
【００３４】
図４（ｂ）は、インダクタ４０８及びシールド層４０６を備えるマイクロ波半導体装置の一部の断面構造を示している。なお、この断面図は、図４（ａ）のＡ−Ａ’におけるインダクタ４０８及びシールド層４０６を含んでいる。
半導体基板４０１は、素子形成面４０１ａ側において、図示しない複数の半導体素子が形成されている。半導体素子は、例えば、トランジスタであり、周知の半導体製造技術により形成される。配線層４０３は、絶縁膜４０２を介して半導体素子上に形成され、複数の半導体素子を電気的に接続することで電子回路を構成する。絶縁膜４０２は、例えば、シリコン酸化膜（ＳｉＯ２）であり、ＣＶＤ法などにより形成される。配線層４０３は、例えば、Ａｌであり、スパッタ法などにより形成される。保護膜４０４は、機械的応力や不純物の進入から半導体基板４０１を保護するためのパッシベーションある。保護膜４０４は、例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（Ｓｉ３Ｎ４）などであり、ＣＶＤ法などにより形成される。ここまでの工程、すなわち、半導体基板４０１における半導体素子の形成、絶縁膜４０２の形成、配線層４０３の形成及び保護膜４０４の形成は、すべて前工程として行われる。
【００３５】
保護膜４０４上には保護膜４０５が形成される。保護膜４０５は、例えば、ポリイミド樹脂である。シールド層４０６は、下層の半導体基板４０１に形成される電子回路と、上層に形成されるインダクタ４０８との電気的な相互干渉を抑制するための遮蔽層であり、Ｗ−ＣＳＰの再配線層の一部として形成される。シールド層４０６の形成は、保護膜４０５上に、例えば、スパッタ法などでＣｕを堆積し、ホトリソエッチングによりパターン加工して行われる。このパターン加工によって、上述した開口部４０６ａも形成される。保護膜４０５上及びシールド層４０６上には、保護膜４０７が形成される。保護膜４０７は、例えば、ポリイミド樹脂である。保護膜４０７の膜厚は、上述したシールド層４０６とインダクタ４０８との間隔に相当し、上述したように、例えば、５〜１０μｍ程度の膜厚とする。インダクタ４０８は、高周波用受動素子のミアンダ形状のインダクタであり、Ｗ−ＣＳＰの再配線層の一として形成される。インダクタ４０８の形成は、例えば、スパッタ法などでＣｕを堆積し、ホトリソエッチングによりパターン加工して行われる。封止樹脂４０９は、保護膜４０７及びインダクタ４０８を封止する。封止樹脂４０９は、例えば、エポキシ樹脂などの熱硬化性樹脂である。ここまでの工程、すなわち、保護膜４０５の形成、シールド層４０６の形成、保護膜４０７の形成、インダクタ４０８の形成及び封止樹脂４０９の形成は、後工程であるＷ−ＣＳＰの封止工程の一環として行われる。つまり、シールド層４０６の形成は、第３実施形態とは異なり、後工程の一環として行われる。
【００３６】
〔インダクタンス〕
本発明の第４実施形態に係るインダクタ４０８とシールド層４０６の組み合わせ構造（図４（ａ））についても、第３実施形態に係るインダクタ３０７とシールド層３０５の組み合わせ構造（図３（ａ））の場合と同様の結果が得られる。すなわち、従来技術で使用されるインダクタ６０７とシールド層６０５との組み合わせ構造（図６）に比較して、第４実施形態に係るインダクタ４０８のインダクタンスは約８％インダクタンスが増加する。
【００３７】
〔作用効果〕
第４実施形態に係る半導体装置によれば、シールド層４０６に、互いに平行な略長方形の開口部４０６ａを、インダクタ４０８の長辺部４０８ｃと直交するように複数形成することで、ミアンダ形状のインダクタであるインダクタ４０８と、下層の電子回路との電気的な干渉を抑制できると共に、インダクタ４０８の折り返し数を増やすことなく、インダクタ４０８のインダクタンスを大きくすることができる。これにより、半導体装置の小型化設計が可能となる。また、シールド層４０６の形成は、Ｗ−ＣＳＰの再配線層の一部として形成されるため、シール層４０６の形成と、インダクタ４０８の形成とをＷ−ＣＳＰの封止工程内で完結させることができる。
【図面の簡単な説明】
【００３８】
【図１】第１実施形態に係る半導体装置の構造図。
【図２】第２実施形態に係る半導体装置の構造図。
【図３】第３実施形態に係る半導体装置の構造図。
【図４】第４実施形態に係る半導体装置の構造図。
【図５】従来技術に係る半導体装置の構造図。
【図６】従来技術に係る半導体装置の構造図。
【図７】第１実施形態に係るインダクタンスのシミュレーション結果。
【符号の説明】
【００３９】
１０１、２０１、３０１、４０１・・・半導体基板
１０２、２０２、３０２、４０２・・・絶縁膜
１０３、２０３、３０３、４０３・・・配線層
１０４、２０４、３０４、４０４・・・保護膜
１０５、２０６、３０５、４０６、５０５、６０５・・・シールド層
１０６、２０５、２０７、３０６、４０５、４０７・・・保護膜
１０７、２０８、３０７、４０８、５０７、６０７・・・インダクタ
１０８、２０９、３０８、４０８・・・封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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