(57)【要約】【課題】  面積の増大なしにメモリセルのデータを一括書込みできる。【解決手段】  第１のＮ型ＭＯＳトランジスタ１０２と第２のＰ型ＭＯＳトランジスタ１０３とで構成される第１のインバータと、第３のＮ型ＭＯＳトランジスタ１０４と第４のＰ型ＭＯＳトランジスタ１０５とで構成される第２のインバータと、第１のインバータの出力に接続した第５のトランジスタ１０６と、第２のインバータの出力に接続した第６のトランジスタ１０７とを有し、第１と第２のインバータとでラッチ回路を構成し、第２のトランジスタ１０３と第４のトランジスタ１０５のソースは共通の電源線に接続され、第１のトランジスタ１０２と第３のトランジスタ１０４のソースはそれぞれ第１および第２の端子１０８，１０９に接続され、第１または第２の端子１０８，１０９を制御することによってラッチ回路の保持データを任意の状態に設定できる。【選択図】  図１
2006059420.tif 000002
【特許請求の範囲】
【請求項１】
第１のＮ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成される第１のインバータと、
第３のＮ型ＭＯＳトランジスタと第４のＰ型ＭＯＳトランジスタとで構成される第２のインバータと、
前記第１のインバータの出力に接続した第５のトランジスタと、
前記第２のインバータの出力に接続した第６のトランジスタとを有し、
前記第１と第２のインバータとでラッチ回路を構成し、
前記第２のトランジスタと前記第４のトランジスタのソースは共通の電源線に接続され、
前記第１のトランジスタと前記第３のトランジスタのソースはそれぞれ第１および第２の端子に接続され、
前記第１または第２の端子を制御することによって前記ラッチ回路の保持データを任意の状態に設定できることを特徴とするＳＲＡＭメモリセル。
【請求項２】
前記第１のトランジスタと第５のトランジスタが拡散層を共有してそれぞれ縦方向に配置され、
前記第２のトランジスタが直線状のゲート配線を前記第１のトランジスタと共有して第１のトランジスタの横に並列に配置され、
前記第３のトランジスタと第６のトランジスタが拡散層を共有してそれぞれ縦方向に配置され、
前記第４のトランジスタが直線状のゲート配線を共有して前記第３のトランジスタの横に並列に配置され、
前記第３のトランジスタは前記第２のトランジスタの第１のトランジスタが配置されている方とは逆の方にある点Ａを原点とした前記第１のトランジスタと点対称の位置に配置され、
前記第４のトランジスタは前記点Ａを原点とした前記第２のトランジスタと点対称の位置に配置され、
前記第６のトランジスタは前記点Ａを原点とした前記第５のトランジスタと点対称の位置に配置され、
前記第１のトランジスタの前記第５のトランジスタと共有していない方の拡散層が前記第３のトランジスタの前記第６のトランジスタと共有していない方の拡散層と拡散層または配線などを通して接続されないようにした請求項１記載のＳＲＡＭメモリセル。
【請求項３】
請求項１記載のＳＲＡＭメモリセルを用いて構成され、基板電位を与えるための配線を有し、前記配線は第１の端子または第２の端子に接続されていないことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載のＳＲＡＭメモリセルを用いて構成された隣接する第１および第２のＳＲＡＭメモリセルと、
前記第１のＳＲＡＭメモリセルの第５のトランジスタに対してデータを入出力する第１のビット線および第６のトランジスタに対してデータを入出力する第１のビットバー線と、
前記第２のＳＲＡＭメモリセルの第５のトランジスタに対してデータを入出力する第２のビット線および第６のトランジスタに対してデータを入出力する第２のビットバー線とを有し、
前記第１のビット線と第１のビットバー線を構成するビット線対と、前記第２のビット線と第２のビットバーを構成するビット線対とがミラー配置されたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリセルの配線を工夫することにより保持データの初期化を簡易にしたＳＲＡＭメモリセルおよび半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置において、ＳＲＡＭの初期データ設定や、テスト時のデータ書込み時間の短縮の為、メモリセルのデータを一括して書き込む技術がある。
【０００３】
その中で、トランジスタを追加して一括データ書込みモードをつけたメモリセルが数多くある。また、ラッチ回路の２つのインバータの電源回路を制御する方法もある（例えば、特許文献１参照）。図４は従来例のメモリセル、図５は従来例のメモリセルのレイアウト図である。図４および図５において、４０１はメモリセル、４０２はラッチを構成するインバータのＮ型ＭＯＳトランジスタ、４０３はラッチを構成するインバータのＰ型ＭＯＳトランジスタ、４０４はラッチを構成するインバータのＮ型ＭＯＳトランジスタ、４０５はラッチを構成するインバータのＰ型ＭＯＳトランジスタ、４０６はラッチデータとビット線とのデータのやり取りを行うＮ型ＭＯＳトランジスタ、４０７はラッチデータとビット線とのデータのやり取りを行うＮ型ＭＯＳトランジスタ、４０８，４０９は電源端子、４１０，４１１はラッチノード、４１２，４１３はビット線、４１４はワード線である。
【特許文献１】特開２００３−１８７５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のようにトランジスタを追加して一括データ書込みモードを有した半導体記憶装置はその分面積が増大してしまう。また、ラッチ回路の２つのインバータの電源回路を制御する方法（図４）は、現在主流の横型メモリセルを用いてレイアウトしたとき、図５に示す通り真ん中の電源線を２本（４０８，４０９）用意する必要があり面積の増大を招いてしまう。
【０００５】
したがって、この発明の目的は、かかる問題点に鑑みてなされたものであり、面積の増大なしにメモリセルのデータを一括書込みできるＳＲＡＭメモリセルおよび半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
前記の目的を達成するために、この発明の請求項１記載のＳＲＡＭメモリセルは、第１のＮ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成される第１のインバータと、第３のＮ型ＭＯＳトランジスタと第４のＰ型ＭＯＳトランジスタとで構成される第２のインバータと、前記第１のインバータの出力に接続した第５のトランジスタと、前記第２のインバータの出力に接続した第６のトランジスタとを有し、前記第１と第２のインバータとでラッチ回路を構成し、前記第２のトランジスタと前記第４のトランジスタのソースは共通の電源線に接続され、前記第１のトランジスタと前記第３のトランジスタのソースはそれぞれ第１および第２の端子に接続され、前記第１または第２の端子を制御することによって前記ラッチ回路の保持データを任意の状態に設定できる。
【０００７】
請求項２記載のＳＲＡＭメモリセルは、請求項１記載のＳＲＡＭメモリセルにおいて、前記第１のトランジスタと第５のトランジスタが拡散層を共有してそれぞれ縦方向に配置され、前記第２のトランジスタが直線状のゲート配線を前記第１のトランジスタと共有して第１のトランジスタの横に並列に配置され、前記第３のトランジスタと第６のトランジスタが拡散層を共有してそれぞれ縦方向に配置され、前記第４のトランジスタが直線状のゲート配線を共有して前記第３のトランジスタの横に並列に配置され、前記第３のトランジスタは前記第２のトランジスタの第１のトランジスタが配置されている方とは逆の方にある点Ａを原点とした前記第１のトランジスタと点対称の位置に配置され、前記第４のトランジスタは前記点Ａを原点とした前記第２のトランジスタと点対称の位置に配置され、前記第６のトランジスタは前記点Ａを原点とした前記第５のトランジスタと点対称の位置に配置され、前記第１のトランジスタの前記第５のトランジスタと共有していない方の拡散層が前記第３のトランジスタの前記第６のトランジスタと共有していない方の拡散層と拡散層または配線などを通して接続されないようにした。
【０００８】
請求項３記載の半導体記憶装置は、請求項１記載のＳＲＡＭメモリセルを用いて構成され、基板電位を与えるための配線を有し、前記配線は第１の端子または第２の端子に接続されていない。
【０００９】
請求項４記載の半導体記憶装置は、請求項１記載のＳＲＡＭメモリセルを用いて構成された隣接する第１および第２のＳＲＡＭメモリセルと、前記第１のＳＲＡＭメモリセルの第５のトランジスタに対してデータを入出力する第１のビット線および第６のトランジスタに対してデータを入出力する第１のビットバー線と、前記第２のＳＲＡＭメモリセルの第５のトランジスタに対してデータを入出力する第２のビット線および第６のトランジスタに対してデータを入出力する第２のビットバー線とを有し、前記第１のビット線と第１のビットバー線を構成するビット線対と、前記第２のビット線と第２のビットバーを構成するビット線対とがミラー配置されている。
【発明の効果】
【００１０】
この発明の請求項１記載のＳＲＡＭメモリセルによれば、第１と第２のインバータとでラッチ回路を構成し、第２のトランジスタと第４のトランジスタのソースは共通の電源線に接続され、第１のトランジスタと第３のトランジスタのソースはそれぞれ第１および第２の端子に接続され、第１または第２の端子を制御することによってラッチ回路の保持データを任意の状態に設定できるので、１本の電源配線でラッチ回路の２つのインバータを第１または第２の端子により制御することで面積の増大なしにメモリセルのデータを一括書込みできる。このように、メモリセルの配線を工夫することにより簡易に保持データの初期化ができるという格別な効果を奏する。
【００１１】
請求項２では、請求項１記載のＳＲＡＭメモリセルにおいて、請求項１記載のＳＲＡＭメモリセルにおいて、第１のトランジスタと第５のトランジスタが拡散層を共有してそれぞれ縦方向に配置され、第２のトランジスタが直線状のゲート配線を第１のトランジスタと共有して第１のトランジスタの横に並列に配置され、第３のトランジスタと第６のトランジスタが拡散層を共有してそれぞれ縦方向に配置され、第４のトランジスタが直線状のゲート配線を共有して第３のトランジスタの横に並列に配置され、第３のトランジスタは第２のトランジスタの第１のトランジスタが配置されている方とは逆の方にある点Ａを原点とした第１のトランジスタと点対称の位置に配置され、第４のトランジスタは点Ａを原点とした第２のトランジスタと点対称の位置に配置され、第６のトランジスタは点Ａを原点とした第５のトランジスタと点対称の位置に配置され、第１のトランジスタの第５のトランジスタと共有していない方の拡散層が第３のトランジスタの第６のトランジスタと共有していない方の拡散層と拡散層または配線などを通して接続されないレイアウトが好ましい。
【００１２】
この発明の請求項３記載の半導体記憶装置によれば、請求項１記載のＳＲＡＭメモリセルを用いて構成され、基板電位を与えるための配線を有し、配線は第１の端子または第２の端子に接続されていないことが好ましい。第１または第２の端子からＨｉｇｈデータを入力する際、第１または第３のトランジスタの基板電位をＬｏｗレベルにする必要があるからである。
【００１３】
この発明の請求項４記載の半導体記憶装置によれば、請求項１記載のＳＲＡＭメモリセルを用いて構成された隣接する第１および第２のＳＲＡＭメモリセルと、第１のＳＲＡＭメモリセルの第５のトランジスタに対してデータを入出力する第１のビット線および第６のトランジスタに対してデータを入出力する第１のビットバー線と、第２のＳＲＡＭメモリセルの第５のトランジスタに対してデータを入出力する第２のビット線および第６のトランジスタに対してデータを入出力する第２のビットバー線とを有し、第１のビット線と第１のビットバー線を構成するビット線対と、第２のビット線と第２のビットバーを構成するビット線対とがミラー配置されていることが好ましい。ビット線対がミラー配置されていることにより、第１または第２の端子を束ねた端子を制御することにより全面ＨｉｇｈまたはＬｏｗのデータを簡単にかつ短時間で書き込むことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１５】
この発明の第１の実施形態を図１および図２に基づいて説明する。図１は本発明の実施形態に係るＳＲＡＭメモリセルの構成図、図２はそのレイアウト図である。
【００１６】
図１および図２に示すように、メモリセル１０１は、第１のＮ型ＭＯＳトランジスタ１０２と第２のＰ型ＭＯＳトランジスタ１０３からなる第１のインバータと、第３のＮ型ＭＯＳトランジスタ１０４と第４のＰ型ＭＯＳトランジスタ１０５からなる第２のインバータとでラッチ回路を構成し、第２のトランジスタ１０３と第４のトランジスタ１０５のソースは共通のＨｉｇｈレベル（電源配線２０１）としている。各ラッチノード１１０，１１１にはビット線対（ビット線１１２，１１３）にデータの入出力を行う為の第５および第６のＮ型ＭＯＳトランジスタ１０６，１０７を有している。第５のトランジスタ１０６は第１のインバータの出力に接続され、第６のトランジスタ１０７は第２のインバータの出力に接続される。１１４はワード線である。
【００１７】
ここで２つのインバータ回路の第１と第３のＮ型ＭＯＳトランジスタ１０２，１０４のソース端子は分離されている。第１のトランジスタ１０２と第３のトランジスタ１０４のソースは、それぞれ第１および第２の端子１０８，１０９に接続され、第１または第２の端子１０８，１０９を制御することによってラッチ回路の保持データを任意の状態に設定できる。
【００１８】
以上のように構成されたメモリセルについて説明する。
【００１９】
ラッチノード１１０でＨｉｇｈ、ラッチノード１１０でＬｏｗを保持していたとする。本実施形態によれば、第１の端子１０８よりＬｏｗデータ、第２の端子１０９よりＨｉｇｈデータを入力してやると簡単にラッチ内のデータを書き換えてやることができる。また図２に示す通り、レイアウトは通常のメモリセルと同じであり面積が増大することなく、その実用的効果は大きい。
【００２０】
また、メモリセル１０１は、第１のトランジスタ１０２と第５のトランジスタ１０６が拡散層を共有してそれぞれ縦方向に配置され、第２のトランジスタ１０３が直線状のゲート配線を第１のトランジスタ１０２と共有して第１のトランジスタ１０２の横に並列に配置され、第３のトランジスタ１０４と第６のトランジスタ１０７が拡散層を共有してそれぞれ縦方向に配置され、第４のトランジスタ１０５が直線状のゲート配線を共有して第３のトランジスタ１０４の横に並列に配置され、第３のトランジスタ１０４は第２のトランジスタ１０３の第１のトランジスタ１０２が配置されている方とは逆の方にある点Ａを原点とした第１のトランジスタ１０２と点対称の位置に配置され、第４のトランジスタ１０５は点Ａを原点とした第２のトランジスタ１０３と点対称の位置に配置され、第６のトランジスタ１０７は点Ａを原点とした第５のトランジスタ１０６と点対称の位置に配置され、第１のトランジスタ１０２の第５のトランジスタ１０６と共有していない方の拡散層が第３のトランジスタ１０４の第６のトランジスタ１０７と共有していない方の拡散層と拡散層または配線などを通して接続されないレイアウトが好ましい。
【００２１】
この発明の第２の実施形態を図３に基づいて説明する。図３は本発明の実施形態のＳＲＡＭメモリセルを用いて構成したメモリアレイの構成図である。
【００２２】
図３に示すように、４×８のメモリアレイの中に基板電位を固定する為のタップセル３０１が挿入されている。また、タップセル３０１に接続され基板電位を与えるための配線３０２を有し、配線３０２は第１の端子１０８または第２の端子１０９に接続されていない。また、隣り合うメモリセル１０１（第１および第２のＳＲＡＭメモリセル）はビット線を含めてミラー配置されている。すなわち、第１のＳＲＡＭメモリセルの第１のビット線と第１のビットバー線と、第２のＳＲＡＭメモリセルの第２のビット線と第２のビットバー線とを有し、第１のビット線と第１のビットバー線を構成するビット線対と、第２のビット線と第２のビットバーを構成するビット線対とがミラー配置されている。ＢＬ０〜３はビット線、ＮＢＬ０〜３はビットバー線である。ビット線は第５のトランジスタに対してデータを入出力し、ビットバー線は第６のトランジスタに対してデータを入出力する。第１の端子１０８（または第２の端子１０９）は隣り合うメモリセル１０１と共有している。
【００２３】
以上のように構成されたメモリアレイについて説明する。
【００２４】
第１の端子１０８または第２の端子１０９からＨｉｇｈデータを入力する際、Ｎ型ＭＯＳトランジスタの基板電位はＬｏｗレベルでなければならない。そのためタップセル３０１に接続される配線は第１の端子１０８または第２の端子１０９とは別の端子３０２によってＬｏｗレベルに固定されることが望ましい。
【００２５】
また、第１および第２の端子１０８，１０９は面積的にも隣り合うメモリセルと共有することが望ましい。このとき、ビット線対がミラー配置されていることにより、第１の端子１０８または第２の端子１０９を束ねた端子３０３または３０４を制御することにより全面ＨｉｇｈまたはＬｏｗのデータを簡単にかつ短時間で書き込むことができ、その実用的効果は大きい。
【産業上の利用可能性】
【００２６】
本発明にかかるＳＲＡＭメモリおよび半導体記憶装置は、メモリセルの配線を工夫することにより簡易に保持データの初期化ができる効果を有し、ＳＲＡＭとして有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態に係るＳＲＡＭメモリセルの構成図である。
【図２】図１のレイアウト図である。
【図３】本発明の実施形態のＳＲＡＭメモリセルを用いて構成したメモリアレイの構成図である。
【図４】従来例のＳＲＡＭメモリセルの構成図である。
【図５】図４のレイアウト図である。
【符号の説明】
【００２８】
１０１  メモリセル
１０２  ラッチを構成するインバータのＮ型ＭＯＳトランジスタ
１０３  ラッチを構成するインバータのＰ型ＭＯＳトランジスタ
１０４  ラッチを構成するインバータのＮ型ＭＯＳトランジスタ
１０５  ラッチを構成するインバータのＰ型ＭＯＳトランジスタ
１０６  ラッチデータとビット線とのデータのやり取りを行うＮ型ＭＯＳトランジスタ
１０７  ラッチデータとビット線とのデータのやり取りを行うＮ型ＭＯＳトランジスタ
１０８  端子
１０９  端子
１１０  ラッチノード
１１１  ラッチノード
１１２  ビット線
１１３  ビット線
１１４  ワード線
２０１  電源配線
３０１  タップセル
３０２  タップセルに電位を与える電源線
３０３  端子１０８のデータ線
３０４  端子１０９のデータ線
４０１  メモリセル
４０２  ラッチを構成するインバータのＮ型ＭＯＳトランジスタ
４０３  ラッチを構成するインバータのＰ型ＭＯＳトランジスタ
４０４  ラッチを構成するインバータのＮ型ＭＯＳトランジスタ
４０５  ラッチを構成するインバータのＰ型ＭＯＳトランジスタ
４０６  ラッチデータとビット線とのデータのやり取りを行うＮ型ＭＯＳトランジスタ
４０７  ラッチデータとビット線とのデータのやり取りを行うＮ型ＭＯＳトランジスタ
４０８  電源端子
４０９  電源端子
４１０  ラッチノード
４１１  ラッチノード
４１２  ビット線
４１３  ビット線
４１４  ワード線
【図１】
2006059420.tif 000003
【図２】
2006059420.tif 000004
【図３】
2006059420.tif 000005
【図４】
2006059420.tif 000006
【図５】
2006059420.tif 000007