(57)【要約】      （修正有）【課題】生産コストを抑え、実装後に起こる半導体素子や接合部のクラックを防止したＣＳＰ型半導体装置を提供する。【解決手段】外部回路に半導体素子をフリップチップ接続するチップサイズパッケージ型半導体装置であって、半導体素子1のフリップチップ接続面に配設された絶縁層4と、前記絶縁層4で少なくとも一部を覆われた素子電極３と、前記素子電極3上に形成された係止手段を備えたコアバンプ5と、前記コアバンプ5を被覆した外部回路接続用バンプ2とを備える。これにより２次実装後のバンプ高さを一定以上に確保でき、熱的、機械的な応力緩和を実現できる。【選択図】図１
2006059917.tif 000002
【特許請求の範囲】
【請求項１】
外部回路に半導体素子をフリップチップ接続するチップサイズパッケージ型半導体装置であって、
前記半導体素子のフリップチップ接続面に配設された絶縁層と、
前記絶縁層で少なくとも一部を覆われた素子電極と、
前記素子電極上に形成された係止手段を備えたコアバンプと、
前記コアバンプに被覆された外部回路接続用バンプとを含むことを特徴とするチップサイズパッケージ型半導体装置。
【請求項２】
前記コアバンプは、傘状に頭頂部が開いた形状である請求項１に記載のチップサイズパッケージ型半導体装置。
【請求項３】
外部回路に半導体素子をフリップチップ接続するチップサイズパッケージ型半導体装置の製造方法であって、
複数の半導体素子が予め形成された半導体ウエハに素子電極を形成する素子電極を形成し、
前記素子電極形成面に少なくとも前記素子電極表面の一部を露出するよう選択的に絶縁層を形成し、
前記素子電極露出面にコアバンプを形成し、
前記コアバンプを被覆する外部接続用バンプを形成し、
前記半導体ウエハを半導体素子毎に分割することを特徴とするチップサイズパッケージ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部回路に半導体素子をフリップチップ(Flip Chip)接続するＣＳＰ(Chip Size Package)型半導体装置の接合信頼性向上に関するものである。
【背景技術】
【０００２】
従来のＣＳＰ型半導体装置としては、実装時の取り付け高さを最適化することで接続部分に対する応力を減らして取り付け不良を防止している提案があった（例えば、特許文献１参照）。図３は、前記特許文献１に記載された従来の半導体装置を示すものである。図３において、絶縁基板１０１の実装面上に形成された複数のパッド１０３に、それぞれ絶縁基板１０１の実装面に対して直角方向に予め定められた長さを持つスタッドピン１０５がはんだバンプ１０２の融点よりも低い固定用半田１０４にて固定され、スタッドピン１０５を覆うようにしてそれぞれ球状のはんだバンプ１０２を形成する事により実装時の取り付け高さを最適化するとともに実装後接続部に生じる実装基板と半導体装置との熱応力の緩和を図っている。
【特許文献１】特開平９−８１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、前記従来の構成では、スタッドピンをはんだバンプに内包するため、微細化する必要がある。例えば、１２０μｍのはんだバンプを形成する場合、５０μｍ程度に加工したスタッドピンを用いることになる。スタッドピンを５０μｍに加工するには高度な加工技術を必要とし、それに伴い加工コストが上昇し大量生産に適さない。また、スタッドピンをパッドに搭載するには高精度の搭載技術を必要とする。例えば、搭載技術として広く用いられている治具への振込み整列後移載する方法は搭載精度が１００μｍ程度であり、よって１００μｍ程度の平面的な誤差が生じる。そのため、８０〜１２０μｍ程度のパッド寸法しかないＣＳＰ型半導体装置への搭載が困難である。また、スタッドピンとパッドとをＡｇペーストや半田などの接着剤を用いて固定する必要がある。例えば、接着剤を用いる場合、印刷法やディスペンス法により接着剤を塗布する必要がある。塗布する接着剤の厚みをコントロールする精度が５０μｍ程度しかなく厚みが大きくばらつきスタッドピンの厚さ方向の寸法誤差が生じるため、製品実装精度の低下を招き、一部のバンプやパッドに熱的、機械的な応力が集注し接合部、バンプ自体にクラック等の不具合が生じるという課題を有していた。
【０００４】
本発明は、前記従来の課題を解決するもので、バンプ形成の寸法精度および生産効率に優れ、製品の実装精度を向上し実装後接続部に生じる実装基板と半導体装置との熱応力の緩和し、実装後に起こる半導体素子や接合部のクラックを防止した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明のＣＳＰ型半導体装置は、外部回路に半導体素子をフリップチップ接続するチップサイズパッケージ型半導体装置であって、前記半導体素子のフリップチップ接続面に配設された絶縁層と、前記絶縁層で少なくとも一部を覆われた素子電極と、前記素子電極上に形成された係止手段を備えたコアバンプと、前記コアバンプに被覆された外部回路接続用バンプとを含むことを特徴とする。
【０００６】
本発明のＣＳＰ型半導体装置の製造方法は、外部回路に半導体素子をフリップチップ接続するチップサイズパッケージ型半導体装置の製造方法であって、複数の半導体素子が予め形成された半導体ウエハに素子電極を形成する素子電極を形成し、前記素子電極形成面に少なくとも前記素子電極表面の一部を露出するよう選択的に絶縁層を形成し、前記素子電極露出面にコアバンプを形成し、前記コアバンプを被覆する外部接続用バンプを形成し、
前記半導体ウエハを半導体素子毎に分割することを特徴とする。
【発明の効果】
【０００７】
本発明のＣＳＰ型半導体装置によれば、実装基板に実装された状態で繰り返される温度変化に起因する半導体素子やバンプ接合部のクラックを防止することができる。すなわち、コアバンプが基板実装時にスタンドオフとして作用し、バンプの高さを低く抑えることが可能となり、パッケージ全高寸法を低くすることができるとともに、実施時の平坦性が優れる。また従来大きなバンプを形成する工法としては、ボール搭載法が主流であったが、この工法を用いる事でスクリーン印刷法でも対応できるため、バンプ形成のための材料費を大幅に削減できる。
【発明を実施するための最良の形態】
【０００８】
本発明は、外部回路に半導体素子をフリップチップ(Flip Chip)接続するＣＳＰ(Chip Size Package)型半導体装置であって、半導体素子のフリップチップ接続面に配設された絶縁層と、絶縁層で少なくとも一部を覆われた素子電極と、素子電極上に形成された係止手段を備えたコアバンプと、コアバンプに被覆された外部回路接続用バンプとを備える。
【０００９】
前記コアバンプは、傘状に頭頂部が開いた形状であることが好ましい。
【００１０】
また、その製造方法は複数の半導体素子が予め形成された半導体ウエハに素子電極を形成する素子電極形成工程と、素子電極形成面に少なくとも素子電極表面の一部を露出するよう選択的に絶縁層を形成する絶縁層形成工程と、素子電極露出面にコアバンプを形成するコアバンプ形成工程と、コアバンプを被覆する外部接続用バンプを形成する外部接続バンプ形成工程と、半導体ウエハを半導体素子毎に分割する半導体素子分割工程とを備える。
【００１１】
本発明によれば、実装時にコアバンプがスタンドオフの役目を行うため、実装以降の熱的、機械的な応力を緩和するだけの十分な接続高さが実現できる。またコアバンプを電気めっき法にて作製することにより位置精度が保証されるため、応力が一部のバンプやパッドに集中することが無くなる。そして位置が保証されることでバンプ形成時に少量の半田にてはんだバンプが形成できるため、バンプ自体を小さくでき、これによりパッケージを小さくできる。
【００１２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１３】
（実施の形態１）
図１Ａは、本発明の実施の形態１におけるＣＳＰ型半導体装置の断面図であり、図１Ｂは外部回路への接続状態を示した断面図であり、図１Ｃは図１ＢのＸ部拡大図である。図１Ａ−Ｃにおいて、半導体素子１は従来から用いられている半導体プロセスで形成されたダイオード、トランジスタなどの個別半導体である。素子電極３は、スパッタ、蒸着等の皮膜層からなり積層しても良い。例えば、アルミニウム皮膜を３〜５μｍ、アルミニウム皮膜上にＴｉ皮膜を約０．３μｍ、Ｔｉ皮膜上にＣｕを０．５μｍ施したものが挙げられる。絶縁層４としては、絶縁性、耐湿性、耐熱性などに優れたものが適しており、酸化皮膜、窒化皮膜などが一般的に用いられ積層しても良い。特にシリコン酸化膜上にポリイミド膜が施された形態が好ましい。例えば、シリコン酸化膜を０．３μｍ、シリコン酸化膜上にポリイミド膜を３〜５μｍ施したものが挙げられる。これは、塩素、ナトリウムなどのイオン汚染を防止する。係止手段としてのコアバンプは実装時の取り付け高さを最適化および後に形成される、はんだバンプ２に対するアンカー効果を発揮する形態が好ましく、きのこ型、凹凸形状などが挙げられる。また、コアバンプは電気めっき法により形成される。電気めっき法により形成されたコアバンプは、フォトレジストを用いたフォトリソ技術により形成されるため、位置精度±５μｍ、寸法精度±１０μｍで形成される。例えば、きのこ型に形成されたコアバンプは、後に形成される、はんだバンプ２に対しアンカー効果を発揮し接続強度を向上させる。さらに、はんだバンプ２よりも延性の大きな金属例えば銅、金、アルミ等で形成することで、バンプ全体のクリープ強度が大きくなり機械的な応力が緩和される。コアバンプ頭頂部の大きさは、電極パッド開口部よりも小さい方が望ましい。これは、はんだバンプ２のサイズを小さくするのに効果的である。はんだバンプ２は、錫−鉛共晶合金または、錫−銀−銅合金、錫−ビスマス合金などの無鉛化合金からなり、はんだバンプ２としてはペースト状の無鉛化合金をパターン印刷する印刷法が広く用いられている。実装基板６としてはガラスエポキシ樹脂からなる基板に形成された回路パターン上にはんだが形成された実装基板６が一般的に用いられている。
【００１４】
かかる構成によれば、実装基板６に実装された状態で繰り返される温度変化で生じる半導体素子１や実装基板６の反りによる衝撃をコアバンプ５が延性により衝撃を吸収する緩衝部として作用し、半導体素子１やはんだバンプ２接合部のクラックを緩和する。
【００１５】
（実施の形態２）
図２Ａ〜図２Ｆは、本発明の実施の形態２におけるＣＳＰ型半導体装置の製造工程フローに沿った断面図である。図２において、図１Ａ、Ｂ、Ｃと同じ構成要素については同じ符号を用い、説明を省略する。
【００１６】
実施の形態２の製造方法では複数の半導体素子を形成したウエハから分割して個別の半導体装置を製造するのではなく、分割しない状態のウエハを用いたいわゆるウエハレベルＣＳＰ(Wafer Level Chip Size Package)型半導体装置の製造する。
【００１７】
複数の半導体素子を形成した半導体ウエハ１０に素子電極３を形成する（図２Ａ）。素子電極３は、スパッタ、蒸着などを用い金属皮膜層を選択的に形成する。金属皮膜層は素子電極３の使用環境や要求性能に合わせて積層しても良い。一般的には、1層時は、アルミニウムを３〜６μｍ蒸着にて形成し、２層時は、Ｔｉを０．３μｍ、アルミニウム又は、銀を３〜６μｍ蒸着により形成する。
【００１８】
次に素子電極３形成面に少なくとも素子電極３表面の一部を露出するよう選択的に絶縁層４を形成する（図２Ｂ）。絶縁層４は、熱酸化法やスピンコート法を用いて選択的に形成する。絶縁層４は使用環境や要求性能に合わせて積層しても良い。例えば、熱酸化法によりシリコン酸化膜７を０．３μｍ、シリコン酸化膜７上にスピンコート法によりポリイミド膜８を３〜５μｍ施したものが挙げられる（図２Ｃ）。これは、塩素、ナトリウムなどのイオン汚染を防止する。
【００１９】
次に図示しないが例えば、電気めっき用の電極として、アルミニウム皮膜上にスパッタでＴｉ皮膜を０．３μｍ、Ｔｉ皮膜上にスパッタで銅を０．５μｍ施した後、コアバンプを形成する（図２Ｄ）。Ｔｉ、Ｃｕ被膜は、電気めっき時の電極作用の役目を行うと共にＴｉ皮膜はバリアメタル、銅皮膜はコアバンプとの密着性向上の作用をする。コアバンプ５は半導体ウエハ１０の素子電極３形成面にレジストをスピンナー等により塗布形成し、コアバンプを形成する部分を露光、現像により窓開けする。その後電気めっきによりレジスト開口部にきのこ型のコアバンプが形成される。例えば、電極パッド開口径を１００μｍφ、レジスト厚み８０μｍ、レジスト開口径を約５０μｍφとすると形成するコアバンプは、高さ１００μｍ、傘径９０μｍφ、胴体直径５０μｍφとなる。
【００２０】
次に絶縁層４から露出した素子電極３上にはんだバンプ２を形成する（図２Ｅ）。はんだバンプ２は、錫−鉛共晶合金または、錫−銀−銅合金、錫−ビスマス合金などの無鉛化合金からなり、例えば、クリーム半田ペーストをスクリーン印刷した後、約１８０℃で数十秒間加熱を行い溶融接合しはんだバンプ２を形成する。続いて、洗浄乾燥を行う。はんだバンプは素子電極３上に１２０〜１５０μｍの高さで形成したものが挙げられる。このとき、コアバンプの傘下部にクリームはんだペーストが充填される。
【００２１】
最後に半導体ウエハ１０をダイシングブレード９を用いて半導体素子毎に分割する（図２Ｆ）。
【００２２】
かかる構成によれば、スタッドピンを外部電極パッド上に備える必要がなく煩雑な生産工程を経る必要がなく、特にウエハレベルＣＳＰ(Wafer Level Chip Size Package)型半導体装置の製造するのに有効である。
【００２３】
本発明は、外部回路に半導体素子をフリップチップ(Flip Chip)接続するＣＳＰ(Chip Size Package)型半導体装置の接合信頼性向上にして有用であり、特にウエハレベルＣＳＰ(Wafer Level Chip Size Package)型半導体装置に適している。
【図面の簡単な説明】
【００２４】
【図１】Ａは本発明の実施の形態１におけるＣＳＰ型半導体装置の断面図、ＢはＣＳＰ型半導体装置の外部回路への接続状態を示した断面図、Ｃは図１ＢのＸ部拡大断面図。
【図２】Ａ−Ｆは本発明の実施の形態２におけるＣＳＰ型半導体装置の製造工程フローに沿った断面図。
【図３】従来のＣＳＰ型半導体装置の断面図。
【符号の説明】
【００２５】
１  半導体素子
２  はんだバンプ
３  素子電極
４  絶縁層
５  コアバンプ
６  実装基板
７  シリコン酸化膜
８  ポリイミド膜
９  ダイシングブレード
１０  半導体ウエハ
１０１  絶縁基板
１０２  はんだバンプ
１０３  外部端子用パッド
１０４  固定用半田
１０５  スタッドピン
【図１】
2006059917.tif 000003
【図２】
2006059917.tif 000004
【図３】
2006059917.tif 000005