(57)【要約】  【課題】  波形のなまりを検証し判定するステップを不要とでき、設計時間を短縮することのできる遅延調整方法、及び遅延調整セルライブラリを提供する。  【解決手段】  半導体集積回路を設計する際に、半導体集積回路において配線遅延調整が必要な経路の遅延を調整するために用いる配線遅延調整セル３００を、配線３２１と、該配線の配線抵抗及び容量に応じた駆動能力を有し該配線を駆動する配線駆動用半導体素子３１１とを備えたものとし、この配線遅延調整セル３００を用いて配線抵抗及び容量による配線遅延を調整した後に該経路のゲート遅延量を半導体素子のみを備えたゲート遅延調整セルで遅延調整するようにした。【選択図】  図３
2006278785.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を設計する際に、半導体集積回路において遅延調整が必要な経路の遅延を調整する遅延調整方法において、
配線と、該配線の配線抵抗及び容量に応じた駆動能力を有し該配線を駆動する配線駆動用半導体素子とを備えた、配置される経路の遅延量を調整する配線遅延調整セルのセルライブラリであって、上記配線の配線抵抗及び容量の異なる複数の配線遅延調整セルを収容した配線遅延調整セルライブラリ、及び、半導体素子のゲート遅延により遅延量を調整するゲート遅延調整セルのセルライブラリであって、遅延量を調整する半導体素子のゲート遅延量の異なる複数のゲート遅延調整セルを収容したゲート遅延調整セルライブラリを予め用意する工程と、
設計される半導体集積回路において遅延調整が必要な経路の配線遅延量を算出する工程と、
必要となる配線遅延量に対応する配線遅延調整セルの組み合わせを、前記配線遅延調整セルライブラリ内から、抽出する工程と、
前記抽出された配線遅延調整セルの組み合わせを、自動レイアウトにより配置する工程と、
前記配線遅延調整セルを配置した後、遅延調整が必要な経路のゲート遅延量を算出する工程と、
必要となるゲート遅延量に対応するゲート遅延調整セルの組み合わせを、前記ゲート遅延調整セルライブラリ内から抽出する工程と、
前記選択されたゲート遅延調整セルの組み合わせを、自動レイアウトにより配置する工程と、
前記ゲート遅延調整セルを配置した後、前記遅延調整が必要な経路の遅延量を計算し、タイミングを満たしているかどうかを検証するタイミング検証工程と、を含む、
ことを特徴とする遅延調整方法。
【請求項２】
請求項１に記載の遅延調整方法において、
前記自動レイアウトにより配置された配線遅延調整セルの組み合わせ、あるいはゲート遅延調整セルの組み合わせの遅延量を、該遅延調整セルの周辺に配線される最大の配線数と、最小の配線数とにおける配線間容量の平均値から求める、
ことを特徴とする遅延調整方法。
【請求項３】
請求項１に記載の遅延調整方法において、
前記配線遅延調整セルライブラリが、前記配線と配線駆動用半導体素子のパターンの両側に、該パターンの信号伝搬方向に沿って電源配線を備えた配線遅延調整セルを有する、
ことを特徴とする遅延調整方法。
【請求項４】
請求項１に記載の遅延調整方法において、
前記配線遅延調整セルライブラリが、それが接続される前記半導体集積回路中の配線の材質より遅延量が大きい材質からなる配線遅延調整セルを有する、
ことを特徴とする遅延調整方法。
【請求項５】
半導体集積回路を設計する際に、半導体集積回路において配線遅延調整が必要な経路の遅延を調整するために用いる複数の配線遅延調整セルを有する配線遅延調整セルライブラリであって、
前記配線遅延調整セルが、配線と、該配線の配線抵抗及び容量に応じた駆動能力を有する配線駆動用半導体素子とを備えたものである、
ことを特徴とする配線遅延調整セルライブラリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の自動レイアウト終了後に生じるタイミングエラーを調整するための遅延調整方法、および配線遅延調整セルライブラリに関し、特に抵抗及び容量成分による配線遅延量等を効率よく調整することのできる遅延調整方法、およびこれに用いる配線遅延調整セルライブラリに関するものである。
【背景技術】
【０００２】
従来の半導体集積回路の設計手法では、例えば特許文献１に開示されるように、半導体素子のみで構成される遅延調整トランジスタセルと、配線のみで構成される遅延調整配線セルにより遅延調整を行っていた。
【０００３】
図８は、従来の半導体集積回路の設計手法における遅延調整方法を示すフローチャート図である。以下、従来の遅延調整方法の動作を図に沿って説明する。
ステップ８０１において遅延調整を開始し、まず、ステップ８０２で、半導体集積回路中の遅延調整が必要な経路の配線抵抗及び容量による遅延量、すなわち配線遅延量を計算する。
【０００４】
ステップ８０３では、ステップ８０２において算出された結果に基づいて、遅延調整配線セルにより配線遅延の調整を行う。ここで、配線遅延調整セルライブラリ８１２には、配線抵抗及び容量が異なる複数の遅延調整配線セルの情報が蓄積されており、ステップ８０３では、この配線遅延調整セルライブラリ８１２内の遅延調整配線セルの任意のものを用いて、ステップ８０２において算出された遅延量を構成することとなる遅延調整配線セルの組み合わせを抽出し、半導体設計における自動レイアウトツールを用いて、ＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）処理により遅延調整配線セルを挿入配置することにより、配線遅延の調整を行う。
【０００５】
この後、ステップ８０４において、配線遅延量の調整に問題がないかどうかを判定し、問題があればステップ８０３に戻り、問題がなければステップ８０５に進む。ステップ８０５では、配線遅延調整後の経路においてゲート遅延量を計算する。
【０００６】
ステップ８０６では、ステップ８０５において算出された結果に基づいて、遅延調整トランジスタセルによりゲート遅延の調整を行う。
ここで、ゲート遅延調整セルライブラリ８１３は、駆動能力やゲート遅延量の異なる複数の遅延調整トランジスタセルを有しており、ステップ８０６では、このゲート遅延調整セルライブラリ８１３内の遅延調整トランジスタセルの任意のものを用いて、ステップ８０５において算出されたゲート遅延量を得られることとなる遅延調整トランジスタセルの組み合わせを選択し、半導体設計における自動レイアウトツールを用いてＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）処理により、遅延調整トランジスタセルを挿入配置することにより、ゲート遅延の調整を行う。
【０００７】
このとき、配線遅延の調整のために配線のみで構成される遅延調整配線セルを複数段接続した場合、電圧波形のなまりが大きくなり、半導集積回路の誤動作を招く可能性があるため、その後に遅延調整トランジスタセルを用いてゲート遅延調整を行なう際に、上記配線遅延の調整のために配置された遅延調整配線セル間に遅延調整トランジスタセルを配置することにより、電圧波形のなまりを抑制するようにする。
【０００８】
次に、ステップ８０７で、電圧波形のなまりを検証し、ステップ８０８で電圧波形のなまりが所定の基準値よりも大きい場合は、ステップ８０６に戻って、遅延調整トランジスタセルを、駆動能力の大きいものに変更する等の調整をする。
【０００９】
ステップ８０８で、電圧波形のなまりが所定の基準値よりも小さく、許容範囲にある場合は、ステップ８０９に進む。
ステップ８０９では、遅延調整トランジスタセルによるゲート遅延調整後のタイミングを検証し、ステップ８１０でタイミングに問題がないかどうかを判定し、問題があればステップ８０２に戻って、配線抵抗及び容量による遅延量を計算するステップ以降のステップを再度繰り返し、問題がなければステップ８１１に進んで遅延調整を終了する。
【特許文献１】特開２００１−２３０３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のような従来の半導体集積回路の自動設計における遅延調整方法では、素子のみで構成される遅延調整トランジスタセルと、配線のみで構成される遅延調整配線セルにより遅延調整を行っており、遅延調整トランジスタセルを用いてゲート遅延調整を行なう際に、配線遅延の調整のために挿入配置した遅延調整配線セル間に遅延調整トランジスタセルを配置することにより、電圧波形のなまりを抑制するようにしているため、遅延調整トランジスタセルを配置した後に、波形のなまりを検証し判定するステップ（ステップ８０７、８０８）が必要であり、設計に時間を要するという問題があった。
【００１１】
この発明は上記の問題点を解消するためになされたものであり、波形のなまりを検証し、判定するステップを不要とでき、設計時間を短縮することのできる遅延調整方法、及び遅延調整セルライブラリを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために本発明（請求項１）に係る遅延調整方法は、半導体集積回路の設計において遅延調整が必要な経路の遅延を調整する遅延調整方法において、配線と、該配線の配線抵抗及び容量に応じた駆動能力を有し該配線を駆動する配線駆動用半導体素子とを備えた、配置される経路の遅延量を調整する配線遅延調整セル、のセルライブラリであって、上記配線の配線抵抗及び容量の異なる複数の配線遅延調整セルを収容した配線遅延調整セルライブラリ、及び、半導体素子のゲート遅延により遅延量を調整するゲート遅延調整セルのセルライブラリであって、遅延量を調整する半導体素子のゲート遅延量の異なる複数のゲート遅延調整セルを収容したゲート遅延調整セルライブラリを予め用意する工程と、設計される半導体集積回路において遅延調整が必要な経路の配線遅延量を算出する工程と、必要となる配線遅延量に対応する配線遅延調整セルの組み合わせを、前記配線遅延調整セルライブラリ内から、抽出する工程と、前記選択された配線遅延調整セルの組み合わせを、自動レイアウトにより配置する工程と、前記配線遅延調整セルを配置した後、前記遅延調整が必要な経路のゲート遅延量を算出する工程と、必要となるゲート遅延量に対応するゲート遅延調整セルの組み合わせを、前記ゲート遅延調整セルライブラリ内から、抽出する工程と、前記選択されたゲート遅延調整セルの組み合わせを、自動レイアウトにより配置する工程と、前記ゲート遅延調整セルを配置した後、前記遅延調整が必要な経路の遅延量を計算しタイミングを満たしているかどうか検証するタイミング検証工程と、を含むことを特徴とするものである。
これにより、従来の遅延調整方法において遅延調整トランジスタセルを配置した後に必要であった、波形のなまりを検証し判定するステップを不要とでき、設計時間を短縮することができる効果がある。
【００１３】
また、本発明（請求項２）に係る遅延調整方法は、請求項１に記載の遅延調整方法において、前記自動レイアウトにより配置された配線遅延調整セルの組み合わせ、あるいはゲート遅延調整セルの組み合わせの遅延量を、該遅延調整セルの周辺に配線される最大の配線数と、最小の配線数とにおける配線間容量の平均値から求める、ことを特徴とするものである。
【００１４】
これにより、配線遅延調整セルライブラリが、全ての配線パターンそれぞれに対応する遅延量の情報を保持する必要がなく、配線遅延調整セルライブラリの容量を軽減できるとともに、容易かつ短時間で遅延量の計算を実現することができる効果がある。
【００１５】
また、本発明（請求項３）に係る遅延調整方法は、請求項１に記載の遅延調整方法において、前記配線遅延調整セルライブラリが、前記配線と配線駆動用半導体素子のパターンの両側に、該パターンの信号伝搬方向に沿って電源配線を備えた配線遅延調整セルを有する、ことを特徴とするものである。
【００１６】
これにより、配線遅延調整セル同士が並列に近接して配置される場合や、配線遅延調整セルが、他の信号線と並列に近接して配置される場合に、生じる信号線の干渉による遅延変動、すなわちクロストーク現象を防ぐことができる効果がある。
【００１７】
また、本発明（請求項４）に係る遅延調整方法は、請求項１に記載の遅延調整方法において、前記配線遅延調整セルライブラリにおける前記配線遅延調整セルのいくつかは、該配線遅延調整セルに接続される前記半導体集積回路中の配線の材質より遅延量が大きい材質からなるものである、ことを特徴とするものである。
これにより、配線遅延調整セルの配線パターンを、短いものとでき、配線遅延調整セルの面積を小さくでき、小面積にて、遅延調整を実現できる効果がある。
【００１８】
また、本発明（請求項５）に係る配線遅延調整セルライブラリは、半導体集積回路の設計において配線遅延調整が必要な経路の遅延を調整するために用いる種々の配線遅延調整セルを有する配線遅延調整セルライブラリであって、前記配線遅延調整セルが、配線と、該配線の配線抵抗及び容量に応じた駆動能力を有し該配線を駆動する配線駆動用半導体素子とを備えたものである、ことを特徴とするものである。
【００１９】
これにより、この配線遅延調整セルライブラリ内の配線遅延調整セルを用いて遅延調整を行なうことで、従来の遅延調整方法において遅延調整トランジスタセルを配置した後に必要であった、波形のなまりを検証し判定するステップを不要とでき、設計時間を短縮することができる効果がある。
【発明の効果】
【００２０】
本発明によれば、従来の遅延調整方法において遅延調整トランジスタセルを配置した後に必要であった波形のなまりを検証し判定するステップを不要とでき、設計時間を短縮することができる効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態による遅延調整方法を図について説明する。
図１は、本発明の実施の形態１による遅延調整方法を適用しようとする半導体集積回路の一部の構成を示す図である。
図１において、１０１は半導体装置へのデータの入力端子、１０２は半導体装置へのクロックの入力端子、１１１は遅延量の調整を行う遅延調整領域、１２１はクロック線上にある第１のインバータ、１２２はクロック線上にある第２のインバータ、１３１は入力端子１０２より入力されるクロックに同期して入力端子１０１より入力されるデータを格納するフリップフロップである。
【００２２】
ここで、図１に示す半導体集積回路では、データ入力端子１０１からフリップフロップ１３１までの遅延量と、クロック入力端子１０２からフリップフロップ１３１までの遅延量とが一致していないと、フリップフロップ１３１にデータを格納できないという制約があり、入力端子１０２からフリップフロップ１３１までの経路は、入力端子１０１からフリップフロップ１３１までの経路に比して、配線長が長いため、該配線の抵抗と容量による配線遅延分、遅延量が大きく、また、インバータ２段分のゲート遅延分、遅延量が大きいものである。
この遅延量差を調整するために、本実施の形態１による遅延調整方法では、遅延調整領域１１１において、予め用意されている配線遅延調整セル、及びゲート遅延調整セルを用いて調整を行う。
【００２３】
図２は、配線遅延調整セル、及びゲート遅延調整セルを用いて、遅延調整を行った後の遅延調整領域２００（図１における１１１）の構成の一例を示す図であり、遅延調整領域２００内において、入力端子２０１側に、配線の配線抵抗及び容量による配線遅延を調整する配線遅延調整セル２１１、…、２１２が配置され、出力端子２０２側に、ゲート遅延を調整するゲート遅延調整セル２２１、…、２２２が配置されている。
【００２４】
図３は、本実施の形態１による遅延調整方法において用いられる、配線遅延調整セル３００の構成の一例を示す図である。
図３において、配線遅延調整セル３００は、出力端子３０２側に配置された、配線の配線抵抗及び容量による遅延量を得るための配線パターン３２１と、入力端子３０１側に配置された、上記配線パターン３２１を駆動することにより信号波形のなまりを抑制する配線駆動用半導体素子３１１とにより構成される。配線駆動用半導体素子３１１は、配線パターン３２１の配線抵抗及び容量に応じた駆動能力を有し、入力端子３０１に入力される信号の波形が出力端子３０２に到達するまでになまるのを抑制するように配線を駆動する。そしてこの構成により、従来の配線のみにより構成されていた、配線遅延セルを多段に構成した場合に発生した信号波形のなまりを、配線駆動用半導体素子３１１により解消し、回路の誤動作を防ぐことを可能にしている。
【００２５】
図６は、本実施の形態１に係る遅延調整方法を示すフローチャート図である。図６において、６１０は配線遅延調整セルライブラリ、６１１はゲート遅延調整セルライブラリである。
配線遅延調整セルライブラリ６１０、及びゲート遅延調整セルライブラリ６１１は、ハードディスクや、不揮発メモリ等の記憶媒体に、遅延調整の動作に先立って遅延調整に用いる配線遅延調整セル、及びゲート遅延調整セルの情報を蓄積することにより構成される。
【００２６】
配線遅延調整セルライブラリ６１０には、図３に示すような、配線３２１と、該配線３２１の配線抵抗及び容量に応じた駆動能力を有し該配線を駆動する配線駆動用半導体素子３１１とを備えた配線遅延調整セル３００であって、配線３２１の配線抵抗及び容量に種々の値を有する複数の配線遅延調整セルが、収容されており、ゲート遅延調整セルライブラリ６１１には、半導体素子のゲート遅延により遅延量を調整するゲート遅延調整セルであって、遅延量を調整する半導体素子のゲート遅延量に種々の値を有するゲート遅延調整セルが、収容されている。
【００２７】
以下、本実施の形態による遅延調整方法の動作を、図６のフローチャートに沿って説明する。
ステップ６０１において遅延量の調整を開始し、まず、ステップ６０２で、半導体集積回路中の遅延調整が必要な経路の配線抵抗及び容量による遅延量、すなわち配線遅延量を計算する。
【００２８】
ステップ６０３では、ステップ６０２において算出された結果に基づいて、配線遅延調整セル３００等により配線遅延の調整を行う。ここで、配線遅延調整セルライブラリ６１０には、配線抵抗及び容量に種々の値を有する複数の配線遅延調整セルが収容されており、ステップ６０３では、この配線遅延調整セルライブラリ６１０内の複数の配線遅延調整セルのうちから、ステップ６０２において算出された遅延量となる配線遅延調整セルの組み合わせを選択し、半導体設計における自動レイアウトツールを用いてＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）処理により、配線遅延調整セルを挿入配置することにより、配線遅延の調整を行う。
【００２９】
なお、配線遅延調整セルライブラリ６１０内の配線遅延調整セルの遅延量は、予め決定しておく必要があるが、配線遅延調整セルの周辺を通る配線パターンによって容量が変化し遅延量が変わるため、本実施の形態１による遅延調整方法では、想定される周辺の配線パターンによる容量の平均値に基づいて、すなわち該遅延調整セルの周辺に配線される最大の配線数と、最小の配線数とにおける配線間容量の平均値に基づいて、配線遅延調整セルライブラリ６１０内の、各配線遅延調整セルの遅延量を、決定しておく。
【００３０】
例えば、図７のように、配線遅延調整セル７００上に、３本の配線パターン７０１、７０２、７０３を配線可能である場合、配線遅延調整セル７００と、３本の配線７０１、７０２、７０３とにより形成される最大容量と、配線数がゼロで配線遅延調整セル７００のみがある場合の最小容量との平均値を、該配線遅延調整セルの外部との間の容量と近似して、該配線遅延調整セルの遅延量を、計算する。
【００３１】
これにより、配線遅延調整セルライブラリ６１０は、全ての配線パターンそれぞれに対応する遅延量の情報を保持する必要がなく、配線遅延調整セルライブラリ６１０の容量を軽減できるとともに、容易かつ短時間で、遅延量の計算を実現することができる。
【００３２】
この後、ステップ６０４において、配線遅延量の調整に問題がないかどうかを判定し、問題があればステップ６０３に戻り、問題がなければステップ６０５に進む。
ここで、本実施の形態１による遅延調整方法では、配線遅延の調整に用いる遅延調整セルが、配線抵抗及び容量による遅延量を得るための配線パターンと、配線パターンの配線抵抗及び容量に応じた駆動能力を有し入力される信号の波形がなまるのを抑制するように配線を駆動する配線駆動用半導体素子を備えているものであり、この構成によって、仮に、配線遅延調整セルを多段に配置した場合であっても、半導体集積回路が誤動作する原因となる信号波形のなまりは生じない。
【００３３】
ステップ６０５では、配線遅延調整後の経路において、ゲート遅延量を計算する。すなわち、配線遅延調整セルに含まれる配線駆動用半導体素子のゲート遅延量を加えた状態で、調整対象の経路のゲート遅延量を計算する。
【００３４】
この後、ステップ６０６では、ステップ６０５において算出された結果に基づいて、ゲート遅延調整セルによりゲート遅延の調整を行う。
ここで、ゲート遅延調整セルライブラリ６１１には、ゲート遅延量の異なる複数のゲート遅延調整セルが含まれており、ステップ６０６では、このゲート遅延調整セルライブラリ６１１内の複数のゲート遅延調整セルのうちから、ステップ６０５において算出されたゲート遅延量となるゲート遅延調整セルの組み合わせを選択し、半導体設計における自動レイアウトツールを用いてＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）処理により遅延セルを挿入配置することによりゲート遅延の調整を行う。
【００３５】
次に、ステップ６０７で、ゲート遅延調整セルによるゲート遅延調整後のタイミングを検証し、ステップ６０８でタイミングに問題がないかどうかを判定し、問題があればステップ６０２に戻り、問題がなければステップ６０９に進んで遅延調整を終了する。
【００３６】
次に本実施の形態１による遅延調整方法において用いる、配線遅延調整セルの変形例について、図４、図５を用いて説明する。
図４は、他の構成になる配線遅延調整セル４００を示す図であり、図において、図３と同一符号は同一または相当部分である。また、４３１は第１の電源配線、４３２は第２の電源配線、４０３は第１の電源配線の入力端子、４０４は第２の電源配線の入力端子、４０５は第１の電源配線の出力端子、４０６は第２の電源配線の出力端子である。
【００３７】
図４に示す配線遅延調整セル４００は、配線３２１と、配線駆動用半導体素子３１１のパターンの両側に、該パターンの信号伝搬方向に沿って、第１、第２の電源配線４３１、４３２を備えている。
かかる構成の配線遅延調整セル４００を用いて遅延調整を行なうことにより、配線遅延調整セル４００同士が並列に近接して配置される場合や、配線遅延調整セル４００が他の信号線と並列に近接して配置される場合に生じる、信号線の干渉による遅延変動、すなわちクロストーク現象等を防ぐことができる。
【００３８】
図５は、さらに他の構成になる配線遅延調整セル５００を示す図であり、図において、図３と同一符号は同一または相当部分を示す。
図５に示す配線遅延調整セル５００は、該配線遅延調整セル５００の配線５２１を、該配線遅延調整セルに接続される半導体集積回路中の配線５２２、５２３の材質よりも、その遅延量が大きい材質からなる、ものとしたものである。
【００３９】
なお、図５において、５３１は配線遅延調整セルの入力端子３０１に配線５２２を介して接続される半導体集積回路中の半導体素子、５３２は配線遅延調整セルの出力端子３０２に配線５２３を介して接続される半導体集積回路中の半導体素子である。
【００４０】
図５において、例えば、配線遅延調整セル５００に接続される半導体集積回路中の配線５２２、５２３が、銅からなる銅配線であるとき、配線遅延調整セル５００内の配線パターン５２１を、例えばアルミニウムからなる配線で構成することにより、銅配線に比べアルミニウム配線の方が高い抵抗を持つため、配線遅延量を容易に増加させることができ、配線パターンが短くてすみ、配線遅延調整セル５００の面積を小さくすることが可能となり、小面積にて遅延調整を実現できる。
【００４１】
さらに、上記実施の形態１による遅延調整方法において、図４の配線遅延調整セル４００と、図５の配線遅延調整セル５００を組み合わせた構成の配線遅延調整セルを用いるようにすれば、すなわち、配線３２１と配線駆動用半導体素子３１１のパターンの両側に該パターンの信号伝搬方向に沿って電源配線４３１、４３２を備える配線遅延調整セルを構成するとともに、該配線遅延調整セルの配線を、これに接続される半導体集積回路中の配線の材質より遅延量が大きい材質からなるものとすることにより、信号波形のなまりや、クロストーク現象を抑制しつつ、容易、かつ高速に、小面積にて、遅延調整を実現できる。
【００４２】
以上のような本実施の形態１による配線調整方法では、配線３２１と、配線３２１の配線抵抗及び容量に応じた駆動能力を有し、該配線３２１を駆動する配線駆動用半導体素子３１１とを備え、配置される経路の遅延量を調整する配線遅延調整セル３００のセルライブラリであって、上記配線の配線抵抗及び容量が異なる複数の配線遅延調整セルを有する配線遅延調整セルライブラリ６１０、及び、半導体素子のゲート遅延により遅延量を調整するゲート遅延調整セルのセルライブラリであって、遅延量を調整する半導体素子のゲート遅延量が異なる複数のゲート遅延調整セルを有するゲート遅延調整セルライブラリ６１１を予め用意し、設計される半導体集積回路において、遅延調整が必要な経路の配線遅延量を算出し、必要となる配線遅延量に対応する配線遅延調整セルの組み合わせを、前記配線遅延調整セルライブラリ６１０内より抽出し、前記選択された配線遅延調整セルの組み合わせを自動レイアウトにより配置し、前記配線遅延調整セルを配置後、前記遅延調整が必要な経路のゲート遅延量を算出し、必要となるゲート遅延量に対応するゲート遅延調整セルの組み合わせを、前記ゲート遅延調整セルライブラリ６１１内より抽出し、前記選択されたゲート遅延調整セルの組み合わせを自動レイアウトにより配置し、前記ゲート遅延調整セルを配置後、前記遅延調整が必要な経路の遅延量を計算しタイミングを満たしているかどうかを検証するタイミング検証工程とを含むことにより、従来の遅延調整方法において遅延調整トランジスタセルを配置した後に必要であった、波形のなまりを検証し判定するステップを不要とでき、設計時間を短縮することができる効果が得られるものである。
【産業上の利用可能性】
【００４３】
本発明にかかる配線遅延調整方法は、半導体集積回路の設計を容易かつ高速なものとでき、半導体集積回路の開発、基盤設計等の分野において有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１による遅延調整方法を適用しようとする半導体集積回路の一部の構成を示す図である。
【図２】上記実施の形態１における配線遅延調整セル、及びゲート遅延調整セルを用いて遅延調整を行った後の遅延調整領域２００の構成を示す図である。
【図３】上記実施の形態１による遅延調整方法において用いられる配線遅延調整セル３００の構成を示す図である。
【図４】他の配線遅延調整セル４００の構成を示す図である。
【図５】さらに他の配線遅延調整セル５００の構成を示す図である。
【図６】本発明の実施の形態１による遅延調整方法の動作を示すフローチャート図である。
【図７】図６のフローの説明において用いる、上記配線遅延調整セル７００上を通る配線７０１，７０２，７０３の一例を示した図である。
【図８】従来の遅延調整方法の動作を示すフローチャート図である。
【符号の説明】
【００４５】
１０１   データ入力端子
１０２   クロック入力端子
１１１   遅延調整領域
１２１   第１のインバータ
１２２   第２のインバータ
１３１   フリップフロップ
２００   遅延調整領域
２０１   遅延調整領域への入力端子
２０２   遅延調整領域からの出力端子
２１１   第１の配線遅延調整セル
２１２   第２の配線遅延調整セル
２２１   第１のゲート遅延調整セル
２２２   第２のゲート遅延調整セル
３００   配線遅延調整セル
３０１   配線遅延セルの入力端子
３０２   配線遅延セルの出力端子
３１１   配線駆動用半導体素子
３２１   配線パターン
４００   配線遅延調整セル
４０３   第１の電源配線の入力端子
４０４   第２の電源配線の入力端子
４０５   第１の電源配線の出力端子
４０６   第２の電源配線の出力端子
４３１   第１の電源配線
４３２   第２の電源配線
５００   配線遅延調整セル
５２１   アルミニウム配線パターン
５２２、５２３   銅配線
５３１、５３２   半導体素子
６１０   配線遅延調整セルライブラリ
６１１   ゲート遅延調整セルライブラリ
７００   配線遅延調整セル
７０１   配線遅延調整セル上の第１の配線
７０２   配線遅延調整セル上の第２の配線
７０３   配線遅延調整セル上の第３の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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