(57)【要約】【課題】  ＨＢＴとＦＥＴを１チップに集積化する際、ＨＢＴのエミッタキャップ層をＦＥＴのチャネル層としており、ＦＥＴのピンチオフ性が悪く相互インダクタンスｇｍが低い。また、複数回のイオン注入、アニール、ベースペデスタルの形成、さらには２回のエピタキシャル成長を行うなど製造工程が複雑であった。【解決手段】  ＨＢＴのエミッタ層とＦＥＴのチャネル層を、同一のｎ型ＩｎＧａＰ層とする。また、ＨＢＴのベース層であるｐ＋型ＧａＡｓ層を、ＦＥＴのｐ型バッファ層として利用する。これにより、ＦＥＴのピンチオフ性が良好となり相互インダクタンスｇｍを高めることができる。またエピタキシャル成長が１回で、イオン注入、アニール工程も不要のため製造工程も簡素化でき、ウエハコストも低減できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板の第１領域および第２領域にそれぞれバイポーラトランジスタおよび電界効果トランジスタを集積化する化合物半導体装置であって、
前記第１領域の１つの一導電型半導体層を前記バイポーラトランジスタのエミッタ層とし、前記第２領域の前記一導電型半導体層を前記電界効果トランジスタのチャネル層とすることを特徴とする化合物半導体装置。
【請求項２】
前記一導電型半導体層の下層に、逆導電型半導体層を配置することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記一導電型半導体層は、ＩｎＧａＰ層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記一導電型半導体層は、ＡｌＧａＡｓ層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項５】
前記逆導電型半導体層は、ＧａＡｓ層であることを特徴とする請求項２に記載の化合物半導体装置。
【請求項６】
前記第１領域の前記逆導電型半導体層を前記バイポーラトランジスタのベース層とし、前記第２領域の前記逆導電型半導体層を前記電界効果トランジスタのバッファ層とすることを特徴とする請求項２に記載の化合物半導体装置。
【請求項７】
前記一導電型半導体層の上層にノンドープ層を配置することを特徴とする請求項１に記載の化合物半導体装置。
【請求項８】
前記第１領域の前記一導電型半導体層と同じ化合物の他の一導電型半導体層を前記バイポーラトランジスタのコレクタ層とすることを特徴とする請求項１に記載の化合物半導体装置。
【請求項９】
前記他の一導電型半導体層の下層にノンドープ層を配置することを特徴とする請求項８に記載の化合物半導体装置。
【請求項１０】
化合物半導体基板の第１領域および第２領域にそれぞれバイポーラトランジスタと電界効果トランジスタを集積化する化合物半導体装置の製造方法であって、
一度のエピタキシャル成長により、前記基板上に少なくとも１つのヘテロ接合を含み前記バイポーラトランジスタと前記電界効果トランジスタを形成する複数の半導体層を連続して形成する工程と、
第１のメサエッチングを行い、前記第１領域の一導電型半導体層により前記バイポーラトランジスタのエミッタ層を形成し、前記第２領域の前記一導電型半導体層により前記電界効果トランジスタのチャネル層を形成する工程と、
第２のメサエッチングを行い、前記第１領域の前記一導電型半導体層の下層の逆導電型半導体層により前記バイポーラトランジスタのベース層を形成する工程と、
分離領域を形成し、前記第１領域と前記第２領域を分離する工程と、
オーミック金属層により、前記バイポーラトランジスタおよび前記電界効果トランジスタの第１層目の電極を形成する工程と、
前記第２領域の前記一導電型半導体層表面にゲート金属層を蒸着し前記電界効果トランジスタのゲート電極を形成する工程と、
配線金属層により、前記第１層目の電極とコンタクトする第２層目の電極を形成する工程と、
を具備することを特徴とする化合物半導体装置の製造方法。
【請求項１１】
前記第２のメサエッチングにより、前記電界効果トランジスタのバッファ層を形成することを特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【請求項１２】
前記一導電型半導体層は、ＩｎＧａＰ層であることを特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【請求項１３】
前記一導電型半導体層は、ＡｌＧａＡｓ層であることを特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【請求項１４】
前記一導電型半導体層の下層にＧａＡｓ層を形成すること特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合型バイポーラトランジスタと電界効果トランジスタを集積化した化合物半導体装置およびその製造方法に係り、特に特性の向上とウエハの低コスト化を実現した化合物半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合型バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下ＨＢＴ）は、通常のホモ接合型バイポーラトランジスタに比べエミッタ効率が高く電流増幅率ｈＦＥが高いためベース濃度を大幅に上げることができ、ベース全体に渡ってトランジスタ動作を均一にできる。ＨＢＴや他のデバイスを同一基板に集積化した半導体装置も知られている。
【０００３】
図１２を参照してＨＢＴと、ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を集積化した半導体装置を説明する。
【０００４】
半絶縁性のＧａＡｓ基板３１２上にｎ型ＧａＡｓサブコレクタ層３１４が形成され、サブコレクタ層３１４上にｎ型ＧａＡｓコレクタ層３１６、ｐ型ＧａＡｓベース層３１８、ｎ型ＡｌＧａＡｓエミッタ層３２０、ｎ型ＧａＡｓエミッタキャップ層３２２、エミッタコンタクト層３２４がメサ型に積層され、ＨＢＴ３１１とＦＥＴ３１５が集積化されている（例えば特許文献１参照。）。
【０００５】
また、１つの基板に複数の半導体層を積層し、不純物の注入領域で分離した領域にＨＢＴと、Ｅ／Ｄ−ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）または、ＭＥＳＦＥＴ、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）を集積化した構造も知られている（例えば特許文献２参照。）。
【特許文献１】米国特許第５２５０８２６号明細書
【特許文献２】特開平６−１７７３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＨＢＴは、コレクタ層、ベース層、エミッタ層となる半導体層を積層し、少なくとも１つのヘテロ接合を持つように形成したトランジスタである。つまりＨＢＴと他のデバイスを同一基板に集積化する場合、他のデバイスはＨＢＴの基板構造の制約を少なからず受けることになる。そこで、他のデバイスの形成領域においては不要な半導体層をエッチングにより除去したり、半導体層に不純物をイオン注入するなどして、他のデバイスが所望の特性となるように工夫されている。
【０００７】
例えば特許文献１の場合、ＦＥＴ３１５は、エミッタコンタクト層３２４上に、ソースコンタクトＳおよびドレインコンタクトＤが設けられており、ＨＢＴ３１１のエミッタキャップ層を構成するｎ型ＧａＡｓ層３２２がＦＥＴ３１５のチャネル層となっている。そして、チャネル層３２２の下層に、ＨＢＴ３１１のエミッタ層となるｎ型ＡｌＧａＡｓ層３２０が配置され、その下にＨＢＴ３１１のベース層を構成するｐ型ＧａＡｓ層３１８がＦＥＴ３１５のｐ型バッファ層として配置されている。
【０００８】
そして、チャネル層のｎ型ＧａＡｓ層３２２とｐ型バッファ層３１８の間にｎ型ＡｌＧａＡｓ層３２０が配置されている。しかし、ｎ型ＡｌＧａＡｓ層３２０はＦＥＴ動作としては不要な層であるため、これによりキャリアリークのパスを提供することとなり、結果としてチャネルのピンチオフ性が悪くなる。すなわちピンチオフ電圧が余分に大きくなってしまう。またｎ型ＡｌＧａＡｓ層３２０もチャネル層として使用した場合には、チャネル層をバンドギャップの異なるＧａＡｓとＡｌＧａＡｓの２種類の化合物で構成することになり、その不連続性からＦＥＴのゲート電圧−ドレイン電流特性の線形性が失われ、回路の歪み特性が悪くなる。
【０００９】
一方、特許文献２では、メサ構造とせず不純物注入によりＨＢＴと他のデバイスの集積化を実現している。
【００１０】
例えば、ＨＢＴと共に集積化されるＨＦＥＴやＭＥＳＦＥＴ、Ｊ−ＦＥＴはいずれもＨＢＴのコレクタ層（ＧａＡｓ）にイオン注入することにより形成している。また、ＨＦＥＴには、チャネルから基板側にリークするキャリアを防止するためのｐ型バッファ層を設けているが、これもコレクタ層に不純物をイオン注入することにより形成している。更に、ＨＢＴ側においても、ベース層の加工（ベースぺデスタル形成）や複数回のイオン注入およびアニールを行っている。さらにその後、さらにエミッタ層、エミッタコンタクト層を形成する２回目のエピタキシャル成長工程が必要となる。しかし、これにより製造工程の複雑化、長期化は避けられず、コストが上がる問題がある。
【課題を解決するための手段】
【００１１】
本発明はかかる課題に鑑みてなされ、第１に、少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板の第１領域および第２領域にそれぞれバイポーラトランジスタおよび電界効果トランジスタを集積化する化合物半導体装置であって、前記第１領域の１つの一導電型半導体層を前記バイポーラトランジスタのエミッタ層とし、前記第２領域の前記一導電型半導体層を前記電界効果トランジスタのチャネル層とすることにより解決するものである。
【００１２】
第２に、化合物半導体基板の第１領域および第２領域にそれぞれバイポーラトランジスタと電界効果トランジスタを集積化する化合物半導体装置の製造方法であって、一度のエピタキシャル成長により、前記基板上に少なくとも１つのヘテロ接合を含み前記バイポーラトランジスタと前記電界効果トランジスタを形成する複数の半導体層を連続して形成する工程と、第１のメサエッチングを行い、前記第１領域の一導電型半導体層により前記バイポーラトランジスタのエミッタ層を形成し、前記第２領域の前記一導電型半導体層により前記電界効果トランジスタのチャネル層を形成する工程と、第２のメサエッチングを行い、前記第１領域の前記一導電型半導体層の下層の逆導電型半導体層により前記バイポーラトランジスタのベース層を形成する工程と、分離領域を形成し、前記第１領域と前記第２領域を分離する工程と、オーミック金属層により、前記バイポーラトランジスタおよび前記電界効果トランジスタの第１層目の電極を形成する工程と、前記第２領域の前記一導電型半導体層表面にゲート金属層を蒸着し前記電界効果トランジスタのゲート電極を形成する工程と、配線金属層により、前記第１層目の電極とコンタクトする第２層目の電極を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１３】
本実施形態によれば、第１に、ＦＥＴのチャネル層（ｎ型ＩｎＧａＰ層またはｎ型ＡｌＧａＡｓ層）に当接してその下層に、ＨＢＴのベース層となるｐ＋型ＧａＡｓ層を配置する。従ってｎ型不純物の不純物濃度が除々に低くなっていくチャネル層の底部において、不純物濃度の薄いｎ型不純物をｐ型バッファ層のｐ型不純物で電気的に打ち消すことができる。これにより電気的に、不純物濃度プロファイルを、チャネル層底部において急峻にすることと同じ効果が得られ、結果としてピンチオフ電圧Ｖｐを小さくできる。
【００１４】
またチャネル層の底部にｐｎ接合があるため、ｐｎ接合のビルトイン電圧により空乏層が発生し、その空乏層によりキャリアがチャネル層の外にリークすることを防止できる。そのためさらにピンチオフ電圧Ｖｐを小さくでき、結果として相互コンダクタンスｇｍを高めることができる。
【００１５】
ＦＥＴのチャネル層としてＩｎＧａＰ層を採用すると、バンドギャップが大きいため高耐圧が得られる。また、ＩｎＧａＰ層は組成上、化学的ストレスに強いため、ＦＥＴのゲート電極の周囲にチャネル層が露出する構造の場合、チャネル層を十分保護することができる。
【００１６】
第２に、エミッタ層（チャネル層）上に、ノンドープ層を設けることにより、ＨＢＴにおいてはノンドープ層がエミッタバラスト抵抗層となり二次降伏による破壊を防止できる。またＦＥＴにおいては、ノンドープ層が安定化層となり、チャネル表面の表面空乏層がチャネル内に伸びることを防止できる。すなわちＦＥＴの高電流密度化と低オン抵抗化を図ることができる。つまり、一層のエピタキシャル層を追加することにより、ＨＢＴの信頼性向上とＦＥＴの高性能化を同時に図ることができる。例えば、安定化層をＩｎＧａＰ層で形成すると、チャネル層の保護効果が非常に大きい。
【００１７】
第３に、本実施形態では１度のエピタキシャル成長工程ですべてのエピタキシャル層を形成する。さらに多数回のイオン注入およびアニール工程や、ベースぺデスタル形成など半導体層の加工の工程が不要となるため、製造工程の複雑化を回避することができる。
【発明を実施するための最良の形態】
【００１８】
以下に図１から図１１を用いて、本発明の実施の形態を詳細に説明する。
【００１９】
図１は、本発明の第１実施形態を示す断面図である。化合物半導体装置１００は、少なくとも１つのヘテロ接合を形成する複数の半導体層を積層した化合物半導体基板に、ＨＢＴ１０１とＦＥＴ１０２を集積化したものである。以下、ＦＥＴ１０２としてＧａＡｓのＭＥＳＦＥＴを例に説明する。尚、図ではＨＢＴ１０１およびＦＥＴ１０２の最小単位の構成を示し、２層目以上の電極を省略する。
【００２０】
図１の如く、半絶縁性のＧａＡｓ基板１上に、複数の半導体層、すなわちｎ＋型ＧａＡｓ層２、ｎ−型ＧａＡｓ層３、ｐ＋型ＧａＡｓ層４、ｎ型ＩｎＧａＰ層５、ｎ＋型ＧａＡｓ層６が積層される。半導体層の一部はエッチングにより除去され、メサ状に形成される。またｎ＋型ＧａＡｓ層２は連続しており基板１に達する分離領域２０が設けられる。分離領域２０は、Ｂ＋等の不純物のイオン注入による絶縁化領域である。
【００２１】
半導体装置１００は、メサと絶縁化領域２０により第１領域３１および第２領域３２に分離される。第１領域３１にはＨＢＴ１０１が形成され、第２領域３２にはＦＥＴ１０２が形成される。ＨＢＴ１０１およびＦＥＴ１０２の各電極は、図示は省略するが平面パターンにおいて櫛状に形成される。そして図の構成を最小の単位（単位素子）とし、櫛状の単位素子を複数並列接続して能動素子を構成する。尚、図では第１領域３１と第２領域３２を隣接して配置しているが、同一基板上であれば隣接していなくても良い。
【００２２】
ＨＢＴ１０１のサブコレクタ層２は、基板１上にエピタキシャル成長法によって形成され、３〜６Ｅ１８ｃｍ−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ＋型ＧａＡｓ層である。その膜厚は数千Åである。コレクタ層３は、サブコレクタ層２の一部領域上に形成され、シリコンドープによって１〜１０Ｅ１６ｃｍ−３程度に不純物濃度にドープされたｎ−型ＧａＡｓ層である。その膜厚は数千Åである。ベース層４ａは、コレクタ層３の上に形成され、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｐ＋型ＧａＡｓ層である。膜厚は数百〜２０００Åである。エミッタ層５ａは、ベース層４ａの一部領域上に形成され、シリコンドープによって１〜１０Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型ＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。エミッタ層５ａは、上層および下層のＧａＡｓ層と格子整合する。エミッタコンタクト層６ａは、エミッタ層５ａの上に形成され、シリコンドープによって３〜６Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｎ＋型ＧａＡｓ層で、膜厚は数千Åである。
【００２３】
ＨＢＴ１０１は、エミッタ層５ａとベース層４ａとで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。
【００２４】
また、エミッタ層５ａの下部は、両側に配置されるベース電極８側に張り出す形状のレッジ（棚）Ｌが設けられている。レッジＬは空乏化しており、レッジＬ下方のベース層４ａ表面においてエミッタ−ベース間の再結合電流が流れることを防止している。
【００２５】
サブコレクタ層２の表面には、コレクタ層３を挟む位置にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のコレクタ電極７が配置される。ベース層４ａの表面には、エミッタ層５ａを囲むパターンで、オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）からなるベース電極８が配置される。エミッタコンタクト層６ａの上部にはオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）からなる１層目のエミッタ電極９が配置される。
【００２６】
ＦＥＴ１０２は、ｎ型ＩｎＧａＰ層５をチャネル層５ｂとする。チャネル層５ｂは具体的にはキャリア（電子）が流れる領域である。又、チャネル層５ｂは、ＨＢＴ１０１のエミッタ層５ａと同一の半導体層である。
【００２７】
ＩｎＧａＰ層はバンドギャップが大きく、化学的ストレスに強い。つまりチャネル層５ｂのバンドギャップが大きくなるため高耐圧が得られる。また、図１の如く、ゲート電極１２の周囲にチャネル層５ｂが露出する構造であっても、化学的ストレスに強いため、チャネル層５ｂを十分保護することができる。
【００２８】
チャネル層５ｂの上層には、コンタクト層６ｂｄ、６ｂｓが設けられる。コンタクト層６ｂｄ、６ｂｓは、ＨＢＴ１０１のエミッタコンタクト層６ａと同一の半導体層である。コンタクト層６ｂｄ、６ｂｓもメサ状に形成され、それらの間に露出したチャネル層５ｂにゲート電極１２が設けられる。コンタクト層６ｂｄ、６ｂｓ上には、オーミック金属層によって１層目のドレイン電極１０、ソース電極１１がそれぞれ形成される。
【００２９】
また、チャネル層５ｂをＨＢＴ１０１のエミッタ層５ａと同じ半導体層とすることにより、チャネル層５ｂの下層にはＨＢＴ１０１のベース層と同一の半導体層であるｐ＋ＧａＡｓ層４が配置される。ｐ＋ＧａＡｓ層４はｐ型バッファ層４ｂとなり、ピンチオフ性を改善し、チャネル層５ｂから基板側にリークするキャリアを防止できる。
【００３０】
ＧａＡｓＦＥＴのピンチオフ性を良くすることはＧａＡｓＦＥＴのデバイス設計において最も重要なテーマの１つである。ＧａＡｓＦＥＴの不純物濃度プロファイルにおいて、チャネル層の底部は、一定の不純物濃度から急激にノンドープとなる構造が理想的である。このときピンチオフ電圧Ｖｐを最も小さくすることができる。
【００３１】
しかし実際には不純物濃度プロファイルを一定濃度から急激にノンドープとすることは不可能であり、チャネル層の底部において不純物濃度は除々にしか減らすことができない。この結果ピンチオフ電圧付近においてゲート電圧−ドレイン電流特性が緩慢になり（ゲート電圧を下げて行ってもすぐにはドレイン電流が０にならず）、その分ピンチオフ電圧Ｖｐが大きくなる。また実際にはチャネル層外の基板側にキャリアリークが発生するため、ピンチオフ電圧Ｖｐがさらに大きくなる。ＦＥＴのピンチオフ電圧Ｖｐが余分に大きくなってしまうと回路設計上ＦＥＴ動作に対して余分な電圧配分をする必要が出てくるため、その分回路の高周波特性を劣化させる結果となる。従って高周波特性を劣化させない工夫が必要であり、ピンチオフ電圧が余分に大きくならないようにする対策、すなわちピンチオフ性の改善が必要である。
【００３２】
本実施形態ではピンチオフ性を改善する方法としてチャネル層５ｂに当接してその下にｐ型バッファ層４ｂを配置する方法を採用した。この手法により、ｎ型不純物の不純物濃度が除々に低くなっていくチャネル層の底部において、不純物濃度の低いｎ型不純物をｐ型バッファ層４ｂのｐ型不純物で電気的に打ち消すことができる。従って電気的に、不純物濃度プロファイルを、チャネル層の底部において急峻にすることと同じ効果が得られ、結果としてピンチオフ電圧Ｖｐを小さくできる。またチャネル層の底部にｐｎ接合があるため、ｐｎ接合のビルトイン電圧により空乏層が発生し、その空乏層によりキャリアがチャネル外にリークすることを防止できる。そのためさらにピンチオフ電圧Ｖｐを小さくできる。さらにその結果として相互コンダクタンスｇｍを高めることができる。
【００３３】
本実施形態では、ＨＢＴ１０１のベース層４ａとなるｐ＋型ＧａＡａ層４をｐ型バッファ層４ｂとすることで、イオン注入、アニールやベースペデスタルの形成など、特別な工程を付加することなく、チャネル層５ｂと逆導電型のバッファ層４ｂを得ることができる。
【００３４】
尚、ｎ型ＩｎＧａＰ層５に変えて、ｎ型ＡｌＧａＡｓ層でもよい。この場合、ＨＢＴ１０１では、エミッタ層５ａとベース層４ａとで、ＡｌＧａＡｓ／ＧａＡｓへテロ接合を形成する。
【００３５】
図２は、本発明の第２実施形態を示す断面図である。第２実施形態は、ｎ型ＩｎＧａＰ層と、ｎ＋型ＧａＡｓ層の間にノンドープ層を配置するものである。
【００３６】
図はノンドープのＩｎＧａＰ層２１を配置した場合を示す。ノンドープＩｎＧａＰ層２１は、ＨＢＴ１０１においては、エミッタ層５ａとエミッタコンタクト層６ａの間に配置され、エミッタバラスト抵抗層２１ａとなる。
【００３７】
一般に、ＨＢＴはＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）に比べ潜在的に非常に高い電流密度を得られ、非常に低いオン抵抗Ｒｏｎを得ることができる。しかしＨＢＴは通常、図示したようなＨＢＴ１０１の単位素子が櫛状に並列に複数配置されている。その場合、１つの単位素子に電流が集中して二次降伏により破壊に至りやすい。
【００３８】
ＨＢＴのベース−エミッタ間電圧ＶＢＥ−ベース電流の特性は温度に対して正の係数を持つ。このため、何らかの設計上の不均一要因により、単位素子（ＨＢＴ１０１）が他の単位素子（ＨＢＴ１０１）に対してベース−エミッタ間電圧ＶＢＥバイアスが少し大きく印加される場合がある。その結果ベース電流、コレクタ電流が多く流れ、温度が上がってより多くのベース電流、コレクタ電流が流れ、最後に破壊に至る。これが通常の二次降伏のプロセスである。このため、実際のところ十分に電流密度を上げることができない。
【００３９】
しかし、本実施形態のＨＢＴ１０１はエミッタ層５ａ上にエミッタバラスト抵抗層２１ａが配置される。つまりＨＢＴ１０１のエミッタにバラスト抵抗が接続された構成であるため、二次降伏のプロセスが実際に開始されることはない。すなわちある単位素子において温度上昇によりベース電流、コレクタ電流が増加する正帰還が発生し始めても、増加したベース電流はバラスト抵抗両端の電圧ドロップを増加させ、結果としてベース電流が減少し、コレクタ電流も減少する。以上が一般的なバラスト抵抗が二次降伏を防ぐメカニズムである。本実施形態の場合、バラスト抵抗はエピタキシャル層としてＨＢＴ１０１のデバイスの中に組み込まれており、ＨＢＴ１０１の発熱は直接バラスト抵抗に伝わる。バラスト抵抗は負の温度係数を有するため、ＨＢＴ１０１が発熱するとエミッタバラスト抵抗層２１ｂの抵抗値が大きくなる。従って、ＨＢＴ１０１の発熱はＨＢＴ１０１のコレクタ電流をさらに低減させ、さらにＨＢＴ１０１を冷却する。つまり、結果として二次降伏の発生を効果的に防ぐことができ、信頼性を大幅に向上できる。
【００４０】
つまり、従来よりＨＢＴの電流密度を大幅に上げることができる。その結果、例えば本実施形態のＨＢＴによりパワーアンプ（高出力増幅器）等を構成した場合、二次降伏を回避し、且つＨＥＭＴに比べ圧倒的に電流密度を上げることができる。
【００４１】
一方、ＦＥＴ１０２においては、ノンドープＩｎＧａＰ層２１がチャネル層５ｂとコンタクト層６ｂの間に配置され、安定化層２１ｂとなる。安定化層２１ｂを配置することにより、チャネル層５ｂ表面の表面空乏層がチャネル層５ｂ内に伸びることを防止できる。すなわちＦＥＴ１０２の高電流密度化と低オン抵抗化を図り、高性能化を実現できる。
【００４２】
また、安定化層２１ｂを化学的ストレスに強いＩｎＧａＰ層で形成すると、チャネル層５ｂの保護効果が非常に大きい利点を有する。
【００４３】
ノンドープＩｎＧａＰ層２１は、ｎ型ＩｎＧａＰ層５に連続してエピタキシャル成長により成膜すればよい。つまり半導体層一層分のエピタキシャル成長のシーケンスを途中に追加するのみで、ＨＢＴ１０１の信頼性向上とＦＥＴ１０２の高性能化を同時に図ることができる。他の構成要素は、第１実施形態と同様であるので、説明は省略する。
【００４４】
尚、エミッタ層５ａおよびチャネル層５ｂがｎ型ＡｌＧａＡｓ層の場合は、エミッタバラスト抵抗層２１ａおよび安定化層２１ｂはノンドープＩｎＧａＰ層でも良いし、ノンドープＡｌＧａＡｓ層でも良い。
【００４５】
図３は、第３実施形態を示す断面図である。図３（Ａ）は半導体装置１００の断面図、図３（Ｂ）はＨＢＴ１０１の特性図である。
【００４６】
本実施形態の半導体装置によりスイッチング素子を構成する場合には、ＨＢＴ１０１は順方向と逆方向の双方向に対称に動作可能なＨＢＴ（以下対称型ＨＢＴ）とするとよい。
【００４７】
図３（Ａ）を参照して、第１領域３１に対称型ＨＢＴ１０１を形成する。対称型ＨＢＴ１０１は、半絶縁性のＧａＡｓ基板１上にｎ＋型ＧａＡｓのサブコレクタ層２が形成され、サブコレクタ層２上にｎ型ＩｎＧａＰのコレクタ層３、ｐ型ＧａＡｓのベース層４ａ、ｎ型ＩｎＧａＰのエミッタ層５ａ、ｎ＋型ＧａＡｓのエミッタコンタクト層６ａがメサ型に積層されて構成されている。コレクタ層３は、サブコレクタ層２の一部領域上に形成され、シリコンドープによって１〜５Ｅ１７ｃｍ−３程度に不純物濃度にドープされたｎ型のＩｎＧａＰ層である。膜厚は１０００〜５０００Åである。これ以外の構成は、図１の第１実施形態と同様である。尚、コレクタ層３およびエミッタ層５ａはＩｎＧａＰ層に代えてＡｌＧａＡｓ層であってもよい。
【００４８】
対称型ＨＢＴ１０１は、エミッタ層５ａとベース層４ａとで、ＩｎＧａＰ／ＧａＡｓへテロ接合を形成しているのに加え、コレクタ層３とベース層４ａとでもＩｎＧａＰ／ＧａＡｓへテロ接合を形成している。
【００４９】
そして、エミッタ層５ａをエミッタとして動作する順方向のトランジスタ動作時（順トランジスタ動作時）と、エミッタ層５ａをコレクタとして動作する逆方向のトランジスタ動作時（逆トランジスタ動作時）とで、トランジスタ特性がほぼ同じ特性となるように構造上の各パラメータを制御する。対称型ＨＢＴの詳細については図３（Ｂ）を参照して後述する。
【００５０】
第２領域３２には、ＦＥＴ１０２を形成する。ＦＥＴ１０２のチャネル層５ｂは、対称型ＨＢＴ１０１のエミッタ層５ａと同じｎ型ＩｎＧａＰ層５よりなる。またチャネル層５ｂの下には、対称型ＨＢＴ１０１のベース層４ａと同じｐ＋型ＧａＡｓ層４よりなるｐ型バッファ層４ｂが配置される。
【００５１】
対称型ＨＢＴ１０１のため、バッファ層４ｂ下層にコレクタ層と同じｎ型ＩｎＧａＰ層３が配置される。しかし、バッファ層４ｂより下層はＦＥＴ１０２の動作に影響を与えない。すなわち、対称型ＨＢＴ１０１と同一基板に集積化する構造であっても、ＦＥＴ１０２は第１実施形態と同様の良好な特性が得られる。他の構成は第１実施形態と同様であり説明は省略する。
【００５２】
図３（Ｂ）は、対称型ＨＢＴ１０１の特性図である。図は、対称型ＨＢＴ１０１の、所定のベース電流ＩＢにおけるコレクタ−エミッタ電圧ＶＣＥとコレクタ電流ＩｃのＶ−Ｉカーブを示す。
【００５３】
ある所定のベース電流ＩＢにおいてコレクタ−エミッタ電圧ＶＣＥおよびコレクタ電流Ｉｃが正（＋）の値を示すトランジスタを順トランジスタといい、負(−)の値を示すトランジスタを逆トランジスタという。
【００５４】
図のごとく、対称型ＨＢＴ１０１は、順トランジスタ動作時のオン抵抗Ｒｏｎ（＝ΔＶＣＥ／ΔＩＣ）と逆トランジスタ動作時のオン抵抗Ｒｏｎ’（＝ΔＶＣＥ’／ΔＩＣ’）がほぼ等しくなるように構成したＨＢＴである。これを実現するために、エミッタ層５ａとコレクタ層３は基本的に同じ構造とする。例えば、エミッタ層５ａにＩｎＧａＰ層を使用する場合はコレクタ層３にもＩｎＧａＰ層を使用する。そして、エミッタ層５ａとコレクタ層３にＩｎＧａＰ層を使用する場合はＧａＡｓ層（サブコレクタ層２およびエミッタコンタクト層６ａ）とそれぞれ格子整合させる。また、エミッタ層５ａとコレクタ層３にＡｌＧａＡｓ層を使用する場合はＡｌのモル比率を同じにする。
【００５５】
そして、エミッタ層５ａの不純物濃度とコレクタ層３の不純物濃度をほぼ同等の値に設定する。これにより、通常のＨＢＴに比べベース−コレクタ耐圧が低下するが、スイッチ回路装置ではベース−コレクタ耐圧は７〜８Ｖあれば十分である。
【００５６】
対称型ＨＢＴ１０１はコレクタ−エミッタ間電圧を０Ｖのバイアスで動作させることにより、基本的にコレクタ−エミッタ間の消費電流を０Ａにすることができる。
【００５７】
スイッチング素子に一般的に使用されているＨＥＭＴはユニポーラデバイスであるのに比べＨＢＴはバイポーラデバイスであるため、圧倒的に電流密度を上げることができ、オン抵抗Ｒｏｎを非常に小さくできる。また対称型ＨＢＴ１０１を使用することによりコレクタ−エミッタ間消費電流を０とすることができる。これはＨＥＭＴにおいてドレイン−ソース間消費電流が０であることと同様であり、省エネルギー動作が可能ということになる。理由はＨＥＭＴでドレイン−ソース間電圧を０Ｖにバイアスするのと同様に対称型ＨＢＴ１０１でコレクタ−エミッタ間電圧を０Ｖにバイアスできるからである。
【００５８】
図４は、本発明の第４実施形態を示す。第４実施形態は、第３実施形態の構造において、ｎ型ＩｎＧａＰ層４上にノンドープ層２１を配置するものである。
【００５９】
対称型ＨＢＴ１０１のエミッタ層５ａおよびＦＥＴ１０２のチャネル層と５ｂなるｎ型ＩｎＧａＰ層５上に、ノンドープＩｎＧａＰ層２１を設ける。ノンドープＩｎＧａＰ層２１は、対称型ＨＢＴ１０１ではエミッタバラスト抵抗層２１ａとなり、ＦＥＴ１０２では安定層２１ｂとなる。エミッタバラスト抵抗層２１ａおよび安定層２１ｂの作用については、第２実施形態と同様である。
【００６０】
また、対称型ＨＢＴ１０１であるので、コレクタ層であるｎ型ＩｎＧａＰ層３の下層にもノンドープＩｎＧａＰ層２２を配置する。ノンドープＩｎＧａＰ層２２は、対称型ＨＢＴ１０１においてコレクタバラスト抵抗層２２ａとなる。尚、ＦＥＴ１０２においては、動作に影響を与えない。
【００６１】
対称型ＨＢＴ１０１を使用することによりコレクタ−エミッタ間消費電流を０とすることができる。また、ＨＢＴはＨＥＭＴに比べ潜在的に非常に高い電流密度を得られ、非常に低いオン抵抗Ｒｏｎを得ることができる。しかしＨＢＴは二次降伏により破壊するという問題をはらんでいる。
【００６２】
そこで、エミッタバラスト抵抗層２１ａ、コレクタバラスト抵抗層２２ａを配置することにより、二次降伏を防止し、スイッチング素子のオン抵抗Ｒｏｎを非常に小さくすることができる。つまりスイッチＭＭＩＣを構成した場合にインサーションロスを非常に小さくできる。
【００６３】
図５から図１１を参照して、本発明の化合物半導体装置の製造方法について第１実施形態の場合を例に説明する。
【００６４】
第１工程（図５）：ＧａＡｓ基板１上に、３〜６Ｅ１８ｃｍ−３の比較的高不純物濃度にシリコン（Ｓｉ）ドープされたｎ＋型ＧａＡｓ層２を形成する。膜厚は数千Åである。その上層に、シリコンドープによって１〜１０Ｅ１６ｃｍ−３程度の不純物濃度にドープされたｎ−型ＧａＡｓ層３を膜厚数千Åに形成する。更に上層に、カーボン（Ｃ）ドープによって１〜５０Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｐ＋型ＧａＡｓ層４を膜厚は数百〜２０００Åに形成し、シリコンドープによって１〜１０Ｅ１７ｃｍ−３程度の不純物濃度にドープされたｎ型ＩｎＧａＰ層５を１０００〜５０００Åの膜厚に形成する。ｎ型ＩｎＧａＰ層５は上層および下層のＧａＡｓ層と格子整合し、ｎ型ＩｎＧａＰ層５と下層のｐ＋型ＧａＡｓ層４がへテロ接合を形成する。ｎ型ＩｎＧａＰ層５の上層にはシリコンドープによって３〜６Ｅ１８ｃｍ−３程度の不純物濃度にドープされたｎ＋型ＧａＡｓ層６を数千Åの膜厚に形成する。これらすべての半導体層は１回のエピタキシャル成長工程で連続して積層する。
【００６５】
レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンを有するマスクを形成する。このマスクによりｎ＋型ＧａＡｓ層６の一部をエッチングしてアライメントマーク（不図示）を形成する。
【００６６】
第２工程（図６）：  第１領域３１にＨＢＴのエミッタ層を形成するための第１のメサエッチングを行う。まず、第１領域３１において所望のパターンでｎ＋型ＧａＡｓ層６をメサエッチングし、引き続きｎ型ＩｎＧａＰ層５をメサエッチングする。このとき、ｎ型ＩｎＧａＰ層５の下方を一部残してエッチングする。その後新たなフォトエッチングプロセスにより残りのｎ型ＩｎＧａＰ層５をメサエッチングし、レジストを除去する。これにより、第１領域３１において、エミッタコンタクト層６ａとエミッタ層５ａがメサ状に形成され、エミッタ層５ａの下方にレッジ（棚）Ｌが形成される。
【００６７】
また、同時に第２領域３２において、ＦＥＴのチャネル層５ｂが形成される。すなわち、第１のメサエッチングにより所望のパターンでコンタクト層６ｂおよびチャネル層５ｂがメサ状に形成される。
【００６８】
このように、本実施形態では半導体層一層分のエピタキシャル成長のシーケンスを途中に追加するのみで、ＦＥＴの特性を向上させるチャネル層５ｂを得ることができる。更にイオン注入、アニールやベースペデスタルの形成など特別な工程を付加することなく、ＨＢＴの信頼性向上とＦＥＴの高性能化を同時に図るエピタキシャル構造を実現できる。
【００６９】
第３工程（図７）：  次に、ベース層を形成するための第２のメサエッチングを行う。第１領域３１において、所望のパターンでｐ＋型ＧａＡｓ層４とｎ−型ＧａＡｓ層３とをメサエッチングし、レジストを除去する。
【００７０】
これにより、ベース層４ａおよびコレクタ層３がメサ状に形成される。最上層にエミッタコンタクト層６ａが露出し、エミッタ層５ａの外側にはベース層４ａが露出する。ベース層４ａの外側にはサブコレクタ層２が露出する。
【００７１】
また、第２領域３２においては、第１のメサエッチングと同じパターンでエッチングされ、ｐ型バッファ層４ｂが形成される。このように、ｐ型バッファ層４ｂは不純物のイオン注入などによらず、ＨＢＴのベース層４ａのメサエッチングを行う工程により同時に形成される。
【００７２】
第４工程（図８）：メサエッチングにより第１領域３１および第２領域３２の半導体層の一部は空間により分離されるが、コレクタ層となるｎ−型ＧａＡｓ層より下層は連続している。次に基板全面に、スルーイオン注入用窒化膜（不図示）をデポジションする。
【００７３】
新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより分離領域２０を形成するためのマスクを形成する。ボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、基板１に達し、分離領域となる絶縁化領域２０が形成される。その後スルーイオン注入用窒化膜（不図示）を除去する。
【００７４】
絶縁化領域２０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。これにより、第１領域３１および第２領域３２が分離される。
【００７５】
第５工程（図９）：  次に、１層目の電極を形成する。まず１層目の電極を形成するためのフォトリソグラフィープロセスを行う。オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着後、リフトオフおよびアロイを行い、ＨＢＴのエミッタ電極９、コレクタ電極７、ＦＥＴのドレイン電極１０およびソース電極１１を形成する。１層目のエミッタ電極９とコレクタ電極７、ドレイン電極１０およびソース電極１１は、例えば櫛状に形成される。
【００７６】
その後、ベース電極を形成するためのフォトリソグラフィープロセスを行う。オーミック金属層（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）を蒸着後、リフトオフおよびアロイを行い、ＨＢＴのベース電極８を形成する。ベース電極８はエミッタ電極９を囲む位置に形成される。これにより、第１領域３１に、ＨＢＴ１０１の基本構造が形成される。
【００７７】
第６工程（図１０）：  全面に再び窒化膜５１をデポジションする。フォトリソグラフィープロセスを行い窒化膜５１をエッチングする。これにより第２領域３２においてＦＥＴのゲートのリセスエッチングのマスクを形成する。
【００７８】
次に、ゲートのリセスエッチングを行う。すなわち、リセスエッチングのマスクから露出したコンタクト層６ｂ（ｎ＋型ＧａＡｓ層）をエッチングにより除去する。このときマスクの開口幅より大きくコンタクト層６ｂをサイドエッチングし、所定の耐圧を確保する。
【００７９】
コンタクト層６ｂはＦＥＴのソース領域となるコンタクト層６ｂｓおよびドレイン領域となるコンタクト層６ｂｄに分離される。さらにマスクの張り出し部をプラズマエッチングにより除去し、ゲート金属層（Ｐｔ／Ｍｏ）を蒸着する。その後リフトオフおよび熱処理を行い、Ｐｔの一部をチャネル層５ｂ表面に埋め込み、ゲート電極１２を形成する。
【００８０】
これにより、第２領域３２にＦＥＴ１０２の基本構造が形成される。
【００８１】
更に、パッシベーション膜となる窒化膜５１を全面にデポジションする。２層目の電極および配線とのコンタクトホールを形成するための、フォトリソグラフィープロセスを行う。窒化膜５１をエッチングしてコンタクトホールＣＨを形成し、レジストを除去する。
【００８２】
第７工程（図１１）：配線金属層により、前記第１層目の電極とコンタクトする第２層目の電極を形成する工程。
【００８３】
新たなフォトリソグラフィープロセスを行い、全面に、２層目の電極および配線となる配線金属層（Ｔｉ／Ｐｔ／Ａｕ）を蒸着する。配線金属層をリフトオフし、２層目の電極および配線を形成する。すなわち、第１領域３１においては１層目のコレクタ電極７、エミッタ電極９とそれぞれコンタクトする２層目のコレクタ電極１３、エミッタ電極１５を形成する。また、第２領域３２においては、１層目のドレイン電極１０、ソース電極１１とそれぞれコンタクトする２層目のドレイン電極１６、ソース電極１７を形成する。２層目の電極は図に示すＨＢＴ１０１およびＦＥＴ１０２の単位素子を他の単位素子と接続する配線となる。さらに、配線は抵抗、容量やボンディングパッドとの接続にも使用する。
【００８４】
また、必要に応じてこの後金メッキによる配線等を行う場合もある。
【００８５】
尚、第４工程の分離領域２０形成工程は、１層目のオーミック金属層の形成前であれば、どの段階で行っても良い。
【図面の簡単な説明】
【００８６】
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための（Ａ）断面図、（Ｂ）特性図である。
【図４】本発明を説明するための断面図である。
【図５】本発明の製造方法を説明するための断面図である。
【図６】本発明の製造方法を説明するための断面図である。
【図７】本発明の製造方法を説明するための断面図である。
【図８】本発明の製造方法を説明するための断面図である。
【図９】本発明の製造方法を説明するための断面図である。
【図１０】本発明の製造方法を説明するための断面図である。
【図１１】本発明の製造方法を説明するための断面図である。
【図１２】従来技術を説明するための断面図である。
【符号の説明】
【００８７】
１      ＧａＡｓ基板
２      サブコレクタ層
３      コレクタ層
４ａ      ベース層
５ａ      エミッタ層
６ａ      エミッタコンタクト層
７、１３      コレクタ電極
８      ベース電極
９、１５      エミッタ電極
４ｂ    ｐ型バッファ層
５ｂ      チャネル層
６ｂｓ、６ｂｄ    コンタクト層
１０、１６    ドレイン電極
１１、１７    ソース電極
１２    ゲート電極
２０    分離領域
２１    ノンドープＩｎＧａＰ層  
２２    ノンドープＩｎＧａＰ層    
３１      第１領域
３２      第２領域
１００    半導体装置
１０１    ＨＢＴ
１０２    ＭＥＳＦＥＴ
【図１】
2006278541.tif 000003
【図２】
2006278541.tif 000004
【図３】
2006278541.tif 000005
【図４】
2006278541.tif 000006
【図５】
2006278541.tif 000007
【図６】
2006278541.tif 000008
【図７】
2006278541.tif 000009
【図８】
2006278541.tif 000010
【図９】
2006278541.tif 000011
【図１０】
2006278541.tif 000012
【図１１】
2006278541.tif 000013
【図１２】
2006278541.tif 000014