(57)【要約】【課題】複数の不純物領域を互いに自己整合させてセルサイズの縮小化及び高性能化を達成する。【解決手段】基板の表面上に開口を有する第１の無機材マスク２１ａ、２１ｂを介して基板へ第１導電型の不純物をイオン注入して、開口により外縁境界Ａ３−Ｂ３が定義された第１の不純物領域３ａ、３ｂを形成し、開口の側壁に均一な幅を有する第２の無機材マスク２２ａ、２２ｂを介して基板へ第２導電型の不純物を選択的にイオン注入して、第２の無機材マスクにより外縁境界Ａ４−Ｂ４が定義された第２の不純物領域中間体２３を形成し、第２の無機材マスクの側壁に均一な幅を有する第３の無機材マクス２４ａ、２４ｂを介して基板に対して選択的に異方性エッチングを行って第２の不純物領域中間体の一部を除去することにより、第３の無機材マスクにより内縁端Ａ５−Ｂ５が定義された第２の不純物領域を形成する。【選択図】図２−１
2006128191.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面に対して垂直な１切断面において、
前記基板の主面に露出し、互いに等しい幅を有する１対の第１の等幅帯を備える第１導電型の第１の不純物領域と、
前記基板の主面に露出し、互いに等しい幅を有し、且つ前記１対の第１の等幅帯に内接する１対の第２の等幅帯を備える第２導電型の第２の不純物領域
とを有することを特徴とする半導体装置。
【請求項２】
前記１対の第２の等幅帯に挟持された前記基板の表面領域に露出面を有する第１導電型の第３の不純物領域を更に有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の不純物領域の外縁境界と前記第２の不純物領域の内縁端とが、位置を一にして配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第３の不純物領域の外縁境界と前記第２の不純物領域の外縁境界とが、位置を一にして配置されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
炭化珪素基板と、
前記炭化珪素基板の表面上に配置された第２導電型のエピタキシャル成長層と、
前記エピタキシャル成長層の表面に露出した前記一対の第１の等幅帯を備える前記第１の不純物領域としてのベース領域と、
前記第２の不純物領域としてのソース／エミッタ領域と、
前記エピタキシャル成長層の内部で前記ベース領域に電気的に接続された前記第３の不純物領域としてのベースコンタクト領域と、
少なくとも前記ベース領域の表面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたゲート電極と、
前記ベースコンタクト領域及び前記ソース／エミッタ領域に対してオーム性を呈するソース／エミッタ接触電極と、
前記炭化珪素基板の表面に対向する裏面上に配置され、前記炭化珪素基板に対してオーム性を呈するドレイン／コレクタ電極
とを備えたことを特徴とする請求項２乃至４何れか１項記載の半導体装置。
【請求項６】
前記炭化珪素基板の導電型は第２の導電型であり、前記ソース／エミッタ領域はソース領域であり、前記ドレイン／コレクタ電極はドレイン電極であり、前記半導体装置は金属−酸化物−半導体構造電界効果型縦型トランジスタであることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記炭化珪素基板の導電型は第１の導電型であり、前記ソース／エミッタ領域はエミッタ領域であり、前記ドレイン／コレクタ電極はコレクタ電極であり、前記半導体装置は絶縁ゲート駆動型縦型バイポーラトランジスタであることを特徴とする請求項５記載の半導体装置。
【請求項８】
基板の表面上に開口を有する第１の無機材マスクを形成する工程と、
前記第１の無機材マスクを介して前記基板へ第１導電型の不純物をイオン注入して、前記開口により外縁境界が定義された第１の不純物領域を形成する工程と、
前記開口の側壁に均一な幅を有する第２の無機材マスクを形成する工程と、
前記第１及び第２の無機材マスクを介して前記基板へ第２導電型の不純物を選択的にイオン注入して、前記第２の無機材マスクにより外縁境界が定義された第２の不純物領域中間体を形成する工程と、
前記第２の無機材マスクの側壁に均一な幅を有する第３の無機材マクスを形成する工程と、
前記第１乃至第３の無機材マスクを介して前記基板に対して選択的に異方性エッチングを行って前記第２の不純物領域中間体の一部を除去することにより、前記第３の無機材マスクにより内縁端が定義された第２の不純物領域を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第２の不純物領域を形成する工程の前に、前記第１乃至第３の無機材マスクを介して前記基板へ第１導電型の不純物を選択的にイオン注入して、前記第３の無機材マスクにより外縁境界が定義された第３の不純物領域を前記第２の不純物領域中間体の下部に形成する工程を更に有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第２の不純物領域を形成する工程の後に、前記第１乃至第３の無機材マスクを介して前記基板へ第１導電型の不純物を選択的にイオン注入して、前記第３の無機材マスクにより外縁境界が定義された第３の不純物領域を形成する工程を更に有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第２の不純物領域中間体を形成する工程の前に、前記第１及び第２の無機材マスクを介して前記基板へ第１導電型の不純物を選択的にイオン注入して、前記第２の無機材マスクにより外縁境界が定義された第３の不純物領域を前記第２の不純物領域中間体が形成される領域の下部に形成する工程を更に有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記第２の不純物領域中間体を形成する工程の後に、前記第１及び第２の無機材マスクを介して前記基板へ第１導電型の不純物を選択的にイオン注入して、前記第２の無機材マスクにより外縁境界が定義された第３の不純物領域を前記第２の不純物領域中間体の下部に形成する工程を更に有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
前記第１の不純物領域はベース領域であり、前記第２の不純物領域はソース／エミッタ領域であり、前記第３の不純物領域はベースコンタクト領域であり、
第１の無機材マスクを形成する工程の前に、炭化珪素基板の表面上に第２導電型のエピタキシャル成長層を成長させることにより前記基板を形成する工程と更に備え、
総ての前記工程の後に、
前記第１乃至第３の無機材マスクを除去する工程と、
前記基板に対して熱処理を施して前記第１乃至第３の不純物領域を活性化させる工程と、
前記基板の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ベースコンタクト領域及び前記ソース／エミッタ領域に対してオーム性を呈するソース／エミッタ接触電極を形成する工程と、
前記基板の表面に対向する裏面上に前記基板に対してオーム性を呈するドレイン／コレクタ電極を形成する工程とを更に備える
ことを特徴とする請求項９乃至１２何れか１項記載の半導体装置の製造方法。
【請求項１４】
前記炭化珪素基板の導電型は第２の導電型であり、前記ソース／エミッタ領域はソース領域であり、前記ドレイン／コレクタ電極はドレイン電極であり、前記半導体装置は金属−酸化物−半導体構造電界効果型縦型トランジスタであることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記炭化珪素基板の導電型は第１の導電型であり、前記ソース／エミッタ領域はエミッタ領域であり、前記ドレイン／コレクタ電極はコレクタ電極であり、前記半導体装置は絶縁ゲート駆動型縦型バイポーラトランジスタであることを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、高密度化に適したパワー半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素半導体（以下「ＳｉＣ」と略記する）は、ｐｎ接合の形成が可能で、珪素（Ｓｉ）や砒化ガリウム（ＧａＡｓ）等の他の半導体に比べて禁制帯幅が広いため、オン抵抗と逆方向耐圧の性能を保ったまま、チップサイズを極端に小さくできるパワーデバイス用の半導体材料として期待されている。
【０００３】
ＳｉＣパワーデバイスのセルサイズの縮小化を進める上で重要なのが自己整合加工技術、特に不純物領域の自己整合形成技術である。従来から、ＳｉＣパワーＭＯＳＦＥＴセルの不純物領域を、Ｓｉ−ＣＭＯＳ論理素子などで用いられているＬＤＤ（Lightly doped drain）構造形成法と同様な方法で形成する技術が知られている（例えば、特許文献１参照）。
【０００４】
特許文献１では、先ず図７（ａ）に示すように、ＳｉＣからなるｎ＋型基板５１の上に成長したｎ＋型エピタキシャル成長層（以後、「エピ層」という）５２の表面にシリコン酸化膜又はポリシリコン膜を成膜し、シリコン酸化膜をｐ型ベース領域５３の形成予定位置に開口を有するマスク７１にパターニングする。開口からｐ型不純物をイオン注入して、ｐ型ベース領域５３を選択的に形成する。次に、基板５１表面にシリコン酸化膜を堆積し、これをエッチバックして、図７（ｂ）に示すようにマスク７１の側壁に隣接した側壁マスク７４が形成される。次に、基板５１表面にフォトレジスト膜を堆積し、予め基板５１の別の場所に形成したアライメントマークをターゲットにしてフォトマスクを合わせ、フォトレジスト膜を露光及び現像して、図７（ｂ）に示すようなレジストマスク７５を形成する。最後に、図７（ｃ）に示すように、レジストマスク７５、マスク７１及び側壁マスク７４を用いてｎ型不純物をイオン注入して、ｎ＋型ソース領域５４を選択的に形成する。
【０００５】
マスク７１の両側に配置された１対の側壁マスク７４の幅が同等になることから、ｎ＋型ソース領域５４とｎ−型エピ層５２間のｐ型ベース領域５３の距離、すなわちチャネル長が同等になる。これにより、ｐ型ベース領域５３の端部に対してｎ＋型ソース領域５４の端部の形成位置が自己整合的に決定される。
【特許文献１】特開２００２−２９９６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記ような自己整合型不純物領域形成方法及びこれによってできた不純物領域構造には以下に述べるような２つの問題がある。
【０００７】
第１の問題点は、ｎ＋型ソース領域５４の自己整合形成技術が完全なものではないことである。ｎ＋型ソース領域５４がｐ型ベース領域５３に対して精密に自己整合されるのは、図８に示すように、ゲート電極５７側端Ａ１だけであって、もう一方端のソース電極５９側端Ａ２はレジストマスク７５の合わせ精度に依存する非自己整合型形成方法になっている。つまり、上記の方法では１対のｎ＋型ソース領域５４のソース長Ａ１−Ａ２が非対称となりやすく、これを見込んだｎ＋型ソース領域５４の冗長設計（サイズ拡大）が必要となり、セルサイズ縮小化の妨げになる。
【０００８】
第２の問題点は、図８のような不純物領域構造ではｐ型ベース領域５３とソース電極５９間の接触抵抗が大きくなり、デバイスのスイッチング速度が著しく低下し、極端な場合にはスイッチング不可能となる障害が起きることである。なぜなら、ｐ型ベース領域５３をｎ＋型ソース領域５４と重畳するように形成しているため、オーム性が取れやすいようにｐ型ベース領域５３表面のｐ型不純物の濃度を上げるようにイオン注入を行うと、ｎ＋型ソース領域５４表面のｐ型不純物濃度までも一緒に上がり、不純物補償効果によって、ｎ＋型ソース領域５４のソース抵抗が上がり、さらには、ｎ＋型ソース領域５４とソース電極５９間の接触抵抗が増大するという他の深刻な障害が生じるので、ｐ型ベース領域５３表面のｐ型不純物の濃度を上げようにも上げられないからである。
【０００９】
第２の問題点を解決するために、例えば、ｐ型ベース領域５３とソース電極５９の接触面に、ｎ＋型ソース領域５４と重畳しないようにｐ型不純物を選択的にイオン注入して、ｐ＋型ベースコンタクト領域を形成する方法が考えられる。しかし、ｐ＋型ベースコンタクト領域をｎ＋型ソース領域５４やｐ型ベース領域５３に対して自己整合させて選択形成する有効な技術が確立されていないために、ｐ＋型ベースコンタクト領域の配置には冗長なパターン設計が必要であり、これがまたセルサイズの縮小化の進展を阻む要因になる。
【００１０】
上記問題は極端な微細化が要求されるＳｉＣなどのワイドバンドギャップ材料を用いたパワー半導体装置において特に深刻な問題ではあるが、Ｓｉ系のパワー半導体装置でも微細化が今後、一層進めば、同様な問題が起きる。
【００１１】
本発明は、上記の関連技術にｐ＋型ベースコンタクト領域を付加するとともに、ｐ型ベース領域５３に対してｎ＋型ソース領域５４及びｐ＋型ベースコンタクト領域の両方を完全に自己整合的に形成する方法を提供するものであり、これによって上記問題点を解決し、セルサイズの縮小化、ひいてはチップザイズの小型化と高性能化を達成することを目的としている。
【課題を解決するための手段】
【００１２】
本発明の第１の特徴は、基板の主面に対して垂直な１切断面において、基板の主面に露出し、互いに等しい幅を有する１対の第１の等幅帯を備える第１導電型の第１の不純物領域と、基板の主面に露出し、互いに等しい幅を有し、且つ１対の第１の等幅帯に内接する１対の第２の等幅帯を備える第２導電型の第２の不純物領域とを有する半導体装置であることを要旨とする。
【００１３】
本発明の第２の特徴は、基板の表面上に開口を有する第１の無機材マスクを形成する工程と、第１の無機材マスクを介して基板へ第１導電型の不純物をイオン注入して、開口により外縁境界が定義された第１の不純物領域を形成する工程と、開口の側壁に均一な幅を有する第２の無機材マスクを形成する工程と、第１及び第２の無機材マスクを介して基板へ第２導電型の不純物を選択的にイオン注入して、第２の無機材マスクにより外縁境界が定義された第２の不純物領域中間体を形成する工程と、第２の無機材マスクの側壁に均一な幅を有する第３の無機材マクスを形成する工程と、第１乃至第３の無機材マスクを介して基板に対して選択的に異方性エッチングを行って第２の不純物領域中間体の一部を除去することにより、第３の無機材マスクにより内縁端が定義された第２の不純物領域を形成する工程とを有する半導体装置の製造方法であることを要旨とする。
【発明の効果】
【００１４】
本発明によれば、ＳｉＣ半導体装置における複数の不純物領域を互いに自己整合させることによりセルサイズの縮小化及び高性能化を同時に達成する半導体装置及びその製造方法を提供することが出来る。
【発明を実施するための最良の形態】
【００１５】
（炭化珪素半導体とデバイスの縮小化）
炭化珪素半導体（以下「ＳｉＣ」と略記する）は、珪素（Ｓｉ）や砒化ガリウム（ＧａＡｓ）等の他の半導体材料に比べて禁制帯幅Ｅｇが広く、また、熱的、化学的、機械的に安定で、耐放射線性にも優れているので、発光素子や高周波デバイスは勿論のこと、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す電力用半導体装置（パワーデバイス）として様々な産業分野での適用が期待されている。
【００１６】
ＳｉＣの禁制帯幅は、３Ｃ−ＳｉＣで２．２３ｅＶ、６Ｈ−ＳｉＣで２．９３ｅＶ、４Ｈ−ＳｉＣで３．２６ｅＶである。よく知られているように、パワーデバイスのオン抵抗と逆方向耐電圧との間には原理的に禁制帯幅で規定されるトレードオフ関係があるから、現行のシリコン基板を用いたパワーデバイス（Ｓｉパワーデバイス）で、シリコン（Ｓｉ）の禁制帯で決まる物性限界を超えて高性能を得ることは困難である。しかし、禁制帯幅の広いＳｉＣでパワーデバイスを構成すれば、従来のトレードオフ関係が大きく緩和され、オン抵抗か逆方向耐電圧を著しく向上させたデバイス、または、両方をかなり程度向上させたデバイスが達成できる。オン抵抗と逆方向耐圧を保ったまま、チップサイズを極端に小さくできると言い換えることもできる。
【００１７】
パワーデバイスのセル（トランジスタ）サイズの縮小は性能の向上と歩留まりの改善、製造原価の低減を同時にもたらすため、ＳｉＣを用いたパワーデバイスでも重要な開発目標である。ことにＳｉＣの場合、現段階において、基板の価格はＳｉより２桁以上も高く、一方、品質面はというとスクリュー転位などの各種欠陥が高密度に含まれていて十分ではないという事情があり、セルサイズをＳｉデバイス以上に微細化して、チップサイズを可能な限り小さくし、コストダウンと歩留まり向上を図ることが実用化の必須の要件だと認識されている。
【００１８】
ＳｉＣは広禁制帯半導体の中で唯一、Ｓｉと同じように、熱酸化で酸化シリコン（ＳｉＯ2）を生成できる半導体である。このため、パワーデバイスの中でも、特に、パワーＭＯＳＦＥＴｓ（金属-酸化物-半導体構造電界効果トランジスタ）やパワーＩＧＢＴｓ（絶縁ゲートバイポーラトランジスタ）を含むＭＯＳ駆動型パワーデバイスの実現が大いに期待されている。
【００１９】
パワーデバイスのセルサイズの縮小化を進める上で重要なのが不純物領域の自己整合加工技術である。「不純物領域の自己整合加工技術」とは、露光装置の合わせ精度に依存せず各不純物領域を正確に形成する技術である。Ｓｉパワーデバイスで開発され、転用可能なものはすでにＳｉＣパワーデバイスに取り入れられている。しかし、ｎ型、ｐ型各種不純物領域の自己整合形成技術については、Ｓｉ技術の適用が非常に難しく、いまだに決定打と呼べるべき技術が確立していないのが現状である。これはＳｉとは異なって１２００℃以下ではＳｉＣの主要な伝導不純物は活性化も拡散もしないというＳｉＣの持つ特質に原因している。
【００２０】
以下に、図面を参照して、ＳｉＣデバイスに適した不純物領域の自己整合加工技術を実現する本発明のいくつかの実施の形態を具体的に説明する。同一または類似の部分には同一または類似の符号を付し、一度行った説明は繰り返さず、簡略化するか、省略することにする。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２１】
なお、以下の説明において、特に断らない場合は、ＳｉＣ基板にエピタキシャル成長層やその他の膜や電極が形成されたものを基板と呼んでいる。
【００２２】
（第１の実施の形態）
図１（ａ）はパワーＭＯＳＦＥＴセルの要部断面図である。図１（ｂ）は説明の便を図るために、図１（ａ）から不純物領域だけを抽出して描いている。図１（ａ）に示すように、本発明の第１の実施の形態に係わる半導体装置は、半導体装置が形成されている基板の主面に対して垂直な１切断面である図１（ａ）において、基板（１、２、３ａ、３ｂ、４ａ、４ｂ、７）の主面に露出した１対の第１の等幅帯を備える第１導電型の第１の不純物領域３ａ、３ｂと、基板（１、２、３ａ、３ｂ、４ａ、４ｂ、７）の主面に露出した１対の第２の等幅帯を備える第２導電型の第２の不純物領域４ａ、４ｂと、第２の不純物領域４ａ、４ｂの１対の第２の等幅帯に挟持された基板（１、２、３ａ、３ｂ、４ａ、４ｂ、７）の表面領域に露出面を有する第１導電型の第３の不純物領域７を有する。第１の不純物領域３ａ、３ｂの１対の第１の等幅帯は互いに等しい幅を有する。第２の不純物領域４ａ、４ｂの１対の第２の等幅帯も、互いに等しい幅を有し、且つ１対の第１の等幅帯に内接している。
【００２３】
このように、第１の実施の形態に係わる半導体装置は、基板表面に、一対の等幅帯を露出させた第１の不純物領域３ａ、３ｂと、一対の等幅帯を基板表面に露出させた第２の不純物領域４ａ、４ｂとを具有し、第２の不純物領域４ａ、４ｂの一対の等幅帯が、第１不純物領域の一対の表面等幅帯に内接している。また、第１の実施の形態に係わる半導体装置は、第２の不純物領域４ａ、４ｂの一対の等幅帯に挟持された表面領域に露出面を有する第３の不純物領域７を更に有している。
【００２４】
図１（ｂ）に示すように、第３の不純物領域７の外縁境界Ａ５−Ｂ５と第２の不純物領域４ａ、４ｂの内縁端Ａ６−Ｂ６とが、位置を一にして配置されている。
【００２５】
ここで、第１導電型及び第２導電型は、互いに異なる半導体の導電型であり、第１の導電型がｐ型の場合、第２の導電型はｎ型であり、第１の導電型がｎ型の場合、第２の導電型はｐ型である。ここでは、第１の導電型がｐ型であり、第２の導電型はｎ型である場合について説明を続ける。
【００２６】
図１（ａ）に示すように、第１の実施の形態に係わる半導体装置は、ｎ型のＳｉＣ基板１と、ＳｉＣ基板１の表面上に配置されたｎ型のエピタキシャル成長層（ｎ−型エピ層）２と、ｎ−型エピ層２の表面に露出した一対の第１の等幅帯を備える第１の不純物領域としてのｐ型ベース領域３ａ、３ｂと、ｐ型ベース領域３ａ、３ｂの上部に配置された第２の不純物領域としてのｎ＋型ソース／エミッタ領域４ａ、４ｂと、ｎ−型エピ層２の内部でｐ型ベース領域３ａ、３ｂに電気的に接続された第３の不純物領域としてのｐ＋型ベースコンタクト領域７と、少なくともｐ型ベース領域３ａ、３ｂの表面上に配置されたゲート絶縁膜１０ａ、１０ｂと、ゲート絶縁膜１０ａ、１０ｂの上に配置された多結晶Ｓｉからなるゲート電極１１ａ、１１ｂと、ｐ＋型ベースコンタクト領域７及びｎ＋型ソース／エミッタ領域４ａ、４ｂに対してオーム性を呈するソース／エミッタ接触電極１４と、ＳｉＣ基板１の表面に対向する裏面上に配置され、ＳｉＣ基板１に対してオーム性を呈するドレイン／コレクタ電極１５と、ゲート電極１１ａ、１１ｂ及びその他のＳｉＣ基板の表面を被覆するように形成した層間絶縁膜１２ａ、１２ｂと、層間絶縁膜１２ａ、１２ｂを覆いソース／エミッタ接触電極１４に接続された内部配線１６とを備える。
【００２７】
ここでは、ソース／エミッタ領域４ａ、４ｂはソース領域であり、ドレイン／コレクタ電極１５はドレイン電極であり、図１（ａ）に示す半導体装置は金属（Ｍ）−酸化物（Ｏ）−半導体（Ｓ）構造電界効果型縦型トランジスタ（ＭＯＳＦＥＴ）である。
【００２８】
ｐ型ベース領域３ａ、３ｂは、ｎ−型エピ層２の所定表面に露出された１対の第１の等幅帯を備える。１対の第１の等幅帯は、それぞれｎ−型エピ層２の所定表面においてチャネルとして機能する。ｎ＋型ソース領域４ａ、４ｂは、１対の第１の等幅帯に内接してｎ−型エピ層２の所定表面に露出された１対の第２の等幅帯を備える。ｐ＋型ベースコンタクト領域７は、ｐ型ベース領域３ａ、３ｂに基板内で電気的に接続し、１対の第２の等幅帯に挟持され、且つ基板の表面に少なくともその一部を露出させている。ゲート絶縁膜１０ａ、１０ｂは、ｐ型ベース領域３ａ、３ｂ、ｎ＋型ソース領域４ａ、４ｂが形成されたｎ−型エピ層２の表面を覆うように設けられている。
【００２９】
ソース窓１３は、ｎ＋型ソース領域４ａ、４ｂと、ｐ＋型ベースコンタクト領域７の一部を露出させるように、層間絶縁膜１２ａ、１２ｂとゲート絶縁膜１０ａ、１０ｂを貫通する開口である。ソース接触電極１４は、ソース窓１３の底部を被覆するように設けられ、かつ、ｎ＋型ソース領域４ａ、４ｂとｐ＋型ベースコンタクト領域７の双方に対してオーム性を呈する。即ち、ソース接触電極１４は、ｎ＋型ソース領域４ａ、４ｂとｐ＋型ベースコンタクト領域７に同時にオーム性接触を実現している。ソース接触電極１４は、ニッケル（Ｎｉ）などの金属前駆体を薄く配設した後、急速加熱処理でＳｉＣと合金化させて形成する。内部配線１６はソース窓１３を介してソース接触電極１４に接続され、パワーＭＯＳＦＥＴセルを同一基板上の他の回路要素や外部回路に接続させている。
【００３０】
ＳｉＣ基板１はｎ＋型単結晶ＳｉＣ基板であり、表面（図１（ａ）中の上面側主面）に厚み１０μｍ、窒素を１×１０１６／ｃｍ３添加したｎ−型エピ層２をホモエピタキシャル成長させている。ＳｉＣ基板１として、４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系の基板を用いることができる。ここで、Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する。ｎ−型エピ層２の表層部における所定領域には、所定深さを有するｐ型不純物をわずかに添加したｐ型ベース領域３ａ、３ｂが形成されている。ゲート電極１１ａ、１１ｂの側面及び上面には、図示していないが多結晶シリコンを熱酸化させて形成した薄いゲート電極側面絶縁膜及びゲート電極上面絶縁膜が配設されている。層間絶縁膜１２ａ、１２ｂは、ゲート電極側面絶縁膜、ゲート電極上面絶縁膜、及び上部にゲート電極１１ａ、１１ｂを置かないゲート絶縁膜１０ａ、１０ｂ部分上に成膜されている。
【００３１】
図１（ｂ）に示すように、ｐ型ベース領域３ａ、３ｂの表層部の所定領域には、ｐ型ベース領域３ａ、３ｂよりも浅いｎ＋型ソース領域４ａ、４ｂが、ｐ型ベース領域３ａ、３ｂの外縁境界Ａ３−Ｂ３に対して精密に一定の距離になるように形成されている。ｐ型ベース領域３ａ、３ｂの中央表層基板には、ｎ+型ソース領域４ａ、４ｂを貫通するよう凹部６があり、凹部６の底部にはｐ＋型ベースコンタクト領域７が配置されている。ここで、凹部６及びｐ＋型ベースコンタクト領域７はｎ＋型ソース領域４ａ、４ｂの外縁境界Ａ４−Ｂ４に対して精密に一定距離になるように形成されている。図１（ｂ）中のＡ５−Ｂ５はｐ＋型ベースコンタクト領域７の外縁境界である。Ａ６−Ｂ６はｎ＋型ソース領域４ａ、４ｂの内縁端であり、凹部６の垂直端で定義されている。線分Ａ３−Ａ４はセル左チャネル長、線分Ｂ３−Ｂ４はセル右チャネル長、線分Ａ４−Ａ５はセル左ソース長、線分Ｂ４−Ｂ５は右ソース長である。なお、図１（ａ）及び図１（ｂ）では、ｐ＋型ベースコンタクト領域７がｐ型ベース領域３ａ、３ｂより深く形成されているが、浅く形成していも構わない。
【００３２】
なお、本発明の第１の実施の形態は、よく知られている標準的なｎチャネルタイプのプレーナ型パワーＭＯＳＦＥＴセルに本発明を適用した例である。方形セル、六方セル、円形セル、櫛歯（リニヤ）型セルなど、どのような形態のセルでも適用できる。
【００３３】
次に、図２−１乃至図２−３の工程断面図を参照して、図１（ａ）及び図１（ｂ）に示したプレーナ型パワーＭＯＳＦＥＴセルの製造方法を説明する。
【００３４】
（Ａ）まず、図２−１（ａ）に示すように、ｎ＋型ＳｉＣ基板１の１主面上にｎ−型エピ層２をホモエピタキシャル成長させる。そして、ｎ−型エピ層２の表面に２０〜３０ｎｍの熱酸化膜（図示せず）を成長させ、この上にイオン注入マスク材としての厚み約１．５μｍの多結晶Ｓｉ膜を減圧化学的気相成長法（ＬＰＣＶＤ）を用いて成膜する。なお、多結晶Ｓｉの他に化学的気相成長法（ＣＶＤ）で形成したＳｉＯ２やリン珪酸ガラス（ＰＳＧ）などを用いることもできる。
【００３５】
なお、上記のｎ−型エピ層２の表面に形成する熱酸化膜（図示せず）は省略することもできるが、イオン注入マスク材として多結晶Ｓｉを使用するときは、以下のような有用な効果と機能を有しているので形成することが推奨される。その効果と機能とは、（１）多結晶Ｓｉとｎ−型エピ層２が予期せぬ反応をするのを予防するための保護膜、（２）第２のイオン注入マスク２２ａ、２２ｂとなる多結晶Ｓｉを異方性エッチングする際の終点検出とエッチングストッパ膜、（３）ｐ型ベース不純物をイオン注入するときの表面保護膜、である。
【００３６】
（Ｂ）フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）などの異方性エッチングの手段を用いてｐ型ベース領域３ａ、３ｂが形成される予定領域の上部にある多結晶Ｓｉ膜を垂直に除去することによって、第１の無機材マスク（以後、「第１のイオン注入マスク」という）２１ａ、２１ｂを形成する。多結晶Ｓｉ膜のＲＩＥにはＳＦ６などのエッチャントガスを用いると熱酸化膜に対して選択比の高いエッチングと終点検出が可能になり、基板表面、特にチャネル領域へのプラズマダメージを回避することができる。
【００３７】
（Ｃ）第１のイオン注入マスク２１ａ、２１ｂを介してｐ型不純物のイオン注入を行い、ｐ型ベース領域３ａ、３ｂを形成する。ｐ型ベース領域３ａ、３ｂのイオン注入条件の一例を挙げると、イオン注入する不純物はＡｌ＋イオンであり、基板温度は７５０℃であり、注入イオンの加速電圧及びドース量は、３６０ｋｅＶ／５×１０−１３  ｃｍ−３である。図２−１（ａ）中のＡ３、Ｂ３は選択イオン注入で定義されたｐ型ベース領域３ａ、３ｂの外縁境界を指す。
【００３８】
（Ｄ）ｐ型ベース領域３ａ、３ｂのイオン注入が終了したところで、ｐ型ベース領域３ａ、３ｂ上部にある熱酸化膜（図示せず）を緩衝フッ酸（ＢＨＦ）溶液で除去し、基板を洗浄し、乾燥させる。そして、ＬＰＣＶＤなどで基板の表面に第２のイオン注入マスク材を等角写像的形状で堆積させる。第２のイオン注入マスク材として、例えば、２０ｎｍ以下の薄いＳｉＯ２膜（図示せず）と厚い多結晶Ｓｉ膜からなる積層膜を用いることができる。単純に単一の厚い多結晶Ｓｉ単層膜あるいはＳｉＯ２単層膜を用いることもできる。積層膜の場合の多結晶Ｓｉの厚みは、ＳｉＯ２膜との合計膜厚がＭＯＳＦＥＴセルのチャネル長に等しくなるように設定される。薄いＳｉＯ２膜は省略することもできるが、上の（Ａ）で説明した薄い熱酸化膜と同じ役割を果たすので、多結晶Ｓｉ膜をイオン注入マスク材として使用するときは、熱酸化膜を形成することが望ましい。単層膜の場合の膜の厚みは、言うまでもないが、ＭＯＳＦＥＴセルのチャネル長に等しくする。
【００３９】
（Ｅ）ＲＩＥなどの異方性のドライエッチング手段で第２のイオン注入マスク材の全面エッチバックを行う。図２−１（ｂ）に示すように、第１のイオン注入マスク２１ａ、２１ｂの側壁に第２の無機材マスク（以後、「第２のイオン注入マスク」という）２２ａ、２２ｂが密接した複合マスクが形成される。第２のイオン注入マスク材として薄いＳｉＯ２／多結晶Ｓｉの積層膜を採用した場合には、ＳＦ６を用いたＲＩＥによるエッチバックを行えば、エッチバックが薄いＳｉＯ２に達したとき、ＳｉＯ２がエッチングストッパーとして機能するとともに酸素原子による終点検出が可能となるので、過剰なオーバーエッチによりＳｉＣ表面に損傷を与えるような危険を冒すことなくエッチバックを終了することができる。
【００４０】
（Ｆ）エッチバックが終了したところで、第１のイオン注入マスク２１ａ、２１ｂと第２のイオン注入マスク２２ａ、２２ｂをマスクとしてｎ型不純物のイオン注入を行うことにより、外縁境界Ａ４−Ｂ４だけが定義されたｎ＋型ソース領域中間体２３が形成される。ｎ＋型ソース領域中間体２３のイオン注入条件の一例を挙げると、イオン注入する不純物はＰ＋イオンであり、基板温度は５００℃であり、注入イオンの加速電圧及びドース量は、以下の組み合わせからなる４段階からなる多段イオン注入である。
【００４１】
４０ｋｅＶ／５．０×１０１４ｃｍ−２
７０ｋｅＶ／６．０×１０１４ｃｍ−２
１００ｋｅＶ／１．０×１０１５ｃｍ−２
１６０ｋｅＶ／２．０×１０１５ｃｍ−２
【００４２】
ここまでの工程の説明から明白なとおり、ｐ型ベース領域３ａ、３ｂの外縁境界Ａ３、Ｂ３とｎ＋型ソース領域中間体２３の外縁境界Ａ４、Ｂ４の距離、すなわち、左チャネル長（距離Ａ４−Ａ３）と右チャネル長（距離Ｂ４−Ｂ３）は同じであり、その値は第２のイオン注入マスク材の厚みに等しい。したがって、ｎ＋型ソース領域中間体２３の外縁境界Ａ４、Ｂ４はｐ型ベース領域３ａ、３ｂの外縁境界Ａ３、Ｂ３に対して、第２のイオン注入マスク２２ａ、２２ｂの厚みに等しくなるように自己整合的に形成されているということができる。
【００４３】
（Ｇ）ｎ＋型ソース領域中間体２３のＰイオンの注入が終了したところで、基板をＢＨＦ溶液に浸漬し、ｎ＋型ソース領域中間体２３上の残っている薄いＳｉＯ２膜を除去し、基板を洗浄し、乾燥させる。そして、ＬＰＣＶＤで基板の表面に第３のイオン注入マスク材を兼ねるエッチングマスク材を等角写像的形状で堆積させる。第３のイオン注入兼エッチングマスク材として、たとえば、２０ｎｍ以下の薄いＳｉＯ２膜（図示せず）と厚い多結晶Ｓｉ膜からなる積層膜を用いることができる。積層膜でなく単一の厚い多結晶Ｓｉ単層膜あるいはＳｉＯ２単層膜を用いることもできる。積層膜の場合、多結晶Ｓｉの厚みは、ＳｉＯ２膜との合計膜厚がＭＯＳＦＥＴセルのソース長に等しくなるように設定される。薄いＳｉＯ２膜は省略することもできるが、上の（Ａ）で説明した薄い熱酸化膜と同じ役割を果たすほか、後述するｎ+型ソース領域４ａ、４ｂの部分除去で、表面（エッチング面）を荒らすことなくエッチングを行う役割も果たすので、薄いＳｉＯ２膜は形成することが望ましい。単層膜の場合の膜の厚みはＭＯＳＦＥＴセルのチャネル長に等しくする。
【００４４】
（Ｈ）ＲＩＥなどの異方性のドライエッチング手段で第３のイオン注入兼エッチングマスク材の全面エッチバックを行う。図２−１（ｃ）に示すように、第２のイオン注入マスクの側壁に第３の無機材マスク（以後、「第３のイオン注入兼エッチングマスク」という）２４ａ、２４ｂが密接した複合マスク（＝第１のイオン注入マスク２１ａ、２１ｂ＋第２のイオン注入マスク２２ａ、２２ｂ＋第３のイオン注入兼エッチングマスク２４ａ、２４ｂ）ができあがる。第３のイオン注入兼エッチングマスク材として薄いＳｉＯ２／多結晶Ｓｉ積層膜を採用した場合には、ＳＦ６を用いたＲＩＥによるエッチバックを行えば、エッチバックが薄いＳｉＯ２膜に達したとき、ＳｉＯ２膜がエッチングストッパーとして機能するとともに酸素原子による終点検出が可能となるので、ＳｉＣ表面の荒れを防止することができる。
【００４５】
（Ｉ）エッチバックが終了したところで、基板をＢＨＦ溶液に浸漬し、ｎ+型ソース領域中間体２３上の残っている薄いＳｉＯ２膜を除去し、基板を洗浄し、乾燥させる。そして、第１のイオン注入マスク２１ａ、２１ｂと第２のイオン注入マスク２２ａ、２２ｂと第３のイオン注入兼エッチングマスク２４ａ、２４ｂをマスクとしてｐ型不純物のイオン注入を行い、図２−１（ｃ）に示すように、ｎ+型ソース領域中間体２３の下にｐ＋型ベースコンタクト領域７を形成する。図２−１（ｃ）中のＡ５、Ｂ５はｐ＋型ベースコンタクト領域７の外縁境界を意味している。ｐ＋型ベースコンタクト領域７のイオン注入条件の一例を挙げると、イオン注入する不純物はＡｌ＋イオンであり、基板温度は７５０℃であり、注入イオンの加速電圧及びドース量は、以下の組み合わせからなる３段階からなる多段イオン注入である。
【００４６】
３６０ｋｅＶ／５．８×１０１５ｃｍ−２
３００ｋｅＶ／５．２×１０１５ｃｍ−２
１９０ｋｅＶ／４．０×１０１５ｃｍ−２
【００４７】
ｎ＋型ソース領域中間体２３の外縁境界Ａ４、Ｂ４とｐ＋型ベースコンタクト領域７の外縁境界Ａ５、Ｂ５の距離、すなわち距離Ａ５−Ａ４と長距離Ｂ５−Ｂ４は同じであり、その値は第３のイオン注入兼エッチングマスク材の厚みに等しい。したがって、ｐ＋型ベースコンタクト領域７はその外縁境界Ａ５、Ｂ５がｎ＋型ソース領域の外縁境界Ａ４、Ｂ４に対して、その長さが第３のイオン注入兼エッチングマスク２４ａ、２４ｂの厚みに等しくなるように自己整合的に形成されているということができる。
【００４８】
（Ｊ）次に、図２−２（ａ）に示すように、第１のイオン注入マスク２１ａ、２１ｂと第２のイオン注入マスク２２ａ、２２ｂと第３のイオン注入兼エッチングマスク２４ａ、２４ｂをマスクとした異方性ドライエッチングを行い、ｎ+型ソース領域中間体２３の所定領域を除去し、基板内部に埋め込まれていたｐ＋型ベースコンタクト領域７を基板表面に露出させる。ドライエッチングはＮＦ3＋ＨＢｒ或いはＣＦ4＋Ｏ２＋ＨｅをエッチャントガスとしたＲＩＥまたは誘導結合プラズマエッチング（ＩＣＰ）で行うと好ましい結果が得られるが、これ以外のエッチャントガスを用いてよい。ｎ+型ソース領域中間体２３のエッチングはｐ＋型ベースコンタクト領域７を露出させるだけでなく、未定義であったｎ+型ソース領域４ａ、４ｂの内縁端Ａ６、Ｂ６を決定して、これを完成させる意味を有している。
【００４９】
ｎ＋型ソース領域４ａ、４ｂの内縁端Ａ６、Ｂ６は第３のイオン注入兼エッチングマスク２４ａ、２４ｂの端部に基づくエッチングで定義されたものであるから、外縁境界Ａ４、Ｂ４に対して等距離である。すなわち、左ソース長（距離Ａ６−Ａ４）と右ソース長（距離Ｂ６−Ｂ４）は等しく、その値は第３のイオン注入兼エッチングマスク材２４ａ、２４ｂを成膜したときの厚みに等しい。ｎ＋型ソース領域４ａ、４ｂの内縁縁端Ａ６、Ｂ６はｎ＋型ソース領域４ａ、４ｂの外縁境界Ａ４、Ｂ４に対して自己整合されて形成されているということができる。さらに、イオン注入で形成されたｐ＋型ベースコンタクト領域７は異方性ドライエッチングで形成されたｎ+型ソース領域４ａ、４ｂと同じ第３のイオン注入兼エッチングマスク２４ａ、２４ｂを用いて形成されているから、ｐ＋型ベースコンタクト領域７の外縁境界Ａ５、Ｂ５とｎ+型ソース領域の内縁端Ａ６、Ｂ６は一致する。すなわち、ｐ＋型ベースコンタクト領域７の外縁境界Ａ５、Ｂ５はｎ+型ソース領域の内縁端Ａ６、Ｂ６に対して、距離がゼロになるように自己整合されて形成されていると言うことができる。
【００５０】
（Ｋ）図２−２（ｂ）に示すように、ｐ＋型ベースコンタクト領域７を露出させた後、基板をフッ酸と硝酸の混合液に浸漬して、使用したすべてのマスク２１ａ、２１ｂ、２２ａ、２２ｂ、２４ａ、２４ｂ及び基板裏面に付着した不要なマスク材を完全に除去する。マスクの除去には、基板を熱燐酸溶液とＢＨＦ溶液に交互に浸漬して多結晶ＳｉとＳｉＯ２を順次除く方法を用いてもよい。そして、マスクを除去した基板を洗浄、乾燥した後、高純度の常圧Ａｒ雰囲気で１７００℃、１分の熱処理を行いｐ型ベース領域３ａ，３ｂとｎ+型ソース領域４ａ、４ｂ、ｐ＋型ベースコンタクト領域７にイオン注入されたすべての伝導不純物を一挙に活性化させる。
【００５１】
（Ｌ）ＲＣＡ洗浄と呼ばれるＮＨ４ＯＨ＋Ｈ２Ｏ２溶液とＨＣｌ＋Ｈ２Ｏ２溶液を用いる伝統的な半導体基板の洗浄法を用いて基板を十分洗浄する。その後、基板をドライ酸素雰囲気で熱酸化して基板表面並びに裏面に熱酸化膜を成長し、緩衝フッ酸溶液を用いて直ちに取り除く。この犠牲酸化膜の厚みは５０ｎｍ未満、好ましくは５〜２０ｎｍが望ましい。犠牲酸化が終了した基板を再び、ＲＣＡ洗浄などで十分洗浄した後、基板表面に熱酸化やＣＶＤなどの手段を用いて厚い絶縁膜を形成し、周知のフォトリソグラフィとウェットエッチングまたはドライエッチングを用いて前記の厚い酸化膜が存在するフィールド領域（図示せず）と厚い酸化膜が除去された素子領域７０を形成する。なお、この段階での素子領域（セル）７０の形状は図２−２（ｂ）を変らないが、素子領域の外の周辺部分にフィールド領域が形成されている点が相違している。
【００５２】
（Ｍ）基板を再び、ＲＣＡ洗浄などで十分洗浄するとともに、この洗浄の最終段階において、素子領域７０の表面に生成した化学的酸化膜（ＳｉＯ２）を除去するために希釈フッ酸溶液に５秒〜１０秒間浸し、超純水で希釈フッ酸溶液を完全にすすぎ落とした後、乾燥し、直ちに熱酸化して、素子領域７０の基板表面に所望の厚み（たとえばここでは４０ｎｍ厚）のゲート絶縁膜１０ａ、１０ｂを成長させる。ゲート酸化の条件としては、これに限定されるわけではないが、たとえば、温度１１００℃でのドライ酸化と９５０℃のウェット酸化を連続して行う方法がよい。ここで重要なポイントは、熱酸化温度は全ての後続工程のどの熱処理温度よりも高く設定するということである。ここでは後に、表側のソース接触電極１４と裏面ドレイン電極１５のオーム性接触を実現するために、温度１０００℃の急速加熱処理を実施するので、それより高い１１００℃という酸化温度が選ばれた。なお、図示していないが、ゲート酸化のときに基板裏面に自動的に生成される比較的厚い一過性の熱酸化膜が形成される。
【００５３】
（Ｎ）基板の表面及び裏面全面にシラン原料を用いた減圧ＣＶＤ法（成長温度６００℃〜７００℃）で厚み３００〜４００ｎｍの多結晶Ｓｉ膜を成膜し、その後、塩素酸リン（ＰＯＣｌ３）と酸素を用いた周知の熱拡散法（処理温度９００℃〜９５０℃）で多結晶Ｓｉ膜にＰ（リン）を添加し、導電性を付与する。そして、基板表面にフォトレジストと塗布して、フォトリソグラフィ、及びＣ２Ｆ６と酸素をエッチャントとした反応性イオンエッチング（ＲＩＥ）を用いて、基板表面側の多結晶シリコン膜の不要な部分を取り除き、図２−２（ｃ）に示すように、ゲート電極１１ａ、１１ｂを形成する。
【００５４】
（Ｏ）エッチング後の基板をＲＣＡ洗浄して、十分清浄化したところで、９００℃のドライ酸素雰囲気で熱酸化させ、ゲート電極１１ａ、１１ｂと裏面の多結晶Ｓｉ膜の表面に多結晶Ｓｉの熱酸化膜（図示省略）を生成する。次に、図２−３（ａ）に示すように、基板の表面全面に層間絶縁膜１２を堆積する。層間絶縁膜１２には、シランと酸素を原料とした常圧ＣＶＤで形成した約１μｍ厚のＳｉＯ２膜（ＮＳＧ）あるいは更にリンを添加したリン珪酸ガラス（ＰＳＧ）、更にこれにホウ素を添加したホウ素リン珪酸ガラス（ＢＰＳＧ）などが適しているが、これに限定されるものではい。この後、基板を通常の拡散炉に入れ、Ｎ２雰囲気で数１０分の穏やかな熱処理を行い、層間絶縁膜１２を高密度化する。この時の熱処理温度は、ゲート絶縁膜１０の形成（熱酸化）温度より低い温度、たとえば、９００℃〜１０００℃の範囲で適宜選ばれる。
【００５５】
（Ｐ）フォトリソグラフィとドライ／ウェットエッチング手段を用いて、基板表面側の層間絶縁膜１２、ゲート絶縁膜１０にソース窓１３を開口する。図示していないが、素子領域周辺に形成されているゲートコンタクト窓もこの時、同時に開口される。エッチャント溶液またはガスが基板の裏に及ぶ場合には裏面の上記一過性の多結晶Ｓｉ酸化膜（図示省略）も同時に除去される。
【００５６】
（Ｑ）エッチングが終了したら、フォトレジスト・エッチングマスクが残ったままの基板表全面にＤＣスパッタリングなどの成膜手段を用いてソース接触電極母材２５を全面蒸着する。ソース接触電極母材２５には、たとえば、５０ｎｍ厚のＮｉ或いはＣｏなどを用いることができる。蒸着が終了したら、基板を専用のフォトレジスト・ストリッパに浸漬させ、基板表面に残されているフォトレジストを完全に除去する。それにより、図２−３（ｂ）のように、フォトレジストの上に被着したソース接触電極母材２５も同時に除かれ、ソース窓１３の底面とゲートコンタクト窓の底面にのみソース接触電極母材２５が堆積した基板構造ができあがる。
【００５７】
（Ｒ）基板を十分濯いで、乾燥させた後、表面全面に厚み１μｍ以上の保護用レジスト材（フォトレジストでよい）を塗布し、ＣＦ４とＯ２を用いたドライ・エッチングを行い、裏面側に残留している多結晶シリコン膜を完全に除去する。このドライエッチング中に起きるプラズマダメージや帯電、汚染から接触電極母材２５とゲート絶縁膜１０ａ、１０ｂの劣化を防止するために、上記レジストによる表面保護工程は必ず必要である。次に、基板を緩衝フッ酸溶液に浸して一過性の熱酸化膜（図示なし）を除去し、基板裏面に清浄な結晶面を露出させる。緩衝フッ酸溶液を超純水で完全に濯ぎ落して、乾燥させたところで、速やかに基板を高真空に維持された蒸着装置の中に据え付け、基板の裏面に所望の接触電極母材を蒸着する。この基板裏面の電極母材としては、たとえば、５０ｎｍ厚のＮｉ膜がある
（Ｓ）表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分に洗浄、濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度Ａｒ雰囲気で１０００℃、２分間の急速加熱処理（コンタクト・アニール）を実施する。この熱処理によって、図２−３（ｃ）に示すように、ソース窓１３底とゲートコンタクト窓の底面ならびに裏面に堆積された各接触電極母材（Ｎｉ膜）はそれぞれ、ｎ＋型ソース領域４ａ、４ｂ、ｐ＋型ベースコンタクト領域７、多結晶Ｓｉゲート電極の接触領域（図示なし）、ｎ＋型ＳｉＣ基板の裏面と合金化して、極めて低抵抗を示すソース接触電極１４、ゲート接触電極（図示なし），ドレイン電極１５となる。
【００５８】
（Ｔ）コンタクト・アニールが済んだ基板を高真空に維持されたマグネトロンスパッタリング装置に据え付け、基板の表面全体に所望の配線材料、たとえばＡｌを１μｍ厚に蒸着する。この後、Ａｌ膜を成膜した基板上面にフォトレジストと塗布し、露光し、現像して、エッチングのレジストマスクを形成する。その後、基板裏面に裏面電極保護用のフォトレジストを塗布して、このレジストを十分乾燥させてから、ＲＩＥでＡｌ膜をパターン化して、図１（ａ）に示したようなソース接触電極１４に接続する内部配線１６とゲート電極接触に接続する内部配線（図示なし）を形成する。最後に、レジストマスクを専用ストリッパ液で完全に除去し、基板を十分濯いでから乾燥させる。こうして、図１（ａ）に示したプレーナ型パワーＭＯＳＦＥＴセルが完成する。
【００５９】
以上の詳細な説明から明らかなように、本発明の第１の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、左右１対のｎ＋型ソース領域４ａ、４ｂが等しいソース長を有し、かつ、ｐ型ベース領域３ａ、３ｂに対して自己整合的に形成される構成をしているため、「フォトリソグラフィの合わせ精度に依存する従来技術では１対のｎ＋型ソース領域のソース長が非対称となりやすく、これを見込んだｎ＋型ソース領域の冗長設計（サイズ拡大）が必要となり、セルサイズ縮小化の妨げになる。」という問題点を解決することができる。
【００６０】
また、本発明の第１の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、ｐ＋型ベースコンタクト領域７をｐ型ベース領域３ａ、３ｂ内に設け、これにコンタクトアニールで形成したソース接触電極１４を直接接触させているため、ソース接触電極１４とｐ＋型ベースコンタクト領域７との間で完全なオーム性接触が得られる。したがって「ｐ型ベース領域とソース電極の接触抵抗が大きくなり、スイッチング速度が著しく低下したり、極端な場合にはゲートに正の電圧を印加してもオン状態にならならないという障害が起きる」という従来技術の問題点を解決することができる。
【００６１】
また、本発明の第１の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、ｐ＋型ベースコンタクト領域７をｎ＋型ソース領域４ａ、４ｂに自己整合させ、密接させる構成をしているため、通常の非自己整合的方法でｐ＋型ベースコンタクト領域７を構成する場合に課せられる冗長設計が不要となり、セルサイズの縮小化を促進することができる。
【００６２】
さらに、本発明の第１の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、上記従来技術にｐ＋型ベースコンタクト領域７を付加するとともに、ｐ型ベース領域３ａ、３ｂに対してｎ＋型ソース領域４ａ、４ｂとｐ＋型ベースコンタクト領域７の両方を完全に自己整合させて形成する方法を提供するものであり、これら技術の相乗的作用によって、従来技術に比べ、セルサイズの著しい縮小化、ひいてはチップザイズの格段の小型化と高性能化を達成することができる。
【００６３】
（第２の実施の形態）
本発明の第２の実施の形態では、図１（ａ）及び図１（ｂ）に示した第１実施の形態と同じ半導体装置（セル）の他の製造方法で形成する技術について説明する。セルの構造の図示及び説明は省略し、以下、製造方法のみ説明する。
【００６４】
（１）先ず、図２−１（ａ）及び図２−１（ｂ）を参照して説明した（Ａ）〜（Ｇ）と同じ工程でｐ型ベース領域３ａ、３ｂを形成し、ｎ＋型ソース領域中間体２３のイオン注入を行う。この段階での断面構造は図２−１（ｂ）と同じである。
【００６５】
（２）ｎ＋型ソース領域中間体２３のＰイオン注入が終了したところで、基板をＢＨＦ溶液に浸漬し、ｎ＋型ソース領域中間体２３上の残っている薄いＳｉＯ２膜を除去し、基板を洗浄し、乾燥させる。つづいてＬＰＣＶＤで基板の表面に第３のイオン注入マスク材を兼ねるエッチングマスク材を等角写像的形状で堆積させる。第３のイオン注入兼エッチングマスク材として、たとえば、２０ｎｍ以下の薄いＳｉＯ２膜（図示せず）と厚い多結晶Ｓｉ膜からなる積層膜を用いることができる。積層膜でなく単一の厚い多結晶Ｓｉ単層膜あるいはＳｉＯ２単層膜を用いることもできる。積層膜の場合、多結晶Ｓｉの厚みは、ＳｉＯ２膜との合計膜厚がＭＯＳＦＥＴセルのソース長に等しくなるように設定される。薄いＳｉＯ２膜は省略することもできるが、第１の実施の形態の（Ａ）で説明した薄い熱酸化膜と同じ役割を果たすほか、後述するｎ＋型ソース領域４ａ、４ｂの部分除去で、表面（エッチング面）を荒らすことなくエッチングを行う役割も果たすので、薄いＳｉＯ２膜を形成することが望ましい。単層膜の場合の膜の厚みはＭＯＳＦＥＴセルのチャネル長に等しくする。
【００６６】
（３）ＲＩＥなどの異方性のドライエッチング手段で第３のイオン注入兼エッチングマスク材の全面エッチバックを行う。図３（ａ）に示すように、第２のイオン注入マスクの側壁に第３のイオン注入マスク２４ａ、２４ｂが密接した複合マスク（＝第１のイオン注入マスク２１ａ、２１ｂ＋第２のイオン注入マスク２２ａ、２２ｂ＋第３のイオン注入兼エッチングマスク２４ａ、２４ｂ）が形成される。第３のイオン注入兼エッチングマスク材として薄いＳｉＯ２／多結晶Ｓｉ積層膜を採用した場合には、ＳＦ６を用いたＲＩＥによるエッチバックを行えば、エッチバックが薄いＳｉＯ２に達したとき、ＳｉＯ２がエッチングストッパーとして機能するとともに酸素原子による終点検出が可能となるので、ＳｉＣ表面の荒れを防止することができる。エッチバックが終了したところで、基板をＢＨＦ溶液に浸漬し、ｎ+型ソース領域上の残っている薄いＳｉＯ２を除去し、基板を洗浄し、乾燥させる。
【００６７】
（４）第１イオン注入マスク２１ａ、２１ｂと第２イオン注入マスク２２ａ、２２ｂと第３イオン注入兼エッチングマスク２４ａ、２４ｂをマスクとした異方性ドライエッチングを行い、ｎ＋型ソース領域中間体２３の所定領域を除去し、基板に凹部６を形成する。そして、図３（ａ）に示すように、ｐ型ベース領域３ａ、３ｂを基板表面（凹部６の底面）に露出させる。ドライエッチングはＮＦ3＋ＨＢｒか、ＣＦ4＋Ｏ２＋ＨｅをエッチャントガスとしたＲＩＥまたはＩＣＰで行うと好ましいが、これ以外のエッチャントガスを用いてよい。このエッチングはｐ型ベース領域３ａ、３ｂを露出させると同時に、未定義であったｎ+型ソース領域４ａ、４ｂの内縁端Ａ６、Ｂ６を決定して、ｎ+型ソース領域４ａ、４ｂを完成させる意味を有している。
【００６８】
ｎ＋型ソース領域４ａ、４ｂの内縁端Ａ６、Ｂ６は第３のイオン注入兼エッチングマスク２４ａ、２４ｂに基づいてエッチングで定義されたものであるから、外縁境界Ａ４、Ｂ４に対して等距離である。すなわち、左ソース長（距離Ａ６−Ａ４）と右ソース長（距離Ｂ６−Ｂ４）は等しく、その値はイオン注入兼エッチングマスク２４ａ、２４ｂを成膜したときの厚みに等しい。ｎ＋型ソース領域４ａ、４ｂの内縁縁端Ａ６、Ｂ６はｎ＋型ソース領域４ａ、４ｂの外縁境界Ａ４、Ｂ４に対して自己整合されて形成されているということができる。
【００６９】
（５）第１のイオン注入マスク２１ａ、２１ｂと第２のイオン注入マスク２２ａ、２２ｂと第３のイオン注入兼エッチングマスク２４ａ、２４ｂをマスクとしたｐ型不純物のイオン注入を行い、図３（ｂ）に示すように、凹部６の底部にｐ＋型ベースコンタクト領域７を形成する。図３（ｂ）中のＡ５、Ｂ５はｐ＋型ベースコンタクト領域７の外縁境界を意味している。ｐ＋型ベースコンタクト領域７のイオン注入条件の一例を挙げると、イオン注入される不純物はＡｌ＋イオンであり、基板温度は７５０℃であり、注入イオンの加速電圧及びドース量は、以下の組み合わせからなる４段階からなる多段イオン注入である。
【００７０】
１００ｋｅV／３．０×１０15ｃｍ−２
７０ｋｅV／２．０×１０15ｃｍ−２
５０ｋｅV／１．０×１０15ｃｍ−２
３０ｋｅV／１．０×１０15ｃｍ−２
【００７１】
ｎ＋型ソース領域４ａ、４ｂの外縁境界Ａ４、Ｂ４とｐ＋型ベースコンタクト領域７の外縁境界Ａ５、Ｂ５の距離、すなわち距離Ａ５−Ａ４と距離Ｂ５−Ｂ４は同じで、その値は第３のイオン注入兼エッチングマスク材の厚みに等しい。したがって、ｐ＋型ベースコンタクト領域７はその外縁境界Ａ５、Ｂ５がｎ＋型ソース領域の外縁境界Ａ４、Ｂ４に対して、その距離が第３のイオン注入兼エッチングマスク２４ａ、２４ｂの厚みに等しくなるように自己整合的に形成されているということができる。
【００７２】
さらに、イオン注入で形成されたｐ＋型ベースコンタクト領域７は異方性ドライエッチングで形成されたｎ+ ソース領域４ａ、４ｂの同じ第３のイオン注入兼エッチングマスク２４ａ、２４ｂを用いて形成されているから、ｐ＋型ベースコンタクト領域７の外縁境界Ａ５、Ｂ５とｎ+型ソース領域の内縁端Ａ６、Ｂ６は一致する。すなわち、ｐ＋型ベースコンタクト領域７の外縁境界Ａ５、Ｂ５はｎ+型ソース領域の内縁端Ａ６、Ｂ６に対して、距離がゼロになるように自己整合されて形成されていると言うことができる。
【００７３】
（６）この後の製造工程は、図２−２（ｂ）乃至図２−３（ｃ）を参照して説明した（Ｋ）〜（Ｔ）と同じであり、図示及び説明を省略する。
【００７４】
本発明の第２の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、左右１対のｎ＋型ソース領域４ａ、４ｂが等しいソース長を有し、かつ、ｐ型ベース領域３ａ、３ｂに対して自己整合的に形成されているため、「フォトリソグラフィの合わせ精度に依存する従来技術では１対のｎ＋型ソース領域のソース長が非対称となりやすく、これを見込んだｎ＋型ソース領域の冗長設計（サイズ拡大）が必要となり、セルサイズ縮小化の妨げになる。」という問題点を解決することができる。
【００７５】
また、本発明の第２実施の形態では、ｐ＋型ベースコンタクト領域７をｐ型ベース領域３ａ、３ｂ内に設け、これにコンタクトアニールで形成したソース接触電極１４を直接接触させているため、ソース接触電極１４とｐ＋型ベースコンタクト領域７との間で完全なオーム性接触が得られる。したがって「ｐ型ベース領域とソース電極の接触抵抗が大きくなり、スイッチング速度が著しく低下したり、極端な場合にはゲートに正の電圧を印加してもオン状態にならならないという障害が起きる」という従来技術の問題点を解決することができる。
【００７６】
また、本発明第２実施の形態では、ｐ＋型ベースコンタクト領域７をｎ＋型ソース領域４ａ、４ｂに自己整合させ、密接させる構成をしているため、通常の非自己整合的方法でｐ＋型ベースコンタクト領域７を構成する場合に課せられる冗長設計が不要となり、セルサイズの縮小化を促進することができる。
【００７７】
さらに、本発明の第２の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、上記従来技術にｐ＋型ベースコンタクト領域７を付加するとともに、ｐ型ベース領域３ａ、３ｂに対してｎ＋型ソース領域４ａ、４ｂとｐ＋型ベースコンタクト領域７の両方を完全に自己整合させて形成するので、セルサイズの著しい縮小化、ひいてはチップザイズの格段の小型化と高性能化を達成することができる。
【００７８】
（第３の実施の形態）
本発明の第３の実施の形態は、従来のプレーナ型パワＭＯＳＦＥＴセルの有する問題点を第１及び第２の実施の形態とは若干異なったセル構造及び異なった製造方法で解決する半導体装置及びその製造方法について説明する。
【００７９】
図４（ａ）はパワーＭＯＳＦＥＴセルの要部断面図である。図４（ｂ）は説明の便を図るために、図４（ａ）から不純物領域だけを抽出して描いている。図４（ａ）に示すように、本発明の第３の実施の形態に係わる半導体装置は、半導体装置が形成されている基板の主面に対して垂直な１切断面である図４（ａ）において、基板（１、２、３ａ、３ｂ、４ａ、４ｂ、１７）の主面に露出した１対の第１の等幅帯を備えるｐ型の第１の不純物領域３ａ、３ｂと、基板（１、２、３ａ、３ｂ、４ａ、４ｂ、１７）の主面に露出した１対の第２の等幅帯を備えるｎ型の第２の不純物領域４ａ、４ｂと、第２の不純物領域４ａ、４ｂの１対の第２の等幅帯に挟持された基板（１、２、３ａ、３ｂ、４ａ、４ｂ、１７）の表面領域に露出面を有するｐ型の第３の不純物領域１７を有する。第１の不純物領域３ａ、３ｂの１対の第１の等幅帯は互いに等しい幅を有する。第２の不純物領域４ａ、４ｂの１対の第２の等幅帯も、互いに等しい幅を有し、且つ１対の第１の等幅帯に内接している。
【００８０】
図４（ｂ）に示すように、第３の不純物領域１７の外縁境界Ａ７−Ｂ７と第２の不純物領域４ａ、４ｂの外縁境界とが、位置を一にして配置されている。
【００８１】
このように、図１（ａ）の半導体装置と比較して、第３の不純物領域１７が、第２の不純物領域４ａ、４ｂの下部にまで伸びている点が異なり、その他の点については同じである。
【００８２】
図４（ａ）に示すように、第３の実施の形態に係わる半導体装置は、ｎ型のＳｉＣ基板１と、ＳｉＣ基板１の表面上に配置されたｎ型のエピタキシャル成長層（ｎ−型エピ層）２と、ｎ−型エピ層２の表面に露出した一対の第１の等幅帯を備える第１の不純物領域としてのｐ型ベース領域３ａ、３ｂと、ｐ型ベース領域３ａ、３ｂの上部に配置された第２の不純物領域としてのｎ＋型ソース／エミッタ領域４ａ、４ｂと、ｎ−型エピ層２の内部でｐ型ベース領域３ａ、３ｂに電気的に接続された第３の不純物領域としてのｐ＋型ベースコンタクト領域１７と、少なくともｐ型ベース領域３ａ、３ｂの表面上に配置されたゲート絶縁膜１０ａ、１０ｂと、ゲート絶縁膜１０ａ、１０ｂの上に配置された多結晶Ｓｉからなるゲート電極１１ａ、１１ｂと、ｐ＋型ベースコンタクト領域１７及びｎ＋型ソース／エミッタ領域４ａ、４ｂに対してオーム性を呈するソース／エミッタ接触電極１４と、ＳｉＣ基板１の表面に対向する裏面上に配置され、ＳｉＣ基板１に対してオーム性を呈するドレイン／コレクタ電極１５と、ゲート電極１１ａ、１１ｂ及びその他のＳｉＣ基板の表面を被覆するように形成した層間絶縁膜１２ａ、１２ｂと、層間絶縁膜１２ａ、１２ｂを覆いソース／エミッタ接触電極１４に接続された内部配線１６とを備える。
【００８３】
ここでは、ソース／エミッタ領域４ａ、４ｂはソース領域であり、ドレイン／コレクタ電極１５はドレイン電極であり、図４（ａ）に示す半導体装置は金属（Ｍ）−酸化物（Ｏ）−半導体（Ｓ）構造電界効果型縦型トランジスタ（ＭＯＳＦＥＴ）である。
【００８４】
図４（ｂ）に示すように、ｐ型ベース領域３ａ，３ｂの表層部の所定領域には、ｐ型ベース領域３ａ、３ｂよりも浅いｎ＋型ソース領域４ａ、４ｂが、さらにその下にはｐ＋型ベースコンタクト領域１７が、ｐ型ベース領域３ａ，３ｂの外縁境界Ａ３、Ｂ３に対して精密に一定の距離になるように形成されている。Ａ７、Ｂ７はｎ＋型ソース領域４ａ、４ｂ及びｐ＋型ベースコンタクト領域１７が共有する左右の外縁境界である。ｐ型ベース領域３ａ、３ｂの中央表層基板には、ｎ＋型ソース領域４ａ、４ｂを貫通するよう凹部６があり、凹部６の側壁がｎ＋型ソース領域４ａ、４ｂの内縁端A６、Ｂ６の位置を決めている。凹部６の底部にはｐ＋ベースコンタクト領域１７が露出している。ここで凹部６（＝ｎ＋型ソース領域４ａ、４ｂの内縁端Ａ６、Ｂ６）はｎ＋型ソース領域４ａ、４ｂの外縁境界Ａ７、Ｂ７に対して精密に一定距離になるように形成されている。距離Ａ３−Ａ７はセル左チャネル長、距離Ｂ３−Ｂ７はセル右チャネル長、距離Ａ７−A６はセル左ソース長、距離Ｂ７−Ｂ６はセル右ソース長である。なお、図４（ｂ）では、ｐ＋型ベースコンタクト領域１７がｐ型ベース領域３ａ，３ｂより深くなるように図示しているが、浅くなるように形成してもよい。
【００８５】
なお、本発明の第３の実施の形態は、よく知られている標準的なｎチャネルタイプのプレーナ型パワーＭＯＳＦＥＴセルに本発明を適用した例である。方形セル、六方セル、円形セル、櫛歯（リニヤ）型セルなど、どのような形態のセルでも適用できる。
【００８６】
次に、図５−１及び図５−２の工程断面図を参照して、図４（ａ）及び図４（ｂ）に示したプレーナ型パワーＭＯＳＦＥＴセルの製造方法を説明する。
【００８７】
（イ）まず、図５−１（ａ）に示すように、ｎ＋型ＳｉＣ基板１の１主面上にｎ−型エピ層２をホモエピタキシャル成長させる。そして、ｎ−型エピ層２の表面に２０〜３０ｎｍの熱酸化膜（図示せず）を成長させ、この上にイオン注入マスク材としての厚み約１．５μｍの多結晶Ｓｉ膜を減圧化学的気相成長法（ＬＰＣＶＤ）を用いて成膜する。
【００８８】
（ロ）フォトリソグラフィとＲＩＥなどの異方性エッチングの手段を用いてｐ型ベース領域３ａ、３ｂが形成される予定領域の上部にある多結晶Ｓｉ膜を垂直に除去することによって、第１のイオン注入マスク２１ａ、２１ｂを形成する。
【００８９】
（ハ）第１のイオン注入マスク２１ａ、２１ｂを介してｐ型不純物のイオン注入を行い、ｐ型ベース領域３ａ、３ｂを形成する。ｐ型ベース領域３ａ、３ｂのイオン注入条件の一例を挙げると、イオン注入する不純物はＡｌ＋イオンであり、基板温度は７５０℃であり、注入イオンの加速電圧及びドース量は、３６０ｋｅＶ／５×１０−１３  ｃｍ−３である。図５−１（ａ）中のＡ３、Ｂ３は選択イオン注入で定義されたｐ型ベース領域３ａ、３ｂの外縁境界を指す。
【００９０】
（ニ）ｐ型ベース領域３ａ、３ｂのイオン注入が終了したところで、ｐ型ベース領域３ａ、３ｂ上部にある熱酸化膜（図示せず）を緩衝フッ酸（ＢＨＦ）溶液で除去し、基板を洗浄し、乾燥させる。そして、ＬＰＣＶＤなどで基板の表面に第２のイオン注入マスク材を等角写像的形状で堆積させる。第２のイオン注入マスク材の厚みは、ＭＯＳＦＥＴセルのチャネル長に等しくなるように設定される。
【００９１】
（ホ）ＲＩＥなどの異方性のドライエッチング手段で第２のイオン注入マスク材の全面エッチバックを行う。図５−１（ｂ）に示すように、第１のイオン注入マスク２１ａ、２１ｂの側壁に第２のイオン注入マスク２２ａ、２２ｂが密接した複合マスクが形成される。
【００９２】
（ヘ）エッチバックが終了したところで、第１のイオン注入マスク２１ａ、２１ｂと第２のイオン注入マスク２２ａ、２２ｂをマスクとして比較的高エネルギーでｐ型不純物のイオン注入を行うことにより、図５−１（ｂ）に示すように、外縁境界Ａ７−Ｂ７が定義されたｐ＋型ベースコンタクト領域１７を基板表面を含まない基板の内部に形成する。ｐ＋型ベースコンタクト領域１７のイオン注入条件の一例を挙げると、イオン注入する不純物はＡｌ＋イオンであり、基板温度は７５０℃であり、注入イオンの加速電圧及びドース量は、以下の組み合わせからなる３段階からなる多段イオン注入である。
【００９３】
３６０ｋｅＶ／５．８×１０１５ｃｍ−２
３００ｋｅＶ／５．２×１０１５ｃｍ−２
１９０ｋｅＶ／４．０×１０１５ｃｍ−２
【００９４】
（ト）ｐ型不純物のイオン注入が終ったら、同じ複合マスクを使用して、ｎ型不純物のイオン注入を行うことにより、図５−１（ｂ）に示すように、ｐ＋型ベースコンタクト領域１７の上に外縁境界Ａ７−Ｂ７が定義されたｎ＋型ソース領域中間体２３を形成する。ｎ＋型ソース領域中間体２３のイオン注入条件の一例を挙げると、イオン注入する不純物はＰ＋イオンであり、基板温度は５００℃であり、注入イオンの加速電圧及びドース量は、以下の組み合わせからなる４段階からなる多段イオン注入である。
【００９５】
１６０ｋｅＶ／２．０×１０１５ｃｍ−２
１００ｋｅＶ／１．０×１０１５ｃｍ−２
７０ｋｅＶ／６．０×１０１４ｃｍ−２
４０ｋｅＶ／５．０×１０１４ｃｍ−２
【００９６】
ここまでの工程の説明から明白なとおり、ｐ型ベース領域３ａ、３ｂの外縁境界Ａ３、Ｂ３とｎ＋型ソース領域中間体２３の外縁境界Ａ７、Ｂ７の距離、すなわち、左チャネル長（距離Ａ７−Ａ３）と右チャネル長（距離Ｂ７−Ｂ３）は同じであり、その値は第２のイオン注入マスク材の厚みに等しい。したがって、ｎ＋型ソース領域中間体２３の外縁境界Ａ７、Ｂ７はｐ型ベース領域３ａ、３ｂの外縁境界Ａ３、Ｂ３に対して、第２のイオン注入マスク２２ａ、２２ｂの厚みに等しくなるように自己整合的に形成されているということができる。また、Ａ７、Ｂ７はｎ＋型ソース領域４ａ、４ｂの外縁境界であると同時に、ｐ＋型ベースコンタクト領域１７の外縁境界でもある。
【００９７】
なお、ここではｐ＋型ベースコンタクト領域１７を形成してからｎ＋型ソース領域中間体２３を形成するプロセスを説明したが、順序を替え、先にｎ＋型ソース領域中間体２３を形成してから、後でｐ＋型ベースコンタクト領域１７を形成する工程にしてもよい。
【００９８】
（チ）ｐ＋型ベースコンタクト領域１７及びｎ＋型ソース領域中間体２３のイオン注入が終了した後に、基板をＢＨＦ溶液に浸漬し、ｎ＋型ソース領域中間体２３上の残っている薄いＳｉＯ２膜を除去し、基板を洗浄し、乾燥させる。つづいてＬＰＣＶＤで基板の表面に第３のエッチングマスク材を等角写像的形状で堆積させる。第３のエッチングマスク材として、たとえば、２０ｎｍ以下の薄いＳｉＯ２膜（図示せず）と厚い多結晶Ｓｉ膜からなる積層膜を用いることができる。積層膜でなく単一の厚い多結晶Ｓｉ単層膜あるいはＳｉＯ２単層膜を用いることもできる。積層膜の場合、多結晶Ｓｉの厚みは、ＳｉＯ２膜との合計膜厚がＭＯＳＦＥＴセルのソース長に等しくなるように設定される。薄いＳｉＯ２膜は省略することもできるが、第１の実施の形態の（Ａ）で説明したとおり有用な作用を発揮するので、薄いＳｉＯ２膜は形成することが望ましい。
【００９９】
（リ）ＲＩＥなどの異方性のドライエッチング手段で第３のエッチングマスク材の全面エッチバックを行う。図５−２（ａ）に示すように、第２のイオン注入マスクの側壁に第３の無機材マスク（以後、「第３のエッチングマスク」という）２６ａ、２６ｂが密接した複合マスク（＝第１のイオン注入マスク２１ａ、２１ｂ＋第２のイオン注入マスク２２ａ、２２ｂ＋第３のエッチングマスク２６ａ、２６ｂ）が形成される。第３のエッチングマスク材が薄いＳｉＯ２／多結晶Ｓｉ積層膜のときは、ＳＦ６を用いたＲＩＥによるエッチバックを行えば、エッチバックが薄いＳｉＯ２に達したとき、ＳｉＯ２がエッチングストッパーとして機能するとともに酸素原子による終点検出が可能となるので、ＳｉＣ表面の荒れを防止することができる。
【０１００】
（ヌ）基板をＢＨＦ溶液に浸漬し、ｎ＋型ソース領域中間体２３上に残っている薄いＳｉＯ２を除去し、基板を洗浄し、乾燥させる。第１のイオン注入マスク２１ａ、２１ｂ、第２のイオン注入マスク２２ａ、２２ｂ及び第３のエッチングマスク２６ａ、２６ｂをマスクとした異方性ドライエッチングを行い、図５−２（ａ）に示すように、ｎ＋型ソース領域中間体２３の所定領域を除去し、凹部６を形成し、下に埋め込まれていたｐ＋型ベースコンタクト領域１７の一部を基板表面に露出させる。ドライエッチングはＮＦ3＋ＨＢｒか、ＣＦ4＋Ｏ２＋ＨｅをエッチャントガスとしたＲＩＥまたはＩＣＰで行うことが好ましいが、これ以外のエッチャントガスあるいはエッチング法を用いてよい。このエッチングはｐ＋型ベースコンタクト領域１７を露出させ、未定義であったｎ＋型ソース領域４ａ、４ｂの内縁端Ａ６、Ｂ６を決定して、これを完成させる意味を有している。
【０１０１】
ｎ＋型ソース領域４ａ、４ｂの内縁端Ａ６、Ｂ６は第３のエッチングマスク２６ａ、２６ｂの厚みに基づいて定義されたものであるから、外縁境界Ａ７、Ｂ７に対して等距離である。すなわち、左ソース長（距離Ａ６−Ａ７）と右ソース長（距離Ｂ６−Ｂ７）は等しく、その値は第３のエッチングマスク２６ａ、２６ｂの厚みに等しい。ｎ＋型ソース領域４ａ、４ｂの内縁縁端Ａ６、Ｂ６はｎ＋型ソース領域４ａ、４ｂの外縁境界Ａ７、Ｂ７に対して自己整合されて形成されているということができる。
【０１０２】
（ル）ｐ＋型ベースコンタクト領域１７を露出させた後、基板をフッ酸と硝酸の混合液に浸漬して、使用したすべてのマスク２１ａ、２１ｂ、２２ａ、２２ｂ、２６ａ、２６ｂおよび基板裏面に付着した不要なマスク材を完全に除去する。マスクの除去には、基板を熱燐酸溶液とＢＨＦ溶液に交互に浸漬して多結晶ＳｉとＳｉＯ２を順次除く方法を用いてもよい。そして、マスクを除去した基板を洗浄、乾燥した後、高純度の常圧Ａｒ雰囲気で１７００℃、１分の熱処理を行い、ｐ型ベース領域３ａ，３ｂ、ｎ+型ソース領域４ａ、４ｂ及びｐ＋型ベースコンタクト領域１７にイオン注入されたすべての伝導不純物を一挙に活性化させる。図５−２（ｂ）はこの段階の基板の断面構造を示している。
【０１０３】
（ヲ）この後につづく完成までの一連の製造工程は図２−２（ｃ）乃至図２−３（ｃ）を参照して説明した第１の実施の形態の（Ｋ）〜（Ｔ）と同じであり、図示及び説明を省略する。
【０１０４】
本発明の第３の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、左右１対のｎ＋型ソース領域４ａ、４ｂが等しいソース長を有し、かつ、ｐ型ベース領域３ａ、３ｂに対して自己整合的に形成されているため、「フォトリソグラフィの合わせ精度に依存する従来技術では１対のｎ＋型ソース領域のソース長が非対称となりやすく、これを見込んだｎ＋型ソース領域の冗長設計（サイズ拡大）が必要となり、セルサイズ縮小化の妨げになる。」という問題点を解決することができる。
【０１０５】
また、本発明の第３実施の形態では、ｐ＋型ベースコンタクト領域１７をｐ型ベース領域３ａ、３ｂ内に設け、これにコンタクトアニールで形成したソース接触電極１４を直接接触させているため、ソース接触電極１４とｐ＋型ベースコンタクト領域７との間で完全なオーム性接触が得られる。したがって「ｐ型ベース領域とソース電極の接触抵抗が大きくなり、スイッチング速度が著しく低下したり、極端な場合にはゲートに正の電圧を印加してもオン状態にならならないという障害が起きる」という従来技術の問題点を解決することができる。
【０１０６】
また、本発明第３実施の形態では、ｐ＋型ベースコンタクト領域１７をｎ＋型ソース領域４ａ、４ｂの下部に自己整合させ、密接させる構成をしているため、通常の非自己整合的方法でｐ＋型ベースコンタクト領域１７を構成する場合に課せられる冗長設計が不要となり、セルサイズの縮小化を促進することができる。
【０１０７】
さらに、本発明の第３の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、上記従来技術にｐ＋型ベースコンタクト領域１７を付加するとともに、ｐ型ベース領域３ａ、３ｂに対してｎ＋型ソース領域４ａ、４ｂとｐ＋型ベースコンタクト領域１７の両方を完全に自己整合させて形成するので、セルサイズの著しい縮小化、ひいてはチップザイズの格段の小型化と高性能化を達成することができる。
【０１０８】
更に、本発明の第３の実施の形態は、上記の第１及び第２の実施の形態と共通する効果の他に、最大ブロッキング電圧を向上できるという固有の効果を有する。特開２００２−２９９６２０号や図１などの標準的プレーナ型ＭＯＳＦＥＴセルで高電圧を遮断するとき、最大ブロッキング電圧を決める要素のひとつがｎ＋型ソース領域４ａ、４ｂの外縁境界Ａ７、Ｂ７近傍下部のベース領域で起こるパンチスルー降伏である。パンチスルー耐性を高める対策はｎ＋型ソース領域４ａ、４ｂの外縁境界Ａ７、Ｂ７近傍下部のベース領域のｐ型不純物濃度を濃くすることである。本発明の第３の実施の形態では、ｎ＋型ソース領域４ａ、４ｂの下部一面にｐ＋型ベースコンタクト領域１７を配設しているのでパンチスルー降伏に対して高い耐性を示す。
【０１０９】
また、ｐ＋型ベースコンタクト領域１７は自己整合的技法によってｎ＋型ソース領域４ａ、４ｂと一致するように形成されるので、小さなセルサイズであっても高いパンチスルー耐性を実現することができる。
【０１１０】
（第４の実施の形態）
本発明の第４の実施の形態は、チャネルタイプのプレーナ型パワーＩＧＢＴ（Insulated Gate Bipolar Transistor）に本発明を適用した例である。
【０１１１】
図６（ａ）はプレーナ型パワーＩＧＢＴセルの要部断面図である。図６（ｂ）は説明の便を図るために、図６（ａ）から不純物領域だけを抽出して描いている。このセルは周知の方形セルでも、六方セルでも、円形セルでも、あるいは、櫛歯型セルであってもよい。パワーＩＧＢＴはこのようなセルを縦横に多数連結させて、回路的には並列接続させて構成される。
【０１１２】
図６（ａ）に示すように、本発明の第４の実施の形態に係わる半導体装置は、半導体装置が形成されている基板の主面に対して垂直な１切断面である図６（ａ）において、基板（４１、２、３ａ、３ｂ、４ａ、４ｂ、７）の主面に露出した１対の第１の等幅帯を備えるｐ型の第１の不純物領域３ａ、３ｂと、基板（４１、２、３ａ、３ｂ、４ａ、４ｂ、７）の主面に露出した１対の第２の等幅帯を備えるｎ型の第２の不純物領域４ａ、４ｂと、第２の不純物領域４ａ、４ｂの１対の第２の等幅帯に挟持された基板（１、２、３ａ、３ｂ、４ａ、４ｂ、７）の表面領域に露出面を有するｐ型の第３の不純物領域７を有する。第１の不純物領域３ａ、３ｂの１対の第１の等幅帯は互いに等しい幅を有する。第２の不純物領域４ａ、４ｂの１対の第２の等幅帯も、互いに等しい幅を有し、且つ１対の第１の等幅帯に内接している。
【０１１３】
図６（ｂ）に示すように、第３の不純物領域７の外縁境界Ａ５−Ｂ５と第２の不純物領域４ａ、４ｂの内縁端Ａ６−Ｂ６とが、位置を一にして配置されている。
【０１１４】
図６（ａ）及び図６（ｂ）のセル構造は前述した図１（ａ）及び図１（ｂ）のプレーナ型パワーＭＯＳＦＥＴセルのセル構造と酷似しているが、これは偶然ではない。ＩＧＢＴは、ＭＯＳＦＥＴとバイポーラトランジスタとの複合テバイスで、歴史的にｎチャネルＭＯＳＦＥＴのドレイン側ｎ＋基板１をｐ＋基板４１に換えることで伝導度変調効果を誘起して、ｎ−エピ層２の抵抗成分を激減させることを狙って、発明されたデバイスであるからである。
【０１１５】
冗長を避けるために、以下の説明において、プレーナ型パワーＭＯＳＦＥＴと共有する構成部分の説明は簡略化するか、省略することにする。
【０１１６】
図６（ａ）及び図６（ｂ）において、ｐ＋型単結晶ＳｉＣ基板４１として、４Ｈ、６Ｈ、３Ｃ、１５Ｒなど全ての晶系（Ｈは六方晶、Ｃは立方晶、Ｒは菱面体晶を意味する）の基板を用いることができる。ｐ＋型単結晶ＳｉＣ基板４１の表面（図中上面側主面）には、厚みが１０μｍであって、１×１０１６／ｃｍ３の窒素が添加されたｎ−型エピ層２がホモエピタキシャル成長されている。ｎ−型エピ層２の表層部における所定領域には、所定深さを有するｐ型不純物をわずかに添加したｐ型ベース領域３ａ，３ｂが形成されている。
【０１１７】
ＩＧＢＴは基本的にバーポーラデバイスであるから、ＭＯＳＦＥＴセルと同じ構造でもソースを「エミッタ」、ドレインを「コレクタ」と呼称する慣習がある。この慣習上の呼称の違いを了解すれば、その他の構成は図１（ａ）及び図１（ｂ）のパワーＭＯＳＦＥＴセルと全く同じであるから、構成を簡単に説明することにする。同じことを明示するために、図６（ａ）及び図６（ｂ）ではパワーＭＯＳＦＥＴセルと同じ構成部位に同じ番号を付している。即ち、炭化珪素基板の導電型は第１の導電型（ｐ型）であり、図６（ａ）の「エミッタ領域」は図１（ａ）のソース領域に相当し、図６（ａ）の「エミッタ接触電極」は図１（ａ）のソース接触電極に相当し、図６（ａ）の「コレクタ電極」は図１（ａ）のドレイン電極に相当する。
【０１１８】
ｐ型ベース領域３ａ、３ｂの表層部所定領域には、ｐ型ベース領域３ａ、３ｂよりも浅いｎ＋型エミッタ領域３４ａ、３４ｂが、ｐ型ベース領域３ａ、３ｂの外縁境界Ａ３、Ｂ３に対して精密に一定の距離になるように、形成されている。ｐ型ベース領域３ａ、３ｂの中央表層基板には、ｎ＋型エミッタ領域３４ａ、３４ｂを貫通するような凹部６が形成され、凹部６の底部にはｐ＋型ベースコンタクト領域７がある。ここで、凹部６及びｐ＋型ベースコンタクト領域７はｎ＋型エミッタ領域３４ａ、３４ｂの外縁境界Ａ４、Ｂ４に対して精密に一定距離になるように形成されている。図６（ｂ）中のA５、Ｂ５はｐ＋型ベースコンタクト領域７の外縁境界である。A６、Ｂ６はｎ＋型エミッタ領域３４ａ、３４ｂの内縁端であり、凹部６の垂直端で定義されている。距離Ａ３−Ａ４はＩＧＢＴセル左チャネル長、距離Ｂ３−Ｂ４は右チャネル長、距離Ａ４−A５はＩＧＢＴセル左エミッタ長、距離Ｂ４−Ｂ５は右エミッタ長である。なお、図６（ｂ）では、ｐ＋型ベースコンタクト領域７がｐ型ベース領域３ａ，３ｂより深くなるように図示しているが、浅くなるように形成していもよい。
【０１１９】
ゲート絶縁膜１０ａ、１０ｂの上に多結晶Ｓｉゲート電極１１ａ、１１ｂが配置され、更にその上に層間絶縁膜１２ａ、１２ｂが配置されている。層間絶縁膜（１２ａ、１２ｂ）にはエミッタ窓４６が形成されている。エミッタ窓４６の底部にはＮｉなどの薄い金属先駆体を配設した後に急速加熱処理でＳｉＣと合金化させて形成したエミッタ接触電極４４がある。エミッタ接触電極４４はｎ＋型エミッタ領域３４ａ，３４ｂにもｐ＋型ベースコンタクト領域７にも同時にオーム性接触を実現している。内部配線１６は、エミッタ窓４６を介してエミッタ接触電極１４を同一基板上の他の回路要素や外部回路に接続させるためのＡｌ配線である。
【０１２０】
ｐ＋型単結晶ＳｉＣ基板４１の裏面に配置されたコレクタ電極４５は例外で、ＭＯＳＦＥＴセルのドレイン電極１５（図１）とは材料が異なっている。ｎチャネルＩＧＢＴの基板はｐ＋型ＳｉＣであるから、ｐ＋型領域に低抵抗のオーム性接触を実現するためには、ｎ＋型ＳｉＣとは異なった電極材料が必要である。この目的に適合したコレクタ電極４５として、たとえば８０ｎｍ厚のＴｉと４００ｎｍ厚のＡｌを順に積層したＴｉ／Ａｌ積層膜を急速過熱処理でｐ＋型ＳｉＣと反応させて形成した合金電極を用いることができる。
【０１２１】
上で説明したように、プレーナ型パワーＩＧＢＴセルの構造は、ｐ＋型ＳｉＣ基板４１を用いていることと、ｐ＋型ＳｉＣ基板４１に適したオーム性接触電極材料をコレクタ電極４５に用いていること以外は、プレーナ型パワーＭＯＳＦＥＴセルの構造と同じである。したがって、ＳｉＣ基板にｐ＋型を用い、コレクタ電極材料にＴｉ／Ａｌ積層膜を用いるようにすれば、第１又は第２の実施の形態で説明した製造方法と同じ方法で、本発明の第４の実施の形態に係わるプレーナ型パワーＩＧＢＴセルを製造することができることが明らかである。よって、図６（ａ）及び図６（ｂ）に示すプレーナ型パワーＩＧＢＴセルの製造方法の図示及び説明は省略する。
【０１２２】
本発明の第４の実施の形態に係わる炭化珪素半導体装置及びその製造方法においても、左右１対のｎ＋型エミッタ領域３４ａ、３４ｂは等しいエミッタ長を有し、かつ、ｐ型ベース領域３ａ、３ｂに対して自己整合的に形成されているため、フォトリソグラフィの合わせ精度を見込んだｎ＋型エミッタ領域３４ａ、３４ｂの冗長設計が不要となり、セルサイズの縮小化を促進することができる。
【０１２３】
また、本発明第４の実施の形態においては、高不純物濃度のｐ＋型ベースコンタクト領域７をｐ型ベース領域３ａ、３ｂに設け、これにコンタクトアニールで形成したエミッタ接触電極４４を直接接触させているため、エミッタ接触電極４４とｐ＋型ベースコンタクト領域７との間で完全なオーム性接触が得られる。この結果、「ｐ型ベース領域とソース電極の接触抵抗が大きくなり、スイッチング速度が著しく低下したり、極端な場合にはゲートに正の電圧を印加してもオン状態にならならないという障害が起きる。」という従来技術の懸案を一掃し、安定したスイッチング動作を実現できる。
【０１２４】
また、本発明の第４の実施の形態によれば、ｐ＋型ベースコンタクト領域７をｎ＋型エミッタ領域３４ａ、３４ｂの下部に自己整合させて配設するため、通常のフォトリソグラフィでｐ＋型ベースコンタクト領域７を構成する場合に課せられる冗長設計が不要となり、セルサイズの縮小化を促進できる。
【０１２５】
さらに、本発明の第４の実施の形態に基づく炭化珪素半導体装置及びその製造方法は、上記従来技術に対してｐ＋型ベースコンタクト領域７を付加するとともに、ｐ型ベース領域３ａ、３ｂに対してｎ＋型エミッタ領域３４ａ、３４ｂとｐ＋型ベースコンタクト領域７を完全に自己整合させて形成するので、従来技術に比べ、セルサイズの著しい縮小化が図られ、これによってチップザイズの格段の小型化と高性能化を達成できる。
【０１２６】
（その他の実施の形態）
上記のように、本発明は、第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１２７】
第４の実施の形態は、第１又は第２実施形態のプレーナ型パワーＭＯＳＦＥＴセルをＩＧＢＴセル化したものであるが、同様の変更手続き（エミッタ、コレクタ等の呼称変更やｐ＋型基板とＴｉ／Ａｌコレクタ電極の使用）をすることによって、図４（ａ）及び図４（ｂ）に示した第３の実施の形態のプレーナ型パワーＭＯＳＦＥＴセルをＩＧＢＴセル化することが可能であり、その構造から用意に類推されるように、この場合も第４の実施の形態とまったく同じ効果が得られる。
【０１２８】
第１乃至第４の実施の形態は本発明をｎチャネルプレーナ型パワーＭＯＳＦＥＴセル或いはｎチャネルプレーナ型パワーＩＧＢＴセルに適用したものであるが、本発明はｎチャネル型に限定されるものではなく、ｐチャネル型にも何の障害も無く、同様に適用され、同様の効果が得られる。第１乃至第４の説明（図面を含む）に対して、次の文字の置き換えを行うと、第１導電型をｎ型とし、第２導電型をｐ型とした場合の第１乃至第４の実施の形態に係わる半導体装置を説明することができる。
【０１２９】
ｎ→ｐ
ｐ→ｎ
Ｐ（リン）イオン→Ａｌ（アルミ）イオン
Ａｌ（アルミ）イオン→Ｐ（リン）イオン
ＮｉまたはＣｏ→Ｔｉ／Ａｌ
Ｔｉ／Ａｌ→ＮｉまたはＣｏ
【０１３０】
更に、本発明は、パワーＭＯＳＦＥＴやＩＧＢＴに限らず、炭化珪素等のワイドバンドギャップ半導体やＳｉを含むすべての半導体材料を用いた半導体装置に対して適用することができる。
【０１３１】
このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係る発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【０１３２】
【図１】図１（ａ）は本発明の第１の実施の形態に係わる半導体装置としての金属−酸化物−半導体構造電界効果型縦型トランジスタを示す断面図であり、図１（ｂ）は図１（ａ）の基板部分のみを示す断面図である。
【図２−１】図２−１（ａ）乃至図２−１（ｃ）は、図１（ａ）及び図１（ｂ）に示した半導体装置の製造方法を示す工程断面図である（その１）。
【図２−２】図２−２（ａ）乃至図２−２（ｃ）は、図１（ａ）及び図１（ｂ）に示した半導体装置の製造方法を示す工程断面図である（その２）。
【図２−３】図２−３（ａ）乃至図２−３（ｃ）は、図１（ａ）及び図１（ｂ）に示した半導体装置の製造方法を示す工程断面図である（その３）。
【図３】図３（ａ）及び図３（ｂ）は、第２の実施の形態に係わる半導体装置の製造方法を示す工程断面図である。
【図４】図４（ａ）は本発明の第３の実施の形態に係わる半導体装置としての金属−酸化物−半導体構造電界効果型縦型トランジスタを示す断面図であり、図４（ｂ）は図４（ａ）の基板部分のみを示す断面図である。
【図５−１】図５−１（ａ）及び図５−１（ｂ）は、図４（ａ）及び図４（ｂ）に示した半導体装置の製造方法を示す工程断面図である（その１）。
【図５−２】図５−２（ａ）及び図５−２（ｂ）は、図１（ａ）及び図１（ｂ）に示した半導体装置の製造方法を示す工程断面図である（その２）。
【図６】図６（ａ）は本発明の第４の実施の形態に係わる半導体装置としての絶縁ゲート駆動型縦型バイポーラトランジスタを示す断面図であり、図６（ｂ）は図６（ａ）の基板部分のみを示す断面図である。
【図７】図７（ａ）乃至図７（ｃ）は、本発明の関連技術に係わる自己整合的に不純物領域を形成する方法を示す主要な製造工程の断面図である。
【図８】図８は、図７（ａ）乃至図７（ｃ）に示した製造方法により製造されたＳｉＣパワーＭＯＳＦＥＴセルの一部分を示す断面図である。
【符号の説明】
【０１３３】
１、４１、５１…ＳｉＣ基板
２…ｎ−型エピ層
３ａ，３ｂ…ｐ型ベース領域（第１の不純物領域）
４ａ、４ｂ…ｎ＋型ソース領域（第２の不純物領域）
６…凹部
７、１７…ｐ＋型ベースコンタクト領域（第３の不純物領域）
１０ａ、１０ｂ…ゲート絶縁膜
１１ａ、１１ｂ…ゲート電極
１２ａ、１２ｂ…層間絶縁膜
１３…ソース窓
１４…ソース接触電極
１５…ドレイン電極
１６…内部配線
２１ａ、２１ｂ…第１のイオン注入マスク（第１の無機材マスク）
２２ａ、２２ｂ…第２のイオン注入マスク（第２の無機材マスク）
２３…ｎ＋型ソース領域中間体（第２の不純物領域中間体）
２４ａ、２４ｂ…第３のイオン注入兼エッチングマスク（第３の無機材マクス）
２５…ソース接触電極母材
２６ａ…第３のエッチングマスク（第３の無機材マクス）
３４ａ，３４ｂ…ｎ＋型エミッタ領域（第２の不純物領域）
４４…エミッタ接触電極
４５…コレクタ電極
４６…エミッタ窓
５２…ｎ−型エピ層
５３…ｐ型ベース領域
５４…ｎ＋型ソース領域
５７…ゲート電極
５９…ソース電極
７０…素子領域
７１…マスク
７４…側壁マスク
７５…レジストマスク
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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【図８】
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