(57)【要約】【課題】微細化時のコーナーラウンディング現象がもたらすゲート突き出し量確保の阻害を解消しつつも、チップ面積の増大を抑える。【解決手段】半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、凹形状拡散層相当部を検出する工程１０２と、凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、凹形状拡散層相当部を補正する工程とを含み、凹形状拡散層相当部を補正する工程が、凹形状拡散層相当部の各辺を凹形状拡散層相当部の内側に向けて所定量平行移動する工程と、凹形状拡散層相当部を所定量縮小する工程と、平行移動する工程により生成される領域から縮小する工程により生成される領域の論理差を求める演算を行う工程と、論理差の間に挟まれる領域を求める工程とを含む。【選択図】図１
2006309267.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、
前記凹形状拡散層相当部を検出する工程と、
前記凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、前記凹形状拡散層相当部を補正する工程とを含み、
前記凹形状拡散層相当部を補正する工程が、
前記凹形状拡散層相当部の各辺を凹形状拡散層相当部の内側に向けて所定量平行移動する工程と、
前記凹形状拡散層相当部を前記所定量縮小する工程と、
前記平行移動する工程により生成される領域から前記縮小する工程により生成される領域の論理差を求める演算を行う工程と、
前記論理差の間に挟まれる領域を求める工程と、
前記凹形状拡散層相当部と前記論理差の間に挟まれる領域の論理差をさらに求める演算工程とを含む半導体装置用図形パターンの補正方法。
【請求項２】
半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、
前記凹形状拡散層相当部を検出する工程と、
前記凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、前記凹形状拡散層相当部を補正する工程とを含み、
前記凹形状拡散層相当部を補正する工程が、
前記凹形状拡散層相当部の各辺を凹形状拡散層相当部の内側に向けて所定量平行移動する工程と、
前記凹形状拡散層相当部を前記所定量縮小する工程と、
前記平行移動する工程により生成される領域から前記縮小する工程により生成される領域の論理差を求める演算を行う工程と、
前記論理差の領域を拡大する工程と、
前記凹形状拡散層相当部と前記拡大された論理差の領域の論理差をさらに求める演算工程とを含む半導体装置用図形パターンの補正方法。
【請求項３】
半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、
前記凹形状拡散層相当部を検出する工程と、
前記凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、前記凹形状拡散層相当部から突起しているトランジスタゲート相当部を補正する工程とを含み、
前記凹形状拡散層相当部から突起しているトランジスタゲート相当部を補正する工程が、
前記凹形状拡散層相当部の凹形状の底辺から前記トランジスタゲートの前記凹形状拡散層相当部からの突出部の長さを測定するずれ測定工程と、
前記凹形状拡散層相当部の凹形状の底辺から所定距離以上の前記突出部を第１の所定の割合で拡大する図形パターンの補正工程と、
前記凹形状拡散層相当部の凹形状の底辺から所定距離以上の前記突出部を第２の所定の割合で拡大する図形パターンの補正工程と、
前記図形パターンの補正工程により第１の所定の割合で拡大された図形パターンとトランジスタゲートの図形パターンの重なる部分を抽出する第１の図形パターンの論理演算工程と、
前記図形パターンの補正工程により第２の所定の割合で拡大された図形パターンとトランジスタゲートの図形パターンの重なる部分を抽出する第２の図形パターンの論理演算工程と、
前記第１の図形パターンの論理演算工程で求められる図形と前記第２の図形パターンの論理演算工程で求められる図形の重なる部分を抽出する第３の図形パターン論理演算工程と、
前記第３の図形パターン論理演算工程により求められる図形とトランジスタゲートの図形パターンの論理和を求める工程とを含む半導体装置用図形パターンの補正方法。
【請求項４】
半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、
前記凹形状拡散層相当部を検出する工程と、
前記凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、前記凹形状拡散層相当部から突起しているトランジスタゲート相当部を補正する工程とを含み、
前記凹形状拡散層相当部から突起しているトランジスタゲート相当部を補正する工程が、
前記トランジスタゲート相当部の図形パターンを構成する全ての辺を所定量だけ前記トランジスタゲート相当部の図形パターンの外側方向へ移動する図形パターンの辺移動工程と、
前記トランジスタゲート相当部の図形パターンを前記所定量だけ拡大する図形パターンの補正工程と、
前記辺移動工程により得られた図形パターンと前記補正工程により拡大された図形パターンの差となる部分を抽出する図形パターンの論理差演算工程と、
前記凹形状拡散層相当部の凹形状の底辺から前記トランジスタゲートの前記凹形状拡散層相当部からの突出部の長さを測定するずれ測定工程と、
前記凹形状拡散層相当部の凹形状の底辺から所定距離以上の前記突出部を所定の割合で拡大する図形パターンの拡大補正工程と、
前記論理差演算工程で抽出される図形パターンと前記拡大補正工程で生成される図形パターンの論理積を求める論理積演算工程と、
前記論理積演算工程により求められる図形とトランジスタゲートの図形パターンの論理和を求める工程とを含む半導体装置用図形パターンの補正方法。
【請求項５】
請求項１記載の半導体装置用図形パターンの補正方法により、
凹形状部分の底辺に対し縮小補正されたフォトグラフィ工程を含む半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置用図形パターンの補正方法により、
凹形状部分の底辺と前記底辺に隣接する辺の前記底辺の両端近傍に対し縮小補正されたフォトグラフィ工程を含む半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置用図形パターンの補正方法により、
凹形状拡散層相当部から突起しているトランジスタゲート相当部の端辺に隣接する辺の前記端辺の両端近傍に対し拡大補正されたフォトグラフィ工程を含む半導体装置の製造方法。
【請求項８】
請求項４記載の半導体装置用図形パターン補正方法により、
凹形状拡散層相当部から突起しているトランジスタゲート相当部の端辺と前記トランジスタゲート相当部の端辺に隣接する辺の前記端辺の両端近傍に対し拡大補正されたフォトグラフィ工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置等の製造に用いられるマスク用図形パターンを、所望の設計パターンに近い転写イメージが得られるように、事前に変形させる半導体装置用図形パターンの補正方法および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
現在の半導体装置等の製造に際しては、半導体装置のマスク用図形パターンを、露光用光源を用いて半導体基板上のレジスト材料に転写するフォトグラフィー工程が必須の工程である。近年、半導体製造プロセスの微細化は、露光用光源の波長の縮小以上のペースで進んでいる。これにより、露光用光源の波長と同等、もしくはそれ以下の寸法を転写するフォトグラフィー工程を行なわざるを得ない状況になりつつある。このことは、設計したマスク用図形パターンと転写後の図形パターンとの差異という問題をもたらしてきている。
【０００３】
このような差異の現象のひとつにコーナーラウンディングがある。この現象によりマスク図形パターンとして設計した凹凸形状が、転写後には後退してしまう。これらのことが、トランジスタの凸形状ゲート部分や、ゲートが突起している凹形状拡散層部分で生じた場合には、拡散層からのゲートの突き出し量の確保を阻害する。これは、トランジスタのソースとドレイン間の導通を生じ、半導体製品としての電源の電流増大や、最悪の場合は動作不良を招くことになる。もちろん、半導体製品としては、これらを防止するための対策を施さなければならない。
【０００４】
従来から実施されている、コーナーラウンディング現象により生じるゲート突き出し量確保の阻害への対策の一例について図面を参照しながら説明する。図２１および図２２はゲート突き出し量確保の阻害対策を施さない場合の一例である。図２１に示すマスク図形パターンにおいて、拡散層５１３からトランジスタゲート５１１が突き出しているが、コーナーラウンディング現象により転写後に生じるゲート突き出し量確保の阻害に対して対策を施していない。そのため、他のパターン５１２を配置可能である。しかし、図２２に示す転写後のマスク図形パターンにおいては、コーナーラウンディング現象によりゲート突き出しが後退し、拡散層のソースとドレインが短絡するという問題が発生している。
【０００５】
図２３および図２４は従来のゲート突き出し量確保の阻害対策の一例である。図２３に示す従来の対策としては、コーナーラウンディング現象により転写後ゲートの突き出し量確保が阻害されそうな箇所をマスク図形パターン設計段階で検出し、マスク図形パターン上でゲート突き出し量を増大させる修正を施していた。したがって、図２４に示す転写後のマスク図形パターンにおいては、コーナーラウンディング現象によりゲート突き出しが後退後も、適切なゲート突き出し量が確保されている。
【特許文献１】特開平０８−２８６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の構成では、マスク図形パターン上でゲート突き出し量を増大させているため、その増大分のスペースには他のパターン５１２を配置できない。すなわち、ゲート突き出し量の確保の阻害対策を施さない場合に配置できていた図２１の他のパターン５１２が、対策後の図２３においては配置スペースがなくなっている。これは、スペースを有効に活用しチップ面積を小さく抑える上での障害となる。
【０００７】
一方、チップ面積の大小は、チップコストを決定する最大の要素であり、競争力のあるチップを開発する上で最も重要であると言える。
【０００８】
この発明は、上記従来の課題を解決するもので、微細化時のコーナーラウンディング現象がもたらすゲート突き出し量確保の阻害を解消しつつも、チップ面積の増大を抑えることができる半導体装置用図形パターンの補正方法および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１記載の半導体装置用図形パターンの補正方法は、半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、凹形状拡散層相当部を検出する工程と、凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、凹形状拡散層相当部を補正する工程とを含み、凹形状拡散層相当部を補正する工程が、凹形状拡散層相当部の各辺を凹形状拡散層相当部の内側に向けて所定量平行移動する工程と、凹形状拡散層相当部を所定量縮小する工程と、平行移動する工程により生成される領域から縮小する工程により生成される領域の論理差を求める演算を行う工程と、論理差の間に挟まれる領域を求める工程と、凹形状拡散層相当部と論理差の間に挟まれる領域の論理差をさらに求める演算工程とを含むものである。
【００１０】
請求項２記載の半導体装置用図形パターンの補正方法は、半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、前記凹形状拡散層相当部を検出する工程と、前記凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、前記凹形状拡散層相当部を補正する工程とを含み、前記凹形状拡散層相当部を補正する工程が、前記凹形状拡散層相当部の各辺を凹形状拡散層相当部の内側に向けて所定量平行移動する工程と、前記凹形状拡散層相当部を前記所定量縮小する工程と、前記平行移動する工程により生成される領域から前記縮小する工程により生成される領域の論理差を求める演算を行う工程と、前記論理差の領域を拡大する工程と、前記凹形状拡散層相当部と前記拡大された論理差の領域の論理差をさらに求める演算工程とを含むものである。
【００１１】
請求項３記載の半導体装置用図形パターンの補正方法は、半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、凹形状拡散層相当部を検出する工程と、凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、凹形状拡散層相当部から突起しているトランジスタゲート相当部を補正する工程とを含み、凹形状拡散層相当部から突起しているトランジスタゲート相当部を補正する工程が、凹形状拡散層相当部の凹形状の底辺からトランジスタゲートの凹形状拡散層相当部からの突出部の長さを測定するずれ測定工程と、凹形状拡散層相当部の凹形状の底辺から所定距離以上の突出部を第１の所定の割合で拡大する図形パターンの補正工程と、凹形状拡散層相当部の凹形状の底辺から所定距離以上の突出部を第２の所定の割合で拡大する図形パターンの補正工程と、図形パターンの補正工程により第１の所定の割合で拡大された図形パターンとトランジスタゲートの図形パターンの重なる部分を抽出する第１の図形パターンの論理演算工程と、図形パターンの補正工程により第２の所定の割合で拡大された図形パターンとトランジスタゲートの図形パターンの重なる部分を抽出する第２の図形パターンの論理演算工程と、第１の図形パターンの論理演算工程で求められる図形と第２の図形パターンの論理演算工程で求められる図形の重なる部分を抽出する第３の図形パターン論理演算工程と、第３の図形パターン論理演算工程により求められる図形とトランジスタゲートの図形パターンの論理和を求める工程とを含むものである。
【００１２】
請求項４記載の半導体装置用図形パターンの補正方法は、半導体装置用図形パターンのゲート近傍に存在する別パターンに影響を与えない、凹形状拡散層相当部を有する半導体装置用図形パターンの補正方法であって、凹形状拡散層相当部を検出する工程と、凹形状拡散層相当部からのゲートの突出をコーナラウンディング現象に対して確保するように、凹形状拡散層相当部から突起しているトランジスタゲート相当部を補正する工程とを含み、凹形状拡散層相当部から突起しているトランジスタゲート相当部を補正する工程が、トランジスタゲート相当部の図形パターンを構成する全ての辺を所定量だけトランジスタゲート相当部の図形パターンの外側方向へ移動する図形パターンの辺移動工程と、トランジスタゲート相当部の図形パターンを所定量だけ拡大する図形パターンの補正工程と、辺移動工程により得られた図形パターンと補正工程により拡大された図形パターンの差となる部分を抽出する図形パターンの論理差演算工程と、凹形状拡散層相当部の凹形状の底辺からトランジスタゲートの凹形状拡散層相当部からの突出部の長さを測定するずれ測定工程と、凹形状拡散層相当部の凹形状の底辺から所定距離以上の突出部を所定の割合で拡大する図形パターンの拡大補正工程と、論理差演算工程で抽出される図形パターンと拡大補正工程で生成される図形パターンの論理積を求める論理積演算工程と、論理積演算工程により求められる図形とトランジスタゲートの図形パターンの論理和を求める工程とを含むものである。
【００１３】
請求項５記載の半導体装置の製造方法は、請求項１記載の半導体装置用図形パターンの補正方法により、凹形状部分の底辺に対し縮小補正されたフォトグラフィ工程を含むものである。
【００１４】
請求項６記載の半導体装置の製造方法は、請求項２記載の半導体装置用図形パターンの補正方法により、凹形状部分の底辺と底辺に隣接する辺の底辺の両端近傍に対し縮小補正されたフォトグラフィ工程を含むものである。
【００１５】
請求項７記載の半導体装置の製造方法は、請求項３記載の半導体装置用図形パターンの補正方法により、凹形状拡散層相当部から突起しているトランジスタゲート相当部の端辺に隣接する辺の端辺の両端近傍に対し拡大補正されたフォトグラフィ工程を含むものである。
【００１６】
請求項８記載の半導体装置の製造方法は、請求項４記載の半導体装置用図形パターン補正方法により、凹形状拡散層相当部から突起しているトランジスタゲート相当部の端辺とトランジスタゲート相当部の端辺に隣接する辺の端辺の両端近傍に対し拡大補正されたフォトグラフィ工程を含むものである。
【発明の効果】
【００１７】
請求項１から請求項４記載の半導体装置用図形パターンの補正方法によれば、コーナーラウンディング現象がもたらすゲート突き出し量の確保の阻害を解消するために、半導体装置用マスク図形パターン上の凹形状拡散層相当部から突起しているトランジスタゲート相当部において、拡散層の縮小補正、またはトランジスタゲートの拡大補正を施しておくことにより、フォトグラフィー工程後に生じるコーナーラウンディング現象がもたらすゲート突き出し量確保の阻害を解消することができる。
【００１８】
しかも、この課題解決を実現する上において従来生じていたチップ面積増大の弊害を発生させないため、競争力のあるチップの開発に大きく貢献できる。また、ゲート突き出し量の確保の阻害に焦点を当てた対処を行なうことで、その解消により生じるデータ量の増大等の弊害を最小限に抑制し、マスク製作上の課題も発生させない。
【００１９】
請求項５から請求項８記載の半導体装置の製造方法によれば、請求項１と同様な効果がある。
【発明を実施するための最良の形態】
【００２０】
この発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、この発明の第１の実施の形態における半導体装置用マスク図形パターンの補正工程を示す。
【００２１】
図１に示すマスク図形パターン１０１が、凹形状拡散層検出工程１０２に入力され、その後、設計したマスク用図形パターンと転写後の図形パターンとの差異を補正する光近接効果補正（以降、Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ  略してＯＰＣと称する）を行なうＯＰＣ工程１０３を経て、ＯＰＣ後マスク図形パターン１０４が出力される。
【００２２】
図２は、凹形状拡散層検出工程１０２の詳細な工程の説明である。図２に示すように、拡散層図形パターンに対して、辺移動工程（縮小）２０１、補正工程（縮小）２０２、論理演算工程（減算）２０３、間隔測定工程２０４を行ない、凹形状拡散層を検出する。これにより、凹形状拡散層検出工程１０２に適用する凹形状パターン図形の抽出方法を構成している。
【００２３】
図３（ａ）に示す拡散層図形パターンは、辺移動工程（縮小）２０１にて所定量Ａの辺移動を施され、図３（ｂ）の図形パターンが出力される。また、拡散層図形パターンは、補正工程（縮小）２０２にて、所定量Ａの補正（縮小）を施され、図３（ｃ）の図形パターンが出力される。図３（ｂ）と図３（ｃ）の図形パターンは、論理演算工程（減算）２０３にて論理演算（減算）を施され、図３（ｄ）の図形パターンが出力される。その図３（ｄ）の図形パターンは、間隔測定工程２０４にて間隔測定を施され、所定量Ｂ以下の間隔の箇所に図３（ｅ）に示す図形パターンが出力される。この図３（ｅ）に示す図形パターンが、凹形状拡散層の検出結果である。
【００２４】
図４は、この発明の第１の実施の形態におけるＯＰＣ工程１０３の詳細工程である論理演算工程３０１を示している。図５（ａ）に示す拡散層図形パターンは、論理演算工程（減算）３０１にて、凹形状拡散層検出工程１０２の出力である図５（ｂ）に示す図形パターンとの論理演算（減算）を施され、図５（ｃ）に示す図形パターンが出力される。
【００２５】
なお、辺移動工程（縮小）２０１、及び補正工程（縮小）２０２に用いる所定量Ａを変動させることによりＯＰＣ工程１０３の補正量を制御可能である。図６および図７は、この発明の第１の実施の形態における半導体装置用マスク図形パターンの補正方法にて補正された図形パターンである。１は凹形状の拡散層相当部、２はゲート相当部、３は他のパターンである。
【００２６】
図６に示す補正された半導体装置用マスク図形パターンは、転写後、図７に示すようにゲート突き出し量の確保ができ、かつ他のパターン３も配置可能な図形パターンとなる。したがって、補正された半導体装置用マスク図形パターンを用いてフォトグラフィー工程により半導体装置を製造することにより、フォトグラフィー工程後に生じるコーナーラウンディング現象がもたらすゲート突き出し量確保の阻害を解消することができる。
【００２７】
しかも、この課題解決を実現する上において従来生じていたチップ面積増大の弊害を発生させないため、競争力のあるチップの開発に大きく貢献できる。また、ゲート突き出し量の確保の阻害に焦点を当てた対処を行なうことで、その解消により生じるデータ量の増大等の弊害を最小限に抑制し、マスク製作上の課題も発生させない。
【００２８】
（実施の形態２）
図８は、この発明の第２の実施の形態における半導体装置用マスク図形パターンの補正方法の一部である。第２の実施の形態は、第１の実施の形態のＯＰＣ工程１０３を図８に示すＯＰＣ工程にすることで実現できる。凹形状拡散層検出工程１０２中で生成される図３（ｄ）に示す図形パターンは、図８に示す補正工程（拡大）４０１にて所定量Ｃの補正（拡大）が施され、図９（ｂ）に示す図形パターンが出力される。さらに、論理演算工程（減算）４０２にて、図９（ａ）に示す図形パターンと図９（ｂ）に示す図形パターンとの論理演算（減算）を施され、図９（ｃ）に示す図形パターンが出力される。
【００２９】
なお、補正工程（拡大）４０１に用いる所定量Ｃを変動させることによりＯＰＣ工程１０３の補正量を制御可能である。図１０および図１１は、第２の実施の形態における半導体装置用マスク図形パターンの補正方法にて補正された図形パターンである。図１０に示す補正された半導体装置用マスク図形パターンは、転写後、図１１に示すようにゲート突き出し量の確保ができ、かつ他のパターン３も配置可能な図形パターンとなる。
【００３０】
（実施の形態３）
図１２は、この発明の第３の実施の形態における半導体装置用マスク図形パターンの補正方法の一部である。第３の実施の形態は、第１の実施の形態のＯＰＣ工程１０３を図１２に示すＯＰＣ工程にすることで実現できる。図１３（ａ）に示す拡散層図形パターンとトランジスタゲート図形パターンとは、ずれ測定工程５０１にてずれ量の測定を施され、所定量Ｄに満たない箇所に図１３（ａ）に示す図形パターンが出力される。さらに、図１３（ａ）に示す図形パターンは、補正工程（拡大）５０２にて所定量Ｅの補正（拡大）が施され、図１３（ｂ）に示す図形パターンが出力される。また、図１３（ａ）に示す図形パターンは、補正工程（拡大）５０２にて所定量Ｆの補正（拡大）が施され、図１３（ｃ）に示す図形パターンが出力される。次に、論理演算工程（積算）５０３にて、図１３（ｂ）に示す図形パターンと図１３（ａ）に示すトランジスタゲートの図形パターンとの論理演算工程（積算）５０３を施され、図１３（ｄ）に示す図形パターンが出力される。さらに、論理演算工程（積算）５０３にて、図１３（ｃ）に示す図形パターンと図１３（ａ）に示すトランジスタゲートの図形パターンとの論理演算工程（積算）を施され、図１３（ｅ）に示す図形パターンが出力される。そして、論理演算工程（減算）５０４にて、図１３（ｄ）に示す図形パターンと図１３（ｅ）に示す図形パターンとの論理演算工程（減算）を施され、図１３（ｆ）に示す図形パターンが出力される。この図１３（ｆ）に示す図形パターンは、補正工程（拡大）５０５にて所定量Ｇ補正（拡大）が施され、図１３（ｇ）に示す図形パターンが出力される。最後に、論理演算工程（和算）５０６にて、図１３（ｇ）に示す図形パターンと図１３（ａ）に示すトランジスタゲートの図形パターンとの論理演算（和算）を施され、図１３（ｈ）に示す図形パターンが出力される。
【００３１】
なお、ずれ測定工程５０１に用いる所定量Ｄ、補正工程（拡大）５０２に用いる所定量Ｅ、補正工程（拡大）５０２に用いる所定量Ｆ、及び補正工程（拡大）５０５に用いる所定量Ｇを変動させることによりＯＰＣ工程１０３の補正量を制御可能である。図１４および図１５は、第３の実施の形態における半導体装置用マスク図形パターンの補正方法にて補正された図形パターンである。
【００３２】
図１４に示す補正された半導体装置用マスク図形パターンは、転写後、図１５に示すようにゲート突き出し量の確保ができ、かつ他のパターン３も配置可能な図形パターンとなる。
（実施の形態４）
図１６は、この発明の第４の実施の形態における半導体装置用マスク図形パターンの補正方法の一部である。第４の実施の形態は、第１の実施の形態のＯＰＣ工程１０３を図１６図に示すＯＰＣ工程にすることで実現できる。
【００３３】
図１７（ａ）に示すトランジスタゲート図形パターンは、辺移動工程（拡大）６０１にて所定量Ｈの辺移動（拡大）を施され、図１７（ｂ）に示す図形パターンが出力される。また、図１７（ａ）に示すトランジスタゲート図形パターンは、補正工程（拡大）にて所定量Ｈの補正（拡大）を施され、図１７（ｃ）に示す図形パターンが出力される。次に、論理演算工程（減算）６０３にて図１７（ｂ）に示す図形パターンと図１７（ｃ）に示す図形パターンとの論理演算（減算）が施され、図１７（ｄ）に示す図形パターンが出力される。また、論理演算工程（積算）６０４にて、図１２のずれ測定工程５０１と補正工程（拡大）５０２と同様の手順で補正工程（拡大）の補正量を所定量Ｈに設定して得られた図１７（ｅ）に示す図形パターンと図１７（ｄ）に示す図形パターンとの論理演算（積算）が施され、図１７（ｆ）に示す図形パターンが出力される。さらに、図１７（ｆ）に示す図形パターンは、補正工程（拡大）６０５にて所定量Ｉの補正（拡大）が施され、図１７（ｇ）に示す図形パターンが出力される。最後に、論理演算工程（和算）６０６にて、図１７（ｇ）に示す図形パターンと図１７（ａ）に示すトランジスタゲートの図形パターンとの論理演算（和算）を施され、図１７（ｈ）に示す図形パターンが出力される。
【００３４】
なお、辺移動工程６０１に用いる所定量Ｈ、補正工程（拡大）６０２に用いる所定量Ｈ、図６０５を生成する際に用いる所定量Ｈ、及び補正工程（拡大）６０５に用いる所定量Ｉを変動させることによりＯＰＣ工程１０３の補正量を制御可能である。図１８および図１９は、この発明の第４の実施の形態における半導体装置用マスク図形パターン補正方法にて補正された図形パターンである。
【００３５】
図１８に示す補正された半導体装置用マスクの図形パターンは、転写後、図１９図に示すようにゲート突き出し量の確保ができ、かつ他のパターン３も配置可能な図形パターンとなる。なお、この発明のパターン図形の抽出方法は、凹形状拡散層検出工程における辺移動（縮小）工程と、補正（縮小）工程を、辺移動（拡大）工程と、補正（拡大）工程に変更することで、凸形状の検出工程として応用することができる。
【００３６】
図２０は、図３に対応した凸形状の図形パターンの抽出方法を示している。同図２０（ａ）は凸形図形パターン、図２０（ｂ）は辺移動（拡大）工程にて辺移動を施された図形パターン、図２０（ｃ）は補正（拡大）工程にて補正を施された図形パターン、図２０（ｄ）は図２０（ｂ）と図２０（ｃ）の図形パターンの論理（減算）演算を施された図形パターン、図２０（ｅ）は間隔測定工程により間隔測定を施されて所定量以下の間隔の箇所に出力された図形パターンであり、図形パターンの検出結果である。
【００３７】
なお、この発明において、凹形状拡散層相当部および前記凹形状拡散層相当部から突起しているトランジスタゲート相当部の一方のみの補正のみならず、例えば第１の実施の形態から第４の実施の形態のいずれかを組み合わせて、両方を補正する工程でもよい。
【産業上の利用可能性】
【００３８】
本発明の半導体装置用図形パターンの補正方法および半導体装置の製造方法は、半導体装置のマスク用図形パターンを、露光用光源を用いて半導体基板上のレジスト材料に転写するフォトグラフィー工程に有用である。
【図面の簡単な説明】
【００３９】
【図１】この発明の第１の実施の形態における半導体装置用マスク図形パターンの補正の工程図である。
【図２】凹形状拡散層検出工程１０２の詳細工程図である。
【図３】（ａ）は、第１の実施の形態における拡散層図形パターン、（ｂ）は辺移動（縮小）後の図形パターン、（ｃ）は補正（縮小）後の図形パターン、（ｄ）は論理演算（減算）後の図形パターン、（ｅ）は検出結果の拡散層図形パターンである。
【図４】第１の実施の形態における図１のＯＰＣ工程１０３の詳細工程図である。
【図５】（ａ）は第１の実施の形態における拡散層図形パターン、（ｂ）は凹形状拡散層検出後の図形パターン、（ｃ）はＯＰＣ後の図形パターンである。
【図６】第１の実施の形態におけるＯＰＣの図形パターンである。
【図７】第１の実施の形態におけるＯＰＣの転写後の図形パターンである。
【図８】この発明の第２の実施の形態における半導体装置用マスク図形パターンの補正方法の一部の工程図である。
【図９】（ａ）は第２の実施の形態における拡散層図形パターン、（ｂ）は補正（拡大）後の図形パターン、（ｃ）はＯＰＣ後の図形パターンである。
【図１０】第２の実施の形態におけるＯＰＣの図形パターンである。
【図１１】第２の実施の形態におけるＯＰＣの転写後の図形パターンである。
【図１２】この発明の第３の実施の形態における半導体装置用マスク図形パターンの補正方法の一部の工程図である。
【図１３】（ａ）は第３の実施の形態におけるずれ測定後の図形パターン、（ｂ）は補正（拡大）後の図形パターン、（ｃ）は補正（拡大）後の図形パターン、（ｄ）は論理演算（積算）後の図形パターン、（ｅ）は論理演算（積算）後の図形パターン、（ｆ）は論理演算（減算）後の図形パターン、（ｇ）は補正（拡大）後の図形パターン、（ｈ）は論理演算（和算）後の図形パターンである。
【図１４】第３の実施の形態におけるＯＰＣの図形パターンである。
【図１５】第３の実施の形態におけるＯＰＣの転写後の図形パターンてある。
【図１６】この発明の第４の実施の形態における半導体装置用マスク図形パターンの補正方法の一部の工程図である。
【図１７】（ａ）は第４の実施の形態におけるトランジスタゲートの図形パターン、（ｂ）は辺移動（拡大）後の図形パターン、（ｃ）は補正（拡大）後の図形パターン、（ｄ）は論理演算（減算）後の図形パターン、（ｅ）は補正（拡大）後の図形パターン、（ｆ）は論理演算（減算）後の図形パターン、（ｇ）は補正（拡大）後の図形パターン、（ｈ）は論理演算（和算）後の図形パターンである。
【図１８】第４の実施の形態におけるＯＰＣの図形パターンである。
【図１９】第４の実施の形態におけるＯＰＣの転写後の図形パターンである。
【図２０】図３に対応する検出工程における凸形状の図形パターンの図形抽出方法を示し、（ａ）は凸形状の図形パターン、（ｂ）は辺移動（拡大）後の図形パターン、（ｃ）は補正（拡大）後の図形パターン、（ｄ）は論理演算（減算）後の図形パターン、（ｅ）は検出結果の拡散層図形パターンである。
【図２１】従来例における図形パターンである。
【図２２】従来例における転写後の図形パターンである。
【図２３】従来例におけるトランジスタゲート突き出し量確保の対策のための図形パターンである。
【図２４】従来例における転写後のトランジスタゲート突き出し量確保の対策のための図形パターンである。
【符号の説明】
【００４０】
１  拡散層相当部
２  ゲート相当部
３  他のパターン
１０１  マスク図形パターン
１０２  凹形状拡散層検出工程
１０３  ＯＰＣ工程
１０４  ＯＰＣ後マスク図形パターン
２０１  辺移動工程（縮小）
２０２  補正工程（縮小）
２０３  論理演算工程（減算）
２０４  間隔測定工程
３０１  論理演算工程（減算）
４０１  補正工程（拡大）
４０２  論理演算工程（減算）
５０１  ずれ測定工程
５０２  補正工程（拡大）
５０３  論理演算工程（積算）
５０４  論理演算工程（減算）
５０５  補正工程（拡大）
５０６  論理演算工程（和算）
６０１  辺移動工程（拡大）
６０２  補正工程（拡大）
６０３  論理演算工程（減算）
６０４  論理演算工程（積算）
６０５  補正工程（拡大）
６０６  論理演算工程（和算）
５１１  トランジスタゲート
５１２  他のパターン
５１３  拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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