(57)【要約】【課題】半導体装置の規模がさらに大きくなった時、パッドの配列を２列配置としたほうが有利である。しかし、パッケージ基板のデータ用電源、グランドがチェッカ模様に配置されたソルダーボールランドとの接続において、電源の実効インダクタンスが大きくなり、電源ノイズが発生する問題がある。【解決手段】パッドとソルダーボールランドとの配線長よりも電源配線やグランド配線の配置を工夫し実効的なインダクタンスの低減を優先させたデータ系のパッド配置とする。パッドの配列を２列配置とし、パッド配置の１つのユニットをデータ用電源とグランドとを隣接、またはデータ用電源とグランドとの間の１本のデータを挿入した構成とする。これらの構成によりデータ用電源間の相互インダクタンスが小さく、かつデータ用電源とグランド間の相互インダクタンスが大きくなり、データ用電源とグランドの実効インダクタンスが低減されることから、電源、グランドノイズが低減できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体チップの中央部に複数のパッドを設けたパッド配列を２列備え、前記パッドはデータパッド（Ｓ）とデータ用電源パッド（Ｖ）とデータ用グランドパッド（Ｇ）とを有し、前記パッド配列は４個のパッドを有したユニットを備え、前記ユニットのパッド配置は前記データ用電源パッド（Ｖ）と前記データ用グランドパッド（Ｇ）とを挟んで前記データパッド（Ｓ）を配置し、前記ユニットが前記２列のパッド配列のそれぞれに配置され、前記パッドとパッケージ基板のソルダーボールランドとをそれぞれ接続したことを特徴とする半導体装置。
【請求項２】
前記ユニットは、Ｓ−Ｖ−Ｇ−Ｓ、またはＳ−Ｇ−Ｖ−Ｓとパッド配置したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッド配列のそれぞれは、前記ユニットを２つ配置し、８ビットのデータを出力することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記パッド配列のそれぞれは、前記ユニットを２ｎ（ｎは２以上の自然数）個配置し、８ｎビットのデータを出力することを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記ユニットのパッド配列において、一部のデータパッド（Ｓ）と前記ソルダーボールランドとを未接続とすることで、４ビットのデータを出力することを特徴とする請求項３に記載の半導体装置。
【請求項６】
半導体チップの中央部に複数のパッドを設けたパッド配列を２列備え、前記パッドはデータパッド（Ｓ）とデータ用電源パッド（Ｖ）とデータ用グランドパッド（Ｇ）とを有し、前記パッド配列は４個のパッドを有したユニットを備え、前記ユニットのパッド配置はＧ―Ｓ−Ｖ−Ｓであり、前記ユニットが前記２列のパッド配列のそれぞれに配置され、前記パッドとパッケージ基板のソルダーボールランドとをそれぞれ接続したことを特徴とする半導体装置。
【請求項７】
前記パッド配列のそれぞれは、前記ユニットとその反転されたユニットとを配置し、８ビットのデータを出力することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記パッド配列のそれぞれは、前記ユニットを２ｎ（ｎは２以上の自然数）個配置し、８ｎビットのデータを出力することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ユニットのパッド配列において、一部のデータパッド（Ｓ）と前記ソルダーボールランドとを未接続とすることで、４ビットのデータを出力することを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、パッケージ端子と接続されるパッドが半導体チップ中央に配置された半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は高速化、大規模集積化とともに、装置の小型化のためにパッケージの小型化が進められている。ダイナミックアクセスメモリ（以下、ＤＲＡＭと略記する）は、ギガビットの記憶容量を備え、小型パッケージに搭載された大容量の記憶装置が開発されている。パッケージの小型化として、パッケージ基板にソルダーボールを配列した表面実装型のボールグリッドアレイ（以下、ＢＧＡと略記する）がある。これらのＢＧＡのソルダーボールの配置は規格化され、標準化されている。
【０００３】
さらに、ＤＲＡＭにおいては、同じメモリ容量サイズであっても、同時に入出力されるビット数はさまざまである。４ビット構成品、８ビット構成品、１６ビット構成品、３２ビット構成品、６４ビット構成品等がある。異なるビット構成品のピン配置は、各ビット構成品に共通性を持たせ、ユーザーとして記憶容量の増設、減縮が簡単に行えるようになっている。そのために各ビット構成品のＢＧＡソルダーボールの配置は、共通性を持たせ、規格化されている。
【０００４】
このため、半導体メーカは、４、８、１６、３２、６４ビット構成品をそれぞれ開発製品化する必要がある。しかし、それぞれを単一製品として開発する場合、その開発工数が膨大となることから共通性をもたせたファミリー製品として開発を行っている。さらに、生産ラインで同一製品として扱えるボンディングオプションでの製品切換え、またはアルミマスタスライスによる製品切換えができるように製品開発されている。少ない工数で多くの製品を開発するために、ビット数を自由に拡張できるようなデータ構成とし、さらに規格化されたＢＧＡソルダーボールに合わせ、半導体チップのデータピンを配置させる。そのデータピン配置に汎用性をもたせ、拡張できるようにすることで製品開発の効率を向上させている。
【０００５】
この規格化されたソルダーボールの配置においては、データピンのみならず、データ用の電源、グランドピンが規定され、データ（ＤＱ）、データ用電源（ＶＤＤＱ）、データ用グランド（ＶＳＳＱ）が１つのグループとして規定されている。多ビットのデータを扱う場合には、一般回路用の電源（ＶＤＤ）、グランド（ＶＳＳ）とは別に、データ用電源（ＶＤＤＱ）、データ用グランド（ＶＳＳＱ）が設けられている。データ用の電源（ＶＤＤＱ）、データ用グランド（ＶＳＳＱ）を設けることで、データ回路が同時動作する時の電源及びグランドノイズを抑止し、高速データ転送を行うためである。
【０００６】
データ（ＤＱ）、データ用電源（ＶＤＤＱ）、データ用グランド（ＶＳＳＱ）の配置（端子数の比）は、４ビット構成品はＤＱ：ＶＤＤＱ：ＶＳＳＱ＝１：１：１であり、８ビット以上のビット構成品はＤＱ：ＶＤＤＱ：ＶＳＳＱ＝２：１：１である。８ビット以上の多ビット構成品は、８ビット構成品の基本構成を繰り返し配置することで構成される。理想的には８ビット以上の多ビット構成品も、ＤＱ：ＶＤＤＱ：ＶＳＳＱ＝１：１：１の比率とすることが望ましい。しかし、パッド数の制約からその比率は、２：１：１とされている。したがって多ビット構成品においては、電源及びグランドノイズを抑止できるデータ系のピン配置を考慮する必要がある。
【０００７】
現状のデータ系の配置を図６に示す。半導体チップにおけるパッドは、チップ中央部のパッド領域に１列に配置されている。図６の配置は８ビット構成品であり、データ用グランド（ＶＳＳＱ）、データ（ＤＱ）２本、データ用電源（ＶＤＤＱ）を１ユニットとして、次のユニットは反転し、データ用電源（ＶＤＤＱ）、データ（ＤＱ）２本、データ用グランド（ＶＳＳＱ）として繰り返し配置されている。８ビット構成品の電源とデータピン数はＤＱ：ＶＤＤＱ：ＶＳＳＱ＝２：１：１である。これらのチップ中央に配置されたパッドは上下に配置されたソルダーボールランドに１ユニット単位に上側、下側方向に交互に配線される。パッドとしては隣接したデータ用電源（ＶＤＤＱ）は上下方向に別々に配線されることから、データ用電源（ＶＤＤＱ）のインダクタンスは問題になることはなかった。
【０００８】
一方、さらに大容量化されたＤＲＡＭにおいて、チップ中央にパッドを配置し、その上下方向にメモリセルアレイを配置した場合には、新たな問題が生じてくる。図７（Ａ）に示すように大容量化されたＤＲＡＭにおいては、横方向に長くなりすぎ、チップサイズとして、生産工程におけるＰＲ露光エリア等の問題が発生することが判明した。そこで本願発明者は図７（Ｂ）に示すように、パッド領域の両脇にもメモリセルアレイを配置し、中央部のパッド領域には２列のパッド配列とすることを検討した。しかし、従来のデータ用グランド（ＶＳＳＱ）、データ（ＤＱ）２本、データ用電源（ＶＤＤＱ）のパッド配置を２列に配置した場合には、インダクタンスにより波形が乱れ、高速化されたデータ転送速度特性を満足しないことが判明した。図８に８ビット構成品のパッド配置、図９に４ビット構成品のパッド配置を示す。
【０００９】
図８の８ビット構成品において、従来のデータ用グランド（ＶＳＳＱ）、データ（ＤＱ）２本、データ用電源（ＶＤＤＱ）のユニットと、データ用電源（ＶＤＤＱ）、データ（ＤＱ）２本、データ用グランド（ＶＳＳＱ）のユニットを上下２列に配置する。以下の説明においては、データ用グランド（ＶＳＳＱ）をＧ、データ（ＤＱ）をＳ、データ用電源（ＶＤＤＱ）をＶと略記し、Ｇ−Ｓ−Ｓ−Ｖ、Ｖ−Ｓ−Ｓ−Ｇと表記する。図６のパッドが１列配置された場合にはＧ−Ｓ−Ｓ−Ｖのユニットは上側のソルダーボールランドへ配線され、Ｖ−Ｓ−Ｓ−Ｇのユニットは下側のソルダ−ボールランドへ配線される。したがってデータ用電源が連続した場合でもパッドからの引き出し配線方向が上下、逆方向となることから２本の電源ピンとして機能する。
【００１０】
しかし２列のパッド配列の場合にはＶ−Ｖ、Ｇ−Ｇと連続する個所においては、パッドからの引き出し配線方向が同じになってしまう。すると、データ用電源（ＶＤＤＱ）パッドは２つ並ぶがパッド近傍で１本に纏まってしまうため、データ用電源（ＶＤＤＱ）配線１本を共有するデータ（ＤＱ）数は従来の２倍の４本となる。この事はつまり、データ用電源（ＶＤＤＱ）配線のインダクタンスが従来の２倍程度に増加したのと同様な影響を及ぼす。
【００１１】
この対策としてそれぞれのデータ用電源パッドに、２つのデータ用電源のソルダーボールランドから別配線を敷設することが考えられる。この場合は前記別配線に流れる電流の向きが同じ方向であることに起因して、この別配線同士の相互インダクタンスと自己インダクタンスの和（実効インダクタンス）が増加してしまう。なお実効インダクタンスにおいて、電流の向きが逆方向の場合には、相互インダクタンスは前記とは逆に減算の効果をもたらす。以上により、結果的にインダクタンスの低減に困難性を生じていた。この様な電源及びグランドのインダクタンスの増加は、データ出力時の同時スイッチングにおける電源及びグランドノイズの増大、データ（ＤＱ）出力信号の品質悪化、デバイスの電圧マージン及びタイミングマージンの悪化を引き起こし、デバイスの高周波特性を劣化させる要因となる。
【００１２】
図９の４ビット構成品においては、一般的に８ビット構成品と同一の半導体チップが使用されている。データ用電源、グランドは配線され、一部のデータは配線されず４ビット分のみが配線される。８ビット構成のＧ−Ｓ−Ｓ−Ｖ，Ｖ−Ｓ−Ｓ−Ｇの８パッド構成からＧ−Ｓ−Ｖ，Ｖ−Ｓ−Ｇの６パッド構成となる。従来はＤＱ：ＶＤＤＱ：ＶＳＳＱ＝１：１：１であったが、図の矢印で示すようにデータ用電源（ＶＤＤＱ）配線１本を共有するデータ（ＤＱ）数は従来の２倍の２本となる。４ビット構成品においても、８ビット構成品と同様な問題が生じ、半導体装置の高周波特性を劣化させる要因となる。
【００１３】
このように、４ビット構成品、８ビット構成品とも現状製品よりも、特性が劣化し、高速データ伝送には適しないことが、本願発明者により判明した。規格として設定されたＢＧＡのソルダーボール配置に対応し、さらに、多ビット構成品に応用できる汎用性を有し、かつ今後のより高速データ伝送に適したデータ系のパッド配置が大容量メモリとして新しい課題となってきた。
【００１４】
ＢＧＡに搭載されるチップのパッド配置の関する特許文献として下記文献がある。特許文献には、チップ中央部に１列配置されたチップパッドから、ＢＧＡ基板の両端に配置された基板パッドにそれぞれワイヤ接続するＢＧＡパッケージが示されている。ＢＧＡ基板の片側に位置する基板パッドに対しては電源電位、信号線、接地電位の配置になるようにワイヤ接続することで、相互インダクタンスを低減させて技術が開示されている。しかし、これらの特許文献においては、チップパッドはチップ中央部に１列配置され、電源、グランド、信号線は１：１：１である。したがって特許文献には、本願発明の課題である２列パッド配列に関する問題認識がなく従来技術相当であり、本願課題を解決するものではなく、上記した問題は残されたままである。
【００１５】
【特許文献１】特開２００１−１８５５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記したように、大規模化され、さらに記憶容量が大きくなった半導体装置においては、半導体チップ中央部に配置するパッド列を２列配置にすることが望まれる。パッド配列を２列にし、規格として設定されたＢＧＡのパッド配置に対応し、さらに多ビット構成品に対応できる汎用性を有した高速データ伝送に適したデータ系のパッド配置を見出すことが緊急問題である。
【００１７】
本願の目的は、上記した問題に鑑み、パッドからの配線インピダンスが小さく、高速データ伝送が可能なデータ系のパッド配置と、該パッド配置を備えた高速データ伝送可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
本願の半導体装置は、半導体チップの中央部に複数のパッドを設けたパッド配列を２列備え、前記パッドはデータパッド（Ｓ）とデータ用電源パッド（Ｖ）とデータ用グランドパッド（Ｇ）とを有し、前記パッド配列は４個のパッドを有したユニットを備え、前記ユニットのパッド配置は前記データ用電源パッド（Ｖ）と前記データ用グランドパッド（Ｇ）とを挟んで前記データパッド（Ｓ）を配置し、前記ユニットが前記２列のパッド配列のそれぞれに配置され、前記パッドとパッケージ基板のソルダーボールランドとをそれぞれ接続したことを特徴とする。
【００１９】
本願の半導体装置の前記ユニットは、Ｓ−Ｖ−Ｇ−Ｓ、またはＳ−Ｇ−Ｖ−Ｓとパッド配置したことを特徴とする。
【００２０】
本願の半導体装置の前記パッド配列のそれぞれは、前記ユニットを２つ配置し、８ビットのデータを出力することを特徴とする。
【００２１】
本願の半導体装置の前記パッド配列のそれぞれは、前記ユニットを２ｎ（ｎは２以上の自然数）個配置し、８ｎビットのデータを出力することを特徴とする。
【００２２】
本願の半導体装置の前記ユニットのパッド配列において、一部のデータパッド（Ｓ）と前記ソルダーボールランドとを未接続とすることで、４ビットのデータを出力することを特徴とする。
【００２３】
本願の半導体装置は、半導体チップの中央部に複数のパッドを設けたパッド配列を２列備え、前記パッドはデータパッド（Ｓ）とデータ用電源パッド（Ｖ）とデータ用グランドパッド（Ｇ）とを有し、前記パッド配列は４個のパッドを有したユニットを備え、前記ユニットのパッド配置はＧ―Ｓ−Ｖ−Ｓであり、前記ユニットが前記２列のパッド配列のそれぞれに配置され、前記パッドとパッケージ基板のソルダーボールランドとをそれぞれ接続したことを特徴とする。
【００２４】
本願の半導体装置の前記パッド配列のそれぞれは、前記ユニットとその反転されたユニットとを配置し、８ビットのデータを出力することを特徴とする。
【００２５】
本願の半導体装置の前記パッド配列のそれぞれは、前記ユニットを２ｎ（ｎは２以上の自然数）個配置し、８ｎビットのデータを出力することを特徴とする。
【００２６】
本願の半導体装置の前記ユニットのパッド配列において、一部のデータパッド（Ｓ）と前記ソルダーボールランドとを未接続とすることで、４ビットのデータを出力することを特徴とする。
【発明の効果】
【００２７】
本発明の半導体装置は、半導体チップの中央部に２列のパッド配列が設けられ、パッドからパッケージ基板に設けられたソルダーボールランドに接続される。データ用電源、グランドをチェッカ模様に配置されたソルダーボールランドに対応させて、半導体チップのデータ系パッドを配置する。このパッド配置をデータ用電源間の相互インダクタンスが小さく、かつデータ用電源とグランド間の相互インダクタンスが大きく、データ用電源やグランドの実効インダクタンスが低減するように配置することで、データ用電源、グランドノイズが低減され、高速データ伝送が可能となる半導体装置が得られる。
【発明を実施するための最良の形態】
【００２８】
本発明について、図面を参照して以下詳細に説明する。
【実施例１】
【００２９】
実施例１として、図１、図２、図３を用いて説明する。図１に８ビット構成品のパッド配置、図２に１６ビット構成品のパッド配置、図３に４ビット構成品のパッド配置を示す。ここでは半導体チップのパッド１と、ＢＧＡ基板のソルダーボールランド３と、パッド１とソルダーボールランド３とを接続する配線４を模式的に表している。
【００３０】
図１において、半導体チップの中央部に、複数のパッド１が設けられたパッド配列２が上下に２列配置されている。上側のパッド配列２−１からは上側のソルダーボールランド３に接続され、下側のパッド配列２−２からは下側のソルダーボールランド３に接続される。ソルダーボールランド３は８ビット構成品として規格化された配置で、その一部である電源、グランド、データストローブとデータの関係を模式的に示している。ここでデータストローブはデータのストローブ信号であり、配置関係では４ビットのデータに対して１対のストローブ信号ＤＱＳ，ＤＱＳＢ（Ｂは反転を意味する）が割り当てられ、さらに残りの４ビットのデータに対して１対のストローブ信号ＲＤＱＳ，ＲＤＱＳＢ（Ｂは反転を意味する）が割り当てられる。データは８ビット（ＤＱ０〜ＤＱ７）であるが総称して単にデータ（ＤＱ）と表記する。
【００３１】
パッド配列２は２列構成であり、データストローブ系（ＤＱＳ，ＤＱＳＢ、ＲＤＱＳ，ＲＤＱＳＢ）、データ（ＤＱ）、データ用電源（ＶＤＤＱ）、グランド（ＶＳＳＱ）が配置されている。その他の一般回路用電源（ＶＤＤ）、グランド（ＶＳＳ）等の配線は省略している。データ系は順にデータ（ＤＱ）、データ用グランド（ＶＳＳＱ）、データ用電源（ＶＤＤＱ）、データ（ＤＱ）として配置され、これらを１ユニットとして繰り返し配置される。以下の説明においては、データ（ＤＱ）をＳ、データ用グランド（ＶＳＳＱ）をＧ、データ用電源（ＶＤＤＱ）をＶと略記し、Ｓ−Ｇ−Ｖ−Ｓと表記する。
【００３２】
上側のパッド配列２−１には、Ｓ−Ｇ−Ｖ−Ｓ、Ｓ−Ｖ−Ｇ−Ｓとしてパッドが配置され、下側のパッド配列２−２には、Ｓ−Ｇ−Ｖ−Ｓ、Ｓ−Ｇ−Ｖ−Ｓとしてそれぞれのパッドが配置され、８ビットのデータを構成する。ここで上側の第２番目のユニットにおいてＶとＧを交替させているが、データ用電源（ＶＤＤＱ）とデータ用グランド（ＶＳＳＱ）とは隣接させることが重要であり、その順序は配線が可能であれば、Ｓ−Ｇ−Ｖ−Ｓ、あるいはＳ−Ｖ−Ｇ−Ｓのどちらでも好い。
【００３３】
８ビット構成品としてのソルダーボールランド３の配列は、上下に３個ずつ配置されている。上、左側の第１列のソルダーボールランド３は一般用電源（ＶＤＤ）、データストローブグランド（ＲＤＱＳＢ）、一般用グランド（ＶＳＳ）、が配置される。上側第２列のソルダーボールランド３はデータ（ＤＱ）、データ用グランド（ＶＳＳＱ）、データストローブ（ＲＤＱＳ）、続いて第３列にはデータ用電源（ＶＤＤＱ）、データ（ＤＱ）、データ用電源（ＶＤＤＱ）、さらに第４列にはデータ（ＤＱ）、データ用グラウンド（ＶＳＳＱ）、データ（ＤＱ）が配置され、ＤＱ：ＶＤＤＱ：ＶＳＳＱ＝２：１：１の比率で配置される。
【００３４】
同様に下側第２列のソルダーボールランド３はデータストローブ（ＤＱＳ）、データ用グランド（ＶＳＳＱ）、データ（ＤＱ）、続いて第３列にはデータ用電源（ＶＤＤＱ）、データ（ＤＱ）、データ用電源（ＶＤＤＱ）、さらに第４列にはデータ（ＤＱ）、データ用グラウンド（ＶＳＳＱ）、データ（ＤＱ）が配置され、ＤＱ：ＶＤＤＱ：ＶＳＳＱ＝２：１：１の比率で配置される。上下側のソルダーボールランド３は、電源とデータ比率を一定とし、半導体チップのセンターを中心として同一役割のソルダーボールランド３が対称に配置されている。
【００３５】
ここでデータ用電源（ＶＤＤＱ）は３列目の上、下の２個、データ用グランド（ＶＳＳＱ）は２列目及び４列目の中央に１個ずつ配置されている。電源及びグランドは、各列１，２，１個ずつが配置され、チェッカ模様に配置されている。ここで問題となるのは同列に２個配置されたデータ用電源（ＶＤＤＱ）の配線方法である。２個配置されていることからそのまま半導体チップと接続させると、従来技術に記載したように２本のデータ用電源（ＶＤＤＱ）が並行して配線されることから、実効インダクタンスが大きくなり、電源ノイズが大きくなり、高速データ伝送ができなくなる。
【００３６】
したがって、本願発明者は、規格化されたソルダーボールランド３からの配線を従来の手法である配線距離を最短とすることよりも、電源配線の実効インダクタンスを小さくすることを優先した。すなわち本願発明者は発想を転換し、データ用電源（ＶＤＤＱ）同士の並行配置をやめ、離れた位置とすることで相互インダクタンスを低減し、かつデータ用電源とグランド間の相互インダクタンスを大きくすることにより、実効インダクタンスを小さくすることを優先した。次に、逆方向に電流が流れるデータ用電源（ＶＤＤＱ）とデータ用グランド（ＶＳＳＱ）とは近くに配置し実効インダクタンスを低減させることを優先させた。電源の配線長よりもインダクタンスの低減を優先させた発明者の問題認識と創意工夫により、最適な半導体チップのパッド配列、ソルダーボールランド３との配線が得られた。
【００３７】
図１に示す半導体チップのパッド配列は１ユニットとしてはデータ（ＤＱ）、データ用グランド（ＶＳＳＱ）、データ用電源（ＶＤＤＱ）、データ（ＤＱ）である。すなわち、Ｓ−Ｇ−Ｖ−Ｓの配置とした。ここで図８に示す従来の手法による８ビット構成品の配線と比較すると、本実施例の電源、グランドの配線は長くなっていることが理解できるであろう。データ用電源（ＶＤＤＱ）同士の並行配置をやめ、離れた位置とすることで相互インダクタンスを小さくする。さらに逆方向に電流が流れるデータ用電源（ＶＤＤＱ）とデータ用グラウンド（ＶＳＳＱ）とは隣接させ近くに配置することでも相互インダクタンスを大きくし、結果的に実効インダクタンスを低減させる。これらの構成とすることで電源、グランドノイズが低減され、その結果高速データ伝送に適していることが確認された。このときの１本のデータ用電源（ＶＤＤＱ）に対しては２本のデータ線が対応し、ＤＱ：ＶＤＤＱ：ＶＳＳＱ＝２：１：１が保たれている。
【００３８】
図２には、図１の８ビット構成品を拡張した１６ビット構成品の配置を示す。図２おいては、８ビット構成品のパッド配列を繰り返す配置にする。ただし、データストローブ信号においては上位８ビットと下位８ビットを識別させるために、上位８ビットにはＵ、下位８ビットにはＬの識別符号が付加されている。このように１６ビット構成品は８ビット構成品を繰り返すことで、簡単に構成できる。図２においては、その構成は図１と同じであり、図１の効果が得られることは簡単に理解できることからその説明は省略する。ここでは、８ビット構成品のパッド配列を２個繰り返し配置することで１６ビット構成品としたが、ｎ個（ｎは２以上の自然数）繰り返すことで、８ｎビット構成品とすることができる。
【００３９】
図３には、４ビット構成品の配置を示す。図３においては図１から不要なデータビットを削除することで構成される。４個のデータ用のソルダーボールランド３、半導体チップのパッドがＮＣ（Non  Connection）となり、データストローブ信号ＲＤＱＳのランドはデータマスクＤＭ（Data Mask）信号に変更される。８ビット構成品のパッド配列Ｓ−Ｇ−Ｖ−Ｓ，Ｓ−Ｖ−Ｇ−Ｓの両端のＳをＮＣとし、Ｇ−Ｖ−Ｓ，Ｓ−Ｖ−Ｇの６パッドとする。このときデータ用電源（ＶＤＤＱ）、データ用グランド（ＶＳＳＱ）は８ビット構成品と同じく配線する。
【００４０】
４ビット構成品は一般的には、８ビット構成品と同じ半導体チップが使用され、例えばボンディングオプションで製品切換えが行われる。出力されるビット数が減少したことで１本のデータ用電源（ＶＤＤＱ）に対しては１本のデータ線となり、ＤＱ：ＶＤＤＱ：ＶＳＳＱ＝１：１：１となる。したがって電源、グランドノイズはより低減され、高速データ伝送に適した半導体装置が得られる。
【００４１】
本実施例の半導体装置は、半導体チップの中央部に２列のパッド配列が設けられ、パッドからパッケージ基板に設けられたソルダーボールランドに接続される。データ用電源、グランドをチェッカ模様に配置されたソルダーボールランドに対応させて、半導体チップのデータ系パッド配置をＳ−Ｖ−Ｇ−Ｓ、またはＳ−Ｇ−Ｖ−Ｓとする。これらの構成により、データ用電源間の相互インダクタンスが小さくなり、かつデータ用電源とグランド間の相互インダクタンスが大きくなることにより、データ用電源とグランドの実効インダクタンスが低減されることから、データ用電源、グランドノイズが低減され、高速データ伝送が可能となる半導体装置が得られる。
【実施例２】
【００４２】
実施例２として、図４、図５を用いて説明する。図４に８ビット構成品のパッド配置、図５に４ビット構成品のパッド配置を示す。ここでは半導体チップのパッド１と、ＢＧＡ基板のソルダーボールランド３と、パッド１とソルダーボールランド３とを接続する配線４を模式的に表している。また、これらの構成部品、電源、信号については実施例１と同じ符号、電源名、信号名とし、その説明を省略する。
【００４３】
図４のパッドは、データ用グラウンド（ＶＳＳＱ）、データ（ＤＱ）、データ用電源（ＶＤＤＱ）、データ（ＤＱ）を１ユニットとし、Ｇ−Ｓ−Ｖ−Ｓ、その反転したＳ−Ｖ−Ｓ−Ｇの配列とする。データ（ＤＱ）を挟んでデータ用グラウンド（ＶＳＳＱ）とデータ用電源（ＶＤＤＱ）が配置される。この構成とすることで、データ用電源（ＶＤＤＱ）同士の並行配線がなくなりデータ用電源（ＶＤＤＱ）間の相互インダクタンスが小さく、かつデータ用電源とグランド間の相互インダクタンスが大きくなる。それによりデータ用電源（ＶＤＤＱ）とグランド（ＶＳＳＱ）の実効インダクタンスが低減することができ、データ用電源、グランドノイズが低減され、高速データ伝送が可能となる半導体装置が得られた。また実施例１と同様に図４の８ビット構成のパッド配列を繰り返し配置することで１６ビット以上のビット構成品が得られる。
【００４４】
図５には、４ビット構成品の配置を示す。図５においては図４から不要なデータビットを削除することで構成される。４個のデータ用のソルダーボールランド３、半導体チップのパッドがＮＣ（Non  Connection）となり、データストローブ信号ＲＤＱＳのランドはデータマスクＤＭ（Data Mask）信号に変更される。８ビット構成のパッド配置Ｇ−Ｓ−Ｖ−Ｓ、Ｓ−Ｖ−Ｓ−Ｇから、Ｇ−Ｖ−Ｓ、Ｖ−Ｓ−Ｇの６パッドとなる。データ用電源（ＶＤＤＱ）、データ用グランド（ＶＳＳＱ）は配線する。４ビット構成品は一般的には、８ビット構成品と同じ半導体チップが使用され、ボンディングオプションで製品切換えが行われる。出力されるビット数が減少したことで１本のデータ用電源（ＶＤＤＱ）に対しては１本のデータ線となり、ＤＱ：ＶＤＤＱ：ＶＳＳＱ＝１：１：１となる。したがって電源、グランドノイズはより低減され、高速データ伝送に適した半導体装置が得られる。
【００４５】
本実施例においても、実施例１と同等の効果が得られる。データ用電源間の相互インダクタンスが小さく、かつデータ用電源とグランド間の相互インダクタンスが大きくなり、データ用電源やグランドの実行インダクタンスが低減されることから、データ用電源、グランドノイズが低減され、高速データ伝送が可能となる半導体装置が得られる。
【００４６】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例１における８ビット構成品のパッド配置図である。
【図２】本発明の実施例１における１６ビット構成品のパッド配置図である。
【図３】本発明の実施例１における４ビット構成品のパッド配置図である。
【図４】本発明の実施例２における８ビット構成品のパッド配置図である。
【図５】本発明の実施例２における４ビット構成品のパッド配置図である。
【図６】従来例の１列パッド配列におけるパッド配置図である。
【図７】チップ構成図であり、（Ａ）１列パッド配列におけるパッド配置図、（Ｂ）２列パッド配列におけるパッド配置図である。
【図８】従来のパッド配置を２列配列した８ビット構成品のパッド配置図である。
【図９】従来のパッド配置を２列配列した４ビット構成品のパッド配置図である。
【符号の説明】
【００４８】
１    パッド
２−１、２−２    パッド配列
３    ソルダーボールランド
４    配線
【図１】
2006278805.tif 000003
【図２】
2006278805.tif 000004
【図３】
2006278805.tif 000005
【図４】
2006278805.tif 000006
【図５】
2006278805.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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